drivers/net/wireless/rt2x00/rt2800.h

   1 /*
   2         Copyright (C) 2004 - 2010 Ivo van Doorn <IvDoorn@gmail.com>
   3         Copyright (C) 2010 Willow Garage <http://www.willowgarage.com>
   4         Copyright (C) 2009 Alban Browaeys <prahal@yahoo.com>
   5         Copyright (C) 2009 Felix Fietkau <nbd@openwrt.org>
   6         Copyright (C) 2009 Luis Correia <luis.f.correia@gmail.com>
   7         Copyright (C) 2009 Mattias Nissler <mattias.nissler@gmx.de>
   8         Copyright (C) 2009 Mark Asselstine <asselsm@gmail.com>
   9         Copyright (C) 2009 Xose Vazquez Perez <xose.vazquez@gmail.com>
  10         Copyright (C) 2009 Bart Zolnierkiewicz <bzolnier@gmail.com>
  11         <http://rt2x00.serialmonkey.com>
  12
  13         This program is free software; you can redistribute it and/or modify
  14         it under the terms of the GNU General Public License as published by
  15         the Free Software Foundation; either version 2 of the License, or
  16         (at your option) any later version.
  17
  18         This program is distributed in the hope that it will be useful,
  19         but WITHOUT ANY WARRANTY; without even the implied warranty of
  20         MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  21         GNU General Public License for more details.
  22
  23         You should have received a copy of the GNU General Public License
  24         along with this program; if not, write to the
  25         Free Software Foundation, Inc.,
  26         59 Temple Place - Suite 330, Boston, MA 02111-1307, USA.
  27  */
  28
  29 /*
  30         Module: rt2800
  31         Abstract: Data structures and registers for the rt2800 modules.
  32         Supported chipsets: RT2800E, RT2800ED & RT2800U.
  33  */
  34
  35 #ifndef RT2800_H
  36 #define RT2800_H
  37
  38 /*
  39  * RF chip defines.
  40  *
  41  * RF2820 2.4G 2T3R
  42  * RF2850 2.4G/5G 2T3R
  43  * RF2720 2.4G 1T2R
  44  * RF2750 2.4G/5G 1T2R
  45  * RF3020 2.4G 1T1R
  46  * RF2020 2.4G B/G
  47  * RF3021 2.4G 1T2R
  48  * RF3022 2.4G 2T2R
  49  * RF3052 2.4G/5G 2T2R
  50  * RF2853 2.4G/5G 3T3R
  51  * RF3320 2.4G 1T1R(RT3350/RT3370/RT3390)
  52  * RF3322 2.4G 2T2R(RT3352/RT3371/RT3372/RT3391/RT3392)
  53  * RF3053 2.4G/5G 3T3R(RT3883/RT3563/RT3573/RT3593/RT3662)
  54  * RF5592 2.4G/5G 2T2R
  55  * RF5360 2.4G 1T1R
  56  * RF5370 2.4G 1T1R
  57  * RF5390 2.4G 1T1R
  58  */
  59 #define RF2820                          0x0001
  60 #define RF2850                          0x0002
  61 #define RF2720                          0x0003
  62 #define RF2750                          0x0004
  63 #define RF3020                          0x0005
  64 #define RF2020                          0x0006
  65 #define RF3021                          0x0007
  66 #define RF3022                          0x0008
  67 #define RF3052                          0x0009
  68 #define RF2853                          0x000a
  69 #define RF3320                          0x000b
  70 #define RF3322                          0x000c
  71 #define RF3053                          0x000d
  72 #define RF5592                          0x000f
  73 #define RF3290                          0x3290
  74 #define RF5360                          0x5360
  75 #define RF5370                          0x5370
  76 #define RF5372                          0x5372
  77 #define RF5390                          0x5390
  78 #define RF5392                          0x5392
  79
  80 /*
  81  * Chipset revisions.
  82  */
  83 #define REV_RT2860C                     0x0100
  84 #define REV_RT2860D                     0x0101
  85 #define REV_RT2872E                     0x0200
  86 #define REV_RT3070E                     0x0200
  87 #define REV_RT3070F                     0x0201
  88 #define REV_RT3071E                     0x0211
  89 #define REV_RT3090E                     0x0211
  90 #define REV_RT3390E                     0x0211
  91 #define REV_RT5390F                     0x0502
  92 #define REV_RT5390R                     0x1502
  93
  94 /*
  95  * Signal information.
  96  * Default offset is required for RSSI <-> dBm conversion.
  97  */
  98 #define DEFAULT_RSSI_OFFSET             120
  99
 100 /*
 101  * Register layout information.
 102  */
 103 #define CSR_REG_BASE                    0x1000
 104 #define CSR_REG_SIZE                    0x0800
 105 #define EEPROM_BASE                     0x0000
 106 #define EEPROM_SIZE                     0x0110
 107 #define BBP_BASE                        0x0000
 108 #define BBP_SIZE                        0x00ff
 109 #define RF_BASE                         0x0004
 110 #define RF_SIZE                         0x0010
 111 #define RFCSR_BASE                      0x0000
 112 #define RFCSR_SIZE                      0x0040
 113
 114 /*
 115  * Number of TX queues.
 116  */
 117 #define NUM_TX_QUEUES                   4
 118
 119 /*
 120  * Registers.
 121  */
 122
 123
 124 /*
 125  * MAC_CSR0_3290: MAC_CSR0 for RT3290 to identity MAC version number.
 126  */
 127 #define MAC_CSR0_3290                           0x0000
 128
 129 /*
 130  * E2PROM_CSR: PCI EEPROM control register.
 131  * RELOAD: Write 1 to reload eeprom content.
 132  * TYPE: 0: 93c46, 1:93c66.
 133  * LOAD_STATUS: 1:loading, 0:done.
 134  */
 135 #define E2PROM_CSR                      0x0004
 136 #define E2PROM_CSR_DATA_CLOCK           FIELD32(0x00000001)
 137 #define E2PROM_CSR_CHIP_SELECT          FIELD32(0x00000002)
 138 #define E2PROM_CSR_DATA_IN              FIELD32(0x00000004)
 139 #define E2PROM_CSR_DATA_OUT             FIELD32(0x00000008)
 140 #define E2PROM_CSR_TYPE                 FIELD32(0x00000030)
 141 #define E2PROM_CSR_LOAD_STATUS          FIELD32(0x00000040)
 142 #define E2PROM_CSR_RELOAD               FIELD32(0x00000080)
 143
 144 /*
 145  * CMB_CTRL_CFG
 146  */
 147 #define CMB_CTRL                0x0020
 148 #define AUX_OPT_BIT0            FIELD32(0x00000001)
 149 #define AUX_OPT_BIT1            FIELD32(0x00000002)
 150 #define AUX_OPT_BIT2            FIELD32(0x00000004)
 151 #define AUX_OPT_BIT3            FIELD32(0x00000008)
 152 #define AUX_OPT_BIT4            FIELD32(0x00000010)
 153 #define AUX_OPT_BIT5            FIELD32(0x00000020)
 154 #define AUX_OPT_BIT6            FIELD32(0x00000040)
 155 #define AUX_OPT_BIT7            FIELD32(0x00000080)
 156 #define AUX_OPT_BIT8            FIELD32(0x00000100)
 157 #define AUX_OPT_BIT9            FIELD32(0x00000200)
 158 #define AUX_OPT_BIT10           FIELD32(0x00000400)
 159 #define AUX_OPT_BIT11           FIELD32(0x00000800)
 160 #define AUX_OPT_BIT12           FIELD32(0x00001000)
 161 #define AUX_OPT_BIT13           FIELD32(0x00002000)
 162 #define AUX_OPT_BIT14           FIELD32(0x00004000)
 163 #define AUX_OPT_BIT15           FIELD32(0x00008000)
 164 #define LDO25_LEVEL             FIELD32(0x00030000)
 165 #define LDO25_LARGEA            FIELD32(0x00040000)
 166 #define LDO25_FRC_ON            FIELD32(0x00080000)
 167 #define CMB_RSV                 FIELD32(0x00300000)
 168 #define XTAL_RDY                FIELD32(0x00400000)
 169 #define PLL_LD                  FIELD32(0x00800000)
 170 #define LDO_CORE_LEVEL          FIELD32(0x0F000000)
 171 #define LDO_BGSEL               FIELD32(0x30000000)
 172 #define LDO3_EN                 FIELD32(0x40000000)
 173 #define LDO0_EN                 FIELD32(0x80000000)
 174
 175 /*
 176  * EFUSE_CSR_3290: RT3290 EEPROM
 177  */
 178 #define EFUSE_CTRL_3290                 0x0024
 179
 180 /*
 181  * EFUSE_DATA3 of 3290
 182  */
 183 #define EFUSE_DATA3_3290                0x0028
 184
 185 /*
 186  * EFUSE_DATA2 of 3290
 187  */
 188 #define EFUSE_DATA2_3290                0x002c
 189
 190 /*
 191  * EFUSE_DATA1 of 3290
 192  */
 193 #define EFUSE_DATA1_3290                0x0030
 194
 195 /*
 196  * EFUSE_DATA0 of 3290
 197  */
 198 #define EFUSE_DATA0_3290                0x0034
 199
 200 /*
 201  * OSC_CTRL_CFG
 202  * Ring oscillator configuration
 203  */
 204 #define OSC_CTRL                0x0038
 205 #define OSC_REF_CYCLE           FIELD32(0x00001fff)
 206 #define OSC_RSV                 FIELD32(0x0000e000)
 207 #define OSC_CAL_CNT             FIELD32(0x0fff0000)
 208 #define OSC_CAL_ACK             FIELD32(0x10000000)
 209 #define OSC_CLK_32K_VLD         FIELD32(0x20000000)
 210 #define OSC_CAL_REQ             FIELD32(0x40000000)
 211 #define OSC_ROSC_EN             FIELD32(0x80000000)
 212
 213 /*
 214  * COEX_CFG_0
 215  */
 216 #define COEX_CFG0                       0x0040
 217 #define COEX_CFG_ANT            FIELD32(0xff000000)
 218 /*
 219  * COEX_CFG_1
 220  */
 221 #define COEX_CFG1                       0x0044
 222
 223 /*
 224  * COEX_CFG_2
 225  */
 226 #define COEX_CFG2                       0x0048
 227 #define BT_COEX_CFG1            FIELD32(0xff000000)
 228 #define BT_COEX_CFG0            FIELD32(0x00ff0000)
 229 #define WL_COEX_CFG1            FIELD32(0x0000ff00)
 230 #define WL_COEX_CFG0            FIELD32(0x000000ff)
 231 /*
 232  * PLL_CTRL_CFG
 233  * PLL configuration register
 234  */
 235 #define PLL_CTRL                0x0050
 236 #define PLL_RESERVED_INPUT1     FIELD32(0x000000ff)
 237 #define PLL_RESERVED_INPUT2     FIELD32(0x0000ff00)
 238 #define PLL_CONTROL             FIELD32(0x00070000)
 239 #define PLL_LPF_R1              FIELD32(0x00080000)
 240 #define PLL_LPF_C1_CTRL FIELD32(0x00300000)
 241 #define PLL_LPF_C2_CTRL FIELD32(0x00c00000)
 242 #define PLL_CP_CURRENT_CTRL     FIELD32(0x03000000)
 243 #define PLL_PFD_DELAY_CTRL      FIELD32(0x0c000000)
 244 #define PLL_LOCK_CTRL           FIELD32(0x70000000)
 245 #define PLL_VBGBK_EN            FIELD32(0x80000000)
 246
 247
 248 /*
 249  * WLAN_CTRL_CFG
 250  * RT3290 wlan configuration
 251  */
 252 #define WLAN_FUN_CTRL                   0x0080
 253 #define WLAN_EN                         FIELD32(0x00000001)
 254 #define WLAN_CLK_EN                     FIELD32(0x00000002)
 255 #define WLAN_RSV1                       FIELD32(0x00000004)
 256 #define WLAN_RESET                      FIELD32(0x00000008)
 257 #define PCIE_APP0_CLK_REQ               FIELD32(0x00000010)
 258 #define FRC_WL_ANT_SET                  FIELD32(0x00000020)
 259 #define INV_TR_SW0                      FIELD32(0x00000040)
 260 #define WLAN_GPIO_IN_BIT0               FIELD32(0x00000100)
 261 #define WLAN_GPIO_IN_BIT1               FIELD32(0x00000200)
 262 #define WLAN_GPIO_IN_BIT2               FIELD32(0x00000400)
 263 #define WLAN_GPIO_IN_BIT3               FIELD32(0x00000800)
 264 #define WLAN_GPIO_IN_BIT4               FIELD32(0x00001000)
 265 #define WLAN_GPIO_IN_BIT5               FIELD32(0x00002000)
 266 #define WLAN_GPIO_IN_BIT6               FIELD32(0x00004000)
 267 #define WLAN_GPIO_IN_BIT7               FIELD32(0x00008000)
 268 #define WLAN_GPIO_IN_BIT_ALL            FIELD32(0x0000ff00)
 269 #define WLAN_GPIO_OUT_BIT0              FIELD32(0x00010000)
 270 #define WLAN_GPIO_OUT_BIT1              FIELD32(0x00020000)
 271 #define WLAN_GPIO_OUT_BIT2              FIELD32(0x00040000)
 272 #define WLAN_GPIO_OUT_BIT3              FIELD32(0x00050000)
 273 #define WLAN_GPIO_OUT_BIT4              FIELD32(0x00100000)
 274 #define WLAN_GPIO_OUT_BIT5              FIELD32(0x00200000)
 275 #define WLAN_GPIO_OUT_BIT6              FIELD32(0x00400000)
 276 #define WLAN_GPIO_OUT_BIT7              FIELD32(0x00800000)
 277 #define WLAN_GPIO_OUT_BIT_ALL           FIELD32(0x00ff0000)
 278 #define WLAN_GPIO_OUT_OE_BIT0           FIELD32(0x01000000)
 279 #define WLAN_GPIO_OUT_OE_BIT1           FIELD32(0x02000000)
 280 #define WLAN_GPIO_OUT_OE_BIT2           FIELD32(0x04000000)
 281 #define WLAN_GPIO_OUT_OE_BIT3           FIELD32(0x08000000)
 282 #define WLAN_GPIO_OUT_OE_BIT4           FIELD32(0x10000000)
 283 #define WLAN_GPIO_OUT_OE_BIT5           FIELD32(0x20000000)
 284 #define WLAN_GPIO_OUT_OE_BIT6           FIELD32(0x40000000)
 285 #define WLAN_GPIO_OUT_OE_BIT7           FIELD32(0x80000000)
 286 #define WLAN_GPIO_OUT_OE_BIT_ALL        FIELD32(0xff000000)
 287
 288 /*
 289  * AUX_CTRL: Aux/PCI-E related configuration
 290  */
 291 #define AUX_CTRL                        0x10c
 292 #define AUX_CTRL_WAKE_PCIE_EN           FIELD32(0x00000002)
 293 #define AUX_CTRL_FORCE_PCIE_CLK         FIELD32(0x00000400)
 294
 295 /*
 296  * OPT_14: Unknown register used by rt3xxx devices.
 297  */
 298 #define OPT_14_CSR                      0x0114
 299 #define OPT_14_CSR_BIT0                 FIELD32(0x00000001)
 300
 301 /*
 302  * INT_SOURCE_CSR: Interrupt source register.
 303  * Write one to clear corresponding bit.
 304  * TX_FIFO_STATUS: FIFO Statistics is full, sw should read TX_STA_FIFO
 305  */
 306 #define INT_SOURCE_CSR                  0x0200
 307 #define INT_SOURCE_CSR_RXDELAYINT       FIELD32(0x00000001)
 308 #define INT_SOURCE_CSR_TXDELAYINT       FIELD32(0x00000002)
 309 #define INT_SOURCE_CSR_RX_DONE          FIELD32(0x00000004)
 310 #define INT_SOURCE_CSR_AC0_DMA_DONE     FIELD32(0x00000008)
 311 #define INT_SOURCE_CSR_AC1_DMA_DONE     FIELD32(0x00000010)
 312 #define INT_SOURCE_CSR_AC2_DMA_DONE     FIELD32(0x00000020)
 313 #define INT_SOURCE_CSR_AC3_DMA_DONE     FIELD32(0x00000040)
 314 #define INT_SOURCE_CSR_HCCA_DMA_DONE    FIELD32(0x00000080)
 315 #define INT_SOURCE_CSR_MGMT_DMA_DONE    FIELD32(0x00000100)
 316 #define INT_SOURCE_CSR_MCU_COMMAND      FIELD32(0x00000200)
 317 #define INT_SOURCE_CSR_RXTX_COHERENT    FIELD32(0x00000400)
 318 #define INT_SOURCE_CSR_TBTT             FIELD32(0x00000800)
 319 #define INT_SOURCE_CSR_PRE_TBTT         FIELD32(0x00001000)
 320 #define INT_SOURCE_CSR_TX_FIFO_STATUS   FIELD32(0x00002000)
 321 #define INT_SOURCE_CSR_AUTO_WAKEUP      FIELD32(0x00004000)
 322 #define INT_SOURCE_CSR_GPTIMER          FIELD32(0x00008000)
 323 #define INT_SOURCE_CSR_RX_COHERENT      FIELD32(0x00010000)
 324 #define INT_SOURCE_CSR_TX_COHERENT      FIELD32(0x00020000)
 325
 326 /*
 327  * INT_MASK_CSR: Interrupt MASK register. 1: the interrupt is mask OFF.
 328  */
 329 #define INT_MASK_CSR                    0x0204
 330 #define INT_MASK_CSR_RXDELAYINT         FIELD32(0x00000001)
 331 #define INT_MASK_CSR_TXDELAYINT         FIELD32(0x00000002)
 332 #define INT_MASK_CSR_RX_DONE            FIELD32(0x00000004)
 333 #define INT_MASK_CSR_AC0_DMA_DONE       FIELD32(0x00000008)
 334 #define INT_MASK_CSR_AC1_DMA_DONE       FIELD32(0x00000010)
 335 #define INT_MASK_CSR_AC2_DMA_DONE       FIELD32(0x00000020)
 336 #define INT_MASK_CSR_AC3_DMA_DONE       FIELD32(0x00000040)
 337 #define INT_MASK_CSR_HCCA_DMA_DONE      FIELD32(0x00000080)
 338 #define INT_MASK_CSR_MGMT_DMA_DONE      FIELD32(0x00000100)
 339 #define INT_MASK_CSR_MCU_COMMAND        FIELD32(0x00000200)
 340 #define INT_MASK_CSR_RXTX_COHERENT      FIELD32(0x00000400)
 341 #define INT_MASK_CSR_TBTT               FIELD32(0x00000800)
 342 #define INT_MASK_CSR_PRE_TBTT           FIELD32(0x00001000)
 343 #define INT_MASK_CSR_TX_FIFO_STATUS     FIELD32(0x00002000)
 344 #define INT_MASK_CSR_AUTO_WAKEUP        FIELD32(0x00004000)
 345 #define INT_MASK_CSR_GPTIMER            FIELD32(0x00008000)
 346 #define INT_MASK_CSR_RX_COHERENT        FIELD32(0x00010000)
 347 #define INT_MASK_CSR_TX_COHERENT        FIELD32(0x00020000)
 348
 349 /*
 350  * WPDMA_GLO_CFG
 351  */
 352 #define WPDMA_GLO_CFG                   0x0208
 353 #define WPDMA_GLO_CFG_ENABLE_TX_DMA     FIELD32(0x00000001)
 354 #define WPDMA_GLO_CFG_TX_DMA_BUSY       FIELD32(0x00000002)
 355 #define WPDMA_GLO_CFG_ENABLE_RX_DMA     FIELD32(0x00000004)
 356 #define WPDMA_GLO_CFG_RX_DMA_BUSY       FIELD32(0x00000008)
 357 #define WPDMA_GLO_CFG_WP_DMA_BURST_SIZE FIELD32(0x00000030)
 358 #define WPDMA_GLO_CFG_TX_WRITEBACK_DONE FIELD32(0x00000040)
 359 #define WPDMA_GLO_CFG_BIG_ENDIAN        FIELD32(0x00000080)
 360 #define WPDMA_GLO_CFG_RX_HDR_SCATTER    FIELD32(0x0000ff00)
 361 #define WPDMA_GLO_CFG_HDR_SEG_LEN       FIELD32(0xffff0000)
 362
 363 /*
 364  * WPDMA_RST_IDX
 365  */
 366 #define WPDMA_RST_IDX                   0x020c
 367 #define WPDMA_RST_IDX_DTX_IDX0          FIELD32(0x00000001)
 368 #define WPDMA_RST_IDX_DTX_IDX1          FIELD32(0x00000002)
 369 #define WPDMA_RST_IDX_DTX_IDX2          FIELD32(0x00000004)
 370 #define WPDMA_RST_IDX_DTX_IDX3          FIELD32(0x00000008)
 371 #define WPDMA_RST_IDX_DTX_IDX4          FIELD32(0x00000010)
 372 #define WPDMA_RST_IDX_DTX_IDX5          FIELD32(0x00000020)
 373 #define WPDMA_RST_IDX_DRX_IDX0          FIELD32(0x00010000)
 374
 375 /*
 376  * DELAY_INT_CFG
 377  */
 378 #define DELAY_INT_CFG                   0x0210
 379 #define DELAY_INT_CFG_RXMAX_PTIME       FIELD32(0x000000ff)
 380 #define DELAY_INT_CFG_RXMAX_PINT        FIELD32(0x00007f00)
 381 #define DELAY_INT_CFG_RXDLY_INT_EN      FIELD32(0x00008000)
 382 #define DELAY_INT_CFG_TXMAX_PTIME       FIELD32(0x00ff0000)
 383 #define DELAY_INT_CFG_TXMAX_PINT        FIELD32(0x7f000000)
 384 #define DELAY_INT_CFG_TXDLY_INT_EN      FIELD32(0x80000000)
 385
 386 /*
 387  * WMM_AIFSN_CFG: Aifsn for each EDCA AC
 388  * AIFSN0: AC_VO
 389  * AIFSN1: AC_VI
 390  * AIFSN2: AC_BE
 391  * AIFSN3: AC_BK
 392  */
 393 #define WMM_AIFSN_CFG                   0x0214
 394 #define WMM_AIFSN_CFG_AIFSN0            FIELD32(0x0000000f)
 395 #define WMM_AIFSN_CFG_AIFSN1            FIELD32(0x000000f0)
 396 #define WMM_AIFSN_CFG_AIFSN2            FIELD32(0x00000f00)
 397 #define WMM_AIFSN_CFG_AIFSN3            FIELD32(0x0000f000)
 398
 399 /*
 400  * WMM_CWMIN_CSR: CWmin for each EDCA AC
 401  * CWMIN0: AC_VO
 402  * CWMIN1: AC_VI
 403  * CWMIN2: AC_BE
 404  * CWMIN3: AC_BK
 405  */
 406 #define WMM_CWMIN_CFG                   0x0218
 407 #define WMM_CWMIN_CFG_CWMIN0            FIELD32(0x0000000f)
 408 #define WMM_CWMIN_CFG_CWMIN1            FIELD32(0x000000f0)
 409 #define WMM_CWMIN_CFG_CWMIN2            FIELD32(0x00000f00)
 410 #define WMM_CWMIN_CFG_CWMIN3            FIELD32(0x0000f000)
 411
 412 /*
 413  * WMM_CWMAX_CSR: CWmax for each EDCA AC
 414  * CWMAX0: AC_VO
 415  * CWMAX1: AC_VI
 416  * CWMAX2: AC_BE
 417  * CWMAX3: AC_BK
 418  */
 419 #define WMM_CWMAX_CFG                   0x021c
 420 #define WMM_CWMAX_CFG_CWMAX0            FIELD32(0x0000000f)
 421 #define WMM_CWMAX_CFG_CWMAX1            FIELD32(0x000000f0)
 422 #define WMM_CWMAX_CFG_CWMAX2            FIELD32(0x00000f00)
 423 #define WMM_CWMAX_CFG_CWMAX3            FIELD32(0x0000f000)
 424
 425 /*
 426  * AC_TXOP0: AC_VO/AC_VI TXOP register
 427  * AC0TXOP: AC_VO in unit of 32us
 428  * AC1TXOP: AC_VI in unit of 32us
 429  */
 430 #define WMM_TXOP0_CFG                   0x0220
 431 #define WMM_TXOP0_CFG_AC0TXOP           FIELD32(0x0000ffff)
 432 #define WMM_TXOP0_CFG_AC1TXOP           FIELD32(0xffff0000)
 433
 434 /*
 435  * AC_TXOP1: AC_BE/AC_BK TXOP register
 436  * AC2TXOP: AC_BE in unit of 32us
 437  * AC3TXOP: AC_BK in unit of 32us
 438  */
 439 #define WMM_TXOP1_CFG                   0x0224
 440 #define WMM_TXOP1_CFG_AC2TXOP           FIELD32(0x0000ffff)
 441 #define WMM_TXOP1_CFG_AC3TXOP           FIELD32(0xffff0000)
 442
 443 /*
 444  * GPIO_CTRL:
 445  *      GPIO_CTRL_VALx: GPIO value
 446  *      GPIO_CTRL_DIRx: GPIO direction: 0 = output; 1 = input
 447  */
 448 #define GPIO_CTRL                       0x0228
 449 #define GPIO_CTRL_VAL0                  FIELD32(0x00000001)
 450 #define GPIO_CTRL_VAL1                  FIELD32(0x00000002)
 451 #define GPIO_CTRL_VAL2                  FIELD32(0x00000004)
 452 #define GPIO_CTRL_VAL3                  FIELD32(0x00000008)
 453 #define GPIO_CTRL_VAL4                  FIELD32(0x00000010)
 454 #define GPIO_CTRL_VAL5                  FIELD32(0x00000020)
 455 #define GPIO_CTRL_VAL6                  FIELD32(0x00000040)
 456 #define GPIO_CTRL_VAL7                  FIELD32(0x00000080)
 457 #define GPIO_CTRL_DIR0                  FIELD32(0x00000100)
 458 #define GPIO_CTRL_DIR1                  FIELD32(0x00000200)
 459 #define GPIO_CTRL_DIR2                  FIELD32(0x00000400)
 460 #define GPIO_CTRL_DIR3                  FIELD32(0x00000800)
 461 #define GPIO_CTRL_DIR4                  FIELD32(0x00001000)
 462 #define GPIO_CTRL_DIR5                  FIELD32(0x00002000)
 463 #define GPIO_CTRL_DIR6                  FIELD32(0x00004000)
 464 #define GPIO_CTRL_DIR7                  FIELD32(0x00008000)
 465 #define GPIO_CTRL_VAL8                  FIELD32(0x00010000)
 466 #define GPIO_CTRL_VAL9                  FIELD32(0x00020000)
 467 #define GPIO_CTRL_VAL10                 FIELD32(0x00040000)
 468 #define GPIO_CTRL_DIR8                  FIELD32(0x01000000)
 469 #define GPIO_CTRL_DIR9                  FIELD32(0x02000000)
 470 #define GPIO_CTRL_DIR10                 FIELD32(0x04000000)
 471
 472 /*
 473  * MCU_CMD_CFG
 474  */
 475 #define MCU_CMD_CFG                     0x022c
 476
 477 /*
 478  * AC_VO register offsets
 479  */
 480 #define TX_BASE_PTR0                    0x0230
 481 #define TX_MAX_CNT0                     0x0234
 482 #define TX_CTX_IDX0                     0x0238
 483 #define TX_DTX_IDX0                     0x023c
 484
 485 /*
 486  * AC_VI register offsets
 487  */
 488 #define TX_BASE_PTR1                    0x0240
 489 #define TX_MAX_CNT1                     0x0244
 490 #define TX_CTX_IDX1                     0x0248
 491 #define TX_DTX_IDX1                     0x024c
 492
 493 /*
 494  * AC_BE register offsets
 495  */
 496 #define TX_BASE_PTR2                    0x0250
 497 #define TX_MAX_CNT2                     0x0254
 498 #define TX_CTX_IDX2                     0x0258
 499 #define TX_DTX_IDX2                     0x025c
 500
 501 /*
 502  * AC_BK register offsets
 503  */
 504 #define TX_BASE_PTR3                    0x0260
 505 #define TX_MAX_CNT3                     0x0264
 506 #define TX_CTX_IDX3                     0x0268
 507 #define TX_DTX_IDX3                     0x026c
 508
 509 /*
 510  * HCCA register offsets
 511  */
 512 #define TX_BASE_PTR4                    0x0270
 513 #define TX_MAX_CNT4                     0x0274
 514 #define TX_CTX_IDX4                     0x0278
 515 #define TX_DTX_IDX4                     0x027c
 516
 517 /*
 518  * MGMT register offsets
 519  */
 520 #define TX_BASE_PTR5                    0x0280
 521 #define TX_MAX_CNT5                     0x0284
 522 #define TX_CTX_IDX5                     0x0288
 523 #define TX_DTX_IDX5                     0x028c
 524
 525 /*
 526  * RX register offsets
 527  */
 528 #define RX_BASE_PTR                     0x0290
 529 #define RX_MAX_CNT                      0x0294
 530 #define RX_CRX_IDX                      0x0298
 531 #define RX_DRX_IDX                      0x029c
 532
 533 /*
 534  * USB_DMA_CFG
 535  * RX_BULK_AGG_TIMEOUT: Rx Bulk Aggregation TimeOut in unit of 33ns.
 536  * RX_BULK_AGG_LIMIT: Rx Bulk Aggregation Limit in unit of 256 bytes.
 537  * PHY_CLEAR: phy watch dog enable.
 538  * TX_CLEAR: Clear USB DMA TX path.
 539  * TXOP_HALT: Halt TXOP count down when TX buffer is full.
 540  * RX_BULK_AGG_EN: Enable Rx Bulk Aggregation.
 541  * RX_BULK_EN: Enable USB DMA Rx.
 542  * TX_BULK_EN: Enable USB DMA Tx.
 543  * EP_OUT_VALID: OUT endpoint data valid.
 544  * RX_BUSY: USB DMA RX FSM busy.
 545  * TX_BUSY: USB DMA TX FSM busy.
 546  */
 547 #define USB_DMA_CFG                     0x02a0
 548 #define USB_DMA_CFG_RX_BULK_AGG_TIMEOUT FIELD32(0x000000ff)
 549 #define USB_DMA_CFG_RX_BULK_AGG_LIMIT   FIELD32(0x0000ff00)
 550 #define USB_DMA_CFG_PHY_CLEAR           FIELD32(0x00010000)
 551 #define USB_DMA_CFG_TX_CLEAR            FIELD32(0x00080000)
 552 #define USB_DMA_CFG_TXOP_HALT           FIELD32(0x00100000)
 553 #define USB_DMA_CFG_RX_BULK_AGG_EN      FIELD32(0x00200000)
 554 #define USB_DMA_CFG_RX_BULK_EN          FIELD32(0x00400000)
 555 #define USB_DMA_CFG_TX_BULK_EN          FIELD32(0x00800000)
 556 #define USB_DMA_CFG_EP_OUT_VALID        FIELD32(0x3f000000)
 557 #define USB_DMA_CFG_RX_BUSY             FIELD32(0x40000000)
 558 #define USB_DMA_CFG_TX_BUSY             FIELD32(0x80000000)
 559
 560 /*
 561  * US_CYC_CNT
 562  * BT_MODE_EN: Bluetooth mode enable
 563  * CLOCK CYCLE: Clock cycle count in 1us.
 564  * PCI:0x21, PCIE:0x7d, USB:0x1e
 565  */
 566 #define US_CYC_CNT                      0x02a4
 567 #define US_CYC_CNT_BT_MODE_EN           FIELD32(0x00000100)
 568 #define US_CYC_CNT_CLOCK_CYCLE          FIELD32(0x000000ff)
 569
 570 /*
 571  * PBF_SYS_CTRL
 572  * HOST_RAM_WRITE: enable Host program ram write selection
 573  */
 574 #define PBF_SYS_CTRL                    0x0400
 575 #define PBF_SYS_CTRL_READY              FIELD32(0x00000080)
 576 #define PBF_SYS_CTRL_HOST_RAM_WRITE     FIELD32(0x00010000)
 577
 578 /*
 579  * HOST-MCU shared memory
 580  */
 581 #define HOST_CMD_CSR                    0x0404
 582 #define HOST_CMD_CSR_HOST_COMMAND       FIELD32(0x000000ff)
 583
 584 /*
 585  * PBF registers
 586  * Most are for debug. Driver doesn't touch PBF register.
 587  */
 588 #define PBF_CFG                         0x0408
 589 #define PBF_MAX_PCNT                    0x040c
 590 #define PBF_CTRL                        0x0410
 591 #define PBF_INT_STA                     0x0414
 592 #define PBF_INT_ENA                     0x0418
 593
 594 /*
 595  * BCN_OFFSET0:
 596  */
 597 #define BCN_OFFSET0                     0x042c
 598 #define BCN_OFFSET0_BCN0                FIELD32(0x000000ff)
 599 #define BCN_OFFSET0_BCN1                FIELD32(0x0000ff00)
 600 #define BCN_OFFSET0_BCN2                FIELD32(0x00ff0000)
 601 #define BCN_OFFSET0_BCN3                FIELD32(0xff000000)
 602
 603 /*
 604  * BCN_OFFSET1:
 605  */
 606 #define BCN_OFFSET1                     0x0430
 607 #define BCN_OFFSET1_BCN4                FIELD32(0x000000ff)
 608 #define BCN_OFFSET1_BCN5                FIELD32(0x0000ff00)
 609 #define BCN_OFFSET1_BCN6                FIELD32(0x00ff0000)
 610 #define BCN_OFFSET1_BCN7                FIELD32(0xff000000)
 611
 612 /*
 613  * TXRXQ_PCNT: PBF register
 614  * PCNT_TX0Q: Page count for TX hardware queue 0
 615  * PCNT_TX1Q: Page count for TX hardware queue 1
 616  * PCNT_TX2Q: Page count for TX hardware queue 2
 617  * PCNT_RX0Q: Page count for RX hardware queue
 618  */
 619 #define TXRXQ_PCNT                      0x0438
 620 #define TXRXQ_PCNT_TX0Q                 FIELD32(0x000000ff)
 621 #define TXRXQ_PCNT_TX1Q                 FIELD32(0x0000ff00)
 622 #define TXRXQ_PCNT_TX2Q                 FIELD32(0x00ff0000)
 623 #define TXRXQ_PCNT_RX0Q                 FIELD32(0xff000000)
 624
 625 /*
 626  * PBF register
 627  * Debug. Driver doesn't touch PBF register.
 628  */
 629 #define PBF_DBG                         0x043c
 630
 631 /*
 632  * RF registers
 633  */
 634 #define RF_CSR_CFG                      0x0500
 635 #define RF_CSR_CFG_DATA                 FIELD32(0x000000ff)
 636 #define RF_CSR_CFG_REGNUM               FIELD32(0x00003f00)
 637 #define RF_CSR_CFG_WRITE                FIELD32(0x00010000)
 638 #define RF_CSR_CFG_BUSY                 FIELD32(0x00020000)
 639
 640 /*
 641  * EFUSE_CSR: RT30x0 EEPROM
 642  */
 643 #define EFUSE_CTRL                      0x0580
 644 #define EFUSE_CTRL_ADDRESS_IN           FIELD32(0x03fe0000)
 645 #define EFUSE_CTRL_MODE                 FIELD32(0x000000c0)
 646 #define EFUSE_CTRL_KICK                 FIELD32(0x40000000)
 647 #define EFUSE_CTRL_PRESENT              FIELD32(0x80000000)
 648
 649 /*
 650  * EFUSE_DATA0
 651  */
 652 #define EFUSE_DATA0                     0x0590
 653
 654 /*
 655  * EFUSE_DATA1
 656  */
 657 #define EFUSE_DATA1                     0x0594
 658
 659 /*
 660  * EFUSE_DATA2
 661  */
 662 #define EFUSE_DATA2                     0x0598
 663
 664 /*
 665  * EFUSE_DATA3
 666  */
 667 #define EFUSE_DATA3                     0x059c
 668
 669 /*
 670  * LDO_CFG0
 671  */
 672 #define LDO_CFG0                        0x05d4
 673 #define LDO_CFG0_DELAY3                 FIELD32(0x000000ff)
 674 #define LDO_CFG0_DELAY2                 FIELD32(0x0000ff00)
 675 #define LDO_CFG0_DELAY1                 FIELD32(0x00ff0000)
 676 #define LDO_CFG0_BGSEL                  FIELD32(0x03000000)
 677 #define LDO_CFG0_LDO_CORE_VLEVEL        FIELD32(0x1c000000)
 678 #define LD0_CFG0_LDO25_LEVEL            FIELD32(0x60000000)
 679 #define LDO_CFG0_LDO25_LARGEA           FIELD32(0x80000000)
 680
 681 /*
 682  * GPIO_SWITCH
 683  */
 684 #define GPIO_SWITCH                     0x05dc
 685 #define GPIO_SWITCH_0                   FIELD32(0x00000001)
 686 #define GPIO_SWITCH_1                   FIELD32(0x00000002)
 687 #define GPIO_SWITCH_2                   FIELD32(0x00000004)
 688 #define GPIO_SWITCH_3                   FIELD32(0x00000008)
 689 #define GPIO_SWITCH_4                   FIELD32(0x00000010)
 690 #define GPIO_SWITCH_5                   FIELD32(0x00000020)
 691 #define GPIO_SWITCH_6                   FIELD32(0x00000040)
 692 #define GPIO_SWITCH_7                   FIELD32(0x00000080)
 693
 694 /*
 695  * FIXME: where the DEBUG_INDEX name come from?
 696  */
 697 #define MAC_DEBUG_INDEX                 0x05e8
 698 #define MAC_DEBUG_INDEX_XTAL            FIELD32(0x80000000)
 699
 700 /*
 701  * MAC Control/Status Registers(CSR).
 702  * Some values are set in TU, whereas 1 TU == 1024 us.
 703  */
 704
 705 /*
 706  * MAC_CSR0: ASIC revision number.
 707  * ASIC_REV: 0
 708  * ASIC_VER: 2860 or 2870
 709  */
 710 #define MAC_CSR0                        0x1000
 711 #define MAC_CSR0_REVISION               FIELD32(0x0000ffff)
 712 #define MAC_CSR0_CHIPSET                FIELD32(0xffff0000)
 713
 714 /*
 715  * MAC_SYS_CTRL:
 716  */
 717 #define MAC_SYS_CTRL                    0x1004
 718 #define MAC_SYS_CTRL_RESET_CSR          FIELD32(0x00000001)
 719 #define MAC_SYS_CTRL_RESET_BBP          FIELD32(0x00000002)
 720 #define MAC_SYS_CTRL_ENABLE_TX          FIELD32(0x00000004)
 721 #define MAC_SYS_CTRL_ENABLE_RX          FIELD32(0x00000008)
 722 #define MAC_SYS_CTRL_CONTINUOUS_TX      FIELD32(0x00000010)
 723 #define MAC_SYS_CTRL_LOOPBACK           FIELD32(0x00000020)
 724 #define MAC_SYS_CTRL_WLAN_HALT          FIELD32(0x00000040)
 725 #define MAC_SYS_CTRL_RX_TIMESTAMP       FIELD32(0x00000080)
 726
 727 /*
 728  * MAC_ADDR_DW0: STA MAC register 0
 729  */
 730 #define MAC_ADDR_DW0                    0x1008
 731 #define MAC_ADDR_DW0_BYTE0              FIELD32(0x000000ff)
 732 #define MAC_ADDR_DW0_BYTE1              FIELD32(0x0000ff00)
 733 #define MAC_ADDR_DW0_BYTE2              FIELD32(0x00ff0000)
 734 #define MAC_ADDR_DW0_BYTE3              FIELD32(0xff000000)
 735
 736 /*
 737  * MAC_ADDR_DW1: STA MAC register 1
 738  * UNICAST_TO_ME_MASK:
 739  * Used to mask off bits from byte 5 of the MAC address
 740  * to determine the UNICAST_TO_ME bit for RX frames.
 741  * The full mask is complemented by BSS_ID_MASK:
 742  *    MASK = BSS_ID_MASK & UNICAST_TO_ME_MASK
 743  */
 744 #define MAC_ADDR_DW1                    0x100c
 745 #define MAC_ADDR_DW1_BYTE4              FIELD32(0x000000ff)
 746 #define MAC_ADDR_DW1_BYTE5              FIELD32(0x0000ff00)
 747 #define MAC_ADDR_DW1_UNICAST_TO_ME_MASK FIELD32(0x00ff0000)
 748
 749 /*
 750  * MAC_BSSID_DW0: BSSID register 0
 751  */
 752 #define MAC_BSSID_DW0                   0x1010
 753 #define MAC_BSSID_DW0_BYTE0             FIELD32(0x000000ff)
 754 #define MAC_BSSID_DW0_BYTE1             FIELD32(0x0000ff00)
 755 #define MAC_BSSID_DW0_BYTE2             FIELD32(0x00ff0000)
 756 #define MAC_BSSID_DW0_BYTE3             FIELD32(0xff000000)
 757
 758 /*
 759  * MAC_BSSID_DW1: BSSID register 1
 760  * BSS_ID_MASK:
 761  *     0: 1-BSSID mode (BSS index = 0)
 762  *     1: 2-BSSID mode (BSS index: Byte5, bit 0)
 763  *     2: 4-BSSID mode (BSS index: byte5, bit 0 - 1)
 764  *     3: 8-BSSID mode (BSS index: byte5, bit 0 - 2)
 765  * This mask is used to mask off bits 0, 1 and 2 of byte 5 of the
 766  * BSSID. This will make sure that those bits will be ignored
 767  * when determining the MY_BSS of RX frames.
 768  */
 769 #define MAC_BSSID_DW1                   0x1014
 770 #define MAC_BSSID_DW1_BYTE4             FIELD32(0x000000ff)
 771 #define MAC_BSSID_DW1_BYTE5             FIELD32(0x0000ff00)
 772 #define MAC_BSSID_DW1_BSS_ID_MASK       FIELD32(0x00030000)
 773 #define MAC_BSSID_DW1_BSS_BCN_NUM       FIELD32(0x001c0000)
 774
 775 /*
 776  * MAX_LEN_CFG: Maximum frame length register.
 777  * MAX_MPDU: rt2860b max 16k bytes
 778  * MAX_PSDU: Maximum PSDU length
 779  *      (power factor) 0:2^13, 1:2^14, 2:2^15, 3:2^16
 780  */
 781 #define MAX_LEN_CFG                     0x1018
 782 #define MAX_LEN_CFG_MAX_MPDU            FIELD32(0x00000fff)
 783 #define MAX_LEN_CFG_MAX_PSDU            FIELD32(0x00003000)
 784 #define MAX_LEN_CFG_MIN_PSDU            FIELD32(0x0000c000)
 785 #define MAX_LEN_CFG_MIN_MPDU            FIELD32(0x000f0000)
 786
 787 /*
 788  * BBP_CSR_CFG: BBP serial control register
 789  * VALUE: Register value to program into BBP
 790  * REG_NUM: Selected BBP register
 791  * READ_CONTROL: 0 write BBP, 1 read BBP
 792  * BUSY: ASIC is busy executing BBP commands
 793  * BBP_PAR_DUR: 0 4 MAC clocks, 1 8 MAC clocks
 794  * BBP_RW_MODE: 0 serial, 1 parallel
 795  */
 796 #define BBP_CSR_CFG                     0x101c
 797 #define BBP_CSR_CFG_VALUE               FIELD32(0x000000ff)
 798 #define BBP_CSR_CFG_REGNUM              FIELD32(0x0000ff00)
 799 #define BBP_CSR_CFG_READ_CONTROL        FIELD32(0x00010000)
 800 #define BBP_CSR_CFG_BUSY                FIELD32(0x00020000)
 801 #define BBP_CSR_CFG_BBP_PAR_DUR         FIELD32(0x00040000)
 802 #define BBP_CSR_CFG_BBP_RW_MODE         FIELD32(0x00080000)
 803
 804 /*
 805  * RF_CSR_CFG0: RF control register
 806  * REGID_AND_VALUE: Register value to program into RF
 807  * BITWIDTH: Selected RF register
 808  * STANDBYMODE: 0 high when standby, 1 low when standby
 809  * SEL: 0 RF_LE0 activate, 1 RF_LE1 activate
 810  * BUSY: ASIC is busy executing RF commands
 811  */
 812 #define RF_CSR_CFG0                     0x1020
 813 #define RF_CSR_CFG0_REGID_AND_VALUE     FIELD32(0x00ffffff)
 814 #define RF_CSR_CFG0_BITWIDTH            FIELD32(0x1f000000)
 815 #define RF_CSR_CFG0_REG_VALUE_BW        FIELD32(0x1fffffff)
 816 #define RF_CSR_CFG0_STANDBYMODE         FIELD32(0x20000000)
 817 #define RF_CSR_CFG0_SEL                 FIELD32(0x40000000)
 818 #define RF_CSR_CFG0_BUSY                FIELD32(0x80000000)
 819
 820 /*
 821  * RF_CSR_CFG1: RF control register
 822  * REGID_AND_VALUE: Register value to program into RF
 823  * RFGAP: Gap between BB_CONTROL_RF and RF_LE
 824  *        0: 3 system clock cycle (37.5usec)
 825  *        1: 5 system clock cycle (62.5usec)
 826  */
 827 #define RF_CSR_CFG1                     0x1024
 828 #define RF_CSR_CFG1_REGID_AND_VALUE     FIELD32(0x00ffffff)
 829 #define RF_CSR_CFG1_RFGAP               FIELD32(0x1f000000)
 830
 831 /*
 832  * RF_CSR_CFG2: RF control register
 833  * VALUE: Register value to program into RF
 834  */
 835 #define RF_CSR_CFG2                     0x1028
 836 #define RF_CSR_CFG2_VALUE               FIELD32(0x00ffffff)
 837
 838 /*
 839  * LED_CFG: LED control
 840  * ON_PERIOD: LED active time (ms) during TX (only used for LED mode 1)
 841  * OFF_PERIOD: LED inactive time (ms) during TX (only used for LED mode 1)
 842  * SLOW_BLINK_PERIOD: LED blink interval in seconds (only used for LED mode 2)
 843  * color LED's:
 844  *   0: off
 845  *   1: blinking upon TX2
 846  *   2: periodic slow blinking
 847  *   3: always on
 848  * LED polarity:
 849  *   0: active low
 850  *   1: active high
 851  */
 852 #define LED_CFG                         0x102c
 853 #define LED_CFG_ON_PERIOD               FIELD32(0x000000ff)
 854 #define LED_CFG_OFF_PERIOD              FIELD32(0x0000ff00)
 855 #define LED_CFG_SLOW_BLINK_PERIOD       FIELD32(0x003f0000)
 856 #define LED_CFG_R_LED_MODE              FIELD32(0x03000000)
 857 #define LED_CFG_G_LED_MODE              FIELD32(0x0c000000)
 858 #define LED_CFG_Y_LED_MODE              FIELD32(0x30000000)
 859 #define LED_CFG_LED_POLAR               FIELD32(0x40000000)
 860
 861 /*
 862  * AMPDU_BA_WINSIZE: Force BlockAck window size
 863  * FORCE_WINSIZE_ENABLE:
 864  *   0: Disable forcing of BlockAck window size
 865  *   1: Enable forcing of BlockAck window size, overwrites values BlockAck
 866  *      window size values in the TXWI
 867  * FORCE_WINSIZE: BlockAck window size
 868  */
 869 #define AMPDU_BA_WINSIZE                0x1040
 870 #define AMPDU_BA_WINSIZE_FORCE_WINSIZE_ENABLE FIELD32(0x00000020)
 871 #define AMPDU_BA_WINSIZE_FORCE_WINSIZE  FIELD32(0x0000001f)
 872
 873 /*
 874  * XIFS_TIME_CFG: MAC timing
 875  * CCKM_SIFS_TIME: unit 1us. Applied after CCK RX/TX
 876  * OFDM_SIFS_TIME: unit 1us. Applied after OFDM RX/TX
 877  * OFDM_XIFS_TIME: unit 1us. Applied after OFDM RX
 878  *      when MAC doesn't reference BBP signal BBRXEND
 879  * EIFS: unit 1us
 880  * BB_RXEND_ENABLE: reference RXEND signal to begin XIFS defer
 881  *
 882  */
 883 #define XIFS_TIME_CFG                   0x1100
 884 #define XIFS_TIME_CFG_CCKM_SIFS_TIME    FIELD32(0x000000ff)
 885 #define XIFS_TIME_CFG_OFDM_SIFS_TIME    FIELD32(0x0000ff00)
 886 #define XIFS_TIME_CFG_OFDM_XIFS_TIME    FIELD32(0x000f0000)
 887 #define XIFS_TIME_CFG_EIFS              FIELD32(0x1ff00000)
 888 #define XIFS_TIME_CFG_BB_RXEND_ENABLE   FIELD32(0x20000000)
 889
 890 /*
 891  * BKOFF_SLOT_CFG:
 892  */
 893 #define BKOFF_SLOT_CFG                  0x1104
 894 #define BKOFF_SLOT_CFG_SLOT_TIME        FIELD32(0x000000ff)
 895 #define BKOFF_SLOT_CFG_CC_DELAY_TIME    FIELD32(0x0000ff00)
 896
 897 /*
 898  * NAV_TIME_CFG:
 899  */
 900 #define NAV_TIME_CFG                    0x1108
 901 #define NAV_TIME_CFG_SIFS               FIELD32(0x000000ff)
 902 #define NAV_TIME_CFG_SLOT_TIME          FIELD32(0x0000ff00)
 903 #define NAV_TIME_CFG_EIFS               FIELD32(0x01ff0000)
 904 #define NAV_TIME_ZERO_SIFS              FIELD32(0x02000000)
 905
 906 /*
 907  * CH_TIME_CFG: count as channel busy
 908  * EIFS_BUSY: Count EIFS as channel busy
 909  * NAV_BUSY: Count NAS as channel busy
 910  * RX_BUSY: Count RX as channel busy
 911  * TX_BUSY: Count TX as channel busy
 912  * TMR_EN: Enable channel statistics timer
 913  */
 914 #define CH_TIME_CFG                     0x110c
 915 #define CH_TIME_CFG_EIFS_BUSY           FIELD32(0x00000010)
 916 #define CH_TIME_CFG_NAV_BUSY            FIELD32(0x00000008)
 917 #define CH_TIME_CFG_RX_BUSY             FIELD32(0x00000004)
 918 #define CH_TIME_CFG_TX_BUSY             FIELD32(0x00000002)
 919 #define CH_TIME_CFG_TMR_EN              FIELD32(0x00000001)
 920
 921 /*
 922  * PBF_LIFE_TIMER: TX/RX MPDU timestamp timer (free run) Unit: 1us
 923  */
 924 #define PBF_LIFE_TIMER                  0x1110
 925
 926 /*
 927  * BCN_TIME_CFG:
 928  * BEACON_INTERVAL: in unit of 1/16 TU
 929  * TSF_TICKING: Enable TSF auto counting
 930  * TSF_SYNC: Enable TSF sync, 00: disable, 01: infra mode, 10: ad-hoc mode
 931  * BEACON_GEN: Enable beacon generator
 932  */
 933 #define BCN_TIME_CFG                    0x1114
 934 #define BCN_TIME_CFG_BEACON_INTERVAL    FIELD32(0x0000ffff)
 935 #define BCN_TIME_CFG_TSF_TICKING        FIELD32(0x00010000)
 936 #define BCN_TIME_CFG_TSF_SYNC           FIELD32(0x00060000)
 937 #define BCN_TIME_CFG_TBTT_ENABLE        FIELD32(0x00080000)
 938 #define BCN_TIME_CFG_BEACON_GEN         FIELD32(0x00100000)
 939 #define BCN_TIME_CFG_TX_TIME_COMPENSATE FIELD32(0xf0000000)
 940
 941 /*
 942  * TBTT_SYNC_CFG:
 943  * BCN_AIFSN: Beacon AIFSN after TBTT interrupt in slots
 944  * BCN_CWMIN: Beacon CWMin after TBTT interrupt in slots
 945  */
 946 #define TBTT_SYNC_CFG                   0x1118
 947 #define TBTT_SYNC_CFG_TBTT_ADJUST       FIELD32(0x000000ff)
 948 #define TBTT_SYNC_CFG_BCN_EXP_WIN       FIELD32(0x0000ff00)
 949 #define TBTT_SYNC_CFG_BCN_AIFSN         FIELD32(0x000f0000)
 950 #define TBTT_SYNC_CFG_BCN_CWMIN         FIELD32(0x00f00000)
 951
 952 /*
 953  * TSF_TIMER_DW0: Local lsb TSF timer, read-only
 954  */
 955 #define TSF_TIMER_DW0                   0x111c
 956 #define TSF_TIMER_DW0_LOW_WORD          FIELD32(0xffffffff)
 957
 958 /*
 959  * TSF_TIMER_DW1: Local msb TSF timer, read-only
 960  */
 961 #define TSF_TIMER_DW1                   0x1120
 962 #define TSF_TIMER_DW1_HIGH_WORD         FIELD32(0xffffffff)
 963
 964 /*
 965  * TBTT_TIMER: TImer remains till next TBTT, read-only
 966  */
 967 #define TBTT_TIMER                      0x1124
 968
 969 /*
 970  * INT_TIMER_CFG: timer configuration
 971  * PRE_TBTT_TIMER: leadtime to tbtt for pretbtt interrupt in units of 1/16 TU
 972  * GP_TIMER: period of general purpose timer in units of 1/16 TU
 973  */
 974 #define INT_TIMER_CFG                   0x1128
 975 #define INT_TIMER_CFG_PRE_TBTT_TIMER    FIELD32(0x0000ffff)
 976 #define INT_TIMER_CFG_GP_TIMER          FIELD32(0xffff0000)
 977
 978 /*
 979  * INT_TIMER_EN: GP-timer and pre-tbtt Int enable
 980  */
 981 #define INT_TIMER_EN                    0x112c
 982 #define INT_TIMER_EN_PRE_TBTT_TIMER     FIELD32(0x00000001)
 983 #define INT_TIMER_EN_GP_TIMER           FIELD32(0x00000002)
 984
 985 /*
 986  * CH_IDLE_STA: channel idle time (in us)
 987  */
 988 #define CH_IDLE_STA                     0x1130
 989
 990 /*
 991  * CH_BUSY_STA: channel busy time on primary channel (in us)
 992  */
 993 #define CH_BUSY_STA                     0x1134
 994
 995 /*
 996  * CH_BUSY_STA_SEC: channel busy time on secondary channel in HT40 mode (in us)
 997  */
 998 #define CH_BUSY_STA_SEC                 0x1138
 999
1000 /*
1001  * MAC_STATUS_CFG:
1002  * BBP_RF_BUSY: When set to 0, BBP and RF are stable.
1003  *      if 1 or higher one of the 2 registers is busy.
1004  */
1005 #define MAC_STATUS_CFG                  0x1200
1006 #define MAC_STATUS_CFG_BBP_RF_BUSY      FIELD32(0x00000003)
1007
1008 /*
1009  * PWR_PIN_CFG:
1010  */
1011 #define PWR_PIN_CFG                     0x1204
1012
1013 /*
1014  * AUTOWAKEUP_CFG: Manual power control / status register
1015  * TBCN_BEFORE_WAKE: ForceWake has high privilege than PutToSleep when both set
1016  * AUTOWAKE: 0:sleep, 1:awake
1017  */
1018 #define AUTOWAKEUP_CFG                  0x1208
1019 #define AUTOWAKEUP_CFG_AUTO_LEAD_TIME   FIELD32(0x000000ff)
1020 #define AUTOWAKEUP_CFG_TBCN_BEFORE_WAKE FIELD32(0x00007f00)
1021 #define AUTOWAKEUP_CFG_AUTOWAKE         FIELD32(0x00008000)
1022
1023 /*
1024  * EDCA_AC0_CFG:
1025  */
1026 #define EDCA_AC0_CFG                    0x1300
1027 #define EDCA_AC0_CFG_TX_OP              FIELD32(0x000000ff)
1028 #define EDCA_AC0_CFG_AIFSN              FIELD32(0x00000f00)
1029 #define EDCA_AC0_CFG_CWMIN              FIELD32(0x0000f000)
1030 #define EDCA_AC0_CFG_CWMAX              FIELD32(0x000f0000)
1031
1032 /*
1033  * EDCA_AC1_CFG:
1034  */
1035 #define EDCA_AC1_CFG                    0x1304
1036 #define EDCA_AC1_CFG_TX_OP              FIELD32(0x000000ff)
1037 #define EDCA_AC1_CFG_AIFSN              FIELD32(0x00000f00)
1038 #define EDCA_AC1_CFG_CWMIN              FIELD32(0x0000f000)
1039 #define EDCA_AC1_CFG_CWMAX              FIELD32(0x000f0000)
1040
1041 /*
1042  * EDCA_AC2_CFG:
1043  */
1044 #define EDCA_AC2_CFG                    0x1308
1045 #define EDCA_AC2_CFG_TX_OP              FIELD32(0x000000ff)
1046 #define EDCA_AC2_CFG_AIFSN              FIELD32(0x00000f00)
1047 #define EDCA_AC2_CFG_CWMIN              FIELD32(0x0000f000)
1048 #define EDCA_AC2_CFG_CWMAX              FIELD32(0x000f0000)
1049
1050 /*
1051  * EDCA_AC3_CFG:
1052  */
1053 #define EDCA_AC3_CFG                    0x130c
1054 #define EDCA_AC3_CFG_TX_OP              FIELD32(0x000000ff)
1055 #define EDCA_AC3_CFG_AIFSN              FIELD32(0x00000f00)
1056 #define EDCA_AC3_CFG_CWMIN              FIELD32(0x0000f000)
1057 #define EDCA_AC3_CFG_CWMAX              FIELD32(0x000f0000)
1058
1059 /*
1060  * EDCA_TID_AC_MAP:
1061  */
1062 #define EDCA_TID_AC_MAP                 0x1310
1063
1064 /*
1065  * TX_PWR_CFG:
1066  */
1067 #define TX_PWR_CFG_RATE0                FIELD32(0x0000000f)
1068 #define TX_PWR_CFG_RATE1                FIELD32(0x000000f0)
1069 #define TX_PWR_CFG_RATE2                FIELD32(0x00000f00)
1070 #define TX_PWR_CFG_RATE3                FIELD32(0x0000f000)
1071 #define TX_PWR_CFG_RATE4                FIELD32(0x000f0000)
1072 #define TX_PWR_CFG_RATE5                FIELD32(0x00f00000)
1073 #define TX_PWR_CFG_RATE6                FIELD32(0x0f000000)
1074 #define TX_PWR_CFG_RATE7                FIELD32(0xf0000000)
1075
1076 /*
1077  * TX_PWR_CFG_0:
1078  */
1079 #define TX_PWR_CFG_0                    0x1314
1080 #define TX_PWR_CFG_0_1MBS               FIELD32(0x0000000f)
1081 #define TX_PWR_CFG_0_2MBS               FIELD32(0x000000f0)
1082 #define TX_PWR_CFG_0_55MBS              FIELD32(0x00000f00)
1083 #define TX_PWR_CFG_0_11MBS              FIELD32(0x0000f000)
1084 #define TX_PWR_CFG_0_6MBS               FIELD32(0x000f0000)
1085 #define TX_PWR_CFG_0_9MBS               FIELD32(0x00f00000)
1086 #define TX_PWR_CFG_0_12MBS              FIELD32(0x0f000000)
1087 #define TX_PWR_CFG_0_18MBS              FIELD32(0xf0000000)
1088
1089 /*
1090  * TX_PWR_CFG_1:
1091  */
1092 #define TX_PWR_CFG_1                    0x1318
1093 #define TX_PWR_CFG_1_24MBS              FIELD32(0x0000000f)
1094 #define TX_PWR_CFG_1_36MBS              FIELD32(0x000000f0)
1095 #define TX_PWR_CFG_1_48MBS              FIELD32(0x00000f00)
1096 #define TX_PWR_CFG_1_54MBS              FIELD32(0x0000f000)
1097 #define TX_PWR_CFG_1_MCS0               FIELD32(0x000f0000)
1098 #define TX_PWR_CFG_1_MCS1               FIELD32(0x00f00000)
1099 #define TX_PWR_CFG_1_MCS2               FIELD32(0x0f000000)
1100 #define TX_PWR_CFG_1_MCS3               FIELD32(0xf0000000)
1101
1102 /*
1103  * TX_PWR_CFG_2:
1104  */
1105 #define TX_PWR_CFG_2                    0x131c
1106 #define TX_PWR_CFG_2_MCS4               FIELD32(0x0000000f)
1107 #define TX_PWR_CFG_2_MCS5               FIELD32(0x000000f0)
1108 #define TX_PWR_CFG_2_MCS6               FIELD32(0x00000f00)
1109 #define TX_PWR_CFG_2_MCS7               FIELD32(0x0000f000)
1110 #define TX_PWR_CFG_2_MCS8               FIELD32(0x000f0000)
1111 #define TX_PWR_CFG_2_MCS9               FIELD32(0x00f00000)
1112 #define TX_PWR_CFG_2_MCS10              FIELD32(0x0f000000)
1113 #define TX_PWR_CFG_2_MCS11              FIELD32(0xf0000000)
1114
1115 /*
1116  * TX_PWR_CFG_3:
1117  */
1118 #define TX_PWR_CFG_3                    0x1320
1119 #define TX_PWR_CFG_3_MCS12              FIELD32(0x0000000f)
1120 #define TX_PWR_CFG_3_MCS13              FIELD32(0x000000f0)
1121 #define TX_PWR_CFG_3_MCS14              FIELD32(0x00000f00)
1122 #define TX_PWR_CFG_3_MCS15              FIELD32(0x0000f000)
1123 #define TX_PWR_CFG_3_UKNOWN1            FIELD32(0x000f0000)
1124 #define TX_PWR_CFG_3_UKNOWN2            FIELD32(0x00f00000)
1125 #define TX_PWR_CFG_3_UKNOWN3            FIELD32(0x0f000000)
1126 #define TX_PWR_CFG_3_UKNOWN4            FIELD32(0xf0000000)
1127
1128 /*
1129  * TX_PWR_CFG_4:
1130  */
1131 #define TX_PWR_CFG_4                    0x1324
1132 #define TX_PWR_CFG_4_UKNOWN5            FIELD32(0x0000000f)
1133 #define TX_PWR_CFG_4_UKNOWN6            FIELD32(0x000000f0)
1134 #define TX_PWR_CFG_4_UKNOWN7            FIELD32(0x00000f00)
1135 #define TX_PWR_CFG_4_UKNOWN8            FIELD32(0x0000f000)
1136
1137 /*
1138  * TX_PIN_CFG:
1139  */
1140 #define TX_PIN_CFG                      0x1328
1141 #define TX_PIN_CFG_PA_PE_DISABLE        0xfcfffff0
1142 #define TX_PIN_CFG_PA_PE_A0_EN          FIELD32(0x00000001)
1143 #define TX_PIN_CFG_PA_PE_G0_EN          FIELD32(0x00000002)
1144 #define TX_PIN_CFG_PA_PE_A1_EN          FIELD32(0x00000004)
1145 #define TX_PIN_CFG_PA_PE_G1_EN          FIELD32(0x00000008)
1146 #define TX_PIN_CFG_PA_PE_A0_POL         FIELD32(0x00000010)
1147 #define TX_PIN_CFG_PA_PE_G0_POL         FIELD32(0x00000020)
1148 #define TX_PIN_CFG_PA_PE_A1_POL         FIELD32(0x00000040)
1149 #define TX_PIN_CFG_PA_PE_G1_POL         FIELD32(0x00000080)
1150 #define TX_PIN_CFG_LNA_PE_A0_EN         FIELD32(0x00000100)
1151 #define TX_PIN_CFG_LNA_PE_G0_EN         FIELD32(0x00000200)
1152 #define TX_PIN_CFG_LNA_PE_A1_EN         FIELD32(0x00000400)
1153 #define TX_PIN_CFG_LNA_PE_G1_EN         FIELD32(0x00000800)
1154 #define TX_PIN_CFG_LNA_PE_A0_POL        FIELD32(0x00001000)
1155 #define TX_PIN_CFG_LNA_PE_G0_POL        FIELD32(0x00002000)
1156 #define TX_PIN_CFG_LNA_PE_A1_POL        FIELD32(0x00004000)
1157 #define TX_PIN_CFG_LNA_PE_G1_POL        FIELD32(0x00008000)
1158 #define TX_PIN_CFG_RFTR_EN              FIELD32(0x00010000)
1159 #define TX_PIN_CFG_RFTR_POL             FIELD32(0x00020000)
1160 #define TX_PIN_CFG_TRSW_EN              FIELD32(0x00040000)
1161 #define TX_PIN_CFG_TRSW_POL             FIELD32(0x00080000)
1162 #define TX_PIN_CFG_PA_PE_A2_EN          FIELD32(0x01000000)
1163 #define TX_PIN_CFG_PA_PE_G2_EN          FIELD32(0x02000000)
1164 #define TX_PIN_CFG_PA_PE_A2_POL         FIELD32(0x04000000)
1165 #define TX_PIN_CFG_PA_PE_G2_POL         FIELD32(0x08000000)
1166 #define TX_PIN_CFG_LNA_PE_A2_EN         FIELD32(0x10000000)
1167 #define TX_PIN_CFG_LNA_PE_G2_EN         FIELD32(0x20000000)
1168 #define TX_PIN_CFG_LNA_PE_A2_POL        FIELD32(0x40000000)
1169 #define TX_PIN_CFG_LNA_PE_G2_POL        FIELD32(0x80000000)
1170
1171 /*
1172  * TX_BAND_CFG: 0x1 use upper 20MHz, 0x0 use lower 20MHz
1173  */
1174 #define TX_BAND_CFG                     0x132c
1175 #define TX_BAND_CFG_HT40_MINUS          FIELD32(0x00000001)
1176 #define TX_BAND_CFG_A                   FIELD32(0x00000002)
1177 #define TX_BAND_CFG_BG                  FIELD32(0x00000004)
1178
1179 /*
1180  * TX_SW_CFG0:
1181  */
1182 #define TX_SW_CFG0                      0x1330
1183
1184 /*
1185  * TX_SW_CFG1:
1186  */
1187 #define TX_SW_CFG1                      0x1334
1188
1189 /*
1190  * TX_SW_CFG2:
1191  */
1192 #define TX_SW_CFG2                      0x1338
1193
1194 /*
1195  * TXOP_THRES_CFG:
1196  */
1197 #define TXOP_THRES_CFG                  0x133c
1198
1199 /*
1200  * TXOP_CTRL_CFG:
1201  * TIMEOUT_TRUN_EN: Enable/Disable TXOP timeout truncation
1202  * AC_TRUN_EN: Enable/Disable truncation for AC change
1203  * TXRATEGRP_TRUN_EN: Enable/Disable truncation for TX rate group change
1204  * USER_MODE_TRUN_EN: Enable/Disable truncation for user TXOP mode
1205  * MIMO_PS_TRUN_EN: Enable/Disable truncation for MIMO PS RTS/CTS
1206  * RESERVED_TRUN_EN: Reserved
1207  * LSIG_TXOP_EN: Enable/Disable L-SIG TXOP protection
1208  * EXT_CCA_EN: Enable/Disable extension channel CCA reference (Defer 40Mhz
1209  *             transmissions if extension CCA is clear).
1210  * EXT_CCA_DLY: Extension CCA signal delay time (unit: us)
1211  * EXT_CWMIN: CwMin for extension channel backoff
1212  *            0: Disabled
1213  *
1214  */
1215 #define TXOP_CTRL_CFG                   0x1340
1216 #define TXOP_CTRL_CFG_TIMEOUT_TRUN_EN   FIELD32(0x00000001)
1217 #define TXOP_CTRL_CFG_AC_TRUN_EN        FIELD32(0x00000002)
1218 #define TXOP_CTRL_CFG_TXRATEGRP_TRUN_EN FIELD32(0x00000004)
1219 #define TXOP_CTRL_CFG_USER_MODE_TRUN_EN FIELD32(0x00000008)
1220 #define TXOP_CTRL_CFG_MIMO_PS_TRUN_EN   FIELD32(0x00000010)
1221 #define TXOP_CTRL_CFG_RESERVED_TRUN_EN  FIELD32(0x00000020)
1222 #define TXOP_CTRL_CFG_LSIG_TXOP_EN      FIELD32(0x00000040)
1223 #define TXOP_CTRL_CFG_EXT_CCA_EN        FIELD32(0x00000080)
1224 #define TXOP_CTRL_CFG_EXT_CCA_DLY       FIELD32(0x0000ff00)
1225 #define TXOP_CTRL_CFG_EXT_CWMIN         FIELD32(0x000f0000)
1226
1227 /*
1228  * TX_RTS_CFG:
1229  * RTS_THRES: unit:byte
1230  * RTS_FBK_EN: enable rts rate fallback
1231  */
1232 #define TX_RTS_CFG                      0x1344
1233 #define TX_RTS_CFG_AUTO_RTS_RETRY_LIMIT FIELD32(0x000000ff)
1234 #define TX_RTS_CFG_RTS_THRES            FIELD32(0x00ffff00)
1235 #define TX_RTS_CFG_RTS_FBK_EN           FIELD32(0x01000000)
1236
1237 /*
1238  * TX_TIMEOUT_CFG:
1239  * MPDU_LIFETIME: expiration time = 2^(9+MPDU LIFE TIME) us
1240  * RX_ACK_TIMEOUT: unit:slot. Used for TX procedure
1241  * TX_OP_TIMEOUT: TXOP timeout value for TXOP truncation.
1242  *                it is recommended that:
1243  *                (SLOT_TIME) > (TX_OP_TIMEOUT) > (RX_ACK_TIMEOUT)
1244  */
1245 #define TX_TIMEOUT_CFG                  0x1348
1246 #define TX_TIMEOUT_CFG_MPDU_LIFETIME    FIELD32(0x000000f0)
1247 #define TX_TIMEOUT_CFG_RX_ACK_TIMEOUT   FIELD32(0x0000ff00)
1248 #define TX_TIMEOUT_CFG_TX_OP_TIMEOUT    FIELD32(0x00ff0000)
1249
1250 /*
1251  * TX_RTY_CFG:
1252  * SHORT_RTY_LIMIT: short retry limit
1253  * LONG_RTY_LIMIT: long retry limit
1254  * LONG_RTY_THRE: Long retry threshoold
1255  * NON_AGG_RTY_MODE: Non-Aggregate MPDU retry mode
1256  *                   0:expired by retry limit, 1: expired by mpdu life timer
1257  * AGG_RTY_MODE: Aggregate MPDU retry mode
1258  *               0:expired by retry limit, 1: expired by mpdu life timer
1259  * TX_AUTO_FB_ENABLE: Tx retry PHY rate auto fallback enable
1260  */
1261 #define TX_RTY_CFG                      0x134c
1262 #define TX_RTY_CFG_SHORT_RTY_LIMIT      FIELD32(0x000000ff)
1263 #define TX_RTY_CFG_LONG_RTY_LIMIT       FIELD32(0x0000ff00)
1264 #define TX_RTY_CFG_LONG_RTY_THRE        FIELD32(0x0fff0000)
1265 #define TX_RTY_CFG_NON_AGG_RTY_MODE     FIELD32(0x10000000)
1266 #define TX_RTY_CFG_AGG_RTY_MODE         FIELD32(0x20000000)
1267 #define TX_RTY_CFG_TX_AUTO_FB_ENABLE    FIELD32(0x40000000)
1268
1269 /*
1270  * TX_LINK_CFG:
1271  * REMOTE_MFB_LIFETIME: remote MFB life time. unit: 32us
1272  * MFB_ENABLE: TX apply remote MFB 1:enable
1273  * REMOTE_UMFS_ENABLE: remote unsolicit  MFB enable
1274  *                     0: not apply remote remote unsolicit (MFS=7)
1275  * TX_MRQ_EN: MCS request TX enable
1276  * TX_RDG_EN: RDG TX enable
1277  * TX_CF_ACK_EN: Piggyback CF-ACK enable
1278  * REMOTE_MFB: remote MCS feedback
1279  * REMOTE_MFS: remote MCS feedback sequence number
1280  */
1281 #define TX_LINK_CFG                     0x1350
1282 #define TX_LINK_CFG_REMOTE_MFB_LIFETIME FIELD32(0x000000ff)
1283 #define TX_LINK_CFG_MFB_ENABLE          FIELD32(0x00000100)
1284 #define TX_LINK_CFG_REMOTE_UMFS_ENABLE  FIELD32(0x00000200)
1285 #define TX_LINK_CFG_TX_MRQ_EN           FIELD32(0x00000400)
1286 #define TX_LINK_CFG_TX_RDG_EN           FIELD32(0x00000800)
1287 #define TX_LINK_CFG_TX_CF_ACK_EN        FIELD32(0x00001000)
1288 #define TX_LINK_CFG_REMOTE_MFB          FIELD32(0x00ff0000)
1289 #define TX_LINK_CFG_REMOTE_MFS          FIELD32(0xff000000)
1290
1291 /*
1292  * HT_FBK_CFG0:
1293  */
1294 #define HT_FBK_CFG0                     0x1354
1295 #define HT_FBK_CFG0_HTMCS0FBK           FIELD32(0x0000000f)
1296 #define HT_FBK_CFG0_HTMCS1FBK           FIELD32(0x000000f0)
1297 #define HT_FBK_CFG0_HTMCS2FBK           FIELD32(0x00000f00)
1298 #define HT_FBK_CFG0_HTMCS3FBK           FIELD32(0x0000f000)
1299 #define HT_FBK_CFG0_HTMCS4FBK           FIELD32(0x000f0000)
1300 #define HT_FBK_CFG0_HTMCS5FBK           FIELD32(0x00f00000)
1301 #define HT_FBK_CFG0_HTMCS6FBK           FIELD32(0x0f000000)
1302 #define HT_FBK_CFG0_HTMCS7FBK           FIELD32(0xf0000000)
1303
1304 /*
1305  * HT_FBK_CFG1:
1306  */
1307 #define HT_FBK_CFG1                     0x1358
1308 #define HT_FBK_CFG1_HTMCS8FBK           FIELD32(0x0000000f)
1309 #define HT_FBK_CFG1_HTMCS9FBK           FIELD32(0x000000f0)
1310 #define HT_FBK_CFG1_HTMCS10FBK          FIELD32(0x00000f00)
1311 #define HT_FBK_CFG1_HTMCS11FBK          FIELD32(0x0000f000)
1312 #define HT_FBK_CFG1_HTMCS12FBK          FIELD32(0x000f0000)
1313 #define HT_FBK_CFG1_HTMCS13FBK          FIELD32(0x00f00000)
1314 #define HT_FBK_CFG1_HTMCS14FBK          FIELD32(0x0f000000)
1315 #define HT_FBK_CFG1_HTMCS15FBK          FIELD32(0xf0000000)
1316
1317 /*
1318  * LG_FBK_CFG0:
1319  */
1320 #define LG_FBK_CFG0                     0x135c
1321 #define LG_FBK_CFG0_OFDMMCS0FBK         FIELD32(0x0000000f)
1322 #define LG_FBK_CFG0_OFDMMCS1FBK         FIELD32(0x000000f0)
1323 #define LG_FBK_CFG0_OFDMMCS2FBK         FIELD32(0x00000f00)
1324 #define LG_FBK_CFG0_OFDMMCS3FBK         FIELD32(0x0000f000)
1325 #define LG_FBK_CFG0_OFDMMCS4FBK         FIELD32(0x000f0000)
1326 #define LG_FBK_CFG0_OFDMMCS5FBK         FIELD32(0x00f00000)
1327 #define LG_FBK_CFG0_OFDMMCS6FBK         FIELD32(0x0f000000)
1328 #define LG_FBK_CFG0_OFDMMCS7FBK         FIELD32(0xf0000000)
1329
1330 /*
1331  * LG_FBK_CFG1:
1332  */
1333 #define LG_FBK_CFG1                     0x1360
1334 #define LG_FBK_CFG0_CCKMCS0FBK          FIELD32(0x0000000f)
1335 #define LG_FBK_CFG0_CCKMCS1FBK          FIELD32(0x000000f0)
1336 #define LG_FBK_CFG0_CCKMCS2FBK          FIELD32(0x00000f00)
1337 #define LG_FBK_CFG0_CCKMCS3FBK          FIELD32(0x0000f000)
1338
1339 /*
1340  * CCK_PROT_CFG: CCK Protection
1341  * PROTECT_RATE: Protection control frame rate for CCK TX(RTS/CTS/CFEnd)
1342  * PROTECT_CTRL: Protection control frame type for CCK TX
1343  *               0:none, 1:RTS/CTS, 2:CTS-to-self
1344  * PROTECT_NAV_SHORT: TXOP protection type for CCK TX with short NAV
1345  * PROTECT_NAV_LONG: TXOP protection type for CCK TX with long NAV
1346  * TX_OP_ALLOW_CCK: CCK TXOP allowance, 0:disallow
1347  * TX_OP_ALLOW_OFDM: CCK TXOP allowance, 0:disallow
1348  * TX_OP_ALLOW_MM20: CCK TXOP allowance, 0:disallow
1349  * TX_OP_ALLOW_MM40: CCK TXOP allowance, 0:disallow
1350  * TX_OP_ALLOW_GF20: CCK TXOP allowance, 0:disallow
1351  * TX_OP_ALLOW_GF40: CCK TXOP allowance, 0:disallow
1352  * RTS_TH_EN: RTS threshold enable on CCK TX
1353  */
1354 #define CCK_PROT_CFG                    0x1364
1355 #define CCK_PROT_CFG_PROTECT_RATE       FIELD32(0x0000ffff)
1356 #define CCK_PROT_CFG_PROTECT_CTRL       FIELD32(0x00030000)
1357 #define CCK_PROT_CFG_PROTECT_NAV_SHORT  FIELD32(0x00040000)
1358 #define CCK_PROT_CFG_PROTECT_NAV_LONG   FIELD32(0x00080000)
1359 #define CCK_PROT_CFG_TX_OP_ALLOW_CCK    FIELD32(0x00100000)
1360 #define CCK_PROT_CFG_TX_OP_ALLOW_OFDM   FIELD32(0x00200000)
1361 #define CCK_PROT_CFG_TX_OP_ALLOW_MM20   FIELD32(0x00400000)
1362 #define CCK_PROT_CFG_TX_OP_ALLOW_MM40   FIELD32(0x00800000)
1363 #define CCK_PROT_CFG_TX_OP_ALLOW_GF20   FIELD32(0x01000000)
1364 #define CCK_PROT_CFG_TX_OP_ALLOW_GF40   FIELD32(0x02000000)
1365 #define CCK_PROT_CFG_RTS_TH_EN          FIELD32(0x04000000)
1366
1367 /*
1368  * OFDM_PROT_CFG: OFDM Protection
1369  */
1370 #define OFDM_PROT_CFG                   0x1368
1371 #define OFDM_PROT_CFG_PROTECT_RATE      FIELD32(0x0000ffff)
1372 #define OFDM_PROT_CFG_PROTECT_CTRL      FIELD32(0x00030000)
1373 #define OFDM_PROT_CFG_PROTECT_NAV_SHORT FIELD32(0x00040000)
1374 #define OFDM_PROT_CFG_PROTECT_NAV_LONG  FIELD32(0x00080000)
1375 #define OFDM_PROT_CFG_TX_OP_ALLOW_CCK   FIELD32(0x00100000)
1376 #define OFDM_PROT_CFG_TX_OP_ALLOW_OFDM  FIELD32(0x00200000)
1377 #define OFDM_PROT_CFG_TX_OP_ALLOW_MM20  FIELD32(0x00400000)
1378 #define OFDM_PROT_CFG_TX_OP_ALLOW_MM40  FIELD32(0x00800000)
1379 #define OFDM_PROT_CFG_TX_OP_ALLOW_GF20  FIELD32(0x01000000)
1380 #define OFDM_PROT_CFG_TX_OP_ALLOW_GF40  FIELD32(0x02000000)
1381 #define OFDM_PROT_CFG_RTS_TH_EN         FIELD32(0x04000000)
1382
1383 /*
1384  * MM20_PROT_CFG: MM20 Protection
1385  */
1386 #define MM20_PROT_CFG                   0x136c
1387 #define MM20_PROT_CFG_PROTECT_RATE      FIELD32(0x0000ffff)
1388 #define MM20_PROT_CFG_PROTECT_CTRL      FIELD32(0x00030000)
1389 #define MM20_PROT_CFG_PROTECT_NAV_SHORT FIELD32(0x00040000)
1390 #define MM20_PROT_CFG_PROTECT_NAV_LONG  FIELD32(0x00080000)
1391 #define MM20_PROT_CFG_TX_OP_ALLOW_CCK   FIELD32(0x00100000)
1392 #define MM20_PROT_CFG_TX_OP_ALLOW_OFDM  FIELD32(0x00200000)
1393 #define MM20_PROT_CFG_TX_OP_ALLOW_MM20  FIELD32(0x00400000)
1394 #define MM20_PROT_CFG_TX_OP_ALLOW_MM40  FIELD32(0x00800000)
1395 #define MM20_PROT_CFG_TX_OP_ALLOW_GF20  FIELD32(0x01000000)
1396 #define MM20_PROT_CFG_TX_OP_ALLOW_GF40  FIELD32(0x02000000)
1397 #define MM20_PROT_CFG_RTS_TH_EN         FIELD32(0x04000000)
1398
1399 /*
1400  * MM40_PROT_CFG: MM40 Protection
1401  */
1402 #define MM40_PROT_CFG                   0x1370
1403 #define MM40_PROT_CFG_PROTECT_RATE      FIELD32(0x0000ffff)
1404 #define MM40_PROT_CFG_PROTECT_CTRL      FIELD32(0x00030000)
1405 #define MM40_PROT_CFG_PROTECT_NAV_SHORT FIELD32(0x00040000)
1406 #define MM40_PROT_CFG_PROTECT_NAV_LONG  FIELD32(0x00080000)
1407 #define MM40_PROT_CFG_TX_OP_ALLOW_CCK   FIELD32(0x00100000)
1408 #define MM40_PROT_CFG_TX_OP_ALLOW_OFDM  FIELD32(0x00200000)
1409 #define MM40_PROT_CFG_TX_OP_ALLOW_MM20  FIELD32(0x00400000)
1410 #define MM40_PROT_CFG_TX_OP_ALLOW_MM40  FIELD32(0x00800000)
1411 #define MM40_PROT_CFG_TX_OP_ALLOW_GF20  FIELD32(0x01000000)
1412 #define MM40_PROT_CFG_TX_OP_ALLOW_GF40  FIELD32(0x02000000)
1413 #define MM40_PROT_CFG_RTS_TH_EN         FIELD32(0x04000000)
1414
1415 /*
1416  * GF20_PROT_CFG: GF20 Protection
1417  */
1418 #define GF20_PROT_CFG                   0x1374
1419 #define GF20_PROT_CFG_PROTECT_RATE      FIELD32(0x0000ffff)
1420 #define GF20_PROT_CFG_PROTECT_CTRL      FIELD32(0x00030000)
1421 #define GF20_PROT_CFG_PROTECT_NAV_SHORT FIELD32(0x00040000)
1422 #define GF20_PROT_CFG_PROTECT_NAV_LONG  FIELD32(0x00080000)
1423 #define GF20_PROT_CFG_TX_OP_ALLOW_CCK   FIELD32(0x00100000)
1424 #define GF20_PROT_CFG_TX_OP_ALLOW_OFDM  FIELD32(0x00200000)
1425 #define GF20_PROT_CFG_TX_OP_ALLOW_MM20  FIELD32(0x00400000)
1426 #define GF20_PROT_CFG_TX_OP_ALLOW_MM40  FIELD32(0x00800000)
1427 #define GF20_PROT_CFG_TX_OP_ALLOW_GF20  FIELD32(0x01000000)
1428 #define GF20_PROT_CFG_TX_OP_ALLOW_GF40  FIELD32(0x02000000)
1429 #define GF20_PROT_CFG_RTS_TH_EN         FIELD32(0x04000000)
1430
1431 /*
1432  * GF40_PROT_CFG: GF40 Protection
1433  */
1434 #define GF40_PROT_CFG                   0x1378
1435 #define GF40_PROT_CFG_PROTECT_RATE      FIELD32(0x0000ffff)
1436 #define GF40_PROT_CFG_PROTECT_CTRL      FIELD32(0x00030000)
1437 #define GF40_PROT_CFG_PROTECT_NAV_SHORT FIELD32(0x00040000)
1438 #define GF40_PROT_CFG_PROTECT_NAV_LONG  FIELD32(0x00080000)
1439 #define GF40_PROT_CFG_TX_OP_ALLOW_CCK   FIELD32(0x00100000)
1440 #define GF40_PROT_CFG_TX_OP_ALLOW_OFDM  FIELD32(0x00200000)
1441 #define GF40_PROT_CFG_TX_OP_ALLOW_MM20  FIELD32(0x00400000)
1442 #define GF40_PROT_CFG_TX_OP_ALLOW_MM40  FIELD32(0x00800000)
1443 #define GF40_PROT_CFG_TX_OP_ALLOW_GF20  FIELD32(0x01000000)
1444 #define GF40_PROT_CFG_TX_OP_ALLOW_GF40  FIELD32(0x02000000)
1445 #define GF40_PROT_CFG_RTS_TH_EN         FIELD32(0x04000000)
1446
1447 /*
1448  * EXP_CTS_TIME:
1449  */
1450 #define EXP_CTS_TIME                    0x137c
1451
1452 /*
1453  * EXP_ACK_TIME:
1454  */
1455 #define EXP_ACK_TIME                    0x1380
1456
1457 /*
1458  * RX_FILTER_CFG: RX configuration register.
1459  */
1460 #define RX_FILTER_CFG                   0x1400
1461 #define RX_FILTER_CFG_DROP_CRC_ERROR    FIELD32(0x00000001)
1462 #define RX_FILTER_CFG_DROP_PHY_ERROR    FIELD32(0x00000002)
1463 #define RX_FILTER_CFG_DROP_NOT_TO_ME    FIELD32(0x00000004)
1464 #define RX_FILTER_CFG_DROP_NOT_MY_BSSD  FIELD32(0x00000008)
1465 #define RX_FILTER_CFG_DROP_VER_ERROR    FIELD32(0x00000010)
1466 #define RX_FILTER_CFG_DROP_MULTICAST    FIELD32(0x00000020)
1467 #define RX_FILTER_CFG_DROP_BROADCAST    FIELD32(0x00000040)
1468 #define RX_FILTER_CFG_DROP_DUPLICATE    FIELD32(0x00000080)
1469 #define RX_FILTER_CFG_DROP_CF_END_ACK   FIELD32(0x00000100)
1470 #define RX_FILTER_CFG_DROP_CF_END       FIELD32(0x00000200)
1471 #define RX_FILTER_CFG_DROP_ACK          FIELD32(0x00000400)
1472 #define RX_FILTER_CFG_DROP_CTS          FIELD32(0x00000800)
1473 #define RX_FILTER_CFG_DROP_RTS          FIELD32(0x00001000)
1474 #define RX_FILTER_CFG_DROP_PSPOLL       FIELD32(0x00002000)
1475 #define RX_FILTER_CFG_DROP_BA           FIELD32(0x00004000)
1476 #define RX_FILTER_CFG_DROP_BAR          FIELD32(0x00008000)
1477 #define RX_FILTER_CFG_DROP_CNTL         FIELD32(0x00010000)
1478
1479 /*
1480  * AUTO_RSP_CFG:
1481  * AUTORESPONDER: 0: disable, 1: enable
1482  * BAC_ACK_POLICY: 0:long, 1:short preamble
1483  * CTS_40_MMODE: Response CTS 40MHz duplicate mode
1484  * CTS_40_MREF: Response CTS 40MHz duplicate mode
1485  * AR_PREAMBLE: Auto responder preamble 0:long, 1:short preamble
1486  * DUAL_CTS_EN: Power bit value in control frame
1487  * ACK_CTS_PSM_BIT:Power bit value in control frame
1488  */
1489 #define AUTO_RSP_CFG                    0x1404
1490 #define AUTO_RSP_CFG_AUTORESPONDER      FIELD32(0x00000001)
1491 #define AUTO_RSP_CFG_BAC_ACK_POLICY     FIELD32(0x00000002)
1492 #define AUTO_RSP_CFG_CTS_40_MMODE       FIELD32(0x00000004)
1493 #define AUTO_RSP_CFG_CTS_40_MREF        FIELD32(0x00000008)
1494 #define AUTO_RSP_CFG_AR_PREAMBLE        FIELD32(0x00000010)
1495 #define AUTO_RSP_CFG_DUAL_CTS_EN        FIELD32(0x00000040)
1496 #define AUTO_RSP_CFG_ACK_CTS_PSM_BIT    FIELD32(0x00000080)
1497
1498 /*
1499  * LEGACY_BASIC_RATE:
1500  */
1501 #define LEGACY_BASIC_RATE               0x1408
1502
1503 /*
1504  * HT_BASIC_RATE:
1505  */
1506 #define HT_BASIC_RATE                   0x140c
1507
1508 /*
1509  * HT_CTRL_CFG:
1510  */
1511 #define HT_CTRL_CFG                     0x1410
1512
1513 /*
1514  * SIFS_COST_CFG:
1515  */
1516 #define SIFS_COST_CFG                   0x1414
1517
1518 /*
1519  * RX_PARSER_CFG:
1520  * Set NAV for all received frames
1521  */
1522 #define RX_PARSER_CFG                   0x1418
1523
1524 /*
1525  * TX_SEC_CNT0:
1526  */
1527 #define TX_SEC_CNT0                     0x1500
1528
1529 /*
1530  * RX_SEC_CNT0:
1531  */
1532 #define RX_SEC_CNT0                     0x1504
1533
1534 /*
1535  * CCMP_FC_MUTE:
1536  */
1537 #define CCMP_FC_MUTE                    0x1508
1538
1539 /*
1540  * TXOP_HLDR_ADDR0:
1541  */
1542 #define TXOP_HLDR_ADDR0                 0x1600
1543
1544 /*
1545  * TXOP_HLDR_ADDR1:
1546  */
1547 #define TXOP_HLDR_ADDR1                 0x1604
1548
1549 /*
1550  * TXOP_HLDR_ET:
1551  */
1552 #define TXOP_HLDR_ET                    0x1608
1553
1554 /*
1555  * QOS_CFPOLL_RA_DW0:
1556  */
1557 #define QOS_CFPOLL_RA_DW0               0x160c
1558
1559 /*
1560  * QOS_CFPOLL_RA_DW1:
1561  */
1562 #define QOS_CFPOLL_RA_DW1               0x1610
1563
1564 /*
1565  * QOS_CFPOLL_QC:
1566  */
1567 #define QOS_CFPOLL_QC                   0x1614
1568
1569 /*
1570  * RX_STA_CNT0: RX PLCP error count & RX CRC error count
1571  */
1572 #define RX_STA_CNT0                     0x1700
1573 #define RX_STA_CNT0_CRC_ERR             FIELD32(0x0000ffff)
1574 #define RX_STA_CNT0_PHY_ERR             FIELD32(0xffff0000)
1575
1576 /*
1577  * RX_STA_CNT1: RX False CCA count & RX LONG frame count
1578  */
1579 #define RX_STA_CNT1                     0x1704
1580 #define RX_STA_CNT1_FALSE_CCA           FIELD32(0x0000ffff)
1581 #define RX_STA_CNT1_PLCP_ERR            FIELD32(0xffff0000)
1582
1583 /*
1584  * RX_STA_CNT2:
1585  */
1586 #define RX_STA_CNT2                     0x1708
1587 #define RX_STA_CNT2_RX_DUPLI_COUNT      FIELD32(0x0000ffff)
1588 #define RX_STA_CNT2_RX_FIFO_OVERFLOW    FIELD32(0xffff0000)
1589
1590 /*
1591  * TX_STA_CNT0: TX Beacon count
1592  */
1593 #define TX_STA_CNT0                     0x170c
1594 #define TX_STA_CNT0_TX_FAIL_COUNT       FIELD32(0x0000ffff)
1595 #define TX_STA_CNT0_TX_BEACON_COUNT     FIELD32(0xffff0000)
1596
1597 /*
1598  * TX_STA_CNT1: TX tx count
1599  */
1600 #define TX_STA_CNT1                     0x1710
1601 #define TX_STA_CNT1_TX_SUCCESS          FIELD32(0x0000ffff)
1602 #define TX_STA_CNT1_TX_RETRANSMIT       FIELD32(0xffff0000)
1603
1604 /*
1605  * TX_STA_CNT2: TX tx count
1606  */
1607 #define TX_STA_CNT2                     0x1714
1608 #define TX_STA_CNT2_TX_ZERO_LEN_COUNT   FIELD32(0x0000ffff)
1609 #define TX_STA_CNT2_TX_UNDER_FLOW_COUNT FIELD32(0xffff0000)
1610
1611 /*
1612  * TX_STA_FIFO: TX Result for specific PID status fifo register.
1613  *
1614  * This register is implemented as FIFO with 16 entries in the HW. Each
1615  * register read fetches the next tx result. If the FIFO is full because
1616  * it wasn't read fast enough after the according interrupt (TX_FIFO_STATUS)
1617  * triggered, the hw seems to simply drop further tx results.
1618  *
1619  * VALID: 1: this tx result is valid
1620  *        0: no valid tx result -> driver should stop reading
1621  * PID_TYPE: The PID latched from the PID field in the TXWI, can be used
1622  *           to match a frame with its tx result (even though the PID is
1623  *           only 4 bits wide).
1624  * PID_QUEUE: Part of PID_TYPE, this is the queue index number (0-3)
1625  * PID_ENTRY: Part of PID_TYPE, this is the queue entry index number (1-3)
1626  *            This identification number is calculated by ((idx % 3) + 1).
1627  * TX_SUCCESS: Indicates tx success (1) or failure (0)
1628  * TX_AGGRE: Indicates if the frame was part of an aggregate (1) or not (0)
1629  * TX_ACK_REQUIRED: Indicates if the frame needed to get ack'ed (1) or not (0)
1630  * WCID: The wireless client ID.
1631  * MCS: The tx rate used during the last transmission of this frame, be it
1632  *      successful or not.
1633  * PHYMODE: The phymode used for the transmission.
1634  */
1635 #define TX_STA_FIFO                     0x1718
1636 #define TX_STA_FIFO_VALID               FIELD32(0x00000001)
1637 #define TX_STA_FIFO_PID_TYPE            FIELD32(0x0000001e)
1638 #define TX_STA_FIFO_PID_QUEUE           FIELD32(0x00000006)
1639 #define TX_STA_FIFO_PID_ENTRY           FIELD32(0x00000018)
1640 #define TX_STA_FIFO_TX_SUCCESS          FIELD32(0x00000020)
1641 #define TX_STA_FIFO_TX_AGGRE            FIELD32(0x00000040)
1642 #define TX_STA_FIFO_TX_ACK_REQUIRED     FIELD32(0x00000080)
1643 #define TX_STA_FIFO_WCID                FIELD32(0x0000ff00)
1644 #define TX_STA_FIFO_SUCCESS_RATE        FIELD32(0xffff0000)
1645 #define TX_STA_FIFO_MCS                 FIELD32(0x007f0000)
1646 #define TX_STA_FIFO_PHYMODE             FIELD32(0xc0000000)
1647
1648 /*
1649  * TX_AGG_CNT: Debug counter
1650  */
1651 #define TX_AGG_CNT                      0x171c
1652 #define TX_AGG_CNT_NON_AGG_TX_COUNT     FIELD32(0x0000ffff)
1653 #define TX_AGG_CNT_AGG_TX_COUNT         FIELD32(0xffff0000)
1654
1655 /*
1656  * TX_AGG_CNT0:
1657  */
1658 #define TX_AGG_CNT0                     0x1720
1659 #define TX_AGG_CNT0_AGG_SIZE_1_COUNT    FIELD32(0x0000ffff)
1660 #define TX_AGG_CNT0_AGG_SIZE_2_COUNT    FIELD32(0xffff0000)
1661
1662 /*
1663  * TX_AGG_CNT1:
1664  */
1665 #define TX_AGG_CNT1                     0x1724
1666 #define TX_AGG_CNT1_AGG_SIZE_3_COUNT    FIELD32(0x0000ffff)
1667 #define TX_AGG_CNT1_AGG_SIZE_4_COUNT    FIELD32(0xffff0000)
1668
1669 /*
1670  * TX_AGG_CNT2:
1671  */
1672 #define TX_AGG_CNT2                     0x1728
1673 #define TX_AGG_CNT2_AGG_SIZE_5_COUNT    FIELD32(0x0000ffff)
1674 #define TX_AGG_CNT2_AGG_SIZE_6_COUNT    FIELD32(0xffff0000)
1675
1676 /*
1677  * TX_AGG_CNT3:
1678  */
1679 #define TX_AGG_CNT3                     0x172c
1680 #define TX_AGG_CNT3_AGG_SIZE_7_COUNT    FIELD32(0x0000ffff)
1681 #define TX_AGG_CNT3_AGG_SIZE_8_COUNT    FIELD32(0xffff0000)
1682
1683 /*
1684  * TX_AGG_CNT4:
1685  */
1686 #define TX_AGG_CNT4                     0x1730
1687 #define TX_AGG_CNT4_AGG_SIZE_9_COUNT    FIELD32(0x0000ffff)
1688 #define TX_AGG_CNT4_AGG_SIZE_10_COUNT   FIELD32(0xffff0000)
1689
1690 /*
1691  * TX_AGG_CNT5:
1692  */
1693 #define TX_AGG_CNT5                     0x1734
1694 #define TX_AGG_CNT5_AGG_SIZE_11_COUNT   FIELD32(0x0000ffff)
1695 #define TX_AGG_CNT5_AGG_SIZE_12_COUNT   FIELD32(0xffff0000)
1696
1697 /*
1698  * TX_AGG_CNT6:
1699  */
1700 #define TX_AGG_CNT6                     0x1738
1701 #define TX_AGG_CNT6_AGG_SIZE_13_COUNT   FIELD32(0x0000ffff)
1702 #define TX_AGG_CNT6_AGG_SIZE_14_COUNT   FIELD32(0xffff0000)
1703
1704 /*
1705  * TX_AGG_CNT7:
1706  */
1707 #define TX_AGG_CNT7                     0x173c
1708 #define TX_AGG_CNT7_AGG_SIZE_15_COUNT   FIELD32(0x0000ffff)
1709 #define TX_AGG_CNT7_AGG_SIZE_16_COUNT   FIELD32(0xffff0000)
1710
1711 /*
1712  * MPDU_DENSITY_CNT:
1713  * TX_ZERO_DEL: TX zero length delimiter count
1714  * RX_ZERO_DEL: RX zero length delimiter count
1715  */
1716 #define MPDU_DENSITY_CNT                0x1740
1717 #define MPDU_DENSITY_CNT_TX_ZERO_DEL    FIELD32(0x0000ffff)
1718 #define MPDU_DENSITY_CNT_RX_ZERO_DEL    FIELD32(0xffff0000)
1719
1720 /*
1721  * Security key table memory.
1722  *
1723  * The pairwise key table shares some memory with the beacon frame
1724  * buffers 6 and 7. That basically means that when beacon 6 & 7
1725  * are used we should only use the reduced pairwise key table which
1726  * has a maximum of 222 entries.
1727  *
1728  * ---------------------------------------------
1729  * |0x4000 | Pairwise Key   | Reduced Pairwise |
1730  * |       | Table          | Key Table        |
1731  * |       | Size: 256 * 32 | Size: 222 * 32   |
1732  * |0x5BC0 |                |-------------------
1733  * |       |                | Beacon 6         |
1734  * |0x5DC0 |                |-------------------
1735  * |       |                | Beacon 7         |
1736  * |0x5FC0 |                |-------------------
1737  * |0x5FFF |                |
1738  * --------------------------
1739  *
1740  * MAC_WCID_BASE: 8-bytes (use only 6 bytes) * 256 entry
1741  * PAIRWISE_KEY_TABLE_BASE: 32-byte * 256 entry
1742  * MAC_IVEIV_TABLE_BASE: 8-byte * 256-entry
1743  * MAC_WCID_ATTRIBUTE_BASE: 4-byte * 256-entry
1744  * SHARED_KEY_TABLE_BASE: 32-byte * 16-entry
1745  * SHARED_KEY_MODE_BASE: 4-byte * 16-entry
1746  */
1747 #define MAC_WCID_BASE                   0x1800
1748 #define PAIRWISE_KEY_TABLE_BASE         0x4000
1749 #define MAC_IVEIV_TABLE_BASE            0x6000
1750 #define MAC_WCID_ATTRIBUTE_BASE         0x6800
1751 #define SHARED_KEY_TABLE_BASE           0x6c00
1752 #define SHARED_KEY_MODE_BASE            0x7000
1753
1754 #define MAC_WCID_ENTRY(__idx) \
1755         (MAC_WCID_BASE + ((__idx) * sizeof(struct mac_wcid_entry)))
1756 #define PAIRWISE_KEY_ENTRY(__idx) \
1757         (PAIRWISE_KEY_TABLE_BASE + ((__idx) * sizeof(struct hw_key_entry)))
1758 #define MAC_IVEIV_ENTRY(__idx) \
1759         (MAC_IVEIV_TABLE_BASE + ((__idx) * sizeof(struct mac_iveiv_entry)))
1760 #define MAC_WCID_ATTR_ENTRY(__idx) \
1761         (MAC_WCID_ATTRIBUTE_BASE + ((__idx) * sizeof(u32)))
1762 #define SHARED_KEY_ENTRY(__idx) \
1763         (SHARED_KEY_TABLE_BASE + ((__idx) * sizeof(struct hw_key_entry)))
1764 #define SHARED_KEY_MODE_ENTRY(__idx) \
1765         (SHARED_KEY_MODE_BASE + ((__idx) * sizeof(u32)))
1766
1767 struct mac_wcid_entry {
1768         u8 mac[6];
1769         u8 reserved[2];
1770 } __packed;
1771
1772 struct hw_key_entry {
1773         u8 key[16];
1774         u8 tx_mic[8];
1775         u8 rx_mic[8];
1776 } __packed;
1777
1778 struct mac_iveiv_entry {
1779         u8 iv[8];
1780 } __packed;
1781
1782 /*
1783  * MAC_WCID_ATTRIBUTE:
1784  */
1785 #define MAC_WCID_ATTRIBUTE_KEYTAB       FIELD32(0x00000001)
1786 #define MAC_WCID_ATTRIBUTE_CIPHER       FIELD32(0x0000000e)
1787 #define MAC_WCID_ATTRIBUTE_BSS_IDX      FIELD32(0x00000070)
1788 #define MAC_WCID_ATTRIBUTE_RX_WIUDF     FIELD32(0x00000380)
1789 #define MAC_WCID_ATTRIBUTE_CIPHER_EXT   FIELD32(0x00000400)
1790 #define MAC_WCID_ATTRIBUTE_BSS_IDX_EXT  FIELD32(0x00000800)
1791 #define MAC_WCID_ATTRIBUTE_WAPI_MCBC    FIELD32(0x00008000)
1792 #define MAC_WCID_ATTRIBUTE_WAPI_KEY_IDX FIELD32(0xff000000)
1793
1794 /*
1795  * SHARED_KEY_MODE:
1796  */
1797 #define SHARED_KEY_MODE_BSS0_KEY0       FIELD32(0x00000007)
1798 #define SHARED_KEY_MODE_BSS0_KEY1       FIELD32(0x00000070)
1799 #define SHARED_KEY_MODE_BSS0_KEY2       FIELD32(0x00000700)
1800 #define SHARED_KEY_MODE_BSS0_KEY3       FIELD32(0x00007000)
1801 #define SHARED_KEY_MODE_BSS1_KEY0       FIELD32(0x00070000)
1802 #define SHARED_KEY_MODE_BSS1_KEY1       FIELD32(0x00700000)
1803 #define SHARED_KEY_MODE_BSS1_KEY2       FIELD32(0x07000000)
1804 #define SHARED_KEY_MODE_BSS1_KEY3       FIELD32(0x70000000)
1805
1806 /*
1807  * HOST-MCU communication
1808  */
1809
1810 /*
1811  * H2M_MAILBOX_CSR: Host-to-MCU Mailbox.
1812  * CMD_TOKEN: Command id, 0xff disable status reporting.
1813  */
1814 #define H2M_MAILBOX_CSR                 0x7010
1815 #define H2M_MAILBOX_CSR_ARG0            FIELD32(0x000000ff)
1816 #define H2M_MAILBOX_CSR_ARG1            FIELD32(0x0000ff00)
1817 #define H2M_MAILBOX_CSR_CMD_TOKEN       FIELD32(0x00ff0000)
1818 #define H2M_MAILBOX_CSR_OWNER           FIELD32(0xff000000)
1819
1820 /*
1821  * H2M_MAILBOX_CID:
1822  * Free slots contain 0xff. MCU will store command's token to lowest free slot.
1823  * If all slots are occupied status will be dropped.
1824  */
1825 #define H2M_MAILBOX_CID                 0x7014
1826 #define H2M_MAILBOX_CID_CMD0            FIELD32(0x000000ff)
1827 #define H2M_MAILBOX_CID_CMD1            FIELD32(0x0000ff00)
1828 #define H2M_MAILBOX_CID_CMD2            FIELD32(0x00ff0000)
1829 #define H2M_MAILBOX_CID_CMD3            FIELD32(0xff000000)
1830
1831 /*
1832  * H2M_MAILBOX_STATUS:
1833  * Command status will be saved to same slot as command id.
1834  */
1835 #define H2M_MAILBOX_STATUS              0x701c
1836
1837 /*
1838  * H2M_INT_SRC:
1839  */
1840 #define H2M_INT_SRC                     0x7024
1841
1842 /*
1843  * H2M_BBP_AGENT:
1844  */
1845 #define H2M_BBP_AGENT                   0x7028
1846
1847 /*
1848  * MCU_LEDCS: LED control for MCU Mailbox.
1849  */
1850 #define MCU_LEDCS_LED_MODE              FIELD8(0x1f)
1851 #define MCU_LEDCS_POLARITY              FIELD8(0x01)
1852
1853 /*
1854  * HW_CS_CTS_BASE:
1855  * Carrier-sense CTS frame base address.
1856  * It's where mac stores carrier-sense frame for carrier-sense function.
1857  */
1858 #define HW_CS_CTS_BASE                  0x7700
1859
1860 /*
1861  * HW_DFS_CTS_BASE:
1862  * DFS CTS frame base address. It's where mac stores CTS frame for DFS.
1863  */
1864 #define HW_DFS_CTS_BASE                 0x7780
1865
1866 /*
1867  * TXRX control registers - base address 0x3000
1868  */
1869
1870 /*
1871  * TXRX_CSR1:
1872  * rt2860b  UNKNOWN reg use R/O Reg Addr 0x77d0 first..
1873  */
1874 #define TXRX_CSR1                       0x77d0
1875
1876 /*
1877  * HW_DEBUG_SETTING_BASE:
1878  * since NULL frame won't be that long (256 byte)
1879  * We steal 16 tail bytes to save debugging settings
1880  */
1881 #define HW_DEBUG_SETTING_BASE           0x77f0
1882 #define HW_DEBUG_SETTING_BASE2          0x7770
1883
1884 /*
1885  * HW_BEACON_BASE
1886  * In order to support maximum 8 MBSS and its maximum length
1887  * is 512 bytes for each beacon
1888  * Three section discontinue memory segments will be used.
1889  * 1. The original region for BCN 0~3
1890  * 2. Extract memory from FCE table for BCN 4~5
1891  * 3. Extract memory from Pair-wise key table for BCN 6~7
1892  *    It occupied those memory of wcid 238~253 for BCN 6
1893  *    and wcid 222~237 for BCN 7 (see Security key table memory
1894  *    for more info).
1895  *
1896  * IMPORTANT NOTE: Not sure why legacy driver does this,
1897  * but HW_BEACON_BASE7 is 0x0200 bytes below HW_BEACON_BASE6.
1898  */
1899 #define HW_BEACON_BASE0                 0x7800
1900 #define HW_BEACON_BASE1                 0x7a00
1901 #define HW_BEACON_BASE2                 0x7c00
1902 #define HW_BEACON_BASE3                 0x7e00
1903 #define HW_BEACON_BASE4                 0x7200
1904 #define HW_BEACON_BASE5                 0x7400
1905 #define HW_BEACON_BASE6                 0x5dc0
1906 #define HW_BEACON_BASE7                 0x5bc0
1907
1908 #define HW_BEACON_OFFSET(__index) \
1909         (((__index) < 4) ? (HW_BEACON_BASE0 + (__index * 0x0200)) : \
1910           (((__index) < 6) ? (HW_BEACON_BASE4 + ((__index - 4) * 0x0200)) : \
1911           (HW_BEACON_BASE6 - ((__index - 6) * 0x0200))))
1912
1913 /*
1914  * BBP registers.
1915  * The wordsize of the BBP is 8 bits.
1916  */
1917
1918 /*
1919  * BBP 1: TX Antenna & Power Control
1920  * POWER_CTRL:
1921  * 0 - normal,
1922  * 1 - drop tx power by 6dBm,
1923  * 2 - drop tx power by 12dBm,
1924  * 3 - increase tx power by 6dBm
1925  */
1926 #define BBP1_TX_POWER_CTRL              FIELD8(0x07)
1927 #define BBP1_TX_ANTENNA                 FIELD8(0x18)
1928
1929 /*
1930  * BBP 3: RX Antenna
1931  */
1932 #define BBP3_RX_ADC                     FIELD8(0x03)
1933 #define BBP3_RX_ANTENNA                 FIELD8(0x18)
1934 #define BBP3_HT40_MINUS                 FIELD8(0x20)
1935 #define BBP3_ADC_MODE_SWITCH            FIELD8(0x40)
1936 #define BBP3_ADC_INIT_MODE              FIELD8(0x80)
1937
1938 /*
1939  * BBP 4: Bandwidth
1940  */
1941 #define BBP4_TX_BF                      FIELD8(0x01)
1942 #define BBP4_BANDWIDTH                  FIELD8(0x18)
1943 #define BBP4_MAC_IF_CTRL                FIELD8(0x40)
1944
1945 /*
1946  * BBP 47: Bandwidth
1947  */
1948 #define BBP47_TSSI_REPORT_SEL           FIELD8(0x03)
1949 #define BBP47_TSSI_UPDATE_REQ           FIELD8(0x04)
1950 #define BBP47_TSSI_TSSI_MODE            FIELD8(0x18)
1951 #define BBP47_TSSI_ADC6                 FIELD8(0x80)
1952
1953 /*
1954  * BBP 49
1955  */
1956 #define BBP49_UPDATE_FLAG               FIELD8(0x01)
1957
1958 /*
1959  * BBP 109
1960  */
1961 #define BBP109_TX0_POWER                FIELD8(0x0f)
1962 #define BBP109_TX1_POWER                FIELD8(0xf0)
1963
1964 /*
1965  * BBP 138: Unknown
1966  */
1967 #define BBP138_RX_ADC1                  FIELD8(0x02)
1968 #define BBP138_RX_ADC2                  FIELD8(0x04)
1969 #define BBP138_TX_DAC1                  FIELD8(0x20)
1970 #define BBP138_TX_DAC2                  FIELD8(0x40)
1971
1972 /*
1973  * BBP 152: Rx Ant
1974  */
1975 #define BBP152_RX_DEFAULT_ANT           FIELD8(0x80)
1976
1977 /*
1978  * RFCSR registers
1979  * The wordsize of the RFCSR is 8 bits.
1980  */
1981
1982 /*
1983  * RFCSR 1:
1984  */
1985 #define RFCSR1_RF_BLOCK_EN              FIELD8(0x01)
1986 #define RFCSR1_PLL_PD                   FIELD8(0x02)
1987 #define RFCSR1_RX0_PD                   FIELD8(0x04)
1988 #define RFCSR1_TX0_PD                   FIELD8(0x08)
1989 #define RFCSR1_RX1_PD                   FIELD8(0x10)
1990 #define RFCSR1_TX1_PD                   FIELD8(0x20)
1991 #define RFCSR1_RX2_PD                   FIELD8(0x40)
1992 #define RFCSR1_TX2_PD                   FIELD8(0x80)
1993
1994 /*
1995  * RFCSR 2:
1996  */
1997 #define RFCSR2_RESCAL_EN                FIELD8(0x80)
1998
1999 /*
2000  * RFCSR 3:
2001  */
2002 #define RFCSR3_K                        FIELD8(0x0f)
2003 /* Bits [7-4] for RF3320 (RT3370/RT3390), on other chipsets reserved */
2004 #define RFCSR3_PA1_BIAS_CCK             FIELD8(0x70)
2005 #define RFCSR3_PA2_CASCODE_BIAS_CCKK    FIELD8(0x80)
2006 /* Bits for RF3290/RF5360/RF5370/RF5372/RF5390/RF5392 */
2007 #define RFCSR3_VCOCAL_EN                FIELD8(0x80)
2008
2009 /*
2010  * FRCSR 5:
2011  */
2012 #define RFCSR5_R1                       FIELD8(0x0c)
2013
2014 /*
2015  * RFCSR 6:
2016  */
2017 #define RFCSR6_R1                       FIELD8(0x03)
2018 #define RFCSR6_R2                       FIELD8(0x40)
2019 #define RFCSR6_TXDIV            FIELD8(0x0c)
2020
2021 /*
2022  * RFCSR 7:
2023  */
2024 #define RFCSR7_RF_TUNING                FIELD8(0x01)
2025 #define RFCSR7_BIT1                     FIELD8(0x02)
2026 #define RFCSR7_BIT2                     FIELD8(0x04)
2027 #define RFCSR7_BIT3                     FIELD8(0x08)
2028 #define RFCSR7_BIT4                     FIELD8(0x10)
2029 #define RFCSR7_BIT5                     FIELD8(0x20)
2030 #define RFCSR7_BITS67                   FIELD8(0xc0)
2031
2032 /*
2033  * RFCSR 11:
2034  */
2035 #define RFCSR11_R                       FIELD8(0x03)
2036
2037 /*
2038  * RFCSR 12:
2039  */
2040 #define RFCSR12_TX_POWER                FIELD8(0x1f)
2041 #define RFCSR12_DR0                             FIELD8(0xe0)
2042
2043 /*
2044  * RFCSR 13:
2045  */
2046 #define RFCSR13_TX_POWER                FIELD8(0x1f)
2047 #define RFCSR13_DR0                             FIELD8(0xe0)
2048
2049 /*
2050  * RFCSR 15:
2051  */
2052 #define RFCSR15_TX_LO2_EN               FIELD8(0x08)
2053
2054 /*
2055  * RFCSR 16:
2056  */
2057 #define RFCSR16_TXMIXER_GAIN            FIELD8(0x07)
2058
2059 /*
2060  * RFCSR 17:
2061  */
2062 #define RFCSR17_TXMIXER_GAIN            FIELD8(0x07)
2063 #define RFCSR17_TX_LO1_EN               FIELD8(0x08)
2064 #define RFCSR17_R                       FIELD8(0x20)
2065 #define RFCSR17_CODE                   FIELD8(0x7f)
2066
2067 /*
2068  * RFCSR 20:
2069  */
2070 #define RFCSR20_RX_LO1_EN               FIELD8(0x08)
2071
2072 /*
2073  * RFCSR 21:
2074  */
2075 #define RFCSR21_RX_LO2_EN               FIELD8(0x08)
2076
2077 /*
2078  * RFCSR 22:
2079  */
2080 #define RFCSR22_BASEBAND_LOOPBACK       FIELD8(0x01)
2081
2082 /*
2083  * RFCSR 23:
2084  */
2085 #define RFCSR23_FREQ_OFFSET             FIELD8(0x7f)
2086
2087 /*
2088  * RFCSR 24:
2089  */
2090 #define RFCSR24_TX_AGC_FC               FIELD8(0x1f)
2091 #define RFCSR24_TX_H20M                 FIELD8(0x20)
2092 #define RFCSR24_TX_CALIB                FIELD8(0x7f)
2093
2094 /*
2095  * RFCSR 27:
2096  */
2097 #define RFCSR27_R1                      FIELD8(0x03)
2098 #define RFCSR27_R2                      FIELD8(0x04)
2099 #define RFCSR27_R3                      FIELD8(0x30)
2100 #define RFCSR27_R4                      FIELD8(0x40)
2101
2102 /*
2103  * RFCSR 29:
2104  */
2105 #define RFCSR29_ADC6_TEST               FIELD8(0x01)
2106 #define RFCSR29_ADC6_INT_TEST           FIELD8(0x02)
2107 #define RFCSR29_RSSI_RESET              FIELD8(0x04)
2108 #define RFCSR29_RSSI_ON                 FIELD8(0x08)
2109 #define RFCSR29_RSSI_RIP_CTRL           FIELD8(0x30)
2110 #define RFCSR29_RSSI_GAIN               FIELD8(0xc0)
2111
2112 /*
2113  * RFCSR 30:
2114  */
2115 #define RFCSR30_TX_H20M                 FIELD8(0x02)
2116 #define RFCSR30_RX_H20M                 FIELD8(0x04)
2117 #define RFCSR30_RX_VCM                  FIELD8(0x18)
2118 #define RFCSR30_RF_CALIBRATION          FIELD8(0x80)
2119
2120 /*
2121  * RFCSR 31:
2122  */
2123 #define RFCSR31_RX_AGC_FC               FIELD8(0x1f)
2124 #define RFCSR31_RX_H20M                 FIELD8(0x20)
2125 #define RFCSR31_RX_CALIB                FIELD8(0x7f)
2126
2127 /*
2128  * RFCSR 38:
2129  */
2130 #define RFCSR38_RX_LO1_EN               FIELD8(0x20)
2131
2132 /*
2133  * RFCSR 39:
2134  */
2135 #define RFCSR39_RX_LO2_EN               FIELD8(0x80)
2136
2137 /*
2138  * RFCSR 49:
2139  */
2140 #define RFCSR49_TX                      FIELD8(0x3f)
2141
2142 /*
2143  * RFCSR 50:
2144  */
2145 #define RFCSR50_TX                      FIELD8(0x3f)
2146
2147 /*
2148  * RF registers
2149  */
2150
2151 /*
2152  * RF 2
2153  */
2154 #define RF2_ANTENNA_RX2                 FIELD32(0x00000040)
2155 #define RF2_ANTENNA_TX1                 FIELD32(0x00004000)
2156 #define RF2_ANTENNA_RX1                 FIELD32(0x00020000)
2157
2158 /*
2159  * RF 3
2160  */
2161 #define RF3_TXPOWER_G                   FIELD32(0x00003e00)
2162 #define RF3_TXPOWER_A_7DBM_BOOST        FIELD32(0x00000200)
2163 #define RF3_TXPOWER_A                   FIELD32(0x00003c00)
2164
2165 /*
2166  * RF 4
2167  */
2168 #define RF4_TXPOWER_G                   FIELD32(0x000007c0)
2169 #define RF4_TXPOWER_A_7DBM_BOOST        FIELD32(0x00000040)
2170 #define RF4_TXPOWER_A                   FIELD32(0x00000780)
2171 #define RF4_FREQ_OFFSET                 FIELD32(0x001f8000)
2172 #define RF4_HT40                        FIELD32(0x00200000)
2173
2174 /*
2175  * EEPROM content.
2176  * The wordsize of the EEPROM is 16 bits.
2177  */
2178
2179 /*
2180  * Chip ID
2181  */
2182 #define EEPROM_CHIP_ID                  0x0000
2183
2184 /*
2185  * EEPROM Version
2186  */
2187 #define EEPROM_VERSION                  0x0001
2188 #define EEPROM_VERSION_FAE              FIELD16(0x00ff)
2189 #define EEPROM_VERSION_VERSION          FIELD16(0xff00)
2190
2191 /*
2192  * HW MAC address.
2193  */
2194 #define EEPROM_MAC_ADDR_0               0x0002
2195 #define EEPROM_MAC_ADDR_BYTE0           FIELD16(0x00ff)
2196 #define EEPROM_MAC_ADDR_BYTE1           FIELD16(0xff00)
2197 #define EEPROM_MAC_ADDR_1               0x0003
2198 #define EEPROM_MAC_ADDR_BYTE2           FIELD16(0x00ff)
2199 #define EEPROM_MAC_ADDR_BYTE3           FIELD16(0xff00)
2200 #define EEPROM_MAC_ADDR_2               0x0004
2201 #define EEPROM_MAC_ADDR_BYTE4           FIELD16(0x00ff)
2202 #define EEPROM_MAC_ADDR_BYTE5           FIELD16(0xff00)
2203
2204 /*
2205  * EEPROM NIC Configuration 0
2206  * RXPATH: 1: 1R, 2: 2R, 3: 3R
2207  * TXPATH: 1: 1T, 2: 2T, 3: 3T
2208  * RF_TYPE: RFIC type
2209  */
2210 #define EEPROM_NIC_CONF0                0x001a
2211 #define EEPROM_NIC_CONF0_RXPATH         FIELD16(0x000f)
2212 #define EEPROM_NIC_CONF0_TXPATH         FIELD16(0x00f0)
2213 #define EEPROM_NIC_CONF0_RF_TYPE                FIELD16(0x0f00)
2214
2215 /*
2216  * EEPROM NIC Configuration 1
2217  * HW_RADIO: 0: disable, 1: enable
2218  * EXTERNAL_TX_ALC: 0: disable, 1: enable
2219  * EXTERNAL_LNA_2G: 0: disable, 1: enable
2220  * EXTERNAL_LNA_5G: 0: disable, 1: enable
2221  * CARDBUS_ACCEL: 0: enable, 1: disable
2222  * BW40M_SB_2G: 0: disable, 1: enable
2223  * BW40M_SB_5G: 0: disable, 1: enable
2224  * WPS_PBC: 0: disable, 1: enable
2225  * BW40M_2G: 0: enable, 1: disable
2226  * BW40M_5G: 0: enable, 1: disable
2227  * BROADBAND_EXT_LNA: 0: disable, 1: enable
2228  * ANT_DIVERSITY: 00: Disable, 01: Diversity,
2229  *                                10: Main antenna, 11: Aux antenna
2230  * INTERNAL_TX_ALC: 0: disable, 1: enable
2231  * BT_COEXIST: 0: disable, 1: enable
2232  * DAC_TEST: 0: disable, 1: enable
2233  */
2234 #define EEPROM_NIC_CONF1                0x001b
2235 #define EEPROM_NIC_CONF1_HW_RADIO               FIELD16(0x0001)
2236 #define EEPROM_NIC_CONF1_EXTERNAL_TX_ALC                FIELD16(0x0002)
2237 #define EEPROM_NIC_CONF1_EXTERNAL_LNA_2G                FIELD16(0x0004)
2238 #define EEPROM_NIC_CONF1_EXTERNAL_LNA_5G                FIELD16(0x0008)
2239 #define EEPROM_NIC_CONF1_CARDBUS_ACCEL          FIELD16(0x0010)
2240 #define EEPROM_NIC_CONF1_BW40M_SB_2G            FIELD16(0x0020)
2241 #define EEPROM_NIC_CONF1_BW40M_SB_5G            FIELD16(0x0040)
2242 #define EEPROM_NIC_CONF1_WPS_PBC                FIELD16(0x0080)
2243 #define EEPROM_NIC_CONF1_BW40M_2G               FIELD16(0x0100)
2244 #define EEPROM_NIC_CONF1_BW40M_5G               FIELD16(0x0200)
2245 #define EEPROM_NIC_CONF1_BROADBAND_EXT_LNA              FIELD16(0x400)
2246 #define EEPROM_NIC_CONF1_ANT_DIVERSITY          FIELD16(0x1800)
2247 #define EEPROM_NIC_CONF1_INTERNAL_TX_ALC                FIELD16(0x2000)
2248 #define EEPROM_NIC_CONF1_BT_COEXIST             FIELD16(0x4000)
2249 #define EEPROM_NIC_CONF1_DAC_TEST               FIELD16(0x8000)
2250
2251 /*
2252  * EEPROM frequency
2253  */
2254 #define EEPROM_FREQ                     0x001d
2255 #define EEPROM_FREQ_OFFSET              FIELD16(0x00ff)
2256 #define EEPROM_FREQ_LED_MODE            FIELD16(0x7f00)
2257 #define EEPROM_FREQ_LED_POLARITY        FIELD16(0x1000)
2258
2259 /*
2260  * EEPROM LED
2261  * POLARITY_RDY_G: Polarity RDY_G setting.
2262  * POLARITY_RDY_A: Polarity RDY_A setting.
2263  * POLARITY_ACT: Polarity ACT setting.
2264  * POLARITY_GPIO_0: Polarity GPIO0 setting.
2265  * POLARITY_GPIO_1: Polarity GPIO1 setting.
2266  * POLARITY_GPIO_2: Polarity GPIO2 setting.
2267  * POLARITY_GPIO_3: Polarity GPIO3 setting.
2268  * POLARITY_GPIO_4: Polarity GPIO4 setting.
2269  * LED_MODE: Led mode.
2270  */
2271 #define EEPROM_LED_AG_CONF              0x001e
2272 #define EEPROM_LED_ACT_CONF             0x001f
2273 #define EEPROM_LED_POLARITY             0x0020
2274 #define EEPROM_LED_POLARITY_RDY_BG      FIELD16(0x0001)
2275 #define EEPROM_LED_POLARITY_RDY_A       FIELD16(0x0002)
2276 #define EEPROM_LED_POLARITY_ACT         FIELD16(0x0004)
2277 #define EEPROM_LED_POLARITY_GPIO_0      FIELD16(0x0008)
2278 #define EEPROM_LED_POLARITY_GPIO_1      FIELD16(0x0010)
2279 #define EEPROM_LED_POLARITY_GPIO_2      FIELD16(0x0020)
2280 #define EEPROM_LED_POLARITY_GPIO_3      FIELD16(0x0040)
2281 #define EEPROM_LED_POLARITY_GPIO_4      FIELD16(0x0080)
2282 #define EEPROM_LED_LED_MODE             FIELD16(0x1f00)
2283
2284 /*
2285  * EEPROM NIC Configuration 2
2286  * RX_STREAM: 0: Reserved, 1: 1 Stream, 2: 2 Stream
2287  * TX_STREAM: 0: Reserved, 1: 1 Stream, 2: 2 Stream
2288  * CRYSTAL: 00: Reserved, 01: One crystal, 10: Two crystal, 11: Reserved
2289  */
2290 #define EEPROM_NIC_CONF2                0x0021
2291 #define EEPROM_NIC_CONF2_RX_STREAM              FIELD16(0x000f)
2292 #define EEPROM_NIC_CONF2_TX_STREAM              FIELD16(0x00f0)
2293 #define EEPROM_NIC_CONF2_CRYSTAL                FIELD16(0x0600)
2294
2295 /*
2296  * EEPROM LNA
2297  */
2298 #define EEPROM_LNA                      0x0022
2299 #define EEPROM_LNA_BG                   FIELD16(0x00ff)
2300 #define EEPROM_LNA_A0                   FIELD16(0xff00)
2301
2302 /*
2303  * EEPROM RSSI BG offset
2304  */
2305 #define EEPROM_RSSI_BG                  0x0023
2306 #define EEPROM_RSSI_BG_OFFSET0          FIELD16(0x00ff)
2307 #define EEPROM_RSSI_BG_OFFSET1          FIELD16(0xff00)
2308
2309 /*
2310  * EEPROM RSSI BG2 offset
2311  */
2312 #define EEPROM_RSSI_BG2                 0x0024
2313 #define EEPROM_RSSI_BG2_OFFSET2         FIELD16(0x00ff)
2314 #define EEPROM_RSSI_BG2_LNA_A1          FIELD16(0xff00)
2315
2316 /*
2317  * EEPROM TXMIXER GAIN BG offset (note overlaps with EEPROM RSSI BG2).
2318  */
2319 #define EEPROM_TXMIXER_GAIN_BG          0x0024
2320 #define EEPROM_TXMIXER_GAIN_BG_VAL      FIELD16(0x0007)
2321
2322 /*
2323  * EEPROM RSSI A offset
2324  */
2325 #define EEPROM_RSSI_A                   0x0025
2326 #define EEPROM_RSSI_A_OFFSET0           FIELD16(0x00ff)
2327 #define EEPROM_RSSI_A_OFFSET1           FIELD16(0xff00)
2328
2329 /*
2330  * EEPROM RSSI A2 offset
2331  */
2332 #define EEPROM_RSSI_A2                  0x0026
2333 #define EEPROM_RSSI_A2_OFFSET2          FIELD16(0x00ff)
2334 #define EEPROM_RSSI_A2_LNA_A2           FIELD16(0xff00)
2335
2336 /*
2337  * EEPROM TXMIXER GAIN A offset (note overlaps with EEPROM RSSI A2).
2338  */
2339 #define EEPROM_TXMIXER_GAIN_A           0x0026
2340 #define EEPROM_TXMIXER_GAIN_A_VAL       FIELD16(0x0007)
2341
2342 /*
2343  * EEPROM EIRP Maximum TX power values(unit: dbm)
2344  */
2345 #define EEPROM_EIRP_MAX_TX_POWER        0x0027
2346 #define EEPROM_EIRP_MAX_TX_POWER_2GHZ   FIELD16(0x00ff)
2347 #define EEPROM_EIRP_MAX_TX_POWER_5GHZ   FIELD16(0xff00)
2348
2349 /*
2350  * EEPROM TXpower delta: 20MHZ AND 40 MHZ use different power.
2351  * This is delta in 40MHZ.
2352  * VALUE: Tx Power dalta value, MAX=4(unit: dbm)
2353  * TYPE: 1: Plus the delta value, 0: minus the delta value
2354  * ENABLE: enable tx power compensation for 40BW
2355  */
2356 #define EEPROM_TXPOWER_DELTA            0x0028
2357 #define EEPROM_TXPOWER_DELTA_VALUE_2G   FIELD16(0x003f)
2358 #define EEPROM_TXPOWER_DELTA_TYPE_2G    FIELD16(0x0040)
2359 #define EEPROM_TXPOWER_DELTA_ENABLE_2G  FIELD16(0x0080)
2360 #define EEPROM_TXPOWER_DELTA_VALUE_5G   FIELD16(0x3f00)
2361 #define EEPROM_TXPOWER_DELTA_TYPE_5G    FIELD16(0x4000)
2362 #define EEPROM_TXPOWER_DELTA_ENABLE_5G  FIELD16(0x8000)
2363
2364 /*
2365  * EEPROM TXPOWER 802.11BG
2366  */
2367 #define EEPROM_TXPOWER_BG1              0x0029
2368 #define EEPROM_TXPOWER_BG2              0x0030
2369 #define EEPROM_TXPOWER_BG_SIZE          7
2370 #define EEPROM_TXPOWER_BG_1             FIELD16(0x00ff)
2371 #define EEPROM_TXPOWER_BG_2             FIELD16(0xff00)
2372
2373 /*
2374  * EEPROM temperature compensation boundaries 802.11BG
2375  * MINUS4: If the actual TSSI is below this boundary, tx power needs to be
2376  *         reduced by (agc_step * -4)
2377  * MINUS3: If the actual TSSI is below this boundary, tx power needs to be
2378  *         reduced by (agc_step * -3)
2379  */
2380 #define EEPROM_TSSI_BOUND_BG1           0x0037
2381 #define EEPROM_TSSI_BOUND_BG1_MINUS4    FIELD16(0x00ff)
2382 #define EEPROM_TSSI_BOUND_BG1_MINUS3    FIELD16(0xff00)
2383
2384 /*
2385  * EEPROM temperature compensation boundaries 802.11BG
2386  * MINUS2: If the actual TSSI is below this boundary, tx power needs to be
2387  *         reduced by (agc_step * -2)
2388  * MINUS1: If the actual TSSI is below this boundary, tx power needs to be
2389  *         reduced by (agc_step * -1)
2390  */
2391 #define EEPROM_TSSI_BOUND_BG2           0x0038
2392 #define EEPROM_TSSI_BOUND_BG2_MINUS2    FIELD16(0x00ff)
2393 #define EEPROM_TSSI_BOUND_BG2_MINUS1    FIELD16(0xff00)
2394
2395 /*
2396  * EEPROM temperature compensation boundaries 802.11BG
2397  * REF: Reference TSSI value, no tx power changes needed
2398  * PLUS1: If the actual TSSI is above this boundary, tx power needs to be
2399  *        increased by (agc_step * 1)
2400  */
2401 #define EEPROM_TSSI_BOUND_BG3           0x0039
2402 #define EEPROM_TSSI_BOUND_BG3_REF       FIELD16(0x00ff)
2403 #define EEPROM_TSSI_BOUND_BG3_PLUS1     FIELD16(0xff00)
2404
2405 /*
2406  * EEPROM temperature compensation boundaries 802.11BG
2407  * PLUS2: If the actual TSSI is above this boundary, tx power needs to be
2408  *        increased by (agc_step * 2)
2409  * PLUS3: If the actual TSSI is above this boundary, tx power needs to be
2410  *        increased by (agc_step * 3)
2411  */
2412 #define EEPROM_TSSI_BOUND_BG4           0x003a
2413 #define EEPROM_TSSI_BOUND_BG4_PLUS2     FIELD16(0x00ff)
2414 #define EEPROM_TSSI_BOUND_BG4_PLUS3     FIELD16(0xff00)
2415
2416 /*
2417  * EEPROM temperature compensation boundaries 802.11BG
2418  * PLUS4: If the actual TSSI is above this boundary, tx power needs to be
2419  *        increased by (agc_step * 4)
2420  * AGC_STEP: Temperature compensation step.
2421  */
2422 #define EEPROM_TSSI_BOUND_BG5           0x003b
2423 #define EEPROM_TSSI_BOUND_BG5_PLUS4     FIELD16(0x00ff)
2424 #define EEPROM_TSSI_BOUND_BG5_AGC_STEP  FIELD16(0xff00)
2425
2426 /*
2427  * EEPROM TXPOWER 802.11A
2428  */
2429 #define EEPROM_TXPOWER_A1               0x003c
2430 #define EEPROM_TXPOWER_A2               0x0053
2431 #define EEPROM_TXPOWER_A_SIZE           6
2432 #define EEPROM_TXPOWER_A_1              FIELD16(0x00ff)
2433 #define EEPROM_TXPOWER_A_2              FIELD16(0xff00)
2434
2435 /*
2436  * EEPROM temperature compensation boundaries 802.11A
2437  * MINUS4: If the actual TSSI is below this boundary, tx power needs to be
2438  *         reduced by (agc_step * -4)
2439  * MINUS3: If the actual TSSI is below this boundary, tx power needs to be
2440  *         reduced by (agc_step * -3)
2441  */
2442 #define EEPROM_TSSI_BOUND_A1            0x006a
2443 #define EEPROM_TSSI_BOUND_A1_MINUS4     FIELD16(0x00ff)
2444 #define EEPROM_TSSI_BOUND_A1_MINUS3     FIELD16(0xff00)
2445
2446 /*
2447  * EEPROM temperature compensation boundaries 802.11A
2448  * MINUS2: If the actual TSSI is below this boundary, tx power needs to be
2449  *         reduced by (agc_step * -2)
2450  * MINUS1: If the actual TSSI is below this boundary, tx power needs to be
2451  *         reduced by (agc_step * -1)
2452  */
2453 #define EEPROM_TSSI_BOUND_A2            0x006b
2454 #define EEPROM_TSSI_BOUND_A2_MINUS2     FIELD16(0x00ff)
2455 #define EEPROM_TSSI_BOUND_A2_MINUS1     FIELD16(0xff00)
2456
2457 /*
2458  * EEPROM temperature compensation boundaries 802.11A
2459  * REF: Reference TSSI value, no tx power changes needed
2460  * PLUS1: If the actual TSSI is above this boundary, tx power needs to be
2461  *        increased by (agc_step * 1)
2462  */
2463 #define EEPROM_TSSI_BOUND_A3            0x006c
2464 #define EEPROM_TSSI_BOUND_A3_REF        FIELD16(0x00ff)
2465 #define EEPROM_TSSI_BOUND_A3_PLUS1      FIELD16(0xff00)
2466
2467 /*
2468  * EEPROM temperature compensation boundaries 802.11A
2469  * PLUS2: If the actual TSSI is above this boundary, tx power needs to be
2470  *        increased by (agc_step * 2)
2471  * PLUS3: If the actual TSSI is above this boundary, tx power needs to be
2472  *        increased by (agc_step * 3)
2473  */
2474 #define EEPROM_TSSI_BOUND_A4            0x006d
2475 #define EEPROM_TSSI_BOUND_A4_PLUS2      FIELD16(0x00ff)
2476 #define EEPROM_TSSI_BOUND_A4_PLUS3      FIELD16(0xff00)
2477
2478 /*
2479  * EEPROM temperature compensation boundaries 802.11A
2480  * PLUS4: If the actual TSSI is above this boundary, tx power needs to be
2481  *        increased by (agc_step * 4)
2482  * AGC_STEP: Temperature compensation step.
2483  */
2484 #define EEPROM_TSSI_BOUND_A5            0x006e
2485 #define EEPROM_TSSI_BOUND_A5_PLUS4      FIELD16(0x00ff)
2486 #define EEPROM_TSSI_BOUND_A5_AGC_STEP   FIELD16(0xff00)
2487
2488 /*
2489  * EEPROM TXPOWER by rate: tx power per tx rate for HT20 mode
2490  */
2491 #define EEPROM_TXPOWER_BYRATE           0x006f
2492 #define EEPROM_TXPOWER_BYRATE_SIZE      9
2493
2494 #define EEPROM_TXPOWER_BYRATE_RATE0     FIELD16(0x000f)
2495 #define EEPROM_TXPOWER_BYRATE_RATE1     FIELD16(0x00f0)
2496 #define EEPROM_TXPOWER_BYRATE_RATE2     FIELD16(0x0f00)
2497 #define EEPROM_TXPOWER_BYRATE_RATE3     FIELD16(0xf000)
2498
2499 /*
2500  * EEPROM BBP.
2501  */
2502 #define EEPROM_BBP_START                0x0078
2503 #define EEPROM_BBP_SIZE                 16
2504 #define EEPROM_BBP_VALUE                FIELD16(0x00ff)
2505 #define EEPROM_BBP_REG_ID               FIELD16(0xff00)
2506
2507 /*
2508  * MCU mailbox commands.
2509  * MCU_SLEEP - go to power-save mode.
2510  *             arg1: 1: save as much power as possible, 0: save less power.
2511  *             status: 1: success, 2: already asleep,
2512  *                     3: maybe MAC is busy so can't finish this task.
2513  * MCU_RADIO_OFF
2514  *             arg0: 0: do power-saving, NOT turn off radio.
2515  */
2516 #define MCU_SLEEP                       0x30
2517 #define MCU_WAKEUP                      0x31
2518 #define MCU_RADIO_OFF                   0x35
2519 #define MCU_CURRENT                     0x36
2520 #define MCU_LED                         0x50
2521 #define MCU_LED_STRENGTH                0x51
2522 #define MCU_LED_AG_CONF         0x52
2523 #define MCU_LED_ACT_CONF                0x53
2524 #define MCU_LED_LED_POLARITY            0x54
2525 #define MCU_RADAR                       0x60
2526 #define MCU_BOOT_SIGNAL                 0x72
2527 #define MCU_ANT_SELECT                  0X73
2528 #define MCU_BBP_SIGNAL                  0x80
2529 #define MCU_POWER_SAVE                  0x83
2530 #define MCU_BAND_SELECT         0x91
2531
2532 /*
2533  * MCU mailbox tokens
2534  */
2535 #define TOKEN_SLEEP                     1
2536 #define TOKEN_RADIO_OFF                 2
2537 #define TOKEN_WAKEUP                    3
2538
2539
2540 /*
2541  * DMA descriptor defines.
2542  */
2543 #define TXWI_DESC_SIZE                  (4 * sizeof(__le32))
2544 #define RXWI_DESC_SIZE                  (4 * sizeof(__le32))
2545
2546 /*
2547  * TX WI structure
2548  */
2549
2550 /*
2551  * Word0
2552  * FRAG: 1 To inform TKIP engine this is a fragment.
2553  * MIMO_PS: The remote peer is in dynamic MIMO-PS mode
2554  * TX_OP: 0:HT TXOP rule , 1:PIFS TX ,2:Backoff, 3:sifs
2555  * BW: Channel bandwidth 0:20MHz, 1:40 MHz (for legacy rates this will
2556  *     duplicate the frame to both channels).
2557  * STBC: 1: STBC support MCS =0-7, 2,3 : RESERVED
2558  * AMPDU: 1: this frame is eligible for AMPDU aggregation, the hw will
2559  *        aggregate consecutive frames with the same RA and QoS TID. If
2560  *        a frame A with the same RA and QoS TID but AMPDU=0 is queued
2561  *        directly after a frame B with AMPDU=1, frame A might still
2562  *        get aggregated into the AMPDU started by frame B. So, setting
2563  *        AMPDU to 0 does _not_ necessarily mean the frame is sent as
2564  *        MPDU, it can still end up in an AMPDU if the previous frame
2565  *        was tagged as AMPDU.
2566  */
2567 #define TXWI_W0_FRAG                    FIELD32(0x00000001)
2568 #define TXWI_W0_MIMO_PS                 FIELD32(0x00000002)
2569 #define TXWI_W0_CF_ACK                  FIELD32(0x00000004)
2570 #define TXWI_W0_TS                      FIELD32(0x00000008)
2571 #define TXWI_W0_AMPDU                   FIELD32(0x00000010)
2572 #define TXWI_W0_MPDU_DENSITY            FIELD32(0x000000e0)
2573 #define TXWI_W0_TX_OP                   FIELD32(0x00000300)
2574 #define TXWI_W0_MCS                     FIELD32(0x007f0000)
2575 #define TXWI_W0_BW                      FIELD32(0x00800000)
2576 #define TXWI_W0_SHORT_GI                FIELD32(0x01000000)
2577 #define TXWI_W0_STBC                    FIELD32(0x06000000)
2578 #define TXWI_W0_IFS                     FIELD32(0x08000000)
2579 #define TXWI_W0_PHYMODE                 FIELD32(0xc0000000)
2580
2581 /*
2582  * Word1
2583  * ACK: 0: No Ack needed, 1: Ack needed
2584  * NSEQ: 0: Don't assign hw sequence number, 1: Assign hw sequence number
2585  * BW_WIN_SIZE: BA windows size of the recipient
2586  * WIRELESS_CLI_ID: Client ID for WCID table access
2587  * MPDU_TOTAL_BYTE_COUNT: Length of 802.11 frame
2588  * PACKETID: Will be latched into the TX_STA_FIFO register once the according
2589  *           frame was processed. If multiple frames are aggregated together
2590  *           (AMPDU==1) the reported tx status will always contain the packet
2591  *           id of the first frame. 0: Don't report tx status for this frame.
2592  * PACKETID_QUEUE: Part of PACKETID, This is the queue index (0-3)
2593  * PACKETID_ENTRY: Part of PACKETID, THis is the queue entry index (1-3)
2594  *                 This identification number is calculated by ((idx % 3) + 1).
2595  *                 The (+1) is required to prevent PACKETID to become 0.
2596  */
2597 #define TXWI_W1_ACK                     FIELD32(0x00000001)
2598 #define TXWI_W1_NSEQ                    FIELD32(0x00000002)
2599 #define TXWI_W1_BW_WIN_SIZE             FIELD32(0x000000fc)
2600 #define TXWI_W1_WIRELESS_CLI_ID         FIELD32(0x0000ff00)
2601 #define TXWI_W1_MPDU_TOTAL_BYTE_COUNT   FIELD32(0x0fff0000)
2602 #define TXWI_W1_PACKETID                FIELD32(0xf0000000)
2603 #define TXWI_W1_PACKETID_QUEUE          FIELD32(0x30000000)
2604 #define TXWI_W1_PACKETID_ENTRY          FIELD32(0xc0000000)
2605
2606 /*
2607  * Word2
2608  */
2609 #define TXWI_W2_IV                      FIELD32(0xffffffff)
2610
2611 /*
2612  * Word3
2613  */
2614 #define TXWI_W3_EIV                     FIELD32(0xffffffff)
2615
2616 /*
2617  * RX WI structure
2618  */
2619
2620 /*
2621  * Word0
2622  */
2623 #define RXWI_W0_WIRELESS_CLI_ID         FIELD32(0x000000ff)
2624 #define RXWI_W0_KEY_INDEX               FIELD32(0x00000300)
2625 #define RXWI_W0_BSSID                   FIELD32(0x00001c00)
2626 #define RXWI_W0_UDF                     FIELD32(0x0000e000)
2627 #define RXWI_W0_MPDU_TOTAL_BYTE_COUNT   FIELD32(0x0fff0000)
2628 #define RXWI_W0_TID                     FIELD32(0xf0000000)
2629
2630 /*
2631  * Word1
2632  */
2633 #define RXWI_W1_FRAG                    FIELD32(0x0000000f)
2634 #define RXWI_W1_SEQUENCE                FIELD32(0x0000fff0)
2635 #define RXWI_W1_MCS                     FIELD32(0x007f0000)
2636 #define RXWI_W1_BW                      FIELD32(0x00800000)
2637 #define RXWI_W1_SHORT_GI                FIELD32(0x01000000)
2638 #define RXWI_W1_STBC                    FIELD32(0x06000000)
2639 #define RXWI_W1_PHYMODE                 FIELD32(0xc0000000)
2640
2641 /*
2642  * Word2
2643  */
2644 #define RXWI_W2_RSSI0                   FIELD32(0x000000ff)
2645 #define RXWI_W2_RSSI1                   FIELD32(0x0000ff00)
2646 #define RXWI_W2_RSSI2                   FIELD32(0x00ff0000)
2647
2648 /*
2649  * Word3
2650  */
2651 #define RXWI_W3_SNR0                    FIELD32(0x000000ff)
2652 #define RXWI_W3_SNR1                    FIELD32(0x0000ff00)
2653
2654 /*
2655  * Macros for converting txpower from EEPROM to mac80211 value
2656  * and from mac80211 value to register value.
2657  */
2658 #define MIN_G_TXPOWER   0
2659 #define MIN_A_TXPOWER   -7
2660 #define MAX_G_TXPOWER   31
2661 #define MAX_A_TXPOWER   15
2662 #define DEFAULT_TXPOWER 5
2663
2664 #define TXPOWER_G_FROM_DEV(__txpower) \
2665         ((__txpower) > MAX_G_TXPOWER) ? DEFAULT_TXPOWER : (__txpower)
2666
2667 #define TXPOWER_G_TO_DEV(__txpower) \
2668         clamp_t(char, __txpower, MIN_G_TXPOWER, MAX_G_TXPOWER)
2669
2670 #define TXPOWER_A_FROM_DEV(__txpower) \
2671         ((__txpower) > MAX_A_TXPOWER) ? DEFAULT_TXPOWER : (__txpower)
2672
2673 #define TXPOWER_A_TO_DEV(__txpower) \
2674         clamp_t(char, __txpower, MIN_A_TXPOWER, MAX_A_TXPOWER)
2675
2676 /*
2677  *  Board's maximun TX power limitation
2678  */
2679 #define EIRP_MAX_TX_POWER_LIMIT 0x50
2680
2681 /*
2682  * Number of TBTT intervals after which we have to adjust
2683  * the hw beacon timer.
2684  */
2685 #define BCN_TBTT_OFFSET 64
2686
2687 /*
2688  * RT2800 driver data structure
2689  */
2690 struct rt2800_drv_data {
2691         u8 calibration_bw20;
2692         u8 calibration_bw40;
2693         u8 bbp25;
2694         u8 bbp26;
2695         u8 txmixer_gain_24g;
2696         u8 txmixer_gain_5g;
2697         unsigned int tbtt_tick;
2698 };
2699
2700 #endif /* RT2800_H */