drivers/net/wireless/rt2x00/rt2800.h

   1 /*
   2         Copyright (C) 2004 - 2010 Ivo van Doorn <IvDoorn@gmail.com>
   3         Copyright (C) 2010 Willow Garage <http://www.willowgarage.com>
   4         Copyright (C) 2009 Alban Browaeys <prahal@yahoo.com>
   5         Copyright (C) 2009 Felix Fietkau <nbd@openwrt.org>
   6         Copyright (C) 2009 Luis Correia <luis.f.correia@gmail.com>
   7         Copyright (C) 2009 Mattias Nissler <mattias.nissler@gmx.de>
   8         Copyright (C) 2009 Mark Asselstine <asselsm@gmail.com>
   9         Copyright (C) 2009 Xose Vazquez Perez <xose.vazquez@gmail.com>
  10         Copyright (C) 2009 Bart Zolnierkiewicz <bzolnier@gmail.com>
  11         <http://rt2x00.serialmonkey.com>
  12
  13         This program is free software; you can redistribute it and/or modify
  14         it under the terms of the GNU General Public License as published by
  15         the Free Software Foundation; either version 2 of the License, or
  16         (at your option) any later version.
  17
  18         This program is distributed in the hope that it will be useful,
  19         but WITHOUT ANY WARRANTY; without even the implied warranty of
  20         MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  21         GNU General Public License for more details.
  22
  23         You should have received a copy of the GNU General Public License
  24         along with this program; if not, write to the
  25         Free Software Foundation, Inc.,
  26         59 Temple Place - Suite 330, Boston, MA 02111-1307, USA.
  27  */
  28
  29 /*
  30         Module: rt2800
  31         Abstract: Data structures and registers for the rt2800 modules.
  32         Supported chipsets: RT2800E, RT2800ED & RT2800U.
  33  */
  34
  35 #ifndef RT2800_H
  36 #define RT2800_H
  37
  38 /*
  39  * RF chip defines.
  40  *
  41  * RF2820 2.4G 2T3R
  42  * RF2850 2.4G/5G 2T3R
  43  * RF2720 2.4G 1T2R
  44  * RF2750 2.4G/5G 1T2R
  45  * RF3020 2.4G 1T1R
  46  * RF2020 2.4G B/G
  47  * RF3021 2.4G 1T2R
  48  * RF3022 2.4G 2T2R
  49  * RF3052 2.4G/5G 2T2R
  50  * RF2853 2.4G/5G 3T3R
  51  * RF3320 2.4G 1T1R(RT3350/RT3370/RT3390)
  52  * RF3322 2.4G 2T2R(RT3352/RT3371/RT3372/RT3391/RT3392)
  53  * RF3053 2.4G/5G 3T3R(RT3883/RT3563/RT3573/RT3593/RT3662)
  54  * RF5592 2.4G/5G 2T2R
  55  * RF5360 2.4G 1T1R
  56  * RF5370 2.4G 1T1R
  57  * RF5390 2.4G 1T1R
  58  */
  59 #define RF2820                          0x0001
  60 #define RF2850                          0x0002
  61 #define RF2720                          0x0003
  62 #define RF2750                          0x0004
  63 #define RF3020                          0x0005
  64 #define RF2020                          0x0006
  65 #define RF3021                          0x0007
  66 #define RF3022                          0x0008
  67 #define RF3052                          0x0009
  68 #define RF2853                          0x000a
  69 #define RF3320                          0x000b
  70 #define RF3322                          0x000c
  71 #define RF3053                          0x000d
  72 #define RF5592                          0x000f
  73 #define RF3290                          0x3290
  74 #define RF5360                          0x5360
  75 #define RF5370                          0x5370
  76 #define RF5372                          0x5372
  77 #define RF5390                          0x5390
  78 #define RF5392                          0x5392
  79
  80 /*
  81  * Chipset revisions.
  82  */
  83 #define REV_RT2860C                     0x0100
  84 #define REV_RT2860D                     0x0101
  85 #define REV_RT2872E                     0x0200
  86 #define REV_RT3070E                     0x0200
  87 #define REV_RT3070F                     0x0201
  88 #define REV_RT3071E                     0x0211
  89 #define REV_RT3090E                     0x0211
  90 #define REV_RT3390E                     0x0211
  91 #define REV_RT5390F                     0x0502
  92 #define REV_RT5390R                     0x1502
  93
  94 /*
  95  * Signal information.
  96  * Default offset is required for RSSI <-> dBm conversion.
  97  */
  98 #define DEFAULT_RSSI_OFFSET             120
  99
 100 /*
 101  * Register layout information.
 102  */
 103 #define CSR_REG_BASE                    0x1000
 104 #define CSR_REG_SIZE                    0x0800
 105 #define EEPROM_BASE                     0x0000
 106 #define EEPROM_SIZE                     0x0110
 107 #define BBP_BASE                        0x0000
 108 #define BBP_SIZE                        0x00ff
 109 #define RF_BASE                         0x0004
 110 #define RF_SIZE                         0x0010
 111 #define RFCSR_BASE                      0x0000
 112 #define RFCSR_SIZE                      0x0040
 113
 114 /*
 115  * Number of TX queues.
 116  */
 117 #define NUM_TX_QUEUES                   4
 118
 119 /*
 120  * Registers.
 121  */
 122
 123
 124 /*
 125  * MAC_CSR0_3290: MAC_CSR0 for RT3290 to identity MAC version number.
 126  */
 127 #define MAC_CSR0_3290                           0x0000
 128
 129 /*
 130  * E2PROM_CSR: PCI EEPROM control register.
 131  * RELOAD: Write 1 to reload eeprom content.
 132  * TYPE: 0: 93c46, 1:93c66.
 133  * LOAD_STATUS: 1:loading, 0:done.
 134  */
 135 #define E2PROM_CSR                      0x0004
 136 #define E2PROM_CSR_DATA_CLOCK           FIELD32(0x00000001)
 137 #define E2PROM_CSR_CHIP_SELECT          FIELD32(0x00000002)
 138 #define E2PROM_CSR_DATA_IN              FIELD32(0x00000004)
 139 #define E2PROM_CSR_DATA_OUT             FIELD32(0x00000008)
 140 #define E2PROM_CSR_TYPE                 FIELD32(0x00000030)
 141 #define E2PROM_CSR_LOAD_STATUS          FIELD32(0x00000040)
 142 #define E2PROM_CSR_RELOAD               FIELD32(0x00000080)
 143
 144 /*
 145  * CMB_CTRL_CFG
 146  */
 147 #define CMB_CTRL                0x0020
 148 #define AUX_OPT_BIT0            FIELD32(0x00000001)
 149 #define AUX_OPT_BIT1            FIELD32(0x00000002)
 150 #define AUX_OPT_BIT2            FIELD32(0x00000004)
 151 #define AUX_OPT_BIT3            FIELD32(0x00000008)
 152 #define AUX_OPT_BIT4            FIELD32(0x00000010)
 153 #define AUX_OPT_BIT5            FIELD32(0x00000020)
 154 #define AUX_OPT_BIT6            FIELD32(0x00000040)
 155 #define AUX_OPT_BIT7            FIELD32(0x00000080)
 156 #define AUX_OPT_BIT8            FIELD32(0x00000100)
 157 #define AUX_OPT_BIT9            FIELD32(0x00000200)
 158 #define AUX_OPT_BIT10           FIELD32(0x00000400)
 159 #define AUX_OPT_BIT11           FIELD32(0x00000800)
 160 #define AUX_OPT_BIT12           FIELD32(0x00001000)
 161 #define AUX_OPT_BIT13           FIELD32(0x00002000)
 162 #define AUX_OPT_BIT14           FIELD32(0x00004000)
 163 #define AUX_OPT_BIT15           FIELD32(0x00008000)
 164 #define LDO25_LEVEL             FIELD32(0x00030000)
 165 #define LDO25_LARGEA            FIELD32(0x00040000)
 166 #define LDO25_FRC_ON            FIELD32(0x00080000)
 167 #define CMB_RSV                 FIELD32(0x00300000)
 168 #define XTAL_RDY                FIELD32(0x00400000)
 169 #define PLL_LD                  FIELD32(0x00800000)
 170 #define LDO_CORE_LEVEL          FIELD32(0x0F000000)
 171 #define LDO_BGSEL               FIELD32(0x30000000)
 172 #define LDO3_EN                 FIELD32(0x40000000)
 173 #define LDO0_EN                 FIELD32(0x80000000)
 174
 175 /*
 176  * EFUSE_CSR_3290: RT3290 EEPROM
 177  */
 178 #define EFUSE_CTRL_3290                 0x0024
 179
 180 /*
 181  * EFUSE_DATA3 of 3290
 182  */
 183 #define EFUSE_DATA3_3290                0x0028
 184
 185 /*
 186  * EFUSE_DATA2 of 3290
 187  */
 188 #define EFUSE_DATA2_3290                0x002c
 189
 190 /*
 191  * EFUSE_DATA1 of 3290
 192  */
 193 #define EFUSE_DATA1_3290                0x0030
 194
 195 /*
 196  * EFUSE_DATA0 of 3290
 197  */
 198 #define EFUSE_DATA0_3290                0x0034
 199
 200 /*
 201  * OSC_CTRL_CFG
 202  * Ring oscillator configuration
 203  */
 204 #define OSC_CTRL                0x0038
 205 #define OSC_REF_CYCLE           FIELD32(0x00001fff)
 206 #define OSC_RSV                 FIELD32(0x0000e000)
 207 #define OSC_CAL_CNT             FIELD32(0x0fff0000)
 208 #define OSC_CAL_ACK             FIELD32(0x10000000)
 209 #define OSC_CLK_32K_VLD         FIELD32(0x20000000)
 210 #define OSC_CAL_REQ             FIELD32(0x40000000)
 211 #define OSC_ROSC_EN             FIELD32(0x80000000)
 212
 213 /*
 214  * COEX_CFG_0
 215  */
 216 #define COEX_CFG0                       0x0040
 217 #define COEX_CFG_ANT            FIELD32(0xff000000)
 218 /*
 219  * COEX_CFG_1
 220  */
 221 #define COEX_CFG1                       0x0044
 222
 223 /*
 224  * COEX_CFG_2
 225  */
 226 #define COEX_CFG2                       0x0048
 227 #define BT_COEX_CFG1            FIELD32(0xff000000)
 228 #define BT_COEX_CFG0            FIELD32(0x00ff0000)
 229 #define WL_COEX_CFG1            FIELD32(0x0000ff00)
 230 #define WL_COEX_CFG0            FIELD32(0x000000ff)
 231 /*
 232  * PLL_CTRL_CFG
 233  * PLL configuration register
 234  */
 235 #define PLL_CTRL                0x0050
 236 #define PLL_RESERVED_INPUT1     FIELD32(0x000000ff)
 237 #define PLL_RESERVED_INPUT2     FIELD32(0x0000ff00)
 238 #define PLL_CONTROL             FIELD32(0x00070000)
 239 #define PLL_LPF_R1              FIELD32(0x00080000)
 240 #define PLL_LPF_C1_CTRL FIELD32(0x00300000)
 241 #define PLL_LPF_C2_CTRL FIELD32(0x00c00000)
 242 #define PLL_CP_CURRENT_CTRL     FIELD32(0x03000000)
 243 #define PLL_PFD_DELAY_CTRL      FIELD32(0x0c000000)
 244 #define PLL_LOCK_CTRL           FIELD32(0x70000000)
 245 #define PLL_VBGBK_EN            FIELD32(0x80000000)
 246
 247
 248 /*
 249  * WLAN_CTRL_CFG
 250  * RT3290 wlan configuration
 251  */
 252 #define WLAN_FUN_CTRL                   0x0080
 253 #define WLAN_EN                         FIELD32(0x00000001)
 254 #define WLAN_CLK_EN                     FIELD32(0x00000002)
 255 #define WLAN_RSV1                       FIELD32(0x00000004)
 256 #define WLAN_RESET                      FIELD32(0x00000008)
 257 #define PCIE_APP0_CLK_REQ               FIELD32(0x00000010)
 258 #define FRC_WL_ANT_SET                  FIELD32(0x00000020)
 259 #define INV_TR_SW0                      FIELD32(0x00000040)
 260 #define WLAN_GPIO_IN_BIT0               FIELD32(0x00000100)
 261 #define WLAN_GPIO_IN_BIT1               FIELD32(0x00000200)
 262 #define WLAN_GPIO_IN_BIT2               FIELD32(0x00000400)
 263 #define WLAN_GPIO_IN_BIT3               FIELD32(0x00000800)
 264 #define WLAN_GPIO_IN_BIT4               FIELD32(0x00001000)
 265 #define WLAN_GPIO_IN_BIT5               FIELD32(0x00002000)
 266 #define WLAN_GPIO_IN_BIT6               FIELD32(0x00004000)
 267 #define WLAN_GPIO_IN_BIT7               FIELD32(0x00008000)
 268 #define WLAN_GPIO_IN_BIT_ALL            FIELD32(0x0000ff00)
 269 #define WLAN_GPIO_OUT_BIT0              FIELD32(0x00010000)
 270 #define WLAN_GPIO_OUT_BIT1              FIELD32(0x00020000)
 271 #define WLAN_GPIO_OUT_BIT2              FIELD32(0x00040000)
 272 #define WLAN_GPIO_OUT_BIT3              FIELD32(0x00050000)
 273 #define WLAN_GPIO_OUT_BIT4              FIELD32(0x00100000)
 274 #define WLAN_GPIO_OUT_BIT5              FIELD32(0x00200000)
 275 #define WLAN_GPIO_OUT_BIT6              FIELD32(0x00400000)
 276 #define WLAN_GPIO_OUT_BIT7              FIELD32(0x00800000)
 277 #define WLAN_GPIO_OUT_BIT_ALL           FIELD32(0x00ff0000)
 278 #define WLAN_GPIO_OUT_OE_BIT0           FIELD32(0x01000000)
 279 #define WLAN_GPIO_OUT_OE_BIT1           FIELD32(0x02000000)
 280 #define WLAN_GPIO_OUT_OE_BIT2           FIELD32(0x04000000)
 281 #define WLAN_GPIO_OUT_OE_BIT3           FIELD32(0x08000000)
 282 #define WLAN_GPIO_OUT_OE_BIT4           FIELD32(0x10000000)
 283 #define WLAN_GPIO_OUT_OE_BIT5           FIELD32(0x20000000)
 284 #define WLAN_GPIO_OUT_OE_BIT6           FIELD32(0x40000000)
 285 #define WLAN_GPIO_OUT_OE_BIT7           FIELD32(0x80000000)
 286 #define WLAN_GPIO_OUT_OE_BIT_ALL        FIELD32(0xff000000)
 287
 288 /*
 289  * AUX_CTRL: Aux/PCI-E related configuration
 290  */
 291 #define AUX_CTRL                        0x10c
 292 #define AUX_CTRL_WAKE_PCIE_EN           FIELD32(0x00000002)
 293 #define AUX_CTRL_FORCE_PCIE_CLK         FIELD32(0x00000400)
 294
 295 /*
 296  * OPT_14: Unknown register used by rt3xxx devices.
 297  */
 298 #define OPT_14_CSR                      0x0114
 299 #define OPT_14_CSR_BIT0                 FIELD32(0x00000001)
 300
 301 /*
 302  * INT_SOURCE_CSR: Interrupt source register.
 303  * Write one to clear corresponding bit.
 304  * TX_FIFO_STATUS: FIFO Statistics is full, sw should read TX_STA_FIFO
 305  */
 306 #define INT_SOURCE_CSR                  0x0200
 307 #define INT_SOURCE_CSR_RXDELAYINT       FIELD32(0x00000001)
 308 #define INT_SOURCE_CSR_TXDELAYINT       FIELD32(0x00000002)
 309 #define INT_SOURCE_CSR_RX_DONE          FIELD32(0x00000004)
 310 #define INT_SOURCE_CSR_AC0_DMA_DONE     FIELD32(0x00000008)
 311 #define INT_SOURCE_CSR_AC1_DMA_DONE     FIELD32(0x00000010)
 312 #define INT_SOURCE_CSR_AC2_DMA_DONE     FIELD32(0x00000020)
 313 #define INT_SOURCE_CSR_AC3_DMA_DONE     FIELD32(0x00000040)
 314 #define INT_SOURCE_CSR_HCCA_DMA_DONE    FIELD32(0x00000080)
 315 #define INT_SOURCE_CSR_MGMT_DMA_DONE    FIELD32(0x00000100)
 316 #define INT_SOURCE_CSR_MCU_COMMAND      FIELD32(0x00000200)
 317 #define INT_SOURCE_CSR_RXTX_COHERENT    FIELD32(0x00000400)
 318 #define INT_SOURCE_CSR_TBTT             FIELD32(0x00000800)
 319 #define INT_SOURCE_CSR_PRE_TBTT         FIELD32(0x00001000)
 320 #define INT_SOURCE_CSR_TX_FIFO_STATUS   FIELD32(0x00002000)
 321 #define INT_SOURCE_CSR_AUTO_WAKEUP      FIELD32(0x00004000)
 322 #define INT_SOURCE_CSR_GPTIMER          FIELD32(0x00008000)
 323 #define INT_SOURCE_CSR_RX_COHERENT      FIELD32(0x00010000)
 324 #define INT_SOURCE_CSR_TX_COHERENT      FIELD32(0x00020000)
 325
 326 /*
 327  * INT_MASK_CSR: Interrupt MASK register. 1: the interrupt is mask OFF.
 328  */
 329 #define INT_MASK_CSR                    0x0204
 330 #define INT_MASK_CSR_RXDELAYINT         FIELD32(0x00000001)
 331 #define INT_MASK_CSR_TXDELAYINT         FIELD32(0x00000002)
 332 #define INT_MASK_CSR_RX_DONE            FIELD32(0x00000004)
 333 #define INT_MASK_CSR_AC0_DMA_DONE       FIELD32(0x00000008)
 334 #define INT_MASK_CSR_AC1_DMA_DONE       FIELD32(0x00000010)
 335 #define INT_MASK_CSR_AC2_DMA_DONE       FIELD32(0x00000020)
 336 #define INT_MASK_CSR_AC3_DMA_DONE       FIELD32(0x00000040)
 337 #define INT_MASK_CSR_HCCA_DMA_DONE      FIELD32(0x00000080)
 338 #define INT_MASK_CSR_MGMT_DMA_DONE      FIELD32(0x00000100)
 339 #define INT_MASK_CSR_MCU_COMMAND        FIELD32(0x00000200)
 340 #define INT_MASK_CSR_RXTX_COHERENT      FIELD32(0x00000400)
 341 #define INT_MASK_CSR_TBTT               FIELD32(0x00000800)
 342 #define INT_MASK_CSR_PRE_TBTT           FIELD32(0x00001000)
 343 #define INT_MASK_CSR_TX_FIFO_STATUS     FIELD32(0x00002000)
 344 #define INT_MASK_CSR_AUTO_WAKEUP        FIELD32(0x00004000)
 345 #define INT_MASK_CSR_GPTIMER            FIELD32(0x00008000)
 346 #define INT_MASK_CSR_RX_COHERENT        FIELD32(0x00010000)
 347 #define INT_MASK_CSR_TX_COHERENT        FIELD32(0x00020000)
 348
 349 /*
 350  * WPDMA_GLO_CFG
 351  */
 352 #define WPDMA_GLO_CFG                   0x0208
 353 #define WPDMA_GLO_CFG_ENABLE_TX_DMA     FIELD32(0x00000001)
 354 #define WPDMA_GLO_CFG_TX_DMA_BUSY       FIELD32(0x00000002)
 355 #define WPDMA_GLO_CFG_ENABLE_RX_DMA     FIELD32(0x00000004)
 356 #define WPDMA_GLO_CFG_RX_DMA_BUSY       FIELD32(0x00000008)
 357 #define WPDMA_GLO_CFG_WP_DMA_BURST_SIZE FIELD32(0x00000030)
 358 #define WPDMA_GLO_CFG_TX_WRITEBACK_DONE FIELD32(0x00000040)
 359 #define WPDMA_GLO_CFG_BIG_ENDIAN        FIELD32(0x00000080)
 360 #define WPDMA_GLO_CFG_RX_HDR_SCATTER    FIELD32(0x0000ff00)
 361 #define WPDMA_GLO_CFG_HDR_SEG_LEN       FIELD32(0xffff0000)
 362
 363 /*
 364  * WPDMA_RST_IDX
 365  */
 366 #define WPDMA_RST_IDX                   0x020c
 367 #define WPDMA_RST_IDX_DTX_IDX0          FIELD32(0x00000001)
 368 #define WPDMA_RST_IDX_DTX_IDX1          FIELD32(0x00000002)
 369 #define WPDMA_RST_IDX_DTX_IDX2          FIELD32(0x00000004)
 370 #define WPDMA_RST_IDX_DTX_IDX3          FIELD32(0x00000008)
 371 #define WPDMA_RST_IDX_DTX_IDX4          FIELD32(0x00000010)
 372 #define WPDMA_RST_IDX_DTX_IDX5          FIELD32(0x00000020)
 373 #define WPDMA_RST_IDX_DRX_IDX0          FIELD32(0x00010000)
 374
 375 /*
 376  * DELAY_INT_CFG
 377  */
 378 #define DELAY_INT_CFG                   0x0210
 379 #define DELAY_INT_CFG_RXMAX_PTIME       FIELD32(0x000000ff)
 380 #define DELAY_INT_CFG_RXMAX_PINT        FIELD32(0x00007f00)
 381 #define DELAY_INT_CFG_RXDLY_INT_EN      FIELD32(0x00008000)
 382 #define DELAY_INT_CFG_TXMAX_PTIME       FIELD32(0x00ff0000)
 383 #define DELAY_INT_CFG_TXMAX_PINT        FIELD32(0x7f000000)
 384 #define DELAY_INT_CFG_TXDLY_INT_EN      FIELD32(0x80000000)
 385
 386 /*
 387  * WMM_AIFSN_CFG: Aifsn for each EDCA AC
 388  * AIFSN0: AC_VO
 389  * AIFSN1: AC_VI
 390  * AIFSN2: AC_BE
 391  * AIFSN3: AC_BK
 392  */
 393 #define WMM_AIFSN_CFG                   0x0214
 394 #define WMM_AIFSN_CFG_AIFSN0            FIELD32(0x0000000f)
 395 #define WMM_AIFSN_CFG_AIFSN1            FIELD32(0x000000f0)
 396 #define WMM_AIFSN_CFG_AIFSN2            FIELD32(0x00000f00)
 397 #define WMM_AIFSN_CFG_AIFSN3            FIELD32(0x0000f000)
 398
 399 /*
 400  * WMM_CWMIN_CSR: CWmin for each EDCA AC
 401  * CWMIN0: AC_VO
 402  * CWMIN1: AC_VI
 403  * CWMIN2: AC_BE
 404  * CWMIN3: AC_BK
 405  */
 406 #define WMM_CWMIN_CFG                   0x0218
 407 #define WMM_CWMIN_CFG_CWMIN0            FIELD32(0x0000000f)
 408 #define WMM_CWMIN_CFG_CWMIN1            FIELD32(0x000000f0)
 409 #define WMM_CWMIN_CFG_CWMIN2            FIELD32(0x00000f00)
 410 #define WMM_CWMIN_CFG_CWMIN3            FIELD32(0x0000f000)
 411
 412 /*
 413  * WMM_CWMAX_CSR: CWmax for each EDCA AC
 414  * CWMAX0: AC_VO
 415  * CWMAX1: AC_VI
 416  * CWMAX2: AC_BE
 417  * CWMAX3: AC_BK
 418  */
 419 #define WMM_CWMAX_CFG                   0x021c
 420 #define WMM_CWMAX_CFG_CWMAX0            FIELD32(0x0000000f)
 421 #define WMM_CWMAX_CFG_CWMAX1            FIELD32(0x000000f0)
 422 #define WMM_CWMAX_CFG_CWMAX2            FIELD32(0x00000f00)
 423 #define WMM_CWMAX_CFG_CWMAX3            FIELD32(0x0000f000)
 424
 425 /*
 426  * AC_TXOP0: AC_VO/AC_VI TXOP register
 427  * AC0TXOP: AC_VO in unit of 32us
 428  * AC1TXOP: AC_VI in unit of 32us
 429  */
 430 #define WMM_TXOP0_CFG                   0x0220
 431 #define WMM_TXOP0_CFG_AC0TXOP           FIELD32(0x0000ffff)
 432 #define WMM_TXOP0_CFG_AC1TXOP           FIELD32(0xffff0000)
 433
 434 /*
 435  * AC_TXOP1: AC_BE/AC_BK TXOP register
 436  * AC2TXOP: AC_BE in unit of 32us
 437  * AC3TXOP: AC_BK in unit of 32us
 438  */
 439 #define WMM_TXOP1_CFG                   0x0224
 440 #define WMM_TXOP1_CFG_AC2TXOP           FIELD32(0x0000ffff)
 441 #define WMM_TXOP1_CFG_AC3TXOP           FIELD32(0xffff0000)
 442
 443 /*
 444  * GPIO_CTRL:
 445  *      GPIO_CTRL_VALx: GPIO value
 446  *      GPIO_CTRL_DIRx: GPIO direction: 0 = output; 1 = input
 447  */
 448 #define GPIO_CTRL                       0x0228
 449 #define GPIO_CTRL_VAL0                  FIELD32(0x00000001)
 450 #define GPIO_CTRL_VAL1                  FIELD32(0x00000002)
 451 #define GPIO_CTRL_VAL2                  FIELD32(0x00000004)
 452 #define GPIO_CTRL_VAL3                  FIELD32(0x00000008)
 453 #define GPIO_CTRL_VAL4                  FIELD32(0x00000010)
 454 #define GPIO_CTRL_VAL5                  FIELD32(0x00000020)
 455 #define GPIO_CTRL_VAL6                  FIELD32(0x00000040)
 456 #define GPIO_CTRL_VAL7                  FIELD32(0x00000080)
 457 #define GPIO_CTRL_DIR0                  FIELD32(0x00000100)
 458 #define GPIO_CTRL_DIR1                  FIELD32(0x00000200)
 459 #define GPIO_CTRL_DIR2                  FIELD32(0x00000400)
 460 #define GPIO_CTRL_DIR3                  FIELD32(0x00000800)
 461 #define GPIO_CTRL_DIR4                  FIELD32(0x00001000)
 462 #define GPIO_CTRL_DIR5                  FIELD32(0x00002000)
 463 #define GPIO_CTRL_DIR6                  FIELD32(0x00004000)
 464 #define GPIO_CTRL_DIR7                  FIELD32(0x00008000)
 465 #define GPIO_CTRL_VAL8                  FIELD32(0x00010000)
 466 #define GPIO_CTRL_VAL9                  FIELD32(0x00020000)
 467 #define GPIO_CTRL_VAL10                 FIELD32(0x00040000)
 468 #define GPIO_CTRL_DIR8                  FIELD32(0x01000000)
 469 #define GPIO_CTRL_DIR9                  FIELD32(0x02000000)
 470 #define GPIO_CTRL_DIR10                 FIELD32(0x04000000)
 471
 472 /*
 473  * MCU_CMD_CFG
 474  */
 475 #define MCU_CMD_CFG                     0x022c
 476
 477 /*
 478  * AC_VO register offsets
 479  */
 480 #define TX_BASE_PTR0                    0x0230
 481 #define TX_MAX_CNT0                     0x0234
 482 #define TX_CTX_IDX0                     0x0238
 483 #define TX_DTX_IDX0                     0x023c
 484
 485 /*
 486  * AC_VI register offsets
 487  */
 488 #define TX_BASE_PTR1                    0x0240
 489 #define TX_MAX_CNT1                     0x0244
 490 #define TX_CTX_IDX1                     0x0248
 491 #define TX_DTX_IDX1                     0x024c
 492
 493 /*
 494  * AC_BE register offsets
 495  */
 496 #define TX_BASE_PTR2                    0x0250
 497 #define TX_MAX_CNT2                     0x0254
 498 #define TX_CTX_IDX2                     0x0258
 499 #define TX_DTX_IDX2                     0x025c
 500
 501 /*
 502  * AC_BK register offsets
 503  */
 504 #define TX_BASE_PTR3                    0x0260
 505 #define TX_MAX_CNT3                     0x0264
 506 #define TX_CTX_IDX3                     0x0268
 507 #define TX_DTX_IDX3                     0x026c
 508
 509 /*
 510  * HCCA register offsets
 511  */
 512 #define TX_BASE_PTR4                    0x0270
 513 #define TX_MAX_CNT4                     0x0274
 514 #define TX_CTX_IDX4                     0x0278
 515 #define TX_DTX_IDX4                     0x027c
 516
 517 /*
 518  * MGMT register offsets
 519  */
 520 #define TX_BASE_PTR5                    0x0280
 521 #define TX_MAX_CNT5                     0x0284
 522 #define TX_CTX_IDX5                     0x0288
 523 #define TX_DTX_IDX5                     0x028c
 524
 525 /*
 526  * RX register offsets
 527  */
 528 #define RX_BASE_PTR                     0x0290
 529 #define RX_MAX_CNT                      0x0294
 530 #define RX_CRX_IDX                      0x0298
 531 #define RX_DRX_IDX                      0x029c
 532
 533 /*
 534  * USB_DMA_CFG
 535  * RX_BULK_AGG_TIMEOUT: Rx Bulk Aggregation TimeOut in unit of 33ns.
 536  * RX_BULK_AGG_LIMIT: Rx Bulk Aggregation Limit in unit of 256 bytes.
 537  * PHY_CLEAR: phy watch dog enable.
 538  * TX_CLEAR: Clear USB DMA TX path.
 539  * TXOP_HALT: Halt TXOP count down when TX buffer is full.
 540  * RX_BULK_AGG_EN: Enable Rx Bulk Aggregation.
 541  * RX_BULK_EN: Enable USB DMA Rx.
 542  * TX_BULK_EN: Enable USB DMA Tx.
 543  * EP_OUT_VALID: OUT endpoint data valid.
 544  * RX_BUSY: USB DMA RX FSM busy.
 545  * TX_BUSY: USB DMA TX FSM busy.
 546  */
 547 #define USB_DMA_CFG                     0x02a0
 548 #define USB_DMA_CFG_RX_BULK_AGG_TIMEOUT FIELD32(0x000000ff)
 549 #define USB_DMA_CFG_RX_BULK_AGG_LIMIT   FIELD32(0x0000ff00)
 550 #define USB_DMA_CFG_PHY_CLEAR           FIELD32(0x00010000)
 551 #define USB_DMA_CFG_TX_CLEAR            FIELD32(0x00080000)
 552 #define USB_DMA_CFG_TXOP_HALT           FIELD32(0x00100000)
 553 #define USB_DMA_CFG_RX_BULK_AGG_EN      FIELD32(0x00200000)
 554 #define USB_DMA_CFG_RX_BULK_EN          FIELD32(0x00400000)
 555 #define USB_DMA_CFG_TX_BULK_EN          FIELD32(0x00800000)
 556 #define USB_DMA_CFG_EP_OUT_VALID        FIELD32(0x3f000000)
 557 #define USB_DMA_CFG_RX_BUSY             FIELD32(0x40000000)
 558 #define USB_DMA_CFG_TX_BUSY             FIELD32(0x80000000)
 559
 560 /*
 561  * US_CYC_CNT
 562  * BT_MODE_EN: Bluetooth mode enable
 563  * CLOCK CYCLE: Clock cycle count in 1us.
 564  * PCI:0x21, PCIE:0x7d, USB:0x1e
 565  */
 566 #define US_CYC_CNT                      0x02a4
 567 #define US_CYC_CNT_BT_MODE_EN           FIELD32(0x00000100)
 568 #define US_CYC_CNT_CLOCK_CYCLE          FIELD32(0x000000ff)
 569
 570 /*
 571  * PBF_SYS_CTRL
 572  * HOST_RAM_WRITE: enable Host program ram write selection
 573  */
 574 #define PBF_SYS_CTRL                    0x0400
 575 #define PBF_SYS_CTRL_READY              FIELD32(0x00000080)
 576 #define PBF_SYS_CTRL_HOST_RAM_WRITE     FIELD32(0x00010000)
 577
 578 /*
 579  * HOST-MCU shared memory
 580  */
 581 #define HOST_CMD_CSR                    0x0404
 582 #define HOST_CMD_CSR_HOST_COMMAND       FIELD32(0x000000ff)
 583
 584 /*
 585  * PBF registers
 586  * Most are for debug. Driver doesn't touch PBF register.
 587  */
 588 #define PBF_CFG                         0x0408
 589 #define PBF_MAX_PCNT                    0x040c
 590 #define PBF_CTRL                        0x0410
 591 #define PBF_INT_STA                     0x0414
 592 #define PBF_INT_ENA                     0x0418
 593
 594 /*
 595  * BCN_OFFSET0:
 596  */
 597 #define BCN_OFFSET0                     0x042c
 598 #define BCN_OFFSET0_BCN0                FIELD32(0x000000ff)
 599 #define BCN_OFFSET0_BCN1                FIELD32(0x0000ff00)
 600 #define BCN_OFFSET0_BCN2                FIELD32(0x00ff0000)
 601 #define BCN_OFFSET0_BCN3                FIELD32(0xff000000)
 602
 603 /*
 604  * BCN_OFFSET1:
 605  */
 606 #define BCN_OFFSET1                     0x0430
 607 #define BCN_OFFSET1_BCN4                FIELD32(0x000000ff)
 608 #define BCN_OFFSET1_BCN5                FIELD32(0x0000ff00)
 609 #define BCN_OFFSET1_BCN6                FIELD32(0x00ff0000)
 610 #define BCN_OFFSET1_BCN7                FIELD32(0xff000000)
 611
 612 /*
 613  * TXRXQ_PCNT: PBF register
 614  * PCNT_TX0Q: Page count for TX hardware queue 0
 615  * PCNT_TX1Q: Page count for TX hardware queue 1
 616  * PCNT_TX2Q: Page count for TX hardware queue 2
 617  * PCNT_RX0Q: Page count for RX hardware queue
 618  */
 619 #define TXRXQ_PCNT                      0x0438
 620 #define TXRXQ_PCNT_TX0Q                 FIELD32(0x000000ff)
 621 #define TXRXQ_PCNT_TX1Q                 FIELD32(0x0000ff00)
 622 #define TXRXQ_PCNT_TX2Q                 FIELD32(0x00ff0000)
 623 #define TXRXQ_PCNT_RX0Q                 FIELD32(0xff000000)
 624
 625 /*
 626  * PBF register
 627  * Debug. Driver doesn't touch PBF register.
 628  */
 629 #define PBF_DBG                         0x043c
 630
 631 /*
 632  * RF registers
 633  */
 634 #define RF_CSR_CFG                      0x0500
 635 #define RF_CSR_CFG_DATA                 FIELD32(0x000000ff)
 636 #define RF_CSR_CFG_REGNUM               FIELD32(0x00003f00)
 637 #define RF_CSR_CFG_WRITE                FIELD32(0x00010000)
 638 #define RF_CSR_CFG_BUSY                 FIELD32(0x00020000)
 639
 640 /*
 641  * EFUSE_CSR: RT30x0 EEPROM
 642  */
 643 #define EFUSE_CTRL                      0x0580
 644 #define EFUSE_CTRL_ADDRESS_IN           FIELD32(0x03fe0000)
 645 #define EFUSE_CTRL_MODE                 FIELD32(0x000000c0)
 646 #define EFUSE_CTRL_KICK                 FIELD32(0x40000000)
 647 #define EFUSE_CTRL_PRESENT              FIELD32(0x80000000)
 648
 649 /*
 650  * EFUSE_DATA0
 651  */
 652 #define EFUSE_DATA0                     0x0590
 653
 654 /*
 655  * EFUSE_DATA1
 656  */
 657 #define EFUSE_DATA1                     0x0594
 658
 659 /*
 660  * EFUSE_DATA2
 661  */
 662 #define EFUSE_DATA2                     0x0598
 663
 664 /*
 665  * EFUSE_DATA3
 666  */
 667 #define EFUSE_DATA3                     0x059c
 668
 669 /*
 670  * LDO_CFG0
 671  */
 672 #define LDO_CFG0                        0x05d4
 673 #define LDO_CFG0_DELAY3                 FIELD32(0x000000ff)
 674 #define LDO_CFG0_DELAY2                 FIELD32(0x0000ff00)
 675 #define LDO_CFG0_DELAY1                 FIELD32(0x00ff0000)
 676 #define LDO_CFG0_BGSEL                  FIELD32(0x03000000)
 677 #define LDO_CFG0_LDO_CORE_VLEVEL        FIELD32(0x1c000000)
 678 #define LD0_CFG0_LDO25_LEVEL            FIELD32(0x60000000)
 679 #define LDO_CFG0_LDO25_LARGEA           FIELD32(0x80000000)
 680
 681 /*
 682  * GPIO_SWITCH
 683  */
 684 #define GPIO_SWITCH                     0x05dc
 685 #define GPIO_SWITCH_0                   FIELD32(0x00000001)
 686 #define GPIO_SWITCH_1                   FIELD32(0x00000002)
 687 #define GPIO_SWITCH_2                   FIELD32(0x00000004)
 688 #define GPIO_SWITCH_3                   FIELD32(0x00000008)
 689 #define GPIO_SWITCH_4                   FIELD32(0x00000010)
 690 #define GPIO_SWITCH_5                   FIELD32(0x00000020)
 691 #define GPIO_SWITCH_6                   FIELD32(0x00000040)
 692 #define GPIO_SWITCH_7                   FIELD32(0x00000080)
 693
 694 /*
 695  * MAC Control/Status Registers(CSR).
 696  * Some values are set in TU, whereas 1 TU == 1024 us.
 697  */
 698
 699 /*
 700  * MAC_CSR0: ASIC revision number.
 701  * ASIC_REV: 0
 702  * ASIC_VER: 2860 or 2870
 703  */
 704 #define MAC_CSR0                        0x1000
 705 #define MAC_CSR0_REVISION               FIELD32(0x0000ffff)
 706 #define MAC_CSR0_CHIPSET                FIELD32(0xffff0000)
 707
 708 /*
 709  * MAC_SYS_CTRL:
 710  */
 711 #define MAC_SYS_CTRL                    0x1004
 712 #define MAC_SYS_CTRL_RESET_CSR          FIELD32(0x00000001)
 713 #define MAC_SYS_CTRL_RESET_BBP          FIELD32(0x00000002)
 714 #define MAC_SYS_CTRL_ENABLE_TX          FIELD32(0x00000004)
 715 #define MAC_SYS_CTRL_ENABLE_RX          FIELD32(0x00000008)
 716 #define MAC_SYS_CTRL_CONTINUOUS_TX      FIELD32(0x00000010)
 717 #define MAC_SYS_CTRL_LOOPBACK           FIELD32(0x00000020)
 718 #define MAC_SYS_CTRL_WLAN_HALT          FIELD32(0x00000040)
 719 #define MAC_SYS_CTRL_RX_TIMESTAMP       FIELD32(0x00000080)
 720
 721 /*
 722  * MAC_ADDR_DW0: STA MAC register 0
 723  */
 724 #define MAC_ADDR_DW0                    0x1008
 725 #define MAC_ADDR_DW0_BYTE0              FIELD32(0x000000ff)
 726 #define MAC_ADDR_DW0_BYTE1              FIELD32(0x0000ff00)
 727 #define MAC_ADDR_DW0_BYTE2              FIELD32(0x00ff0000)
 728 #define MAC_ADDR_DW0_BYTE3              FIELD32(0xff000000)
 729
 730 /*
 731  * MAC_ADDR_DW1: STA MAC register 1
 732  * UNICAST_TO_ME_MASK:
 733  * Used to mask off bits from byte 5 of the MAC address
 734  * to determine the UNICAST_TO_ME bit for RX frames.
 735  * The full mask is complemented by BSS_ID_MASK:
 736  *    MASK = BSS_ID_MASK & UNICAST_TO_ME_MASK
 737  */
 738 #define MAC_ADDR_DW1                    0x100c
 739 #define MAC_ADDR_DW1_BYTE4              FIELD32(0x000000ff)
 740 #define MAC_ADDR_DW1_BYTE5              FIELD32(0x0000ff00)
 741 #define MAC_ADDR_DW1_UNICAST_TO_ME_MASK FIELD32(0x00ff0000)
 742
 743 /*
 744  * MAC_BSSID_DW0: BSSID register 0
 745  */
 746 #define MAC_BSSID_DW0                   0x1010
 747 #define MAC_BSSID_DW0_BYTE0             FIELD32(0x000000ff)
 748 #define MAC_BSSID_DW0_BYTE1             FIELD32(0x0000ff00)
 749 #define MAC_BSSID_DW0_BYTE2             FIELD32(0x00ff0000)
 750 #define MAC_BSSID_DW0_BYTE3             FIELD32(0xff000000)
 751
 752 /*
 753  * MAC_BSSID_DW1: BSSID register 1
 754  * BSS_ID_MASK:
 755  *     0: 1-BSSID mode (BSS index = 0)
 756  *     1: 2-BSSID mode (BSS index: Byte5, bit 0)
 757  *     2: 4-BSSID mode (BSS index: byte5, bit 0 - 1)
 758  *     3: 8-BSSID mode (BSS index: byte5, bit 0 - 2)
 759  * This mask is used to mask off bits 0, 1 and 2 of byte 5 of the
 760  * BSSID. This will make sure that those bits will be ignored
 761  * when determining the MY_BSS of RX frames.
 762  */
 763 #define MAC_BSSID_DW1                   0x1014
 764 #define MAC_BSSID_DW1_BYTE4             FIELD32(0x000000ff)
 765 #define MAC_BSSID_DW1_BYTE5             FIELD32(0x0000ff00)
 766 #define MAC_BSSID_DW1_BSS_ID_MASK       FIELD32(0x00030000)
 767 #define MAC_BSSID_DW1_BSS_BCN_NUM       FIELD32(0x001c0000)
 768
 769 /*
 770  * MAX_LEN_CFG: Maximum frame length register.
 771  * MAX_MPDU: rt2860b max 16k bytes
 772  * MAX_PSDU: Maximum PSDU length
 773  *      (power factor) 0:2^13, 1:2^14, 2:2^15, 3:2^16
 774  */
 775 #define MAX_LEN_CFG                     0x1018
 776 #define MAX_LEN_CFG_MAX_MPDU            FIELD32(0x00000fff)
 777 #define MAX_LEN_CFG_MAX_PSDU            FIELD32(0x00003000)
 778 #define MAX_LEN_CFG_MIN_PSDU            FIELD32(0x0000c000)
 779 #define MAX_LEN_CFG_MIN_MPDU            FIELD32(0x000f0000)
 780
 781 /*
 782  * BBP_CSR_CFG: BBP serial control register
 783  * VALUE: Register value to program into BBP
 784  * REG_NUM: Selected BBP register
 785  * READ_CONTROL: 0 write BBP, 1 read BBP
 786  * BUSY: ASIC is busy executing BBP commands
 787  * BBP_PAR_DUR: 0 4 MAC clocks, 1 8 MAC clocks
 788  * BBP_RW_MODE: 0 serial, 1 parallel
 789  */
 790 #define BBP_CSR_CFG                     0x101c
 791 #define BBP_CSR_CFG_VALUE               FIELD32(0x000000ff)
 792 #define BBP_CSR_CFG_REGNUM              FIELD32(0x0000ff00)
 793 #define BBP_CSR_CFG_READ_CONTROL        FIELD32(0x00010000)
 794 #define BBP_CSR_CFG_BUSY                FIELD32(0x00020000)
 795 #define BBP_CSR_CFG_BBP_PAR_DUR         FIELD32(0x00040000)
 796 #define BBP_CSR_CFG_BBP_RW_MODE         FIELD32(0x00080000)
 797
 798 /*
 799  * RF_CSR_CFG0: RF control register
 800  * REGID_AND_VALUE: Register value to program into RF
 801  * BITWIDTH: Selected RF register
 802  * STANDBYMODE: 0 high when standby, 1 low when standby
 803  * SEL: 0 RF_LE0 activate, 1 RF_LE1 activate
 804  * BUSY: ASIC is busy executing RF commands
 805  */
 806 #define RF_CSR_CFG0                     0x1020
 807 #define RF_CSR_CFG0_REGID_AND_VALUE     FIELD32(0x00ffffff)
 808 #define RF_CSR_CFG0_BITWIDTH            FIELD32(0x1f000000)
 809 #define RF_CSR_CFG0_REG_VALUE_BW        FIELD32(0x1fffffff)
 810 #define RF_CSR_CFG0_STANDBYMODE         FIELD32(0x20000000)
 811 #define RF_CSR_CFG0_SEL                 FIELD32(0x40000000)
 812 #define RF_CSR_CFG0_BUSY                FIELD32(0x80000000)
 813
 814 /*
 815  * RF_CSR_CFG1: RF control register
 816  * REGID_AND_VALUE: Register value to program into RF
 817  * RFGAP: Gap between BB_CONTROL_RF and RF_LE
 818  *        0: 3 system clock cycle (37.5usec)
 819  *        1: 5 system clock cycle (62.5usec)
 820  */
 821 #define RF_CSR_CFG1                     0x1024
 822 #define RF_CSR_CFG1_REGID_AND_VALUE     FIELD32(0x00ffffff)
 823 #define RF_CSR_CFG1_RFGAP               FIELD32(0x1f000000)
 824
 825 /*
 826  * RF_CSR_CFG2: RF control register
 827  * VALUE: Register value to program into RF
 828  */
 829 #define RF_CSR_CFG2                     0x1028
 830 #define RF_CSR_CFG2_VALUE               FIELD32(0x00ffffff)
 831
 832 /*
 833  * LED_CFG: LED control
 834  * ON_PERIOD: LED active time (ms) during TX (only used for LED mode 1)
 835  * OFF_PERIOD: LED inactive time (ms) during TX (only used for LED mode 1)
 836  * SLOW_BLINK_PERIOD: LED blink interval in seconds (only used for LED mode 2)
 837  * color LED's:
 838  *   0: off
 839  *   1: blinking upon TX2
 840  *   2: periodic slow blinking
 841  *   3: always on
 842  * LED polarity:
 843  *   0: active low
 844  *   1: active high
 845  */
 846 #define LED_CFG                         0x102c
 847 #define LED_CFG_ON_PERIOD               FIELD32(0x000000ff)
 848 #define LED_CFG_OFF_PERIOD              FIELD32(0x0000ff00)
 849 #define LED_CFG_SLOW_BLINK_PERIOD       FIELD32(0x003f0000)
 850 #define LED_CFG_R_LED_MODE              FIELD32(0x03000000)
 851 #define LED_CFG_G_LED_MODE              FIELD32(0x0c000000)
 852 #define LED_CFG_Y_LED_MODE              FIELD32(0x30000000)
 853 #define LED_CFG_LED_POLAR               FIELD32(0x40000000)
 854
 855 /*
 856  * AMPDU_BA_WINSIZE: Force BlockAck window size
 857  * FORCE_WINSIZE_ENABLE:
 858  *   0: Disable forcing of BlockAck window size
 859  *   1: Enable forcing of BlockAck window size, overwrites values BlockAck
 860  *      window size values in the TXWI
 861  * FORCE_WINSIZE: BlockAck window size
 862  */
 863 #define AMPDU_BA_WINSIZE                0x1040
 864 #define AMPDU_BA_WINSIZE_FORCE_WINSIZE_ENABLE FIELD32(0x00000020)
 865 #define AMPDU_BA_WINSIZE_FORCE_WINSIZE  FIELD32(0x0000001f)
 866
 867 /*
 868  * XIFS_TIME_CFG: MAC timing
 869  * CCKM_SIFS_TIME: unit 1us. Applied after CCK RX/TX
 870  * OFDM_SIFS_TIME: unit 1us. Applied after OFDM RX/TX
 871  * OFDM_XIFS_TIME: unit 1us. Applied after OFDM RX
 872  *      when MAC doesn't reference BBP signal BBRXEND
 873  * EIFS: unit 1us
 874  * BB_RXEND_ENABLE: reference RXEND signal to begin XIFS defer
 875  *
 876  */
 877 #define XIFS_TIME_CFG                   0x1100
 878 #define XIFS_TIME_CFG_CCKM_SIFS_TIME    FIELD32(0x000000ff)
 879 #define XIFS_TIME_CFG_OFDM_SIFS_TIME    FIELD32(0x0000ff00)
 880 #define XIFS_TIME_CFG_OFDM_XIFS_TIME    FIELD32(0x000f0000)
 881 #define XIFS_TIME_CFG_EIFS              FIELD32(0x1ff00000)
 882 #define XIFS_TIME_CFG_BB_RXEND_ENABLE   FIELD32(0x20000000)
 883
 884 /*
 885  * BKOFF_SLOT_CFG:
 886  */
 887 #define BKOFF_SLOT_CFG                  0x1104
 888 #define BKOFF_SLOT_CFG_SLOT_TIME        FIELD32(0x000000ff)
 889 #define BKOFF_SLOT_CFG_CC_DELAY_TIME    FIELD32(0x0000ff00)
 890
 891 /*
 892  * NAV_TIME_CFG:
 893  */
 894 #define NAV_TIME_CFG                    0x1108
 895 #define NAV_TIME_CFG_SIFS               FIELD32(0x000000ff)
 896 #define NAV_TIME_CFG_SLOT_TIME          FIELD32(0x0000ff00)
 897 #define NAV_TIME_CFG_EIFS               FIELD32(0x01ff0000)
 898 #define NAV_TIME_ZERO_SIFS              FIELD32(0x02000000)
 899
 900 /*
 901  * CH_TIME_CFG: count as channel busy
 902  * EIFS_BUSY: Count EIFS as channel busy
 903  * NAV_BUSY: Count NAS as channel busy
 904  * RX_BUSY: Count RX as channel busy
 905  * TX_BUSY: Count TX as channel busy
 906  * TMR_EN: Enable channel statistics timer
 907  */
 908 #define CH_TIME_CFG                     0x110c
 909 #define CH_TIME_CFG_EIFS_BUSY           FIELD32(0x00000010)
 910 #define CH_TIME_CFG_NAV_BUSY            FIELD32(0x00000008)
 911 #define CH_TIME_CFG_RX_BUSY             FIELD32(0x00000004)
 912 #define CH_TIME_CFG_TX_BUSY             FIELD32(0x00000002)
 913 #define CH_TIME_CFG_TMR_EN              FIELD32(0x00000001)
 914
 915 /*
 916  * PBF_LIFE_TIMER: TX/RX MPDU timestamp timer (free run) Unit: 1us
 917  */
 918 #define PBF_LIFE_TIMER                  0x1110
 919
 920 /*
 921  * BCN_TIME_CFG:
 922  * BEACON_INTERVAL: in unit of 1/16 TU
 923  * TSF_TICKING: Enable TSF auto counting
 924  * TSF_SYNC: Enable TSF sync, 00: disable, 01: infra mode, 10: ad-hoc mode
 925  * BEACON_GEN: Enable beacon generator
 926  */
 927 #define BCN_TIME_CFG                    0x1114
 928 #define BCN_TIME_CFG_BEACON_INTERVAL    FIELD32(0x0000ffff)
 929 #define BCN_TIME_CFG_TSF_TICKING        FIELD32(0x00010000)
 930 #define BCN_TIME_CFG_TSF_SYNC           FIELD32(0x00060000)
 931 #define BCN_TIME_CFG_TBTT_ENABLE        FIELD32(0x00080000)
 932 #define BCN_TIME_CFG_BEACON_GEN         FIELD32(0x00100000)
 933 #define BCN_TIME_CFG_TX_TIME_COMPENSATE FIELD32(0xf0000000)
 934
 935 /*
 936  * TBTT_SYNC_CFG:
 937  * BCN_AIFSN: Beacon AIFSN after TBTT interrupt in slots
 938  * BCN_CWMIN: Beacon CWMin after TBTT interrupt in slots
 939  */
 940 #define TBTT_SYNC_CFG                   0x1118
 941 #define TBTT_SYNC_CFG_TBTT_ADJUST       FIELD32(0x000000ff)
 942 #define TBTT_SYNC_CFG_BCN_EXP_WIN       FIELD32(0x0000ff00)
 943 #define TBTT_SYNC_CFG_BCN_AIFSN         FIELD32(0x000f0000)
 944 #define TBTT_SYNC_CFG_BCN_CWMIN         FIELD32(0x00f00000)
 945
 946 /*
 947  * TSF_TIMER_DW0: Local lsb TSF timer, read-only
 948  */
 949 #define TSF_TIMER_DW0                   0x111c
 950 #define TSF_TIMER_DW0_LOW_WORD          FIELD32(0xffffffff)
 951
 952 /*
 953  * TSF_TIMER_DW1: Local msb TSF timer, read-only
 954  */
 955 #define TSF_TIMER_DW1                   0x1120
 956 #define TSF_TIMER_DW1_HIGH_WORD         FIELD32(0xffffffff)
 957
 958 /*
 959  * TBTT_TIMER: TImer remains till next TBTT, read-only
 960  */
 961 #define TBTT_TIMER                      0x1124
 962
 963 /*
 964  * INT_TIMER_CFG: timer configuration
 965  * PRE_TBTT_TIMER: leadtime to tbtt for pretbtt interrupt in units of 1/16 TU
 966  * GP_TIMER: period of general purpose timer in units of 1/16 TU
 967  */
 968 #define INT_TIMER_CFG                   0x1128
 969 #define INT_TIMER_CFG_PRE_TBTT_TIMER    FIELD32(0x0000ffff)
 970 #define INT_TIMER_CFG_GP_TIMER          FIELD32(0xffff0000)
 971
 972 /*
 973  * INT_TIMER_EN: GP-timer and pre-tbtt Int enable
 974  */
 975 #define INT_TIMER_EN                    0x112c
 976 #define INT_TIMER_EN_PRE_TBTT_TIMER     FIELD32(0x00000001)
 977 #define INT_TIMER_EN_GP_TIMER           FIELD32(0x00000002)
 978
 979 /*
 980  * CH_IDLE_STA: channel idle time (in us)
 981  */
 982 #define CH_IDLE_STA                     0x1130
 983
 984 /*
 985  * CH_BUSY_STA: channel busy time on primary channel (in us)
 986  */
 987 #define CH_BUSY_STA                     0x1134
 988
 989 /*
 990  * CH_BUSY_STA_SEC: channel busy time on secondary channel in HT40 mode (in us)
 991  */
 992 #define CH_BUSY_STA_SEC                 0x1138
 993
 994 /*
 995  * MAC_STATUS_CFG:
 996  * BBP_RF_BUSY: When set to 0, BBP and RF are stable.
 997  *      if 1 or higher one of the 2 registers is busy.
 998  */
 999 #define MAC_STATUS_CFG                  0x1200
1000 #define MAC_STATUS_CFG_BBP_RF_BUSY      FIELD32(0x00000003)
1001
1002 /*
1003  * PWR_PIN_CFG:
1004  */
1005 #define PWR_PIN_CFG                     0x1204
1006
1007 /*
1008  * AUTOWAKEUP_CFG: Manual power control / status register
1009  * TBCN_BEFORE_WAKE: ForceWake has high privilege than PutToSleep when both set
1010  * AUTOWAKE: 0:sleep, 1:awake
1011  */
1012 #define AUTOWAKEUP_CFG                  0x1208
1013 #define AUTOWAKEUP_CFG_AUTO_LEAD_TIME   FIELD32(0x000000ff)
1014 #define AUTOWAKEUP_CFG_TBCN_BEFORE_WAKE FIELD32(0x00007f00)
1015 #define AUTOWAKEUP_CFG_AUTOWAKE         FIELD32(0x00008000)
1016
1017 /*
1018  * EDCA_AC0_CFG:
1019  */
1020 #define EDCA_AC0_CFG                    0x1300
1021 #define EDCA_AC0_CFG_TX_OP              FIELD32(0x000000ff)
1022 #define EDCA_AC0_CFG_AIFSN              FIELD32(0x00000f00)
1023 #define EDCA_AC0_CFG_CWMIN              FIELD32(0x0000f000)
1024 #define EDCA_AC0_CFG_CWMAX              FIELD32(0x000f0000)
1025
1026 /*
1027  * EDCA_AC1_CFG:
1028  */
1029 #define EDCA_AC1_CFG                    0x1304
1030 #define EDCA_AC1_CFG_TX_OP              FIELD32(0x000000ff)
1031 #define EDCA_AC1_CFG_AIFSN              FIELD32(0x00000f00)
1032 #define EDCA_AC1_CFG_CWMIN              FIELD32(0x0000f000)
1033 #define EDCA_AC1_CFG_CWMAX              FIELD32(0x000f0000)
1034
1035 /*
1036  * EDCA_AC2_CFG:
1037  */
1038 #define EDCA_AC2_CFG                    0x1308
1039 #define EDCA_AC2_CFG_TX_OP              FIELD32(0x000000ff)
1040 #define EDCA_AC2_CFG_AIFSN              FIELD32(0x00000f00)
1041 #define EDCA_AC2_CFG_CWMIN              FIELD32(0x0000f000)
1042 #define EDCA_AC2_CFG_CWMAX              FIELD32(0x000f0000)
1043
1044 /*
1045  * EDCA_AC3_CFG:
1046  */
1047 #define EDCA_AC3_CFG                    0x130c
1048 #define EDCA_AC3_CFG_TX_OP              FIELD32(0x000000ff)
1049 #define EDCA_AC3_CFG_AIFSN              FIELD32(0x00000f00)
1050 #define EDCA_AC3_CFG_CWMIN              FIELD32(0x0000f000)
1051 #define EDCA_AC3_CFG_CWMAX              FIELD32(0x000f0000)
1052
1053 /*
1054  * EDCA_TID_AC_MAP:
1055  */
1056 #define EDCA_TID_AC_MAP                 0x1310
1057
1058 /*
1059  * TX_PWR_CFG:
1060  */
1061 #define TX_PWR_CFG_RATE0                FIELD32(0x0000000f)
1062 #define TX_PWR_CFG_RATE1                FIELD32(0x000000f0)
1063 #define TX_PWR_CFG_RATE2                FIELD32(0x00000f00)
1064 #define TX_PWR_CFG_RATE3                FIELD32(0x0000f000)
1065 #define TX_PWR_CFG_RATE4                FIELD32(0x000f0000)
1066 #define TX_PWR_CFG_RATE5                FIELD32(0x00f00000)
1067 #define TX_PWR_CFG_RATE6                FIELD32(0x0f000000)
1068 #define TX_PWR_CFG_RATE7                FIELD32(0xf0000000)
1069
1070 /*
1071  * TX_PWR_CFG_0:
1072  */
1073 #define TX_PWR_CFG_0                    0x1314
1074 #define TX_PWR_CFG_0_1MBS               FIELD32(0x0000000f)
1075 #define TX_PWR_CFG_0_2MBS               FIELD32(0x000000f0)
1076 #define TX_PWR_CFG_0_55MBS              FIELD32(0x00000f00)
1077 #define TX_PWR_CFG_0_11MBS              FIELD32(0x0000f000)
1078 #define TX_PWR_CFG_0_6MBS               FIELD32(0x000f0000)
1079 #define TX_PWR_CFG_0_9MBS               FIELD32(0x00f00000)
1080 #define TX_PWR_CFG_0_12MBS              FIELD32(0x0f000000)
1081 #define TX_PWR_CFG_0_18MBS              FIELD32(0xf0000000)
1082
1083 /*
1084  * TX_PWR_CFG_1:
1085  */
1086 #define TX_PWR_CFG_1                    0x1318
1087 #define TX_PWR_CFG_1_24MBS              FIELD32(0x0000000f)
1088 #define TX_PWR_CFG_1_36MBS              FIELD32(0x000000f0)
1089 #define TX_PWR_CFG_1_48MBS              FIELD32(0x00000f00)
1090 #define TX_PWR_CFG_1_54MBS              FIELD32(0x0000f000)
1091 #define TX_PWR_CFG_1_MCS0               FIELD32(0x000f0000)
1092 #define TX_PWR_CFG_1_MCS1               FIELD32(0x00f00000)
1093 #define TX_PWR_CFG_1_MCS2               FIELD32(0x0f000000)
1094 #define TX_PWR_CFG_1_MCS3               FIELD32(0xf0000000)
1095
1096 /*
1097  * TX_PWR_CFG_2:
1098  */
1099 #define TX_PWR_CFG_2                    0x131c
1100 #define TX_PWR_CFG_2_MCS4               FIELD32(0x0000000f)
1101 #define TX_PWR_CFG_2_MCS5               FIELD32(0x000000f0)
1102 #define TX_PWR_CFG_2_MCS6               FIELD32(0x00000f00)
1103 #define TX_PWR_CFG_2_MCS7               FIELD32(0x0000f000)
1104 #define TX_PWR_CFG_2_MCS8               FIELD32(0x000f0000)
1105 #define TX_PWR_CFG_2_MCS9               FIELD32(0x00f00000)
1106 #define TX_PWR_CFG_2_MCS10              FIELD32(0x0f000000)
1107 #define TX_PWR_CFG_2_MCS11              FIELD32(0xf0000000)
1108
1109 /*
1110  * TX_PWR_CFG_3:
1111  */
1112 #define TX_PWR_CFG_3                    0x1320
1113 #define TX_PWR_CFG_3_MCS12              FIELD32(0x0000000f)
1114 #define TX_PWR_CFG_3_MCS13              FIELD32(0x000000f0)
1115 #define TX_PWR_CFG_3_MCS14              FIELD32(0x00000f00)
1116 #define TX_PWR_CFG_3_MCS15              FIELD32(0x0000f000)
1117 #define TX_PWR_CFG_3_UKNOWN1            FIELD32(0x000f0000)
1118 #define TX_PWR_CFG_3_UKNOWN2            FIELD32(0x00f00000)
1119 #define TX_PWR_CFG_3_UKNOWN3            FIELD32(0x0f000000)
1120 #define TX_PWR_CFG_3_UKNOWN4            FIELD32(0xf0000000)
1121
1122 /*
1123  * TX_PWR_CFG_4:
1124  */
1125 #define TX_PWR_CFG_4                    0x1324
1126 #define TX_PWR_CFG_4_UKNOWN5            FIELD32(0x0000000f)
1127 #define TX_PWR_CFG_4_UKNOWN6            FIELD32(0x000000f0)
1128 #define TX_PWR_CFG_4_UKNOWN7            FIELD32(0x00000f00)
1129 #define TX_PWR_CFG_4_UKNOWN8            FIELD32(0x0000f000)
1130
1131 /*
1132  * TX_PIN_CFG:
1133  */
1134 #define TX_PIN_CFG                      0x1328
1135 #define TX_PIN_CFG_PA_PE_DISABLE        0xfcfffff0
1136 #define TX_PIN_CFG_PA_PE_A0_EN          FIELD32(0x00000001)
1137 #define TX_PIN_CFG_PA_PE_G0_EN          FIELD32(0x00000002)
1138 #define TX_PIN_CFG_PA_PE_A1_EN          FIELD32(0x00000004)
1139 #define TX_PIN_CFG_PA_PE_G1_EN          FIELD32(0x00000008)
1140 #define TX_PIN_CFG_PA_PE_A0_POL         FIELD32(0x00000010)
1141 #define TX_PIN_CFG_PA_PE_G0_POL         FIELD32(0x00000020)
1142 #define TX_PIN_CFG_PA_PE_A1_POL         FIELD32(0x00000040)
1143 #define TX_PIN_CFG_PA_PE_G1_POL         FIELD32(0x00000080)
1144 #define TX_PIN_CFG_LNA_PE_A0_EN         FIELD32(0x00000100)
1145 #define TX_PIN_CFG_LNA_PE_G0_EN         FIELD32(0x00000200)
1146 #define TX_PIN_CFG_LNA_PE_A1_EN         FIELD32(0x00000400)
1147 #define TX_PIN_CFG_LNA_PE_G1_EN         FIELD32(0x00000800)
1148 #define TX_PIN_CFG_LNA_PE_A0_POL        FIELD32(0x00001000)
1149 #define TX_PIN_CFG_LNA_PE_G0_POL        FIELD32(0x00002000)
1150 #define TX_PIN_CFG_LNA_PE_A1_POL        FIELD32(0x00004000)
1151 #define TX_PIN_CFG_LNA_PE_G1_POL        FIELD32(0x00008000)
1152 #define TX_PIN_CFG_RFTR_EN              FIELD32(0x00010000)
1153 #define TX_PIN_CFG_RFTR_POL             FIELD32(0x00020000)
1154 #define TX_PIN_CFG_TRSW_EN              FIELD32(0x00040000)
1155 #define TX_PIN_CFG_TRSW_POL             FIELD32(0x00080000)
1156 #define TX_PIN_CFG_PA_PE_A2_EN          FIELD32(0x01000000)
1157 #define TX_PIN_CFG_PA_PE_G2_EN          FIELD32(0x02000000)
1158 #define TX_PIN_CFG_PA_PE_A2_POL         FIELD32(0x04000000)
1159 #define TX_PIN_CFG_PA_PE_G2_POL         FIELD32(0x08000000)
1160 #define TX_PIN_CFG_LNA_PE_A2_EN         FIELD32(0x10000000)
1161 #define TX_PIN_CFG_LNA_PE_G2_EN         FIELD32(0x20000000)
1162 #define TX_PIN_CFG_LNA_PE_A2_POL        FIELD32(0x40000000)
1163 #define TX_PIN_CFG_LNA_PE_G2_POL        FIELD32(0x80000000)
1164
1165 /*
1166  * TX_BAND_CFG: 0x1 use upper 20MHz, 0x0 use lower 20MHz
1167  */
1168 #define TX_BAND_CFG                     0x132c
1169 #define TX_BAND_CFG_HT40_MINUS          FIELD32(0x00000001)
1170 #define TX_BAND_CFG_A                   FIELD32(0x00000002)
1171 #define TX_BAND_CFG_BG                  FIELD32(0x00000004)
1172
1173 /*
1174  * TX_SW_CFG0:
1175  */
1176 #define TX_SW_CFG0                      0x1330
1177
1178 /*
1179  * TX_SW_CFG1:
1180  */
1181 #define TX_SW_CFG1                      0x1334
1182
1183 /*
1184  * TX_SW_CFG2:
1185  */
1186 #define TX_SW_CFG2                      0x1338
1187
1188 /*
1189  * TXOP_THRES_CFG:
1190  */
1191 #define TXOP_THRES_CFG                  0x133c
1192
1193 /*
1194  * TXOP_CTRL_CFG:
1195  * TIMEOUT_TRUN_EN: Enable/Disable TXOP timeout truncation
1196  * AC_TRUN_EN: Enable/Disable truncation for AC change
1197  * TXRATEGRP_TRUN_EN: Enable/Disable truncation for TX rate group change
1198  * USER_MODE_TRUN_EN: Enable/Disable truncation for user TXOP mode
1199  * MIMO_PS_TRUN_EN: Enable/Disable truncation for MIMO PS RTS/CTS
1200  * RESERVED_TRUN_EN: Reserved
1201  * LSIG_TXOP_EN: Enable/Disable L-SIG TXOP protection
1202  * EXT_CCA_EN: Enable/Disable extension channel CCA reference (Defer 40Mhz
1203  *             transmissions if extension CCA is clear).
1204  * EXT_CCA_DLY: Extension CCA signal delay time (unit: us)
1205  * EXT_CWMIN: CwMin for extension channel backoff
1206  *            0: Disabled
1207  *
1208  */
1209 #define TXOP_CTRL_CFG                   0x1340
1210 #define TXOP_CTRL_CFG_TIMEOUT_TRUN_EN   FIELD32(0x00000001)
1211 #define TXOP_CTRL_CFG_AC_TRUN_EN        FIELD32(0x00000002)
1212 #define TXOP_CTRL_CFG_TXRATEGRP_TRUN_EN FIELD32(0x00000004)
1213 #define TXOP_CTRL_CFG_USER_MODE_TRUN_EN FIELD32(0x00000008)
1214 #define TXOP_CTRL_CFG_MIMO_PS_TRUN_EN   FIELD32(0x00000010)
1215 #define TXOP_CTRL_CFG_RESERVED_TRUN_EN  FIELD32(0x00000020)
1216 #define TXOP_CTRL_CFG_LSIG_TXOP_EN      FIELD32(0x00000040)
1217 #define TXOP_CTRL_CFG_EXT_CCA_EN        FIELD32(0x00000080)
1218 #define TXOP_CTRL_CFG_EXT_CCA_DLY       FIELD32(0x0000ff00)
1219 #define TXOP_CTRL_CFG_EXT_CWMIN         FIELD32(0x000f0000)
1220
1221 /*
1222  * TX_RTS_CFG:
1223  * RTS_THRES: unit:byte
1224  * RTS_FBK_EN: enable rts rate fallback
1225  */
1226 #define TX_RTS_CFG                      0x1344
1227 #define TX_RTS_CFG_AUTO_RTS_RETRY_LIMIT FIELD32(0x000000ff)
1228 #define TX_RTS_CFG_RTS_THRES            FIELD32(0x00ffff00)
1229 #define TX_RTS_CFG_RTS_FBK_EN           FIELD32(0x01000000)
1230
1231 /*
1232  * TX_TIMEOUT_CFG:
1233  * MPDU_LIFETIME: expiration time = 2^(9+MPDU LIFE TIME) us
1234  * RX_ACK_TIMEOUT: unit:slot. Used for TX procedure
1235  * TX_OP_TIMEOUT: TXOP timeout value for TXOP truncation.
1236  *                it is recommended that:
1237  *                (SLOT_TIME) > (TX_OP_TIMEOUT) > (RX_ACK_TIMEOUT)
1238  */
1239 #define TX_TIMEOUT_CFG                  0x1348
1240 #define TX_TIMEOUT_CFG_MPDU_LIFETIME    FIELD32(0x000000f0)
1241 #define TX_TIMEOUT_CFG_RX_ACK_TIMEOUT   FIELD32(0x0000ff00)
1242 #define TX_TIMEOUT_CFG_TX_OP_TIMEOUT    FIELD32(0x00ff0000)
1243
1244 /*
1245  * TX_RTY_CFG:
1246  * SHORT_RTY_LIMIT: short retry limit
1247  * LONG_RTY_LIMIT: long retry limit
1248  * LONG_RTY_THRE: Long retry threshoold
1249  * NON_AGG_RTY_MODE: Non-Aggregate MPDU retry mode
1250  *                   0:expired by retry limit, 1: expired by mpdu life timer
1251  * AGG_RTY_MODE: Aggregate MPDU retry mode
1252  *               0:expired by retry limit, 1: expired by mpdu life timer
1253  * TX_AUTO_FB_ENABLE: Tx retry PHY rate auto fallback enable
1254  */
1255 #define TX_RTY_CFG                      0x134c
1256 #define TX_RTY_CFG_SHORT_RTY_LIMIT      FIELD32(0x000000ff)
1257 #define TX_RTY_CFG_LONG_RTY_LIMIT       FIELD32(0x0000ff00)
1258 #define TX_RTY_CFG_LONG_RTY_THRE        FIELD32(0x0fff0000)
1259 #define TX_RTY_CFG_NON_AGG_RTY_MODE     FIELD32(0x10000000)
1260 #define TX_RTY_CFG_AGG_RTY_MODE         FIELD32(0x20000000)
1261 #define TX_RTY_CFG_TX_AUTO_FB_ENABLE    FIELD32(0x40000000)
1262
1263 /*
1264  * TX_LINK_CFG:
1265  * REMOTE_MFB_LIFETIME: remote MFB life time. unit: 32us
1266  * MFB_ENABLE: TX apply remote MFB 1:enable
1267  * REMOTE_UMFS_ENABLE: remote unsolicit  MFB enable
1268  *                     0: not apply remote remote unsolicit (MFS=7)
1269  * TX_MRQ_EN: MCS request TX enable
1270  * TX_RDG_EN: RDG TX enable
1271  * TX_CF_ACK_EN: Piggyback CF-ACK enable
1272  * REMOTE_MFB: remote MCS feedback
1273  * REMOTE_MFS: remote MCS feedback sequence number
1274  */
1275 #define TX_LINK_CFG                     0x1350
1276 #define TX_LINK_CFG_REMOTE_MFB_LIFETIME FIELD32(0x000000ff)
1277 #define TX_LINK_CFG_MFB_ENABLE          FIELD32(0x00000100)
1278 #define TX_LINK_CFG_REMOTE_UMFS_ENABLE  FIELD32(0x00000200)
1279 #define TX_LINK_CFG_TX_MRQ_EN           FIELD32(0x00000400)
1280 #define TX_LINK_CFG_TX_RDG_EN           FIELD32(0x00000800)
1281 #define TX_LINK_CFG_TX_CF_ACK_EN        FIELD32(0x00001000)
1282 #define TX_LINK_CFG_REMOTE_MFB          FIELD32(0x00ff0000)
1283 #define TX_LINK_CFG_REMOTE_MFS          FIELD32(0xff000000)
1284
1285 /*
1286  * HT_FBK_CFG0:
1287  */
1288 #define HT_FBK_CFG0                     0x1354
1289 #define HT_FBK_CFG0_HTMCS0FBK           FIELD32(0x0000000f)
1290 #define HT_FBK_CFG0_HTMCS1FBK           FIELD32(0x000000f0)
1291 #define HT_FBK_CFG0_HTMCS2FBK           FIELD32(0x00000f00)
1292 #define HT_FBK_CFG0_HTMCS3FBK           FIELD32(0x0000f000)
1293 #define HT_FBK_CFG0_HTMCS4FBK           FIELD32(0x000f0000)
1294 #define HT_FBK_CFG0_HTMCS5FBK           FIELD32(0x00f00000)
1295 #define HT_FBK_CFG0_HTMCS6FBK           FIELD32(0x0f000000)
1296 #define HT_FBK_CFG0_HTMCS7FBK           FIELD32(0xf0000000)
1297
1298 /*
1299  * HT_FBK_CFG1:
1300  */
1301 #define HT_FBK_CFG1                     0x1358
1302 #define HT_FBK_CFG1_HTMCS8FBK           FIELD32(0x0000000f)
1303 #define HT_FBK_CFG1_HTMCS9FBK           FIELD32(0x000000f0)
1304 #define HT_FBK_CFG1_HTMCS10FBK          FIELD32(0x00000f00)
1305 #define HT_FBK_CFG1_HTMCS11FBK          FIELD32(0x0000f000)
1306 #define HT_FBK_CFG1_HTMCS12FBK          FIELD32(0x000f0000)
1307 #define HT_FBK_CFG1_HTMCS13FBK          FIELD32(0x00f00000)
1308 #define HT_FBK_CFG1_HTMCS14FBK          FIELD32(0x0f000000)
1309 #define HT_FBK_CFG1_HTMCS15FBK          FIELD32(0xf0000000)
1310
1311 /*
1312  * LG_FBK_CFG0:
1313  */
1314 #define LG_FBK_CFG0                     0x135c
1315 #define LG_FBK_CFG0_OFDMMCS0FBK         FIELD32(0x0000000f)
1316 #define LG_FBK_CFG0_OFDMMCS1FBK         FIELD32(0x000000f0)
1317 #define LG_FBK_CFG0_OFDMMCS2FBK         FIELD32(0x00000f00)
1318 #define LG_FBK_CFG0_OFDMMCS3FBK         FIELD32(0x0000f000)
1319 #define LG_FBK_CFG0_OFDMMCS4FBK         FIELD32(0x000f0000)
1320 #define LG_FBK_CFG0_OFDMMCS5FBK         FIELD32(0x00f00000)
1321 #define LG_FBK_CFG0_OFDMMCS6FBK         FIELD32(0x0f000000)
1322 #define LG_FBK_CFG0_OFDMMCS7FBK         FIELD32(0xf0000000)
1323
1324 /*
1325  * LG_FBK_CFG1:
1326  */
1327 #define LG_FBK_CFG1                     0x1360
1328 #define LG_FBK_CFG0_CCKMCS0FBK          FIELD32(0x0000000f)
1329 #define LG_FBK_CFG0_CCKMCS1FBK          FIELD32(0x000000f0)
1330 #define LG_FBK_CFG0_CCKMCS2FBK          FIELD32(0x00000f00)
1331 #define LG_FBK_CFG0_CCKMCS3FBK          FIELD32(0x0000f000)
1332
1333 /*
1334  * CCK_PROT_CFG: CCK Protection
1335  * PROTECT_RATE: Protection control frame rate for CCK TX(RTS/CTS/CFEnd)
1336  * PROTECT_CTRL: Protection control frame type for CCK TX
1337  *               0:none, 1:RTS/CTS, 2:CTS-to-self
1338  * PROTECT_NAV_SHORT: TXOP protection type for CCK TX with short NAV
1339  * PROTECT_NAV_LONG: TXOP protection type for CCK TX with long NAV
1340  * TX_OP_ALLOW_CCK: CCK TXOP allowance, 0:disallow
1341  * TX_OP_ALLOW_OFDM: CCK TXOP allowance, 0:disallow
1342  * TX_OP_ALLOW_MM20: CCK TXOP allowance, 0:disallow
1343  * TX_OP_ALLOW_MM40: CCK TXOP allowance, 0:disallow
1344  * TX_OP_ALLOW_GF20: CCK TXOP allowance, 0:disallow
1345  * TX_OP_ALLOW_GF40: CCK TXOP allowance, 0:disallow
1346  * RTS_TH_EN: RTS threshold enable on CCK TX
1347  */
1348 #define CCK_PROT_CFG                    0x1364
1349 #define CCK_PROT_CFG_PROTECT_RATE       FIELD32(0x0000ffff)
1350 #define CCK_PROT_CFG_PROTECT_CTRL       FIELD32(0x00030000)
1351 #define CCK_PROT_CFG_PROTECT_NAV_SHORT  FIELD32(0x00040000)
1352 #define CCK_PROT_CFG_PROTECT_NAV_LONG   FIELD32(0x00080000)
1353 #define CCK_PROT_CFG_TX_OP_ALLOW_CCK    FIELD32(0x00100000)
1354 #define CCK_PROT_CFG_TX_OP_ALLOW_OFDM   FIELD32(0x00200000)
1355 #define CCK_PROT_CFG_TX_OP_ALLOW_MM20   FIELD32(0x00400000)
1356 #define CCK_PROT_CFG_TX_OP_ALLOW_MM40   FIELD32(0x00800000)
1357 #define CCK_PROT_CFG_TX_OP_ALLOW_GF20   FIELD32(0x01000000)
1358 #define CCK_PROT_CFG_TX_OP_ALLOW_GF40   FIELD32(0x02000000)
1359 #define CCK_PROT_CFG_RTS_TH_EN          FIELD32(0x04000000)
1360
1361 /*
1362  * OFDM_PROT_CFG: OFDM Protection
1363  */
1364 #define OFDM_PROT_CFG                   0x1368
1365 #define OFDM_PROT_CFG_PROTECT_RATE      FIELD32(0x0000ffff)
1366 #define OFDM_PROT_CFG_PROTECT_CTRL      FIELD32(0x00030000)
1367 #define OFDM_PROT_CFG_PROTECT_NAV_SHORT FIELD32(0x00040000)
1368 #define OFDM_PROT_CFG_PROTECT_NAV_LONG  FIELD32(0x00080000)
1369 #define OFDM_PROT_CFG_TX_OP_ALLOW_CCK   FIELD32(0x00100000)
1370 #define OFDM_PROT_CFG_TX_OP_ALLOW_OFDM  FIELD32(0x00200000)
1371 #define OFDM_PROT_CFG_TX_OP_ALLOW_MM20  FIELD32(0x00400000)
1372 #define OFDM_PROT_CFG_TX_OP_ALLOW_MM40  FIELD32(0x00800000)
1373 #define OFDM_PROT_CFG_TX_OP_ALLOW_GF20  FIELD32(0x01000000)
1374 #define OFDM_PROT_CFG_TX_OP_ALLOW_GF40  FIELD32(0x02000000)
1375 #define OFDM_PROT_CFG_RTS_TH_EN         FIELD32(0x04000000)
1376
1377 /*
1378  * MM20_PROT_CFG: MM20 Protection
1379  */
1380 #define MM20_PROT_CFG                   0x136c
1381 #define MM20_PROT_CFG_PROTECT_RATE      FIELD32(0x0000ffff)
1382 #define MM20_PROT_CFG_PROTECT_CTRL      FIELD32(0x00030000)
1383 #define MM20_PROT_CFG_PROTECT_NAV_SHORT FIELD32(0x00040000)
1384 #define MM20_PROT_CFG_PROTECT_NAV_LONG  FIELD32(0x00080000)
1385 #define MM20_PROT_CFG_TX_OP_ALLOW_CCK   FIELD32(0x00100000)
1386 #define MM20_PROT_CFG_TX_OP_ALLOW_OFDM  FIELD32(0x00200000)
1387 #define MM20_PROT_CFG_TX_OP_ALLOW_MM20  FIELD32(0x00400000)
1388 #define MM20_PROT_CFG_TX_OP_ALLOW_MM40  FIELD32(0x00800000)
1389 #define MM20_PROT_CFG_TX_OP_ALLOW_GF20  FIELD32(0x01000000)
1390 #define MM20_PROT_CFG_TX_OP_ALLOW_GF40  FIELD32(0x02000000)
1391 #define MM20_PROT_CFG_RTS_TH_EN         FIELD32(0x04000000)
1392
1393 /*
1394  * MM40_PROT_CFG: MM40 Protection
1395  */
1396 #define MM40_PROT_CFG                   0x1370
1397 #define MM40_PROT_CFG_PROTECT_RATE      FIELD32(0x0000ffff)
1398 #define MM40_PROT_CFG_PROTECT_CTRL      FIELD32(0x00030000)
1399 #define MM40_PROT_CFG_PROTECT_NAV_SHORT FIELD32(0x00040000)
1400 #define MM40_PROT_CFG_PROTECT_NAV_LONG  FIELD32(0x00080000)
1401 #define MM40_PROT_CFG_TX_OP_ALLOW_CCK   FIELD32(0x00100000)
1402 #define MM40_PROT_CFG_TX_OP_ALLOW_OFDM  FIELD32(0x00200000)
1403 #define MM40_PROT_CFG_TX_OP_ALLOW_MM20  FIELD32(0x00400000)
1404 #define MM40_PROT_CFG_TX_OP_ALLOW_MM40  FIELD32(0x00800000)
1405 #define MM40_PROT_CFG_TX_OP_ALLOW_GF20  FIELD32(0x01000000)
1406 #define MM40_PROT_CFG_TX_OP_ALLOW_GF40  FIELD32(0x02000000)
1407 #define MM40_PROT_CFG_RTS_TH_EN         FIELD32(0x04000000)
1408
1409 /*
1410  * GF20_PROT_CFG: GF20 Protection
1411  */
1412 #define GF20_PROT_CFG                   0x1374
1413 #define GF20_PROT_CFG_PROTECT_RATE      FIELD32(0x0000ffff)
1414 #define GF20_PROT_CFG_PROTECT_CTRL      FIELD32(0x00030000)
1415 #define GF20_PROT_CFG_PROTECT_NAV_SHORT FIELD32(0x00040000)
1416 #define GF20_PROT_CFG_PROTECT_NAV_LONG  FIELD32(0x00080000)
1417 #define GF20_PROT_CFG_TX_OP_ALLOW_CCK   FIELD32(0x00100000)
1418 #define GF20_PROT_CFG_TX_OP_ALLOW_OFDM  FIELD32(0x00200000)
1419 #define GF20_PROT_CFG_TX_OP_ALLOW_MM20  FIELD32(0x00400000)
1420 #define GF20_PROT_CFG_TX_OP_ALLOW_MM40  FIELD32(0x00800000)
1421 #define GF20_PROT_CFG_TX_OP_ALLOW_GF20  FIELD32(0x01000000)
1422 #define GF20_PROT_CFG_TX_OP_ALLOW_GF40  FIELD32(0x02000000)
1423 #define GF20_PROT_CFG_RTS_TH_EN         FIELD32(0x04000000)
1424
1425 /*
1426  * GF40_PROT_CFG: GF40 Protection
1427  */
1428 #define GF40_PROT_CFG                   0x1378
1429 #define GF40_PROT_CFG_PROTECT_RATE      FIELD32(0x0000ffff)
1430 #define GF40_PROT_CFG_PROTECT_CTRL      FIELD32(0x00030000)
1431 #define GF40_PROT_CFG_PROTECT_NAV_SHORT FIELD32(0x00040000)
1432 #define GF40_PROT_CFG_PROTECT_NAV_LONG  FIELD32(0x00080000)
1433 #define GF40_PROT_CFG_TX_OP_ALLOW_CCK   FIELD32(0x00100000)
1434 #define GF40_PROT_CFG_TX_OP_ALLOW_OFDM  FIELD32(0x00200000)
1435 #define GF40_PROT_CFG_TX_OP_ALLOW_MM20  FIELD32(0x00400000)
1436 #define GF40_PROT_CFG_TX_OP_ALLOW_MM40  FIELD32(0x00800000)
1437 #define GF40_PROT_CFG_TX_OP_ALLOW_GF20  FIELD32(0x01000000)
1438 #define GF40_PROT_CFG_TX_OP_ALLOW_GF40  FIELD32(0x02000000)
1439 #define GF40_PROT_CFG_RTS_TH_EN         FIELD32(0x04000000)
1440
1441 /*
1442  * EXP_CTS_TIME:
1443  */
1444 #define EXP_CTS_TIME                    0x137c
1445
1446 /*
1447  * EXP_ACK_TIME:
1448  */
1449 #define EXP_ACK_TIME                    0x1380
1450
1451 /*
1452  * RX_FILTER_CFG: RX configuration register.
1453  */
1454 #define RX_FILTER_CFG                   0x1400
1455 #define RX_FILTER_CFG_DROP_CRC_ERROR    FIELD32(0x00000001)
1456 #define RX_FILTER_CFG_DROP_PHY_ERROR    FIELD32(0x00000002)
1457 #define RX_FILTER_CFG_DROP_NOT_TO_ME    FIELD32(0x00000004)
1458 #define RX_FILTER_CFG_DROP_NOT_MY_BSSD  FIELD32(0x00000008)
1459 #define RX_FILTER_CFG_DROP_VER_ERROR    FIELD32(0x00000010)
1460 #define RX_FILTER_CFG_DROP_MULTICAST    FIELD32(0x00000020)
1461 #define RX_FILTER_CFG_DROP_BROADCAST    FIELD32(0x00000040)
1462 #define RX_FILTER_CFG_DROP_DUPLICATE    FIELD32(0x00000080)
1463 #define RX_FILTER_CFG_DROP_CF_END_ACK   FIELD32(0x00000100)
1464 #define RX_FILTER_CFG_DROP_CF_END       FIELD32(0x00000200)
1465 #define RX_FILTER_CFG_DROP_ACK          FIELD32(0x00000400)
1466 #define RX_FILTER_CFG_DROP_CTS          FIELD32(0x00000800)
1467 #define RX_FILTER_CFG_DROP_RTS          FIELD32(0x00001000)
1468 #define RX_FILTER_CFG_DROP_PSPOLL       FIELD32(0x00002000)
1469 #define RX_FILTER_CFG_DROP_BA           FIELD32(0x00004000)
1470 #define RX_FILTER_CFG_DROP_BAR          FIELD32(0x00008000)
1471 #define RX_FILTER_CFG_DROP_CNTL         FIELD32(0x00010000)
1472
1473 /*
1474  * AUTO_RSP_CFG:
1475  * AUTORESPONDER: 0: disable, 1: enable
1476  * BAC_ACK_POLICY: 0:long, 1:short preamble
1477  * CTS_40_MMODE: Response CTS 40MHz duplicate mode
1478  * CTS_40_MREF: Response CTS 40MHz duplicate mode
1479  * AR_PREAMBLE: Auto responder preamble 0:long, 1:short preamble
1480  * DUAL_CTS_EN: Power bit value in control frame
1481  * ACK_CTS_PSM_BIT:Power bit value in control frame
1482  */
1483 #define AUTO_RSP_CFG                    0x1404
1484 #define AUTO_RSP_CFG_AUTORESPONDER      FIELD32(0x00000001)
1485 #define AUTO_RSP_CFG_BAC_ACK_POLICY     FIELD32(0x00000002)
1486 #define AUTO_RSP_CFG_CTS_40_MMODE       FIELD32(0x00000004)
1487 #define AUTO_RSP_CFG_CTS_40_MREF        FIELD32(0x00000008)
1488 #define AUTO_RSP_CFG_AR_PREAMBLE        FIELD32(0x00000010)
1489 #define AUTO_RSP_CFG_DUAL_CTS_EN        FIELD32(0x00000040)
1490 #define AUTO_RSP_CFG_ACK_CTS_PSM_BIT    FIELD32(0x00000080)
1491
1492 /*
1493  * LEGACY_BASIC_RATE:
1494  */
1495 #define LEGACY_BASIC_RATE               0x1408
1496
1497 /*
1498  * HT_BASIC_RATE:
1499  */
1500 #define HT_BASIC_RATE                   0x140c
1501
1502 /*
1503  * HT_CTRL_CFG:
1504  */
1505 #define HT_CTRL_CFG                     0x1410
1506
1507 /*
1508  * SIFS_COST_CFG:
1509  */
1510 #define SIFS_COST_CFG                   0x1414
1511
1512 /*
1513  * RX_PARSER_CFG:
1514  * Set NAV for all received frames
1515  */
1516 #define RX_PARSER_CFG                   0x1418
1517
1518 /*
1519  * TX_SEC_CNT0:
1520  */
1521 #define TX_SEC_CNT0                     0x1500
1522
1523 /*
1524  * RX_SEC_CNT0:
1525  */
1526 #define RX_SEC_CNT0                     0x1504
1527
1528 /*
1529  * CCMP_FC_MUTE:
1530  */
1531 #define CCMP_FC_MUTE                    0x1508
1532
1533 /*
1534  * TXOP_HLDR_ADDR0:
1535  */
1536 #define TXOP_HLDR_ADDR0                 0x1600
1537
1538 /*
1539  * TXOP_HLDR_ADDR1:
1540  */
1541 #define TXOP_HLDR_ADDR1                 0x1604
1542
1543 /*
1544  * TXOP_HLDR_ET:
1545  */
1546 #define TXOP_HLDR_ET                    0x1608
1547
1548 /*
1549  * QOS_CFPOLL_RA_DW0:
1550  */
1551 #define QOS_CFPOLL_RA_DW0               0x160c
1552
1553 /*
1554  * QOS_CFPOLL_RA_DW1:
1555  */
1556 #define QOS_CFPOLL_RA_DW1               0x1610
1557
1558 /*
1559  * QOS_CFPOLL_QC:
1560  */
1561 #define QOS_CFPOLL_QC                   0x1614
1562
1563 /*
1564  * RX_STA_CNT0: RX PLCP error count & RX CRC error count
1565  */
1566 #define RX_STA_CNT0                     0x1700
1567 #define RX_STA_CNT0_CRC_ERR             FIELD32(0x0000ffff)
1568 #define RX_STA_CNT0_PHY_ERR             FIELD32(0xffff0000)
1569
1570 /*
1571  * RX_STA_CNT1: RX False CCA count & RX LONG frame count
1572  */
1573 #define RX_STA_CNT1                     0x1704
1574 #define RX_STA_CNT1_FALSE_CCA           FIELD32(0x0000ffff)
1575 #define RX_STA_CNT1_PLCP_ERR            FIELD32(0xffff0000)
1576
1577 /*
1578  * RX_STA_CNT2:
1579  */
1580 #define RX_STA_CNT2                     0x1708
1581 #define RX_STA_CNT2_RX_DUPLI_COUNT      FIELD32(0x0000ffff)
1582 #define RX_STA_CNT2_RX_FIFO_OVERFLOW    FIELD32(0xffff0000)
1583
1584 /*
1585  * TX_STA_CNT0: TX Beacon count
1586  */
1587 #define TX_STA_CNT0                     0x170c
1588 #define TX_STA_CNT0_TX_FAIL_COUNT       FIELD32(0x0000ffff)
1589 #define TX_STA_CNT0_TX_BEACON_COUNT     FIELD32(0xffff0000)
1590
1591 /*
1592  * TX_STA_CNT1: TX tx count
1593  */
1594 #define TX_STA_CNT1                     0x1710
1595 #define TX_STA_CNT1_TX_SUCCESS          FIELD32(0x0000ffff)
1596 #define TX_STA_CNT1_TX_RETRANSMIT       FIELD32(0xffff0000)
1597
1598 /*
1599  * TX_STA_CNT2: TX tx count
1600  */
1601 #define TX_STA_CNT2                     0x1714
1602 #define TX_STA_CNT2_TX_ZERO_LEN_COUNT   FIELD32(0x0000ffff)
1603 #define TX_STA_CNT2_TX_UNDER_FLOW_COUNT FIELD32(0xffff0000)
1604
1605 /*
1606  * TX_STA_FIFO: TX Result for specific PID status fifo register.
1607  *
1608  * This register is implemented as FIFO with 16 entries in the HW. Each
1609  * register read fetches the next tx result. If the FIFO is full because
1610  * it wasn't read fast enough after the according interrupt (TX_FIFO_STATUS)
1611  * triggered, the hw seems to simply drop further tx results.
1612  *
1613  * VALID: 1: this tx result is valid
1614  *        0: no valid tx result -> driver should stop reading
1615  * PID_TYPE: The PID latched from the PID field in the TXWI, can be used
1616  *           to match a frame with its tx result (even though the PID is
1617  *           only 4 bits wide).
1618  * PID_QUEUE: Part of PID_TYPE, this is the queue index number (0-3)
1619  * PID_ENTRY: Part of PID_TYPE, this is the queue entry index number (1-3)
1620  *            This identification number is calculated by ((idx % 3) + 1).
1621  * TX_SUCCESS: Indicates tx success (1) or failure (0)
1622  * TX_AGGRE: Indicates if the frame was part of an aggregate (1) or not (0)
1623  * TX_ACK_REQUIRED: Indicates if the frame needed to get ack'ed (1) or not (0)
1624  * WCID: The wireless client ID.
1625  * MCS: The tx rate used during the last transmission of this frame, be it
1626  *      successful or not.
1627  * PHYMODE: The phymode used for the transmission.
1628  */
1629 #define TX_STA_FIFO                     0x1718
1630 #define TX_STA_FIFO_VALID               FIELD32(0x00000001)
1631 #define TX_STA_FIFO_PID_TYPE            FIELD32(0x0000001e)
1632 #define TX_STA_FIFO_PID_QUEUE           FIELD32(0x00000006)
1633 #define TX_STA_FIFO_PID_ENTRY           FIELD32(0x00000018)
1634 #define TX_STA_FIFO_TX_SUCCESS          FIELD32(0x00000020)
1635 #define TX_STA_FIFO_TX_AGGRE            FIELD32(0x00000040)
1636 #define TX_STA_FIFO_TX_ACK_REQUIRED     FIELD32(0x00000080)
1637 #define TX_STA_FIFO_WCID                FIELD32(0x0000ff00)
1638 #define TX_STA_FIFO_SUCCESS_RATE        FIELD32(0xffff0000)
1639 #define TX_STA_FIFO_MCS                 FIELD32(0x007f0000)
1640 #define TX_STA_FIFO_PHYMODE             FIELD32(0xc0000000)
1641
1642 /*
1643  * TX_AGG_CNT: Debug counter
1644  */
1645 #define TX_AGG_CNT                      0x171c
1646 #define TX_AGG_CNT_NON_AGG_TX_COUNT     FIELD32(0x0000ffff)
1647 #define TX_AGG_CNT_AGG_TX_COUNT         FIELD32(0xffff0000)
1648
1649 /*
1650  * TX_AGG_CNT0:
1651  */
1652 #define TX_AGG_CNT0                     0x1720
1653 #define TX_AGG_CNT0_AGG_SIZE_1_COUNT    FIELD32(0x0000ffff)
1654 #define TX_AGG_CNT0_AGG_SIZE_2_COUNT    FIELD32(0xffff0000)
1655
1656 /*
1657  * TX_AGG_CNT1:
1658  */
1659 #define TX_AGG_CNT1                     0x1724
1660 #define TX_AGG_CNT1_AGG_SIZE_3_COUNT    FIELD32(0x0000ffff)
1661 #define TX_AGG_CNT1_AGG_SIZE_4_COUNT    FIELD32(0xffff0000)
1662
1663 /*
1664  * TX_AGG_CNT2:
1665  */
1666 #define TX_AGG_CNT2                     0x1728
1667 #define TX_AGG_CNT2_AGG_SIZE_5_COUNT    FIELD32(0x0000ffff)
1668 #define TX_AGG_CNT2_AGG_SIZE_6_COUNT    FIELD32(0xffff0000)
1669
1670 /*
1671  * TX_AGG_CNT3:
1672  */
1673 #define TX_AGG_CNT3                     0x172c
1674 #define TX_AGG_CNT3_AGG_SIZE_7_COUNT    FIELD32(0x0000ffff)
1675 #define TX_AGG_CNT3_AGG_SIZE_8_COUNT    FIELD32(0xffff0000)
1676
1677 /*
1678  * TX_AGG_CNT4:
1679  */
1680 #define TX_AGG_CNT4                     0x1730
1681 #define TX_AGG_CNT4_AGG_SIZE_9_COUNT    FIELD32(0x0000ffff)
1682 #define TX_AGG_CNT4_AGG_SIZE_10_COUNT   FIELD32(0xffff0000)
1683
1684 /*
1685  * TX_AGG_CNT5:
1686  */
1687 #define TX_AGG_CNT5                     0x1734
1688 #define TX_AGG_CNT5_AGG_SIZE_11_COUNT   FIELD32(0x0000ffff)
1689 #define TX_AGG_CNT5_AGG_SIZE_12_COUNT   FIELD32(0xffff0000)
1690
1691 /*
1692  * TX_AGG_CNT6:
1693  */
1694 #define TX_AGG_CNT6                     0x1738
1695 #define TX_AGG_CNT6_AGG_SIZE_13_COUNT   FIELD32(0x0000ffff)
1696 #define TX_AGG_CNT6_AGG_SIZE_14_COUNT   FIELD32(0xffff0000)
1697
1698 /*
1699  * TX_AGG_CNT7:
1700  */
1701 #define TX_AGG_CNT7                     0x173c
1702 #define TX_AGG_CNT7_AGG_SIZE_15_COUNT   FIELD32(0x0000ffff)
1703 #define TX_AGG_CNT7_AGG_SIZE_16_COUNT   FIELD32(0xffff0000)
1704
1705 /*
1706  * MPDU_DENSITY_CNT:
1707  * TX_ZERO_DEL: TX zero length delimiter count
1708  * RX_ZERO_DEL: RX zero length delimiter count
1709  */
1710 #define MPDU_DENSITY_CNT                0x1740
1711 #define MPDU_DENSITY_CNT_TX_ZERO_DEL    FIELD32(0x0000ffff)
1712 #define MPDU_DENSITY_CNT_RX_ZERO_DEL    FIELD32(0xffff0000)
1713
1714 /*
1715  * Security key table memory.
1716  *
1717  * The pairwise key table shares some memory with the beacon frame
1718  * buffers 6 and 7. That basically means that when beacon 6 & 7
1719  * are used we should only use the reduced pairwise key table which
1720  * has a maximum of 222 entries.
1721  *
1722  * ---------------------------------------------
1723  * |0x4000 | Pairwise Key   | Reduced Pairwise |
1724  * |       | Table          | Key Table        |
1725  * |       | Size: 256 * 32 | Size: 222 * 32   |
1726  * |0x5BC0 |                |-------------------
1727  * |       |                | Beacon 6         |
1728  * |0x5DC0 |                |-------------------
1729  * |       |                | Beacon 7         |
1730  * |0x5FC0 |                |-------------------
1731  * |0x5FFF |                |
1732  * --------------------------
1733  *
1734  * MAC_WCID_BASE: 8-bytes (use only 6 bytes) * 256 entry
1735  * PAIRWISE_KEY_TABLE_BASE: 32-byte * 256 entry
1736  * MAC_IVEIV_TABLE_BASE: 8-byte * 256-entry
1737  * MAC_WCID_ATTRIBUTE_BASE: 4-byte * 256-entry
1738  * SHARED_KEY_TABLE_BASE: 32-byte * 16-entry
1739  * SHARED_KEY_MODE_BASE: 4-byte * 16-entry
1740  */
1741 #define MAC_WCID_BASE                   0x1800
1742 #define PAIRWISE_KEY_TABLE_BASE         0x4000
1743 #define MAC_IVEIV_TABLE_BASE            0x6000
1744 #define MAC_WCID_ATTRIBUTE_BASE         0x6800
1745 #define SHARED_KEY_TABLE_BASE           0x6c00
1746 #define SHARED_KEY_MODE_BASE            0x7000
1747
1748 #define MAC_WCID_ENTRY(__idx) \
1749         (MAC_WCID_BASE + ((__idx) * sizeof(struct mac_wcid_entry)))
1750 #define PAIRWISE_KEY_ENTRY(__idx) \
1751         (PAIRWISE_KEY_TABLE_BASE + ((__idx) * sizeof(struct hw_key_entry)))
1752 #define MAC_IVEIV_ENTRY(__idx) \
1753         (MAC_IVEIV_TABLE_BASE + ((__idx) * sizeof(struct mac_iveiv_entry)))
1754 #define MAC_WCID_ATTR_ENTRY(__idx) \
1755         (MAC_WCID_ATTRIBUTE_BASE + ((__idx) * sizeof(u32)))
1756 #define SHARED_KEY_ENTRY(__idx) \
1757         (SHARED_KEY_TABLE_BASE + ((__idx) * sizeof(struct hw_key_entry)))
1758 #define SHARED_KEY_MODE_ENTRY(__idx) \
1759         (SHARED_KEY_MODE_BASE + ((__idx) * sizeof(u32)))
1760
1761 struct mac_wcid_entry {
1762         u8 mac[6];
1763         u8 reserved[2];
1764 } __packed;
1765
1766 struct hw_key_entry {
1767         u8 key[16];
1768         u8 tx_mic[8];
1769         u8 rx_mic[8];
1770 } __packed;
1771
1772 struct mac_iveiv_entry {
1773         u8 iv[8];
1774 } __packed;
1775
1776 /*
1777  * MAC_WCID_ATTRIBUTE:
1778  */
1779 #define MAC_WCID_ATTRIBUTE_KEYTAB       FIELD32(0x00000001)
1780 #define MAC_WCID_ATTRIBUTE_CIPHER       FIELD32(0x0000000e)
1781 #define MAC_WCID_ATTRIBUTE_BSS_IDX      FIELD32(0x00000070)
1782 #define MAC_WCID_ATTRIBUTE_RX_WIUDF     FIELD32(0x00000380)
1783 #define MAC_WCID_ATTRIBUTE_CIPHER_EXT   FIELD32(0x00000400)
1784 #define MAC_WCID_ATTRIBUTE_BSS_IDX_EXT  FIELD32(0x00000800)
1785 #define MAC_WCID_ATTRIBUTE_WAPI_MCBC    FIELD32(0x00008000)
1786 #define MAC_WCID_ATTRIBUTE_WAPI_KEY_IDX FIELD32(0xff000000)
1787
1788 /*
1789  * SHARED_KEY_MODE:
1790  */
1791 #define SHARED_KEY_MODE_BSS0_KEY0       FIELD32(0x00000007)
1792 #define SHARED_KEY_MODE_BSS0_KEY1       FIELD32(0x00000070)
1793 #define SHARED_KEY_MODE_BSS0_KEY2       FIELD32(0x00000700)
1794 #define SHARED_KEY_MODE_BSS0_KEY3       FIELD32(0x00007000)
1795 #define SHARED_KEY_MODE_BSS1_KEY0       FIELD32(0x00070000)
1796 #define SHARED_KEY_MODE_BSS1_KEY1       FIELD32(0x00700000)
1797 #define SHARED_KEY_MODE_BSS1_KEY2       FIELD32(0x07000000)
1798 #define SHARED_KEY_MODE_BSS1_KEY3       FIELD32(0x70000000)
1799
1800 /*
1801  * HOST-MCU communication
1802  */
1803
1804 /*
1805  * H2M_MAILBOX_CSR: Host-to-MCU Mailbox.
1806  * CMD_TOKEN: Command id, 0xff disable status reporting.
1807  */
1808 #define H2M_MAILBOX_CSR                 0x7010
1809 #define H2M_MAILBOX_CSR_ARG0            FIELD32(0x000000ff)
1810 #define H2M_MAILBOX_CSR_ARG1            FIELD32(0x0000ff00)
1811 #define H2M_MAILBOX_CSR_CMD_TOKEN       FIELD32(0x00ff0000)
1812 #define H2M_MAILBOX_CSR_OWNER           FIELD32(0xff000000)
1813
1814 /*
1815  * H2M_MAILBOX_CID:
1816  * Free slots contain 0xff. MCU will store command's token to lowest free slot.
1817  * If all slots are occupied status will be dropped.
1818  */
1819 #define H2M_MAILBOX_CID                 0x7014
1820 #define H2M_MAILBOX_CID_CMD0            FIELD32(0x000000ff)
1821 #define H2M_MAILBOX_CID_CMD1            FIELD32(0x0000ff00)
1822 #define H2M_MAILBOX_CID_CMD2            FIELD32(0x00ff0000)
1823 #define H2M_MAILBOX_CID_CMD3            FIELD32(0xff000000)
1824
1825 /*
1826  * H2M_MAILBOX_STATUS:
1827  * Command status will be saved to same slot as command id.
1828  */
1829 #define H2M_MAILBOX_STATUS              0x701c
1830
1831 /*
1832  * H2M_INT_SRC:
1833  */
1834 #define H2M_INT_SRC                     0x7024
1835
1836 /*
1837  * H2M_BBP_AGENT:
1838  */
1839 #define H2M_BBP_AGENT                   0x7028
1840
1841 /*
1842  * MCU_LEDCS: LED control for MCU Mailbox.
1843  */
1844 #define MCU_LEDCS_LED_MODE              FIELD8(0x1f)
1845 #define MCU_LEDCS_POLARITY              FIELD8(0x01)
1846
1847 /*
1848  * HW_CS_CTS_BASE:
1849  * Carrier-sense CTS frame base address.
1850  * It's where mac stores carrier-sense frame for carrier-sense function.
1851  */
1852 #define HW_CS_CTS_BASE                  0x7700
1853
1854 /*
1855  * HW_DFS_CTS_BASE:
1856  * DFS CTS frame base address. It's where mac stores CTS frame for DFS.
1857  */
1858 #define HW_DFS_CTS_BASE                 0x7780
1859
1860 /*
1861  * TXRX control registers - base address 0x3000
1862  */
1863
1864 /*
1865  * TXRX_CSR1:
1866  * rt2860b  UNKNOWN reg use R/O Reg Addr 0x77d0 first..
1867  */
1868 #define TXRX_CSR1                       0x77d0
1869
1870 /*
1871  * HW_DEBUG_SETTING_BASE:
1872  * since NULL frame won't be that long (256 byte)
1873  * We steal 16 tail bytes to save debugging settings
1874  */
1875 #define HW_DEBUG_SETTING_BASE           0x77f0
1876 #define HW_DEBUG_SETTING_BASE2          0x7770
1877
1878 /*
1879  * HW_BEACON_BASE
1880  * In order to support maximum 8 MBSS and its maximum length
1881  * is 512 bytes for each beacon
1882  * Three section discontinue memory segments will be used.
1883  * 1. The original region for BCN 0~3
1884  * 2. Extract memory from FCE table for BCN 4~5
1885  * 3. Extract memory from Pair-wise key table for BCN 6~7
1886  *    It occupied those memory of wcid 238~253 for BCN 6
1887  *    and wcid 222~237 for BCN 7 (see Security key table memory
1888  *    for more info).
1889  *
1890  * IMPORTANT NOTE: Not sure why legacy driver does this,
1891  * but HW_BEACON_BASE7 is 0x0200 bytes below HW_BEACON_BASE6.
1892  */
1893 #define HW_BEACON_BASE0                 0x7800
1894 #define HW_BEACON_BASE1                 0x7a00
1895 #define HW_BEACON_BASE2                 0x7c00
1896 #define HW_BEACON_BASE3                 0x7e00
1897 #define HW_BEACON_BASE4                 0x7200
1898 #define HW_BEACON_BASE5                 0x7400
1899 #define HW_BEACON_BASE6                 0x5dc0
1900 #define HW_BEACON_BASE7                 0x5bc0
1901
1902 #define HW_BEACON_OFFSET(__index) \
1903         (((__index) < 4) ? (HW_BEACON_BASE0 + (__index * 0x0200)) : \
1904           (((__index) < 6) ? (HW_BEACON_BASE4 + ((__index - 4) * 0x0200)) : \
1905           (HW_BEACON_BASE6 - ((__index - 6) * 0x0200))))
1906
1907 /*
1908  * BBP registers.
1909  * The wordsize of the BBP is 8 bits.
1910  */
1911
1912 /*
1913  * BBP 1: TX Antenna & Power Control
1914  * POWER_CTRL:
1915  * 0 - normal,
1916  * 1 - drop tx power by 6dBm,
1917  * 2 - drop tx power by 12dBm,
1918  * 3 - increase tx power by 6dBm
1919  */
1920 #define BBP1_TX_POWER_CTRL              FIELD8(0x07)
1921 #define BBP1_TX_ANTENNA                 FIELD8(0x18)
1922
1923 /*
1924  * BBP 3: RX Antenna
1925  */
1926 #define BBP3_RX_ADC                     FIELD8(0x03)
1927 #define BBP3_RX_ANTENNA                 FIELD8(0x18)
1928 #define BBP3_HT40_MINUS                 FIELD8(0x20)
1929 #define BBP3_ADC_MODE_SWITCH            FIELD8(0x40)
1930 #define BBP3_ADC_INIT_MODE              FIELD8(0x80)
1931
1932 /*
1933  * BBP 4: Bandwidth
1934  */
1935 #define BBP4_TX_BF                      FIELD8(0x01)
1936 #define BBP4_BANDWIDTH                  FIELD8(0x18)
1937 #define BBP4_MAC_IF_CTRL                FIELD8(0x40)
1938
1939 /*
1940  * BBP 47: Bandwidth
1941  */
1942 #define BBP47_TSSI_REPORT_SEL           FIELD8(0x03)
1943 #define BBP47_TSSI_UPDATE_REQ           FIELD8(0x04)
1944 #define BBP47_TSSI_TSSI_MODE            FIELD8(0x18)
1945 #define BBP47_TSSI_ADC6                 FIELD8(0x80)
1946
1947 /*
1948  * BBP 49
1949  */
1950 #define BBP49_UPDATE_FLAG               FIELD8(0x01)
1951
1952 /*
1953  * BBP 109
1954  */
1955 #define BBP109_TX0_POWER                FIELD8(0x0f)
1956 #define BBP109_TX1_POWER                FIELD8(0xf0)
1957
1958 /*
1959  * BBP 138: Unknown
1960  */
1961 #define BBP138_RX_ADC1                  FIELD8(0x02)
1962 #define BBP138_RX_ADC2                  FIELD8(0x04)
1963 #define BBP138_TX_DAC1                  FIELD8(0x20)
1964 #define BBP138_TX_DAC2                  FIELD8(0x40)
1965
1966 /*
1967  * BBP 152: Rx Ant
1968  */
1969 #define BBP152_RX_DEFAULT_ANT           FIELD8(0x80)
1970
1971 /*
1972  * RFCSR registers
1973  * The wordsize of the RFCSR is 8 bits.
1974  */
1975
1976 /*
1977  * RFCSR 1:
1978  */
1979 #define RFCSR1_RF_BLOCK_EN              FIELD8(0x01)
1980 #define RFCSR1_PLL_PD                   FIELD8(0x02)
1981 #define RFCSR1_RX0_PD                   FIELD8(0x04)
1982 #define RFCSR1_TX0_PD                   FIELD8(0x08)
1983 #define RFCSR1_RX1_PD                   FIELD8(0x10)
1984 #define RFCSR1_TX1_PD                   FIELD8(0x20)
1985 #define RFCSR1_RX2_PD                   FIELD8(0x40)
1986 #define RFCSR1_TX2_PD                   FIELD8(0x80)
1987
1988 /*
1989  * RFCSR 2:
1990  */
1991 #define RFCSR2_RESCAL_EN                FIELD8(0x80)
1992
1993 /*
1994  * RFCSR 3:
1995  */
1996 #define RFCSR3_K                        FIELD8(0x0f)
1997 /* Bits [7-4] for RF3320 (RT3370/RT3390), on other chipsets reserved */
1998 #define RFCSR3_PA1_BIAS_CCK             FIELD8(0x70)
1999 #define RFCSR3_PA2_CASCODE_BIAS_CCKK    FIELD8(0x80)
2000 /* Bits for RF3290/RF5360/RF5370/RF5372/RF5390/RF5392 */
2001 #define RFCSR3_VCOCAL_EN                FIELD8(0x80)
2002
2003 /*
2004  * FRCSR 5:
2005  */
2006 #define RFCSR5_R1                       FIELD8(0x0c)
2007
2008 /*
2009  * RFCSR 6:
2010  */
2011 #define RFCSR6_R1                       FIELD8(0x03)
2012 #define RFCSR6_R2                       FIELD8(0x40)
2013 #define RFCSR6_TXDIV            FIELD8(0x0c)
2014
2015 /*
2016  * RFCSR 7:
2017  */
2018 #define RFCSR7_RF_TUNING                FIELD8(0x01)
2019 #define RFCSR7_BIT1                     FIELD8(0x02)
2020 #define RFCSR7_BIT2                     FIELD8(0x04)
2021 #define RFCSR7_BIT3                     FIELD8(0x08)
2022 #define RFCSR7_BIT4                     FIELD8(0x10)
2023 #define RFCSR7_BIT5                     FIELD8(0x20)
2024 #define RFCSR7_BITS67                   FIELD8(0xc0)
2025
2026 /*
2027  * RFCSR 11:
2028  */
2029 #define RFCSR11_R                       FIELD8(0x03)
2030
2031 /*
2032  * RFCSR 12:
2033  */
2034 #define RFCSR12_TX_POWER                FIELD8(0x1f)
2035 #define RFCSR12_DR0                             FIELD8(0xe0)
2036
2037 /*
2038  * RFCSR 13:
2039  */
2040 #define RFCSR13_TX_POWER                FIELD8(0x1f)
2041 #define RFCSR13_DR0                             FIELD8(0xe0)
2042
2043 /*
2044  * RFCSR 15:
2045  */
2046 #define RFCSR15_TX_LO2_EN               FIELD8(0x08)
2047
2048 /*
2049  * RFCSR 16:
2050  */
2051 #define RFCSR16_TXMIXER_GAIN            FIELD8(0x07)
2052
2053 /*
2054  * RFCSR 17:
2055  */
2056 #define RFCSR17_TXMIXER_GAIN            FIELD8(0x07)
2057 #define RFCSR17_TX_LO1_EN               FIELD8(0x08)
2058 #define RFCSR17_R                       FIELD8(0x20)
2059 #define RFCSR17_CODE                   FIELD8(0x7f)
2060
2061 /*
2062  * RFCSR 20:
2063  */
2064 #define RFCSR20_RX_LO1_EN               FIELD8(0x08)
2065
2066 /*
2067  * RFCSR 21:
2068  */
2069 #define RFCSR21_RX_LO2_EN               FIELD8(0x08)
2070
2071 /*
2072  * RFCSR 22:
2073  */
2074 #define RFCSR22_BASEBAND_LOOPBACK       FIELD8(0x01)
2075
2076 /*
2077  * RFCSR 23:
2078  */
2079 #define RFCSR23_FREQ_OFFSET             FIELD8(0x7f)
2080
2081 /*
2082  * RFCSR 24:
2083  */
2084 #define RFCSR24_TX_AGC_FC               FIELD8(0x1f)
2085 #define RFCSR24_TX_H20M                 FIELD8(0x20)
2086 #define RFCSR24_TX_CALIB                FIELD8(0x7f)
2087
2088 /*
2089  * RFCSR 27:
2090  */
2091 #define RFCSR27_R1                      FIELD8(0x03)
2092 #define RFCSR27_R2                      FIELD8(0x04)
2093 #define RFCSR27_R3                      FIELD8(0x30)
2094 #define RFCSR27_R4                      FIELD8(0x40)
2095
2096 /*
2097  * RFCSR 29:
2098  */
2099 #define RFCSR29_ADC6_TEST               FIELD8(0x01)
2100 #define RFCSR29_ADC6_INT_TEST           FIELD8(0x02)
2101 #define RFCSR29_RSSI_RESET              FIELD8(0x04)
2102 #define RFCSR29_RSSI_ON                 FIELD8(0x08)
2103 #define RFCSR29_RSSI_RIP_CTRL           FIELD8(0x30)
2104 #define RFCSR29_RSSI_GAIN               FIELD8(0xc0)
2105
2106 /*
2107  * RFCSR 30:
2108  */
2109 #define RFCSR30_TX_H20M                 FIELD8(0x02)
2110 #define RFCSR30_RX_H20M                 FIELD8(0x04)
2111 #define RFCSR30_RX_VCM                  FIELD8(0x18)
2112 #define RFCSR30_RF_CALIBRATION          FIELD8(0x80)
2113
2114 /*
2115  * RFCSR 31:
2116  */
2117 #define RFCSR31_RX_AGC_FC               FIELD8(0x1f)
2118 #define RFCSR31_RX_H20M                 FIELD8(0x20)
2119 #define RFCSR31_RX_CALIB                FIELD8(0x7f)
2120
2121 /*
2122  * RFCSR 38:
2123  */
2124 #define RFCSR38_RX_LO1_EN               FIELD8(0x20)
2125
2126 /*
2127  * RFCSR 39:
2128  */
2129 #define RFCSR39_RX_LO2_EN               FIELD8(0x80)
2130
2131 /*
2132  * RFCSR 49:
2133  */
2134 #define RFCSR49_TX                      FIELD8(0x3f)
2135
2136 /*
2137  * RFCSR 50:
2138  */
2139 #define RFCSR50_TX                      FIELD8(0x3f)
2140
2141 /*
2142  * RF registers
2143  */
2144
2145 /*
2146  * RF 2
2147  */
2148 #define RF2_ANTENNA_RX2                 FIELD32(0x00000040)
2149 #define RF2_ANTENNA_TX1                 FIELD32(0x00004000)
2150 #define RF2_ANTENNA_RX1                 FIELD32(0x00020000)
2151
2152 /*
2153  * RF 3
2154  */
2155 #define RF3_TXPOWER_G                   FIELD32(0x00003e00)
2156 #define RF3_TXPOWER_A_7DBM_BOOST        FIELD32(0x00000200)
2157 #define RF3_TXPOWER_A                   FIELD32(0x00003c00)
2158
2159 /*
2160  * RF 4
2161  */
2162 #define RF4_TXPOWER_G                   FIELD32(0x000007c0)
2163 #define RF4_TXPOWER_A_7DBM_BOOST        FIELD32(0x00000040)
2164 #define RF4_TXPOWER_A                   FIELD32(0x00000780)
2165 #define RF4_FREQ_OFFSET                 FIELD32(0x001f8000)
2166 #define RF4_HT40                        FIELD32(0x00200000)
2167
2168 /*
2169  * EEPROM content.
2170  * The wordsize of the EEPROM is 16 bits.
2171  */
2172
2173 /*
2174  * Chip ID
2175  */
2176 #define EEPROM_CHIP_ID                  0x0000
2177
2178 /*
2179  * EEPROM Version
2180  */
2181 #define EEPROM_VERSION                  0x0001
2182 #define EEPROM_VERSION_FAE              FIELD16(0x00ff)
2183 #define EEPROM_VERSION_VERSION          FIELD16(0xff00)
2184
2185 /*
2186  * HW MAC address.
2187  */
2188 #define EEPROM_MAC_ADDR_0               0x0002
2189 #define EEPROM_MAC_ADDR_BYTE0           FIELD16(0x00ff)
2190 #define EEPROM_MAC_ADDR_BYTE1           FIELD16(0xff00)
2191 #define EEPROM_MAC_ADDR_1               0x0003
2192 #define EEPROM_MAC_ADDR_BYTE2           FIELD16(0x00ff)
2193 #define EEPROM_MAC_ADDR_BYTE3           FIELD16(0xff00)
2194 #define EEPROM_MAC_ADDR_2               0x0004
2195 #define EEPROM_MAC_ADDR_BYTE4           FIELD16(0x00ff)
2196 #define EEPROM_MAC_ADDR_BYTE5           FIELD16(0xff00)
2197
2198 /*
2199  * EEPROM NIC Configuration 0
2200  * RXPATH: 1: 1R, 2: 2R, 3: 3R
2201  * TXPATH: 1: 1T, 2: 2T, 3: 3T
2202  * RF_TYPE: RFIC type
2203  */
2204 #define EEPROM_NIC_CONF0                0x001a
2205 #define EEPROM_NIC_CONF0_RXPATH         FIELD16(0x000f)
2206 #define EEPROM_NIC_CONF0_TXPATH         FIELD16(0x00f0)
2207 #define EEPROM_NIC_CONF0_RF_TYPE                FIELD16(0x0f00)
2208
2209 /*
2210  * EEPROM NIC Configuration 1
2211  * HW_RADIO: 0: disable, 1: enable
2212  * EXTERNAL_TX_ALC: 0: disable, 1: enable
2213  * EXTERNAL_LNA_2G: 0: disable, 1: enable
2214  * EXTERNAL_LNA_5G: 0: disable, 1: enable
2215  * CARDBUS_ACCEL: 0: enable, 1: disable
2216  * BW40M_SB_2G: 0: disable, 1: enable
2217  * BW40M_SB_5G: 0: disable, 1: enable
2218  * WPS_PBC: 0: disable, 1: enable
2219  * BW40M_2G: 0: enable, 1: disable
2220  * BW40M_5G: 0: enable, 1: disable
2221  * BROADBAND_EXT_LNA: 0: disable, 1: enable
2222  * ANT_DIVERSITY: 00: Disable, 01: Diversity,
2223  *                                10: Main antenna, 11: Aux antenna
2224  * INTERNAL_TX_ALC: 0: disable, 1: enable
2225  * BT_COEXIST: 0: disable, 1: enable
2226  * DAC_TEST: 0: disable, 1: enable
2227  */
2228 #define EEPROM_NIC_CONF1                0x001b
2229 #define EEPROM_NIC_CONF1_HW_RADIO               FIELD16(0x0001)
2230 #define EEPROM_NIC_CONF1_EXTERNAL_TX_ALC                FIELD16(0x0002)
2231 #define EEPROM_NIC_CONF1_EXTERNAL_LNA_2G                FIELD16(0x0004)
2232 #define EEPROM_NIC_CONF1_EXTERNAL_LNA_5G                FIELD16(0x0008)
2233 #define EEPROM_NIC_CONF1_CARDBUS_ACCEL          FIELD16(0x0010)
2234 #define EEPROM_NIC_CONF1_BW40M_SB_2G            FIELD16(0x0020)
2235 #define EEPROM_NIC_CONF1_BW40M_SB_5G            FIELD16(0x0040)
2236 #define EEPROM_NIC_CONF1_WPS_PBC                FIELD16(0x0080)
2237 #define EEPROM_NIC_CONF1_BW40M_2G               FIELD16(0x0100)
2238 #define EEPROM_NIC_CONF1_BW40M_5G               FIELD16(0x0200)
2239 #define EEPROM_NIC_CONF1_BROADBAND_EXT_LNA              FIELD16(0x400)
2240 #define EEPROM_NIC_CONF1_ANT_DIVERSITY          FIELD16(0x1800)
2241 #define EEPROM_NIC_CONF1_INTERNAL_TX_ALC                FIELD16(0x2000)
2242 #define EEPROM_NIC_CONF1_BT_COEXIST             FIELD16(0x4000)
2243 #define EEPROM_NIC_CONF1_DAC_TEST               FIELD16(0x8000)
2244
2245 /*
2246  * EEPROM frequency
2247  */
2248 #define EEPROM_FREQ                     0x001d
2249 #define EEPROM_FREQ_OFFSET              FIELD16(0x00ff)
2250 #define EEPROM_FREQ_LED_MODE            FIELD16(0x7f00)
2251 #define EEPROM_FREQ_LED_POLARITY        FIELD16(0x1000)
2252
2253 /*
2254  * EEPROM LED
2255  * POLARITY_RDY_G: Polarity RDY_G setting.
2256  * POLARITY_RDY_A: Polarity RDY_A setting.
2257  * POLARITY_ACT: Polarity ACT setting.
2258  * POLARITY_GPIO_0: Polarity GPIO0 setting.
2259  * POLARITY_GPIO_1: Polarity GPIO1 setting.
2260  * POLARITY_GPIO_2: Polarity GPIO2 setting.
2261  * POLARITY_GPIO_3: Polarity GPIO3 setting.
2262  * POLARITY_GPIO_4: Polarity GPIO4 setting.
2263  * LED_MODE: Led mode.
2264  */
2265 #define EEPROM_LED_AG_CONF              0x001e
2266 #define EEPROM_LED_ACT_CONF             0x001f
2267 #define EEPROM_LED_POLARITY             0x0020
2268 #define EEPROM_LED_POLARITY_RDY_BG      FIELD16(0x0001)
2269 #define EEPROM_LED_POLARITY_RDY_A       FIELD16(0x0002)
2270 #define EEPROM_LED_POLARITY_ACT         FIELD16(0x0004)
2271 #define EEPROM_LED_POLARITY_GPIO_0      FIELD16(0x0008)
2272 #define EEPROM_LED_POLARITY_GPIO_1      FIELD16(0x0010)
2273 #define EEPROM_LED_POLARITY_GPIO_2      FIELD16(0x0020)
2274 #define EEPROM_LED_POLARITY_GPIO_3      FIELD16(0x0040)
2275 #define EEPROM_LED_POLARITY_GPIO_4      FIELD16(0x0080)
2276 #define EEPROM_LED_LED_MODE             FIELD16(0x1f00)
2277
2278 /*
2279  * EEPROM NIC Configuration 2
2280  * RX_STREAM: 0: Reserved, 1: 1 Stream, 2: 2 Stream
2281  * TX_STREAM: 0: Reserved, 1: 1 Stream, 2: 2 Stream
2282  * CRYSTAL: 00: Reserved, 01: One crystal, 10: Two crystal, 11: Reserved
2283  */
2284 #define EEPROM_NIC_CONF2                0x0021
2285 #define EEPROM_NIC_CONF2_RX_STREAM              FIELD16(0x000f)
2286 #define EEPROM_NIC_CONF2_TX_STREAM              FIELD16(0x00f0)
2287 #define EEPROM_NIC_CONF2_CRYSTAL                FIELD16(0x0600)
2288
2289 /*
2290  * EEPROM LNA
2291  */
2292 #define EEPROM_LNA                      0x0022
2293 #define EEPROM_LNA_BG                   FIELD16(0x00ff)
2294 #define EEPROM_LNA_A0                   FIELD16(0xff00)
2295
2296 /*
2297  * EEPROM RSSI BG offset
2298  */
2299 #define EEPROM_RSSI_BG                  0x0023
2300 #define EEPROM_RSSI_BG_OFFSET0          FIELD16(0x00ff)
2301 #define EEPROM_RSSI_BG_OFFSET1          FIELD16(0xff00)
2302
2303 /*
2304  * EEPROM RSSI BG2 offset
2305  */
2306 #define EEPROM_RSSI_BG2                 0x0024
2307 #define EEPROM_RSSI_BG2_OFFSET2         FIELD16(0x00ff)
2308 #define EEPROM_RSSI_BG2_LNA_A1          FIELD16(0xff00)
2309
2310 /*
2311  * EEPROM TXMIXER GAIN BG offset (note overlaps with EEPROM RSSI BG2).
2312  */
2313 #define EEPROM_TXMIXER_GAIN_BG          0x0024
2314 #define EEPROM_TXMIXER_GAIN_BG_VAL      FIELD16(0x0007)
2315
2316 /*
2317  * EEPROM RSSI A offset
2318  */
2319 #define EEPROM_RSSI_A                   0x0025
2320 #define EEPROM_RSSI_A_OFFSET0           FIELD16(0x00ff)
2321 #define EEPROM_RSSI_A_OFFSET1           FIELD16(0xff00)
2322
2323 /*
2324  * EEPROM RSSI A2 offset
2325  */
2326 #define EEPROM_RSSI_A2                  0x0026
2327 #define EEPROM_RSSI_A2_OFFSET2          FIELD16(0x00ff)
2328 #define EEPROM_RSSI_A2_LNA_A2           FIELD16(0xff00)
2329
2330 /*
2331  * EEPROM TXMIXER GAIN A offset (note overlaps with EEPROM RSSI A2).
2332  */
2333 #define EEPROM_TXMIXER_GAIN_A           0x0026
2334 #define EEPROM_TXMIXER_GAIN_A_VAL       FIELD16(0x0007)
2335
2336 /*
2337  * EEPROM EIRP Maximum TX power values(unit: dbm)
2338  */
2339 #define EEPROM_EIRP_MAX_TX_POWER        0x0027
2340 #define EEPROM_EIRP_MAX_TX_POWER_2GHZ   FIELD16(0x00ff)
2341 #define EEPROM_EIRP_MAX_TX_POWER_5GHZ   FIELD16(0xff00)
2342
2343 /*
2344  * EEPROM TXpower delta: 20MHZ AND 40 MHZ use different power.
2345  * This is delta in 40MHZ.
2346  * VALUE: Tx Power dalta value, MAX=4(unit: dbm)
2347  * TYPE: 1: Plus the delta value, 0: minus the delta value
2348  * ENABLE: enable tx power compensation for 40BW
2349  */
2350 #define EEPROM_TXPOWER_DELTA            0x0028
2351 #define EEPROM_TXPOWER_DELTA_VALUE_2G   FIELD16(0x003f)
2352 #define EEPROM_TXPOWER_DELTA_TYPE_2G    FIELD16(0x0040)
2353 #define EEPROM_TXPOWER_DELTA_ENABLE_2G  FIELD16(0x0080)
2354 #define EEPROM_TXPOWER_DELTA_VALUE_5G   FIELD16(0x3f00)
2355 #define EEPROM_TXPOWER_DELTA_TYPE_5G    FIELD16(0x4000)
2356 #define EEPROM_TXPOWER_DELTA_ENABLE_5G  FIELD16(0x8000)
2357
2358 /*
2359  * EEPROM TXPOWER 802.11BG
2360  */
2361 #define EEPROM_TXPOWER_BG1              0x0029
2362 #define EEPROM_TXPOWER_BG2              0x0030
2363 #define EEPROM_TXPOWER_BG_SIZE          7
2364 #define EEPROM_TXPOWER_BG_1             FIELD16(0x00ff)
2365 #define EEPROM_TXPOWER_BG_2             FIELD16(0xff00)
2366
2367 /*
2368  * EEPROM temperature compensation boundaries 802.11BG
2369  * MINUS4: If the actual TSSI is below this boundary, tx power needs to be
2370  *         reduced by (agc_step * -4)
2371  * MINUS3: If the actual TSSI is below this boundary, tx power needs to be
2372  *         reduced by (agc_step * -3)
2373  */
2374 #define EEPROM_TSSI_BOUND_BG1           0x0037
2375 #define EEPROM_TSSI_BOUND_BG1_MINUS4    FIELD16(0x00ff)
2376 #define EEPROM_TSSI_BOUND_BG1_MINUS3    FIELD16(0xff00)
2377
2378 /*
2379  * EEPROM temperature compensation boundaries 802.11BG
2380  * MINUS2: If the actual TSSI is below this boundary, tx power needs to be
2381  *         reduced by (agc_step * -2)
2382  * MINUS1: If the actual TSSI is below this boundary, tx power needs to be
2383  *         reduced by (agc_step * -1)
2384  */
2385 #define EEPROM_TSSI_BOUND_BG2           0x0038
2386 #define EEPROM_TSSI_BOUND_BG2_MINUS2    FIELD16(0x00ff)
2387 #define EEPROM_TSSI_BOUND_BG2_MINUS1    FIELD16(0xff00)
2388
2389 /*
2390  * EEPROM temperature compensation boundaries 802.11BG
2391  * REF: Reference TSSI value, no tx power changes needed
2392  * PLUS1: If the actual TSSI is above this boundary, tx power needs to be
2393  *        increased by (agc_step * 1)
2394  */
2395 #define EEPROM_TSSI_BOUND_BG3           0x0039
2396 #define EEPROM_TSSI_BOUND_BG3_REF       FIELD16(0x00ff)
2397 #define EEPROM_TSSI_BOUND_BG3_PLUS1     FIELD16(0xff00)
2398
2399 /*
2400  * EEPROM temperature compensation boundaries 802.11BG
2401  * PLUS2: If the actual TSSI is above this boundary, tx power needs to be
2402  *        increased by (agc_step * 2)
2403  * PLUS3: If the actual TSSI is above this boundary, tx power needs to be
2404  *        increased by (agc_step * 3)
2405  */
2406 #define EEPROM_TSSI_BOUND_BG4           0x003a
2407 #define EEPROM_TSSI_BOUND_BG4_PLUS2     FIELD16(0x00ff)
2408 #define EEPROM_TSSI_BOUND_BG4_PLUS3     FIELD16(0xff00)
2409
2410 /*
2411  * EEPROM temperature compensation boundaries 802.11BG
2412  * PLUS4: If the actual TSSI is above this boundary, tx power needs to be
2413  *        increased by (agc_step * 4)
2414  * AGC_STEP: Temperature compensation step.
2415  */
2416 #define EEPROM_TSSI_BOUND_BG5           0x003b
2417 #define EEPROM_TSSI_BOUND_BG5_PLUS4     FIELD16(0x00ff)
2418 #define EEPROM_TSSI_BOUND_BG5_AGC_STEP  FIELD16(0xff00)
2419
2420 /*
2421  * EEPROM TXPOWER 802.11A
2422  */
2423 #define EEPROM_TXPOWER_A1               0x003c
2424 #define EEPROM_TXPOWER_A2               0x0053
2425 #define EEPROM_TXPOWER_A_SIZE           6
2426 #define EEPROM_TXPOWER_A_1              FIELD16(0x00ff)
2427 #define EEPROM_TXPOWER_A_2              FIELD16(0xff00)
2428
2429 /*
2430  * EEPROM temperature compensation boundaries 802.11A
2431  * MINUS4: If the actual TSSI is below this boundary, tx power needs to be
2432  *         reduced by (agc_step * -4)
2433  * MINUS3: If the actual TSSI is below this boundary, tx power needs to be
2434  *         reduced by (agc_step * -3)
2435  */
2436 #define EEPROM_TSSI_BOUND_A1            0x006a
2437 #define EEPROM_TSSI_BOUND_A1_MINUS4     FIELD16(0x00ff)
2438 #define EEPROM_TSSI_BOUND_A1_MINUS3     FIELD16(0xff00)
2439
2440 /*
2441  * EEPROM temperature compensation boundaries 802.11A
2442  * MINUS2: If the actual TSSI is below this boundary, tx power needs to be
2443  *         reduced by (agc_step * -2)
2444  * MINUS1: If the actual TSSI is below this boundary, tx power needs to be
2445  *         reduced by (agc_step * -1)
2446  */
2447 #define EEPROM_TSSI_BOUND_A2            0x006b
2448 #define EEPROM_TSSI_BOUND_A2_MINUS2     FIELD16(0x00ff)
2449 #define EEPROM_TSSI_BOUND_A2_MINUS1     FIELD16(0xff00)
2450
2451 /*
2452  * EEPROM temperature compensation boundaries 802.11A
2453  * REF: Reference TSSI value, no tx power changes needed
2454  * PLUS1: If the actual TSSI is above this boundary, tx power needs to be
2455  *        increased by (agc_step * 1)
2456  */
2457 #define EEPROM_TSSI_BOUND_A3            0x006c
2458 #define EEPROM_TSSI_BOUND_A3_REF        FIELD16(0x00ff)
2459 #define EEPROM_TSSI_BOUND_A3_PLUS1      FIELD16(0xff00)
2460
2461 /*
2462  * EEPROM temperature compensation boundaries 802.11A
2463  * PLUS2: If the actual TSSI is above this boundary, tx power needs to be
2464  *        increased by (agc_step * 2)
2465  * PLUS3: If the actual TSSI is above this boundary, tx power needs to be
2466  *        increased by (agc_step * 3)
2467  */
2468 #define EEPROM_TSSI_BOUND_A4            0x006d
2469 #define EEPROM_TSSI_BOUND_A4_PLUS2      FIELD16(0x00ff)
2470 #define EEPROM_TSSI_BOUND_A4_PLUS3      FIELD16(0xff00)
2471
2472 /*
2473  * EEPROM temperature compensation boundaries 802.11A
2474  * PLUS4: If the actual TSSI is above this boundary, tx power needs to be
2475  *        increased by (agc_step * 4)
2476  * AGC_STEP: Temperature compensation step.
2477  */
2478 #define EEPROM_TSSI_BOUND_A5            0x006e
2479 #define EEPROM_TSSI_BOUND_A5_PLUS4      FIELD16(0x00ff)
2480 #define EEPROM_TSSI_BOUND_A5_AGC_STEP   FIELD16(0xff00)
2481
2482 /*
2483  * EEPROM TXPOWER by rate: tx power per tx rate for HT20 mode
2484  */
2485 #define EEPROM_TXPOWER_BYRATE           0x006f
2486 #define EEPROM_TXPOWER_BYRATE_SIZE      9
2487
2488 #define EEPROM_TXPOWER_BYRATE_RATE0     FIELD16(0x000f)
2489 #define EEPROM_TXPOWER_BYRATE_RATE1     FIELD16(0x00f0)
2490 #define EEPROM_TXPOWER_BYRATE_RATE2     FIELD16(0x0f00)
2491 #define EEPROM_TXPOWER_BYRATE_RATE3     FIELD16(0xf000)
2492
2493 /*
2494  * EEPROM BBP.
2495  */
2496 #define EEPROM_BBP_START                0x0078
2497 #define EEPROM_BBP_SIZE                 16
2498 #define EEPROM_BBP_VALUE                FIELD16(0x00ff)
2499 #define EEPROM_BBP_REG_ID               FIELD16(0xff00)
2500
2501 /*
2502  * MCU mailbox commands.
2503  * MCU_SLEEP - go to power-save mode.
2504  *             arg1: 1: save as much power as possible, 0: save less power.
2505  *             status: 1: success, 2: already asleep,
2506  *                     3: maybe MAC is busy so can't finish this task.
2507  * MCU_RADIO_OFF
2508  *             arg0: 0: do power-saving, NOT turn off radio.
2509  */
2510 #define MCU_SLEEP                       0x30
2511 #define MCU_WAKEUP                      0x31
2512 #define MCU_RADIO_OFF                   0x35
2513 #define MCU_CURRENT                     0x36
2514 #define MCU_LED                         0x50
2515 #define MCU_LED_STRENGTH                0x51
2516 #define MCU_LED_AG_CONF         0x52
2517 #define MCU_LED_ACT_CONF                0x53
2518 #define MCU_LED_LED_POLARITY            0x54
2519 #define MCU_RADAR                       0x60
2520 #define MCU_BOOT_SIGNAL                 0x72
2521 #define MCU_ANT_SELECT                  0X73
2522 #define MCU_BBP_SIGNAL                  0x80
2523 #define MCU_POWER_SAVE                  0x83
2524 #define MCU_BAND_SELECT         0x91
2525
2526 /*
2527  * MCU mailbox tokens
2528  */
2529 #define TOKEN_SLEEP                     1
2530 #define TOKEN_RADIO_OFF                 2
2531 #define TOKEN_WAKEUP                    3
2532
2533
2534 /*
2535  * DMA descriptor defines.
2536  */
2537 #define TXWI_DESC_SIZE                  (4 * sizeof(__le32))
2538 #define RXWI_DESC_SIZE                  (4 * sizeof(__le32))
2539
2540 /*
2541  * TX WI structure
2542  */
2543
2544 /*
2545  * Word0
2546  * FRAG: 1 To inform TKIP engine this is a fragment.
2547  * MIMO_PS: The remote peer is in dynamic MIMO-PS mode
2548  * TX_OP: 0:HT TXOP rule , 1:PIFS TX ,2:Backoff, 3:sifs
2549  * BW: Channel bandwidth 0:20MHz, 1:40 MHz (for legacy rates this will
2550  *     duplicate the frame to both channels).
2551  * STBC: 1: STBC support MCS =0-7, 2,3 : RESERVED
2552  * AMPDU: 1: this frame is eligible for AMPDU aggregation, the hw will
2553  *        aggregate consecutive frames with the same RA and QoS TID. If
2554  *        a frame A with the same RA and QoS TID but AMPDU=0 is queued
2555  *        directly after a frame B with AMPDU=1, frame A might still
2556  *        get aggregated into the AMPDU started by frame B. So, setting
2557  *        AMPDU to 0 does _not_ necessarily mean the frame is sent as
2558  *        MPDU, it can still end up in an AMPDU if the previous frame
2559  *        was tagged as AMPDU.
2560  */
2561 #define TXWI_W0_FRAG                    FIELD32(0x00000001)
2562 #define TXWI_W0_MIMO_PS                 FIELD32(0x00000002)
2563 #define TXWI_W0_CF_ACK                  FIELD32(0x00000004)
2564 #define TXWI_W0_TS                      FIELD32(0x00000008)
2565 #define TXWI_W0_AMPDU                   FIELD32(0x00000010)
2566 #define TXWI_W0_MPDU_DENSITY            FIELD32(0x000000e0)
2567 #define TXWI_W0_TX_OP                   FIELD32(0x00000300)
2568 #define TXWI_W0_MCS                     FIELD32(0x007f0000)
2569 #define TXWI_W0_BW                      FIELD32(0x00800000)
2570 #define TXWI_W0_SHORT_GI                FIELD32(0x01000000)
2571 #define TXWI_W0_STBC                    FIELD32(0x06000000)
2572 #define TXWI_W0_IFS                     FIELD32(0x08000000)
2573 #define TXWI_W0_PHYMODE                 FIELD32(0xc0000000)
2574
2575 /*
2576  * Word1
2577  * ACK: 0: No Ack needed, 1: Ack needed
2578  * NSEQ: 0: Don't assign hw sequence number, 1: Assign hw sequence number
2579  * BW_WIN_SIZE: BA windows size of the recipient
2580  * WIRELESS_CLI_ID: Client ID for WCID table access
2581  * MPDU_TOTAL_BYTE_COUNT: Length of 802.11 frame
2582  * PACKETID: Will be latched into the TX_STA_FIFO register once the according
2583  *           frame was processed. If multiple frames are aggregated together
2584  *           (AMPDU==1) the reported tx status will always contain the packet
2585  *           id of the first frame. 0: Don't report tx status for this frame.
2586  * PACKETID_QUEUE: Part of PACKETID, This is the queue index (0-3)
2587  * PACKETID_ENTRY: Part of PACKETID, THis is the queue entry index (1-3)
2588  *                 This identification number is calculated by ((idx % 3) + 1).
2589  *                 The (+1) is required to prevent PACKETID to become 0.
2590  */
2591 #define TXWI_W1_ACK                     FIELD32(0x00000001)
2592 #define TXWI_W1_NSEQ                    FIELD32(0x00000002)
2593 #define TXWI_W1_BW_WIN_SIZE             FIELD32(0x000000fc)
2594 #define TXWI_W1_WIRELESS_CLI_ID         FIELD32(0x0000ff00)
2595 #define TXWI_W1_MPDU_TOTAL_BYTE_COUNT   FIELD32(0x0fff0000)
2596 #define TXWI_W1_PACKETID                FIELD32(0xf0000000)
2597 #define TXWI_W1_PACKETID_QUEUE          FIELD32(0x30000000)
2598 #define TXWI_W1_PACKETID_ENTRY          FIELD32(0xc0000000)
2599
2600 /*
2601  * Word2
2602  */
2603 #define TXWI_W2_IV                      FIELD32(0xffffffff)
2604
2605 /*
2606  * Word3
2607  */
2608 #define TXWI_W3_EIV                     FIELD32(0xffffffff)
2609
2610 /*
2611  * RX WI structure
2612  */
2613
2614 /*
2615  * Word0
2616  */
2617 #define RXWI_W0_WIRELESS_CLI_ID         FIELD32(0x000000ff)
2618 #define RXWI_W0_KEY_INDEX               FIELD32(0x00000300)
2619 #define RXWI_W0_BSSID                   FIELD32(0x00001c00)
2620 #define RXWI_W0_UDF                     FIELD32(0x0000e000)
2621 #define RXWI_W0_MPDU_TOTAL_BYTE_COUNT   FIELD32(0x0fff0000)
2622 #define RXWI_W0_TID                     FIELD32(0xf0000000)
2623
2624 /*
2625  * Word1
2626  */
2627 #define RXWI_W1_FRAG                    FIELD32(0x0000000f)
2628 #define RXWI_W1_SEQUENCE                FIELD32(0x0000fff0)
2629 #define RXWI_W1_MCS                     FIELD32(0x007f0000)
2630 #define RXWI_W1_BW                      FIELD32(0x00800000)
2631 #define RXWI_W1_SHORT_GI                FIELD32(0x01000000)
2632 #define RXWI_W1_STBC                    FIELD32(0x06000000)
2633 #define RXWI_W1_PHYMODE                 FIELD32(0xc0000000)
2634
2635 /*
2636  * Word2
2637  */
2638 #define RXWI_W2_RSSI0                   FIELD32(0x000000ff)
2639 #define RXWI_W2_RSSI1                   FIELD32(0x0000ff00)
2640 #define RXWI_W2_RSSI2                   FIELD32(0x00ff0000)
2641
2642 /*
2643  * Word3
2644  */
2645 #define RXWI_W3_SNR0                    FIELD32(0x000000ff)
2646 #define RXWI_W3_SNR1                    FIELD32(0x0000ff00)
2647
2648 /*
2649  * Macros for converting txpower from EEPROM to mac80211 value
2650  * and from mac80211 value to register value.
2651  */
2652 #define MIN_G_TXPOWER   0
2653 #define MIN_A_TXPOWER   -7
2654 #define MAX_G_TXPOWER   31
2655 #define MAX_A_TXPOWER   15
2656 #define DEFAULT_TXPOWER 5
2657
2658 #define TXPOWER_G_FROM_DEV(__txpower) \
2659         ((__txpower) > MAX_G_TXPOWER) ? DEFAULT_TXPOWER : (__txpower)
2660
2661 #define TXPOWER_G_TO_DEV(__txpower) \
2662         clamp_t(char, __txpower, MIN_G_TXPOWER, MAX_G_TXPOWER)
2663
2664 #define TXPOWER_A_FROM_DEV(__txpower) \
2665         ((__txpower) > MAX_A_TXPOWER) ? DEFAULT_TXPOWER : (__txpower)
2666
2667 #define TXPOWER_A_TO_DEV(__txpower) \
2668         clamp_t(char, __txpower, MIN_A_TXPOWER, MAX_A_TXPOWER)
2669
2670 /*
2671  *  Board's maximun TX power limitation
2672  */
2673 #define EIRP_MAX_TX_POWER_LIMIT 0x50
2674
2675 /*
2676  * Number of TBTT intervals after which we have to adjust
2677  * the hw beacon timer.
2678  */
2679 #define BCN_TBTT_OFFSET 64
2680
2681 /*
2682  * RT2800 driver data structure
2683  */
2684 struct rt2800_drv_data {
2685         u8 calibration_bw20;
2686         u8 calibration_bw40;
2687         u8 bbp25;
2688         u8 bbp26;
2689         u8 txmixer_gain_24g;
2690         u8 txmixer_gain_5g;
2691         unsigned int tbtt_tick;
2692 };
2693
2694 #endif /* RT2800_H */