drivers/net/wireless/rt2x00/rt61pci.c

   1 /*
   2         Copyright (C) 2004 - 2007 rt2x00 SourceForge Project
   3         <http://rt2x00.serialmonkey.com>
   4
   5         This program is free software; you can redistribute it and/or modify
   6         it under the terms of the GNU General Public License as published by
   7         the Free Software Foundation; either version 2 of the License, or
   8         (at your option) any later version.
   9
  10         This program is distributed in the hope that it will be useful,
  11         but WITHOUT ANY WARRANTY; without even the implied warranty of
  12         MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  13         GNU General Public License for more details.
  14
  15         You should have received a copy of the GNU General Public License
  16         along with this program; if not, write to the
  17         Free Software Foundation, Inc.,
  18         59 Temple Place - Suite 330, Boston, MA 02111-1307, USA.
  19  */
  20
  21 /*
  22         Module: rt61pci
  23         Abstract: rt61pci device specific routines.
  24         Supported chipsets: RT2561, RT2561s, RT2661.
  25  */
  26
  27 /*
  28  * Set enviroment defines for rt2x00.h
  29  */
  30 #define DRV_NAME "rt61pci"
  31
  32 #include <linux/delay.h>
  33 #include <linux/etherdevice.h>
  34 #include <linux/init.h>
  35 #include <linux/kernel.h>
  36 #include <linux/module.h>
  37 #include <linux/pci.h>
  38 #include <linux/eeprom_93cx6.h>
  39
  40 #include "rt2x00.h"
  41 #include "rt2x00pci.h"
  42 #include "rt61pci.h"
  43
  44 /*
  45  * Register access.
  46  * BBP and RF register require indirect register access,
  47  * and use the CSR registers PHY_CSR3 and PHY_CSR4 to achieve this.
  48  * These indirect registers work with busy bits,
  49  * and we will try maximal REGISTER_BUSY_COUNT times to access
  50  * the register while taking a REGISTER_BUSY_DELAY us delay
  51  * between each attampt. When the busy bit is still set at that time,
  52  * the access attempt is considered to have failed,
  53  * and we will print an error.
  54  */
  55 static u32 rt61pci_bbp_check(const struct rt2x00_dev *rt2x00dev)
  56 {
  57         u32 reg;
  58         unsigned int i;
  59
  60         for (i = 0; i < REGISTER_BUSY_COUNT; i++) {
  61                 rt2x00pci_register_read(rt2x00dev, PHY_CSR3, &reg);
  62                 if (!rt2x00_get_field32(reg, PHY_CSR3_BUSY))
  63                         break;
  64                 udelay(REGISTER_BUSY_DELAY);
  65         }
  66
  67         return reg;
  68 }
  69
  70 static void rt61pci_bbp_write(const struct rt2x00_dev *rt2x00dev,
  71                               const unsigned int word, const u8 value)
  72 {
  73         u32 reg;
  74
  75         /*
  76          * Wait until the BBP becomes ready.
  77          */
  78         reg = rt61pci_bbp_check(rt2x00dev);
  79         if (rt2x00_get_field32(reg, PHY_CSR3_BUSY)) {
  80                 ERROR(rt2x00dev, "PHY_CSR3 register busy. Write failed.\n");
  81                 return;
  82         }
  83
  84         /*
  85          * Write the data into the BBP.
  86          */
  87         reg = 0;
  88         rt2x00_set_field32(&reg, PHY_CSR3_VALUE, value);
  89         rt2x00_set_field32(&reg, PHY_CSR3_REGNUM, word);
  90         rt2x00_set_field32(&reg, PHY_CSR3_BUSY, 1);
  91         rt2x00_set_field32(&reg, PHY_CSR3_READ_CONTROL, 0);
  92
  93         rt2x00pci_register_write(rt2x00dev, PHY_CSR3, reg);
  94 }
  95
  96 static void rt61pci_bbp_read(const struct rt2x00_dev *rt2x00dev,
  97                              const unsigned int word, u8 *value)
  98 {
  99         u32 reg;
 100
 101         /*
 102          * Wait until the BBP becomes ready.
 103          */
 104         reg = rt61pci_bbp_check(rt2x00dev);
 105         if (rt2x00_get_field32(reg, PHY_CSR3_BUSY)) {
 106                 ERROR(rt2x00dev, "PHY_CSR3 register busy. Read failed.\n");
 107                 return;
 108         }
 109
 110         /*
 111          * Write the request into the BBP.
 112          */
 113         reg = 0;
 114         rt2x00_set_field32(&reg, PHY_CSR3_REGNUM, word);
 115         rt2x00_set_field32(&reg, PHY_CSR3_BUSY, 1);
 116         rt2x00_set_field32(&reg, PHY_CSR3_READ_CONTROL, 1);
 117
 118         rt2x00pci_register_write(rt2x00dev, PHY_CSR3, reg);
 119
 120         /*
 121          * Wait until the BBP becomes ready.
 122          */
 123         reg = rt61pci_bbp_check(rt2x00dev);
 124         if (rt2x00_get_field32(reg, PHY_CSR3_BUSY)) {
 125                 ERROR(rt2x00dev, "PHY_CSR3 register busy. Read failed.\n");
 126                 *value = 0xff;
 127                 return;
 128         }
 129
 130         *value = rt2x00_get_field32(reg, PHY_CSR3_VALUE);
 131 }
 132
 133 static void rt61pci_rf_write(const struct rt2x00_dev *rt2x00dev,
 134                              const unsigned int word, const u32 value)
 135 {
 136         u32 reg;
 137         unsigned int i;
 138
 139         if (!word)
 140                 return;
 141
 142         for (i = 0; i < REGISTER_BUSY_COUNT; i++) {
 143                 rt2x00pci_register_read(rt2x00dev, PHY_CSR4, &reg);
 144                 if (!rt2x00_get_field32(reg, PHY_CSR4_BUSY))
 145                         goto rf_write;
 146                 udelay(REGISTER_BUSY_DELAY);
 147         }
 148
 149         ERROR(rt2x00dev, "PHY_CSR4 register busy. Write failed.\n");
 150         return;
 151
 152 rf_write:
 153         reg = 0;
 154         rt2x00_set_field32(&reg, PHY_CSR4_VALUE, value);
 155         rt2x00_set_field32(&reg, PHY_CSR4_NUMBER_OF_BITS, 21);
 156         rt2x00_set_field32(&reg, PHY_CSR4_IF_SELECT, 0);
 157         rt2x00_set_field32(&reg, PHY_CSR4_BUSY, 1);
 158
 159         rt2x00pci_register_write(rt2x00dev, PHY_CSR4, reg);
 160         rt2x00_rf_write(rt2x00dev, word, value);
 161 }
 162
 163 static void rt61pci_mcu_request(const struct rt2x00_dev *rt2x00dev,
 164                                 const u8 command, const u8 token,
 165                                 const u8 arg0, const u8 arg1)
 166 {
 167         u32 reg;
 168
 169         rt2x00pci_register_read(rt2x00dev, H2M_MAILBOX_CSR, &reg);
 170
 171         if (rt2x00_get_field32(reg, H2M_MAILBOX_CSR_OWNER)) {
 172                 ERROR(rt2x00dev, "mcu request error. "
 173                       "Request 0x%02x failed for token 0x%02x.\n",
 174                       command, token);
 175                 return;
 176         }
 177
 178         rt2x00_set_field32(&reg, H2M_MAILBOX_CSR_OWNER, 1);
 179         rt2x00_set_field32(&reg, H2M_MAILBOX_CSR_CMD_TOKEN, token);
 180         rt2x00_set_field32(&reg, H2M_MAILBOX_CSR_ARG0, arg0);
 181         rt2x00_set_field32(&reg, H2M_MAILBOX_CSR_ARG1, arg1);
 182         rt2x00pci_register_write(rt2x00dev, H2M_MAILBOX_CSR, reg);
 183
 184         rt2x00pci_register_read(rt2x00dev, HOST_CMD_CSR, &reg);
 185         rt2x00_set_field32(&reg, HOST_CMD_CSR_HOST_COMMAND, command);
 186         rt2x00_set_field32(&reg, HOST_CMD_CSR_INTERRUPT_MCU, 1);
 187         rt2x00pci_register_write(rt2x00dev, HOST_CMD_CSR, reg);
 188 }
 189
 190 static void rt61pci_eepromregister_read(struct eeprom_93cx6 *eeprom)
 191 {
 192         struct rt2x00_dev *rt2x00dev = eeprom->data;
 193         u32 reg;
 194
 195         rt2x00pci_register_read(rt2x00dev, E2PROM_CSR, &reg);
 196
 197         eeprom->reg_data_in = !!rt2x00_get_field32(reg, E2PROM_CSR_DATA_IN);
 198         eeprom->reg_data_out = !!rt2x00_get_field32(reg, E2PROM_CSR_DATA_OUT);
 199         eeprom->reg_data_clock =
 200             !!rt2x00_get_field32(reg, E2PROM_CSR_DATA_CLOCK);
 201         eeprom->reg_chip_select =
 202             !!rt2x00_get_field32(reg, E2PROM_CSR_CHIP_SELECT);
 203 }
 204
 205 static void rt61pci_eepromregister_write(struct eeprom_93cx6 *eeprom)
 206 {
 207         struct rt2x00_dev *rt2x00dev = eeprom->data;
 208         u32 reg = 0;
 209
 210         rt2x00_set_field32(&reg, E2PROM_CSR_DATA_IN, !!eeprom->reg_data_in);
 211         rt2x00_set_field32(&reg, E2PROM_CSR_DATA_OUT, !!eeprom->reg_data_out);
 212         rt2x00_set_field32(&reg, E2PROM_CSR_DATA_CLOCK,
 213                            !!eeprom->reg_data_clock);
 214         rt2x00_set_field32(&reg, E2PROM_CSR_CHIP_SELECT,
 215                            !!eeprom->reg_chip_select);
 216
 217         rt2x00pci_register_write(rt2x00dev, E2PROM_CSR, reg);
 218 }
 219
 220 #ifdef CONFIG_RT2X00_LIB_DEBUGFS
 221 #define CSR_OFFSET(__word)      ( CSR_REG_BASE + ((__word) * sizeof(u32)) )
 222
 223 static void rt61pci_read_csr(const struct rt2x00_dev *rt2x00dev,
 224                              const unsigned int word, u32 *data)
 225 {
 226         rt2x00pci_register_read(rt2x00dev, CSR_OFFSET(word), data);
 227 }
 228
 229 static void rt61pci_write_csr(const struct rt2x00_dev *rt2x00dev,
 230                               const unsigned int word, u32 data)
 231 {
 232         rt2x00pci_register_write(rt2x00dev, CSR_OFFSET(word), data);
 233 }
 234
 235 static const struct rt2x00debug rt61pci_rt2x00debug = {
 236         .owner  = THIS_MODULE,
 237         .csr    = {
 238                 .read           = rt61pci_read_csr,
 239                 .write          = rt61pci_write_csr,
 240                 .word_size      = sizeof(u32),
 241                 .word_count     = CSR_REG_SIZE / sizeof(u32),
 242         },
 243         .eeprom = {
 244                 .read           = rt2x00_eeprom_read,
 245                 .write          = rt2x00_eeprom_write,
 246                 .word_size      = sizeof(u16),
 247                 .word_count     = EEPROM_SIZE / sizeof(u16),
 248         },
 249         .bbp    = {
 250                 .read           = rt61pci_bbp_read,
 251                 .write          = rt61pci_bbp_write,
 252                 .word_size      = sizeof(u8),
 253                 .word_count     = BBP_SIZE / sizeof(u8),
 254         },
 255         .rf     = {
 256                 .read           = rt2x00_rf_read,
 257                 .write          = rt61pci_rf_write,
 258                 .word_size      = sizeof(u32),
 259                 .word_count     = RF_SIZE / sizeof(u32),
 260         },
 261 };
 262 #endif /* CONFIG_RT2X00_LIB_DEBUGFS */
 263
 264 #ifdef CONFIG_RT61PCI_RFKILL
 265 static int rt61pci_rfkill_poll(struct rt2x00_dev *rt2x00dev)
 266 {
 267         u32 reg;
 268
 269         rt2x00pci_register_read(rt2x00dev, MAC_CSR13, &reg);
 270         return rt2x00_get_field32(reg, MAC_CSR13_BIT5);;
 271 }
 272 #else
 273 #define rt61pci_rfkill_poll     NULL
 274 #endif /* CONFIG_RT61PCI_RFKILL */
 275
 276 /*
 277  * Configuration handlers.
 278  */
 279 static void rt61pci_config_mac_addr(struct rt2x00_dev *rt2x00dev, __le32 *mac)
 280 {
 281         u32 tmp;
 282
 283         tmp = le32_to_cpu(mac[1]);
 284         rt2x00_set_field32(&tmp, MAC_CSR3_UNICAST_TO_ME_MASK, 0xff);
 285         mac[1] = cpu_to_le32(tmp);
 286
 287         rt2x00pci_register_multiwrite(rt2x00dev, MAC_CSR2, mac,
 288                                       (2 * sizeof(__le32)));
 289 }
 290
 291 static void rt61pci_config_bssid(struct rt2x00_dev *rt2x00dev, __le32 *bssid)
 292 {
 293         u32 tmp;
 294
 295         tmp = le32_to_cpu(bssid[1]);
 296         rt2x00_set_field32(&tmp, MAC_CSR5_BSS_ID_MASK, 3);
 297         bssid[1] = cpu_to_le32(tmp);
 298
 299         rt2x00pci_register_multiwrite(rt2x00dev, MAC_CSR4, bssid,
 300                                       (2 * sizeof(__le32)));
 301 }
 302
 303 static void rt61pci_config_type(struct rt2x00_dev *rt2x00dev, const int type)
 304 {
 305         struct interface *intf = &rt2x00dev->interface;
 306         u32 reg;
 307
 308         /*
 309          * Clear current synchronisation setup.
 310          * For the Beacon base registers we only need to clear
 311          * the first byte since that byte contains the VALID and OWNER
 312          * bits which (when set to 0) will invalidate the entire beacon.
 313          */
 314         rt2x00pci_register_write(rt2x00dev, TXRX_CSR9, 0);
 315         rt2x00pci_register_write(rt2x00dev, HW_BEACON_BASE0, 0);
 316         rt2x00pci_register_write(rt2x00dev, HW_BEACON_BASE1, 0);
 317         rt2x00pci_register_write(rt2x00dev, HW_BEACON_BASE2, 0);
 318         rt2x00pci_register_write(rt2x00dev, HW_BEACON_BASE3, 0);
 319
 320         /*
 321          * Enable synchronisation.
 322          */
 323         rt2x00pci_register_read(rt2x00dev, TXRX_CSR9, &reg);
 324         rt2x00_set_field32(&reg, TXRX_CSR9_TSF_TICKING, 1);
 325         rt2x00_set_field32(&reg, TXRX_CSR9_TBTT_ENABLE, 1);
 326         rt2x00_set_field32(&reg, TXRX_CSR9_BEACON_GEN, 0);
 327         if (is_interface_type(intf, IEEE80211_IF_TYPE_IBSS) ||
 328             is_interface_type(intf, IEEE80211_IF_TYPE_AP))
 329                 rt2x00_set_field32(&reg, TXRX_CSR9_TSF_SYNC, 2);
 330         else if (is_interface_type(intf, IEEE80211_IF_TYPE_STA))
 331                 rt2x00_set_field32(&reg, TXRX_CSR9_TSF_SYNC, 1);
 332         else
 333                 rt2x00_set_field32(&reg, TXRX_CSR9_TSF_SYNC, 0);
 334         rt2x00pci_register_write(rt2x00dev, TXRX_CSR9, reg);
 335 }
 336
 337 static void rt61pci_config_rate(struct rt2x00_dev *rt2x00dev, const int rate)
 338 {
 339         struct ieee80211_conf *conf = &rt2x00dev->hw->conf;
 340         u32 reg;
 341         u32 value;
 342         u32 preamble;
 343
 344         if (DEVICE_GET_RATE_FIELD(rate, PREAMBLE))
 345                 preamble = SHORT_PREAMBLE;
 346         else
 347                 preamble = PREAMBLE;
 348
 349         /*
 350          * Extract the allowed ratemask from the device specific rate value,
 351          * We need to set TXRX_CSR5 to the basic rate mask so we need to mask
 352          * off the non-basic rates.
 353          */
 354         reg = DEVICE_GET_RATE_FIELD(rate, RATEMASK) & DEV_BASIC_RATEMASK;
 355
 356         rt2x00pci_register_write(rt2x00dev, TXRX_CSR5, reg);
 357
 358         rt2x00pci_register_read(rt2x00dev, TXRX_CSR0, &reg);
 359         value = ((conf->flags & IEEE80211_CONF_SHORT_SLOT_TIME) ?
 360                  SHORT_DIFS : DIFS) +
 361             PLCP + preamble + get_duration(ACK_SIZE, 10);
 362         rt2x00_set_field32(&reg, TXRX_CSR0_RX_ACK_TIMEOUT, value);
 363         rt2x00pci_register_write(rt2x00dev, TXRX_CSR0, reg);
 364
 365         rt2x00pci_register_read(rt2x00dev, TXRX_CSR4, &reg);
 366         if (preamble == SHORT_PREAMBLE)
 367                 rt2x00_set_field32(&reg, TXRX_CSR4_AUTORESPOND_PREAMBLE, 1);
 368         else
 369                 rt2x00_set_field32(&reg, TXRX_CSR4_AUTORESPOND_PREAMBLE, 0);
 370         rt2x00pci_register_write(rt2x00dev, TXRX_CSR4, reg);
 371 }
 372
 373 static void rt61pci_config_phymode(struct rt2x00_dev *rt2x00dev,
 374                                    const int phymode)
 375 {
 376         struct ieee80211_hw_mode *mode;
 377         struct ieee80211_rate *rate;
 378
 379         if (phymode == MODE_IEEE80211A)
 380                 rt2x00dev->curr_hwmode = HWMODE_A;
 381         else if (phymode == MODE_IEEE80211B)
 382                 rt2x00dev->curr_hwmode = HWMODE_B;
 383         else
 384                 rt2x00dev->curr_hwmode = HWMODE_G;
 385
 386         mode = &rt2x00dev->hwmodes[rt2x00dev->curr_hwmode];
 387         rate = &mode->rates[mode->num_rates - 1];
 388
 389         rt61pci_config_rate(rt2x00dev, rate->val2);
 390 }
 391
 392 static void rt61pci_config_lock_channel(struct rt2x00_dev *rt2x00dev,
 393                                         struct rf_channel *rf,
 394                                         const int txpower)
 395 {
 396         u8 r3;
 397         u8 r94;
 398         u8 smart;
 399
 400         rt2x00_set_field32(&rf->rf3, RF3_TXPOWER, TXPOWER_TO_DEV(txpower));
 401         rt2x00_set_field32(&rf->rf4, RF4_FREQ_OFFSET, rt2x00dev->freq_offset);
 402
 403         smart = !(rt2x00_rf(&rt2x00dev->chip, RF5225) ||
 404                   rt2x00_rf(&rt2x00dev->chip, RF2527));
 405
 406         rt61pci_bbp_read(rt2x00dev, 3, &r3);
 407         rt2x00_set_field8(&r3, BBP_R3_SMART_MODE, smart);
 408         rt61pci_bbp_write(rt2x00dev, 3, r3);
 409
 410         r94 = 6;
 411         if (txpower > MAX_TXPOWER && txpower <= (MAX_TXPOWER + r94))
 412                 r94 += txpower - MAX_TXPOWER;
 413         else if (txpower < MIN_TXPOWER && txpower >= (MIN_TXPOWER - r94))
 414                 r94 += txpower;
 415         rt61pci_bbp_write(rt2x00dev, 94, r94);
 416
 417         rt61pci_rf_write(rt2x00dev, 1, rf->rf1);
 418         rt61pci_rf_write(rt2x00dev, 2, rf->rf2);
 419         rt61pci_rf_write(rt2x00dev, 3, rf->rf3 & ~0x00000004);
 420         rt61pci_rf_write(rt2x00dev, 4, rf->rf4);
 421
 422         udelay(200);
 423
 424         rt61pci_rf_write(rt2x00dev, 1, rf->rf1);
 425         rt61pci_rf_write(rt2x00dev, 2, rf->rf2);
 426         rt61pci_rf_write(rt2x00dev, 3, rf->rf3 | 0x00000004);
 427         rt61pci_rf_write(rt2x00dev, 4, rf->rf4);
 428
 429         udelay(200);
 430
 431         rt61pci_rf_write(rt2x00dev, 1, rf->rf1);
 432         rt61pci_rf_write(rt2x00dev, 2, rf->rf2);
 433         rt61pci_rf_write(rt2x00dev, 3, rf->rf3 & ~0x00000004);
 434         rt61pci_rf_write(rt2x00dev, 4, rf->rf4);
 435
 436         msleep(1);
 437 }
 438
 439 static void rt61pci_config_channel(struct rt2x00_dev *rt2x00dev,
 440                                    const int index, const int channel,
 441                                    const int txpower)
 442 {
 443         struct rf_channel rf;
 444
 445         /*
 446          * Fill rf_reg structure.
 447          */
 448         memcpy(&rf, &rt2x00dev->spec.channels[index], sizeof(rf));
 449
 450         rt61pci_config_lock_channel(rt2x00dev, &rf, txpower);
 451 }
 452
 453 static void rt61pci_config_txpower(struct rt2x00_dev *rt2x00dev,
 454                                    const int txpower)
 455 {
 456         struct rf_channel rf;
 457
 458         rt2x00_rf_read(rt2x00dev, 1, &rf.rf1);
 459         rt2x00_rf_read(rt2x00dev, 2, &rf.rf2);
 460         rt2x00_rf_read(rt2x00dev, 3, &rf.rf3);
 461         rt2x00_rf_read(rt2x00dev, 4, &rf.rf4);
 462
 463         rt61pci_config_lock_channel(rt2x00dev, &rf, txpower);
 464 }
 465
 466 static void rt61pci_config_antenna_5x(struct rt2x00_dev *rt2x00dev,
 467                                       const int antenna_tx,
 468                                       const int antenna_rx)
 469 {
 470         u8 r3;
 471         u8 r4;
 472         u8 r77;
 473
 474         rt61pci_bbp_read(rt2x00dev, 3, &r3);
 475         rt61pci_bbp_read(rt2x00dev, 4, &r4);
 476         rt61pci_bbp_read(rt2x00dev, 77, &r77);
 477
 478         rt2x00_set_field8(&r3, BBP_R3_SMART_MODE,
 479                           !rt2x00_rf(&rt2x00dev->chip, RF5225));
 480
 481         switch (antenna_rx) {
 482         case ANTENNA_SW_DIVERSITY:
 483         case ANTENNA_HW_DIVERSITY:
 484                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA, 2);
 485                 rt2x00_set_field8(&r4, BBP_R4_RX_FRAME_END,
 486                                   !!(rt2x00dev->curr_hwmode != HWMODE_A));
 487                 break;
 488         case ANTENNA_A:
 489                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA, 1);
 490                 rt2x00_set_field8(&r4, BBP_R4_RX_FRAME_END, 0);
 491
 492                 if (rt2x00dev->curr_hwmode == HWMODE_A)
 493                         rt2x00_set_field8(&r77, BBP_R77_PAIR, 0);
 494                 else
 495                         rt2x00_set_field8(&r77, BBP_R77_PAIR, 3);
 496                 break;
 497         case ANTENNA_B:
 498                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA, 1);
 499                 rt2x00_set_field8(&r4, BBP_R4_RX_FRAME_END, 0);
 500
 501                 if (rt2x00dev->curr_hwmode == HWMODE_A)
 502                         rt2x00_set_field8(&r77, BBP_R77_PAIR, 3);
 503                 else
 504                         rt2x00_set_field8(&r77, BBP_R77_PAIR, 0);
 505                 break;
 506         }
 507
 508         rt61pci_bbp_write(rt2x00dev, 77, r77);
 509         rt61pci_bbp_write(rt2x00dev, 3, r3);
 510         rt61pci_bbp_write(rt2x00dev, 4, r4);
 511 }
 512
 513 static void rt61pci_config_antenna_2x(struct rt2x00_dev *rt2x00dev,
 514                                       const int antenna_tx,
 515                                       const int antenna_rx)
 516 {
 517         u8 r3;
 518         u8 r4;
 519         u8 r77;
 520
 521         rt61pci_bbp_read(rt2x00dev, 3, &r3);
 522         rt61pci_bbp_read(rt2x00dev, 4, &r4);
 523         rt61pci_bbp_read(rt2x00dev, 77, &r77);
 524
 525         rt2x00_set_field8(&r3, BBP_R3_SMART_MODE,
 526                           !rt2x00_rf(&rt2x00dev->chip, RF2527));
 527         rt2x00_set_field8(&r4, BBP_R4_RX_FRAME_END,
 528                           !test_bit(CONFIG_FRAME_TYPE, &rt2x00dev->flags));
 529
 530         switch (antenna_rx) {
 531         case ANTENNA_SW_DIVERSITY:
 532         case ANTENNA_HW_DIVERSITY:
 533                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA, 2);
 534                 break;
 535         case ANTENNA_A:
 536                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA, 1);
 537                 rt2x00_set_field8(&r77, BBP_R77_PAIR, 3);
 538                 break;
 539         case ANTENNA_B:
 540                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA, 1);
 541                 rt2x00_set_field8(&r77, BBP_R77_PAIR, 0);
 542                 break;
 543         }
 544
 545         rt61pci_bbp_write(rt2x00dev, 77, r77);
 546         rt61pci_bbp_write(rt2x00dev, 3, r3);
 547         rt61pci_bbp_write(rt2x00dev, 4, r4);
 548 }
 549
 550 static void rt61pci_config_antenna_2529_rx(struct rt2x00_dev *rt2x00dev,
 551                                            const int p1, const int p2)
 552 {
 553         u32 reg;
 554
 555         rt2x00pci_register_read(rt2x00dev, MAC_CSR13, &reg);
 556
 557         if (p1 != 0xff) {
 558                 rt2x00_set_field32(&reg, MAC_CSR13_BIT4, !!p1);
 559                 rt2x00_set_field32(&reg, MAC_CSR13_BIT12, 0);
 560                 rt2x00pci_register_write(rt2x00dev, MAC_CSR13, reg);
 561         }
 562         if (p2 != 0xff) {
 563                 rt2x00_set_field32(&reg, MAC_CSR13_BIT3, !p2);
 564                 rt2x00_set_field32(&reg, MAC_CSR13_BIT11, 0);
 565                 rt2x00pci_register_write(rt2x00dev, MAC_CSR13, reg);
 566         }
 567 }
 568
 569 static void rt61pci_config_antenna_2529(struct rt2x00_dev *rt2x00dev,
 570                                         const int antenna_tx,
 571                                         const int antenna_rx)
 572 {
 573         u16 eeprom;
 574         u8 r3;
 575         u8 r4;
 576         u8 r77;
 577
 578         rt61pci_bbp_read(rt2x00dev, 3, &r3);
 579         rt61pci_bbp_read(rt2x00dev, 4, &r4);
 580         rt61pci_bbp_read(rt2x00dev, 77, &r77);
 581         rt2x00_eeprom_read(rt2x00dev, EEPROM_NIC, &eeprom);
 582
 583         rt2x00_set_field8(&r3, BBP_R3_SMART_MODE, 0);
 584
 585         if (rt2x00_get_field16(eeprom, EEPROM_NIC_ENABLE_DIVERSITY) &&
 586             rt2x00_get_field16(eeprom, EEPROM_NIC_TX_DIVERSITY)) {
 587                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA, 2);
 588                 rt2x00_set_field8(&r4, BBP_R4_RX_FRAME_END, 1);
 589                 rt61pci_config_antenna_2529_rx(rt2x00dev, 0, 1);
 590         } else if (rt2x00_get_field16(eeprom, EEPROM_NIC_ENABLE_DIVERSITY)) {
 591                 if (rt2x00_get_field16(eeprom, EEPROM_NIC_TX_RX_FIXED) >= 2) {
 592                         rt2x00_set_field8(&r77, BBP_R77_PAIR, 3);
 593                         rt61pci_bbp_write(rt2x00dev, 77, r77);
 594                 }
 595                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA, 1);
 596                 rt61pci_config_antenna_2529_rx(rt2x00dev, 1, 1);
 597         } else if (!rt2x00_get_field16(eeprom, EEPROM_NIC_ENABLE_DIVERSITY) &&
 598                    rt2x00_get_field16(eeprom, EEPROM_NIC_TX_DIVERSITY)) {
 599                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA, 2);
 600                 rt2x00_set_field8(&r4, BBP_R4_RX_FRAME_END, 0);
 601
 602                 switch (rt2x00_get_field16(eeprom, EEPROM_NIC_TX_RX_FIXED)) {
 603                 case 0:
 604                         rt61pci_config_antenna_2529_rx(rt2x00dev, 0, 1);
 605                         break;
 606                 case 1:
 607                         rt61pci_config_antenna_2529_rx(rt2x00dev, 1, 0);
 608                         break;
 609                 case 2:
 610                         rt61pci_config_antenna_2529_rx(rt2x00dev, 0, 0);
 611                         break;
 612                 case 3:
 613                         rt61pci_config_antenna_2529_rx(rt2x00dev, 1, 1);
 614                         break;
 615                 }
 616         } else if (!rt2x00_get_field16(eeprom, EEPROM_NIC_ENABLE_DIVERSITY) &&
 617                    !rt2x00_get_field16(eeprom, EEPROM_NIC_TX_DIVERSITY)) {
 618                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA, 1);
 619                 rt2x00_set_field8(&r4, BBP_R4_RX_FRAME_END, 0);
 620
 621                 switch (rt2x00_get_field16(eeprom, EEPROM_NIC_TX_RX_FIXED)) {
 622                 case 0:
 623                         rt2x00_set_field8(&r77, BBP_R77_PAIR, 0);
 624                         rt61pci_bbp_write(rt2x00dev, 77, r77);
 625                         rt61pci_config_antenna_2529_rx(rt2x00dev, 0, 1);
 626                         break;
 627                 case 1:
 628                         rt2x00_set_field8(&r77, BBP_R77_PAIR, 0);
 629                         rt61pci_bbp_write(rt2x00dev, 77, r77);
 630                         rt61pci_config_antenna_2529_rx(rt2x00dev, 1, 0);
 631                         break;
 632                 case 2:
 633                         rt2x00_set_field8(&r77, BBP_R77_PAIR, 3);
 634                         rt61pci_bbp_write(rt2x00dev, 77, r77);
 635                         rt61pci_config_antenna_2529_rx(rt2x00dev, 0, 0);
 636                         break;
 637                 case 3:
 638                         rt2x00_set_field8(&r77, BBP_R77_PAIR, 3);
 639                         rt61pci_bbp_write(rt2x00dev, 77, r77);
 640                         rt61pci_config_antenna_2529_rx(rt2x00dev, 1, 1);
 641                         break;
 642                 }
 643         }
 644
 645         rt61pci_bbp_write(rt2x00dev, 3, r3);
 646         rt61pci_bbp_write(rt2x00dev, 4, r4);
 647 }
 648
 649 struct antenna_sel {
 650         u8 word;
 651         /*
 652          * value[0] -> non-LNA
 653          * value[1] -> LNA
 654          */
 655         u8 value[2];
 656 };
 657
 658 static const struct antenna_sel antenna_sel_a[] = {
 659         { 96,  { 0x58, 0x78 } },
 660         { 104, { 0x38, 0x48 } },
 661         { 75,  { 0xfe, 0x80 } },
 662         { 86,  { 0xfe, 0x80 } },
 663         { 88,  { 0xfe, 0x80 } },
 664         { 35,  { 0x60, 0x60 } },
 665         { 97,  { 0x58, 0x58 } },
 666         { 98,  { 0x58, 0x58 } },
 667 };
 668
 669 static const struct antenna_sel antenna_sel_bg[] = {
 670         { 96,  { 0x48, 0x68 } },
 671         { 104, { 0x2c, 0x3c } },
 672         { 75,  { 0xfe, 0x80 } },
 673         { 86,  { 0xfe, 0x80 } },
 674         { 88,  { 0xfe, 0x80 } },
 675         { 35,  { 0x50, 0x50 } },
 676         { 97,  { 0x48, 0x48 } },
 677         { 98,  { 0x48, 0x48 } },
 678 };
 679
 680 static void rt61pci_config_antenna(struct rt2x00_dev *rt2x00dev,
 681                                    const int antenna_tx, const int antenna_rx)
 682 {
 683         const struct antenna_sel *sel;
 684         unsigned int lna;
 685         unsigned int i;
 686         u32 reg;
 687
 688         rt2x00pci_register_read(rt2x00dev, PHY_CSR0, &reg);
 689
 690         if (rt2x00dev->curr_hwmode == HWMODE_A) {
 691                 sel = antenna_sel_a;
 692                 lna = test_bit(CONFIG_EXTERNAL_LNA_A, &rt2x00dev->flags);
 693
 694                 rt2x00_set_field32(&reg, PHY_CSR0_PA_PE_BG, 0);
 695                 rt2x00_set_field32(&reg, PHY_CSR0_PA_PE_A, 1);
 696         } else {
 697                 sel = antenna_sel_bg;
 698                 lna = test_bit(CONFIG_EXTERNAL_LNA_BG, &rt2x00dev->flags);
 699
 700                 rt2x00_set_field32(&reg, PHY_CSR0_PA_PE_BG, 1);
 701                 rt2x00_set_field32(&reg, PHY_CSR0_PA_PE_A, 0);
 702         }
 703
 704         for (i = 0; i < ARRAY_SIZE(antenna_sel_a); i++)
 705                 rt61pci_bbp_write(rt2x00dev, sel[i].word, sel[i].value[lna]);
 706
 707         rt2x00pci_register_write(rt2x00dev, PHY_CSR0, reg);
 708
 709         if (rt2x00_rf(&rt2x00dev->chip, RF5225) ||
 710             rt2x00_rf(&rt2x00dev->chip, RF5325))
 711                 rt61pci_config_antenna_5x(rt2x00dev, antenna_tx, antenna_rx);
 712         else if (rt2x00_rf(&rt2x00dev->chip, RF2527))
 713                 rt61pci_config_antenna_2x(rt2x00dev, antenna_tx, antenna_rx);
 714         else if (rt2x00_rf(&rt2x00dev->chip, RF2529)) {
 715                 if (test_bit(CONFIG_DOUBLE_ANTENNA, &rt2x00dev->flags))
 716                         rt61pci_config_antenna_2x(rt2x00dev, antenna_tx,
 717                                                   antenna_rx);
 718                 else
 719                         rt61pci_config_antenna_2529(rt2x00dev, antenna_tx,
 720                                                     antenna_rx);
 721         }
 722 }
 723
 724 static void rt61pci_config_duration(struct rt2x00_dev *rt2x00dev,
 725                                     const int short_slot_time,
 726                                     const int beacon_int)
 727 {
 728         u32 reg;
 729
 730         rt2x00pci_register_read(rt2x00dev, MAC_CSR9, &reg);
 731         rt2x00_set_field32(&reg, MAC_CSR9_SLOT_TIME,
 732                            short_slot_time ? SHORT_SLOT_TIME : SLOT_TIME);
 733         rt2x00pci_register_write(rt2x00dev, MAC_CSR9, reg);
 734
 735         rt2x00pci_register_read(rt2x00dev, MAC_CSR8, &reg);
 736         rt2x00_set_field32(&reg, MAC_CSR8_SIFS, SIFS);
 737         rt2x00_set_field32(&reg, MAC_CSR8_SIFS_AFTER_RX_OFDM, 3);
 738         rt2x00_set_field32(&reg, MAC_CSR8_EIFS, EIFS);
 739         rt2x00pci_register_write(rt2x00dev, MAC_CSR8, reg);
 740
 741         rt2x00pci_register_read(rt2x00dev, TXRX_CSR0, &reg);
 742         rt2x00_set_field32(&reg, TXRX_CSR0_TSF_OFFSET, IEEE80211_HEADER);
 743         rt2x00pci_register_write(rt2x00dev, TXRX_CSR0, reg);
 744
 745         rt2x00pci_register_read(rt2x00dev, TXRX_CSR4, &reg);
 746         rt2x00_set_field32(&reg, TXRX_CSR4_AUTORESPOND_ENABLE, 1);
 747         rt2x00pci_register_write(rt2x00dev, TXRX_CSR4, reg);
 748
 749         rt2x00pci_register_read(rt2x00dev, TXRX_CSR9, &reg);
 750         rt2x00_set_field32(&reg, TXRX_CSR9_BEACON_INTERVAL, beacon_int * 16);
 751         rt2x00pci_register_write(rt2x00dev, TXRX_CSR9, reg);
 752 }
 753
 754 static void rt61pci_config(struct rt2x00_dev *rt2x00dev,
 755                            const unsigned int flags,
 756                            struct ieee80211_conf *conf)
 757 {
 758         int short_slot_time = conf->flags & IEEE80211_CONF_SHORT_SLOT_TIME;
 759
 760         if (flags & CONFIG_UPDATE_PHYMODE)
 761                 rt61pci_config_phymode(rt2x00dev, conf->phymode);
 762         if (flags & CONFIG_UPDATE_CHANNEL)
 763                 rt61pci_config_channel(rt2x00dev, conf->channel_val,
 764                                        conf->channel, conf->power_level);
 765         if ((flags & CONFIG_UPDATE_TXPOWER) && !(flags & CONFIG_UPDATE_CHANNEL))
 766                 rt61pci_config_txpower(rt2x00dev, conf->power_level);
 767         if (flags & CONFIG_UPDATE_ANTENNA)
 768                 rt61pci_config_antenna(rt2x00dev, conf->antenna_sel_tx,
 769                                        conf->antenna_sel_rx);
 770         if (flags & (CONFIG_UPDATE_SLOT_TIME | CONFIG_UPDATE_BEACON_INT))
 771                 rt61pci_config_duration(rt2x00dev, short_slot_time,
 772                                         conf->beacon_int);
 773 }
 774
 775 /*
 776  * LED functions.
 777  */
 778 static void rt61pci_enable_led(struct rt2x00_dev *rt2x00dev)
 779 {
 780         u32 reg;
 781         u16 led_reg;
 782         u8 arg0;
 783         u8 arg1;
 784
 785         rt2x00pci_register_read(rt2x00dev, MAC_CSR14, &reg);
 786         rt2x00_set_field32(&reg, MAC_CSR14_ON_PERIOD, 70);
 787         rt2x00_set_field32(&reg, MAC_CSR14_OFF_PERIOD, 30);
 788         rt2x00pci_register_write(rt2x00dev, MAC_CSR14, reg);
 789
 790         led_reg = rt2x00dev->led_reg;
 791         rt2x00_set_field16(&led_reg, MCU_LEDCS_RADIO_STATUS, 1);
 792         if (rt2x00dev->rx_status.phymode == MODE_IEEE80211A)
 793                 rt2x00_set_field16(&led_reg, MCU_LEDCS_LINK_A_STATUS, 1);
 794         else
 795                 rt2x00_set_field16(&led_reg, MCU_LEDCS_LINK_BG_STATUS, 1);
 796
 797         arg0 = led_reg & 0xff;
 798         arg1 = (led_reg >> 8) & 0xff;
 799
 800         rt61pci_mcu_request(rt2x00dev, MCU_LED, 0xff, arg0, arg1);
 801 }
 802
 803 static void rt61pci_disable_led(struct rt2x00_dev *rt2x00dev)
 804 {
 805         u16 led_reg;
 806         u8 arg0;
 807         u8 arg1;
 808
 809         led_reg = rt2x00dev->led_reg;
 810         rt2x00_set_field16(&led_reg, MCU_LEDCS_RADIO_STATUS, 0);
 811         rt2x00_set_field16(&led_reg, MCU_LEDCS_LINK_BG_STATUS, 0);
 812         rt2x00_set_field16(&led_reg, MCU_LEDCS_LINK_A_STATUS, 0);
 813
 814         arg0 = led_reg & 0xff;
 815         arg1 = (led_reg >> 8) & 0xff;
 816
 817         rt61pci_mcu_request(rt2x00dev, MCU_LED, 0xff, arg0, arg1);
 818 }
 819
 820 static void rt61pci_activity_led(struct rt2x00_dev *rt2x00dev, int rssi)
 821 {
 822         u8 led;
 823
 824         if (rt2x00dev->led_mode != LED_MODE_SIGNAL_STRENGTH)
 825                 return;
 826
 827         /*
 828          * Led handling requires a positive value for the rssi,
 829          * to do that correctly we need to add the correction.
 830          */
 831         rssi += rt2x00dev->rssi_offset;
 832
 833         if (rssi <= 30)
 834                 led = 0;
 835         else if (rssi <= 39)
 836                 led = 1;
 837         else if (rssi <= 49)
 838                 led = 2;
 839         else if (rssi <= 53)
 840                 led = 3;
 841         else if (rssi <= 63)
 842                 led = 4;
 843         else
 844                 led = 5;
 845
 846         rt61pci_mcu_request(rt2x00dev, MCU_LED_STRENGTH, 0xff, led, 0);
 847 }
 848
 849 /*
 850  * Link tuning
 851  */
 852 static void rt61pci_link_stats(struct rt2x00_dev *rt2x00dev)
 853 {
 854         u32 reg;
 855
 856         /*
 857          * Update FCS error count from register.
 858          */
 859         rt2x00pci_register_read(rt2x00dev, STA_CSR0, &reg);
 860         rt2x00dev->link.rx_failed = rt2x00_get_field32(reg, STA_CSR0_FCS_ERROR);
 861
 862         /*
 863          * Update False CCA count from register.
 864          */
 865         rt2x00pci_register_read(rt2x00dev, STA_CSR1, &reg);
 866         rt2x00dev->link.false_cca =
 867             rt2x00_get_field32(reg, STA_CSR1_FALSE_CCA_ERROR);
 868 }
 869
 870 static void rt61pci_reset_tuner(struct rt2x00_dev *rt2x00dev)
 871 {
 872         rt61pci_bbp_write(rt2x00dev, 17, 0x20);
 873         rt2x00dev->link.vgc_level = 0x20;
 874 }
 875
 876 static void rt61pci_link_tuner(struct rt2x00_dev *rt2x00dev)
 877 {
 878         int rssi = rt2x00_get_link_rssi(&rt2x00dev->link);
 879         u8 r17;
 880         u8 up_bound;
 881         u8 low_bound;
 882
 883         /*
 884          * Update Led strength
 885          */
 886         rt61pci_activity_led(rt2x00dev, rssi);
 887
 888         rt61pci_bbp_read(rt2x00dev, 17, &r17);
 889
 890         /*
 891          * Determine r17 bounds.
 892          */
 893         if (rt2x00dev->rx_status.phymode == MODE_IEEE80211A) {
 894                 low_bound = 0x28;
 895                 up_bound = 0x48;
 896                 if (test_bit(CONFIG_EXTERNAL_LNA_A, &rt2x00dev->flags)) {
 897                         low_bound += 0x10;
 898                         up_bound += 0x10;
 899                 }
 900         } else {
 901                 low_bound = 0x20;
 902                 up_bound = 0x40;
 903                 if (test_bit(CONFIG_EXTERNAL_LNA_BG, &rt2x00dev->flags)) {
 904                         low_bound += 0x10;
 905                         up_bound += 0x10;
 906                 }
 907         }
 908
 909         /*
 910          * Special big-R17 for very short distance
 911          */
 912         if (rssi >= -35) {
 913                 if (r17 != 0x60)
 914                         rt61pci_bbp_write(rt2x00dev, 17, 0x60);
 915                 return;
 916         }
 917
 918         /*
 919          * Special big-R17 for short distance
 920          */
 921         if (rssi >= -58) {
 922                 if (r17 != up_bound)
 923                         rt61pci_bbp_write(rt2x00dev, 17, up_bound);
 924                 return;
 925         }
 926
 927         /*
 928          * Special big-R17 for middle-short distance
 929          */
 930         if (rssi >= -66) {
 931                 low_bound += 0x10;
 932                 if (r17 != low_bound)
 933                         rt61pci_bbp_write(rt2x00dev, 17, low_bound);
 934                 return;
 935         }
 936
 937         /*
 938          * Special mid-R17 for middle distance
 939          */
 940         if (rssi >= -74) {
 941                 low_bound += 0x08;
 942                 if (r17 != low_bound)
 943                         rt61pci_bbp_write(rt2x00dev, 17, low_bound);
 944                 return;
 945         }
 946
 947         /*
 948          * Special case: Change up_bound based on the rssi.
 949          * Lower up_bound when rssi is weaker then -74 dBm.
 950          */
 951         up_bound -= 2 * (-74 - rssi);
 952         if (low_bound > up_bound)
 953                 up_bound = low_bound;
 954
 955         if (r17 > up_bound) {
 956                 rt61pci_bbp_write(rt2x00dev, 17, up_bound);
 957                 return;
 958         }
 959
 960         /*
 961          * r17 does not yet exceed upper limit, continue and base
 962          * the r17 tuning on the false CCA count.
 963          */
 964         if (rt2x00dev->link.false_cca > 512 && r17 < up_bound) {
 965                 if (++r17 > up_bound)
 966                         r17 = up_bound;
 967                 rt61pci_bbp_write(rt2x00dev, 17, r17);
 968         } else if (rt2x00dev->link.false_cca < 100 && r17 > low_bound) {
 969                 if (--r17 < low_bound)
 970                         r17 = low_bound;
 971                 rt61pci_bbp_write(rt2x00dev, 17, r17);
 972         }
 973 }
 974
 975 /*
 976  * Firmware name function.
 977  */
 978 static char *rt61pci_get_firmware_name(struct rt2x00_dev *rt2x00dev)
 979 {
 980         char *fw_name;
 981
 982         switch (rt2x00dev->chip.rt) {
 983         case RT2561:
 984                 fw_name = FIRMWARE_RT2561;
 985                 break;
 986         case RT2561s:
 987                 fw_name = FIRMWARE_RT2561s;
 988                 break;
 989         case RT2661:
 990                 fw_name = FIRMWARE_RT2661;
 991                 break;
 992         default:
 993                 fw_name = NULL;
 994                 break;
 995         }
 996
 997         return fw_name;
 998 }
 999
1000 /*
1001  * Initialization functions.
1002  */
1003 static int rt61pci_load_firmware(struct rt2x00_dev *rt2x00dev, void *data,
1004                                  const size_t len)
1005 {
1006         int i;
1007         u32 reg;
1008
1009         /*
1010          * Wait for stable hardware.
1011          */
1012         for (i = 0; i < 100; i++) {
1013                 rt2x00pci_register_read(rt2x00dev, MAC_CSR0, &reg);
1014                 if (reg)
1015                         break;
1016                 msleep(1);
1017         }
1018
1019         if (!reg) {
1020                 ERROR(rt2x00dev, "Unstable hardware.\n");
1021                 return -EBUSY;
1022         }
1023
1024         /*
1025          * Prepare MCU and mailbox for firmware loading.
1026          */
1027         reg = 0;
1028         rt2x00_set_field32(&reg, MCU_CNTL_CSR_RESET, 1);
1029         rt2x00pci_register_write(rt2x00dev, MCU_CNTL_CSR, reg);
1030         rt2x00pci_register_write(rt2x00dev, M2H_CMD_DONE_CSR, 0xffffffff);
1031         rt2x00pci_register_write(rt2x00dev, H2M_MAILBOX_CSR, 0);
1032         rt2x00pci_register_write(rt2x00dev, HOST_CMD_CSR, 0);
1033
1034         /*
1035          * Write firmware to device.
1036          */
1037         reg = 0;
1038         rt2x00_set_field32(&reg, MCU_CNTL_CSR_RESET, 1);
1039         rt2x00_set_field32(&reg, MCU_CNTL_CSR_SELECT_BANK, 1);
1040         rt2x00pci_register_write(rt2x00dev, MCU_CNTL_CSR, reg);
1041
1042         rt2x00pci_register_multiwrite(rt2x00dev, FIRMWARE_IMAGE_BASE,
1043                                       data, len);
1044
1045         rt2x00_set_field32(&reg, MCU_CNTL_CSR_SELECT_BANK, 0);
1046         rt2x00pci_register_write(rt2x00dev, MCU_CNTL_CSR, reg);
1047
1048         rt2x00_set_field32(&reg, MCU_CNTL_CSR_RESET, 0);
1049         rt2x00pci_register_write(rt2x00dev, MCU_CNTL_CSR, reg);
1050
1051         for (i = 0; i < 100; i++) {
1052                 rt2x00pci_register_read(rt2x00dev, MCU_CNTL_CSR, &reg);
1053                 if (rt2x00_get_field32(reg, MCU_CNTL_CSR_READY))
1054                         break;
1055                 msleep(1);
1056         }
1057
1058         if (i == 100) {
1059                 ERROR(rt2x00dev, "MCU Control register not ready.\n");
1060                 return -EBUSY;
1061         }
1062
1063         /*
1064          * Reset MAC and BBP registers.
1065          */
1066         reg = 0;
1067         rt2x00_set_field32(&reg, MAC_CSR1_SOFT_RESET, 1);
1068         rt2x00_set_field32(&reg, MAC_CSR1_BBP_RESET, 1);
1069         rt2x00pci_register_write(rt2x00dev, MAC_CSR1, reg);
1070
1071         rt2x00pci_register_read(rt2x00dev, MAC_CSR1, &reg);
1072         rt2x00_set_field32(&reg, MAC_CSR1_SOFT_RESET, 0);
1073         rt2x00_set_field32(&reg, MAC_CSR1_BBP_RESET, 0);
1074         rt2x00pci_register_write(rt2x00dev, MAC_CSR1, reg);
1075
1076         rt2x00pci_register_read(rt2x00dev, MAC_CSR1, &reg);
1077         rt2x00_set_field32(&reg, MAC_CSR1_HOST_READY, 1);
1078         rt2x00pci_register_write(rt2x00dev, MAC_CSR1, reg);
1079
1080         return 0;
1081 }
1082
1083 static void rt61pci_init_rxring(struct rt2x00_dev *rt2x00dev)
1084 {
1085         struct data_ring *ring = rt2x00dev->rx;
1086         struct data_desc *rxd;
1087         unsigned int i;
1088         u32 word;
1089
1090         memset(ring->data_addr, 0x00, rt2x00_get_ring_size(ring));
1091
1092         for (i = 0; i < ring->stats.limit; i++) {
1093                 rxd = ring->entry[i].priv;
1094
1095                 rt2x00_desc_read(rxd, 5, &word);
1096                 rt2x00_set_field32(&word, RXD_W5_BUFFER_PHYSICAL_ADDRESS,
1097                                    ring->entry[i].data_dma);
1098                 rt2x00_desc_write(rxd, 5, word);
1099
1100                 rt2x00_desc_read(rxd, 0, &word);
1101                 rt2x00_set_field32(&word, RXD_W0_OWNER_NIC, 1);
1102                 rt2x00_desc_write(rxd, 0, word);
1103         }
1104
1105         rt2x00_ring_index_clear(rt2x00dev->rx);
1106 }
1107
1108 static void rt61pci_init_txring(struct rt2x00_dev *rt2x00dev, const int queue)
1109 {
1110         struct data_ring *ring = rt2x00lib_get_ring(rt2x00dev, queue);
1111         struct data_desc *txd;
1112         unsigned int i;
1113         u32 word;
1114
1115         memset(ring->data_addr, 0x00, rt2x00_get_ring_size(ring));
1116
1117         for (i = 0; i < ring->stats.limit; i++) {
1118                 txd = ring->entry[i].priv;
1119
1120                 rt2x00_desc_read(txd, 1, &word);
1121                 rt2x00_set_field32(&word, TXD_W1_BUFFER_COUNT, 1);
1122                 rt2x00_desc_write(txd, 1, word);
1123
1124                 rt2x00_desc_read(txd, 5, &word);
1125                 rt2x00_set_field32(&word, TXD_W5_PID_TYPE, queue);
1126                 rt2x00_set_field32(&word, TXD_W5_PID_SUBTYPE, i);
1127                 rt2x00_desc_write(txd, 5, word);
1128
1129                 rt2x00_desc_read(txd, 6, &word);
1130                 rt2x00_set_field32(&word, TXD_W6_BUFFER_PHYSICAL_ADDRESS,
1131                                    ring->entry[i].data_dma);
1132                 rt2x00_desc_write(txd, 6, word);
1133
1134                 rt2x00_desc_read(txd, 0, &word);
1135                 rt2x00_set_field32(&word, TXD_W0_VALID, 0);
1136                 rt2x00_set_field32(&word, TXD_W0_OWNER_NIC, 0);
1137                 rt2x00_desc_write(txd, 0, word);
1138         }
1139
1140         rt2x00_ring_index_clear(ring);
1141 }
1142
1143 static int rt61pci_init_rings(struct rt2x00_dev *rt2x00dev)
1144 {
1145         u32 reg;
1146
1147         /*
1148          * Initialize rings.
1149          */
1150         rt61pci_init_rxring(rt2x00dev);
1151         rt61pci_init_txring(rt2x00dev, IEEE80211_TX_QUEUE_DATA0);
1152         rt61pci_init_txring(rt2x00dev, IEEE80211_TX_QUEUE_DATA1);
1153         rt61pci_init_txring(rt2x00dev, IEEE80211_TX_QUEUE_DATA2);
1154         rt61pci_init_txring(rt2x00dev, IEEE80211_TX_QUEUE_DATA3);
1155         rt61pci_init_txring(rt2x00dev, IEEE80211_TX_QUEUE_DATA4);
1156
1157         /*
1158          * Initialize registers.
1159          */
1160         rt2x00pci_register_read(rt2x00dev, TX_RING_CSR0, &reg);
1161         rt2x00_set_field32(&reg, TX_RING_CSR0_AC0_RING_SIZE,
1162                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA0].stats.limit);
1163         rt2x00_set_field32(&reg, TX_RING_CSR0_AC1_RING_SIZE,
1164                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA1].stats.limit);
1165         rt2x00_set_field32(&reg, TX_RING_CSR0_AC2_RING_SIZE,
1166                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA2].stats.limit);
1167         rt2x00_set_field32(&reg, TX_RING_CSR0_AC3_RING_SIZE,
1168                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA3].stats.limit);
1169         rt2x00pci_register_write(rt2x00dev, TX_RING_CSR0, reg);
1170
1171         rt2x00pci_register_read(rt2x00dev, TX_RING_CSR1, &reg);
1172         rt2x00_set_field32(&reg, TX_RING_CSR1_MGMT_RING_SIZE,
1173                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA4].stats.limit);
1174         rt2x00_set_field32(&reg, TX_RING_CSR1_TXD_SIZE,
1175                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA0].desc_size /
1176                            4);
1177         rt2x00pci_register_write(rt2x00dev, TX_RING_CSR1, reg);
1178
1179         rt2x00pci_register_read(rt2x00dev, AC0_BASE_CSR, &reg);
1180         rt2x00_set_field32(&reg, AC0_BASE_CSR_RING_REGISTER,
1181                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA0].data_dma);
1182         rt2x00pci_register_write(rt2x00dev, AC0_BASE_CSR, reg);
1183
1184         rt2x00pci_register_read(rt2x00dev, AC1_BASE_CSR, &reg);
1185         rt2x00_set_field32(&reg, AC1_BASE_CSR_RING_REGISTER,
1186                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA1].data_dma);
1187         rt2x00pci_register_write(rt2x00dev, AC1_BASE_CSR, reg);
1188
1189         rt2x00pci_register_read(rt2x00dev, AC2_BASE_CSR, &reg);
1190         rt2x00_set_field32(&reg, AC2_BASE_CSR_RING_REGISTER,
1191                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA2].data_dma);
1192         rt2x00pci_register_write(rt2x00dev, AC2_BASE_CSR, reg);
1193
1194         rt2x00pci_register_read(rt2x00dev, AC3_BASE_CSR, &reg);
1195         rt2x00_set_field32(&reg, AC3_BASE_CSR_RING_REGISTER,
1196                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA3].data_dma);
1197         rt2x00pci_register_write(rt2x00dev, AC3_BASE_CSR, reg);
1198
1199         rt2x00pci_register_read(rt2x00dev, MGMT_BASE_CSR, &reg);
1200         rt2x00_set_field32(&reg, MGMT_BASE_CSR_RING_REGISTER,
1201                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA4].data_dma);
1202         rt2x00pci_register_write(rt2x00dev, MGMT_BASE_CSR, reg);
1203
1204         rt2x00pci_register_read(rt2x00dev, RX_RING_CSR, &reg);
1205         rt2x00_set_field32(&reg, RX_RING_CSR_RING_SIZE,
1206                            rt2x00dev->rx->stats.limit);
1207         rt2x00_set_field32(&reg, RX_RING_CSR_RXD_SIZE,
1208                            rt2x00dev->rx->desc_size / 4);
1209         rt2x00_set_field32(&reg, RX_RING_CSR_RXD_WRITEBACK_SIZE, 4);
1210         rt2x00pci_register_write(rt2x00dev, RX_RING_CSR, reg);
1211
1212         rt2x00pci_register_read(rt2x00dev, RX_BASE_CSR, &reg);
1213         rt2x00_set_field32(&reg, RX_BASE_CSR_RING_REGISTER,
1214                            rt2x00dev->rx->data_dma);
1215         rt2x00pci_register_write(rt2x00dev, RX_BASE_CSR, reg);
1216
1217         rt2x00pci_register_read(rt2x00dev, TX_DMA_DST_CSR, &reg);
1218         rt2x00_set_field32(&reg, TX_DMA_DST_CSR_DEST_AC0, 2);
1219         rt2x00_set_field32(&reg, TX_DMA_DST_CSR_DEST_AC1, 2);
1220         rt2x00_set_field32(&reg, TX_DMA_DST_CSR_DEST_AC2, 2);
1221         rt2x00_set_field32(&reg, TX_DMA_DST_CSR_DEST_AC3, 2);
1222         rt2x00_set_field32(&reg, TX_DMA_DST_CSR_DEST_MGMT, 0);
1223         rt2x00pci_register_write(rt2x00dev, TX_DMA_DST_CSR, reg);
1224
1225         rt2x00pci_register_read(rt2x00dev, LOAD_TX_RING_CSR, &reg);
1226         rt2x00_set_field32(&reg, LOAD_TX_RING_CSR_LOAD_TXD_AC0, 1);
1227         rt2x00_set_field32(&reg, LOAD_TX_RING_CSR_LOAD_TXD_AC1, 1);
1228         rt2x00_set_field32(&reg, LOAD_TX_RING_CSR_LOAD_TXD_AC2, 1);
1229         rt2x00_set_field32(&reg, LOAD_TX_RING_CSR_LOAD_TXD_AC3, 1);
1230         rt2x00_set_field32(&reg, LOAD_TX_RING_CSR_LOAD_TXD_MGMT, 1);
1231         rt2x00pci_register_write(rt2x00dev, LOAD_TX_RING_CSR, reg);
1232
1233         rt2x00pci_register_read(rt2x00dev, RX_CNTL_CSR, &reg);
1234         rt2x00_set_field32(&reg, RX_CNTL_CSR_LOAD_RXD, 1);
1235         rt2x00pci_register_write(rt2x00dev, RX_CNTL_CSR, reg);
1236
1237         return 0;
1238 }
1239
1240 static int rt61pci_init_registers(struct rt2x00_dev *rt2x00dev)
1241 {
1242         u32 reg;
1243
1244         rt2x00pci_register_read(rt2x00dev, TXRX_CSR0, &reg);
1245         rt2x00_set_field32(&reg, TXRX_CSR0_AUTO_TX_SEQ, 1);
1246         rt2x00_set_field32(&reg, TXRX_CSR0_DISABLE_RX, 0);
1247         rt2x00_set_field32(&reg, TXRX_CSR0_TX_WITHOUT_WAITING, 0);
1248         rt2x00pci_register_write(rt2x00dev, TXRX_CSR0, reg);
1249
1250         rt2x00pci_register_read(rt2x00dev, TXRX_CSR1, &reg);
1251         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID0, 47); /* CCK Signal */
1252         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID0_VALID, 1);
1253         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID1, 30); /* Rssi */
1254         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID1_VALID, 1);
1255         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID2, 42); /* OFDM Rate */
1256         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID2_VALID, 1);
1257         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID3, 30); /* Rssi */
1258         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID3_VALID, 1);
1259         rt2x00pci_register_write(rt2x00dev, TXRX_CSR1, reg);
1260
1261         /*
1262          * CCK TXD BBP registers
1263          */
1264         rt2x00pci_register_read(rt2x00dev, TXRX_CSR2, &reg);
1265         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID0, 13);
1266         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID0_VALID, 1);
1267         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID1, 12);
1268         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID1_VALID, 1);
1269         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID2, 11);
1270         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID2_VALID, 1);
1271         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID3, 10);
1272         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID3_VALID, 1);
1273         rt2x00pci_register_write(rt2x00dev, TXRX_CSR2, reg);
1274
1275         /*
1276          * OFDM TXD BBP registers
1277          */
1278         rt2x00pci_register_read(rt2x00dev, TXRX_CSR3, &reg);
1279         rt2x00_set_field32(&reg, TXRX_CSR3_BBP_ID0, 7);
1280         rt2x00_set_field32(&reg, TXRX_CSR3_BBP_ID0_VALID, 1);
1281         rt2x00_set_field32(&reg, TXRX_CSR3_BBP_ID1, 6);
1282         rt2x00_set_field32(&reg, TXRX_CSR3_BBP_ID1_VALID, 1);
1283         rt2x00_set_field32(&reg, TXRX_CSR3_BBP_ID2, 5);
1284         rt2x00_set_field32(&reg, TXRX_CSR3_BBP_ID2_VALID, 1);
1285         rt2x00pci_register_write(rt2x00dev, TXRX_CSR3, reg);
1286
1287         rt2x00pci_register_read(rt2x00dev, TXRX_CSR7, &reg);
1288         rt2x00_set_field32(&reg, TXRX_CSR7_ACK_CTS_6MBS, 59);
1289         rt2x00_set_field32(&reg, TXRX_CSR7_ACK_CTS_9MBS, 53);
1290         rt2x00_set_field32(&reg, TXRX_CSR7_ACK_CTS_12MBS, 49);
1291         rt2x00_set_field32(&reg, TXRX_CSR7_ACK_CTS_18MBS, 46);
1292         rt2x00pci_register_write(rt2x00dev, TXRX_CSR7, reg);
1293
1294         rt2x00pci_register_read(rt2x00dev, TXRX_CSR8, &reg);
1295         rt2x00_set_field32(&reg, TXRX_CSR8_ACK_CTS_24MBS, 44);
1296         rt2x00_set_field32(&reg, TXRX_CSR8_ACK_CTS_36MBS, 42);
1297         rt2x00_set_field32(&reg, TXRX_CSR8_ACK_CTS_48MBS, 42);
1298         rt2x00_set_field32(&reg, TXRX_CSR8_ACK_CTS_54MBS, 42);
1299         rt2x00pci_register_write(rt2x00dev, TXRX_CSR8, reg);
1300
1301         rt2x00pci_register_write(rt2x00dev, TXRX_CSR15, 0x0000000f);
1302
1303         rt2x00pci_register_write(rt2x00dev, MAC_CSR6, 0x00000fff);
1304
1305         rt2x00pci_register_read(rt2x00dev, MAC_CSR9, &reg);
1306         rt2x00_set_field32(&reg, MAC_CSR9_CW_SELECT, 0);
1307         rt2x00pci_register_write(rt2x00dev, MAC_CSR9, reg);
1308
1309         rt2x00pci_register_write(rt2x00dev, MAC_CSR10, 0x0000071c);
1310
1311         if (rt2x00dev->ops->lib->set_device_state(rt2x00dev, STATE_AWAKE))
1312                 return -EBUSY;
1313
1314         rt2x00pci_register_write(rt2x00dev, MAC_CSR13, 0x0000e000);
1315
1316         /*
1317          * Invalidate all Shared Keys (SEC_CSR0),
1318          * and clear the Shared key Cipher algorithms (SEC_CSR1 & SEC_CSR5)
1319          */
1320         rt2x00pci_register_write(rt2x00dev, SEC_CSR0, 0x00000000);
1321         rt2x00pci_register_write(rt2x00dev, SEC_CSR1, 0x00000000);
1322         rt2x00pci_register_write(rt2x00dev, SEC_CSR5, 0x00000000);
1323
1324         rt2x00pci_register_write(rt2x00dev, PHY_CSR1, 0x000023b0);
1325         rt2x00pci_register_write(rt2x00dev, PHY_CSR5, 0x060a100c);
1326         rt2x00pci_register_write(rt2x00dev, PHY_CSR6, 0x00080606);
1327         rt2x00pci_register_write(rt2x00dev, PHY_CSR7, 0x00000a08);
1328
1329         rt2x00pci_register_write(rt2x00dev, PCI_CFG_CSR, 0x28ca4404);
1330
1331         rt2x00pci_register_write(rt2x00dev, TEST_MODE_CSR, 0x00000200);
1332
1333         rt2x00pci_register_write(rt2x00dev, M2H_CMD_DONE_CSR, 0xffffffff);
1334
1335         rt2x00pci_register_read(rt2x00dev, AC_TXOP_CSR0, &reg);
1336         rt2x00_set_field32(&reg, AC_TXOP_CSR0_AC0_TX_OP, 0);
1337         rt2x00_set_field32(&reg, AC_TXOP_CSR0_AC1_TX_OP, 0);
1338         rt2x00pci_register_write(rt2x00dev, AC_TXOP_CSR0, reg);
1339
1340         rt2x00pci_register_read(rt2x00dev, AC_TXOP_CSR1, &reg);
1341         rt2x00_set_field32(&reg, AC_TXOP_CSR1_AC2_TX_OP, 192);
1342         rt2x00_set_field32(&reg, AC_TXOP_CSR1_AC3_TX_OP, 48);
1343         rt2x00pci_register_write(rt2x00dev, AC_TXOP_CSR1, reg);
1344
1345         /*
1346          * We must clear the error counters.
1347          * These registers are cleared on read,
1348          * so we may pass a useless variable to store the value.
1349          */
1350         rt2x00pci_register_read(rt2x00dev, STA_CSR0, &reg);
1351         rt2x00pci_register_read(rt2x00dev, STA_CSR1, &reg);
1352         rt2x00pci_register_read(rt2x00dev, STA_CSR2, &reg);
1353
1354         /*
1355          * Reset MAC and BBP registers.
1356          */
1357         rt2x00pci_register_read(rt2x00dev, MAC_CSR1, &reg);
1358         rt2x00_set_field32(&reg, MAC_CSR1_SOFT_RESET, 1);
1359         rt2x00_set_field32(&reg, MAC_CSR1_BBP_RESET, 1);
1360         rt2x00pci_register_write(rt2x00dev, MAC_CSR1, reg);
1361
1362         rt2x00pci_register_read(rt2x00dev, MAC_CSR1, &reg);
1363         rt2x00_set_field32(&reg, MAC_CSR1_SOFT_RESET, 0);
1364         rt2x00_set_field32(&reg, MAC_CSR1_BBP_RESET, 0);
1365         rt2x00pci_register_write(rt2x00dev, MAC_CSR1, reg);
1366
1367         rt2x00pci_register_read(rt2x00dev, MAC_CSR1, &reg);
1368         rt2x00_set_field32(&reg, MAC_CSR1_HOST_READY, 1);
1369         rt2x00pci_register_write(rt2x00dev, MAC_CSR1, reg);
1370
1371         return 0;
1372 }
1373
1374 static int rt61pci_init_bbp(struct rt2x00_dev *rt2x00dev)
1375 {
1376         unsigned int i;
1377         u16 eeprom;
1378         u8 reg_id;
1379         u8 value;
1380
1381         for (i = 0; i < REGISTER_BUSY_COUNT; i++) {
1382                 rt61pci_bbp_read(rt2x00dev, 0, &value);
1383                 if ((value != 0xff) && (value != 0x00))
1384                         goto continue_csr_init;
1385                 NOTICE(rt2x00dev, "Waiting for BBP register.\n");
1386                 udelay(REGISTER_BUSY_DELAY);
1387         }
1388
1389         ERROR(rt2x00dev, "BBP register access failed, aborting.\n");
1390         return -EACCES;
1391
1392 continue_csr_init:
1393         rt61pci_bbp_write(rt2x00dev, 3, 0x00);
1394         rt61pci_bbp_write(rt2x00dev, 15, 0x30);
1395         rt61pci_bbp_write(rt2x00dev, 21, 0xc8);
1396         rt61pci_bbp_write(rt2x00dev, 22, 0x38);
1397         rt61pci_bbp_write(rt2x00dev, 23, 0x06);
1398         rt61pci_bbp_write(rt2x00dev, 24, 0xfe);
1399         rt61pci_bbp_write(rt2x00dev, 25, 0x0a);
1400         rt61pci_bbp_write(rt2x00dev, 26, 0x0d);
1401         rt61pci_bbp_write(rt2x00dev, 34, 0x12);
1402         rt61pci_bbp_write(rt2x00dev, 37, 0x07);
1403         rt61pci_bbp_write(rt2x00dev, 39, 0xf8);
1404         rt61pci_bbp_write(rt2x00dev, 41, 0x60);
1405         rt61pci_bbp_write(rt2x00dev, 53, 0x10);
1406         rt61pci_bbp_write(rt2x00dev, 54, 0x18);
1407         rt61pci_bbp_write(rt2x00dev, 60, 0x10);
1408         rt61pci_bbp_write(rt2x00dev, 61, 0x04);
1409         rt61pci_bbp_write(rt2x00dev, 62, 0x04);
1410         rt61pci_bbp_write(rt2x00dev, 75, 0xfe);
1411         rt61pci_bbp_write(rt2x00dev, 86, 0xfe);
1412         rt61pci_bbp_write(rt2x00dev, 88, 0xfe);
1413         rt61pci_bbp_write(rt2x00dev, 90, 0x0f);
1414         rt61pci_bbp_write(rt2x00dev, 99, 0x00);
1415         rt61pci_bbp_write(rt2x00dev, 102, 0x16);
1416         rt61pci_bbp_write(rt2x00dev, 107, 0x04);
1417
1418         DEBUG(rt2x00dev, "Start initialization from EEPROM...\n");
1419         for (i = 0; i < EEPROM_BBP_SIZE; i++) {
1420                 rt2x00_eeprom_read(rt2x00dev, EEPROM_BBP_START + i, &eeprom);
1421
1422                 if (eeprom != 0xffff && eeprom != 0x0000) {
1423                         reg_id = rt2x00_get_field16(eeprom, EEPROM_BBP_REG_ID);
1424                         value = rt2x00_get_field16(eeprom, EEPROM_BBP_VALUE);
1425                         DEBUG(rt2x00dev, "BBP: 0x%02x, value: 0x%02x.\n",
1426                               reg_id, value);
1427                         rt61pci_bbp_write(rt2x00dev, reg_id, value);
1428                 }
1429         }
1430         DEBUG(rt2x00dev, "...End initialization from EEPROM.\n");
1431
1432         return 0;
1433 }
1434
1435 /*
1436  * Device state switch handlers.
1437  */
1438 static void rt61pci_toggle_rx(struct rt2x00_dev *rt2x00dev,
1439                               enum dev_state state)
1440 {
1441         u32 reg;
1442
1443         rt2x00pci_register_read(rt2x00dev, TXRX_CSR0, &reg);
1444         rt2x00_set_field32(&reg, TXRX_CSR0_DISABLE_RX,
1445                            state == STATE_RADIO_RX_OFF);
1446         rt2x00pci_register_write(rt2x00dev, TXRX_CSR0, reg);
1447 }
1448
1449 static void rt61pci_toggle_irq(struct rt2x00_dev *rt2x00dev,
1450                                enum dev_state state)
1451 {
1452         int mask = (state == STATE_RADIO_IRQ_OFF);
1453         u32 reg;
1454
1455         /*
1456          * When interrupts are being enabled, the interrupt registers
1457          * should clear the register to assure a clean state.
1458          */
1459         if (state == STATE_RADIO_IRQ_ON) {
1460                 rt2x00pci_register_read(rt2x00dev, INT_SOURCE_CSR, &reg);
1461                 rt2x00pci_register_write(rt2x00dev, INT_SOURCE_CSR, reg);
1462
1463                 rt2x00pci_register_read(rt2x00dev, MCU_INT_SOURCE_CSR, &reg);
1464                 rt2x00pci_register_write(rt2x00dev, MCU_INT_SOURCE_CSR, reg);
1465         }
1466
1467         /*
1468          * Only toggle the interrupts bits we are going to use.
1469          * Non-checked interrupt bits are disabled by default.
1470          */
1471         rt2x00pci_register_read(rt2x00dev, INT_MASK_CSR, &reg);
1472         rt2x00_set_field32(&reg, INT_MASK_CSR_TXDONE, mask);
1473         rt2x00_set_field32(&reg, INT_MASK_CSR_RXDONE, mask);
1474         rt2x00_set_field32(&reg, INT_MASK_CSR_ENABLE_MITIGATION, mask);
1475         rt2x00_set_field32(&reg, INT_MASK_CSR_MITIGATION_PERIOD, 0xff);
1476         rt2x00pci_register_write(rt2x00dev, INT_MASK_CSR, reg);
1477
1478         rt2x00pci_register_read(rt2x00dev, MCU_INT_MASK_CSR, &reg);
1479         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_0, mask);
1480         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_1, mask);
1481         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_2, mask);
1482         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_3, mask);
1483         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_4, mask);
1484         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_5, mask);
1485         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_6, mask);
1486         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_7, mask);
1487         rt2x00pci_register_write(rt2x00dev, MCU_INT_MASK_CSR, reg);
1488 }
1489
1490 static int rt61pci_enable_radio(struct rt2x00_dev *rt2x00dev)
1491 {
1492         u32 reg;
1493
1494         /*
1495          * Initialize all registers.
1496          */
1497         if (rt61pci_init_rings(rt2x00dev) ||
1498             rt61pci_init_registers(rt2x00dev) ||
1499             rt61pci_init_bbp(rt2x00dev)) {
1500                 ERROR(rt2x00dev, "Register initialization failed.\n");
1501                 return -EIO;
1502         }
1503
1504         /*
1505          * Enable interrupts.
1506          */
1507         rt61pci_toggle_irq(rt2x00dev, STATE_RADIO_IRQ_ON);
1508
1509         /*
1510          * Enable RX.
1511          */
1512         rt2x00pci_register_read(rt2x00dev, RX_CNTL_CSR, &reg);
1513         rt2x00_set_field32(&reg, RX_CNTL_CSR_ENABLE_RX_DMA, 1);
1514         rt2x00pci_register_write(rt2x00dev, RX_CNTL_CSR, reg);
1515
1516         /*
1517          * Enable LED
1518          */
1519         rt61pci_enable_led(rt2x00dev);
1520
1521         return 0;
1522 }
1523
1524 static void rt61pci_disable_radio(struct rt2x00_dev *rt2x00dev)
1525 {
1526         u32 reg;
1527
1528         /*
1529          * Disable LED
1530          */
1531         rt61pci_disable_led(rt2x00dev);
1532
1533         rt2x00pci_register_write(rt2x00dev, MAC_CSR10, 0x00001818);
1534
1535         /*
1536          * Disable synchronisation.
1537          */
1538         rt2x00pci_register_write(rt2x00dev, TXRX_CSR9, 0);
1539
1540         /*
1541          * Cancel RX and TX.
1542          */
1543         rt2x00pci_register_read(rt2x00dev, TX_CNTL_CSR, &reg);
1544         rt2x00_set_field32(&reg, TX_CNTL_CSR_ABORT_TX_AC0, 1);
1545         rt2x00_set_field32(&reg, TX_CNTL_CSR_ABORT_TX_AC1, 1);
1546         rt2x00_set_field32(&reg, TX_CNTL_CSR_ABORT_TX_AC2, 1);
1547         rt2x00_set_field32(&reg, TX_CNTL_CSR_ABORT_TX_AC3, 1);
1548         rt2x00_set_field32(&reg, TX_CNTL_CSR_ABORT_TX_MGMT, 1);
1549         rt2x00pci_register_write(rt2x00dev, TX_CNTL_CSR, reg);
1550
1551         /*
1552          * Disable interrupts.
1553          */
1554         rt61pci_toggle_irq(rt2x00dev, STATE_RADIO_IRQ_OFF);
1555 }
1556
1557 static int rt61pci_set_state(struct rt2x00_dev *rt2x00dev, enum dev_state state)
1558 {
1559         u32 reg;
1560         unsigned int i;
1561         char put_to_sleep;
1562         char current_state;
1563
1564         put_to_sleep = (state != STATE_AWAKE);
1565
1566         rt2x00pci_register_read(rt2x00dev, MAC_CSR12, &reg);
1567         rt2x00_set_field32(&reg, MAC_CSR12_FORCE_WAKEUP, !put_to_sleep);
1568         rt2x00_set_field32(&reg, MAC_CSR12_PUT_TO_SLEEP, put_to_sleep);
1569         rt2x00pci_register_write(rt2x00dev, MAC_CSR12, reg);
1570
1571         /*
1572          * Device is not guaranteed to be in the requested state yet.
1573          * We must wait until the register indicates that the
1574          * device has entered the correct state.
1575          */
1576         for (i = 0; i < REGISTER_BUSY_COUNT; i++) {
1577                 rt2x00pci_register_read(rt2x00dev, MAC_CSR12, &reg);
1578                 current_state =
1579                     rt2x00_get_field32(reg, MAC_CSR12_BBP_CURRENT_STATE);
1580                 if (current_state == !put_to_sleep)
1581                         return 0;
1582                 msleep(10);
1583         }
1584
1585         NOTICE(rt2x00dev, "Device failed to enter state %d, "
1586                "current device state %d.\n", !put_to_sleep, current_state);
1587
1588         return -EBUSY;
1589 }
1590
1591 static int rt61pci_set_device_state(struct rt2x00_dev *rt2x00dev,
1592                                     enum dev_state state)
1593 {
1594         int retval = 0;
1595
1596         switch (state) {
1597         case STATE_RADIO_ON:
1598                 retval = rt61pci_enable_radio(rt2x00dev);
1599                 break;
1600         case STATE_RADIO_OFF:
1601                 rt61pci_disable_radio(rt2x00dev);
1602                 break;
1603         case STATE_RADIO_RX_ON:
1604         case STATE_RADIO_RX_OFF:
1605                 rt61pci_toggle_rx(rt2x00dev, state);
1606                 break;
1607         case STATE_DEEP_SLEEP:
1608         case STATE_SLEEP:
1609         case STATE_STANDBY:
1610         case STATE_AWAKE:
1611                 retval = rt61pci_set_state(rt2x00dev, state);
1612                 break;
1613         default:
1614                 retval = -ENOTSUPP;
1615                 break;
1616         }
1617
1618         return retval;
1619 }
1620
1621 /*
1622  * TX descriptor initialization
1623  */
1624 static void rt61pci_write_tx_desc(struct rt2x00_dev *rt2x00dev,
1625                                   struct data_desc *txd,
1626                                   struct txdata_entry_desc *desc,
1627                                   struct ieee80211_hdr *ieee80211hdr,
1628                                   unsigned int length,
1629                                   struct ieee80211_tx_control *control)
1630 {
1631         u32 word;
1632
1633         /*
1634          * Start writing the descriptor words.
1635          */
1636         rt2x00_desc_read(txd, 1, &word);
1637         rt2x00_set_field32(&word, TXD_W1_HOST_Q_ID, desc->queue);
1638         rt2x00_set_field32(&word, TXD_W1_AIFSN, desc->aifs);
1639         rt2x00_set_field32(&word, TXD_W1_CWMIN, desc->cw_min);
1640         rt2x00_set_field32(&word, TXD_W1_CWMAX, desc->cw_max);
1641         rt2x00_set_field32(&word, TXD_W1_IV_OFFSET, IEEE80211_HEADER);
1642         rt2x00_set_field32(&word, TXD_W1_HW_SEQUENCE, 1);
1643         rt2x00_desc_write(txd, 1, word);
1644
1645         rt2x00_desc_read(txd, 2, &word);
1646         rt2x00_set_field32(&word, TXD_W2_PLCP_SIGNAL, desc->signal);
1647         rt2x00_set_field32(&word, TXD_W2_PLCP_SERVICE, desc->service);
1648         rt2x00_set_field32(&word, TXD_W2_PLCP_LENGTH_LOW, desc->length_low);
1649         rt2x00_set_field32(&word, TXD_W2_PLCP_LENGTH_HIGH, desc->length_high);
1650         rt2x00_desc_write(txd, 2, word);
1651
1652         rt2x00_desc_read(txd, 5, &word);
1653         rt2x00_set_field32(&word, TXD_W5_TX_POWER,
1654                            TXPOWER_TO_DEV(control->power_level));
1655         rt2x00_set_field32(&word, TXD_W5_WAITING_DMA_DONE_INT, 1);
1656         rt2x00_desc_write(txd, 5, word);
1657
1658         rt2x00_desc_read(txd, 11, &word);
1659         rt2x00_set_field32(&word, TXD_W11_BUFFER_LENGTH0, length);
1660         rt2x00_desc_write(txd, 11, word);
1661
1662         rt2x00_desc_read(txd, 0, &word);
1663         rt2x00_set_field32(&word, TXD_W0_OWNER_NIC, 1);
1664         rt2x00_set_field32(&word, TXD_W0_VALID, 1);
1665         rt2x00_set_field32(&word, TXD_W0_MORE_FRAG,
1666                            test_bit(ENTRY_TXD_MORE_FRAG, &desc->flags));
1667         rt2x00_set_field32(&word, TXD_W0_ACK,
1668                            !(control->flags & IEEE80211_TXCTL_NO_ACK));
1669         rt2x00_set_field32(&word, TXD_W0_TIMESTAMP,
1670                            test_bit(ENTRY_TXD_REQ_TIMESTAMP, &desc->flags));
1671         rt2x00_set_field32(&word, TXD_W0_OFDM,
1672                            test_bit(ENTRY_TXD_OFDM_RATE, &desc->flags));
1673         rt2x00_set_field32(&word, TXD_W0_IFS, desc->ifs);
1674         rt2x00_set_field32(&word, TXD_W0_RETRY_MODE,
1675                            !!(control->flags &
1676                               IEEE80211_TXCTL_LONG_RETRY_LIMIT));
1677         rt2x00_set_field32(&word, TXD_W0_TKIP_MIC, 0);
1678         rt2x00_set_field32(&word, TXD_W0_DATABYTE_COUNT, length);
1679         rt2x00_set_field32(&word, TXD_W0_BURST,
1680                            test_bit(ENTRY_TXD_BURST, &desc->flags));
1681         rt2x00_set_field32(&word, TXD_W0_CIPHER_ALG, CIPHER_NONE);
1682         rt2x00_desc_write(txd, 0, word);
1683 }
1684
1685 /*
1686  * TX data initialization
1687  */
1688 static void rt61pci_kick_tx_queue(struct rt2x00_dev *rt2x00dev,
1689                                   unsigned int queue)
1690 {
1691         u32 reg;
1692
1693         if (queue == IEEE80211_TX_QUEUE_BEACON) {
1694                 /*
1695                  * For Wi-Fi faily generated beacons between participating
1696                  * stations. Set TBTT phase adaptive adjustment step to 8us.
1697                  */
1698                 rt2x00pci_register_write(rt2x00dev, TXRX_CSR10, 0x00001008);
1699
1700                 rt2x00pci_register_read(rt2x00dev, TXRX_CSR9, &reg);
1701                 if (!rt2x00_get_field32(reg, TXRX_CSR9_BEACON_GEN)) {
1702                         rt2x00_set_field32(&reg, TXRX_CSR9_BEACON_GEN, 1);
1703                         rt2x00pci_register_write(rt2x00dev, TXRX_CSR9, reg);
1704                 }
1705                 return;
1706         }
1707
1708         rt2x00pci_register_read(rt2x00dev, TX_CNTL_CSR, &reg);
1709         if (queue == IEEE80211_TX_QUEUE_DATA0)
1710                 rt2x00_set_field32(&reg, TX_CNTL_CSR_KICK_TX_AC0, 1);
1711         else if (queue == IEEE80211_TX_QUEUE_DATA1)
1712                 rt2x00_set_field32(&reg, TX_CNTL_CSR_KICK_TX_AC1, 1);
1713         else if (queue == IEEE80211_TX_QUEUE_DATA2)
1714                 rt2x00_set_field32(&reg, TX_CNTL_CSR_KICK_TX_AC2, 1);
1715         else if (queue == IEEE80211_TX_QUEUE_DATA3)
1716                 rt2x00_set_field32(&reg, TX_CNTL_CSR_KICK_TX_AC3, 1);
1717         else if (queue == IEEE80211_TX_QUEUE_DATA4)
1718                 rt2x00_set_field32(&reg, TX_CNTL_CSR_KICK_TX_MGMT, 1);
1719         rt2x00pci_register_write(rt2x00dev, TX_CNTL_CSR, reg);
1720 }
1721
1722 /*
1723  * RX control handlers
1724  */
1725 static int rt61pci_agc_to_rssi(struct rt2x00_dev *rt2x00dev, int rxd_w1)
1726 {
1727         u16 eeprom;
1728         u8 offset;
1729         u8 lna;
1730
1731         lna = rt2x00_get_field32(rxd_w1, RXD_W1_RSSI_LNA);
1732         switch (lna) {
1733         case 3:
1734                 offset = 90;
1735                 break;
1736         case 2:
1737                 offset = 74;
1738                 break;
1739         case 1:
1740                 offset = 64;
1741                 break;
1742         default:
1743                 return 0;
1744         }
1745
1746         if (rt2x00dev->rx_status.phymode == MODE_IEEE80211A) {
1747                 if (test_bit(CONFIG_EXTERNAL_LNA_A, &rt2x00dev->flags))
1748                         offset += 14;
1749
1750                 if (lna == 3 || lna == 2)
1751                         offset += 10;
1752
1753                 rt2x00_eeprom_read(rt2x00dev, EEPROM_RSSI_OFFSET_A, &eeprom);
1754                 offset -= rt2x00_get_field16(eeprom, EEPROM_RSSI_OFFSET_A_1);
1755         } else {
1756                 if (test_bit(CONFIG_EXTERNAL_LNA_BG, &rt2x00dev->flags))
1757                         offset += 14;
1758
1759                 rt2x00_eeprom_read(rt2x00dev, EEPROM_RSSI_OFFSET_BG, &eeprom);
1760                 offset -= rt2x00_get_field16(eeprom, EEPROM_RSSI_OFFSET_BG_1);
1761         }
1762
1763         return rt2x00_get_field32(rxd_w1, RXD_W1_RSSI_AGC) * 2 - offset;
1764 }
1765
1766 static void rt61pci_fill_rxdone(struct data_entry *entry,
1767                                 struct rxdata_entry_desc *desc)
1768 {
1769         struct data_desc *rxd = entry->priv;
1770         u32 word0;
1771         u32 word1;
1772
1773         rt2x00_desc_read(rxd, 0, &word0);
1774         rt2x00_desc_read(rxd, 1, &word1);
1775
1776         desc->flags = 0;
1777         if (rt2x00_get_field32(word0, RXD_W0_CRC_ERROR))
1778                 desc->flags |= RX_FLAG_FAILED_FCS_CRC;
1779
1780         /*
1781          * Obtain the status about this packet.
1782          */
1783         desc->signal = rt2x00_get_field32(word1, RXD_W1_SIGNAL);
1784         desc->rssi = rt61pci_agc_to_rssi(entry->ring->rt2x00dev, word1);
1785         desc->ofdm = rt2x00_get_field32(word0, RXD_W0_OFDM);
1786         desc->size = rt2x00_get_field32(word0, RXD_W0_DATABYTE_COUNT);
1787
1788         return;
1789 }
1790
1791 /*
1792  * Interrupt functions.
1793  */
1794 static void rt61pci_txdone(struct rt2x00_dev *rt2x00dev)
1795 {
1796         struct data_ring *ring;
1797         struct data_entry *entry;
1798         struct data_desc *txd;
1799         u32 word;
1800         u32 reg;
1801         u32 old_reg;
1802         int type;
1803         int index;
1804         int tx_status;
1805         int retry;
1806
1807         /*
1808          * During each loop we will compare the freshly read
1809          * STA_CSR4 register value with the value read from
1810          * the previous loop. If the 2 values are equal then
1811          * we should stop processing because the chance it
1812          * quite big that the device has been unplugged and
1813          * we risk going into an endless loop.
1814          */
1815         old_reg = 0;
1816
1817         while (1) {
1818                 rt2x00pci_register_read(rt2x00dev, STA_CSR4, &reg);
1819                 if (!rt2x00_get_field32(reg, STA_CSR4_VALID))
1820                         break;
1821
1822                 if (old_reg == reg)
1823                         break;
1824                 old_reg = reg;
1825
1826                 /*
1827                  * Skip this entry when it contains an invalid
1828                  * ring identication number.
1829                  */
1830                 type = rt2x00_get_field32(reg, STA_CSR4_PID_TYPE);
1831                 ring = rt2x00lib_get_ring(rt2x00dev, type);
1832                 if (unlikely(!ring))
1833                         continue;
1834
1835                 /*
1836                  * Skip this entry when it contains an invalid
1837                  * index number.
1838                  */
1839                 index = rt2x00_get_field32(reg, STA_CSR4_PID_SUBTYPE);
1840                 if (unlikely(index >= ring->stats.limit))
1841                         continue;
1842
1843                 entry = &ring->entry[index];
1844                 txd = entry->priv;
1845                 rt2x00_desc_read(txd, 0, &word);
1846
1847                 if (rt2x00_get_field32(word, TXD_W0_OWNER_NIC) ||
1848                     !rt2x00_get_field32(word, TXD_W0_VALID))
1849                         return;
1850
1851                 /*
1852                  * Obtain the status about this packet.
1853                  */
1854                 tx_status = rt2x00_get_field32(reg, STA_CSR4_TX_RESULT);
1855                 retry = rt2x00_get_field32(reg, STA_CSR4_RETRY_COUNT);
1856
1857                 rt2x00lib_txdone(entry, tx_status, retry);
1858
1859                 /*
1860                  * Make this entry available for reuse.
1861                  */
1862                 entry->flags = 0;
1863                 rt2x00_set_field32(&word, TXD_W0_VALID, 0);
1864                 rt2x00_desc_write(txd, 0, word);
1865                 rt2x00_ring_index_done_inc(entry->ring);
1866
1867                 /*
1868                  * If the data ring was full before the txdone handler
1869                  * we must make sure the packet queue in the mac80211 stack
1870                  * is reenabled when the txdone handler has finished.
1871                  */
1872                 if (!rt2x00_ring_full(ring))
1873                         ieee80211_wake_queue(rt2x00dev->hw,
1874                                              entry->tx_status.control.queue);
1875         }
1876 }
1877
1878 static irqreturn_t rt61pci_interrupt(int irq, void *dev_instance)
1879 {
1880         struct rt2x00_dev *rt2x00dev = dev_instance;
1881         u32 reg_mcu;
1882         u32 reg;
1883
1884         /*
1885          * Get the interrupt sources & saved to local variable.
1886          * Write register value back to clear pending interrupts.
1887          */
1888         rt2x00pci_register_read(rt2x00dev, MCU_INT_SOURCE_CSR, &reg_mcu);
1889         rt2x00pci_register_write(rt2x00dev, MCU_INT_SOURCE_CSR, reg_mcu);
1890
1891         rt2x00pci_register_read(rt2x00dev, INT_SOURCE_CSR, &reg);
1892         rt2x00pci_register_write(rt2x00dev, INT_SOURCE_CSR, reg);
1893
1894         if (!reg && !reg_mcu)
1895                 return IRQ_NONE;
1896
1897         if (!test_bit(DEVICE_ENABLED_RADIO, &rt2x00dev->flags))
1898                 return IRQ_HANDLED;
1899
1900         /*
1901          * Handle interrupts, walk through all bits
1902          * and run the tasks, the bits are checked in order of
1903          * priority.
1904          */
1905
1906         /*
1907          * 1 - Rx ring done interrupt.
1908          */
1909         if (rt2x00_get_field32(reg, INT_SOURCE_CSR_RXDONE))
1910                 rt2x00pci_rxdone(rt2x00dev);
1911
1912         /*
1913          * 2 - Tx ring done interrupt.
1914          */
1915         if (rt2x00_get_field32(reg, INT_SOURCE_CSR_TXDONE))
1916                 rt61pci_txdone(rt2x00dev);
1917
1918         /*
1919          * 3 - Handle MCU command done.
1920          */
1921         if (reg_mcu)
1922                 rt2x00pci_register_write(rt2x00dev,
1923                                          M2H_CMD_DONE_CSR, 0xffffffff);
1924
1925         return IRQ_HANDLED;
1926 }
1927
1928 /*
1929  * Device probe functions.
1930  */
1931 static int rt61pci_validate_eeprom(struct rt2x00_dev *rt2x00dev)
1932 {
1933         struct eeprom_93cx6 eeprom;
1934         u32 reg;
1935         u16 word;
1936         u8 *mac;
1937         s8 value;
1938
1939         rt2x00pci_register_read(rt2x00dev, E2PROM_CSR, &reg);
1940
1941         eeprom.data = rt2x00dev;
1942         eeprom.register_read = rt61pci_eepromregister_read;
1943         eeprom.register_write = rt61pci_eepromregister_write;
1944         eeprom.width = rt2x00_get_field32(reg, E2PROM_CSR_TYPE_93C46) ?
1945             PCI_EEPROM_WIDTH_93C46 : PCI_EEPROM_WIDTH_93C66;
1946         eeprom.reg_data_in = 0;
1947         eeprom.reg_data_out = 0;
1948         eeprom.reg_data_clock = 0;
1949         eeprom.reg_chip_select = 0;
1950
1951         eeprom_93cx6_multiread(&eeprom, EEPROM_BASE, rt2x00dev->eeprom,
1952                                EEPROM_SIZE / sizeof(u16));
1953
1954         /*
1955          * Start validation of the data that has been read.
1956          */
1957         mac = rt2x00_eeprom_addr(rt2x00dev, EEPROM_MAC_ADDR_0);
1958         if (!is_valid_ether_addr(mac)) {
1959                 DECLARE_MAC_BUF(macbuf);
1960
1961                 random_ether_addr(mac);
1962                 EEPROM(rt2x00dev, "MAC: %s\n", print_mac(macbuf, mac));
1963         }
1964
1965         rt2x00_eeprom_read(rt2x00dev, EEPROM_ANTENNA, &word);
1966         if (word == 0xffff) {
1967                 rt2x00_set_field16(&word, EEPROM_ANTENNA_NUM, 2);
1968                 rt2x00_set_field16(&word, EEPROM_ANTENNA_TX_DEFAULT, 2);
1969                 rt2x00_set_field16(&word, EEPROM_ANTENNA_RX_DEFAULT, 2);
1970                 rt2x00_set_field16(&word, EEPROM_ANTENNA_FRAME_TYPE, 0);
1971                 rt2x00_set_field16(&word, EEPROM_ANTENNA_DYN_TXAGC, 0);
1972                 rt2x00_set_field16(&word, EEPROM_ANTENNA_HARDWARE_RADIO, 0);
1973                 rt2x00_set_field16(&word, EEPROM_ANTENNA_RF_TYPE, RF5225);
1974                 rt2x00_eeprom_write(rt2x00dev, EEPROM_ANTENNA, word);
1975                 EEPROM(rt2x00dev, "Antenna: 0x%04x\n", word);
1976         }
1977
1978         rt2x00_eeprom_read(rt2x00dev, EEPROM_NIC, &word);
1979         if (word == 0xffff) {
1980                 rt2x00_set_field16(&word, EEPROM_NIC_ENABLE_DIVERSITY, 0);
1981                 rt2x00_set_field16(&word, EEPROM_NIC_TX_DIVERSITY, 0);
1982                 rt2x00_set_field16(&word, EEPROM_NIC_TX_RX_FIXED, 0);
1983                 rt2x00_set_field16(&word, EEPROM_NIC_EXTERNAL_LNA_BG, 0);
1984                 rt2x00_set_field16(&word, EEPROM_NIC_CARDBUS_ACCEL, 0);
1985                 rt2x00_set_field16(&word, EEPROM_NIC_EXTERNAL_LNA_A, 0);
1986                 rt2x00_eeprom_write(rt2x00dev, EEPROM_NIC, word);
1987                 EEPROM(rt2x00dev, "NIC: 0x%04x\n", word);
1988         }
1989
1990         rt2x00_eeprom_read(rt2x00dev, EEPROM_LED, &word);
1991         if (word == 0xffff) {
1992                 rt2x00_set_field16(&word, EEPROM_LED_LED_MODE,
1993                                    LED_MODE_DEFAULT);
1994                 rt2x00_eeprom_write(rt2x00dev, EEPROM_LED, word);
1995                 EEPROM(rt2x00dev, "Led: 0x%04x\n", word);
1996         }
1997
1998         rt2x00_eeprom_read(rt2x00dev, EEPROM_FREQ, &word);
1999         if (word == 0xffff) {
2000                 rt2x00_set_field16(&word, EEPROM_FREQ_OFFSET, 0);
2001                 rt2x00_set_field16(&word, EEPROM_FREQ_SEQ, 0);
2002                 rt2x00_eeprom_write(rt2x00dev, EEPROM_FREQ, word);
2003                 EEPROM(rt2x00dev, "Freq: 0x%04x\n", word);
2004         }
2005
2006         rt2x00_eeprom_read(rt2x00dev, EEPROM_RSSI_OFFSET_BG, &word);
2007         if (word == 0xffff) {
2008                 rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_BG_1, 0);
2009                 rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_BG_2, 0);
2010                 rt2x00_eeprom_write(rt2x00dev, EEPROM_RSSI_OFFSET_BG, word);
2011                 EEPROM(rt2x00dev, "RSSI OFFSET BG: 0x%04x\n", word);
2012         } else {
2013                 value = rt2x00_get_field16(word, EEPROM_RSSI_OFFSET_BG_1);
2014                 if (value < -10 || value > 10)
2015                         rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_BG_1, 0);
2016                 value = rt2x00_get_field16(word, EEPROM_RSSI_OFFSET_BG_2);
2017                 if (value < -10 || value > 10)
2018                         rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_BG_2, 0);
2019                 rt2x00_eeprom_write(rt2x00dev, EEPROM_RSSI_OFFSET_BG, word);
2020         }
2021
2022         rt2x00_eeprom_read(rt2x00dev, EEPROM_RSSI_OFFSET_A, &word);
2023         if (word == 0xffff) {
2024                 rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_A_1, 0);
2025                 rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_A_2, 0);
2026                 rt2x00_eeprom_write(rt2x00dev, EEPROM_RSSI_OFFSET_A, word);
2027                 EEPROM(rt2x00dev, "RSSI OFFSET BG: 0x%04x\n", word);
2028         } else {
2029                 value = rt2x00_get_field16(word, EEPROM_RSSI_OFFSET_A_1);
2030                 if (value < -10 || value > 10)
2031                         rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_A_1, 0);
2032                 value = rt2x00_get_field16(word, EEPROM_RSSI_OFFSET_A_2);
2033                 if (value < -10 || value > 10)
2034                         rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_A_2, 0);
2035                 rt2x00_eeprom_write(rt2x00dev, EEPROM_RSSI_OFFSET_A, word);
2036         }
2037
2038         return 0;
2039 }
2040
2041 static int rt61pci_init_eeprom(struct rt2x00_dev *rt2x00dev)
2042 {
2043         u32 reg;
2044         u16 value;
2045         u16 eeprom;
2046         u16 device;
2047
2048         /*
2049          * Read EEPROM word for configuration.
2050          */
2051         rt2x00_eeprom_read(rt2x00dev, EEPROM_ANTENNA, &eeprom);
2052
2053         /*
2054          * Identify RF chipset.
2055          * To determine the RT chip we have to read the
2056          * PCI header of the device.
2057          */
2058         pci_read_config_word(rt2x00dev_pci(rt2x00dev),
2059                              PCI_CONFIG_HEADER_DEVICE, &device);
2060         value = rt2x00_get_field16(eeprom, EEPROM_ANTENNA_RF_TYPE);
2061         rt2x00pci_register_read(rt2x00dev, MAC_CSR0, &reg);
2062         rt2x00_set_chip(rt2x00dev, device, value, reg);
2063
2064         if (!rt2x00_rf(&rt2x00dev->chip, RF5225) &&
2065             !rt2x00_rf(&rt2x00dev->chip, RF5325) &&
2066             !rt2x00_rf(&rt2x00dev->chip, RF2527) &&
2067             !rt2x00_rf(&rt2x00dev->chip, RF2529)) {
2068                 ERROR(rt2x00dev, "Invalid RF chipset detected.\n");
2069                 return -ENODEV;
2070         }
2071
2072         /*
2073          * Identify default antenna configuration.
2074          */
2075         rt2x00dev->hw->conf.antenna_sel_tx =
2076             rt2x00_get_field16(eeprom, EEPROM_ANTENNA_TX_DEFAULT);
2077         rt2x00dev->hw->conf.antenna_sel_rx =
2078             rt2x00_get_field16(eeprom, EEPROM_ANTENNA_RX_DEFAULT);
2079
2080         /*
2081          * Read the Frame type.
2082          */
2083         if (rt2x00_get_field16(eeprom, EEPROM_ANTENNA_FRAME_TYPE))
2084                 __set_bit(CONFIG_FRAME_TYPE, &rt2x00dev->flags);
2085
2086         /*
2087          * Determine number of antenna's.
2088          */
2089         if (rt2x00_get_field16(eeprom, EEPROM_ANTENNA_NUM) == 2)
2090                 __set_bit(CONFIG_DOUBLE_ANTENNA, &rt2x00dev->flags);
2091
2092         /*
2093          * Detect if this device has an hardware controlled radio.
2094          */
2095 #ifdef CONFIG_RT61PCI_RFKILL
2096         if (rt2x00_get_field16(eeprom, EEPROM_ANTENNA_HARDWARE_RADIO))
2097                 __set_bit(CONFIG_SUPPORT_HW_BUTTON, &rt2x00dev->flags);
2098 #endif /* CONFIG_RT61PCI_RFKILL */
2099
2100         /*
2101          * Read frequency offset and RF programming sequence.
2102          */
2103         rt2x00_eeprom_read(rt2x00dev, EEPROM_FREQ, &eeprom);
2104         if (rt2x00_get_field16(eeprom, EEPROM_FREQ_SEQ))
2105                 __set_bit(CONFIG_RF_SEQUENCE, &rt2x00dev->flags);
2106
2107         rt2x00dev->freq_offset = rt2x00_get_field16(eeprom, EEPROM_FREQ_OFFSET);
2108
2109         /*
2110          * Read external LNA informations.
2111          */
2112         rt2x00_eeprom_read(rt2x00dev, EEPROM_NIC, &eeprom);
2113
2114         if (rt2x00_get_field16(eeprom, EEPROM_NIC_EXTERNAL_LNA_A))
2115                 __set_bit(CONFIG_EXTERNAL_LNA_A, &rt2x00dev->flags);
2116         if (rt2x00_get_field16(eeprom, EEPROM_NIC_EXTERNAL_LNA_BG))
2117                 __set_bit(CONFIG_EXTERNAL_LNA_BG, &rt2x00dev->flags);
2118
2119         /*
2120          * Store led settings, for correct led behaviour.
2121          * If the eeprom value is invalid,
2122          * switch to default led mode.
2123          */
2124         rt2x00_eeprom_read(rt2x00dev, EEPROM_LED, &eeprom);
2125
2126         rt2x00dev->led_mode = rt2x00_get_field16(eeprom, EEPROM_LED_LED_MODE);
2127
2128         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_LED_MODE,
2129                            rt2x00dev->led_mode);
2130         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_GPIO_0,
2131                            rt2x00_get_field16(eeprom,
2132                                               EEPROM_LED_POLARITY_GPIO_0));
2133         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_GPIO_1,
2134                            rt2x00_get_field16(eeprom,
2135                                               EEPROM_LED_POLARITY_GPIO_1));
2136         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_GPIO_2,
2137                            rt2x00_get_field16(eeprom,
2138                                               EEPROM_LED_POLARITY_GPIO_2));
2139         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_GPIO_3,
2140                            rt2x00_get_field16(eeprom,
2141                                               EEPROM_LED_POLARITY_GPIO_3));
2142         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_GPIO_4,
2143                            rt2x00_get_field16(eeprom,
2144                                               EEPROM_LED_POLARITY_GPIO_4));
2145         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_ACT,
2146                            rt2x00_get_field16(eeprom, EEPROM_LED_POLARITY_ACT));
2147         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_READY_BG,
2148                            rt2x00_get_field16(eeprom,
2149                                               EEPROM_LED_POLARITY_RDY_G));
2150         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_READY_A,
2151                            rt2x00_get_field16(eeprom,
2152                                               EEPROM_LED_POLARITY_RDY_A));
2153
2154         return 0;
2155 }
2156
2157 /*
2158  * RF value list for RF5225 & RF5325
2159  * Supports: 2.4 GHz & 5.2 GHz, rf_sequence disabled
2160  */
2161 static const struct rf_channel rf_vals_noseq[] = {
2162         { 1,  0x00002ccc, 0x00004786, 0x00068455, 0x000ffa0b },
2163         { 2,  0x00002ccc, 0x00004786, 0x00068455, 0x000ffa1f },
2164         { 3,  0x00002ccc, 0x0000478a, 0x00068455, 0x000ffa0b },
2165         { 4,  0x00002ccc, 0x0000478a, 0x00068455, 0x000ffa1f },
2166         { 5,  0x00002ccc, 0x0000478e, 0x00068455, 0x000ffa0b },
2167         { 6,  0x00002ccc, 0x0000478e, 0x00068455, 0x000ffa1f },
2168         { 7,  0x00002ccc, 0x00004792, 0x00068455, 0x000ffa0b },
2169         { 8,  0x00002ccc, 0x00004792, 0x00068455, 0x000ffa1f },
2170         { 9,  0x00002ccc, 0x00004796, 0x00068455, 0x000ffa0b },
2171         { 10, 0x00002ccc, 0x00004796, 0x00068455, 0x000ffa1f },
2172         { 11, 0x00002ccc, 0x0000479a, 0x00068455, 0x000ffa0b },
2173         { 12, 0x00002ccc, 0x0000479a, 0x00068455, 0x000ffa1f },
2174         { 13, 0x00002ccc, 0x0000479e, 0x00068455, 0x000ffa0b },
2175         { 14, 0x00002ccc, 0x000047a2, 0x00068455, 0x000ffa13 },
2176
2177         /* 802.11 UNI / HyperLan 2 */
2178         { 36, 0x00002ccc, 0x0000499a, 0x0009be55, 0x000ffa23 },
2179         { 40, 0x00002ccc, 0x000049a2, 0x0009be55, 0x000ffa03 },
2180         { 44, 0x00002ccc, 0x000049a6, 0x0009be55, 0x000ffa0b },
2181         { 48, 0x00002ccc, 0x000049aa, 0x0009be55, 0x000ffa13 },
2182         { 52, 0x00002ccc, 0x000049ae, 0x0009ae55, 0x000ffa1b },
2183         { 56, 0x00002ccc, 0x000049b2, 0x0009ae55, 0x000ffa23 },
2184         { 60, 0x00002ccc, 0x000049ba, 0x0009ae55, 0x000ffa03 },
2185         { 64, 0x00002ccc, 0x000049be, 0x0009ae55, 0x000ffa0b },
2186
2187         /* 802.11 HyperLan 2 */
2188         { 100, 0x00002ccc, 0x00004a2a, 0x000bae55, 0x000ffa03 },
2189         { 104, 0x00002ccc, 0x00004a2e, 0x000bae55, 0x000ffa0b },
2190         { 108, 0x00002ccc, 0x00004a32, 0x000bae55, 0x000ffa13 },
2191         { 112, 0x00002ccc, 0x00004a36, 0x000bae55, 0x000ffa1b },
2192         { 116, 0x00002ccc, 0x00004a3a, 0x000bbe55, 0x000ffa23 },
2193         { 120, 0x00002ccc, 0x00004a82, 0x000bbe55, 0x000ffa03 },
2194         { 124, 0x00002ccc, 0x00004a86, 0x000bbe55, 0x000ffa0b },
2195         { 128, 0x00002ccc, 0x00004a8a, 0x000bbe55, 0x000ffa13 },
2196         { 132, 0x00002ccc, 0x00004a8e, 0x000bbe55, 0x000ffa1b },
2197         { 136, 0x00002ccc, 0x00004a92, 0x000bbe55, 0x000ffa23 },
2198
2199         /* 802.11 UNII */
2200         { 140, 0x00002ccc, 0x00004a9a, 0x000bbe55, 0x000ffa03 },
2201         { 149, 0x00002ccc, 0x00004aa2, 0x000bbe55, 0x000ffa1f },
2202         { 153, 0x00002ccc, 0x00004aa6, 0x000bbe55, 0x000ffa27 },
2203         { 157, 0x00002ccc, 0x00004aae, 0x000bbe55, 0x000ffa07 },
2204         { 161, 0x00002ccc, 0x00004ab2, 0x000bbe55, 0x000ffa0f },
2205         { 165, 0x00002ccc, 0x00004ab6, 0x000bbe55, 0x000ffa17 },
2206
2207         /* MMAC(Japan)J52 ch 34,38,42,46 */
2208         { 34, 0x00002ccc, 0x0000499a, 0x0009be55, 0x000ffa0b },
2209         { 38, 0x00002ccc, 0x0000499e, 0x0009be55, 0x000ffa13 },
2210         { 42, 0x00002ccc, 0x000049a2, 0x0009be55, 0x000ffa1b },
2211         { 46, 0x00002ccc, 0x000049a6, 0x0009be55, 0x000ffa23 },
2212 };
2213
2214 /*
2215  * RF value list for RF5225 & RF5325
2216  * Supports: 2.4 GHz & 5.2 GHz, rf_sequence enabled
2217  */
2218 static const struct rf_channel rf_vals_seq[] = {
2219         { 1,  0x00002ccc, 0x00004786, 0x00068455, 0x000ffa0b },
2220         { 2,  0x00002ccc, 0x00004786, 0x00068455, 0x000ffa1f },
2221         { 3,  0x00002ccc, 0x0000478a, 0x00068455, 0x000ffa0b },
2222         { 4,  0x00002ccc, 0x0000478a, 0x00068455, 0x000ffa1f },
2223         { 5,  0x00002ccc, 0x0000478e, 0x00068455, 0x000ffa0b },
2224         { 6,  0x00002ccc, 0x0000478e, 0x00068455, 0x000ffa1f },
2225         { 7,  0x00002ccc, 0x00004792, 0x00068455, 0x000ffa0b },
2226         { 8,  0x00002ccc, 0x00004792, 0x00068455, 0x000ffa1f },
2227         { 9,  0x00002ccc, 0x00004796, 0x00068455, 0x000ffa0b },
2228         { 10, 0x00002ccc, 0x00004796, 0x00068455, 0x000ffa1f },
2229         { 11, 0x00002ccc, 0x0000479a, 0x00068455, 0x000ffa0b },
2230         { 12, 0x00002ccc, 0x0000479a, 0x00068455, 0x000ffa1f },
2231         { 13, 0x00002ccc, 0x0000479e, 0x00068455, 0x000ffa0b },
2232         { 14, 0x00002ccc, 0x000047a2, 0x00068455, 0x000ffa13 },
2233
2234         /* 802.11 UNI / HyperLan 2 */
2235         { 36, 0x00002cd4, 0x0004481a, 0x00098455, 0x000c0a03 },
2236         { 40, 0x00002cd0, 0x00044682, 0x00098455, 0x000c0a03 },
2237         { 44, 0x00002cd0, 0x00044686, 0x00098455, 0x000c0a1b },
2238         { 48, 0x00002cd0, 0x0004468e, 0x00098655, 0x000c0a0b },
2239         { 52, 0x00002cd0, 0x00044692, 0x00098855, 0x000c0a23 },
2240         { 56, 0x00002cd0, 0x0004469a, 0x00098c55, 0x000c0a13 },
2241         { 60, 0x00002cd0, 0x000446a2, 0x00098e55, 0x000c0a03 },
2242         { 64, 0x00002cd0, 0x000446a6, 0x00099255, 0x000c0a1b },
2243
2244         /* 802.11 HyperLan 2 */
2245         { 100, 0x00002cd4, 0x0004489a, 0x000b9855, 0x000c0a03 },
2246         { 104, 0x00002cd4, 0x000448a2, 0x000b9855, 0x000c0a03 },
2247         { 108, 0x00002cd4, 0x000448aa, 0x000b9855, 0x000c0a03 },
2248         { 112, 0x00002cd4, 0x000448b2, 0x000b9a55, 0x000c0a03 },
2249         { 116, 0x00002cd4, 0x000448ba, 0x000b9a55, 0x000c0a03 },
2250         { 120, 0x00002cd0, 0x00044702, 0x000b9a55, 0x000c0a03 },
2251         { 124, 0x00002cd0, 0x00044706, 0x000b9a55, 0x000c0a1b },
2252         { 128, 0x00002cd0, 0x0004470e, 0x000b9c55, 0x000c0a0b },
2253         { 132, 0x00002cd0, 0x00044712, 0x000b9c55, 0x000c0a23 },
2254         { 136, 0x00002cd0, 0x0004471a, 0x000b9e55, 0x000c0a13 },
2255
2256         /* 802.11 UNII */
2257         { 140, 0x00002cd0, 0x00044722, 0x000b9e55, 0x000c0a03 },
2258         { 149, 0x00002cd0, 0x0004472e, 0x000ba255, 0x000c0a1b },
2259         { 153, 0x00002cd0, 0x00044736, 0x000ba255, 0x000c0a0b },
2260         { 157, 0x00002cd4, 0x0004490a, 0x000ba255, 0x000c0a17 },
2261         { 161, 0x00002cd4, 0x00044912, 0x000ba255, 0x000c0a17 },
2262         { 165, 0x00002cd4, 0x0004491a, 0x000ba255, 0x000c0a17 },
2263
2264         /* MMAC(Japan)J52 ch 34,38,42,46 */
2265         { 34, 0x00002ccc, 0x0000499a, 0x0009be55, 0x000c0a0b },
2266         { 38, 0x00002ccc, 0x0000499e, 0x0009be55, 0x000c0a13 },
2267         { 42, 0x00002ccc, 0x000049a2, 0x0009be55, 0x000c0a1b },
2268         { 46, 0x00002ccc, 0x000049a6, 0x0009be55, 0x000c0a23 },
2269 };
2270
2271 static void rt61pci_probe_hw_mode(struct rt2x00_dev *rt2x00dev)
2272 {
2273         struct hw_mode_spec *spec = &rt2x00dev->spec;
2274         u8 *txpower;
2275         unsigned int i;
2276
2277         /*
2278          * Initialize all hw fields.
2279          */
2280         rt2x00dev->hw->flags =
2281             IEEE80211_HW_HOST_GEN_BEACON_TEMPLATE |
2282             IEEE80211_HW_HOST_BROADCAST_PS_BUFFERING;
2283         rt2x00dev->hw->extra_tx_headroom = 0;
2284         rt2x00dev->hw->max_signal = MAX_SIGNAL;
2285         rt2x00dev->hw->max_rssi = MAX_RX_SSI;
2286         rt2x00dev->hw->queues = 5;
2287
2288         SET_IEEE80211_DEV(rt2x00dev->hw, &rt2x00dev_pci(rt2x00dev)->dev);
2289         SET_IEEE80211_PERM_ADDR(rt2x00dev->hw,
2290                                 rt2x00_eeprom_addr(rt2x00dev,
2291                                                    EEPROM_MAC_ADDR_0));
2292
2293         /*
2294          * Convert tx_power array in eeprom.
2295          */
2296         txpower = rt2x00_eeprom_addr(rt2x00dev, EEPROM_TXPOWER_G_START);
2297         for (i = 0; i < 14; i++)
2298                 txpower[i] = TXPOWER_FROM_DEV(txpower[i]);
2299
2300         /*
2301          * Initialize hw_mode information.
2302          */
2303         spec->num_modes = 2;
2304         spec->num_rates = 12;
2305         spec->tx_power_a = NULL;
2306         spec->tx_power_bg = txpower;
2307         spec->tx_power_default = DEFAULT_TXPOWER;
2308
2309         if (!test_bit(CONFIG_RF_SEQUENCE, &rt2x00dev->flags)) {
2310                 spec->num_channels = 14;
2311                 spec->channels = rf_vals_noseq;
2312         } else {
2313                 spec->num_channels = 14;
2314                 spec->channels = rf_vals_seq;
2315         }
2316
2317         if (rt2x00_rf(&rt2x00dev->chip, RF5225) ||
2318             rt2x00_rf(&rt2x00dev->chip, RF5325)) {
2319                 spec->num_modes = 3;
2320                 spec->num_channels = ARRAY_SIZE(rf_vals_seq);
2321
2322                 txpower = rt2x00_eeprom_addr(rt2x00dev, EEPROM_TXPOWER_A_START);
2323                 for (i = 0; i < 14; i++)
2324                         txpower[i] = TXPOWER_FROM_DEV(txpower[i]);
2325
2326                 spec->tx_power_a = txpower;
2327         }
2328 }
2329
2330 static int rt61pci_probe_hw(struct rt2x00_dev *rt2x00dev)
2331 {
2332         int retval;
2333
2334         /*
2335          * Allocate eeprom data.
2336          */
2337         retval = rt61pci_validate_eeprom(rt2x00dev);
2338         if (retval)
2339                 return retval;
2340
2341         retval = rt61pci_init_eeprom(rt2x00dev);
2342         if (retval)
2343                 return retval;
2344
2345         /*
2346          * Initialize hw specifications.
2347          */
2348         rt61pci_probe_hw_mode(rt2x00dev);
2349
2350         /*
2351          * This device requires firmware
2352          */
2353         __set_bit(DRIVER_REQUIRE_FIRMWARE, &rt2x00dev->flags);
2354
2355         /*
2356          * Set the rssi offset.
2357          */
2358         rt2x00dev->rssi_offset = DEFAULT_RSSI_OFFSET;
2359
2360         return 0;
2361 }
2362
2363 /*
2364  * IEEE80211 stack callback functions.
2365  */
2366 static void rt61pci_configure_filter(struct ieee80211_hw *hw,
2367                                      unsigned int changed_flags,
2368                                      unsigned int *total_flags,
2369                                      int mc_count,
2370                                      struct dev_addr_list *mc_list)
2371 {
2372         struct rt2x00_dev *rt2x00dev = hw->priv;
2373         struct interface *intf = &rt2x00dev->interface;
2374         u32 reg;
2375
2376         /*
2377          * Mask off any flags we are going to ignore from
2378          * the total_flags field.
2379          */
2380         *total_flags &=
2381             FIF_ALLMULTI |
2382             FIF_FCSFAIL |
2383             FIF_PLCPFAIL |
2384             FIF_CONTROL |
2385             FIF_OTHER_BSS |
2386             FIF_PROMISC_IN_BSS;
2387
2388         /*
2389          * Apply some rules to the filters:
2390          * - Some filters imply different filters to be set.
2391          * - Some things we can't filter out at all.
2392          * - Some filters are set based on interface type.
2393          */
2394         if (mc_count)
2395                 *total_flags |= FIF_ALLMULTI;
2396         if (*total_flags & FIF_OTHER_BSS ||
2397             *total_flags & FIF_PROMISC_IN_BSS)
2398                 *total_flags |= FIF_PROMISC_IN_BSS | FIF_OTHER_BSS;
2399         if (is_interface_type(intf, IEEE80211_IF_TYPE_AP))
2400                 *total_flags |= FIF_PROMISC_IN_BSS;
2401
2402         /*
2403          * Check if there is any work left for us.
2404          */
2405         if (intf->filter == *total_flags)
2406                 return;
2407         intf->filter = *total_flags;
2408
2409         /*
2410          * Start configuration steps.
2411          * Note that the version error will always be dropped
2412          * and broadcast frames will always be accepted since
2413          * there is no filter for it at this time.
2414          */
2415         rt2x00pci_register_read(rt2x00dev, TXRX_CSR0, &reg);
2416         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_CRC,
2417                            !(*total_flags & FIF_FCSFAIL));
2418         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_PHYSICAL,
2419                            !(*total_flags & FIF_PLCPFAIL));
2420         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_CONTROL,
2421                            !(*total_flags & FIF_CONTROL));
2422         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_NOT_TO_ME,
2423                            !(*total_flags & FIF_PROMISC_IN_BSS));
2424         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_TO_DS,
2425                            !(*total_flags & FIF_PROMISC_IN_BSS));
2426         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_VERSION_ERROR, 1);
2427         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_MULTICAST,
2428                            !(*total_flags & FIF_ALLMULTI));
2429         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_BORADCAST, 0);
2430         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_ACK_CTS, 1);
2431         rt2x00pci_register_write(rt2x00dev, TXRX_CSR0, reg);
2432 }
2433
2434 static int rt61pci_set_retry_limit(struct ieee80211_hw *hw,
2435                                    u32 short_retry, u32 long_retry)
2436 {
2437         struct rt2x00_dev *rt2x00dev = hw->priv;
2438         u32 reg;
2439
2440         rt2x00pci_register_read(rt2x00dev, TXRX_CSR4, &reg);
2441         rt2x00_set_field32(&reg, TXRX_CSR4_LONG_RETRY_LIMIT, long_retry);
2442         rt2x00_set_field32(&reg, TXRX_CSR4_SHORT_RETRY_LIMIT, short_retry);
2443         rt2x00pci_register_write(rt2x00dev, TXRX_CSR4, reg);
2444
2445         return 0;
2446 }
2447
2448 static u64 rt61pci_get_tsf(struct ieee80211_hw *hw)
2449 {
2450         struct rt2x00_dev *rt2x00dev = hw->priv;
2451         u64 tsf;
2452         u32 reg;
2453
2454         rt2x00pci_register_read(rt2x00dev, TXRX_CSR13, &reg);
2455         tsf = (u64) rt2x00_get_field32(reg, TXRX_CSR13_HIGH_TSFTIMER) << 32;
2456         rt2x00pci_register_read(rt2x00dev, TXRX_CSR12, &reg);
2457         tsf |= rt2x00_get_field32(reg, TXRX_CSR12_LOW_TSFTIMER);
2458
2459         return tsf;
2460 }
2461
2462 static void rt61pci_reset_tsf(struct ieee80211_hw *hw)
2463 {
2464         struct rt2x00_dev *rt2x00dev = hw->priv;
2465
2466         rt2x00pci_register_write(rt2x00dev, TXRX_CSR12, 0);
2467         rt2x00pci_register_write(rt2x00dev, TXRX_CSR13, 0);
2468 }
2469
2470 static int rt61pci_beacon_update(struct ieee80211_hw *hw, struct sk_buff *skb,
2471                           struct ieee80211_tx_control *control)
2472 {
2473         struct rt2x00_dev *rt2x00dev = hw->priv;
2474
2475         /*
2476          * Just in case the ieee80211 doesn't set this,
2477          * but we need this queue set for the descriptor
2478          * initialization.
2479          */
2480         control->queue = IEEE80211_TX_QUEUE_BEACON;
2481
2482         /*
2483          * We need to append the descriptor in front of the
2484          * beacon frame.
2485          */
2486         if (skb_headroom(skb) < TXD_DESC_SIZE) {
2487                 if (pskb_expand_head(skb, TXD_DESC_SIZE, 0, GFP_ATOMIC)) {
2488                         dev_kfree_skb(skb);
2489                         return -ENOMEM;
2490                 }
2491         }
2492
2493         /*
2494          * First we create the beacon.
2495          */
2496         skb_push(skb, TXD_DESC_SIZE);
2497         rt2x00lib_write_tx_desc(rt2x00dev, (struct data_desc *)skb->data,
2498                                 (struct ieee80211_hdr *)(skb->data +
2499                                                          TXD_DESC_SIZE),
2500                                 skb->len - TXD_DESC_SIZE, control);
2501
2502         /*
2503          * Write entire beacon with descriptor to register,
2504          * and kick the beacon generator.
2505          */
2506         rt2x00pci_register_multiwrite(rt2x00dev, HW_BEACON_BASE0, skb->data, skb->len);
2507         rt61pci_kick_tx_queue(rt2x00dev, IEEE80211_TX_QUEUE_BEACON);
2508
2509         return 0;
2510 }
2511
2512 static const struct ieee80211_ops rt61pci_mac80211_ops = {
2513         .tx                     = rt2x00mac_tx,
2514         .start                  = rt2x00mac_start,
2515         .stop                   = rt2x00mac_stop,
2516         .add_interface          = rt2x00mac_add_interface,
2517         .remove_interface       = rt2x00mac_remove_interface,
2518         .config                 = rt2x00mac_config,
2519         .config_interface       = rt2x00mac_config_interface,
2520         .configure_filter       = rt61pci_configure_filter,
2521         .get_stats              = rt2x00mac_get_stats,
2522         .set_retry_limit        = rt61pci_set_retry_limit,
2523         .conf_tx                = rt2x00mac_conf_tx,
2524         .get_tx_stats           = rt2x00mac_get_tx_stats,
2525         .get_tsf                = rt61pci_get_tsf,
2526         .reset_tsf              = rt61pci_reset_tsf,
2527         .beacon_update          = rt61pci_beacon_update,
2528 };
2529
2530 static const struct rt2x00lib_ops rt61pci_rt2x00_ops = {
2531         .irq_handler            = rt61pci_interrupt,
2532         .probe_hw               = rt61pci_probe_hw,
2533         .get_firmware_name      = rt61pci_get_firmware_name,
2534         .load_firmware          = rt61pci_load_firmware,
2535         .initialize             = rt2x00pci_initialize,
2536         .uninitialize           = rt2x00pci_uninitialize,
2537         .set_device_state       = rt61pci_set_device_state,
2538         .rfkill_poll            = rt61pci_rfkill_poll,
2539         .link_stats             = rt61pci_link_stats,
2540         .reset_tuner            = rt61pci_reset_tuner,
2541         .link_tuner             = rt61pci_link_tuner,
2542         .write_tx_desc          = rt61pci_write_tx_desc,
2543         .write_tx_data          = rt2x00pci_write_tx_data,
2544         .kick_tx_queue          = rt61pci_kick_tx_queue,
2545         .fill_rxdone            = rt61pci_fill_rxdone,
2546         .config_mac_addr        = rt61pci_config_mac_addr,
2547         .config_bssid           = rt61pci_config_bssid,
2548         .config_type            = rt61pci_config_type,
2549         .config                 = rt61pci_config,
2550 };
2551
2552 static const struct rt2x00_ops rt61pci_ops = {
2553         .name           = DRV_NAME,
2554         .rxd_size       = RXD_DESC_SIZE,
2555         .txd_size       = TXD_DESC_SIZE,
2556         .eeprom_size    = EEPROM_SIZE,
2557         .rf_size        = RF_SIZE,
2558         .lib            = &rt61pci_rt2x00_ops,
2559         .hw             = &rt61pci_mac80211_ops,
2560 #ifdef CONFIG_RT2X00_LIB_DEBUGFS
2561         .debugfs        = &rt61pci_rt2x00debug,
2562 #endif /* CONFIG_RT2X00_LIB_DEBUGFS */
2563 };
2564
2565 /*
2566  * RT61pci module information.
2567  */
2568 static struct pci_device_id rt61pci_device_table[] = {
2569         /* RT2561s */
2570         { PCI_DEVICE(0x1814, 0x0301), PCI_DEVICE_DATA(&rt61pci_ops) },
2571         /* RT2561 v2 */
2572         { PCI_DEVICE(0x1814, 0x0302), PCI_DEVICE_DATA(&rt61pci_ops) },
2573         /* RT2661 */
2574         { PCI_DEVICE(0x1814, 0x0401), PCI_DEVICE_DATA(&rt61pci_ops) },
2575         { 0, }
2576 };
2577
2578 MODULE_AUTHOR(DRV_PROJECT);
2579 MODULE_VERSION(DRV_VERSION);
2580 MODULE_DESCRIPTION("Ralink RT61 PCI & PCMCIA Wireless LAN driver.");
2581 MODULE_SUPPORTED_DEVICE("Ralink RT2561, RT2561s & RT2661 "
2582                         "PCI & PCMCIA chipset based cards");
2583 MODULE_DEVICE_TABLE(pci, rt61pci_device_table);
2584 MODULE_FIRMWARE(FIRMWARE_RT2561);
2585 MODULE_FIRMWARE(FIRMWARE_RT2561s);
2586 MODULE_FIRMWARE(FIRMWARE_RT2661);
2587 MODULE_LICENSE("GPL");
2588
2589 static struct pci_driver rt61pci_driver = {
2590         .name           = DRV_NAME,
2591         .id_table       = rt61pci_device_table,
2592         .probe          = rt2x00pci_probe,
2593         .remove         = __devexit_p(rt2x00pci_remove),
2594         .suspend        = rt2x00pci_suspend,
2595         .resume         = rt2x00pci_resume,
2596 };
2597
2598 static int __init rt61pci_init(void)
2599 {
2600         return pci_register_driver(&rt61pci_driver);
2601 }
2602
2603 static void __exit rt61pci_exit(void)
2604 {
2605         pci_unregister_driver(&rt61pci_driver);
2606 }
2607
2608 module_init(rt61pci_init);
2609 module_exit(rt61pci_exit);