drivers/net/wireless/rt2x00/rt61pci.c

   1 /*
   2         Copyright (C) 2004 - 2007 rt2x00 SourceForge Project
   3         <http://rt2x00.serialmonkey.com>
   4
   5         This program is free software; you can redistribute it and/or modify
   6         it under the terms of the GNU General Public License as published by
   7         the Free Software Foundation; either version 2 of the License, or
   8         (at your option) any later version.
   9
  10         This program is distributed in the hope that it will be useful,
  11         but WITHOUT ANY WARRANTY; without even the implied warranty of
  12         MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  13         GNU General Public License for more details.
  14
  15         You should have received a copy of the GNU General Public License
  16         along with this program; if not, write to the
  17         Free Software Foundation, Inc.,
  18         59 Temple Place - Suite 330, Boston, MA 02111-1307, USA.
  19  */
  20
  21 /*
  22         Module: rt61pci
  23         Abstract: rt61pci device specific routines.
  24         Supported chipsets: RT2561, RT2561s, RT2661.
  25  */
  26
  27 /*
  28  * Set enviroment defines for rt2x00.h
  29  */
  30 #define DRV_NAME "rt61pci"
  31
  32 #include <linux/delay.h>
  33 #include <linux/etherdevice.h>
  34 #include <linux/init.h>
  35 #include <linux/kernel.h>
  36 #include <linux/module.h>
  37 #include <linux/pci.h>
  38 #include <linux/eeprom_93cx6.h>
  39
  40 #include "rt2x00.h"
  41 #include "rt2x00pci.h"
  42 #include "rt61pci.h"
  43
  44 /*
  45  * Register access.
  46  * BBP and RF register require indirect register access,
  47  * and use the CSR registers PHY_CSR3 and PHY_CSR4 to achieve this.
  48  * These indirect registers work with busy bits,
  49  * and we will try maximal REGISTER_BUSY_COUNT times to access
  50  * the register while taking a REGISTER_BUSY_DELAY us delay
  51  * between each attampt. When the busy bit is still set at that time,
  52  * the access attempt is considered to have failed,
  53  * and we will print an error.
  54  */
  55 static u32 rt61pci_bbp_check(struct rt2x00_dev *rt2x00dev)
  56 {
  57         u32 reg;
  58         unsigned int i;
  59
  60         for (i = 0; i < REGISTER_BUSY_COUNT; i++) {
  61                 rt2x00pci_register_read(rt2x00dev, PHY_CSR3, &reg);
  62                 if (!rt2x00_get_field32(reg, PHY_CSR3_BUSY))
  63                         break;
  64                 udelay(REGISTER_BUSY_DELAY);
  65         }
  66
  67         return reg;
  68 }
  69
  70 static void rt61pci_bbp_write(struct rt2x00_dev *rt2x00dev,
  71                               const unsigned int word, const u8 value)
  72 {
  73         u32 reg;
  74
  75         /*
  76          * Wait until the BBP becomes ready.
  77          */
  78         reg = rt61pci_bbp_check(rt2x00dev);
  79         if (rt2x00_get_field32(reg, PHY_CSR3_BUSY)) {
  80                 ERROR(rt2x00dev, "PHY_CSR3 register busy. Write failed.\n");
  81                 return;
  82         }
  83
  84         /*
  85          * Write the data into the BBP.
  86          */
  87         reg = 0;
  88         rt2x00_set_field32(&reg, PHY_CSR3_VALUE, value);
  89         rt2x00_set_field32(&reg, PHY_CSR3_REGNUM, word);
  90         rt2x00_set_field32(&reg, PHY_CSR3_BUSY, 1);
  91         rt2x00_set_field32(&reg, PHY_CSR3_READ_CONTROL, 0);
  92
  93         rt2x00pci_register_write(rt2x00dev, PHY_CSR3, reg);
  94 }
  95
  96 static void rt61pci_bbp_read(struct rt2x00_dev *rt2x00dev,
  97                              const unsigned int word, u8 *value)
  98 {
  99         u32 reg;
 100
 101         /*
 102          * Wait until the BBP becomes ready.
 103          */
 104         reg = rt61pci_bbp_check(rt2x00dev);
 105         if (rt2x00_get_field32(reg, PHY_CSR3_BUSY)) {
 106                 ERROR(rt2x00dev, "PHY_CSR3 register busy. Read failed.\n");
 107                 return;
 108         }
 109
 110         /*
 111          * Write the request into the BBP.
 112          */
 113         reg = 0;
 114         rt2x00_set_field32(&reg, PHY_CSR3_REGNUM, word);
 115         rt2x00_set_field32(&reg, PHY_CSR3_BUSY, 1);
 116         rt2x00_set_field32(&reg, PHY_CSR3_READ_CONTROL, 1);
 117
 118         rt2x00pci_register_write(rt2x00dev, PHY_CSR3, reg);
 119
 120         /*
 121          * Wait until the BBP becomes ready.
 122          */
 123         reg = rt61pci_bbp_check(rt2x00dev);
 124         if (rt2x00_get_field32(reg, PHY_CSR3_BUSY)) {
 125                 ERROR(rt2x00dev, "PHY_CSR3 register busy. Read failed.\n");
 126                 *value = 0xff;
 127                 return;
 128         }
 129
 130         *value = rt2x00_get_field32(reg, PHY_CSR3_VALUE);
 131 }
 132
 133 static void rt61pci_rf_write(struct rt2x00_dev *rt2x00dev,
 134                              const unsigned int word, const u32 value)
 135 {
 136         u32 reg;
 137         unsigned int i;
 138
 139         if (!word)
 140                 return;
 141
 142         for (i = 0; i < REGISTER_BUSY_COUNT; i++) {
 143                 rt2x00pci_register_read(rt2x00dev, PHY_CSR4, &reg);
 144                 if (!rt2x00_get_field32(reg, PHY_CSR4_BUSY))
 145                         goto rf_write;
 146                 udelay(REGISTER_BUSY_DELAY);
 147         }
 148
 149         ERROR(rt2x00dev, "PHY_CSR4 register busy. Write failed.\n");
 150         return;
 151
 152 rf_write:
 153         reg = 0;
 154         rt2x00_set_field32(&reg, PHY_CSR4_VALUE, value);
 155         rt2x00_set_field32(&reg, PHY_CSR4_NUMBER_OF_BITS, 21);
 156         rt2x00_set_field32(&reg, PHY_CSR4_IF_SELECT, 0);
 157         rt2x00_set_field32(&reg, PHY_CSR4_BUSY, 1);
 158
 159         rt2x00pci_register_write(rt2x00dev, PHY_CSR4, reg);
 160         rt2x00_rf_write(rt2x00dev, word, value);
 161 }
 162
 163 static void rt61pci_mcu_request(struct rt2x00_dev *rt2x00dev,
 164                                 const u8 command, const u8 token,
 165                                 const u8 arg0, const u8 arg1)
 166 {
 167         u32 reg;
 168
 169         rt2x00pci_register_read(rt2x00dev, H2M_MAILBOX_CSR, &reg);
 170
 171         if (rt2x00_get_field32(reg, H2M_MAILBOX_CSR_OWNER)) {
 172                 ERROR(rt2x00dev, "mcu request error. "
 173                       "Request 0x%02x failed for token 0x%02x.\n",
 174                       command, token);
 175                 return;
 176         }
 177
 178         rt2x00_set_field32(&reg, H2M_MAILBOX_CSR_OWNER, 1);
 179         rt2x00_set_field32(&reg, H2M_MAILBOX_CSR_CMD_TOKEN, token);
 180         rt2x00_set_field32(&reg, H2M_MAILBOX_CSR_ARG0, arg0);
 181         rt2x00_set_field32(&reg, H2M_MAILBOX_CSR_ARG1, arg1);
 182         rt2x00pci_register_write(rt2x00dev, H2M_MAILBOX_CSR, reg);
 183
 184         rt2x00pci_register_read(rt2x00dev, HOST_CMD_CSR, &reg);
 185         rt2x00_set_field32(&reg, HOST_CMD_CSR_HOST_COMMAND, command);
 186         rt2x00_set_field32(&reg, HOST_CMD_CSR_INTERRUPT_MCU, 1);
 187         rt2x00pci_register_write(rt2x00dev, HOST_CMD_CSR, reg);
 188 }
 189
 190 static void rt61pci_eepromregister_read(struct eeprom_93cx6 *eeprom)
 191 {
 192         struct rt2x00_dev *rt2x00dev = eeprom->data;
 193         u32 reg;
 194
 195         rt2x00pci_register_read(rt2x00dev, E2PROM_CSR, &reg);
 196
 197         eeprom->reg_data_in = !!rt2x00_get_field32(reg, E2PROM_CSR_DATA_IN);
 198         eeprom->reg_data_out = !!rt2x00_get_field32(reg, E2PROM_CSR_DATA_OUT);
 199         eeprom->reg_data_clock =
 200             !!rt2x00_get_field32(reg, E2PROM_CSR_DATA_CLOCK);
 201         eeprom->reg_chip_select =
 202             !!rt2x00_get_field32(reg, E2PROM_CSR_CHIP_SELECT);
 203 }
 204
 205 static void rt61pci_eepromregister_write(struct eeprom_93cx6 *eeprom)
 206 {
 207         struct rt2x00_dev *rt2x00dev = eeprom->data;
 208         u32 reg = 0;
 209
 210         rt2x00_set_field32(&reg, E2PROM_CSR_DATA_IN, !!eeprom->reg_data_in);
 211         rt2x00_set_field32(&reg, E2PROM_CSR_DATA_OUT, !!eeprom->reg_data_out);
 212         rt2x00_set_field32(&reg, E2PROM_CSR_DATA_CLOCK,
 213                            !!eeprom->reg_data_clock);
 214         rt2x00_set_field32(&reg, E2PROM_CSR_CHIP_SELECT,
 215                            !!eeprom->reg_chip_select);
 216
 217         rt2x00pci_register_write(rt2x00dev, E2PROM_CSR, reg);
 218 }
 219
 220 #ifdef CONFIG_RT2X00_LIB_DEBUGFS
 221 #define CSR_OFFSET(__word)      ( CSR_REG_BASE + ((__word) * sizeof(u32)) )
 222
 223 static void rt61pci_read_csr(struct rt2x00_dev *rt2x00dev,
 224                              const unsigned int word, u32 *data)
 225 {
 226         rt2x00pci_register_read(rt2x00dev, CSR_OFFSET(word), data);
 227 }
 228
 229 static void rt61pci_write_csr(struct rt2x00_dev *rt2x00dev,
 230                               const unsigned int word, u32 data)
 231 {
 232         rt2x00pci_register_write(rt2x00dev, CSR_OFFSET(word), data);
 233 }
 234
 235 static const struct rt2x00debug rt61pci_rt2x00debug = {
 236         .owner  = THIS_MODULE,
 237         .csr    = {
 238                 .read           = rt61pci_read_csr,
 239                 .write          = rt61pci_write_csr,
 240                 .word_size      = sizeof(u32),
 241                 .word_count     = CSR_REG_SIZE / sizeof(u32),
 242         },
 243         .eeprom = {
 244                 .read           = rt2x00_eeprom_read,
 245                 .write          = rt2x00_eeprom_write,
 246                 .word_size      = sizeof(u16),
 247                 .word_count     = EEPROM_SIZE / sizeof(u16),
 248         },
 249         .bbp    = {
 250                 .read           = rt61pci_bbp_read,
 251                 .write          = rt61pci_bbp_write,
 252                 .word_size      = sizeof(u8),
 253                 .word_count     = BBP_SIZE / sizeof(u8),
 254         },
 255         .rf     = {
 256                 .read           = rt2x00_rf_read,
 257                 .write          = rt61pci_rf_write,
 258                 .word_size      = sizeof(u32),
 259                 .word_count     = RF_SIZE / sizeof(u32),
 260         },
 261 };
 262 #endif /* CONFIG_RT2X00_LIB_DEBUGFS */
 263
 264 #ifdef CONFIG_RT61PCI_RFKILL
 265 static int rt61pci_rfkill_poll(struct rt2x00_dev *rt2x00dev)
 266 {
 267         u32 reg;
 268
 269         rt2x00pci_register_read(rt2x00dev, MAC_CSR13, &reg);
 270         return rt2x00_get_field32(reg, MAC_CSR13_BIT5);;
 271 }
 272 #else
 273 #define rt61pci_rfkill_poll     NULL
 274 #endif /* CONFIG_RT61PCI_RFKILL */
 275
 276 /*
 277  * Configuration handlers.
 278  */
 279 static void rt61pci_config_mac_addr(struct rt2x00_dev *rt2x00dev, __le32 *mac)
 280 {
 281         u32 tmp;
 282
 283         tmp = le32_to_cpu(mac[1]);
 284         rt2x00_set_field32(&tmp, MAC_CSR3_UNICAST_TO_ME_MASK, 0xff);
 285         mac[1] = cpu_to_le32(tmp);
 286
 287         rt2x00pci_register_multiwrite(rt2x00dev, MAC_CSR2, mac,
 288                                       (2 * sizeof(__le32)));
 289 }
 290
 291 static void rt61pci_config_bssid(struct rt2x00_dev *rt2x00dev, __le32 *bssid)
 292 {
 293         u32 tmp;
 294
 295         tmp = le32_to_cpu(bssid[1]);
 296         rt2x00_set_field32(&tmp, MAC_CSR5_BSS_ID_MASK, 3);
 297         bssid[1] = cpu_to_le32(tmp);
 298
 299         rt2x00pci_register_multiwrite(rt2x00dev, MAC_CSR4, bssid,
 300                                       (2 * sizeof(__le32)));
 301 }
 302
 303 static void rt61pci_config_type(struct rt2x00_dev *rt2x00dev, const int type,
 304                                 const int tsf_sync)
 305 {
 306         u32 reg;
 307
 308         /*
 309          * Clear current synchronisation setup.
 310          * For the Beacon base registers we only need to clear
 311          * the first byte since that byte contains the VALID and OWNER
 312          * bits which (when set to 0) will invalidate the entire beacon.
 313          */
 314         rt2x00pci_register_write(rt2x00dev, TXRX_CSR9, 0);
 315         rt2x00pci_register_write(rt2x00dev, HW_BEACON_BASE0, 0);
 316         rt2x00pci_register_write(rt2x00dev, HW_BEACON_BASE1, 0);
 317         rt2x00pci_register_write(rt2x00dev, HW_BEACON_BASE2, 0);
 318         rt2x00pci_register_write(rt2x00dev, HW_BEACON_BASE3, 0);
 319
 320         /*
 321          * Enable synchronisation.
 322          */
 323         rt2x00pci_register_read(rt2x00dev, TXRX_CSR9, &reg);
 324         rt2x00_set_field32(&reg, TXRX_CSR9_TSF_TICKING, 1);
 325         rt2x00_set_field32(&reg, TXRX_CSR9_TBTT_ENABLE, 1);
 326         rt2x00_set_field32(&reg, TXRX_CSR9_BEACON_GEN, 0);
 327         rt2x00_set_field32(&reg, TXRX_CSR9_TSF_SYNC, tsf_sync);
 328         rt2x00pci_register_write(rt2x00dev, TXRX_CSR9, reg);
 329 }
 330
 331 static void rt61pci_config_preamble(struct rt2x00_dev *rt2x00dev,
 332                                     const int short_preamble,
 333                                     const int ack_timeout,
 334                                     const int ack_consume_time)
 335 {
 336         u32 reg;
 337
 338         rt2x00pci_register_read(rt2x00dev, TXRX_CSR0, &reg);
 339         rt2x00_set_field32(&reg, TXRX_CSR0_RX_ACK_TIMEOUT, ack_timeout);
 340         rt2x00pci_register_write(rt2x00dev, TXRX_CSR0, reg);
 341
 342         rt2x00pci_register_read(rt2x00dev, TXRX_CSR4, &reg);
 343         rt2x00_set_field32(&reg, TXRX_CSR4_AUTORESPOND_PREAMBLE,
 344                            !!short_preamble);
 345         rt2x00pci_register_write(rt2x00dev, TXRX_CSR4, reg);
 346 }
 347
 348 static void rt61pci_config_phymode(struct rt2x00_dev *rt2x00dev,
 349                                    const int basic_rate_mask)
 350 {
 351         rt2x00pci_register_write(rt2x00dev, TXRX_CSR5, basic_rate_mask);
 352 }
 353
 354 static void rt61pci_config_channel(struct rt2x00_dev *rt2x00dev,
 355                                    struct rf_channel *rf, const int txpower)
 356 {
 357         u8 r3;
 358         u8 r94;
 359         u8 smart;
 360
 361         rt2x00_set_field32(&rf->rf3, RF3_TXPOWER, TXPOWER_TO_DEV(txpower));
 362         rt2x00_set_field32(&rf->rf4, RF4_FREQ_OFFSET, rt2x00dev->freq_offset);
 363
 364         smart = !(rt2x00_rf(&rt2x00dev->chip, RF5225) ||
 365                   rt2x00_rf(&rt2x00dev->chip, RF2527));
 366
 367         rt61pci_bbp_read(rt2x00dev, 3, &r3);
 368         rt2x00_set_field8(&r3, BBP_R3_SMART_MODE, smart);
 369         rt61pci_bbp_write(rt2x00dev, 3, r3);
 370
 371         r94 = 6;
 372         if (txpower > MAX_TXPOWER && txpower <= (MAX_TXPOWER + r94))
 373                 r94 += txpower - MAX_TXPOWER;
 374         else if (txpower < MIN_TXPOWER && txpower >= (MIN_TXPOWER - r94))
 375                 r94 += txpower;
 376         rt61pci_bbp_write(rt2x00dev, 94, r94);
 377
 378         rt61pci_rf_write(rt2x00dev, 1, rf->rf1);
 379         rt61pci_rf_write(rt2x00dev, 2, rf->rf2);
 380         rt61pci_rf_write(rt2x00dev, 3, rf->rf3 & ~0x00000004);
 381         rt61pci_rf_write(rt2x00dev, 4, rf->rf4);
 382
 383         udelay(200);
 384
 385         rt61pci_rf_write(rt2x00dev, 1, rf->rf1);
 386         rt61pci_rf_write(rt2x00dev, 2, rf->rf2);
 387         rt61pci_rf_write(rt2x00dev, 3, rf->rf3 | 0x00000004);
 388         rt61pci_rf_write(rt2x00dev, 4, rf->rf4);
 389
 390         udelay(200);
 391
 392         rt61pci_rf_write(rt2x00dev, 1, rf->rf1);
 393         rt61pci_rf_write(rt2x00dev, 2, rf->rf2);
 394         rt61pci_rf_write(rt2x00dev, 3, rf->rf3 & ~0x00000004);
 395         rt61pci_rf_write(rt2x00dev, 4, rf->rf4);
 396
 397         msleep(1);
 398 }
 399
 400 static void rt61pci_config_txpower(struct rt2x00_dev *rt2x00dev,
 401                                    const int txpower)
 402 {
 403         struct rf_channel rf;
 404
 405         rt2x00_rf_read(rt2x00dev, 1, &rf.rf1);
 406         rt2x00_rf_read(rt2x00dev, 2, &rf.rf2);
 407         rt2x00_rf_read(rt2x00dev, 3, &rf.rf3);
 408         rt2x00_rf_read(rt2x00dev, 4, &rf.rf4);
 409
 410         rt61pci_config_channel(rt2x00dev, &rf, txpower);
 411 }
 412
 413 static void rt61pci_config_antenna_5x(struct rt2x00_dev *rt2x00dev,
 414                                       struct antenna_setup *ant)
 415 {
 416         u8 r3;
 417         u8 r4;
 418         u8 r77;
 419
 420         rt61pci_bbp_read(rt2x00dev, 3, &r3);
 421         rt61pci_bbp_read(rt2x00dev, 4, &r4);
 422         rt61pci_bbp_read(rt2x00dev, 77, &r77);
 423
 424         rt2x00_set_field8(&r3, BBP_R3_SMART_MODE,
 425                           rt2x00_rf(&rt2x00dev->chip, RF5325));
 426
 427         /*
 428          * Configure the RX antenna.
 429          */
 430         switch (ant->rx) {
 431         case ANTENNA_HW_DIVERSITY:
 432                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA_CONTROL, 2);
 433                 rt2x00_set_field8(&r4, BBP_R4_RX_FRAME_END,
 434                                   (rt2x00dev->curr_hwmode != HWMODE_A));
 435                 break;
 436         case ANTENNA_A:
 437                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA_CONTROL, 1);
 438                 rt2x00_set_field8(&r4, BBP_R4_RX_FRAME_END, 0);
 439                 if (rt2x00dev->curr_hwmode == HWMODE_A)
 440                         rt2x00_set_field8(&r77, BBP_R77_RX_ANTENNA, 0);
 441                 else
 442                         rt2x00_set_field8(&r77, BBP_R77_RX_ANTENNA, 3);
 443                 break;
 444         case ANTENNA_SW_DIVERSITY:
 445                 /*
 446                  * NOTE: We should never come here because rt2x00lib is
 447                  * supposed to catch this and send us the correct antenna
 448                  * explicitely. However we are nog going to bug about this.
 449                  * Instead, just default to antenna B.
 450                  */
 451         case ANTENNA_B:
 452                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA_CONTROL, 1);
 453                 rt2x00_set_field8(&r4, BBP_R4_RX_FRAME_END, 0);
 454                 if (rt2x00dev->curr_hwmode == HWMODE_A)
 455                         rt2x00_set_field8(&r77, BBP_R77_RX_ANTENNA, 3);
 456                 else
 457                         rt2x00_set_field8(&r77, BBP_R77_RX_ANTENNA, 0);
 458                 break;
 459         }
 460
 461         rt61pci_bbp_write(rt2x00dev, 77, r77);
 462         rt61pci_bbp_write(rt2x00dev, 3, r3);
 463         rt61pci_bbp_write(rt2x00dev, 4, r4);
 464 }
 465
 466 static void rt61pci_config_antenna_2x(struct rt2x00_dev *rt2x00dev,
 467                                       struct antenna_setup *ant)
 468 {
 469         u8 r3;
 470         u8 r4;
 471         u8 r77;
 472
 473         rt61pci_bbp_read(rt2x00dev, 3, &r3);
 474         rt61pci_bbp_read(rt2x00dev, 4, &r4);
 475         rt61pci_bbp_read(rt2x00dev, 77, &r77);
 476
 477         rt2x00_set_field8(&r3, BBP_R3_SMART_MODE,
 478                           rt2x00_rf(&rt2x00dev->chip, RF2529));
 479         rt2x00_set_field8(&r4, BBP_R4_RX_FRAME_END,
 480                           !test_bit(CONFIG_FRAME_TYPE, &rt2x00dev->flags));
 481
 482         /*
 483          * Configure the RX antenna.
 484          */
 485         switch (ant->rx) {
 486         case ANTENNA_HW_DIVERSITY:
 487                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA_CONTROL, 2);
 488                 break;
 489         case ANTENNA_A:
 490                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA_CONTROL, 1);
 491                 rt2x00_set_field8(&r77, BBP_R77_RX_ANTENNA, 3);
 492                 break;
 493         case ANTENNA_SW_DIVERSITY:
 494                 /*
 495                  * NOTE: We should never come here because rt2x00lib is
 496                  * supposed to catch this and send us the correct antenna
 497                  * explicitely. However we are nog going to bug about this.
 498                  * Instead, just default to antenna B.
 499                  */
 500         case ANTENNA_B:
 501                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA_CONTROL, 1);
 502                 rt2x00_set_field8(&r77, BBP_R77_RX_ANTENNA, 0);
 503                 break;
 504         }
 505
 506         rt61pci_bbp_write(rt2x00dev, 77, r77);
 507         rt61pci_bbp_write(rt2x00dev, 3, r3);
 508         rt61pci_bbp_write(rt2x00dev, 4, r4);
 509 }
 510
 511 static void rt61pci_config_antenna_2529_rx(struct rt2x00_dev *rt2x00dev,
 512                                            const int p1, const int p2)
 513 {
 514         u32 reg;
 515
 516         rt2x00pci_register_read(rt2x00dev, MAC_CSR13, &reg);
 517
 518         rt2x00_set_field32(&reg, MAC_CSR13_BIT4, p1);
 519         rt2x00_set_field32(&reg, MAC_CSR13_BIT12, 0);
 520
 521         rt2x00_set_field32(&reg, MAC_CSR13_BIT3, !p2);
 522         rt2x00_set_field32(&reg, MAC_CSR13_BIT11, 0);
 523
 524         rt2x00pci_register_write(rt2x00dev, MAC_CSR13, reg);
 525 }
 526
 527 static void rt61pci_config_antenna_2529(struct rt2x00_dev *rt2x00dev,
 528                                         struct antenna_setup *ant)
 529 {
 530         u8 r3;
 531         u8 r4;
 532         u8 r77;
 533
 534         rt61pci_bbp_read(rt2x00dev, 3, &r3);
 535         rt61pci_bbp_read(rt2x00dev, 4, &r4);
 536         rt61pci_bbp_read(rt2x00dev, 77, &r77);
 537
 538         /* FIXME: Antenna selection for the rf 2529 is very confusing in the
 539          * legacy driver. The code below should be ok for non-diversity setups.
 540          */
 541
 542         /*
 543          * Configure the RX antenna.
 544          */
 545         switch (ant->rx) {
 546         case ANTENNA_A:
 547                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA_CONTROL, 1);
 548                 rt2x00_set_field8(&r77, BBP_R77_RX_ANTENNA, 0);
 549                 rt61pci_config_antenna_2529_rx(rt2x00dev, 0, 0);
 550                 break;
 551         case ANTENNA_SW_DIVERSITY:
 552         case ANTENNA_HW_DIVERSITY:
 553                 /*
 554                  * NOTE: We should never come here because rt2x00lib is
 555                  * supposed to catch this and send us the correct antenna
 556                  * explicitely. However we are nog going to bug about this.
 557                  * Instead, just default to antenna B.
 558                  */
 559         case ANTENNA_B:
 560                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA_CONTROL, 1);
 561                 rt2x00_set_field8(&r77, BBP_R77_RX_ANTENNA, 3);
 562                 rt61pci_config_antenna_2529_rx(rt2x00dev, 1, 1);
 563                 break;
 564         }
 565
 566         rt61pci_bbp_write(rt2x00dev, 77, r77);
 567         rt61pci_bbp_write(rt2x00dev, 3, r3);
 568         rt61pci_bbp_write(rt2x00dev, 4, r4);
 569 }
 570
 571 struct antenna_sel {
 572         u8 word;
 573         /*
 574          * value[0] -> non-LNA
 575          * value[1] -> LNA
 576          */
 577         u8 value[2];
 578 };
 579
 580 static const struct antenna_sel antenna_sel_a[] = {
 581         { 96,  { 0x58, 0x78 } },
 582         { 104, { 0x38, 0x48 } },
 583         { 75,  { 0xfe, 0x80 } },
 584         { 86,  { 0xfe, 0x80 } },
 585         { 88,  { 0xfe, 0x80 } },
 586         { 35,  { 0x60, 0x60 } },
 587         { 97,  { 0x58, 0x58 } },
 588         { 98,  { 0x58, 0x58 } },
 589 };
 590
 591 static const struct antenna_sel antenna_sel_bg[] = {
 592         { 96,  { 0x48, 0x68 } },
 593         { 104, { 0x2c, 0x3c } },
 594         { 75,  { 0xfe, 0x80 } },
 595         { 86,  { 0xfe, 0x80 } },
 596         { 88,  { 0xfe, 0x80 } },
 597         { 35,  { 0x50, 0x50 } },
 598         { 97,  { 0x48, 0x48 } },
 599         { 98,  { 0x48, 0x48 } },
 600 };
 601
 602 static void rt61pci_config_antenna(struct rt2x00_dev *rt2x00dev,
 603                                    struct antenna_setup *ant)
 604 {
 605         const struct antenna_sel *sel;
 606         unsigned int lna;
 607         unsigned int i;
 608         u32 reg;
 609
 610         if (rt2x00dev->curr_hwmode == HWMODE_A) {
 611                 sel = antenna_sel_a;
 612                 lna = test_bit(CONFIG_EXTERNAL_LNA_A, &rt2x00dev->flags);
 613         } else {
 614                 sel = antenna_sel_bg;
 615                 lna = test_bit(CONFIG_EXTERNAL_LNA_BG, &rt2x00dev->flags);
 616         }
 617
 618         for (i = 0; i < ARRAY_SIZE(antenna_sel_a); i++)
 619                 rt61pci_bbp_write(rt2x00dev, sel[i].word, sel[i].value[lna]);
 620
 621         rt2x00pci_register_read(rt2x00dev, PHY_CSR0, &reg);
 622
 623         rt2x00_set_field32(&reg, PHY_CSR0_PA_PE_BG,
 624                            (rt2x00dev->curr_hwmode == HWMODE_B ||
 625                             rt2x00dev->curr_hwmode == HWMODE_G));
 626         rt2x00_set_field32(&reg, PHY_CSR0_PA_PE_A,
 627                            (rt2x00dev->curr_hwmode == HWMODE_A));
 628
 629         rt2x00pci_register_write(rt2x00dev, PHY_CSR0, reg);
 630
 631         if (rt2x00_rf(&rt2x00dev->chip, RF5225) ||
 632             rt2x00_rf(&rt2x00dev->chip, RF5325))
 633                 rt61pci_config_antenna_5x(rt2x00dev, ant);
 634         else if (rt2x00_rf(&rt2x00dev->chip, RF2527))
 635                 rt61pci_config_antenna_2x(rt2x00dev, ant);
 636         else if (rt2x00_rf(&rt2x00dev->chip, RF2529)) {
 637                 if (test_bit(CONFIG_DOUBLE_ANTENNA, &rt2x00dev->flags))
 638                         rt61pci_config_antenna_2x(rt2x00dev, ant);
 639                 else
 640                         rt61pci_config_antenna_2529(rt2x00dev, ant);
 641         }
 642 }
 643
 644 static void rt61pci_config_duration(struct rt2x00_dev *rt2x00dev,
 645                                     struct rt2x00lib_conf *libconf)
 646 {
 647         u32 reg;
 648
 649         rt2x00pci_register_read(rt2x00dev, MAC_CSR9, &reg);
 650         rt2x00_set_field32(&reg, MAC_CSR9_SLOT_TIME, libconf->slot_time);
 651         rt2x00pci_register_write(rt2x00dev, MAC_CSR9, reg);
 652
 653         rt2x00pci_register_read(rt2x00dev, MAC_CSR8, &reg);
 654         rt2x00_set_field32(&reg, MAC_CSR8_SIFS, libconf->sifs);
 655         rt2x00_set_field32(&reg, MAC_CSR8_SIFS_AFTER_RX_OFDM, 3);
 656         rt2x00_set_field32(&reg, MAC_CSR8_EIFS, libconf->eifs);
 657         rt2x00pci_register_write(rt2x00dev, MAC_CSR8, reg);
 658
 659         rt2x00pci_register_read(rt2x00dev, TXRX_CSR0, &reg);
 660         rt2x00_set_field32(&reg, TXRX_CSR0_TSF_OFFSET, IEEE80211_HEADER);
 661         rt2x00pci_register_write(rt2x00dev, TXRX_CSR0, reg);
 662
 663         rt2x00pci_register_read(rt2x00dev, TXRX_CSR4, &reg);
 664         rt2x00_set_field32(&reg, TXRX_CSR4_AUTORESPOND_ENABLE, 1);
 665         rt2x00pci_register_write(rt2x00dev, TXRX_CSR4, reg);
 666
 667         rt2x00pci_register_read(rt2x00dev, TXRX_CSR9, &reg);
 668         rt2x00_set_field32(&reg, TXRX_CSR9_BEACON_INTERVAL,
 669                            libconf->conf->beacon_int * 16);
 670         rt2x00pci_register_write(rt2x00dev, TXRX_CSR9, reg);
 671 }
 672
 673 static void rt61pci_config(struct rt2x00_dev *rt2x00dev,
 674                            const unsigned int flags,
 675                            struct rt2x00lib_conf *libconf)
 676 {
 677         if (flags & CONFIG_UPDATE_PHYMODE)
 678                 rt61pci_config_phymode(rt2x00dev, libconf->basic_rates);
 679         if (flags & CONFIG_UPDATE_CHANNEL)
 680                 rt61pci_config_channel(rt2x00dev, &libconf->rf,
 681                                        libconf->conf->power_level);
 682         if ((flags & CONFIG_UPDATE_TXPOWER) && !(flags & CONFIG_UPDATE_CHANNEL))
 683                 rt61pci_config_txpower(rt2x00dev, libconf->conf->power_level);
 684         if (flags & CONFIG_UPDATE_ANTENNA)
 685                 rt61pci_config_antenna(rt2x00dev, &libconf->ant);
 686         if (flags & (CONFIG_UPDATE_SLOT_TIME | CONFIG_UPDATE_BEACON_INT))
 687                 rt61pci_config_duration(rt2x00dev, libconf);
 688 }
 689
 690 /*
 691  * LED functions.
 692  */
 693 static void rt61pci_enable_led(struct rt2x00_dev *rt2x00dev)
 694 {
 695         u32 reg;
 696         u8 arg0;
 697         u8 arg1;
 698
 699         rt2x00pci_register_read(rt2x00dev, MAC_CSR14, &reg);
 700         rt2x00_set_field32(&reg, MAC_CSR14_ON_PERIOD, 70);
 701         rt2x00_set_field32(&reg, MAC_CSR14_OFF_PERIOD, 30);
 702         rt2x00pci_register_write(rt2x00dev, MAC_CSR14, reg);
 703
 704         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_RADIO_STATUS, 1);
 705         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_LINK_A_STATUS,
 706                            (rt2x00dev->rx_status.phymode == MODE_IEEE80211A));
 707         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_LINK_BG_STATUS,
 708                            (rt2x00dev->rx_status.phymode != MODE_IEEE80211A));
 709
 710         arg0 = rt2x00dev->led_reg & 0xff;
 711         arg1 = (rt2x00dev->led_reg >> 8) & 0xff;
 712
 713         rt61pci_mcu_request(rt2x00dev, MCU_LED, 0xff, arg0, arg1);
 714 }
 715
 716 static void rt61pci_disable_led(struct rt2x00_dev *rt2x00dev)
 717 {
 718         u16 led_reg;
 719         u8 arg0;
 720         u8 arg1;
 721
 722         led_reg = rt2x00dev->led_reg;
 723         rt2x00_set_field16(&led_reg, MCU_LEDCS_RADIO_STATUS, 0);
 724         rt2x00_set_field16(&led_reg, MCU_LEDCS_LINK_BG_STATUS, 0);
 725         rt2x00_set_field16(&led_reg, MCU_LEDCS_LINK_A_STATUS, 0);
 726
 727         arg0 = led_reg & 0xff;
 728         arg1 = (led_reg >> 8) & 0xff;
 729
 730         rt61pci_mcu_request(rt2x00dev, MCU_LED, 0xff, arg0, arg1);
 731 }
 732
 733 static void rt61pci_activity_led(struct rt2x00_dev *rt2x00dev, int rssi)
 734 {
 735         u8 led;
 736
 737         if (rt2x00dev->led_mode != LED_MODE_SIGNAL_STRENGTH)
 738                 return;
 739
 740         /*
 741          * Led handling requires a positive value for the rssi,
 742          * to do that correctly we need to add the correction.
 743          */
 744         rssi += rt2x00dev->rssi_offset;
 745
 746         if (rssi <= 30)
 747                 led = 0;
 748         else if (rssi <= 39)
 749                 led = 1;
 750         else if (rssi <= 49)
 751                 led = 2;
 752         else if (rssi <= 53)
 753                 led = 3;
 754         else if (rssi <= 63)
 755                 led = 4;
 756         else
 757                 led = 5;
 758
 759         rt61pci_mcu_request(rt2x00dev, MCU_LED_STRENGTH, 0xff, led, 0);
 760 }
 761
 762 /*
 763  * Link tuning
 764  */
 765 static void rt61pci_link_stats(struct rt2x00_dev *rt2x00dev,
 766                                struct link_qual *qual)
 767 {
 768         u32 reg;
 769
 770         /*
 771          * Update FCS error count from register.
 772          */
 773         rt2x00pci_register_read(rt2x00dev, STA_CSR0, &reg);
 774         qual->rx_failed = rt2x00_get_field32(reg, STA_CSR0_FCS_ERROR);
 775
 776         /*
 777          * Update False CCA count from register.
 778          */
 779         rt2x00pci_register_read(rt2x00dev, STA_CSR1, &reg);
 780         qual->false_cca = rt2x00_get_field32(reg, STA_CSR1_FALSE_CCA_ERROR);
 781 }
 782
 783 static void rt61pci_reset_tuner(struct rt2x00_dev *rt2x00dev)
 784 {
 785         rt61pci_bbp_write(rt2x00dev, 17, 0x20);
 786         rt2x00dev->link.vgc_level = 0x20;
 787 }
 788
 789 static void rt61pci_link_tuner(struct rt2x00_dev *rt2x00dev)
 790 {
 791         int rssi = rt2x00_get_link_rssi(&rt2x00dev->link);
 792         u8 r17;
 793         u8 up_bound;
 794         u8 low_bound;
 795
 796         /*
 797          * Update Led strength
 798          */
 799         rt61pci_activity_led(rt2x00dev, rssi);
 800
 801         rt61pci_bbp_read(rt2x00dev, 17, &r17);
 802
 803         /*
 804          * Determine r17 bounds.
 805          */
 806         if (rt2x00dev->rx_status.phymode == MODE_IEEE80211A) {
 807                 low_bound = 0x28;
 808                 up_bound = 0x48;
 809                 if (test_bit(CONFIG_EXTERNAL_LNA_A, &rt2x00dev->flags)) {
 810                         low_bound += 0x10;
 811                         up_bound += 0x10;
 812                 }
 813         } else {
 814                 low_bound = 0x20;
 815                 up_bound = 0x40;
 816                 if (test_bit(CONFIG_EXTERNAL_LNA_BG, &rt2x00dev->flags)) {
 817                         low_bound += 0x10;
 818                         up_bound += 0x10;
 819                 }
 820         }
 821
 822         /*
 823          * Special big-R17 for very short distance
 824          */
 825         if (rssi >= -35) {
 826                 if (r17 != 0x60)
 827                         rt61pci_bbp_write(rt2x00dev, 17, 0x60);
 828                 return;
 829         }
 830
 831         /*
 832          * Special big-R17 for short distance
 833          */
 834         if (rssi >= -58) {
 835                 if (r17 != up_bound)
 836                         rt61pci_bbp_write(rt2x00dev, 17, up_bound);
 837                 return;
 838         }
 839
 840         /*
 841          * Special big-R17 for middle-short distance
 842          */
 843         if (rssi >= -66) {
 844                 low_bound += 0x10;
 845                 if (r17 != low_bound)
 846                         rt61pci_bbp_write(rt2x00dev, 17, low_bound);
 847                 return;
 848         }
 849
 850         /*
 851          * Special mid-R17 for middle distance
 852          */
 853         if (rssi >= -74) {
 854                 low_bound += 0x08;
 855                 if (r17 != low_bound)
 856                         rt61pci_bbp_write(rt2x00dev, 17, low_bound);
 857                 return;
 858         }
 859
 860         /*
 861          * Special case: Change up_bound based on the rssi.
 862          * Lower up_bound when rssi is weaker then -74 dBm.
 863          */
 864         up_bound -= 2 * (-74 - rssi);
 865         if (low_bound > up_bound)
 866                 up_bound = low_bound;
 867
 868         if (r17 > up_bound) {
 869                 rt61pci_bbp_write(rt2x00dev, 17, up_bound);
 870                 return;
 871         }
 872
 873         /*
 874          * r17 does not yet exceed upper limit, continue and base
 875          * the r17 tuning on the false CCA count.
 876          */
 877         if (rt2x00dev->link.qual.false_cca > 512 && r17 < up_bound) {
 878                 if (++r17 > up_bound)
 879                         r17 = up_bound;
 880                 rt61pci_bbp_write(rt2x00dev, 17, r17);
 881         } else if (rt2x00dev->link.qual.false_cca < 100 && r17 > low_bound) {
 882                 if (--r17 < low_bound)
 883                         r17 = low_bound;
 884                 rt61pci_bbp_write(rt2x00dev, 17, r17);
 885         }
 886 }
 887
 888 /*
 889  * Firmware name function.
 890  */
 891 static char *rt61pci_get_firmware_name(struct rt2x00_dev *rt2x00dev)
 892 {
 893         char *fw_name;
 894
 895         switch (rt2x00dev->chip.rt) {
 896         case RT2561:
 897                 fw_name = FIRMWARE_RT2561;
 898                 break;
 899         case RT2561s:
 900                 fw_name = FIRMWARE_RT2561s;
 901                 break;
 902         case RT2661:
 903                 fw_name = FIRMWARE_RT2661;
 904                 break;
 905         default:
 906                 fw_name = NULL;
 907                 break;
 908         }
 909
 910         return fw_name;
 911 }
 912
 913 /*
 914  * Initialization functions.
 915  */
 916 static int rt61pci_load_firmware(struct rt2x00_dev *rt2x00dev, void *data,
 917                                  const size_t len)
 918 {
 919         int i;
 920         u32 reg;
 921
 922         /*
 923          * Wait for stable hardware.
 924          */
 925         for (i = 0; i < 100; i++) {
 926                 rt2x00pci_register_read(rt2x00dev, MAC_CSR0, &reg);
 927                 if (reg)
 928                         break;
 929                 msleep(1);
 930         }
 931
 932         if (!reg) {
 933                 ERROR(rt2x00dev, "Unstable hardware.\n");
 934                 return -EBUSY;
 935         }
 936
 937         /*
 938          * Prepare MCU and mailbox for firmware loading.
 939          */
 940         reg = 0;
 941         rt2x00_set_field32(&reg, MCU_CNTL_CSR_RESET, 1);
 942         rt2x00pci_register_write(rt2x00dev, MCU_CNTL_CSR, reg);
 943         rt2x00pci_register_write(rt2x00dev, M2H_CMD_DONE_CSR, 0xffffffff);
 944         rt2x00pci_register_write(rt2x00dev, H2M_MAILBOX_CSR, 0);
 945         rt2x00pci_register_write(rt2x00dev, HOST_CMD_CSR, 0);
 946
 947         /*
 948          * Write firmware to device.
 949          */
 950         reg = 0;
 951         rt2x00_set_field32(&reg, MCU_CNTL_CSR_RESET, 1);
 952         rt2x00_set_field32(&reg, MCU_CNTL_CSR_SELECT_BANK, 1);
 953         rt2x00pci_register_write(rt2x00dev, MCU_CNTL_CSR, reg);
 954
 955         rt2x00pci_register_multiwrite(rt2x00dev, FIRMWARE_IMAGE_BASE,
 956                                       data, len);
 957
 958         rt2x00_set_field32(&reg, MCU_CNTL_CSR_SELECT_BANK, 0);
 959         rt2x00pci_register_write(rt2x00dev, MCU_CNTL_CSR, reg);
 960
 961         rt2x00_set_field32(&reg, MCU_CNTL_CSR_RESET, 0);
 962         rt2x00pci_register_write(rt2x00dev, MCU_CNTL_CSR, reg);
 963
 964         for (i = 0; i < 100; i++) {
 965                 rt2x00pci_register_read(rt2x00dev, MCU_CNTL_CSR, &reg);
 966                 if (rt2x00_get_field32(reg, MCU_CNTL_CSR_READY))
 967                         break;
 968                 msleep(1);
 969         }
 970
 971         if (i == 100) {
 972                 ERROR(rt2x00dev, "MCU Control register not ready.\n");
 973                 return -EBUSY;
 974         }
 975
 976         /*
 977          * Reset MAC and BBP registers.
 978          */
 979         reg = 0;
 980         rt2x00_set_field32(&reg, MAC_CSR1_SOFT_RESET, 1);
 981         rt2x00_set_field32(&reg, MAC_CSR1_BBP_RESET, 1);
 982         rt2x00pci_register_write(rt2x00dev, MAC_CSR1, reg);
 983
 984         rt2x00pci_register_read(rt2x00dev, MAC_CSR1, &reg);
 985         rt2x00_set_field32(&reg, MAC_CSR1_SOFT_RESET, 0);
 986         rt2x00_set_field32(&reg, MAC_CSR1_BBP_RESET, 0);
 987         rt2x00pci_register_write(rt2x00dev, MAC_CSR1, reg);
 988
 989         rt2x00pci_register_read(rt2x00dev, MAC_CSR1, &reg);
 990         rt2x00_set_field32(&reg, MAC_CSR1_HOST_READY, 1);
 991         rt2x00pci_register_write(rt2x00dev, MAC_CSR1, reg);
 992
 993         return 0;
 994 }
 995
 996 static void rt61pci_init_rxring(struct rt2x00_dev *rt2x00dev)
 997 {
 998         struct data_ring *ring = rt2x00dev->rx;
 999         struct data_desc *rxd;
1000         unsigned int i;
1001         u32 word;
1002
1003         memset(ring->data_addr, 0x00, rt2x00_get_ring_size(ring));
1004
1005         for (i = 0; i < ring->stats.limit; i++) {
1006                 rxd = ring->entry[i].priv;
1007
1008                 rt2x00_desc_read(rxd, 5, &word);
1009                 rt2x00_set_field32(&word, RXD_W5_BUFFER_PHYSICAL_ADDRESS,
1010                                    ring->entry[i].data_dma);
1011                 rt2x00_desc_write(rxd, 5, word);
1012
1013                 rt2x00_desc_read(rxd, 0, &word);
1014                 rt2x00_set_field32(&word, RXD_W0_OWNER_NIC, 1);
1015                 rt2x00_desc_write(rxd, 0, word);
1016         }
1017
1018         rt2x00_ring_index_clear(rt2x00dev->rx);
1019 }
1020
1021 static void rt61pci_init_txring(struct rt2x00_dev *rt2x00dev, const int queue)
1022 {
1023         struct data_ring *ring = rt2x00lib_get_ring(rt2x00dev, queue);
1024         struct data_desc *txd;
1025         unsigned int i;
1026         u32 word;
1027
1028         memset(ring->data_addr, 0x00, rt2x00_get_ring_size(ring));
1029
1030         for (i = 0; i < ring->stats.limit; i++) {
1031                 txd = ring->entry[i].priv;
1032
1033                 rt2x00_desc_read(txd, 1, &word);
1034                 rt2x00_set_field32(&word, TXD_W1_BUFFER_COUNT, 1);
1035                 rt2x00_desc_write(txd, 1, word);
1036
1037                 rt2x00_desc_read(txd, 5, &word);
1038                 rt2x00_set_field32(&word, TXD_W5_PID_TYPE, queue);
1039                 rt2x00_set_field32(&word, TXD_W5_PID_SUBTYPE, i);
1040                 rt2x00_desc_write(txd, 5, word);
1041
1042                 rt2x00_desc_read(txd, 6, &word);
1043                 rt2x00_set_field32(&word, TXD_W6_BUFFER_PHYSICAL_ADDRESS,
1044                                    ring->entry[i].data_dma);
1045                 rt2x00_desc_write(txd, 6, word);
1046
1047                 rt2x00_desc_read(txd, 0, &word);
1048                 rt2x00_set_field32(&word, TXD_W0_VALID, 0);
1049                 rt2x00_set_field32(&word, TXD_W0_OWNER_NIC, 0);
1050                 rt2x00_desc_write(txd, 0, word);
1051         }
1052
1053         rt2x00_ring_index_clear(ring);
1054 }
1055
1056 static int rt61pci_init_rings(struct rt2x00_dev *rt2x00dev)
1057 {
1058         u32 reg;
1059
1060         /*
1061          * Initialize rings.
1062          */
1063         rt61pci_init_rxring(rt2x00dev);
1064         rt61pci_init_txring(rt2x00dev, IEEE80211_TX_QUEUE_DATA0);
1065         rt61pci_init_txring(rt2x00dev, IEEE80211_TX_QUEUE_DATA1);
1066         rt61pci_init_txring(rt2x00dev, IEEE80211_TX_QUEUE_DATA2);
1067         rt61pci_init_txring(rt2x00dev, IEEE80211_TX_QUEUE_DATA3);
1068         rt61pci_init_txring(rt2x00dev, IEEE80211_TX_QUEUE_DATA4);
1069
1070         /*
1071          * Initialize registers.
1072          */
1073         rt2x00pci_register_read(rt2x00dev, TX_RING_CSR0, &reg);
1074         rt2x00_set_field32(&reg, TX_RING_CSR0_AC0_RING_SIZE,
1075                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA0].stats.limit);
1076         rt2x00_set_field32(&reg, TX_RING_CSR0_AC1_RING_SIZE,
1077                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA1].stats.limit);
1078         rt2x00_set_field32(&reg, TX_RING_CSR0_AC2_RING_SIZE,
1079                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA2].stats.limit);
1080         rt2x00_set_field32(&reg, TX_RING_CSR0_AC3_RING_SIZE,
1081                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA3].stats.limit);
1082         rt2x00pci_register_write(rt2x00dev, TX_RING_CSR0, reg);
1083
1084         rt2x00pci_register_read(rt2x00dev, TX_RING_CSR1, &reg);
1085         rt2x00_set_field32(&reg, TX_RING_CSR1_MGMT_RING_SIZE,
1086                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA4].stats.limit);
1087         rt2x00_set_field32(&reg, TX_RING_CSR1_TXD_SIZE,
1088                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA0].desc_size /
1089                            4);
1090         rt2x00pci_register_write(rt2x00dev, TX_RING_CSR1, reg);
1091
1092         rt2x00pci_register_read(rt2x00dev, AC0_BASE_CSR, &reg);
1093         rt2x00_set_field32(&reg, AC0_BASE_CSR_RING_REGISTER,
1094                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA0].data_dma);
1095         rt2x00pci_register_write(rt2x00dev, AC0_BASE_CSR, reg);
1096
1097         rt2x00pci_register_read(rt2x00dev, AC1_BASE_CSR, &reg);
1098         rt2x00_set_field32(&reg, AC1_BASE_CSR_RING_REGISTER,
1099                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA1].data_dma);
1100         rt2x00pci_register_write(rt2x00dev, AC1_BASE_CSR, reg);
1101
1102         rt2x00pci_register_read(rt2x00dev, AC2_BASE_CSR, &reg);
1103         rt2x00_set_field32(&reg, AC2_BASE_CSR_RING_REGISTER,
1104                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA2].data_dma);
1105         rt2x00pci_register_write(rt2x00dev, AC2_BASE_CSR, reg);
1106
1107         rt2x00pci_register_read(rt2x00dev, AC3_BASE_CSR, &reg);
1108         rt2x00_set_field32(&reg, AC3_BASE_CSR_RING_REGISTER,
1109                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA3].data_dma);
1110         rt2x00pci_register_write(rt2x00dev, AC3_BASE_CSR, reg);
1111
1112         rt2x00pci_register_read(rt2x00dev, MGMT_BASE_CSR, &reg);
1113         rt2x00_set_field32(&reg, MGMT_BASE_CSR_RING_REGISTER,
1114                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA4].data_dma);
1115         rt2x00pci_register_write(rt2x00dev, MGMT_BASE_CSR, reg);
1116
1117         rt2x00pci_register_read(rt2x00dev, RX_RING_CSR, &reg);
1118         rt2x00_set_field32(&reg, RX_RING_CSR_RING_SIZE,
1119                            rt2x00dev->rx->stats.limit);
1120         rt2x00_set_field32(&reg, RX_RING_CSR_RXD_SIZE,
1121                            rt2x00dev->rx->desc_size / 4);
1122         rt2x00_set_field32(&reg, RX_RING_CSR_RXD_WRITEBACK_SIZE, 4);
1123         rt2x00pci_register_write(rt2x00dev, RX_RING_CSR, reg);
1124
1125         rt2x00pci_register_read(rt2x00dev, RX_BASE_CSR, &reg);
1126         rt2x00_set_field32(&reg, RX_BASE_CSR_RING_REGISTER,
1127                            rt2x00dev->rx->data_dma);
1128         rt2x00pci_register_write(rt2x00dev, RX_BASE_CSR, reg);
1129
1130         rt2x00pci_register_read(rt2x00dev, TX_DMA_DST_CSR, &reg);
1131         rt2x00_set_field32(&reg, TX_DMA_DST_CSR_DEST_AC0, 2);
1132         rt2x00_set_field32(&reg, TX_DMA_DST_CSR_DEST_AC1, 2);
1133         rt2x00_set_field32(&reg, TX_DMA_DST_CSR_DEST_AC2, 2);
1134         rt2x00_set_field32(&reg, TX_DMA_DST_CSR_DEST_AC3, 2);
1135         rt2x00_set_field32(&reg, TX_DMA_DST_CSR_DEST_MGMT, 0);
1136         rt2x00pci_register_write(rt2x00dev, TX_DMA_DST_CSR, reg);
1137
1138         rt2x00pci_register_read(rt2x00dev, LOAD_TX_RING_CSR, &reg);
1139         rt2x00_set_field32(&reg, LOAD_TX_RING_CSR_LOAD_TXD_AC0, 1);
1140         rt2x00_set_field32(&reg, LOAD_TX_RING_CSR_LOAD_TXD_AC1, 1);
1141         rt2x00_set_field32(&reg, LOAD_TX_RING_CSR_LOAD_TXD_AC2, 1);
1142         rt2x00_set_field32(&reg, LOAD_TX_RING_CSR_LOAD_TXD_AC3, 1);
1143         rt2x00_set_field32(&reg, LOAD_TX_RING_CSR_LOAD_TXD_MGMT, 1);
1144         rt2x00pci_register_write(rt2x00dev, LOAD_TX_RING_CSR, reg);
1145
1146         rt2x00pci_register_read(rt2x00dev, RX_CNTL_CSR, &reg);
1147         rt2x00_set_field32(&reg, RX_CNTL_CSR_LOAD_RXD, 1);
1148         rt2x00pci_register_write(rt2x00dev, RX_CNTL_CSR, reg);
1149
1150         return 0;
1151 }
1152
1153 static int rt61pci_init_registers(struct rt2x00_dev *rt2x00dev)
1154 {
1155         u32 reg;
1156
1157         rt2x00pci_register_read(rt2x00dev, TXRX_CSR0, &reg);
1158         rt2x00_set_field32(&reg, TXRX_CSR0_AUTO_TX_SEQ, 1);
1159         rt2x00_set_field32(&reg, TXRX_CSR0_DISABLE_RX, 0);
1160         rt2x00_set_field32(&reg, TXRX_CSR0_TX_WITHOUT_WAITING, 0);
1161         rt2x00pci_register_write(rt2x00dev, TXRX_CSR0, reg);
1162
1163         rt2x00pci_register_read(rt2x00dev, TXRX_CSR1, &reg);
1164         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID0, 47); /* CCK Signal */
1165         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID0_VALID, 1);
1166         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID1, 30); /* Rssi */
1167         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID1_VALID, 1);
1168         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID2, 42); /* OFDM Rate */
1169         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID2_VALID, 1);
1170         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID3, 30); /* Rssi */
1171         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID3_VALID, 1);
1172         rt2x00pci_register_write(rt2x00dev, TXRX_CSR1, reg);
1173
1174         /*
1175          * CCK TXD BBP registers
1176          */
1177         rt2x00pci_register_read(rt2x00dev, TXRX_CSR2, &reg);
1178         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID0, 13);
1179         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID0_VALID, 1);
1180         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID1, 12);
1181         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID1_VALID, 1);
1182         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID2, 11);
1183         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID2_VALID, 1);
1184         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID3, 10);
1185         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID3_VALID, 1);
1186         rt2x00pci_register_write(rt2x00dev, TXRX_CSR2, reg);
1187
1188         /*
1189          * OFDM TXD BBP registers
1190          */
1191         rt2x00pci_register_read(rt2x00dev, TXRX_CSR3, &reg);
1192         rt2x00_set_field32(&reg, TXRX_CSR3_BBP_ID0, 7);
1193         rt2x00_set_field32(&reg, TXRX_CSR3_BBP_ID0_VALID, 1);
1194         rt2x00_set_field32(&reg, TXRX_CSR3_BBP_ID1, 6);
1195         rt2x00_set_field32(&reg, TXRX_CSR3_BBP_ID1_VALID, 1);
1196         rt2x00_set_field32(&reg, TXRX_CSR3_BBP_ID2, 5);
1197         rt2x00_set_field32(&reg, TXRX_CSR3_BBP_ID2_VALID, 1);
1198         rt2x00pci_register_write(rt2x00dev, TXRX_CSR3, reg);
1199
1200         rt2x00pci_register_read(rt2x00dev, TXRX_CSR7, &reg);
1201         rt2x00_set_field32(&reg, TXRX_CSR7_ACK_CTS_6MBS, 59);
1202         rt2x00_set_field32(&reg, TXRX_CSR7_ACK_CTS_9MBS, 53);
1203         rt2x00_set_field32(&reg, TXRX_CSR7_ACK_CTS_12MBS, 49);
1204         rt2x00_set_field32(&reg, TXRX_CSR7_ACK_CTS_18MBS, 46);
1205         rt2x00pci_register_write(rt2x00dev, TXRX_CSR7, reg);
1206
1207         rt2x00pci_register_read(rt2x00dev, TXRX_CSR8, &reg);
1208         rt2x00_set_field32(&reg, TXRX_CSR8_ACK_CTS_24MBS, 44);
1209         rt2x00_set_field32(&reg, TXRX_CSR8_ACK_CTS_36MBS, 42);
1210         rt2x00_set_field32(&reg, TXRX_CSR8_ACK_CTS_48MBS, 42);
1211         rt2x00_set_field32(&reg, TXRX_CSR8_ACK_CTS_54MBS, 42);
1212         rt2x00pci_register_write(rt2x00dev, TXRX_CSR8, reg);
1213
1214         rt2x00pci_register_write(rt2x00dev, TXRX_CSR15, 0x0000000f);
1215
1216         rt2x00pci_register_write(rt2x00dev, MAC_CSR6, 0x00000fff);
1217
1218         rt2x00pci_register_read(rt2x00dev, MAC_CSR9, &reg);
1219         rt2x00_set_field32(&reg, MAC_CSR9_CW_SELECT, 0);
1220         rt2x00pci_register_write(rt2x00dev, MAC_CSR9, reg);
1221
1222         rt2x00pci_register_write(rt2x00dev, MAC_CSR10, 0x0000071c);
1223
1224         if (rt2x00dev->ops->lib->set_device_state(rt2x00dev, STATE_AWAKE))
1225                 return -EBUSY;
1226
1227         rt2x00pci_register_write(rt2x00dev, MAC_CSR13, 0x0000e000);
1228
1229         /*
1230          * Invalidate all Shared Keys (SEC_CSR0),
1231          * and clear the Shared key Cipher algorithms (SEC_CSR1 & SEC_CSR5)
1232          */
1233         rt2x00pci_register_write(rt2x00dev, SEC_CSR0, 0x00000000);
1234         rt2x00pci_register_write(rt2x00dev, SEC_CSR1, 0x00000000);
1235         rt2x00pci_register_write(rt2x00dev, SEC_CSR5, 0x00000000);
1236
1237         rt2x00pci_register_write(rt2x00dev, PHY_CSR1, 0x000023b0);
1238         rt2x00pci_register_write(rt2x00dev, PHY_CSR5, 0x060a100c);
1239         rt2x00pci_register_write(rt2x00dev, PHY_CSR6, 0x00080606);
1240         rt2x00pci_register_write(rt2x00dev, PHY_CSR7, 0x00000a08);
1241
1242         rt2x00pci_register_write(rt2x00dev, PCI_CFG_CSR, 0x28ca4404);
1243
1244         rt2x00pci_register_write(rt2x00dev, TEST_MODE_CSR, 0x00000200);
1245
1246         rt2x00pci_register_write(rt2x00dev, M2H_CMD_DONE_CSR, 0xffffffff);
1247
1248         rt2x00pci_register_read(rt2x00dev, AC_TXOP_CSR0, &reg);
1249         rt2x00_set_field32(&reg, AC_TXOP_CSR0_AC0_TX_OP, 0);
1250         rt2x00_set_field32(&reg, AC_TXOP_CSR0_AC1_TX_OP, 0);
1251         rt2x00pci_register_write(rt2x00dev, AC_TXOP_CSR0, reg);
1252
1253         rt2x00pci_register_read(rt2x00dev, AC_TXOP_CSR1, &reg);
1254         rt2x00_set_field32(&reg, AC_TXOP_CSR1_AC2_TX_OP, 192);
1255         rt2x00_set_field32(&reg, AC_TXOP_CSR1_AC3_TX_OP, 48);
1256         rt2x00pci_register_write(rt2x00dev, AC_TXOP_CSR1, reg);
1257
1258         /*
1259          * We must clear the error counters.
1260          * These registers are cleared on read,
1261          * so we may pass a useless variable to store the value.
1262          */
1263         rt2x00pci_register_read(rt2x00dev, STA_CSR0, &reg);
1264         rt2x00pci_register_read(rt2x00dev, STA_CSR1, &reg);
1265         rt2x00pci_register_read(rt2x00dev, STA_CSR2, &reg);
1266
1267         /*
1268          * Reset MAC and BBP registers.
1269          */
1270         rt2x00pci_register_read(rt2x00dev, MAC_CSR1, &reg);
1271         rt2x00_set_field32(&reg, MAC_CSR1_SOFT_RESET, 1);
1272         rt2x00_set_field32(&reg, MAC_CSR1_BBP_RESET, 1);
1273         rt2x00pci_register_write(rt2x00dev, MAC_CSR1, reg);
1274
1275         rt2x00pci_register_read(rt2x00dev, MAC_CSR1, &reg);
1276         rt2x00_set_field32(&reg, MAC_CSR1_SOFT_RESET, 0);
1277         rt2x00_set_field32(&reg, MAC_CSR1_BBP_RESET, 0);
1278         rt2x00pci_register_write(rt2x00dev, MAC_CSR1, reg);
1279
1280         rt2x00pci_register_read(rt2x00dev, MAC_CSR1, &reg);
1281         rt2x00_set_field32(&reg, MAC_CSR1_HOST_READY, 1);
1282         rt2x00pci_register_write(rt2x00dev, MAC_CSR1, reg);
1283
1284         return 0;
1285 }
1286
1287 static int rt61pci_init_bbp(struct rt2x00_dev *rt2x00dev)
1288 {
1289         unsigned int i;
1290         u16 eeprom;
1291         u8 reg_id;
1292         u8 value;
1293
1294         for (i = 0; i < REGISTER_BUSY_COUNT; i++) {
1295                 rt61pci_bbp_read(rt2x00dev, 0, &value);
1296                 if ((value != 0xff) && (value != 0x00))
1297                         goto continue_csr_init;
1298                 NOTICE(rt2x00dev, "Waiting for BBP register.\n");
1299                 udelay(REGISTER_BUSY_DELAY);
1300         }
1301
1302         ERROR(rt2x00dev, "BBP register access failed, aborting.\n");
1303         return -EACCES;
1304
1305 continue_csr_init:
1306         rt61pci_bbp_write(rt2x00dev, 3, 0x00);
1307         rt61pci_bbp_write(rt2x00dev, 15, 0x30);
1308         rt61pci_bbp_write(rt2x00dev, 21, 0xc8);
1309         rt61pci_bbp_write(rt2x00dev, 22, 0x38);
1310         rt61pci_bbp_write(rt2x00dev, 23, 0x06);
1311         rt61pci_bbp_write(rt2x00dev, 24, 0xfe);
1312         rt61pci_bbp_write(rt2x00dev, 25, 0x0a);
1313         rt61pci_bbp_write(rt2x00dev, 26, 0x0d);
1314         rt61pci_bbp_write(rt2x00dev, 34, 0x12);
1315         rt61pci_bbp_write(rt2x00dev, 37, 0x07);
1316         rt61pci_bbp_write(rt2x00dev, 39, 0xf8);
1317         rt61pci_bbp_write(rt2x00dev, 41, 0x60);
1318         rt61pci_bbp_write(rt2x00dev, 53, 0x10);
1319         rt61pci_bbp_write(rt2x00dev, 54, 0x18);
1320         rt61pci_bbp_write(rt2x00dev, 60, 0x10);
1321         rt61pci_bbp_write(rt2x00dev, 61, 0x04);
1322         rt61pci_bbp_write(rt2x00dev, 62, 0x04);
1323         rt61pci_bbp_write(rt2x00dev, 75, 0xfe);
1324         rt61pci_bbp_write(rt2x00dev, 86, 0xfe);
1325         rt61pci_bbp_write(rt2x00dev, 88, 0xfe);
1326         rt61pci_bbp_write(rt2x00dev, 90, 0x0f);
1327         rt61pci_bbp_write(rt2x00dev, 99, 0x00);
1328         rt61pci_bbp_write(rt2x00dev, 102, 0x16);
1329         rt61pci_bbp_write(rt2x00dev, 107, 0x04);
1330
1331         DEBUG(rt2x00dev, "Start initialization from EEPROM...\n");
1332         for (i = 0; i < EEPROM_BBP_SIZE; i++) {
1333                 rt2x00_eeprom_read(rt2x00dev, EEPROM_BBP_START + i, &eeprom);
1334
1335                 if (eeprom != 0xffff && eeprom != 0x0000) {
1336                         reg_id = rt2x00_get_field16(eeprom, EEPROM_BBP_REG_ID);
1337                         value = rt2x00_get_field16(eeprom, EEPROM_BBP_VALUE);
1338                         DEBUG(rt2x00dev, "BBP: 0x%02x, value: 0x%02x.\n",
1339                               reg_id, value);
1340                         rt61pci_bbp_write(rt2x00dev, reg_id, value);
1341                 }
1342         }
1343         DEBUG(rt2x00dev, "...End initialization from EEPROM.\n");
1344
1345         return 0;
1346 }
1347
1348 /*
1349  * Device state switch handlers.
1350  */
1351 static void rt61pci_toggle_rx(struct rt2x00_dev *rt2x00dev,
1352                               enum dev_state state)
1353 {
1354         u32 reg;
1355
1356         rt2x00pci_register_read(rt2x00dev, TXRX_CSR0, &reg);
1357         rt2x00_set_field32(&reg, TXRX_CSR0_DISABLE_RX,
1358                            state == STATE_RADIO_RX_OFF);
1359         rt2x00pci_register_write(rt2x00dev, TXRX_CSR0, reg);
1360 }
1361
1362 static void rt61pci_toggle_irq(struct rt2x00_dev *rt2x00dev,
1363                                enum dev_state state)
1364 {
1365         int mask = (state == STATE_RADIO_IRQ_OFF);
1366         u32 reg;
1367
1368         /*
1369          * When interrupts are being enabled, the interrupt registers
1370          * should clear the register to assure a clean state.
1371          */
1372         if (state == STATE_RADIO_IRQ_ON) {
1373                 rt2x00pci_register_read(rt2x00dev, INT_SOURCE_CSR, &reg);
1374                 rt2x00pci_register_write(rt2x00dev, INT_SOURCE_CSR, reg);
1375
1376                 rt2x00pci_register_read(rt2x00dev, MCU_INT_SOURCE_CSR, &reg);
1377                 rt2x00pci_register_write(rt2x00dev, MCU_INT_SOURCE_CSR, reg);
1378         }
1379
1380         /*
1381          * Only toggle the interrupts bits we are going to use.
1382          * Non-checked interrupt bits are disabled by default.
1383          */
1384         rt2x00pci_register_read(rt2x00dev, INT_MASK_CSR, &reg);
1385         rt2x00_set_field32(&reg, INT_MASK_CSR_TXDONE, mask);
1386         rt2x00_set_field32(&reg, INT_MASK_CSR_RXDONE, mask);
1387         rt2x00_set_field32(&reg, INT_MASK_CSR_ENABLE_MITIGATION, mask);
1388         rt2x00_set_field32(&reg, INT_MASK_CSR_MITIGATION_PERIOD, 0xff);
1389         rt2x00pci_register_write(rt2x00dev, INT_MASK_CSR, reg);
1390
1391         rt2x00pci_register_read(rt2x00dev, MCU_INT_MASK_CSR, &reg);
1392         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_0, mask);
1393         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_1, mask);
1394         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_2, mask);
1395         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_3, mask);
1396         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_4, mask);
1397         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_5, mask);
1398         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_6, mask);
1399         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_7, mask);
1400         rt2x00pci_register_write(rt2x00dev, MCU_INT_MASK_CSR, reg);
1401 }
1402
1403 static int rt61pci_enable_radio(struct rt2x00_dev *rt2x00dev)
1404 {
1405         u32 reg;
1406
1407         /*
1408          * Initialize all registers.
1409          */
1410         if (rt61pci_init_rings(rt2x00dev) ||
1411             rt61pci_init_registers(rt2x00dev) ||
1412             rt61pci_init_bbp(rt2x00dev)) {
1413                 ERROR(rt2x00dev, "Register initialization failed.\n");
1414                 return -EIO;
1415         }
1416
1417         /*
1418          * Enable interrupts.
1419          */
1420         rt61pci_toggle_irq(rt2x00dev, STATE_RADIO_IRQ_ON);
1421
1422         /*
1423          * Enable RX.
1424          */
1425         rt2x00pci_register_read(rt2x00dev, RX_CNTL_CSR, &reg);
1426         rt2x00_set_field32(&reg, RX_CNTL_CSR_ENABLE_RX_DMA, 1);
1427         rt2x00pci_register_write(rt2x00dev, RX_CNTL_CSR, reg);
1428
1429         /*
1430          * Enable LED
1431          */
1432         rt61pci_enable_led(rt2x00dev);
1433
1434         return 0;
1435 }
1436
1437 static void rt61pci_disable_radio(struct rt2x00_dev *rt2x00dev)
1438 {
1439         u32 reg;
1440
1441         /*
1442          * Disable LED
1443          */
1444         rt61pci_disable_led(rt2x00dev);
1445
1446         rt2x00pci_register_write(rt2x00dev, MAC_CSR10, 0x00001818);
1447
1448         /*
1449          * Disable synchronisation.
1450          */
1451         rt2x00pci_register_write(rt2x00dev, TXRX_CSR9, 0);
1452
1453         /*
1454          * Cancel RX and TX.
1455          */
1456         rt2x00pci_register_read(rt2x00dev, TX_CNTL_CSR, &reg);
1457         rt2x00_set_field32(&reg, TX_CNTL_CSR_ABORT_TX_AC0, 1);
1458         rt2x00_set_field32(&reg, TX_CNTL_CSR_ABORT_TX_AC1, 1);
1459         rt2x00_set_field32(&reg, TX_CNTL_CSR_ABORT_TX_AC2, 1);
1460         rt2x00_set_field32(&reg, TX_CNTL_CSR_ABORT_TX_AC3, 1);
1461         rt2x00_set_field32(&reg, TX_CNTL_CSR_ABORT_TX_MGMT, 1);
1462         rt2x00pci_register_write(rt2x00dev, TX_CNTL_CSR, reg);
1463
1464         /*
1465          * Disable interrupts.
1466          */
1467         rt61pci_toggle_irq(rt2x00dev, STATE_RADIO_IRQ_OFF);
1468 }
1469
1470 static int rt61pci_set_state(struct rt2x00_dev *rt2x00dev, enum dev_state state)
1471 {
1472         u32 reg;
1473         unsigned int i;
1474         char put_to_sleep;
1475         char current_state;
1476
1477         put_to_sleep = (state != STATE_AWAKE);
1478
1479         rt2x00pci_register_read(rt2x00dev, MAC_CSR12, &reg);
1480         rt2x00_set_field32(&reg, MAC_CSR12_FORCE_WAKEUP, !put_to_sleep);
1481         rt2x00_set_field32(&reg, MAC_CSR12_PUT_TO_SLEEP, put_to_sleep);
1482         rt2x00pci_register_write(rt2x00dev, MAC_CSR12, reg);
1483
1484         /*
1485          * Device is not guaranteed to be in the requested state yet.
1486          * We must wait until the register indicates that the
1487          * device has entered the correct state.
1488          */
1489         for (i = 0; i < REGISTER_BUSY_COUNT; i++) {
1490                 rt2x00pci_register_read(rt2x00dev, MAC_CSR12, &reg);
1491                 current_state =
1492                     rt2x00_get_field32(reg, MAC_CSR12_BBP_CURRENT_STATE);
1493                 if (current_state == !put_to_sleep)
1494                         return 0;
1495                 msleep(10);
1496         }
1497
1498         NOTICE(rt2x00dev, "Device failed to enter state %d, "
1499                "current device state %d.\n", !put_to_sleep, current_state);
1500
1501         return -EBUSY;
1502 }
1503
1504 static int rt61pci_set_device_state(struct rt2x00_dev *rt2x00dev,
1505                                     enum dev_state state)
1506 {
1507         int retval = 0;
1508
1509         switch (state) {
1510         case STATE_RADIO_ON:
1511                 retval = rt61pci_enable_radio(rt2x00dev);
1512                 break;
1513         case STATE_RADIO_OFF:
1514                 rt61pci_disable_radio(rt2x00dev);
1515                 break;
1516         case STATE_RADIO_RX_ON:
1517         case STATE_RADIO_RX_OFF:
1518                 rt61pci_toggle_rx(rt2x00dev, state);
1519                 break;
1520         case STATE_DEEP_SLEEP:
1521         case STATE_SLEEP:
1522         case STATE_STANDBY:
1523         case STATE_AWAKE:
1524                 retval = rt61pci_set_state(rt2x00dev, state);
1525                 break;
1526         default:
1527                 retval = -ENOTSUPP;
1528                 break;
1529         }
1530
1531         return retval;
1532 }
1533
1534 /*
1535  * TX descriptor initialization
1536  */
1537 static void rt61pci_write_tx_desc(struct rt2x00_dev *rt2x00dev,
1538                                   struct data_desc *txd,
1539                                   struct txdata_entry_desc *desc,
1540                                   struct ieee80211_hdr *ieee80211hdr,
1541                                   unsigned int length,
1542                                   struct ieee80211_tx_control *control)
1543 {
1544         u32 word;
1545
1546         /*
1547          * Start writing the descriptor words.
1548          */
1549         rt2x00_desc_read(txd, 1, &word);
1550         rt2x00_set_field32(&word, TXD_W1_HOST_Q_ID, desc->queue);
1551         rt2x00_set_field32(&word, TXD_W1_AIFSN, desc->aifs);
1552         rt2x00_set_field32(&word, TXD_W1_CWMIN, desc->cw_min);
1553         rt2x00_set_field32(&word, TXD_W1_CWMAX, desc->cw_max);
1554         rt2x00_set_field32(&word, TXD_W1_IV_OFFSET, IEEE80211_HEADER);
1555         rt2x00_set_field32(&word, TXD_W1_HW_SEQUENCE, 1);
1556         rt2x00_desc_write(txd, 1, word);
1557
1558         rt2x00_desc_read(txd, 2, &word);
1559         rt2x00_set_field32(&word, TXD_W2_PLCP_SIGNAL, desc->signal);
1560         rt2x00_set_field32(&word, TXD_W2_PLCP_SERVICE, desc->service);
1561         rt2x00_set_field32(&word, TXD_W2_PLCP_LENGTH_LOW, desc->length_low);
1562         rt2x00_set_field32(&word, TXD_W2_PLCP_LENGTH_HIGH, desc->length_high);
1563         rt2x00_desc_write(txd, 2, word);
1564
1565         rt2x00_desc_read(txd, 5, &word);
1566         rt2x00_set_field32(&word, TXD_W5_TX_POWER,
1567                            TXPOWER_TO_DEV(control->power_level));
1568         rt2x00_set_field32(&word, TXD_W5_WAITING_DMA_DONE_INT, 1);
1569         rt2x00_desc_write(txd, 5, word);
1570
1571         rt2x00_desc_read(txd, 11, &word);
1572         rt2x00_set_field32(&word, TXD_W11_BUFFER_LENGTH0, length);
1573         rt2x00_desc_write(txd, 11, word);
1574
1575         rt2x00_desc_read(txd, 0, &word);
1576         rt2x00_set_field32(&word, TXD_W0_OWNER_NIC, 1);
1577         rt2x00_set_field32(&word, TXD_W0_VALID, 1);
1578         rt2x00_set_field32(&word, TXD_W0_MORE_FRAG,
1579                            test_bit(ENTRY_TXD_MORE_FRAG, &desc->flags));
1580         rt2x00_set_field32(&word, TXD_W0_ACK,
1581                            !(control->flags & IEEE80211_TXCTL_NO_ACK));
1582         rt2x00_set_field32(&word, TXD_W0_TIMESTAMP,
1583                            test_bit(ENTRY_TXD_REQ_TIMESTAMP, &desc->flags));
1584         rt2x00_set_field32(&word, TXD_W0_OFDM,
1585                            test_bit(ENTRY_TXD_OFDM_RATE, &desc->flags));
1586         rt2x00_set_field32(&word, TXD_W0_IFS, desc->ifs);
1587         rt2x00_set_field32(&word, TXD_W0_RETRY_MODE,
1588                            !!(control->flags &
1589                               IEEE80211_TXCTL_LONG_RETRY_LIMIT));
1590         rt2x00_set_field32(&word, TXD_W0_TKIP_MIC, 0);
1591         rt2x00_set_field32(&word, TXD_W0_DATABYTE_COUNT, length);
1592         rt2x00_set_field32(&word, TXD_W0_BURST,
1593                            test_bit(ENTRY_TXD_BURST, &desc->flags));
1594         rt2x00_set_field32(&word, TXD_W0_CIPHER_ALG, CIPHER_NONE);
1595         rt2x00_desc_write(txd, 0, word);
1596 }
1597
1598 /*
1599  * TX data initialization
1600  */
1601 static void rt61pci_kick_tx_queue(struct rt2x00_dev *rt2x00dev,
1602                                   unsigned int queue)
1603 {
1604         u32 reg;
1605
1606         if (queue == IEEE80211_TX_QUEUE_BEACON) {
1607                 /*
1608                  * For Wi-Fi faily generated beacons between participating
1609                  * stations. Set TBTT phase adaptive adjustment step to 8us.
1610                  */
1611                 rt2x00pci_register_write(rt2x00dev, TXRX_CSR10, 0x00001008);
1612
1613                 rt2x00pci_register_read(rt2x00dev, TXRX_CSR9, &reg);
1614                 if (!rt2x00_get_field32(reg, TXRX_CSR9_BEACON_GEN)) {
1615                         rt2x00_set_field32(&reg, TXRX_CSR9_BEACON_GEN, 1);
1616                         rt2x00pci_register_write(rt2x00dev, TXRX_CSR9, reg);
1617                 }
1618                 return;
1619         }
1620
1621         rt2x00pci_register_read(rt2x00dev, TX_CNTL_CSR, &reg);
1622         rt2x00_set_field32(&reg, TX_CNTL_CSR_KICK_TX_AC0,
1623                            (queue == IEEE80211_TX_QUEUE_DATA0));
1624         rt2x00_set_field32(&reg, TX_CNTL_CSR_KICK_TX_AC1,
1625                            (queue == IEEE80211_TX_QUEUE_DATA1));
1626         rt2x00_set_field32(&reg, TX_CNTL_CSR_KICK_TX_AC2,
1627                            (queue == IEEE80211_TX_QUEUE_DATA2));
1628         rt2x00_set_field32(&reg, TX_CNTL_CSR_KICK_TX_AC3,
1629                            (queue == IEEE80211_TX_QUEUE_DATA3));
1630         rt2x00_set_field32(&reg, TX_CNTL_CSR_KICK_TX_MGMT,
1631                            (queue == IEEE80211_TX_QUEUE_DATA4));
1632         rt2x00pci_register_write(rt2x00dev, TX_CNTL_CSR, reg);
1633 }
1634
1635 /*
1636  * RX control handlers
1637  */
1638 static int rt61pci_agc_to_rssi(struct rt2x00_dev *rt2x00dev, int rxd_w1)
1639 {
1640         u16 eeprom;
1641         u8 offset;
1642         u8 lna;
1643
1644         lna = rt2x00_get_field32(rxd_w1, RXD_W1_RSSI_LNA);
1645         switch (lna) {
1646         case 3:
1647                 offset = 90;
1648                 break;
1649         case 2:
1650                 offset = 74;
1651                 break;
1652         case 1:
1653                 offset = 64;
1654                 break;
1655         default:
1656                 return 0;
1657         }
1658
1659         if (rt2x00dev->rx_status.phymode == MODE_IEEE80211A) {
1660                 if (test_bit(CONFIG_EXTERNAL_LNA_A, &rt2x00dev->flags))
1661                         offset += 14;
1662
1663                 if (lna == 3 || lna == 2)
1664                         offset += 10;
1665
1666                 rt2x00_eeprom_read(rt2x00dev, EEPROM_RSSI_OFFSET_A, &eeprom);
1667                 offset -= rt2x00_get_field16(eeprom, EEPROM_RSSI_OFFSET_A_1);
1668         } else {
1669                 if (test_bit(CONFIG_EXTERNAL_LNA_BG, &rt2x00dev->flags))
1670                         offset += 14;
1671
1672                 rt2x00_eeprom_read(rt2x00dev, EEPROM_RSSI_OFFSET_BG, &eeprom);
1673                 offset -= rt2x00_get_field16(eeprom, EEPROM_RSSI_OFFSET_BG_1);
1674         }
1675
1676         return rt2x00_get_field32(rxd_w1, RXD_W1_RSSI_AGC) * 2 - offset;
1677 }
1678
1679 static void rt61pci_fill_rxdone(struct data_entry *entry,
1680                                 struct rxdata_entry_desc *desc)
1681 {
1682         struct data_desc *rxd = entry->priv;
1683         u32 word0;
1684         u32 word1;
1685
1686         rt2x00_desc_read(rxd, 0, &word0);
1687         rt2x00_desc_read(rxd, 1, &word1);
1688
1689         desc->flags = 0;
1690         if (rt2x00_get_field32(word0, RXD_W0_CRC_ERROR))
1691                 desc->flags |= RX_FLAG_FAILED_FCS_CRC;
1692
1693         /*
1694          * Obtain the status about this packet.
1695          */
1696         desc->signal = rt2x00_get_field32(word1, RXD_W1_SIGNAL);
1697         desc->rssi = rt61pci_agc_to_rssi(entry->ring->rt2x00dev, word1);
1698         desc->ofdm = rt2x00_get_field32(word0, RXD_W0_OFDM);
1699         desc->size = rt2x00_get_field32(word0, RXD_W0_DATABYTE_COUNT);
1700
1701         return;
1702 }
1703
1704 /*
1705  * Interrupt functions.
1706  */
1707 static void rt61pci_txdone(struct rt2x00_dev *rt2x00dev)
1708 {
1709         struct data_ring *ring;
1710         struct data_entry *entry;
1711         struct data_entry *entry_done;
1712         struct data_desc *txd;
1713         u32 word;
1714         u32 reg;
1715         u32 old_reg;
1716         int type;
1717         int index;
1718         int tx_status;
1719         int retry;
1720
1721         /*
1722          * During each loop we will compare the freshly read
1723          * STA_CSR4 register value with the value read from
1724          * the previous loop. If the 2 values are equal then
1725          * we should stop processing because the chance it
1726          * quite big that the device has been unplugged and
1727          * we risk going into an endless loop.
1728          */
1729         old_reg = 0;
1730
1731         while (1) {
1732                 rt2x00pci_register_read(rt2x00dev, STA_CSR4, &reg);
1733                 if (!rt2x00_get_field32(reg, STA_CSR4_VALID))
1734                         break;
1735
1736                 if (old_reg == reg)
1737                         break;
1738                 old_reg = reg;
1739
1740                 /*
1741                  * Skip this entry when it contains an invalid
1742                  * ring identication number.
1743                  */
1744                 type = rt2x00_get_field32(reg, STA_CSR4_PID_TYPE);
1745                 ring = rt2x00lib_get_ring(rt2x00dev, type);
1746                 if (unlikely(!ring))
1747                         continue;
1748
1749                 /*
1750                  * Skip this entry when it contains an invalid
1751                  * index number.
1752                  */
1753                 index = rt2x00_get_field32(reg, STA_CSR4_PID_SUBTYPE);
1754                 if (unlikely(index >= ring->stats.limit))
1755                         continue;
1756
1757                 entry = &ring->entry[index];
1758                 txd = entry->priv;
1759                 rt2x00_desc_read(txd, 0, &word);
1760
1761                 if (rt2x00_get_field32(word, TXD_W0_OWNER_NIC) ||
1762                     !rt2x00_get_field32(word, TXD_W0_VALID))
1763                         return;
1764
1765                 entry_done = rt2x00_get_data_entry_done(ring);
1766                 while (entry != entry_done) {
1767                         /* Catch up. Just report any entries we missed as
1768                          * failed. */
1769                         WARNING(rt2x00dev,
1770                                 "TX status report missed for entry %p\n",
1771                                 entry_done);
1772                         rt2x00lib_txdone(entry_done, TX_FAIL_OTHER, 0);
1773                         entry_done = rt2x00_get_data_entry_done(ring);
1774                 }
1775
1776                 /*
1777                  * Obtain the status about this packet.
1778                  */
1779                 tx_status = rt2x00_get_field32(reg, STA_CSR4_TX_RESULT);
1780                 retry = rt2x00_get_field32(reg, STA_CSR4_RETRY_COUNT);
1781
1782                 rt2x00lib_txdone(entry, tx_status, retry);
1783
1784                 /*
1785                  * Make this entry available for reuse.
1786                  */
1787                 entry->flags = 0;
1788                 rt2x00_set_field32(&word, TXD_W0_VALID, 0);
1789                 rt2x00_desc_write(txd, 0, word);
1790                 rt2x00_ring_index_done_inc(entry->ring);
1791
1792                 /*
1793                  * If the data ring was full before the txdone handler
1794                  * we must make sure the packet queue in the mac80211 stack
1795                  * is reenabled when the txdone handler has finished.
1796                  */
1797                 if (!rt2x00_ring_full(ring))
1798                         ieee80211_wake_queue(rt2x00dev->hw,
1799                                              entry->tx_status.control.queue);
1800         }
1801 }
1802
1803 static irqreturn_t rt61pci_interrupt(int irq, void *dev_instance)
1804 {
1805         struct rt2x00_dev *rt2x00dev = dev_instance;
1806         u32 reg_mcu;
1807         u32 reg;
1808
1809         /*
1810          * Get the interrupt sources & saved to local variable.
1811          * Write register value back to clear pending interrupts.
1812          */
1813         rt2x00pci_register_read(rt2x00dev, MCU_INT_SOURCE_CSR, &reg_mcu);
1814         rt2x00pci_register_write(rt2x00dev, MCU_INT_SOURCE_CSR, reg_mcu);
1815
1816         rt2x00pci_register_read(rt2x00dev, INT_SOURCE_CSR, &reg);
1817         rt2x00pci_register_write(rt2x00dev, INT_SOURCE_CSR, reg);
1818
1819         if (!reg && !reg_mcu)
1820                 return IRQ_NONE;
1821
1822         if (!test_bit(DEVICE_ENABLED_RADIO, &rt2x00dev->flags))
1823                 return IRQ_HANDLED;
1824
1825         /*
1826          * Handle interrupts, walk through all bits
1827          * and run the tasks, the bits are checked in order of
1828          * priority.
1829          */
1830
1831         /*
1832          * 1 - Rx ring done interrupt.
1833          */
1834         if (rt2x00_get_field32(reg, INT_SOURCE_CSR_RXDONE))
1835                 rt2x00pci_rxdone(rt2x00dev);
1836
1837         /*
1838          * 2 - Tx ring done interrupt.
1839          */
1840         if (rt2x00_get_field32(reg, INT_SOURCE_CSR_TXDONE))
1841                 rt61pci_txdone(rt2x00dev);
1842
1843         /*
1844          * 3 - Handle MCU command done.
1845          */
1846         if (reg_mcu)
1847                 rt2x00pci_register_write(rt2x00dev,
1848                                          M2H_CMD_DONE_CSR, 0xffffffff);
1849
1850         return IRQ_HANDLED;
1851 }
1852
1853 /*
1854  * Device probe functions.
1855  */
1856 static int rt61pci_validate_eeprom(struct rt2x00_dev *rt2x00dev)
1857 {
1858         struct eeprom_93cx6 eeprom;
1859         u32 reg;
1860         u16 word;
1861         u8 *mac;
1862         s8 value;
1863
1864         rt2x00pci_register_read(rt2x00dev, E2PROM_CSR, &reg);
1865
1866         eeprom.data = rt2x00dev;
1867         eeprom.register_read = rt61pci_eepromregister_read;
1868         eeprom.register_write = rt61pci_eepromregister_write;
1869         eeprom.width = rt2x00_get_field32(reg, E2PROM_CSR_TYPE_93C46) ?
1870             PCI_EEPROM_WIDTH_93C46 : PCI_EEPROM_WIDTH_93C66;
1871         eeprom.reg_data_in = 0;
1872         eeprom.reg_data_out = 0;
1873         eeprom.reg_data_clock = 0;
1874         eeprom.reg_chip_select = 0;
1875
1876         eeprom_93cx6_multiread(&eeprom, EEPROM_BASE, rt2x00dev->eeprom,
1877                                EEPROM_SIZE / sizeof(u16));
1878
1879         /*
1880          * Start validation of the data that has been read.
1881          */
1882         mac = rt2x00_eeprom_addr(rt2x00dev, EEPROM_MAC_ADDR_0);
1883         if (!is_valid_ether_addr(mac)) {
1884                 DECLARE_MAC_BUF(macbuf);
1885
1886                 random_ether_addr(mac);
1887                 EEPROM(rt2x00dev, "MAC: %s\n", print_mac(macbuf, mac));
1888         }
1889
1890         rt2x00_eeprom_read(rt2x00dev, EEPROM_ANTENNA, &word);
1891         if (word == 0xffff) {
1892                 rt2x00_set_field16(&word, EEPROM_ANTENNA_NUM, 2);
1893                 rt2x00_set_field16(&word, EEPROM_ANTENNA_TX_DEFAULT,
1894                                    ANTENNA_B);
1895                 rt2x00_set_field16(&word, EEPROM_ANTENNA_RX_DEFAULT,
1896                                    ANTENNA_B);
1897                 rt2x00_set_field16(&word, EEPROM_ANTENNA_FRAME_TYPE, 0);
1898                 rt2x00_set_field16(&word, EEPROM_ANTENNA_DYN_TXAGC, 0);
1899                 rt2x00_set_field16(&word, EEPROM_ANTENNA_HARDWARE_RADIO, 0);
1900                 rt2x00_set_field16(&word, EEPROM_ANTENNA_RF_TYPE, RF5225);
1901                 rt2x00_eeprom_write(rt2x00dev, EEPROM_ANTENNA, word);
1902                 EEPROM(rt2x00dev, "Antenna: 0x%04x\n", word);
1903         }
1904
1905         rt2x00_eeprom_read(rt2x00dev, EEPROM_NIC, &word);
1906         if (word == 0xffff) {
1907                 rt2x00_set_field16(&word, EEPROM_NIC_ENABLE_DIVERSITY, 0);
1908                 rt2x00_set_field16(&word, EEPROM_NIC_TX_DIVERSITY, 0);
1909                 rt2x00_set_field16(&word, EEPROM_NIC_TX_RX_FIXED, 0);
1910                 rt2x00_set_field16(&word, EEPROM_NIC_EXTERNAL_LNA_BG, 0);
1911                 rt2x00_set_field16(&word, EEPROM_NIC_CARDBUS_ACCEL, 0);
1912                 rt2x00_set_field16(&word, EEPROM_NIC_EXTERNAL_LNA_A, 0);
1913                 rt2x00_eeprom_write(rt2x00dev, EEPROM_NIC, word);
1914                 EEPROM(rt2x00dev, "NIC: 0x%04x\n", word);
1915         }
1916
1917         rt2x00_eeprom_read(rt2x00dev, EEPROM_LED, &word);
1918         if (word == 0xffff) {
1919                 rt2x00_set_field16(&word, EEPROM_LED_LED_MODE,
1920                                    LED_MODE_DEFAULT);
1921                 rt2x00_eeprom_write(rt2x00dev, EEPROM_LED, word);
1922                 EEPROM(rt2x00dev, "Led: 0x%04x\n", word);
1923         }
1924
1925         rt2x00_eeprom_read(rt2x00dev, EEPROM_FREQ, &word);
1926         if (word == 0xffff) {
1927                 rt2x00_set_field16(&word, EEPROM_FREQ_OFFSET, 0);
1928                 rt2x00_set_field16(&word, EEPROM_FREQ_SEQ, 0);
1929                 rt2x00_eeprom_write(rt2x00dev, EEPROM_FREQ, word);
1930                 EEPROM(rt2x00dev, "Freq: 0x%04x\n", word);
1931         }
1932
1933         rt2x00_eeprom_read(rt2x00dev, EEPROM_RSSI_OFFSET_BG, &word);
1934         if (word == 0xffff) {
1935                 rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_BG_1, 0);
1936                 rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_BG_2, 0);
1937                 rt2x00_eeprom_write(rt2x00dev, EEPROM_RSSI_OFFSET_BG, word);
1938                 EEPROM(rt2x00dev, "RSSI OFFSET BG: 0x%04x\n", word);
1939         } else {
1940                 value = rt2x00_get_field16(word, EEPROM_RSSI_OFFSET_BG_1);
1941                 if (value < -10 || value > 10)
1942                         rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_BG_1, 0);
1943                 value = rt2x00_get_field16(word, EEPROM_RSSI_OFFSET_BG_2);
1944                 if (value < -10 || value > 10)
1945                         rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_BG_2, 0);
1946                 rt2x00_eeprom_write(rt2x00dev, EEPROM_RSSI_OFFSET_BG, word);
1947         }
1948
1949         rt2x00_eeprom_read(rt2x00dev, EEPROM_RSSI_OFFSET_A, &word);
1950         if (word == 0xffff) {
1951                 rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_A_1, 0);
1952                 rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_A_2, 0);
1953                 rt2x00_eeprom_write(rt2x00dev, EEPROM_RSSI_OFFSET_A, word);
1954                 EEPROM(rt2x00dev, "RSSI OFFSET BG: 0x%04x\n", word);
1955         } else {
1956                 value = rt2x00_get_field16(word, EEPROM_RSSI_OFFSET_A_1);
1957                 if (value < -10 || value > 10)
1958                         rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_A_1, 0);
1959                 value = rt2x00_get_field16(word, EEPROM_RSSI_OFFSET_A_2);
1960                 if (value < -10 || value > 10)
1961                         rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_A_2, 0);
1962                 rt2x00_eeprom_write(rt2x00dev, EEPROM_RSSI_OFFSET_A, word);
1963         }
1964
1965         return 0;
1966 }
1967
1968 static int rt61pci_init_eeprom(struct rt2x00_dev *rt2x00dev)
1969 {
1970         u32 reg;
1971         u16 value;
1972         u16 eeprom;
1973         u16 device;
1974
1975         /*
1976          * Read EEPROM word for configuration.
1977          */
1978         rt2x00_eeprom_read(rt2x00dev, EEPROM_ANTENNA, &eeprom);
1979
1980         /*
1981          * Identify RF chipset.
1982          * To determine the RT chip we have to read the
1983          * PCI header of the device.
1984          */
1985         pci_read_config_word(rt2x00dev_pci(rt2x00dev),
1986                              PCI_CONFIG_HEADER_DEVICE, &device);
1987         value = rt2x00_get_field16(eeprom, EEPROM_ANTENNA_RF_TYPE);
1988         rt2x00pci_register_read(rt2x00dev, MAC_CSR0, &reg);
1989         rt2x00_set_chip(rt2x00dev, device, value, reg);
1990
1991         if (!rt2x00_rf(&rt2x00dev->chip, RF5225) &&
1992             !rt2x00_rf(&rt2x00dev->chip, RF5325) &&
1993             !rt2x00_rf(&rt2x00dev->chip, RF2527) &&
1994             !rt2x00_rf(&rt2x00dev->chip, RF2529)) {
1995                 ERROR(rt2x00dev, "Invalid RF chipset detected.\n");
1996                 return -ENODEV;
1997         }
1998
1999         /*
2000          * Determine number of antenna's.
2001          */
2002         if (rt2x00_get_field16(eeprom, EEPROM_ANTENNA_NUM) == 2)
2003                 __set_bit(CONFIG_DOUBLE_ANTENNA, &rt2x00dev->flags);
2004
2005         /*
2006          * Identify default antenna configuration.
2007          */
2008         rt2x00dev->default_ant.tx =
2009             rt2x00_get_field16(eeprom, EEPROM_ANTENNA_TX_DEFAULT);
2010         rt2x00dev->default_ant.rx =
2011             rt2x00_get_field16(eeprom, EEPROM_ANTENNA_RX_DEFAULT);
2012
2013         /*
2014          * Read the Frame type.
2015          */
2016         if (rt2x00_get_field16(eeprom, EEPROM_ANTENNA_FRAME_TYPE))
2017                 __set_bit(CONFIG_FRAME_TYPE, &rt2x00dev->flags);
2018
2019         /*
2020          * Detect if this device has an hardware controlled radio.
2021          */
2022 #ifdef CONFIG_RT61PCI_RFKILL
2023         if (rt2x00_get_field16(eeprom, EEPROM_ANTENNA_HARDWARE_RADIO))
2024                 __set_bit(CONFIG_SUPPORT_HW_BUTTON, &rt2x00dev->flags);
2025 #endif /* CONFIG_RT61PCI_RFKILL */
2026
2027         /*
2028          * Read frequency offset and RF programming sequence.
2029          */
2030         rt2x00_eeprom_read(rt2x00dev, EEPROM_FREQ, &eeprom);
2031         if (rt2x00_get_field16(eeprom, EEPROM_FREQ_SEQ))
2032                 __set_bit(CONFIG_RF_SEQUENCE, &rt2x00dev->flags);
2033
2034         rt2x00dev->freq_offset = rt2x00_get_field16(eeprom, EEPROM_FREQ_OFFSET);
2035
2036         /*
2037          * Read external LNA informations.
2038          */
2039         rt2x00_eeprom_read(rt2x00dev, EEPROM_NIC, &eeprom);
2040
2041         if (rt2x00_get_field16(eeprom, EEPROM_NIC_EXTERNAL_LNA_A))
2042                 __set_bit(CONFIG_EXTERNAL_LNA_A, &rt2x00dev->flags);
2043         if (rt2x00_get_field16(eeprom, EEPROM_NIC_EXTERNAL_LNA_BG))
2044                 __set_bit(CONFIG_EXTERNAL_LNA_BG, &rt2x00dev->flags);
2045
2046         /*
2047          * When working with a RF2529 chip without double antenna
2048          * the antenna settings should be gathered from the NIC
2049          * eeprom word.
2050          */
2051         if (rt2x00_rf(&rt2x00dev->chip, RF2529) &&
2052             !test_bit(CONFIG_DOUBLE_ANTENNA, &rt2x00dev->flags)) {
2053                 switch (rt2x00_get_field16(eeprom, EEPROM_NIC_TX_RX_FIXED)) {
2054                 case 0:
2055                         rt2x00dev->default_ant.tx = ANTENNA_B;
2056                         rt2x00dev->default_ant.rx = ANTENNA_A;
2057                         break;
2058                 case 1:
2059                         rt2x00dev->default_ant.tx = ANTENNA_B;
2060                         rt2x00dev->default_ant.rx = ANTENNA_B;
2061                         break;
2062                 case 2:
2063                         rt2x00dev->default_ant.tx = ANTENNA_A;
2064                         rt2x00dev->default_ant.rx = ANTENNA_A;
2065                         break;
2066                 case 3:
2067                         rt2x00dev->default_ant.tx = ANTENNA_A;
2068                         rt2x00dev->default_ant.rx = ANTENNA_B;
2069                         break;
2070                 }
2071
2072                 if (rt2x00_get_field16(eeprom, EEPROM_NIC_TX_DIVERSITY))
2073                         rt2x00dev->default_ant.tx = ANTENNA_SW_DIVERSITY;
2074                 if (rt2x00_get_field16(eeprom, EEPROM_NIC_ENABLE_DIVERSITY))
2075                         rt2x00dev->default_ant.rx = ANTENNA_SW_DIVERSITY;
2076         }
2077
2078         /*
2079          * Store led settings, for correct led behaviour.
2080          * If the eeprom value is invalid,
2081          * switch to default led mode.
2082          */
2083         rt2x00_eeprom_read(rt2x00dev, EEPROM_LED, &eeprom);
2084
2085         rt2x00dev->led_mode = rt2x00_get_field16(eeprom, EEPROM_LED_LED_MODE);
2086
2087         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_LED_MODE,
2088                            rt2x00dev->led_mode);
2089         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_GPIO_0,
2090                            rt2x00_get_field16(eeprom,
2091                                               EEPROM_LED_POLARITY_GPIO_0));
2092         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_GPIO_1,
2093                            rt2x00_get_field16(eeprom,
2094                                               EEPROM_LED_POLARITY_GPIO_1));
2095         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_GPIO_2,
2096                            rt2x00_get_field16(eeprom,
2097                                               EEPROM_LED_POLARITY_GPIO_2));
2098         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_GPIO_3,
2099                            rt2x00_get_field16(eeprom,
2100                                               EEPROM_LED_POLARITY_GPIO_3));
2101         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_GPIO_4,
2102                            rt2x00_get_field16(eeprom,
2103                                               EEPROM_LED_POLARITY_GPIO_4));
2104         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_ACT,
2105                            rt2x00_get_field16(eeprom, EEPROM_LED_POLARITY_ACT));
2106         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_READY_BG,
2107                            rt2x00_get_field16(eeprom,
2108                                               EEPROM_LED_POLARITY_RDY_G));
2109         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_READY_A,
2110                            rt2x00_get_field16(eeprom,
2111                                               EEPROM_LED_POLARITY_RDY_A));
2112
2113         return 0;
2114 }
2115
2116 /*
2117  * RF value list for RF5225 & RF5325
2118  * Supports: 2.4 GHz & 5.2 GHz, rf_sequence disabled
2119  */
2120 static const struct rf_channel rf_vals_noseq[] = {
2121         { 1,  0x00002ccc, 0x00004786, 0x00068455, 0x000ffa0b },
2122         { 2,  0x00002ccc, 0x00004786, 0x00068455, 0x000ffa1f },
2123         { 3,  0x00002ccc, 0x0000478a, 0x00068455, 0x000ffa0b },
2124         { 4,  0x00002ccc, 0x0000478a, 0x00068455, 0x000ffa1f },
2125         { 5,  0x00002ccc, 0x0000478e, 0x00068455, 0x000ffa0b },
2126         { 6,  0x00002ccc, 0x0000478e, 0x00068455, 0x000ffa1f },
2127         { 7,  0x00002ccc, 0x00004792, 0x00068455, 0x000ffa0b },
2128         { 8,  0x00002ccc, 0x00004792, 0x00068455, 0x000ffa1f },
2129         { 9,  0x00002ccc, 0x00004796, 0x00068455, 0x000ffa0b },
2130         { 10, 0x00002ccc, 0x00004796, 0x00068455, 0x000ffa1f },
2131         { 11, 0x00002ccc, 0x0000479a, 0x00068455, 0x000ffa0b },
2132         { 12, 0x00002ccc, 0x0000479a, 0x00068455, 0x000ffa1f },
2133         { 13, 0x00002ccc, 0x0000479e, 0x00068455, 0x000ffa0b },
2134         { 14, 0x00002ccc, 0x000047a2, 0x00068455, 0x000ffa13 },
2135
2136         /* 802.11 UNI / HyperLan 2 */
2137         { 36, 0x00002ccc, 0x0000499a, 0x0009be55, 0x000ffa23 },
2138         { 40, 0x00002ccc, 0x000049a2, 0x0009be55, 0x000ffa03 },
2139         { 44, 0x00002ccc, 0x000049a6, 0x0009be55, 0x000ffa0b },
2140         { 48, 0x00002ccc, 0x000049aa, 0x0009be55, 0x000ffa13 },
2141         { 52, 0x00002ccc, 0x000049ae, 0x0009ae55, 0x000ffa1b },
2142         { 56, 0x00002ccc, 0x000049b2, 0x0009ae55, 0x000ffa23 },
2143         { 60, 0x00002ccc, 0x000049ba, 0x0009ae55, 0x000ffa03 },
2144         { 64, 0x00002ccc, 0x000049be, 0x0009ae55, 0x000ffa0b },
2145
2146         /* 802.11 HyperLan 2 */
2147         { 100, 0x00002ccc, 0x00004a2a, 0x000bae55, 0x000ffa03 },
2148         { 104, 0x00002ccc, 0x00004a2e, 0x000bae55, 0x000ffa0b },
2149         { 108, 0x00002ccc, 0x00004a32, 0x000bae55, 0x000ffa13 },
2150         { 112, 0x00002ccc, 0x00004a36, 0x000bae55, 0x000ffa1b },
2151         { 116, 0x00002ccc, 0x00004a3a, 0x000bbe55, 0x000ffa23 },
2152         { 120, 0x00002ccc, 0x00004a82, 0x000bbe55, 0x000ffa03 },
2153         { 124, 0x00002ccc, 0x00004a86, 0x000bbe55, 0x000ffa0b },
2154         { 128, 0x00002ccc, 0x00004a8a, 0x000bbe55, 0x000ffa13 },
2155         { 132, 0x00002ccc, 0x00004a8e, 0x000bbe55, 0x000ffa1b },
2156         { 136, 0x00002ccc, 0x00004a92, 0x000bbe55, 0x000ffa23 },
2157
2158         /* 802.11 UNII */
2159         { 140, 0x00002ccc, 0x00004a9a, 0x000bbe55, 0x000ffa03 },
2160         { 149, 0x00002ccc, 0x00004aa2, 0x000bbe55, 0x000ffa1f },
2161         { 153, 0x00002ccc, 0x00004aa6, 0x000bbe55, 0x000ffa27 },
2162         { 157, 0x00002ccc, 0x00004aae, 0x000bbe55, 0x000ffa07 },
2163         { 161, 0x00002ccc, 0x00004ab2, 0x000bbe55, 0x000ffa0f },
2164         { 165, 0x00002ccc, 0x00004ab6, 0x000bbe55, 0x000ffa17 },
2165
2166         /* MMAC(Japan)J52 ch 34,38,42,46 */
2167         { 34, 0x00002ccc, 0x0000499a, 0x0009be55, 0x000ffa0b },
2168         { 38, 0x00002ccc, 0x0000499e, 0x0009be55, 0x000ffa13 },
2169         { 42, 0x00002ccc, 0x000049a2, 0x0009be55, 0x000ffa1b },
2170         { 46, 0x00002ccc, 0x000049a6, 0x0009be55, 0x000ffa23 },
2171 };
2172
2173 /*
2174  * RF value list for RF5225 & RF5325
2175  * Supports: 2.4 GHz & 5.2 GHz, rf_sequence enabled
2176  */
2177 static const struct rf_channel rf_vals_seq[] = {
2178         { 1,  0x00002ccc, 0x00004786, 0x00068455, 0x000ffa0b },
2179         { 2,  0x00002ccc, 0x00004786, 0x00068455, 0x000ffa1f },
2180         { 3,  0x00002ccc, 0x0000478a, 0x00068455, 0x000ffa0b },
2181         { 4,  0x00002ccc, 0x0000478a, 0x00068455, 0x000ffa1f },
2182         { 5,  0x00002ccc, 0x0000478e, 0x00068455, 0x000ffa0b },
2183         { 6,  0x00002ccc, 0x0000478e, 0x00068455, 0x000ffa1f },
2184         { 7,  0x00002ccc, 0x00004792, 0x00068455, 0x000ffa0b },
2185         { 8,  0x00002ccc, 0x00004792, 0x00068455, 0x000ffa1f },
2186         { 9,  0x00002ccc, 0x00004796, 0x00068455, 0x000ffa0b },
2187         { 10, 0x00002ccc, 0x00004796, 0x00068455, 0x000ffa1f },
2188         { 11, 0x00002ccc, 0x0000479a, 0x00068455, 0x000ffa0b },
2189         { 12, 0x00002ccc, 0x0000479a, 0x00068455, 0x000ffa1f },
2190         { 13, 0x00002ccc, 0x0000479e, 0x00068455, 0x000ffa0b },
2191         { 14, 0x00002ccc, 0x000047a2, 0x00068455, 0x000ffa13 },
2192
2193         /* 802.11 UNI / HyperLan 2 */
2194         { 36, 0x00002cd4, 0x0004481a, 0x00098455, 0x000c0a03 },
2195         { 40, 0x00002cd0, 0x00044682, 0x00098455, 0x000c0a03 },
2196         { 44, 0x00002cd0, 0x00044686, 0x00098455, 0x000c0a1b },
2197         { 48, 0x00002cd0, 0x0004468e, 0x00098655, 0x000c0a0b },
2198         { 52, 0x00002cd0, 0x00044692, 0x00098855, 0x000c0a23 },
2199         { 56, 0x00002cd0, 0x0004469a, 0x00098c55, 0x000c0a13 },
2200         { 60, 0x00002cd0, 0x000446a2, 0x00098e55, 0x000c0a03 },
2201         { 64, 0x00002cd0, 0x000446a6, 0x00099255, 0x000c0a1b },
2202
2203         /* 802.11 HyperLan 2 */
2204         { 100, 0x00002cd4, 0x0004489a, 0x000b9855, 0x000c0a03 },
2205         { 104, 0x00002cd4, 0x000448a2, 0x000b9855, 0x000c0a03 },
2206         { 108, 0x00002cd4, 0x000448aa, 0x000b9855, 0x000c0a03 },
2207         { 112, 0x00002cd4, 0x000448b2, 0x000b9a55, 0x000c0a03 },
2208         { 116, 0x00002cd4, 0x000448ba, 0x000b9a55, 0x000c0a03 },
2209         { 120, 0x00002cd0, 0x00044702, 0x000b9a55, 0x000c0a03 },
2210         { 124, 0x00002cd0, 0x00044706, 0x000b9a55, 0x000c0a1b },
2211         { 128, 0x00002cd0, 0x0004470e, 0x000b9c55, 0x000c0a0b },
2212         { 132, 0x00002cd0, 0x00044712, 0x000b9c55, 0x000c0a23 },
2213         { 136, 0x00002cd0, 0x0004471a, 0x000b9e55, 0x000c0a13 },
2214
2215         /* 802.11 UNII */
2216         { 140, 0x00002cd0, 0x00044722, 0x000b9e55, 0x000c0a03 },
2217         { 149, 0x00002cd0, 0x0004472e, 0x000ba255, 0x000c0a1b },
2218         { 153, 0x00002cd0, 0x00044736, 0x000ba255, 0x000c0a0b },
2219         { 157, 0x00002cd4, 0x0004490a, 0x000ba255, 0x000c0a17 },
2220         { 161, 0x00002cd4, 0x00044912, 0x000ba255, 0x000c0a17 },
2221         { 165, 0x00002cd4, 0x0004491a, 0x000ba255, 0x000c0a17 },
2222
2223         /* MMAC(Japan)J52 ch 34,38,42,46 */
2224         { 34, 0x00002ccc, 0x0000499a, 0x0009be55, 0x000c0a0b },
2225         { 38, 0x00002ccc, 0x0000499e, 0x0009be55, 0x000c0a13 },
2226         { 42, 0x00002ccc, 0x000049a2, 0x0009be55, 0x000c0a1b },
2227         { 46, 0x00002ccc, 0x000049a6, 0x0009be55, 0x000c0a23 },
2228 };
2229
2230 static void rt61pci_probe_hw_mode(struct rt2x00_dev *rt2x00dev)
2231 {
2232         struct hw_mode_spec *spec = &rt2x00dev->spec;
2233         u8 *txpower;
2234         unsigned int i;
2235
2236         /*
2237          * Initialize all hw fields.
2238          */
2239         rt2x00dev->hw->flags =
2240             IEEE80211_HW_HOST_GEN_BEACON_TEMPLATE |
2241             IEEE80211_HW_HOST_BROADCAST_PS_BUFFERING;
2242         rt2x00dev->hw->extra_tx_headroom = 0;
2243         rt2x00dev->hw->max_signal = MAX_SIGNAL;
2244         rt2x00dev->hw->max_rssi = MAX_RX_SSI;
2245         rt2x00dev->hw->queues = 5;
2246
2247         SET_IEEE80211_DEV(rt2x00dev->hw, &rt2x00dev_pci(rt2x00dev)->dev);
2248         SET_IEEE80211_PERM_ADDR(rt2x00dev->hw,
2249                                 rt2x00_eeprom_addr(rt2x00dev,
2250                                                    EEPROM_MAC_ADDR_0));
2251
2252         /*
2253          * Convert tx_power array in eeprom.
2254          */
2255         txpower = rt2x00_eeprom_addr(rt2x00dev, EEPROM_TXPOWER_G_START);
2256         for (i = 0; i < 14; i++)
2257                 txpower[i] = TXPOWER_FROM_DEV(txpower[i]);
2258
2259         /*
2260          * Initialize hw_mode information.
2261          */
2262         spec->num_modes = 2;
2263         spec->num_rates = 12;
2264         spec->tx_power_a = NULL;
2265         spec->tx_power_bg = txpower;
2266         spec->tx_power_default = DEFAULT_TXPOWER;
2267
2268         if (!test_bit(CONFIG_RF_SEQUENCE, &rt2x00dev->flags)) {
2269                 spec->num_channels = 14;
2270                 spec->channels = rf_vals_noseq;
2271         } else {
2272                 spec->num_channels = 14;
2273                 spec->channels = rf_vals_seq;
2274         }
2275
2276         if (rt2x00_rf(&rt2x00dev->chip, RF5225) ||
2277             rt2x00_rf(&rt2x00dev->chip, RF5325)) {
2278                 spec->num_modes = 3;
2279                 spec->num_channels = ARRAY_SIZE(rf_vals_seq);
2280
2281                 txpower = rt2x00_eeprom_addr(rt2x00dev, EEPROM_TXPOWER_A_START);
2282                 for (i = 0; i < 14; i++)
2283                         txpower[i] = TXPOWER_FROM_DEV(txpower[i]);
2284
2285                 spec->tx_power_a = txpower;
2286         }
2287 }
2288
2289 static int rt61pci_probe_hw(struct rt2x00_dev *rt2x00dev)
2290 {
2291         int retval;
2292
2293         /*
2294          * Allocate eeprom data.
2295          */
2296         retval = rt61pci_validate_eeprom(rt2x00dev);
2297         if (retval)
2298                 return retval;
2299
2300         retval = rt61pci_init_eeprom(rt2x00dev);
2301         if (retval)
2302                 return retval;
2303
2304         /*
2305          * Initialize hw specifications.
2306          */
2307         rt61pci_probe_hw_mode(rt2x00dev);
2308
2309         /*
2310          * This device requires firmware
2311          */
2312         __set_bit(DRIVER_REQUIRE_FIRMWARE, &rt2x00dev->flags);
2313
2314         /*
2315          * Set the rssi offset.
2316          */
2317         rt2x00dev->rssi_offset = DEFAULT_RSSI_OFFSET;
2318
2319         return 0;
2320 }
2321
2322 /*
2323  * IEEE80211 stack callback functions.
2324  */
2325 static void rt61pci_configure_filter(struct ieee80211_hw *hw,
2326                                      unsigned int changed_flags,
2327                                      unsigned int *total_flags,
2328                                      int mc_count,
2329                                      struct dev_addr_list *mc_list)
2330 {
2331         struct rt2x00_dev *rt2x00dev = hw->priv;
2332         struct interface *intf = &rt2x00dev->interface;
2333         u32 reg;
2334
2335         /*
2336          * Mask off any flags we are going to ignore from
2337          * the total_flags field.
2338          */
2339         *total_flags &=
2340             FIF_ALLMULTI |
2341             FIF_FCSFAIL |
2342             FIF_PLCPFAIL |
2343             FIF_CONTROL |
2344             FIF_OTHER_BSS |
2345             FIF_PROMISC_IN_BSS;
2346
2347         /*
2348          * Apply some rules to the filters:
2349          * - Some filters imply different filters to be set.
2350          * - Some things we can't filter out at all.
2351          * - Some filters are set based on interface type.
2352          */
2353         if (mc_count)
2354                 *total_flags |= FIF_ALLMULTI;
2355         if (*total_flags & FIF_OTHER_BSS ||
2356             *total_flags & FIF_PROMISC_IN_BSS)
2357                 *total_flags |= FIF_PROMISC_IN_BSS | FIF_OTHER_BSS;
2358         if (is_interface_type(intf, IEEE80211_IF_TYPE_AP))
2359                 *total_flags |= FIF_PROMISC_IN_BSS;
2360
2361         /*
2362          * Check if there is any work left for us.
2363          */
2364         if (intf->filter == *total_flags)
2365                 return;
2366         intf->filter = *total_flags;
2367
2368         /*
2369          * Start configuration steps.
2370          * Note that the version error will always be dropped
2371          * and broadcast frames will always be accepted since
2372          * there is no filter for it at this time.
2373          */
2374         rt2x00pci_register_read(rt2x00dev, TXRX_CSR0, &reg);
2375         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_CRC,
2376                            !(*total_flags & FIF_FCSFAIL));
2377         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_PHYSICAL,
2378                            !(*total_flags & FIF_PLCPFAIL));
2379         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_CONTROL,
2380                            !(*total_flags & FIF_CONTROL));
2381         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_NOT_TO_ME,
2382                            !(*total_flags & FIF_PROMISC_IN_BSS));
2383         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_TO_DS,
2384                            !(*total_flags & FIF_PROMISC_IN_BSS));
2385         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_VERSION_ERROR, 1);
2386         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_MULTICAST,
2387                            !(*total_flags & FIF_ALLMULTI));
2388         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_BORADCAST, 0);
2389         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_ACK_CTS, 1);
2390         rt2x00pci_register_write(rt2x00dev, TXRX_CSR0, reg);
2391 }
2392
2393 static int rt61pci_set_retry_limit(struct ieee80211_hw *hw,
2394                                    u32 short_retry, u32 long_retry)
2395 {
2396         struct rt2x00_dev *rt2x00dev = hw->priv;
2397         u32 reg;
2398
2399         rt2x00pci_register_read(rt2x00dev, TXRX_CSR4, &reg);
2400         rt2x00_set_field32(&reg, TXRX_CSR4_LONG_RETRY_LIMIT, long_retry);
2401         rt2x00_set_field32(&reg, TXRX_CSR4_SHORT_RETRY_LIMIT, short_retry);
2402         rt2x00pci_register_write(rt2x00dev, TXRX_CSR4, reg);
2403
2404         return 0;
2405 }
2406
2407 static u64 rt61pci_get_tsf(struct ieee80211_hw *hw)
2408 {
2409         struct rt2x00_dev *rt2x00dev = hw->priv;
2410         u64 tsf;
2411         u32 reg;
2412
2413         rt2x00pci_register_read(rt2x00dev, TXRX_CSR13, &reg);
2414         tsf = (u64) rt2x00_get_field32(reg, TXRX_CSR13_HIGH_TSFTIMER) << 32;
2415         rt2x00pci_register_read(rt2x00dev, TXRX_CSR12, &reg);
2416         tsf |= rt2x00_get_field32(reg, TXRX_CSR12_LOW_TSFTIMER);
2417
2418         return tsf;
2419 }
2420
2421 static void rt61pci_reset_tsf(struct ieee80211_hw *hw)
2422 {
2423         struct rt2x00_dev *rt2x00dev = hw->priv;
2424
2425         rt2x00pci_register_write(rt2x00dev, TXRX_CSR12, 0);
2426         rt2x00pci_register_write(rt2x00dev, TXRX_CSR13, 0);
2427 }
2428
2429 static int rt61pci_beacon_update(struct ieee80211_hw *hw, struct sk_buff *skb,
2430                           struct ieee80211_tx_control *control)
2431 {
2432         struct rt2x00_dev *rt2x00dev = hw->priv;
2433
2434         /*
2435          * Just in case the ieee80211 doesn't set this,
2436          * but we need this queue set for the descriptor
2437          * initialization.
2438          */
2439         control->queue = IEEE80211_TX_QUEUE_BEACON;
2440
2441         /*
2442          * We need to append the descriptor in front of the
2443          * beacon frame.
2444          */
2445         if (skb_headroom(skb) < TXD_DESC_SIZE) {
2446                 if (pskb_expand_head(skb, TXD_DESC_SIZE, 0, GFP_ATOMIC)) {
2447                         dev_kfree_skb(skb);
2448                         return -ENOMEM;
2449                 }
2450         }
2451
2452         /*
2453          * First we create the beacon.
2454          */
2455         skb_push(skb, TXD_DESC_SIZE);
2456         memset(skb->data, 0, TXD_DESC_SIZE);
2457
2458         rt2x00lib_write_tx_desc(rt2x00dev, (struct data_desc *)skb->data,
2459                                 (struct ieee80211_hdr *)(skb->data +
2460                                                          TXD_DESC_SIZE),
2461                                 skb->len - TXD_DESC_SIZE, control);
2462
2463         /*
2464          * Write entire beacon with descriptor to register,
2465          * and kick the beacon generator.
2466          */
2467         rt2x00pci_register_multiwrite(rt2x00dev, HW_BEACON_BASE0,
2468                                       skb->data, skb->len);
2469         rt61pci_kick_tx_queue(rt2x00dev, IEEE80211_TX_QUEUE_BEACON);
2470
2471         return 0;
2472 }
2473
2474 static const struct ieee80211_ops rt61pci_mac80211_ops = {
2475         .tx                     = rt2x00mac_tx,
2476         .start                  = rt2x00mac_start,
2477         .stop                   = rt2x00mac_stop,
2478         .add_interface          = rt2x00mac_add_interface,
2479         .remove_interface       = rt2x00mac_remove_interface,
2480         .config                 = rt2x00mac_config,
2481         .config_interface       = rt2x00mac_config_interface,
2482         .configure_filter       = rt61pci_configure_filter,
2483         .get_stats              = rt2x00mac_get_stats,
2484         .set_retry_limit        = rt61pci_set_retry_limit,
2485         .erp_ie_changed         = rt2x00mac_erp_ie_changed,
2486         .conf_tx                = rt2x00mac_conf_tx,
2487         .get_tx_stats           = rt2x00mac_get_tx_stats,
2488         .get_tsf                = rt61pci_get_tsf,
2489         .reset_tsf              = rt61pci_reset_tsf,
2490         .beacon_update          = rt61pci_beacon_update,
2491 };
2492
2493 static const struct rt2x00lib_ops rt61pci_rt2x00_ops = {
2494         .irq_handler            = rt61pci_interrupt,
2495         .probe_hw               = rt61pci_probe_hw,
2496         .get_firmware_name      = rt61pci_get_firmware_name,
2497         .load_firmware          = rt61pci_load_firmware,
2498         .initialize             = rt2x00pci_initialize,
2499         .uninitialize           = rt2x00pci_uninitialize,
2500         .set_device_state       = rt61pci_set_device_state,
2501         .rfkill_poll            = rt61pci_rfkill_poll,
2502         .link_stats             = rt61pci_link_stats,
2503         .reset_tuner            = rt61pci_reset_tuner,
2504         .link_tuner             = rt61pci_link_tuner,
2505         .write_tx_desc          = rt61pci_write_tx_desc,
2506         .write_tx_data          = rt2x00pci_write_tx_data,
2507         .kick_tx_queue          = rt61pci_kick_tx_queue,
2508         .fill_rxdone            = rt61pci_fill_rxdone,
2509         .config_mac_addr        = rt61pci_config_mac_addr,
2510         .config_bssid           = rt61pci_config_bssid,
2511         .config_type            = rt61pci_config_type,
2512         .config_preamble        = rt61pci_config_preamble,
2513         .config                 = rt61pci_config,
2514 };
2515
2516 static const struct rt2x00_ops rt61pci_ops = {
2517         .name           = DRV_NAME,
2518         .rxd_size       = RXD_DESC_SIZE,
2519         .txd_size       = TXD_DESC_SIZE,
2520         .eeprom_size    = EEPROM_SIZE,
2521         .rf_size        = RF_SIZE,
2522         .lib            = &rt61pci_rt2x00_ops,
2523         .hw             = &rt61pci_mac80211_ops,
2524 #ifdef CONFIG_RT2X00_LIB_DEBUGFS
2525         .debugfs        = &rt61pci_rt2x00debug,
2526 #endif /* CONFIG_RT2X00_LIB_DEBUGFS */
2527 };
2528
2529 /*
2530  * RT61pci module information.
2531  */
2532 static struct pci_device_id rt61pci_device_table[] = {
2533         /* RT2561s */
2534         { PCI_DEVICE(0x1814, 0x0301), PCI_DEVICE_DATA(&rt61pci_ops) },
2535         /* RT2561 v2 */
2536         { PCI_DEVICE(0x1814, 0x0302), PCI_DEVICE_DATA(&rt61pci_ops) },
2537         /* RT2661 */
2538         { PCI_DEVICE(0x1814, 0x0401), PCI_DEVICE_DATA(&rt61pci_ops) },
2539         { 0, }
2540 };
2541
2542 MODULE_AUTHOR(DRV_PROJECT);
2543 MODULE_VERSION(DRV_VERSION);
2544 MODULE_DESCRIPTION("Ralink RT61 PCI & PCMCIA Wireless LAN driver.");
2545 MODULE_SUPPORTED_DEVICE("Ralink RT2561, RT2561s & RT2661 "
2546                         "PCI & PCMCIA chipset based cards");
2547 MODULE_DEVICE_TABLE(pci, rt61pci_device_table);
2548 MODULE_FIRMWARE(FIRMWARE_RT2561);
2549 MODULE_FIRMWARE(FIRMWARE_RT2561s);
2550 MODULE_FIRMWARE(FIRMWARE_RT2661);
2551 MODULE_LICENSE("GPL");
2552
2553 static struct pci_driver rt61pci_driver = {
2554         .name           = DRV_NAME,
2555         .id_table       = rt61pci_device_table,
2556         .probe          = rt2x00pci_probe,
2557         .remove         = __devexit_p(rt2x00pci_remove),
2558         .suspend        = rt2x00pci_suspend,
2559         .resume         = rt2x00pci_resume,
2560 };
2561
2562 static int __init rt61pci_init(void)
2563 {
2564         return pci_register_driver(&rt61pci_driver);
2565 }
2566
2567 static void __exit rt61pci_exit(void)
2568 {
2569         pci_unregister_driver(&rt61pci_driver);
2570 }
2571
2572 module_init(rt61pci_init);
2573 module_exit(rt61pci_exit);