drivers/pci/host/pci-mvebu.c

   1 /*
   2  * PCIe driver for Marvell Armada 370 and Armada XP SoCs
   3  *
   4  * This file is licensed under the terms of the GNU General Public
   5  * License version 2.  This program is licensed "as is" without any
   6  * warranty of any kind, whether express or implied.
   7  */
   8
   9 #include <linux/kernel.h>
  10 #include <linux/pci.h>
  11 #include <linux/clk.h>
  12 #include <linux/module.h>
  13 #include <linux/mbus.h>
  14 #include <linux/slab.h>
  15 #include <linux/platform_device.h>
  16 #include <linux/of_address.h>
  17 #include <linux/of_pci.h>
  18 #include <linux/of_irq.h>
  19 #include <linux/of_platform.h>
  20
  21 /*
  22  * PCIe unit register offsets.
  23  */
  24 #define PCIE_DEV_ID_OFF         0x0000
  25 #define PCIE_CMD_OFF            0x0004
  26 #define PCIE_DEV_REV_OFF        0x0008
  27 #define PCIE_BAR_LO_OFF(n)      (0x0010 + ((n) << 3))
  28 #define PCIE_BAR_HI_OFF(n)      (0x0014 + ((n) << 3))
  29 #define PCIE_HEADER_LOG_4_OFF   0x0128
  30 #define PCIE_BAR_CTRL_OFF(n)    (0x1804 + (((n) - 1) * 4))
  31 #define PCIE_WIN04_CTRL_OFF(n)  (0x1820 + ((n) << 4))
  32 #define PCIE_WIN04_BASE_OFF(n)  (0x1824 + ((n) << 4))
  33 #define PCIE_WIN04_REMAP_OFF(n) (0x182c + ((n) << 4))
  34 #define PCIE_WIN5_CTRL_OFF      0x1880
  35 #define PCIE_WIN5_BASE_OFF      0x1884
  36 #define PCIE_WIN5_REMAP_OFF     0x188c
  37 #define PCIE_CONF_ADDR_OFF      0x18f8
  38 #define  PCIE_CONF_ADDR_EN              0x80000000
  39 #define  PCIE_CONF_REG(r)               ((((r) & 0xf00) << 16) | ((r) & 0xfc))
  40 #define  PCIE_CONF_BUS(b)               (((b) & 0xff) << 16)
  41 #define  PCIE_CONF_DEV(d)               (((d) & 0x1f) << 11)
  42 #define  PCIE_CONF_FUNC(f)              (((f) & 0x7) << 8)
  43 #define  PCIE_CONF_ADDR(bus, devfn, where) \
  44         (PCIE_CONF_BUS(bus) | PCIE_CONF_DEV(PCI_SLOT(devfn))    | \
  45          PCIE_CONF_FUNC(PCI_FUNC(devfn)) | PCIE_CONF_REG(where) | \
  46          PCIE_CONF_ADDR_EN)
  47 #define PCIE_CONF_DATA_OFF      0x18fc
  48 #define PCIE_MASK_OFF           0x1910
  49 #define  PCIE_MASK_ENABLE_INTS          0x0f000000
  50 #define PCIE_CTRL_OFF           0x1a00
  51 #define  PCIE_CTRL_X1_MODE              0x0001
  52 #define PCIE_STAT_OFF           0x1a04
  53 #define  PCIE_STAT_BUS                  0xff00
  54 #define  PCIE_STAT_DEV                  0x1f0000
  55 #define  PCIE_STAT_LINK_DOWN            BIT(0)
  56 #define PCIE_DEBUG_CTRL         0x1a60
  57 #define  PCIE_DEBUG_SOFT_RESET          BIT(20)
  58
  59 /*
  60  * This product ID is registered by Marvell, and used when the Marvell
  61  * SoC is not the root complex, but an endpoint on the PCIe bus. It is
  62  * therefore safe to re-use this PCI ID for our emulated PCI-to-PCI
  63  * bridge.
  64  */
  65 #define MARVELL_EMULATED_PCI_PCI_BRIDGE_ID 0x7846
  66
  67 /* PCI configuration space of a PCI-to-PCI bridge */
  68 struct mvebu_sw_pci_bridge {
  69         u16 vendor;
  70         u16 device;
  71         u16 command;
  72         u16 class;
  73         u8 interface;
  74         u8 revision;
  75         u8 bist;
  76         u8 header_type;
  77         u8 latency_timer;
  78         u8 cache_line_size;
  79         u32 bar[2];
  80         u8 primary_bus;
  81         u8 secondary_bus;
  82         u8 subordinate_bus;
  83         u8 secondary_latency_timer;
  84         u8 iobase;
  85         u8 iolimit;
  86         u16 secondary_status;
  87         u16 membase;
  88         u16 memlimit;
  89         u16 prefmembase;
  90         u16 prefmemlimit;
  91         u32 prefbaseupper;
  92         u32 preflimitupper;
  93         u16 iobaseupper;
  94         u16 iolimitupper;
  95         u8 cappointer;
  96         u8 reserved1;
  97         u16 reserved2;
  98         u32 romaddr;
  99         u8 intline;
 100         u8 intpin;
 101         u16 bridgectrl;
 102 };
 103
 104 struct mvebu_pcie_port;
 105
 106 /* Structure representing all PCIe interfaces */
 107 struct mvebu_pcie {
 108         struct platform_device *pdev;
 109         struct mvebu_pcie_port *ports;
 110         struct resource io;
 111         struct resource realio;
 112         struct resource mem;
 113         struct resource busn;
 114         int nports;
 115 };
 116
 117 /* Structure representing one PCIe interface */
 118 struct mvebu_pcie_port {
 119         char *name;
 120         void __iomem *base;
 121         spinlock_t conf_lock;
 122         int haslink;
 123         u32 port;
 124         u32 lane;
 125         int devfn;
 126         unsigned int mem_target;
 127         unsigned int mem_attr;
 128         unsigned int io_target;
 129         unsigned int io_attr;
 130         struct clk *clk;
 131         struct mvebu_sw_pci_bridge bridge;
 132         struct device_node *dn;
 133         struct mvebu_pcie *pcie;
 134         phys_addr_t memwin_base;
 135         size_t memwin_size;
 136         phys_addr_t iowin_base;
 137         size_t iowin_size;
 138 };
 139
 140 static bool mvebu_pcie_link_up(struct mvebu_pcie_port *port)
 141 {
 142         return !(readl(port->base + PCIE_STAT_OFF) & PCIE_STAT_LINK_DOWN);
 143 }
 144
 145 static void mvebu_pcie_set_local_bus_nr(struct mvebu_pcie_port *port, int nr)
 146 {
 147         u32 stat;
 148
 149         stat = readl(port->base + PCIE_STAT_OFF);
 150         stat &= ~PCIE_STAT_BUS;
 151         stat |= nr << 8;
 152         writel(stat, port->base + PCIE_STAT_OFF);
 153 }
 154
 155 static void mvebu_pcie_set_local_dev_nr(struct mvebu_pcie_port *port, int nr)
 156 {
 157         u32 stat;
 158
 159         stat = readl(port->base + PCIE_STAT_OFF);
 160         stat &= ~PCIE_STAT_DEV;
 161         stat |= nr << 16;
 162         writel(stat, port->base + PCIE_STAT_OFF);
 163 }
 164
 165 /*
 166  * Setup PCIE BARs and Address Decode Wins:
 167  * BAR[0,2] -> disabled, BAR[1] -> covers all DRAM banks
 168  * WIN[0-3] -> DRAM bank[0-3]
 169  */
 170 static void __init mvebu_pcie_setup_wins(struct mvebu_pcie_port *port)
 171 {
 172         const struct mbus_dram_target_info *dram;
 173         u32 size;
 174         int i;
 175
 176         dram = mv_mbus_dram_info();
 177
 178         /* First, disable and clear BARs and windows. */
 179         for (i = 1; i < 3; i++) {
 180                 writel(0, port->base + PCIE_BAR_CTRL_OFF(i));
 181                 writel(0, port->base + PCIE_BAR_LO_OFF(i));
 182                 writel(0, port->base + PCIE_BAR_HI_OFF(i));
 183         }
 184
 185         for (i = 0; i < 5; i++) {
 186                 writel(0, port->base + PCIE_WIN04_CTRL_OFF(i));
 187                 writel(0, port->base + PCIE_WIN04_BASE_OFF(i));
 188                 writel(0, port->base + PCIE_WIN04_REMAP_OFF(i));
 189         }
 190
 191         writel(0, port->base + PCIE_WIN5_CTRL_OFF);
 192         writel(0, port->base + PCIE_WIN5_BASE_OFF);
 193         writel(0, port->base + PCIE_WIN5_REMAP_OFF);
 194
 195         /* Setup windows for DDR banks.  Count total DDR size on the fly. */
 196         size = 0;
 197         for (i = 0; i < dram->num_cs; i++) {
 198                 const struct mbus_dram_window *cs = dram->cs + i;
 199
 200                 writel(cs->base & 0xffff0000,
 201                        port->base + PCIE_WIN04_BASE_OFF(i));
 202                 writel(0, port->base + PCIE_WIN04_REMAP_OFF(i));
 203                 writel(((cs->size - 1) & 0xffff0000) |
 204                         (cs->mbus_attr << 8) |
 205                         (dram->mbus_dram_target_id << 4) | 1,
 206                        port->base + PCIE_WIN04_CTRL_OFF(i));
 207
 208                 size += cs->size;
 209         }
 210
 211         /* Round up 'size' to the nearest power of two. */
 212         if ((size & (size - 1)) != 0)
 213                 size = 1 << fls(size);
 214
 215         /* Setup BAR[1] to all DRAM banks. */
 216         writel(dram->cs[0].base, port->base + PCIE_BAR_LO_OFF(1));
 217         writel(0, port->base + PCIE_BAR_HI_OFF(1));
 218         writel(((size - 1) & 0xffff0000) | 1,
 219                port->base + PCIE_BAR_CTRL_OFF(1));
 220 }
 221
 222 static void __init mvebu_pcie_setup_hw(struct mvebu_pcie_port *port)
 223 {
 224         u16 cmd;
 225         u32 mask;
 226
 227         /* Point PCIe unit MBUS decode windows to DRAM space. */
 228         mvebu_pcie_setup_wins(port);
 229
 230         /* Master + slave enable. */
 231         cmd = readw(port->base + PCIE_CMD_OFF);
 232         cmd |= PCI_COMMAND_IO;
 233         cmd |= PCI_COMMAND_MEMORY;
 234         cmd |= PCI_COMMAND_MASTER;
 235         writew(cmd, port->base + PCIE_CMD_OFF);
 236
 237         /* Enable interrupt lines A-D. */
 238         mask = readl(port->base + PCIE_MASK_OFF);
 239         mask |= PCIE_MASK_ENABLE_INTS;
 240         writel(mask, port->base + PCIE_MASK_OFF);
 241 }
 242
 243 static int mvebu_pcie_hw_rd_conf(struct mvebu_pcie_port *port,
 244                                  struct pci_bus *bus,
 245                                  u32 devfn, int where, int size, u32 *val)
 246 {
 247         writel(PCIE_CONF_ADDR(bus->number, devfn, where),
 248                port->base + PCIE_CONF_ADDR_OFF);
 249
 250         *val = readl(port->base + PCIE_CONF_DATA_OFF);
 251
 252         if (size == 1)
 253                 *val = (*val >> (8 * (where & 3))) & 0xff;
 254         else if (size == 2)
 255                 *val = (*val >> (8 * (where & 3))) & 0xffff;
 256
 257         return PCIBIOS_SUCCESSFUL;
 258 }
 259
 260 static int mvebu_pcie_hw_wr_conf(struct mvebu_pcie_port *port,
 261                                  struct pci_bus *bus,
 262                                  u32 devfn, int where, int size, u32 val)
 263 {
 264         int ret = PCIBIOS_SUCCESSFUL;
 265
 266         writel(PCIE_CONF_ADDR(bus->number, devfn, where),
 267                port->base + PCIE_CONF_ADDR_OFF);
 268
 269         if (size == 4)
 270                 writel(val, port->base + PCIE_CONF_DATA_OFF);
 271         else if (size == 2)
 272                 writew(val, port->base + PCIE_CONF_DATA_OFF + (where & 3));
 273         else if (size == 1)
 274                 writeb(val, port->base + PCIE_CONF_DATA_OFF + (where & 3));
 275         else
 276                 ret = PCIBIOS_BAD_REGISTER_NUMBER;
 277
 278         return ret;
 279 }
 280
 281 static void mvebu_pcie_handle_iobase_change(struct mvebu_pcie_port *port)
 282 {
 283         phys_addr_t iobase;
 284
 285         /* Are the new iobase/iolimit values invalid? */
 286         if (port->bridge.iolimit < port->bridge.iobase ||
 287             port->bridge.iolimitupper < port->bridge.iobaseupper) {
 288
 289                 /* If a window was configured, remove it */
 290                 if (port->iowin_base) {
 291                         mvebu_mbus_del_window(port->iowin_base,
 292                                               port->iowin_size);
 293                         port->iowin_base = 0;
 294                         port->iowin_size = 0;
 295                 }
 296
 297                 return;
 298         }
 299
 300         /*
 301          * We read the PCI-to-PCI bridge emulated registers, and
 302          * calculate the base address and size of the address decoding
 303          * window to setup, according to the PCI-to-PCI bridge
 304          * specifications. iobase is the bus address, port->iowin_base
 305          * is the CPU address.
 306          */
 307         iobase = ((port->bridge.iobase & 0xF0) << 8) |
 308                 (port->bridge.iobaseupper << 16);
 309         port->iowin_base = port->pcie->io.start + iobase;
 310         port->iowin_size = ((0xFFF | ((port->bridge.iolimit & 0xF0) << 8) |
 311                             (port->bridge.iolimitupper << 16)) -
 312                             iobase);
 313
 314         mvebu_mbus_add_window_remap_by_id(port->io_target, port->io_attr,
 315                                           port->iowin_base, port->iowin_size,
 316                                           iobase);
 317
 318         pci_ioremap_io(iobase, port->iowin_base);
 319 }
 320
 321 static void mvebu_pcie_handle_membase_change(struct mvebu_pcie_port *port)
 322 {
 323         /* Are the new membase/memlimit values invalid? */
 324         if (port->bridge.memlimit < port->bridge.membase) {
 325
 326                 /* If a window was configured, remove it */
 327                 if (port->memwin_base) {
 328                         mvebu_mbus_del_window(port->memwin_base,
 329                                               port->memwin_size);
 330                         port->memwin_base = 0;
 331                         port->memwin_size = 0;
 332                 }
 333
 334                 return;
 335         }
 336
 337         /*
 338          * We read the PCI-to-PCI bridge emulated registers, and
 339          * calculate the base address and size of the address decoding
 340          * window to setup, according to the PCI-to-PCI bridge
 341          * specifications.
 342          */
 343         port->memwin_base  = ((port->bridge.membase & 0xFFF0) << 16);
 344         port->memwin_size  =
 345                 (((port->bridge.memlimit & 0xFFF0) << 16) | 0xFFFFF) -
 346                 port->memwin_base;
 347
 348         mvebu_mbus_add_window_by_id(port->mem_target, port->mem_attr,
 349                                     port->memwin_base, port->memwin_size);
 350 }
 351
 352 /*
 353  * Initialize the configuration space of the PCI-to-PCI bridge
 354  * associated with the given PCIe interface.
 355  */
 356 static void mvebu_sw_pci_bridge_init(struct mvebu_pcie_port *port)
 357 {
 358         struct mvebu_sw_pci_bridge *bridge = &port->bridge;
 359
 360         memset(bridge, 0, sizeof(struct mvebu_sw_pci_bridge));
 361
 362         bridge->class = PCI_CLASS_BRIDGE_PCI;
 363         bridge->vendor = PCI_VENDOR_ID_MARVELL;
 364         bridge->device = MARVELL_EMULATED_PCI_PCI_BRIDGE_ID;
 365         bridge->header_type = PCI_HEADER_TYPE_BRIDGE;
 366         bridge->cache_line_size = 0x10;
 367
 368         /* We support 32 bits I/O addressing */
 369         bridge->iobase = PCI_IO_RANGE_TYPE_32;
 370         bridge->iolimit = PCI_IO_RANGE_TYPE_32;
 371 }
 372
 373 /*
 374  * Read the configuration space of the PCI-to-PCI bridge associated to
 375  * the given PCIe interface.
 376  */
 377 static int mvebu_sw_pci_bridge_read(struct mvebu_pcie_port *port,
 378                                   unsigned int where, int size, u32 *value)
 379 {
 380         struct mvebu_sw_pci_bridge *bridge = &port->bridge;
 381
 382         switch (where & ~3) {
 383         case PCI_VENDOR_ID:
 384                 *value = bridge->device << 16 | bridge->vendor;
 385                 break;
 386
 387         case PCI_COMMAND:
 388                 *value = bridge->command;
 389                 break;
 390
 391         case PCI_CLASS_REVISION:
 392                 *value = bridge->class << 16 | bridge->interface << 8 |
 393                          bridge->revision;
 394                 break;
 395
 396         case PCI_CACHE_LINE_SIZE:
 397                 *value = bridge->bist << 24 | bridge->header_type << 16 |
 398                          bridge->latency_timer << 8 | bridge->cache_line_size;
 399                 break;
 400
 401         case PCI_BASE_ADDRESS_0 ... PCI_BASE_ADDRESS_1:
 402                 *value = bridge->bar[((where & ~3) - PCI_BASE_ADDRESS_0) / 4];
 403                 break;
 404
 405         case PCI_PRIMARY_BUS:
 406                 *value = (bridge->secondary_latency_timer << 24 |
 407                           bridge->subordinate_bus         << 16 |
 408                           bridge->secondary_bus           <<  8 |
 409                           bridge->primary_bus);
 410                 break;
 411
 412         case PCI_IO_BASE:
 413                 *value = (bridge->secondary_status << 16 |
 414                           bridge->iolimit          <<  8 |
 415                           bridge->iobase);
 416                 break;
 417
 418         case PCI_MEMORY_BASE:
 419                 *value = (bridge->memlimit << 16 | bridge->membase);
 420                 break;
 421
 422         case PCI_PREF_MEMORY_BASE:
 423                 *value = (bridge->prefmemlimit << 16 | bridge->prefmembase);
 424                 break;
 425
 426         case PCI_PREF_BASE_UPPER32:
 427                 *value = bridge->prefbaseupper;
 428                 break;
 429
 430         case PCI_PREF_LIMIT_UPPER32:
 431                 *value = bridge->preflimitupper;
 432                 break;
 433
 434         case PCI_IO_BASE_UPPER16:
 435                 *value = (bridge->iolimitupper << 16 | bridge->iobaseupper);
 436                 break;
 437
 438         case PCI_ROM_ADDRESS1:
 439                 *value = 0;
 440                 break;
 441
 442         default:
 443                 *value = 0xffffffff;
 444                 return PCIBIOS_BAD_REGISTER_NUMBER;
 445         }
 446
 447         if (size == 2)
 448                 *value = (*value >> (8 * (where & 3))) & 0xffff;
 449         else if (size == 1)
 450                 *value = (*value >> (8 * (where & 3))) & 0xff;
 451
 452         return PCIBIOS_SUCCESSFUL;
 453 }
 454
 455 /* Write to the PCI-to-PCI bridge configuration space */
 456 static int mvebu_sw_pci_bridge_write(struct mvebu_pcie_port *port,
 457                                      unsigned int where, int size, u32 value)
 458 {
 459         struct mvebu_sw_pci_bridge *bridge = &port->bridge;
 460         u32 mask, reg;
 461         int err;
 462
 463         if (size == 4)
 464                 mask = 0x0;
 465         else if (size == 2)
 466                 mask = ~(0xffff << ((where & 3) * 8));
 467         else if (size == 1)
 468                 mask = ~(0xff << ((where & 3) * 8));
 469         else
 470                 return PCIBIOS_BAD_REGISTER_NUMBER;
 471
 472         err = mvebu_sw_pci_bridge_read(port, where & ~3, 4, &reg);
 473         if (err)
 474                 return err;
 475
 476         value = (reg & mask) | value << ((where & 3) * 8);
 477
 478         switch (where & ~3) {
 479         case PCI_COMMAND:
 480                 bridge->command = value & 0xffff;
 481                 break;
 482
 483         case PCI_BASE_ADDRESS_0 ... PCI_BASE_ADDRESS_1:
 484                 bridge->bar[((where & ~3) - PCI_BASE_ADDRESS_0) / 4] = value;
 485                 break;
 486
 487         case PCI_IO_BASE:
 488                 /*
 489                  * We also keep bit 1 set, it is a read-only bit that
 490                  * indicates we support 32 bits addressing for the
 491                  * I/O
 492                  */
 493                 bridge->iobase = (value & 0xff) | PCI_IO_RANGE_TYPE_32;
 494                 bridge->iolimit = ((value >> 8) & 0xff) | PCI_IO_RANGE_TYPE_32;
 495                 bridge->secondary_status = value >> 16;
 496                 mvebu_pcie_handle_iobase_change(port);
 497                 break;
 498
 499         case PCI_MEMORY_BASE:
 500                 bridge->membase = value & 0xffff;
 501                 bridge->memlimit = value >> 16;
 502                 mvebu_pcie_handle_membase_change(port);
 503                 break;
 504
 505         case PCI_PREF_MEMORY_BASE:
 506                 bridge->prefmembase = value & 0xffff;
 507                 bridge->prefmemlimit = value >> 16;
 508                 break;
 509
 510         case PCI_PREF_BASE_UPPER32:
 511                 bridge->prefbaseupper = value;
 512                 break;
 513
 514         case PCI_PREF_LIMIT_UPPER32:
 515                 bridge->preflimitupper = value;
 516                 break;
 517
 518         case PCI_IO_BASE_UPPER16:
 519                 bridge->iobaseupper = value & 0xffff;
 520                 bridge->iolimitupper = value >> 16;
 521                 mvebu_pcie_handle_iobase_change(port);
 522                 break;
 523
 524         case PCI_PRIMARY_BUS:
 525                 bridge->primary_bus             = value & 0xff;
 526                 bridge->secondary_bus           = (value >> 8) & 0xff;
 527                 bridge->subordinate_bus         = (value >> 16) & 0xff;
 528                 bridge->secondary_latency_timer = (value >> 24) & 0xff;
 529                 mvebu_pcie_set_local_bus_nr(port, bridge->secondary_bus);
 530                 break;
 531
 532         default:
 533                 break;
 534         }
 535
 536         return PCIBIOS_SUCCESSFUL;
 537 }
 538
 539 static inline struct mvebu_pcie *sys_to_pcie(struct pci_sys_data *sys)
 540 {
 541         return sys->private_data;
 542 }
 543
 544 static struct mvebu_pcie_port *
 545 mvebu_pcie_find_port(struct mvebu_pcie *pcie, struct pci_bus *bus,
 546                      int devfn)
 547 {
 548         int i;
 549
 550         for (i = 0; i < pcie->nports; i++) {
 551                 struct mvebu_pcie_port *port = &pcie->ports[i];
 552                 if (bus->number == 0 && port->devfn == devfn)
 553                         return port;
 554                 if (bus->number != 0 &&
 555                     bus->number >= port->bridge.secondary_bus &&
 556                     bus->number <= port->bridge.subordinate_bus)
 557                         return port;
 558         }
 559
 560         return NULL;
 561 }
 562
 563 /* PCI configuration space write function */
 564 static int mvebu_pcie_wr_conf(struct pci_bus *bus, u32 devfn,
 565                               int where, int size, u32 val)
 566 {
 567         struct mvebu_pcie *pcie = sys_to_pcie(bus->sysdata);
 568         struct mvebu_pcie_port *port;
 569         unsigned long flags;
 570         int ret;
 571
 572         port = mvebu_pcie_find_port(pcie, bus, devfn);
 573         if (!port)
 574                 return PCIBIOS_DEVICE_NOT_FOUND;
 575
 576         /* Access the emulated PCI-to-PCI bridge */
 577         if (bus->number == 0)
 578                 return mvebu_sw_pci_bridge_write(port, where, size, val);
 579
 580         if (!port->haslink)
 581                 return PCIBIOS_DEVICE_NOT_FOUND;
 582
 583         /*
 584          * On the secondary bus, we don't want to expose any other
 585          * device than the device physically connected in the PCIe
 586          * slot, visible in slot 0. In slot 1, there's a special
 587          * Marvell device that only makes sense when the Armada is
 588          * used as a PCIe endpoint.
 589          */
 590         if (bus->number == port->bridge.secondary_bus &&
 591             PCI_SLOT(devfn) != 0)
 592                 return PCIBIOS_DEVICE_NOT_FOUND;
 593
 594         /* Access the real PCIe interface */
 595         spin_lock_irqsave(&port->conf_lock, flags);
 596         ret = mvebu_pcie_hw_wr_conf(port, bus, devfn,
 597                                     where, size, val);
 598         spin_unlock_irqrestore(&port->conf_lock, flags);
 599
 600         return ret;
 601 }
 602
 603 /* PCI configuration space read function */
 604 static int mvebu_pcie_rd_conf(struct pci_bus *bus, u32 devfn, int where,
 605                               int size, u32 *val)
 606 {
 607         struct mvebu_pcie *pcie = sys_to_pcie(bus->sysdata);
 608         struct mvebu_pcie_port *port;
 609         unsigned long flags;
 610         int ret;
 611
 612         port = mvebu_pcie_find_port(pcie, bus, devfn);
 613         if (!port) {
 614                 *val = 0xffffffff;
 615                 return PCIBIOS_DEVICE_NOT_FOUND;
 616         }
 617
 618         /* Access the emulated PCI-to-PCI bridge */
 619         if (bus->number == 0)
 620                 return mvebu_sw_pci_bridge_read(port, where, size, val);
 621
 622         if (!port->haslink) {
 623                 *val = 0xffffffff;
 624                 return PCIBIOS_DEVICE_NOT_FOUND;
 625         }
 626
 627         /*
 628          * On the secondary bus, we don't want to expose any other
 629          * device than the device physically connected in the PCIe
 630          * slot, visible in slot 0. In slot 1, there's a special
 631          * Marvell device that only makes sense when the Armada is
 632          * used as a PCIe endpoint.
 633          */
 634         if (bus->number == port->bridge.secondary_bus &&
 635             PCI_SLOT(devfn) != 0) {
 636                 *val = 0xffffffff;
 637                 return PCIBIOS_DEVICE_NOT_FOUND;
 638         }
 639
 640         /* Access the real PCIe interface */
 641         spin_lock_irqsave(&port->conf_lock, flags);
 642         ret = mvebu_pcie_hw_rd_conf(port, bus, devfn,
 643                                     where, size, val);
 644         spin_unlock_irqrestore(&port->conf_lock, flags);
 645
 646         return ret;
 647 }
 648
 649 static struct pci_ops mvebu_pcie_ops = {
 650         .read = mvebu_pcie_rd_conf,
 651         .write = mvebu_pcie_wr_conf,
 652 };
 653
 654 static int __init mvebu_pcie_setup(int nr, struct pci_sys_data *sys)
 655 {
 656         struct mvebu_pcie *pcie = sys_to_pcie(sys);
 657         int i;
 658
 659         pci_add_resource_offset(&sys->resources, &pcie->realio, sys->io_offset);
 660         pci_add_resource_offset(&sys->resources, &pcie->mem, sys->mem_offset);
 661         pci_add_resource(&sys->resources, &pcie->busn);
 662
 663         for (i = 0; i < pcie->nports; i++) {
 664                 struct mvebu_pcie_port *port = &pcie->ports[i];
 665                 mvebu_pcie_setup_hw(port);
 666         }
 667
 668         return 1;
 669 }
 670
 671 static int __init mvebu_pcie_map_irq(const struct pci_dev *dev, u8 slot, u8 pin)
 672 {
 673         struct of_irq oirq;
 674         int ret;
 675
 676         ret = of_irq_map_pci(dev, &oirq);
 677         if (ret)
 678                 return ret;
 679
 680         return irq_create_of_mapping(oirq.controller, oirq.specifier,
 681                                      oirq.size);
 682 }
 683
 684 static struct pci_bus *mvebu_pcie_scan_bus(int nr, struct pci_sys_data *sys)
 685 {
 686         struct mvebu_pcie *pcie = sys_to_pcie(sys);
 687         struct pci_bus *bus;
 688
 689         bus = pci_create_root_bus(&pcie->pdev->dev, sys->busnr,
 690                                   &mvebu_pcie_ops, sys, &sys->resources);
 691         if (!bus)
 692                 return NULL;
 693
 694         pci_scan_child_bus(bus);
 695
 696         return bus;
 697 }
 698
 699 resource_size_t mvebu_pcie_align_resource(struct pci_dev *dev,
 700                                           const struct resource *res,
 701                                           resource_size_t start,
 702                                           resource_size_t size,
 703                                           resource_size_t align)
 704 {
 705         if (dev->bus->number != 0)
 706                 return start;
 707
 708         /*
 709          * On the PCI-to-PCI bridge side, the I/O windows must have at
 710          * least a 64 KB size and be aligned on their size, and the
 711          * memory windows must have at least a 1 MB size and be
 712          * aligned on their size
 713          */
 714         if (res->flags & IORESOURCE_IO)
 715                 return round_up(start, max((resource_size_t)SZ_64K, size));
 716         else if (res->flags & IORESOURCE_MEM)
 717                 return round_up(start, max((resource_size_t)SZ_1M, size));
 718         else
 719                 return start;
 720 }
 721
 722 static void __init mvebu_pcie_enable(struct mvebu_pcie *pcie)
 723 {
 724         struct hw_pci hw;
 725
 726         memset(&hw, 0, sizeof(hw));
 727
 728         hw.nr_controllers = 1;
 729         hw.private_data   = (void **)&pcie;
 730         hw.setup          = mvebu_pcie_setup;
 731         hw.scan           = mvebu_pcie_scan_bus;
 732         hw.map_irq        = mvebu_pcie_map_irq;
 733         hw.ops            = &mvebu_pcie_ops;
 734         hw.align_resource = mvebu_pcie_align_resource;
 735
 736         pci_common_init(&hw);
 737 }
 738
 739 /*
 740  * Looks up the list of register addresses encoded into the reg =
 741  * <...> property for one that matches the given port/lane. Once
 742  * found, maps it.
 743  */
 744 static void __iomem * __init
 745 mvebu_pcie_map_registers(struct platform_device *pdev,
 746                          struct device_node *np,
 747                          struct mvebu_pcie_port *port)
 748 {
 749         struct resource regs;
 750         int ret = 0;
 751
 752         ret = of_address_to_resource(np, 0, &regs);
 753         if (ret)
 754                 return NULL;
 755
 756         return devm_request_and_ioremap(&pdev->dev, &regs);
 757 }
 758
 759 #define DT_FLAGS_TO_TYPE(flags)       (((flags) >> 24) & 0x03)
 760 #define    DT_TYPE_IO                 0x1
 761 #define    DT_TYPE_MEM32              0x2
 762 #define DT_CPUADDR_TO_TARGET(cpuaddr) (((cpuaddr) >> 56) & 0xFF)
 763 #define DT_CPUADDR_TO_ATTR(cpuaddr)   (((cpuaddr) >> 48) & 0xFF)
 764
 765 static int mvebu_get_tgt_attr(struct device_node *np, int devfn,
 766                               unsigned long type, int *tgt, int *attr)
 767 {
 768         const int na = 3, ns = 2;
 769         const __be32 *range;
 770         int rlen, nranges, rangesz, pna, i;
 771
 772         range = of_get_property(np, "ranges", &rlen);
 773         if (!range)
 774                 return -EINVAL;
 775
 776         pna = of_n_addr_cells(np);
 777         rangesz = pna + na + ns;
 778         nranges = rlen / sizeof(__be32) / rangesz;
 779
 780         for (i = 0; i < nranges; i++) {
 781                 u32 flags = of_read_number(range, 1);
 782                 u32 slot = of_read_number(range, 2);
 783                 u64 cpuaddr = of_read_number(range + na, pna);
 784                 unsigned long rtype;
 785
 786                 if (DT_FLAGS_TO_TYPE(flags) == DT_TYPE_IO)
 787                         rtype = IORESOURCE_IO;
 788                 else if (DT_FLAGS_TO_TYPE(flags) == DT_TYPE_MEM32)
 789                         rtype = IORESOURCE_MEM;
 790
 791                 if (slot == PCI_SLOT(devfn) && type == rtype) {
 792                         *tgt = DT_CPUADDR_TO_TARGET(cpuaddr);
 793                         *attr = DT_CPUADDR_TO_ATTR(cpuaddr);
 794                         return 0;
 795                 }
 796
 797                 range += rangesz;
 798         }
 799
 800         return -ENOENT;
 801 }
 802
 803 static int __init mvebu_pcie_probe(struct platform_device *pdev)
 804 {
 805         struct mvebu_pcie *pcie;
 806         struct device_node *np = pdev->dev.of_node;
 807         struct device_node *child;
 808         int i, ret;
 809
 810         pcie = devm_kzalloc(&pdev->dev, sizeof(struct mvebu_pcie),
 811                             GFP_KERNEL);
 812         if (!pcie)
 813                 return -ENOMEM;
 814
 815         pcie->pdev = pdev;
 816
 817         /* Get the PCIe memory and I/O aperture */
 818         mvebu_mbus_get_pcie_mem_aperture(&pcie->mem);
 819         if (resource_size(&pcie->mem) == 0) {
 820                 dev_err(&pdev->dev, "invalid memory aperture size\n");
 821                 return -EINVAL;
 822         }
 823
 824         mvebu_mbus_get_pcie_io_aperture(&pcie->io);
 825         if (resource_size(&pcie->io) == 0) {
 826                 dev_err(&pdev->dev, "invalid I/O aperture size\n");
 827                 return -EINVAL;
 828         }
 829
 830         pcie->realio.flags = pcie->io.flags;
 831         pcie->realio.start = PCIBIOS_MIN_IO;
 832         pcie->realio.end = min_t(resource_size_t,
 833                                   IO_SPACE_LIMIT,
 834                                   resource_size(&pcie->io));
 835
 836         /* Get the bus range */
 837         ret = of_pci_parse_bus_range(np, &pcie->busn);
 838         if (ret) {
 839                 dev_err(&pdev->dev, "failed to parse bus-range property: %d\n",
 840                         ret);
 841                 return ret;
 842         }
 843
 844         for_each_child_of_node(pdev->dev.of_node, child) {
 845                 if (!of_device_is_available(child))
 846                         continue;
 847                 pcie->nports++;
 848         }
 849
 850         pcie->ports = devm_kzalloc(&pdev->dev, pcie->nports *
 851                                    sizeof(struct mvebu_pcie_port),
 852                                    GFP_KERNEL);
 853         if (!pcie->ports)
 854                 return -ENOMEM;
 855
 856         i = 0;
 857         for_each_child_of_node(pdev->dev.of_node, child) {
 858                 struct mvebu_pcie_port *port = &pcie->ports[i];
 859
 860                 if (!of_device_is_available(child))
 861                         continue;
 862
 863                 port->pcie = pcie;
 864
 865                 if (of_property_read_u32(child, "marvell,pcie-port",
 866                                          &port->port)) {
 867                         dev_warn(&pdev->dev,
 868                                  "ignoring PCIe DT node, missing pcie-port property\n");
 869                         continue;
 870                 }
 871
 872                 if (of_property_read_u32(child, "marvell,pcie-lane",
 873                                          &port->lane))
 874                         port->lane = 0;
 875
 876                 port->name = kasprintf(GFP_KERNEL, "pcie%d.%d",
 877                                        port->port, port->lane);
 878
 879                 port->devfn = of_pci_get_devfn(child);
 880                 if (port->devfn < 0)
 881                         continue;
 882
 883                 ret = mvebu_get_tgt_attr(np, port->devfn, IORESOURCE_MEM,
 884                                          &port->mem_target, &port->mem_attr);
 885                 if (ret < 0) {
 886                         dev_err(&pdev->dev, "PCIe%d.%d: cannot get tgt/attr for mem window\n",
 887                                 port->port, port->lane);
 888                         continue;
 889                 }
 890
 891                 ret = mvebu_get_tgt_attr(np, port->devfn, IORESOURCE_IO,
 892                                          &port->io_target, &port->io_attr);
 893                 if (ret < 0) {
 894                         dev_err(&pdev->dev, "PCIe%d.%d: cannot get tgt/attr for io window\n",
 895                                 port->port, port->lane);
 896                         continue;
 897                 }
 898
 899                 port->base = mvebu_pcie_map_registers(pdev, child, port);
 900                 if (!port->base) {
 901                         dev_err(&pdev->dev, "PCIe%d.%d: cannot map registers\n",
 902                                 port->port, port->lane);
 903                         continue;
 904                 }
 905
 906                 mvebu_pcie_set_local_dev_nr(port, 1);
 907
 908                 if (mvebu_pcie_link_up(port)) {
 909                         port->haslink = 1;
 910                         dev_info(&pdev->dev, "PCIe%d.%d: link up\n",
 911                                  port->port, port->lane);
 912                 } else {
 913                         port->haslink = 0;
 914                         dev_info(&pdev->dev, "PCIe%d.%d: link down\n",
 915                                  port->port, port->lane);
 916                 }
 917
 918                 port->clk = of_clk_get_by_name(child, NULL);
 919                 if (IS_ERR(port->clk)) {
 920                         dev_err(&pdev->dev, "PCIe%d.%d: cannot get clock\n",
 921                                port->port, port->lane);
 922                         iounmap(port->base);
 923                         port->haslink = 0;
 924                         continue;
 925                 }
 926
 927                 port->dn = child;
 928
 929                 clk_prepare_enable(port->clk);
 930                 spin_lock_init(&port->conf_lock);
 931
 932                 mvebu_sw_pci_bridge_init(port);
 933
 934                 i++;
 935         }
 936
 937         mvebu_pcie_enable(pcie);
 938
 939         return 0;
 940 }
 941
 942 static const struct of_device_id mvebu_pcie_of_match_table[] = {
 943         { .compatible = "marvell,armada-xp-pcie", },
 944         { .compatible = "marvell,armada-370-pcie", },
 945         { .compatible = "marvell,kirkwood-pcie", },
 946         {},
 947 };
 948 MODULE_DEVICE_TABLE(of, mvebu_pcie_of_match_table);
 949
 950 static struct platform_driver mvebu_pcie_driver = {
 951         .driver = {
 952                 .owner = THIS_MODULE,
 953                 .name = "mvebu-pcie",
 954                 .of_match_table =
 955                    of_match_ptr(mvebu_pcie_of_match_table),
 956         },
 957 };
 958
 959 static int __init mvebu_pcie_init(void)
 960 {
 961         return platform_driver_probe(&mvebu_pcie_driver,
 962                                      mvebu_pcie_probe);
 963 }
 964
 965 subsys_initcall(mvebu_pcie_init);
 966
 967 MODULE_AUTHOR("Thomas Petazzoni <thomas.petazzoni@free-electrons.com>");
 968 MODULE_DESCRIPTION("Marvell EBU PCIe driver");
 969 MODULE_LICENSE("GPLv2");