drivers/pci/host/pcie-rockchip.c

   1 /*
   2  * Rockchip AXI PCIe host controller driver
   3  *
   4  * Copyright (c) 2016 Rockchip, Inc.
   5  *
   6  * Author: Shawn Lin <shawn.lin@rock-chips.com>
   7  *         Wenrui Li <wenrui.li@rock-chips.com>
   8  *
   9  * Bits taken from Synopsys Designware Host controller driver and
  10  * ARM PCI Host generic driver.
  11  *
  12  * This program is free software: you can redistribute it and/or modify
  13  * it under the terms of the GNU General Public License as published by
  14  * the Free Software Foundation, either version 2 of the License, or
  15  * (at your option) any later version.
  16  */
  17
  18 #include <linux/clk.h>
  19 #include <linux/delay.h>
  20 #include <linux/gpio/consumer.h>
  21 #include <linux/init.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/iopoll.h>
  24 #include <linux/irq.h>
  25 #include <linux/irqchip/chained_irq.h>
  26 #include <linux/irqdomain.h>
  27 #include <linux/kernel.h>
  28 #include <linux/mfd/syscon.h>
  29 #include <linux/of_address.h>
  30 #include <linux/of_device.h>
  31 #include <linux/of_pci.h>
  32 #include <linux/of_platform.h>
  33 #include <linux/of_irq.h>
  34 #include <linux/pci.h>
  35 #include <linux/pci_ids.h>
  36 #include <linux/phy/phy.h>
  37 #include <linux/platform_device.h>
  38 #include <linux/reset.h>
  39 #include <linux/regmap.h>
  40
  41 /*
  42  * The upper 16 bits of PCIE_CLIENT_CONFIG are a write mask for the lower 16
  43  * bits.  This allows atomic updates of the register without locking.
  44  */
  45 #define HIWORD_UPDATE(mask, val)        (((mask) << 16) | (val))
  46 #define HIWORD_UPDATE_BIT(val)          HIWORD_UPDATE(val, val)
  47
  48 #define ENCODE_LANES(x)                 ((((x) >> 1) & 3) << 4)
  49
  50 #define PCIE_CLIENT_BASE                0x0
  51 #define PCIE_CLIENT_CONFIG              (PCIE_CLIENT_BASE + 0x00)
  52 #define   PCIE_CLIENT_CONF_ENABLE         HIWORD_UPDATE_BIT(0x0001)
  53 #define   PCIE_CLIENT_LINK_TRAIN_ENABLE   HIWORD_UPDATE_BIT(0x0002)
  54 #define   PCIE_CLIENT_ARI_ENABLE          HIWORD_UPDATE_BIT(0x0008)
  55 #define   PCIE_CLIENT_CONF_LANE_NUM(x)    HIWORD_UPDATE(0x0030, ENCODE_LANES(x))
  56 #define   PCIE_CLIENT_MODE_RC             HIWORD_UPDATE_BIT(0x0040)
  57 #define   PCIE_CLIENT_GEN_SEL_1           HIWORD_UPDATE(0x0080, 0)
  58 #define   PCIE_CLIENT_GEN_SEL_2           HIWORD_UPDATE_BIT(0x0080)
  59 #define PCIE_CLIENT_DEBUG_OUT_0         (PCIE_CLIENT_BASE + 0x3c)
  60 #define   PCIE_CLIENT_DEBUG_LTSSM_MASK          GENMASK(5, 0)
  61 #define   PCIE_CLIENT_DEBUG_LTSSM_L1            0x18
  62 #define   PCIE_CLIENT_DEBUG_LTSSM_L2            0x19
  63 #define PCIE_CLIENT_BASIC_STATUS1       (PCIE_CLIENT_BASE + 0x48)
  64 #define   PCIE_CLIENT_LINK_STATUS_UP            0x00300000
  65 #define   PCIE_CLIENT_LINK_STATUS_MASK          0x00300000
  66 #define PCIE_CLIENT_INT_MASK            (PCIE_CLIENT_BASE + 0x4c)
  67 #define PCIE_CLIENT_INT_STATUS          (PCIE_CLIENT_BASE + 0x50)
  68 #define   PCIE_CLIENT_INTR_MASK                 GENMASK(8, 5)
  69 #define   PCIE_CLIENT_INTR_SHIFT                5
  70 #define   PCIE_CLIENT_INT_LEGACY_DONE           BIT(15)
  71 #define   PCIE_CLIENT_INT_MSG                   BIT(14)
  72 #define   PCIE_CLIENT_INT_HOT_RST               BIT(13)
  73 #define   PCIE_CLIENT_INT_DPA                   BIT(12)
  74 #define   PCIE_CLIENT_INT_FATAL_ERR             BIT(11)
  75 #define   PCIE_CLIENT_INT_NFATAL_ERR            BIT(10)
  76 #define   PCIE_CLIENT_INT_CORR_ERR              BIT(9)
  77 #define   PCIE_CLIENT_INT_INTD                  BIT(8)
  78 #define   PCIE_CLIENT_INT_INTC                  BIT(7)
  79 #define   PCIE_CLIENT_INT_INTB                  BIT(6)
  80 #define   PCIE_CLIENT_INT_INTA                  BIT(5)
  81 #define   PCIE_CLIENT_INT_LOCAL                 BIT(4)
  82 #define   PCIE_CLIENT_INT_UDMA                  BIT(3)
  83 #define   PCIE_CLIENT_INT_PHY                   BIT(2)
  84 #define   PCIE_CLIENT_INT_HOT_PLUG              BIT(1)
  85 #define   PCIE_CLIENT_INT_PWR_STCG              BIT(0)
  86
  87 #define PCIE_CLIENT_INT_LEGACY \
  88         (PCIE_CLIENT_INT_INTA | PCIE_CLIENT_INT_INTB | \
  89         PCIE_CLIENT_INT_INTC | PCIE_CLIENT_INT_INTD)
  90
  91 #define PCIE_CLIENT_INT_CLI \
  92         (PCIE_CLIENT_INT_CORR_ERR | PCIE_CLIENT_INT_NFATAL_ERR | \
  93         PCIE_CLIENT_INT_FATAL_ERR | PCIE_CLIENT_INT_DPA | \
  94         PCIE_CLIENT_INT_HOT_RST | PCIE_CLIENT_INT_MSG | \
  95         PCIE_CLIENT_INT_LEGACY_DONE | PCIE_CLIENT_INT_LEGACY | \
  96         PCIE_CLIENT_INT_PHY)
  97
  98 #define PCIE_CORE_CTRL_MGMT_BASE        0x900000
  99 #define PCIE_CORE_CTRL                  (PCIE_CORE_CTRL_MGMT_BASE + 0x000)
 100 #define   PCIE_CORE_PL_CONF_SPEED_5G            0x00000008
 101 #define   PCIE_CORE_PL_CONF_SPEED_MASK          0x00000018
 102 #define   PCIE_CORE_PL_CONF_LANE_MASK           0x00000006
 103 #define   PCIE_CORE_PL_CONF_LANE_SHIFT          1
 104 #define PCIE_CORE_CTRL_PLC1             (PCIE_CORE_CTRL_MGMT_BASE + 0x004)
 105 #define   PCIE_CORE_CTRL_PLC1_FTS_MASK          GENMASK(23, 8)
 106 #define   PCIE_CORE_CTRL_PLC1_FTS_SHIFT         8
 107 #define   PCIE_CORE_CTRL_PLC1_FTS_CNT           0xffff
 108 #define PCIE_CORE_TXCREDIT_CFG1         (PCIE_CORE_CTRL_MGMT_BASE + 0x020)
 109 #define   PCIE_CORE_TXCREDIT_CFG1_MUI_MASK      0xFFFF0000
 110 #define   PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT     16
 111 #define   PCIE_CORE_TXCREDIT_CFG1_MUI_ENCODE(x) \
 112                 (((x) >> 3) << PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT)
 113 #define PCIE_CORE_INT_STATUS            (PCIE_CORE_CTRL_MGMT_BASE + 0x20c)
 114 #define   PCIE_CORE_INT_PRFPE                   BIT(0)
 115 #define   PCIE_CORE_INT_CRFPE                   BIT(1)
 116 #define   PCIE_CORE_INT_RRPE                    BIT(2)
 117 #define   PCIE_CORE_INT_PRFO                    BIT(3)
 118 #define   PCIE_CORE_INT_CRFO                    BIT(4)
 119 #define   PCIE_CORE_INT_RT                      BIT(5)
 120 #define   PCIE_CORE_INT_RTR                     BIT(6)
 121 #define   PCIE_CORE_INT_PE                      BIT(7)
 122 #define   PCIE_CORE_INT_MTR                     BIT(8)
 123 #define   PCIE_CORE_INT_UCR                     BIT(9)
 124 #define   PCIE_CORE_INT_FCE                     BIT(10)
 125 #define   PCIE_CORE_INT_CT                      BIT(11)
 126 #define   PCIE_CORE_INT_UTC                     BIT(18)
 127 #define   PCIE_CORE_INT_MMVC                    BIT(19)
 128 #define PCIE_CORE_INT_MASK              (PCIE_CORE_CTRL_MGMT_BASE + 0x210)
 129 #define PCIE_RC_BAR_CONF                (PCIE_CORE_CTRL_MGMT_BASE + 0x300)
 130
 131 #define PCIE_CORE_INT \
 132                 (PCIE_CORE_INT_PRFPE | PCIE_CORE_INT_CRFPE | \
 133                  PCIE_CORE_INT_RRPE | PCIE_CORE_INT_CRFO | \
 134                  PCIE_CORE_INT_RT | PCIE_CORE_INT_RTR | \
 135                  PCIE_CORE_INT_PE | PCIE_CORE_INT_MTR | \
 136                  PCIE_CORE_INT_UCR | PCIE_CORE_INT_FCE | \
 137                  PCIE_CORE_INT_CT | PCIE_CORE_INT_UTC | \
 138                  PCIE_CORE_INT_MMVC)
 139
 140 #define PCIE_RC_CONFIG_BASE             0xa00000
 141 #define PCIE_RC_CONFIG_VENDOR           (PCIE_RC_CONFIG_BASE + 0x00)
 142 #define PCIE_RC_CONFIG_RID_CCR          (PCIE_RC_CONFIG_BASE + 0x08)
 143 #define   PCIE_RC_CONFIG_SCC_SHIFT              16
 144 #define PCIE_RC_CONFIG_DCR              (PCIE_RC_CONFIG_BASE + 0xc4)
 145 #define   PCIE_RC_CONFIG_DCR_CSPL_SHIFT         18
 146 #define   PCIE_RC_CONFIG_DCR_CSPL_LIMIT         0xff
 147 #define   PCIE_RC_CONFIG_DCR_CPLS_SHIFT         26
 148 #define PCIE_RC_CONFIG_LCS              (PCIE_RC_CONFIG_BASE + 0xd0)
 149 #define PCIE_RC_CONFIG_L1_SUBSTATE_CTRL2 (PCIE_RC_CONFIG_BASE + 0x90c)
 150 #define PCIE_RC_CONFIG_THP_CAP          (PCIE_RC_CONFIG_BASE + 0x274)
 151 #define   PCIE_RC_CONFIG_THP_CAP_NEXT_MASK      GENMASK(31, 20)
 152
 153 #define PCIE_CORE_AXI_CONF_BASE         0xc00000
 154 #define PCIE_CORE_OB_REGION_ADDR0       (PCIE_CORE_AXI_CONF_BASE + 0x0)
 155 #define   PCIE_CORE_OB_REGION_ADDR0_NUM_BITS    0x3f
 156 #define   PCIE_CORE_OB_REGION_ADDR0_LO_ADDR     0xffffff00
 157 #define PCIE_CORE_OB_REGION_ADDR1       (PCIE_CORE_AXI_CONF_BASE + 0x4)
 158 #define PCIE_CORE_OB_REGION_DESC0       (PCIE_CORE_AXI_CONF_BASE + 0x8)
 159 #define PCIE_CORE_OB_REGION_DESC1       (PCIE_CORE_AXI_CONF_BASE + 0xc)
 160
 161 #define PCIE_CORE_AXI_INBOUND_BASE      0xc00800
 162 #define PCIE_RP_IB_ADDR0                (PCIE_CORE_AXI_INBOUND_BASE + 0x0)
 163 #define   PCIE_CORE_IB_REGION_ADDR0_NUM_BITS    0x3f
 164 #define   PCIE_CORE_IB_REGION_ADDR0_LO_ADDR     0xffffff00
 165 #define PCIE_RP_IB_ADDR1                (PCIE_CORE_AXI_INBOUND_BASE + 0x4)
 166
 167 /* Size of one AXI Region (not Region 0) */
 168 #define AXI_REGION_SIZE                         BIT(20)
 169 /* Size of Region 0, equal to sum of sizes of other regions */
 170 #define AXI_REGION_0_SIZE                       (32 * (0x1 << 20))
 171 #define OB_REG_SIZE_SHIFT                       5
 172 #define IB_ROOT_PORT_REG_SIZE_SHIFT             3
 173 #define AXI_WRAPPER_IO_WRITE                    0x6
 174 #define AXI_WRAPPER_MEM_WRITE                   0x2
 175 #define AXI_WRAPPER_NOR_MSG                     0xc
 176
 177 #define MAX_AXI_IB_ROOTPORT_REGION_NUM          3
 178 #define MIN_AXI_ADDR_BITS_PASSED                8
 179 #define PCIE_RC_SEND_PME_OFF                    0x11960
 180 #define ROCKCHIP_VENDOR_ID                      0x1d87
 181 #define PCIE_ECAM_BUS(x)                        (((x) & 0xff) << 20)
 182 #define PCIE_ECAM_DEV(x)                        (((x) & 0x1f) << 15)
 183 #define PCIE_ECAM_FUNC(x)                       (((x) & 0x7) << 12)
 184 #define PCIE_ECAM_REG(x)                        (((x) & 0xfff) << 0)
 185 #define PCIE_ECAM_ADDR(bus, dev, func, reg) \
 186           (PCIE_ECAM_BUS(bus) | PCIE_ECAM_DEV(dev) | \
 187            PCIE_ECAM_FUNC(func) | PCIE_ECAM_REG(reg))
 188 #define PCIE_LINK_IS_L2(x) \
 189         (((x) & PCIE_CLIENT_DEBUG_LTSSM_MASK) == PCIE_CLIENT_DEBUG_LTSSM_L2)
 190
 191 #define RC_REGION_0_ADDR_TRANS_H                0x00000000
 192 #define RC_REGION_0_ADDR_TRANS_L                0x00000000
 193 #define RC_REGION_0_PASS_BITS                   (25 - 1)
 194 #define MAX_AXI_WRAPPER_REGION_NUM              33
 195
 196 struct rockchip_pcie {
 197         void    __iomem *reg_base;              /* DT axi-base */
 198         void    __iomem *apb_base;              /* DT apb-base */
 199         struct  phy *phy;
 200         struct  reset_control *core_rst;
 201         struct  reset_control *mgmt_rst;
 202         struct  reset_control *mgmt_sticky_rst;
 203         struct  reset_control *pipe_rst;
 204         struct  reset_control *pm_rst;
 205         struct  reset_control *aclk_rst;
 206         struct  reset_control *pclk_rst;
 207         struct  clk *aclk_pcie;
 208         struct  clk *aclk_perf_pcie;
 209         struct  clk *hclk_pcie;
 210         struct  clk *clk_pcie_pm;
 211         struct  regulator *vpcie3v3; /* 3.3V power supply */
 212         struct  regulator *vpcie1v8; /* 1.8V power supply */
 213         struct  regulator *vpcie0v9; /* 0.9V power supply */
 214         struct  gpio_desc *ep_gpio;
 215         u32     lanes;
 216         u8      root_bus_nr;
 217         int     link_gen;
 218         struct  device *dev;
 219         struct  irq_domain *irq_domain;
 220         u32     io_size;
 221         int     offset;
 222         phys_addr_t io_bus_addr;
 223         void    __iomem *msg_region;
 224         u32     mem_size;
 225         phys_addr_t msg_bus_addr;
 226         phys_addr_t mem_bus_addr;
 227 };
 228
 229 static u32 rockchip_pcie_read(struct rockchip_pcie *rockchip, u32 reg)
 230 {
 231         return readl(rockchip->apb_base + reg);
 232 }
 233
 234 static void rockchip_pcie_write(struct rockchip_pcie *rockchip, u32 val,
 235                                 u32 reg)
 236 {
 237         writel(val, rockchip->apb_base + reg);
 238 }
 239
 240 static void rockchip_pcie_enable_bw_int(struct rockchip_pcie *rockchip)
 241 {
 242         u32 status;
 243
 244         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 245         status |= (PCI_EXP_LNKCTL_LBMIE | PCI_EXP_LNKCTL_LABIE);
 246         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 247 }
 248
 249 static void rockchip_pcie_clr_bw_int(struct rockchip_pcie *rockchip)
 250 {
 251         u32 status;
 252
 253         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 254         status |= (PCI_EXP_LNKSTA_LBMS | PCI_EXP_LNKSTA_LABS) << 16;
 255         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 256 }
 257
 258 static void rockchip_pcie_update_txcredit_mui(struct rockchip_pcie *rockchip)
 259 {
 260         u32 val;
 261
 262         /* Update Tx credit maximum update interval */
 263         val = rockchip_pcie_read(rockchip, PCIE_CORE_TXCREDIT_CFG1);
 264         val &= ~PCIE_CORE_TXCREDIT_CFG1_MUI_MASK;
 265         val |= PCIE_CORE_TXCREDIT_CFG1_MUI_ENCODE(24000);       /* ns */
 266         rockchip_pcie_write(rockchip, val, PCIE_CORE_TXCREDIT_CFG1);
 267 }
 268
 269 static int rockchip_pcie_valid_device(struct rockchip_pcie *rockchip,
 270                                       struct pci_bus *bus, int dev)
 271 {
 272         /* access only one slot on each root port */
 273         if (bus->number == rockchip->root_bus_nr && dev > 0)
 274                 return 0;
 275
 276         /*
 277          * do not read more than one device on the bus directly attached
 278          * to RC's downstream side.
 279          */
 280         if (bus->primary == rockchip->root_bus_nr && dev > 0)
 281                 return 0;
 282
 283         return 1;
 284 }
 285
 286 static int rockchip_pcie_rd_own_conf(struct rockchip_pcie *rockchip,
 287                                      int where, int size, u32 *val)
 288 {
 289         void __iomem *addr = rockchip->apb_base + PCIE_RC_CONFIG_BASE + where;
 290
 291         if (!IS_ALIGNED((uintptr_t)addr, size)) {
 292                 *val = 0;
 293                 return PCIBIOS_BAD_REGISTER_NUMBER;
 294         }
 295
 296         if (size == 4) {
 297                 *val = readl(addr);
 298         } else if (size == 2) {
 299                 *val = readw(addr);
 300         } else if (size == 1) {
 301                 *val = readb(addr);
 302         } else {
 303                 *val = 0;
 304                 return PCIBIOS_BAD_REGISTER_NUMBER;
 305         }
 306         return PCIBIOS_SUCCESSFUL;
 307 }
 308
 309 static int rockchip_pcie_wr_own_conf(struct rockchip_pcie *rockchip,
 310                                      int where, int size, u32 val)
 311 {
 312         u32 mask, tmp, offset;
 313
 314         offset = where & ~0x3;
 315
 316         if (size == 4) {
 317                 writel(val, rockchip->apb_base + PCIE_RC_CONFIG_BASE + offset);
 318                 return PCIBIOS_SUCCESSFUL;
 319         }
 320
 321         mask = ~(((1 << (size * 8)) - 1) << ((where & 0x3) * 8));
 322
 323         /*
 324          * N.B. This read/modify/write isn't safe in general because it can
 325          * corrupt RW1C bits in adjacent registers.  But the hardware
 326          * doesn't support smaller writes.
 327          */
 328         tmp = readl(rockchip->apb_base + PCIE_RC_CONFIG_BASE + offset) & mask;
 329         tmp |= val << ((where & 0x3) * 8);
 330         writel(tmp, rockchip->apb_base + PCIE_RC_CONFIG_BASE + offset);
 331
 332         return PCIBIOS_SUCCESSFUL;
 333 }
 334
 335 static int rockchip_pcie_rd_other_conf(struct rockchip_pcie *rockchip,
 336                                        struct pci_bus *bus, u32 devfn,
 337                                        int where, int size, u32 *val)
 338 {
 339         u32 busdev;
 340
 341         busdev = PCIE_ECAM_ADDR(bus->number, PCI_SLOT(devfn),
 342                                 PCI_FUNC(devfn), where);
 343
 344         if (!IS_ALIGNED(busdev, size)) {
 345                 *val = 0;
 346                 return PCIBIOS_BAD_REGISTER_NUMBER;
 347         }
 348
 349         if (size == 4) {
 350                 *val = readl(rockchip->reg_base + busdev);
 351         } else if (size == 2) {
 352                 *val = readw(rockchip->reg_base + busdev);
 353         } else if (size == 1) {
 354                 *val = readb(rockchip->reg_base + busdev);
 355         } else {
 356                 *val = 0;
 357                 return PCIBIOS_BAD_REGISTER_NUMBER;
 358         }
 359         return PCIBIOS_SUCCESSFUL;
 360 }
 361
 362 static int rockchip_pcie_wr_other_conf(struct rockchip_pcie *rockchip,
 363                                        struct pci_bus *bus, u32 devfn,
 364                                        int where, int size, u32 val)
 365 {
 366         u32 busdev;
 367
 368         busdev = PCIE_ECAM_ADDR(bus->number, PCI_SLOT(devfn),
 369                                 PCI_FUNC(devfn), where);
 370         if (!IS_ALIGNED(busdev, size))
 371                 return PCIBIOS_BAD_REGISTER_NUMBER;
 372
 373         if (size == 4)
 374                 writel(val, rockchip->reg_base + busdev);
 375         else if (size == 2)
 376                 writew(val, rockchip->reg_base + busdev);
 377         else if (size == 1)
 378                 writeb(val, rockchip->reg_base + busdev);
 379         else
 380                 return PCIBIOS_BAD_REGISTER_NUMBER;
 381
 382         return PCIBIOS_SUCCESSFUL;
 383 }
 384
 385 static int rockchip_pcie_rd_conf(struct pci_bus *bus, u32 devfn, int where,
 386                                  int size, u32 *val)
 387 {
 388         struct rockchip_pcie *rockchip = bus->sysdata;
 389
 390         if (!rockchip_pcie_valid_device(rockchip, bus, PCI_SLOT(devfn))) {
 391                 *val = 0xffffffff;
 392                 return PCIBIOS_DEVICE_NOT_FOUND;
 393         }
 394
 395         if (bus->number == rockchip->root_bus_nr)
 396                 return rockchip_pcie_rd_own_conf(rockchip, where, size, val);
 397
 398         return rockchip_pcie_rd_other_conf(rockchip, bus, devfn, where, size, val);
 399 }
 400
 401 static int rockchip_pcie_wr_conf(struct pci_bus *bus, u32 devfn,
 402                                  int where, int size, u32 val)
 403 {
 404         struct rockchip_pcie *rockchip = bus->sysdata;
 405
 406         if (!rockchip_pcie_valid_device(rockchip, bus, PCI_SLOT(devfn)))
 407                 return PCIBIOS_DEVICE_NOT_FOUND;
 408
 409         if (bus->number == rockchip->root_bus_nr)
 410                 return rockchip_pcie_wr_own_conf(rockchip, where, size, val);
 411
 412         return rockchip_pcie_wr_other_conf(rockchip, bus, devfn, where, size, val);
 413 }
 414
 415 static struct pci_ops rockchip_pcie_ops = {
 416         .read = rockchip_pcie_rd_conf,
 417         .write = rockchip_pcie_wr_conf,
 418 };
 419
 420 static void rockchip_pcie_set_power_limit(struct rockchip_pcie *rockchip)
 421 {
 422         u32 status, curr, scale, power;
 423
 424         if (IS_ERR(rockchip->vpcie3v3))
 425                 return;
 426
 427         /*
 428          * Set RC's captured slot power limit and scale if
 429          * vpcie3v3 available. The default values are both zero
 430          * which means the software should set these two according
 431          * to the actual power supply.
 432          */
 433         curr = regulator_get_current_limit(rockchip->vpcie3v3);
 434         if (curr > 0) {
 435                 scale = 3; /* 0.001x */
 436                 curr = curr / 1000; /* convert to mA */
 437                 power = (curr * 3300) / 1000; /* milliwatt */
 438                 while (power > PCIE_RC_CONFIG_DCR_CSPL_LIMIT) {
 439                         if (!scale) {
 440                                 dev_warn(rockchip->dev, "invalid power supply\n");
 441                                 return;
 442                         }
 443                         scale--;
 444                         power = power / 10;
 445                 }
 446
 447                 status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_DCR);
 448                 status |= (power << PCIE_RC_CONFIG_DCR_CSPL_SHIFT) |
 449                           (scale << PCIE_RC_CONFIG_DCR_CPLS_SHIFT);
 450                 rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_DCR);
 451         }
 452 }
 453
 454 /**
 455  * rockchip_pcie_init_port - Initialize hardware
 456  * @rockchip: PCIe port information
 457  */
 458 static int rockchip_pcie_init_port(struct rockchip_pcie *rockchip)
 459 {
 460         struct device *dev = rockchip->dev;
 461         int err;
 462         u32 status;
 463         unsigned long timeout;
 464
 465         gpiod_set_value(rockchip->ep_gpio, 0);
 466
 467         err = reset_control_assert(rockchip->aclk_rst);
 468         if (err) {
 469                 dev_err(dev, "assert aclk_rst err %d\n", err);
 470                 return err;
 471         }
 472
 473         err = reset_control_assert(rockchip->pclk_rst);
 474         if (err) {
 475                 dev_err(dev, "assert pclk_rst err %d\n", err);
 476                 return err;
 477         }
 478
 479         err = reset_control_assert(rockchip->pm_rst);
 480         if (err) {
 481                 dev_err(dev, "assert pm_rst err %d\n", err);
 482                 return err;
 483         }
 484
 485         err = phy_init(rockchip->phy);
 486         if (err < 0) {
 487                 dev_err(dev, "fail to init phy, err %d\n", err);
 488                 return err;
 489         }
 490
 491         err = reset_control_assert(rockchip->core_rst);
 492         if (err) {
 493                 dev_err(dev, "assert core_rst err %d\n", err);
 494                 return err;
 495         }
 496
 497         err = reset_control_assert(rockchip->mgmt_rst);
 498         if (err) {
 499                 dev_err(dev, "assert mgmt_rst err %d\n", err);
 500                 return err;
 501         }
 502
 503         err = reset_control_assert(rockchip->mgmt_sticky_rst);
 504         if (err) {
 505                 dev_err(dev, "assert mgmt_sticky_rst err %d\n", err);
 506                 return err;
 507         }
 508
 509         err = reset_control_assert(rockchip->pipe_rst);
 510         if (err) {
 511                 dev_err(dev, "assert pipe_rst err %d\n", err);
 512                 return err;
 513         }
 514
 515         udelay(10);
 516
 517         err = reset_control_deassert(rockchip->pm_rst);
 518         if (err) {
 519                 dev_err(dev, "deassert pm_rst err %d\n", err);
 520                 return err;
 521         }
 522
 523         err = reset_control_deassert(rockchip->aclk_rst);
 524         if (err) {
 525                 dev_err(dev, "deassert aclk_rst err %d\n", err);
 526                 return err;
 527         }
 528
 529         err = reset_control_deassert(rockchip->pclk_rst);
 530         if (err) {
 531                 dev_err(dev, "deassert pclk_rst err %d\n", err);
 532                 return err;
 533         }
 534
 535         if (rockchip->link_gen == 2)
 536                 rockchip_pcie_write(rockchip, PCIE_CLIENT_GEN_SEL_2,
 537                                     PCIE_CLIENT_CONFIG);
 538         else
 539                 rockchip_pcie_write(rockchip, PCIE_CLIENT_GEN_SEL_1,
 540                                     PCIE_CLIENT_CONFIG);
 541
 542         rockchip_pcie_write(rockchip,
 543                             PCIE_CLIENT_CONF_ENABLE |
 544                             PCIE_CLIENT_LINK_TRAIN_ENABLE |
 545                             PCIE_CLIENT_ARI_ENABLE |
 546                             PCIE_CLIENT_CONF_LANE_NUM(rockchip->lanes) |
 547                             PCIE_CLIENT_MODE_RC,
 548                             PCIE_CLIENT_CONFIG);
 549
 550         err = phy_power_on(rockchip->phy);
 551         if (err) {
 552                 dev_err(dev, "fail to power on phy, err %d\n", err);
 553                 return err;
 554         }
 555
 556         /*
 557          * Please don't reorder the deassert sequence of the following
 558          * four reset pins.
 559          */
 560         err = reset_control_deassert(rockchip->mgmt_sticky_rst);
 561         if (err) {
 562                 dev_err(dev, "deassert mgmt_sticky_rst err %d\n", err);
 563                 return err;
 564         }
 565
 566         err = reset_control_deassert(rockchip->core_rst);
 567         if (err) {
 568                 dev_err(dev, "deassert core_rst err %d\n", err);
 569                 return err;
 570         }
 571
 572         err = reset_control_deassert(rockchip->mgmt_rst);
 573         if (err) {
 574                 dev_err(dev, "deassert mgmt_rst err %d\n", err);
 575                 return err;
 576         }
 577
 578         err = reset_control_deassert(rockchip->pipe_rst);
 579         if (err) {
 580                 dev_err(dev, "deassert pipe_rst err %d\n", err);
 581                 return err;
 582         }
 583
 584         /* Fix the transmitted FTS count desired to exit from L0s. */
 585         status = rockchip_pcie_read(rockchip, PCIE_CORE_CTRL_PLC1);
 586         status = (status & ~PCIE_CORE_CTRL_PLC1_FTS_MASK) |
 587                  (PCIE_CORE_CTRL_PLC1_FTS_CNT << PCIE_CORE_CTRL_PLC1_FTS_SHIFT);
 588         rockchip_pcie_write(rockchip, status, PCIE_CORE_CTRL_PLC1);
 589
 590         rockchip_pcie_set_power_limit(rockchip);
 591
 592         /* Set RC's clock architecture as common clock */
 593         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 594         status |= PCI_EXP_LNKCTL_CCC;
 595         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 596
 597         /* Enable Gen1 training */
 598         rockchip_pcie_write(rockchip, PCIE_CLIENT_LINK_TRAIN_ENABLE,
 599                             PCIE_CLIENT_CONFIG);
 600
 601         gpiod_set_value(rockchip->ep_gpio, 1);
 602
 603         /* 500ms timeout value should be enough for Gen1/2 training */
 604         timeout = jiffies + msecs_to_jiffies(500);
 605
 606         for (;;) {
 607                 status = rockchip_pcie_read(rockchip,
 608                                             PCIE_CLIENT_BASIC_STATUS1);
 609                 if ((status & PCIE_CLIENT_LINK_STATUS_MASK) ==
 610                     PCIE_CLIENT_LINK_STATUS_UP) {
 611                         dev_dbg(dev, "PCIe link training gen1 pass!\n");
 612                         break;
 613                 }
 614
 615                 if (time_after(jiffies, timeout)) {
 616                         dev_err(dev, "PCIe link training gen1 timeout!\n");
 617                         return -ETIMEDOUT;
 618                 }
 619
 620                 msleep(20);
 621         }
 622
 623         if (rockchip->link_gen == 2) {
 624                 /*
 625                  * Enable retrain for gen2. This should be configured only after
 626                  * gen1 finished.
 627                  */
 628                 status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);
 629                 status |= PCI_EXP_LNKCTL_RL;
 630                 rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);
 631
 632                 timeout = jiffies + msecs_to_jiffies(500);
 633                 for (;;) {
 634                         status = rockchip_pcie_read(rockchip, PCIE_CORE_CTRL);
 635                         if ((status & PCIE_CORE_PL_CONF_SPEED_MASK) ==
 636                             PCIE_CORE_PL_CONF_SPEED_5G) {
 637                                 dev_dbg(dev, "PCIe link training gen2 pass!\n");
 638                                 break;
 639                         }
 640
 641                         if (time_after(jiffies, timeout)) {
 642                                 dev_dbg(dev, "PCIe link training gen2 timeout, fall back to gen1!\n");
 643                                 break;
 644                         }
 645
 646                         msleep(20);
 647                 }
 648         }
 649
 650         /* Check the final link width from negotiated lane counter from MGMT */
 651         status = rockchip_pcie_read(rockchip, PCIE_CORE_CTRL);
 652         status = 0x1 << ((status & PCIE_CORE_PL_CONF_LANE_MASK) >>
 653                           PCIE_CORE_PL_CONF_LANE_SHIFT);
 654         dev_dbg(dev, "current link width is x%d\n", status);
 655
 656         rockchip_pcie_write(rockchip, ROCKCHIP_VENDOR_ID,
 657                             PCIE_RC_CONFIG_VENDOR);
 658         rockchip_pcie_write(rockchip,
 659                             PCI_CLASS_BRIDGE_PCI << PCIE_RC_CONFIG_SCC_SHIFT,
 660                             PCIE_RC_CONFIG_RID_CCR);
 661
 662         /* Clear THP cap's next cap pointer to remove L1 substate cap */
 663         status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_THP_CAP);
 664         status &= ~PCIE_RC_CONFIG_THP_CAP_NEXT_MASK;
 665         rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_THP_CAP);
 666
 667         rockchip_pcie_write(rockchip, 0x0, PCIE_RC_BAR_CONF);
 668
 669         rockchip_pcie_write(rockchip,
 670                             (RC_REGION_0_ADDR_TRANS_L + RC_REGION_0_PASS_BITS),
 671                             PCIE_CORE_OB_REGION_ADDR0);
 672         rockchip_pcie_write(rockchip, RC_REGION_0_ADDR_TRANS_H,
 673                             PCIE_CORE_OB_REGION_ADDR1);
 674         rockchip_pcie_write(rockchip, 0x0080000a, PCIE_CORE_OB_REGION_DESC0);
 675         rockchip_pcie_write(rockchip, 0x0, PCIE_CORE_OB_REGION_DESC1);
 676
 677         return 0;
 678 }
 679
 680 static irqreturn_t rockchip_pcie_subsys_irq_handler(int irq, void *arg)
 681 {
 682         struct rockchip_pcie *rockchip = arg;
 683         struct device *dev = rockchip->dev;
 684         u32 reg;
 685         u32 sub_reg;
 686
 687         reg = rockchip_pcie_read(rockchip, PCIE_CLIENT_INT_STATUS);
 688         if (reg & PCIE_CLIENT_INT_LOCAL) {
 689                 dev_dbg(dev, "local interrupt received\n");
 690                 sub_reg = rockchip_pcie_read(rockchip, PCIE_CORE_INT_STATUS);
 691                 if (sub_reg & PCIE_CORE_INT_PRFPE)
 692                         dev_dbg(dev, "parity error detected while reading from the PNP receive FIFO RAM\n");
 693
 694                 if (sub_reg & PCIE_CORE_INT_CRFPE)
 695                         dev_dbg(dev, "parity error detected while reading from the Completion Receive FIFO RAM\n");
 696
 697                 if (sub_reg & PCIE_CORE_INT_RRPE)
 698                         dev_dbg(dev, "parity error detected while reading from replay buffer RAM\n");
 699
 700                 if (sub_reg & PCIE_CORE_INT_PRFO)
 701                         dev_dbg(dev, "overflow occurred in the PNP receive FIFO\n");
 702
 703                 if (sub_reg & PCIE_CORE_INT_CRFO)
 704                         dev_dbg(dev, "overflow occurred in the completion receive FIFO\n");
 705
 706                 if (sub_reg & PCIE_CORE_INT_RT)
 707                         dev_dbg(dev, "replay timer timed out\n");
 708
 709                 if (sub_reg & PCIE_CORE_INT_RTR)
 710                         dev_dbg(dev, "replay timer rolled over after 4 transmissions of the same TLP\n");
 711
 712                 if (sub_reg & PCIE_CORE_INT_PE)
 713                         dev_dbg(dev, "phy error detected on receive side\n");
 714
 715                 if (sub_reg & PCIE_CORE_INT_MTR)
 716                         dev_dbg(dev, "malformed TLP received from the link\n");
 717
 718                 if (sub_reg & PCIE_CORE_INT_UCR)
 719                         dev_dbg(dev, "malformed TLP received from the link\n");
 720
 721                 if (sub_reg & PCIE_CORE_INT_FCE)
 722                         dev_dbg(dev, "an error was observed in the flow control advertisements from the other side\n");
 723
 724                 if (sub_reg & PCIE_CORE_INT_CT)
 725                         dev_dbg(dev, "a request timed out waiting for completion\n");
 726
 727                 if (sub_reg & PCIE_CORE_INT_UTC)
 728                         dev_dbg(dev, "unmapped TC error\n");
 729
 730                 if (sub_reg & PCIE_CORE_INT_MMVC)
 731                         dev_dbg(dev, "MSI mask register changes\n");
 732
 733                 rockchip_pcie_write(rockchip, sub_reg, PCIE_CORE_INT_STATUS);
 734         } else if (reg & PCIE_CLIENT_INT_PHY) {
 735                 dev_dbg(dev, "phy link changes\n");
 736                 rockchip_pcie_update_txcredit_mui(rockchip);
 737                 rockchip_pcie_clr_bw_int(rockchip);
 738         }
 739
 740         rockchip_pcie_write(rockchip, reg & PCIE_CLIENT_INT_LOCAL,
 741                             PCIE_CLIENT_INT_STATUS);
 742
 743         return IRQ_HANDLED;
 744 }
 745
 746 static irqreturn_t rockchip_pcie_client_irq_handler(int irq, void *arg)
 747 {
 748         struct rockchip_pcie *rockchip = arg;
 749         struct device *dev = rockchip->dev;
 750         u32 reg;
 751
 752         reg = rockchip_pcie_read(rockchip, PCIE_CLIENT_INT_STATUS);
 753         if (reg & PCIE_CLIENT_INT_LEGACY_DONE)
 754                 dev_dbg(dev, "legacy done interrupt received\n");
 755
 756         if (reg & PCIE_CLIENT_INT_MSG)
 757                 dev_dbg(dev, "message done interrupt received\n");
 758
 759         if (reg & PCIE_CLIENT_INT_HOT_RST)
 760                 dev_dbg(dev, "hot reset interrupt received\n");
 761
 762         if (reg & PCIE_CLIENT_INT_DPA)
 763                 dev_dbg(dev, "dpa interrupt received\n");
 764
 765         if (reg & PCIE_CLIENT_INT_FATAL_ERR)
 766                 dev_dbg(dev, "fatal error interrupt received\n");
 767
 768         if (reg & PCIE_CLIENT_INT_NFATAL_ERR)
 769                 dev_dbg(dev, "no fatal error interrupt received\n");
 770
 771         if (reg & PCIE_CLIENT_INT_CORR_ERR)
 772                 dev_dbg(dev, "correctable error interrupt received\n");
 773
 774         if (reg & PCIE_CLIENT_INT_PHY)
 775                 dev_dbg(dev, "phy interrupt received\n");
 776
 777         rockchip_pcie_write(rockchip, reg & (PCIE_CLIENT_INT_LEGACY_DONE |
 778                               PCIE_CLIENT_INT_MSG | PCIE_CLIENT_INT_HOT_RST |
 779                               PCIE_CLIENT_INT_DPA | PCIE_CLIENT_INT_FATAL_ERR |
 780                               PCIE_CLIENT_INT_NFATAL_ERR |
 781                               PCIE_CLIENT_INT_CORR_ERR |
 782                               PCIE_CLIENT_INT_PHY),
 783                    PCIE_CLIENT_INT_STATUS);
 784
 785         return IRQ_HANDLED;
 786 }
 787
 788 static void rockchip_pcie_legacy_int_handler(struct irq_desc *desc)
 789 {
 790         struct irq_chip *chip = irq_desc_get_chip(desc);
 791         struct rockchip_pcie *rockchip = irq_desc_get_handler_data(desc);
 792         struct device *dev = rockchip->dev;
 793         u32 reg;
 794         u32 hwirq;
 795         u32 virq;
 796
 797         chained_irq_enter(chip, desc);
 798
 799         reg = rockchip_pcie_read(rockchip, PCIE_CLIENT_INT_STATUS);
 800         reg = (reg & PCIE_CLIENT_INTR_MASK) >> PCIE_CLIENT_INTR_SHIFT;
 801
 802         while (reg) {
 803                 hwirq = ffs(reg) - 1;
 804                 reg &= ~BIT(hwirq);
 805
 806                 virq = irq_find_mapping(rockchip->irq_domain, hwirq);
 807                 if (virq)
 808                         generic_handle_irq(virq);
 809                 else
 810                         dev_err(dev, "unexpected IRQ, INT%d\n", hwirq);
 811         }
 812
 813         chained_irq_exit(chip, desc);
 814 }
 815
 816
 817 /**
 818  * rockchip_pcie_parse_dt - Parse Device Tree
 819  * @rockchip: PCIe port information
 820  *
 821  * Return: '0' on success and error value on failure
 822  */
 823 static int rockchip_pcie_parse_dt(struct rockchip_pcie *rockchip)
 824 {
 825         struct device *dev = rockchip->dev;
 826         struct platform_device *pdev = to_platform_device(dev);
 827         struct device_node *node = dev->of_node;
 828         struct resource *regs;
 829         int irq;
 830         int err;
 831
 832         regs = platform_get_resource_byname(pdev,
 833                                             IORESOURCE_MEM,
 834                                             "axi-base");
 835         rockchip->reg_base = devm_ioremap_resource(dev, regs);
 836         if (IS_ERR(rockchip->reg_base))
 837                 return PTR_ERR(rockchip->reg_base);
 838
 839         regs = platform_get_resource_byname(pdev,
 840                                             IORESOURCE_MEM,
 841                                             "apb-base");
 842         rockchip->apb_base = devm_ioremap_resource(dev, regs);
 843         if (IS_ERR(rockchip->apb_base))
 844                 return PTR_ERR(rockchip->apb_base);
 845
 846         rockchip->phy = devm_phy_get(dev, "pcie-phy");
 847         if (IS_ERR(rockchip->phy)) {
 848                 if (PTR_ERR(rockchip->phy) != -EPROBE_DEFER)
 849                         dev_err(dev, "missing phy\n");
 850                 return PTR_ERR(rockchip->phy);
 851         }
 852
 853         rockchip->lanes = 1;
 854         err = of_property_read_u32(node, "num-lanes", &rockchip->lanes);
 855         if (!err && (rockchip->lanes == 0 ||
 856                      rockchip->lanes == 3 ||
 857                      rockchip->lanes > 4)) {
 858                 dev_warn(dev, "invalid num-lanes, default to use one lane\n");
 859                 rockchip->lanes = 1;
 860         }
 861
 862         rockchip->link_gen = of_pci_get_max_link_speed(node);
 863         if (rockchip->link_gen < 0 || rockchip->link_gen > 2)
 864                 rockchip->link_gen = 2;
 865
 866         rockchip->core_rst = devm_reset_control_get(dev, "core");
 867         if (IS_ERR(rockchip->core_rst)) {
 868                 if (PTR_ERR(rockchip->core_rst) != -EPROBE_DEFER)
 869                         dev_err(dev, "missing core reset property in node\n");
 870                 return PTR_ERR(rockchip->core_rst);
 871         }
 872
 873         rockchip->mgmt_rst = devm_reset_control_get(dev, "mgmt");
 874         if (IS_ERR(rockchip->mgmt_rst)) {
 875                 if (PTR_ERR(rockchip->mgmt_rst) != -EPROBE_DEFER)
 876                         dev_err(dev, "missing mgmt reset property in node\n");
 877                 return PTR_ERR(rockchip->mgmt_rst);
 878         }
 879
 880         rockchip->mgmt_sticky_rst = devm_reset_control_get(dev, "mgmt-sticky");
 881         if (IS_ERR(rockchip->mgmt_sticky_rst)) {
 882                 if (PTR_ERR(rockchip->mgmt_sticky_rst) != -EPROBE_DEFER)
 883                         dev_err(dev, "missing mgmt-sticky reset property in node\n");
 884                 return PTR_ERR(rockchip->mgmt_sticky_rst);
 885         }
 886
 887         rockchip->pipe_rst = devm_reset_control_get(dev, "pipe");
 888         if (IS_ERR(rockchip->pipe_rst)) {
 889                 if (PTR_ERR(rockchip->pipe_rst) != -EPROBE_DEFER)
 890                         dev_err(dev, "missing pipe reset property in node\n");
 891                 return PTR_ERR(rockchip->pipe_rst);
 892         }
 893
 894         rockchip->pm_rst = devm_reset_control_get(dev, "pm");
 895         if (IS_ERR(rockchip->pm_rst)) {
 896                 if (PTR_ERR(rockchip->pm_rst) != -EPROBE_DEFER)
 897                         dev_err(dev, "missing pm reset property in node\n");
 898                 return PTR_ERR(rockchip->pm_rst);
 899         }
 900
 901         rockchip->pclk_rst = devm_reset_control_get(dev, "pclk");
 902         if (IS_ERR(rockchip->pclk_rst)) {
 903                 if (PTR_ERR(rockchip->pclk_rst) != -EPROBE_DEFER)
 904                         dev_err(dev, "missing pclk reset property in node\n");
 905                 return PTR_ERR(rockchip->pclk_rst);
 906         }
 907
 908         rockchip->aclk_rst = devm_reset_control_get(dev, "aclk");
 909         if (IS_ERR(rockchip->aclk_rst)) {
 910                 if (PTR_ERR(rockchip->aclk_rst) != -EPROBE_DEFER)
 911                         dev_err(dev, "missing aclk reset property in node\n");
 912                 return PTR_ERR(rockchip->aclk_rst);
 913         }
 914
 915         rockchip->ep_gpio = devm_gpiod_get(dev, "ep", GPIOD_OUT_HIGH);
 916         if (IS_ERR(rockchip->ep_gpio)) {
 917                 dev_err(dev, "missing ep-gpios property in node\n");
 918                 return PTR_ERR(rockchip->ep_gpio);
 919         }
 920
 921         rockchip->aclk_pcie = devm_clk_get(dev, "aclk");
 922         if (IS_ERR(rockchip->aclk_pcie)) {
 923                 dev_err(dev, "aclk clock not found\n");
 924                 return PTR_ERR(rockchip->aclk_pcie);
 925         }
 926
 927         rockchip->aclk_perf_pcie = devm_clk_get(dev, "aclk-perf");
 928         if (IS_ERR(rockchip->aclk_perf_pcie)) {
 929                 dev_err(dev, "aclk_perf clock not found\n");
 930                 return PTR_ERR(rockchip->aclk_perf_pcie);
 931         }
 932
 933         rockchip->hclk_pcie = devm_clk_get(dev, "hclk");
 934         if (IS_ERR(rockchip->hclk_pcie)) {
 935                 dev_err(dev, "hclk clock not found\n");
 936                 return PTR_ERR(rockchip->hclk_pcie);
 937         }
 938
 939         rockchip->clk_pcie_pm = devm_clk_get(dev, "pm");
 940         if (IS_ERR(rockchip->clk_pcie_pm)) {
 941                 dev_err(dev, "pm clock not found\n");
 942                 return PTR_ERR(rockchip->clk_pcie_pm);
 943         }
 944
 945         irq = platform_get_irq_byname(pdev, "sys");
 946         if (irq < 0) {
 947                 dev_err(dev, "missing sys IRQ resource\n");
 948                 return -EINVAL;
 949         }
 950
 951         err = devm_request_irq(dev, irq, rockchip_pcie_subsys_irq_handler,
 952                                IRQF_SHARED, "pcie-sys", rockchip);
 953         if (err) {
 954                 dev_err(dev, "failed to request PCIe subsystem IRQ\n");
 955                 return err;
 956         }
 957
 958         irq = platform_get_irq_byname(pdev, "legacy");
 959         if (irq < 0) {
 960                 dev_err(dev, "missing legacy IRQ resource\n");
 961                 return -EINVAL;
 962         }
 963
 964         irq_set_chained_handler_and_data(irq,
 965                                          rockchip_pcie_legacy_int_handler,
 966                                          rockchip);
 967
 968         irq = platform_get_irq_byname(pdev, "client");
 969         if (irq < 0) {
 970                 dev_err(dev, "missing client IRQ resource\n");
 971                 return -EINVAL;
 972         }
 973
 974         err = devm_request_irq(dev, irq, rockchip_pcie_client_irq_handler,
 975                                IRQF_SHARED, "pcie-client", rockchip);
 976         if (err) {
 977                 dev_err(dev, "failed to request PCIe client IRQ\n");
 978                 return err;
 979         }
 980
 981         rockchip->vpcie3v3 = devm_regulator_get_optional(dev, "vpcie3v3");
 982         if (IS_ERR(rockchip->vpcie3v3)) {
 983                 if (PTR_ERR(rockchip->vpcie3v3) == -EPROBE_DEFER)
 984                         return -EPROBE_DEFER;
 985                 dev_info(dev, "no vpcie3v3 regulator found\n");
 986         }
 987
 988         rockchip->vpcie1v8 = devm_regulator_get_optional(dev, "vpcie1v8");
 989         if (IS_ERR(rockchip->vpcie1v8)) {
 990                 if (PTR_ERR(rockchip->vpcie1v8) == -EPROBE_DEFER)
 991                         return -EPROBE_DEFER;
 992                 dev_info(dev, "no vpcie1v8 regulator found\n");
 993         }
 994
 995         rockchip->vpcie0v9 = devm_regulator_get_optional(dev, "vpcie0v9");
 996         if (IS_ERR(rockchip->vpcie0v9)) {
 997                 if (PTR_ERR(rockchip->vpcie0v9) == -EPROBE_DEFER)
 998                         return -EPROBE_DEFER;
 999                 dev_info(dev, "no vpcie0v9 regulator found\n");
1000         }
1001
1002         return 0;
1003 }
1004
1005 static int rockchip_pcie_set_vpcie(struct rockchip_pcie *rockchip)
1006 {
1007         struct device *dev = rockchip->dev;
1008         int err;
1009
1010         if (!IS_ERR(rockchip->vpcie3v3)) {
1011                 err = regulator_enable(rockchip->vpcie3v3);
1012                 if (err) {
1013                         dev_err(dev, "fail to enable vpcie3v3 regulator\n");
1014                         goto err_out;
1015                 }
1016         }
1017
1018         if (!IS_ERR(rockchip->vpcie1v8)) {
1019                 err = regulator_enable(rockchip->vpcie1v8);
1020                 if (err) {
1021                         dev_err(dev, "fail to enable vpcie1v8 regulator\n");
1022                         goto err_disable_3v3;
1023                 }
1024         }
1025
1026         if (!IS_ERR(rockchip->vpcie0v9)) {
1027                 err = regulator_enable(rockchip->vpcie0v9);
1028                 if (err) {
1029                         dev_err(dev, "fail to enable vpcie0v9 regulator\n");
1030                         goto err_disable_1v8;
1031                 }
1032         }
1033
1034         return 0;
1035
1036 err_disable_1v8:
1037         if (!IS_ERR(rockchip->vpcie1v8))
1038                 regulator_disable(rockchip->vpcie1v8);
1039 err_disable_3v3:
1040         if (!IS_ERR(rockchip->vpcie3v3))
1041                 regulator_disable(rockchip->vpcie3v3);
1042 err_out:
1043         return err;
1044 }
1045
1046 static void rockchip_pcie_enable_interrupts(struct rockchip_pcie *rockchip)
1047 {
1048         rockchip_pcie_write(rockchip, (PCIE_CLIENT_INT_CLI << 16) &
1049                             (~PCIE_CLIENT_INT_CLI), PCIE_CLIENT_INT_MASK);
1050         rockchip_pcie_write(rockchip, (u32)(~PCIE_CORE_INT),
1051                             PCIE_CORE_INT_MASK);
1052
1053         rockchip_pcie_enable_bw_int(rockchip);
1054 }
1055
1056 static int rockchip_pcie_intx_map(struct irq_domain *domain, unsigned int irq,
1057                                   irq_hw_number_t hwirq)
1058 {
1059         irq_set_chip_and_handler(irq, &dummy_irq_chip, handle_simple_irq);
1060         irq_set_chip_data(irq, domain->host_data);
1061
1062         return 0;
1063 }
1064
1065 static const struct irq_domain_ops intx_domain_ops = {
1066         .map = rockchip_pcie_intx_map,
1067 };
1068
1069 static int rockchip_pcie_init_irq_domain(struct rockchip_pcie *rockchip)
1070 {
1071         struct device *dev = rockchip->dev;
1072         struct device_node *intc = of_get_next_child(dev->of_node, NULL);
1073
1074         if (!intc) {
1075                 dev_err(dev, "missing child interrupt-controller node\n");
1076                 return -EINVAL;
1077         }
1078
1079         rockchip->irq_domain = irq_domain_add_linear(intc, 4,
1080                                                     &intx_domain_ops, rockchip);
1081         if (!rockchip->irq_domain) {
1082                 dev_err(dev, "failed to get a INTx IRQ domain\n");
1083                 return -EINVAL;
1084         }
1085
1086         return 0;
1087 }
1088
1089 static int rockchip_pcie_prog_ob_atu(struct rockchip_pcie *rockchip,
1090                                      int region_no, int type, u8 num_pass_bits,
1091                                      u32 lower_addr, u32 upper_addr)
1092 {
1093         u32 ob_addr_0;
1094         u32 ob_addr_1;
1095         u32 ob_desc_0;
1096         u32 aw_offset;
1097
1098         if (region_no >= MAX_AXI_WRAPPER_REGION_NUM)
1099                 return -EINVAL;
1100         if (num_pass_bits + 1 < 8)
1101                 return -EINVAL;
1102         if (num_pass_bits > 63)
1103                 return -EINVAL;
1104         if (region_no == 0) {
1105                 if (AXI_REGION_0_SIZE < (2ULL << num_pass_bits))
1106                         return -EINVAL;
1107         }
1108         if (region_no != 0) {
1109                 if (AXI_REGION_SIZE < (2ULL << num_pass_bits))
1110                         return -EINVAL;
1111         }
1112
1113         aw_offset = (region_no << OB_REG_SIZE_SHIFT);
1114
1115         ob_addr_0 = num_pass_bits & PCIE_CORE_OB_REGION_ADDR0_NUM_BITS;
1116         ob_addr_0 |= lower_addr & PCIE_CORE_OB_REGION_ADDR0_LO_ADDR;
1117         ob_addr_1 = upper_addr;
1118         ob_desc_0 = (1 << 23 | type);
1119
1120         rockchip_pcie_write(rockchip, ob_addr_0,
1121                             PCIE_CORE_OB_REGION_ADDR0 + aw_offset);
1122         rockchip_pcie_write(rockchip, ob_addr_1,
1123                             PCIE_CORE_OB_REGION_ADDR1 + aw_offset);
1124         rockchip_pcie_write(rockchip, ob_desc_0,
1125                             PCIE_CORE_OB_REGION_DESC0 + aw_offset);
1126         rockchip_pcie_write(rockchip, 0,
1127                             PCIE_CORE_OB_REGION_DESC1 + aw_offset);
1128
1129         return 0;
1130 }
1131
1132 static int rockchip_pcie_prog_ib_atu(struct rockchip_pcie *rockchip,
1133                                      int region_no, u8 num_pass_bits,
1134                                      u32 lower_addr, u32 upper_addr)
1135 {
1136         u32 ib_addr_0;
1137         u32 ib_addr_1;
1138         u32 aw_offset;
1139
1140         if (region_no > MAX_AXI_IB_ROOTPORT_REGION_NUM)
1141                 return -EINVAL;
1142         if (num_pass_bits + 1 < MIN_AXI_ADDR_BITS_PASSED)
1143                 return -EINVAL;
1144         if (num_pass_bits > 63)
1145                 return -EINVAL;
1146
1147         aw_offset = (region_no << IB_ROOT_PORT_REG_SIZE_SHIFT);
1148
1149         ib_addr_0 = num_pass_bits & PCIE_CORE_IB_REGION_ADDR0_NUM_BITS;
1150         ib_addr_0 |= (lower_addr << 8) & PCIE_CORE_IB_REGION_ADDR0_LO_ADDR;
1151         ib_addr_1 = upper_addr;
1152
1153         rockchip_pcie_write(rockchip, ib_addr_0, PCIE_RP_IB_ADDR0 + aw_offset);
1154         rockchip_pcie_write(rockchip, ib_addr_1, PCIE_RP_IB_ADDR1 + aw_offset);
1155
1156         return 0;
1157 }
1158
1159 static int rockchip_cfg_atu(struct rockchip_pcie *rockchip)
1160 {
1161         int offset;
1162         int err;
1163         int reg_no;
1164
1165         for (reg_no = 0; reg_no < (rockchip->mem_size >> 20); reg_no++) {
1166                 err = rockchip_pcie_prog_ob_atu(rockchip, reg_no + 1,
1167                                                 AXI_WRAPPER_MEM_WRITE,
1168                                                 20 - 1,
1169                                                 rockchip->mem_bus_addr +
1170                                                 (reg_no << 20),
1171                                                 0);
1172                 if (err) {
1173                         dev_err(rockchip->dev,
1174                                         "program RC mem outbound ATU failed\n");
1175                         return err;
1176                 }
1177         }
1178
1179         err = rockchip_pcie_prog_ib_atu(rockchip, 2, 32 - 1, 0x0, 0);
1180         if (err) {
1181                 dev_err(rockchip->dev, "program RC mem inbound ATU failed\n");
1182                 return err;
1183         }
1184
1185         offset = rockchip->mem_size >> 20;
1186         for (reg_no = 0; reg_no < (rockchip->io_size >> 20); reg_no++) {
1187                 err = rockchip_pcie_prog_ob_atu(rockchip,
1188                                                 reg_no + 1 + offset,
1189                                                 AXI_WRAPPER_IO_WRITE,
1190                                                 20 - 1,
1191                                                 rockchip->io_bus_addr +
1192                                                 (reg_no << 20),
1193                                                 0);
1194                 if (err) {
1195                         dev_err(rockchip->dev,
1196                                         "program RC io outbound ATU failed\n");
1197                         return err;
1198                 }
1199         }
1200
1201         /* assign message regions */
1202         rockchip_pcie_prog_ob_atu(rockchip, reg_no + 1 + offset,
1203                                   AXI_WRAPPER_NOR_MSG,
1204                                   20 - 1, 0, 0);
1205
1206         rockchip->msg_bus_addr = rockchip->mem_bus_addr +
1207                                         ((reg_no + offset) << 20);
1208         return err;
1209 }
1210
1211 static int rockchip_pcie_wait_l2(struct rockchip_pcie *rockchip)
1212 {
1213         u32 value;
1214         int err;
1215
1216         /* send PME_TURN_OFF message */
1217         writel(0x0, rockchip->msg_region + PCIE_RC_SEND_PME_OFF);
1218
1219         /* read LTSSM and wait for falling into L2 link state */
1220         err = readl_poll_timeout(rockchip->apb_base + PCIE_CLIENT_DEBUG_OUT_0,
1221                                  value, PCIE_LINK_IS_L2(value), 20,
1222                                  jiffies_to_usecs(5 * HZ));
1223         if (err) {
1224                 dev_err(rockchip->dev, "PCIe link enter L2 timeout!\n");
1225                 return err;
1226         }
1227
1228         return 0;
1229 }
1230
1231 static int rockchip_pcie_suspend_noirq(struct device *dev)
1232 {
1233         struct rockchip_pcie *rockchip = dev_get_drvdata(dev);
1234         int ret;
1235
1236         /* disable core and cli int since we don't need to ack PME_ACK */
1237         rockchip_pcie_write(rockchip, (PCIE_CLIENT_INT_CLI << 16) |
1238                             PCIE_CLIENT_INT_CLI, PCIE_CLIENT_INT_MASK);
1239         rockchip_pcie_write(rockchip, (u32)PCIE_CORE_INT, PCIE_CORE_INT_MASK);
1240
1241         ret = rockchip_pcie_wait_l2(rockchip);
1242         if (ret) {
1243                 rockchip_pcie_enable_interrupts(rockchip);
1244                 return ret;
1245         }
1246
1247         phy_power_off(rockchip->phy);
1248         phy_exit(rockchip->phy);
1249
1250         clk_disable_unprepare(rockchip->clk_pcie_pm);
1251         clk_disable_unprepare(rockchip->hclk_pcie);
1252         clk_disable_unprepare(rockchip->aclk_perf_pcie);
1253         clk_disable_unprepare(rockchip->aclk_pcie);
1254
1255         return ret;
1256 }
1257
1258 static int rockchip_pcie_resume_noirq(struct device *dev)
1259 {
1260         struct rockchip_pcie *rockchip = dev_get_drvdata(dev);
1261         int err;
1262
1263         clk_prepare_enable(rockchip->clk_pcie_pm);
1264         clk_prepare_enable(rockchip->hclk_pcie);
1265         clk_prepare_enable(rockchip->aclk_perf_pcie);
1266         clk_prepare_enable(rockchip->aclk_pcie);
1267
1268         err = rockchip_pcie_init_port(rockchip);
1269         if (err)
1270                 return err;
1271
1272         err = rockchip_cfg_atu(rockchip);
1273         if (err)
1274                 return err;
1275
1276         /* Need this to enter L1 again */
1277         rockchip_pcie_update_txcredit_mui(rockchip);
1278         rockchip_pcie_enable_interrupts(rockchip);
1279
1280         return 0;
1281 }
1282
1283 static int rockchip_pcie_probe(struct platform_device *pdev)
1284 {
1285         struct rockchip_pcie *rockchip;
1286         struct device *dev = &pdev->dev;
1287         struct pci_bus *bus, *child;
1288         struct resource_entry *win;
1289         resource_size_t io_base;
1290         struct resource *mem;
1291         struct resource *io;
1292         int err;
1293
1294         LIST_HEAD(res);
1295
1296         if (!dev->of_node)
1297                 return -ENODEV;
1298
1299         rockchip = devm_kzalloc(dev, sizeof(*rockchip), GFP_KERNEL);
1300         if (!rockchip)
1301                 return -ENOMEM;
1302
1303         platform_set_drvdata(pdev, rockchip);
1304         rockchip->dev = dev;
1305
1306         err = rockchip_pcie_parse_dt(rockchip);
1307         if (err)
1308                 return err;
1309
1310         err = clk_prepare_enable(rockchip->aclk_pcie);
1311         if (err) {
1312                 dev_err(dev, "unable to enable aclk_pcie clock\n");
1313                 goto err_aclk_pcie;
1314         }
1315
1316         err = clk_prepare_enable(rockchip->aclk_perf_pcie);
1317         if (err) {
1318                 dev_err(dev, "unable to enable aclk_perf_pcie clock\n");
1319                 goto err_aclk_perf_pcie;
1320         }
1321
1322         err = clk_prepare_enable(rockchip->hclk_pcie);
1323         if (err) {
1324                 dev_err(dev, "unable to enable hclk_pcie clock\n");
1325                 goto err_hclk_pcie;
1326         }
1327
1328         err = clk_prepare_enable(rockchip->clk_pcie_pm);
1329         if (err) {
1330                 dev_err(dev, "unable to enable hclk_pcie clock\n");
1331                 goto err_pcie_pm;
1332         }
1333
1334         err = rockchip_pcie_set_vpcie(rockchip);
1335         if (err) {
1336                 dev_err(dev, "failed to set vpcie regulator\n");
1337                 goto err_set_vpcie;
1338         }
1339
1340         err = rockchip_pcie_init_port(rockchip);
1341         if (err)
1342                 goto err_vpcie;
1343
1344         platform_set_drvdata(pdev, rockchip);
1345
1346         rockchip_pcie_enable_interrupts(rockchip);
1347
1348         err = rockchip_pcie_init_irq_domain(rockchip);
1349         if (err < 0)
1350                 goto err_vpcie;
1351
1352         err = of_pci_get_host_bridge_resources(dev->of_node, 0, 0xff,
1353                                                &res, &io_base);
1354         if (err)
1355                 goto err_vpcie;
1356
1357         err = devm_request_pci_bus_resources(dev, &res);
1358         if (err)
1359                 goto err_vpcie;
1360
1361         /* Get the I/O and memory ranges from DT */
1362         resource_list_for_each_entry(win, &res) {
1363                 switch (resource_type(win->res)) {
1364                 case IORESOURCE_IO:
1365                         io = win->res;
1366                         io->name = "I/O";
1367                         rockchip->io_size = resource_size(io);
1368                         rockchip->io_bus_addr = io->start - win->offset;
1369                         err = pci_remap_iospace(io, io_base);
1370                         if (err) {
1371                                 dev_warn(dev, "error %d: failed to map resource %pR\n",
1372                                          err, io);
1373                                 continue;
1374                         }
1375                         break;
1376                 case IORESOURCE_MEM:
1377                         mem = win->res;
1378                         mem->name = "MEM";
1379                         rockchip->mem_size = resource_size(mem);
1380                         rockchip->mem_bus_addr = mem->start - win->offset;
1381                         break;
1382                 case IORESOURCE_BUS:
1383                         rockchip->root_bus_nr = win->res->start;
1384                         break;
1385                 default:
1386                         continue;
1387                 }
1388         }
1389
1390         err = rockchip_cfg_atu(rockchip);
1391         if (err)
1392                 goto err_vpcie;
1393
1394         rockchip->msg_region = devm_ioremap(rockchip->dev,
1395                                             rockchip->msg_bus_addr, SZ_1M);
1396         if (!rockchip->msg_region) {
1397                 err = -ENOMEM;
1398                 goto err_vpcie;
1399         }
1400
1401         bus = pci_scan_root_bus(&pdev->dev, 0, &rockchip_pcie_ops, rockchip, &res);
1402         if (!bus) {
1403                 err = -ENOMEM;
1404                 goto err_vpcie;
1405         }
1406
1407         pci_bus_size_bridges(bus);
1408         pci_bus_assign_resources(bus);
1409         list_for_each_entry(child, &bus->children, node)
1410                 pcie_bus_configure_settings(child);
1411
1412         pci_bus_add_devices(bus);
1413
1414         dev_warn(dev, "only 32-bit config accesses supported; smaller writes may corrupt adjacent RW1C fields\n");
1415
1416         return err;
1417
1418 err_vpcie:
1419         if (!IS_ERR(rockchip->vpcie3v3))
1420                 regulator_disable(rockchip->vpcie3v3);
1421         if (!IS_ERR(rockchip->vpcie1v8))
1422                 regulator_disable(rockchip->vpcie1v8);
1423         if (!IS_ERR(rockchip->vpcie0v9))
1424                 regulator_disable(rockchip->vpcie0v9);
1425 err_set_vpcie:
1426         clk_disable_unprepare(rockchip->clk_pcie_pm);
1427 err_pcie_pm:
1428         clk_disable_unprepare(rockchip->hclk_pcie);
1429 err_hclk_pcie:
1430         clk_disable_unprepare(rockchip->aclk_perf_pcie);
1431 err_aclk_perf_pcie:
1432         clk_disable_unprepare(rockchip->aclk_pcie);
1433 err_aclk_pcie:
1434         return err;
1435 }
1436
1437 static const struct dev_pm_ops rockchip_pcie_pm_ops = {
1438         SET_NOIRQ_SYSTEM_SLEEP_PM_OPS(rockchip_pcie_suspend_noirq,
1439                                       rockchip_pcie_resume_noirq)
1440 };
1441
1442 static const struct of_device_id rockchip_pcie_of_match[] = {
1443         { .compatible = "rockchip,rk3399-pcie", },
1444         {}
1445 };
1446
1447 static struct platform_driver rockchip_pcie_driver = {
1448         .driver = {
1449                 .name = "rockchip-pcie",
1450                 .of_match_table = rockchip_pcie_of_match,
1451                 .pm = &rockchip_pcie_pm_ops,
1452         },
1453         .probe = rockchip_pcie_probe,
1454
1455 };
1456 builtin_platform_driver(rockchip_pcie_driver);