drivers/pci/quirks.c

   1 /*
   2  *  This file contains work-arounds for many known PCI hardware
   3  *  bugs.  Devices present only on certain architectures (host
   4  *  bridges et cetera) should be handled in arch-specific code.
   5  *
   6  *  Note: any quirks for hotpluggable devices must _NOT_ be declared __init.
   7  *
   8  *  Copyright (c) 1999 Martin Mares <mj@ucw.cz>
   9  *
  10  *  Init/reset quirks for USB host controllers should be in the
  11  *  USB quirks file, where their drivers can access reuse it.
  12  */
  13
  14 #include <linux/types.h>
  15 #include <linux/kernel.h>
  16 #include <linux/export.h>
  17 #include <linux/pci.h>
  18 #include <linux/init.h>
  19 #include <linux/delay.h>
  20 #include <linux/acpi.h>
  21 #include <linux/kallsyms.h>
  22 #include <linux/dmi.h>
  23 #include <linux/pci-aspm.h>
  24 #include <linux/ioport.h>
  25 #include <linux/sched.h>
  26 #include <linux/ktime.h>
  27 #include <linux/mm.h>
  28 #include <asm/dma.h>    /* isa_dma_bridge_buggy */
  29 #include "pci.h"
  30
  31 /*
  32  * Decoding should be disabled for a PCI device during BAR sizing to avoid
  33  * conflict. But doing so may cause problems on host bridge and perhaps other
  34  * key system devices. For devices that need to have mmio decoding always-on,
  35  * we need to set the dev->mmio_always_on bit.
  36  */
  37 static void quirk_mmio_always_on(struct pci_dev *dev)
  38 {
  39         dev->mmio_always_on = 1;
  40 }
  41 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_ANY_ID, PCI_ANY_ID,
  42                                 PCI_CLASS_BRIDGE_HOST, 8, quirk_mmio_always_on);
  43
  44 /* The Mellanox Tavor device gives false positive parity errors
  45  * Mark this device with a broken_parity_status, to allow
  46  * PCI scanning code to "skip" this now blacklisted device.
  47  */
  48 static void quirk_mellanox_tavor(struct pci_dev *dev)
  49 {
  50         dev->broken_parity_status = 1;  /* This device gives false positives */
  51 }
  52 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_MELLANOX, PCI_DEVICE_ID_MELLANOX_TAVOR, quirk_mellanox_tavor);
  53 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_MELLANOX, PCI_DEVICE_ID_MELLANOX_TAVOR_BRIDGE, quirk_mellanox_tavor);
  54
  55 /* Deal with broken BIOSes that neglect to enable passive release,
  56    which can cause problems in combination with the 82441FX/PPro MTRRs */
  57 static void quirk_passive_release(struct pci_dev *dev)
  58 {
  59         struct pci_dev *d = NULL;
  60         unsigned char dlc;
  61
  62         /* We have to make sure a particular bit is set in the PIIX3
  63            ISA bridge, so we have to go out and find it. */
  64         while ((d = pci_get_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82371SB_0, d))) {
  65                 pci_read_config_byte(d, 0x82, &dlc);
  66                 if (!(dlc & 1<<1)) {
  67                         dev_info(&d->dev, "PIIX3: Enabling Passive Release\n");
  68                         dlc |= 1<<1;
  69                         pci_write_config_byte(d, 0x82, dlc);
  70                 }
  71         }
  72 }
  73 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release);
  74 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release);
  75
  76 /*  The VIA VP2/VP3/MVP3 seem to have some 'features'. There may be a workaround
  77     but VIA don't answer queries. If you happen to have good contacts at VIA
  78     ask them for me please -- Alan
  79
  80     This appears to be BIOS not version dependent. So presumably there is a
  81     chipset level fix */
  82
  83 static void quirk_isa_dma_hangs(struct pci_dev *dev)
  84 {
  85         if (!isa_dma_bridge_buggy) {
  86                 isa_dma_bridge_buggy = 1;
  87                 dev_info(&dev->dev, "Activating ISA DMA hang workarounds\n");
  88         }
  89 }
  90         /*
  91          * Its not totally clear which chipsets are the problematic ones
  92          * We know 82C586 and 82C596 variants are affected.
  93          */
  94 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C586_0,     quirk_isa_dma_hangs);
  95 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C596,       quirk_isa_dma_hangs);
  96 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82371SB_0,  quirk_isa_dma_hangs);
  97 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1533,         quirk_isa_dma_hangs);
  98 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_1,       quirk_isa_dma_hangs);
  99 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_2,       quirk_isa_dma_hangs);
 100 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_3,       quirk_isa_dma_hangs);
 101
 102 /*
 103  * Intel NM10 "TigerPoint" LPC PM1a_STS.BM_STS must be clear
 104  * for some HT machines to use C4 w/o hanging.
 105  */
 106 static void quirk_tigerpoint_bm_sts(struct pci_dev *dev)
 107 {
 108         u32 pmbase;
 109         u16 pm1a;
 110
 111         pci_read_config_dword(dev, 0x40, &pmbase);
 112         pmbase = pmbase & 0xff80;
 113         pm1a = inw(pmbase);
 114
 115         if (pm1a & 0x10) {
 116                 dev_info(&dev->dev, FW_BUG "TigerPoint LPC.BM_STS cleared\n");
 117                 outw(0x10, pmbase);
 118         }
 119 }
 120 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_TGP_LPC, quirk_tigerpoint_bm_sts);
 121
 122 /*
 123  *      Chipsets where PCI->PCI transfers vanish or hang
 124  */
 125 static void quirk_nopcipci(struct pci_dev *dev)
 126 {
 127         if ((pci_pci_problems & PCIPCI_FAIL) == 0) {
 128                 dev_info(&dev->dev, "Disabling direct PCI/PCI transfers\n");
 129                 pci_pci_problems |= PCIPCI_FAIL;
 130         }
 131 }
 132 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_5597,          quirk_nopcipci);
 133 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_496,           quirk_nopcipci);
 134
 135 static void quirk_nopciamd(struct pci_dev *dev)
 136 {
 137         u8 rev;
 138         pci_read_config_byte(dev, 0x08, &rev);
 139         if (rev == 0x13) {
 140                 /* Erratum 24 */
 141                 dev_info(&dev->dev, "Chipset erratum: Disabling direct PCI/AGP transfers\n");
 142                 pci_pci_problems |= PCIAGP_FAIL;
 143         }
 144 }
 145 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_8151_0,       quirk_nopciamd);
 146
 147 /*
 148  *      Triton requires workarounds to be used by the drivers
 149  */
 150 static void quirk_triton(struct pci_dev *dev)
 151 {
 152         if ((pci_pci_problems&PCIPCI_TRITON) == 0) {
 153                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 154                 pci_pci_problems |= PCIPCI_TRITON;
 155         }
 156 }
 157 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437,      quirk_triton);
 158 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437VX,    quirk_triton);
 159 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439,      quirk_triton);
 160 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439TX,    quirk_triton);
 161
 162 /*
 163  *      VIA Apollo KT133 needs PCI latency patch
 164  *      Made according to a windows driver based patch by George E. Breese
 165  *      see PCI Latency Adjust on http://www.viahardware.com/download/viatweak.shtm
 166  *      and http://www.georgebreese.com/net/software/#PCI
 167  *      Also see http://www.au-ja.org/review-kt133a-1-en.phtml for
 168  *      the info on which Mr Breese based his work.
 169  *
 170  *      Updated based on further information from the site and also on
 171  *      information provided by VIA
 172  */
 173 static void quirk_vialatency(struct pci_dev *dev)
 174 {
 175         struct pci_dev *p;
 176         u8 busarb;
 177         /* Ok we have a potential problem chipset here. Now see if we have
 178            a buggy southbridge */
 179
 180         p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_82C686, NULL);
 181         if (p != NULL) {
 182                 /* 0x40 - 0x4f == 686B, 0x10 - 0x2f == 686A; thanks Dan Hollis */
 183                 /* Check for buggy part revisions */
 184                 if (p->revision < 0x40 || p->revision > 0x42)
 185                         goto exit;
 186         } else {
 187                 p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8231, NULL);
 188                 if (p == NULL)  /* No problem parts */
 189                         goto exit;
 190                 /* Check for buggy part revisions */
 191                 if (p->revision < 0x10 || p->revision > 0x12)
 192                         goto exit;
 193         }
 194
 195         /*
 196          *      Ok we have the problem. Now set the PCI master grant to
 197          *      occur every master grant. The apparent bug is that under high
 198          *      PCI load (quite common in Linux of course) you can get data
 199          *      loss when the CPU is held off the bus for 3 bus master requests
 200          *      This happens to include the IDE controllers....
 201          *
 202          *      VIA only apply this fix when an SB Live! is present but under
 203          *      both Linux and Windows this isn't enough, and we have seen
 204          *      corruption without SB Live! but with things like 3 UDMA IDE
 205          *      controllers. So we ignore that bit of the VIA recommendation..
 206          */
 207
 208         pci_read_config_byte(dev, 0x76, &busarb);
 209         /* Set bit 4 and bi 5 of byte 76 to 0x01
 210            "Master priority rotation on every PCI master grant */
 211         busarb &= ~(1<<5);
 212         busarb |= (1<<4);
 213         pci_write_config_byte(dev, 0x76, busarb);
 214         dev_info(&dev->dev, "Applying VIA southbridge workaround\n");
 215 exit:
 216         pci_dev_put(p);
 217 }
 218 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8363_0,       quirk_vialatency);
 219 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8371_1,       quirk_vialatency);
 220 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8361,         quirk_vialatency);
 221 /* Must restore this on a resume from RAM */
 222 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8363_0,       quirk_vialatency);
 223 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8371_1,       quirk_vialatency);
 224 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8361,         quirk_vialatency);
 225
 226 /*
 227  *      VIA Apollo VP3 needs ETBF on BT848/878
 228  */
 229 static void quirk_viaetbf(struct pci_dev *dev)
 230 {
 231         if ((pci_pci_problems&PCIPCI_VIAETBF) == 0) {
 232                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 233                 pci_pci_problems |= PCIPCI_VIAETBF;
 234         }
 235 }
 236 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C597_0,     quirk_viaetbf);
 237
 238 static void quirk_vsfx(struct pci_dev *dev)
 239 {
 240         if ((pci_pci_problems&PCIPCI_VSFX) == 0) {
 241                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 242                 pci_pci_problems |= PCIPCI_VSFX;
 243         }
 244 }
 245 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C576,       quirk_vsfx);
 246
 247 /*
 248  *      Ali Magik requires workarounds to be used by the drivers
 249  *      that DMA to AGP space. Latency must be set to 0xA and triton
 250  *      workaround applied too
 251  *      [Info kindly provided by ALi]
 252  */
 253 static void quirk_alimagik(struct pci_dev *dev)
 254 {
 255         if ((pci_pci_problems&PCIPCI_ALIMAGIK) == 0) {
 256                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 257                 pci_pci_problems |= PCIPCI_ALIMAGIK|PCIPCI_TRITON;
 258         }
 259 }
 260 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1647,         quirk_alimagik);
 261 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1651,         quirk_alimagik);
 262
 263 /*
 264  *      Natoma has some interesting boundary conditions with Zoran stuff
 265  *      at least
 266  */
 267 static void quirk_natoma(struct pci_dev *dev)
 268 {
 269         if ((pci_pci_problems&PCIPCI_NATOMA) == 0) {
 270                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 271                 pci_pci_problems |= PCIPCI_NATOMA;
 272         }
 273 }
 274 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_natoma);
 275 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_0,  quirk_natoma);
 276 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_1,  quirk_natoma);
 277 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_0,  quirk_natoma);
 278 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_1,  quirk_natoma);
 279 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_2,  quirk_natoma);
 280
 281 /*
 282  *  This chip can cause PCI parity errors if config register 0xA0 is read
 283  *  while DMAs are occurring.
 284  */
 285 static void quirk_citrine(struct pci_dev *dev)
 286 {
 287         dev->cfg_size = 0xA0;
 288 }
 289 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_IBM,     PCI_DEVICE_ID_IBM_CITRINE,      quirk_citrine);
 290
 291 /*  On IBM Crocodile ipr SAS adapters, expand BAR to system page size */
 292 static void quirk_extend_bar_to_page(struct pci_dev *dev)
 293 {
 294         int i;
 295
 296         for (i = 0; i < PCI_STD_RESOURCE_END; i++) {
 297                 struct resource *r = &dev->resource[i];
 298
 299                 if (r->flags & IORESOURCE_MEM && resource_size(r) < PAGE_SIZE) {
 300                         r->end = PAGE_SIZE - 1;
 301                         r->start = 0;
 302                         r->flags |= IORESOURCE_UNSET;
 303                         dev_info(&dev->dev, "expanded BAR %d to page size: %pR\n",
 304                                  i, r);
 305                 }
 306         }
 307 }
 308 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_IBM, 0x034a, quirk_extend_bar_to_page);
 309
 310 /*
 311  *  S3 868 and 968 chips report region size equal to 32M, but they decode 64M.
 312  *  If it's needed, re-allocate the region.
 313  */
 314 static void quirk_s3_64M(struct pci_dev *dev)
 315 {
 316         struct resource *r = &dev->resource[0];
 317
 318         if ((r->start & 0x3ffffff) || r->end != r->start + 0x3ffffff) {
 319                 r->flags |= IORESOURCE_UNSET;
 320                 r->start = 0;
 321                 r->end = 0x3ffffff;
 322         }
 323 }
 324 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_S3,      PCI_DEVICE_ID_S3_868,           quirk_s3_64M);
 325 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_S3,      PCI_DEVICE_ID_S3_968,           quirk_s3_64M);
 326
 327 static void quirk_io(struct pci_dev *dev, int pos, unsigned size,
 328                      const char *name)
 329 {
 330         u32 region;
 331         struct pci_bus_region bus_region;
 332         struct resource *res = dev->resource + pos;
 333
 334         pci_read_config_dword(dev, PCI_BASE_ADDRESS_0 + (pos << 2), &region);
 335
 336         if (!region)
 337                 return;
 338
 339         res->name = pci_name(dev);
 340         res->flags = region & ~PCI_BASE_ADDRESS_IO_MASK;
 341         res->flags |=
 342                 (IORESOURCE_IO | IORESOURCE_PCI_FIXED | IORESOURCE_SIZEALIGN);
 343         region &= ~(size - 1);
 344
 345         /* Convert from PCI bus to resource space */
 346         bus_region.start = region;
 347         bus_region.end = region + size - 1;
 348         pcibios_bus_to_resource(dev->bus, res, &bus_region);
 349
 350         dev_info(&dev->dev, FW_BUG "%s quirk: reg 0x%x: %pR\n",
 351                  name, PCI_BASE_ADDRESS_0 + (pos << 2), res);
 352 }
 353
 354 /*
 355  * Some CS5536 BIOSes (for example, the Soekris NET5501 board w/ comBIOS
 356  * ver. 1.33  20070103) don't set the correct ISA PCI region header info.
 357  * BAR0 should be 8 bytes; instead, it may be set to something like 8k
 358  * (which conflicts w/ BAR1's memory range).
 359  *
 360  * CS553x's ISA PCI BARs may also be read-only (ref:
 361  * https://bugzilla.kernel.org/show_bug.cgi?id=85991 - Comment #4 forward).
 362  */
 363 static void quirk_cs5536_vsa(struct pci_dev *dev)
 364 {
 365         static char *name = "CS5536 ISA bridge";
 366
 367         if (pci_resource_len(dev, 0) != 8) {
 368                 quirk_io(dev, 0,   8, name);    /* SMB */
 369                 quirk_io(dev, 1, 256, name);    /* GPIO */
 370                 quirk_io(dev, 2,  64, name);    /* MFGPT */
 371                 dev_info(&dev->dev, "%s bug detected (incorrect header); workaround applied\n",
 372                          name);
 373         }
 374 }
 375 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_CS5536_ISA, quirk_cs5536_vsa);
 376
 377 static void quirk_io_region(struct pci_dev *dev, int port,
 378                                 unsigned size, int nr, const char *name)
 379 {
 380         u16 region;
 381         struct pci_bus_region bus_region;
 382         struct resource *res = dev->resource + nr;
 383
 384         pci_read_config_word(dev, port, &region);
 385         region &= ~(size - 1);
 386
 387         if (!region)
 388                 return;
 389
 390         res->name = pci_name(dev);
 391         res->flags = IORESOURCE_IO;
 392
 393         /* Convert from PCI bus to resource space */
 394         bus_region.start = region;
 395         bus_region.end = region + size - 1;
 396         pcibios_bus_to_resource(dev->bus, res, &bus_region);
 397
 398         if (!pci_claim_resource(dev, nr))
 399                 dev_info(&dev->dev, "quirk: %pR claimed by %s\n", res, name);
 400 }
 401
 402 /*
 403  *      ATI Northbridge setups MCE the processor if you even
 404  *      read somewhere between 0x3b0->0x3bb or read 0x3d3
 405  */
 406 static void quirk_ati_exploding_mce(struct pci_dev *dev)
 407 {
 408         dev_info(&dev->dev, "ATI Northbridge, reserving I/O ports 0x3b0 to 0x3bb\n");
 409         /* Mae rhaid i ni beidio ag edrych ar y lleoliadiau I/O hyn */
 410         request_region(0x3b0, 0x0C, "RadeonIGP");
 411         request_region(0x3d3, 0x01, "RadeonIGP");
 412 }
 413 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI,      PCI_DEVICE_ID_ATI_RS100,   quirk_ati_exploding_mce);
 414
 415 /*
 416  * In the AMD NL platform, this device ([1022:7912]) has a class code of
 417  * PCI_CLASS_SERIAL_USB_XHCI (0x0c0330), which means the xhci driver will
 418  * claim it.
 419  * But the dwc3 driver is a more specific driver for this device, and we'd
 420  * prefer to use it instead of xhci. To prevent xhci from claiming the
 421  * device, change the class code to 0x0c03fe, which the PCI r3.0 spec
 422  * defines as "USB device (not host controller)". The dwc3 driver can then
 423  * claim it based on its Vendor and Device ID.
 424  */
 425 static void quirk_amd_nl_class(struct pci_dev *pdev)
 426 {
 427         u32 class = pdev->class;
 428
 429         /* Use "USB Device (not host controller)" class */
 430         pdev->class = (PCI_CLASS_SERIAL_USB << 8) | 0xfe;
 431         dev_info(&pdev->dev, "PCI class overridden (%#08x -> %#08x) so dwc3 driver can claim this instead of xhci\n",
 432                  class, pdev->class);
 433 }
 434 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_NL_USB,
 435                 quirk_amd_nl_class);
 436
 437 /*
 438  * Let's make the southbridge information explicit instead
 439  * of having to worry about people probing the ACPI areas,
 440  * for example.. (Yes, it happens, and if you read the wrong
 441  * ACPI register it will put the machine to sleep with no
 442  * way of waking it up again. Bummer).
 443  *
 444  * ALI M7101: Two IO regions pointed to by words at
 445  *      0xE0 (64 bytes of ACPI registers)
 446  *      0xE2 (32 bytes of SMB registers)
 447  */
 448 static void quirk_ali7101_acpi(struct pci_dev *dev)
 449 {
 450         quirk_io_region(dev, 0xE0, 64, PCI_BRIDGE_RESOURCES, "ali7101 ACPI");
 451         quirk_io_region(dev, 0xE2, 32, PCI_BRIDGE_RESOURCES+1, "ali7101 SMB");
 452 }
 453 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AL,      PCI_DEVICE_ID_AL_M7101,         quirk_ali7101_acpi);
 454
 455 static void piix4_io_quirk(struct pci_dev *dev, const char *name, unsigned int port, unsigned int enable)
 456 {
 457         u32 devres;
 458         u32 mask, size, base;
 459
 460         pci_read_config_dword(dev, port, &devres);
 461         if ((devres & enable) != enable)
 462                 return;
 463         mask = (devres >> 16) & 15;
 464         base = devres & 0xffff;
 465         size = 16;
 466         for (;;) {
 467                 unsigned bit = size >> 1;
 468                 if ((bit & mask) == bit)
 469                         break;
 470                 size = bit;
 471         }
 472         /*
 473          * For now we only print it out. Eventually we'll want to
 474          * reserve it (at least if it's in the 0x1000+ range), but
 475          * let's get enough confirmation reports first.
 476          */
 477         base &= -size;
 478         dev_info(&dev->dev, "%s PIO at %04x-%04x\n", name, base,
 479                  base + size - 1);
 480 }
 481
 482 static void piix4_mem_quirk(struct pci_dev *dev, const char *name, unsigned int port, unsigned int enable)
 483 {
 484         u32 devres;
 485         u32 mask, size, base;
 486
 487         pci_read_config_dword(dev, port, &devres);
 488         if ((devres & enable) != enable)
 489                 return;
 490         base = devres & 0xffff0000;
 491         mask = (devres & 0x3f) << 16;
 492         size = 128 << 16;
 493         for (;;) {
 494                 unsigned bit = size >> 1;
 495                 if ((bit & mask) == bit)
 496                         break;
 497                 size = bit;
 498         }
 499         /*
 500          * For now we only print it out. Eventually we'll want to
 501          * reserve it, but let's get enough confirmation reports first.
 502          */
 503         base &= -size;
 504         dev_info(&dev->dev, "%s MMIO at %04x-%04x\n", name, base,
 505                  base + size - 1);
 506 }
 507
 508 /*
 509  * PIIX4 ACPI: Two IO regions pointed to by longwords at
 510  *      0x40 (64 bytes of ACPI registers)
 511  *      0x90 (16 bytes of SMB registers)
 512  * and a few strange programmable PIIX4 device resources.
 513  */
 514 static void quirk_piix4_acpi(struct pci_dev *dev)
 515 {
 516         u32 res_a;
 517
 518         quirk_io_region(dev, 0x40, 64, PCI_BRIDGE_RESOURCES, "PIIX4 ACPI");
 519         quirk_io_region(dev, 0x90, 16, PCI_BRIDGE_RESOURCES+1, "PIIX4 SMB");
 520
 521         /* Device resource A has enables for some of the other ones */
 522         pci_read_config_dword(dev, 0x5c, &res_a);
 523
 524         piix4_io_quirk(dev, "PIIX4 devres B", 0x60, 3 << 21);
 525         piix4_io_quirk(dev, "PIIX4 devres C", 0x64, 3 << 21);
 526
 527         /* Device resource D is just bitfields for static resources */
 528
 529         /* Device 12 enabled? */
 530         if (res_a & (1 << 29)) {
 531                 piix4_io_quirk(dev, "PIIX4 devres E", 0x68, 1 << 20);
 532                 piix4_mem_quirk(dev, "PIIX4 devres F", 0x6c, 1 << 7);
 533         }
 534         /* Device 13 enabled? */
 535         if (res_a & (1 << 30)) {
 536                 piix4_io_quirk(dev, "PIIX4 devres G", 0x70, 1 << 20);
 537                 piix4_mem_quirk(dev, "PIIX4 devres H", 0x74, 1 << 7);
 538         }
 539         piix4_io_quirk(dev, "PIIX4 devres I", 0x78, 1 << 20);
 540         piix4_io_quirk(dev, "PIIX4 devres J", 0x7c, 1 << 20);
 541 }
 542 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82371AB_3,  quirk_piix4_acpi);
 543 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82443MX_3,  quirk_piix4_acpi);
 544
 545 #define ICH_PMBASE      0x40
 546 #define ICH_ACPI_CNTL   0x44
 547 #define  ICH4_ACPI_EN   0x10
 548 #define  ICH6_ACPI_EN   0x80
 549 #define ICH4_GPIOBASE   0x58
 550 #define ICH4_GPIO_CNTL  0x5c
 551 #define  ICH4_GPIO_EN   0x10
 552 #define ICH6_GPIOBASE   0x48
 553 #define ICH6_GPIO_CNTL  0x4c
 554 #define  ICH6_GPIO_EN   0x10
 555
 556 /*
 557  * ICH4, ICH4-M, ICH5, ICH5-M ACPI: Three IO regions pointed to by longwords at
 558  *      0x40 (128 bytes of ACPI, GPIO & TCO registers)
 559  *      0x58 (64 bytes of GPIO I/O space)
 560  */
 561 static void quirk_ich4_lpc_acpi(struct pci_dev *dev)
 562 {
 563         u8 enable;
 564
 565         /*
 566          * The check for PCIBIOS_MIN_IO is to ensure we won't create a conflict
 567          * with low legacy (and fixed) ports. We don't know the decoding
 568          * priority and can't tell whether the legacy device or the one created
 569          * here is really at that address.  This happens on boards with broken
 570          * BIOSes.
 571         */
 572
 573         pci_read_config_byte(dev, ICH_ACPI_CNTL, &enable);
 574         if (enable & ICH4_ACPI_EN)
 575                 quirk_io_region(dev, ICH_PMBASE, 128, PCI_BRIDGE_RESOURCES,
 576                                  "ICH4 ACPI/GPIO/TCO");
 577
 578         pci_read_config_byte(dev, ICH4_GPIO_CNTL, &enable);
 579         if (enable & ICH4_GPIO_EN)
 580                 quirk_io_region(dev, ICH4_GPIOBASE, 64, PCI_BRIDGE_RESOURCES+1,
 581                                 "ICH4 GPIO");
 582 }
 583 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AA_0,         quirk_ich4_lpc_acpi);
 584 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AB_0,         quirk_ich4_lpc_acpi);
 585 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_0,         quirk_ich4_lpc_acpi);
 586 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_10,        quirk_ich4_lpc_acpi);
 587 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_0,         quirk_ich4_lpc_acpi);
 588 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_12,        quirk_ich4_lpc_acpi);
 589 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_0,         quirk_ich4_lpc_acpi);
 590 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_12,        quirk_ich4_lpc_acpi);
 591 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801EB_0,         quirk_ich4_lpc_acpi);
 592 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_ESB_1,             quirk_ich4_lpc_acpi);
 593
 594 static void ich6_lpc_acpi_gpio(struct pci_dev *dev)
 595 {
 596         u8 enable;
 597
 598         pci_read_config_byte(dev, ICH_ACPI_CNTL, &enable);
 599         if (enable & ICH6_ACPI_EN)
 600                 quirk_io_region(dev, ICH_PMBASE, 128, PCI_BRIDGE_RESOURCES,
 601                                  "ICH6 ACPI/GPIO/TCO");
 602
 603         pci_read_config_byte(dev, ICH6_GPIO_CNTL, &enable);
 604         if (enable & ICH6_GPIO_EN)
 605                 quirk_io_region(dev, ICH6_GPIOBASE, 64, PCI_BRIDGE_RESOURCES+1,
 606                                 "ICH6 GPIO");
 607 }
 608
 609 static void ich6_lpc_generic_decode(struct pci_dev *dev, unsigned reg, const char *name, int dynsize)
 610 {
 611         u32 val;
 612         u32 size, base;
 613
 614         pci_read_config_dword(dev, reg, &val);
 615
 616         /* Enabled? */
 617         if (!(val & 1))
 618                 return;
 619         base = val & 0xfffc;
 620         if (dynsize) {
 621                 /*
 622                  * This is not correct. It is 16, 32 or 64 bytes depending on
 623                  * register D31:F0:ADh bits 5:4.
 624                  *
 625                  * But this gets us at least _part_ of it.
 626                  */
 627                 size = 16;
 628         } else {
 629                 size = 128;
 630         }
 631         base &= ~(size-1);
 632
 633         /* Just print it out for now. We should reserve it after more debugging */
 634         dev_info(&dev->dev, "%s PIO at %04x-%04x\n", name, base, base+size-1);
 635 }
 636
 637 static void quirk_ich6_lpc(struct pci_dev *dev)
 638 {
 639         /* Shared ACPI/GPIO decode with all ICH6+ */
 640         ich6_lpc_acpi_gpio(dev);
 641
 642         /* ICH6-specific generic IO decode */
 643         ich6_lpc_generic_decode(dev, 0x84, "LPC Generic IO decode 1", 0);
 644         ich6_lpc_generic_decode(dev, 0x88, "LPC Generic IO decode 2", 1);
 645 }
 646 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_0, quirk_ich6_lpc);
 647 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1, quirk_ich6_lpc);
 648
 649 static void ich7_lpc_generic_decode(struct pci_dev *dev, unsigned reg, const char *name)
 650 {
 651         u32 val;
 652         u32 mask, base;
 653
 654         pci_read_config_dword(dev, reg, &val);
 655
 656         /* Enabled? */
 657         if (!(val & 1))
 658                 return;
 659
 660         /*
 661          * IO base in bits 15:2, mask in bits 23:18, both
 662          * are dword-based
 663          */
 664         base = val & 0xfffc;
 665         mask = (val >> 16) & 0xfc;
 666         mask |= 3;
 667
 668         /* Just print it out for now. We should reserve it after more debugging */
 669         dev_info(&dev->dev, "%s PIO at %04x (mask %04x)\n", name, base, mask);
 670 }
 671
 672 /* ICH7-10 has the same common LPC generic IO decode registers */
 673 static void quirk_ich7_lpc(struct pci_dev *dev)
 674 {
 675         /* We share the common ACPI/GPIO decode with ICH6 */
 676         ich6_lpc_acpi_gpio(dev);
 677
 678         /* And have 4 ICH7+ generic decodes */
 679         ich7_lpc_generic_decode(dev, 0x84, "ICH7 LPC Generic IO decode 1");
 680         ich7_lpc_generic_decode(dev, 0x88, "ICH7 LPC Generic IO decode 2");
 681         ich7_lpc_generic_decode(dev, 0x8c, "ICH7 LPC Generic IO decode 3");
 682         ich7_lpc_generic_decode(dev, 0x90, "ICH7 LPC Generic IO decode 4");
 683 }
 684 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_0, quirk_ich7_lpc);
 685 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_1, quirk_ich7_lpc);
 686 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_31, quirk_ich7_lpc);
 687 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_0, quirk_ich7_lpc);
 688 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_2, quirk_ich7_lpc);
 689 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_3, quirk_ich7_lpc);
 690 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_1, quirk_ich7_lpc);
 691 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_4, quirk_ich7_lpc);
 692 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_2, quirk_ich7_lpc);
 693 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_4, quirk_ich7_lpc);
 694 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_7, quirk_ich7_lpc);
 695 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_8, quirk_ich7_lpc);
 696 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH10_1, quirk_ich7_lpc);
 697
 698 /*
 699  * VIA ACPI: One IO region pointed to by longword at
 700  *      0x48 or 0x20 (256 bytes of ACPI registers)
 701  */
 702 static void quirk_vt82c586_acpi(struct pci_dev *dev)
 703 {
 704         if (dev->revision & 0x10)
 705                 quirk_io_region(dev, 0x48, 256, PCI_BRIDGE_RESOURCES,
 706                                 "vt82c586 ACPI");
 707 }
 708 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C586_3,     quirk_vt82c586_acpi);
 709
 710 /*
 711  * VIA VT82C686 ACPI: Three IO region pointed to by (long)words at
 712  *      0x48 (256 bytes of ACPI registers)
 713  *      0x70 (128 bytes of hardware monitoring register)
 714  *      0x90 (16 bytes of SMB registers)
 715  */
 716 static void quirk_vt82c686_acpi(struct pci_dev *dev)
 717 {
 718         quirk_vt82c586_acpi(dev);
 719
 720         quirk_io_region(dev, 0x70, 128, PCI_BRIDGE_RESOURCES+1,
 721                                  "vt82c686 HW-mon");
 722
 723         quirk_io_region(dev, 0x90, 16, PCI_BRIDGE_RESOURCES+2, "vt82c686 SMB");
 724 }
 725 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686_4,     quirk_vt82c686_acpi);
 726
 727 /*
 728  * VIA VT8235 ISA Bridge: Two IO regions pointed to by words at
 729  *      0x88 (128 bytes of power management registers)
 730  *      0xd0 (16 bytes of SMB registers)
 731  */
 732 static void quirk_vt8235_acpi(struct pci_dev *dev)
 733 {
 734         quirk_io_region(dev, 0x88, 128, PCI_BRIDGE_RESOURCES, "vt8235 PM");
 735         quirk_io_region(dev, 0xd0, 16, PCI_BRIDGE_RESOURCES+1, "vt8235 SMB");
 736 }
 737 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8235, quirk_vt8235_acpi);
 738
 739 /*
 740  * TI XIO2000a PCIe-PCI Bridge erroneously reports it supports fast back-to-back:
 741  *      Disable fast back-to-back on the secondary bus segment
 742  */
 743 static void quirk_xio2000a(struct pci_dev *dev)
 744 {
 745         struct pci_dev *pdev;
 746         u16 command;
 747
 748         dev_warn(&dev->dev, "TI XIO2000a quirk detected; secondary bus fast back-to-back transfers disabled\n");
 749         list_for_each_entry(pdev, &dev->subordinate->devices, bus_list) {
 750                 pci_read_config_word(pdev, PCI_COMMAND, &command);
 751                 if (command & PCI_COMMAND_FAST_BACK)
 752                         pci_write_config_word(pdev, PCI_COMMAND, command & ~PCI_COMMAND_FAST_BACK);
 753         }
 754 }
 755 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_TI, PCI_DEVICE_ID_TI_XIO2000A,
 756                         quirk_xio2000a);
 757
 758 #ifdef CONFIG_X86_IO_APIC
 759
 760 #include <asm/io_apic.h>
 761
 762 /*
 763  * VIA 686A/B: If an IO-APIC is active, we need to route all on-chip
 764  * devices to the external APIC.
 765  *
 766  * TODO: When we have device-specific interrupt routers,
 767  * this code will go away from quirks.
 768  */
 769 static void quirk_via_ioapic(struct pci_dev *dev)
 770 {
 771         u8 tmp;
 772
 773         if (nr_ioapics < 1)
 774                 tmp = 0;    /* nothing routed to external APIC */
 775         else
 776                 tmp = 0x1f; /* all known bits (4-0) routed to external APIC */
 777
 778         dev_info(&dev->dev, "%sbling VIA external APIC routing\n",
 779                tmp == 0 ? "Disa" : "Ena");
 780
 781         /* Offset 0x58: External APIC IRQ output control */
 782         pci_write_config_byte(dev, 0x58, tmp);
 783 }
 784 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C686,       quirk_via_ioapic);
 785 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_82C686,       quirk_via_ioapic);
 786
 787 /*
 788  * VIA 8237: Some BIOSes don't set the 'Bypass APIC De-Assert Message' Bit.
 789  * This leads to doubled level interrupt rates.
 790  * Set this bit to get rid of cycle wastage.
 791  * Otherwise uncritical.
 792  */
 793 static void quirk_via_vt8237_bypass_apic_deassert(struct pci_dev *dev)
 794 {
 795         u8 misc_control2;
 796 #define BYPASS_APIC_DEASSERT 8
 797
 798         pci_read_config_byte(dev, 0x5B, &misc_control2);
 799         if (!(misc_control2 & BYPASS_APIC_DEASSERT)) {
 800                 dev_info(&dev->dev, "Bypassing VIA 8237 APIC De-Assert Message\n");
 801                 pci_write_config_byte(dev, 0x5B, misc_control2|BYPASS_APIC_DEASSERT);
 802         }
 803 }
 804 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8237,         quirk_via_vt8237_bypass_apic_deassert);
 805 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_8237,         quirk_via_vt8237_bypass_apic_deassert);
 806
 807 /*
 808  * The AMD io apic can hang the box when an apic irq is masked.
 809  * We check all revs >= B0 (yet not in the pre production!) as the bug
 810  * is currently marked NoFix
 811  *
 812  * We have multiple reports of hangs with this chipset that went away with
 813  * noapic specified. For the moment we assume it's the erratum. We may be wrong
 814  * of course. However the advice is demonstrably good even if so..
 815  */
 816 static void quirk_amd_ioapic(struct pci_dev *dev)
 817 {
 818         if (dev->revision >= 0x02) {
 819                 dev_warn(&dev->dev, "I/O APIC: AMD Erratum #22 may be present. In the event of instability try\n");
 820                 dev_warn(&dev->dev, "        : booting with the \"noapic\" option\n");
 821         }
 822 }
 823 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_VIPER_7410,   quirk_amd_ioapic);
 824 #endif /* CONFIG_X86_IO_APIC */
 825
 826 /*
 827  * Some settings of MMRBC can lead to data corruption so block changes.
 828  * See AMD 8131 HyperTransport PCI-X Tunnel Revision Guide
 829  */
 830 static void quirk_amd_8131_mmrbc(struct pci_dev *dev)
 831 {
 832         if (dev->subordinate && dev->revision <= 0x12) {
 833                 dev_info(&dev->dev, "AMD8131 rev %x detected; disabling PCI-X MMRBC\n",
 834                          dev->revision);
 835                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MMRBC;
 836         }
 837 }
 838 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_amd_8131_mmrbc);
 839
 840 /*
 841  * FIXME: it is questionable that quirk_via_acpi
 842  * is needed.  It shows up as an ISA bridge, and does not
 843  * support the PCI_INTERRUPT_LINE register at all.  Therefore
 844  * it seems like setting the pci_dev's 'irq' to the
 845  * value of the ACPI SCI interrupt is only done for convenience.
 846  *      -jgarzik
 847  */
 848 static void quirk_via_acpi(struct pci_dev *d)
 849 {
 850         /*
 851          * VIA ACPI device: SCI IRQ line in PCI config byte 0x42
 852          */
 853         u8 irq;
 854         pci_read_config_byte(d, 0x42, &irq);
 855         irq &= 0xf;
 856         if (irq && (irq != 2))
 857                 d->irq = irq;
 858 }
 859 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C586_3,     quirk_via_acpi);
 860 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686_4,     quirk_via_acpi);
 861
 862
 863 /*
 864  *      VIA bridges which have VLink
 865  */
 866
 867 static int via_vlink_dev_lo = -1, via_vlink_dev_hi = 18;
 868
 869 static void quirk_via_bridge(struct pci_dev *dev)
 870 {
 871         /* See what bridge we have and find the device ranges */
 872         switch (dev->device) {
 873         case PCI_DEVICE_ID_VIA_82C686:
 874                 /* The VT82C686 is special, it attaches to PCI and can have
 875                    any device number. All its subdevices are functions of
 876                    that single device. */
 877                 via_vlink_dev_lo = PCI_SLOT(dev->devfn);
 878                 via_vlink_dev_hi = PCI_SLOT(dev->devfn);
 879                 break;
 880         case PCI_DEVICE_ID_VIA_8237:
 881         case PCI_DEVICE_ID_VIA_8237A:
 882                 via_vlink_dev_lo = 15;
 883                 break;
 884         case PCI_DEVICE_ID_VIA_8235:
 885                 via_vlink_dev_lo = 16;
 886                 break;
 887         case PCI_DEVICE_ID_VIA_8231:
 888         case PCI_DEVICE_ID_VIA_8233_0:
 889         case PCI_DEVICE_ID_VIA_8233A:
 890         case PCI_DEVICE_ID_VIA_8233C_0:
 891                 via_vlink_dev_lo = 17;
 892                 break;
 893         }
 894 }
 895 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686,       quirk_via_bridge);
 896 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8231,         quirk_via_bridge);
 897 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233_0,       quirk_via_bridge);
 898 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233A,        quirk_via_bridge);
 899 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233C_0,      quirk_via_bridge);
 900 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8235,         quirk_via_bridge);
 901 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237,         quirk_via_bridge);
 902 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237A,        quirk_via_bridge);
 903
 904 /**
 905  *      quirk_via_vlink         -       VIA VLink IRQ number update
 906  *      @dev: PCI device
 907  *
 908  *      If the device we are dealing with is on a PIC IRQ we need to
 909  *      ensure that the IRQ line register which usually is not relevant
 910  *      for PCI cards, is actually written so that interrupts get sent
 911  *      to the right place.
 912  *      We only do this on systems where a VIA south bridge was detected,
 913  *      and only for VIA devices on the motherboard (see quirk_via_bridge
 914  *      above).
 915  */
 916
 917 static void quirk_via_vlink(struct pci_dev *dev)
 918 {
 919         u8 irq, new_irq;
 920
 921         /* Check if we have VLink at all */
 922         if (via_vlink_dev_lo == -1)
 923                 return;
 924
 925         new_irq = dev->irq;
 926
 927         /* Don't quirk interrupts outside the legacy IRQ range */
 928         if (!new_irq || new_irq > 15)
 929                 return;
 930
 931         /* Internal device ? */
 932         if (dev->bus->number != 0 || PCI_SLOT(dev->devfn) > via_vlink_dev_hi ||
 933             PCI_SLOT(dev->devfn) < via_vlink_dev_lo)
 934                 return;
 935
 936         /* This is an internal VLink device on a PIC interrupt. The BIOS
 937            ought to have set this but may not have, so we redo it */
 938
 939         pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
 940         if (new_irq != irq) {
 941                 dev_info(&dev->dev, "VIA VLink IRQ fixup, from %d to %d\n",
 942                         irq, new_irq);
 943                 udelay(15);     /* unknown if delay really needed */
 944                 pci_write_config_byte(dev, PCI_INTERRUPT_LINE, new_irq);
 945         }
 946 }
 947 DECLARE_PCI_FIXUP_ENABLE(PCI_VENDOR_ID_VIA, PCI_ANY_ID, quirk_via_vlink);
 948
 949 /*
 950  * VIA VT82C598 has its device ID settable and many BIOSes
 951  * set it to the ID of VT82C597 for backward compatibility.
 952  * We need to switch it off to be able to recognize the real
 953  * type of the chip.
 954  */
 955 static void quirk_vt82c598_id(struct pci_dev *dev)
 956 {
 957         pci_write_config_byte(dev, 0xfc, 0);
 958         pci_read_config_word(dev, PCI_DEVICE_ID, &dev->device);
 959 }
 960 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C597_0,     quirk_vt82c598_id);
 961
 962 /*
 963  * CardBus controllers have a legacy base address that enables them
 964  * to respond as i82365 pcmcia controllers.  We don't want them to
 965  * do this even if the Linux CardBus driver is not loaded, because
 966  * the Linux i82365 driver does not (and should not) handle CardBus.
 967  */
 968 static void quirk_cardbus_legacy(struct pci_dev *dev)
 969 {
 970         pci_write_config_dword(dev, PCI_CB_LEGACY_MODE_BASE, 0);
 971 }
 972 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_ANY_ID, PCI_ANY_ID,
 973                         PCI_CLASS_BRIDGE_CARDBUS, 8, quirk_cardbus_legacy);
 974 DECLARE_PCI_FIXUP_CLASS_RESUME_EARLY(PCI_ANY_ID, PCI_ANY_ID,
 975                         PCI_CLASS_BRIDGE_CARDBUS, 8, quirk_cardbus_legacy);
 976
 977 /*
 978  * Following the PCI ordering rules is optional on the AMD762. I'm not
 979  * sure what the designers were smoking but let's not inhale...
 980  *
 981  * To be fair to AMD, it follows the spec by default, its BIOS people
 982  * who turn it off!
 983  */
 984 static void quirk_amd_ordering(struct pci_dev *dev)
 985 {
 986         u32 pcic;
 987         pci_read_config_dword(dev, 0x4C, &pcic);
 988         if ((pcic & 6) != 6) {
 989                 pcic |= 6;
 990                 dev_warn(&dev->dev, "BIOS failed to enable PCI standards compliance; fixing this error\n");
 991                 pci_write_config_dword(dev, 0x4C, pcic);
 992                 pci_read_config_dword(dev, 0x84, &pcic);
 993                 pcic |= (1 << 23);      /* Required in this mode */
 994                 pci_write_config_dword(dev, 0x84, pcic);
 995         }
 996 }
 997 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_FE_GATE_700C, quirk_amd_ordering);
 998 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AMD,       PCI_DEVICE_ID_AMD_FE_GATE_700C, quirk_amd_ordering);
 999
1000 /*
1001  *      DreamWorks provided workaround for Dunord I-3000 problem
1002  *
1003  *      This card decodes and responds to addresses not apparently
1004  *      assigned to it. We force a larger allocation to ensure that
1005  *      nothing gets put too close to it.
1006  */
1007 static void quirk_dunord(struct pci_dev *dev)
1008 {
1009         struct resource *r = &dev->resource[1];
1010
1011         r->flags |= IORESOURCE_UNSET;
1012         r->start = 0;
1013         r->end = 0xffffff;
1014 }
1015 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_DUNORD,  PCI_DEVICE_ID_DUNORD_I3000,     quirk_dunord);
1016
1017 /*
1018  * i82380FB mobile docking controller: its PCI-to-PCI bridge
1019  * is subtractive decoding (transparent), and does indicate this
1020  * in the ProgIf. Unfortunately, the ProgIf value is wrong - 0x80
1021  * instead of 0x01.
1022  */
1023 static void quirk_transparent_bridge(struct pci_dev *dev)
1024 {
1025         dev->transparent = 1;
1026 }
1027 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82380FB,    quirk_transparent_bridge);
1028 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TOSHIBA, 0x605,  quirk_transparent_bridge);
1029
1030 /*
1031  * Common misconfiguration of the MediaGX/Geode PCI master that will
1032  * reduce PCI bandwidth from 70MB/s to 25MB/s.  See the GXM/GXLV/GX1
1033  * datasheets found at http://www.national.com/analog for info on what
1034  * these bits do.  <christer@weinigel.se>
1035  */
1036 static void quirk_mediagx_master(struct pci_dev *dev)
1037 {
1038         u8 reg;
1039
1040         pci_read_config_byte(dev, 0x41, &reg);
1041         if (reg & 2) {
1042                 reg &= ~2;
1043                 dev_info(&dev->dev, "Fixup for MediaGX/Geode Slave Disconnect Boundary (0x41=0x%02x)\n",
1044                          reg);
1045                 pci_write_config_byte(dev, 0x41, reg);
1046         }
1047 }
1048 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_CYRIX,    PCI_DEVICE_ID_CYRIX_PCI_MASTER, quirk_mediagx_master);
1049 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_CYRIX,   PCI_DEVICE_ID_CYRIX_PCI_MASTER, quirk_mediagx_master);
1050
1051 /*
1052  *      Ensure C0 rev restreaming is off. This is normally done by
1053  *      the BIOS but in the odd case it is not the results are corruption
1054  *      hence the presence of a Linux check
1055  */
1056 static void quirk_disable_pxb(struct pci_dev *pdev)
1057 {
1058         u16 config;
1059
1060         if (pdev->revision != 0x04)             /* Only C0 requires this */
1061                 return;
1062         pci_read_config_word(pdev, 0x40, &config);
1063         if (config & (1<<6)) {
1064                 config &= ~(1<<6);
1065                 pci_write_config_word(pdev, 0x40, config);
1066                 dev_info(&pdev->dev, "C0 revision 450NX. Disabling PCI restreaming\n");
1067         }
1068 }
1069 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82454NX,    quirk_disable_pxb);
1070 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82454NX,    quirk_disable_pxb);
1071
1072 static void quirk_amd_ide_mode(struct pci_dev *pdev)
1073 {
1074         /* set SBX00/Hudson-2 SATA in IDE mode to AHCI mode */
1075         u8 tmp;
1076
1077         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &tmp);
1078         if (tmp == 0x01) {
1079                 pci_read_config_byte(pdev, 0x40, &tmp);
1080                 pci_write_config_byte(pdev, 0x40, tmp|1);
1081                 pci_write_config_byte(pdev, 0x9, 1);
1082                 pci_write_config_byte(pdev, 0xa, 6);
1083                 pci_write_config_byte(pdev, 0x40, tmp);
1084
1085                 pdev->class = PCI_CLASS_STORAGE_SATA_AHCI;
1086                 dev_info(&pdev->dev, "set SATA to AHCI mode\n");
1087         }
1088 }
1089 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP600_SATA, quirk_amd_ide_mode);
1090 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP600_SATA, quirk_amd_ide_mode);
1091 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP700_SATA, quirk_amd_ide_mode);
1092 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP700_SATA, quirk_amd_ide_mode);
1093 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_HUDSON2_SATA_IDE, quirk_amd_ide_mode);
1094 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_HUDSON2_SATA_IDE, quirk_amd_ide_mode);
1095 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, 0x7900, quirk_amd_ide_mode);
1096 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AMD, 0x7900, quirk_amd_ide_mode);
1097
1098 /*
1099  *      Serverworks CSB5 IDE does not fully support native mode
1100  */
1101 static void quirk_svwks_csb5ide(struct pci_dev *pdev)
1102 {
1103         u8 prog;
1104         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
1105         if (prog & 5) {
1106                 prog &= ~5;
1107                 pdev->class &= ~5;
1108                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
1109                 /* PCI layer will sort out resources */
1110         }
1111 }
1112 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_CSB5IDE, quirk_svwks_csb5ide);
1113
1114 /*
1115  *      Intel 82801CAM ICH3-M datasheet says IDE modes must be the same
1116  */
1117 static void quirk_ide_samemode(struct pci_dev *pdev)
1118 {
1119         u8 prog;
1120
1121         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
1122
1123         if (((prog & 1) && !(prog & 4)) || ((prog & 4) && !(prog & 1))) {
1124                 dev_info(&pdev->dev, "IDE mode mismatch; forcing legacy mode\n");
1125                 prog &= ~5;
1126                 pdev->class &= ~5;
1127                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
1128         }
1129 }
1130 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82801CA_10, quirk_ide_samemode);
1131
1132 /*
1133  * Some ATA devices break if put into D3
1134  */
1135
1136 static void quirk_no_ata_d3(struct pci_dev *pdev)
1137 {
1138         pdev->dev_flags |= PCI_DEV_FLAGS_NO_D3;
1139 }
1140 /* Quirk the legacy ATA devices only. The AHCI ones are ok */
1141 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_SERVERWORKS, PCI_ANY_ID,
1142                                 PCI_CLASS_STORAGE_IDE, 8, quirk_no_ata_d3);
1143 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_ATI, PCI_ANY_ID,
1144                                 PCI_CLASS_STORAGE_IDE, 8, quirk_no_ata_d3);
1145 /* ALi loses some register settings that we cannot then restore */
1146 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_AL, PCI_ANY_ID,
1147                                 PCI_CLASS_STORAGE_IDE, 8, quirk_no_ata_d3);
1148 /* VIA comes back fine but we need to keep it alive or ACPI GTM failures
1149    occur when mode detecting */
1150 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_VIA, PCI_ANY_ID,
1151                                 PCI_CLASS_STORAGE_IDE, 8, quirk_no_ata_d3);
1152
1153 /* This was originally an Alpha specific thing, but it really fits here.
1154  * The i82375 PCI/EISA bridge appears as non-classified. Fix that.
1155  */
1156 static void quirk_eisa_bridge(struct pci_dev *dev)
1157 {
1158         dev->class = PCI_CLASS_BRIDGE_EISA << 8;
1159 }
1160 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82375,      quirk_eisa_bridge);
1161
1162
1163 /*
1164  * On ASUS P4B boards, the SMBus PCI Device within the ICH2/4 southbridge
1165  * is not activated. The myth is that Asus said that they do not want the
1166  * users to be irritated by just another PCI Device in the Win98 device
1167  * manager. (see the file prog/hotplug/README.p4b in the lm_sensors
1168  * package 2.7.0 for details)
1169  *
1170  * The SMBus PCI Device can be activated by setting a bit in the ICH LPC
1171  * bridge. Unfortunately, this device has no subvendor/subdevice ID. So it
1172  * becomes necessary to do this tweak in two steps -- the chosen trigger
1173  * is either the Host bridge (preferred) or on-board VGA controller.
1174  *
1175  * Note that we used to unhide the SMBus that way on Toshiba laptops
1176  * (Satellite A40 and Tecra M2) but then found that the thermal management
1177  * was done by SMM code, which could cause unsynchronized concurrent
1178  * accesses to the SMBus registers, with potentially bad effects. Thus you
1179  * should be very careful when adding new entries: if SMM is accessing the
1180  * Intel SMBus, this is a very good reason to leave it hidden.
1181  *
1182  * Likewise, many recent laptops use ACPI for thermal management. If the
1183  * ACPI DSDT code accesses the SMBus, then Linux should not access it
1184  * natively, and keeping the SMBus hidden is the right thing to do. If you
1185  * are about to add an entry in the table below, please first disassemble
1186  * the DSDT and double-check that there is no code accessing the SMBus.
1187  */
1188 static int asus_hides_smbus;
1189
1190 static void asus_hides_smbus_hostbridge(struct pci_dev *dev)
1191 {
1192         if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_ASUSTEK)) {
1193                 if (dev->device == PCI_DEVICE_ID_INTEL_82845_HB)
1194                         switch (dev->subsystem_device) {
1195                         case 0x8025: /* P4B-LX */
1196                         case 0x8070: /* P4B */
1197                         case 0x8088: /* P4B533 */
1198                         case 0x1626: /* L3C notebook */
1199                                 asus_hides_smbus = 1;
1200                         }
1201                 else if (dev->device == PCI_DEVICE_ID_INTEL_82845G_HB)
1202                         switch (dev->subsystem_device) {
1203                         case 0x80b1: /* P4GE-V */
1204                         case 0x80b2: /* P4PE */
1205                         case 0x8093: /* P4B533-V */
1206                                 asus_hides_smbus = 1;
1207                         }
1208                 else if (dev->device == PCI_DEVICE_ID_INTEL_82850_HB)
1209                         switch (dev->subsystem_device) {
1210                         case 0x8030: /* P4T533 */
1211                                 asus_hides_smbus = 1;
1212                         }
1213                 else if (dev->device == PCI_DEVICE_ID_INTEL_7205_0)
1214                         switch (dev->subsystem_device) {
1215                         case 0x8070: /* P4G8X Deluxe */
1216                                 asus_hides_smbus = 1;
1217                         }
1218                 else if (dev->device == PCI_DEVICE_ID_INTEL_E7501_MCH)
1219                         switch (dev->subsystem_device) {
1220                         case 0x80c9: /* PU-DLS */
1221                                 asus_hides_smbus = 1;
1222                         }
1223                 else if (dev->device == PCI_DEVICE_ID_INTEL_82855GM_HB)
1224                         switch (dev->subsystem_device) {
1225                         case 0x1751: /* M2N notebook */
1226                         case 0x1821: /* M5N notebook */
1227                         case 0x1897: /* A6L notebook */
1228                                 asus_hides_smbus = 1;
1229                         }
1230                 else if (dev->device == PCI_DEVICE_ID_INTEL_82855PM_HB)
1231                         switch (dev->subsystem_device) {
1232                         case 0x184b: /* W1N notebook */
1233                         case 0x186a: /* M6Ne notebook */
1234                                 asus_hides_smbus = 1;
1235                         }
1236                 else if (dev->device == PCI_DEVICE_ID_INTEL_82865_HB)
1237                         switch (dev->subsystem_device) {
1238                         case 0x80f2: /* P4P800-X */
1239                                 asus_hides_smbus = 1;
1240                         }
1241                 else if (dev->device == PCI_DEVICE_ID_INTEL_82915GM_HB)
1242                         switch (dev->subsystem_device) {
1243                         case 0x1882: /* M6V notebook */
1244                         case 0x1977: /* A6VA notebook */
1245                                 asus_hides_smbus = 1;
1246                         }
1247         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_HP)) {
1248                 if (dev->device ==  PCI_DEVICE_ID_INTEL_82855PM_HB)
1249                         switch (dev->subsystem_device) {
1250                         case 0x088C: /* HP Compaq nc8000 */
1251                         case 0x0890: /* HP Compaq nc6000 */
1252                                 asus_hides_smbus = 1;
1253                         }
1254                 else if (dev->device == PCI_DEVICE_ID_INTEL_82865_HB)
1255                         switch (dev->subsystem_device) {
1256                         case 0x12bc: /* HP D330L */
1257                         case 0x12bd: /* HP D530 */
1258                         case 0x006a: /* HP Compaq nx9500 */
1259                                 asus_hides_smbus = 1;
1260                         }
1261                 else if (dev->device == PCI_DEVICE_ID_INTEL_82875_HB)
1262                         switch (dev->subsystem_device) {
1263                         case 0x12bf: /* HP xw4100 */
1264                                 asus_hides_smbus = 1;
1265                         }
1266         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_SAMSUNG)) {
1267                 if (dev->device ==  PCI_DEVICE_ID_INTEL_82855PM_HB)
1268                         switch (dev->subsystem_device) {
1269                         case 0xC00C: /* Samsung P35 notebook */
1270                                 asus_hides_smbus = 1;
1271                 }
1272         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_COMPAQ)) {
1273                 if (dev->device == PCI_DEVICE_ID_INTEL_82855PM_HB)
1274                         switch (dev->subsystem_device) {
1275                         case 0x0058: /* Compaq Evo N620c */
1276                                 asus_hides_smbus = 1;
1277                         }
1278                 else if (dev->device == PCI_DEVICE_ID_INTEL_82810_IG3)
1279                         switch (dev->subsystem_device) {
1280                         case 0xB16C: /* Compaq Deskpro EP 401963-001 (PCA# 010174) */
1281                                 /* Motherboard doesn't have Host bridge
1282                                  * subvendor/subdevice IDs, therefore checking
1283                                  * its on-board VGA controller */
1284                                 asus_hides_smbus = 1;
1285                         }
1286                 else if (dev->device == PCI_DEVICE_ID_INTEL_82801DB_2)
1287                         switch (dev->subsystem_device) {
1288                         case 0x00b8: /* Compaq Evo D510 CMT */
1289                         case 0x00b9: /* Compaq Evo D510 SFF */
1290                         case 0x00ba: /* Compaq Evo D510 USDT */
1291                                 /* Motherboard doesn't have Host bridge
1292                                  * subvendor/subdevice IDs and on-board VGA
1293                                  * controller is disabled if an AGP card is
1294                                  * inserted, therefore checking USB UHCI
1295                                  * Controller #1 */
1296                                 asus_hides_smbus = 1;
1297                         }
1298                 else if (dev->device == PCI_DEVICE_ID_INTEL_82815_CGC)
1299                         switch (dev->subsystem_device) {
1300                         case 0x001A: /* Compaq Deskpro EN SSF P667 815E */
1301                                 /* Motherboard doesn't have host bridge
1302                                  * subvendor/subdevice IDs, therefore checking
1303                                  * its on-board VGA controller */
1304                                 asus_hides_smbus = 1;
1305                         }
1306         }
1307 }
1308 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845_HB,   asus_hides_smbus_hostbridge);
1309 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845G_HB,  asus_hides_smbus_hostbridge);
1310 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82850_HB,   asus_hides_smbus_hostbridge);
1311 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82865_HB,   asus_hides_smbus_hostbridge);
1312 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82875_HB,   asus_hides_smbus_hostbridge);
1313 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_7205_0,     asus_hides_smbus_hostbridge);
1314 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_E7501_MCH,  asus_hides_smbus_hostbridge);
1315 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82855PM_HB, asus_hides_smbus_hostbridge);
1316 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82855GM_HB, asus_hides_smbus_hostbridge);
1317 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82915GM_HB, asus_hides_smbus_hostbridge);
1318
1319 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82810_IG3,  asus_hides_smbus_hostbridge);
1320 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_2,  asus_hides_smbus_hostbridge);
1321 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82815_CGC,  asus_hides_smbus_hostbridge);
1322
1323 static void asus_hides_smbus_lpc(struct pci_dev *dev)
1324 {
1325         u16 val;
1326
1327         if (likely(!asus_hides_smbus))
1328                 return;
1329
1330         pci_read_config_word(dev, 0xF2, &val);
1331         if (val & 0x8) {
1332                 pci_write_config_word(dev, 0xF2, val & (~0x8));
1333                 pci_read_config_word(dev, 0xF2, &val);
1334                 if (val & 0x8)
1335                         dev_info(&dev->dev, "i801 SMBus device continues to play 'hide and seek'! 0x%x\n",
1336                                  val);
1337                 else
1338                         dev_info(&dev->dev, "Enabled i801 SMBus device\n");
1339         }
1340 }
1341 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801AA_0,  asus_hides_smbus_lpc);
1342 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_0,  asus_hides_smbus_lpc);
1343 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801BA_0,  asus_hides_smbus_lpc);
1344 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_0,  asus_hides_smbus_lpc);
1345 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_12, asus_hides_smbus_lpc);
1346 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_12, asus_hides_smbus_lpc);
1347 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801EB_0,  asus_hides_smbus_lpc);
1348 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801AA_0,  asus_hides_smbus_lpc);
1349 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801DB_0,  asus_hides_smbus_lpc);
1350 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801BA_0,  asus_hides_smbus_lpc);
1351 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801CA_0,  asus_hides_smbus_lpc);
1352 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801CA_12, asus_hides_smbus_lpc);
1353 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801DB_12, asus_hides_smbus_lpc);
1354 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801EB_0,  asus_hides_smbus_lpc);
1355
1356 /* It appears we just have one such device. If not, we have a warning */
1357 static void __iomem *asus_rcba_base;
1358 static void asus_hides_smbus_lpc_ich6_suspend(struct pci_dev *dev)
1359 {
1360         u32 rcba;
1361
1362         if (likely(!asus_hides_smbus))
1363                 return;
1364         WARN_ON(asus_rcba_base);
1365
1366         pci_read_config_dword(dev, 0xF0, &rcba);
1367         /* use bits 31:14, 16 kB aligned */
1368         asus_rcba_base = ioremap_nocache(rcba & 0xFFFFC000, 0x4000);
1369         if (asus_rcba_base == NULL)
1370                 return;
1371 }
1372
1373 static void asus_hides_smbus_lpc_ich6_resume_early(struct pci_dev *dev)
1374 {
1375         u32 val;
1376
1377         if (likely(!asus_hides_smbus || !asus_rcba_base))
1378                 return;
1379         /* read the Function Disable register, dword mode only */
1380         val = readl(asus_rcba_base + 0x3418);
1381         writel(val & 0xFFFFFFF7, asus_rcba_base + 0x3418); /* enable the SMBus device */
1382 }
1383
1384 static void asus_hides_smbus_lpc_ich6_resume(struct pci_dev *dev)
1385 {
1386         if (likely(!asus_hides_smbus || !asus_rcba_base))
1387                 return;
1388         iounmap(asus_rcba_base);
1389         asus_rcba_base = NULL;
1390         dev_info(&dev->dev, "Enabled ICH6/i801 SMBus device\n");
1391 }
1392
1393 static void asus_hides_smbus_lpc_ich6(struct pci_dev *dev)
1394 {
1395         asus_hides_smbus_lpc_ich6_suspend(dev);
1396         asus_hides_smbus_lpc_ich6_resume_early(dev);
1397         asus_hides_smbus_lpc_ich6_resume(dev);
1398 }
1399 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6);
1400 DECLARE_PCI_FIXUP_SUSPEND(PCI_VENDOR_ID_INTEL,  PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_suspend);
1401 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_resume);
1402 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_resume_early);
1403
1404 /*
1405  * SiS 96x south bridge: BIOS typically hides SMBus device...
1406  */
1407 static void quirk_sis_96x_smbus(struct pci_dev *dev)
1408 {
1409         u8 val = 0;
1410         pci_read_config_byte(dev, 0x77, &val);
1411         if (val & 0x10) {
1412                 dev_info(&dev->dev, "Enabling SiS 96x SMBus\n");
1413                 pci_write_config_byte(dev, 0x77, val & ~0x10);
1414         }
1415 }
1416 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_961,           quirk_sis_96x_smbus);
1417 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_962,           quirk_sis_96x_smbus);
1418 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_963,           quirk_sis_96x_smbus);
1419 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_LPC,           quirk_sis_96x_smbus);
1420 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_961,           quirk_sis_96x_smbus);
1421 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_962,           quirk_sis_96x_smbus);
1422 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_963,           quirk_sis_96x_smbus);
1423 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_LPC,           quirk_sis_96x_smbus);
1424
1425 /*
1426  * ... This is further complicated by the fact that some SiS96x south
1427  * bridges pretend to be 85C503/5513 instead.  In that case see if we
1428  * spotted a compatible north bridge to make sure.
1429  * (pci_find_device doesn't work yet)
1430  *
1431  * We can also enable the sis96x bit in the discovery register..
1432  */
1433 #define SIS_DETECT_REGISTER 0x40
1434
1435 static void quirk_sis_503(struct pci_dev *dev)
1436 {
1437         u8 reg;
1438         u16 devid;
1439
1440         pci_read_config_byte(dev, SIS_DETECT_REGISTER, &reg);
1441         pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg | (1 << 6));
1442         pci_read_config_word(dev, PCI_DEVICE_ID, &devid);
1443         if (((devid & 0xfff0) != 0x0960) && (devid != 0x0018)) {
1444                 pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg);
1445                 return;
1446         }
1447
1448         /*
1449          * Ok, it now shows up as a 96x.. run the 96x quirk by
1450          * hand in case it has already been processed.
1451          * (depends on link order, which is apparently not guaranteed)
1452          */
1453         dev->device = devid;
1454         quirk_sis_96x_smbus(dev);
1455 }
1456 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_503,           quirk_sis_503);
1457 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_503,           quirk_sis_503);
1458
1459
1460 /*
1461  * On ASUS A8V and A8V Deluxe boards, the onboard AC97 audio controller
1462  * and MC97 modem controller are disabled when a second PCI soundcard is
1463  * present. This patch, tweaking the VT8237 ISA bridge, enables them.
1464  * -- bjd
1465  */
1466 static void asus_hides_ac97_lpc(struct pci_dev *dev)
1467 {
1468         u8 val;
1469         int asus_hides_ac97 = 0;
1470
1471         if (likely(dev->subsystem_vendor == PCI_VENDOR_ID_ASUSTEK)) {
1472                 if (dev->device == PCI_DEVICE_ID_VIA_8237)
1473                         asus_hides_ac97 = 1;
1474         }
1475
1476         if (!asus_hides_ac97)
1477                 return;
1478
1479         pci_read_config_byte(dev, 0x50, &val);
1480         if (val & 0xc0) {
1481                 pci_write_config_byte(dev, 0x50, val & (~0xc0));
1482                 pci_read_config_byte(dev, 0x50, &val);
1483                 if (val & 0xc0)
1484                         dev_info(&dev->dev, "Onboard AC97/MC97 devices continue to play 'hide and seek'! 0x%x\n",
1485                                  val);
1486                 else
1487                         dev_info(&dev->dev, "Enabled onboard AC97/MC97 devices\n");
1488         }
1489 }
1490 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237, asus_hides_ac97_lpc);
1491 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_8237, asus_hides_ac97_lpc);
1492
1493 #if defined(CONFIG_ATA) || defined(CONFIG_ATA_MODULE)
1494
1495 /*
1496  *      If we are using libata we can drive this chip properly but must
1497  *      do this early on to make the additional device appear during
1498  *      the PCI scanning.
1499  */
1500 static void quirk_jmicron_ata(struct pci_dev *pdev)
1501 {
1502         u32 conf1, conf5, class;
1503         u8 hdr;
1504
1505         /* Only poke fn 0 */
1506         if (PCI_FUNC(pdev->devfn))
1507                 return;
1508
1509         pci_read_config_dword(pdev, 0x40, &conf1);
1510         pci_read_config_dword(pdev, 0x80, &conf5);
1511
1512         conf1 &= ~0x00CFF302; /* Clear bit 1, 8, 9, 12-19, 22, 23 */
1513         conf5 &= ~(1 << 24);  /* Clear bit 24 */
1514
1515         switch (pdev->device) {
1516         case PCI_DEVICE_ID_JMICRON_JMB360: /* SATA single port */
1517         case PCI_DEVICE_ID_JMICRON_JMB362: /* SATA dual ports */
1518         case PCI_DEVICE_ID_JMICRON_JMB364: /* SATA dual ports */
1519                 /* The controller should be in single function ahci mode */
1520                 conf1 |= 0x0002A100; /* Set 8, 13, 15, 17 */
1521                 break;
1522
1523         case PCI_DEVICE_ID_JMICRON_JMB365:
1524         case PCI_DEVICE_ID_JMICRON_JMB366:
1525                 /* Redirect IDE second PATA port to the right spot */
1526                 conf5 |= (1 << 24);
1527                 /* Fall through */
1528         case PCI_DEVICE_ID_JMICRON_JMB361:
1529         case PCI_DEVICE_ID_JMICRON_JMB363:
1530         case PCI_DEVICE_ID_JMICRON_JMB369:
1531                 /* Enable dual function mode, AHCI on fn 0, IDE fn1 */
1532                 /* Set the class codes correctly and then direct IDE 0 */
1533                 conf1 |= 0x00C2A1B3; /* Set 0, 1, 4, 5, 7, 8, 13, 15, 17, 22, 23 */
1534                 break;
1535
1536         case PCI_DEVICE_ID_JMICRON_JMB368:
1537                 /* The controller should be in single function IDE mode */
1538                 conf1 |= 0x00C00000; /* Set 22, 23 */
1539                 break;
1540         }
1541
1542         pci_write_config_dword(pdev, 0x40, conf1);
1543         pci_write_config_dword(pdev, 0x80, conf5);
1544
1545         /* Update pdev accordingly */
1546         pci_read_config_byte(pdev, PCI_HEADER_TYPE, &hdr);
1547         pdev->hdr_type = hdr & 0x7f;
1548         pdev->multifunction = !!(hdr & 0x80);
1549
1550         pci_read_config_dword(pdev, PCI_CLASS_REVISION, &class);
1551         pdev->class = class >> 8;
1552 }
1553 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB360, quirk_jmicron_ata);
1554 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB361, quirk_jmicron_ata);
1555 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB362, quirk_jmicron_ata);
1556 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB363, quirk_jmicron_ata);
1557 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB364, quirk_jmicron_ata);
1558 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB365, quirk_jmicron_ata);
1559 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB366, quirk_jmicron_ata);
1560 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB368, quirk_jmicron_ata);
1561 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB369, quirk_jmicron_ata);
1562 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB360, quirk_jmicron_ata);
1563 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB361, quirk_jmicron_ata);
1564 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB362, quirk_jmicron_ata);
1565 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB363, quirk_jmicron_ata);
1566 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB364, quirk_jmicron_ata);
1567 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB365, quirk_jmicron_ata);
1568 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB366, quirk_jmicron_ata);
1569 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB368, quirk_jmicron_ata);
1570 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB369, quirk_jmicron_ata);
1571
1572 #endif
1573
1574 #ifdef CONFIG_X86_IO_APIC
1575 static void quirk_alder_ioapic(struct pci_dev *pdev)
1576 {
1577         int i;
1578
1579         if ((pdev->class >> 8) != 0xff00)
1580                 return;
1581
1582         /* the first BAR is the location of the IO APIC...we must
1583          * not touch this (and it's already covered by the fixmap), so
1584          * forcibly insert it into the resource tree */
1585         if (pci_resource_start(pdev, 0) && pci_resource_len(pdev, 0))
1586                 insert_resource(&iomem_resource, &pdev->resource[0]);
1587
1588         /* The next five BARs all seem to be rubbish, so just clean
1589          * them out */
1590         for (i = 1; i < 6; i++)
1591                 memset(&pdev->resource[i], 0, sizeof(pdev->resource[i]));
1592 }
1593 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_EESSC,      quirk_alder_ioapic);
1594 #endif
1595
1596 static void quirk_pcie_mch(struct pci_dev *pdev)
1597 {
1598         pdev->no_msi = 1;
1599 }
1600 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7520_MCH,  quirk_pcie_mch);
1601 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7320_MCH,  quirk_pcie_mch);
1602 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7525_MCH,  quirk_pcie_mch);
1603
1604
1605 /*
1606  * It's possible for the MSI to get corrupted if shpc and acpi
1607  * are used together on certain PXH-based systems.
1608  */
1609 static void quirk_pcie_pxh(struct pci_dev *dev)
1610 {
1611         dev->no_msi = 1;
1612         dev_warn(&dev->dev, "PXH quirk detected; SHPC device MSI disabled\n");
1613 }
1614 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHD_0,     quirk_pcie_pxh);
1615 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHD_1,     quirk_pcie_pxh);
1616 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_0,      quirk_pcie_pxh);
1617 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_1,      quirk_pcie_pxh);
1618 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHV,       quirk_pcie_pxh);
1619
1620 /*
1621  * Some Intel PCI Express chipsets have trouble with downstream
1622  * device power management.
1623  */
1624 static void quirk_intel_pcie_pm(struct pci_dev *dev)
1625 {
1626         pci_pm_d3_delay = 120;
1627         dev->no_d1d2 = 1;
1628 }
1629
1630 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e2, quirk_intel_pcie_pm);
1631 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e3, quirk_intel_pcie_pm);
1632 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e4, quirk_intel_pcie_pm);
1633 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e5, quirk_intel_pcie_pm);
1634 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e6, quirk_intel_pcie_pm);
1635 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e7, quirk_intel_pcie_pm);
1636 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f7, quirk_intel_pcie_pm);
1637 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f8, quirk_intel_pcie_pm);
1638 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f9, quirk_intel_pcie_pm);
1639 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25fa, quirk_intel_pcie_pm);
1640 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2601, quirk_intel_pcie_pm);
1641 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2602, quirk_intel_pcie_pm);
1642 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2603, quirk_intel_pcie_pm);
1643 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2604, quirk_intel_pcie_pm);
1644 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2605, quirk_intel_pcie_pm);
1645 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2606, quirk_intel_pcie_pm);
1646 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2607, quirk_intel_pcie_pm);
1647 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2608, quirk_intel_pcie_pm);
1648 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2609, quirk_intel_pcie_pm);
1649 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x260a, quirk_intel_pcie_pm);
1650 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x260b, quirk_intel_pcie_pm);
1651
1652 #ifdef CONFIG_X86_IO_APIC
1653 /*
1654  * Boot interrupts on some chipsets cannot be turned off. For these chipsets,
1655  * remap the original interrupt in the linux kernel to the boot interrupt, so
1656  * that a PCI device's interrupt handler is installed on the boot interrupt
1657  * line instead.
1658  */
1659 static void quirk_reroute_to_boot_interrupts_intel(struct pci_dev *dev)
1660 {
1661         if (noioapicquirk || noioapicreroute)
1662                 return;
1663
1664         dev->irq_reroute_variant = INTEL_IRQ_REROUTE_VARIANT;
1665         dev_info(&dev->dev, "rerouting interrupts for [%04x:%04x]\n",
1666                  dev->vendor, dev->device);
1667 }
1668 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80333_0,    quirk_reroute_to_boot_interrupts_intel);
1669 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80333_1,    quirk_reroute_to_boot_interrupts_intel);
1670 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_ESB2_0,     quirk_reroute_to_boot_interrupts_intel);
1671 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_0,      quirk_reroute_to_boot_interrupts_intel);
1672 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_1,      quirk_reroute_to_boot_interrupts_intel);
1673 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHV,       quirk_reroute_to_boot_interrupts_intel);
1674 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80332_0,    quirk_reroute_to_boot_interrupts_intel);
1675 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80332_1,    quirk_reroute_to_boot_interrupts_intel);
1676 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80333_0,    quirk_reroute_to_boot_interrupts_intel);
1677 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80333_1,    quirk_reroute_to_boot_interrupts_intel);
1678 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB2_0,     quirk_reroute_to_boot_interrupts_intel);
1679 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXH_0,      quirk_reroute_to_boot_interrupts_intel);
1680 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXH_1,      quirk_reroute_to_boot_interrupts_intel);
1681 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXHV,       quirk_reroute_to_boot_interrupts_intel);
1682 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80332_0,    quirk_reroute_to_boot_interrupts_intel);
1683 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80332_1,    quirk_reroute_to_boot_interrupts_intel);
1684
1685 /*
1686  * On some chipsets we can disable the generation of legacy INTx boot
1687  * interrupts.
1688  */
1689
1690 /*
1691  * IO-APIC1 on 6300ESB generates boot interrupts, see intel order no
1692  * 300641-004US, section 5.7.3.
1693  */
1694 #define INTEL_6300_IOAPIC_ABAR          0x40
1695 #define INTEL_6300_DISABLE_BOOT_IRQ     (1<<14)
1696
1697 static void quirk_disable_intel_boot_interrupt(struct pci_dev *dev)
1698 {
1699         u16 pci_config_word;
1700
1701         if (noioapicquirk)
1702                 return;
1703
1704         pci_read_config_word(dev, INTEL_6300_IOAPIC_ABAR, &pci_config_word);
1705         pci_config_word |= INTEL_6300_DISABLE_BOOT_IRQ;
1706         pci_write_config_word(dev, INTEL_6300_IOAPIC_ABAR, pci_config_word);
1707
1708         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1709                  dev->vendor, dev->device);
1710 }
1711 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB_10,      quirk_disable_intel_boot_interrupt);
1712 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB_10,     quirk_disable_intel_boot_interrupt);
1713
1714 /*
1715  * disable boot interrupts on HT-1000
1716  */
1717 #define BC_HT1000_FEATURE_REG           0x64
1718 #define BC_HT1000_PIC_REGS_ENABLE       (1<<0)
1719 #define BC_HT1000_MAP_IDX               0xC00
1720 #define BC_HT1000_MAP_DATA              0xC01
1721
1722 static void quirk_disable_broadcom_boot_interrupt(struct pci_dev *dev)
1723 {
1724         u32 pci_config_dword;
1725         u8 irq;
1726
1727         if (noioapicquirk)
1728                 return;
1729
1730         pci_read_config_dword(dev, BC_HT1000_FEATURE_REG, &pci_config_dword);
1731         pci_write_config_dword(dev, BC_HT1000_FEATURE_REG, pci_config_dword |
1732                         BC_HT1000_PIC_REGS_ENABLE);
1733
1734         for (irq = 0x10; irq < 0x10 + 32; irq++) {
1735                 outb(irq, BC_HT1000_MAP_IDX);
1736                 outb(0x00, BC_HT1000_MAP_DATA);
1737         }
1738
1739         pci_write_config_dword(dev, BC_HT1000_FEATURE_REG, pci_config_dword);
1740
1741         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1742                  dev->vendor, dev->device);
1743 }
1744 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS,   PCI_DEVICE_ID_SERVERWORKS_HT1000SB,        quirk_disable_broadcom_boot_interrupt);
1745 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_SERVERWORKS,   PCI_DEVICE_ID_SERVERWORKS_HT1000SB,       quirk_disable_broadcom_boot_interrupt);
1746
1747 /*
1748  * disable boot interrupts on AMD and ATI chipsets
1749  */
1750 /*
1751  * NOIOAMODE needs to be disabled to disable "boot interrupts". For AMD 8131
1752  * rev. A0 and B0, NOIOAMODE needs to be disabled anyway to fix IO-APIC mode
1753  * (due to an erratum).
1754  */
1755 #define AMD_813X_MISC                   0x40
1756 #define AMD_813X_NOIOAMODE              (1<<0)
1757 #define AMD_813X_REV_B1                 0x12
1758 #define AMD_813X_REV_B2                 0x13
1759
1760 static void quirk_disable_amd_813x_boot_interrupt(struct pci_dev *dev)
1761 {
1762         u32 pci_config_dword;
1763
1764         if (noioapicquirk)
1765                 return;
1766         if ((dev->revision == AMD_813X_REV_B1) ||
1767             (dev->revision == AMD_813X_REV_B2))
1768                 return;
1769
1770         pci_read_config_dword(dev, AMD_813X_MISC, &pci_config_dword);
1771         pci_config_dword &= ~AMD_813X_NOIOAMODE;
1772         pci_write_config_dword(dev, AMD_813X_MISC, pci_config_dword);
1773
1774         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1775                  dev->vendor, dev->device);
1776 }
1777 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_8131_BRIDGE,  quirk_disable_amd_813x_boot_interrupt);
1778 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,     PCI_DEVICE_ID_AMD_8131_BRIDGE,  quirk_disable_amd_813x_boot_interrupt);
1779 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_8132_BRIDGE,  quirk_disable_amd_813x_boot_interrupt);
1780 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,     PCI_DEVICE_ID_AMD_8132_BRIDGE,  quirk_disable_amd_813x_boot_interrupt);
1781
1782 #define AMD_8111_PCI_IRQ_ROUTING        0x56
1783
1784 static void quirk_disable_amd_8111_boot_interrupt(struct pci_dev *dev)
1785 {
1786         u16 pci_config_word;
1787
1788         if (noioapicquirk)
1789                 return;
1790
1791         pci_read_config_word(dev, AMD_8111_PCI_IRQ_ROUTING, &pci_config_word);
1792         if (!pci_config_word) {
1793                 dev_info(&dev->dev, "boot interrupts on device [%04x:%04x] already disabled\n",
1794                          dev->vendor, dev->device);
1795                 return;
1796         }
1797         pci_write_config_word(dev, AMD_8111_PCI_IRQ_ROUTING, 0);
1798         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1799                  dev->vendor, dev->device);
1800 }
1801 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8111_SMBUS,      quirk_disable_amd_8111_boot_interrupt);
1802 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8111_SMBUS,     quirk_disable_amd_8111_boot_interrupt);
1803 #endif /* CONFIG_X86_IO_APIC */
1804
1805 /*
1806  * Toshiba TC86C001 IDE controller reports the standard 8-byte BAR0 size
1807  * but the PIO transfers won't work if BAR0 falls at the odd 8 bytes.
1808  * Re-allocate the region if needed...
1809  */
1810 static void quirk_tc86c001_ide(struct pci_dev *dev)
1811 {
1812         struct resource *r = &dev->resource[0];
1813
1814         if (r->start & 0x8) {
1815                 r->flags |= IORESOURCE_UNSET;
1816                 r->start = 0;
1817                 r->end = 0xf;
1818         }
1819 }
1820 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TOSHIBA_2,
1821                          PCI_DEVICE_ID_TOSHIBA_TC86C001_IDE,
1822                          quirk_tc86c001_ide);
1823
1824 /*
1825  * PLX PCI 9050 PCI Target bridge controller has an errata that prevents the
1826  * local configuration registers accessible via BAR0 (memory) or BAR1 (i/o)
1827  * being read correctly if bit 7 of the base address is set.
1828  * The BAR0 or BAR1 region may be disabled (size 0) or enabled (size 128).
1829  * Re-allocate the regions to a 256-byte boundary if necessary.
1830  */
1831 static void quirk_plx_pci9050(struct pci_dev *dev)
1832 {
1833         unsigned int bar;
1834
1835         /* Fixed in revision 2 (PCI 9052). */
1836         if (dev->revision >= 2)
1837                 return;
1838         for (bar = 0; bar <= 1; bar++)
1839                 if (pci_resource_len(dev, bar) == 0x80 &&
1840                     (pci_resource_start(dev, bar) & 0x80)) {
1841                         struct resource *r = &dev->resource[bar];
1842                         dev_info(&dev->dev, "Re-allocating PLX PCI 9050 BAR %u to length 256 to avoid bit 7 bug\n",
1843                                  bar);
1844                         r->flags |= IORESOURCE_UNSET;
1845                         r->start = 0;
1846                         r->end = 0xff;
1847                 }
1848 }
1849 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_PLX, PCI_DEVICE_ID_PLX_9050,
1850                          quirk_plx_pci9050);
1851 /*
1852  * The following Meilhaus (vendor ID 0x1402) device IDs (amongst others)
1853  * may be using the PLX PCI 9050: 0x0630, 0x0940, 0x0950, 0x0960, 0x100b,
1854  * 0x1400, 0x140a, 0x140b, 0x14e0, 0x14ea, 0x14eb, 0x1604, 0x1608, 0x160c,
1855  * 0x168f, 0x2000, 0x2600, 0x3000, 0x810a, 0x810b.
1856  *
1857  * Currently, device IDs 0x2000 and 0x2600 are used by the Comedi "me_daq"
1858  * driver.
1859  */
1860 DECLARE_PCI_FIXUP_HEADER(0x1402, 0x2000, quirk_plx_pci9050);
1861 DECLARE_PCI_FIXUP_HEADER(0x1402, 0x2600, quirk_plx_pci9050);
1862
1863 static void quirk_netmos(struct pci_dev *dev)
1864 {
1865         unsigned int num_parallel = (dev->subsystem_device & 0xf0) >> 4;
1866         unsigned int num_serial = dev->subsystem_device & 0xf;
1867
1868         /*
1869          * These Netmos parts are multiport serial devices with optional
1870          * parallel ports.  Even when parallel ports are present, they
1871          * are identified as class SERIAL, which means the serial driver
1872          * will claim them.  To prevent this, mark them as class OTHER.
1873          * These combo devices should be claimed by parport_serial.
1874          *
1875          * The subdevice ID is of the form 0x00PS, where <P> is the number
1876          * of parallel ports and <S> is the number of serial ports.
1877          */
1878         switch (dev->device) {
1879         case PCI_DEVICE_ID_NETMOS_9835:
1880                 /* Well, this rule doesn't hold for the following 9835 device */
1881                 if (dev->subsystem_vendor == PCI_VENDOR_ID_IBM &&
1882                                 dev->subsystem_device == 0x0299)
1883                         return;
1884         case PCI_DEVICE_ID_NETMOS_9735:
1885         case PCI_DEVICE_ID_NETMOS_9745:
1886         case PCI_DEVICE_ID_NETMOS_9845:
1887         case PCI_DEVICE_ID_NETMOS_9855:
1888                 if (num_parallel) {
1889                         dev_info(&dev->dev, "Netmos %04x (%u parallel, %u serial); changing class SERIAL to OTHER (use parport_serial)\n",
1890                                 dev->device, num_parallel, num_serial);
1891                         dev->class = (PCI_CLASS_COMMUNICATION_OTHER << 8) |
1892                             (dev->class & 0xff);
1893                 }
1894         }
1895 }
1896 DECLARE_PCI_FIXUP_CLASS_HEADER(PCI_VENDOR_ID_NETMOS, PCI_ANY_ID,
1897                          PCI_CLASS_COMMUNICATION_SERIAL, 8, quirk_netmos);
1898
1899 static void quirk_e100_interrupt(struct pci_dev *dev)
1900 {
1901         u16 command, pmcsr;
1902         u8 __iomem *csr;
1903         u8 cmd_hi;
1904
1905         switch (dev->device) {
1906         /* PCI IDs taken from drivers/net/e100.c */
1907         case 0x1029:
1908         case 0x1030 ... 0x1034:
1909         case 0x1038 ... 0x103E:
1910         case 0x1050 ... 0x1057:
1911         case 0x1059:
1912         case 0x1064 ... 0x106B:
1913         case 0x1091 ... 0x1095:
1914         case 0x1209:
1915         case 0x1229:
1916         case 0x2449:
1917         case 0x2459:
1918         case 0x245D:
1919         case 0x27DC:
1920                 break;
1921         default:
1922                 return;
1923         }
1924
1925         /*
1926          * Some firmware hands off the e100 with interrupts enabled,
1927          * which can cause a flood of interrupts if packets are
1928          * received before the driver attaches to the device.  So
1929          * disable all e100 interrupts here.  The driver will
1930          * re-enable them when it's ready.
1931          */
1932         pci_read_config_word(dev, PCI_COMMAND, &command);
1933
1934         if (!(command & PCI_COMMAND_MEMORY) || !pci_resource_start(dev, 0))
1935                 return;
1936
1937         /*
1938          * Check that the device is in the D0 power state. If it's not,
1939          * there is no point to look any further.
1940          */
1941         if (dev->pm_cap) {
1942                 pci_read_config_word(dev, dev->pm_cap + PCI_PM_CTRL, &pmcsr);
1943                 if ((pmcsr & PCI_PM_CTRL_STATE_MASK) != PCI_D0)
1944                         return;
1945         }
1946
1947         /* Convert from PCI bus to resource space.  */
1948         csr = ioremap(pci_resource_start(dev, 0), 8);
1949         if (!csr) {
1950                 dev_warn(&dev->dev, "Can't map e100 registers\n");
1951                 return;
1952         }
1953
1954         cmd_hi = readb(csr + 3);
1955         if (cmd_hi == 0) {
1956                 dev_warn(&dev->dev, "Firmware left e100 interrupts enabled; disabling\n");
1957                 writeb(1, csr + 3);
1958         }
1959
1960         iounmap(csr);
1961 }
1962 DECLARE_PCI_FIXUP_CLASS_FINAL(PCI_VENDOR_ID_INTEL, PCI_ANY_ID,
1963                         PCI_CLASS_NETWORK_ETHERNET, 8, quirk_e100_interrupt);
1964
1965 /*
1966  * The 82575 and 82598 may experience data corruption issues when transitioning
1967  * out of L0S.  To prevent this we need to disable L0S on the pci-e link
1968  */
1969 static void quirk_disable_aspm_l0s(struct pci_dev *dev)
1970 {
1971         dev_info(&dev->dev, "Disabling L0s\n");
1972         pci_disable_link_state(dev, PCIE_LINK_STATE_L0S);
1973 }
1974 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10a7, quirk_disable_aspm_l0s);
1975 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10a9, quirk_disable_aspm_l0s);
1976 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10b6, quirk_disable_aspm_l0s);
1977 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c6, quirk_disable_aspm_l0s);
1978 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c7, quirk_disable_aspm_l0s);
1979 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c8, quirk_disable_aspm_l0s);
1980 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10d6, quirk_disable_aspm_l0s);
1981 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10db, quirk_disable_aspm_l0s);
1982 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10dd, quirk_disable_aspm_l0s);
1983 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10e1, quirk_disable_aspm_l0s);
1984 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10ec, quirk_disable_aspm_l0s);
1985 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10f1, quirk_disable_aspm_l0s);
1986 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10f4, quirk_disable_aspm_l0s);
1987 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1508, quirk_disable_aspm_l0s);
1988
1989 static void fixup_rev1_53c810(struct pci_dev *dev)
1990 {
1991         u32 class = dev->class;
1992
1993         /*
1994          * rev 1 ncr53c810 chips don't set the class at all which means
1995          * they don't get their resources remapped. Fix that here.
1996          */
1997         if (class)
1998                 return;
1999
2000         dev->class = PCI_CLASS_STORAGE_SCSI << 8;
2001         dev_info(&dev->dev, "NCR 53c810 rev 1 PCI class overridden (%#08x -> %#08x)\n",
2002                  class, dev->class);
2003 }
2004 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NCR, PCI_DEVICE_ID_NCR_53C810, fixup_rev1_53c810);
2005
2006 /* Enable 1k I/O space granularity on the Intel P64H2 */
2007 static void quirk_p64h2_1k_io(struct pci_dev *dev)
2008 {
2009         u16 en1k;
2010
2011         pci_read_config_word(dev, 0x40, &en1k);
2012
2013         if (en1k & 0x200) {
2014                 dev_info(&dev->dev, "Enable I/O Space to 1KB granularity\n");
2015                 dev->io_window_1k = 1;
2016         }
2017 }
2018 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   0x1460,         quirk_p64h2_1k_io);
2019
2020 /* Under some circumstances, AER is not linked with extended capabilities.
2021  * Force it to be linked by setting the corresponding control bit in the
2022  * config space.
2023  */
2024 static void quirk_nvidia_ck804_pcie_aer_ext_cap(struct pci_dev *dev)
2025 {
2026         uint8_t b;
2027         if (pci_read_config_byte(dev, 0xf41, &b) == 0) {
2028                 if (!(b & 0x20)) {
2029                         pci_write_config_byte(dev, 0xf41, b | 0x20);
2030                         dev_info(&dev->dev, "Linking AER extended capability\n");
2031                 }
2032         }
2033 }
2034 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA,  PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
2035                         quirk_nvidia_ck804_pcie_aer_ext_cap);
2036 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_NVIDIA,  PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
2037                         quirk_nvidia_ck804_pcie_aer_ext_cap);
2038
2039 static void quirk_via_cx700_pci_parking_caching(struct pci_dev *dev)
2040 {
2041         /*
2042          * Disable PCI Bus Parking and PCI Master read caching on CX700
2043          * which causes unspecified timing errors with a VT6212L on the PCI
2044          * bus leading to USB2.0 packet loss.
2045          *
2046          * This quirk is only enabled if a second (on the external PCI bus)
2047          * VT6212L is found -- the CX700 core itself also contains a USB
2048          * host controller with the same PCI ID as the VT6212L.
2049          */
2050
2051         /* Count VT6212L instances */
2052         struct pci_dev *p = pci_get_device(PCI_VENDOR_ID_VIA,
2053                 PCI_DEVICE_ID_VIA_8235_USB_2, NULL);
2054         uint8_t b;
2055
2056         /* p should contain the first (internal) VT6212L -- see if we have
2057            an external one by searching again */
2058         p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8235_USB_2, p);
2059         if (!p)
2060                 return;
2061         pci_dev_put(p);
2062
2063         if (pci_read_config_byte(dev, 0x76, &b) == 0) {
2064                 if (b & 0x40) {
2065                         /* Turn off PCI Bus Parking */
2066                         pci_write_config_byte(dev, 0x76, b ^ 0x40);
2067
2068                         dev_info(&dev->dev, "Disabling VIA CX700 PCI parking\n");
2069                 }
2070         }
2071
2072         if (pci_read_config_byte(dev, 0x72, &b) == 0) {
2073                 if (b != 0) {
2074                         /* Turn off PCI Master read caching */
2075                         pci_write_config_byte(dev, 0x72, 0x0);
2076
2077                         /* Set PCI Master Bus time-out to "1x16 PCLK" */
2078                         pci_write_config_byte(dev, 0x75, 0x1);
2079
2080                         /* Disable "Read FIFO Timer" */
2081                         pci_write_config_byte(dev, 0x77, 0x0);
2082
2083                         dev_info(&dev->dev, "Disabling VIA CX700 PCI caching\n");
2084                 }
2085         }
2086 }
2087 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, 0x324e, quirk_via_cx700_pci_parking_caching);
2088
2089 /*
2090  * For Broadcom 5706, 5708, 5709 rev. A nics, any read beyond the
2091  * VPD end tag will hang the device.  This problem was initially
2092  * observed when a vpd entry was created in sysfs
2093  * ('/sys/bus/pci/devices/<id>/vpd').   A read to this sysfs entry
2094  * will dump 32k of data.  Reading a full 32k will cause an access
2095  * beyond the VPD end tag causing the device to hang.  Once the device
2096  * is hung, the bnx2 driver will not be able to reset the device.
2097  * We believe that it is legal to read beyond the end tag and
2098  * therefore the solution is to limit the read/write length.
2099  */
2100 static void quirk_brcm_570x_limit_vpd(struct pci_dev *dev)
2101 {
2102         /*
2103          * Only disable the VPD capability for 5706, 5706S, 5708,
2104          * 5708S and 5709 rev. A
2105          */
2106         if ((dev->device == PCI_DEVICE_ID_NX2_5706) ||
2107             (dev->device == PCI_DEVICE_ID_NX2_5706S) ||
2108             (dev->device == PCI_DEVICE_ID_NX2_5708) ||
2109             (dev->device == PCI_DEVICE_ID_NX2_5708S) ||
2110             ((dev->device == PCI_DEVICE_ID_NX2_5709) &&
2111              (dev->revision & 0xf0) == 0x0)) {
2112                 if (dev->vpd)
2113                         dev->vpd->len = 0x80;
2114         }
2115 }
2116
2117 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2118                         PCI_DEVICE_ID_NX2_5706,
2119                         quirk_brcm_570x_limit_vpd);
2120 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2121                         PCI_DEVICE_ID_NX2_5706S,
2122                         quirk_brcm_570x_limit_vpd);
2123 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2124                         PCI_DEVICE_ID_NX2_5708,
2125                         quirk_brcm_570x_limit_vpd);
2126 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2127                         PCI_DEVICE_ID_NX2_5708S,
2128                         quirk_brcm_570x_limit_vpd);
2129 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2130                         PCI_DEVICE_ID_NX2_5709,
2131                         quirk_brcm_570x_limit_vpd);
2132 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2133                         PCI_DEVICE_ID_NX2_5709S,
2134                         quirk_brcm_570x_limit_vpd);
2135
2136 static void quirk_brcm_5719_limit_mrrs(struct pci_dev *dev)
2137 {
2138         u32 rev;
2139
2140         pci_read_config_dword(dev, 0xf4, &rev);
2141
2142         /* Only CAP the MRRS if the device is a 5719 A0 */
2143         if (rev == 0x05719000) {
2144                 int readrq = pcie_get_readrq(dev);
2145                 if (readrq > 2048)
2146                         pcie_set_readrq(dev, 2048);
2147         }
2148 }
2149
2150 DECLARE_PCI_FIXUP_ENABLE(PCI_VENDOR_ID_BROADCOM,
2151                          PCI_DEVICE_ID_TIGON3_5719,
2152                          quirk_brcm_5719_limit_mrrs);
2153
2154 /* Originally in EDAC sources for i82875P:
2155  * Intel tells BIOS developers to hide device 6 which
2156  * configures the overflow device access containing
2157  * the DRBs - this is where we expose device 6.
2158  * http://www.x86-secret.com/articles/tweak/pat/patsecrets-2.htm
2159  */
2160 static void quirk_unhide_mch_dev6(struct pci_dev *dev)
2161 {
2162         u8 reg;
2163
2164         if (pci_read_config_byte(dev, 0xF4, &reg) == 0 && !(reg & 0x02)) {
2165                 dev_info(&dev->dev, "Enabling MCH 'Overflow' Device\n");
2166                 pci_write_config_byte(dev, 0xF4, reg | 0x02);
2167         }
2168 }
2169
2170 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82865_HB,
2171                         quirk_unhide_mch_dev6);
2172 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82875_HB,
2173                         quirk_unhide_mch_dev6);
2174
2175 #ifdef CONFIG_TILEPRO
2176 /*
2177  * The Tilera TILEmpower tilepro platform needs to set the link speed
2178  * to 2.5GT(Giga-Transfers)/s (Gen 1). The default link speed
2179  * setting is 5GT/s (Gen 2). 0x98 is the Link Control2 PCIe
2180  * capability register of the PEX8624 PCIe switch. The switch
2181  * supports link speed auto negotiation, but falsely sets
2182  * the link speed to 5GT/s.
2183  */
2184 static void quirk_tile_plx_gen1(struct pci_dev *dev)
2185 {
2186         if (tile_plx_gen1) {
2187                 pci_write_config_dword(dev, 0x98, 0x1);
2188                 mdelay(50);
2189         }
2190 }
2191 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_PLX, 0x8624, quirk_tile_plx_gen1);
2192 #endif /* CONFIG_TILEPRO */
2193
2194 #ifdef CONFIG_PCI_MSI
2195 /* Some chipsets do not support MSI. We cannot easily rely on setting
2196  * PCI_BUS_FLAGS_NO_MSI in its bus flags because there are actually
2197  * some other buses controlled by the chipset even if Linux is not
2198  * aware of it.  Instead of setting the flag on all buses in the
2199  * machine, simply disable MSI globally.
2200  */
2201 static void quirk_disable_all_msi(struct pci_dev *dev)
2202 {
2203         pci_no_msi();
2204         dev_warn(&dev->dev, "MSI quirk detected; MSI disabled\n");
2205 }
2206 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_GCNB_LE, quirk_disable_all_msi);
2207 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_RS400_200, quirk_disable_all_msi);
2208 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_RS480, quirk_disable_all_msi);
2209 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3336, quirk_disable_all_msi);
2210 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3351, quirk_disable_all_msi);
2211 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3364, quirk_disable_all_msi);
2212 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8380_0, quirk_disable_all_msi);
2213
2214 /* Disable MSI on chipsets that are known to not support it */
2215 static void quirk_disable_msi(struct pci_dev *dev)
2216 {
2217         if (dev->subordinate) {
2218                 dev_warn(&dev->dev, "MSI quirk detected; subordinate MSI disabled\n");
2219                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
2220         }
2221 }
2222 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_disable_msi);
2223 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, 0xa238, quirk_disable_msi);
2224 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x5a3f, quirk_disable_msi);
2225
2226 /*
2227  * The APC bridge device in AMD 780 family northbridges has some random
2228  * OEM subsystem ID in its vendor ID register (erratum 18), so instead
2229  * we use the possible vendor/device IDs of the host bridge for the
2230  * declared quirk, and search for the APC bridge by slot number.
2231  */
2232 static void quirk_amd_780_apc_msi(struct pci_dev *host_bridge)
2233 {
2234         struct pci_dev *apc_bridge;
2235
2236         apc_bridge = pci_get_slot(host_bridge->bus, PCI_DEVFN(1, 0));
2237         if (apc_bridge) {
2238                 if (apc_bridge->device == 0x9602)
2239                         quirk_disable_msi(apc_bridge);
2240                 pci_dev_put(apc_bridge);
2241         }
2242 }
2243 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, 0x9600, quirk_amd_780_apc_msi);
2244 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, 0x9601, quirk_amd_780_apc_msi);
2245
2246 /* Go through the list of Hypertransport capabilities and
2247  * return 1 if a HT MSI capability is found and enabled */
2248 static int msi_ht_cap_enabled(struct pci_dev *dev)
2249 {
2250         int pos, ttl = 48;
2251
2252         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2253         while (pos && ttl--) {
2254                 u8 flags;
2255
2256                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2257                                          &flags) == 0) {
2258                         dev_info(&dev->dev, "Found %s HT MSI Mapping\n",
2259                                 flags & HT_MSI_FLAGS_ENABLE ?
2260                                 "enabled" : "disabled");
2261                         return (flags & HT_MSI_FLAGS_ENABLE) != 0;
2262                 }
2263
2264                 pos = pci_find_next_ht_capability(dev, pos,
2265                                                   HT_CAPTYPE_MSI_MAPPING);
2266         }
2267         return 0;
2268 }
2269
2270 /* Check the hypertransport MSI mapping to know whether MSI is enabled or not */
2271 static void quirk_msi_ht_cap(struct pci_dev *dev)
2272 {
2273         if (dev->subordinate && !msi_ht_cap_enabled(dev)) {
2274                 dev_warn(&dev->dev, "MSI quirk detected; subordinate MSI disabled\n");
2275                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
2276         }
2277 }
2278 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_HT2000_PCIE,
2279                         quirk_msi_ht_cap);
2280
2281 /* The nVidia CK804 chipset may have 2 HT MSI mappings.
2282  * MSI are supported if the MSI capability set in any of these mappings.
2283  */
2284 static void quirk_nvidia_ck804_msi_ht_cap(struct pci_dev *dev)
2285 {
2286         struct pci_dev *pdev;
2287
2288         if (!dev->subordinate)
2289                 return;
2290
2291         /* check HT MSI cap on this chipset and the root one.
2292          * a single one having MSI is enough to be sure that MSI are supported.
2293          */
2294         pdev = pci_get_slot(dev->bus, 0);
2295         if (!pdev)
2296                 return;
2297         if (!msi_ht_cap_enabled(dev) && !msi_ht_cap_enabled(pdev)) {
2298                 dev_warn(&dev->dev, "MSI quirk detected; subordinate MSI disabled\n");
2299                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
2300         }
2301         pci_dev_put(pdev);
2302 }
2303 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
2304                         quirk_nvidia_ck804_msi_ht_cap);
2305
2306 /* Force enable MSI mapping capability on HT bridges */
2307 static void ht_enable_msi_mapping(struct pci_dev *dev)
2308 {
2309         int pos, ttl = 48;
2310
2311         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2312         while (pos && ttl--) {
2313                 u8 flags;
2314
2315                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2316                                          &flags) == 0) {
2317                         dev_info(&dev->dev, "Enabling HT MSI Mapping\n");
2318
2319                         pci_write_config_byte(dev, pos + HT_MSI_FLAGS,
2320                                               flags | HT_MSI_FLAGS_ENABLE);
2321                 }
2322                 pos = pci_find_next_ht_capability(dev, pos,
2323                                                   HT_CAPTYPE_MSI_MAPPING);
2324         }
2325 }
2326 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SERVERWORKS,
2327                          PCI_DEVICE_ID_SERVERWORKS_HT1000_PXB,
2328                          ht_enable_msi_mapping);
2329
2330 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8132_BRIDGE,
2331                          ht_enable_msi_mapping);
2332
2333 /* The P5N32-SLI motherboards from Asus have a problem with msi
2334  * for the MCP55 NIC. It is not yet determined whether the msi problem
2335  * also affects other devices. As for now, turn off msi for this device.
2336  */
2337 static void nvenet_msi_disable(struct pci_dev *dev)
2338 {
2339         const char *board_name = dmi_get_system_info(DMI_BOARD_NAME);
2340
2341         if (board_name &&
2342             (strstr(board_name, "P5N32-SLI PREMIUM") ||
2343              strstr(board_name, "P5N32-E SLI"))) {
2344                 dev_info(&dev->dev, "Disabling msi for MCP55 NIC on P5N32-SLI\n");
2345                 dev->no_msi = 1;
2346         }
2347 }
2348 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_NVIDIA,
2349                         PCI_DEVICE_ID_NVIDIA_NVENET_15,
2350                         nvenet_msi_disable);
2351
2352 /*
2353  * Some versions of the MCP55 bridge from Nvidia have a legacy IRQ routing
2354  * config register.  This register controls the routing of legacy
2355  * interrupts from devices that route through the MCP55.  If this register
2356  * is misprogrammed, interrupts are only sent to the BSP, unlike
2357  * conventional systems where the IRQ is broadcast to all online CPUs.  Not
2358  * having this register set properly prevents kdump from booting up
2359  * properly, so let's make sure that we have it set correctly.
2360  * Note that this is an undocumented register.
2361  */
2362 static void nvbridge_check_legacy_irq_routing(struct pci_dev *dev)
2363 {
2364         u32 cfg;
2365
2366         if (!pci_find_capability(dev, PCI_CAP_ID_HT))
2367                 return;
2368
2369         pci_read_config_dword(dev, 0x74, &cfg);
2370
2371         if (cfg & ((1 << 2) | (1 << 15))) {
2372                 printk(KERN_INFO "Rewriting irq routing register on MCP55\n");
2373                 cfg &= ~((1 << 2) | (1 << 15));
2374                 pci_write_config_dword(dev, 0x74, cfg);
2375         }
2376 }
2377
2378 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_NVIDIA,
2379                         PCI_DEVICE_ID_NVIDIA_MCP55_BRIDGE_V0,
2380                         nvbridge_check_legacy_irq_routing);
2381
2382 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_NVIDIA,
2383                         PCI_DEVICE_ID_NVIDIA_MCP55_BRIDGE_V4,
2384                         nvbridge_check_legacy_irq_routing);
2385
2386 static int ht_check_msi_mapping(struct pci_dev *dev)
2387 {
2388         int pos, ttl = 48;
2389         int found = 0;
2390
2391         /* check if there is HT MSI cap or enabled on this device */
2392         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2393         while (pos && ttl--) {
2394                 u8 flags;
2395
2396                 if (found < 1)
2397                         found = 1;
2398                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2399                                          &flags) == 0) {
2400                         if (flags & HT_MSI_FLAGS_ENABLE) {
2401                                 if (found < 2) {
2402                                         found = 2;
2403                                         break;
2404                                 }
2405                         }
2406                 }
2407                 pos = pci_find_next_ht_capability(dev, pos,
2408                                                   HT_CAPTYPE_MSI_MAPPING);
2409         }
2410
2411         return found;
2412 }
2413
2414 static int host_bridge_with_leaf(struct pci_dev *host_bridge)
2415 {
2416         struct pci_dev *dev;
2417         int pos;
2418         int i, dev_no;
2419         int found = 0;
2420
2421         dev_no = host_bridge->devfn >> 3;
2422         for (i = dev_no + 1; i < 0x20; i++) {
2423                 dev = pci_get_slot(host_bridge->bus, PCI_DEVFN(i, 0));
2424                 if (!dev)
2425                         continue;
2426
2427                 /* found next host bridge ?*/
2428                 pos = pci_find_ht_capability(dev, HT_CAPTYPE_SLAVE);
2429                 if (pos != 0) {
2430                         pci_dev_put(dev);
2431                         break;
2432                 }
2433
2434                 if (ht_check_msi_mapping(dev)) {
2435                         found = 1;
2436                         pci_dev_put(dev);
2437                         break;
2438                 }
2439                 pci_dev_put(dev);
2440         }
2441
2442         return found;
2443 }
2444
2445 #define PCI_HT_CAP_SLAVE_CTRL0     4    /* link control */
2446 #define PCI_HT_CAP_SLAVE_CTRL1     8    /* link control to */
2447
2448 static int is_end_of_ht_chain(struct pci_dev *dev)
2449 {
2450         int pos, ctrl_off;
2451         int end = 0;
2452         u16 flags, ctrl;
2453
2454         pos = pci_find_ht_capability(dev, HT_CAPTYPE_SLAVE);
2455
2456         if (!pos)
2457                 goto out;
2458
2459         pci_read_config_word(dev, pos + PCI_CAP_FLAGS, &flags);
2460
2461         ctrl_off = ((flags >> 10) & 1) ?
2462                         PCI_HT_CAP_SLAVE_CTRL0 : PCI_HT_CAP_SLAVE_CTRL1;
2463         pci_read_config_word(dev, pos + ctrl_off, &ctrl);
2464
2465         if (ctrl & (1 << 6))
2466                 end = 1;
2467
2468 out:
2469         return end;
2470 }
2471
2472 static void nv_ht_enable_msi_mapping(struct pci_dev *dev)
2473 {
2474         struct pci_dev *host_bridge;
2475         int pos;
2476         int i, dev_no;
2477         int found = 0;
2478
2479         dev_no = dev->devfn >> 3;
2480         for (i = dev_no; i >= 0; i--) {
2481                 host_bridge = pci_get_slot(dev->bus, PCI_DEVFN(i, 0));
2482                 if (!host_bridge)
2483                         continue;
2484
2485                 pos = pci_find_ht_capability(host_bridge, HT_CAPTYPE_SLAVE);
2486                 if (pos != 0) {
2487                         found = 1;
2488                         break;
2489                 }
2490                 pci_dev_put(host_bridge);
2491         }
2492
2493         if (!found)
2494                 return;
2495
2496         /* don't enable end_device/host_bridge with leaf directly here */
2497         if (host_bridge == dev && is_end_of_ht_chain(host_bridge) &&
2498             host_bridge_with_leaf(host_bridge))
2499                 goto out;
2500
2501         /* root did that ! */
2502         if (msi_ht_cap_enabled(host_bridge))
2503                 goto out;
2504
2505         ht_enable_msi_mapping(dev);
2506
2507 out:
2508         pci_dev_put(host_bridge);
2509 }
2510
2511 static void ht_disable_msi_mapping(struct pci_dev *dev)
2512 {
2513         int pos, ttl = 48;
2514
2515         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2516         while (pos && ttl--) {
2517                 u8 flags;
2518
2519                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2520                                          &flags) == 0) {
2521                         dev_info(&dev->dev, "Disabling HT MSI Mapping\n");
2522
2523                         pci_write_config_byte(dev, pos + HT_MSI_FLAGS,
2524                                               flags & ~HT_MSI_FLAGS_ENABLE);
2525                 }
2526                 pos = pci_find_next_ht_capability(dev, pos,
2527                                                   HT_CAPTYPE_MSI_MAPPING);
2528         }
2529 }
2530
2531 static void __nv_msi_ht_cap_quirk(struct pci_dev *dev, int all)
2532 {
2533         struct pci_dev *host_bridge;
2534         int pos;
2535         int found;
2536
2537         if (!pci_msi_enabled())
2538                 return;
2539
2540         /* check if there is HT MSI cap or enabled on this device */
2541         found = ht_check_msi_mapping(dev);
2542
2543         /* no HT MSI CAP */
2544         if (found == 0)
2545                 return;
2546
2547         /*
2548          * HT MSI mapping should be disabled on devices that are below
2549          * a non-Hypertransport host bridge. Locate the host bridge...
2550          */
2551         host_bridge = pci_get_bus_and_slot(0, PCI_DEVFN(0, 0));
2552         if (host_bridge == NULL) {
2553                 dev_warn(&dev->dev, "nv_msi_ht_cap_quirk didn't locate host bridge\n");
2554                 return;
2555         }
2556
2557         pos = pci_find_ht_capability(host_bridge, HT_CAPTYPE_SLAVE);
2558         if (pos != 0) {
2559                 /* Host bridge is to HT */
2560                 if (found == 1) {
2561                         /* it is not enabled, try to enable it */
2562                         if (all)
2563                                 ht_enable_msi_mapping(dev);
2564                         else
2565                                 nv_ht_enable_msi_mapping(dev);
2566                 }
2567                 goto out;
2568         }
2569
2570         /* HT MSI is not enabled */
2571         if (found == 1)
2572                 goto out;
2573
2574         /* Host bridge is not to HT, disable HT MSI mapping on this device */
2575         ht_disable_msi_mapping(dev);
2576
2577 out:
2578         pci_dev_put(host_bridge);
2579 }
2580
2581 static void nv_msi_ht_cap_quirk_all(struct pci_dev *dev)
2582 {
2583         return __nv_msi_ht_cap_quirk(dev, 1);
2584 }
2585
2586 static void nv_msi_ht_cap_quirk_leaf(struct pci_dev *dev)
2587 {
2588         return __nv_msi_ht_cap_quirk(dev, 0);
2589 }
2590
2591 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID, nv_msi_ht_cap_quirk_leaf);
2592 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID, nv_msi_ht_cap_quirk_leaf);
2593
2594 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL, PCI_ANY_ID, nv_msi_ht_cap_quirk_all);
2595 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AL, PCI_ANY_ID, nv_msi_ht_cap_quirk_all);
2596
2597 static void quirk_msi_intx_disable_bug(struct pci_dev *dev)
2598 {
2599         dev->dev_flags |= PCI_DEV_FLAGS_MSI_INTX_DISABLE_BUG;
2600 }
2601 static void quirk_msi_intx_disable_ati_bug(struct pci_dev *dev)
2602 {
2603         struct pci_dev *p;
2604
2605         /* SB700 MSI issue will be fixed at HW level from revision A21,
2606          * we need check PCI REVISION ID of SMBus controller to get SB700
2607          * revision.
2608          */
2609         p = pci_get_device(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_SBX00_SMBUS,
2610                            NULL);
2611         if (!p)
2612                 return;
2613
2614         if ((p->revision < 0x3B) && (p->revision >= 0x30))
2615                 dev->dev_flags |= PCI_DEV_FLAGS_MSI_INTX_DISABLE_BUG;
2616         pci_dev_put(p);
2617 }
2618 static void quirk_msi_intx_disable_qca_bug(struct pci_dev *dev)
2619 {
2620         /* AR816X/AR817X/E210X MSI is fixed at HW level from revision 0x18 */
2621         if (dev->revision < 0x18) {
2622                 dev_info(&dev->dev, "set MSI_INTX_DISABLE_BUG flag\n");
2623                 dev->dev_flags |= PCI_DEV_FLAGS_MSI_INTX_DISABLE_BUG;
2624         }
2625 }
2626 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2627                         PCI_DEVICE_ID_TIGON3_5780,
2628                         quirk_msi_intx_disable_bug);
2629 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2630                         PCI_DEVICE_ID_TIGON3_5780S,
2631                         quirk_msi_intx_disable_bug);
2632 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2633                         PCI_DEVICE_ID_TIGON3_5714,
2634                         quirk_msi_intx_disable_bug);
2635 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2636                         PCI_DEVICE_ID_TIGON3_5714S,
2637                         quirk_msi_intx_disable_bug);
2638 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2639                         PCI_DEVICE_ID_TIGON3_5715,
2640                         quirk_msi_intx_disable_bug);
2641 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2642                         PCI_DEVICE_ID_TIGON3_5715S,
2643                         quirk_msi_intx_disable_bug);
2644
2645 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4390,
2646                         quirk_msi_intx_disable_ati_bug);
2647 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4391,
2648                         quirk_msi_intx_disable_ati_bug);
2649 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4392,
2650                         quirk_msi_intx_disable_ati_bug);
2651 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4393,
2652                         quirk_msi_intx_disable_ati_bug);
2653 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4394,
2654                         quirk_msi_intx_disable_ati_bug);
2655
2656 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4373,
2657                         quirk_msi_intx_disable_bug);
2658 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4374,
2659                         quirk_msi_intx_disable_bug);
2660 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4375,
2661                         quirk_msi_intx_disable_bug);
2662
2663 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1062,
2664                         quirk_msi_intx_disable_bug);
2665 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1063,
2666                         quirk_msi_intx_disable_bug);
2667 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x2060,
2668                         quirk_msi_intx_disable_bug);
2669 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x2062,
2670                         quirk_msi_intx_disable_bug);
2671 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1073,
2672                         quirk_msi_intx_disable_bug);
2673 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1083,
2674                         quirk_msi_intx_disable_bug);
2675 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1090,
2676                         quirk_msi_intx_disable_qca_bug);
2677 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x1091,
2678                         quirk_msi_intx_disable_qca_bug);
2679 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x10a0,
2680                         quirk_msi_intx_disable_qca_bug);
2681 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0x10a1,
2682                         quirk_msi_intx_disable_qca_bug);
2683 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATTANSIC, 0xe091,
2684                         quirk_msi_intx_disable_qca_bug);
2685 #endif /* CONFIG_PCI_MSI */
2686
2687 /* Allow manual resource allocation for PCI hotplug bridges
2688  * via pci=hpmemsize=nnM and pci=hpiosize=nnM parameters. For
2689  * some PCI-PCI hotplug bridges, like PLX 6254 (former HINT HB6),
2690  * kernel fails to allocate resources when hotplug device is
2691  * inserted and PCI bus is rescanned.
2692  */
2693 static void quirk_hotplug_bridge(struct pci_dev *dev)
2694 {
2695         dev->is_hotplug_bridge = 1;
2696 }
2697
2698 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_HINT, 0x0020, quirk_hotplug_bridge);
2699
2700 /*
2701  * This is a quirk for the Ricoh MMC controller found as a part of
2702  * some mulifunction chips.
2703
2704  * This is very similar and based on the ricoh_mmc driver written by
2705  * Philip Langdale. Thank you for these magic sequences.
2706  *
2707  * These chips implement the four main memory card controllers (SD, MMC, MS, xD)
2708  * and one or both of cardbus or firewire.
2709  *
2710  * It happens that they implement SD and MMC
2711  * support as separate controllers (and PCI functions). The linux SDHCI
2712  * driver supports MMC cards but the chip detects MMC cards in hardware
2713  * and directs them to the MMC controller - so the SDHCI driver never sees
2714  * them.
2715  *
2716  * To get around this, we must disable the useless MMC controller.
2717  * At that point, the SDHCI controller will start seeing them
2718  * It seems to be the case that the relevant PCI registers to deactivate the
2719  * MMC controller live on PCI function 0, which might be the cardbus controller
2720  * or the firewire controller, depending on the particular chip in question
2721  *
2722  * This has to be done early, because as soon as we disable the MMC controller
2723  * other pci functions shift up one level, e.g. function #2 becomes function
2724  * #1, and this will confuse the pci core.
2725  */
2726
2727 #ifdef CONFIG_MMC_RICOH_MMC
2728 static void ricoh_mmc_fixup_rl5c476(struct pci_dev *dev)
2729 {
2730         /* disable via cardbus interface */
2731         u8 write_enable;
2732         u8 write_target;
2733         u8 disable;
2734
2735         /* disable must be done via function #0 */
2736         if (PCI_FUNC(dev->devfn))
2737                 return;
2738
2739         pci_read_config_byte(dev, 0xB7, &disable);
2740         if (disable & 0x02)
2741                 return;
2742
2743         pci_read_config_byte(dev, 0x8E, &write_enable);
2744         pci_write_config_byte(dev, 0x8E, 0xAA);
2745         pci_read_config_byte(dev, 0x8D, &write_target);
2746         pci_write_config_byte(dev, 0x8D, 0xB7);
2747         pci_write_config_byte(dev, 0xB7, disable | 0x02);
2748         pci_write_config_byte(dev, 0x8E, write_enable);
2749         pci_write_config_byte(dev, 0x8D, write_target);
2750
2751         dev_notice(&dev->dev, "proprietary Ricoh MMC controller disabled (via cardbus function)\n");
2752         dev_notice(&dev->dev, "MMC cards are now supported by standard SDHCI controller\n");
2753 }
2754 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_RL5C476, ricoh_mmc_fixup_rl5c476);
2755 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_RL5C476, ricoh_mmc_fixup_rl5c476);
2756
2757 static void ricoh_mmc_fixup_r5c832(struct pci_dev *dev)
2758 {
2759         /* disable via firewire interface */
2760         u8 write_enable;
2761         u8 disable;
2762
2763         /* disable must be done via function #0 */
2764         if (PCI_FUNC(dev->devfn))
2765                 return;
2766         /*
2767          * RICOH 0xe822 and 0xe823 SD/MMC card readers fail to recognize
2768          * certain types of SD/MMC cards. Lowering the SD base
2769          * clock frequency from 200Mhz to 50Mhz fixes this issue.
2770          *
2771          * 0x150 - SD2.0 mode enable for changing base clock
2772          *         frequency to 50Mhz
2773          * 0xe1  - Base clock frequency
2774          * 0x32  - 50Mhz new clock frequency
2775          * 0xf9  - Key register for 0x150
2776          * 0xfc  - key register for 0xe1
2777          */
2778         if (dev->device == PCI_DEVICE_ID_RICOH_R5CE822 ||
2779             dev->device == PCI_DEVICE_ID_RICOH_R5CE823) {
2780                 pci_write_config_byte(dev, 0xf9, 0xfc);
2781                 pci_write_config_byte(dev, 0x150, 0x10);
2782                 pci_write_config_byte(dev, 0xf9, 0x00);
2783                 pci_write_config_byte(dev, 0xfc, 0x01);
2784                 pci_write_config_byte(dev, 0xe1, 0x32);
2785                 pci_write_config_byte(dev, 0xfc, 0x00);
2786
2787                 dev_notice(&dev->dev, "MMC controller base frequency changed to 50Mhz.\n");
2788         }
2789
2790         pci_read_config_byte(dev, 0xCB, &disable);
2791
2792         if (disable & 0x02)
2793                 return;
2794
2795         pci_read_config_byte(dev, 0xCA, &write_enable);
2796         pci_write_config_byte(dev, 0xCA, 0x57);
2797         pci_write_config_byte(dev, 0xCB, disable | 0x02);
2798         pci_write_config_byte(dev, 0xCA, write_enable);
2799
2800         dev_notice(&dev->dev, "proprietary Ricoh MMC controller disabled (via firewire function)\n");
2801         dev_notice(&dev->dev, "MMC cards are now supported by standard SDHCI controller\n");
2802
2803 }
2804 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5C832, ricoh_mmc_fixup_r5c832);
2805 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5C832, ricoh_mmc_fixup_r5c832);
2806 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5CE822, ricoh_mmc_fixup_r5c832);
2807 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5CE822, ricoh_mmc_fixup_r5c832);
2808 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5CE823, ricoh_mmc_fixup_r5c832);
2809 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_RICOH, PCI_DEVICE_ID_RICOH_R5CE823, ricoh_mmc_fixup_r5c832);
2810 #endif /*CONFIG_MMC_RICOH_MMC*/
2811
2812 #ifdef CONFIG_DMAR_TABLE
2813 #define VTUNCERRMSK_REG 0x1ac
2814 #define VTD_MSK_SPEC_ERRORS     (1 << 31)
2815 /*
2816  * This is a quirk for masking vt-d spec defined errors to platform error
2817  * handling logic. With out this, platforms using Intel 7500, 5500 chipsets
2818  * (and the derivative chipsets like X58 etc) seem to generate NMI/SMI (based
2819  * on the RAS config settings of the platform) when a vt-d fault happens.
2820  * The resulting SMI caused the system to hang.
2821  *
2822  * VT-d spec related errors are already handled by the VT-d OS code, so no
2823  * need to report the same error through other channels.
2824  */
2825 static void vtd_mask_spec_errors(struct pci_dev *dev)
2826 {
2827         u32 word;
2828
2829         pci_read_config_dword(dev, VTUNCERRMSK_REG, &word);
2830         pci_write_config_dword(dev, VTUNCERRMSK_REG, word | VTD_MSK_SPEC_ERRORS);
2831 }
2832 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x342e, vtd_mask_spec_errors);
2833 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x3c28, vtd_mask_spec_errors);
2834 #endif
2835
2836 static void fixup_ti816x_class(struct pci_dev *dev)
2837 {
2838         u32 class = dev->class;
2839
2840         /* TI 816x devices do not have class code set when in PCIe boot mode */
2841         dev->class = PCI_CLASS_MULTIMEDIA_VIDEO << 8;
2842         dev_info(&dev->dev, "PCI class overridden (%#08x -> %#08x)\n",
2843                  class, dev->class);
2844 }
2845 DECLARE_PCI_FIXUP_CLASS_EARLY(PCI_VENDOR_ID_TI, 0xb800,
2846                               PCI_CLASS_NOT_DEFINED, 0, fixup_ti816x_class);
2847
2848 /* Some PCIe devices do not work reliably with the claimed maximum
2849  * payload size supported.
2850  */
2851 static void fixup_mpss_256(struct pci_dev *dev)
2852 {
2853         dev->pcie_mpss = 1; /* 256 bytes */
2854 }
2855 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SOLARFLARE,
2856                          PCI_DEVICE_ID_SOLARFLARE_SFC4000A_0, fixup_mpss_256);
2857 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SOLARFLARE,
2858                          PCI_DEVICE_ID_SOLARFLARE_SFC4000A_1, fixup_mpss_256);
2859 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SOLARFLARE,
2860                          PCI_DEVICE_ID_SOLARFLARE_SFC4000B, fixup_mpss_256);
2861
2862 /* Intel 5000 and 5100 Memory controllers have an errata with read completion
2863  * coalescing (which is enabled by default on some BIOSes) and MPS of 256B.
2864  * Since there is no way of knowing what the PCIE MPS on each fabric will be
2865  * until all of the devices are discovered and buses walked, read completion
2866  * coalescing must be disabled.  Unfortunately, it cannot be re-enabled because
2867  * it is possible to hotplug a device with MPS of 256B.
2868  */
2869 static void quirk_intel_mc_errata(struct pci_dev *dev)
2870 {
2871         int err;
2872         u16 rcc;
2873
2874         if (pcie_bus_config == PCIE_BUS_TUNE_OFF)
2875                 return;
2876
2877         /* Intel errata specifies bits to change but does not say what they are.
2878          * Keeping them magical until such time as the registers and values can
2879          * be explained.
2880          */
2881         err = pci_read_config_word(dev, 0x48, &rcc);
2882         if (err) {
2883                 dev_err(&dev->dev, "Error attempting to read the read completion coalescing register\n");
2884                 return;
2885         }
2886
2887         if (!(rcc & (1 << 10)))
2888                 return;
2889
2890         rcc &= ~(1 << 10);
2891
2892         err = pci_write_config_word(dev, 0x48, rcc);
2893         if (err) {
2894                 dev_err(&dev->dev, "Error attempting to write the read completion coalescing register\n");
2895                 return;
2896         }
2897
2898         pr_info_once("Read completion coalescing disabled due to hardware errata relating to 256B MPS\n");
2899 }
2900 /* Intel 5000 series memory controllers and ports 2-7 */
2901 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25c0, quirk_intel_mc_errata);
2902 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25d0, quirk_intel_mc_errata);
2903 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25d4, quirk_intel_mc_errata);
2904 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25d8, quirk_intel_mc_errata);
2905 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e2, quirk_intel_mc_errata);
2906 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e3, quirk_intel_mc_errata);
2907 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e4, quirk_intel_mc_errata);
2908 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e5, quirk_intel_mc_errata);
2909 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e6, quirk_intel_mc_errata);
2910 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25e7, quirk_intel_mc_errata);
2911 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25f7, quirk_intel_mc_errata);
2912 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25f8, quirk_intel_mc_errata);
2913 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25f9, quirk_intel_mc_errata);
2914 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x25fa, quirk_intel_mc_errata);
2915 /* Intel 5100 series memory controllers and ports 2-7 */
2916 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65c0, quirk_intel_mc_errata);
2917 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e2, quirk_intel_mc_errata);
2918 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e3, quirk_intel_mc_errata);
2919 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e4, quirk_intel_mc_errata);
2920 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e5, quirk_intel_mc_errata);
2921 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e6, quirk_intel_mc_errata);
2922 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65e7, quirk_intel_mc_errata);
2923 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65f7, quirk_intel_mc_errata);
2924 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65f8, quirk_intel_mc_errata);
2925 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65f9, quirk_intel_mc_errata);
2926 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x65fa, quirk_intel_mc_errata);
2927
2928
2929 /*
2930  * Ivytown NTB BAR sizes are misreported by the hardware due to an erratum.  To
2931  * work around this, query the size it should be configured to by the device and
2932  * modify the resource end to correspond to this new size.
2933  */
2934 static void quirk_intel_ntb(struct pci_dev *dev)
2935 {
2936         int rc;
2937         u8 val;
2938
2939         rc = pci_read_config_byte(dev, 0x00D0, &val);
2940         if (rc)
2941                 return;
2942
2943         dev->resource[2].end = dev->resource[2].start + ((u64) 1 << val) - 1;
2944
2945         rc = pci_read_config_byte(dev, 0x00D1, &val);
2946         if (rc)
2947                 return;
2948
2949         dev->resource[4].end = dev->resource[4].start + ((u64) 1 << val) - 1;
2950 }
2951 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x0e08, quirk_intel_ntb);
2952 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x0e0d, quirk_intel_ntb);
2953
2954 static ktime_t fixup_debug_start(struct pci_dev *dev,
2955                                  void (*fn)(struct pci_dev *dev))
2956 {
2957         ktime_t calltime = ktime_set(0, 0);
2958
2959         dev_dbg(&dev->dev, "calling %pF\n", fn);
2960         if (initcall_debug) {
2961                 pr_debug("calling  %pF @ %i for %s\n",
2962                          fn, task_pid_nr(current), dev_name(&dev->dev));
2963                 calltime = ktime_get();
2964         }
2965
2966         return calltime;
2967 }
2968
2969 static void fixup_debug_report(struct pci_dev *dev, ktime_t calltime,
2970                                void (*fn)(struct pci_dev *dev))
2971 {
2972         ktime_t delta, rettime;
2973         unsigned long long duration;
2974
2975         if (initcall_debug) {
2976                 rettime = ktime_get();
2977                 delta = ktime_sub(rettime, calltime);
2978                 duration = (unsigned long long) ktime_to_ns(delta) >> 10;
2979                 pr_debug("pci fixup %pF returned after %lld usecs for %s\n",
2980                          fn, duration, dev_name(&dev->dev));
2981         }
2982 }
2983
2984 /*
2985  * Some BIOS implementations leave the Intel GPU interrupts enabled,
2986  * even though no one is handling them (f.e. i915 driver is never loaded).
2987  * Additionally the interrupt destination is not set up properly
2988  * and the interrupt ends up -somewhere-.
2989  *
2990  * These spurious interrupts are "sticky" and the kernel disables
2991  * the (shared) interrupt line after 100.000+ generated interrupts.
2992  *
2993  * Fix it by disabling the still enabled interrupts.
2994  * This resolves crashes often seen on monitor unplug.
2995  */
2996 #define I915_DEIER_REG 0x4400c
2997 static void disable_igfx_irq(struct pci_dev *dev)
2998 {
2999         void __iomem *regs = pci_iomap(dev, 0, 0);
3000         if (regs == NULL) {
3001                 dev_warn(&dev->dev, "igfx quirk: Can't iomap PCI device\n");
3002                 return;
3003         }
3004
3005         /* Check if any interrupt line is still enabled */
3006         if (readl(regs + I915_DEIER_REG) != 0) {
3007                 dev_warn(&dev->dev, "BIOS left Intel GPU interrupts enabled; disabling\n");
3008
3009                 writel(0, regs + I915_DEIER_REG);
3010         }
3011
3012         pci_iounmap(dev, regs);
3013 }
3014 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0102, disable_igfx_irq);
3015 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x010a, disable_igfx_irq);
3016 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0152, disable_igfx_irq);
3017
3018 /*
3019  * PCI devices which are on Intel chips can skip the 10ms delay
3020  * before entering D3 mode.
3021  */
3022 static void quirk_remove_d3_delay(struct pci_dev *dev)
3023 {
3024         dev->d3_delay = 0;
3025 }
3026 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0c00, quirk_remove_d3_delay);
3027 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0412, quirk_remove_d3_delay);
3028 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x0c0c, quirk_remove_d3_delay);
3029 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c31, quirk_remove_d3_delay);
3030 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c3a, quirk_remove_d3_delay);
3031 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c3d, quirk_remove_d3_delay);
3032 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c2d, quirk_remove_d3_delay);
3033 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c20, quirk_remove_d3_delay);
3034 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c18, quirk_remove_d3_delay);
3035 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c1c, quirk_remove_d3_delay);
3036 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c26, quirk_remove_d3_delay);
3037 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c4e, quirk_remove_d3_delay);
3038 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c02, quirk_remove_d3_delay);
3039 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x8c22, quirk_remove_d3_delay);
3040 /* Intel Cherrytrail devices do not need 10ms d3_delay */
3041 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x2280, quirk_remove_d3_delay);
3042 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x22b0, quirk_remove_d3_delay);
3043 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x22b8, quirk_remove_d3_delay);
3044 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x22d8, quirk_remove_d3_delay);
3045 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x22dc, quirk_remove_d3_delay);
3046 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x22b5, quirk_remove_d3_delay);
3047 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x22b7, quirk_remove_d3_delay);
3048 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x2298, quirk_remove_d3_delay);
3049 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x229c, quirk_remove_d3_delay);
3050 /*
3051  * Some devices may pass our check in pci_intx_mask_supported if
3052  * PCI_COMMAND_INTX_DISABLE works though they actually do not properly
3053  * support this feature.
3054  */
3055 static void quirk_broken_intx_masking(struct pci_dev *dev)
3056 {
3057         dev->broken_intx_masking = 1;
3058 }
3059 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_CHELSIO, 0x0030,
3060                          quirk_broken_intx_masking);
3061 DECLARE_PCI_FIXUP_HEADER(0x1814, 0x0601, /* Ralink RT2800 802.11n PCI */
3062                          quirk_broken_intx_masking);
3063 /*
3064  * Realtek RTL8169 PCI Gigabit Ethernet Controller (rev 10)
3065  * Subsystem: Realtek RTL8169/8110 Family PCI Gigabit Ethernet NIC
3066  *
3067  * RTL8110SC - Fails under PCI device assignment using DisINTx masking.
3068  */
3069 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_REALTEK, 0x8169,
3070                          quirk_broken_intx_masking);
3071 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MELLANOX, PCI_ANY_ID,
3072                          quirk_broken_intx_masking);
3073
3074 static void quirk_no_bus_reset(struct pci_dev *dev)
3075 {
3076         dev->dev_flags |= PCI_DEV_FLAGS_NO_BUS_RESET;
3077 }
3078
3079 /*
3080  * Atheros AR93xx chips do not behave after a bus reset.  The device will
3081  * throw a Link Down error on AER-capable systems and regardless of AER,
3082  * config space of the device is never accessible again and typically
3083  * causes the system to hang or reset when access is attempted.
3084  * http://www.spinics.net/lists/linux-pci/msg34797.html
3085  */
3086 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATHEROS, 0x0030, quirk_no_bus_reset);
3087
3088 static void quirk_no_pm_reset(struct pci_dev *dev)
3089 {
3090         /*
3091          * We can't do a bus reset on root bus devices, but an ineffective
3092          * PM reset may be better than nothing.
3093          */
3094         if (!pci_is_root_bus(dev->bus))
3095                 dev->dev_flags |= PCI_DEV_FLAGS_NO_PM_RESET;
3096 }
3097
3098 /*
3099  * Some AMD/ATI GPUS (HD8570 - Oland) report that a D3hot->D0 transition
3100  * causes a reset (i.e., they advertise NoSoftRst-).  This transition seems
3101  * to have no effect on the device: it retains the framebuffer contents and
3102  * monitor sync.  Advertising this support makes other layers, like VFIO,
3103  * assume pci_reset_function() is viable for this device.  Mark it as
3104  * unavailable to skip it when testing reset methods.
3105  */
3106 DECLARE_PCI_FIXUP_CLASS_HEADER(PCI_VENDOR_ID_ATI, PCI_ANY_ID,
3107                                PCI_CLASS_DISPLAY_VGA, 8, quirk_no_pm_reset);
3108
3109 #ifdef CONFIG_ACPI
3110 /*
3111  * Apple: Shutdown Cactus Ridge Thunderbolt controller.
3112  *
3113  * On Apple hardware the Cactus Ridge Thunderbolt controller needs to be
3114  * shutdown before suspend. Otherwise the native host interface (NHI) will not
3115  * be present after resume if a device was plugged in before suspend.
3116  *
3117  * The thunderbolt controller consists of a pcie switch with downstream
3118  * bridges leading to the NHI and to the tunnel pci bridges.
3119  *
3120  * This quirk cuts power to the whole chip. Therefore we have to apply it
3121  * during suspend_noirq of the upstream bridge.
3122  *
3123  * Power is automagically restored before resume. No action is needed.
3124  */
3125 static void quirk_apple_poweroff_thunderbolt(struct pci_dev *dev)
3126 {
3127         acpi_handle bridge, SXIO, SXFP, SXLV;
3128
3129         if (!dmi_match(DMI_BOARD_VENDOR, "Apple Inc."))
3130                 return;
3131         if (pci_pcie_type(dev) != PCI_EXP_TYPE_UPSTREAM)
3132                 return;
3133         bridge = ACPI_HANDLE(&dev->dev);
3134         if (!bridge)
3135                 return;
3136         /*
3137          * SXIO and SXLV are present only on machines requiring this quirk.
3138          * TB bridges in external devices might have the same device id as those
3139          * on the host, but they will not have the associated ACPI methods. This
3140          * implicitly checks that we are at the right bridge.
3141          */
3142         if (ACPI_FAILURE(acpi_get_handle(bridge, "DSB0.NHI0.SXIO", &SXIO))
3143             || ACPI_FAILURE(acpi_get_handle(bridge, "DSB0.NHI0.SXFP", &SXFP))
3144             || ACPI_FAILURE(acpi_get_handle(bridge, "DSB0.NHI0.SXLV", &SXLV)))
3145                 return;
3146         dev_info(&dev->dev, "quirk: cutting power to thunderbolt controller...\n");
3147
3148         /* magic sequence */
3149         acpi_execute_simple_method(SXIO, NULL, 1);
3150         acpi_execute_simple_method(SXFP, NULL, 0);
3151         msleep(300);
3152         acpi_execute_simple_method(SXLV, NULL, 0);
3153         acpi_execute_simple_method(SXIO, NULL, 0);
3154         acpi_execute_simple_method(SXLV, NULL, 0);
3155 }
3156 DECLARE_PCI_FIXUP_SUSPEND_LATE(PCI_VENDOR_ID_INTEL, 0x1547,
3157                                quirk_apple_poweroff_thunderbolt);
3158
3159 /*
3160  * Apple: Wait for the thunderbolt controller to reestablish pci tunnels.
3161  *
3162  * During suspend the thunderbolt controller is reset and all pci
3163  * tunnels are lost. The NHI driver will try to reestablish all tunnels
3164  * during resume. We have to manually wait for the NHI since there is
3165  * no parent child relationship between the NHI and the tunneled
3166  * bridges.
3167  */
3168 static void quirk_apple_wait_for_thunderbolt(struct pci_dev *dev)
3169 {
3170         struct pci_dev *sibling = NULL;
3171         struct pci_dev *nhi = NULL;
3172
3173         if (!dmi_match(DMI_BOARD_VENDOR, "Apple Inc."))
3174                 return;
3175         if (pci_pcie_type(dev) != PCI_EXP_TYPE_DOWNSTREAM)
3176                 return;
3177         /*
3178          * Find the NHI and confirm that we are a bridge on the tb host
3179          * controller and not on a tb endpoint.
3180          */
3181         sibling = pci_get_slot(dev->bus, 0x0);
3182         if (sibling == dev)
3183                 goto out; /* we are the downstream bridge to the NHI */
3184         if (!sibling || !sibling->subordinate)
3185                 goto out;
3186         nhi = pci_get_slot(sibling->subordinate, 0x0);
3187         if (!nhi)
3188                 goto out;
3189         if (nhi->vendor != PCI_VENDOR_ID_INTEL
3190                         || (nhi->device != 0x1547 && nhi->device != 0x156c)
3191                         || nhi->subsystem_vendor != 0x2222
3192                         || nhi->subsystem_device != 0x1111)
3193                 goto out;
3194         dev_info(&dev->dev, "quirk: waiting for thunderbolt to reestablish PCI tunnels...\n");
3195         device_pm_wait_for_dev(&dev->dev, &nhi->dev);
3196 out:
3197         pci_dev_put(nhi);
3198         pci_dev_put(sibling);
3199 }
3200 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL, 0x1547,
3201                                quirk_apple_wait_for_thunderbolt);
3202 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL, 0x156d,
3203                                quirk_apple_wait_for_thunderbolt);
3204 #endif
3205
3206 static void pci_do_fixups(struct pci_dev *dev, struct pci_fixup *f,
3207                           struct pci_fixup *end)
3208 {
3209         ktime_t calltime;
3210
3211         for (; f < end; f++)
3212                 if ((f->class == (u32) (dev->class >> f->class_shift) ||
3213                      f->class == (u32) PCI_ANY_ID) &&
3214                     (f->vendor == dev->vendor ||
3215                      f->vendor == (u16) PCI_ANY_ID) &&
3216                     (f->device == dev->device ||
3217                      f->device == (u16) PCI_ANY_ID)) {
3218                         calltime = fixup_debug_start(dev, f->hook);
3219                         f->hook(dev);
3220                         fixup_debug_report(dev, calltime, f->hook);
3221                 }
3222 }
3223
3224 extern struct pci_fixup __start_pci_fixups_early[];
3225 extern struct pci_fixup __end_pci_fixups_early[];
3226 extern struct pci_fixup __start_pci_fixups_header[];
3227 extern struct pci_fixup __end_pci_fixups_header[];
3228 extern struct pci_fixup __start_pci_fixups_final[];
3229 extern struct pci_fixup __end_pci_fixups_final[];
3230 extern struct pci_fixup __start_pci_fixups_enable[];
3231 extern struct pci_fixup __end_pci_fixups_enable[];
3232 extern struct pci_fixup __start_pci_fixups_resume[];
3233 extern struct pci_fixup __end_pci_fixups_resume[];
3234 extern struct pci_fixup __start_pci_fixups_resume_early[];
3235 extern struct pci_fixup __end_pci_fixups_resume_early[];
3236 extern struct pci_fixup __start_pci_fixups_suspend[];
3237 extern struct pci_fixup __end_pci_fixups_suspend[];
3238 extern struct pci_fixup __start_pci_fixups_suspend_late[];
3239 extern struct pci_fixup __end_pci_fixups_suspend_late[];
3240
3241 static bool pci_apply_fixup_final_quirks;
3242
3243 void pci_fixup_device(enum pci_fixup_pass pass, struct pci_dev *dev)
3244 {
3245         struct pci_fixup *start, *end;
3246
3247         switch (pass) {
3248         case pci_fixup_early:
3249                 start = __start_pci_fixups_early;
3250                 end = __end_pci_fixups_early;
3251                 break;
3252
3253         case pci_fixup_header:
3254                 start = __start_pci_fixups_header;
3255                 end = __end_pci_fixups_header;
3256                 break;
3257
3258         case pci_fixup_final:
3259                 if (!pci_apply_fixup_final_quirks)
3260                         return;
3261                 start = __start_pci_fixups_final;
3262                 end = __end_pci_fixups_final;
3263                 break;
3264
3265         case pci_fixup_enable:
3266                 start = __start_pci_fixups_enable;
3267                 end = __end_pci_fixups_enable;
3268                 break;
3269
3270         case pci_fixup_resume:
3271                 start = __start_pci_fixups_resume;
3272                 end = __end_pci_fixups_resume;
3273                 break;
3274
3275         case pci_fixup_resume_early:
3276                 start = __start_pci_fixups_resume_early;
3277                 end = __end_pci_fixups_resume_early;
3278                 break;
3279
3280         case pci_fixup_suspend:
3281                 start = __start_pci_fixups_suspend;
3282                 end = __end_pci_fixups_suspend;
3283                 break;
3284
3285         case pci_fixup_suspend_late:
3286                 start = __start_pci_fixups_suspend_late;
3287                 end = __end_pci_fixups_suspend_late;
3288                 break;
3289
3290         default:
3291                 /* stupid compiler warning, you would think with an enum... */
3292                 return;
3293         }
3294         pci_do_fixups(dev, start, end);
3295 }
3296 EXPORT_SYMBOL(pci_fixup_device);
3297
3298
3299 static int __init pci_apply_final_quirks(void)
3300 {
3301         struct pci_dev *dev = NULL;
3302         u8 cls = 0;
3303         u8 tmp;
3304
3305         if (pci_cache_line_size)
3306                 printk(KERN_DEBUG "PCI: CLS %u bytes\n",
3307                        pci_cache_line_size << 2);
3308
3309         pci_apply_fixup_final_quirks = true;
3310         for_each_pci_dev(dev) {
3311                 pci_fixup_device(pci_fixup_final, dev);
3312                 /*
3313                  * If arch hasn't set it explicitly yet, use the CLS
3314                  * value shared by all PCI devices.  If there's a
3315                  * mismatch, fall back to the default value.
3316                  */
3317                 if (!pci_cache_line_size) {
3318                         pci_read_config_byte(dev, PCI_CACHE_LINE_SIZE, &tmp);
3319                         if (!cls)
3320                                 cls = tmp;
3321                         if (!tmp || cls == tmp)
3322                                 continue;
3323
3324                         printk(KERN_DEBUG "PCI: CLS mismatch (%u != %u), using %u bytes\n",
3325                                cls << 2, tmp << 2,
3326                                pci_dfl_cache_line_size << 2);
3327                         pci_cache_line_size = pci_dfl_cache_line_size;
3328                 }
3329         }
3330
3331         if (!pci_cache_line_size) {
3332                 printk(KERN_DEBUG "PCI: CLS %u bytes, default %u\n",
3333                        cls << 2, pci_dfl_cache_line_size << 2);
3334                 pci_cache_line_size = cls ? cls : pci_dfl_cache_line_size;
3335         }
3336
3337         return 0;
3338 }
3339
3340 fs_initcall_sync(pci_apply_final_quirks);
3341
3342 /*
3343  * Followings are device-specific reset methods which can be used to
3344  * reset a single function if other methods (e.g. FLR, PM D0->D3) are
3345  * not available.
3346  */
3347 static int reset_intel_82599_sfp_virtfn(struct pci_dev *dev, int probe)
3348 {
3349         /*
3350          * http://www.intel.com/content/dam/doc/datasheet/82599-10-gbe-controller-datasheet.pdf
3351          *
3352          * The 82599 supports FLR on VFs, but FLR support is reported only
3353          * in the PF DEVCAP (sec 9.3.10.4), not in the VF DEVCAP (sec 9.5).
3354          * Therefore, we can't use pcie_flr(), which checks the VF DEVCAP.
3355          */
3356
3357         if (probe)
3358                 return 0;
3359
3360         if (!pci_wait_for_pending_transaction(dev))
3361                 dev_err(&dev->dev, "transaction is not cleared; proceeding with reset anyway\n");
3362
3363         pcie_capability_set_word(dev, PCI_EXP_DEVCTL, PCI_EXP_DEVCTL_BCR_FLR);
3364
3365         msleep(100);
3366
3367         return 0;
3368 }
3369
3370 #include "../gpu/drm/i915/i915_reg.h"
3371 #define MSG_CTL                 0x45010
3372 #define NSDE_PWR_STATE          0xd0100
3373 #define IGD_OPERATION_TIMEOUT   10000     /* set timeout 10 seconds */
3374
3375 static int reset_ivb_igd(struct pci_dev *dev, int probe)
3376 {
3377         void __iomem *mmio_base;
3378         unsigned long timeout;
3379         u32 val;
3380
3381         if (probe)
3382                 return 0;
3383
3384         mmio_base = pci_iomap(dev, 0, 0);
3385         if (!mmio_base)
3386                 return -ENOMEM;
3387
3388         iowrite32(0x00000002, mmio_base + MSG_CTL);
3389
3390         /*
3391          * Clobbering SOUTH_CHICKEN2 register is fine only if the next
3392          * driver loaded sets the right bits. However, this's a reset and
3393          * the bits have been set by i915 previously, so we clobber
3394          * SOUTH_CHICKEN2 register directly here.
3395          */
3396         iowrite32(0x00000005, mmio_base + SOUTH_CHICKEN2);
3397
3398         val = ioread32(mmio_base + PCH_PP_CONTROL) & 0xfffffffe;
3399         iowrite32(val, mmio_base + PCH_PP_CONTROL);
3400
3401         timeout = jiffies + msecs_to_jiffies(IGD_OPERATION_TIMEOUT);
3402         do {
3403                 val = ioread32(mmio_base + PCH_PP_STATUS);
3404                 if ((val & 0xb0000000) == 0)
3405                         goto reset_complete;
3406                 msleep(10);
3407         } while (time_before(jiffies, timeout));
3408         dev_warn(&dev->dev, "timeout during reset\n");
3409
3410 reset_complete:
3411         iowrite32(0x00000002, mmio_base + NSDE_PWR_STATE);
3412
3413         pci_iounmap(dev, mmio_base);
3414         return 0;
3415 }
3416
3417 /*
3418  * Device-specific reset method for Chelsio T4-based adapters.
3419  */
3420 static int reset_chelsio_generic_dev(struct pci_dev *dev, int probe)
3421 {
3422         u16 old_command;
3423         u16 msix_flags;
3424
3425         /*
3426          * If this isn't a Chelsio T4-based device, return -ENOTTY indicating
3427          * that we have no device-specific reset method.
3428          */
3429         if ((dev->device & 0xf000) != 0x4000)
3430                 return -ENOTTY;
3431
3432         /*
3433          * If this is the "probe" phase, return 0 indicating that we can
3434          * reset this device.
3435          */
3436         if (probe)
3437                 return 0;
3438
3439         /*
3440          * T4 can wedge if there are DMAs in flight within the chip and Bus
3441          * Master has been disabled.  We need to have it on till the Function
3442          * Level Reset completes.  (BUS_MASTER is disabled in
3443          * pci_reset_function()).
3444          */
3445         pci_read_config_word(dev, PCI_COMMAND, &old_command);
3446         pci_write_config_word(dev, PCI_COMMAND,
3447                               old_command | PCI_COMMAND_MASTER);
3448
3449         /*
3450          * Perform the actual device function reset, saving and restoring
3451          * configuration information around the reset.
3452          */
3453         pci_save_state(dev);
3454
3455         /*
3456          * T4 also suffers a Head-Of-Line blocking problem if MSI-X interrupts
3457          * are disabled when an MSI-X interrupt message needs to be delivered.
3458          * So we briefly re-enable MSI-X interrupts for the duration of the
3459          * FLR.  The pci_restore_state() below will restore the original
3460          * MSI-X state.
3461          */
3462         pci_read_config_word(dev, dev->msix_cap+PCI_MSIX_FLAGS, &msix_flags);
3463         if ((msix_flags & PCI_MSIX_FLAGS_ENABLE) == 0)
3464                 pci_write_config_word(dev, dev->msix_cap+PCI_MSIX_FLAGS,
3465                                       msix_flags |
3466                                       PCI_MSIX_FLAGS_ENABLE |
3467                                       PCI_MSIX_FLAGS_MASKALL);
3468
3469         /*
3470          * Start of pcie_flr() code sequence.  This reset code is a copy of
3471          * the guts of pcie_flr() because that's not an exported function.
3472          */
3473
3474         if (!pci_wait_for_pending_transaction(dev))
3475                 dev_err(&dev->dev, "transaction is not cleared; proceeding with reset anyway\n");
3476
3477         pcie_capability_set_word(dev, PCI_EXP_DEVCTL, PCI_EXP_DEVCTL_BCR_FLR);
3478         msleep(100);
3479
3480         /*
3481          * End of pcie_flr() code sequence.
3482          */
3483
3484         /*
3485          * Restore the configuration information (BAR values, etc.) including
3486          * the original PCI Configuration Space Command word, and return
3487          * success.
3488          */
3489         pci_restore_state(dev);
3490         pci_write_config_word(dev, PCI_COMMAND, old_command);
3491         return 0;
3492 }
3493
3494 #define PCI_DEVICE_ID_INTEL_82599_SFP_VF   0x10ed
3495 #define PCI_DEVICE_ID_INTEL_IVB_M_VGA      0x0156
3496 #define PCI_DEVICE_ID_INTEL_IVB_M2_VGA     0x0166
3497
3498 static const struct pci_dev_reset_methods pci_dev_reset_methods[] = {
3499         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82599_SFP_VF,
3500                  reset_intel_82599_sfp_virtfn },
3501         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_IVB_M_VGA,
3502                 reset_ivb_igd },
3503         { PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_IVB_M2_VGA,
3504                 reset_ivb_igd },
3505         { PCI_VENDOR_ID_CHELSIO, PCI_ANY_ID,
3506                 reset_chelsio_generic_dev },
3507         { 0 }
3508 };
3509
3510 /*
3511  * These device-specific reset methods are here rather than in a driver
3512  * because when a host assigns a device to a guest VM, the host may need
3513  * to reset the device but probably doesn't have a driver for it.
3514  */
3515 int pci_dev_specific_reset(struct pci_dev *dev, int probe)
3516 {
3517         const struct pci_dev_reset_methods *i;
3518
3519         for (i = pci_dev_reset_methods; i->reset; i++) {
3520                 if ((i->vendor == dev->vendor ||
3521                      i->vendor == (u16)PCI_ANY_ID) &&
3522                     (i->device == dev->device ||
3523                      i->device == (u16)PCI_ANY_ID))
3524                         return i->reset(dev, probe);
3525         }
3526
3527         return -ENOTTY;
3528 }
3529
3530 static void quirk_dma_func0_alias(struct pci_dev *dev)
3531 {
3532         if (PCI_FUNC(dev->devfn) != 0) {
3533                 dev->dma_alias_devfn = PCI_DEVFN(PCI_SLOT(dev->devfn), 0);
3534                 dev->dev_flags |= PCI_DEV_FLAGS_DMA_ALIAS_DEVFN;
3535         }
3536 }
3537
3538 /*
3539  * https://bugzilla.redhat.com/show_bug.cgi?id=605888
3540  *
3541  * Some Ricoh devices use function 0 as the PCIe requester ID for DMA.
3542  */
3543 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_RICOH, 0xe832, quirk_dma_func0_alias);
3544 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_RICOH, 0xe476, quirk_dma_func0_alias);
3545
3546 static void quirk_dma_func1_alias(struct pci_dev *dev)
3547 {
3548         if (PCI_FUNC(dev->devfn) != 1) {
3549                 dev->dma_alias_devfn = PCI_DEVFN(PCI_SLOT(dev->devfn), 1);
3550                 dev->dev_flags |= PCI_DEV_FLAGS_DMA_ALIAS_DEVFN;
3551         }
3552 }
3553
3554 /*
3555  * Marvell 88SE9123 uses function 1 as the requester ID for DMA.  In some
3556  * SKUs function 1 is present and is a legacy IDE controller, in other
3557  * SKUs this function is not present, making this a ghost requester.
3558  * https://bugzilla.kernel.org/show_bug.cgi?id=42679
3559  */
3560 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9120,
3561                          quirk_dma_func1_alias);
3562 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9123,
3563                          quirk_dma_func1_alias);
3564 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c14 */
3565 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9130,
3566                          quirk_dma_func1_alias);
3567 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c47 + c57 */
3568 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9172,
3569                          quirk_dma_func1_alias);
3570 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c59 */
3571 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x917a,
3572                          quirk_dma_func1_alias);
3573 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c46 */
3574 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x91a0,
3575                          quirk_dma_func1_alias);
3576 /* https://bugzilla.kernel.org/show_bug.cgi?id=42679#c49 */
3577 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_MARVELL_EXT, 0x9230,
3578                          quirk_dma_func1_alias);
3579 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TTI, 0x0642,
3580                          quirk_dma_func1_alias);
3581 /* https://bugs.gentoo.org/show_bug.cgi?id=497630 */
3582 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_JMICRON,
3583                          PCI_DEVICE_ID_JMICRON_JMB388_ESD,
3584                          quirk_dma_func1_alias);
3585
3586 /*
3587  * Some devices DMA with the wrong devfn, not just the wrong function.
3588  * quirk_fixed_dma_alias() uses this table to create fixed aliases, where
3589  * the alias is "fixed" and independent of the device devfn.
3590  *
3591  * For example, the Adaptec 3405 is a PCIe card with an Intel 80333 I/O
3592  * processor.  To software, this appears as a PCIe-to-PCI/X bridge with a
3593  * single device on the secondary bus.  In reality, the single exposed
3594  * device at 0e.0 is the Address Translation Unit (ATU) of the controller
3595  * that provides a bridge to the internal bus of the I/O processor.  The
3596  * controller supports private devices, which can be hidden from PCI config
3597  * space.  In the case of the Adaptec 3405, a private device at 01.0
3598  * appears to be the DMA engine, which therefore needs to become a DMA
3599  * alias for the device.
3600  */
3601 static const struct pci_device_id fixed_dma_alias_tbl[] = {
3602         { PCI_DEVICE_SUB(PCI_VENDOR_ID_ADAPTEC2, 0x0285,
3603                          PCI_VENDOR_ID_ADAPTEC2, 0x02bb), /* Adaptec 3405 */
3604           .driver_data = PCI_DEVFN(1, 0) },
3605         { 0 }
3606 };
3607
3608 static void quirk_fixed_dma_alias(struct pci_dev *dev)
3609 {
3610         const struct pci_device_id *id;
3611
3612         id = pci_match_id(fixed_dma_alias_tbl, dev);
3613         if (id) {
3614                 dev->dma_alias_devfn = id->driver_data;
3615                 dev->dev_flags |= PCI_DEV_FLAGS_DMA_ALIAS_DEVFN;
3616                 dev_info(&dev->dev, "Enabling fixed DMA alias to %02x.%d\n",
3617                          PCI_SLOT(dev->dma_alias_devfn),
3618                          PCI_FUNC(dev->dma_alias_devfn));
3619         }
3620 }
3621
3622 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ADAPTEC2, 0x0285, quirk_fixed_dma_alias);
3623
3624 /*
3625  * A few PCIe-to-PCI bridges fail to expose a PCIe capability, resulting in
3626  * using the wrong DMA alias for the device.  Some of these devices can be
3627  * used as either forward or reverse bridges, so we need to test whether the
3628  * device is operating in the correct mode.  We could probably apply this
3629  * quirk to PCI_ANY_ID, but for now we'll just use known offenders.  The test
3630  * is for a non-root, non-PCIe bridge where the upstream device is PCIe and
3631  * is not a PCIe-to-PCI bridge, then @pdev is actually a PCIe-to-PCI bridge.
3632  */
3633 static void quirk_use_pcie_bridge_dma_alias(struct pci_dev *pdev)
3634 {
3635         if (!pci_is_root_bus(pdev->bus) &&
3636             pdev->hdr_type == PCI_HEADER_TYPE_BRIDGE &&
3637             !pci_is_pcie(pdev) && pci_is_pcie(pdev->bus->self) &&
3638             pci_pcie_type(pdev->bus->self) != PCI_EXP_TYPE_PCI_BRIDGE)
3639                 pdev->dev_flags |= PCI_DEV_FLAG_PCIE_BRIDGE_ALIAS;
3640 }
3641 /* ASM1083/1085, https://bugzilla.kernel.org/show_bug.cgi?id=44881#c46 */
3642 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ASMEDIA, 0x1080,
3643                          quirk_use_pcie_bridge_dma_alias);
3644 /* Tundra 8113, https://bugzilla.kernel.org/show_bug.cgi?id=44881#c43 */
3645 DECLARE_PCI_FIXUP_HEADER(0x10e3, 0x8113, quirk_use_pcie_bridge_dma_alias);
3646 /* ITE 8892, https://bugzilla.kernel.org/show_bug.cgi?id=73551 */
3647 DECLARE_PCI_FIXUP_HEADER(0x1283, 0x8892, quirk_use_pcie_bridge_dma_alias);
3648 /* Intel 82801, https://bugzilla.kernel.org/show_bug.cgi?id=44881#c49 */
3649 DECLARE_PCI_FIXUP_HEADER(0x8086, 0x244e, quirk_use_pcie_bridge_dma_alias);
3650
3651 /*
3652  * Intersil/Techwell TW686[4589]-based video capture cards have an empty (zero)
3653  * class code.  Fix it.
3654  */
3655 static void quirk_tw686x_class(struct pci_dev *pdev)
3656 {
3657         u32 class = pdev->class;
3658
3659         /* Use "Multimedia controller" class */
3660         pdev->class = (PCI_CLASS_MULTIMEDIA_OTHER << 8) | 0x01;
3661         dev_info(&pdev->dev, "TW686x PCI class overridden (%#08x -> %#08x)\n",
3662                  class, pdev->class);
3663 }
3664 DECLARE_PCI_FIXUP_CLASS_EARLY(0x1797, 0x6864, PCI_CLASS_NOT_DEFINED, 0,
3665                               quirk_tw686x_class);
3666 DECLARE_PCI_FIXUP_CLASS_EARLY(0x1797, 0x6865, PCI_CLASS_NOT_DEFINED, 0,
3667                               quirk_tw686x_class);
3668 DECLARE_PCI_FIXUP_CLASS_EARLY(0x1797, 0x6868, PCI_CLASS_NOT_DEFINED, 0,
3669                               quirk_tw686x_class);
3670 DECLARE_PCI_FIXUP_CLASS_EARLY(0x1797, 0x6869, PCI_CLASS_NOT_DEFINED, 0,
3671                               quirk_tw686x_class);
3672
3673 /*
3674  * AMD has indicated that the devices below do not support peer-to-peer
3675  * in any system where they are found in the southbridge with an AMD
3676  * IOMMU in the system.  Multifunction devices that do not support
3677  * peer-to-peer between functions can claim to support a subset of ACS.
3678  * Such devices effectively enable request redirect (RR) and completion
3679  * redirect (CR) since all transactions are redirected to the upstream
3680  * root complex.
3681  *
3682  * http://permalink.gmane.org/gmane.comp.emulators.kvm.devel/94086
3683  * http://permalink.gmane.org/gmane.comp.emulators.kvm.devel/94102
3684  * http://permalink.gmane.org/gmane.comp.emulators.kvm.devel/99402
3685  *
3686  * 1002:4385 SBx00 SMBus Controller
3687  * 1002:439c SB7x0/SB8x0/SB9x0 IDE Controller
3688  * 1002:4383 SBx00 Azalia (Intel HDA)
3689  * 1002:439d SB7x0/SB8x0/SB9x0 LPC host controller
3690  * 1002:4384 SBx00 PCI to PCI Bridge
3691  * 1002:4399 SB7x0/SB8x0/SB9x0 USB OHCI2 Controller
3692  *
3693  * https://bugzilla.kernel.org/show_bug.cgi?id=81841#c15
3694  *
3695  * 1022:780f [AMD] FCH PCI Bridge
3696  * 1022:7809 [AMD] FCH USB OHCI Controller
3697  */
3698 static int pci_quirk_amd_sb_acs(struct pci_dev *dev, u16 acs_flags)
3699 {
3700 #ifdef CONFIG_ACPI
3701         struct acpi_table_header *header = NULL;
3702         acpi_status status;
3703
3704         /* Targeting multifunction devices on the SB (appears on root bus) */
3705         if (!dev->multifunction || !pci_is_root_bus(dev->bus))
3706                 return -ENODEV;
3707
3708         /* The IVRS table describes the AMD IOMMU */
3709         status = acpi_get_table("IVRS", 0, &header);
3710         if (ACPI_FAILURE(status))
3711                 return -ENODEV;
3712
3713         /* Filter out flags not applicable to multifunction */
3714         acs_flags &= (PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_EC | PCI_ACS_DT);
3715
3716         return acs_flags & ~(PCI_ACS_RR | PCI_ACS_CR) ? 0 : 1;
3717 #else
3718         return -ENODEV;
3719 #endif
3720 }
3721
3722 /*
3723  * Many Intel PCH root ports do provide ACS-like features to disable peer
3724  * transactions and validate bus numbers in requests, but do not provide an
3725  * actual PCIe ACS capability.  This is the list of device IDs known to fall
3726  * into that category as provided by Intel in Red Hat bugzilla 1037684.
3727  */
3728 static const u16 pci_quirk_intel_pch_acs_ids[] = {
3729         /* Ibexpeak PCH */
3730         0x3b42, 0x3b43, 0x3b44, 0x3b45, 0x3b46, 0x3b47, 0x3b48, 0x3b49,
3731         0x3b4a, 0x3b4b, 0x3b4c, 0x3b4d, 0x3b4e, 0x3b4f, 0x3b50, 0x3b51,
3732         /* Cougarpoint PCH */
3733         0x1c10, 0x1c11, 0x1c12, 0x1c13, 0x1c14, 0x1c15, 0x1c16, 0x1c17,
3734         0x1c18, 0x1c19, 0x1c1a, 0x1c1b, 0x1c1c, 0x1c1d, 0x1c1e, 0x1c1f,
3735         /* Pantherpoint PCH */
3736         0x1e10, 0x1e11, 0x1e12, 0x1e13, 0x1e14, 0x1e15, 0x1e16, 0x1e17,
3737         0x1e18, 0x1e19, 0x1e1a, 0x1e1b, 0x1e1c, 0x1e1d, 0x1e1e, 0x1e1f,
3738         /* Lynxpoint-H PCH */
3739         0x8c10, 0x8c11, 0x8c12, 0x8c13, 0x8c14, 0x8c15, 0x8c16, 0x8c17,
3740         0x8c18, 0x8c19, 0x8c1a, 0x8c1b, 0x8c1c, 0x8c1d, 0x8c1e, 0x8c1f,
3741         /* Lynxpoint-LP PCH */
3742         0x9c10, 0x9c11, 0x9c12, 0x9c13, 0x9c14, 0x9c15, 0x9c16, 0x9c17,
3743         0x9c18, 0x9c19, 0x9c1a, 0x9c1b,
3744         /* Wildcat PCH */
3745         0x9c90, 0x9c91, 0x9c92, 0x9c93, 0x9c94, 0x9c95, 0x9c96, 0x9c97,
3746         0x9c98, 0x9c99, 0x9c9a, 0x9c9b,
3747         /* Patsburg (X79) PCH */
3748         0x1d10, 0x1d12, 0x1d14, 0x1d16, 0x1d18, 0x1d1a, 0x1d1c, 0x1d1e,
3749         /* Wellsburg (X99) PCH */
3750         0x8d10, 0x8d11, 0x8d12, 0x8d13, 0x8d14, 0x8d15, 0x8d16, 0x8d17,
3751         0x8d18, 0x8d19, 0x8d1a, 0x8d1b, 0x8d1c, 0x8d1d, 0x8d1e,
3752         /* Lynx Point (9 series) PCH */
3753         0x8c90, 0x8c92, 0x8c94, 0x8c96, 0x8c98, 0x8c9a, 0x8c9c, 0x8c9e,
3754 };
3755
3756 static bool pci_quirk_intel_pch_acs_match(struct pci_dev *dev)
3757 {
3758         int i;
3759
3760         /* Filter out a few obvious non-matches first */
3761         if (!pci_is_pcie(dev) || pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT)
3762                 return false;
3763
3764         for (i = 0; i < ARRAY_SIZE(pci_quirk_intel_pch_acs_ids); i++)
3765                 if (pci_quirk_intel_pch_acs_ids[i] == dev->device)
3766                         return true;
3767
3768         return false;
3769 }
3770
3771 #define INTEL_PCH_ACS_FLAGS (PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF | PCI_ACS_SV)
3772
3773 static int pci_quirk_intel_pch_acs(struct pci_dev *dev, u16 acs_flags)
3774 {
3775         u16 flags = dev->dev_flags & PCI_DEV_FLAGS_ACS_ENABLED_QUIRK ?
3776                     INTEL_PCH_ACS_FLAGS : 0;
3777
3778         if (!pci_quirk_intel_pch_acs_match(dev))
3779                 return -ENOTTY;
3780
3781         return acs_flags & ~flags ? 0 : 1;
3782 }
3783
3784 static int pci_quirk_mf_endpoint_acs(struct pci_dev *dev, u16 acs_flags)
3785 {
3786         /*
3787          * SV, TB, and UF are not relevant to multifunction endpoints.
3788          *
3789          * Multifunction devices are only required to implement RR, CR, and DT
3790          * in their ACS capability if they support peer-to-peer transactions.
3791          * Devices matching this quirk have been verified by the vendor to not
3792          * perform peer-to-peer with other functions, allowing us to mask out
3793          * these bits as if they were unimplemented in the ACS capability.
3794          */
3795         acs_flags &= ~(PCI_ACS_SV | PCI_ACS_TB | PCI_ACS_RR |
3796                        PCI_ACS_CR | PCI_ACS_UF | PCI_ACS_DT);
3797
3798         return acs_flags ? 0 : 1;
3799 }
3800
3801 static const struct pci_dev_acs_enabled {
3802         u16 vendor;
3803         u16 device;
3804         int (*acs_enabled)(struct pci_dev *dev, u16 acs_flags);
3805 } pci_dev_acs_enabled[] = {
3806         { PCI_VENDOR_ID_ATI, 0x4385, pci_quirk_amd_sb_acs },
3807         { PCI_VENDOR_ID_ATI, 0x439c, pci_quirk_amd_sb_acs },
3808         { PCI_VENDOR_ID_ATI, 0x4383, pci_quirk_amd_sb_acs },
3809         { PCI_VENDOR_ID_ATI, 0x439d, pci_quirk_amd_sb_acs },
3810         { PCI_VENDOR_ID_ATI, 0x4384, pci_quirk_amd_sb_acs },
3811         { PCI_VENDOR_ID_ATI, 0x4399, pci_quirk_amd_sb_acs },
3812         { PCI_VENDOR_ID_AMD, 0x780f, pci_quirk_amd_sb_acs },
3813         { PCI_VENDOR_ID_AMD, 0x7809, pci_quirk_amd_sb_acs },
3814         { PCI_VENDOR_ID_SOLARFLARE, 0x0903, pci_quirk_mf_endpoint_acs },
3815         { PCI_VENDOR_ID_SOLARFLARE, 0x0923, pci_quirk_mf_endpoint_acs },
3816         { PCI_VENDOR_ID_INTEL, 0x10C6, pci_quirk_mf_endpoint_acs },
3817         { PCI_VENDOR_ID_INTEL, 0x10DB, pci_quirk_mf_endpoint_acs },
3818         { PCI_VENDOR_ID_INTEL, 0x10DD, pci_quirk_mf_endpoint_acs },
3819         { PCI_VENDOR_ID_INTEL, 0x10E1, pci_quirk_mf_endpoint_acs },
3820         { PCI_VENDOR_ID_INTEL, 0x10F1, pci_quirk_mf_endpoint_acs },
3821         { PCI_VENDOR_ID_INTEL, 0x10F7, pci_quirk_mf_endpoint_acs },
3822         { PCI_VENDOR_ID_INTEL, 0x10F8, pci_quirk_mf_endpoint_acs },
3823         { PCI_VENDOR_ID_INTEL, 0x10F9, pci_quirk_mf_endpoint_acs },
3824         { PCI_VENDOR_ID_INTEL, 0x10FA, pci_quirk_mf_endpoint_acs },
3825         { PCI_VENDOR_ID_INTEL, 0x10FB, pci_quirk_mf_endpoint_acs },
3826         { PCI_VENDOR_ID_INTEL, 0x10FC, pci_quirk_mf_endpoint_acs },
3827         { PCI_VENDOR_ID_INTEL, 0x1507, pci_quirk_mf_endpoint_acs },
3828         { PCI_VENDOR_ID_INTEL, 0x1514, pci_quirk_mf_endpoint_acs },
3829         { PCI_VENDOR_ID_INTEL, 0x151C, pci_quirk_mf_endpoint_acs },
3830         { PCI_VENDOR_ID_INTEL, 0x1529, pci_quirk_mf_endpoint_acs },
3831         { PCI_VENDOR_ID_INTEL, 0x152A, pci_quirk_mf_endpoint_acs },
3832         { PCI_VENDOR_ID_INTEL, 0x154D, pci_quirk_mf_endpoint_acs },
3833         { PCI_VENDOR_ID_INTEL, 0x154F, pci_quirk_mf_endpoint_acs },
3834         { PCI_VENDOR_ID_INTEL, 0x1551, pci_quirk_mf_endpoint_acs },
3835         { PCI_VENDOR_ID_INTEL, 0x1558, pci_quirk_mf_endpoint_acs },
3836         /* 82580 */
3837         { PCI_VENDOR_ID_INTEL, 0x1509, pci_quirk_mf_endpoint_acs },
3838         { PCI_VENDOR_ID_INTEL, 0x150E, pci_quirk_mf_endpoint_acs },
3839         { PCI_VENDOR_ID_INTEL, 0x150F, pci_quirk_mf_endpoint_acs },
3840         { PCI_VENDOR_ID_INTEL, 0x1510, pci_quirk_mf_endpoint_acs },
3841         { PCI_VENDOR_ID_INTEL, 0x1511, pci_quirk_mf_endpoint_acs },
3842         { PCI_VENDOR_ID_INTEL, 0x1516, pci_quirk_mf_endpoint_acs },
3843         { PCI_VENDOR_ID_INTEL, 0x1527, pci_quirk_mf_endpoint_acs },
3844         /* 82576 */
3845         { PCI_VENDOR_ID_INTEL, 0x10C9, pci_quirk_mf_endpoint_acs },
3846         { PCI_VENDOR_ID_INTEL, 0x10E6, pci_quirk_mf_endpoint_acs },
3847         { PCI_VENDOR_ID_INTEL, 0x10E7, pci_quirk_mf_endpoint_acs },
3848         { PCI_VENDOR_ID_INTEL, 0x10E8, pci_quirk_mf_endpoint_acs },
3849         { PCI_VENDOR_ID_INTEL, 0x150A, pci_quirk_mf_endpoint_acs },
3850         { PCI_VENDOR_ID_INTEL, 0x150D, pci_quirk_mf_endpoint_acs },
3851         { PCI_VENDOR_ID_INTEL, 0x1518, pci_quirk_mf_endpoint_acs },
3852         { PCI_VENDOR_ID_INTEL, 0x1526, pci_quirk_mf_endpoint_acs },
3853         /* 82575 */
3854         { PCI_VENDOR_ID_INTEL, 0x10A7, pci_quirk_mf_endpoint_acs },
3855         { PCI_VENDOR_ID_INTEL, 0x10A9, pci_quirk_mf_endpoint_acs },
3856         { PCI_VENDOR_ID_INTEL, 0x10D6, pci_quirk_mf_endpoint_acs },
3857         /* I350 */
3858         { PCI_VENDOR_ID_INTEL, 0x1521, pci_quirk_mf_endpoint_acs },
3859         { PCI_VENDOR_ID_INTEL, 0x1522, pci_quirk_mf_endpoint_acs },
3860         { PCI_VENDOR_ID_INTEL, 0x1523, pci_quirk_mf_endpoint_acs },
3861         { PCI_VENDOR_ID_INTEL, 0x1524, pci_quirk_mf_endpoint_acs },
3862         /* 82571 (Quads omitted due to non-ACS switch) */
3863         { PCI_VENDOR_ID_INTEL, 0x105E, pci_quirk_mf_endpoint_acs },
3864         { PCI_VENDOR_ID_INTEL, 0x105F, pci_quirk_mf_endpoint_acs },
3865         { PCI_VENDOR_ID_INTEL, 0x1060, pci_quirk_mf_endpoint_acs },
3866         { PCI_VENDOR_ID_INTEL, 0x10D9, pci_quirk_mf_endpoint_acs },
3867         /* Intel PCH root ports */
3868         { PCI_VENDOR_ID_INTEL, PCI_ANY_ID, pci_quirk_intel_pch_acs },
3869         { 0x19a2, 0x710, pci_quirk_mf_endpoint_acs }, /* Emulex BE3-R */
3870         { 0x10df, 0x720, pci_quirk_mf_endpoint_acs }, /* Emulex Skyhawk-R */
3871         { 0 }
3872 };
3873
3874 int pci_dev_specific_acs_enabled(struct pci_dev *dev, u16 acs_flags)
3875 {
3876         const struct pci_dev_acs_enabled *i;
3877         int ret;
3878
3879         /*
3880          * Allow devices that do not expose standard PCIe ACS capabilities
3881          * or control to indicate their support here.  Multi-function express
3882          * devices which do not allow internal peer-to-peer between functions,
3883          * but do not implement PCIe ACS may wish to return true here.
3884          */
3885         for (i = pci_dev_acs_enabled; i->acs_enabled; i++) {
3886                 if ((i->vendor == dev->vendor ||
3887                      i->vendor == (u16)PCI_ANY_ID) &&
3888                     (i->device == dev->device ||
3889                      i->device == (u16)PCI_ANY_ID)) {
3890                         ret = i->acs_enabled(dev, acs_flags);
3891                         if (ret >= 0)
3892                                 return ret;
3893                 }
3894         }
3895
3896         return -ENOTTY;
3897 }
3898
3899 /* Config space offset of Root Complex Base Address register */
3900 #define INTEL_LPC_RCBA_REG 0xf0
3901 /* 31:14 RCBA address */
3902 #define INTEL_LPC_RCBA_MASK 0xffffc000
3903 /* RCBA Enable */
3904 #define INTEL_LPC_RCBA_ENABLE (1 << 0)
3905
3906 /* Backbone Scratch Pad Register */
3907 #define INTEL_BSPR_REG 0x1104
3908 /* Backbone Peer Non-Posted Disable */
3909 #define INTEL_BSPR_REG_BPNPD (1 << 8)
3910 /* Backbone Peer Posted Disable */
3911 #define INTEL_BSPR_REG_BPPD  (1 << 9)
3912
3913 /* Upstream Peer Decode Configuration Register */
3914 #define INTEL_UPDCR_REG 0x1114
3915 /* 5:0 Peer Decode Enable bits */
3916 #define INTEL_UPDCR_REG_MASK 0x3f
3917
3918 static int pci_quirk_enable_intel_lpc_acs(struct pci_dev *dev)
3919 {
3920         u32 rcba, bspr, updcr;
3921         void __iomem *rcba_mem;
3922
3923         /*
3924          * Read the RCBA register from the LPC (D31:F0).  PCH root ports
3925          * are D28:F* and therefore get probed before LPC, thus we can't
3926          * use pci_get_slot/pci_read_config_dword here.
3927          */
3928         pci_bus_read_config_dword(dev->bus, PCI_DEVFN(31, 0),
3929                                   INTEL_LPC_RCBA_REG, &rcba);
3930         if (!(rcba & INTEL_LPC_RCBA_ENABLE))
3931                 return -EINVAL;
3932
3933         rcba_mem = ioremap_nocache(rcba & INTEL_LPC_RCBA_MASK,
3934                                    PAGE_ALIGN(INTEL_UPDCR_REG));
3935         if (!rcba_mem)
3936                 return -ENOMEM;
3937
3938         /*
3939          * The BSPR can disallow peer cycles, but it's set by soft strap and
3940          * therefore read-only.  If both posted and non-posted peer cycles are
3941          * disallowed, we're ok.  If either are allowed, then we need to use
3942          * the UPDCR to disable peer decodes for each port.  This provides the
3943          * PCIe ACS equivalent of PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF
3944          */
3945         bspr = readl(rcba_mem + INTEL_BSPR_REG);
3946         bspr &= INTEL_BSPR_REG_BPNPD | INTEL_BSPR_REG_BPPD;
3947         if (bspr != (INTEL_BSPR_REG_BPNPD | INTEL_BSPR_REG_BPPD)) {
3948                 updcr = readl(rcba_mem + INTEL_UPDCR_REG);
3949                 if (updcr & INTEL_UPDCR_REG_MASK) {
3950                         dev_info(&dev->dev, "Disabling UPDCR peer decodes\n");
3951                         updcr &= ~INTEL_UPDCR_REG_MASK;
3952                         writel(updcr, rcba_mem + INTEL_UPDCR_REG);
3953                 }
3954         }
3955
3956         iounmap(rcba_mem);
3957         return 0;
3958 }
3959
3960 /* Miscellaneous Port Configuration register */
3961 #define INTEL_MPC_REG 0xd8
3962 /* MPC: Invalid Receive Bus Number Check Enable */
3963 #define INTEL_MPC_REG_IRBNCE (1 << 26)
3964
3965 static void pci_quirk_enable_intel_rp_mpc_acs(struct pci_dev *dev)
3966 {
3967         u32 mpc;
3968
3969         /*
3970          * When enabled, the IRBNCE bit of the MPC register enables the
3971          * equivalent of PCI ACS Source Validation (PCI_ACS_SV), which
3972          * ensures that requester IDs fall within the bus number range
3973          * of the bridge.  Enable if not already.
3974          */
3975         pci_read_config_dword(dev, INTEL_MPC_REG, &mpc);
3976         if (!(mpc & INTEL_MPC_REG_IRBNCE)) {
3977                 dev_info(&dev->dev, "Enabling MPC IRBNCE\n");
3978                 mpc |= INTEL_MPC_REG_IRBNCE;
3979                 pci_write_config_word(dev, INTEL_MPC_REG, mpc);
3980         }
3981 }
3982
3983 static int pci_quirk_enable_intel_pch_acs(struct pci_dev *dev)
3984 {
3985         if (!pci_quirk_intel_pch_acs_match(dev))
3986                 return -ENOTTY;
3987
3988         if (pci_quirk_enable_intel_lpc_acs(dev)) {
3989                 dev_warn(&dev->dev, "Failed to enable Intel PCH ACS quirk\n");
3990                 return 0;
3991         }
3992
3993         pci_quirk_enable_intel_rp_mpc_acs(dev);
3994
3995         dev->dev_flags |= PCI_DEV_FLAGS_ACS_ENABLED_QUIRK;
3996
3997         dev_info(&dev->dev, "Intel PCH root port ACS workaround enabled\n");
3998
3999         return 0;
4000 }
4001
4002 static const struct pci_dev_enable_acs {
4003         u16 vendor;
4004         u16 device;
4005         int (*enable_acs)(struct pci_dev *dev);
4006 } pci_dev_enable_acs[] = {
4007         { PCI_VENDOR_ID_INTEL, PCI_ANY_ID, pci_quirk_enable_intel_pch_acs },
4008         { 0 }
4009 };
4010
4011 void pci_dev_specific_enable_acs(struct pci_dev *dev)
4012 {
4013         const struct pci_dev_enable_acs *i;
4014         int ret;
4015
4016         for (i = pci_dev_enable_acs; i->enable_acs; i++) {
4017                 if ((i->vendor == dev->vendor ||
4018                      i->vendor == (u16)PCI_ANY_ID) &&
4019                     (i->device == dev->device ||
4020                      i->device == (u16)PCI_ANY_ID)) {
4021                         ret = i->enable_acs(dev);
4022                         if (ret >= 0)
4023                                 return;
4024                 }
4025         }
4026 }