drivers/pci/quirks.c

   1 /*
   2  *  This file contains work-arounds for many known PCI hardware
   3  *  bugs.  Devices present only on certain architectures (host
   4  *  bridges et cetera) should be handled in arch-specific code.
   5  *
   6  *  Note: any quirks for hotpluggable devices must _NOT_ be declared __init.
   7  *
   8  *  Copyright (c) 1999 Martin Mares <mj@ucw.cz>
   9  *
  10  *  Init/reset quirks for USB host controllers should be in the
  11  *  USB quirks file, where their drivers can access reuse it.
  12  *
  13  *  The bridge optimization stuff has been removed. If you really
  14  *  have a silly BIOS which is unable to set your host bridge right,
  15  *  use the PowerTweak utility (see http://powertweak.sourceforge.net).
  16  */
  17
  18 #include <linux/types.h>
  19 #include <linux/kernel.h>
  20 #include <linux/pci.h>
  21 #include <linux/init.h>
  22 #include <linux/delay.h>
  23 #include <linux/acpi.h>
  24 #include <linux/kallsyms.h>
  25 #include <linux/dmi.h>
  26 #include <linux/pci-aspm.h>
  27 #include <linux/ioport.h>
  28 #include "pci.h"
  29
  30 int isa_dma_bridge_buggy;
  31 EXPORT_SYMBOL(isa_dma_bridge_buggy);
  32 int pci_pci_problems;
  33 EXPORT_SYMBOL(pci_pci_problems);
  34
  35 #ifdef CONFIG_PCI_QUIRKS
  36 /*
  37  * This quirk function disables memory decoding and releases memory resources
  38  * of the device specified by kernel's boot parameter 'pci=resource_alignment='.
  39  * It also rounds up size to specified alignment.
  40  * Later on, the kernel will assign page-aligned memory resource back
  41  * to the device.
  42  */
  43 static void __devinit quirk_resource_alignment(struct pci_dev *dev)
  44 {
  45         int i;
  46         struct resource *r;
  47         resource_size_t align, size;
  48         u16 command;
  49
  50         if (!pci_is_reassigndev(dev))
  51                 return;
  52
  53         if (dev->hdr_type == PCI_HEADER_TYPE_NORMAL &&
  54             (dev->class >> 8) == PCI_CLASS_BRIDGE_HOST) {
  55                 dev_warn(&dev->dev,
  56                         "Can't reassign resources to host bridge.\n");
  57                 return;
  58         }
  59
  60         dev_info(&dev->dev,
  61                 "Disabling memory decoding and releasing memory resources.\n");
  62         pci_read_config_word(dev, PCI_COMMAND, &command);
  63         command &= ~PCI_COMMAND_MEMORY;
  64         pci_write_config_word(dev, PCI_COMMAND, command);
  65
  66         align = pci_specified_resource_alignment(dev);
  67         for (i=0; i < PCI_BRIDGE_RESOURCES; i++) {
  68                 r = &dev->resource[i];
  69                 if (!(r->flags & IORESOURCE_MEM))
  70                         continue;
  71                 size = resource_size(r);
  72                 if (size < align) {
  73                         size = align;
  74                         dev_info(&dev->dev,
  75                                 "Rounding up size of resource #%d to %#llx.\n",
  76                                 i, (unsigned long long)size);
  77                 }
  78                 r->end = size - 1;
  79                 r->start = 0;
  80         }
  81         /* Need to disable bridge's resource window,
  82          * to enable the kernel to reassign new resource
  83          * window later on.
  84          */
  85         if (dev->hdr_type == PCI_HEADER_TYPE_BRIDGE &&
  86             (dev->class >> 8) == PCI_CLASS_BRIDGE_PCI) {
  87                 for (i = PCI_BRIDGE_RESOURCES; i < PCI_NUM_RESOURCES; i++) {
  88                         r = &dev->resource[i];
  89                         if (!(r->flags & IORESOURCE_MEM))
  90                                 continue;
  91                         r->end = resource_size(r) - 1;
  92                         r->start = 0;
  93                 }
  94                 pci_disable_bridge_window(dev);
  95         }
  96 }
  97 DECLARE_PCI_FIXUP_HEADER(PCI_ANY_ID, PCI_ANY_ID, quirk_resource_alignment);
  98
  99 /* The Mellanox Tavor device gives false positive parity errors
 100  * Mark this device with a broken_parity_status, to allow
 101  * PCI scanning code to "skip" this now blacklisted device.
 102  */
 103 static void __devinit quirk_mellanox_tavor(struct pci_dev *dev)
 104 {
 105         dev->broken_parity_status = 1;  /* This device gives false positives */
 106 }
 107 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_MELLANOX,PCI_DEVICE_ID_MELLANOX_TAVOR,quirk_mellanox_tavor);
 108 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_MELLANOX,PCI_DEVICE_ID_MELLANOX_TAVOR_BRIDGE,quirk_mellanox_tavor);
 109
 110 /* Deal with broken BIOS'es that neglect to enable passive release,
 111    which can cause problems in combination with the 82441FX/PPro MTRRs */
 112 static void quirk_passive_release(struct pci_dev *dev)
 113 {
 114         struct pci_dev *d = NULL;
 115         unsigned char dlc;
 116
 117         /* We have to make sure a particular bit is set in the PIIX3
 118            ISA bridge, so we have to go out and find it. */
 119         while ((d = pci_get_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82371SB_0, d))) {
 120                 pci_read_config_byte(d, 0x82, &dlc);
 121                 if (!(dlc & 1<<1)) {
 122                         dev_info(&d->dev, "PIIX3: Enabling Passive Release\n");
 123                         dlc |= 1<<1;
 124                         pci_write_config_byte(d, 0x82, dlc);
 125                 }
 126         }
 127 }
 128 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release);
 129 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release);
 130
 131 /*  The VIA VP2/VP3/MVP3 seem to have some 'features'. There may be a workaround
 132     but VIA don't answer queries. If you happen to have good contacts at VIA
 133     ask them for me please -- Alan
 134
 135     This appears to be BIOS not version dependent. So presumably there is a
 136     chipset level fix */
 137
 138 static void __devinit quirk_isa_dma_hangs(struct pci_dev *dev)
 139 {
 140         if (!isa_dma_bridge_buggy) {
 141                 isa_dma_bridge_buggy=1;
 142                 dev_info(&dev->dev, "Activating ISA DMA hang workarounds\n");
 143         }
 144 }
 145         /*
 146          * Its not totally clear which chipsets are the problematic ones
 147          * We know 82C586 and 82C596 variants are affected.
 148          */
 149 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C586_0,     quirk_isa_dma_hangs);
 150 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C596,       quirk_isa_dma_hangs);
 151 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82371SB_0,  quirk_isa_dma_hangs);
 152 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1533,         quirk_isa_dma_hangs);
 153 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_1,       quirk_isa_dma_hangs);
 154 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_2,       quirk_isa_dma_hangs);
 155 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_3,       quirk_isa_dma_hangs);
 156
 157 /*
 158  * Intel NM10 "TigerPoint" LPC PM1a_STS.BM_STS must be clear
 159  * for some HT machines to use C4 w/o hanging.
 160  */
 161 static void __devinit quirk_tigerpoint_bm_sts(struct pci_dev *dev)
 162 {
 163         u32 pmbase;
 164         u16 pm1a;
 165
 166         pci_read_config_dword(dev, 0x40, &pmbase);
 167         pmbase = pmbase & 0xff80;
 168         pm1a = inw(pmbase);
 169
 170         if (pm1a & 0x10) {
 171                 dev_info(&dev->dev, FW_BUG "TigerPoint LPC.BM_STS cleared\n");
 172                 outw(0x10, pmbase);
 173         }
 174 }
 175 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_TGP_LPC, quirk_tigerpoint_bm_sts);
 176
 177 /*
 178  *      Chipsets where PCI->PCI transfers vanish or hang
 179  */
 180 static void __devinit quirk_nopcipci(struct pci_dev *dev)
 181 {
 182         if ((pci_pci_problems & PCIPCI_FAIL)==0) {
 183                 dev_info(&dev->dev, "Disabling direct PCI/PCI transfers\n");
 184                 pci_pci_problems |= PCIPCI_FAIL;
 185         }
 186 }
 187 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_5597,          quirk_nopcipci);
 188 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_496,           quirk_nopcipci);
 189
 190 static void __devinit quirk_nopciamd(struct pci_dev *dev)
 191 {
 192         u8 rev;
 193         pci_read_config_byte(dev, 0x08, &rev);
 194         if (rev == 0x13) {
 195                 /* Erratum 24 */
 196                 dev_info(&dev->dev, "Chipset erratum: Disabling direct PCI/AGP transfers\n");
 197                 pci_pci_problems |= PCIAGP_FAIL;
 198         }
 199 }
 200 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_8151_0,       quirk_nopciamd);
 201
 202 /*
 203  *      Triton requires workarounds to be used by the drivers
 204  */
 205 static void __devinit quirk_triton(struct pci_dev *dev)
 206 {
 207         if ((pci_pci_problems&PCIPCI_TRITON)==0) {
 208                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 209                 pci_pci_problems |= PCIPCI_TRITON;
 210         }
 211 }
 212 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437,      quirk_triton);
 213 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437VX,    quirk_triton);
 214 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439,      quirk_triton);
 215 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439TX,    quirk_triton);
 216
 217 /*
 218  *      VIA Apollo KT133 needs PCI latency patch
 219  *      Made according to a windows driver based patch by George E. Breese
 220  *      see PCI Latency Adjust on http://www.viahardware.com/download/viatweak.shtm
 221  *      Also see http://www.au-ja.org/review-kt133a-1-en.phtml for
 222  *      the info on which Mr Breese based his work.
 223  *
 224  *      Updated based on further information from the site and also on
 225  *      information provided by VIA
 226  */
 227 static void quirk_vialatency(struct pci_dev *dev)
 228 {
 229         struct pci_dev *p;
 230         u8 busarb;
 231         /* Ok we have a potential problem chipset here. Now see if we have
 232            a buggy southbridge */
 233
 234         p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_82C686, NULL);
 235         if (p!=NULL) {
 236                 /* 0x40 - 0x4f == 686B, 0x10 - 0x2f == 686A; thanks Dan Hollis */
 237                 /* Check for buggy part revisions */
 238                 if (p->revision < 0x40 || p->revision > 0x42)
 239                         goto exit;
 240         } else {
 241                 p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8231, NULL);
 242                 if (p==NULL)    /* No problem parts */
 243                         goto exit;
 244                 /* Check for buggy part revisions */
 245                 if (p->revision < 0x10 || p->revision > 0x12)
 246                         goto exit;
 247         }
 248
 249         /*
 250          *      Ok we have the problem. Now set the PCI master grant to
 251          *      occur every master grant. The apparent bug is that under high
 252          *      PCI load (quite common in Linux of course) you can get data
 253          *      loss when the CPU is held off the bus for 3 bus master requests
 254          *      This happens to include the IDE controllers....
 255          *
 256          *      VIA only apply this fix when an SB Live! is present but under
 257          *      both Linux and Windows this isnt enough, and we have seen
 258          *      corruption without SB Live! but with things like 3 UDMA IDE
 259          *      controllers. So we ignore that bit of the VIA recommendation..
 260          */
 261
 262         pci_read_config_byte(dev, 0x76, &busarb);
 263         /* Set bit 4 and bi 5 of byte 76 to 0x01
 264            "Master priority rotation on every PCI master grant */
 265         busarb &= ~(1<<5);
 266         busarb |= (1<<4);
 267         pci_write_config_byte(dev, 0x76, busarb);
 268         dev_info(&dev->dev, "Applying VIA southbridge workaround\n");
 269 exit:
 270         pci_dev_put(p);
 271 }
 272 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8363_0,       quirk_vialatency);
 273 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8371_1,       quirk_vialatency);
 274 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8361,         quirk_vialatency);
 275 /* Must restore this on a resume from RAM */
 276 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8363_0,       quirk_vialatency);
 277 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8371_1,       quirk_vialatency);
 278 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8361,         quirk_vialatency);
 279
 280 /*
 281  *      VIA Apollo VP3 needs ETBF on BT848/878
 282  */
 283 static void __devinit quirk_viaetbf(struct pci_dev *dev)
 284 {
 285         if ((pci_pci_problems&PCIPCI_VIAETBF)==0) {
 286                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 287                 pci_pci_problems |= PCIPCI_VIAETBF;
 288         }
 289 }
 290 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C597_0,     quirk_viaetbf);
 291
 292 static void __devinit quirk_vsfx(struct pci_dev *dev)
 293 {
 294         if ((pci_pci_problems&PCIPCI_VSFX)==0) {
 295                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 296                 pci_pci_problems |= PCIPCI_VSFX;
 297         }
 298 }
 299 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C576,       quirk_vsfx);
 300
 301 /*
 302  *      Ali Magik requires workarounds to be used by the drivers
 303  *      that DMA to AGP space. Latency must be set to 0xA and triton
 304  *      workaround applied too
 305  *      [Info kindly provided by ALi]
 306  */
 307 static void __init quirk_alimagik(struct pci_dev *dev)
 308 {
 309         if ((pci_pci_problems&PCIPCI_ALIMAGIK)==0) {
 310                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 311                 pci_pci_problems |= PCIPCI_ALIMAGIK|PCIPCI_TRITON;
 312         }
 313 }
 314 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1647,         quirk_alimagik);
 315 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1651,         quirk_alimagik);
 316
 317 /*
 318  *      Natoma has some interesting boundary conditions with Zoran stuff
 319  *      at least
 320  */
 321 static void __devinit quirk_natoma(struct pci_dev *dev)
 322 {
 323         if ((pci_pci_problems&PCIPCI_NATOMA)==0) {
 324                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 325                 pci_pci_problems |= PCIPCI_NATOMA;
 326         }
 327 }
 328 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_natoma);
 329 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_0,  quirk_natoma);
 330 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_1,  quirk_natoma);
 331 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_0,  quirk_natoma);
 332 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_1,  quirk_natoma);
 333 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_2,  quirk_natoma);
 334
 335 /*
 336  *  This chip can cause PCI parity errors if config register 0xA0 is read
 337  *  while DMAs are occurring.
 338  */
 339 static void __devinit quirk_citrine(struct pci_dev *dev)
 340 {
 341         dev->cfg_size = 0xA0;
 342 }
 343 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_IBM,     PCI_DEVICE_ID_IBM_CITRINE,      quirk_citrine);
 344
 345 /*
 346  *  S3 868 and 968 chips report region size equal to 32M, but they decode 64M.
 347  *  If it's needed, re-allocate the region.
 348  */
 349 static void __devinit quirk_s3_64M(struct pci_dev *dev)
 350 {
 351         struct resource *r = &dev->resource[0];
 352
 353         if ((r->start & 0x3ffffff) || r->end != r->start + 0x3ffffff) {
 354                 r->start = 0;
 355                 r->end = 0x3ffffff;
 356         }
 357 }
 358 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_S3,      PCI_DEVICE_ID_S3_868,           quirk_s3_64M);
 359 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_S3,      PCI_DEVICE_ID_S3_968,           quirk_s3_64M);
 360
 361 static void __devinit quirk_io_region(struct pci_dev *dev, unsigned region,
 362         unsigned size, int nr, const char *name)
 363 {
 364         region &= ~(size-1);
 365         if (region) {
 366                 struct pci_bus_region bus_region;
 367                 struct resource *res = dev->resource + nr;
 368
 369                 res->name = pci_name(dev);
 370                 res->start = region;
 371                 res->end = region + size - 1;
 372                 res->flags = IORESOURCE_IO;
 373
 374                 /* Convert from PCI bus to resource space.  */
 375                 bus_region.start = res->start;
 376                 bus_region.end = res->end;
 377                 pcibios_bus_to_resource(dev, res, &bus_region);
 378
 379                 pci_claim_resource(dev, nr);
 380                 dev_info(&dev->dev, "quirk: region %04x-%04x claimed by %s\n", region, region + size - 1, name);
 381         }
 382 }
 383
 384 /*
 385  *      ATI Northbridge setups MCE the processor if you even
 386  *      read somewhere between 0x3b0->0x3bb or read 0x3d3
 387  */
 388 static void __devinit quirk_ati_exploding_mce(struct pci_dev *dev)
 389 {
 390         dev_info(&dev->dev, "ATI Northbridge, reserving I/O ports 0x3b0 to 0x3bb\n");
 391         /* Mae rhaid i ni beidio ag edrych ar y lleoliadiau I/O hyn */
 392         request_region(0x3b0, 0x0C, "RadeonIGP");
 393         request_region(0x3d3, 0x01, "RadeonIGP");
 394 }
 395 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI,      PCI_DEVICE_ID_ATI_RS100,   quirk_ati_exploding_mce);
 396
 397 /*
 398  * Let's make the southbridge information explicit instead
 399  * of having to worry about people probing the ACPI areas,
 400  * for example.. (Yes, it happens, and if you read the wrong
 401  * ACPI register it will put the machine to sleep with no
 402  * way of waking it up again. Bummer).
 403  *
 404  * ALI M7101: Two IO regions pointed to by words at
 405  *      0xE0 (64 bytes of ACPI registers)
 406  *      0xE2 (32 bytes of SMB registers)
 407  */
 408 static void __devinit quirk_ali7101_acpi(struct pci_dev *dev)
 409 {
 410         u16 region;
 411
 412         pci_read_config_word(dev, 0xE0, &region);
 413         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES, "ali7101 ACPI");
 414         pci_read_config_word(dev, 0xE2, &region);
 415         quirk_io_region(dev, region, 32, PCI_BRIDGE_RESOURCES+1, "ali7101 SMB");
 416 }
 417 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AL,      PCI_DEVICE_ID_AL_M7101,         quirk_ali7101_acpi);
 418
 419 static void piix4_io_quirk(struct pci_dev *dev, const char *name, unsigned int port, unsigned int enable)
 420 {
 421         u32 devres;
 422         u32 mask, size, base;
 423
 424         pci_read_config_dword(dev, port, &devres);
 425         if ((devres & enable) != enable)
 426                 return;
 427         mask = (devres >> 16) & 15;
 428         base = devres & 0xffff;
 429         size = 16;
 430         for (;;) {
 431                 unsigned bit = size >> 1;
 432                 if ((bit & mask) == bit)
 433                         break;
 434                 size = bit;
 435         }
 436         /*
 437          * For now we only print it out. Eventually we'll want to
 438          * reserve it (at least if it's in the 0x1000+ range), but
 439          * let's get enough confirmation reports first.
 440          */
 441         base &= -size;
 442         dev_info(&dev->dev, "%s PIO at %04x-%04x\n", name, base, base + size - 1);
 443 }
 444
 445 static void piix4_mem_quirk(struct pci_dev *dev, const char *name, unsigned int port, unsigned int enable)
 446 {
 447         u32 devres;
 448         u32 mask, size, base;
 449
 450         pci_read_config_dword(dev, port, &devres);
 451         if ((devres & enable) != enable)
 452                 return;
 453         base = devres & 0xffff0000;
 454         mask = (devres & 0x3f) << 16;
 455         size = 128 << 16;
 456         for (;;) {
 457                 unsigned bit = size >> 1;
 458                 if ((bit & mask) == bit)
 459                         break;
 460                 size = bit;
 461         }
 462         /*
 463          * For now we only print it out. Eventually we'll want to
 464          * reserve it, but let's get enough confirmation reports first.
 465          */
 466         base &= -size;
 467         dev_info(&dev->dev, "%s MMIO at %04x-%04x\n", name, base, base + size - 1);
 468 }
 469
 470 /*
 471  * PIIX4 ACPI: Two IO regions pointed to by longwords at
 472  *      0x40 (64 bytes of ACPI registers)
 473  *      0x90 (16 bytes of SMB registers)
 474  * and a few strange programmable PIIX4 device resources.
 475  */
 476 static void __devinit quirk_piix4_acpi(struct pci_dev *dev)
 477 {
 478         u32 region, res_a;
 479
 480         pci_read_config_dword(dev, 0x40, &region);
 481         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES, "PIIX4 ACPI");
 482         pci_read_config_dword(dev, 0x90, &region);
 483         quirk_io_region(dev, region, 16, PCI_BRIDGE_RESOURCES+1, "PIIX4 SMB");
 484
 485         /* Device resource A has enables for some of the other ones */
 486         pci_read_config_dword(dev, 0x5c, &res_a);
 487
 488         piix4_io_quirk(dev, "PIIX4 devres B", 0x60, 3 << 21);
 489         piix4_io_quirk(dev, "PIIX4 devres C", 0x64, 3 << 21);
 490
 491         /* Device resource D is just bitfields for static resources */
 492
 493         /* Device 12 enabled? */
 494         if (res_a & (1 << 29)) {
 495                 piix4_io_quirk(dev, "PIIX4 devres E", 0x68, 1 << 20);
 496                 piix4_mem_quirk(dev, "PIIX4 devres F", 0x6c, 1 << 7);
 497         }
 498         /* Device 13 enabled? */
 499         if (res_a & (1 << 30)) {
 500                 piix4_io_quirk(dev, "PIIX4 devres G", 0x70, 1 << 20);
 501                 piix4_mem_quirk(dev, "PIIX4 devres H", 0x74, 1 << 7);
 502         }
 503         piix4_io_quirk(dev, "PIIX4 devres I", 0x78, 1 << 20);
 504         piix4_io_quirk(dev, "PIIX4 devres J", 0x7c, 1 << 20);
 505 }
 506 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82371AB_3,  quirk_piix4_acpi);
 507 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82443MX_3,  quirk_piix4_acpi);
 508
 509 /*
 510  * ICH4, ICH4-M, ICH5, ICH5-M ACPI: Three IO regions pointed to by longwords at
 511  *      0x40 (128 bytes of ACPI, GPIO & TCO registers)
 512  *      0x58 (64 bytes of GPIO I/O space)
 513  */
 514 static void __devinit quirk_ich4_lpc_acpi(struct pci_dev *dev)
 515 {
 516         u32 region;
 517
 518         pci_read_config_dword(dev, 0x40, &region);
 519         quirk_io_region(dev, region, 128, PCI_BRIDGE_RESOURCES, "ICH4 ACPI/GPIO/TCO");
 520
 521         pci_read_config_dword(dev, 0x58, &region);
 522         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES+1, "ICH4 GPIO");
 523 }
 524 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AA_0,         quirk_ich4_lpc_acpi);
 525 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AB_0,         quirk_ich4_lpc_acpi);
 526 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_0,         quirk_ich4_lpc_acpi);
 527 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_10,        quirk_ich4_lpc_acpi);
 528 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_0,         quirk_ich4_lpc_acpi);
 529 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_12,        quirk_ich4_lpc_acpi);
 530 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_0,         quirk_ich4_lpc_acpi);
 531 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_12,        quirk_ich4_lpc_acpi);
 532 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801EB_0,         quirk_ich4_lpc_acpi);
 533 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_ESB_1,             quirk_ich4_lpc_acpi);
 534
 535 static void __devinit ich6_lpc_acpi_gpio(struct pci_dev *dev)
 536 {
 537         u32 region;
 538
 539         pci_read_config_dword(dev, 0x40, &region);
 540         quirk_io_region(dev, region, 128, PCI_BRIDGE_RESOURCES, "ICH6 ACPI/GPIO/TCO");
 541
 542         pci_read_config_dword(dev, 0x48, &region);
 543         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES+1, "ICH6 GPIO");
 544 }
 545
 546 static void __devinit ich6_lpc_generic_decode(struct pci_dev *dev, unsigned reg, const char *name, int dynsize)
 547 {
 548         u32 val;
 549         u32 size, base;
 550
 551         pci_read_config_dword(dev, reg, &val);
 552
 553         /* Enabled? */
 554         if (!(val & 1))
 555                 return;
 556         base = val & 0xfffc;
 557         if (dynsize) {
 558                 /*
 559                  * This is not correct. It is 16, 32 or 64 bytes depending on
 560                  * register D31:F0:ADh bits 5:4.
 561                  *
 562                  * But this gets us at least _part_ of it.
 563                  */
 564                 size = 16;
 565         } else {
 566                 size = 128;
 567         }
 568         base &= ~(size-1);
 569
 570         /* Just print it out for now. We should reserve it after more debugging */
 571         dev_info(&dev->dev, "%s PIO at %04x-%04x\n", name, base, base+size-1);
 572 }
 573
 574 static void __devinit quirk_ich6_lpc(struct pci_dev *dev)
 575 {
 576         /* Shared ACPI/GPIO decode with all ICH6+ */
 577         ich6_lpc_acpi_gpio(dev);
 578
 579         /* ICH6-specific generic IO decode */
 580         ich6_lpc_generic_decode(dev, 0x84, "LPC Generic IO decode 1", 0);
 581         ich6_lpc_generic_decode(dev, 0x88, "LPC Generic IO decode 2", 1);
 582 }
 583 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_0, quirk_ich6_lpc);
 584 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1, quirk_ich6_lpc);
 585
 586 static void __devinit ich7_lpc_generic_decode(struct pci_dev *dev, unsigned reg, const char *name)
 587 {
 588         u32 val;
 589         u32 mask, base;
 590
 591         pci_read_config_dword(dev, reg, &val);
 592
 593         /* Enabled? */
 594         if (!(val & 1))
 595                 return;
 596
 597         /*
 598          * IO base in bits 15:2, mask in bits 23:18, both
 599          * are dword-based
 600          */
 601         base = val & 0xfffc;
 602         mask = (val >> 16) & 0xfc;
 603         mask |= 3;
 604
 605         /* Just print it out for now. We should reserve it after more debugging */
 606         dev_info(&dev->dev, "%s PIO at %04x (mask %04x)\n", name, base, mask);
 607 }
 608
 609 /* ICH7-10 has the same common LPC generic IO decode registers */
 610 static void __devinit quirk_ich7_lpc(struct pci_dev *dev)
 611 {
 612         /* We share the common ACPI/DPIO decode with ICH6 */
 613         ich6_lpc_acpi_gpio(dev);
 614
 615         /* And have 4 ICH7+ generic decodes */
 616         ich7_lpc_generic_decode(dev, 0x84, "ICH7 LPC Generic IO decode 1");
 617         ich7_lpc_generic_decode(dev, 0x88, "ICH7 LPC Generic IO decode 2");
 618         ich7_lpc_generic_decode(dev, 0x8c, "ICH7 LPC Generic IO decode 3");
 619         ich7_lpc_generic_decode(dev, 0x90, "ICH7 LPC Generic IO decode 4");
 620 }
 621 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_0, quirk_ich7_lpc);
 622 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_1, quirk_ich7_lpc);
 623 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_31, quirk_ich7_lpc);
 624 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_0, quirk_ich7_lpc);
 625 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_2, quirk_ich7_lpc);
 626 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_3, quirk_ich7_lpc);
 627 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_1, quirk_ich7_lpc);
 628 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_4, quirk_ich7_lpc);
 629 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_2, quirk_ich7_lpc);
 630 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_4, quirk_ich7_lpc);
 631 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_7, quirk_ich7_lpc);
 632 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_8, quirk_ich7_lpc);
 633 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH10_1, quirk_ich7_lpc);
 634
 635 /*
 636  * VIA ACPI: One IO region pointed to by longword at
 637  *      0x48 or 0x20 (256 bytes of ACPI registers)
 638  */
 639 static void __devinit quirk_vt82c586_acpi(struct pci_dev *dev)
 640 {
 641         u32 region;
 642
 643         if (dev->revision & 0x10) {
 644                 pci_read_config_dword(dev, 0x48, &region);
 645                 region &= PCI_BASE_ADDRESS_IO_MASK;
 646                 quirk_io_region(dev, region, 256, PCI_BRIDGE_RESOURCES, "vt82c586 ACPI");
 647         }
 648 }
 649 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C586_3,     quirk_vt82c586_acpi);
 650
 651 /*
 652  * VIA VT82C686 ACPI: Three IO region pointed to by (long)words at
 653  *      0x48 (256 bytes of ACPI registers)
 654  *      0x70 (128 bytes of hardware monitoring register)
 655  *      0x90 (16 bytes of SMB registers)
 656  */
 657 static void __devinit quirk_vt82c686_acpi(struct pci_dev *dev)
 658 {
 659         u16 hm;
 660         u32 smb;
 661
 662         quirk_vt82c586_acpi(dev);
 663
 664         pci_read_config_word(dev, 0x70, &hm);
 665         hm &= PCI_BASE_ADDRESS_IO_MASK;
 666         quirk_io_region(dev, hm, 128, PCI_BRIDGE_RESOURCES + 1, "vt82c686 HW-mon");
 667
 668         pci_read_config_dword(dev, 0x90, &smb);
 669         smb &= PCI_BASE_ADDRESS_IO_MASK;
 670         quirk_io_region(dev, smb, 16, PCI_BRIDGE_RESOURCES + 2, "vt82c686 SMB");
 671 }
 672 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686_4,     quirk_vt82c686_acpi);
 673
 674 /*
 675  * VIA VT8235 ISA Bridge: Two IO regions pointed to by words at
 676  *      0x88 (128 bytes of power management registers)
 677  *      0xd0 (16 bytes of SMB registers)
 678  */
 679 static void __devinit quirk_vt8235_acpi(struct pci_dev *dev)
 680 {
 681         u16 pm, smb;
 682
 683         pci_read_config_word(dev, 0x88, &pm);
 684         pm &= PCI_BASE_ADDRESS_IO_MASK;
 685         quirk_io_region(dev, pm, 128, PCI_BRIDGE_RESOURCES, "vt8235 PM");
 686
 687         pci_read_config_word(dev, 0xd0, &smb);
 688         smb &= PCI_BASE_ADDRESS_IO_MASK;
 689         quirk_io_region(dev, smb, 16, PCI_BRIDGE_RESOURCES + 1, "vt8235 SMB");
 690 }
 691 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8235, quirk_vt8235_acpi);
 692
 693 /*
 694  * TI XIO2000a PCIe-PCI Bridge erroneously reports it supports fast back-to-back:
 695  *      Disable fast back-to-back on the secondary bus segment
 696  */
 697 static void __devinit quirk_xio2000a(struct pci_dev *dev)
 698 {
 699         struct pci_dev *pdev;
 700         u16 command;
 701
 702         dev_warn(&dev->dev, "TI XIO2000a quirk detected; "
 703                 "secondary bus fast back-to-back transfers disabled\n");
 704         list_for_each_entry(pdev, &dev->subordinate->devices, bus_list) {
 705                 pci_read_config_word(pdev, PCI_COMMAND, &command);
 706                 if (command & PCI_COMMAND_FAST_BACK)
 707                         pci_write_config_word(pdev, PCI_COMMAND, command & ~PCI_COMMAND_FAST_BACK);
 708         }
 709 }
 710 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_TI, PCI_DEVICE_ID_TI_XIO2000A,
 711                         quirk_xio2000a);
 712
 713 #ifdef CONFIG_X86_IO_APIC
 714
 715 #include <asm/io_apic.h>
 716
 717 /*
 718  * VIA 686A/B: If an IO-APIC is active, we need to route all on-chip
 719  * devices to the external APIC.
 720  *
 721  * TODO: When we have device-specific interrupt routers,
 722  * this code will go away from quirks.
 723  */
 724 static void quirk_via_ioapic(struct pci_dev *dev)
 725 {
 726         u8 tmp;
 727
 728         if (nr_ioapics < 1)
 729                 tmp = 0;    /* nothing routed to external APIC */
 730         else
 731                 tmp = 0x1f; /* all known bits (4-0) routed to external APIC */
 732
 733         dev_info(&dev->dev, "%sbling VIA external APIC routing\n",
 734                tmp == 0 ? "Disa" : "Ena");
 735
 736         /* Offset 0x58: External APIC IRQ output control */
 737         pci_write_config_byte (dev, 0x58, tmp);
 738 }
 739 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C686,       quirk_via_ioapic);
 740 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_82C686,       quirk_via_ioapic);
 741
 742 /*
 743  * VIA 8237: Some BIOSs don't set the 'Bypass APIC De-Assert Message' Bit.
 744  * This leads to doubled level interrupt rates.
 745  * Set this bit to get rid of cycle wastage.
 746  * Otherwise uncritical.
 747  */
 748 static void quirk_via_vt8237_bypass_apic_deassert(struct pci_dev *dev)
 749 {
 750         u8 misc_control2;
 751 #define BYPASS_APIC_DEASSERT 8
 752
 753         pci_read_config_byte(dev, 0x5B, &misc_control2);
 754         if (!(misc_control2 & BYPASS_APIC_DEASSERT)) {
 755                 dev_info(&dev->dev, "Bypassing VIA 8237 APIC De-Assert Message\n");
 756                 pci_write_config_byte(dev, 0x5B, misc_control2|BYPASS_APIC_DEASSERT);
 757         }
 758 }
 759 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8237,         quirk_via_vt8237_bypass_apic_deassert);
 760 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_8237,         quirk_via_vt8237_bypass_apic_deassert);
 761
 762 /*
 763  * The AMD io apic can hang the box when an apic irq is masked.
 764  * We check all revs >= B0 (yet not in the pre production!) as the bug
 765  * is currently marked NoFix
 766  *
 767  * We have multiple reports of hangs with this chipset that went away with
 768  * noapic specified. For the moment we assume it's the erratum. We may be wrong
 769  * of course. However the advice is demonstrably good even if so..
 770  */
 771 static void __devinit quirk_amd_ioapic(struct pci_dev *dev)
 772 {
 773         if (dev->revision >= 0x02) {
 774                 dev_warn(&dev->dev, "I/O APIC: AMD Erratum #22 may be present. In the event of instability try\n");
 775                 dev_warn(&dev->dev, "        : booting with the \"noapic\" option\n");
 776         }
 777 }
 778 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_VIPER_7410,   quirk_amd_ioapic);
 779
 780 static void __init quirk_ioapic_rmw(struct pci_dev *dev)
 781 {
 782         if (dev->devfn == 0 && dev->bus->number == 0)
 783                 sis_apic_bug = 1;
 784 }
 785 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_ANY_ID,                     quirk_ioapic_rmw);
 786 #endif /* CONFIG_X86_IO_APIC */
 787
 788 /*
 789  * Some settings of MMRBC can lead to data corruption so block changes.
 790  * See AMD 8131 HyperTransport PCI-X Tunnel Revision Guide
 791  */
 792 static void __init quirk_amd_8131_mmrbc(struct pci_dev *dev)
 793 {
 794         if (dev->subordinate && dev->revision <= 0x12) {
 795                 dev_info(&dev->dev, "AMD8131 rev %x detected; "
 796                         "disabling PCI-X MMRBC\n", dev->revision);
 797                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MMRBC;
 798         }
 799 }
 800 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_amd_8131_mmrbc);
 801
 802 /*
 803  * FIXME: it is questionable that quirk_via_acpi
 804  * is needed.  It shows up as an ISA bridge, and does not
 805  * support the PCI_INTERRUPT_LINE register at all.  Therefore
 806  * it seems like setting the pci_dev's 'irq' to the
 807  * value of the ACPI SCI interrupt is only done for convenience.
 808  *      -jgarzik
 809  */
 810 static void __devinit quirk_via_acpi(struct pci_dev *d)
 811 {
 812         /*
 813          * VIA ACPI device: SCI IRQ line in PCI config byte 0x42
 814          */
 815         u8 irq;
 816         pci_read_config_byte(d, 0x42, &irq);
 817         irq &= 0xf;
 818         if (irq && (irq != 2))
 819                 d->irq = irq;
 820 }
 821 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C586_3,     quirk_via_acpi);
 822 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686_4,     quirk_via_acpi);
 823
 824
 825 /*
 826  *      VIA bridges which have VLink
 827  */
 828
 829 static int via_vlink_dev_lo = -1, via_vlink_dev_hi = 18;
 830
 831 static void quirk_via_bridge(struct pci_dev *dev)
 832 {
 833         /* See what bridge we have and find the device ranges */
 834         switch (dev->device) {
 835         case PCI_DEVICE_ID_VIA_82C686:
 836                 /* The VT82C686 is special, it attaches to PCI and can have
 837                    any device number. All its subdevices are functions of
 838                    that single device. */
 839                 via_vlink_dev_lo = PCI_SLOT(dev->devfn);
 840                 via_vlink_dev_hi = PCI_SLOT(dev->devfn);
 841                 break;
 842         case PCI_DEVICE_ID_VIA_8237:
 843         case PCI_DEVICE_ID_VIA_8237A:
 844                 via_vlink_dev_lo = 15;
 845                 break;
 846         case PCI_DEVICE_ID_VIA_8235:
 847                 via_vlink_dev_lo = 16;
 848                 break;
 849         case PCI_DEVICE_ID_VIA_8231:
 850         case PCI_DEVICE_ID_VIA_8233_0:
 851         case PCI_DEVICE_ID_VIA_8233A:
 852         case PCI_DEVICE_ID_VIA_8233C_0:
 853                 via_vlink_dev_lo = 17;
 854                 break;
 855         }
 856 }
 857 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686,       quirk_via_bridge);
 858 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8231,         quirk_via_bridge);
 859 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233_0,       quirk_via_bridge);
 860 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233A,        quirk_via_bridge);
 861 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233C_0,      quirk_via_bridge);
 862 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8235,         quirk_via_bridge);
 863 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237,         quirk_via_bridge);
 864 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237A,        quirk_via_bridge);
 865
 866 /**
 867  *      quirk_via_vlink         -       VIA VLink IRQ number update
 868  *      @dev: PCI device
 869  *
 870  *      If the device we are dealing with is on a PIC IRQ we need to
 871  *      ensure that the IRQ line register which usually is not relevant
 872  *      for PCI cards, is actually written so that interrupts get sent
 873  *      to the right place.
 874  *      We only do this on systems where a VIA south bridge was detected,
 875  *      and only for VIA devices on the motherboard (see quirk_via_bridge
 876  *      above).
 877  */
 878
 879 static void quirk_via_vlink(struct pci_dev *dev)
 880 {
 881         u8 irq, new_irq;
 882
 883         /* Check if we have VLink at all */
 884         if (via_vlink_dev_lo == -1)
 885                 return;
 886
 887         new_irq = dev->irq;
 888
 889         /* Don't quirk interrupts outside the legacy IRQ range */
 890         if (!new_irq || new_irq > 15)
 891                 return;
 892
 893         /* Internal device ? */
 894         if (dev->bus->number != 0 || PCI_SLOT(dev->devfn) > via_vlink_dev_hi ||
 895             PCI_SLOT(dev->devfn) < via_vlink_dev_lo)
 896                 return;
 897
 898         /* This is an internal VLink device on a PIC interrupt. The BIOS
 899            ought to have set this but may not have, so we redo it */
 900
 901         pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
 902         if (new_irq != irq) {
 903                 dev_info(&dev->dev, "VIA VLink IRQ fixup, from %d to %d\n",
 904                         irq, new_irq);
 905                 udelay(15);     /* unknown if delay really needed */
 906                 pci_write_config_byte(dev, PCI_INTERRUPT_LINE, new_irq);
 907         }
 908 }
 909 DECLARE_PCI_FIXUP_ENABLE(PCI_VENDOR_ID_VIA, PCI_ANY_ID, quirk_via_vlink);
 910
 911 /*
 912  * VIA VT82C598 has its device ID settable and many BIOSes
 913  * set it to the ID of VT82C597 for backward compatibility.
 914  * We need to switch it off to be able to recognize the real
 915  * type of the chip.
 916  */
 917 static void __devinit quirk_vt82c598_id(struct pci_dev *dev)
 918 {
 919         pci_write_config_byte(dev, 0xfc, 0);
 920         pci_read_config_word(dev, PCI_DEVICE_ID, &dev->device);
 921 }
 922 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C597_0,     quirk_vt82c598_id);
 923
 924 /*
 925  * CardBus controllers have a legacy base address that enables them
 926  * to respond as i82365 pcmcia controllers.  We don't want them to
 927  * do this even if the Linux CardBus driver is not loaded, because
 928  * the Linux i82365 driver does not (and should not) handle CardBus.
 929  */
 930 static void quirk_cardbus_legacy(struct pci_dev *dev)
 931 {
 932         if ((PCI_CLASS_BRIDGE_CARDBUS << 8) ^ dev->class)
 933                 return;
 934         pci_write_config_dword(dev, PCI_CB_LEGACY_MODE_BASE, 0);
 935 }
 936 DECLARE_PCI_FIXUP_FINAL(PCI_ANY_ID, PCI_ANY_ID, quirk_cardbus_legacy);
 937 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_ANY_ID, PCI_ANY_ID, quirk_cardbus_legacy);
 938
 939 /*
 940  * Following the PCI ordering rules is optional on the AMD762. I'm not
 941  * sure what the designers were smoking but let's not inhale...
 942  *
 943  * To be fair to AMD, it follows the spec by default, its BIOS people
 944  * who turn it off!
 945  */
 946 static void quirk_amd_ordering(struct pci_dev *dev)
 947 {
 948         u32 pcic;
 949         pci_read_config_dword(dev, 0x4C, &pcic);
 950         if ((pcic&6)!=6) {
 951                 pcic |= 6;
 952                 dev_warn(&dev->dev, "BIOS failed to enable PCI standards compliance; fixing this error\n");
 953                 pci_write_config_dword(dev, 0x4C, pcic);
 954                 pci_read_config_dword(dev, 0x84, &pcic);
 955                 pcic |= (1<<23);        /* Required in this mode */
 956                 pci_write_config_dword(dev, 0x84, pcic);
 957         }
 958 }
 959 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_FE_GATE_700C, quirk_amd_ordering);
 960 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AMD,       PCI_DEVICE_ID_AMD_FE_GATE_700C, quirk_amd_ordering);
 961
 962 /*
 963  *      DreamWorks provided workaround for Dunord I-3000 problem
 964  *
 965  *      This card decodes and responds to addresses not apparently
 966  *      assigned to it. We force a larger allocation to ensure that
 967  *      nothing gets put too close to it.
 968  */
 969 static void __devinit quirk_dunord ( struct pci_dev * dev )
 970 {
 971         struct resource *r = &dev->resource [1];
 972         r->start = 0;
 973         r->end = 0xffffff;
 974 }
 975 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_DUNORD,  PCI_DEVICE_ID_DUNORD_I3000,     quirk_dunord);
 976
 977 /*
 978  * i82380FB mobile docking controller: its PCI-to-PCI bridge
 979  * is subtractive decoding (transparent), and does indicate this
 980  * in the ProgIf. Unfortunately, the ProgIf value is wrong - 0x80
 981  * instead of 0x01.
 982  */
 983 static void __devinit quirk_transparent_bridge(struct pci_dev *dev)
 984 {
 985         dev->transparent = 1;
 986 }
 987 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82380FB,    quirk_transparent_bridge);
 988 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TOSHIBA, 0x605,  quirk_transparent_bridge);
 989
 990 /*
 991  * Common misconfiguration of the MediaGX/Geode PCI master that will
 992  * reduce PCI bandwidth from 70MB/s to 25MB/s.  See the GXM/GXLV/GX1
 993  * datasheets found at http://www.national.com/ds/GX for info on what
 994  * these bits do.  <christer@weinigel.se>
 995  */
 996 static void quirk_mediagx_master(struct pci_dev *dev)
 997 {
 998         u8 reg;
 999         pci_read_config_byte(dev, 0x41, &reg);
1000         if (reg & 2) {
1001                 reg &= ~2;
1002                 dev_info(&dev->dev, "Fixup for MediaGX/Geode Slave Disconnect Boundary (0x41=0x%02x)\n", reg);
1003                 pci_write_config_byte(dev, 0x41, reg);
1004         }
1005 }
1006 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_CYRIX,    PCI_DEVICE_ID_CYRIX_PCI_MASTER, quirk_mediagx_master);
1007 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_CYRIX,   PCI_DEVICE_ID_CYRIX_PCI_MASTER, quirk_mediagx_master);
1008
1009 /*
1010  *      Ensure C0 rev restreaming is off. This is normally done by
1011  *      the BIOS but in the odd case it is not the results are corruption
1012  *      hence the presence of a Linux check
1013  */
1014 static void quirk_disable_pxb(struct pci_dev *pdev)
1015 {
1016         u16 config;
1017
1018         if (pdev->revision != 0x04)             /* Only C0 requires this */
1019                 return;
1020         pci_read_config_word(pdev, 0x40, &config);
1021         if (config & (1<<6)) {
1022                 config &= ~(1<<6);
1023                 pci_write_config_word(pdev, 0x40, config);
1024                 dev_info(&pdev->dev, "C0 revision 450NX. Disabling PCI restreaming\n");
1025         }
1026 }
1027 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82454NX,    quirk_disable_pxb);
1028 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82454NX,    quirk_disable_pxb);
1029
1030 static void __devinit quirk_amd_ide_mode(struct pci_dev *pdev)
1031 {
1032         /* set SBX00/Hudson-2 SATA in IDE mode to AHCI mode */
1033         u8 tmp;
1034
1035         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &tmp);
1036         if (tmp == 0x01) {
1037                 pci_read_config_byte(pdev, 0x40, &tmp);
1038                 pci_write_config_byte(pdev, 0x40, tmp|1);
1039                 pci_write_config_byte(pdev, 0x9, 1);
1040                 pci_write_config_byte(pdev, 0xa, 6);
1041                 pci_write_config_byte(pdev, 0x40, tmp);
1042
1043                 pdev->class = PCI_CLASS_STORAGE_SATA_AHCI;
1044                 dev_info(&pdev->dev, "set SATA to AHCI mode\n");
1045         }
1046 }
1047 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP600_SATA, quirk_amd_ide_mode);
1048 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP600_SATA, quirk_amd_ide_mode);
1049 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP700_SATA, quirk_amd_ide_mode);
1050 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP700_SATA, quirk_amd_ide_mode);
1051 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_HUDSON2_SATA_IDE, quirk_amd_ide_mode);
1052 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_HUDSON2_SATA_IDE, quirk_amd_ide_mode);
1053
1054 /*
1055  *      Serverworks CSB5 IDE does not fully support native mode
1056  */
1057 static void __devinit quirk_svwks_csb5ide(struct pci_dev *pdev)
1058 {
1059         u8 prog;
1060         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
1061         if (prog & 5) {
1062                 prog &= ~5;
1063                 pdev->class &= ~5;
1064                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
1065                 /* PCI layer will sort out resources */
1066         }
1067 }
1068 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_CSB5IDE, quirk_svwks_csb5ide);
1069
1070 /*
1071  *      Intel 82801CAM ICH3-M datasheet says IDE modes must be the same
1072  */
1073 static void __init quirk_ide_samemode(struct pci_dev *pdev)
1074 {
1075         u8 prog;
1076
1077         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
1078
1079         if (((prog & 1) && !(prog & 4)) || ((prog & 4) && !(prog & 1))) {
1080                 dev_info(&pdev->dev, "IDE mode mismatch; forcing legacy mode\n");
1081                 prog &= ~5;
1082                 pdev->class &= ~5;
1083                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
1084         }
1085 }
1086 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82801CA_10, quirk_ide_samemode);
1087
1088 /*
1089  * Some ATA devices break if put into D3
1090  */
1091
1092 static void __devinit quirk_no_ata_d3(struct pci_dev *pdev)
1093 {
1094         /* Quirk the legacy ATA devices only. The AHCI ones are ok */
1095         if ((pdev->class >> 8) == PCI_CLASS_STORAGE_IDE)
1096                 pdev->dev_flags |= PCI_DEV_FLAGS_NO_D3;
1097 }
1098 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, PCI_ANY_ID, quirk_no_ata_d3);
1099 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_ATI, PCI_ANY_ID, quirk_no_ata_d3);
1100 /* ALi loses some register settings that we cannot then restore */
1101 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_AL, PCI_ANY_ID, quirk_no_ata_d3);
1102 /* VIA comes back fine but we need to keep it alive or ACPI GTM failures
1103    occur when mode detecting */
1104 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_VIA, PCI_ANY_ID, quirk_no_ata_d3);
1105
1106 /* This was originally an Alpha specific thing, but it really fits here.
1107  * The i82375 PCI/EISA bridge appears as non-classified. Fix that.
1108  */
1109 static void __init quirk_eisa_bridge(struct pci_dev *dev)
1110 {
1111         dev->class = PCI_CLASS_BRIDGE_EISA << 8;
1112 }
1113 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82375,      quirk_eisa_bridge);
1114
1115
1116 /*
1117  * On ASUS P4B boards, the SMBus PCI Device within the ICH2/4 southbridge
1118  * is not activated. The myth is that Asus said that they do not want the
1119  * users to be irritated by just another PCI Device in the Win98 device
1120  * manager. (see the file prog/hotplug/README.p4b in the lm_sensors
1121  * package 2.7.0 for details)
1122  *
1123  * The SMBus PCI Device can be activated by setting a bit in the ICH LPC
1124  * bridge. Unfortunately, this device has no subvendor/subdevice ID. So it
1125  * becomes necessary to do this tweak in two steps -- the chosen trigger
1126  * is either the Host bridge (preferred) or on-board VGA controller.
1127  *
1128  * Note that we used to unhide the SMBus that way on Toshiba laptops
1129  * (Satellite A40 and Tecra M2) but then found that the thermal management
1130  * was done by SMM code, which could cause unsynchronized concurrent
1131  * accesses to the SMBus registers, with potentially bad effects. Thus you
1132  * should be very careful when adding new entries: if SMM is accessing the
1133  * Intel SMBus, this is a very good reason to leave it hidden.
1134  *
1135  * Likewise, many recent laptops use ACPI for thermal management. If the
1136  * ACPI DSDT code accesses the SMBus, then Linux should not access it
1137  * natively, and keeping the SMBus hidden is the right thing to do. If you
1138  * are about to add an entry in the table below, please first disassemble
1139  * the DSDT and double-check that there is no code accessing the SMBus.
1140  */
1141 static int asus_hides_smbus;
1142
1143 static void __init asus_hides_smbus_hostbridge(struct pci_dev *dev)
1144 {
1145         if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_ASUSTEK)) {
1146                 if (dev->device == PCI_DEVICE_ID_INTEL_82845_HB)
1147                         switch(dev->subsystem_device) {
1148                         case 0x8025: /* P4B-LX */
1149                         case 0x8070: /* P4B */
1150                         case 0x8088: /* P4B533 */
1151                         case 0x1626: /* L3C notebook */
1152                                 asus_hides_smbus = 1;
1153                         }
1154                 else if (dev->device == PCI_DEVICE_ID_INTEL_82845G_HB)
1155                         switch(dev->subsystem_device) {
1156                         case 0x80b1: /* P4GE-V */
1157                         case 0x80b2: /* P4PE */
1158                         case 0x8093: /* P4B533-V */
1159                                 asus_hides_smbus = 1;
1160                         }
1161                 else if (dev->device == PCI_DEVICE_ID_INTEL_82850_HB)
1162                         switch(dev->subsystem_device) {
1163                         case 0x8030: /* P4T533 */
1164                                 asus_hides_smbus = 1;
1165                         }
1166                 else if (dev->device == PCI_DEVICE_ID_INTEL_7205_0)
1167                         switch (dev->subsystem_device) {
1168                         case 0x8070: /* P4G8X Deluxe */
1169                                 asus_hides_smbus = 1;
1170                         }
1171                 else if (dev->device == PCI_DEVICE_ID_INTEL_E7501_MCH)
1172                         switch (dev->subsystem_device) {
1173                         case 0x80c9: /* PU-DLS */
1174                                 asus_hides_smbus = 1;
1175                         }
1176                 else if (dev->device == PCI_DEVICE_ID_INTEL_82855GM_HB)
1177                         switch (dev->subsystem_device) {
1178                         case 0x1751: /* M2N notebook */
1179                         case 0x1821: /* M5N notebook */
1180                         case 0x1897: /* A6L notebook */
1181                                 asus_hides_smbus = 1;
1182                         }
1183                 else if (dev->device == PCI_DEVICE_ID_INTEL_82855PM_HB)
1184                         switch (dev->subsystem_device) {
1185                         case 0x184b: /* W1N notebook */
1186                         case 0x186a: /* M6Ne notebook */
1187                                 asus_hides_smbus = 1;
1188                         }
1189                 else if (dev->device == PCI_DEVICE_ID_INTEL_82865_HB)
1190                         switch (dev->subsystem_device) {
1191                         case 0x80f2: /* P4P800-X */
1192                                 asus_hides_smbus = 1;
1193                         }
1194                 else if (dev->device == PCI_DEVICE_ID_INTEL_82915GM_HB)
1195                         switch (dev->subsystem_device) {
1196                         case 0x1882: /* M6V notebook */
1197                         case 0x1977: /* A6VA notebook */
1198                                 asus_hides_smbus = 1;
1199                         }
1200         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_HP)) {
1201                 if (dev->device ==  PCI_DEVICE_ID_INTEL_82855PM_HB)
1202                         switch(dev->subsystem_device) {
1203                         case 0x088C: /* HP Compaq nc8000 */
1204                         case 0x0890: /* HP Compaq nc6000 */
1205                                 asus_hides_smbus = 1;
1206                         }
1207                 else if (dev->device == PCI_DEVICE_ID_INTEL_82865_HB)
1208                         switch (dev->subsystem_device) {
1209                         case 0x12bc: /* HP D330L */
1210                         case 0x12bd: /* HP D530 */
1211                         case 0x006a: /* HP Compaq nx9500 */
1212                                 asus_hides_smbus = 1;
1213                         }
1214                 else if (dev->device == PCI_DEVICE_ID_INTEL_82875_HB)
1215                         switch (dev->subsystem_device) {
1216                         case 0x12bf: /* HP xw4100 */
1217                                 asus_hides_smbus = 1;
1218                         }
1219        } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_SAMSUNG)) {
1220                if (dev->device ==  PCI_DEVICE_ID_INTEL_82855PM_HB)
1221                        switch(dev->subsystem_device) {
1222                        case 0xC00C: /* Samsung P35 notebook */
1223                                asus_hides_smbus = 1;
1224                        }
1225         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_COMPAQ)) {
1226                 if (dev->device == PCI_DEVICE_ID_INTEL_82855PM_HB)
1227                         switch(dev->subsystem_device) {
1228                         case 0x0058: /* Compaq Evo N620c */
1229                                 asus_hides_smbus = 1;
1230                         }
1231                 else if (dev->device == PCI_DEVICE_ID_INTEL_82810_IG3)
1232                         switch(dev->subsystem_device) {
1233                         case 0xB16C: /* Compaq Deskpro EP 401963-001 (PCA# 010174) */
1234                                 /* Motherboard doesn't have Host bridge
1235                                  * subvendor/subdevice IDs, therefore checking
1236                                  * its on-board VGA controller */
1237                                 asus_hides_smbus = 1;
1238                         }
1239                 else if (dev->device == PCI_DEVICE_ID_INTEL_82801DB_2)
1240                         switch(dev->subsystem_device) {
1241                         case 0x00b8: /* Compaq Evo D510 CMT */
1242                         case 0x00b9: /* Compaq Evo D510 SFF */
1243                         case 0x00ba: /* Compaq Evo D510 USDT */
1244                                 /* Motherboard doesn't have Host bridge
1245                                  * subvendor/subdevice IDs and on-board VGA
1246                                  * controller is disabled if an AGP card is
1247                                  * inserted, therefore checking USB UHCI
1248                                  * Controller #1 */
1249                                 asus_hides_smbus = 1;
1250                         }
1251                 else if (dev->device == PCI_DEVICE_ID_INTEL_82815_CGC)
1252                         switch (dev->subsystem_device) {
1253                         case 0x001A: /* Compaq Deskpro EN SSF P667 815E */
1254                                 /* Motherboard doesn't have host bridge
1255                                  * subvendor/subdevice IDs, therefore checking
1256                                  * its on-board VGA controller */
1257                                 asus_hides_smbus = 1;
1258                         }
1259         }
1260 }
1261 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845_HB,   asus_hides_smbus_hostbridge);
1262 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845G_HB,  asus_hides_smbus_hostbridge);
1263 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82850_HB,   asus_hides_smbus_hostbridge);
1264 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82865_HB,   asus_hides_smbus_hostbridge);
1265 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82875_HB,   asus_hides_smbus_hostbridge);
1266 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_7205_0,     asus_hides_smbus_hostbridge);
1267 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_E7501_MCH,  asus_hides_smbus_hostbridge);
1268 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82855PM_HB, asus_hides_smbus_hostbridge);
1269 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82855GM_HB, asus_hides_smbus_hostbridge);
1270 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82915GM_HB, asus_hides_smbus_hostbridge);
1271
1272 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82810_IG3,  asus_hides_smbus_hostbridge);
1273 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_2,  asus_hides_smbus_hostbridge);
1274 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82815_CGC,  asus_hides_smbus_hostbridge);
1275
1276 static void asus_hides_smbus_lpc(struct pci_dev *dev)
1277 {
1278         u16 val;
1279
1280         if (likely(!asus_hides_smbus))
1281                 return;
1282
1283         pci_read_config_word(dev, 0xF2, &val);
1284         if (val & 0x8) {
1285                 pci_write_config_word(dev, 0xF2, val & (~0x8));
1286                 pci_read_config_word(dev, 0xF2, &val);
1287                 if (val & 0x8)
1288                         dev_info(&dev->dev, "i801 SMBus device continues to play 'hide and seek'! 0x%x\n", val);
1289                 else
1290                         dev_info(&dev->dev, "Enabled i801 SMBus device\n");
1291         }
1292 }
1293 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801AA_0,  asus_hides_smbus_lpc);
1294 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_0,  asus_hides_smbus_lpc);
1295 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801BA_0,  asus_hides_smbus_lpc);
1296 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_0,  asus_hides_smbus_lpc);
1297 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_12, asus_hides_smbus_lpc);
1298 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_12, asus_hides_smbus_lpc);
1299 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801EB_0,  asus_hides_smbus_lpc);
1300 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801AA_0,  asus_hides_smbus_lpc);
1301 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801DB_0,  asus_hides_smbus_lpc);
1302 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801BA_0,  asus_hides_smbus_lpc);
1303 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801CA_0,  asus_hides_smbus_lpc);
1304 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801CA_12, asus_hides_smbus_lpc);
1305 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801DB_12, asus_hides_smbus_lpc);
1306 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801EB_0,  asus_hides_smbus_lpc);
1307
1308 /* It appears we just have one such device. If not, we have a warning */
1309 static void __iomem *asus_rcba_base;
1310 static void asus_hides_smbus_lpc_ich6_suspend(struct pci_dev *dev)
1311 {
1312         u32 rcba;
1313
1314         if (likely(!asus_hides_smbus))
1315                 return;
1316         WARN_ON(asus_rcba_base);
1317
1318         pci_read_config_dword(dev, 0xF0, &rcba);
1319         /* use bits 31:14, 16 kB aligned */
1320         asus_rcba_base = ioremap_nocache(rcba & 0xFFFFC000, 0x4000);
1321         if (asus_rcba_base == NULL)
1322                 return;
1323 }
1324
1325 static void asus_hides_smbus_lpc_ich6_resume_early(struct pci_dev *dev)
1326 {
1327         u32 val;
1328
1329         if (likely(!asus_hides_smbus || !asus_rcba_base))
1330                 return;
1331         /* read the Function Disable register, dword mode only */
1332         val = readl(asus_rcba_base + 0x3418);
1333         writel(val & 0xFFFFFFF7, asus_rcba_base + 0x3418); /* enable the SMBus device */
1334 }
1335
1336 static void asus_hides_smbus_lpc_ich6_resume(struct pci_dev *dev)
1337 {
1338         if (likely(!asus_hides_smbus || !asus_rcba_base))
1339                 return;
1340         iounmap(asus_rcba_base);
1341         asus_rcba_base = NULL;
1342         dev_info(&dev->dev, "Enabled ICH6/i801 SMBus device\n");
1343 }
1344
1345 static void asus_hides_smbus_lpc_ich6(struct pci_dev *dev)
1346 {
1347         asus_hides_smbus_lpc_ich6_suspend(dev);
1348         asus_hides_smbus_lpc_ich6_resume_early(dev);
1349         asus_hides_smbus_lpc_ich6_resume(dev);
1350 }
1351 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6);
1352 DECLARE_PCI_FIXUP_SUSPEND(PCI_VENDOR_ID_INTEL,  PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_suspend);
1353 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_resume);
1354 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_resume_early);
1355
1356 /*
1357  * SiS 96x south bridge: BIOS typically hides SMBus device...
1358  */
1359 static void quirk_sis_96x_smbus(struct pci_dev *dev)
1360 {
1361         u8 val = 0;
1362         pci_read_config_byte(dev, 0x77, &val);
1363         if (val & 0x10) {
1364                 dev_info(&dev->dev, "Enabling SiS 96x SMBus\n");
1365                 pci_write_config_byte(dev, 0x77, val & ~0x10);
1366         }
1367 }
1368 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_961,           quirk_sis_96x_smbus);
1369 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_962,           quirk_sis_96x_smbus);
1370 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_963,           quirk_sis_96x_smbus);
1371 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_LPC,           quirk_sis_96x_smbus);
1372 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_961,           quirk_sis_96x_smbus);
1373 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_962,           quirk_sis_96x_smbus);
1374 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_963,           quirk_sis_96x_smbus);
1375 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_LPC,           quirk_sis_96x_smbus);
1376
1377 /*
1378  * ... This is further complicated by the fact that some SiS96x south
1379  * bridges pretend to be 85C503/5513 instead.  In that case see if we
1380  * spotted a compatible north bridge to make sure.
1381  * (pci_find_device doesn't work yet)
1382  *
1383  * We can also enable the sis96x bit in the discovery register..
1384  */
1385 #define SIS_DETECT_REGISTER 0x40
1386
1387 static void quirk_sis_503(struct pci_dev *dev)
1388 {
1389         u8 reg;
1390         u16 devid;
1391
1392         pci_read_config_byte(dev, SIS_DETECT_REGISTER, &reg);
1393         pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg | (1 << 6));
1394         pci_read_config_word(dev, PCI_DEVICE_ID, &devid);
1395         if (((devid & 0xfff0) != 0x0960) && (devid != 0x0018)) {
1396                 pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg);
1397                 return;
1398         }
1399
1400         /*
1401          * Ok, it now shows up as a 96x.. run the 96x quirk by
1402          * hand in case it has already been processed.
1403          * (depends on link order, which is apparently not guaranteed)
1404          */
1405         dev->device = devid;
1406         quirk_sis_96x_smbus(dev);
1407 }
1408 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_503,           quirk_sis_503);
1409 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_503,           quirk_sis_503);
1410
1411
1412 /*
1413  * On ASUS A8V and A8V Deluxe boards, the onboard AC97 audio controller
1414  * and MC97 modem controller are disabled when a second PCI soundcard is
1415  * present. This patch, tweaking the VT8237 ISA bridge, enables them.
1416  * -- bjd
1417  */
1418 static void asus_hides_ac97_lpc(struct pci_dev *dev)
1419 {
1420         u8 val;
1421         int asus_hides_ac97 = 0;
1422
1423         if (likely(dev->subsystem_vendor == PCI_VENDOR_ID_ASUSTEK)) {
1424                 if (dev->device == PCI_DEVICE_ID_VIA_8237)
1425                         asus_hides_ac97 = 1;
1426         }
1427
1428         if (!asus_hides_ac97)
1429                 return;
1430
1431         pci_read_config_byte(dev, 0x50, &val);
1432         if (val & 0xc0) {
1433                 pci_write_config_byte(dev, 0x50, val & (~0xc0));
1434                 pci_read_config_byte(dev, 0x50, &val);
1435                 if (val & 0xc0)
1436                         dev_info(&dev->dev, "Onboard AC97/MC97 devices continue to play 'hide and seek'! 0x%x\n", val);
1437                 else
1438                         dev_info(&dev->dev, "Enabled onboard AC97/MC97 devices\n");
1439         }
1440 }
1441 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237, asus_hides_ac97_lpc);
1442 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_8237, asus_hides_ac97_lpc);
1443
1444 #if defined(CONFIG_ATA) || defined(CONFIG_ATA_MODULE)
1445
1446 /*
1447  *      If we are using libata we can drive this chip properly but must
1448  *      do this early on to make the additional device appear during
1449  *      the PCI scanning.
1450  */
1451 static void quirk_jmicron_ata(struct pci_dev *pdev)
1452 {
1453         u32 conf1, conf5, class;
1454         u8 hdr;
1455
1456         /* Only poke fn 0 */
1457         if (PCI_FUNC(pdev->devfn))
1458                 return;
1459
1460         pci_read_config_dword(pdev, 0x40, &conf1);
1461         pci_read_config_dword(pdev, 0x80, &conf5);
1462
1463         conf1 &= ~0x00CFF302; /* Clear bit 1, 8, 9, 12-19, 22, 23 */
1464         conf5 &= ~(1 << 24);  /* Clear bit 24 */
1465
1466         switch (pdev->device) {
1467         case PCI_DEVICE_ID_JMICRON_JMB360: /* SATA single port */
1468         case PCI_DEVICE_ID_JMICRON_JMB362: /* SATA dual ports */
1469                 /* The controller should be in single function ahci mode */
1470                 conf1 |= 0x0002A100; /* Set 8, 13, 15, 17 */
1471                 break;
1472
1473         case PCI_DEVICE_ID_JMICRON_JMB365:
1474         case PCI_DEVICE_ID_JMICRON_JMB366:
1475                 /* Redirect IDE second PATA port to the right spot */
1476                 conf5 |= (1 << 24);
1477                 /* Fall through */
1478         case PCI_DEVICE_ID_JMICRON_JMB361:
1479         case PCI_DEVICE_ID_JMICRON_JMB363:
1480                 /* Enable dual function mode, AHCI on fn 0, IDE fn1 */
1481                 /* Set the class codes correctly and then direct IDE 0 */
1482                 conf1 |= 0x00C2A1B3; /* Set 0, 1, 4, 5, 7, 8, 13, 15, 17, 22, 23 */
1483                 break;
1484
1485         case PCI_DEVICE_ID_JMICRON_JMB368:
1486                 /* The controller should be in single function IDE mode */
1487                 conf1 |= 0x00C00000; /* Set 22, 23 */
1488                 break;
1489         }
1490
1491         pci_write_config_dword(pdev, 0x40, conf1);
1492         pci_write_config_dword(pdev, 0x80, conf5);
1493
1494         /* Update pdev accordingly */
1495         pci_read_config_byte(pdev, PCI_HEADER_TYPE, &hdr);
1496         pdev->hdr_type = hdr & 0x7f;
1497         pdev->multifunction = !!(hdr & 0x80);
1498
1499         pci_read_config_dword(pdev, PCI_CLASS_REVISION, &class);
1500         pdev->class = class >> 8;
1501 }
1502 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB360, quirk_jmicron_ata);
1503 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB361, quirk_jmicron_ata);
1504 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB362, quirk_jmicron_ata);
1505 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB363, quirk_jmicron_ata);
1506 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB365, quirk_jmicron_ata);
1507 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB366, quirk_jmicron_ata);
1508 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB368, quirk_jmicron_ata);
1509 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB360, quirk_jmicron_ata);
1510 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB361, quirk_jmicron_ata);
1511 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB362, quirk_jmicron_ata);
1512 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB363, quirk_jmicron_ata);
1513 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB365, quirk_jmicron_ata);
1514 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB366, quirk_jmicron_ata);
1515 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB368, quirk_jmicron_ata);
1516
1517 #endif
1518
1519 #ifdef CONFIG_X86_IO_APIC
1520 static void __init quirk_alder_ioapic(struct pci_dev *pdev)
1521 {
1522         int i;
1523
1524         if ((pdev->class >> 8) != 0xff00)
1525                 return;
1526
1527         /* the first BAR is the location of the IO APIC...we must
1528          * not touch this (and it's already covered by the fixmap), so
1529          * forcibly insert it into the resource tree */
1530         if (pci_resource_start(pdev, 0) && pci_resource_len(pdev, 0))
1531                 insert_resource(&iomem_resource, &pdev->resource[0]);
1532
1533         /* The next five BARs all seem to be rubbish, so just clean
1534          * them out */
1535         for (i=1; i < 6; i++) {
1536                 memset(&pdev->resource[i], 0, sizeof(pdev->resource[i]));
1537         }
1538
1539 }
1540 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_EESSC,      quirk_alder_ioapic);
1541 #endif
1542
1543 static void __devinit quirk_pcie_mch(struct pci_dev *pdev)
1544 {
1545         pci_msi_off(pdev);
1546         pdev->no_msi = 1;
1547 }
1548 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7520_MCH,  quirk_pcie_mch);
1549 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7320_MCH,  quirk_pcie_mch);
1550 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7525_MCH,  quirk_pcie_mch);
1551
1552
1553 /*
1554  * It's possible for the MSI to get corrupted if shpc and acpi
1555  * are used together on certain PXH-based systems.
1556  */
1557 static void __devinit quirk_pcie_pxh(struct pci_dev *dev)
1558 {
1559         pci_msi_off(dev);
1560         dev->no_msi = 1;
1561         dev_warn(&dev->dev, "PXH quirk detected; SHPC device MSI disabled\n");
1562 }
1563 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHD_0,     quirk_pcie_pxh);
1564 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHD_1,     quirk_pcie_pxh);
1565 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_0,      quirk_pcie_pxh);
1566 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_1,      quirk_pcie_pxh);
1567 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHV,       quirk_pcie_pxh);
1568
1569 /*
1570  * Some Intel PCI Express chipsets have trouble with downstream
1571  * device power management.
1572  */
1573 static void quirk_intel_pcie_pm(struct pci_dev * dev)
1574 {
1575         pci_pm_d3_delay = 120;
1576         dev->no_d1d2 = 1;
1577 }
1578
1579 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e2, quirk_intel_pcie_pm);
1580 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e3, quirk_intel_pcie_pm);
1581 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e4, quirk_intel_pcie_pm);
1582 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e5, quirk_intel_pcie_pm);
1583 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e6, quirk_intel_pcie_pm);
1584 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e7, quirk_intel_pcie_pm);
1585 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f7, quirk_intel_pcie_pm);
1586 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f8, quirk_intel_pcie_pm);
1587 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f9, quirk_intel_pcie_pm);
1588 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25fa, quirk_intel_pcie_pm);
1589 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2601, quirk_intel_pcie_pm);
1590 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2602, quirk_intel_pcie_pm);
1591 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2603, quirk_intel_pcie_pm);
1592 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2604, quirk_intel_pcie_pm);
1593 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2605, quirk_intel_pcie_pm);
1594 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2606, quirk_intel_pcie_pm);
1595 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2607, quirk_intel_pcie_pm);
1596 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2608, quirk_intel_pcie_pm);
1597 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2609, quirk_intel_pcie_pm);
1598 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x260a, quirk_intel_pcie_pm);
1599 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x260b, quirk_intel_pcie_pm);
1600
1601 #ifdef CONFIG_X86_IO_APIC
1602 /*
1603  * Boot interrupts on some chipsets cannot be turned off. For these chipsets,
1604  * remap the original interrupt in the linux kernel to the boot interrupt, so
1605  * that a PCI device's interrupt handler is installed on the boot interrupt
1606  * line instead.
1607  */
1608 static void quirk_reroute_to_boot_interrupts_intel(struct pci_dev *dev)
1609 {
1610         if (noioapicquirk || noioapicreroute)
1611                 return;
1612
1613         dev->irq_reroute_variant = INTEL_IRQ_REROUTE_VARIANT;
1614         dev_info(&dev->dev, "rerouting interrupts for [%04x:%04x]\n",
1615                  dev->vendor, dev->device);
1616 }
1617 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80333_0,    quirk_reroute_to_boot_interrupts_intel);
1618 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80333_1,    quirk_reroute_to_boot_interrupts_intel);
1619 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_ESB2_0,     quirk_reroute_to_boot_interrupts_intel);
1620 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_0,      quirk_reroute_to_boot_interrupts_intel);
1621 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_1,      quirk_reroute_to_boot_interrupts_intel);
1622 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHV,       quirk_reroute_to_boot_interrupts_intel);
1623 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80332_0,    quirk_reroute_to_boot_interrupts_intel);
1624 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80332_1,    quirk_reroute_to_boot_interrupts_intel);
1625 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80333_0,    quirk_reroute_to_boot_interrupts_intel);
1626 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80333_1,    quirk_reroute_to_boot_interrupts_intel);
1627 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB2_0,     quirk_reroute_to_boot_interrupts_intel);
1628 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXH_0,      quirk_reroute_to_boot_interrupts_intel);
1629 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXH_1,      quirk_reroute_to_boot_interrupts_intel);
1630 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXHV,       quirk_reroute_to_boot_interrupts_intel);
1631 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80332_0,    quirk_reroute_to_boot_interrupts_intel);
1632 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80332_1,    quirk_reroute_to_boot_interrupts_intel);
1633
1634 /*
1635  * On some chipsets we can disable the generation of legacy INTx boot
1636  * interrupts.
1637  */
1638
1639 /*
1640  * IO-APIC1 on 6300ESB generates boot interrupts, see intel order no
1641  * 300641-004US, section 5.7.3.
1642  */
1643 #define INTEL_6300_IOAPIC_ABAR          0x40
1644 #define INTEL_6300_DISABLE_BOOT_IRQ     (1<<14)
1645
1646 static void quirk_disable_intel_boot_interrupt(struct pci_dev *dev)
1647 {
1648         u16 pci_config_word;
1649
1650         if (noioapicquirk)
1651                 return;
1652
1653         pci_read_config_word(dev, INTEL_6300_IOAPIC_ABAR, &pci_config_word);
1654         pci_config_word |= INTEL_6300_DISABLE_BOOT_IRQ;
1655         pci_write_config_word(dev, INTEL_6300_IOAPIC_ABAR, pci_config_word);
1656
1657         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1658                  dev->vendor, dev->device);
1659 }
1660 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB_10,      quirk_disable_intel_boot_interrupt);
1661 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB_10,     quirk_disable_intel_boot_interrupt);
1662
1663 /*
1664  * disable boot interrupts on HT-1000
1665  */
1666 #define BC_HT1000_FEATURE_REG           0x64
1667 #define BC_HT1000_PIC_REGS_ENABLE       (1<<0)
1668 #define BC_HT1000_MAP_IDX               0xC00
1669 #define BC_HT1000_MAP_DATA              0xC01
1670
1671 static void quirk_disable_broadcom_boot_interrupt(struct pci_dev *dev)
1672 {
1673         u32 pci_config_dword;
1674         u8 irq;
1675
1676         if (noioapicquirk)
1677                 return;
1678
1679         pci_read_config_dword(dev, BC_HT1000_FEATURE_REG, &pci_config_dword);
1680         pci_write_config_dword(dev, BC_HT1000_FEATURE_REG, pci_config_dword |
1681                         BC_HT1000_PIC_REGS_ENABLE);
1682
1683         for (irq = 0x10; irq < 0x10 + 32; irq++) {
1684                 outb(irq, BC_HT1000_MAP_IDX);
1685                 outb(0x00, BC_HT1000_MAP_DATA);
1686         }
1687
1688         pci_write_config_dword(dev, BC_HT1000_FEATURE_REG, pci_config_dword);
1689
1690         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1691                  dev->vendor, dev->device);
1692 }
1693 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS,   PCI_DEVICE_ID_SERVERWORKS_HT1000SB,        quirk_disable_broadcom_boot_interrupt);
1694 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_SERVERWORKS,   PCI_DEVICE_ID_SERVERWORKS_HT1000SB,       quirk_disable_broadcom_boot_interrupt);
1695
1696 /*
1697  * disable boot interrupts on AMD and ATI chipsets
1698  */
1699 /*
1700  * NOIOAMODE needs to be disabled to disable "boot interrupts". For AMD 8131
1701  * rev. A0 and B0, NOIOAMODE needs to be disabled anyway to fix IO-APIC mode
1702  * (due to an erratum).
1703  */
1704 #define AMD_813X_MISC                   0x40
1705 #define AMD_813X_NOIOAMODE              (1<<0)
1706 #define AMD_813X_REV_B2                 0x13
1707
1708 static void quirk_disable_amd_813x_boot_interrupt(struct pci_dev *dev)
1709 {
1710         u32 pci_config_dword;
1711
1712         if (noioapicquirk)
1713                 return;
1714         if (dev->revision == AMD_813X_REV_B2)
1715                 return;
1716
1717         pci_read_config_dword(dev, AMD_813X_MISC, &pci_config_dword);
1718         pci_config_dword &= ~AMD_813X_NOIOAMODE;
1719         pci_write_config_dword(dev, AMD_813X_MISC, pci_config_dword);
1720
1721         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1722                  dev->vendor, dev->device);
1723 }
1724 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8131_BRIDGE,     quirk_disable_amd_813x_boot_interrupt);
1725 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8132_BRIDGE,    quirk_disable_amd_813x_boot_interrupt);
1726
1727 #define AMD_8111_PCI_IRQ_ROUTING        0x56
1728
1729 static void quirk_disable_amd_8111_boot_interrupt(struct pci_dev *dev)
1730 {
1731         u16 pci_config_word;
1732
1733         if (noioapicquirk)
1734                 return;
1735
1736         pci_read_config_word(dev, AMD_8111_PCI_IRQ_ROUTING, &pci_config_word);
1737         if (!pci_config_word) {
1738                 dev_info(&dev->dev, "boot interrupts on device [%04x:%04x] "
1739                          "already disabled\n", dev->vendor, dev->device);
1740                 return;
1741         }
1742         pci_write_config_word(dev, AMD_8111_PCI_IRQ_ROUTING, 0);
1743         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1744                  dev->vendor, dev->device);
1745 }
1746 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8111_SMBUS,      quirk_disable_amd_8111_boot_interrupt);
1747 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8111_SMBUS,     quirk_disable_amd_8111_boot_interrupt);
1748 #endif /* CONFIG_X86_IO_APIC */
1749
1750 /*
1751  * Toshiba TC86C001 IDE controller reports the standard 8-byte BAR0 size
1752  * but the PIO transfers won't work if BAR0 falls at the odd 8 bytes.
1753  * Re-allocate the region if needed...
1754  */
1755 static void __init quirk_tc86c001_ide(struct pci_dev *dev)
1756 {
1757         struct resource *r = &dev->resource[0];
1758
1759         if (r->start & 0x8) {
1760                 r->start = 0;
1761                 r->end = 0xf;
1762         }
1763 }
1764 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TOSHIBA_2,
1765                          PCI_DEVICE_ID_TOSHIBA_TC86C001_IDE,
1766                          quirk_tc86c001_ide);
1767
1768 static void __devinit quirk_netmos(struct pci_dev *dev)
1769 {
1770         unsigned int num_parallel = (dev->subsystem_device & 0xf0) >> 4;
1771         unsigned int num_serial = dev->subsystem_device & 0xf;
1772
1773         /*
1774          * These Netmos parts are multiport serial devices with optional
1775          * parallel ports.  Even when parallel ports are present, they
1776          * are identified as class SERIAL, which means the serial driver
1777          * will claim them.  To prevent this, mark them as class OTHER.
1778          * These combo devices should be claimed by parport_serial.
1779          *
1780          * The subdevice ID is of the form 0x00PS, where <P> is the number
1781          * of parallel ports and <S> is the number of serial ports.
1782          */
1783         switch (dev->device) {
1784         case PCI_DEVICE_ID_NETMOS_9835:
1785                 /* Well, this rule doesn't hold for the following 9835 device */
1786                 if (dev->subsystem_vendor == PCI_VENDOR_ID_IBM &&
1787                                 dev->subsystem_device == 0x0299)
1788                         return;
1789         case PCI_DEVICE_ID_NETMOS_9735:
1790         case PCI_DEVICE_ID_NETMOS_9745:
1791         case PCI_DEVICE_ID_NETMOS_9845:
1792         case PCI_DEVICE_ID_NETMOS_9855:
1793                 if ((dev->class >> 8) == PCI_CLASS_COMMUNICATION_SERIAL &&
1794                     num_parallel) {
1795                         dev_info(&dev->dev, "Netmos %04x (%u parallel, "
1796                                 "%u serial); changing class SERIAL to OTHER "
1797                                 "(use parport_serial)\n",
1798                                 dev->device, num_parallel, num_serial);
1799                         dev->class = (PCI_CLASS_COMMUNICATION_OTHER << 8) |
1800                             (dev->class & 0xff);
1801                 }
1802         }
1803 }
1804 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NETMOS, PCI_ANY_ID, quirk_netmos);
1805
1806 static void __devinit quirk_e100_interrupt(struct pci_dev *dev)
1807 {
1808         u16 command, pmcsr;
1809         u8 __iomem *csr;
1810         u8 cmd_hi;
1811         int pm;
1812
1813         switch (dev->device) {
1814         /* PCI IDs taken from drivers/net/e100.c */
1815         case 0x1029:
1816         case 0x1030 ... 0x1034:
1817         case 0x1038 ... 0x103E:
1818         case 0x1050 ... 0x1057:
1819         case 0x1059:
1820         case 0x1064 ... 0x106B:
1821         case 0x1091 ... 0x1095:
1822         case 0x1209:
1823         case 0x1229:
1824         case 0x2449:
1825         case 0x2459:
1826         case 0x245D:
1827         case 0x27DC:
1828                 break;
1829         default:
1830                 return;
1831         }
1832
1833         /*
1834          * Some firmware hands off the e100 with interrupts enabled,
1835          * which can cause a flood of interrupts if packets are
1836          * received before the driver attaches to the device.  So
1837          * disable all e100 interrupts here.  The driver will
1838          * re-enable them when it's ready.
1839          */
1840         pci_read_config_word(dev, PCI_COMMAND, &command);
1841
1842         if (!(command & PCI_COMMAND_MEMORY) || !pci_resource_start(dev, 0))
1843                 return;
1844
1845         /*
1846          * Check that the device is in the D0 power state. If it's not,
1847          * there is no point to look any further.
1848          */
1849         pm = pci_find_capability(dev, PCI_CAP_ID_PM);
1850         if (pm) {
1851                 pci_read_config_word(dev, pm + PCI_PM_CTRL, &pmcsr);
1852                 if ((pmcsr & PCI_PM_CTRL_STATE_MASK) != PCI_D0)
1853                         return;
1854         }
1855
1856         /* Convert from PCI bus to resource space.  */
1857         csr = ioremap(pci_resource_start(dev, 0), 8);
1858         if (!csr) {
1859                 dev_warn(&dev->dev, "Can't map e100 registers\n");
1860                 return;
1861         }
1862
1863         cmd_hi = readb(csr + 3);
1864         if (cmd_hi == 0) {
1865                 dev_warn(&dev->dev, "Firmware left e100 interrupts enabled; "
1866                         "disabling\n");
1867                 writeb(1, csr + 3);
1868         }
1869
1870         iounmap(csr);
1871 }
1872 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, PCI_ANY_ID, quirk_e100_interrupt);
1873
1874 /*
1875  * The 82575 and 82598 may experience data corruption issues when transitioning
1876  * out of L0S.  To prevent this we need to disable L0S on the pci-e link
1877  */
1878 static void __devinit quirk_disable_aspm_l0s(struct pci_dev *dev)
1879 {
1880         dev_info(&dev->dev, "Disabling L0s\n");
1881         pci_disable_link_state(dev, PCIE_LINK_STATE_L0S);
1882 }
1883 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10a7, quirk_disable_aspm_l0s);
1884 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10a9, quirk_disable_aspm_l0s);
1885 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10b6, quirk_disable_aspm_l0s);
1886 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c6, quirk_disable_aspm_l0s);
1887 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c7, quirk_disable_aspm_l0s);
1888 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c8, quirk_disable_aspm_l0s);
1889 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10d6, quirk_disable_aspm_l0s);
1890 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10db, quirk_disable_aspm_l0s);
1891 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10dd, quirk_disable_aspm_l0s);
1892 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10e1, quirk_disable_aspm_l0s);
1893 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10ec, quirk_disable_aspm_l0s);
1894 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10f1, quirk_disable_aspm_l0s);
1895 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10f4, quirk_disable_aspm_l0s);
1896 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1508, quirk_disable_aspm_l0s);
1897
1898 static void __devinit fixup_rev1_53c810(struct pci_dev* dev)
1899 {
1900         /* rev 1 ncr53c810 chips don't set the class at all which means
1901          * they don't get their resources remapped. Fix that here.
1902          */
1903
1904         if (dev->class == PCI_CLASS_NOT_DEFINED) {
1905                 dev_info(&dev->dev, "NCR 53c810 rev 1 detected; setting PCI class\n");
1906                 dev->class = PCI_CLASS_STORAGE_SCSI;
1907         }
1908 }
1909 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NCR, PCI_DEVICE_ID_NCR_53C810, fixup_rev1_53c810);
1910
1911 /* Enable 1k I/O space granularity on the Intel P64H2 */
1912 static void __devinit quirk_p64h2_1k_io(struct pci_dev *dev)
1913 {
1914         u16 en1k;
1915         u8 io_base_lo, io_limit_lo;
1916         unsigned long base, limit;
1917         struct resource *res = dev->resource + PCI_BRIDGE_RESOURCES;
1918
1919         pci_read_config_word(dev, 0x40, &en1k);
1920
1921         if (en1k & 0x200) {
1922                 dev_info(&dev->dev, "Enable I/O Space to 1KB granularity\n");
1923
1924                 pci_read_config_byte(dev, PCI_IO_BASE, &io_base_lo);
1925                 pci_read_config_byte(dev, PCI_IO_LIMIT, &io_limit_lo);
1926                 base = (io_base_lo & (PCI_IO_RANGE_MASK | 0x0c)) << 8;
1927                 limit = (io_limit_lo & (PCI_IO_RANGE_MASK | 0x0c)) << 8;
1928
1929                 if (base <= limit) {
1930                         res->start = base;
1931                         res->end = limit + 0x3ff;
1932                 }
1933         }
1934 }
1935 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   0x1460,         quirk_p64h2_1k_io);
1936
1937 /* Fix the IOBL_ADR for 1k I/O space granularity on the Intel P64H2
1938  * The IOBL_ADR gets re-written to 4k boundaries in pci_setup_bridge()
1939  * in drivers/pci/setup-bus.c
1940  */
1941 static void __devinit quirk_p64h2_1k_io_fix_iobl(struct pci_dev *dev)
1942 {
1943         u16 en1k, iobl_adr, iobl_adr_1k;
1944         struct resource *res = dev->resource + PCI_BRIDGE_RESOURCES;
1945
1946         pci_read_config_word(dev, 0x40, &en1k);
1947
1948         if (en1k & 0x200) {
1949                 pci_read_config_word(dev, PCI_IO_BASE, &iobl_adr);
1950
1951                 iobl_adr_1k = iobl_adr | (res->start >> 8) | (res->end & 0xfc00);
1952
1953                 if (iobl_adr != iobl_adr_1k) {
1954                         dev_info(&dev->dev, "Fixing P64H2 IOBL_ADR from 0x%x to 0x%x for 1KB granularity\n",
1955                                 iobl_adr,iobl_adr_1k);
1956                         pci_write_config_word(dev, PCI_IO_BASE, iobl_adr_1k);
1957                 }
1958         }
1959 }
1960 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x1460,         quirk_p64h2_1k_io_fix_iobl);
1961
1962 /* Under some circumstances, AER is not linked with extended capabilities.
1963  * Force it to be linked by setting the corresponding control bit in the
1964  * config space.
1965  */
1966 static void quirk_nvidia_ck804_pcie_aer_ext_cap(struct pci_dev *dev)
1967 {
1968         uint8_t b;
1969         if (pci_read_config_byte(dev, 0xf41, &b) == 0) {
1970                 if (!(b & 0x20)) {
1971                         pci_write_config_byte(dev, 0xf41, b | 0x20);
1972                         dev_info(&dev->dev,
1973                                "Linking AER extended capability\n");
1974                 }
1975         }
1976 }
1977 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA,  PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
1978                         quirk_nvidia_ck804_pcie_aer_ext_cap);
1979 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_NVIDIA,  PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
1980                         quirk_nvidia_ck804_pcie_aer_ext_cap);
1981
1982 static void __devinit quirk_via_cx700_pci_parking_caching(struct pci_dev *dev)
1983 {
1984         /*
1985          * Disable PCI Bus Parking and PCI Master read caching on CX700
1986          * which causes unspecified timing errors with a VT6212L on the PCI
1987          * bus leading to USB2.0 packet loss. The defaults are that these
1988          * features are turned off but some BIOSes turn them on.
1989          */
1990
1991         uint8_t b;
1992         if (pci_read_config_byte(dev, 0x76, &b) == 0) {
1993                 if (b & 0x40) {
1994                         /* Turn off PCI Bus Parking */
1995                         pci_write_config_byte(dev, 0x76, b ^ 0x40);
1996
1997                         dev_info(&dev->dev,
1998                                 "Disabling VIA CX700 PCI parking\n");
1999                 }
2000         }
2001
2002         if (pci_read_config_byte(dev, 0x72, &b) == 0) {
2003                 if (b != 0) {
2004                         /* Turn off PCI Master read caching */
2005                         pci_write_config_byte(dev, 0x72, 0x0);
2006
2007                         /* Set PCI Master Bus time-out to "1x16 PCLK" */
2008                         pci_write_config_byte(dev, 0x75, 0x1);
2009
2010                         /* Disable "Read FIFO Timer" */
2011                         pci_write_config_byte(dev, 0x77, 0x0);
2012
2013                         dev_info(&dev->dev,
2014                                 "Disabling VIA CX700 PCI caching\n");
2015                 }
2016         }
2017 }
2018 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_VIA, 0x324e, quirk_via_cx700_pci_parking_caching);
2019
2020 /*
2021  * For Broadcom 5706, 5708, 5709 rev. A nics, any read beyond the
2022  * VPD end tag will hang the device.  This problem was initially
2023  * observed when a vpd entry was created in sysfs
2024  * ('/sys/bus/pci/devices/<id>/vpd').   A read to this sysfs entry
2025  * will dump 32k of data.  Reading a full 32k will cause an access
2026  * beyond the VPD end tag causing the device to hang.  Once the device
2027  * is hung, the bnx2 driver will not be able to reset the device.
2028  * We believe that it is legal to read beyond the end tag and
2029  * therefore the solution is to limit the read/write length.
2030  */
2031 static void __devinit quirk_brcm_570x_limit_vpd(struct pci_dev *dev)
2032 {
2033         /*
2034          * Only disable the VPD capability for 5706, 5706S, 5708,
2035          * 5708S and 5709 rev. A
2036          */
2037         if ((dev->device == PCI_DEVICE_ID_NX2_5706) ||
2038             (dev->device == PCI_DEVICE_ID_NX2_5706S) ||
2039             (dev->device == PCI_DEVICE_ID_NX2_5708) ||
2040             (dev->device == PCI_DEVICE_ID_NX2_5708S) ||
2041             ((dev->device == PCI_DEVICE_ID_NX2_5709) &&
2042              (dev->revision & 0xf0) == 0x0)) {
2043                 if (dev->vpd)
2044                         dev->vpd->len = 0x80;
2045         }
2046 }
2047
2048 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2049                         PCI_DEVICE_ID_NX2_5706,
2050                         quirk_brcm_570x_limit_vpd);
2051 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2052                         PCI_DEVICE_ID_NX2_5706S,
2053                         quirk_brcm_570x_limit_vpd);
2054 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2055                         PCI_DEVICE_ID_NX2_5708,
2056                         quirk_brcm_570x_limit_vpd);
2057 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2058                         PCI_DEVICE_ID_NX2_5708S,
2059                         quirk_brcm_570x_limit_vpd);
2060 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2061                         PCI_DEVICE_ID_NX2_5709,
2062                         quirk_brcm_570x_limit_vpd);
2063 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2064                         PCI_DEVICE_ID_NX2_5709S,
2065                         quirk_brcm_570x_limit_vpd);
2066
2067 /* Originally in EDAC sources for i82875P:
2068  * Intel tells BIOS developers to hide device 6 which
2069  * configures the overflow device access containing
2070  * the DRBs - this is where we expose device 6.
2071  * http://www.x86-secret.com/articles/tweak/pat/patsecrets-2.htm
2072  */
2073 static void __devinit quirk_unhide_mch_dev6(struct pci_dev *dev)
2074 {
2075         u8 reg;
2076
2077         if (pci_read_config_byte(dev, 0xF4, &reg) == 0 && !(reg & 0x02)) {
2078                 dev_info(&dev->dev, "Enabling MCH 'Overflow' Device\n");
2079                 pci_write_config_byte(dev, 0xF4, reg | 0x02);
2080         }
2081 }
2082
2083 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82865_HB,
2084                         quirk_unhide_mch_dev6);
2085 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82875_HB,
2086                         quirk_unhide_mch_dev6);
2087
2088
2089 #ifdef CONFIG_PCI_MSI
2090 /* Some chipsets do not support MSI. We cannot easily rely on setting
2091  * PCI_BUS_FLAGS_NO_MSI in its bus flags because there are actually
2092  * some other busses controlled by the chipset even if Linux is not
2093  * aware of it.  Instead of setting the flag on all busses in the
2094  * machine, simply disable MSI globally.
2095  */
2096 static void __init quirk_disable_all_msi(struct pci_dev *dev)
2097 {
2098         pci_no_msi();
2099         dev_warn(&dev->dev, "MSI quirk detected; MSI disabled\n");
2100 }
2101 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_GCNB_LE, quirk_disable_all_msi);
2102 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_RS400_200, quirk_disable_all_msi);
2103 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_RS480, quirk_disable_all_msi);
2104 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3336, quirk_disable_all_msi);
2105 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3351, quirk_disable_all_msi);
2106 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3364, quirk_disable_all_msi);
2107 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8380_0, quirk_disable_all_msi);
2108
2109 /* Disable MSI on chipsets that are known to not support it */
2110 static void __devinit quirk_disable_msi(struct pci_dev *dev)
2111 {
2112         if (dev->subordinate) {
2113                 dev_warn(&dev->dev, "MSI quirk detected; "
2114                         "subordinate MSI disabled\n");
2115                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
2116         }
2117 }
2118 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_disable_msi);
2119 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, 0xa238, quirk_disable_msi);
2120 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x5a3f, quirk_disable_msi);
2121
2122 /* Go through the list of Hypertransport capabilities and
2123  * return 1 if a HT MSI capability is found and enabled */
2124 static int __devinit msi_ht_cap_enabled(struct pci_dev *dev)
2125 {
2126         int pos, ttl = 48;
2127
2128         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2129         while (pos && ttl--) {
2130                 u8 flags;
2131
2132                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2133                                          &flags) == 0)
2134                 {
2135                         dev_info(&dev->dev, "Found %s HT MSI Mapping\n",
2136                                 flags & HT_MSI_FLAGS_ENABLE ?
2137                                 "enabled" : "disabled");
2138                         return (flags & HT_MSI_FLAGS_ENABLE) != 0;
2139                 }
2140
2141                 pos = pci_find_next_ht_capability(dev, pos,
2142                                                   HT_CAPTYPE_MSI_MAPPING);
2143         }
2144         return 0;
2145 }
2146
2147 /* Check the hypertransport MSI mapping to know whether MSI is enabled or not */
2148 static void __devinit quirk_msi_ht_cap(struct pci_dev *dev)
2149 {
2150         if (dev->subordinate && !msi_ht_cap_enabled(dev)) {
2151                 dev_warn(&dev->dev, "MSI quirk detected; "
2152                         "subordinate MSI disabled\n");
2153                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
2154         }
2155 }
2156 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_HT2000_PCIE,
2157                         quirk_msi_ht_cap);
2158
2159 /* The nVidia CK804 chipset may have 2 HT MSI mappings.
2160  * MSI are supported if the MSI capability set in any of these mappings.
2161  */
2162 static void __devinit quirk_nvidia_ck804_msi_ht_cap(struct pci_dev *dev)
2163 {
2164         struct pci_dev *pdev;
2165
2166         if (!dev->subordinate)
2167                 return;
2168
2169         /* check HT MSI cap on this chipset and the root one.
2170          * a single one having MSI is enough to be sure that MSI are supported.
2171          */
2172         pdev = pci_get_slot(dev->bus, 0);
2173         if (!pdev)
2174                 return;
2175         if (!msi_ht_cap_enabled(dev) && !msi_ht_cap_enabled(pdev)) {
2176                 dev_warn(&dev->dev, "MSI quirk detected; "
2177                         "subordinate MSI disabled\n");
2178                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
2179         }
2180         pci_dev_put(pdev);
2181 }
2182 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
2183                         quirk_nvidia_ck804_msi_ht_cap);
2184
2185 /* Force enable MSI mapping capability on HT bridges */
2186 static void __devinit ht_enable_msi_mapping(struct pci_dev *dev)
2187 {
2188         int pos, ttl = 48;
2189
2190         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2191         while (pos && ttl--) {
2192                 u8 flags;
2193
2194                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2195                                          &flags) == 0) {
2196                         dev_info(&dev->dev, "Enabling HT MSI Mapping\n");
2197
2198                         pci_write_config_byte(dev, pos + HT_MSI_FLAGS,
2199                                               flags | HT_MSI_FLAGS_ENABLE);
2200                 }
2201                 pos = pci_find_next_ht_capability(dev, pos,
2202                                                   HT_CAPTYPE_MSI_MAPPING);
2203         }
2204 }
2205 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SERVERWORKS,
2206                          PCI_DEVICE_ID_SERVERWORKS_HT1000_PXB,
2207                          ht_enable_msi_mapping);
2208
2209 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8132_BRIDGE,
2210                          ht_enable_msi_mapping);
2211
2212 /* The P5N32-SLI motherboards from Asus have a problem with msi
2213  * for the MCP55 NIC. It is not yet determined whether the msi problem
2214  * also affects other devices. As for now, turn off msi for this device.
2215  */
2216 static void __devinit nvenet_msi_disable(struct pci_dev *dev)
2217 {
2218         if (dmi_name_in_vendors("P5N32-SLI PREMIUM") ||
2219             dmi_name_in_vendors("P5N32-E SLI")) {
2220                 dev_info(&dev->dev,
2221                          "Disabling msi for MCP55 NIC on P5N32-SLI\n");
2222                 dev->no_msi = 1;
2223         }
2224 }
2225 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_NVIDIA,
2226                         PCI_DEVICE_ID_NVIDIA_NVENET_15,
2227                         nvenet_msi_disable);
2228
2229 static int __devinit ht_check_msi_mapping(struct pci_dev *dev)
2230 {
2231         int pos, ttl = 48;
2232         int found = 0;
2233
2234         /* check if there is HT MSI cap or enabled on this device */
2235         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2236         while (pos && ttl--) {
2237                 u8 flags;
2238
2239                 if (found < 1)
2240                         found = 1;
2241                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2242                                          &flags) == 0) {
2243                         if (flags & HT_MSI_FLAGS_ENABLE) {
2244                                 if (found < 2) {
2245                                         found = 2;
2246                                         break;
2247                                 }
2248                         }
2249                 }
2250                 pos = pci_find_next_ht_capability(dev, pos,
2251                                                   HT_CAPTYPE_MSI_MAPPING);
2252         }
2253
2254         return found;
2255 }
2256
2257 static int __devinit host_bridge_with_leaf(struct pci_dev *host_bridge)
2258 {
2259         struct pci_dev *dev;
2260         int pos;
2261         int i, dev_no;
2262         int found = 0;
2263
2264         dev_no = host_bridge->devfn >> 3;
2265         for (i = dev_no + 1; i < 0x20; i++) {
2266                 dev = pci_get_slot(host_bridge->bus, PCI_DEVFN(i, 0));
2267                 if (!dev)
2268                         continue;
2269
2270                 /* found next host bridge ?*/
2271                 pos = pci_find_ht_capability(dev, HT_CAPTYPE_SLAVE);
2272                 if (pos != 0) {
2273                         pci_dev_put(dev);
2274                         break;
2275                 }
2276
2277                 if (ht_check_msi_mapping(dev)) {
2278                         found = 1;
2279                         pci_dev_put(dev);
2280                         break;
2281                 }
2282                 pci_dev_put(dev);
2283         }
2284
2285         return found;
2286 }
2287
2288 #define PCI_HT_CAP_SLAVE_CTRL0     4    /* link control */
2289 #define PCI_HT_CAP_SLAVE_CTRL1     8    /* link control to */
2290
2291 static int __devinit is_end_of_ht_chain(struct pci_dev *dev)
2292 {
2293         int pos, ctrl_off;
2294         int end = 0;
2295         u16 flags, ctrl;
2296
2297         pos = pci_find_ht_capability(dev, HT_CAPTYPE_SLAVE);
2298
2299         if (!pos)
2300                 goto out;
2301
2302         pci_read_config_word(dev, pos + PCI_CAP_FLAGS, &flags);
2303
2304         ctrl_off = ((flags >> 10) & 1) ?
2305                         PCI_HT_CAP_SLAVE_CTRL0 : PCI_HT_CAP_SLAVE_CTRL1;
2306         pci_read_config_word(dev, pos + ctrl_off, &ctrl);
2307
2308         if (ctrl & (1 << 6))
2309                 end = 1;
2310
2311 out:
2312         return end;
2313 }
2314
2315 static void __devinit nv_ht_enable_msi_mapping(struct pci_dev *dev)
2316 {
2317         struct pci_dev *host_bridge;
2318         int pos;
2319         int i, dev_no;
2320         int found = 0;
2321
2322         dev_no = dev->devfn >> 3;
2323         for (i = dev_no; i >= 0; i--) {
2324                 host_bridge = pci_get_slot(dev->bus, PCI_DEVFN(i, 0));
2325                 if (!host_bridge)
2326                         continue;
2327
2328                 pos = pci_find_ht_capability(host_bridge, HT_CAPTYPE_SLAVE);
2329                 if (pos != 0) {
2330                         found = 1;
2331                         break;
2332                 }
2333                 pci_dev_put(host_bridge);
2334         }
2335
2336         if (!found)
2337                 return;
2338
2339         /* don't enable end_device/host_bridge with leaf directly here */
2340         if (host_bridge == dev && is_end_of_ht_chain(host_bridge) &&
2341             host_bridge_with_leaf(host_bridge))
2342                 goto out;
2343
2344         /* root did that ! */
2345         if (msi_ht_cap_enabled(host_bridge))
2346                 goto out;
2347
2348         ht_enable_msi_mapping(dev);
2349
2350 out:
2351         pci_dev_put(host_bridge);
2352 }
2353
2354 static void __devinit ht_disable_msi_mapping(struct pci_dev *dev)
2355 {
2356         int pos, ttl = 48;
2357
2358         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2359         while (pos && ttl--) {
2360                 u8 flags;
2361
2362                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2363                                          &flags) == 0) {
2364                         dev_info(&dev->dev, "Disabling HT MSI Mapping\n");
2365
2366                         pci_write_config_byte(dev, pos + HT_MSI_FLAGS,
2367                                               flags & ~HT_MSI_FLAGS_ENABLE);
2368                 }
2369                 pos = pci_find_next_ht_capability(dev, pos,
2370                                                   HT_CAPTYPE_MSI_MAPPING);
2371         }
2372 }
2373
2374 static void __devinit __nv_msi_ht_cap_quirk(struct pci_dev *dev, int all)
2375 {
2376         struct pci_dev *host_bridge;
2377         int pos;
2378         int found;
2379
2380         if (!pci_msi_enabled())
2381                 return;
2382
2383         /* check if there is HT MSI cap or enabled on this device */
2384         found = ht_check_msi_mapping(dev);
2385
2386         /* no HT MSI CAP */
2387         if (found == 0)
2388                 return;
2389
2390         /*
2391          * HT MSI mapping should be disabled on devices that are below
2392          * a non-Hypertransport host bridge. Locate the host bridge...
2393          */
2394         host_bridge = pci_get_bus_and_slot(0, PCI_DEVFN(0, 0));
2395         if (host_bridge == NULL) {
2396                 dev_warn(&dev->dev,
2397                          "nv_msi_ht_cap_quirk didn't locate host bridge\n");
2398                 return;
2399         }
2400
2401         pos = pci_find_ht_capability(host_bridge, HT_CAPTYPE_SLAVE);
2402         if (pos != 0) {
2403                 /* Host bridge is to HT */
2404                 if (found == 1) {
2405                         /* it is not enabled, try to enable it */
2406                         if (all)
2407                                 ht_enable_msi_mapping(dev);
2408                         else
2409                                 nv_ht_enable_msi_mapping(dev);
2410                 }
2411                 return;
2412         }
2413
2414         /* HT MSI is not enabled */
2415         if (found == 1)
2416                 return;
2417
2418         /* Host bridge is not to HT, disable HT MSI mapping on this device */
2419         ht_disable_msi_mapping(dev);
2420 }
2421
2422 static void __devinit nv_msi_ht_cap_quirk_all(struct pci_dev *dev)
2423 {
2424         return __nv_msi_ht_cap_quirk(dev, 1);
2425 }
2426
2427 static void __devinit nv_msi_ht_cap_quirk_leaf(struct pci_dev *dev)
2428 {
2429         return __nv_msi_ht_cap_quirk(dev, 0);
2430 }
2431
2432 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID, nv_msi_ht_cap_quirk_leaf);
2433 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID, nv_msi_ht_cap_quirk_leaf);
2434
2435 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL, PCI_ANY_ID, nv_msi_ht_cap_quirk_all);
2436 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AL, PCI_ANY_ID, nv_msi_ht_cap_quirk_all);
2437
2438 static void __devinit quirk_msi_intx_disable_bug(struct pci_dev *dev)
2439 {
2440         dev->dev_flags |= PCI_DEV_FLAGS_MSI_INTX_DISABLE_BUG;
2441 }
2442 static void __devinit quirk_msi_intx_disable_ati_bug(struct pci_dev *dev)
2443 {
2444         struct pci_dev *p;
2445
2446         /* SB700 MSI issue will be fixed at HW level from revision A21,
2447          * we need check PCI REVISION ID of SMBus controller to get SB700
2448          * revision.
2449          */
2450         p = pci_get_device(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_SBX00_SMBUS,
2451                            NULL);
2452         if (!p)
2453                 return;
2454
2455         if ((p->revision < 0x3B) && (p->revision >= 0x30))
2456                 dev->dev_flags |= PCI_DEV_FLAGS_MSI_INTX_DISABLE_BUG;
2457         pci_dev_put(p);
2458 }
2459 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2460                         PCI_DEVICE_ID_TIGON3_5780,
2461                         quirk_msi_intx_disable_bug);
2462 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2463                         PCI_DEVICE_ID_TIGON3_5780S,
2464                         quirk_msi_intx_disable_bug);
2465 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2466                         PCI_DEVICE_ID_TIGON3_5714,
2467                         quirk_msi_intx_disable_bug);
2468 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2469                         PCI_DEVICE_ID_TIGON3_5714S,
2470                         quirk_msi_intx_disable_bug);
2471 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2472                         PCI_DEVICE_ID_TIGON3_5715,
2473                         quirk_msi_intx_disable_bug);
2474 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2475                         PCI_DEVICE_ID_TIGON3_5715S,
2476                         quirk_msi_intx_disable_bug);
2477
2478 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4390,
2479                         quirk_msi_intx_disable_ati_bug);
2480 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4391,
2481                         quirk_msi_intx_disable_ati_bug);
2482 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4392,
2483                         quirk_msi_intx_disable_ati_bug);
2484 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4393,
2485                         quirk_msi_intx_disable_ati_bug);
2486 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4394,
2487                         quirk_msi_intx_disable_ati_bug);
2488
2489 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4373,
2490                         quirk_msi_intx_disable_bug);
2491 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4374,
2492                         quirk_msi_intx_disable_bug);
2493 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4375,
2494                         quirk_msi_intx_disable_bug);
2495
2496 #endif /* CONFIG_PCI_MSI */
2497
2498 #ifdef CONFIG_PCI_IOV
2499
2500 /*
2501  * For Intel 82576 SR-IOV NIC, if BIOS doesn't allocate resources for the
2502  * SR-IOV BARs, zero the Flash BAR and program the SR-IOV BARs to use the
2503  * old Flash Memory Space.
2504  */
2505 static void __devinit quirk_i82576_sriov(struct pci_dev *dev)
2506 {
2507         int pos, flags;
2508         u32 bar, start, size;
2509
2510         if (PAGE_SIZE > 0x10000)
2511                 return;
2512
2513         flags = pci_resource_flags(dev, 0);
2514         if ((flags & PCI_BASE_ADDRESS_SPACE) !=
2515                         PCI_BASE_ADDRESS_SPACE_MEMORY ||
2516             (flags & PCI_BASE_ADDRESS_MEM_TYPE_MASK) !=
2517                         PCI_BASE_ADDRESS_MEM_TYPE_32)
2518                 return;
2519
2520         pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_SRIOV);
2521         if (!pos)
2522                 return;
2523
2524         pci_read_config_dword(dev, pos + PCI_SRIOV_BAR, &bar);
2525         if (bar & PCI_BASE_ADDRESS_MEM_MASK)
2526                 return;
2527
2528         start = pci_resource_start(dev, 1);
2529         size = pci_resource_len(dev, 1);
2530         if (!start || size != 0x400000 || start & (size - 1))
2531                 return;
2532
2533         pci_resource_flags(dev, 1) = 0;
2534         pci_write_config_dword(dev, PCI_BASE_ADDRESS_1, 0);
2535         pci_write_config_dword(dev, pos + PCI_SRIOV_BAR, start);
2536         pci_write_config_dword(dev, pos + PCI_SRIOV_BAR + 12, start + size / 2);
2537
2538         dev_info(&dev->dev, "use Flash Memory Space for SR-IOV BARs\n");
2539 }
2540 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x10c9, quirk_i82576_sriov);
2541 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x10e6, quirk_i82576_sriov);
2542 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x10e7, quirk_i82576_sriov);
2543 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x10e8, quirk_i82576_sriov);
2544 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x150a, quirk_i82576_sriov);
2545 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x150d, quirk_i82576_sriov);
2546 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, 0x1518, quirk_i82576_sriov);
2547
2548 #endif  /* CONFIG_PCI_IOV */
2549
2550 static void pci_do_fixups(struct pci_dev *dev, struct pci_fixup *f,
2551                           struct pci_fixup *end)
2552 {
2553         while (f < end) {
2554                 if ((f->vendor == dev->vendor || f->vendor == (u16) PCI_ANY_ID) &&
2555                     (f->device == dev->device || f->device == (u16) PCI_ANY_ID)) {
2556                         dev_dbg(&dev->dev, "calling %pF\n", f->hook);
2557                         f->hook(dev);
2558                 }
2559                 f++;
2560         }
2561 }
2562
2563 extern struct pci_fixup __start_pci_fixups_early[];
2564 extern struct pci_fixup __end_pci_fixups_early[];
2565 extern struct pci_fixup __start_pci_fixups_header[];
2566 extern struct pci_fixup __end_pci_fixups_header[];
2567 extern struct pci_fixup __start_pci_fixups_final[];
2568 extern struct pci_fixup __end_pci_fixups_final[];
2569 extern struct pci_fixup __start_pci_fixups_enable[];
2570 extern struct pci_fixup __end_pci_fixups_enable[];
2571 extern struct pci_fixup __start_pci_fixups_resume[];
2572 extern struct pci_fixup __end_pci_fixups_resume[];
2573 extern struct pci_fixup __start_pci_fixups_resume_early[];
2574 extern struct pci_fixup __end_pci_fixups_resume_early[];
2575 extern struct pci_fixup __start_pci_fixups_suspend[];
2576 extern struct pci_fixup __end_pci_fixups_suspend[];
2577
2578
2579 void pci_fixup_device(enum pci_fixup_pass pass, struct pci_dev *dev)
2580 {
2581         struct pci_fixup *start, *end;
2582
2583         switch(pass) {
2584         case pci_fixup_early:
2585                 start = __start_pci_fixups_early;
2586                 end = __end_pci_fixups_early;
2587                 break;
2588
2589         case pci_fixup_header:
2590                 start = __start_pci_fixups_header;
2591                 end = __end_pci_fixups_header;
2592                 break;
2593
2594         case pci_fixup_final:
2595                 start = __start_pci_fixups_final;
2596                 end = __end_pci_fixups_final;
2597                 break;
2598
2599         case pci_fixup_enable:
2600                 start = __start_pci_fixups_enable;
2601                 end = __end_pci_fixups_enable;
2602                 break;
2603
2604         case pci_fixup_resume:
2605                 start = __start_pci_fixups_resume;
2606                 end = __end_pci_fixups_resume;
2607                 break;
2608
2609         case pci_fixup_resume_early:
2610                 start = __start_pci_fixups_resume_early;
2611                 end = __end_pci_fixups_resume_early;
2612                 break;
2613
2614         case pci_fixup_suspend:
2615                 start = __start_pci_fixups_suspend;
2616                 end = __end_pci_fixups_suspend;
2617                 break;
2618
2619         default:
2620                 /* stupid compiler warning, you would think with an enum... */
2621                 return;
2622         }
2623         pci_do_fixups(dev, start, end);
2624 }
2625
2626 static int __init pci_apply_final_quirks(void)
2627 {
2628         struct pci_dev *dev = NULL;
2629
2630         while ((dev = pci_get_device(PCI_ANY_ID, PCI_ANY_ID, dev)) != NULL) {
2631                 pci_fixup_device(pci_fixup_final, dev);
2632         }
2633
2634         return 0;
2635 }
2636
2637 fs_initcall_sync(pci_apply_final_quirks);
2638 #else
2639 void pci_fixup_device(enum pci_fixup_pass pass, struct pci_dev *dev) {}
2640 #endif
2641 EXPORT_SYMBOL(pci_fixup_device);