drivers/pci/quirks.c

   1 /*
   2  *  This file contains work-arounds for many known PCI hardware
   3  *  bugs.  Devices present only on certain architectures (host
   4  *  bridges et cetera) should be handled in arch-specific code.
   5  *
   6  *  Note: any quirks for hotpluggable devices must _NOT_ be declared __init.
   7  *
   8  *  Copyright (c) 1999 Martin Mares <mj@ucw.cz>
   9  *
  10  *  Init/reset quirks for USB host controllers should be in the
  11  *  USB quirks file, where their drivers can access reuse it.
  12  *
  13  *  The bridge optimization stuff has been removed. If you really
  14  *  have a silly BIOS which is unable to set your host bridge right,
  15  *  use the PowerTweak utility (see http://powertweak.sourceforge.net).
  16  */
  17
  18 #include <linux/types.h>
  19 #include <linux/kernel.h>
  20 #include <linux/pci.h>
  21 #include <linux/init.h>
  22 #include <linux/delay.h>
  23 #include <linux/acpi.h>
  24 #include <linux/kallsyms.h>
  25 #include <linux/dmi.h>
  26 #include <linux/pci-aspm.h>
  27 #include <linux/ioport.h>
  28 #include "pci.h"
  29
  30 int isa_dma_bridge_buggy;
  31 EXPORT_SYMBOL(isa_dma_bridge_buggy);
  32 int pci_pci_problems;
  33 EXPORT_SYMBOL(pci_pci_problems);
  34
  35 #ifdef CONFIG_PCI_QUIRKS
  36 /*
  37  * This quirk function disables memory decoding and releases memory resources
  38  * of the device specified by kernel's boot parameter 'pci=resource_alignment='.
  39  * It also rounds up size to specified alignment.
  40  * Later on, the kernel will assign page-aligned memory resource back
  41  * to the device.
  42  */
  43 static void __devinit quirk_resource_alignment(struct pci_dev *dev)
  44 {
  45         int i;
  46         struct resource *r;
  47         resource_size_t align, size;
  48         u16 command;
  49
  50         if (!pci_is_reassigndev(dev))
  51                 return;
  52
  53         if (dev->hdr_type == PCI_HEADER_TYPE_NORMAL &&
  54             (dev->class >> 8) == PCI_CLASS_BRIDGE_HOST) {
  55                 dev_warn(&dev->dev,
  56                         "Can't reassign resources to host bridge.\n");
  57                 return;
  58         }
  59
  60         dev_info(&dev->dev,
  61                 "Disabling memory decoding and releasing memory resources.\n");
  62         pci_read_config_word(dev, PCI_COMMAND, &command);
  63         command &= ~PCI_COMMAND_MEMORY;
  64         pci_write_config_word(dev, PCI_COMMAND, command);
  65
  66         align = pci_specified_resource_alignment(dev);
  67         for (i=0; i < PCI_BRIDGE_RESOURCES; i++) {
  68                 r = &dev->resource[i];
  69                 if (!(r->flags & IORESOURCE_MEM))
  70                         continue;
  71                 size = resource_size(r);
  72                 if (size < align) {
  73                         size = align;
  74                         dev_info(&dev->dev,
  75                                 "Rounding up size of resource #%d to %#llx.\n",
  76                                 i, (unsigned long long)size);
  77                 }
  78                 r->end = size - 1;
  79                 r->start = 0;
  80         }
  81         /* Need to disable bridge's resource window,
  82          * to enable the kernel to reassign new resource
  83          * window later on.
  84          */
  85         if (dev->hdr_type == PCI_HEADER_TYPE_BRIDGE &&
  86             (dev->class >> 8) == PCI_CLASS_BRIDGE_PCI) {
  87                 for (i = PCI_BRIDGE_RESOURCES; i < PCI_NUM_RESOURCES; i++) {
  88                         r = &dev->resource[i];
  89                         if (!(r->flags & IORESOURCE_MEM))
  90                                 continue;
  91                         r->end = resource_size(r) - 1;
  92                         r->start = 0;
  93                 }
  94                 pci_disable_bridge_window(dev);
  95         }
  96 }
  97 DECLARE_PCI_FIXUP_HEADER(PCI_ANY_ID, PCI_ANY_ID, quirk_resource_alignment);
  98
  99 /* The Mellanox Tavor device gives false positive parity errors
 100  * Mark this device with a broken_parity_status, to allow
 101  * PCI scanning code to "skip" this now blacklisted device.
 102  */
 103 static void __devinit quirk_mellanox_tavor(struct pci_dev *dev)
 104 {
 105         dev->broken_parity_status = 1;  /* This device gives false positives */
 106 }
 107 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_MELLANOX,PCI_DEVICE_ID_MELLANOX_TAVOR,quirk_mellanox_tavor);
 108 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_MELLANOX,PCI_DEVICE_ID_MELLANOX_TAVOR_BRIDGE,quirk_mellanox_tavor);
 109
 110 /* Deal with broken BIOS'es that neglect to enable passive release,
 111    which can cause problems in combination with the 82441FX/PPro MTRRs */
 112 static void quirk_passive_release(struct pci_dev *dev)
 113 {
 114         struct pci_dev *d = NULL;
 115         unsigned char dlc;
 116
 117         /* We have to make sure a particular bit is set in the PIIX3
 118            ISA bridge, so we have to go out and find it. */
 119         while ((d = pci_get_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82371SB_0, d))) {
 120                 pci_read_config_byte(d, 0x82, &dlc);
 121                 if (!(dlc & 1<<1)) {
 122                         dev_info(&d->dev, "PIIX3: Enabling Passive Release\n");
 123                         dlc |= 1<<1;
 124                         pci_write_config_byte(d, 0x82, dlc);
 125                 }
 126         }
 127 }
 128 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release);
 129 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release);
 130
 131 /*  The VIA VP2/VP3/MVP3 seem to have some 'features'. There may be a workaround
 132     but VIA don't answer queries. If you happen to have good contacts at VIA
 133     ask them for me please -- Alan
 134
 135     This appears to be BIOS not version dependent. So presumably there is a
 136     chipset level fix */
 137
 138 static void __devinit quirk_isa_dma_hangs(struct pci_dev *dev)
 139 {
 140         if (!isa_dma_bridge_buggy) {
 141                 isa_dma_bridge_buggy=1;
 142                 dev_info(&dev->dev, "Activating ISA DMA hang workarounds\n");
 143         }
 144 }
 145         /*
 146          * Its not totally clear which chipsets are the problematic ones
 147          * We know 82C586 and 82C596 variants are affected.
 148          */
 149 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C586_0,     quirk_isa_dma_hangs);
 150 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C596,       quirk_isa_dma_hangs);
 151 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82371SB_0,  quirk_isa_dma_hangs);
 152 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1533,         quirk_isa_dma_hangs);
 153 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_1,       quirk_isa_dma_hangs);
 154 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_2,       quirk_isa_dma_hangs);
 155 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_3,       quirk_isa_dma_hangs);
 156
 157 /*
 158  * Intel NM10 "TigerPoint" LPC PM1a_STS.BM_STS must be clear
 159  * for some HT machines to use C4 w/o hanging.
 160  */
 161 static void __devinit quirk_tigerpoint_bm_sts(struct pci_dev *dev)
 162 {
 163         u32 pmbase;
 164         u16 pm1a;
 165
 166         pci_read_config_dword(dev, 0x40, &pmbase);
 167         pmbase = pmbase & 0xff80;
 168         pm1a = inw(pmbase);
 169
 170         if (pm1a & 0x10) {
 171                 dev_info(&dev->dev, FW_BUG "TigerPoint LPC.BM_STS cleared\n");
 172                 outw(0x10, pmbase);
 173         }
 174 }
 175 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_TGP_LPC, quirk_tigerpoint_bm_sts);
 176
 177 /*
 178  *      Chipsets where PCI->PCI transfers vanish or hang
 179  */
 180 static void __devinit quirk_nopcipci(struct pci_dev *dev)
 181 {
 182         if ((pci_pci_problems & PCIPCI_FAIL)==0) {
 183                 dev_info(&dev->dev, "Disabling direct PCI/PCI transfers\n");
 184                 pci_pci_problems |= PCIPCI_FAIL;
 185         }
 186 }
 187 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_5597,          quirk_nopcipci);
 188 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_496,           quirk_nopcipci);
 189
 190 static void __devinit quirk_nopciamd(struct pci_dev *dev)
 191 {
 192         u8 rev;
 193         pci_read_config_byte(dev, 0x08, &rev);
 194         if (rev == 0x13) {
 195                 /* Erratum 24 */
 196                 dev_info(&dev->dev, "Chipset erratum: Disabling direct PCI/AGP transfers\n");
 197                 pci_pci_problems |= PCIAGP_FAIL;
 198         }
 199 }
 200 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_8151_0,       quirk_nopciamd);
 201
 202 /*
 203  *      Triton requires workarounds to be used by the drivers
 204  */
 205 static void __devinit quirk_triton(struct pci_dev *dev)
 206 {
 207         if ((pci_pci_problems&PCIPCI_TRITON)==0) {
 208                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 209                 pci_pci_problems |= PCIPCI_TRITON;
 210         }
 211 }
 212 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437,      quirk_triton);
 213 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437VX,    quirk_triton);
 214 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439,      quirk_triton);
 215 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439TX,    quirk_triton);
 216
 217 /*
 218  *      VIA Apollo KT133 needs PCI latency patch
 219  *      Made according to a windows driver based patch by George E. Breese
 220  *      see PCI Latency Adjust on http://www.viahardware.com/download/viatweak.shtm
 221  *      Also see http://www.au-ja.org/review-kt133a-1-en.phtml for
 222  *      the info on which Mr Breese based his work.
 223  *
 224  *      Updated based on further information from the site and also on
 225  *      information provided by VIA
 226  */
 227 static void quirk_vialatency(struct pci_dev *dev)
 228 {
 229         struct pci_dev *p;
 230         u8 busarb;
 231         /* Ok we have a potential problem chipset here. Now see if we have
 232            a buggy southbridge */
 233
 234         p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_82C686, NULL);
 235         if (p!=NULL) {
 236                 /* 0x40 - 0x4f == 686B, 0x10 - 0x2f == 686A; thanks Dan Hollis */
 237                 /* Check for buggy part revisions */
 238                 if (p->revision < 0x40 || p->revision > 0x42)
 239                         goto exit;
 240         } else {
 241                 p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8231, NULL);
 242                 if (p==NULL)    /* No problem parts */
 243                         goto exit;
 244                 /* Check for buggy part revisions */
 245                 if (p->revision < 0x10 || p->revision > 0x12)
 246                         goto exit;
 247         }
 248
 249         /*
 250          *      Ok we have the problem. Now set the PCI master grant to
 251          *      occur every master grant. The apparent bug is that under high
 252          *      PCI load (quite common in Linux of course) you can get data
 253          *      loss when the CPU is held off the bus for 3 bus master requests
 254          *      This happens to include the IDE controllers....
 255          *
 256          *      VIA only apply this fix when an SB Live! is present but under
 257          *      both Linux and Windows this isnt enough, and we have seen
 258          *      corruption without SB Live! but with things like 3 UDMA IDE
 259          *      controllers. So we ignore that bit of the VIA recommendation..
 260          */
 261
 262         pci_read_config_byte(dev, 0x76, &busarb);
 263         /* Set bit 4 and bi 5 of byte 76 to 0x01
 264            "Master priority rotation on every PCI master grant */
 265         busarb &= ~(1<<5);
 266         busarb |= (1<<4);
 267         pci_write_config_byte(dev, 0x76, busarb);
 268         dev_info(&dev->dev, "Applying VIA southbridge workaround\n");
 269 exit:
 270         pci_dev_put(p);
 271 }
 272 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8363_0,       quirk_vialatency);
 273 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8371_1,       quirk_vialatency);
 274 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8361,         quirk_vialatency);
 275 /* Must restore this on a resume from RAM */
 276 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8363_0,       quirk_vialatency);
 277 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8371_1,       quirk_vialatency);
 278 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8361,         quirk_vialatency);
 279
 280 /*
 281  *      VIA Apollo VP3 needs ETBF on BT848/878
 282  */
 283 static void __devinit quirk_viaetbf(struct pci_dev *dev)
 284 {
 285         if ((pci_pci_problems&PCIPCI_VIAETBF)==0) {
 286                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 287                 pci_pci_problems |= PCIPCI_VIAETBF;
 288         }
 289 }
 290 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C597_0,     quirk_viaetbf);
 291
 292 static void __devinit quirk_vsfx(struct pci_dev *dev)
 293 {
 294         if ((pci_pci_problems&PCIPCI_VSFX)==0) {
 295                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 296                 pci_pci_problems |= PCIPCI_VSFX;
 297         }
 298 }
 299 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C576,       quirk_vsfx);
 300
 301 /*
 302  *      Ali Magik requires workarounds to be used by the drivers
 303  *      that DMA to AGP space. Latency must be set to 0xA and triton
 304  *      workaround applied too
 305  *      [Info kindly provided by ALi]
 306  */
 307 static void __init quirk_alimagik(struct pci_dev *dev)
 308 {
 309         if ((pci_pci_problems&PCIPCI_ALIMAGIK)==0) {
 310                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 311                 pci_pci_problems |= PCIPCI_ALIMAGIK|PCIPCI_TRITON;
 312         }
 313 }
 314 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1647,         quirk_alimagik);
 315 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1651,         quirk_alimagik);
 316
 317 /*
 318  *      Natoma has some interesting boundary conditions with Zoran stuff
 319  *      at least
 320  */
 321 static void __devinit quirk_natoma(struct pci_dev *dev)
 322 {
 323         if ((pci_pci_problems&PCIPCI_NATOMA)==0) {
 324                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
 325                 pci_pci_problems |= PCIPCI_NATOMA;
 326         }
 327 }
 328 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_natoma);
 329 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_0,  quirk_natoma);
 330 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_1,  quirk_natoma);
 331 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_0,  quirk_natoma);
 332 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_1,  quirk_natoma);
 333 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_2,  quirk_natoma);
 334
 335 /*
 336  *  This chip can cause PCI parity errors if config register 0xA0 is read
 337  *  while DMAs are occurring.
 338  */
 339 static void __devinit quirk_citrine(struct pci_dev *dev)
 340 {
 341         dev->cfg_size = 0xA0;
 342 }
 343 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_IBM,     PCI_DEVICE_ID_IBM_CITRINE,      quirk_citrine);
 344
 345 /*
 346  *  S3 868 and 968 chips report region size equal to 32M, but they decode 64M.
 347  *  If it's needed, re-allocate the region.
 348  */
 349 static void __devinit quirk_s3_64M(struct pci_dev *dev)
 350 {
 351         struct resource *r = &dev->resource[0];
 352
 353         if ((r->start & 0x3ffffff) || r->end != r->start + 0x3ffffff) {
 354                 r->start = 0;
 355                 r->end = 0x3ffffff;
 356         }
 357 }
 358 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_S3,      PCI_DEVICE_ID_S3_868,           quirk_s3_64M);
 359 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_S3,      PCI_DEVICE_ID_S3_968,           quirk_s3_64M);
 360
 361 static void __devinit quirk_io_region(struct pci_dev *dev, unsigned region,
 362         unsigned size, int nr, const char *name)
 363 {
 364         region &= ~(size-1);
 365         if (region) {
 366                 struct pci_bus_region bus_region;
 367                 struct resource *res = dev->resource + nr;
 368
 369                 res->name = pci_name(dev);
 370                 res->start = region;
 371                 res->end = region + size - 1;
 372                 res->flags = IORESOURCE_IO;
 373
 374                 /* Convert from PCI bus to resource space.  */
 375                 bus_region.start = res->start;
 376                 bus_region.end = res->end;
 377                 pcibios_bus_to_resource(dev, res, &bus_region);
 378
 379                 pci_claim_resource(dev, nr);
 380                 dev_info(&dev->dev, "quirk: region %04x-%04x claimed by %s\n", region, region + size - 1, name);
 381         }
 382 }
 383
 384 /*
 385  *      ATI Northbridge setups MCE the processor if you even
 386  *      read somewhere between 0x3b0->0x3bb or read 0x3d3
 387  */
 388 static void __devinit quirk_ati_exploding_mce(struct pci_dev *dev)
 389 {
 390         dev_info(&dev->dev, "ATI Northbridge, reserving I/O ports 0x3b0 to 0x3bb\n");
 391         /* Mae rhaid i ni beidio ag edrych ar y lleoliadiau I/O hyn */
 392         request_region(0x3b0, 0x0C, "RadeonIGP");
 393         request_region(0x3d3, 0x01, "RadeonIGP");
 394 }
 395 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI,      PCI_DEVICE_ID_ATI_RS100,   quirk_ati_exploding_mce);
 396
 397 /*
 398  * Let's make the southbridge information explicit instead
 399  * of having to worry about people probing the ACPI areas,
 400  * for example.. (Yes, it happens, and if you read the wrong
 401  * ACPI register it will put the machine to sleep with no
 402  * way of waking it up again. Bummer).
 403  *
 404  * ALI M7101: Two IO regions pointed to by words at
 405  *      0xE0 (64 bytes of ACPI registers)
 406  *      0xE2 (32 bytes of SMB registers)
 407  */
 408 static void __devinit quirk_ali7101_acpi(struct pci_dev *dev)
 409 {
 410         u16 region;
 411
 412         pci_read_config_word(dev, 0xE0, &region);
 413         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES, "ali7101 ACPI");
 414         pci_read_config_word(dev, 0xE2, &region);
 415         quirk_io_region(dev, region, 32, PCI_BRIDGE_RESOURCES+1, "ali7101 SMB");
 416 }
 417 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AL,      PCI_DEVICE_ID_AL_M7101,         quirk_ali7101_acpi);
 418
 419 static void piix4_io_quirk(struct pci_dev *dev, const char *name, unsigned int port, unsigned int enable)
 420 {
 421         u32 devres;
 422         u32 mask, size, base;
 423
 424         pci_read_config_dword(dev, port, &devres);
 425         if ((devres & enable) != enable)
 426                 return;
 427         mask = (devres >> 16) & 15;
 428         base = devres & 0xffff;
 429         size = 16;
 430         for (;;) {
 431                 unsigned bit = size >> 1;
 432                 if ((bit & mask) == bit)
 433                         break;
 434                 size = bit;
 435         }
 436         /*
 437          * For now we only print it out. Eventually we'll want to
 438          * reserve it (at least if it's in the 0x1000+ range), but
 439          * let's get enough confirmation reports first.
 440          */
 441         base &= -size;
 442         dev_info(&dev->dev, "%s PIO at %04x-%04x\n", name, base, base + size - 1);
 443 }
 444
 445 static void piix4_mem_quirk(struct pci_dev *dev, const char *name, unsigned int port, unsigned int enable)
 446 {
 447         u32 devres;
 448         u32 mask, size, base;
 449
 450         pci_read_config_dword(dev, port, &devres);
 451         if ((devres & enable) != enable)
 452                 return;
 453         base = devres & 0xffff0000;
 454         mask = (devres & 0x3f) << 16;
 455         size = 128 << 16;
 456         for (;;) {
 457                 unsigned bit = size >> 1;
 458                 if ((bit & mask) == bit)
 459                         break;
 460                 size = bit;
 461         }
 462         /*
 463          * For now we only print it out. Eventually we'll want to
 464          * reserve it, but let's get enough confirmation reports first.
 465          */
 466         base &= -size;
 467         dev_info(&dev->dev, "%s MMIO at %04x-%04x\n", name, base, base + size - 1);
 468 }
 469
 470 /*
 471  * PIIX4 ACPI: Two IO regions pointed to by longwords at
 472  *      0x40 (64 bytes of ACPI registers)
 473  *      0x90 (16 bytes of SMB registers)
 474  * and a few strange programmable PIIX4 device resources.
 475  */
 476 static void __devinit quirk_piix4_acpi(struct pci_dev *dev)
 477 {
 478         u32 region, res_a;
 479
 480         pci_read_config_dword(dev, 0x40, &region);
 481         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES, "PIIX4 ACPI");
 482         pci_read_config_dword(dev, 0x90, &region);
 483         quirk_io_region(dev, region, 16, PCI_BRIDGE_RESOURCES+1, "PIIX4 SMB");
 484
 485         /* Device resource A has enables for some of the other ones */
 486         pci_read_config_dword(dev, 0x5c, &res_a);
 487
 488         piix4_io_quirk(dev, "PIIX4 devres B", 0x60, 3 << 21);
 489         piix4_io_quirk(dev, "PIIX4 devres C", 0x64, 3 << 21);
 490
 491         /* Device resource D is just bitfields for static resources */
 492
 493         /* Device 12 enabled? */
 494         if (res_a & (1 << 29)) {
 495                 piix4_io_quirk(dev, "PIIX4 devres E", 0x68, 1 << 20);
 496                 piix4_mem_quirk(dev, "PIIX4 devres F", 0x6c, 1 << 7);
 497         }
 498         /* Device 13 enabled? */
 499         if (res_a & (1 << 30)) {
 500                 piix4_io_quirk(dev, "PIIX4 devres G", 0x70, 1 << 20);
 501                 piix4_mem_quirk(dev, "PIIX4 devres H", 0x74, 1 << 7);
 502         }
 503         piix4_io_quirk(dev, "PIIX4 devres I", 0x78, 1 << 20);
 504         piix4_io_quirk(dev, "PIIX4 devres J", 0x7c, 1 << 20);
 505 }
 506 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82371AB_3,  quirk_piix4_acpi);
 507 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82443MX_3,  quirk_piix4_acpi);
 508
 509 #define ICH_PMBASE      0x40
 510 #define ICH_ACPI_CNTL   0x44
 511 #define  ICH4_ACPI_EN   0x10
 512 #define  ICH6_ACPI_EN   0x80
 513 #define ICH4_GPIOBASE   0x58
 514 #define ICH4_GPIO_CNTL  0x5c
 515 #define  ICH4_GPIO_EN   0x10
 516 #define ICH6_GPIOBASE   0x48
 517 #define ICH6_GPIO_CNTL  0x4c
 518 #define  ICH6_GPIO_EN   0x10
 519
 520 /*
 521  * ICH4, ICH4-M, ICH5, ICH5-M ACPI: Three IO regions pointed to by longwords at
 522  *      0x40 (128 bytes of ACPI, GPIO & TCO registers)
 523  *      0x58 (64 bytes of GPIO I/O space)
 524  */
 525 static void __devinit quirk_ich4_lpc_acpi(struct pci_dev *dev)
 526 {
 527         u32 region;
 528         u8 enable;
 529
 530         /*
 531          * The check for PCIBIOS_MIN_IO is to ensure we won't create a conflict
 532          * with low legacy (and fixed) ports. We don't know the decoding
 533          * priority and can't tell whether the legacy device or the one created
 534          * here is really at that address.  This happens on boards with broken
 535          * BIOSes.
 536         */
 537
 538         pci_read_config_byte(dev, ICH_ACPI_CNTL, &enable);
 539         if (enable & ICH4_ACPI_EN) {
 540                 pci_read_config_dword(dev, ICH_PMBASE, &region);
 541                 region &= PCI_BASE_ADDRESS_IO_MASK;
 542                 if (region >= PCIBIOS_MIN_IO)
 543                         quirk_io_region(dev, region, 128, PCI_BRIDGE_RESOURCES,
 544                                         "ICH4 ACPI/GPIO/TCO");
 545         }
 546
 547         pci_read_config_byte(dev, ICH4_GPIO_CNTL, &enable);
 548         if (enable & ICH4_GPIO_EN) {
 549                 pci_read_config_dword(dev, ICH4_GPIOBASE, &region);
 550                 region &= PCI_BASE_ADDRESS_IO_MASK;
 551                 if (region >= PCIBIOS_MIN_IO)
 552                         quirk_io_region(dev, region, 64,
 553                                         PCI_BRIDGE_RESOURCES + 1, "ICH4 GPIO");
 554         }
 555 }
 556 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AA_0,         quirk_ich4_lpc_acpi);
 557 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AB_0,         quirk_ich4_lpc_acpi);
 558 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_0,         quirk_ich4_lpc_acpi);
 559 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_10,        quirk_ich4_lpc_acpi);
 560 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_0,         quirk_ich4_lpc_acpi);
 561 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_12,        quirk_ich4_lpc_acpi);
 562 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_0,         quirk_ich4_lpc_acpi);
 563 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_12,        quirk_ich4_lpc_acpi);
 564 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801EB_0,         quirk_ich4_lpc_acpi);
 565 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_ESB_1,             quirk_ich4_lpc_acpi);
 566
 567 static void __devinit ich6_lpc_acpi_gpio(struct pci_dev *dev)
 568 {
 569         u32 region;
 570         u8 enable;
 571
 572         pci_read_config_byte(dev, ICH_ACPI_CNTL, &enable);
 573         if (enable & ICH6_ACPI_EN) {
 574                 pci_read_config_dword(dev, ICH_PMBASE, &region);
 575                 region &= PCI_BASE_ADDRESS_IO_MASK;
 576                 if (region >= PCIBIOS_MIN_IO)
 577                         quirk_io_region(dev, region, 128, PCI_BRIDGE_RESOURCES,
 578                                         "ICH6 ACPI/GPIO/TCO");
 579         }
 580
 581         pci_read_config_byte(dev, ICH6_GPIO_CNTL, &enable);
 582         if (enable & ICH4_GPIO_EN) {
 583                 pci_read_config_dword(dev, ICH6_GPIOBASE, &region);
 584                 region &= PCI_BASE_ADDRESS_IO_MASK;
 585                 if (region >= PCIBIOS_MIN_IO)
 586                         quirk_io_region(dev, region, 64,
 587                                         PCI_BRIDGE_RESOURCES + 1, "ICH6 GPIO");
 588         }
 589 }
 590
 591 static void __devinit ich6_lpc_generic_decode(struct pci_dev *dev, unsigned reg, const char *name, int dynsize)
 592 {
 593         u32 val;
 594         u32 size, base;
 595
 596         pci_read_config_dword(dev, reg, &val);
 597
 598         /* Enabled? */
 599         if (!(val & 1))
 600                 return;
 601         base = val & 0xfffc;
 602         if (dynsize) {
 603                 /*
 604                  * This is not correct. It is 16, 32 or 64 bytes depending on
 605                  * register D31:F0:ADh bits 5:4.
 606                  *
 607                  * But this gets us at least _part_ of it.
 608                  */
 609                 size = 16;
 610         } else {
 611                 size = 128;
 612         }
 613         base &= ~(size-1);
 614
 615         /* Just print it out for now. We should reserve it after more debugging */
 616         dev_info(&dev->dev, "%s PIO at %04x-%04x\n", name, base, base+size-1);
 617 }
 618
 619 static void __devinit quirk_ich6_lpc(struct pci_dev *dev)
 620 {
 621         /* Shared ACPI/GPIO decode with all ICH6+ */
 622         ich6_lpc_acpi_gpio(dev);
 623
 624         /* ICH6-specific generic IO decode */
 625         ich6_lpc_generic_decode(dev, 0x84, "LPC Generic IO decode 1", 0);
 626         ich6_lpc_generic_decode(dev, 0x88, "LPC Generic IO decode 2", 1);
 627 }
 628 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_0, quirk_ich6_lpc);
 629 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1, quirk_ich6_lpc);
 630
 631 static void __devinit ich7_lpc_generic_decode(struct pci_dev *dev, unsigned reg, const char *name)
 632 {
 633         u32 val;
 634         u32 mask, base;
 635
 636         pci_read_config_dword(dev, reg, &val);
 637
 638         /* Enabled? */
 639         if (!(val & 1))
 640                 return;
 641
 642         /*
 643          * IO base in bits 15:2, mask in bits 23:18, both
 644          * are dword-based
 645          */
 646         base = val & 0xfffc;
 647         mask = (val >> 16) & 0xfc;
 648         mask |= 3;
 649
 650         /* Just print it out for now. We should reserve it after more debugging */
 651         dev_info(&dev->dev, "%s PIO at %04x (mask %04x)\n", name, base, mask);
 652 }
 653
 654 /* ICH7-10 has the same common LPC generic IO decode registers */
 655 static void __devinit quirk_ich7_lpc(struct pci_dev *dev)
 656 {
 657         /* We share the common ACPI/DPIO decode with ICH6 */
 658         ich6_lpc_acpi_gpio(dev);
 659
 660         /* And have 4 ICH7+ generic decodes */
 661         ich7_lpc_generic_decode(dev, 0x84, "ICH7 LPC Generic IO decode 1");
 662         ich7_lpc_generic_decode(dev, 0x88, "ICH7 LPC Generic IO decode 2");
 663         ich7_lpc_generic_decode(dev, 0x8c, "ICH7 LPC Generic IO decode 3");
 664         ich7_lpc_generic_decode(dev, 0x90, "ICH7 LPC Generic IO decode 4");
 665 }
 666 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_0, quirk_ich7_lpc);
 667 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_1, quirk_ich7_lpc);
 668 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_31, quirk_ich7_lpc);
 669 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_0, quirk_ich7_lpc);
 670 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_2, quirk_ich7_lpc);
 671 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_3, quirk_ich7_lpc);
 672 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_1, quirk_ich7_lpc);
 673 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_4, quirk_ich7_lpc);
 674 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_2, quirk_ich7_lpc);
 675 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_4, quirk_ich7_lpc);
 676 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_7, quirk_ich7_lpc);
 677 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_8, quirk_ich7_lpc);
 678 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH10_1, quirk_ich7_lpc);
 679
 680 /*
 681  * VIA ACPI: One IO region pointed to by longword at
 682  *      0x48 or 0x20 (256 bytes of ACPI registers)
 683  */
 684 static void __devinit quirk_vt82c586_acpi(struct pci_dev *dev)
 685 {
 686         u32 region;
 687
 688         if (dev->revision & 0x10) {
 689                 pci_read_config_dword(dev, 0x48, &region);
 690                 region &= PCI_BASE_ADDRESS_IO_MASK;
 691                 quirk_io_region(dev, region, 256, PCI_BRIDGE_RESOURCES, "vt82c586 ACPI");
 692         }
 693 }
 694 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C586_3,     quirk_vt82c586_acpi);
 695
 696 /*
 697  * VIA VT82C686 ACPI: Three IO region pointed to by (long)words at
 698  *      0x48 (256 bytes of ACPI registers)
 699  *      0x70 (128 bytes of hardware monitoring register)
 700  *      0x90 (16 bytes of SMB registers)
 701  */
 702 static void __devinit quirk_vt82c686_acpi(struct pci_dev *dev)
 703 {
 704         u16 hm;
 705         u32 smb;
 706
 707         quirk_vt82c586_acpi(dev);
 708
 709         pci_read_config_word(dev, 0x70, &hm);
 710         hm &= PCI_BASE_ADDRESS_IO_MASK;
 711         quirk_io_region(dev, hm, 128, PCI_BRIDGE_RESOURCES + 1, "vt82c686 HW-mon");
 712
 713         pci_read_config_dword(dev, 0x90, &smb);
 714         smb &= PCI_BASE_ADDRESS_IO_MASK;
 715         quirk_io_region(dev, smb, 16, PCI_BRIDGE_RESOURCES + 2, "vt82c686 SMB");
 716 }
 717 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686_4,     quirk_vt82c686_acpi);
 718
 719 /*
 720  * VIA VT8235 ISA Bridge: Two IO regions pointed to by words at
 721  *      0x88 (128 bytes of power management registers)
 722  *      0xd0 (16 bytes of SMB registers)
 723  */
 724 static void __devinit quirk_vt8235_acpi(struct pci_dev *dev)
 725 {
 726         u16 pm, smb;
 727
 728         pci_read_config_word(dev, 0x88, &pm);
 729         pm &= PCI_BASE_ADDRESS_IO_MASK;
 730         quirk_io_region(dev, pm, 128, PCI_BRIDGE_RESOURCES, "vt8235 PM");
 731
 732         pci_read_config_word(dev, 0xd0, &smb);
 733         smb &= PCI_BASE_ADDRESS_IO_MASK;
 734         quirk_io_region(dev, smb, 16, PCI_BRIDGE_RESOURCES + 1, "vt8235 SMB");
 735 }
 736 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8235, quirk_vt8235_acpi);
 737
 738 /*
 739  * TI XIO2000a PCIe-PCI Bridge erroneously reports it supports fast back-to-back:
 740  *      Disable fast back-to-back on the secondary bus segment
 741  */
 742 static void __devinit quirk_xio2000a(struct pci_dev *dev)
 743 {
 744         struct pci_dev *pdev;
 745         u16 command;
 746
 747         dev_warn(&dev->dev, "TI XIO2000a quirk detected; "
 748                 "secondary bus fast back-to-back transfers disabled\n");
 749         list_for_each_entry(pdev, &dev->subordinate->devices, bus_list) {
 750                 pci_read_config_word(pdev, PCI_COMMAND, &command);
 751                 if (command & PCI_COMMAND_FAST_BACK)
 752                         pci_write_config_word(pdev, PCI_COMMAND, command & ~PCI_COMMAND_FAST_BACK);
 753         }
 754 }
 755 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_TI, PCI_DEVICE_ID_TI_XIO2000A,
 756                         quirk_xio2000a);
 757
 758 #ifdef CONFIG_X86_IO_APIC
 759
 760 #include <asm/io_apic.h>
 761
 762 /*
 763  * VIA 686A/B: If an IO-APIC is active, we need to route all on-chip
 764  * devices to the external APIC.
 765  *
 766  * TODO: When we have device-specific interrupt routers,
 767  * this code will go away from quirks.
 768  */
 769 static void quirk_via_ioapic(struct pci_dev *dev)
 770 {
 771         u8 tmp;
 772
 773         if (nr_ioapics < 1)
 774                 tmp = 0;    /* nothing routed to external APIC */
 775         else
 776                 tmp = 0x1f; /* all known bits (4-0) routed to external APIC */
 777
 778         dev_info(&dev->dev, "%sbling VIA external APIC routing\n",
 779                tmp == 0 ? "Disa" : "Ena");
 780
 781         /* Offset 0x58: External APIC IRQ output control */
 782         pci_write_config_byte (dev, 0x58, tmp);
 783 }
 784 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C686,       quirk_via_ioapic);
 785 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_82C686,       quirk_via_ioapic);
 786
 787 /*
 788  * VIA 8237: Some BIOSs don't set the 'Bypass APIC De-Assert Message' Bit.
 789  * This leads to doubled level interrupt rates.
 790  * Set this bit to get rid of cycle wastage.
 791  * Otherwise uncritical.
 792  */
 793 static void quirk_via_vt8237_bypass_apic_deassert(struct pci_dev *dev)
 794 {
 795         u8 misc_control2;
 796 #define BYPASS_APIC_DEASSERT 8
 797
 798         pci_read_config_byte(dev, 0x5B, &misc_control2);
 799         if (!(misc_control2 & BYPASS_APIC_DEASSERT)) {
 800                 dev_info(&dev->dev, "Bypassing VIA 8237 APIC De-Assert Message\n");
 801                 pci_write_config_byte(dev, 0x5B, misc_control2|BYPASS_APIC_DEASSERT);
 802         }
 803 }
 804 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8237,         quirk_via_vt8237_bypass_apic_deassert);
 805 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_8237,         quirk_via_vt8237_bypass_apic_deassert);
 806
 807 /*
 808  * The AMD io apic can hang the box when an apic irq is masked.
 809  * We check all revs >= B0 (yet not in the pre production!) as the bug
 810  * is currently marked NoFix
 811  *
 812  * We have multiple reports of hangs with this chipset that went away with
 813  * noapic specified. For the moment we assume it's the erratum. We may be wrong
 814  * of course. However the advice is demonstrably good even if so..
 815  */
 816 static void __devinit quirk_amd_ioapic(struct pci_dev *dev)
 817 {
 818         if (dev->revision >= 0x02) {
 819                 dev_warn(&dev->dev, "I/O APIC: AMD Erratum #22 may be present. In the event of instability try\n");
 820                 dev_warn(&dev->dev, "        : booting with the \"noapic\" option\n");
 821         }
 822 }
 823 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_VIPER_7410,   quirk_amd_ioapic);
 824
 825 static void __init quirk_ioapic_rmw(struct pci_dev *dev)
 826 {
 827         if (dev->devfn == 0 && dev->bus->number == 0)
 828                 sis_apic_bug = 1;
 829 }
 830 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_ANY_ID,                     quirk_ioapic_rmw);
 831 #endif /* CONFIG_X86_IO_APIC */
 832
 833 /*
 834  * Some settings of MMRBC can lead to data corruption so block changes.
 835  * See AMD 8131 HyperTransport PCI-X Tunnel Revision Guide
 836  */
 837 static void __init quirk_amd_8131_mmrbc(struct pci_dev *dev)
 838 {
 839         if (dev->subordinate && dev->revision <= 0x12) {
 840                 dev_info(&dev->dev, "AMD8131 rev %x detected; "
 841                         "disabling PCI-X MMRBC\n", dev->revision);
 842                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MMRBC;
 843         }
 844 }
 845 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_amd_8131_mmrbc);
 846
 847 /*
 848  * FIXME: it is questionable that quirk_via_acpi
 849  * is needed.  It shows up as an ISA bridge, and does not
 850  * support the PCI_INTERRUPT_LINE register at all.  Therefore
 851  * it seems like setting the pci_dev's 'irq' to the
 852  * value of the ACPI SCI interrupt is only done for convenience.
 853  *      -jgarzik
 854  */
 855 static void __devinit quirk_via_acpi(struct pci_dev *d)
 856 {
 857         /*
 858          * VIA ACPI device: SCI IRQ line in PCI config byte 0x42
 859          */
 860         u8 irq;
 861         pci_read_config_byte(d, 0x42, &irq);
 862         irq &= 0xf;
 863         if (irq && (irq != 2))
 864                 d->irq = irq;
 865 }
 866 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C586_3,     quirk_via_acpi);
 867 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686_4,     quirk_via_acpi);
 868
 869
 870 /*
 871  *      VIA bridges which have VLink
 872  */
 873
 874 static int via_vlink_dev_lo = -1, via_vlink_dev_hi = 18;
 875
 876 static void quirk_via_bridge(struct pci_dev *dev)
 877 {
 878         /* See what bridge we have and find the device ranges */
 879         switch (dev->device) {
 880         case PCI_DEVICE_ID_VIA_82C686:
 881                 /* The VT82C686 is special, it attaches to PCI and can have
 882                    any device number. All its subdevices are functions of
 883                    that single device. */
 884                 via_vlink_dev_lo = PCI_SLOT(dev->devfn);
 885                 via_vlink_dev_hi = PCI_SLOT(dev->devfn);
 886                 break;
 887         case PCI_DEVICE_ID_VIA_8237:
 888         case PCI_DEVICE_ID_VIA_8237A:
 889                 via_vlink_dev_lo = 15;
 890                 break;
 891         case PCI_DEVICE_ID_VIA_8235:
 892                 via_vlink_dev_lo = 16;
 893                 break;
 894         case PCI_DEVICE_ID_VIA_8231:
 895         case PCI_DEVICE_ID_VIA_8233_0:
 896         case PCI_DEVICE_ID_VIA_8233A:
 897         case PCI_DEVICE_ID_VIA_8233C_0:
 898                 via_vlink_dev_lo = 17;
 899                 break;
 900         }
 901 }
 902 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686,       quirk_via_bridge);
 903 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8231,         quirk_via_bridge);
 904 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233_0,       quirk_via_bridge);
 905 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233A,        quirk_via_bridge);
 906 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233C_0,      quirk_via_bridge);
 907 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8235,         quirk_via_bridge);
 908 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237,         quirk_via_bridge);
 909 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237A,        quirk_via_bridge);
 910
 911 /**
 912  *      quirk_via_vlink         -       VIA VLink IRQ number update
 913  *      @dev: PCI device
 914  *
 915  *      If the device we are dealing with is on a PIC IRQ we need to
 916  *      ensure that the IRQ line register which usually is not relevant
 917  *      for PCI cards, is actually written so that interrupts get sent
 918  *      to the right place.
 919  *      We only do this on systems where a VIA south bridge was detected,
 920  *      and only for VIA devices on the motherboard (see quirk_via_bridge
 921  *      above).
 922  */
 923
 924 static void quirk_via_vlink(struct pci_dev *dev)
 925 {
 926         u8 irq, new_irq;
 927
 928         /* Check if we have VLink at all */
 929         if (via_vlink_dev_lo == -1)
 930                 return;
 931
 932         new_irq = dev->irq;
 933
 934         /* Don't quirk interrupts outside the legacy IRQ range */
 935         if (!new_irq || new_irq > 15)
 936                 return;
 937
 938         /* Internal device ? */
 939         if (dev->bus->number != 0 || PCI_SLOT(dev->devfn) > via_vlink_dev_hi ||
 940             PCI_SLOT(dev->devfn) < via_vlink_dev_lo)
 941                 return;
 942
 943         /* This is an internal VLink device on a PIC interrupt. The BIOS
 944            ought to have set this but may not have, so we redo it */
 945
 946         pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
 947         if (new_irq != irq) {
 948                 dev_info(&dev->dev, "VIA VLink IRQ fixup, from %d to %d\n",
 949                         irq, new_irq);
 950                 udelay(15);     /* unknown if delay really needed */
 951                 pci_write_config_byte(dev, PCI_INTERRUPT_LINE, new_irq);
 952         }
 953 }
 954 DECLARE_PCI_FIXUP_ENABLE(PCI_VENDOR_ID_VIA, PCI_ANY_ID, quirk_via_vlink);
 955
 956 /*
 957  * VIA VT82C598 has its device ID settable and many BIOSes
 958  * set it to the ID of VT82C597 for backward compatibility.
 959  * We need to switch it off to be able to recognize the real
 960  * type of the chip.
 961  */
 962 static void __devinit quirk_vt82c598_id(struct pci_dev *dev)
 963 {
 964         pci_write_config_byte(dev, 0xfc, 0);
 965         pci_read_config_word(dev, PCI_DEVICE_ID, &dev->device);
 966 }
 967 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C597_0,     quirk_vt82c598_id);
 968
 969 /*
 970  * CardBus controllers have a legacy base address that enables them
 971  * to respond as i82365 pcmcia controllers.  We don't want them to
 972  * do this even if the Linux CardBus driver is not loaded, because
 973  * the Linux i82365 driver does not (and should not) handle CardBus.
 974  */
 975 static void quirk_cardbus_legacy(struct pci_dev *dev)
 976 {
 977         if ((PCI_CLASS_BRIDGE_CARDBUS << 8) ^ dev->class)
 978                 return;
 979         pci_write_config_dword(dev, PCI_CB_LEGACY_MODE_BASE, 0);
 980 }
 981 DECLARE_PCI_FIXUP_FINAL(PCI_ANY_ID, PCI_ANY_ID, quirk_cardbus_legacy);
 982 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_ANY_ID, PCI_ANY_ID, quirk_cardbus_legacy);
 983
 984 /*
 985  * Following the PCI ordering rules is optional on the AMD762. I'm not
 986  * sure what the designers were smoking but let's not inhale...
 987  *
 988  * To be fair to AMD, it follows the spec by default, its BIOS people
 989  * who turn it off!
 990  */
 991 static void quirk_amd_ordering(struct pci_dev *dev)
 992 {
 993         u32 pcic;
 994         pci_read_config_dword(dev, 0x4C, &pcic);
 995         if ((pcic&6)!=6) {
 996                 pcic |= 6;
 997                 dev_warn(&dev->dev, "BIOS failed to enable PCI standards compliance; fixing this error\n");
 998                 pci_write_config_dword(dev, 0x4C, pcic);
 999                 pci_read_config_dword(dev, 0x84, &pcic);
1000                 pcic |= (1<<23);        /* Required in this mode */
1001                 pci_write_config_dword(dev, 0x84, pcic);
1002         }
1003 }
1004 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_FE_GATE_700C, quirk_amd_ordering);
1005 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AMD,       PCI_DEVICE_ID_AMD_FE_GATE_700C, quirk_amd_ordering);
1006
1007 /*
1008  *      DreamWorks provided workaround for Dunord I-3000 problem
1009  *
1010  *      This card decodes and responds to addresses not apparently
1011  *      assigned to it. We force a larger allocation to ensure that
1012  *      nothing gets put too close to it.
1013  */
1014 static void __devinit quirk_dunord ( struct pci_dev * dev )
1015 {
1016         struct resource *r = &dev->resource [1];
1017         r->start = 0;
1018         r->end = 0xffffff;
1019 }
1020 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_DUNORD,  PCI_DEVICE_ID_DUNORD_I3000,     quirk_dunord);
1021
1022 /*
1023  * i82380FB mobile docking controller: its PCI-to-PCI bridge
1024  * is subtractive decoding (transparent), and does indicate this
1025  * in the ProgIf. Unfortunately, the ProgIf value is wrong - 0x80
1026  * instead of 0x01.
1027  */
1028 static void __devinit quirk_transparent_bridge(struct pci_dev *dev)
1029 {
1030         dev->transparent = 1;
1031 }
1032 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82380FB,    quirk_transparent_bridge);
1033 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TOSHIBA, 0x605,  quirk_transparent_bridge);
1034
1035 /*
1036  * Common misconfiguration of the MediaGX/Geode PCI master that will
1037  * reduce PCI bandwidth from 70MB/s to 25MB/s.  See the GXM/GXLV/GX1
1038  * datasheets found at http://www.national.com/ds/GX for info on what
1039  * these bits do.  <christer@weinigel.se>
1040  */
1041 static void quirk_mediagx_master(struct pci_dev *dev)
1042 {
1043         u8 reg;
1044         pci_read_config_byte(dev, 0x41, &reg);
1045         if (reg & 2) {
1046                 reg &= ~2;
1047                 dev_info(&dev->dev, "Fixup for MediaGX/Geode Slave Disconnect Boundary (0x41=0x%02x)\n", reg);
1048                 pci_write_config_byte(dev, 0x41, reg);
1049         }
1050 }
1051 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_CYRIX,    PCI_DEVICE_ID_CYRIX_PCI_MASTER, quirk_mediagx_master);
1052 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_CYRIX,   PCI_DEVICE_ID_CYRIX_PCI_MASTER, quirk_mediagx_master);
1053
1054 /*
1055  *      Ensure C0 rev restreaming is off. This is normally done by
1056  *      the BIOS but in the odd case it is not the results are corruption
1057  *      hence the presence of a Linux check
1058  */
1059 static void quirk_disable_pxb(struct pci_dev *pdev)
1060 {
1061         u16 config;
1062
1063         if (pdev->revision != 0x04)             /* Only C0 requires this */
1064                 return;
1065         pci_read_config_word(pdev, 0x40, &config);
1066         if (config & (1<<6)) {
1067                 config &= ~(1<<6);
1068                 pci_write_config_word(pdev, 0x40, config);
1069                 dev_info(&pdev->dev, "C0 revision 450NX. Disabling PCI restreaming\n");
1070         }
1071 }
1072 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82454NX,    quirk_disable_pxb);
1073 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82454NX,    quirk_disable_pxb);
1074
1075 static void __devinit quirk_amd_ide_mode(struct pci_dev *pdev)
1076 {
1077         /* set SBX00/Hudson-2 SATA in IDE mode to AHCI mode */
1078         u8 tmp;
1079
1080         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &tmp);
1081         if (tmp == 0x01) {
1082                 pci_read_config_byte(pdev, 0x40, &tmp);
1083                 pci_write_config_byte(pdev, 0x40, tmp|1);
1084                 pci_write_config_byte(pdev, 0x9, 1);
1085                 pci_write_config_byte(pdev, 0xa, 6);
1086                 pci_write_config_byte(pdev, 0x40, tmp);
1087
1088                 pdev->class = PCI_CLASS_STORAGE_SATA_AHCI;
1089                 dev_info(&pdev->dev, "set SATA to AHCI mode\n");
1090         }
1091 }
1092 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP600_SATA, quirk_amd_ide_mode);
1093 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP600_SATA, quirk_amd_ide_mode);
1094 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP700_SATA, quirk_amd_ide_mode);
1095 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP700_SATA, quirk_amd_ide_mode);
1096 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_HUDSON2_SATA_IDE, quirk_amd_ide_mode);
1097 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_HUDSON2_SATA_IDE, quirk_amd_ide_mode);
1098
1099 /*
1100  *      Serverworks CSB5 IDE does not fully support native mode
1101  */
1102 static void __devinit quirk_svwks_csb5ide(struct pci_dev *pdev)
1103 {
1104         u8 prog;
1105         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
1106         if (prog & 5) {
1107                 prog &= ~5;
1108                 pdev->class &= ~5;
1109                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
1110                 /* PCI layer will sort out resources */
1111         }
1112 }
1113 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_CSB5IDE, quirk_svwks_csb5ide);
1114
1115 /*
1116  *      Intel 82801CAM ICH3-M datasheet says IDE modes must be the same
1117  */
1118 static void __init quirk_ide_samemode(struct pci_dev *pdev)
1119 {
1120         u8 prog;
1121
1122         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
1123
1124         if (((prog & 1) && !(prog & 4)) || ((prog & 4) && !(prog & 1))) {
1125                 dev_info(&pdev->dev, "IDE mode mismatch; forcing legacy mode\n");
1126                 prog &= ~5;
1127                 pdev->class &= ~5;
1128                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
1129         }
1130 }
1131 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82801CA_10, quirk_ide_samemode);
1132
1133 /*
1134  * Some ATA devices break if put into D3
1135  */
1136
1137 static void __devinit quirk_no_ata_d3(struct pci_dev *pdev)
1138 {
1139         /* Quirk the legacy ATA devices only. The AHCI ones are ok */
1140         if ((pdev->class >> 8) == PCI_CLASS_STORAGE_IDE)
1141                 pdev->dev_flags |= PCI_DEV_FLAGS_NO_D3;
1142 }
1143 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, PCI_ANY_ID, quirk_no_ata_d3);
1144 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_ATI, PCI_ANY_ID, quirk_no_ata_d3);
1145 /* ALi loses some register settings that we cannot then restore */
1146 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_AL, PCI_ANY_ID, quirk_no_ata_d3);
1147 /* VIA comes back fine but we need to keep it alive or ACPI GTM failures
1148    occur when mode detecting */
1149 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_VIA, PCI_ANY_ID, quirk_no_ata_d3);
1150
1151 /* This was originally an Alpha specific thing, but it really fits here.
1152  * The i82375 PCI/EISA bridge appears as non-classified. Fix that.
1153  */
1154 static void __init quirk_eisa_bridge(struct pci_dev *dev)
1155 {
1156         dev->class = PCI_CLASS_BRIDGE_EISA << 8;
1157 }
1158 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82375,      quirk_eisa_bridge);
1159
1160
1161 /*
1162  * On ASUS P4B boards, the SMBus PCI Device within the ICH2/4 southbridge
1163  * is not activated. The myth is that Asus said that they do not want the
1164  * users to be irritated by just another PCI Device in the Win98 device
1165  * manager. (see the file prog/hotplug/README.p4b in the lm_sensors
1166  * package 2.7.0 for details)
1167  *
1168  * The SMBus PCI Device can be activated by setting a bit in the ICH LPC
1169  * bridge. Unfortunately, this device has no subvendor/subdevice ID. So it
1170  * becomes necessary to do this tweak in two steps -- the chosen trigger
1171  * is either the Host bridge (preferred) or on-board VGA controller.
1172  *
1173  * Note that we used to unhide the SMBus that way on Toshiba laptops
1174  * (Satellite A40 and Tecra M2) but then found that the thermal management
1175  * was done by SMM code, which could cause unsynchronized concurrent
1176  * accesses to the SMBus registers, with potentially bad effects. Thus you
1177  * should be very careful when adding new entries: if SMM is accessing the
1178  * Intel SMBus, this is a very good reason to leave it hidden.
1179  *
1180  * Likewise, many recent laptops use ACPI for thermal management. If the
1181  * ACPI DSDT code accesses the SMBus, then Linux should not access it
1182  * natively, and keeping the SMBus hidden is the right thing to do. If you
1183  * are about to add an entry in the table below, please first disassemble
1184  * the DSDT and double-check that there is no code accessing the SMBus.
1185  */
1186 static int asus_hides_smbus;
1187
1188 static void __init asus_hides_smbus_hostbridge(struct pci_dev *dev)
1189 {
1190         if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_ASUSTEK)) {
1191                 if (dev->device == PCI_DEVICE_ID_INTEL_82845_HB)
1192                         switch(dev->subsystem_device) {
1193                         case 0x8025: /* P4B-LX */
1194                         case 0x8070: /* P4B */
1195                         case 0x8088: /* P4B533 */
1196                         case 0x1626: /* L3C notebook */
1197                                 asus_hides_smbus = 1;
1198                         }
1199                 else if (dev->device == PCI_DEVICE_ID_INTEL_82845G_HB)
1200                         switch(dev->subsystem_device) {
1201                         case 0x80b1: /* P4GE-V */
1202                         case 0x80b2: /* P4PE */
1203                         case 0x8093: /* P4B533-V */
1204                                 asus_hides_smbus = 1;
1205                         }
1206                 else if (dev->device == PCI_DEVICE_ID_INTEL_82850_HB)
1207                         switch(dev->subsystem_device) {
1208                         case 0x8030: /* P4T533 */
1209                                 asus_hides_smbus = 1;
1210                         }
1211                 else if (dev->device == PCI_DEVICE_ID_INTEL_7205_0)
1212                         switch (dev->subsystem_device) {
1213                         case 0x8070: /* P4G8X Deluxe */
1214                                 asus_hides_smbus = 1;
1215                         }
1216                 else if (dev->device == PCI_DEVICE_ID_INTEL_E7501_MCH)
1217                         switch (dev->subsystem_device) {
1218                         case 0x80c9: /* PU-DLS */
1219                                 asus_hides_smbus = 1;
1220                         }
1221                 else if (dev->device == PCI_DEVICE_ID_INTEL_82855GM_HB)
1222                         switch (dev->subsystem_device) {
1223                         case 0x1751: /* M2N notebook */
1224                         case 0x1821: /* M5N notebook */
1225                         case 0x1897: /* A6L notebook */
1226                                 asus_hides_smbus = 1;
1227                         }
1228                 else if (dev->device == PCI_DEVICE_ID_INTEL_82855PM_HB)
1229                         switch (dev->subsystem_device) {
1230                         case 0x184b: /* W1N notebook */
1231                         case 0x186a: /* M6Ne notebook */
1232                                 asus_hides_smbus = 1;
1233                         }
1234                 else if (dev->device == PCI_DEVICE_ID_INTEL_82865_HB)
1235                         switch (dev->subsystem_device) {
1236                         case 0x80f2: /* P4P800-X */
1237                                 asus_hides_smbus = 1;
1238                         }
1239                 else if (dev->device == PCI_DEVICE_ID_INTEL_82915GM_HB)
1240                         switch (dev->subsystem_device) {
1241                         case 0x1882: /* M6V notebook */
1242                         case 0x1977: /* A6VA notebook */
1243                                 asus_hides_smbus = 1;
1244                         }
1245         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_HP)) {
1246                 if (dev->device ==  PCI_DEVICE_ID_INTEL_82855PM_HB)
1247                         switch(dev->subsystem_device) {
1248                         case 0x088C: /* HP Compaq nc8000 */
1249                         case 0x0890: /* HP Compaq nc6000 */
1250                                 asus_hides_smbus = 1;
1251                         }
1252                 else if (dev->device == PCI_DEVICE_ID_INTEL_82865_HB)
1253                         switch (dev->subsystem_device) {
1254                         case 0x12bc: /* HP D330L */
1255                         case 0x12bd: /* HP D530 */
1256                         case 0x006a: /* HP Compaq nx9500 */
1257                                 asus_hides_smbus = 1;
1258                         }
1259                 else if (dev->device == PCI_DEVICE_ID_INTEL_82875_HB)
1260                         switch (dev->subsystem_device) {
1261                         case 0x12bf: /* HP xw4100 */
1262                                 asus_hides_smbus = 1;
1263                         }
1264        } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_SAMSUNG)) {
1265                if (dev->device ==  PCI_DEVICE_ID_INTEL_82855PM_HB)
1266                        switch(dev->subsystem_device) {
1267                        case 0xC00C: /* Samsung P35 notebook */
1268                                asus_hides_smbus = 1;
1269                        }
1270         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_COMPAQ)) {
1271                 if (dev->device == PCI_DEVICE_ID_INTEL_82855PM_HB)
1272                         switch(dev->subsystem_device) {
1273                         case 0x0058: /* Compaq Evo N620c */
1274                                 asus_hides_smbus = 1;
1275                         }
1276                 else if (dev->device == PCI_DEVICE_ID_INTEL_82810_IG3)
1277                         switch(dev->subsystem_device) {
1278                         case 0xB16C: /* Compaq Deskpro EP 401963-001 (PCA# 010174) */
1279                                 /* Motherboard doesn't have Host bridge
1280                                  * subvendor/subdevice IDs, therefore checking
1281                                  * its on-board VGA controller */
1282                                 asus_hides_smbus = 1;
1283                         }
1284                 else if (dev->device == PCI_DEVICE_ID_INTEL_82801DB_2)
1285                         switch(dev->subsystem_device) {
1286                         case 0x00b8: /* Compaq Evo D510 CMT */
1287                         case 0x00b9: /* Compaq Evo D510 SFF */
1288                         case 0x00ba: /* Compaq Evo D510 USDT */
1289                                 /* Motherboard doesn't have Host bridge
1290                                  * subvendor/subdevice IDs and on-board VGA
1291                                  * controller is disabled if an AGP card is
1292                                  * inserted, therefore checking USB UHCI
1293                                  * Controller #1 */
1294                                 asus_hides_smbus = 1;
1295                         }
1296                 else if (dev->device == PCI_DEVICE_ID_INTEL_82815_CGC)
1297                         switch (dev->subsystem_device) {
1298                         case 0x001A: /* Compaq Deskpro EN SSF P667 815E */
1299                                 /* Motherboard doesn't have host bridge
1300                                  * subvendor/subdevice IDs, therefore checking
1301                                  * its on-board VGA controller */
1302                                 asus_hides_smbus = 1;
1303                         }
1304         }
1305 }
1306 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845_HB,   asus_hides_smbus_hostbridge);
1307 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845G_HB,  asus_hides_smbus_hostbridge);
1308 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82850_HB,   asus_hides_smbus_hostbridge);
1309 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82865_HB,   asus_hides_smbus_hostbridge);
1310 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82875_HB,   asus_hides_smbus_hostbridge);
1311 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_7205_0,     asus_hides_smbus_hostbridge);
1312 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_E7501_MCH,  asus_hides_smbus_hostbridge);
1313 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82855PM_HB, asus_hides_smbus_hostbridge);
1314 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82855GM_HB, asus_hides_smbus_hostbridge);
1315 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82915GM_HB, asus_hides_smbus_hostbridge);
1316
1317 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82810_IG3,  asus_hides_smbus_hostbridge);
1318 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_2,  asus_hides_smbus_hostbridge);
1319 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82815_CGC,  asus_hides_smbus_hostbridge);
1320
1321 static void asus_hides_smbus_lpc(struct pci_dev *dev)
1322 {
1323         u16 val;
1324
1325         if (likely(!asus_hides_smbus))
1326                 return;
1327
1328         pci_read_config_word(dev, 0xF2, &val);
1329         if (val & 0x8) {
1330                 pci_write_config_word(dev, 0xF2, val & (~0x8));
1331                 pci_read_config_word(dev, 0xF2, &val);
1332                 if (val & 0x8)
1333                         dev_info(&dev->dev, "i801 SMBus device continues to play 'hide and seek'! 0x%x\n", val);
1334                 else
1335                         dev_info(&dev->dev, "Enabled i801 SMBus device\n");
1336         }
1337 }
1338 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801AA_0,  asus_hides_smbus_lpc);
1339 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_0,  asus_hides_smbus_lpc);
1340 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801BA_0,  asus_hides_smbus_lpc);
1341 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_0,  asus_hides_smbus_lpc);
1342 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_12, asus_hides_smbus_lpc);
1343 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_12, asus_hides_smbus_lpc);
1344 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801EB_0,  asus_hides_smbus_lpc);
1345 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801AA_0,  asus_hides_smbus_lpc);
1346 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801DB_0,  asus_hides_smbus_lpc);
1347 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801BA_0,  asus_hides_smbus_lpc);
1348 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801CA_0,  asus_hides_smbus_lpc);
1349 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801CA_12, asus_hides_smbus_lpc);
1350 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801DB_12, asus_hides_smbus_lpc);
1351 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801EB_0,  asus_hides_smbus_lpc);
1352
1353 /* It appears we just have one such device. If not, we have a warning */
1354 static void __iomem *asus_rcba_base;
1355 static void asus_hides_smbus_lpc_ich6_suspend(struct pci_dev *dev)
1356 {
1357         u32 rcba;
1358
1359         if (likely(!asus_hides_smbus))
1360                 return;
1361         WARN_ON(asus_rcba_base);
1362
1363         pci_read_config_dword(dev, 0xF0, &rcba);
1364         /* use bits 31:14, 16 kB aligned */
1365         asus_rcba_base = ioremap_nocache(rcba & 0xFFFFC000, 0x4000);
1366         if (asus_rcba_base == NULL)
1367                 return;
1368 }
1369
1370 static void asus_hides_smbus_lpc_ich6_resume_early(struct pci_dev *dev)
1371 {
1372         u32 val;
1373
1374         if (likely(!asus_hides_smbus || !asus_rcba_base))
1375                 return;
1376         /* read the Function Disable register, dword mode only */
1377         val = readl(asus_rcba_base + 0x3418);
1378         writel(val & 0xFFFFFFF7, asus_rcba_base + 0x3418); /* enable the SMBus device */
1379 }
1380
1381 static void asus_hides_smbus_lpc_ich6_resume(struct pci_dev *dev)
1382 {
1383         if (likely(!asus_hides_smbus || !asus_rcba_base))
1384                 return;
1385         iounmap(asus_rcba_base);
1386         asus_rcba_base = NULL;
1387         dev_info(&dev->dev, "Enabled ICH6/i801 SMBus device\n");
1388 }
1389
1390 static void asus_hides_smbus_lpc_ich6(struct pci_dev *dev)
1391 {
1392         asus_hides_smbus_lpc_ich6_suspend(dev);
1393         asus_hides_smbus_lpc_ich6_resume_early(dev);
1394         asus_hides_smbus_lpc_ich6_resume(dev);
1395 }
1396 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6);
1397 DECLARE_PCI_FIXUP_SUSPEND(PCI_VENDOR_ID_INTEL,  PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_suspend);
1398 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_resume);
1399 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_resume_early);
1400
1401 /*
1402  * SiS 96x south bridge: BIOS typically hides SMBus device...
1403  */
1404 static void quirk_sis_96x_smbus(struct pci_dev *dev)
1405 {
1406         u8 val = 0;
1407         pci_read_config_byte(dev, 0x77, &val);
1408         if (val & 0x10) {
1409                 dev_info(&dev->dev, "Enabling SiS 96x SMBus\n");
1410                 pci_write_config_byte(dev, 0x77, val & ~0x10);
1411         }
1412 }
1413 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_961,           quirk_sis_96x_smbus);
1414 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_962,           quirk_sis_96x_smbus);
1415 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_963,           quirk_sis_96x_smbus);
1416 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_LPC,           quirk_sis_96x_smbus);
1417 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_961,           quirk_sis_96x_smbus);
1418 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_962,           quirk_sis_96x_smbus);
1419 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_963,           quirk_sis_96x_smbus);
1420 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_LPC,           quirk_sis_96x_smbus);
1421
1422 /*
1423  * ... This is further complicated by the fact that some SiS96x south
1424  * bridges pretend to be 85C503/5513 instead.  In that case see if we
1425  * spotted a compatible north bridge to make sure.
1426  * (pci_find_device doesn't work yet)
1427  *
1428  * We can also enable the sis96x bit in the discovery register..
1429  */
1430 #define SIS_DETECT_REGISTER 0x40
1431
1432 static void quirk_sis_503(struct pci_dev *dev)
1433 {
1434         u8 reg;
1435         u16 devid;
1436
1437         pci_read_config_byte(dev, SIS_DETECT_REGISTER, &reg);
1438         pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg | (1 << 6));
1439         pci_read_config_word(dev, PCI_DEVICE_ID, &devid);
1440         if (((devid & 0xfff0) != 0x0960) && (devid != 0x0018)) {
1441                 pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg);
1442                 return;
1443         }
1444
1445         /*
1446          * Ok, it now shows up as a 96x.. run the 96x quirk by
1447          * hand in case it has already been processed.
1448          * (depends on link order, which is apparently not guaranteed)
1449          */
1450         dev->device = devid;
1451         quirk_sis_96x_smbus(dev);
1452 }
1453 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_503,           quirk_sis_503);
1454 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_503,           quirk_sis_503);
1455
1456
1457 /*
1458  * On ASUS A8V and A8V Deluxe boards, the onboard AC97 audio controller
1459  * and MC97 modem controller are disabled when a second PCI soundcard is
1460  * present. This patch, tweaking the VT8237 ISA bridge, enables them.
1461  * -- bjd
1462  */
1463 static void asus_hides_ac97_lpc(struct pci_dev *dev)
1464 {
1465         u8 val;
1466         int asus_hides_ac97 = 0;
1467
1468         if (likely(dev->subsystem_vendor == PCI_VENDOR_ID_ASUSTEK)) {
1469                 if (dev->device == PCI_DEVICE_ID_VIA_8237)
1470                         asus_hides_ac97 = 1;
1471         }
1472
1473         if (!asus_hides_ac97)
1474                 return;
1475
1476         pci_read_config_byte(dev, 0x50, &val);
1477         if (val & 0xc0) {
1478                 pci_write_config_byte(dev, 0x50, val & (~0xc0));
1479                 pci_read_config_byte(dev, 0x50, &val);
1480                 if (val & 0xc0)
1481                         dev_info(&dev->dev, "Onboard AC97/MC97 devices continue to play 'hide and seek'! 0x%x\n", val);
1482                 else
1483                         dev_info(&dev->dev, "Enabled onboard AC97/MC97 devices\n");
1484         }
1485 }
1486 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237, asus_hides_ac97_lpc);
1487 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_8237, asus_hides_ac97_lpc);
1488
1489 #if defined(CONFIG_ATA) || defined(CONFIG_ATA_MODULE)
1490
1491 /*
1492  *      If we are using libata we can drive this chip properly but must
1493  *      do this early on to make the additional device appear during
1494  *      the PCI scanning.
1495  */
1496 static void quirk_jmicron_ata(struct pci_dev *pdev)
1497 {
1498         u32 conf1, conf5, class;
1499         u8 hdr;
1500
1501         /* Only poke fn 0 */
1502         if (PCI_FUNC(pdev->devfn))
1503                 return;
1504
1505         pci_read_config_dword(pdev, 0x40, &conf1);
1506         pci_read_config_dword(pdev, 0x80, &conf5);
1507
1508         conf1 &= ~0x00CFF302; /* Clear bit 1, 8, 9, 12-19, 22, 23 */
1509         conf5 &= ~(1 << 24);  /* Clear bit 24 */
1510
1511         switch (pdev->device) {
1512         case PCI_DEVICE_ID_JMICRON_JMB360: /* SATA single port */
1513         case PCI_DEVICE_ID_JMICRON_JMB362: /* SATA dual ports */
1514                 /* The controller should be in single function ahci mode */
1515                 conf1 |= 0x0002A100; /* Set 8, 13, 15, 17 */
1516                 break;
1517
1518         case PCI_DEVICE_ID_JMICRON_JMB365:
1519         case PCI_DEVICE_ID_JMICRON_JMB366:
1520                 /* Redirect IDE second PATA port to the right spot */
1521                 conf5 |= (1 << 24);
1522                 /* Fall through */
1523         case PCI_DEVICE_ID_JMICRON_JMB361:
1524         case PCI_DEVICE_ID_JMICRON_JMB363:
1525                 /* Enable dual function mode, AHCI on fn 0, IDE fn1 */
1526                 /* Set the class codes correctly and then direct IDE 0 */
1527                 conf1 |= 0x00C2A1B3; /* Set 0, 1, 4, 5, 7, 8, 13, 15, 17, 22, 23 */
1528                 break;
1529
1530         case PCI_DEVICE_ID_JMICRON_JMB368:
1531                 /* The controller should be in single function IDE mode */
1532                 conf1 |= 0x00C00000; /* Set 22, 23 */
1533                 break;
1534         }
1535
1536         pci_write_config_dword(pdev, 0x40, conf1);
1537         pci_write_config_dword(pdev, 0x80, conf5);
1538
1539         /* Update pdev accordingly */
1540         pci_read_config_byte(pdev, PCI_HEADER_TYPE, &hdr);
1541         pdev->hdr_type = hdr & 0x7f;
1542         pdev->multifunction = !!(hdr & 0x80);
1543
1544         pci_read_config_dword(pdev, PCI_CLASS_REVISION, &class);
1545         pdev->class = class >> 8;
1546 }
1547 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB360, quirk_jmicron_ata);
1548 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB361, quirk_jmicron_ata);
1549 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB362, quirk_jmicron_ata);
1550 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB363, quirk_jmicron_ata);
1551 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB365, quirk_jmicron_ata);
1552 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB366, quirk_jmicron_ata);
1553 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB368, quirk_jmicron_ata);
1554 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB360, quirk_jmicron_ata);
1555 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB361, quirk_jmicron_ata);
1556 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB362, quirk_jmicron_ata);
1557 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB363, quirk_jmicron_ata);
1558 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB365, quirk_jmicron_ata);
1559 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB366, quirk_jmicron_ata);
1560 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB368, quirk_jmicron_ata);
1561
1562 #endif
1563
1564 #ifdef CONFIG_X86_IO_APIC
1565 static void __init quirk_alder_ioapic(struct pci_dev *pdev)
1566 {
1567         int i;
1568
1569         if ((pdev->class >> 8) != 0xff00)
1570                 return;
1571
1572         /* the first BAR is the location of the IO APIC...we must
1573          * not touch this (and it's already covered by the fixmap), so
1574          * forcibly insert it into the resource tree */
1575         if (pci_resource_start(pdev, 0) && pci_resource_len(pdev, 0))
1576                 insert_resource(&iomem_resource, &pdev->resource[0]);
1577
1578         /* The next five BARs all seem to be rubbish, so just clean
1579          * them out */
1580         for (i=1; i < 6; i++) {
1581                 memset(&pdev->resource[i], 0, sizeof(pdev->resource[i]));
1582         }
1583
1584 }
1585 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_EESSC,      quirk_alder_ioapic);
1586 #endif
1587
1588 static void __devinit quirk_pcie_mch(struct pci_dev *pdev)
1589 {
1590         pci_msi_off(pdev);
1591         pdev->no_msi = 1;
1592 }
1593 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7520_MCH,  quirk_pcie_mch);
1594 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7320_MCH,  quirk_pcie_mch);
1595 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7525_MCH,  quirk_pcie_mch);
1596
1597
1598 /*
1599  * It's possible for the MSI to get corrupted if shpc and acpi
1600  * are used together on certain PXH-based systems.
1601  */
1602 static void __devinit quirk_pcie_pxh(struct pci_dev *dev)
1603 {
1604         pci_msi_off(dev);
1605         dev->no_msi = 1;
1606         dev_warn(&dev->dev, "PXH quirk detected; SHPC device MSI disabled\n");
1607 }
1608 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHD_0,     quirk_pcie_pxh);
1609 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHD_1,     quirk_pcie_pxh);
1610 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_0,      quirk_pcie_pxh);
1611 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_1,      quirk_pcie_pxh);
1612 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHV,       quirk_pcie_pxh);
1613
1614 /*
1615  * Some Intel PCI Express chipsets have trouble with downstream
1616  * device power management.
1617  */
1618 static void quirk_intel_pcie_pm(struct pci_dev * dev)
1619 {
1620         pci_pm_d3_delay = 120;
1621         dev->no_d1d2 = 1;
1622 }
1623
1624 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e2, quirk_intel_pcie_pm);
1625 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e3, quirk_intel_pcie_pm);
1626 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e4, quirk_intel_pcie_pm);
1627 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e5, quirk_intel_pcie_pm);
1628 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e6, quirk_intel_pcie_pm);
1629 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e7, quirk_intel_pcie_pm);
1630 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f7, quirk_intel_pcie_pm);
1631 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f8, quirk_intel_pcie_pm);
1632 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f9, quirk_intel_pcie_pm);
1633 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25fa, quirk_intel_pcie_pm);
1634 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2601, quirk_intel_pcie_pm);
1635 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2602, quirk_intel_pcie_pm);
1636 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2603, quirk_intel_pcie_pm);
1637 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2604, quirk_intel_pcie_pm);
1638 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2605, quirk_intel_pcie_pm);
1639 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2606, quirk_intel_pcie_pm);
1640 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2607, quirk_intel_pcie_pm);
1641 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2608, quirk_intel_pcie_pm);
1642 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2609, quirk_intel_pcie_pm);
1643 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x260a, quirk_intel_pcie_pm);
1644 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x260b, quirk_intel_pcie_pm);
1645
1646 #ifdef CONFIG_X86_IO_APIC
1647 /*
1648  * Boot interrupts on some chipsets cannot be turned off. For these chipsets,
1649  * remap the original interrupt in the linux kernel to the boot interrupt, so
1650  * that a PCI device's interrupt handler is installed on the boot interrupt
1651  * line instead.
1652  */
1653 static void quirk_reroute_to_boot_interrupts_intel(struct pci_dev *dev)
1654 {
1655         if (noioapicquirk || noioapicreroute)
1656                 return;
1657
1658         dev->irq_reroute_variant = INTEL_IRQ_REROUTE_VARIANT;
1659         dev_info(&dev->dev, "rerouting interrupts for [%04x:%04x]\n",
1660                  dev->vendor, dev->device);
1661 }
1662 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80333_0,    quirk_reroute_to_boot_interrupts_intel);
1663 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80333_1,    quirk_reroute_to_boot_interrupts_intel);
1664 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_ESB2_0,     quirk_reroute_to_boot_interrupts_intel);
1665 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_0,      quirk_reroute_to_boot_interrupts_intel);
1666 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_1,      quirk_reroute_to_boot_interrupts_intel);
1667 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHV,       quirk_reroute_to_boot_interrupts_intel);
1668 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80332_0,    quirk_reroute_to_boot_interrupts_intel);
1669 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_80332_1,    quirk_reroute_to_boot_interrupts_intel);
1670 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80333_0,    quirk_reroute_to_boot_interrupts_intel);
1671 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80333_1,    quirk_reroute_to_boot_interrupts_intel);
1672 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB2_0,     quirk_reroute_to_boot_interrupts_intel);
1673 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXH_0,      quirk_reroute_to_boot_interrupts_intel);
1674 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXH_1,      quirk_reroute_to_boot_interrupts_intel);
1675 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_PXHV,       quirk_reroute_to_boot_interrupts_intel);
1676 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80332_0,    quirk_reroute_to_boot_interrupts_intel);
1677 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_80332_1,    quirk_reroute_to_boot_interrupts_intel);
1678
1679 /*
1680  * On some chipsets we can disable the generation of legacy INTx boot
1681  * interrupts.
1682  */
1683
1684 /*
1685  * IO-APIC1 on 6300ESB generates boot interrupts, see intel order no
1686  * 300641-004US, section 5.7.3.
1687  */
1688 #define INTEL_6300_IOAPIC_ABAR          0x40
1689 #define INTEL_6300_DISABLE_BOOT_IRQ     (1<<14)
1690
1691 static void quirk_disable_intel_boot_interrupt(struct pci_dev *dev)
1692 {
1693         u16 pci_config_word;
1694
1695         if (noioapicquirk)
1696                 return;
1697
1698         pci_read_config_word(dev, INTEL_6300_IOAPIC_ABAR, &pci_config_word);
1699         pci_config_word |= INTEL_6300_DISABLE_BOOT_IRQ;
1700         pci_write_config_word(dev, INTEL_6300_IOAPIC_ABAR, pci_config_word);
1701
1702         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1703                  dev->vendor, dev->device);
1704 }
1705 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB_10,      quirk_disable_intel_boot_interrupt);
1706 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ESB_10,     quirk_disable_intel_boot_interrupt);
1707
1708 /*
1709  * disable boot interrupts on HT-1000
1710  */
1711 #define BC_HT1000_FEATURE_REG           0x64
1712 #define BC_HT1000_PIC_REGS_ENABLE       (1<<0)
1713 #define BC_HT1000_MAP_IDX               0xC00
1714 #define BC_HT1000_MAP_DATA              0xC01
1715
1716 static void quirk_disable_broadcom_boot_interrupt(struct pci_dev *dev)
1717 {
1718         u32 pci_config_dword;
1719         u8 irq;
1720
1721         if (noioapicquirk)
1722                 return;
1723
1724         pci_read_config_dword(dev, BC_HT1000_FEATURE_REG, &pci_config_dword);
1725         pci_write_config_dword(dev, BC_HT1000_FEATURE_REG, pci_config_dword |
1726                         BC_HT1000_PIC_REGS_ENABLE);
1727
1728         for (irq = 0x10; irq < 0x10 + 32; irq++) {
1729                 outb(irq, BC_HT1000_MAP_IDX);
1730                 outb(0x00, BC_HT1000_MAP_DATA);
1731         }
1732
1733         pci_write_config_dword(dev, BC_HT1000_FEATURE_REG, pci_config_dword);
1734
1735         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1736                  dev->vendor, dev->device);
1737 }
1738 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS,   PCI_DEVICE_ID_SERVERWORKS_HT1000SB,        quirk_disable_broadcom_boot_interrupt);
1739 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_SERVERWORKS,   PCI_DEVICE_ID_SERVERWORKS_HT1000SB,       quirk_disable_broadcom_boot_interrupt);
1740
1741 /*
1742  * disable boot interrupts on AMD and ATI chipsets
1743  */
1744 /*
1745  * NOIOAMODE needs to be disabled to disable "boot interrupts". For AMD 8131
1746  * rev. A0 and B0, NOIOAMODE needs to be disabled anyway to fix IO-APIC mode
1747  * (due to an erratum).
1748  */
1749 #define AMD_813X_MISC                   0x40
1750 #define AMD_813X_NOIOAMODE              (1<<0)
1751 #define AMD_813X_REV_B2                 0x13
1752
1753 static void quirk_disable_amd_813x_boot_interrupt(struct pci_dev *dev)
1754 {
1755         u32 pci_config_dword;
1756
1757         if (noioapicquirk)
1758                 return;
1759         if (dev->revision == AMD_813X_REV_B2)
1760                 return;
1761
1762         pci_read_config_dword(dev, AMD_813X_MISC, &pci_config_dword);
1763         pci_config_dword &= ~AMD_813X_NOIOAMODE;
1764         pci_write_config_dword(dev, AMD_813X_MISC, pci_config_dword);
1765
1766         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1767                  dev->vendor, dev->device);
1768 }
1769 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8131_BRIDGE,     quirk_disable_amd_813x_boot_interrupt);
1770 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8132_BRIDGE,    quirk_disable_amd_813x_boot_interrupt);
1771
1772 #define AMD_8111_PCI_IRQ_ROUTING        0x56
1773
1774 static void quirk_disable_amd_8111_boot_interrupt(struct pci_dev *dev)
1775 {
1776         u16 pci_config_word;
1777
1778         if (noioapicquirk)
1779                 return;
1780
1781         pci_read_config_word(dev, AMD_8111_PCI_IRQ_ROUTING, &pci_config_word);
1782         if (!pci_config_word) {
1783                 dev_info(&dev->dev, "boot interrupts on device [%04x:%04x] "
1784                          "already disabled\n", dev->vendor, dev->device);
1785                 return;
1786         }
1787         pci_write_config_word(dev, AMD_8111_PCI_IRQ_ROUTING, 0);
1788         dev_info(&dev->dev, "disabled boot interrupts on device [%04x:%04x]\n",
1789                  dev->vendor, dev->device);
1790 }
1791 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8111_SMBUS,      quirk_disable_amd_8111_boot_interrupt);
1792 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,   PCI_DEVICE_ID_AMD_8111_SMBUS,     quirk_disable_amd_8111_boot_interrupt);
1793 #endif /* CONFIG_X86_IO_APIC */
1794
1795 /*
1796  * Toshiba TC86C001 IDE controller reports the standard 8-byte BAR0 size
1797  * but the PIO transfers won't work if BAR0 falls at the odd 8 bytes.
1798  * Re-allocate the region if needed...
1799  */
1800 static void __init quirk_tc86c001_ide(struct pci_dev *dev)
1801 {
1802         struct resource *r = &dev->resource[0];
1803
1804         if (r->start & 0x8) {
1805                 r->start = 0;
1806                 r->end = 0xf;
1807         }
1808 }
1809 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TOSHIBA_2,
1810                          PCI_DEVICE_ID_TOSHIBA_TC86C001_IDE,
1811                          quirk_tc86c001_ide);
1812
1813 static void __devinit quirk_netmos(struct pci_dev *dev)
1814 {
1815         unsigned int num_parallel = (dev->subsystem_device & 0xf0) >> 4;
1816         unsigned int num_serial = dev->subsystem_device & 0xf;
1817
1818         /*
1819          * These Netmos parts are multiport serial devices with optional
1820          * parallel ports.  Even when parallel ports are present, they
1821          * are identified as class SERIAL, which means the serial driver
1822          * will claim them.  To prevent this, mark them as class OTHER.
1823          * These combo devices should be claimed by parport_serial.
1824          *
1825          * The subdevice ID is of the form 0x00PS, where <P> is the number
1826          * of parallel ports and <S> is the number of serial ports.
1827          */
1828         switch (dev->device) {
1829         case PCI_DEVICE_ID_NETMOS_9835:
1830                 /* Well, this rule doesn't hold for the following 9835 device */
1831                 if (dev->subsystem_vendor == PCI_VENDOR_ID_IBM &&
1832                                 dev->subsystem_device == 0x0299)
1833                         return;
1834         case PCI_DEVICE_ID_NETMOS_9735:
1835         case PCI_DEVICE_ID_NETMOS_9745:
1836         case PCI_DEVICE_ID_NETMOS_9845:
1837         case PCI_DEVICE_ID_NETMOS_9855:
1838                 if ((dev->class >> 8) == PCI_CLASS_COMMUNICATION_SERIAL &&
1839                     num_parallel) {
1840                         dev_info(&dev->dev, "Netmos %04x (%u parallel, "
1841                                 "%u serial); changing class SERIAL to OTHER "
1842                                 "(use parport_serial)\n",
1843                                 dev->device, num_parallel, num_serial);
1844                         dev->class = (PCI_CLASS_COMMUNICATION_OTHER << 8) |
1845                             (dev->class & 0xff);
1846                 }
1847         }
1848 }
1849 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NETMOS, PCI_ANY_ID, quirk_netmos);
1850
1851 static void __devinit quirk_e100_interrupt(struct pci_dev *dev)
1852 {
1853         u16 command, pmcsr;
1854         u8 __iomem *csr;
1855         u8 cmd_hi;
1856         int pm;
1857
1858         switch (dev->device) {
1859         /* PCI IDs taken from drivers/net/e100.c */
1860         case 0x1029:
1861         case 0x1030 ... 0x1034:
1862         case 0x1038 ... 0x103E:
1863         case 0x1050 ... 0x1057:
1864         case 0x1059:
1865         case 0x1064 ... 0x106B:
1866         case 0x1091 ... 0x1095:
1867         case 0x1209:
1868         case 0x1229:
1869         case 0x2449:
1870         case 0x2459:
1871         case 0x245D:
1872         case 0x27DC:
1873                 break;
1874         default:
1875                 return;
1876         }
1877
1878         /*
1879          * Some firmware hands off the e100 with interrupts enabled,
1880          * which can cause a flood of interrupts if packets are
1881          * received before the driver attaches to the device.  So
1882          * disable all e100 interrupts here.  The driver will
1883          * re-enable them when it's ready.
1884          */
1885         pci_read_config_word(dev, PCI_COMMAND, &command);
1886
1887         if (!(command & PCI_COMMAND_MEMORY) || !pci_resource_start(dev, 0))
1888                 return;
1889
1890         /*
1891          * Check that the device is in the D0 power state. If it's not,
1892          * there is no point to look any further.
1893          */
1894         pm = pci_find_capability(dev, PCI_CAP_ID_PM);
1895         if (pm) {
1896                 pci_read_config_word(dev, pm + PCI_PM_CTRL, &pmcsr);
1897                 if ((pmcsr & PCI_PM_CTRL_STATE_MASK) != PCI_D0)
1898                         return;
1899         }
1900
1901         /* Convert from PCI bus to resource space.  */
1902         csr = ioremap(pci_resource_start(dev, 0), 8);
1903         if (!csr) {
1904                 dev_warn(&dev->dev, "Can't map e100 registers\n");
1905                 return;
1906         }
1907
1908         cmd_hi = readb(csr + 3);
1909         if (cmd_hi == 0) {
1910                 dev_warn(&dev->dev, "Firmware left e100 interrupts enabled; "
1911                         "disabling\n");
1912                 writeb(1, csr + 3);
1913         }
1914
1915         iounmap(csr);
1916 }
1917 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, PCI_ANY_ID, quirk_e100_interrupt);
1918
1919 /*
1920  * The 82575 and 82598 may experience data corruption issues when transitioning
1921  * out of L0S.  To prevent this we need to disable L0S on the pci-e link
1922  */
1923 static void __devinit quirk_disable_aspm_l0s(struct pci_dev *dev)
1924 {
1925         dev_info(&dev->dev, "Disabling L0s\n");
1926         pci_disable_link_state(dev, PCIE_LINK_STATE_L0S);
1927 }
1928 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10a7, quirk_disable_aspm_l0s);
1929 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10a9, quirk_disable_aspm_l0s);
1930 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10b6, quirk_disable_aspm_l0s);
1931 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c6, quirk_disable_aspm_l0s);
1932 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c7, quirk_disable_aspm_l0s);
1933 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10c8, quirk_disable_aspm_l0s);
1934 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10d6, quirk_disable_aspm_l0s);
1935 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10db, quirk_disable_aspm_l0s);
1936 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10dd, quirk_disable_aspm_l0s);
1937 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10e1, quirk_disable_aspm_l0s);
1938 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10ec, quirk_disable_aspm_l0s);
1939 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10f1, quirk_disable_aspm_l0s);
1940 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x10f4, quirk_disable_aspm_l0s);
1941 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, 0x1508, quirk_disable_aspm_l0s);
1942
1943 static void __devinit fixup_rev1_53c810(struct pci_dev* dev)
1944 {
1945         /* rev 1 ncr53c810 chips don't set the class at all which means
1946          * they don't get their resources remapped. Fix that here.
1947          */
1948
1949         if (dev->class == PCI_CLASS_NOT_DEFINED) {
1950                 dev_info(&dev->dev, "NCR 53c810 rev 1 detected; setting PCI class\n");
1951                 dev->class = PCI_CLASS_STORAGE_SCSI;
1952         }
1953 }
1954 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NCR, PCI_DEVICE_ID_NCR_53C810, fixup_rev1_53c810);
1955
1956 /* Enable 1k I/O space granularity on the Intel P64H2 */
1957 static void __devinit quirk_p64h2_1k_io(struct pci_dev *dev)
1958 {
1959         u16 en1k;
1960         u8 io_base_lo, io_limit_lo;
1961         unsigned long base, limit;
1962         struct resource *res = dev->resource + PCI_BRIDGE_RESOURCES;
1963
1964         pci_read_config_word(dev, 0x40, &en1k);
1965
1966         if (en1k & 0x200) {
1967                 dev_info(&dev->dev, "Enable I/O Space to 1KB granularity\n");
1968
1969                 pci_read_config_byte(dev, PCI_IO_BASE, &io_base_lo);
1970                 pci_read_config_byte(dev, PCI_IO_LIMIT, &io_limit_lo);
1971                 base = (io_base_lo & (PCI_IO_RANGE_MASK | 0x0c)) << 8;
1972                 limit = (io_limit_lo & (PCI_IO_RANGE_MASK | 0x0c)) << 8;
1973
1974                 if (base <= limit) {
1975                         res->start = base;
1976                         res->end = limit + 0x3ff;
1977                 }
1978         }
1979 }
1980 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   0x1460,         quirk_p64h2_1k_io);
1981
1982 /* Fix the IOBL_ADR for 1k I/O space granularity on the Intel P64H2
1983  * The IOBL_ADR gets re-written to 4k boundaries in pci_setup_bridge()
1984  * in drivers/pci/setup-bus.c
1985  */
1986 static void __devinit quirk_p64h2_1k_io_fix_iobl(struct pci_dev *dev)
1987 {
1988         u16 en1k, iobl_adr, iobl_adr_1k;
1989         struct resource *res = dev->resource + PCI_BRIDGE_RESOURCES;
1990
1991         pci_read_config_word(dev, 0x40, &en1k);
1992
1993         if (en1k & 0x200) {
1994                 pci_read_config_word(dev, PCI_IO_BASE, &iobl_adr);
1995
1996                 iobl_adr_1k = iobl_adr | (res->start >> 8) | (res->end & 0xfc00);
1997
1998                 if (iobl_adr != iobl_adr_1k) {
1999                         dev_info(&dev->dev, "Fixing P64H2 IOBL_ADR from 0x%x to 0x%x for 1KB granularity\n",
2000                                 iobl_adr,iobl_adr_1k);
2001                         pci_write_config_word(dev, PCI_IO_BASE, iobl_adr_1k);
2002                 }
2003         }
2004 }
2005 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x1460,         quirk_p64h2_1k_io_fix_iobl);
2006
2007 /* Under some circumstances, AER is not linked with extended capabilities.
2008  * Force it to be linked by setting the corresponding control bit in the
2009  * config space.
2010  */
2011 static void quirk_nvidia_ck804_pcie_aer_ext_cap(struct pci_dev *dev)
2012 {
2013         uint8_t b;
2014         if (pci_read_config_byte(dev, 0xf41, &b) == 0) {
2015                 if (!(b & 0x20)) {
2016                         pci_write_config_byte(dev, 0xf41, b | 0x20);
2017                         dev_info(&dev->dev,
2018                                "Linking AER extended capability\n");
2019                 }
2020         }
2021 }
2022 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA,  PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
2023                         quirk_nvidia_ck804_pcie_aer_ext_cap);
2024 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_NVIDIA,  PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
2025                         quirk_nvidia_ck804_pcie_aer_ext_cap);
2026
2027 static void __devinit quirk_via_cx700_pci_parking_caching(struct pci_dev *dev)
2028 {
2029         /*
2030          * Disable PCI Bus Parking and PCI Master read caching on CX700
2031          * which causes unspecified timing errors with a VT6212L on the PCI
2032          * bus leading to USB2.0 packet loss. The defaults are that these
2033          * features are turned off but some BIOSes turn them on.
2034          */
2035
2036         uint8_t b;
2037         if (pci_read_config_byte(dev, 0x76, &b) == 0) {
2038                 if (b & 0x40) {
2039                         /* Turn off PCI Bus Parking */
2040                         pci_write_config_byte(dev, 0x76, b ^ 0x40);
2041
2042                         dev_info(&dev->dev,
2043                                 "Disabling VIA CX700 PCI parking\n");
2044                 }
2045         }
2046
2047         if (pci_read_config_byte(dev, 0x72, &b) == 0) {
2048                 if (b != 0) {
2049                         /* Turn off PCI Master read caching */
2050                         pci_write_config_byte(dev, 0x72, 0x0);
2051
2052                         /* Set PCI Master Bus time-out to "1x16 PCLK" */
2053                         pci_write_config_byte(dev, 0x75, 0x1);
2054
2055                         /* Disable "Read FIFO Timer" */
2056                         pci_write_config_byte(dev, 0x77, 0x0);
2057
2058                         dev_info(&dev->dev,
2059                                 "Disabling VIA CX700 PCI caching\n");
2060                 }
2061         }
2062 }
2063 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_VIA, 0x324e, quirk_via_cx700_pci_parking_caching);
2064
2065 /*
2066  * For Broadcom 5706, 5708, 5709 rev. A nics, any read beyond the
2067  * VPD end tag will hang the device.  This problem was initially
2068  * observed when a vpd entry was created in sysfs
2069  * ('/sys/bus/pci/devices/<id>/vpd').   A read to this sysfs entry
2070  * will dump 32k of data.  Reading a full 32k will cause an access
2071  * beyond the VPD end tag causing the device to hang.  Once the device
2072  * is hung, the bnx2 driver will not be able to reset the device.
2073  * We believe that it is legal to read beyond the end tag and
2074  * therefore the solution is to limit the read/write length.
2075  */
2076 static void __devinit quirk_brcm_570x_limit_vpd(struct pci_dev *dev)
2077 {
2078         /*
2079          * Only disable the VPD capability for 5706, 5706S, 5708,
2080          * 5708S and 5709 rev. A
2081          */
2082         if ((dev->device == PCI_DEVICE_ID_NX2_5706) ||
2083             (dev->device == PCI_DEVICE_ID_NX2_5706S) ||
2084             (dev->device == PCI_DEVICE_ID_NX2_5708) ||
2085             (dev->device == PCI_DEVICE_ID_NX2_5708S) ||
2086             ((dev->device == PCI_DEVICE_ID_NX2_5709) &&
2087              (dev->revision & 0xf0) == 0x0)) {
2088                 if (dev->vpd)
2089                         dev->vpd->len = 0x80;
2090         }
2091 }
2092
2093 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2094                         PCI_DEVICE_ID_NX2_5706,
2095                         quirk_brcm_570x_limit_vpd);
2096 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2097                         PCI_DEVICE_ID_NX2_5706S,
2098                         quirk_brcm_570x_limit_vpd);
2099 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2100                         PCI_DEVICE_ID_NX2_5708,
2101                         quirk_brcm_570x_limit_vpd);
2102 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2103                         PCI_DEVICE_ID_NX2_5708S,
2104                         quirk_brcm_570x_limit_vpd);
2105 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2106                         PCI_DEVICE_ID_NX2_5709,
2107                         quirk_brcm_570x_limit_vpd);
2108 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2109                         PCI_DEVICE_ID_NX2_5709S,
2110                         quirk_brcm_570x_limit_vpd);
2111
2112 /* Originally in EDAC sources for i82875P:
2113  * Intel tells BIOS developers to hide device 6 which
2114  * configures the overflow device access containing
2115  * the DRBs - this is where we expose device 6.
2116  * http://www.x86-secret.com/articles/tweak/pat/patsecrets-2.htm
2117  */
2118 static void __devinit quirk_unhide_mch_dev6(struct pci_dev *dev)
2119 {
2120         u8 reg;
2121
2122         if (pci_read_config_byte(dev, 0xF4, &reg) == 0 && !(reg & 0x02)) {
2123                 dev_info(&dev->dev, "Enabling MCH 'Overflow' Device\n");
2124                 pci_write_config_byte(dev, 0xF4, reg | 0x02);
2125         }
2126 }
2127
2128 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82865_HB,
2129                         quirk_unhide_mch_dev6);
2130 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82875_HB,
2131                         quirk_unhide_mch_dev6);
2132
2133
2134 #ifdef CONFIG_PCI_MSI
2135 /* Some chipsets do not support MSI. We cannot easily rely on setting
2136  * PCI_BUS_FLAGS_NO_MSI in its bus flags because there are actually
2137  * some other busses controlled by the chipset even if Linux is not
2138  * aware of it.  Instead of setting the flag on all busses in the
2139  * machine, simply disable MSI globally.
2140  */
2141 static void __init quirk_disable_all_msi(struct pci_dev *dev)
2142 {
2143         pci_no_msi();
2144         dev_warn(&dev->dev, "MSI quirk detected; MSI disabled\n");
2145 }
2146 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_GCNB_LE, quirk_disable_all_msi);
2147 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_RS400_200, quirk_disable_all_msi);
2148 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_RS480, quirk_disable_all_msi);
2149 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3336, quirk_disable_all_msi);
2150 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3351, quirk_disable_all_msi);
2151 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3364, quirk_disable_all_msi);
2152 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8380_0, quirk_disable_all_msi);
2153
2154 /* Disable MSI on chipsets that are known to not support it */
2155 static void __devinit quirk_disable_msi(struct pci_dev *dev)
2156 {
2157         if (dev->subordinate) {
2158                 dev_warn(&dev->dev, "MSI quirk detected; "
2159                         "subordinate MSI disabled\n");
2160                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
2161         }
2162 }
2163 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_disable_msi);
2164 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, 0xa238, quirk_disable_msi);
2165 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x5a3f, quirk_disable_msi);
2166
2167 /* Go through the list of Hypertransport capabilities and
2168  * return 1 if a HT MSI capability is found and enabled */
2169 static int __devinit msi_ht_cap_enabled(struct pci_dev *dev)
2170 {
2171         int pos, ttl = 48;
2172
2173         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2174         while (pos && ttl--) {
2175                 u8 flags;
2176
2177                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2178                                          &flags) == 0)
2179                 {
2180                         dev_info(&dev->dev, "Found %s HT MSI Mapping\n",
2181                                 flags & HT_MSI_FLAGS_ENABLE ?
2182                                 "enabled" : "disabled");
2183                         return (flags & HT_MSI_FLAGS_ENABLE) != 0;
2184                 }
2185
2186                 pos = pci_find_next_ht_capability(dev, pos,
2187                                                   HT_CAPTYPE_MSI_MAPPING);
2188         }
2189         return 0;
2190 }
2191
2192 /* Check the hypertransport MSI mapping to know whether MSI is enabled or not */
2193 static void __devinit quirk_msi_ht_cap(struct pci_dev *dev)
2194 {
2195         if (dev->subordinate && !msi_ht_cap_enabled(dev)) {
2196                 dev_warn(&dev->dev, "MSI quirk detected; "
2197                         "subordinate MSI disabled\n");
2198                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
2199         }
2200 }
2201 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_HT2000_PCIE,
2202                         quirk_msi_ht_cap);
2203
2204 /* The nVidia CK804 chipset may have 2 HT MSI mappings.
2205  * MSI are supported if the MSI capability set in any of these mappings.
2206  */
2207 static void __devinit quirk_nvidia_ck804_msi_ht_cap(struct pci_dev *dev)
2208 {
2209         struct pci_dev *pdev;
2210
2211         if (!dev->subordinate)
2212                 return;
2213
2214         /* check HT MSI cap on this chipset and the root one.
2215          * a single one having MSI is enough to be sure that MSI are supported.
2216          */
2217         pdev = pci_get_slot(dev->bus, 0);
2218         if (!pdev)
2219                 return;
2220         if (!msi_ht_cap_enabled(dev) && !msi_ht_cap_enabled(pdev)) {
2221                 dev_warn(&dev->dev, "MSI quirk detected; "
2222                         "subordinate MSI disabled\n");
2223                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
2224         }
2225         pci_dev_put(pdev);
2226 }
2227 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
2228                         quirk_nvidia_ck804_msi_ht_cap);
2229
2230 /* Force enable MSI mapping capability on HT bridges */
2231 static void __devinit ht_enable_msi_mapping(struct pci_dev *dev)
2232 {
2233         int pos, ttl = 48;
2234
2235         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2236         while (pos && ttl--) {
2237                 u8 flags;
2238
2239                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2240                                          &flags) == 0) {
2241                         dev_info(&dev->dev, "Enabling HT MSI Mapping\n");
2242
2243                         pci_write_config_byte(dev, pos + HT_MSI_FLAGS,
2244                                               flags | HT_MSI_FLAGS_ENABLE);
2245                 }
2246                 pos = pci_find_next_ht_capability(dev, pos,
2247                                                   HT_CAPTYPE_MSI_MAPPING);
2248         }
2249 }
2250 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SERVERWORKS,
2251                          PCI_DEVICE_ID_SERVERWORKS_HT1000_PXB,
2252                          ht_enable_msi_mapping);
2253
2254 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8132_BRIDGE,
2255                          ht_enable_msi_mapping);
2256
2257 /* The P5N32-SLI motherboards from Asus have a problem with msi
2258  * for the MCP55 NIC. It is not yet determined whether the msi problem
2259  * also affects other devices. As for now, turn off msi for this device.
2260  */
2261 static void __devinit nvenet_msi_disable(struct pci_dev *dev)
2262 {
2263         if (dmi_name_in_vendors("P5N32-SLI PREMIUM") ||
2264             dmi_name_in_vendors("P5N32-E SLI")) {
2265                 dev_info(&dev->dev,
2266                          "Disabling msi for MCP55 NIC on P5N32-SLI\n");
2267                 dev->no_msi = 1;
2268         }
2269 }
2270 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_NVIDIA,
2271                         PCI_DEVICE_ID_NVIDIA_NVENET_15,
2272                         nvenet_msi_disable);
2273
2274 static int __devinit ht_check_msi_mapping(struct pci_dev *dev)
2275 {
2276         int pos, ttl = 48;
2277         int found = 0;
2278
2279         /* check if there is HT MSI cap or enabled on this device */
2280         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2281         while (pos && ttl--) {
2282                 u8 flags;
2283
2284                 if (found < 1)
2285                         found = 1;
2286                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2287                                          &flags) == 0) {
2288                         if (flags & HT_MSI_FLAGS_ENABLE) {
2289                                 if (found < 2) {
2290                                         found = 2;
2291                                         break;
2292                                 }
2293                         }
2294                 }
2295                 pos = pci_find_next_ht_capability(dev, pos,
2296                                                   HT_CAPTYPE_MSI_MAPPING);
2297         }
2298
2299         return found;
2300 }
2301
2302 static int __devinit host_bridge_with_leaf(struct pci_dev *host_bridge)
2303 {
2304         struct pci_dev *dev;
2305         int pos;
2306         int i, dev_no;
2307         int found = 0;
2308
2309         dev_no = host_bridge->devfn >> 3;
2310         for (i = dev_no + 1; i < 0x20; i++) {
2311                 dev = pci_get_slot(host_bridge->bus, PCI_DEVFN(i, 0));
2312                 if (!dev)
2313                         continue;
2314
2315                 /* found next host bridge ?*/
2316                 pos = pci_find_ht_capability(dev, HT_CAPTYPE_SLAVE);
2317                 if (pos != 0) {
2318                         pci_dev_put(dev);
2319                         break;
2320                 }
2321
2322                 if (ht_check_msi_mapping(dev)) {
2323                         found = 1;
2324                         pci_dev_put(dev);
2325                         break;
2326                 }
2327                 pci_dev_put(dev);
2328         }
2329
2330         return found;
2331 }
2332
2333 #define PCI_HT_CAP_SLAVE_CTRL0     4    /* link control */
2334 #define PCI_HT_CAP_SLAVE_CTRL1     8    /* link control to */
2335
2336 static int __devinit is_end_of_ht_chain(struct pci_dev *dev)
2337 {
2338         int pos, ctrl_off;
2339         int end = 0;
2340         u16 flags, ctrl;
2341
2342         pos = pci_find_ht_capability(dev, HT_CAPTYPE_SLAVE);
2343
2344         if (!pos)
2345                 goto out;
2346
2347         pci_read_config_word(dev, pos + PCI_CAP_FLAGS, &flags);
2348
2349         ctrl_off = ((flags >> 10) & 1) ?
2350                         PCI_HT_CAP_SLAVE_CTRL0 : PCI_HT_CAP_SLAVE_CTRL1;
2351         pci_read_config_word(dev, pos + ctrl_off, &ctrl);
2352
2353         if (ctrl & (1 << 6))
2354                 end = 1;
2355
2356 out:
2357         return end;
2358 }
2359
2360 static void __devinit nv_ht_enable_msi_mapping(struct pci_dev *dev)
2361 {
2362         struct pci_dev *host_bridge;
2363         int pos;
2364         int i, dev_no;
2365         int found = 0;
2366
2367         dev_no = dev->devfn >> 3;
2368         for (i = dev_no; i >= 0; i--) {
2369                 host_bridge = pci_get_slot(dev->bus, PCI_DEVFN(i, 0));
2370                 if (!host_bridge)
2371                         continue;
2372
2373                 pos = pci_find_ht_capability(host_bridge, HT_CAPTYPE_SLAVE);
2374                 if (pos != 0) {
2375                         found = 1;
2376                         break;
2377                 }
2378                 pci_dev_put(host_bridge);
2379         }
2380
2381         if (!found)
2382                 return;
2383
2384         /* don't enable end_device/host_bridge with leaf directly here */
2385         if (host_bridge == dev && is_end_of_ht_chain(host_bridge) &&
2386             host_bridge_with_leaf(host_bridge))
2387                 goto out;
2388
2389         /* root did that ! */
2390         if (msi_ht_cap_enabled(host_bridge))
2391                 goto out;
2392
2393         ht_enable_msi_mapping(dev);
2394
2395 out:
2396         pci_dev_put(host_bridge);
2397 }
2398
2399 static void __devinit ht_disable_msi_mapping(struct pci_dev *dev)
2400 {
2401         int pos, ttl = 48;
2402
2403         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
2404         while (pos && ttl--) {
2405                 u8 flags;
2406
2407                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
2408                                          &flags) == 0) {
2409                         dev_info(&dev->dev, "Disabling HT MSI Mapping\n");
2410
2411                         pci_write_config_byte(dev, pos + HT_MSI_FLAGS,
2412                                               flags & ~HT_MSI_FLAGS_ENABLE);
2413                 }
2414                 pos = pci_find_next_ht_capability(dev, pos,
2415                                                   HT_CAPTYPE_MSI_MAPPING);
2416         }
2417 }
2418
2419 static void __devinit __nv_msi_ht_cap_quirk(struct pci_dev *dev, int all)
2420 {
2421         struct pci_dev *host_bridge;
2422         int pos;
2423         int found;
2424
2425         if (!pci_msi_enabled())
2426                 return;
2427
2428         /* check if there is HT MSI cap or enabled on this device */
2429         found = ht_check_msi_mapping(dev);
2430
2431         /* no HT MSI CAP */
2432         if (found == 0)
2433                 return;
2434
2435         /*
2436          * HT MSI mapping should be disabled on devices that are below
2437          * a non-Hypertransport host bridge. Locate the host bridge...
2438          */
2439         host_bridge = pci_get_bus_and_slot(0, PCI_DEVFN(0, 0));
2440         if (host_bridge == NULL) {
2441                 dev_warn(&dev->dev,
2442                          "nv_msi_ht_cap_quirk didn't locate host bridge\n");
2443                 return;
2444         }
2445
2446         pos = pci_find_ht_capability(host_bridge, HT_CAPTYPE_SLAVE);
2447         if (pos != 0) {
2448                 /* Host bridge is to HT */
2449                 if (found == 1) {
2450                         /* it is not enabled, try to enable it */
2451                         if (all)
2452                                 ht_enable_msi_mapping(dev);
2453                         else
2454                                 nv_ht_enable_msi_mapping(dev);
2455                 }
2456                 return;
2457         }
2458
2459         /* HT MSI is not enabled */
2460         if (found == 1)
2461                 return;
2462
2463         /* Host bridge is not to HT, disable HT MSI mapping on this device */
2464         ht_disable_msi_mapping(dev);
2465 }
2466
2467 static void __devinit nv_msi_ht_cap_quirk_all(struct pci_dev *dev)
2468 {
2469         return __nv_msi_ht_cap_quirk(dev, 1);
2470 }
2471
2472 static void __devinit nv_msi_ht_cap_quirk_leaf(struct pci_dev *dev)
2473 {
2474         return __nv_msi_ht_cap_quirk(dev, 0);
2475 }
2476
2477 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID, nv_msi_ht_cap_quirk_leaf);
2478 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID, nv_msi_ht_cap_quirk_leaf);
2479
2480 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL, PCI_ANY_ID, nv_msi_ht_cap_quirk_all);
2481 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AL, PCI_ANY_ID, nv_msi_ht_cap_quirk_all);
2482
2483 static void __devinit quirk_msi_intx_disable_bug(struct pci_dev *dev)
2484 {
2485         dev->dev_flags |= PCI_DEV_FLAGS_MSI_INTX_DISABLE_BUG;
2486 }
2487 static void __devinit quirk_msi_intx_disable_ati_bug(struct pci_dev *dev)
2488 {
2489         struct pci_dev *p;
2490
2491         /* SB700 MSI issue will be fixed at HW level from revision A21,
2492          * we need check PCI REVISION ID of SMBus controller to get SB700
2493          * revision.
2494          */
2495         p = pci_get_device(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_SBX00_SMBUS,
2496                            NULL);
2497         if (!p)
2498                 return;
2499
2500         if ((p->revision < 0x3B) && (p->revision >= 0x30))
2501                 dev->dev_flags |= PCI_DEV_FLAGS_MSI_INTX_DISABLE_BUG;
2502         pci_dev_put(p);
2503 }
2504 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2505                         PCI_DEVICE_ID_TIGON3_5780,
2506                         quirk_msi_intx_disable_bug);
2507 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2508                         PCI_DEVICE_ID_TIGON3_5780S,
2509                         quirk_msi_intx_disable_bug);
2510 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2511                         PCI_DEVICE_ID_TIGON3_5714,
2512                         quirk_msi_intx_disable_bug);
2513 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2514                         PCI_DEVICE_ID_TIGON3_5714S,
2515                         quirk_msi_intx_disable_bug);
2516 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2517                         PCI_DEVICE_ID_TIGON3_5715,
2518                         quirk_msi_intx_disable_bug);
2519 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
2520                         PCI_DEVICE_ID_TIGON3_5715S,
2521                         quirk_msi_intx_disable_bug);
2522
2523 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4390,
2524                         quirk_msi_intx_disable_ati_bug);
2525 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4391,
2526                         quirk_msi_intx_disable_ati_bug);
2527 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4392,
2528                         quirk_msi_intx_disable_ati_bug);
2529 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4393,
2530                         quirk_msi_intx_disable_ati_bug);
2531 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4394,
2532                         quirk_msi_intx_disable_ati_bug);
2533
2534 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4373,
2535                         quirk_msi_intx_disable_bug);
2536 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4374,
2537                         quirk_msi_intx_disable_bug);
2538 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4375,
2539                         quirk_msi_intx_disable_bug);
2540
2541 #endif /* CONFIG_PCI_MSI */
2542
2543 static void pci_do_fixups(struct pci_dev *dev, struct pci_fixup *f,
2544                           struct pci_fixup *end)
2545 {
2546         while (f < end) {
2547                 if ((f->vendor == dev->vendor || f->vendor == (u16) PCI_ANY_ID) &&
2548                     (f->device == dev->device || f->device == (u16) PCI_ANY_ID)) {
2549                         dev_dbg(&dev->dev, "calling %pF\n", f->hook);
2550                         f->hook(dev);
2551                 }
2552                 f++;
2553         }
2554 }
2555
2556 extern struct pci_fixup __start_pci_fixups_early[];
2557 extern struct pci_fixup __end_pci_fixups_early[];
2558 extern struct pci_fixup __start_pci_fixups_header[];
2559 extern struct pci_fixup __end_pci_fixups_header[];
2560 extern struct pci_fixup __start_pci_fixups_final[];
2561 extern struct pci_fixup __end_pci_fixups_final[];
2562 extern struct pci_fixup __start_pci_fixups_enable[];
2563 extern struct pci_fixup __end_pci_fixups_enable[];
2564 extern struct pci_fixup __start_pci_fixups_resume[];
2565 extern struct pci_fixup __end_pci_fixups_resume[];
2566 extern struct pci_fixup __start_pci_fixups_resume_early[];
2567 extern struct pci_fixup __end_pci_fixups_resume_early[];
2568 extern struct pci_fixup __start_pci_fixups_suspend[];
2569 extern struct pci_fixup __end_pci_fixups_suspend[];
2570
2571 #if defined(CONFIG_DMAR) || defined(CONFIG_INTR_REMAP)
2572 #define VTUNCERRMSK_REG 0x1ac
2573 #define VTD_MSK_SPEC_ERRORS     (1 << 31)
2574 /*
2575  * This is a quirk for masking vt-d spec defined errors to platform error
2576  * handling logic. With out this, platforms using Intel 7500, 5500 chipsets
2577  * (and the derivative chipsets like X58 etc) seem to generate NMI/SMI (based
2578  * on the RAS config settings of the platform) when a vt-d fault happens.
2579  * The resulting SMI caused the system to hang.
2580  *
2581  * VT-d spec related errors are already handled by the VT-d OS code, so no
2582  * need to report the same error through other channels.
2583  */
2584 static void vtd_mask_spec_errors(struct pci_dev *dev)
2585 {
2586         u32 word;
2587
2588         pci_read_config_dword(dev, VTUNCERRMSK_REG, &word);
2589         pci_write_config_dword(dev, VTUNCERRMSK_REG, word | VTD_MSK_SPEC_ERRORS);
2590 }
2591 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x342e, vtd_mask_spec_errors);
2592 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, 0x3c28, vtd_mask_spec_errors);
2593 #endif
2594
2595 void pci_fixup_device(enum pci_fixup_pass pass, struct pci_dev *dev)
2596 {
2597         struct pci_fixup *start, *end;
2598
2599         switch(pass) {
2600         case pci_fixup_early:
2601                 start = __start_pci_fixups_early;
2602                 end = __end_pci_fixups_early;
2603                 break;
2604
2605         case pci_fixup_header:
2606                 start = __start_pci_fixups_header;
2607                 end = __end_pci_fixups_header;
2608                 break;
2609
2610         case pci_fixup_final:
2611                 start = __start_pci_fixups_final;
2612                 end = __end_pci_fixups_final;
2613                 break;
2614
2615         case pci_fixup_enable:
2616                 start = __start_pci_fixups_enable;
2617                 end = __end_pci_fixups_enable;
2618                 break;
2619
2620         case pci_fixup_resume:
2621                 start = __start_pci_fixups_resume;
2622                 end = __end_pci_fixups_resume;
2623                 break;
2624
2625         case pci_fixup_resume_early:
2626                 start = __start_pci_fixups_resume_early;
2627                 end = __end_pci_fixups_resume_early;
2628                 break;
2629
2630         case pci_fixup_suspend:
2631                 start = __start_pci_fixups_suspend;
2632                 end = __end_pci_fixups_suspend;
2633                 break;
2634
2635         default:
2636                 /* stupid compiler warning, you would think with an enum... */
2637                 return;
2638         }
2639         pci_do_fixups(dev, start, end);
2640 }
2641
2642 static int __init pci_apply_final_quirks(void)
2643 {
2644         struct pci_dev *dev = NULL;
2645
2646         while ((dev = pci_get_device(PCI_ANY_ID, PCI_ANY_ID, dev)) != NULL) {
2647                 pci_fixup_device(pci_fixup_final, dev);
2648         }
2649
2650         return 0;
2651 }
2652
2653 fs_initcall_sync(pci_apply_final_quirks);
2654 #else
2655 void pci_fixup_device(enum pci_fixup_pass pass, struct pci_dev *dev) {}
2656 #endif
2657 EXPORT_SYMBOL(pci_fixup_device);