drivers/video/omap2/dss/dsi.c

   1 /*
   2  * linux/drivers/video/omap2/dss/dsi.c
   3  *
   4  * Copyright (C) 2009 Nokia Corporation
   5  * Author: Tomi Valkeinen <tomi.valkeinen@nokia.com>
   6  *
   7  * This program is free software; you can redistribute it and/or modify it
   8  * under the terms of the GNU General Public License version 2 as published by
   9  * the Free Software Foundation.
  10  *
  11  * This program is distributed in the hope that it will be useful, but WITHOUT
  12  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  13  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  14  * more details.
  15  *
  16  * You should have received a copy of the GNU General Public License along with
  17  * this program.  If not, see <http://www.gnu.org/licenses/>.
  18  */
  19
  20 #define DSS_SUBSYS_NAME "DSI"
  21
  22 #include <linux/kernel.h>
  23 #include <linux/io.h>
  24 #include <linux/clk.h>
  25 #include <linux/device.h>
  26 #include <linux/err.h>
  27 #include <linux/interrupt.h>
  28 #include <linux/delay.h>
  29 #include <linux/mutex.h>
  30 #include <linux/semaphore.h>
  31 #include <linux/seq_file.h>
  32 #include <linux/platform_device.h>
  33 #include <linux/regulator/consumer.h>
  34 #include <linux/wait.h>
  35 #include <linux/workqueue.h>
  36
  37 #include <plat/display.h>
  38 #include <plat/clock.h>
  39
  40 #include "dss.h"
  41 #include "dss_features.h"
  42
  43 /*#define VERBOSE_IRQ*/
  44 #define DSI_CATCH_MISSING_TE
  45
  46 struct dsi_reg { u16 idx; };
  47
  48 #define DSI_REG(idx)            ((const struct dsi_reg) { idx })
  49
  50 #define DSI_SZ_REGS             SZ_1K
  51 /* DSI Protocol Engine */
  52
  53 #define DSI_REVISION                    DSI_REG(0x0000)
  54 #define DSI_SYSCONFIG                   DSI_REG(0x0010)
  55 #define DSI_SYSSTATUS                   DSI_REG(0x0014)
  56 #define DSI_IRQSTATUS                   DSI_REG(0x0018)
  57 #define DSI_IRQENABLE                   DSI_REG(0x001C)
  58 #define DSI_CTRL                        DSI_REG(0x0040)
  59 #define DSI_COMPLEXIO_CFG1              DSI_REG(0x0048)
  60 #define DSI_COMPLEXIO_IRQ_STATUS        DSI_REG(0x004C)
  61 #define DSI_COMPLEXIO_IRQ_ENABLE        DSI_REG(0x0050)
  62 #define DSI_CLK_CTRL                    DSI_REG(0x0054)
  63 #define DSI_TIMING1                     DSI_REG(0x0058)
  64 #define DSI_TIMING2                     DSI_REG(0x005C)
  65 #define DSI_VM_TIMING1                  DSI_REG(0x0060)
  66 #define DSI_VM_TIMING2                  DSI_REG(0x0064)
  67 #define DSI_VM_TIMING3                  DSI_REG(0x0068)
  68 #define DSI_CLK_TIMING                  DSI_REG(0x006C)
  69 #define DSI_TX_FIFO_VC_SIZE             DSI_REG(0x0070)
  70 #define DSI_RX_FIFO_VC_SIZE             DSI_REG(0x0074)
  71 #define DSI_COMPLEXIO_CFG2              DSI_REG(0x0078)
  72 #define DSI_RX_FIFO_VC_FULLNESS         DSI_REG(0x007C)
  73 #define DSI_VM_TIMING4                  DSI_REG(0x0080)
  74 #define DSI_TX_FIFO_VC_EMPTINESS        DSI_REG(0x0084)
  75 #define DSI_VM_TIMING5                  DSI_REG(0x0088)
  76 #define DSI_VM_TIMING6                  DSI_REG(0x008C)
  77 #define DSI_VM_TIMING7                  DSI_REG(0x0090)
  78 #define DSI_STOPCLK_TIMING              DSI_REG(0x0094)
  79 #define DSI_VC_CTRL(n)                  DSI_REG(0x0100 + (n * 0x20))
  80 #define DSI_VC_TE(n)                    DSI_REG(0x0104 + (n * 0x20))
  81 #define DSI_VC_LONG_PACKET_HEADER(n)    DSI_REG(0x0108 + (n * 0x20))
  82 #define DSI_VC_LONG_PACKET_PAYLOAD(n)   DSI_REG(0x010C + (n * 0x20))
  83 #define DSI_VC_SHORT_PACKET_HEADER(n)   DSI_REG(0x0110 + (n * 0x20))
  84 #define DSI_VC_IRQSTATUS(n)             DSI_REG(0x0118 + (n * 0x20))
  85 #define DSI_VC_IRQENABLE(n)             DSI_REG(0x011C + (n * 0x20))
  86
  87 /* DSIPHY_SCP */
  88
  89 #define DSI_DSIPHY_CFG0                 DSI_REG(0x200 + 0x0000)
  90 #define DSI_DSIPHY_CFG1                 DSI_REG(0x200 + 0x0004)
  91 #define DSI_DSIPHY_CFG2                 DSI_REG(0x200 + 0x0008)
  92 #define DSI_DSIPHY_CFG5                 DSI_REG(0x200 + 0x0014)
  93
  94 /* DSI_PLL_CTRL_SCP */
  95
  96 #define DSI_PLL_CONTROL                 DSI_REG(0x300 + 0x0000)
  97 #define DSI_PLL_STATUS                  DSI_REG(0x300 + 0x0004)
  98 #define DSI_PLL_GO                      DSI_REG(0x300 + 0x0008)
  99 #define DSI_PLL_CONFIGURATION1          DSI_REG(0x300 + 0x000C)
 100 #define DSI_PLL_CONFIGURATION2          DSI_REG(0x300 + 0x0010)
 101
 102 #define REG_GET(idx, start, end) \
 103         FLD_GET(dsi_read_reg(idx), start, end)
 104
 105 #define REG_FLD_MOD(idx, val, start, end) \
 106         dsi_write_reg(idx, FLD_MOD(dsi_read_reg(idx), val, start, end))
 107
 108 /* Global interrupts */
 109 #define DSI_IRQ_VC0             (1 << 0)
 110 #define DSI_IRQ_VC1             (1 << 1)
 111 #define DSI_IRQ_VC2             (1 << 2)
 112 #define DSI_IRQ_VC3             (1 << 3)
 113 #define DSI_IRQ_WAKEUP          (1 << 4)
 114 #define DSI_IRQ_RESYNC          (1 << 5)
 115 #define DSI_IRQ_PLL_LOCK        (1 << 7)
 116 #define DSI_IRQ_PLL_UNLOCK      (1 << 8)
 117 #define DSI_IRQ_PLL_RECALL      (1 << 9)
 118 #define DSI_IRQ_COMPLEXIO_ERR   (1 << 10)
 119 #define DSI_IRQ_HS_TX_TIMEOUT   (1 << 14)
 120 #define DSI_IRQ_LP_RX_TIMEOUT   (1 << 15)
 121 #define DSI_IRQ_TE_TRIGGER      (1 << 16)
 122 #define DSI_IRQ_ACK_TRIGGER     (1 << 17)
 123 #define DSI_IRQ_SYNC_LOST       (1 << 18)
 124 #define DSI_IRQ_LDO_POWER_GOOD  (1 << 19)
 125 #define DSI_IRQ_TA_TIMEOUT      (1 << 20)
 126 #define DSI_IRQ_ERROR_MASK \
 127         (DSI_IRQ_HS_TX_TIMEOUT | DSI_IRQ_LP_RX_TIMEOUT | DSI_IRQ_SYNC_LOST | \
 128         DSI_IRQ_TA_TIMEOUT)
 129 #define DSI_IRQ_CHANNEL_MASK    0xf
 130
 131 /* Virtual channel interrupts */
 132 #define DSI_VC_IRQ_CS           (1 << 0)
 133 #define DSI_VC_IRQ_ECC_CORR     (1 << 1)
 134 #define DSI_VC_IRQ_PACKET_SENT  (1 << 2)
 135 #define DSI_VC_IRQ_FIFO_TX_OVF  (1 << 3)
 136 #define DSI_VC_IRQ_FIFO_RX_OVF  (1 << 4)
 137 #define DSI_VC_IRQ_BTA          (1 << 5)
 138 #define DSI_VC_IRQ_ECC_NO_CORR  (1 << 6)
 139 #define DSI_VC_IRQ_FIFO_TX_UDF  (1 << 7)
 140 #define DSI_VC_IRQ_PP_BUSY_CHANGE (1 << 8)
 141 #define DSI_VC_IRQ_ERROR_MASK \
 142         (DSI_VC_IRQ_CS | DSI_VC_IRQ_ECC_CORR | DSI_VC_IRQ_FIFO_TX_OVF | \
 143         DSI_VC_IRQ_FIFO_RX_OVF | DSI_VC_IRQ_ECC_NO_CORR | \
 144         DSI_VC_IRQ_FIFO_TX_UDF)
 145
 146 /* ComplexIO interrupts */
 147 #define DSI_CIO_IRQ_ERRSYNCESC1         (1 << 0)
 148 #define DSI_CIO_IRQ_ERRSYNCESC2         (1 << 1)
 149 #define DSI_CIO_IRQ_ERRSYNCESC3         (1 << 2)
 150 #define DSI_CIO_IRQ_ERRESC1             (1 << 5)
 151 #define DSI_CIO_IRQ_ERRESC2             (1 << 6)
 152 #define DSI_CIO_IRQ_ERRESC3             (1 << 7)
 153 #define DSI_CIO_IRQ_ERRCONTROL1         (1 << 10)
 154 #define DSI_CIO_IRQ_ERRCONTROL2         (1 << 11)
 155 #define DSI_CIO_IRQ_ERRCONTROL3         (1 << 12)
 156 #define DSI_CIO_IRQ_STATEULPS1          (1 << 15)
 157 #define DSI_CIO_IRQ_STATEULPS2          (1 << 16)
 158 #define DSI_CIO_IRQ_STATEULPS3          (1 << 17)
 159 #define DSI_CIO_IRQ_ERRCONTENTIONLP0_1  (1 << 20)
 160 #define DSI_CIO_IRQ_ERRCONTENTIONLP1_1  (1 << 21)
 161 #define DSI_CIO_IRQ_ERRCONTENTIONLP0_2  (1 << 22)
 162 #define DSI_CIO_IRQ_ERRCONTENTIONLP1_2  (1 << 23)
 163 #define DSI_CIO_IRQ_ERRCONTENTIONLP0_3  (1 << 24)
 164 #define DSI_CIO_IRQ_ERRCONTENTIONLP1_3  (1 << 25)
 165 #define DSI_CIO_IRQ_ULPSACTIVENOT_ALL0  (1 << 30)
 166 #define DSI_CIO_IRQ_ULPSACTIVENOT_ALL1  (1 << 31)
 167 #define DSI_CIO_IRQ_ERROR_MASK \
 168         (DSI_CIO_IRQ_ERRSYNCESC1 | DSI_CIO_IRQ_ERRSYNCESC2 | \
 169          DSI_CIO_IRQ_ERRSYNCESC3 | DSI_CIO_IRQ_ERRESC1 | DSI_CIO_IRQ_ERRESC2 | \
 170          DSI_CIO_IRQ_ERRESC3 | DSI_CIO_IRQ_ERRCONTROL1 | \
 171          DSI_CIO_IRQ_ERRCONTROL2 | DSI_CIO_IRQ_ERRCONTROL3 | \
 172          DSI_CIO_IRQ_ERRCONTENTIONLP0_1 | DSI_CIO_IRQ_ERRCONTENTIONLP1_1 | \
 173          DSI_CIO_IRQ_ERRCONTENTIONLP0_2 | DSI_CIO_IRQ_ERRCONTENTIONLP1_2 | \
 174          DSI_CIO_IRQ_ERRCONTENTIONLP0_3 | DSI_CIO_IRQ_ERRCONTENTIONLP1_3)
 175
 176 #define DSI_DT_DCS_SHORT_WRITE_0        0x05
 177 #define DSI_DT_DCS_SHORT_WRITE_1        0x15
 178 #define DSI_DT_DCS_READ                 0x06
 179 #define DSI_DT_SET_MAX_RET_PKG_SIZE     0x37
 180 #define DSI_DT_NULL_PACKET              0x09
 181 #define DSI_DT_DCS_LONG_WRITE           0x39
 182
 183 #define DSI_DT_RX_ACK_WITH_ERR          0x02
 184 #define DSI_DT_RX_DCS_LONG_READ         0x1c
 185 #define DSI_DT_RX_SHORT_READ_1          0x21
 186 #define DSI_DT_RX_SHORT_READ_2          0x22
 187
 188 #define FINT_MAX 2100000
 189 #define FINT_MIN 750000
 190 #define REGN_MAX (1 << 7)
 191 #define REGM_MAX ((1 << 11) - 1)
 192 #define REGM_DISPC_MAX (1 << 4)
 193 #define REGM_DSI_MAX (1 << 4)
 194 #define LP_DIV_MAX ((1 << 13) - 1)
 195
 196 enum fifo_size {
 197         DSI_FIFO_SIZE_0         = 0,
 198         DSI_FIFO_SIZE_32        = 1,
 199         DSI_FIFO_SIZE_64        = 2,
 200         DSI_FIFO_SIZE_96        = 3,
 201         DSI_FIFO_SIZE_128       = 4,
 202 };
 203
 204 enum dsi_vc_mode {
 205         DSI_VC_MODE_L4 = 0,
 206         DSI_VC_MODE_VP,
 207 };
 208
 209 struct dsi_update_region {
 210         u16 x, y, w, h;
 211         struct omap_dss_device *device;
 212 };
 213
 214 struct dsi_irq_stats {
 215         unsigned long last_reset;
 216         unsigned irq_count;
 217         unsigned dsi_irqs[32];
 218         unsigned vc_irqs[4][32];
 219         unsigned cio_irqs[32];
 220 };
 221
 222 static struct
 223 {
 224         struct platform_device *pdev;
 225         void __iomem    *base;
 226         int irq;
 227
 228         struct dsi_clock_info current_cinfo;
 229
 230         struct regulator *vdds_dsi_reg;
 231
 232         struct {
 233                 enum dsi_vc_mode mode;
 234                 struct omap_dss_device *dssdev;
 235                 enum fifo_size fifo_size;
 236         } vc[4];
 237
 238         struct mutex lock;
 239         struct semaphore bus_lock;
 240
 241         unsigned pll_locked;
 242
 243         struct completion bta_completion;
 244         void (*bta_callback)(void);
 245
 246         int update_channel;
 247         struct dsi_update_region update_region;
 248
 249         bool te_enabled;
 250
 251         struct workqueue_struct *workqueue;
 252
 253         void (*framedone_callback)(int, void *);
 254         void *framedone_data;
 255
 256         struct delayed_work framedone_timeout_work;
 257
 258 #ifdef DSI_CATCH_MISSING_TE
 259         struct timer_list te_timer;
 260 #endif
 261
 262         unsigned long cache_req_pck;
 263         unsigned long cache_clk_freq;
 264         struct dsi_clock_info cache_cinfo;
 265
 266         u32             errors;
 267         spinlock_t      errors_lock;
 268 #ifdef DEBUG
 269         ktime_t perf_setup_time;
 270         ktime_t perf_start_time;
 271 #endif
 272         int debug_read;
 273         int debug_write;
 274
 275 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 276         spinlock_t irq_stats_lock;
 277         struct dsi_irq_stats irq_stats;
 278 #endif
 279 } dsi;
 280
 281 #ifdef DEBUG
 282 static unsigned int dsi_perf;
 283 module_param_named(dsi_perf, dsi_perf, bool, 0644);
 284 #endif
 285
 286 static inline void dsi_write_reg(const struct dsi_reg idx, u32 val)
 287 {
 288         __raw_writel(val, dsi.base + idx.idx);
 289 }
 290
 291 static inline u32 dsi_read_reg(const struct dsi_reg idx)
 292 {
 293         return __raw_readl(dsi.base + idx.idx);
 294 }
 295
 296
 297 void dsi_save_context(void)
 298 {
 299 }
 300
 301 void dsi_restore_context(void)
 302 {
 303 }
 304
 305 void dsi_bus_lock(void)
 306 {
 307         down(&dsi.bus_lock);
 308 }
 309 EXPORT_SYMBOL(dsi_bus_lock);
 310
 311 void dsi_bus_unlock(void)
 312 {
 313         up(&dsi.bus_lock);
 314 }
 315 EXPORT_SYMBOL(dsi_bus_unlock);
 316
 317 static bool dsi_bus_is_locked(void)
 318 {
 319         return dsi.bus_lock.count == 0;
 320 }
 321
 322 static inline int wait_for_bit_change(const struct dsi_reg idx, int bitnum,
 323                 int value)
 324 {
 325         int t = 100000;
 326
 327         while (REG_GET(idx, bitnum, bitnum) != value) {
 328                 if (--t == 0)
 329                         return !value;
 330         }
 331
 332         return value;
 333 }
 334
 335 #ifdef DEBUG
 336 static void dsi_perf_mark_setup(void)
 337 {
 338         dsi.perf_setup_time = ktime_get();
 339 }
 340
 341 static void dsi_perf_mark_start(void)
 342 {
 343         dsi.perf_start_time = ktime_get();
 344 }
 345
 346 static void dsi_perf_show(const char *name)
 347 {
 348         ktime_t t, setup_time, trans_time;
 349         u32 total_bytes;
 350         u32 setup_us, trans_us, total_us;
 351
 352         if (!dsi_perf)
 353                 return;
 354
 355         t = ktime_get();
 356
 357         setup_time = ktime_sub(dsi.perf_start_time, dsi.perf_setup_time);
 358         setup_us = (u32)ktime_to_us(setup_time);
 359         if (setup_us == 0)
 360                 setup_us = 1;
 361
 362         trans_time = ktime_sub(t, dsi.perf_start_time);
 363         trans_us = (u32)ktime_to_us(trans_time);
 364         if (trans_us == 0)
 365                 trans_us = 1;
 366
 367         total_us = setup_us + trans_us;
 368
 369         total_bytes = dsi.update_region.w *
 370                 dsi.update_region.h *
 371                 dsi.update_region.device->ctrl.pixel_size / 8;
 372
 373         printk(KERN_INFO "DSI(%s): %u us + %u us = %u us (%uHz), "
 374                         "%u bytes, %u kbytes/sec\n",
 375                         name,
 376                         setup_us,
 377                         trans_us,
 378                         total_us,
 379                         1000*1000 / total_us,
 380                         total_bytes,
 381                         total_bytes * 1000 / total_us);
 382 }
 383 #else
 384 #define dsi_perf_mark_setup()
 385 #define dsi_perf_mark_start()
 386 #define dsi_perf_show(x)
 387 #endif
 388
 389 static void print_irq_status(u32 status)
 390 {
 391 #ifndef VERBOSE_IRQ
 392         if ((status & ~DSI_IRQ_CHANNEL_MASK) == 0)
 393                 return;
 394 #endif
 395         printk(KERN_DEBUG "DSI IRQ: 0x%x: ", status);
 396
 397 #define PIS(x) \
 398         if (status & DSI_IRQ_##x) \
 399                 printk(#x " ");
 400 #ifdef VERBOSE_IRQ
 401         PIS(VC0);
 402         PIS(VC1);
 403         PIS(VC2);
 404         PIS(VC3);
 405 #endif
 406         PIS(WAKEUP);
 407         PIS(RESYNC);
 408         PIS(PLL_LOCK);
 409         PIS(PLL_UNLOCK);
 410         PIS(PLL_RECALL);
 411         PIS(COMPLEXIO_ERR);
 412         PIS(HS_TX_TIMEOUT);
 413         PIS(LP_RX_TIMEOUT);
 414         PIS(TE_TRIGGER);
 415         PIS(ACK_TRIGGER);
 416         PIS(SYNC_LOST);
 417         PIS(LDO_POWER_GOOD);
 418         PIS(TA_TIMEOUT);
 419 #undef PIS
 420
 421         printk("\n");
 422 }
 423
 424 static void print_irq_status_vc(int channel, u32 status)
 425 {
 426 #ifndef VERBOSE_IRQ
 427         if ((status & ~DSI_VC_IRQ_PACKET_SENT) == 0)
 428                 return;
 429 #endif
 430         printk(KERN_DEBUG "DSI VC(%d) IRQ 0x%x: ", channel, status);
 431
 432 #define PIS(x) \
 433         if (status & DSI_VC_IRQ_##x) \
 434                 printk(#x " ");
 435         PIS(CS);
 436         PIS(ECC_CORR);
 437 #ifdef VERBOSE_IRQ
 438         PIS(PACKET_SENT);
 439 #endif
 440         PIS(FIFO_TX_OVF);
 441         PIS(FIFO_RX_OVF);
 442         PIS(BTA);
 443         PIS(ECC_NO_CORR);
 444         PIS(FIFO_TX_UDF);
 445         PIS(PP_BUSY_CHANGE);
 446 #undef PIS
 447         printk("\n");
 448 }
 449
 450 static void print_irq_status_cio(u32 status)
 451 {
 452         printk(KERN_DEBUG "DSI CIO IRQ 0x%x: ", status);
 453
 454 #define PIS(x) \
 455         if (status & DSI_CIO_IRQ_##x) \
 456                 printk(#x " ");
 457         PIS(ERRSYNCESC1);
 458         PIS(ERRSYNCESC2);
 459         PIS(ERRSYNCESC3);
 460         PIS(ERRESC1);
 461         PIS(ERRESC2);
 462         PIS(ERRESC3);
 463         PIS(ERRCONTROL1);
 464         PIS(ERRCONTROL2);
 465         PIS(ERRCONTROL3);
 466         PIS(STATEULPS1);
 467         PIS(STATEULPS2);
 468         PIS(STATEULPS3);
 469         PIS(ERRCONTENTIONLP0_1);
 470         PIS(ERRCONTENTIONLP1_1);
 471         PIS(ERRCONTENTIONLP0_2);
 472         PIS(ERRCONTENTIONLP1_2);
 473         PIS(ERRCONTENTIONLP0_3);
 474         PIS(ERRCONTENTIONLP1_3);
 475         PIS(ULPSACTIVENOT_ALL0);
 476         PIS(ULPSACTIVENOT_ALL1);
 477 #undef PIS
 478
 479         printk("\n");
 480 }
 481
 482 static int debug_irq;
 483
 484 /* called from dss */
 485 static irqreturn_t omap_dsi_irq_handler(int irq, void *arg)
 486 {
 487         u32 irqstatus, vcstatus, ciostatus;
 488         int i;
 489
 490         irqstatus = dsi_read_reg(DSI_IRQSTATUS);
 491
 492         /* IRQ is not for us */
 493         if (!irqstatus)
 494                 return IRQ_NONE;
 495
 496 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 497         spin_lock(&dsi.irq_stats_lock);
 498         dsi.irq_stats.irq_count++;
 499         dss_collect_irq_stats(irqstatus, dsi.irq_stats.dsi_irqs);
 500 #endif
 501
 502         if (irqstatus & DSI_IRQ_ERROR_MASK) {
 503                 DSSERR("DSI error, irqstatus %x\n", irqstatus);
 504                 print_irq_status(irqstatus);
 505                 spin_lock(&dsi.errors_lock);
 506                 dsi.errors |= irqstatus & DSI_IRQ_ERROR_MASK;
 507                 spin_unlock(&dsi.errors_lock);
 508         } else if (debug_irq) {
 509                 print_irq_status(irqstatus);
 510         }
 511
 512 #ifdef DSI_CATCH_MISSING_TE
 513         if (irqstatus & DSI_IRQ_TE_TRIGGER)
 514                 del_timer(&dsi.te_timer);
 515 #endif
 516
 517         for (i = 0; i < 4; ++i) {
 518                 if ((irqstatus & (1<<i)) == 0)
 519                         continue;
 520
 521                 vcstatus = dsi_read_reg(DSI_VC_IRQSTATUS(i));
 522
 523 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 524                 dss_collect_irq_stats(vcstatus, dsi.irq_stats.vc_irqs[i]);
 525 #endif
 526
 527                 if (vcstatus & DSI_VC_IRQ_BTA) {
 528                         complete(&dsi.bta_completion);
 529
 530                         if (dsi.bta_callback)
 531                                 dsi.bta_callback();
 532                 }
 533
 534                 if (vcstatus & DSI_VC_IRQ_ERROR_MASK) {
 535                         DSSERR("DSI VC(%d) error, vc irqstatus %x\n",
 536                                        i, vcstatus);
 537                         print_irq_status_vc(i, vcstatus);
 538                 } else if (debug_irq) {
 539                         print_irq_status_vc(i, vcstatus);
 540                 }
 541
 542                 dsi_write_reg(DSI_VC_IRQSTATUS(i), vcstatus);
 543                 /* flush posted write */
 544                 dsi_read_reg(DSI_VC_IRQSTATUS(i));
 545         }
 546
 547         if (irqstatus & DSI_IRQ_COMPLEXIO_ERR) {
 548                 ciostatus = dsi_read_reg(DSI_COMPLEXIO_IRQ_STATUS);
 549
 550 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 551                 dss_collect_irq_stats(ciostatus, dsi.irq_stats.cio_irqs);
 552 #endif
 553
 554                 dsi_write_reg(DSI_COMPLEXIO_IRQ_STATUS, ciostatus);
 555                 /* flush posted write */
 556                 dsi_read_reg(DSI_COMPLEXIO_IRQ_STATUS);
 557
 558                 if (ciostatus & DSI_CIO_IRQ_ERROR_MASK) {
 559                         DSSERR("DSI CIO error, cio irqstatus %x\n", ciostatus);
 560                         print_irq_status_cio(ciostatus);
 561                 } else if (debug_irq) {
 562                         print_irq_status_cio(ciostatus);
 563                 }
 564         }
 565
 566         dsi_write_reg(DSI_IRQSTATUS, irqstatus & ~DSI_IRQ_CHANNEL_MASK);
 567         /* flush posted write */
 568         dsi_read_reg(DSI_IRQSTATUS);
 569
 570 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
 571         spin_unlock(&dsi.irq_stats_lock);
 572 #endif
 573         return IRQ_HANDLED;
 574 }
 575
 576 static void _dsi_initialize_irq(void)
 577 {
 578         u32 l;
 579         int i;
 580
 581         /* disable all interrupts */
 582         dsi_write_reg(DSI_IRQENABLE, 0);
 583         for (i = 0; i < 4; ++i)
 584                 dsi_write_reg(DSI_VC_IRQENABLE(i), 0);
 585         dsi_write_reg(DSI_COMPLEXIO_IRQ_ENABLE, 0);
 586
 587         /* clear interrupt status */
 588         l = dsi_read_reg(DSI_IRQSTATUS);
 589         dsi_write_reg(DSI_IRQSTATUS, l & ~DSI_IRQ_CHANNEL_MASK);
 590
 591         for (i = 0; i < 4; ++i) {
 592                 l = dsi_read_reg(DSI_VC_IRQSTATUS(i));
 593                 dsi_write_reg(DSI_VC_IRQSTATUS(i), l);
 594         }
 595
 596         l = dsi_read_reg(DSI_COMPLEXIO_IRQ_STATUS);
 597         dsi_write_reg(DSI_COMPLEXIO_IRQ_STATUS, l);
 598
 599         /* enable error irqs */
 600         l = DSI_IRQ_ERROR_MASK;
 601 #ifdef DSI_CATCH_MISSING_TE
 602         l |= DSI_IRQ_TE_TRIGGER;
 603 #endif
 604         dsi_write_reg(DSI_IRQENABLE, l);
 605
 606         l = DSI_VC_IRQ_ERROR_MASK;
 607         for (i = 0; i < 4; ++i)
 608                 dsi_write_reg(DSI_VC_IRQENABLE(i), l);
 609
 610         l = DSI_CIO_IRQ_ERROR_MASK;
 611         dsi_write_reg(DSI_COMPLEXIO_IRQ_ENABLE, l);
 612 }
 613
 614 static u32 dsi_get_errors(void)
 615 {
 616         unsigned long flags;
 617         u32 e;
 618         spin_lock_irqsave(&dsi.errors_lock, flags);
 619         e = dsi.errors;
 620         dsi.errors = 0;
 621         spin_unlock_irqrestore(&dsi.errors_lock, flags);
 622         return e;
 623 }
 624
 625 static void dsi_vc_enable_bta_irq(int channel)
 626 {
 627         u32 l;
 628
 629         dsi_write_reg(DSI_VC_IRQSTATUS(channel), DSI_VC_IRQ_BTA);
 630
 631         l = dsi_read_reg(DSI_VC_IRQENABLE(channel));
 632         l |= DSI_VC_IRQ_BTA;
 633         dsi_write_reg(DSI_VC_IRQENABLE(channel), l);
 634 }
 635
 636 static void dsi_vc_disable_bta_irq(int channel)
 637 {
 638         u32 l;
 639
 640         l = dsi_read_reg(DSI_VC_IRQENABLE(channel));
 641         l &= ~DSI_VC_IRQ_BTA;
 642         dsi_write_reg(DSI_VC_IRQENABLE(channel), l);
 643 }
 644
 645 /* DSI func clock. this could also be dsi_pll_hsdiv_dsi_clk */
 646 static inline void enable_clocks(bool enable)
 647 {
 648         if (enable)
 649                 dss_clk_enable(DSS_CLK_ICK | DSS_CLK_FCK);
 650         else
 651                 dss_clk_disable(DSS_CLK_ICK | DSS_CLK_FCK);
 652 }
 653
 654 /* source clock for DSI PLL. this could also be PCLKFREE */
 655 static inline void dsi_enable_pll_clock(bool enable)
 656 {
 657         if (enable)
 658                 dss_clk_enable(DSS_CLK_SYSCK);
 659         else
 660                 dss_clk_disable(DSS_CLK_SYSCK);
 661
 662         if (enable && dsi.pll_locked) {
 663                 if (wait_for_bit_change(DSI_PLL_STATUS, 1, 1) != 1)
 664                         DSSERR("cannot lock PLL when enabling clocks\n");
 665         }
 666 }
 667
 668 #ifdef DEBUG
 669 static void _dsi_print_reset_status(void)
 670 {
 671         u32 l;
 672
 673         if (!dss_debug)
 674                 return;
 675
 676         /* A dummy read using the SCP interface to any DSIPHY register is
 677          * required after DSIPHY reset to complete the reset of the DSI complex
 678          * I/O. */
 679         l = dsi_read_reg(DSI_DSIPHY_CFG5);
 680
 681         printk(KERN_DEBUG "DSI resets: ");
 682
 683         l = dsi_read_reg(DSI_PLL_STATUS);
 684         printk("PLL (%d) ", FLD_GET(l, 0, 0));
 685
 686         l = dsi_read_reg(DSI_COMPLEXIO_CFG1);
 687         printk("CIO (%d) ", FLD_GET(l, 29, 29));
 688
 689         l = dsi_read_reg(DSI_DSIPHY_CFG5);
 690         printk("PHY (%x, %d, %d, %d)\n",
 691                         FLD_GET(l, 28, 26),
 692                         FLD_GET(l, 29, 29),
 693                         FLD_GET(l, 30, 30),
 694                         FLD_GET(l, 31, 31));
 695 }
 696 #else
 697 #define _dsi_print_reset_status()
 698 #endif
 699
 700 static inline int dsi_if_enable(bool enable)
 701 {
 702         DSSDBG("dsi_if_enable(%d)\n", enable);
 703
 704         enable = enable ? 1 : 0;
 705         REG_FLD_MOD(DSI_CTRL, enable, 0, 0); /* IF_EN */
 706
 707         if (wait_for_bit_change(DSI_CTRL, 0, enable) != enable) {
 708                         DSSERR("Failed to set dsi_if_enable to %d\n", enable);
 709                         return -EIO;
 710         }
 711
 712         return 0;
 713 }
 714
 715 unsigned long dsi_get_pll_hsdiv_dispc_rate(void)
 716 {
 717         return dsi.current_cinfo.dsi_pll_hsdiv_dispc_clk;
 718 }
 719
 720 static unsigned long dsi_get_pll_hsdiv_dsi_rate(void)
 721 {
 722         return dsi.current_cinfo.dsi_pll_hsdiv_dsi_clk;
 723 }
 724
 725 static unsigned long dsi_get_txbyteclkhs(void)
 726 {
 727         return dsi.current_cinfo.clkin4ddr / 16;
 728 }
 729
 730 static unsigned long dsi_fclk_rate(void)
 731 {
 732         unsigned long r;
 733
 734         if (dss_get_dsi_clk_source() == DSS_CLK_SRC_FCK) {
 735                 /* DSI FCLK source is DSS_CLK_FCK */
 736                 r = dss_clk_get_rate(DSS_CLK_FCK);
 737         } else {
 738                 /* DSI FCLK source is dsi_pll_hsdiv_dsi_clk */
 739                 r = dsi_get_pll_hsdiv_dsi_rate();
 740         }
 741
 742         return r;
 743 }
 744
 745 static int dsi_set_lp_clk_divisor(struct omap_dss_device *dssdev)
 746 {
 747         unsigned long dsi_fclk;
 748         unsigned lp_clk_div;
 749         unsigned long lp_clk;
 750
 751         lp_clk_div = dssdev->phy.dsi.div.lp_clk_div;
 752
 753         if (lp_clk_div == 0 || lp_clk_div > LP_DIV_MAX)
 754                 return -EINVAL;
 755
 756         dsi_fclk = dsi_fclk_rate();
 757
 758         lp_clk = dsi_fclk / 2 / lp_clk_div;
 759
 760         DSSDBG("LP_CLK_DIV %u, LP_CLK %lu\n", lp_clk_div, lp_clk);
 761         dsi.current_cinfo.lp_clk = lp_clk;
 762         dsi.current_cinfo.lp_clk_div = lp_clk_div;
 763
 764         REG_FLD_MOD(DSI_CLK_CTRL, lp_clk_div, 12, 0);   /* LP_CLK_DIVISOR */
 765
 766         REG_FLD_MOD(DSI_CLK_CTRL, dsi_fclk > 30000000 ? 1 : 0,
 767                         21, 21);                /* LP_RX_SYNCHRO_ENABLE */
 768
 769         return 0;
 770 }
 771
 772
 773 enum dsi_pll_power_state {
 774         DSI_PLL_POWER_OFF       = 0x0,
 775         DSI_PLL_POWER_ON_HSCLK  = 0x1,
 776         DSI_PLL_POWER_ON_ALL    = 0x2,
 777         DSI_PLL_POWER_ON_DIV    = 0x3,
 778 };
 779
 780 static int dsi_pll_power(enum dsi_pll_power_state state)
 781 {
 782         int t = 0;
 783
 784         REG_FLD_MOD(DSI_CLK_CTRL, state, 31, 30);       /* PLL_PWR_CMD */
 785
 786         /* PLL_PWR_STATUS */
 787         while (FLD_GET(dsi_read_reg(DSI_CLK_CTRL), 29, 28) != state) {
 788                 if (++t > 1000) {
 789                         DSSERR("Failed to set DSI PLL power mode to %d\n",
 790                                         state);
 791                         return -ENODEV;
 792                 }
 793                 udelay(1);
 794         }
 795
 796         return 0;
 797 }
 798
 799 /* calculate clock rates using dividers in cinfo */
 800 static int dsi_calc_clock_rates(struct omap_dss_device *dssdev,
 801                 struct dsi_clock_info *cinfo)
 802 {
 803         if (cinfo->regn == 0 || cinfo->regn > REGN_MAX)
 804                 return -EINVAL;
 805
 806         if (cinfo->regm == 0 || cinfo->regm > REGM_MAX)
 807                 return -EINVAL;
 808
 809         if (cinfo->regm_dispc > REGM_DISPC_MAX)
 810                 return -EINVAL;
 811
 812         if (cinfo->regm_dsi > REGM_DSI_MAX)
 813                 return -EINVAL;
 814
 815         if (cinfo->use_sys_clk) {
 816                 cinfo->clkin = dss_clk_get_rate(DSS_CLK_SYSCK);
 817                 /* XXX it is unclear if highfreq should be used
 818                  * with DSS_SYS_CLK source also */
 819                 cinfo->highfreq = 0;
 820         } else {
 821                 cinfo->clkin = dispc_pclk_rate(dssdev->manager->id);
 822
 823                 if (cinfo->clkin < 32000000)
 824                         cinfo->highfreq = 0;
 825                 else
 826                         cinfo->highfreq = 1;
 827         }
 828
 829         cinfo->fint = cinfo->clkin / (cinfo->regn * (cinfo->highfreq ? 2 : 1));
 830
 831         if (cinfo->fint > FINT_MAX || cinfo->fint < FINT_MIN)
 832                 return -EINVAL;
 833
 834         cinfo->clkin4ddr = 2 * cinfo->regm * cinfo->fint;
 835
 836         if (cinfo->clkin4ddr > 1800 * 1000 * 1000)
 837                 return -EINVAL;
 838
 839         if (cinfo->regm_dispc > 0)
 840                 cinfo->dsi_pll_hsdiv_dispc_clk =
 841                         cinfo->clkin4ddr / cinfo->regm_dispc;
 842         else
 843                 cinfo->dsi_pll_hsdiv_dispc_clk = 0;
 844
 845         if (cinfo->regm_dsi > 0)
 846                 cinfo->dsi_pll_hsdiv_dsi_clk =
 847                         cinfo->clkin4ddr / cinfo->regm_dsi;
 848         else
 849                 cinfo->dsi_pll_hsdiv_dsi_clk = 0;
 850
 851         return 0;
 852 }
 853
 854 int dsi_pll_calc_clock_div_pck(bool is_tft, unsigned long req_pck,
 855                 struct dsi_clock_info *dsi_cinfo,
 856                 struct dispc_clock_info *dispc_cinfo)
 857 {
 858         struct dsi_clock_info cur, best;
 859         struct dispc_clock_info best_dispc;
 860         int min_fck_per_pck;
 861         int match = 0;
 862         unsigned long dss_sys_clk, max_dss_fck;
 863
 864         dss_sys_clk = dss_clk_get_rate(DSS_CLK_SYSCK);
 865
 866         max_dss_fck = dss_feat_get_max_dss_fck();
 867
 868         if (req_pck == dsi.cache_req_pck &&
 869                         dsi.cache_cinfo.clkin == dss_sys_clk) {
 870                 DSSDBG("DSI clock info found from cache\n");
 871                 *dsi_cinfo = dsi.cache_cinfo;
 872                 dispc_find_clk_divs(is_tft, req_pck,
 873                         dsi_cinfo->dsi_pll_hsdiv_dispc_clk, dispc_cinfo);
 874                 return 0;
 875         }
 876
 877         min_fck_per_pck = CONFIG_OMAP2_DSS_MIN_FCK_PER_PCK;
 878
 879         if (min_fck_per_pck &&
 880                 req_pck * min_fck_per_pck > max_dss_fck) {
 881                 DSSERR("Requested pixel clock not possible with the current "
 882                                 "OMAP2_DSS_MIN_FCK_PER_PCK setting. Turning "
 883                                 "the constraint off.\n");
 884                 min_fck_per_pck = 0;
 885         }
 886
 887         DSSDBG("dsi_pll_calc\n");
 888
 889 retry:
 890         memset(&best, 0, sizeof(best));
 891         memset(&best_dispc, 0, sizeof(best_dispc));
 892
 893         memset(&cur, 0, sizeof(cur));
 894         cur.clkin = dss_sys_clk;
 895         cur.use_sys_clk = 1;
 896         cur.highfreq = 0;
 897
 898         /* no highfreq: 0.75MHz < Fint = clkin / regn < 2.1MHz */
 899         /* highfreq: 0.75MHz < Fint = clkin / (2*regn) < 2.1MHz */
 900         /* To reduce PLL lock time, keep Fint high (around 2 MHz) */
 901         for (cur.regn = 1; cur.regn < REGN_MAX; ++cur.regn) {
 902                 if (cur.highfreq == 0)
 903                         cur.fint = cur.clkin / cur.regn;
 904                 else
 905                         cur.fint = cur.clkin / (2 * cur.regn);
 906
 907                 if (cur.fint > FINT_MAX || cur.fint < FINT_MIN)
 908                         continue;
 909
 910                 /* DSIPHY(MHz) = (2 * regm / regn) * (clkin / (highfreq + 1)) */
 911                 for (cur.regm = 1; cur.regm < REGM_MAX; ++cur.regm) {
 912                         unsigned long a, b;
 913
 914                         a = 2 * cur.regm * (cur.clkin/1000);
 915                         b = cur.regn * (cur.highfreq + 1);
 916                         cur.clkin4ddr = a / b * 1000;
 917
 918                         if (cur.clkin4ddr > 1800 * 1000 * 1000)
 919                                 break;
 920
 921                         /* dsi_pll_hsdiv_dispc_clk(MHz) =
 922                          * DSIPHY(MHz) / regm_dispc  < 173MHz/186Mhz */
 923                         for (cur.regm_dispc = 1; cur.regm_dispc < REGM_DISPC_MAX;
 924                                         ++cur.regm_dispc) {
 925                                 struct dispc_clock_info cur_dispc;
 926                                 cur.dsi_pll_hsdiv_dispc_clk =
 927                                         cur.clkin4ddr / cur.regm_dispc;
 928
 929                                 /* this will narrow down the search a bit,
 930                                  * but still give pixclocks below what was
 931                                  * requested */
 932                                 if (cur.dsi_pll_hsdiv_dispc_clk  < req_pck)
 933                                         break;
 934
 935                                 if (cur.dsi_pll_hsdiv_dispc_clk > max_dss_fck)
 936                                         continue;
 937
 938                                 if (min_fck_per_pck &&
 939                                         cur.dsi_pll_hsdiv_dispc_clk <
 940                                                 req_pck * min_fck_per_pck)
 941                                         continue;
 942
 943                                 match = 1;
 944
 945                                 dispc_find_clk_divs(is_tft, req_pck,
 946                                                 cur.dsi_pll_hsdiv_dispc_clk,
 947                                                 &cur_dispc);
 948
 949                                 if (abs(cur_dispc.pck - req_pck) <
 950                                                 abs(best_dispc.pck - req_pck)) {
 951                                         best = cur;
 952                                         best_dispc = cur_dispc;
 953
 954                                         if (cur_dispc.pck == req_pck)
 955                                                 goto found;
 956                                 }
 957                         }
 958                 }
 959         }
 960 found:
 961         if (!match) {
 962                 if (min_fck_per_pck) {
 963                         DSSERR("Could not find suitable clock settings.\n"
 964                                         "Turning FCK/PCK constraint off and"
 965                                         "trying again.\n");
 966                         min_fck_per_pck = 0;
 967                         goto retry;
 968                 }
 969
 970                 DSSERR("Could not find suitable clock settings.\n");
 971
 972                 return -EINVAL;
 973         }
 974
 975         /* dsi_pll_hsdiv_dsi_clk (regm_dsi) is not used */
 976         best.regm_dsi = 0;
 977         best.dsi_pll_hsdiv_dsi_clk = 0;
 978
 979         if (dsi_cinfo)
 980                 *dsi_cinfo = best;
 981         if (dispc_cinfo)
 982                 *dispc_cinfo = best_dispc;
 983
 984         dsi.cache_req_pck = req_pck;
 985         dsi.cache_clk_freq = 0;
 986         dsi.cache_cinfo = best;
 987
 988         return 0;
 989 }
 990
 991 int dsi_pll_set_clock_div(struct dsi_clock_info *cinfo)
 992 {
 993         int r = 0;
 994         u32 l;
 995         int f;
 996
 997         DSSDBGF();
 998
 999         dsi.current_cinfo.fint = cinfo->fint;
1000         dsi.current_cinfo.clkin4ddr = cinfo->clkin4ddr;
1001         dsi.current_cinfo.dsi_pll_hsdiv_dispc_clk =
1002                         cinfo->dsi_pll_hsdiv_dispc_clk;
1003         dsi.current_cinfo.dsi_pll_hsdiv_dsi_clk =
1004                         cinfo->dsi_pll_hsdiv_dsi_clk;
1005
1006         dsi.current_cinfo.regn = cinfo->regn;
1007         dsi.current_cinfo.regm = cinfo->regm;
1008         dsi.current_cinfo.regm_dispc = cinfo->regm_dispc;
1009         dsi.current_cinfo.regm_dsi = cinfo->regm_dsi;
1010
1011         DSSDBG("DSI Fint %ld\n", cinfo->fint);
1012
1013         DSSDBG("clkin (%s) rate %ld, highfreq %d\n",
1014                         cinfo->use_sys_clk ? "dss_sys_clk" : "pclkfree",
1015                         cinfo->clkin,
1016                         cinfo->highfreq);
1017
1018         /* DSIPHY == CLKIN4DDR */
1019         DSSDBG("CLKIN4DDR = 2 * %d / %d * %lu / %d = %lu\n",
1020                         cinfo->regm,
1021                         cinfo->regn,
1022                         cinfo->clkin,
1023                         cinfo->highfreq + 1,
1024                         cinfo->clkin4ddr);
1025
1026         DSSDBG("Data rate on 1 DSI lane %ld Mbps\n",
1027                         cinfo->clkin4ddr / 1000 / 1000 / 2);
1028
1029         DSSDBG("Clock lane freq %ld Hz\n", cinfo->clkin4ddr / 4);
1030
1031         DSSDBG("regm_dispc = %d, %s (%s) = %lu\n", cinfo->regm_dispc,
1032                 dss_get_generic_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC),
1033                 dss_feat_get_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC),
1034                 cinfo->dsi_pll_hsdiv_dispc_clk);
1035         DSSDBG("regm_dsi = %d, %s (%s) = %lu\n", cinfo->regm_dsi,
1036                 dss_get_generic_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DSI),
1037                 dss_feat_get_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DSI),
1038                 cinfo->dsi_pll_hsdiv_dsi_clk);
1039
1040         REG_FLD_MOD(DSI_PLL_CONTROL, 0, 0, 0); /* DSI_PLL_AUTOMODE = manual */
1041
1042         l = dsi_read_reg(DSI_PLL_CONFIGURATION1);
1043         l = FLD_MOD(l, 1, 0, 0);                /* DSI_PLL_STOPMODE */
1044         l = FLD_MOD(l, cinfo->regn - 1, 7, 1);  /* DSI_PLL_REGN */
1045         l = FLD_MOD(l, cinfo->regm, 18, 8);     /* DSI_PLL_REGM */
1046         l = FLD_MOD(l, cinfo->regm_dispc > 0 ? cinfo->regm_dispc - 1 : 0,
1047                         22, 19);                /* DSI_CLOCK_DIV */
1048         l = FLD_MOD(l, cinfo->regm_dsi > 0 ? cinfo->regm_dsi - 1 : 0,
1049                         26, 23);                /* DSIPROTO_CLOCK_DIV */
1050         dsi_write_reg(DSI_PLL_CONFIGURATION1, l);
1051
1052         BUG_ON(cinfo->fint < 750000 || cinfo->fint > 2100000);
1053         if (cinfo->fint < 1000000)
1054                 f = 0x3;
1055         else if (cinfo->fint < 1250000)
1056                 f = 0x4;
1057         else if (cinfo->fint < 1500000)
1058                 f = 0x5;
1059         else if (cinfo->fint < 1750000)
1060                 f = 0x6;
1061         else
1062                 f = 0x7;
1063
1064         l = dsi_read_reg(DSI_PLL_CONFIGURATION2);
1065         l = FLD_MOD(l, f, 4, 1);                /* DSI_PLL_FREQSEL */
1066         l = FLD_MOD(l, cinfo->use_sys_clk ? 0 : 1,
1067                         11, 11);                /* DSI_PLL_CLKSEL */
1068         l = FLD_MOD(l, cinfo->highfreq,
1069                         12, 12);                /* DSI_PLL_HIGHFREQ */
1070         l = FLD_MOD(l, 1, 13, 13);              /* DSI_PLL_REFEN */
1071         l = FLD_MOD(l, 0, 14, 14);              /* DSIPHY_CLKINEN */
1072         l = FLD_MOD(l, 1, 20, 20);              /* DSI_HSDIVBYPASS */
1073         dsi_write_reg(DSI_PLL_CONFIGURATION2, l);
1074
1075         REG_FLD_MOD(DSI_PLL_GO, 1, 0, 0);       /* DSI_PLL_GO */
1076
1077         if (wait_for_bit_change(DSI_PLL_GO, 0, 0) != 0) {
1078                 DSSERR("dsi pll go bit not going down.\n");
1079                 r = -EIO;
1080                 goto err;
1081         }
1082
1083         if (wait_for_bit_change(DSI_PLL_STATUS, 1, 1) != 1) {
1084                 DSSERR("cannot lock PLL\n");
1085                 r = -EIO;
1086                 goto err;
1087         }
1088
1089         dsi.pll_locked = 1;
1090
1091         l = dsi_read_reg(DSI_PLL_CONFIGURATION2);
1092         l = FLD_MOD(l, 0, 0, 0);        /* DSI_PLL_IDLE */
1093         l = FLD_MOD(l, 0, 5, 5);        /* DSI_PLL_PLLLPMODE */
1094         l = FLD_MOD(l, 0, 6, 6);        /* DSI_PLL_LOWCURRSTBY */
1095         l = FLD_MOD(l, 0, 7, 7);        /* DSI_PLL_TIGHTPHASELOCK */
1096         l = FLD_MOD(l, 0, 8, 8);        /* DSI_PLL_DRIFTGUARDEN */
1097         l = FLD_MOD(l, 0, 10, 9);       /* DSI_PLL_LOCKSEL */
1098         l = FLD_MOD(l, 1, 13, 13);      /* DSI_PLL_REFEN */
1099         l = FLD_MOD(l, 1, 14, 14);      /* DSIPHY_CLKINEN */
1100         l = FLD_MOD(l, 0, 15, 15);      /* DSI_BYPASSEN */
1101         l = FLD_MOD(l, 1, 16, 16);      /* DSS_CLOCK_EN */
1102         l = FLD_MOD(l, 0, 17, 17);      /* DSS_CLOCK_PWDN */
1103         l = FLD_MOD(l, 1, 18, 18);      /* DSI_PROTO_CLOCK_EN */
1104         l = FLD_MOD(l, 0, 19, 19);      /* DSI_PROTO_CLOCK_PWDN */
1105         l = FLD_MOD(l, 0, 20, 20);      /* DSI_HSDIVBYPASS */
1106         dsi_write_reg(DSI_PLL_CONFIGURATION2, l);
1107
1108         DSSDBG("PLL config done\n");
1109 err:
1110         return r;
1111 }
1112
1113 int dsi_pll_init(struct omap_dss_device *dssdev, bool enable_hsclk,
1114                 bool enable_hsdiv)
1115 {
1116         int r = 0;
1117         enum dsi_pll_power_state pwstate;
1118
1119         DSSDBG("PLL init\n");
1120
1121         enable_clocks(1);
1122         dsi_enable_pll_clock(1);
1123
1124         r = regulator_enable(dsi.vdds_dsi_reg);
1125         if (r)
1126                 goto err0;
1127
1128         /* XXX PLL does not come out of reset without this... */
1129         dispc_pck_free_enable(1);
1130
1131         if (wait_for_bit_change(DSI_PLL_STATUS, 0, 1) != 1) {
1132                 DSSERR("PLL not coming out of reset.\n");
1133                 r = -ENODEV;
1134                 dispc_pck_free_enable(0);
1135                 goto err1;
1136         }
1137
1138         /* XXX ... but if left on, we get problems when planes do not
1139          * fill the whole display. No idea about this */
1140         dispc_pck_free_enable(0);
1141
1142         if (enable_hsclk && enable_hsdiv)
1143                 pwstate = DSI_PLL_POWER_ON_ALL;
1144         else if (enable_hsclk)
1145                 pwstate = DSI_PLL_POWER_ON_HSCLK;
1146         else if (enable_hsdiv)
1147                 pwstate = DSI_PLL_POWER_ON_DIV;
1148         else
1149                 pwstate = DSI_PLL_POWER_OFF;
1150
1151         r = dsi_pll_power(pwstate);
1152
1153         if (r)
1154                 goto err1;
1155
1156         DSSDBG("PLL init done\n");
1157
1158         return 0;
1159 err1:
1160         regulator_disable(dsi.vdds_dsi_reg);
1161 err0:
1162         enable_clocks(0);
1163         dsi_enable_pll_clock(0);
1164         return r;
1165 }
1166
1167 void dsi_pll_uninit(void)
1168 {
1169         enable_clocks(0);
1170         dsi_enable_pll_clock(0);
1171
1172         dsi.pll_locked = 0;
1173         dsi_pll_power(DSI_PLL_POWER_OFF);
1174         regulator_disable(dsi.vdds_dsi_reg);
1175         DSSDBG("PLL uninit done\n");
1176 }
1177
1178 void dsi_dump_clocks(struct seq_file *s)
1179 {
1180         int clksel;
1181         struct dsi_clock_info *cinfo = &dsi.current_cinfo;
1182         enum dss_clk_source dispc_clk_src, dsi_clk_src;
1183
1184         dispc_clk_src = dss_get_dispc_clk_source();
1185         dsi_clk_src = dss_get_dsi_clk_source();
1186
1187         enable_clocks(1);
1188
1189         clksel = REG_GET(DSI_PLL_CONFIGURATION2, 11, 11);
1190
1191         seq_printf(s,   "- DSI PLL -\n");
1192
1193         seq_printf(s,   "dsi pll source = %s\n",
1194                         clksel == 0 ?
1195                         "dss_sys_clk" : "pclkfree");
1196
1197         seq_printf(s,   "Fint\t\t%-16luregn %u\n", cinfo->fint, cinfo->regn);
1198
1199         seq_printf(s,   "CLKIN4DDR\t%-16luregm %u\n",
1200                         cinfo->clkin4ddr, cinfo->regm);
1201
1202         seq_printf(s,   "%s (%s)\t%-16luregm_dispc %u\t(%s)\n",
1203                         dss_get_generic_clk_source_name(dispc_clk_src),
1204                         dss_feat_get_clk_source_name(dispc_clk_src),
1205                         cinfo->dsi_pll_hsdiv_dispc_clk,
1206                         cinfo->regm_dispc,
1207                         dispc_clk_src == DSS_CLK_SRC_FCK ?
1208                         "off" : "on");
1209
1210         seq_printf(s,   "%s (%s)\t%-16luregm_dsi %u\t(%s)\n",
1211                         dss_get_generic_clk_source_name(dsi_clk_src),
1212                         dss_feat_get_clk_source_name(dsi_clk_src),
1213                         cinfo->dsi_pll_hsdiv_dsi_clk,
1214                         cinfo->regm_dsi,
1215                         dsi_clk_src == DSS_CLK_SRC_FCK ?
1216                         "off" : "on");
1217
1218         seq_printf(s,   "- DSI -\n");
1219
1220         seq_printf(s,   "dsi fclk source = %s (%s)\n",
1221                         dss_get_generic_clk_source_name(dsi_clk_src),
1222                         dss_feat_get_clk_source_name(dsi_clk_src));
1223
1224         seq_printf(s,   "DSI_FCLK\t%lu\n", dsi_fclk_rate());
1225
1226         seq_printf(s,   "DDR_CLK\t\t%lu\n",
1227                         cinfo->clkin4ddr / 4);
1228
1229         seq_printf(s,   "TxByteClkHS\t%lu\n", dsi_get_txbyteclkhs());
1230
1231         seq_printf(s,   "LP_CLK\t\t%lu\n", cinfo->lp_clk);
1232
1233         seq_printf(s,   "VP_CLK\t\t%lu\n"
1234                         "VP_PCLK\t\t%lu\n",
1235                         dispc_lclk_rate(OMAP_DSS_CHANNEL_LCD),
1236                         dispc_pclk_rate(OMAP_DSS_CHANNEL_LCD));
1237
1238         enable_clocks(0);
1239 }
1240
1241 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
1242 void dsi_dump_irqs(struct seq_file *s)
1243 {
1244         unsigned long flags;
1245         struct dsi_irq_stats stats;
1246
1247         spin_lock_irqsave(&dsi.irq_stats_lock, flags);
1248
1249         stats = dsi.irq_stats;
1250         memset(&dsi.irq_stats, 0, sizeof(dsi.irq_stats));
1251         dsi.irq_stats.last_reset = jiffies;
1252
1253         spin_unlock_irqrestore(&dsi.irq_stats_lock, flags);
1254
1255         seq_printf(s, "period %u ms\n",
1256                         jiffies_to_msecs(jiffies - stats.last_reset));
1257
1258         seq_printf(s, "irqs %d\n", stats.irq_count);
1259 #define PIS(x) \
1260         seq_printf(s, "%-20s %10d\n", #x, stats.dsi_irqs[ffs(DSI_IRQ_##x)-1]);
1261
1262         seq_printf(s, "-- DSI interrupts --\n");
1263         PIS(VC0);
1264         PIS(VC1);
1265         PIS(VC2);
1266         PIS(VC3);
1267         PIS(WAKEUP);
1268         PIS(RESYNC);
1269         PIS(PLL_LOCK);
1270         PIS(PLL_UNLOCK);
1271         PIS(PLL_RECALL);
1272         PIS(COMPLEXIO_ERR);
1273         PIS(HS_TX_TIMEOUT);
1274         PIS(LP_RX_TIMEOUT);
1275         PIS(TE_TRIGGER);
1276         PIS(ACK_TRIGGER);
1277         PIS(SYNC_LOST);
1278         PIS(LDO_POWER_GOOD);
1279         PIS(TA_TIMEOUT);
1280 #undef PIS
1281
1282 #define PIS(x) \
1283         seq_printf(s, "%-20s %10d %10d %10d %10d\n", #x, \
1284                         stats.vc_irqs[0][ffs(DSI_VC_IRQ_##x)-1], \
1285                         stats.vc_irqs[1][ffs(DSI_VC_IRQ_##x)-1], \
1286                         stats.vc_irqs[2][ffs(DSI_VC_IRQ_##x)-1], \
1287                         stats.vc_irqs[3][ffs(DSI_VC_IRQ_##x)-1]);
1288
1289         seq_printf(s, "-- VC interrupts --\n");
1290         PIS(CS);
1291         PIS(ECC_CORR);
1292         PIS(PACKET_SENT);
1293         PIS(FIFO_TX_OVF);
1294         PIS(FIFO_RX_OVF);
1295         PIS(BTA);
1296         PIS(ECC_NO_CORR);
1297         PIS(FIFO_TX_UDF);
1298         PIS(PP_BUSY_CHANGE);
1299 #undef PIS
1300
1301 #define PIS(x) \
1302         seq_printf(s, "%-20s %10d\n", #x, \
1303                         stats.cio_irqs[ffs(DSI_CIO_IRQ_##x)-1]);
1304
1305         seq_printf(s, "-- CIO interrupts --\n");
1306         PIS(ERRSYNCESC1);
1307         PIS(ERRSYNCESC2);
1308         PIS(ERRSYNCESC3);
1309         PIS(ERRESC1);
1310         PIS(ERRESC2);
1311         PIS(ERRESC3);
1312         PIS(ERRCONTROL1);
1313         PIS(ERRCONTROL2);
1314         PIS(ERRCONTROL3);
1315         PIS(STATEULPS1);
1316         PIS(STATEULPS2);
1317         PIS(STATEULPS3);
1318         PIS(ERRCONTENTIONLP0_1);
1319         PIS(ERRCONTENTIONLP1_1);
1320         PIS(ERRCONTENTIONLP0_2);
1321         PIS(ERRCONTENTIONLP1_2);
1322         PIS(ERRCONTENTIONLP0_3);
1323         PIS(ERRCONTENTIONLP1_3);
1324         PIS(ULPSACTIVENOT_ALL0);
1325         PIS(ULPSACTIVENOT_ALL1);
1326 #undef PIS
1327 }
1328 #endif
1329
1330 void dsi_dump_regs(struct seq_file *s)
1331 {
1332 #define DUMPREG(r) seq_printf(s, "%-35s %08x\n", #r, dsi_read_reg(r))
1333
1334         dss_clk_enable(DSS_CLK_ICK | DSS_CLK_FCK);
1335
1336         DUMPREG(DSI_REVISION);
1337         DUMPREG(DSI_SYSCONFIG);
1338         DUMPREG(DSI_SYSSTATUS);
1339         DUMPREG(DSI_IRQSTATUS);
1340         DUMPREG(DSI_IRQENABLE);
1341         DUMPREG(DSI_CTRL);
1342         DUMPREG(DSI_COMPLEXIO_CFG1);
1343         DUMPREG(DSI_COMPLEXIO_IRQ_STATUS);
1344         DUMPREG(DSI_COMPLEXIO_IRQ_ENABLE);
1345         DUMPREG(DSI_CLK_CTRL);
1346         DUMPREG(DSI_TIMING1);
1347         DUMPREG(DSI_TIMING2);
1348         DUMPREG(DSI_VM_TIMING1);
1349         DUMPREG(DSI_VM_TIMING2);
1350         DUMPREG(DSI_VM_TIMING3);
1351         DUMPREG(DSI_CLK_TIMING);
1352         DUMPREG(DSI_TX_FIFO_VC_SIZE);
1353         DUMPREG(DSI_RX_FIFO_VC_SIZE);
1354         DUMPREG(DSI_COMPLEXIO_CFG2);
1355         DUMPREG(DSI_RX_FIFO_VC_FULLNESS);
1356         DUMPREG(DSI_VM_TIMING4);
1357         DUMPREG(DSI_TX_FIFO_VC_EMPTINESS);
1358         DUMPREG(DSI_VM_TIMING5);
1359         DUMPREG(DSI_VM_TIMING6);
1360         DUMPREG(DSI_VM_TIMING7);
1361         DUMPREG(DSI_STOPCLK_TIMING);
1362
1363         DUMPREG(DSI_VC_CTRL(0));
1364         DUMPREG(DSI_VC_TE(0));
1365         DUMPREG(DSI_VC_LONG_PACKET_HEADER(0));
1366         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(0));
1367         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(0));
1368         DUMPREG(DSI_VC_IRQSTATUS(0));
1369         DUMPREG(DSI_VC_IRQENABLE(0));
1370
1371         DUMPREG(DSI_VC_CTRL(1));
1372         DUMPREG(DSI_VC_TE(1));
1373         DUMPREG(DSI_VC_LONG_PACKET_HEADER(1));
1374         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(1));
1375         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(1));
1376         DUMPREG(DSI_VC_IRQSTATUS(1));
1377         DUMPREG(DSI_VC_IRQENABLE(1));
1378
1379         DUMPREG(DSI_VC_CTRL(2));
1380         DUMPREG(DSI_VC_TE(2));
1381         DUMPREG(DSI_VC_LONG_PACKET_HEADER(2));
1382         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(2));
1383         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(2));
1384         DUMPREG(DSI_VC_IRQSTATUS(2));
1385         DUMPREG(DSI_VC_IRQENABLE(2));
1386
1387         DUMPREG(DSI_VC_CTRL(3));
1388         DUMPREG(DSI_VC_TE(3));
1389         DUMPREG(DSI_VC_LONG_PACKET_HEADER(3));
1390         DUMPREG(DSI_VC_LONG_PACKET_PAYLOAD(3));
1391         DUMPREG(DSI_VC_SHORT_PACKET_HEADER(3));
1392         DUMPREG(DSI_VC_IRQSTATUS(3));
1393         DUMPREG(DSI_VC_IRQENABLE(3));
1394
1395         DUMPREG(DSI_DSIPHY_CFG0);
1396         DUMPREG(DSI_DSIPHY_CFG1);
1397         DUMPREG(DSI_DSIPHY_CFG2);
1398         DUMPREG(DSI_DSIPHY_CFG5);
1399
1400         DUMPREG(DSI_PLL_CONTROL);
1401         DUMPREG(DSI_PLL_STATUS);
1402         DUMPREG(DSI_PLL_GO);
1403         DUMPREG(DSI_PLL_CONFIGURATION1);
1404         DUMPREG(DSI_PLL_CONFIGURATION2);
1405
1406         dss_clk_disable(DSS_CLK_ICK | DSS_CLK_FCK);
1407 #undef DUMPREG
1408 }
1409
1410 enum dsi_complexio_power_state {
1411         DSI_COMPLEXIO_POWER_OFF         = 0x0,
1412         DSI_COMPLEXIO_POWER_ON          = 0x1,
1413         DSI_COMPLEXIO_POWER_ULPS        = 0x2,
1414 };
1415
1416 static int dsi_complexio_power(enum dsi_complexio_power_state state)
1417 {
1418         int t = 0;
1419
1420         /* PWR_CMD */
1421         REG_FLD_MOD(DSI_COMPLEXIO_CFG1, state, 28, 27);
1422
1423         /* PWR_STATUS */
1424         while (FLD_GET(dsi_read_reg(DSI_COMPLEXIO_CFG1), 26, 25) != state) {
1425                 if (++t > 1000) {
1426                         DSSERR("failed to set complexio power state to "
1427                                         "%d\n", state);
1428                         return -ENODEV;
1429                 }
1430                 udelay(1);
1431         }
1432
1433         return 0;
1434 }
1435
1436 static void dsi_complexio_config(struct omap_dss_device *dssdev)
1437 {
1438         u32 r;
1439
1440         int clk_lane   = dssdev->phy.dsi.clk_lane;
1441         int data1_lane = dssdev->phy.dsi.data1_lane;
1442         int data2_lane = dssdev->phy.dsi.data2_lane;
1443         int clk_pol    = dssdev->phy.dsi.clk_pol;
1444         int data1_pol  = dssdev->phy.dsi.data1_pol;
1445         int data2_pol  = dssdev->phy.dsi.data2_pol;
1446
1447         r = dsi_read_reg(DSI_COMPLEXIO_CFG1);
1448         r = FLD_MOD(r, clk_lane, 2, 0);
1449         r = FLD_MOD(r, clk_pol, 3, 3);
1450         r = FLD_MOD(r, data1_lane, 6, 4);
1451         r = FLD_MOD(r, data1_pol, 7, 7);
1452         r = FLD_MOD(r, data2_lane, 10, 8);
1453         r = FLD_MOD(r, data2_pol, 11, 11);
1454         dsi_write_reg(DSI_COMPLEXIO_CFG1, r);
1455
1456         /* The configuration of the DSI complex I/O (number of data lanes,
1457            position, differential order) should not be changed while
1458            DSS.DSI_CLK_CRTRL[20] LP_CLK_ENABLE bit is set to 1. In order for
1459            the hardware to take into account a new configuration of the complex
1460            I/O (done in DSS.DSI_COMPLEXIO_CFG1 register), it is recommended to
1461            follow this sequence: First set the DSS.DSI_CTRL[0] IF_EN bit to 1,
1462            then reset the DSS.DSI_CTRL[0] IF_EN to 0, then set
1463            DSS.DSI_CLK_CTRL[20] LP_CLK_ENABLE to 1 and finally set again the
1464            DSS.DSI_CTRL[0] IF_EN bit to 1. If the sequence is not followed, the
1465            DSI complex I/O configuration is unknown. */
1466
1467         /*
1468         REG_FLD_MOD(DSI_CTRL, 1, 0, 0);
1469         REG_FLD_MOD(DSI_CTRL, 0, 0, 0);
1470         REG_FLD_MOD(DSI_CLK_CTRL, 1, 20, 20);
1471         REG_FLD_MOD(DSI_CTRL, 1, 0, 0);
1472         */
1473 }
1474
1475 static inline unsigned ns2ddr(unsigned ns)
1476 {
1477         /* convert time in ns to ddr ticks, rounding up */
1478         unsigned long ddr_clk = dsi.current_cinfo.clkin4ddr / 4;
1479         return (ns * (ddr_clk / 1000 / 1000) + 999) / 1000;
1480 }
1481
1482 static inline unsigned ddr2ns(unsigned ddr)
1483 {
1484         unsigned long ddr_clk = dsi.current_cinfo.clkin4ddr / 4;
1485         return ddr * 1000 * 1000 / (ddr_clk / 1000);
1486 }
1487
1488 static void dsi_complexio_timings(void)
1489 {
1490         u32 r;
1491         u32 ths_prepare, ths_prepare_ths_zero, ths_trail, ths_exit;
1492         u32 tlpx_half, tclk_trail, tclk_zero;
1493         u32 tclk_prepare;
1494
1495         /* calculate timings */
1496
1497         /* 1 * DDR_CLK = 2 * UI */
1498
1499         /* min 40ns + 4*UI      max 85ns + 6*UI */
1500         ths_prepare = ns2ddr(70) + 2;
1501
1502         /* min 145ns + 10*UI */
1503         ths_prepare_ths_zero = ns2ddr(175) + 2;
1504
1505         /* min max(8*UI, 60ns+4*UI) */
1506         ths_trail = ns2ddr(60) + 5;
1507
1508         /* min 100ns */
1509         ths_exit = ns2ddr(145);
1510
1511         /* tlpx min 50n */
1512         tlpx_half = ns2ddr(25);
1513
1514         /* min 60ns */
1515         tclk_trail = ns2ddr(60) + 2;
1516
1517         /* min 38ns, max 95ns */
1518         tclk_prepare = ns2ddr(65);
1519
1520         /* min tclk-prepare + tclk-zero = 300ns */
1521         tclk_zero = ns2ddr(260);
1522
1523         DSSDBG("ths_prepare %u (%uns), ths_prepare_ths_zero %u (%uns)\n",
1524                 ths_prepare, ddr2ns(ths_prepare),
1525                 ths_prepare_ths_zero, ddr2ns(ths_prepare_ths_zero));
1526         DSSDBG("ths_trail %u (%uns), ths_exit %u (%uns)\n",
1527                         ths_trail, ddr2ns(ths_trail),
1528                         ths_exit, ddr2ns(ths_exit));
1529
1530         DSSDBG("tlpx_half %u (%uns), tclk_trail %u (%uns), "
1531                         "tclk_zero %u (%uns)\n",
1532                         tlpx_half, ddr2ns(tlpx_half),
1533                         tclk_trail, ddr2ns(tclk_trail),
1534                         tclk_zero, ddr2ns(tclk_zero));
1535         DSSDBG("tclk_prepare %u (%uns)\n",
1536                         tclk_prepare, ddr2ns(tclk_prepare));
1537
1538         /* program timings */
1539
1540         r = dsi_read_reg(DSI_DSIPHY_CFG0);
1541         r = FLD_MOD(r, ths_prepare, 31, 24);
1542         r = FLD_MOD(r, ths_prepare_ths_zero, 23, 16);
1543         r = FLD_MOD(r, ths_trail, 15, 8);
1544         r = FLD_MOD(r, ths_exit, 7, 0);
1545         dsi_write_reg(DSI_DSIPHY_CFG0, r);
1546
1547         r = dsi_read_reg(DSI_DSIPHY_CFG1);
1548         r = FLD_MOD(r, tlpx_half, 22, 16);
1549         r = FLD_MOD(r, tclk_trail, 15, 8);
1550         r = FLD_MOD(r, tclk_zero, 7, 0);
1551         dsi_write_reg(DSI_DSIPHY_CFG1, r);
1552
1553         r = dsi_read_reg(DSI_DSIPHY_CFG2);
1554         r = FLD_MOD(r, tclk_prepare, 7, 0);
1555         dsi_write_reg(DSI_DSIPHY_CFG2, r);
1556 }
1557
1558
1559 static int dsi_complexio_init(struct omap_dss_device *dssdev)
1560 {
1561         int r = 0;
1562
1563         DSSDBG("dsi_complexio_init\n");
1564
1565         /* CIO_CLK_ICG, enable L3 clk to CIO */
1566         REG_FLD_MOD(DSI_CLK_CTRL, 1, 14, 14);
1567
1568         /* A dummy read using the SCP interface to any DSIPHY register is
1569          * required after DSIPHY reset to complete the reset of the DSI complex
1570          * I/O. */
1571         dsi_read_reg(DSI_DSIPHY_CFG5);
1572
1573         if (wait_for_bit_change(DSI_DSIPHY_CFG5, 30, 1) != 1) {
1574                 DSSERR("ComplexIO PHY not coming out of reset.\n");
1575                 r = -ENODEV;
1576                 goto err;
1577         }
1578
1579         dsi_complexio_config(dssdev);
1580
1581         r = dsi_complexio_power(DSI_COMPLEXIO_POWER_ON);
1582
1583         if (r)
1584                 goto err;
1585
1586         if (wait_for_bit_change(DSI_COMPLEXIO_CFG1, 29, 1) != 1) {
1587                 DSSERR("ComplexIO not coming out of reset.\n");
1588                 r = -ENODEV;
1589                 goto err;
1590         }
1591
1592         if (wait_for_bit_change(DSI_COMPLEXIO_CFG1, 21, 1) != 1) {
1593                 DSSERR("ComplexIO LDO power down.\n");
1594                 r = -ENODEV;
1595                 goto err;
1596         }
1597
1598         dsi_complexio_timings();
1599
1600         /*
1601            The configuration of the DSI complex I/O (number of data lanes,
1602            position, differential order) should not be changed while
1603            DSS.DSI_CLK_CRTRL[20] LP_CLK_ENABLE bit is set to 1. For the
1604            hardware to recognize a new configuration of the complex I/O (done
1605            in DSS.DSI_COMPLEXIO_CFG1 register), it is recommended to follow
1606            this sequence: First set the DSS.DSI_CTRL[0] IF_EN bit to 1, next
1607            reset the DSS.DSI_CTRL[0] IF_EN to 0, then set DSS.DSI_CLK_CTRL[20]
1608            LP_CLK_ENABLE to 1, and finally, set again the DSS.DSI_CTRL[0] IF_EN
1609            bit to 1. If the sequence is not followed, the DSi complex I/O
1610            configuration is undetermined.
1611            */
1612         dsi_if_enable(1);
1613         dsi_if_enable(0);
1614         REG_FLD_MOD(DSI_CLK_CTRL, 1, 20, 20); /* LP_CLK_ENABLE */
1615         dsi_if_enable(1);
1616         dsi_if_enable(0);
1617
1618         DSSDBG("CIO init done\n");
1619 err:
1620         return r;
1621 }
1622
1623 static void dsi_complexio_uninit(void)
1624 {
1625         dsi_complexio_power(DSI_COMPLEXIO_POWER_OFF);
1626 }
1627
1628 static int _dsi_wait_reset(void)
1629 {
1630         int t = 0;
1631
1632         while (REG_GET(DSI_SYSSTATUS, 0, 0) == 0) {
1633                 if (++t > 5) {
1634                         DSSERR("soft reset failed\n");
1635                         return -ENODEV;
1636                 }
1637                 udelay(1);
1638         }
1639
1640         return 0;
1641 }
1642
1643 static int _dsi_reset(void)
1644 {
1645         /* Soft reset */
1646         REG_FLD_MOD(DSI_SYSCONFIG, 1, 1, 1);
1647         return _dsi_wait_reset();
1648 }
1649
1650 static void dsi_config_tx_fifo(enum fifo_size size1, enum fifo_size size2,
1651                 enum fifo_size size3, enum fifo_size size4)
1652 {
1653         u32 r = 0;
1654         int add = 0;
1655         int i;
1656
1657         dsi.vc[0].fifo_size = size1;
1658         dsi.vc[1].fifo_size = size2;
1659         dsi.vc[2].fifo_size = size3;
1660         dsi.vc[3].fifo_size = size4;
1661
1662         for (i = 0; i < 4; i++) {
1663                 u8 v;
1664                 int size = dsi.vc[i].fifo_size;
1665
1666                 if (add + size > 4) {
1667                         DSSERR("Illegal FIFO configuration\n");
1668                         BUG();
1669                 }
1670
1671                 v = FLD_VAL(add, 2, 0) | FLD_VAL(size, 7, 4);
1672                 r |= v << (8 * i);
1673                 /*DSSDBG("TX FIFO vc %d: size %d, add %d\n", i, size, add); */
1674                 add += size;
1675         }
1676
1677         dsi_write_reg(DSI_TX_FIFO_VC_SIZE, r);
1678 }
1679
1680 static void dsi_config_rx_fifo(enum fifo_size size1, enum fifo_size size2,
1681                 enum fifo_size size3, enum fifo_size size4)
1682 {
1683         u32 r = 0;
1684         int add = 0;
1685         int i;
1686
1687         dsi.vc[0].fifo_size = size1;
1688         dsi.vc[1].fifo_size = size2;
1689         dsi.vc[2].fifo_size = size3;
1690         dsi.vc[3].fifo_size = size4;
1691
1692         for (i = 0; i < 4; i++) {
1693                 u8 v;
1694                 int size = dsi.vc[i].fifo_size;
1695
1696                 if (add + size > 4) {
1697                         DSSERR("Illegal FIFO configuration\n");
1698                         BUG();
1699                 }
1700
1701                 v = FLD_VAL(add, 2, 0) | FLD_VAL(size, 7, 4);
1702                 r |= v << (8 * i);
1703                 /*DSSDBG("RX FIFO vc %d: size %d, add %d\n", i, size, add); */
1704                 add += size;
1705         }
1706
1707         dsi_write_reg(DSI_RX_FIFO_VC_SIZE, r);
1708 }
1709
1710 static int dsi_force_tx_stop_mode_io(void)
1711 {
1712         u32 r;
1713
1714         r = dsi_read_reg(DSI_TIMING1);
1715         r = FLD_MOD(r, 1, 15, 15);      /* FORCE_TX_STOP_MODE_IO */
1716         dsi_write_reg(DSI_TIMING1, r);
1717
1718         if (wait_for_bit_change(DSI_TIMING1, 15, 0) != 0) {
1719                 DSSERR("TX_STOP bit not going down\n");
1720                 return -EIO;
1721         }
1722
1723         return 0;
1724 }
1725
1726 static int dsi_vc_enable(int channel, bool enable)
1727 {
1728         DSSDBG("dsi_vc_enable channel %d, enable %d\n",
1729                         channel, enable);
1730
1731         enable = enable ? 1 : 0;
1732
1733         REG_FLD_MOD(DSI_VC_CTRL(channel), enable, 0, 0);
1734
1735         if (wait_for_bit_change(DSI_VC_CTRL(channel), 0, enable) != enable) {
1736                         DSSERR("Failed to set dsi_vc_enable to %d\n", enable);
1737                         return -EIO;
1738         }
1739
1740         return 0;
1741 }
1742
1743 static void dsi_vc_initial_config(int channel)
1744 {
1745         u32 r;
1746
1747         DSSDBGF("%d", channel);
1748
1749         r = dsi_read_reg(DSI_VC_CTRL(channel));
1750
1751         if (FLD_GET(r, 15, 15)) /* VC_BUSY */
1752                 DSSERR("VC(%d) busy when trying to configure it!\n",
1753                                 channel);
1754
1755         r = FLD_MOD(r, 0, 1, 1); /* SOURCE, 0 = L4 */
1756         r = FLD_MOD(r, 0, 2, 2); /* BTA_SHORT_EN  */
1757         r = FLD_MOD(r, 0, 3, 3); /* BTA_LONG_EN */
1758         r = FLD_MOD(r, 0, 4, 4); /* MODE, 0 = command */
1759         r = FLD_MOD(r, 1, 7, 7); /* CS_TX_EN */
1760         r = FLD_MOD(r, 1, 8, 8); /* ECC_TX_EN */
1761         r = FLD_MOD(r, 0, 9, 9); /* MODE_SPEED, high speed on/off */
1762
1763         r = FLD_MOD(r, 4, 29, 27); /* DMA_RX_REQ_NB = no dma */
1764         r = FLD_MOD(r, 4, 23, 21); /* DMA_TX_REQ_NB = no dma */
1765
1766         dsi_write_reg(DSI_VC_CTRL(channel), r);
1767
1768         dsi.vc[channel].mode = DSI_VC_MODE_L4;
1769 }
1770
1771 static int dsi_vc_config_l4(int channel)
1772 {
1773         if (dsi.vc[channel].mode == DSI_VC_MODE_L4)
1774                 return 0;
1775
1776         DSSDBGF("%d", channel);
1777
1778         dsi_vc_enable(channel, 0);
1779
1780         /* VC_BUSY */
1781         if (wait_for_bit_change(DSI_VC_CTRL(channel), 15, 0) != 0) {
1782                 DSSERR("vc(%d) busy when trying to config for L4\n", channel);
1783                 return -EIO;
1784         }
1785
1786         REG_FLD_MOD(DSI_VC_CTRL(channel), 0, 1, 1); /* SOURCE, 0 = L4 */
1787
1788         dsi_vc_enable(channel, 1);
1789
1790         dsi.vc[channel].mode = DSI_VC_MODE_L4;
1791
1792         return 0;
1793 }
1794
1795 static int dsi_vc_config_vp(int channel)
1796 {
1797         if (dsi.vc[channel].mode == DSI_VC_MODE_VP)
1798                 return 0;
1799
1800         DSSDBGF("%d", channel);
1801
1802         dsi_vc_enable(channel, 0);
1803
1804         /* VC_BUSY */
1805         if (wait_for_bit_change(DSI_VC_CTRL(channel), 15, 0) != 0) {
1806                 DSSERR("vc(%d) busy when trying to config for VP\n", channel);
1807                 return -EIO;
1808         }
1809
1810         REG_FLD_MOD(DSI_VC_CTRL(channel), 1, 1, 1); /* SOURCE, 1 = video port */
1811
1812         dsi_vc_enable(channel, 1);
1813
1814         dsi.vc[channel].mode = DSI_VC_MODE_VP;
1815
1816         return 0;
1817 }
1818
1819
1820 void omapdss_dsi_vc_enable_hs(int channel, bool enable)
1821 {
1822         DSSDBG("dsi_vc_enable_hs(%d, %d)\n", channel, enable);
1823
1824         WARN_ON(!dsi_bus_is_locked());
1825
1826         dsi_vc_enable(channel, 0);
1827         dsi_if_enable(0);
1828
1829         REG_FLD_MOD(DSI_VC_CTRL(channel), enable, 9, 9);
1830
1831         dsi_vc_enable(channel, 1);
1832         dsi_if_enable(1);
1833
1834         dsi_force_tx_stop_mode_io();
1835 }
1836 EXPORT_SYMBOL(omapdss_dsi_vc_enable_hs);
1837
1838 static void dsi_vc_flush_long_data(int channel)
1839 {
1840         while (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {
1841                 u32 val;
1842                 val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
1843                 DSSDBG("\t\tb1 %#02x b2 %#02x b3 %#02x b4 %#02x\n",
1844                                 (val >> 0) & 0xff,
1845                                 (val >> 8) & 0xff,
1846                                 (val >> 16) & 0xff,
1847                                 (val >> 24) & 0xff);
1848         }
1849 }
1850
1851 static void dsi_show_rx_ack_with_err(u16 err)
1852 {
1853         DSSERR("\tACK with ERROR (%#x):\n", err);
1854         if (err & (1 << 0))
1855                 DSSERR("\t\tSoT Error\n");
1856         if (err & (1 << 1))
1857                 DSSERR("\t\tSoT Sync Error\n");
1858         if (err & (1 << 2))
1859                 DSSERR("\t\tEoT Sync Error\n");
1860         if (err & (1 << 3))
1861                 DSSERR("\t\tEscape Mode Entry Command Error\n");
1862         if (err & (1 << 4))
1863                 DSSERR("\t\tLP Transmit Sync Error\n");
1864         if (err & (1 << 5))
1865                 DSSERR("\t\tHS Receive Timeout Error\n");
1866         if (err & (1 << 6))
1867                 DSSERR("\t\tFalse Control Error\n");
1868         if (err & (1 << 7))
1869                 DSSERR("\t\t(reserved7)\n");
1870         if (err & (1 << 8))
1871                 DSSERR("\t\tECC Error, single-bit (corrected)\n");
1872         if (err & (1 << 9))
1873                 DSSERR("\t\tECC Error, multi-bit (not corrected)\n");
1874         if (err & (1 << 10))
1875                 DSSERR("\t\tChecksum Error\n");
1876         if (err & (1 << 11))
1877                 DSSERR("\t\tData type not recognized\n");
1878         if (err & (1 << 12))
1879                 DSSERR("\t\tInvalid VC ID\n");
1880         if (err & (1 << 13))
1881                 DSSERR("\t\tInvalid Transmission Length\n");
1882         if (err & (1 << 14))
1883                 DSSERR("\t\t(reserved14)\n");
1884         if (err & (1 << 15))
1885                 DSSERR("\t\tDSI Protocol Violation\n");
1886 }
1887
1888 static u16 dsi_vc_flush_receive_data(int channel)
1889 {
1890         /* RX_FIFO_NOT_EMPTY */
1891         while (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {
1892                 u32 val;
1893                 u8 dt;
1894                 val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
1895                 DSSERR("\trawval %#08x\n", val);
1896                 dt = FLD_GET(val, 5, 0);
1897                 if (dt == DSI_DT_RX_ACK_WITH_ERR) {
1898                         u16 err = FLD_GET(val, 23, 8);
1899                         dsi_show_rx_ack_with_err(err);
1900                 } else if (dt == DSI_DT_RX_SHORT_READ_1) {
1901                         DSSERR("\tDCS short response, 1 byte: %#x\n",
1902                                         FLD_GET(val, 23, 8));
1903                 } else if (dt == DSI_DT_RX_SHORT_READ_2) {
1904                         DSSERR("\tDCS short response, 2 byte: %#x\n",
1905                                         FLD_GET(val, 23, 8));
1906                 } else if (dt == DSI_DT_RX_DCS_LONG_READ) {
1907                         DSSERR("\tDCS long response, len %d\n",
1908                                         FLD_GET(val, 23, 8));
1909                         dsi_vc_flush_long_data(channel);
1910                 } else {
1911                         DSSERR("\tunknown datatype 0x%02x\n", dt);
1912                 }
1913         }
1914         return 0;
1915 }
1916
1917 static int dsi_vc_send_bta(int channel)
1918 {
1919         if (dsi.debug_write || dsi.debug_read)
1920                 DSSDBG("dsi_vc_send_bta %d\n", channel);
1921
1922         WARN_ON(!dsi_bus_is_locked());
1923
1924         if (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {    /* RX_FIFO_NOT_EMPTY */
1925                 DSSERR("rx fifo not empty when sending BTA, dumping data:\n");
1926                 dsi_vc_flush_receive_data(channel);
1927         }
1928
1929         REG_FLD_MOD(DSI_VC_CTRL(channel), 1, 6, 6); /* BTA_EN */
1930
1931         return 0;
1932 }
1933
1934 int dsi_vc_send_bta_sync(int channel)
1935 {
1936         int r = 0;
1937         u32 err;
1938
1939         INIT_COMPLETION(dsi.bta_completion);
1940
1941         dsi_vc_enable_bta_irq(channel);
1942
1943         r = dsi_vc_send_bta(channel);
1944         if (r)
1945                 goto err;
1946
1947         if (wait_for_completion_timeout(&dsi.bta_completion,
1948                                 msecs_to_jiffies(500)) == 0) {
1949                 DSSERR("Failed to receive BTA\n");
1950                 r = -EIO;
1951                 goto err;
1952         }
1953
1954         err = dsi_get_errors();
1955         if (err) {
1956                 DSSERR("Error while sending BTA: %x\n", err);
1957                 r = -EIO;
1958                 goto err;
1959         }
1960 err:
1961         dsi_vc_disable_bta_irq(channel);
1962
1963         return r;
1964 }
1965 EXPORT_SYMBOL(dsi_vc_send_bta_sync);
1966
1967 static inline void dsi_vc_write_long_header(int channel, u8 data_type,
1968                 u16 len, u8 ecc)
1969 {
1970         u32 val;
1971         u8 data_id;
1972
1973         WARN_ON(!dsi_bus_is_locked());
1974
1975         data_id = data_type | channel << 6;
1976
1977         val = FLD_VAL(data_id, 7, 0) | FLD_VAL(len, 23, 8) |
1978                 FLD_VAL(ecc, 31, 24);
1979
1980         dsi_write_reg(DSI_VC_LONG_PACKET_HEADER(channel), val);
1981 }
1982
1983 static inline void dsi_vc_write_long_payload(int channel,
1984                 u8 b1, u8 b2, u8 b3, u8 b4)
1985 {
1986         u32 val;
1987
1988         val = b4 << 24 | b3 << 16 | b2 << 8  | b1 << 0;
1989
1990 /*      DSSDBG("\twriting %02x, %02x, %02x, %02x (%#010x)\n",
1991                         b1, b2, b3, b4, val); */
1992
1993         dsi_write_reg(DSI_VC_LONG_PACKET_PAYLOAD(channel), val);
1994 }
1995
1996 static int dsi_vc_send_long(int channel, u8 data_type, u8 *data, u16 len,
1997                 u8 ecc)
1998 {
1999         /*u32 val; */
2000         int i;
2001         u8 *p;
2002         int r = 0;
2003         u8 b1, b2, b3, b4;
2004
2005         if (dsi.debug_write)
2006                 DSSDBG("dsi_vc_send_long, %d bytes\n", len);
2007
2008         /* len + header */
2009         if (dsi.vc[channel].fifo_size * 32 * 4 < len + 4) {
2010                 DSSERR("unable to send long packet: packet too long.\n");
2011                 return -EINVAL;
2012         }
2013
2014         dsi_vc_config_l4(channel);
2015
2016         dsi_vc_write_long_header(channel, data_type, len, ecc);
2017
2018         p = data;
2019         for (i = 0; i < len >> 2; i++) {
2020                 if (dsi.debug_write)
2021                         DSSDBG("\tsending full packet %d\n", i);
2022
2023                 b1 = *p++;
2024                 b2 = *p++;
2025                 b3 = *p++;
2026                 b4 = *p++;
2027
2028                 dsi_vc_write_long_payload(channel, b1, b2, b3, b4);
2029         }
2030
2031         i = len % 4;
2032         if (i) {
2033                 b1 = 0; b2 = 0; b3 = 0;
2034
2035                 if (dsi.debug_write)
2036                         DSSDBG("\tsending remainder bytes %d\n", i);
2037
2038                 switch (i) {
2039                 case 3:
2040                         b1 = *p++;
2041                         b2 = *p++;
2042                         b3 = *p++;
2043                         break;
2044                 case 2:
2045                         b1 = *p++;
2046                         b2 = *p++;
2047                         break;
2048                 case 1:
2049                         b1 = *p++;
2050                         break;
2051                 }
2052
2053                 dsi_vc_write_long_payload(channel, b1, b2, b3, 0);
2054         }
2055
2056         return r;
2057 }
2058
2059 static int dsi_vc_send_short(int channel, u8 data_type, u16 data, u8 ecc)
2060 {
2061         u32 r;
2062         u8 data_id;
2063
2064         WARN_ON(!dsi_bus_is_locked());
2065
2066         if (dsi.debug_write)
2067                 DSSDBG("dsi_vc_send_short(ch%d, dt %#x, b1 %#x, b2 %#x)\n",
2068                                 channel,
2069                                 data_type, data & 0xff, (data >> 8) & 0xff);
2070
2071         dsi_vc_config_l4(channel);
2072
2073         if (FLD_GET(dsi_read_reg(DSI_VC_CTRL(channel)), 16, 16)) {
2074                 DSSERR("ERROR FIFO FULL, aborting transfer\n");
2075                 return -EINVAL;
2076         }
2077
2078         data_id = data_type | channel << 6;
2079
2080         r = (data_id << 0) | (data << 8) | (ecc << 24);
2081
2082         dsi_write_reg(DSI_VC_SHORT_PACKET_HEADER(channel), r);
2083
2084         return 0;
2085 }
2086
2087 int dsi_vc_send_null(int channel)
2088 {
2089         u8 nullpkg[] = {0, 0, 0, 0};
2090         return dsi_vc_send_long(channel, DSI_DT_NULL_PACKET, nullpkg, 4, 0);
2091 }
2092 EXPORT_SYMBOL(dsi_vc_send_null);
2093
2094 int dsi_vc_dcs_write_nosync(int channel, u8 *data, int len)
2095 {
2096         int r;
2097
2098         BUG_ON(len == 0);
2099
2100         if (len == 1) {
2101                 r = dsi_vc_send_short(channel, DSI_DT_DCS_SHORT_WRITE_0,
2102                                 data[0], 0);
2103         } else if (len == 2) {
2104                 r = dsi_vc_send_short(channel, DSI_DT_DCS_SHORT_WRITE_1,
2105                                 data[0] | (data[1] << 8), 0);
2106         } else {
2107                 /* 0x39 = DCS Long Write */
2108                 r = dsi_vc_send_long(channel, DSI_DT_DCS_LONG_WRITE,
2109                                 data, len, 0);
2110         }
2111
2112         return r;
2113 }
2114 EXPORT_SYMBOL(dsi_vc_dcs_write_nosync);
2115
2116 int dsi_vc_dcs_write(int channel, u8 *data, int len)
2117 {
2118         int r;
2119
2120         r = dsi_vc_dcs_write_nosync(channel, data, len);
2121         if (r)
2122                 goto err;
2123
2124         r = dsi_vc_send_bta_sync(channel);
2125         if (r)
2126                 goto err;
2127
2128         if (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {    /* RX_FIFO_NOT_EMPTY */
2129                 DSSERR("rx fifo not empty after write, dumping data:\n");
2130                 dsi_vc_flush_receive_data(channel);
2131                 r = -EIO;
2132                 goto err;
2133         }
2134
2135         return 0;
2136 err:
2137         DSSERR("dsi_vc_dcs_write(ch %d, cmd 0x%02x, len %d) failed\n",
2138                         channel, data[0], len);
2139         return r;
2140 }
2141 EXPORT_SYMBOL(dsi_vc_dcs_write);
2142
2143 int dsi_vc_dcs_write_0(int channel, u8 dcs_cmd)
2144 {
2145         return dsi_vc_dcs_write(channel, &dcs_cmd, 1);
2146 }
2147 EXPORT_SYMBOL(dsi_vc_dcs_write_0);
2148
2149 int dsi_vc_dcs_write_1(int channel, u8 dcs_cmd, u8 param)
2150 {
2151         u8 buf[2];
2152         buf[0] = dcs_cmd;
2153         buf[1] = param;
2154         return dsi_vc_dcs_write(channel, buf, 2);
2155 }
2156 EXPORT_SYMBOL(dsi_vc_dcs_write_1);
2157
2158 int dsi_vc_dcs_read(int channel, u8 dcs_cmd, u8 *buf, int buflen)
2159 {
2160         u32 val;
2161         u8 dt;
2162         int r;
2163
2164         if (dsi.debug_read)
2165                 DSSDBG("dsi_vc_dcs_read(ch%d, dcs_cmd %x)\n", channel, dcs_cmd);
2166
2167         r = dsi_vc_send_short(channel, DSI_DT_DCS_READ, dcs_cmd, 0);
2168         if (r)
2169                 goto err;
2170
2171         r = dsi_vc_send_bta_sync(channel);
2172         if (r)
2173                 goto err;
2174
2175         /* RX_FIFO_NOT_EMPTY */
2176         if (REG_GET(DSI_VC_CTRL(channel), 20, 20) == 0) {
2177                 DSSERR("RX fifo empty when trying to read.\n");
2178                 r = -EIO;
2179                 goto err;
2180         }
2181
2182         val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
2183         if (dsi.debug_read)
2184                 DSSDBG("\theader: %08x\n", val);
2185         dt = FLD_GET(val, 5, 0);
2186         if (dt == DSI_DT_RX_ACK_WITH_ERR) {
2187                 u16 err = FLD_GET(val, 23, 8);
2188                 dsi_show_rx_ack_with_err(err);
2189                 r = -EIO;
2190                 goto err;
2191
2192         } else if (dt == DSI_DT_RX_SHORT_READ_1) {
2193                 u8 data = FLD_GET(val, 15, 8);
2194                 if (dsi.debug_read)
2195                         DSSDBG("\tDCS short response, 1 byte: %02x\n", data);
2196
2197                 if (buflen < 1) {
2198                         r = -EIO;
2199                         goto err;
2200                 }
2201
2202                 buf[0] = data;
2203
2204                 return 1;
2205         } else if (dt == DSI_DT_RX_SHORT_READ_2) {
2206                 u16 data = FLD_GET(val, 23, 8);
2207                 if (dsi.debug_read)
2208                         DSSDBG("\tDCS short response, 2 byte: %04x\n", data);
2209
2210                 if (buflen < 2) {
2211                         r = -EIO;
2212                         goto err;
2213                 }
2214
2215                 buf[0] = data & 0xff;
2216                 buf[1] = (data >> 8) & 0xff;
2217
2218                 return 2;
2219         } else if (dt == DSI_DT_RX_DCS_LONG_READ) {
2220                 int w;
2221                 int len = FLD_GET(val, 23, 8);
2222                 if (dsi.debug_read)
2223                         DSSDBG("\tDCS long response, len %d\n", len);
2224
2225                 if (len > buflen) {
2226                         r = -EIO;
2227                         goto err;
2228                 }
2229
2230                 /* two byte checksum ends the packet, not included in len */
2231                 for (w = 0; w < len + 2;) {
2232                         int b;
2233                         val = dsi_read_reg(DSI_VC_SHORT_PACKET_HEADER(channel));
2234                         if (dsi.debug_read)
2235                                 DSSDBG("\t\t%02x %02x %02x %02x\n",
2236                                                 (val >> 0) & 0xff,
2237                                                 (val >> 8) & 0xff,
2238                                                 (val >> 16) & 0xff,
2239                                                 (val >> 24) & 0xff);
2240
2241                         for (b = 0; b < 4; ++b) {
2242                                 if (w < len)
2243                                         buf[w] = (val >> (b * 8)) & 0xff;
2244                                 /* we discard the 2 byte checksum */
2245                                 ++w;
2246                         }
2247                 }
2248
2249                 return len;
2250         } else {
2251                 DSSERR("\tunknown datatype 0x%02x\n", dt);
2252                 r = -EIO;
2253                 goto err;
2254         }
2255
2256         BUG();
2257 err:
2258         DSSERR("dsi_vc_dcs_read(ch %d, cmd 0x%02x) failed\n",
2259                         channel, dcs_cmd);
2260         return r;
2261
2262 }
2263 EXPORT_SYMBOL(dsi_vc_dcs_read);
2264
2265 int dsi_vc_dcs_read_1(int channel, u8 dcs_cmd, u8 *data)
2266 {
2267         int r;
2268
2269         r = dsi_vc_dcs_read(channel, dcs_cmd, data, 1);
2270
2271         if (r < 0)
2272                 return r;
2273
2274         if (r != 1)
2275                 return -EIO;
2276
2277         return 0;
2278 }
2279 EXPORT_SYMBOL(dsi_vc_dcs_read_1);
2280
2281 int dsi_vc_dcs_read_2(int channel, u8 dcs_cmd, u8 *data1, u8 *data2)
2282 {
2283         u8 buf[2];
2284         int r;
2285
2286         r = dsi_vc_dcs_read(channel, dcs_cmd, buf, 2);
2287
2288         if (r < 0)
2289                 return r;
2290
2291         if (r != 2)
2292                 return -EIO;
2293
2294         *data1 = buf[0];
2295         *data2 = buf[1];
2296
2297         return 0;
2298 }
2299 EXPORT_SYMBOL(dsi_vc_dcs_read_2);
2300
2301 int dsi_vc_set_max_rx_packet_size(int channel, u16 len)
2302 {
2303         return dsi_vc_send_short(channel, DSI_DT_SET_MAX_RET_PKG_SIZE,
2304                         len, 0);
2305 }
2306 EXPORT_SYMBOL(dsi_vc_set_max_rx_packet_size);
2307
2308 static void dsi_set_lp_rx_timeout(unsigned ticks, bool x4, bool x16)
2309 {
2310         unsigned long fck;
2311         unsigned long total_ticks;
2312         u32 r;
2313
2314         BUG_ON(ticks > 0x1fff);
2315
2316         /* ticks in DSI_FCK */
2317         fck = dsi_fclk_rate();
2318
2319         r = dsi_read_reg(DSI_TIMING2);
2320         r = FLD_MOD(r, 1, 15, 15);      /* LP_RX_TO */
2321         r = FLD_MOD(r, x16 ? 1 : 0, 14, 14);    /* LP_RX_TO_X16 */
2322         r = FLD_MOD(r, x4 ? 1 : 0, 13, 13);     /* LP_RX_TO_X4 */
2323         r = FLD_MOD(r, ticks, 12, 0);   /* LP_RX_COUNTER */
2324         dsi_write_reg(DSI_TIMING2, r);
2325
2326         total_ticks = ticks * (x16 ? 16 : 1) * (x4 ? 4 : 1);
2327
2328         DSSDBG("LP_RX_TO %lu ticks (%#x%s%s) = %lu ns\n",
2329                         total_ticks,
2330                         ticks, x4 ? " x4" : "", x16 ? " x16" : "",
2331                         (total_ticks * 1000) / (fck / 1000 / 1000));
2332 }
2333
2334 static void dsi_set_ta_timeout(unsigned ticks, bool x8, bool x16)
2335 {
2336         unsigned long fck;
2337         unsigned long total_ticks;
2338         u32 r;
2339
2340         BUG_ON(ticks > 0x1fff);
2341
2342         /* ticks in DSI_FCK */
2343         fck = dsi_fclk_rate();
2344
2345         r = dsi_read_reg(DSI_TIMING1);
2346         r = FLD_MOD(r, 1, 31, 31);      /* TA_TO */
2347         r = FLD_MOD(r, x16 ? 1 : 0, 30, 30);    /* TA_TO_X16 */
2348         r = FLD_MOD(r, x8 ? 1 : 0, 29, 29);     /* TA_TO_X8 */
2349         r = FLD_MOD(r, ticks, 28, 16);  /* TA_TO_COUNTER */
2350         dsi_write_reg(DSI_TIMING1, r);
2351
2352         total_ticks = ticks * (x16 ? 16 : 1) * (x8 ? 8 : 1);
2353
2354         DSSDBG("TA_TO %lu ticks (%#x%s%s) = %lu ns\n",
2355                         total_ticks,
2356                         ticks, x8 ? " x8" : "", x16 ? " x16" : "",
2357                         (total_ticks * 1000) / (fck / 1000 / 1000));
2358 }
2359
2360 static void dsi_set_stop_state_counter(unsigned ticks, bool x4, bool x16)
2361 {
2362         unsigned long fck;
2363         unsigned long total_ticks;
2364         u32 r;
2365
2366         BUG_ON(ticks > 0x1fff);
2367
2368         /* ticks in DSI_FCK */
2369         fck = dsi_fclk_rate();
2370
2371         r = dsi_read_reg(DSI_TIMING1);
2372         r = FLD_MOD(r, 1, 15, 15);      /* FORCE_TX_STOP_MODE_IO */
2373         r = FLD_MOD(r, x16 ? 1 : 0, 14, 14);    /* STOP_STATE_X16_IO */
2374         r = FLD_MOD(r, x4 ? 1 : 0, 13, 13);     /* STOP_STATE_X4_IO */
2375         r = FLD_MOD(r, ticks, 12, 0);   /* STOP_STATE_COUNTER_IO */
2376         dsi_write_reg(DSI_TIMING1, r);
2377
2378         total_ticks = ticks * (x16 ? 16 : 1) * (x4 ? 4 : 1);
2379
2380         DSSDBG("STOP_STATE_COUNTER %lu ticks (%#x%s%s) = %lu ns\n",
2381                         total_ticks,
2382                         ticks, x4 ? " x4" : "", x16 ? " x16" : "",
2383                         (total_ticks * 1000) / (fck / 1000 / 1000));
2384 }
2385
2386 static void dsi_set_hs_tx_timeout(unsigned ticks, bool x4, bool x16)
2387 {
2388         unsigned long fck;
2389         unsigned long total_ticks;
2390         u32 r;
2391
2392         BUG_ON(ticks > 0x1fff);
2393
2394         /* ticks in TxByteClkHS */
2395         fck = dsi_get_txbyteclkhs();
2396
2397         r = dsi_read_reg(DSI_TIMING2);
2398         r = FLD_MOD(r, 1, 31, 31);      /* HS_TX_TO */
2399         r = FLD_MOD(r, x16 ? 1 : 0, 30, 30);    /* HS_TX_TO_X16 */
2400         r = FLD_MOD(r, x4 ? 1 : 0, 29, 29);     /* HS_TX_TO_X8 (4 really) */
2401         r = FLD_MOD(r, ticks, 28, 16);  /* HS_TX_TO_COUNTER */
2402         dsi_write_reg(DSI_TIMING2, r);
2403
2404         total_ticks = ticks * (x16 ? 16 : 1) * (x4 ? 4 : 1);
2405
2406         DSSDBG("HS_TX_TO %lu ticks (%#x%s%s) = %lu ns\n",
2407                         total_ticks,
2408                         ticks, x4 ? " x4" : "", x16 ? " x16" : "",
2409                         (total_ticks * 1000) / (fck / 1000 / 1000));
2410 }
2411 static int dsi_proto_config(struct omap_dss_device *dssdev)
2412 {
2413         u32 r;
2414         int buswidth = 0;
2415
2416         dsi_config_tx_fifo(DSI_FIFO_SIZE_32,
2417                         DSI_FIFO_SIZE_32,
2418                         DSI_FIFO_SIZE_32,
2419                         DSI_FIFO_SIZE_32);
2420
2421         dsi_config_rx_fifo(DSI_FIFO_SIZE_32,
2422                         DSI_FIFO_SIZE_32,
2423                         DSI_FIFO_SIZE_32,
2424                         DSI_FIFO_SIZE_32);
2425
2426         /* XXX what values for the timeouts? */
2427         dsi_set_stop_state_counter(0x1000, false, false);
2428         dsi_set_ta_timeout(0x1fff, true, true);
2429         dsi_set_lp_rx_timeout(0x1fff, true, true);
2430         dsi_set_hs_tx_timeout(0x1fff, true, true);
2431
2432         switch (dssdev->ctrl.pixel_size) {
2433         case 16:
2434                 buswidth = 0;
2435                 break;
2436         case 18:
2437                 buswidth = 1;
2438                 break;
2439         case 24:
2440                 buswidth = 2;
2441                 break;
2442         default:
2443                 BUG();
2444         }
2445
2446         r = dsi_read_reg(DSI_CTRL);
2447         r = FLD_MOD(r, 1, 1, 1);        /* CS_RX_EN */
2448         r = FLD_MOD(r, 1, 2, 2);        /* ECC_RX_EN */
2449         r = FLD_MOD(r, 1, 3, 3);        /* TX_FIFO_ARBITRATION */
2450         r = FLD_MOD(r, 1, 4, 4);        /* VP_CLK_RATIO, always 1, see errata*/
2451         r = FLD_MOD(r, buswidth, 7, 6); /* VP_DATA_BUS_WIDTH */
2452         r = FLD_MOD(r, 0, 8, 8);        /* VP_CLK_POL */
2453         r = FLD_MOD(r, 2, 13, 12);      /* LINE_BUFFER, 2 lines */
2454         r = FLD_MOD(r, 1, 14, 14);      /* TRIGGER_RESET_MODE */
2455         r = FLD_MOD(r, 1, 19, 19);      /* EOT_ENABLE */
2456         r = FLD_MOD(r, 1, 24, 24);      /* DCS_CMD_ENABLE */
2457         r = FLD_MOD(r, 0, 25, 25);      /* DCS_CMD_CODE, 1=start, 0=continue */
2458
2459         dsi_write_reg(DSI_CTRL, r);
2460
2461         dsi_vc_initial_config(0);
2462         dsi_vc_initial_config(1);
2463         dsi_vc_initial_config(2);
2464         dsi_vc_initial_config(3);
2465
2466         return 0;
2467 }
2468
2469 static void dsi_proto_timings(struct omap_dss_device *dssdev)
2470 {
2471         unsigned tlpx, tclk_zero, tclk_prepare, tclk_trail;
2472         unsigned tclk_pre, tclk_post;
2473         unsigned ths_prepare, ths_prepare_ths_zero, ths_zero;
2474         unsigned ths_trail, ths_exit;
2475         unsigned ddr_clk_pre, ddr_clk_post;
2476         unsigned enter_hs_mode_lat, exit_hs_mode_lat;
2477         unsigned ths_eot;
2478         u32 r;
2479
2480         r = dsi_read_reg(DSI_DSIPHY_CFG0);
2481         ths_prepare = FLD_GET(r, 31, 24);
2482         ths_prepare_ths_zero = FLD_GET(r, 23, 16);
2483         ths_zero = ths_prepare_ths_zero - ths_prepare;
2484         ths_trail = FLD_GET(r, 15, 8);
2485         ths_exit = FLD_GET(r, 7, 0);
2486
2487         r = dsi_read_reg(DSI_DSIPHY_CFG1);
2488         tlpx = FLD_GET(r, 22, 16) * 2;
2489         tclk_trail = FLD_GET(r, 15, 8);
2490         tclk_zero = FLD_GET(r, 7, 0);
2491
2492         r = dsi_read_reg(DSI_DSIPHY_CFG2);
2493         tclk_prepare = FLD_GET(r, 7, 0);
2494
2495         /* min 8*UI */
2496         tclk_pre = 20;
2497         /* min 60ns + 52*UI */
2498         tclk_post = ns2ddr(60) + 26;
2499
2500         /* ths_eot is 2 for 2 datalanes and 4 for 1 datalane */
2501         if (dssdev->phy.dsi.data1_lane != 0 &&
2502                         dssdev->phy.dsi.data2_lane != 0)
2503                 ths_eot = 2;
2504         else
2505                 ths_eot = 4;
2506
2507         ddr_clk_pre = DIV_ROUND_UP(tclk_pre + tlpx + tclk_zero + tclk_prepare,
2508                         4);
2509         ddr_clk_post = DIV_ROUND_UP(tclk_post + ths_trail, 4) + ths_eot;
2510
2511         BUG_ON(ddr_clk_pre == 0 || ddr_clk_pre > 255);
2512         BUG_ON(ddr_clk_post == 0 || ddr_clk_post > 255);
2513
2514         r = dsi_read_reg(DSI_CLK_TIMING);
2515         r = FLD_MOD(r, ddr_clk_pre, 15, 8);
2516         r = FLD_MOD(r, ddr_clk_post, 7, 0);
2517         dsi_write_reg(DSI_CLK_TIMING, r);
2518
2519         DSSDBG("ddr_clk_pre %u, ddr_clk_post %u\n",
2520                         ddr_clk_pre,
2521                         ddr_clk_post);
2522
2523         enter_hs_mode_lat = 1 + DIV_ROUND_UP(tlpx, 4) +
2524                 DIV_ROUND_UP(ths_prepare, 4) +
2525                 DIV_ROUND_UP(ths_zero + 3, 4);
2526
2527         exit_hs_mode_lat = DIV_ROUND_UP(ths_trail + ths_exit, 4) + 1 + ths_eot;
2528
2529         r = FLD_VAL(enter_hs_mode_lat, 31, 16) |
2530                 FLD_VAL(exit_hs_mode_lat, 15, 0);
2531         dsi_write_reg(DSI_VM_TIMING7, r);
2532
2533         DSSDBG("enter_hs_mode_lat %u, exit_hs_mode_lat %u\n",
2534                         enter_hs_mode_lat, exit_hs_mode_lat);
2535 }
2536
2537
2538 #define DSI_DECL_VARS \
2539         int __dsi_cb = 0; u32 __dsi_cv = 0;
2540
2541 #define DSI_FLUSH(ch) \
2542         if (__dsi_cb > 0) { \
2543                 /*DSSDBG("sending long packet %#010x\n", __dsi_cv);*/ \
2544                 dsi_write_reg(DSI_VC_LONG_PACKET_PAYLOAD(ch), __dsi_cv); \
2545                 __dsi_cb = __dsi_cv = 0; \
2546         }
2547
2548 #define DSI_PUSH(ch, data) \
2549         do { \
2550                 __dsi_cv |= (data) << (__dsi_cb * 8); \
2551                 /*DSSDBG("cv = %#010x, cb = %d\n", __dsi_cv, __dsi_cb);*/ \
2552                 if (++__dsi_cb > 3) \
2553                         DSI_FLUSH(ch); \
2554         } while (0)
2555
2556 static int dsi_update_screen_l4(struct omap_dss_device *dssdev,
2557                         int x, int y, int w, int h)
2558 {
2559         /* Note: supports only 24bit colors in 32bit container */
2560         int first = 1;
2561         int fifo_stalls = 0;
2562         int max_dsi_packet_size;
2563         int max_data_per_packet;
2564         int max_pixels_per_packet;
2565         int pixels_left;
2566         int bytespp = dssdev->ctrl.pixel_size / 8;
2567         int scr_width;
2568         u32 __iomem *data;
2569         int start_offset;
2570         int horiz_inc;
2571         int current_x;
2572         struct omap_overlay *ovl;
2573
2574         debug_irq = 0;
2575
2576         DSSDBG("dsi_update_screen_l4 (%d,%d %dx%d)\n",
2577                         x, y, w, h);
2578
2579         ovl = dssdev->manager->overlays[0];
2580
2581         if (ovl->info.color_mode != OMAP_DSS_COLOR_RGB24U)
2582                 return -EINVAL;
2583
2584         if (dssdev->ctrl.pixel_size != 24)
2585                 return -EINVAL;
2586
2587         scr_width = ovl->info.screen_width;
2588         data = ovl->info.vaddr;
2589
2590         start_offset = scr_width * y + x;
2591         horiz_inc = scr_width - w;
2592         current_x = x;
2593
2594         /* We need header(4) + DCSCMD(1) + pixels(numpix*bytespp) bytes
2595          * in fifo */
2596
2597         /* When using CPU, max long packet size is TX buffer size */
2598         max_dsi_packet_size = dsi.vc[0].fifo_size * 32 * 4;
2599
2600         /* we seem to get better perf if we divide the tx fifo to half,
2601            and while the other half is being sent, we fill the other half
2602            max_dsi_packet_size /= 2; */
2603
2604         max_data_per_packet = max_dsi_packet_size - 4 - 1;
2605
2606         max_pixels_per_packet = max_data_per_packet / bytespp;
2607
2608         DSSDBG("max_pixels_per_packet %d\n", max_pixels_per_packet);
2609
2610         pixels_left = w * h;
2611
2612         DSSDBG("total pixels %d\n", pixels_left);
2613
2614         data += start_offset;
2615
2616         while (pixels_left > 0) {
2617                 /* 0x2c = write_memory_start */
2618                 /* 0x3c = write_memory_continue */
2619                 u8 dcs_cmd = first ? 0x2c : 0x3c;
2620                 int pixels;
2621                 DSI_DECL_VARS;
2622                 first = 0;
2623
2624 #if 1
2625                 /* using fifo not empty */
2626                 /* TX_FIFO_NOT_EMPTY */
2627                 while (FLD_GET(dsi_read_reg(DSI_VC_CTRL(0)), 5, 5)) {
2628                         fifo_stalls++;
2629                         if (fifo_stalls > 0xfffff) {
2630                                 DSSERR("fifo stalls overflow, pixels left %d\n",
2631                                                 pixels_left);
2632                                 dsi_if_enable(0);
2633                                 return -EIO;
2634                         }
2635                         udelay(1);
2636                 }
2637 #elif 1
2638                 /* using fifo emptiness */
2639                 while ((REG_GET(DSI_TX_FIFO_VC_EMPTINESS, 7, 0)+1)*4 <
2640                                 max_dsi_packet_size) {
2641                         fifo_stalls++;
2642                         if (fifo_stalls > 0xfffff) {
2643                                 DSSERR("fifo stalls overflow, pixels left %d\n",
2644                                                pixels_left);
2645                                 dsi_if_enable(0);
2646                                 return -EIO;
2647                         }
2648                 }
2649 #else
2650                 while ((REG_GET(DSI_TX_FIFO_VC_EMPTINESS, 7, 0)+1)*4 == 0) {
2651                         fifo_stalls++;
2652                         if (fifo_stalls > 0xfffff) {
2653                                 DSSERR("fifo stalls overflow, pixels left %d\n",
2654                                                pixels_left);
2655                                 dsi_if_enable(0);
2656                                 return -EIO;
2657                         }
2658                 }
2659 #endif
2660                 pixels = min(max_pixels_per_packet, pixels_left);
2661
2662                 pixels_left -= pixels;
2663
2664                 dsi_vc_write_long_header(0, DSI_DT_DCS_LONG_WRITE,
2665                                 1 + pixels * bytespp, 0);
2666
2667                 DSI_PUSH(0, dcs_cmd);
2668
2669                 while (pixels-- > 0) {
2670                         u32 pix = __raw_readl(data++);
2671
2672                         DSI_PUSH(0, (pix >> 16) & 0xff);
2673                         DSI_PUSH(0, (pix >> 8) & 0xff);
2674                         DSI_PUSH(0, (pix >> 0) & 0xff);
2675
2676                         current_x++;
2677                         if (current_x == x+w) {
2678                                 current_x = x;
2679                                 data += horiz_inc;
2680                         }
2681                 }
2682
2683                 DSI_FLUSH(0);
2684         }
2685
2686         return 0;
2687 }
2688
2689 static void dsi_update_screen_dispc(struct omap_dss_device *dssdev,
2690                 u16 x, u16 y, u16 w, u16 h)
2691 {
2692         unsigned bytespp;
2693         unsigned bytespl;
2694         unsigned bytespf;
2695         unsigned total_len;
2696         unsigned packet_payload;
2697         unsigned packet_len;
2698         u32 l;
2699         int r;
2700         const unsigned channel = dsi.update_channel;
2701         /* line buffer is 1024 x 24bits */
2702         /* XXX: for some reason using full buffer size causes considerable TX
2703          * slowdown with update sizes that fill the whole buffer */
2704         const unsigned line_buf_size = 1023 * 3;
2705
2706         DSSDBG("dsi_update_screen_dispc(%d,%d %dx%d)\n",
2707                         x, y, w, h);
2708
2709         dsi_vc_config_vp(channel);
2710
2711         bytespp = dssdev->ctrl.pixel_size / 8;
2712         bytespl = w * bytespp;
2713         bytespf = bytespl * h;
2714
2715         /* NOTE: packet_payload has to be equal to N * bytespl, where N is
2716          * number of lines in a packet.  See errata about VP_CLK_RATIO */
2717
2718         if (bytespf < line_buf_size)
2719                 packet_payload = bytespf;
2720         else
2721                 packet_payload = (line_buf_size) / bytespl * bytespl;
2722
2723         packet_len = packet_payload + 1;        /* 1 byte for DCS cmd */
2724         total_len = (bytespf / packet_payload) * packet_len;
2725
2726         if (bytespf % packet_payload)
2727                 total_len += (bytespf % packet_payload) + 1;
2728
2729         l = FLD_VAL(total_len, 23, 0); /* TE_SIZE */
2730         dsi_write_reg(DSI_VC_TE(channel), l);
2731
2732         dsi_vc_write_long_header(channel, DSI_DT_DCS_LONG_WRITE, packet_len, 0);
2733
2734         if (dsi.te_enabled)
2735                 l = FLD_MOD(l, 1, 30, 30); /* TE_EN */
2736         else
2737                 l = FLD_MOD(l, 1, 31, 31); /* TE_START */
2738         dsi_write_reg(DSI_VC_TE(channel), l);
2739
2740         /* We put SIDLEMODE to no-idle for the duration of the transfer,
2741          * because DSS interrupts are not capable of waking up the CPU and the
2742          * framedone interrupt could be delayed for quite a long time. I think
2743          * the same goes for any DSS interrupts, but for some reason I have not
2744          * seen the problem anywhere else than here.
2745          */
2746         dispc_disable_sidle();
2747
2748         dsi_perf_mark_start();
2749
2750         r = queue_delayed_work(dsi.workqueue, &dsi.framedone_timeout_work,
2751                         msecs_to_jiffies(250));
2752         BUG_ON(r == 0);
2753
2754         dss_start_update(dssdev);
2755
2756         if (dsi.te_enabled) {
2757                 /* disable LP_RX_TO, so that we can receive TE.  Time to wait
2758                  * for TE is longer than the timer allows */
2759                 REG_FLD_MOD(DSI_TIMING2, 0, 15, 15); /* LP_RX_TO */
2760
2761                 dsi_vc_send_bta(channel);
2762
2763 #ifdef DSI_CATCH_MISSING_TE
2764                 mod_timer(&dsi.te_timer, jiffies + msecs_to_jiffies(250));
2765 #endif
2766         }
2767 }
2768
2769 #ifdef DSI_CATCH_MISSING_TE
2770 static void dsi_te_timeout(unsigned long arg)
2771 {
2772         DSSERR("TE not received for 250ms!\n");
2773 }
2774 #endif
2775
2776 static void dsi_handle_framedone(int error)
2777 {
2778         const int channel = dsi.update_channel;
2779
2780         cancel_delayed_work(&dsi.framedone_timeout_work);
2781
2782         dsi_vc_disable_bta_irq(channel);
2783
2784         /* SIDLEMODE back to smart-idle */
2785         dispc_enable_sidle();
2786
2787         dsi.bta_callback = NULL;
2788
2789         if (dsi.te_enabled) {
2790                 /* enable LP_RX_TO again after the TE */
2791                 REG_FLD_MOD(DSI_TIMING2, 1, 15, 15); /* LP_RX_TO */
2792         }
2793
2794         /* RX_FIFO_NOT_EMPTY */
2795         if (REG_GET(DSI_VC_CTRL(channel), 20, 20)) {
2796                 DSSERR("Received error during frame transfer:\n");
2797                 dsi_vc_flush_receive_data(channel);
2798                 if (!error)
2799                         error = -EIO;
2800         }
2801
2802         dsi.framedone_callback(error, dsi.framedone_data);
2803
2804         if (!error)
2805                 dsi_perf_show("DISPC");
2806 }
2807
2808 static void dsi_framedone_timeout_work_callback(struct work_struct *work)
2809 {
2810         /* XXX While extremely unlikely, we could get FRAMEDONE interrupt after
2811          * 250ms which would conflict with this timeout work. What should be
2812          * done is first cancel the transfer on the HW, and then cancel the
2813          * possibly scheduled framedone work. However, cancelling the transfer
2814          * on the HW is buggy, and would probably require resetting the whole
2815          * DSI */
2816
2817         DSSERR("Framedone not received for 250ms!\n");
2818
2819         dsi_handle_framedone(-ETIMEDOUT);
2820 }
2821
2822 static void dsi_framedone_bta_callback(void)
2823 {
2824         dsi_handle_framedone(0);
2825
2826 #ifdef CONFIG_OMAP2_DSS_FAKE_VSYNC
2827         dispc_fake_vsync_irq();
2828 #endif
2829 }
2830
2831 static void dsi_framedone_irq_callback(void *data, u32 mask)
2832 {
2833         const int channel = dsi.update_channel;
2834         int r;
2835
2836         /* Note: We get FRAMEDONE when DISPC has finished sending pixels and
2837          * turns itself off. However, DSI still has the pixels in its buffers,
2838          * and is sending the data.
2839          */
2840
2841         if (dsi.te_enabled) {
2842                 /* enable LP_RX_TO again after the TE */
2843                 REG_FLD_MOD(DSI_TIMING2, 1, 15, 15); /* LP_RX_TO */
2844         }
2845
2846         /* Send BTA after the frame. We need this for the TE to work, as TE
2847          * trigger is only sent for BTAs without preceding packet. Thus we need
2848          * to BTA after the pixel packets so that next BTA will cause TE
2849          * trigger.
2850          *
2851          * This is not needed when TE is not in use, but we do it anyway to
2852          * make sure that the transfer has been completed. It would be more
2853          * optimal, but more complex, to wait only just before starting next
2854          * transfer.
2855          *
2856          * Also, as there's no interrupt telling when the transfer has been
2857          * done and the channel could be reconfigured, the only way is to
2858          * busyloop until TE_SIZE is zero. With BTA we can do this
2859          * asynchronously.
2860          * */
2861
2862         dsi.bta_callback = dsi_framedone_bta_callback;
2863
2864         barrier();
2865
2866         dsi_vc_enable_bta_irq(channel);
2867
2868         r = dsi_vc_send_bta(channel);
2869         if (r) {
2870                 DSSERR("BTA after framedone failed\n");
2871                 dsi_handle_framedone(-EIO);
2872         }
2873 }
2874
2875 int omap_dsi_prepare_update(struct omap_dss_device *dssdev,
2876                                     u16 *x, u16 *y, u16 *w, u16 *h,
2877                                     bool enlarge_update_area)
2878 {
2879         u16 dw, dh;
2880
2881         dssdev->driver->get_resolution(dssdev, &dw, &dh);
2882
2883         if  (*x > dw || *y > dh)
2884                 return -EINVAL;
2885
2886         if (*x + *w > dw)
2887                 return -EINVAL;
2888
2889         if (*y + *h > dh)
2890                 return -EINVAL;
2891
2892         if (*w == 1)
2893                 return -EINVAL;
2894
2895         if (*w == 0 || *h == 0)
2896                 return -EINVAL;
2897
2898         dsi_perf_mark_setup();
2899
2900         if (dssdev->manager->caps & OMAP_DSS_OVL_MGR_CAP_DISPC) {
2901                 dss_setup_partial_planes(dssdev, x, y, w, h,
2902                                 enlarge_update_area);
2903                 dispc_set_lcd_size(dssdev->manager->id, *w, *h);
2904         }
2905
2906         return 0;
2907 }
2908 EXPORT_SYMBOL(omap_dsi_prepare_update);
2909
2910 int omap_dsi_update(struct omap_dss_device *dssdev,
2911                 int channel,
2912                 u16 x, u16 y, u16 w, u16 h,
2913                 void (*callback)(int, void *), void *data)
2914 {
2915         dsi.update_channel = channel;
2916
2917         /* OMAP DSS cannot send updates of odd widths.
2918          * omap_dsi_prepare_update() makes the widths even, but add a BUG_ON
2919          * here to make sure we catch erroneous updates. Otherwise we'll only
2920          * see rather obscure HW error happening, as DSS halts. */
2921         BUG_ON(x % 2 == 1);
2922
2923         if (dssdev->manager->caps & OMAP_DSS_OVL_MGR_CAP_DISPC) {
2924                 dsi.framedone_callback = callback;
2925                 dsi.framedone_data = data;
2926
2927                 dsi.update_region.x = x;
2928                 dsi.update_region.y = y;
2929                 dsi.update_region.w = w;
2930                 dsi.update_region.h = h;
2931                 dsi.update_region.device = dssdev;
2932
2933                 dsi_update_screen_dispc(dssdev, x, y, w, h);
2934         } else {
2935                 int r;
2936
2937                 r = dsi_update_screen_l4(dssdev, x, y, w, h);
2938                 if (r)
2939                         return r;
2940
2941                 dsi_perf_show("L4");
2942                 callback(0, data);
2943         }
2944
2945         return 0;
2946 }
2947 EXPORT_SYMBOL(omap_dsi_update);
2948
2949 /* Display funcs */
2950
2951 static int dsi_display_init_dispc(struct omap_dss_device *dssdev)
2952 {
2953         int r;
2954
2955         r = omap_dispc_register_isr(dsi_framedone_irq_callback, NULL,
2956                         DISPC_IRQ_FRAMEDONE);
2957         if (r) {
2958                 DSSERR("can't get FRAMEDONE irq\n");
2959                 return r;
2960         }
2961
2962         dispc_set_lcd_display_type(dssdev->manager->id,
2963                         OMAP_DSS_LCD_DISPLAY_TFT);
2964
2965         dispc_set_parallel_interface_mode(dssdev->manager->id,
2966                         OMAP_DSS_PARALLELMODE_DSI);
2967         dispc_enable_fifohandcheck(dssdev->manager->id, 1);
2968
2969         dispc_set_tft_data_lines(dssdev->manager->id, dssdev->ctrl.pixel_size);
2970
2971         {
2972                 struct omap_video_timings timings = {
2973                         .hsw            = 1,
2974                         .hfp            = 1,
2975                         .hbp            = 1,
2976                         .vsw            = 1,
2977                         .vfp            = 0,
2978                         .vbp            = 0,
2979                 };
2980
2981                 dispc_set_lcd_timings(dssdev->manager->id, &timings);
2982         }
2983
2984         return 0;
2985 }
2986
2987 static void dsi_display_uninit_dispc(struct omap_dss_device *dssdev)
2988 {
2989         omap_dispc_unregister_isr(dsi_framedone_irq_callback, NULL,
2990                         DISPC_IRQ_FRAMEDONE);
2991 }
2992
2993 static int dsi_configure_dsi_clocks(struct omap_dss_device *dssdev)
2994 {
2995         struct dsi_clock_info cinfo;
2996         int r;
2997
2998         /* we always use DSS_CLK_SYSCK as input clock */
2999         cinfo.use_sys_clk = true;
3000         cinfo.regn  = dssdev->phy.dsi.div.regn;
3001         cinfo.regm  = dssdev->phy.dsi.div.regm;
3002         cinfo.regm_dispc = dssdev->phy.dsi.div.regm_dispc;
3003         cinfo.regm_dsi = dssdev->phy.dsi.div.regm_dsi;
3004         r = dsi_calc_clock_rates(dssdev, &cinfo);
3005         if (r) {
3006                 DSSERR("Failed to calc dsi clocks\n");
3007                 return r;
3008         }
3009
3010         r = dsi_pll_set_clock_div(&cinfo);
3011         if (r) {
3012                 DSSERR("Failed to set dsi clocks\n");
3013                 return r;
3014         }
3015
3016         return 0;
3017 }
3018
3019 static int dsi_configure_dispc_clocks(struct omap_dss_device *dssdev)
3020 {
3021         struct dispc_clock_info dispc_cinfo;
3022         int r;
3023         unsigned long long fck;
3024
3025         fck = dsi_get_pll_hsdiv_dispc_rate();
3026
3027         dispc_cinfo.lck_div = dssdev->phy.dsi.div.lck_div;
3028         dispc_cinfo.pck_div = dssdev->phy.dsi.div.pck_div;
3029
3030         r = dispc_calc_clock_rates(fck, &dispc_cinfo);
3031         if (r) {
3032                 DSSERR("Failed to calc dispc clocks\n");
3033                 return r;
3034         }
3035
3036         r = dispc_set_clock_div(dssdev->manager->id, &dispc_cinfo);
3037         if (r) {
3038                 DSSERR("Failed to set dispc clocks\n");
3039                 return r;
3040         }
3041
3042         return 0;
3043 }
3044
3045 static int dsi_display_init_dsi(struct omap_dss_device *dssdev)
3046 {
3047         int r;
3048
3049         _dsi_print_reset_status();
3050
3051         r = dsi_pll_init(dssdev, true, true);
3052         if (r)
3053                 goto err0;
3054
3055         r = dsi_configure_dsi_clocks(dssdev);
3056         if (r)
3057                 goto err1;
3058
3059         dss_select_dispc_clk_source(DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC);
3060         dss_select_dsi_clk_source(DSS_CLK_SRC_DSI_PLL_HSDIV_DSI);
3061
3062         DSSDBG("PLL OK\n");
3063
3064         r = dsi_configure_dispc_clocks(dssdev);
3065         if (r)
3066                 goto err2;
3067
3068         r = dsi_complexio_init(dssdev);
3069         if (r)
3070                 goto err2;
3071
3072         _dsi_print_reset_status();
3073
3074         dsi_proto_timings(dssdev);
3075         dsi_set_lp_clk_divisor(dssdev);
3076
3077         if (1)
3078                 _dsi_print_reset_status();
3079
3080         r = dsi_proto_config(dssdev);
3081         if (r)
3082                 goto err3;
3083
3084         /* enable interface */
3085         dsi_vc_enable(0, 1);
3086         dsi_vc_enable(1, 1);
3087         dsi_vc_enable(2, 1);
3088         dsi_vc_enable(3, 1);
3089         dsi_if_enable(1);
3090         dsi_force_tx_stop_mode_io();
3091
3092         return 0;
3093 err3:
3094         dsi_complexio_uninit();
3095 err2:
3096         dss_select_dispc_clk_source(DSS_CLK_SRC_FCK);
3097         dss_select_dsi_clk_source(DSS_CLK_SRC_FCK);
3098 err1:
3099         dsi_pll_uninit();
3100 err0:
3101         return r;
3102 }
3103
3104 static void dsi_display_uninit_dsi(struct omap_dss_device *dssdev)
3105 {
3106         /* disable interface */
3107         dsi_if_enable(0);
3108         dsi_vc_enable(0, 0);
3109         dsi_vc_enable(1, 0);
3110         dsi_vc_enable(2, 0);
3111         dsi_vc_enable(3, 0);
3112
3113         dss_select_dispc_clk_source(DSS_CLK_SRC_FCK);
3114         dss_select_dsi_clk_source(DSS_CLK_SRC_FCK);
3115         dsi_complexio_uninit();
3116         dsi_pll_uninit();
3117 }
3118
3119 static int dsi_core_init(void)
3120 {
3121         /* Autoidle */
3122         REG_FLD_MOD(DSI_SYSCONFIG, 1, 0, 0);
3123
3124         /* ENWAKEUP */
3125         REG_FLD_MOD(DSI_SYSCONFIG, 1, 2, 2);
3126
3127         /* SIDLEMODE smart-idle */
3128         REG_FLD_MOD(DSI_SYSCONFIG, 2, 4, 3);
3129
3130         _dsi_initialize_irq();
3131
3132         return 0;
3133 }
3134
3135 int omapdss_dsi_display_enable(struct omap_dss_device *dssdev)
3136 {
3137         int r = 0;
3138
3139         DSSDBG("dsi_display_enable\n");
3140
3141         WARN_ON(!dsi_bus_is_locked());
3142
3143         mutex_lock(&dsi.lock);
3144
3145         r = omap_dss_start_device(dssdev);
3146         if (r) {
3147                 DSSERR("failed to start device\n");
3148                 goto err0;
3149         }
3150
3151         enable_clocks(1);
3152         dsi_enable_pll_clock(1);
3153
3154         r = _dsi_reset();
3155         if (r)
3156                 goto err1;
3157
3158         dsi_core_init();
3159
3160         r = dsi_display_init_dispc(dssdev);
3161         if (r)
3162                 goto err1;
3163
3164         r = dsi_display_init_dsi(dssdev);
3165         if (r)
3166                 goto err2;
3167
3168         mutex_unlock(&dsi.lock);
3169
3170         return 0;
3171
3172 err2:
3173         dsi_display_uninit_dispc(dssdev);
3174 err1:
3175         enable_clocks(0);
3176         dsi_enable_pll_clock(0);
3177         omap_dss_stop_device(dssdev);
3178 err0:
3179         mutex_unlock(&dsi.lock);
3180         DSSDBG("dsi_display_enable FAILED\n");
3181         return r;
3182 }
3183 EXPORT_SYMBOL(omapdss_dsi_display_enable);
3184
3185 void omapdss_dsi_display_disable(struct omap_dss_device *dssdev)
3186 {
3187         DSSDBG("dsi_display_disable\n");
3188
3189         WARN_ON(!dsi_bus_is_locked());
3190
3191         mutex_lock(&dsi.lock);
3192
3193         dsi_display_uninit_dispc(dssdev);
3194
3195         dsi_display_uninit_dsi(dssdev);
3196
3197         enable_clocks(0);
3198         dsi_enable_pll_clock(0);
3199
3200         omap_dss_stop_device(dssdev);
3201
3202         mutex_unlock(&dsi.lock);
3203 }
3204 EXPORT_SYMBOL(omapdss_dsi_display_disable);
3205
3206 int omapdss_dsi_enable_te(struct omap_dss_device *dssdev, bool enable)
3207 {
3208         dsi.te_enabled = enable;
3209         return 0;
3210 }
3211 EXPORT_SYMBOL(omapdss_dsi_enable_te);
3212
3213 void dsi_get_overlay_fifo_thresholds(enum omap_plane plane,
3214                 u32 fifo_size, enum omap_burst_size *burst_size,
3215                 u32 *fifo_low, u32 *fifo_high)
3216 {
3217         unsigned burst_size_bytes;
3218
3219         *burst_size = OMAP_DSS_BURST_16x32;
3220         burst_size_bytes = 16 * 32 / 8;
3221
3222         *fifo_high = fifo_size - burst_size_bytes;
3223         *fifo_low = fifo_size - burst_size_bytes * 2;
3224 }
3225
3226 int dsi_init_display(struct omap_dss_device *dssdev)
3227 {
3228         DSSDBG("DSI init\n");
3229
3230         /* XXX these should be figured out dynamically */
3231         dssdev->caps = OMAP_DSS_DISPLAY_CAP_MANUAL_UPDATE |
3232                 OMAP_DSS_DISPLAY_CAP_TEAR_ELIM;
3233
3234         dsi.vc[0].dssdev = dssdev;
3235         dsi.vc[1].dssdev = dssdev;
3236
3237         if (dsi.vdds_dsi_reg == NULL) {
3238                 struct regulator *vdds_dsi;
3239
3240                 vdds_dsi = regulator_get(&dsi.pdev->dev, "vdds_dsi");
3241
3242                 if (IS_ERR(vdds_dsi)) {
3243                         DSSERR("can't get VDDS_DSI regulator\n");
3244                         return PTR_ERR(vdds_dsi);
3245                 }
3246
3247                 dsi.vdds_dsi_reg = vdds_dsi;
3248         }
3249
3250         return 0;
3251 }
3252
3253 void dsi_wait_pll_hsdiv_dispc_active(void)
3254 {
3255         if (wait_for_bit_change(DSI_PLL_STATUS, 7, 1) != 1)
3256                 DSSERR("%s (%s) not active\n",
3257                         dss_get_generic_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC),
3258                         dss_feat_get_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DISPC));
3259 }
3260
3261 void dsi_wait_pll_hsdiv_dsi_active(void)
3262 {
3263         if (wait_for_bit_change(DSI_PLL_STATUS, 8, 1) != 1)
3264                 DSSERR("%s (%s) not active\n",
3265                         dss_get_generic_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DSI),
3266                         dss_feat_get_clk_source_name(DSS_CLK_SRC_DSI_PLL_HSDIV_DSI));
3267 }
3268
3269 static int dsi_init(struct platform_device *pdev)
3270 {
3271         u32 rev;
3272         int r;
3273         struct resource *dsi_mem;
3274
3275         spin_lock_init(&dsi.errors_lock);
3276         dsi.errors = 0;
3277
3278 #ifdef CONFIG_OMAP2_DSS_COLLECT_IRQ_STATS
3279         spin_lock_init(&dsi.irq_stats_lock);
3280         dsi.irq_stats.last_reset = jiffies;
3281 #endif
3282
3283         init_completion(&dsi.bta_completion);
3284
3285         mutex_init(&dsi.lock);
3286         sema_init(&dsi.bus_lock, 1);
3287
3288         dsi.workqueue = create_singlethread_workqueue("dsi");
3289         if (dsi.workqueue == NULL)
3290                 return -ENOMEM;
3291
3292         INIT_DELAYED_WORK_DEFERRABLE(&dsi.framedone_timeout_work,
3293                         dsi_framedone_timeout_work_callback);
3294
3295 #ifdef DSI_CATCH_MISSING_TE
3296         init_timer(&dsi.te_timer);
3297         dsi.te_timer.function = dsi_te_timeout;
3298         dsi.te_timer.data = 0;
3299 #endif
3300         dsi_mem = platform_get_resource(dsi.pdev, IORESOURCE_MEM, 0);
3301         if (!dsi_mem) {
3302                 DSSERR("can't get IORESOURCE_MEM DSI\n");
3303                 r = -EINVAL;
3304                 goto err1;
3305         }
3306         dsi.base = ioremap(dsi_mem->start, resource_size(dsi_mem));
3307         if (!dsi.base) {
3308                 DSSERR("can't ioremap DSI\n");
3309                 r = -ENOMEM;
3310                 goto err1;
3311         }
3312         dsi.irq = platform_get_irq(dsi.pdev, 0);
3313         if (dsi.irq < 0) {
3314                 DSSERR("platform_get_irq failed\n");
3315                 r = -ENODEV;
3316                 goto err2;
3317         }
3318
3319         r = request_irq(dsi.irq, omap_dsi_irq_handler, IRQF_SHARED,
3320                 "OMAP DSI1", dsi.pdev);
3321         if (r < 0) {
3322                 DSSERR("request_irq failed\n");
3323                 goto err2;
3324         }
3325
3326         enable_clocks(1);
3327
3328         rev = dsi_read_reg(DSI_REVISION);
3329         dev_dbg(&pdev->dev, "OMAP DSI rev %d.%d\n",
3330                FLD_GET(rev, 7, 4), FLD_GET(rev, 3, 0));
3331
3332         enable_clocks(0);
3333
3334         return 0;
3335 err2:
3336         iounmap(dsi.base);
3337 err1:
3338         destroy_workqueue(dsi.workqueue);
3339         return r;
3340 }
3341
3342 static void dsi_exit(void)
3343 {
3344         if (dsi.vdds_dsi_reg != NULL) {
3345                 regulator_put(dsi.vdds_dsi_reg);
3346                 dsi.vdds_dsi_reg = NULL;
3347         }
3348
3349         free_irq(dsi.irq, dsi.pdev);
3350         iounmap(dsi.base);
3351
3352         destroy_workqueue(dsi.workqueue);
3353
3354         DSSDBG("omap_dsi_exit\n");
3355 }
3356
3357 /* DSI1 HW IP initialisation */
3358 static int omap_dsi1hw_probe(struct platform_device *pdev)
3359 {
3360         int r;
3361         dsi.pdev = pdev;
3362         r = dsi_init(pdev);
3363         if (r) {
3364                 DSSERR("Failed to initialize DSI\n");
3365                 goto err_dsi;
3366         }
3367 err_dsi:
3368         return r;
3369 }
3370
3371 static int omap_dsi1hw_remove(struct platform_device *pdev)
3372 {
3373         dsi_exit();
3374         return 0;
3375 }
3376
3377 static struct platform_driver omap_dsi1hw_driver = {
3378         .probe          = omap_dsi1hw_probe,
3379         .remove         = omap_dsi1hw_remove,
3380         .driver         = {
3381                 .name   = "omapdss_dsi1",
3382                 .owner  = THIS_MODULE,
3383         },
3384 };
3385
3386 int dsi_init_platform_driver(void)
3387 {
3388         return platform_driver_register(&omap_dsi1hw_driver);
3389 }
3390
3391 void dsi_uninit_platform_driver(void)
3392 {
3393         return platform_driver_unregister(&omap_dsi1hw_driver);
3394 }