include/linux/mlx4/device.h

   1 /*
   2  * Copyright (c) 2006, 2007 Cisco Systems, Inc.  All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX4_DEVICE_H
  34 #define MLX4_DEVICE_H
  35
  36 #include <linux/pci.h>
  37 #include <linux/completion.h>
  38 #include <linux/radix-tree.h>
  39 #include <linux/cpu_rmap.h>
  40
  41 #include <linux/atomic.h>
  42
  43 #define MAX_MSIX_P_PORT         17
  44 #define MAX_MSIX                64
  45 #define MSIX_LEGACY_SZ          4
  46 #define MIN_MSIX_P_PORT         5
  47
  48 enum {
  49         MLX4_FLAG_MSI_X         = 1 << 0,
  50         MLX4_FLAG_OLD_PORT_CMDS = 1 << 1,
  51         MLX4_FLAG_MASTER        = 1 << 2,
  52         MLX4_FLAG_SLAVE         = 1 << 3,
  53         MLX4_FLAG_SRIOV         = 1 << 4,
  54 };
  55
  56 enum {
  57         MLX4_MAX_PORTS          = 2
  58 };
  59
  60 enum {
  61         MLX4_BOARD_ID_LEN = 64
  62 };
  63
  64 enum {
  65         MLX4_MAX_NUM_PF         = 16,
  66         MLX4_MAX_NUM_VF         = 64,
  67         MLX4_MFUNC_MAX          = 80,
  68         MLX4_MAX_EQ_NUM         = 1024,
  69         MLX4_MFUNC_EQ_NUM       = 4,
  70         MLX4_MFUNC_MAX_EQES     = 8,
  71         MLX4_MFUNC_EQE_MASK     = (MLX4_MFUNC_MAX_EQES - 1)
  72 };
  73
  74 /* Driver supports 3 diffrent device methods to manage traffic steering:
  75  *      -device managed - High level API for ib and eth flow steering. FW is
  76  *                        managing flow steering tables.
  77  *      - B0 steering mode - Common low level API for ib and (if supported) eth.
  78  *      - A0 steering mode - Limited low level API for eth. In case of IB,
  79  *                           B0 mode is in use.
  80  */
  81 enum {
  82         MLX4_STEERING_MODE_A0,
  83         MLX4_STEERING_MODE_B0,
  84         MLX4_STEERING_MODE_DEVICE_MANAGED
  85 };
  86
  87 static inline const char *mlx4_steering_mode_str(int steering_mode)
  88 {
  89         switch (steering_mode) {
  90         case MLX4_STEERING_MODE_A0:
  91                 return "A0 steering";
  92
  93         case MLX4_STEERING_MODE_B0:
  94                 return "B0 steering";
  95
  96         case MLX4_STEERING_MODE_DEVICE_MANAGED:
  97                 return "Device managed flow steering";
  98
  99         default:
 100                 return "Unrecognize steering mode";
 101         }
 102 }
 103
 104 enum {
 105         MLX4_DEV_CAP_FLAG_RC            = 1LL <<  0,
 106         MLX4_DEV_CAP_FLAG_UC            = 1LL <<  1,
 107         MLX4_DEV_CAP_FLAG_UD            = 1LL <<  2,
 108         MLX4_DEV_CAP_FLAG_XRC           = 1LL <<  3,
 109         MLX4_DEV_CAP_FLAG_SRQ           = 1LL <<  6,
 110         MLX4_DEV_CAP_FLAG_IPOIB_CSUM    = 1LL <<  7,
 111         MLX4_DEV_CAP_FLAG_BAD_PKEY_CNTR = 1LL <<  8,
 112         MLX4_DEV_CAP_FLAG_BAD_QKEY_CNTR = 1LL <<  9,
 113         MLX4_DEV_CAP_FLAG_DPDP          = 1LL << 12,
 114         MLX4_DEV_CAP_FLAG_BLH           = 1LL << 15,
 115         MLX4_DEV_CAP_FLAG_MEM_WINDOW    = 1LL << 16,
 116         MLX4_DEV_CAP_FLAG_APM           = 1LL << 17,
 117         MLX4_DEV_CAP_FLAG_ATOMIC        = 1LL << 18,
 118         MLX4_DEV_CAP_FLAG_RAW_MCAST     = 1LL << 19,
 119         MLX4_DEV_CAP_FLAG_UD_AV_PORT    = 1LL << 20,
 120         MLX4_DEV_CAP_FLAG_UD_MCAST      = 1LL << 21,
 121         MLX4_DEV_CAP_FLAG_IBOE          = 1LL << 30,
 122         MLX4_DEV_CAP_FLAG_UC_LOOPBACK   = 1LL << 32,
 123         MLX4_DEV_CAP_FLAG_FCS_KEEP      = 1LL << 34,
 124         MLX4_DEV_CAP_FLAG_WOL_PORT1     = 1LL << 37,
 125         MLX4_DEV_CAP_FLAG_WOL_PORT2     = 1LL << 38,
 126         MLX4_DEV_CAP_FLAG_UDP_RSS       = 1LL << 40,
 127         MLX4_DEV_CAP_FLAG_VEP_UC_STEER  = 1LL << 41,
 128         MLX4_DEV_CAP_FLAG_VEP_MC_STEER  = 1LL << 42,
 129         MLX4_DEV_CAP_FLAG_COUNTERS      = 1LL << 48,
 130         MLX4_DEV_CAP_FLAG_SENSE_SUPPORT = 1LL << 55
 131 };
 132
 133 enum {
 134         MLX4_DEV_CAP_FLAG2_RSS                  = 1LL <<  0,
 135         MLX4_DEV_CAP_FLAG2_RSS_TOP              = 1LL <<  1,
 136         MLX4_DEV_CAP_FLAG2_RSS_XOR              = 1LL <<  2,
 137         MLX4_DEV_CAP_FLAG2_FS_EN                = 1LL <<  3
 138 };
 139
 140 #define MLX4_ATTR_EXTENDED_PORT_INFO    cpu_to_be16(0xff90)
 141
 142 enum {
 143         MLX4_BMME_FLAG_LOCAL_INV        = 1 <<  6,
 144         MLX4_BMME_FLAG_REMOTE_INV       = 1 <<  7,
 145         MLX4_BMME_FLAG_TYPE_2_WIN       = 1 <<  9,
 146         MLX4_BMME_FLAG_RESERVED_LKEY    = 1 << 10,
 147         MLX4_BMME_FLAG_FAST_REG_WR      = 1 << 11,
 148 };
 149
 150 enum mlx4_event {
 151         MLX4_EVENT_TYPE_COMP               = 0x00,
 152         MLX4_EVENT_TYPE_PATH_MIG           = 0x01,
 153         MLX4_EVENT_TYPE_COMM_EST           = 0x02,
 154         MLX4_EVENT_TYPE_SQ_DRAINED         = 0x03,
 155         MLX4_EVENT_TYPE_SRQ_QP_LAST_WQE    = 0x13,
 156         MLX4_EVENT_TYPE_SRQ_LIMIT          = 0x14,
 157         MLX4_EVENT_TYPE_CQ_ERROR           = 0x04,
 158         MLX4_EVENT_TYPE_WQ_CATAS_ERROR     = 0x05,
 159         MLX4_EVENT_TYPE_EEC_CATAS_ERROR    = 0x06,
 160         MLX4_EVENT_TYPE_PATH_MIG_FAILED    = 0x07,
 161         MLX4_EVENT_TYPE_WQ_INVAL_REQ_ERROR = 0x10,
 162         MLX4_EVENT_TYPE_WQ_ACCESS_ERROR    = 0x11,
 163         MLX4_EVENT_TYPE_SRQ_CATAS_ERROR    = 0x12,
 164         MLX4_EVENT_TYPE_LOCAL_CATAS_ERROR  = 0x08,
 165         MLX4_EVENT_TYPE_PORT_CHANGE        = 0x09,
 166         MLX4_EVENT_TYPE_EQ_OVERFLOW        = 0x0f,
 167         MLX4_EVENT_TYPE_ECC_DETECT         = 0x0e,
 168         MLX4_EVENT_TYPE_CMD                = 0x0a,
 169         MLX4_EVENT_TYPE_VEP_UPDATE         = 0x19,
 170         MLX4_EVENT_TYPE_COMM_CHANNEL       = 0x18,
 171         MLX4_EVENT_TYPE_FATAL_WARNING      = 0x1b,
 172         MLX4_EVENT_TYPE_FLR_EVENT          = 0x1c,
 173         MLX4_EVENT_TYPE_NONE               = 0xff,
 174 };
 175
 176 enum {
 177         MLX4_PORT_CHANGE_SUBTYPE_DOWN   = 1,
 178         MLX4_PORT_CHANGE_SUBTYPE_ACTIVE = 4
 179 };
 180
 181 enum {
 182         MLX4_FATAL_WARNING_SUBTYPE_WARMING = 0,
 183 };
 184
 185 enum {
 186         MLX4_PERM_LOCAL_READ    = 1 << 10,
 187         MLX4_PERM_LOCAL_WRITE   = 1 << 11,
 188         MLX4_PERM_REMOTE_READ   = 1 << 12,
 189         MLX4_PERM_REMOTE_WRITE  = 1 << 13,
 190         MLX4_PERM_ATOMIC        = 1 << 14
 191 };
 192
 193 enum {
 194         MLX4_OPCODE_NOP                 = 0x00,
 195         MLX4_OPCODE_SEND_INVAL          = 0x01,
 196         MLX4_OPCODE_RDMA_WRITE          = 0x08,
 197         MLX4_OPCODE_RDMA_WRITE_IMM      = 0x09,
 198         MLX4_OPCODE_SEND                = 0x0a,
 199         MLX4_OPCODE_SEND_IMM            = 0x0b,
 200         MLX4_OPCODE_LSO                 = 0x0e,
 201         MLX4_OPCODE_RDMA_READ           = 0x10,
 202         MLX4_OPCODE_ATOMIC_CS           = 0x11,
 203         MLX4_OPCODE_ATOMIC_FA           = 0x12,
 204         MLX4_OPCODE_MASKED_ATOMIC_CS    = 0x14,
 205         MLX4_OPCODE_MASKED_ATOMIC_FA    = 0x15,
 206         MLX4_OPCODE_BIND_MW             = 0x18,
 207         MLX4_OPCODE_FMR                 = 0x19,
 208         MLX4_OPCODE_LOCAL_INVAL         = 0x1b,
 209         MLX4_OPCODE_CONFIG_CMD          = 0x1f,
 210
 211         MLX4_RECV_OPCODE_RDMA_WRITE_IMM = 0x00,
 212         MLX4_RECV_OPCODE_SEND           = 0x01,
 213         MLX4_RECV_OPCODE_SEND_IMM       = 0x02,
 214         MLX4_RECV_OPCODE_SEND_INVAL     = 0x03,
 215
 216         MLX4_CQE_OPCODE_ERROR           = 0x1e,
 217         MLX4_CQE_OPCODE_RESIZE          = 0x16,
 218 };
 219
 220 enum {
 221         MLX4_STAT_RATE_OFFSET   = 5
 222 };
 223
 224 enum mlx4_protocol {
 225         MLX4_PROT_IB_IPV6 = 0,
 226         MLX4_PROT_ETH,
 227         MLX4_PROT_IB_IPV4,
 228         MLX4_PROT_FCOE
 229 };
 230
 231 enum {
 232         MLX4_MTT_FLAG_PRESENT           = 1
 233 };
 234
 235 enum mlx4_qp_region {
 236         MLX4_QP_REGION_FW = 0,
 237         MLX4_QP_REGION_ETH_ADDR,
 238         MLX4_QP_REGION_FC_ADDR,
 239         MLX4_QP_REGION_FC_EXCH,
 240         MLX4_NUM_QP_REGION
 241 };
 242
 243 enum mlx4_port_type {
 244         MLX4_PORT_TYPE_NONE     = 0,
 245         MLX4_PORT_TYPE_IB       = 1,
 246         MLX4_PORT_TYPE_ETH      = 2,
 247         MLX4_PORT_TYPE_AUTO     = 3
 248 };
 249
 250 enum mlx4_special_vlan_idx {
 251         MLX4_NO_VLAN_IDX        = 0,
 252         MLX4_VLAN_MISS_IDX,
 253         MLX4_VLAN_REGULAR
 254 };
 255
 256 enum mlx4_steer_type {
 257         MLX4_MC_STEER = 0,
 258         MLX4_UC_STEER,
 259         MLX4_NUM_STEERS
 260 };
 261
 262 enum {
 263         MLX4_NUM_FEXCH          = 64 * 1024,
 264 };
 265
 266 enum {
 267         MLX4_MAX_FAST_REG_PAGES = 511,
 268 };
 269
 270 static inline u64 mlx4_fw_ver(u64 major, u64 minor, u64 subminor)
 271 {
 272         return (major << 32) | (minor << 16) | subminor;
 273 }
 274
 275 struct mlx4_phys_caps {
 276         u32                     num_phys_eqs;
 277 };
 278
 279 struct mlx4_caps {
 280         u64                     fw_ver;
 281         u32                     function;
 282         int                     num_ports;
 283         int                     vl_cap[MLX4_MAX_PORTS + 1];
 284         int                     ib_mtu_cap[MLX4_MAX_PORTS + 1];
 285         __be32                  ib_port_def_cap[MLX4_MAX_PORTS + 1];
 286         u64                     def_mac[MLX4_MAX_PORTS + 1];
 287         int                     eth_mtu_cap[MLX4_MAX_PORTS + 1];
 288         int                     gid_table_len[MLX4_MAX_PORTS + 1];
 289         int                     pkey_table_len[MLX4_MAX_PORTS + 1];
 290         int                     trans_type[MLX4_MAX_PORTS + 1];
 291         int                     vendor_oui[MLX4_MAX_PORTS + 1];
 292         int                     wavelength[MLX4_MAX_PORTS + 1];
 293         u64                     trans_code[MLX4_MAX_PORTS + 1];
 294         int                     local_ca_ack_delay;
 295         int                     num_uars;
 296         u32                     uar_page_size;
 297         int                     bf_reg_size;
 298         int                     bf_regs_per_page;
 299         int                     max_sq_sg;
 300         int                     max_rq_sg;
 301         int                     num_qps;
 302         int                     max_wqes;
 303         int                     max_sq_desc_sz;
 304         int                     max_rq_desc_sz;
 305         int                     max_qp_init_rdma;
 306         int                     max_qp_dest_rdma;
 307         int                     sqp_start;
 308         int                     num_srqs;
 309         int                     max_srq_wqes;
 310         int                     max_srq_sge;
 311         int                     reserved_srqs;
 312         int                     num_cqs;
 313         int                     max_cqes;
 314         int                     reserved_cqs;
 315         int                     num_eqs;
 316         int                     reserved_eqs;
 317         int                     num_comp_vectors;
 318         int                     comp_pool;
 319         int                     num_mpts;
 320         int                     max_fmr_maps;
 321         int                     num_mtts;
 322         int                     fmr_reserved_mtts;
 323         int                     reserved_mtts;
 324         int                     reserved_mrws;
 325         int                     reserved_uars;
 326         int                     num_mgms;
 327         int                     num_amgms;
 328         int                     reserved_mcgs;
 329         int                     num_qp_per_mgm;
 330         int                     steering_mode;
 331         int                     fs_log_max_ucast_qp_range_size;
 332         int                     num_pds;
 333         int                     reserved_pds;
 334         int                     max_xrcds;
 335         int                     reserved_xrcds;
 336         int                     mtt_entry_sz;
 337         u32                     max_msg_sz;
 338         u32                     page_size_cap;
 339         u64                     flags;
 340         u64                     flags2;
 341         u32                     bmme_flags;
 342         u32                     reserved_lkey;
 343         u16                     stat_rate_support;
 344         u8                      port_width_cap[MLX4_MAX_PORTS + 1];
 345         int                     max_gso_sz;
 346         int                     max_rss_tbl_sz;
 347         int                     reserved_qps_cnt[MLX4_NUM_QP_REGION];
 348         int                     reserved_qps;
 349         int                     reserved_qps_base[MLX4_NUM_QP_REGION];
 350         int                     log_num_macs;
 351         int                     log_num_vlans;
 352         int                     log_num_prios;
 353         enum mlx4_port_type     port_type[MLX4_MAX_PORTS + 1];
 354         u8                      supported_type[MLX4_MAX_PORTS + 1];
 355         u8                      suggested_type[MLX4_MAX_PORTS + 1];
 356         u8                      default_sense[MLX4_MAX_PORTS + 1];
 357         u32                     port_mask[MLX4_MAX_PORTS + 1];
 358         enum mlx4_port_type     possible_type[MLX4_MAX_PORTS + 1];
 359         u32                     max_counters;
 360         u8                      port_ib_mtu[MLX4_MAX_PORTS + 1];
 361 };
 362
 363 struct mlx4_buf_list {
 364         void                   *buf;
 365         dma_addr_t              map;
 366 };
 367
 368 struct mlx4_buf {
 369         struct mlx4_buf_list    direct;
 370         struct mlx4_buf_list   *page_list;
 371         int                     nbufs;
 372         int                     npages;
 373         int                     page_shift;
 374 };
 375
 376 struct mlx4_mtt {
 377         u32                     offset;
 378         int                     order;
 379         int                     page_shift;
 380 };
 381
 382 enum {
 383         MLX4_DB_PER_PAGE = PAGE_SIZE / 4
 384 };
 385
 386 struct mlx4_db_pgdir {
 387         struct list_head        list;
 388         DECLARE_BITMAP(order0, MLX4_DB_PER_PAGE);
 389         DECLARE_BITMAP(order1, MLX4_DB_PER_PAGE / 2);
 390         unsigned long          *bits[2];
 391         __be32                 *db_page;
 392         dma_addr_t              db_dma;
 393 };
 394
 395 struct mlx4_ib_user_db_page;
 396
 397 struct mlx4_db {
 398         __be32                  *db;
 399         union {
 400                 struct mlx4_db_pgdir            *pgdir;
 401                 struct mlx4_ib_user_db_page     *user_page;
 402         }                       u;
 403         dma_addr_t              dma;
 404         int                     index;
 405         int                     order;
 406 };
 407
 408 struct mlx4_hwq_resources {
 409         struct mlx4_db          db;
 410         struct mlx4_mtt         mtt;
 411         struct mlx4_buf         buf;
 412 };
 413
 414 struct mlx4_mr {
 415         struct mlx4_mtt         mtt;
 416         u64                     iova;
 417         u64                     size;
 418         u32                     key;
 419         u32                     pd;
 420         u32                     access;
 421         int                     enabled;
 422 };
 423
 424 struct mlx4_fmr {
 425         struct mlx4_mr          mr;
 426         struct mlx4_mpt_entry  *mpt;
 427         __be64                 *mtts;
 428         dma_addr_t              dma_handle;
 429         int                     max_pages;
 430         int                     max_maps;
 431         int                     maps;
 432         u8                      page_shift;
 433 };
 434
 435 struct mlx4_uar {
 436         unsigned long           pfn;
 437         int                     index;
 438         struct list_head        bf_list;
 439         unsigned                free_bf_bmap;
 440         void __iomem           *map;
 441         void __iomem           *bf_map;
 442 };
 443
 444 struct mlx4_bf {
 445         unsigned long           offset;
 446         int                     buf_size;
 447         struct mlx4_uar        *uar;
 448         void __iomem           *reg;
 449 };
 450
 451 struct mlx4_cq {
 452         void (*comp)            (struct mlx4_cq *);
 453         void (*event)           (struct mlx4_cq *, enum mlx4_event);
 454
 455         struct mlx4_uar        *uar;
 456
 457         u32                     cons_index;
 458
 459         __be32                 *set_ci_db;
 460         __be32                 *arm_db;
 461         int                     arm_sn;
 462
 463         int                     cqn;
 464         unsigned                vector;
 465
 466         atomic_t                refcount;
 467         struct completion       free;
 468 };
 469
 470 struct mlx4_qp {
 471         void (*event)           (struct mlx4_qp *, enum mlx4_event);
 472
 473         int                     qpn;
 474
 475         atomic_t                refcount;
 476         struct completion       free;
 477 };
 478
 479 struct mlx4_srq {
 480         void (*event)           (struct mlx4_srq *, enum mlx4_event);
 481
 482         int                     srqn;
 483         int                     max;
 484         int                     max_gs;
 485         int                     wqe_shift;
 486
 487         atomic_t                refcount;
 488         struct completion       free;
 489 };
 490
 491 struct mlx4_av {
 492         __be32                  port_pd;
 493         u8                      reserved1;
 494         u8                      g_slid;
 495         __be16                  dlid;
 496         u8                      reserved2;
 497         u8                      gid_index;
 498         u8                      stat_rate;
 499         u8                      hop_limit;
 500         __be32                  sl_tclass_flowlabel;
 501         u8                      dgid[16];
 502 };
 503
 504 struct mlx4_eth_av {
 505         __be32          port_pd;
 506         u8              reserved1;
 507         u8              smac_idx;
 508         u16             reserved2;
 509         u8              reserved3;
 510         u8              gid_index;
 511         u8              stat_rate;
 512         u8              hop_limit;
 513         __be32          sl_tclass_flowlabel;
 514         u8              dgid[16];
 515         u32             reserved4[2];
 516         __be16          vlan;
 517         u8              mac[6];
 518 };
 519
 520 union mlx4_ext_av {
 521         struct mlx4_av          ib;
 522         struct mlx4_eth_av      eth;
 523 };
 524
 525 struct mlx4_counter {
 526         u8      reserved1[3];
 527         u8      counter_mode;
 528         __be32  num_ifc;
 529         u32     reserved2[2];
 530         __be64  rx_frames;
 531         __be64  rx_bytes;
 532         __be64  tx_frames;
 533         __be64  tx_bytes;
 534 };
 535
 536 struct mlx4_dev {
 537         struct pci_dev         *pdev;
 538         unsigned long           flags;
 539         unsigned long           num_slaves;
 540         struct mlx4_caps        caps;
 541         struct mlx4_phys_caps   phys_caps;
 542         struct radix_tree_root  qp_table_tree;
 543         u8                      rev_id;
 544         char                    board_id[MLX4_BOARD_ID_LEN];
 545         int                     num_vfs;
 546         u64                     regid_promisc_array[MLX4_MAX_PORTS + 1];
 547         u64                     regid_allmulti_array[MLX4_MAX_PORTS + 1];
 548 };
 549
 550 struct mlx4_init_port_param {
 551         int                     set_guid0;
 552         int                     set_node_guid;
 553         int                     set_si_guid;
 554         u16                     mtu;
 555         int                     port_width_cap;
 556         u16                     vl_cap;
 557         u16                     max_gid;
 558         u16                     max_pkey;
 559         u64                     guid0;
 560         u64                     node_guid;
 561         u64                     si_guid;
 562 };
 563
 564 #define mlx4_foreach_port(port, dev, type)                              \
 565         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)     \
 566                 if ((type) == (dev)->caps.port_mask[(port)])
 567
 568 #define mlx4_foreach_ib_transport_port(port, dev)                         \
 569         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)       \
 570                 if (((dev)->caps.port_mask[port] == MLX4_PORT_TYPE_IB) || \
 571                         ((dev)->caps.flags & MLX4_DEV_CAP_FLAG_IBOE))
 572
 573 static inline int mlx4_is_master(struct mlx4_dev *dev)
 574 {
 575         return dev->flags & MLX4_FLAG_MASTER;
 576 }
 577
 578 static inline int mlx4_is_qp_reserved(struct mlx4_dev *dev, u32 qpn)
 579 {
 580         return (qpn < dev->caps.sqp_start + 8);
 581 }
 582
 583 static inline int mlx4_is_mfunc(struct mlx4_dev *dev)
 584 {
 585         return dev->flags & (MLX4_FLAG_SLAVE | MLX4_FLAG_MASTER);
 586 }
 587
 588 static inline int mlx4_is_slave(struct mlx4_dev *dev)
 589 {
 590         return dev->flags & MLX4_FLAG_SLAVE;
 591 }
 592
 593 int mlx4_buf_alloc(struct mlx4_dev *dev, int size, int max_direct,
 594                    struct mlx4_buf *buf);
 595 void mlx4_buf_free(struct mlx4_dev *dev, int size, struct mlx4_buf *buf);
 596 static inline void *mlx4_buf_offset(struct mlx4_buf *buf, int offset)
 597 {
 598         if (BITS_PER_LONG == 64 || buf->nbufs == 1)
 599                 return buf->direct.buf + offset;
 600         else
 601                 return buf->page_list[offset >> PAGE_SHIFT].buf +
 602                         (offset & (PAGE_SIZE - 1));
 603 }
 604
 605 int mlx4_pd_alloc(struct mlx4_dev *dev, u32 *pdn);
 606 void mlx4_pd_free(struct mlx4_dev *dev, u32 pdn);
 607 int mlx4_xrcd_alloc(struct mlx4_dev *dev, u32 *xrcdn);
 608 void mlx4_xrcd_free(struct mlx4_dev *dev, u32 xrcdn);
 609
 610 int mlx4_uar_alloc(struct mlx4_dev *dev, struct mlx4_uar *uar);
 611 void mlx4_uar_free(struct mlx4_dev *dev, struct mlx4_uar *uar);
 612 int mlx4_bf_alloc(struct mlx4_dev *dev, struct mlx4_bf *bf);
 613 void mlx4_bf_free(struct mlx4_dev *dev, struct mlx4_bf *bf);
 614
 615 int mlx4_mtt_init(struct mlx4_dev *dev, int npages, int page_shift,
 616                   struct mlx4_mtt *mtt);
 617 void mlx4_mtt_cleanup(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
 618 u64 mlx4_mtt_addr(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
 619
 620 int mlx4_mr_alloc(struct mlx4_dev *dev, u32 pd, u64 iova, u64 size, u32 access,
 621                   int npages, int page_shift, struct mlx4_mr *mr);
 622 void mlx4_mr_free(struct mlx4_dev *dev, struct mlx4_mr *mr);
 623 int mlx4_mr_enable(struct mlx4_dev *dev, struct mlx4_mr *mr);
 624 int mlx4_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
 625                    int start_index, int npages, u64 *page_list);
 626 int mlx4_buf_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
 627                        struct mlx4_buf *buf);
 628
 629 int mlx4_db_alloc(struct mlx4_dev *dev, struct mlx4_db *db, int order);
 630 void mlx4_db_free(struct mlx4_dev *dev, struct mlx4_db *db);
 631
 632 int mlx4_alloc_hwq_res(struct mlx4_dev *dev, struct mlx4_hwq_resources *wqres,
 633                        int size, int max_direct);
 634 void mlx4_free_hwq_res(struct mlx4_dev *mdev, struct mlx4_hwq_resources *wqres,
 635                        int size);
 636
 637 int mlx4_cq_alloc(struct mlx4_dev *dev, int nent, struct mlx4_mtt *mtt,
 638                   struct mlx4_uar *uar, u64 db_rec, struct mlx4_cq *cq,
 639                   unsigned vector, int collapsed);
 640 void mlx4_cq_free(struct mlx4_dev *dev, struct mlx4_cq *cq);
 641
 642 int mlx4_qp_reserve_range(struct mlx4_dev *dev, int cnt, int align, int *base);
 643 void mlx4_qp_release_range(struct mlx4_dev *dev, int base_qpn, int cnt);
 644
 645 int mlx4_qp_alloc(struct mlx4_dev *dev, int qpn, struct mlx4_qp *qp);
 646 void mlx4_qp_free(struct mlx4_dev *dev, struct mlx4_qp *qp);
 647
 648 int mlx4_srq_alloc(struct mlx4_dev *dev, u32 pdn, u32 cqn, u16 xrcdn,
 649                    struct mlx4_mtt *mtt, u64 db_rec, struct mlx4_srq *srq);
 650 void mlx4_srq_free(struct mlx4_dev *dev, struct mlx4_srq *srq);
 651 int mlx4_srq_arm(struct mlx4_dev *dev, struct mlx4_srq *srq, int limit_watermark);
 652 int mlx4_srq_query(struct mlx4_dev *dev, struct mlx4_srq *srq, int *limit_watermark);
 653
 654 int mlx4_INIT_PORT(struct mlx4_dev *dev, int port);
 655 int mlx4_CLOSE_PORT(struct mlx4_dev *dev, int port);
 656
 657 int mlx4_unicast_attach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 658                         int block_mcast_loopback, enum mlx4_protocol prot);
 659 int mlx4_unicast_detach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 660                         enum mlx4_protocol prot);
 661 int mlx4_multicast_attach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 662                           u8 port, int block_mcast_loopback,
 663                           enum mlx4_protocol protocol, u64 *reg_id);
 664 int mlx4_multicast_detach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 665                           enum mlx4_protocol protocol, u64 reg_id);
 666
 667 enum {
 668         MLX4_DOMAIN_UVERBS      = 0x1000,
 669         MLX4_DOMAIN_ETHTOOL     = 0x2000,
 670         MLX4_DOMAIN_RFS         = 0x3000,
 671         MLX4_DOMAIN_NIC    = 0x5000,
 672 };
 673
 674 enum mlx4_net_trans_rule_id {
 675         MLX4_NET_TRANS_RULE_ID_ETH = 0,
 676         MLX4_NET_TRANS_RULE_ID_IB,
 677         MLX4_NET_TRANS_RULE_ID_IPV6,
 678         MLX4_NET_TRANS_RULE_ID_IPV4,
 679         MLX4_NET_TRANS_RULE_ID_TCP,
 680         MLX4_NET_TRANS_RULE_ID_UDP,
 681         MLX4_NET_TRANS_RULE_NUM, /* should be last */
 682 };
 683
 684 enum mlx4_net_trans_promisc_mode {
 685         MLX4_FS_PROMISC_NONE = 0,
 686         MLX4_FS_PROMISC_UPLINK,
 687         /* For future use. Not implemented yet */
 688         MLX4_FS_PROMISC_FUNCTION_PORT,
 689         MLX4_FS_PROMISC_ALL_MULTI,
 690 };
 691
 692 struct mlx4_spec_eth {
 693         u8      dst_mac[6];
 694         u8      dst_mac_msk[6];
 695         u8      src_mac[6];
 696         u8      src_mac_msk[6];
 697         u8      ether_type_enable;
 698         __be16  ether_type;
 699         __be16  vlan_id_msk;
 700         __be16  vlan_id;
 701 };
 702
 703 struct mlx4_spec_tcp_udp {
 704         __be16 dst_port;
 705         __be16 dst_port_msk;
 706         __be16 src_port;
 707         __be16 src_port_msk;
 708 };
 709
 710 struct mlx4_spec_ipv4 {
 711         __be32 dst_ip;
 712         __be32 dst_ip_msk;
 713         __be32 src_ip;
 714         __be32 src_ip_msk;
 715 };
 716
 717 struct mlx4_spec_ib {
 718         __be32  r_qpn;
 719         __be32  qpn_msk;
 720         u8      dst_gid[16];
 721         u8      dst_gid_msk[16];
 722 };
 723
 724 struct mlx4_spec_list {
 725         struct  list_head list;
 726         enum    mlx4_net_trans_rule_id id;
 727         union {
 728                 struct mlx4_spec_eth eth;
 729                 struct mlx4_spec_ib ib;
 730                 struct mlx4_spec_ipv4 ipv4;
 731                 struct mlx4_spec_tcp_udp tcp_udp;
 732         };
 733 };
 734
 735 enum mlx4_net_trans_hw_rule_queue {
 736         MLX4_NET_TRANS_Q_FIFO,
 737         MLX4_NET_TRANS_Q_LIFO,
 738 };
 739
 740 struct mlx4_net_trans_rule {
 741         struct  list_head list;
 742         enum    mlx4_net_trans_hw_rule_queue queue_mode;
 743         bool    exclusive;
 744         bool    allow_loopback;
 745         enum    mlx4_net_trans_promisc_mode promisc_mode;
 746         u8      port;
 747         u16     priority;
 748         u32     qpn;
 749 };
 750
 751 int mlx4_flow_steer_promisc_add(struct mlx4_dev *dev, u8 port, u32 qpn,
 752                                 enum mlx4_net_trans_promisc_mode mode);
 753 int mlx4_flow_steer_promisc_remove(struct mlx4_dev *dev, u8 port,
 754                                    enum mlx4_net_trans_promisc_mode mode);
 755 int mlx4_multicast_promisc_add(struct mlx4_dev *dev, u32 qpn, u8 port);
 756 int mlx4_multicast_promisc_remove(struct mlx4_dev *dev, u32 qpn, u8 port);
 757 int mlx4_unicast_promisc_add(struct mlx4_dev *dev, u32 qpn, u8 port);
 758 int mlx4_unicast_promisc_remove(struct mlx4_dev *dev, u32 qpn, u8 port);
 759 int mlx4_SET_MCAST_FLTR(struct mlx4_dev *dev, u8 port, u64 mac, u64 clear, u8 mode);
 760
 761 int mlx4_register_mac(struct mlx4_dev *dev, u8 port, u64 mac);
 762 void mlx4_unregister_mac(struct mlx4_dev *dev, u8 port, u64 mac);
 763 int mlx4_replace_mac(struct mlx4_dev *dev, u8 port, int qpn, u64 new_mac);
 764 int mlx4_get_eth_qp(struct mlx4_dev *dev, u8 port, u64 mac, int *qpn);
 765 void mlx4_put_eth_qp(struct mlx4_dev *dev, u8 port, u64 mac, int qpn);
 766 void mlx4_set_stats_bitmap(struct mlx4_dev *dev, u64 *stats_bitmap);
 767 int mlx4_SET_PORT_general(struct mlx4_dev *dev, u8 port, int mtu,
 768                           u8 pptx, u8 pfctx, u8 pprx, u8 pfcrx);
 769 int mlx4_SET_PORT_qpn_calc(struct mlx4_dev *dev, u8 port, u32 base_qpn,
 770                            u8 promisc);
 771 int mlx4_SET_PORT_PRIO2TC(struct mlx4_dev *dev, u8 port, u8 *prio2tc);
 772 int mlx4_SET_PORT_SCHEDULER(struct mlx4_dev *dev, u8 port, u8 *tc_tx_bw,
 773                 u8 *pg, u16 *ratelimit);
 774 int mlx4_find_cached_vlan(struct mlx4_dev *dev, u8 port, u16 vid, int *idx);
 775 int mlx4_register_vlan(struct mlx4_dev *dev, u8 port, u16 vlan, int *index);
 776 void mlx4_unregister_vlan(struct mlx4_dev *dev, u8 port, int index);
 777
 778 int mlx4_map_phys_fmr(struct mlx4_dev *dev, struct mlx4_fmr *fmr, u64 *page_list,
 779                       int npages, u64 iova, u32 *lkey, u32 *rkey);
 780 int mlx4_fmr_alloc(struct mlx4_dev *dev, u32 pd, u32 access, int max_pages,
 781                    int max_maps, u8 page_shift, struct mlx4_fmr *fmr);
 782 int mlx4_fmr_enable(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
 783 void mlx4_fmr_unmap(struct mlx4_dev *dev, struct mlx4_fmr *fmr,
 784                     u32 *lkey, u32 *rkey);
 785 int mlx4_fmr_free(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
 786 int mlx4_SYNC_TPT(struct mlx4_dev *dev);
 787 int mlx4_test_interrupts(struct mlx4_dev *dev);
 788 int mlx4_assign_eq(struct mlx4_dev *dev, char *name, struct cpu_rmap *rmap,
 789                    int *vector);
 790 void mlx4_release_eq(struct mlx4_dev *dev, int vec);
 791
 792 int mlx4_wol_read(struct mlx4_dev *dev, u64 *config, int port);
 793 int mlx4_wol_write(struct mlx4_dev *dev, u64 config, int port);
 794
 795 int mlx4_counter_alloc(struct mlx4_dev *dev, u32 *idx);
 796 void mlx4_counter_free(struct mlx4_dev *dev, u32 idx);
 797
 798 int mlx4_flow_attach(struct mlx4_dev *dev,
 799                      struct mlx4_net_trans_rule *rule, u64 *reg_id);
 800 int mlx4_flow_detach(struct mlx4_dev *dev, u64 reg_id);
 801
 802 #endif /* MLX4_DEVICE_H */