include/linux/mlx4/device.h

   1 /*
   2  * Copyright (c) 2006, 2007 Cisco Systems, Inc.  All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX4_DEVICE_H
  34 #define MLX4_DEVICE_H
  35
  36 #include <linux/if_ether.h>
  37 #include <linux/pci.h>
  38 #include <linux/completion.h>
  39 #include <linux/radix-tree.h>
  40 #include <linux/cpu_rmap.h>
  41 #include <linux/crash_dump.h>
  42
  43 #include <linux/atomic.h>
  44
  45 #include <linux/clocksource.h>
  46
  47 #define MAX_MSIX_P_PORT         17
  48 #define MAX_MSIX                64
  49 #define MSIX_LEGACY_SZ          4
  50 #define MIN_MSIX_P_PORT         5
  51
  52 #define MLX4_NUM_UP                     8
  53 #define MLX4_NUM_TC                     8
  54 #define MLX4_MAX_100M_UNITS_VAL         255     /*
  55                                                  * work around: can't set values
  56                                                  * greater then this value when
  57                                                  * using 100 Mbps units.
  58                                                  */
  59 #define MLX4_RATELIMIT_100M_UNITS       3       /* 100 Mbps */
  60 #define MLX4_RATELIMIT_1G_UNITS         4       /* 1 Gbps */
  61 #define MLX4_RATELIMIT_DEFAULT          0x00ff
  62
  63 #define MLX4_ROCE_MAX_GIDS      128
  64 #define MLX4_ROCE_PF_GIDS       16
  65
  66 enum {
  67         MLX4_FLAG_MSI_X         = 1 << 0,
  68         MLX4_FLAG_OLD_PORT_CMDS = 1 << 1,
  69         MLX4_FLAG_MASTER        = 1 << 2,
  70         MLX4_FLAG_SLAVE         = 1 << 3,
  71         MLX4_FLAG_SRIOV         = 1 << 4,
  72         MLX4_FLAG_OLD_REG_MAC   = 1 << 6,
  73 };
  74
  75 enum {
  76         MLX4_PORT_CAP_IS_SM     = 1 << 1,
  77         MLX4_PORT_CAP_DEV_MGMT_SUP = 1 << 19,
  78 };
  79
  80 enum {
  81         MLX4_MAX_PORTS          = 2,
  82         MLX4_MAX_PORT_PKEYS     = 128
  83 };
  84
  85 /* base qkey for use in sriov tunnel-qp/proxy-qp communication.
  86  * These qkeys must not be allowed for general use. This is a 64k range,
  87  * and to test for violation, we use the mask (protect against future chg).
  88  */
  89 #define MLX4_RESERVED_QKEY_BASE  (0xFFFF0000)
  90 #define MLX4_RESERVED_QKEY_MASK  (0xFFFF0000)
  91
  92 enum {
  93         MLX4_BOARD_ID_LEN = 64
  94 };
  95
  96 enum {
  97         MLX4_MAX_NUM_PF         = 16,
  98         MLX4_MAX_NUM_VF         = 64,
  99         MLX4_MAX_NUM_VF_P_PORT  = 64,
 100         MLX4_MFUNC_MAX          = 80,
 101         MLX4_MAX_EQ_NUM         = 1024,
 102         MLX4_MFUNC_EQ_NUM       = 4,
 103         MLX4_MFUNC_MAX_EQES     = 8,
 104         MLX4_MFUNC_EQE_MASK     = (MLX4_MFUNC_MAX_EQES - 1)
 105 };
 106
 107 /* Driver supports 3 diffrent device methods to manage traffic steering:
 108  *      -device managed - High level API for ib and eth flow steering. FW is
 109  *                        managing flow steering tables.
 110  *      - B0 steering mode - Common low level API for ib and (if supported) eth.
 111  *      - A0 steering mode - Limited low level API for eth. In case of IB,
 112  *                           B0 mode is in use.
 113  */
 114 enum {
 115         MLX4_STEERING_MODE_A0,
 116         MLX4_STEERING_MODE_B0,
 117         MLX4_STEERING_MODE_DEVICE_MANAGED
 118 };
 119
 120 static inline const char *mlx4_steering_mode_str(int steering_mode)
 121 {
 122         switch (steering_mode) {
 123         case MLX4_STEERING_MODE_A0:
 124                 return "A0 steering";
 125
 126         case MLX4_STEERING_MODE_B0:
 127                 return "B0 steering";
 128
 129         case MLX4_STEERING_MODE_DEVICE_MANAGED:
 130                 return "Device managed flow steering";
 131
 132         default:
 133                 return "Unrecognize steering mode";
 134         }
 135 }
 136
 137 enum {
 138         MLX4_TUNNEL_OFFLOAD_MODE_NONE,
 139         MLX4_TUNNEL_OFFLOAD_MODE_VXLAN
 140 };
 141
 142 enum {
 143         MLX4_DEV_CAP_FLAG_RC            = 1LL <<  0,
 144         MLX4_DEV_CAP_FLAG_UC            = 1LL <<  1,
 145         MLX4_DEV_CAP_FLAG_UD            = 1LL <<  2,
 146         MLX4_DEV_CAP_FLAG_XRC           = 1LL <<  3,
 147         MLX4_DEV_CAP_FLAG_SRQ           = 1LL <<  6,
 148         MLX4_DEV_CAP_FLAG_IPOIB_CSUM    = 1LL <<  7,
 149         MLX4_DEV_CAP_FLAG_BAD_PKEY_CNTR = 1LL <<  8,
 150         MLX4_DEV_CAP_FLAG_BAD_QKEY_CNTR = 1LL <<  9,
 151         MLX4_DEV_CAP_FLAG_DPDP          = 1LL << 12,
 152         MLX4_DEV_CAP_FLAG_BLH           = 1LL << 15,
 153         MLX4_DEV_CAP_FLAG_MEM_WINDOW    = 1LL << 16,
 154         MLX4_DEV_CAP_FLAG_APM           = 1LL << 17,
 155         MLX4_DEV_CAP_FLAG_ATOMIC        = 1LL << 18,
 156         MLX4_DEV_CAP_FLAG_RAW_MCAST     = 1LL << 19,
 157         MLX4_DEV_CAP_FLAG_UD_AV_PORT    = 1LL << 20,
 158         MLX4_DEV_CAP_FLAG_UD_MCAST      = 1LL << 21,
 159         MLX4_DEV_CAP_FLAG_IBOE          = 1LL << 30,
 160         MLX4_DEV_CAP_FLAG_UC_LOOPBACK   = 1LL << 32,
 161         MLX4_DEV_CAP_FLAG_FCS_KEEP      = 1LL << 34,
 162         MLX4_DEV_CAP_FLAG_WOL_PORT1     = 1LL << 37,
 163         MLX4_DEV_CAP_FLAG_WOL_PORT2     = 1LL << 38,
 164         MLX4_DEV_CAP_FLAG_UDP_RSS       = 1LL << 40,
 165         MLX4_DEV_CAP_FLAG_VEP_UC_STEER  = 1LL << 41,
 166         MLX4_DEV_CAP_FLAG_VEP_MC_STEER  = 1LL << 42,
 167         MLX4_DEV_CAP_FLAG_COUNTERS      = 1LL << 48,
 168         MLX4_DEV_CAP_FLAG_SET_ETH_SCHED = 1LL << 53,
 169         MLX4_DEV_CAP_FLAG_SENSE_SUPPORT = 1LL << 55,
 170         MLX4_DEV_CAP_FLAG_PORT_MNG_CHG_EV = 1LL << 59,
 171         MLX4_DEV_CAP_FLAG_64B_EQE       = 1LL << 61,
 172         MLX4_DEV_CAP_FLAG_64B_CQE       = 1LL << 62
 173 };
 174
 175 enum {
 176         MLX4_DEV_CAP_FLAG2_RSS                  = 1LL <<  0,
 177         MLX4_DEV_CAP_FLAG2_RSS_TOP              = 1LL <<  1,
 178         MLX4_DEV_CAP_FLAG2_RSS_XOR              = 1LL <<  2,
 179         MLX4_DEV_CAP_FLAG2_FS_EN                = 1LL <<  3,
 180         MLX4_DEV_CAP_FLAG2_REASSIGN_MAC_EN      = 1LL <<  4,
 181         MLX4_DEV_CAP_FLAG2_TS                   = 1LL <<  5,
 182         MLX4_DEV_CAP_FLAG2_VLAN_CONTROL         = 1LL <<  6,
 183         MLX4_DEV_CAP_FLAG2_FSM                  = 1LL <<  7,
 184         MLX4_DEV_CAP_FLAG2_UPDATE_QP            = 1LL <<  8,
 185         MLX4_DEV_CAP_FLAG2_DMFS_IPOIB           = 1LL <<  9,
 186         MLX4_DEV_CAP_FLAG2_VXLAN_OFFLOADS       = 1LL <<  10,
 187         MLX4_DEV_CAP_FLAG2_MAD_DEMUX            = 1LL <<  11,
 188         MLX4_DEV_CAP_FLAG2_CQE_STRIDE           = 1LL <<  12,
 189         MLX4_DEV_CAP_FLAG2_EQE_STRIDE           = 1LL <<  13
 190 };
 191
 192 enum {
 193         MLX4_DEV_CAP_64B_EQE_ENABLED    = 1LL << 0,
 194         MLX4_DEV_CAP_64B_CQE_ENABLED    = 1LL << 1,
 195         MLX4_DEV_CAP_CQE_STRIDE_ENABLED = 1LL << 2,
 196         MLX4_DEV_CAP_EQE_STRIDE_ENABLED = 1LL << 3
 197 };
 198
 199 enum {
 200         MLX4_USER_DEV_CAP_LARGE_CQE     = 1L << 0
 201 };
 202
 203 enum {
 204         MLX4_FUNC_CAP_64B_EQE_CQE       = 1L << 0,
 205         MLX4_FUNC_CAP_EQE_CQE_STRIDE    = 1L << 1
 206 };
 207
 208
 209 #define MLX4_ATTR_EXTENDED_PORT_INFO    cpu_to_be16(0xff90)
 210
 211 enum {
 212         MLX4_BMME_FLAG_WIN_TYPE_2B      = 1 <<  1,
 213         MLX4_BMME_FLAG_LOCAL_INV        = 1 <<  6,
 214         MLX4_BMME_FLAG_REMOTE_INV       = 1 <<  7,
 215         MLX4_BMME_FLAG_TYPE_2_WIN       = 1 <<  9,
 216         MLX4_BMME_FLAG_RESERVED_LKEY    = 1 << 10,
 217         MLX4_BMME_FLAG_FAST_REG_WR      = 1 << 11,
 218 };
 219
 220 enum mlx4_event {
 221         MLX4_EVENT_TYPE_COMP               = 0x00,
 222         MLX4_EVENT_TYPE_PATH_MIG           = 0x01,
 223         MLX4_EVENT_TYPE_COMM_EST           = 0x02,
 224         MLX4_EVENT_TYPE_SQ_DRAINED         = 0x03,
 225         MLX4_EVENT_TYPE_SRQ_QP_LAST_WQE    = 0x13,
 226         MLX4_EVENT_TYPE_SRQ_LIMIT          = 0x14,
 227         MLX4_EVENT_TYPE_CQ_ERROR           = 0x04,
 228         MLX4_EVENT_TYPE_WQ_CATAS_ERROR     = 0x05,
 229         MLX4_EVENT_TYPE_EEC_CATAS_ERROR    = 0x06,
 230         MLX4_EVENT_TYPE_PATH_MIG_FAILED    = 0x07,
 231         MLX4_EVENT_TYPE_WQ_INVAL_REQ_ERROR = 0x10,
 232         MLX4_EVENT_TYPE_WQ_ACCESS_ERROR    = 0x11,
 233         MLX4_EVENT_TYPE_SRQ_CATAS_ERROR    = 0x12,
 234         MLX4_EVENT_TYPE_LOCAL_CATAS_ERROR  = 0x08,
 235         MLX4_EVENT_TYPE_PORT_CHANGE        = 0x09,
 236         MLX4_EVENT_TYPE_EQ_OVERFLOW        = 0x0f,
 237         MLX4_EVENT_TYPE_ECC_DETECT         = 0x0e,
 238         MLX4_EVENT_TYPE_CMD                = 0x0a,
 239         MLX4_EVENT_TYPE_VEP_UPDATE         = 0x19,
 240         MLX4_EVENT_TYPE_COMM_CHANNEL       = 0x18,
 241         MLX4_EVENT_TYPE_OP_REQUIRED        = 0x1a,
 242         MLX4_EVENT_TYPE_FATAL_WARNING      = 0x1b,
 243         MLX4_EVENT_TYPE_FLR_EVENT          = 0x1c,
 244         MLX4_EVENT_TYPE_PORT_MNG_CHG_EVENT = 0x1d,
 245         MLX4_EVENT_TYPE_NONE               = 0xff,
 246 };
 247
 248 enum {
 249         MLX4_PORT_CHANGE_SUBTYPE_DOWN   = 1,
 250         MLX4_PORT_CHANGE_SUBTYPE_ACTIVE = 4
 251 };
 252
 253 enum {
 254         MLX4_FATAL_WARNING_SUBTYPE_WARMING = 0,
 255 };
 256
 257 enum slave_port_state {
 258         SLAVE_PORT_DOWN = 0,
 259         SLAVE_PENDING_UP,
 260         SLAVE_PORT_UP,
 261 };
 262
 263 enum slave_port_gen_event {
 264         SLAVE_PORT_GEN_EVENT_DOWN = 0,
 265         SLAVE_PORT_GEN_EVENT_UP,
 266         SLAVE_PORT_GEN_EVENT_NONE,
 267 };
 268
 269 enum slave_port_state_event {
 270         MLX4_PORT_STATE_DEV_EVENT_PORT_DOWN,
 271         MLX4_PORT_STATE_DEV_EVENT_PORT_UP,
 272         MLX4_PORT_STATE_IB_PORT_STATE_EVENT_GID_VALID,
 273         MLX4_PORT_STATE_IB_EVENT_GID_INVALID,
 274 };
 275
 276 enum {
 277         MLX4_PERM_LOCAL_READ    = 1 << 10,
 278         MLX4_PERM_LOCAL_WRITE   = 1 << 11,
 279         MLX4_PERM_REMOTE_READ   = 1 << 12,
 280         MLX4_PERM_REMOTE_WRITE  = 1 << 13,
 281         MLX4_PERM_ATOMIC        = 1 << 14,
 282         MLX4_PERM_BIND_MW       = 1 << 15,
 283         MLX4_PERM_MASK          = 0xFC00
 284 };
 285
 286 enum {
 287         MLX4_OPCODE_NOP                 = 0x00,
 288         MLX4_OPCODE_SEND_INVAL          = 0x01,
 289         MLX4_OPCODE_RDMA_WRITE          = 0x08,
 290         MLX4_OPCODE_RDMA_WRITE_IMM      = 0x09,
 291         MLX4_OPCODE_SEND                = 0x0a,
 292         MLX4_OPCODE_SEND_IMM            = 0x0b,
 293         MLX4_OPCODE_LSO                 = 0x0e,
 294         MLX4_OPCODE_RDMA_READ           = 0x10,
 295         MLX4_OPCODE_ATOMIC_CS           = 0x11,
 296         MLX4_OPCODE_ATOMIC_FA           = 0x12,
 297         MLX4_OPCODE_MASKED_ATOMIC_CS    = 0x14,
 298         MLX4_OPCODE_MASKED_ATOMIC_FA    = 0x15,
 299         MLX4_OPCODE_BIND_MW             = 0x18,
 300         MLX4_OPCODE_FMR                 = 0x19,
 301         MLX4_OPCODE_LOCAL_INVAL         = 0x1b,
 302         MLX4_OPCODE_CONFIG_CMD          = 0x1f,
 303
 304         MLX4_RECV_OPCODE_RDMA_WRITE_IMM = 0x00,
 305         MLX4_RECV_OPCODE_SEND           = 0x01,
 306         MLX4_RECV_OPCODE_SEND_IMM       = 0x02,
 307         MLX4_RECV_OPCODE_SEND_INVAL     = 0x03,
 308
 309         MLX4_CQE_OPCODE_ERROR           = 0x1e,
 310         MLX4_CQE_OPCODE_RESIZE          = 0x16,
 311 };
 312
 313 enum {
 314         MLX4_STAT_RATE_OFFSET   = 5
 315 };
 316
 317 enum mlx4_protocol {
 318         MLX4_PROT_IB_IPV6 = 0,
 319         MLX4_PROT_ETH,
 320         MLX4_PROT_IB_IPV4,
 321         MLX4_PROT_FCOE
 322 };
 323
 324 enum {
 325         MLX4_MTT_FLAG_PRESENT           = 1
 326 };
 327
 328 enum mlx4_qp_region {
 329         MLX4_QP_REGION_FW = 0,
 330         MLX4_QP_REGION_ETH_ADDR,
 331         MLX4_QP_REGION_FC_ADDR,
 332         MLX4_QP_REGION_FC_EXCH,
 333         MLX4_NUM_QP_REGION
 334 };
 335
 336 enum mlx4_port_type {
 337         MLX4_PORT_TYPE_NONE     = 0,
 338         MLX4_PORT_TYPE_IB       = 1,
 339         MLX4_PORT_TYPE_ETH      = 2,
 340         MLX4_PORT_TYPE_AUTO     = 3
 341 };
 342
 343 enum mlx4_special_vlan_idx {
 344         MLX4_NO_VLAN_IDX        = 0,
 345         MLX4_VLAN_MISS_IDX,
 346         MLX4_VLAN_REGULAR
 347 };
 348
 349 enum mlx4_steer_type {
 350         MLX4_MC_STEER = 0,
 351         MLX4_UC_STEER,
 352         MLX4_NUM_STEERS
 353 };
 354
 355 enum {
 356         MLX4_NUM_FEXCH          = 64 * 1024,
 357 };
 358
 359 enum {
 360         MLX4_MAX_FAST_REG_PAGES = 511,
 361 };
 362
 363 enum {
 364         MLX4_DEV_PMC_SUBTYPE_GUID_INFO   = 0x14,
 365         MLX4_DEV_PMC_SUBTYPE_PORT_INFO   = 0x15,
 366         MLX4_DEV_PMC_SUBTYPE_PKEY_TABLE  = 0x16,
 367 };
 368
 369 /* Port mgmt change event handling */
 370 enum {
 371         MLX4_EQ_PORT_INFO_MSTR_SM_LID_CHANGE_MASK       = 1 << 0,
 372         MLX4_EQ_PORT_INFO_GID_PFX_CHANGE_MASK           = 1 << 1,
 373         MLX4_EQ_PORT_INFO_LID_CHANGE_MASK               = 1 << 2,
 374         MLX4_EQ_PORT_INFO_CLIENT_REREG_MASK             = 1 << 3,
 375         MLX4_EQ_PORT_INFO_MSTR_SM_SL_CHANGE_MASK        = 1 << 4,
 376 };
 377
 378 #define MSTR_SM_CHANGE_MASK (MLX4_EQ_PORT_INFO_MSTR_SM_SL_CHANGE_MASK | \
 379                              MLX4_EQ_PORT_INFO_MSTR_SM_LID_CHANGE_MASK)
 380
 381 static inline u64 mlx4_fw_ver(u64 major, u64 minor, u64 subminor)
 382 {
 383         return (major << 32) | (minor << 16) | subminor;
 384 }
 385
 386 struct mlx4_phys_caps {
 387         u32                     gid_phys_table_len[MLX4_MAX_PORTS + 1];
 388         u32                     pkey_phys_table_len[MLX4_MAX_PORTS + 1];
 389         u32                     num_phys_eqs;
 390         u32                     base_sqpn;
 391         u32                     base_proxy_sqpn;
 392         u32                     base_tunnel_sqpn;
 393 };
 394
 395 struct mlx4_caps {
 396         u64                     fw_ver;
 397         u32                     function;
 398         int                     num_ports;
 399         int                     vl_cap[MLX4_MAX_PORTS + 1];
 400         int                     ib_mtu_cap[MLX4_MAX_PORTS + 1];
 401         __be32                  ib_port_def_cap[MLX4_MAX_PORTS + 1];
 402         u64                     def_mac[MLX4_MAX_PORTS + 1];
 403         int                     eth_mtu_cap[MLX4_MAX_PORTS + 1];
 404         int                     gid_table_len[MLX4_MAX_PORTS + 1];
 405         int                     pkey_table_len[MLX4_MAX_PORTS + 1];
 406         int                     trans_type[MLX4_MAX_PORTS + 1];
 407         int                     vendor_oui[MLX4_MAX_PORTS + 1];
 408         int                     wavelength[MLX4_MAX_PORTS + 1];
 409         u64                     trans_code[MLX4_MAX_PORTS + 1];
 410         int                     local_ca_ack_delay;
 411         int                     num_uars;
 412         u32                     uar_page_size;
 413         int                     bf_reg_size;
 414         int                     bf_regs_per_page;
 415         int                     max_sq_sg;
 416         int                     max_rq_sg;
 417         int                     num_qps;
 418         int                     max_wqes;
 419         int                     max_sq_desc_sz;
 420         int                     max_rq_desc_sz;
 421         int                     max_qp_init_rdma;
 422         int                     max_qp_dest_rdma;
 423         u32                     *qp0_qkey;
 424         u32                     *qp0_proxy;
 425         u32                     *qp1_proxy;
 426         u32                     *qp0_tunnel;
 427         u32                     *qp1_tunnel;
 428         int                     num_srqs;
 429         int                     max_srq_wqes;
 430         int                     max_srq_sge;
 431         int                     reserved_srqs;
 432         int                     num_cqs;
 433         int                     max_cqes;
 434         int                     reserved_cqs;
 435         int                     num_eqs;
 436         int                     reserved_eqs;
 437         int                     num_comp_vectors;
 438         int                     comp_pool;
 439         int                     num_mpts;
 440         int                     max_fmr_maps;
 441         int                     num_mtts;
 442         int                     fmr_reserved_mtts;
 443         int                     reserved_mtts;
 444         int                     reserved_mrws;
 445         int                     reserved_uars;
 446         int                     num_mgms;
 447         int                     num_amgms;
 448         int                     reserved_mcgs;
 449         int                     num_qp_per_mgm;
 450         int                     steering_mode;
 451         int                     fs_log_max_ucast_qp_range_size;
 452         int                     num_pds;
 453         int                     reserved_pds;
 454         int                     max_xrcds;
 455         int                     reserved_xrcds;
 456         int                     mtt_entry_sz;
 457         u32                     max_msg_sz;
 458         u32                     page_size_cap;
 459         u64                     flags;
 460         u64                     flags2;
 461         u32                     bmme_flags;
 462         u32                     reserved_lkey;
 463         u16                     stat_rate_support;
 464         u8                      port_width_cap[MLX4_MAX_PORTS + 1];
 465         int                     max_gso_sz;
 466         int                     max_rss_tbl_sz;
 467         int                     reserved_qps_cnt[MLX4_NUM_QP_REGION];
 468         int                     reserved_qps;
 469         int                     reserved_qps_base[MLX4_NUM_QP_REGION];
 470         int                     log_num_macs;
 471         int                     log_num_vlans;
 472         enum mlx4_port_type     port_type[MLX4_MAX_PORTS + 1];
 473         u8                      supported_type[MLX4_MAX_PORTS + 1];
 474         u8                      suggested_type[MLX4_MAX_PORTS + 1];
 475         u8                      default_sense[MLX4_MAX_PORTS + 1];
 476         u32                     port_mask[MLX4_MAX_PORTS + 1];
 477         enum mlx4_port_type     possible_type[MLX4_MAX_PORTS + 1];
 478         u32                     max_counters;
 479         u8                      port_ib_mtu[MLX4_MAX_PORTS + 1];
 480         u16                     sqp_demux;
 481         u32                     eqe_size;
 482         u32                     cqe_size;
 483         u8                      eqe_factor;
 484         u32                     userspace_caps; /* userspace must be aware of these */
 485         u32                     function_caps;  /* VFs must be aware of these */
 486         u16                     hca_core_clock;
 487         u64                     phys_port_id[MLX4_MAX_PORTS + 1];
 488         int                     tunnel_offload_mode;
 489 };
 490
 491 struct mlx4_buf_list {
 492         void                   *buf;
 493         dma_addr_t              map;
 494 };
 495
 496 struct mlx4_buf {
 497         struct mlx4_buf_list    direct;
 498         struct mlx4_buf_list   *page_list;
 499         int                     nbufs;
 500         int                     npages;
 501         int                     page_shift;
 502 };
 503
 504 struct mlx4_mtt {
 505         u32                     offset;
 506         int                     order;
 507         int                     page_shift;
 508 };
 509
 510 enum {
 511         MLX4_DB_PER_PAGE = PAGE_SIZE / 4
 512 };
 513
 514 struct mlx4_db_pgdir {
 515         struct list_head        list;
 516         DECLARE_BITMAP(order0, MLX4_DB_PER_PAGE);
 517         DECLARE_BITMAP(order1, MLX4_DB_PER_PAGE / 2);
 518         unsigned long          *bits[2];
 519         __be32                 *db_page;
 520         dma_addr_t              db_dma;
 521 };
 522
 523 struct mlx4_ib_user_db_page;
 524
 525 struct mlx4_db {
 526         __be32                  *db;
 527         union {
 528                 struct mlx4_db_pgdir            *pgdir;
 529                 struct mlx4_ib_user_db_page     *user_page;
 530         }                       u;
 531         dma_addr_t              dma;
 532         int                     index;
 533         int                     order;
 534 };
 535
 536 struct mlx4_hwq_resources {
 537         struct mlx4_db          db;
 538         struct mlx4_mtt         mtt;
 539         struct mlx4_buf         buf;
 540 };
 541
 542 struct mlx4_mr {
 543         struct mlx4_mtt         mtt;
 544         u64                     iova;
 545         u64                     size;
 546         u32                     key;
 547         u32                     pd;
 548         u32                     access;
 549         int                     enabled;
 550 };
 551
 552 enum mlx4_mw_type {
 553         MLX4_MW_TYPE_1 = 1,
 554         MLX4_MW_TYPE_2 = 2,
 555 };
 556
 557 struct mlx4_mw {
 558         u32                     key;
 559         u32                     pd;
 560         enum mlx4_mw_type       type;
 561         int                     enabled;
 562 };
 563
 564 struct mlx4_fmr {
 565         struct mlx4_mr          mr;
 566         struct mlx4_mpt_entry  *mpt;
 567         __be64                 *mtts;
 568         dma_addr_t              dma_handle;
 569         int                     max_pages;
 570         int                     max_maps;
 571         int                     maps;
 572         u8                      page_shift;
 573 };
 574
 575 struct mlx4_uar {
 576         unsigned long           pfn;
 577         int                     index;
 578         struct list_head        bf_list;
 579         unsigned                free_bf_bmap;
 580         void __iomem           *map;
 581         void __iomem           *bf_map;
 582 };
 583
 584 struct mlx4_bf {
 585         unsigned long           offset;
 586         int                     buf_size;
 587         struct mlx4_uar        *uar;
 588         void __iomem           *reg;
 589 };
 590
 591 struct mlx4_cq {
 592         void (*comp)            (struct mlx4_cq *);
 593         void (*event)           (struct mlx4_cq *, enum mlx4_event);
 594
 595         struct mlx4_uar        *uar;
 596
 597         u32                     cons_index;
 598
 599         u16                     irq;
 600         __be32                 *set_ci_db;
 601         __be32                 *arm_db;
 602         int                     arm_sn;
 603
 604         int                     cqn;
 605         unsigned                vector;
 606
 607         atomic_t                refcount;
 608         struct completion       free;
 609 };
 610
 611 struct mlx4_qp {
 612         void (*event)           (struct mlx4_qp *, enum mlx4_event);
 613
 614         int                     qpn;
 615
 616         atomic_t                refcount;
 617         struct completion       free;
 618 };
 619
 620 struct mlx4_srq {
 621         void (*event)           (struct mlx4_srq *, enum mlx4_event);
 622
 623         int                     srqn;
 624         int                     max;
 625         int                     max_gs;
 626         int                     wqe_shift;
 627
 628         atomic_t                refcount;
 629         struct completion       free;
 630 };
 631
 632 struct mlx4_av {
 633         __be32                  port_pd;
 634         u8                      reserved1;
 635         u8                      g_slid;
 636         __be16                  dlid;
 637         u8                      reserved2;
 638         u8                      gid_index;
 639         u8                      stat_rate;
 640         u8                      hop_limit;
 641         __be32                  sl_tclass_flowlabel;
 642         u8                      dgid[16];
 643 };
 644
 645 struct mlx4_eth_av {
 646         __be32          port_pd;
 647         u8              reserved1;
 648         u8              smac_idx;
 649         u16             reserved2;
 650         u8              reserved3;
 651         u8              gid_index;
 652         u8              stat_rate;
 653         u8              hop_limit;
 654         __be32          sl_tclass_flowlabel;
 655         u8              dgid[16];
 656         u8              s_mac[6];
 657         u8              reserved4[2];
 658         __be16          vlan;
 659         u8              mac[ETH_ALEN];
 660 };
 661
 662 union mlx4_ext_av {
 663         struct mlx4_av          ib;
 664         struct mlx4_eth_av      eth;
 665 };
 666
 667 struct mlx4_counter {
 668         u8      reserved1[3];
 669         u8      counter_mode;
 670         __be32  num_ifc;
 671         u32     reserved2[2];
 672         __be64  rx_frames;
 673         __be64  rx_bytes;
 674         __be64  tx_frames;
 675         __be64  tx_bytes;
 676 };
 677
 678 struct mlx4_quotas {
 679         int qp;
 680         int cq;
 681         int srq;
 682         int mpt;
 683         int mtt;
 684         int counter;
 685         int xrcd;
 686 };
 687
 688 struct mlx4_vf_dev {
 689         u8                      min_port;
 690         u8                      n_ports;
 691 };
 692
 693 struct mlx4_dev {
 694         struct pci_dev         *pdev;
 695         unsigned long           flags;
 696         unsigned long           num_slaves;
 697         struct mlx4_caps        caps;
 698         struct mlx4_phys_caps   phys_caps;
 699         struct mlx4_quotas      quotas;
 700         struct radix_tree_root  qp_table_tree;
 701         u8                      rev_id;
 702         char                    board_id[MLX4_BOARD_ID_LEN];
 703         int                     num_vfs;
 704         int                     numa_node;
 705         int                     oper_log_mgm_entry_size;
 706         u64                     regid_promisc_array[MLX4_MAX_PORTS + 1];
 707         u64                     regid_allmulti_array[MLX4_MAX_PORTS + 1];
 708         struct mlx4_vf_dev     *dev_vfs;
 709 };
 710
 711 struct mlx4_eqe {
 712         u8                      reserved1;
 713         u8                      type;
 714         u8                      reserved2;
 715         u8                      subtype;
 716         union {
 717                 u32             raw[6];
 718                 struct {
 719                         __be32  cqn;
 720                 } __packed comp;
 721                 struct {
 722                         u16     reserved1;
 723                         __be16  token;
 724                         u32     reserved2;
 725                         u8      reserved3[3];
 726                         u8      status;
 727                         __be64  out_param;
 728                 } __packed cmd;
 729                 struct {
 730                         __be32  qpn;
 731                 } __packed qp;
 732                 struct {
 733                         __be32  srqn;
 734                 } __packed srq;
 735                 struct {
 736                         __be32  cqn;
 737                         u32     reserved1;
 738                         u8      reserved2[3];
 739                         u8      syndrome;
 740                 } __packed cq_err;
 741                 struct {
 742                         u32     reserved1[2];
 743                         __be32  port;
 744                 } __packed port_change;
 745                 struct {
 746                         #define COMM_CHANNEL_BIT_ARRAY_SIZE     4
 747                         u32 reserved;
 748                         u32 bit_vec[COMM_CHANNEL_BIT_ARRAY_SIZE];
 749                 } __packed comm_channel_arm;
 750                 struct {
 751                         u8      port;
 752                         u8      reserved[3];
 753                         __be64  mac;
 754                 } __packed mac_update;
 755                 struct {
 756                         __be32  slave_id;
 757                 } __packed flr_event;
 758                 struct {
 759                         __be16  current_temperature;
 760                         __be16  warning_threshold;
 761                 } __packed warming;
 762                 struct {
 763                         u8 reserved[3];
 764                         u8 port;
 765                         union {
 766                                 struct {
 767                                         __be16 mstr_sm_lid;
 768                                         __be16 port_lid;
 769                                         __be32 changed_attr;
 770                                         u8 reserved[3];
 771                                         u8 mstr_sm_sl;
 772                                         __be64 gid_prefix;
 773                                 } __packed port_info;
 774                                 struct {
 775                                         __be32 block_ptr;
 776                                         __be32 tbl_entries_mask;
 777                                 } __packed tbl_change_info;
 778                         } params;
 779                 } __packed port_mgmt_change;
 780         }                       event;
 781         u8                      slave_id;
 782         u8                      reserved3[2];
 783         u8                      owner;
 784 } __packed;
 785
 786 struct mlx4_init_port_param {
 787         int                     set_guid0;
 788         int                     set_node_guid;
 789         int                     set_si_guid;
 790         u16                     mtu;
 791         int                     port_width_cap;
 792         u16                     vl_cap;
 793         u16                     max_gid;
 794         u16                     max_pkey;
 795         u64                     guid0;
 796         u64                     node_guid;
 797         u64                     si_guid;
 798 };
 799
 800 #define mlx4_foreach_port(port, dev, type)                              \
 801         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)     \
 802                 if ((type) == (dev)->caps.port_mask[(port)])
 803
 804 #define mlx4_foreach_non_ib_transport_port(port, dev)                     \
 805         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)       \
 806                 if (((dev)->caps.port_mask[port] != MLX4_PORT_TYPE_IB))
 807
 808 #define mlx4_foreach_ib_transport_port(port, dev)                         \
 809         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)       \
 810                 if (((dev)->caps.port_mask[port] == MLX4_PORT_TYPE_IB) || \
 811                         ((dev)->caps.flags & MLX4_DEV_CAP_FLAG_IBOE))
 812
 813 #define MLX4_INVALID_SLAVE_ID   0xFF
 814
 815 void handle_port_mgmt_change_event(struct work_struct *work);
 816
 817 static inline int mlx4_master_func_num(struct mlx4_dev *dev)
 818 {
 819         return dev->caps.function;
 820 }
 821
 822 static inline int mlx4_is_master(struct mlx4_dev *dev)
 823 {
 824         return dev->flags & MLX4_FLAG_MASTER;
 825 }
 826
 827 static inline int mlx4_num_reserved_sqps(struct mlx4_dev *dev)
 828 {
 829         return dev->phys_caps.base_sqpn + 8 +
 830                 16 * MLX4_MFUNC_MAX * !!mlx4_is_master(dev);
 831 }
 832
 833 static inline int mlx4_is_qp_reserved(struct mlx4_dev *dev, u32 qpn)
 834 {
 835         return (qpn < dev->phys_caps.base_sqpn + 8 +
 836                 16 * MLX4_MFUNC_MAX * !!mlx4_is_master(dev));
 837 }
 838
 839 static inline int mlx4_is_guest_proxy(struct mlx4_dev *dev, int slave, u32 qpn)
 840 {
 841         int guest_proxy_base = dev->phys_caps.base_proxy_sqpn + slave * 8;
 842
 843         if (qpn >= guest_proxy_base && qpn < guest_proxy_base + 8)
 844                 return 1;
 845
 846         return 0;
 847 }
 848
 849 static inline int mlx4_is_mfunc(struct mlx4_dev *dev)
 850 {
 851         return dev->flags & (MLX4_FLAG_SLAVE | MLX4_FLAG_MASTER);
 852 }
 853
 854 static inline int mlx4_is_slave(struct mlx4_dev *dev)
 855 {
 856         return dev->flags & MLX4_FLAG_SLAVE;
 857 }
 858
 859 int mlx4_buf_alloc(struct mlx4_dev *dev, int size, int max_direct,
 860                    struct mlx4_buf *buf, gfp_t gfp);
 861 void mlx4_buf_free(struct mlx4_dev *dev, int size, struct mlx4_buf *buf);
 862 static inline void *mlx4_buf_offset(struct mlx4_buf *buf, int offset)
 863 {
 864         if (BITS_PER_LONG == 64 || buf->nbufs == 1)
 865                 return buf->direct.buf + offset;
 866         else
 867                 return buf->page_list[offset >> PAGE_SHIFT].buf +
 868                         (offset & (PAGE_SIZE - 1));
 869 }
 870
 871 int mlx4_pd_alloc(struct mlx4_dev *dev, u32 *pdn);
 872 void mlx4_pd_free(struct mlx4_dev *dev, u32 pdn);
 873 int mlx4_xrcd_alloc(struct mlx4_dev *dev, u32 *xrcdn);
 874 void mlx4_xrcd_free(struct mlx4_dev *dev, u32 xrcdn);
 875
 876 int mlx4_uar_alloc(struct mlx4_dev *dev, struct mlx4_uar *uar);
 877 void mlx4_uar_free(struct mlx4_dev *dev, struct mlx4_uar *uar);
 878 int mlx4_bf_alloc(struct mlx4_dev *dev, struct mlx4_bf *bf, int node);
 879 void mlx4_bf_free(struct mlx4_dev *dev, struct mlx4_bf *bf);
 880
 881 int mlx4_mtt_init(struct mlx4_dev *dev, int npages, int page_shift,
 882                   struct mlx4_mtt *mtt);
 883 void mlx4_mtt_cleanup(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
 884 u64 mlx4_mtt_addr(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
 885
 886 int mlx4_mr_alloc(struct mlx4_dev *dev, u32 pd, u64 iova, u64 size, u32 access,
 887                   int npages, int page_shift, struct mlx4_mr *mr);
 888 int mlx4_mr_free(struct mlx4_dev *dev, struct mlx4_mr *mr);
 889 int mlx4_mr_enable(struct mlx4_dev *dev, struct mlx4_mr *mr);
 890 int mlx4_mw_alloc(struct mlx4_dev *dev, u32 pd, enum mlx4_mw_type type,
 891                   struct mlx4_mw *mw);
 892 void mlx4_mw_free(struct mlx4_dev *dev, struct mlx4_mw *mw);
 893 int mlx4_mw_enable(struct mlx4_dev *dev, struct mlx4_mw *mw);
 894 int mlx4_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
 895                    int start_index, int npages, u64 *page_list);
 896 int mlx4_buf_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
 897                        struct mlx4_buf *buf, gfp_t gfp);
 898
 899 int mlx4_db_alloc(struct mlx4_dev *dev, struct mlx4_db *db, int order,
 900                   gfp_t gfp);
 901 void mlx4_db_free(struct mlx4_dev *dev, struct mlx4_db *db);
 902
 903 int mlx4_alloc_hwq_res(struct mlx4_dev *dev, struct mlx4_hwq_resources *wqres,
 904                        int size, int max_direct);
 905 void mlx4_free_hwq_res(struct mlx4_dev *mdev, struct mlx4_hwq_resources *wqres,
 906                        int size);
 907
 908 int mlx4_cq_alloc(struct mlx4_dev *dev, int nent, struct mlx4_mtt *mtt,
 909                   struct mlx4_uar *uar, u64 db_rec, struct mlx4_cq *cq,
 910                   unsigned vector, int collapsed, int timestamp_en);
 911 void mlx4_cq_free(struct mlx4_dev *dev, struct mlx4_cq *cq);
 912
 913 int mlx4_qp_reserve_range(struct mlx4_dev *dev, int cnt, int align, int *base);
 914 void mlx4_qp_release_range(struct mlx4_dev *dev, int base_qpn, int cnt);
 915
 916 int mlx4_qp_alloc(struct mlx4_dev *dev, int qpn, struct mlx4_qp *qp,
 917                   gfp_t gfp);
 918 void mlx4_qp_free(struct mlx4_dev *dev, struct mlx4_qp *qp);
 919
 920 int mlx4_srq_alloc(struct mlx4_dev *dev, u32 pdn, u32 cqn, u16 xrcdn,
 921                    struct mlx4_mtt *mtt, u64 db_rec, struct mlx4_srq *srq);
 922 void mlx4_srq_free(struct mlx4_dev *dev, struct mlx4_srq *srq);
 923 int mlx4_srq_arm(struct mlx4_dev *dev, struct mlx4_srq *srq, int limit_watermark);
 924 int mlx4_srq_query(struct mlx4_dev *dev, struct mlx4_srq *srq, int *limit_watermark);
 925
 926 int mlx4_INIT_PORT(struct mlx4_dev *dev, int port);
 927 int mlx4_CLOSE_PORT(struct mlx4_dev *dev, int port);
 928
 929 int mlx4_unicast_attach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 930                         int block_mcast_loopback, enum mlx4_protocol prot);
 931 int mlx4_unicast_detach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 932                         enum mlx4_protocol prot);
 933 int mlx4_multicast_attach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 934                           u8 port, int block_mcast_loopback,
 935                           enum mlx4_protocol protocol, u64 *reg_id);
 936 int mlx4_multicast_detach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 937                           enum mlx4_protocol protocol, u64 reg_id);
 938
 939 enum {
 940         MLX4_DOMAIN_UVERBS      = 0x1000,
 941         MLX4_DOMAIN_ETHTOOL     = 0x2000,
 942         MLX4_DOMAIN_RFS         = 0x3000,
 943         MLX4_DOMAIN_NIC    = 0x5000,
 944 };
 945
 946 enum mlx4_net_trans_rule_id {
 947         MLX4_NET_TRANS_RULE_ID_ETH = 0,
 948         MLX4_NET_TRANS_RULE_ID_IB,
 949         MLX4_NET_TRANS_RULE_ID_IPV6,
 950         MLX4_NET_TRANS_RULE_ID_IPV4,
 951         MLX4_NET_TRANS_RULE_ID_TCP,
 952         MLX4_NET_TRANS_RULE_ID_UDP,
 953         MLX4_NET_TRANS_RULE_ID_VXLAN,
 954         MLX4_NET_TRANS_RULE_NUM, /* should be last */
 955 };
 956
 957 extern const u16 __sw_id_hw[];
 958
 959 static inline int map_hw_to_sw_id(u16 header_id)
 960 {
 961
 962         int i;
 963         for (i = 0; i < MLX4_NET_TRANS_RULE_NUM; i++) {
 964                 if (header_id == __sw_id_hw[i])
 965                         return i;
 966         }
 967         return -EINVAL;
 968 }
 969
 970 enum mlx4_net_trans_promisc_mode {
 971         MLX4_FS_REGULAR = 1,
 972         MLX4_FS_ALL_DEFAULT,
 973         MLX4_FS_MC_DEFAULT,
 974         MLX4_FS_UC_SNIFFER,
 975         MLX4_FS_MC_SNIFFER,
 976         MLX4_FS_MODE_NUM, /* should be last */
 977 };
 978
 979 struct mlx4_spec_eth {
 980         u8      dst_mac[ETH_ALEN];
 981         u8      dst_mac_msk[ETH_ALEN];
 982         u8      src_mac[ETH_ALEN];
 983         u8      src_mac_msk[ETH_ALEN];
 984         u8      ether_type_enable;
 985         __be16  ether_type;
 986         __be16  vlan_id_msk;
 987         __be16  vlan_id;
 988 };
 989
 990 struct mlx4_spec_tcp_udp {
 991         __be16 dst_port;
 992         __be16 dst_port_msk;
 993         __be16 src_port;
 994         __be16 src_port_msk;
 995 };
 996
 997 struct mlx4_spec_ipv4 {
 998         __be32 dst_ip;
 999         __be32 dst_ip_msk;
1000         __be32 src_ip;
1001         __be32 src_ip_msk;
1002 };
1003
1004 struct mlx4_spec_ib {
1005         __be32  l3_qpn;
1006         __be32  qpn_msk;
1007         u8      dst_gid[16];
1008         u8      dst_gid_msk[16];
1009 };
1010
1011 struct mlx4_spec_vxlan {
1012         __be32 vni;
1013         __be32 vni_mask;
1014
1015 };
1016
1017 struct mlx4_spec_list {
1018         struct  list_head list;
1019         enum    mlx4_net_trans_rule_id id;
1020         union {
1021                 struct mlx4_spec_eth eth;
1022                 struct mlx4_spec_ib ib;
1023                 struct mlx4_spec_ipv4 ipv4;
1024                 struct mlx4_spec_tcp_udp tcp_udp;
1025                 struct mlx4_spec_vxlan vxlan;
1026         };
1027 };
1028
1029 enum mlx4_net_trans_hw_rule_queue {
1030         MLX4_NET_TRANS_Q_FIFO,
1031         MLX4_NET_TRANS_Q_LIFO,
1032 };
1033
1034 struct mlx4_net_trans_rule {
1035         struct  list_head list;
1036         enum    mlx4_net_trans_hw_rule_queue queue_mode;
1037         bool    exclusive;
1038         bool    allow_loopback;
1039         enum    mlx4_net_trans_promisc_mode promisc_mode;
1040         u8      port;
1041         u16     priority;
1042         u32     qpn;
1043 };
1044
1045 struct mlx4_net_trans_rule_hw_ctrl {
1046         __be16 prio;
1047         u8 type;
1048         u8 flags;
1049         u8 rsvd1;
1050         u8 funcid;
1051         u8 vep;
1052         u8 port;
1053         __be32 qpn;
1054         __be32 rsvd2;
1055 };
1056
1057 struct mlx4_net_trans_rule_hw_ib {
1058         u8 size;
1059         u8 rsvd1;
1060         __be16 id;
1061         u32 rsvd2;
1062         __be32 l3_qpn;
1063         __be32 qpn_mask;
1064         u8 dst_gid[16];
1065         u8 dst_gid_msk[16];
1066 } __packed;
1067
1068 struct mlx4_net_trans_rule_hw_eth {
1069         u8      size;
1070         u8      rsvd;
1071         __be16  id;
1072         u8      rsvd1[6];
1073         u8      dst_mac[6];
1074         u16     rsvd2;
1075         u8      dst_mac_msk[6];
1076         u16     rsvd3;
1077         u8      src_mac[6];
1078         u16     rsvd4;
1079         u8      src_mac_msk[6];
1080         u8      rsvd5;
1081         u8      ether_type_enable;
1082         __be16  ether_type;
1083         __be16  vlan_tag_msk;
1084         __be16  vlan_tag;
1085 } __packed;
1086
1087 struct mlx4_net_trans_rule_hw_tcp_udp {
1088         u8      size;
1089         u8      rsvd;
1090         __be16  id;
1091         __be16  rsvd1[3];
1092         __be16  dst_port;
1093         __be16  rsvd2;
1094         __be16  dst_port_msk;
1095         __be16  rsvd3;
1096         __be16  src_port;
1097         __be16  rsvd4;
1098         __be16  src_port_msk;
1099 } __packed;
1100
1101 struct mlx4_net_trans_rule_hw_ipv4 {
1102         u8      size;
1103         u8      rsvd;
1104         __be16  id;
1105         __be32  rsvd1;
1106         __be32  dst_ip;
1107         __be32  dst_ip_msk;
1108         __be32  src_ip;
1109         __be32  src_ip_msk;
1110 } __packed;
1111
1112 struct mlx4_net_trans_rule_hw_vxlan {
1113         u8      size;
1114         u8      rsvd;
1115         __be16  id;
1116         __be32  rsvd1;
1117         __be32  vni;
1118         __be32  vni_mask;
1119 } __packed;
1120
1121 struct _rule_hw {
1122         union {
1123                 struct {
1124                         u8 size;
1125                         u8 rsvd;
1126                         __be16 id;
1127                 };
1128                 struct mlx4_net_trans_rule_hw_eth eth;
1129                 struct mlx4_net_trans_rule_hw_ib ib;
1130                 struct mlx4_net_trans_rule_hw_ipv4 ipv4;
1131                 struct mlx4_net_trans_rule_hw_tcp_udp tcp_udp;
1132                 struct mlx4_net_trans_rule_hw_vxlan vxlan;
1133         };
1134 };
1135
1136 enum {
1137         VXLAN_STEER_BY_OUTER_MAC        = 1 << 0,
1138         VXLAN_STEER_BY_OUTER_VLAN       = 1 << 1,
1139         VXLAN_STEER_BY_VSID_VNI         = 1 << 2,
1140         VXLAN_STEER_BY_INNER_MAC        = 1 << 3,
1141         VXLAN_STEER_BY_INNER_VLAN       = 1 << 4,
1142 };
1143
1144
1145 int mlx4_flow_steer_promisc_add(struct mlx4_dev *dev, u8 port, u32 qpn,
1146                                 enum mlx4_net_trans_promisc_mode mode);
1147 int mlx4_flow_steer_promisc_remove(struct mlx4_dev *dev, u8 port,
1148                                    enum mlx4_net_trans_promisc_mode mode);
1149 int mlx4_multicast_promisc_add(struct mlx4_dev *dev, u32 qpn, u8 port);
1150 int mlx4_multicast_promisc_remove(struct mlx4_dev *dev, u32 qpn, u8 port);
1151 int mlx4_unicast_promisc_add(struct mlx4_dev *dev, u32 qpn, u8 port);
1152 int mlx4_unicast_promisc_remove(struct mlx4_dev *dev, u32 qpn, u8 port);
1153 int mlx4_SET_MCAST_FLTR(struct mlx4_dev *dev, u8 port, u64 mac, u64 clear, u8 mode);
1154
1155 int mlx4_register_mac(struct mlx4_dev *dev, u8 port, u64 mac);
1156 void mlx4_unregister_mac(struct mlx4_dev *dev, u8 port, u64 mac);
1157 int mlx4_get_base_qpn(struct mlx4_dev *dev, u8 port);
1158 int __mlx4_replace_mac(struct mlx4_dev *dev, u8 port, int qpn, u64 new_mac);
1159 void mlx4_set_stats_bitmap(struct mlx4_dev *dev, u64 *stats_bitmap);
1160 int mlx4_SET_PORT_general(struct mlx4_dev *dev, u8 port, int mtu,
1161                           u8 pptx, u8 pfctx, u8 pprx, u8 pfcrx);
1162 int mlx4_SET_PORT_qpn_calc(struct mlx4_dev *dev, u8 port, u32 base_qpn,
1163                            u8 promisc);
1164 int mlx4_SET_PORT_PRIO2TC(struct mlx4_dev *dev, u8 port, u8 *prio2tc);
1165 int mlx4_SET_PORT_SCHEDULER(struct mlx4_dev *dev, u8 port, u8 *tc_tx_bw,
1166                 u8 *pg, u16 *ratelimit);
1167 int mlx4_SET_PORT_VXLAN(struct mlx4_dev *dev, u8 port, u8 steering, int enable);
1168 int mlx4_find_cached_mac(struct mlx4_dev *dev, u8 port, u64 mac, int *idx);
1169 int mlx4_find_cached_vlan(struct mlx4_dev *dev, u8 port, u16 vid, int *idx);
1170 int mlx4_register_vlan(struct mlx4_dev *dev, u8 port, u16 vlan, int *index);
1171 void mlx4_unregister_vlan(struct mlx4_dev *dev, u8 port, u16 vlan);
1172
1173 int mlx4_map_phys_fmr(struct mlx4_dev *dev, struct mlx4_fmr *fmr, u64 *page_list,
1174                       int npages, u64 iova, u32 *lkey, u32 *rkey);
1175 int mlx4_fmr_alloc(struct mlx4_dev *dev, u32 pd, u32 access, int max_pages,
1176                    int max_maps, u8 page_shift, struct mlx4_fmr *fmr);
1177 int mlx4_fmr_enable(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
1178 void mlx4_fmr_unmap(struct mlx4_dev *dev, struct mlx4_fmr *fmr,
1179                     u32 *lkey, u32 *rkey);
1180 int mlx4_fmr_free(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
1181 int mlx4_SYNC_TPT(struct mlx4_dev *dev);
1182 int mlx4_test_interrupts(struct mlx4_dev *dev);
1183 int mlx4_assign_eq(struct mlx4_dev *dev, char *name, struct cpu_rmap *rmap,
1184                    int *vector);
1185 void mlx4_release_eq(struct mlx4_dev *dev, int vec);
1186
1187 int mlx4_eq_get_irq(struct mlx4_dev *dev, int vec);
1188
1189 int mlx4_get_phys_port_id(struct mlx4_dev *dev);
1190 int mlx4_wol_read(struct mlx4_dev *dev, u64 *config, int port);
1191 int mlx4_wol_write(struct mlx4_dev *dev, u64 config, int port);
1192
1193 int mlx4_counter_alloc(struct mlx4_dev *dev, u32 *idx);
1194 void mlx4_counter_free(struct mlx4_dev *dev, u32 idx);
1195
1196 int mlx4_flow_attach(struct mlx4_dev *dev,
1197                      struct mlx4_net_trans_rule *rule, u64 *reg_id);
1198 int mlx4_flow_detach(struct mlx4_dev *dev, u64 reg_id);
1199 int mlx4_map_sw_to_hw_steering_mode(struct mlx4_dev *dev,
1200                                     enum mlx4_net_trans_promisc_mode flow_type);
1201 int mlx4_map_sw_to_hw_steering_id(struct mlx4_dev *dev,
1202                                   enum mlx4_net_trans_rule_id id);
1203 int mlx4_hw_rule_sz(struct mlx4_dev *dev, enum mlx4_net_trans_rule_id id);
1204
1205 int mlx4_tunnel_steer_add(struct mlx4_dev *dev, unsigned char *addr,
1206                           int port, int qpn, u16 prio, u64 *reg_id);
1207
1208 void mlx4_sync_pkey_table(struct mlx4_dev *dev, int slave, int port,
1209                           int i, int val);
1210
1211 int mlx4_get_parav_qkey(struct mlx4_dev *dev, u32 qpn, u32 *qkey);
1212
1213 int mlx4_is_slave_active(struct mlx4_dev *dev, int slave);
1214 int mlx4_gen_pkey_eqe(struct mlx4_dev *dev, int slave, u8 port);
1215 int mlx4_gen_guid_change_eqe(struct mlx4_dev *dev, int slave, u8 port);
1216 int mlx4_gen_slaves_port_mgt_ev(struct mlx4_dev *dev, u8 port, int attr);
1217 int mlx4_gen_port_state_change_eqe(struct mlx4_dev *dev, int slave, u8 port, u8 port_subtype_change);
1218 enum slave_port_state mlx4_get_slave_port_state(struct mlx4_dev *dev, int slave, u8 port);
1219 int set_and_calc_slave_port_state(struct mlx4_dev *dev, int slave, u8 port, int event, enum slave_port_gen_event *gen_event);
1220
1221 void mlx4_put_slave_node_guid(struct mlx4_dev *dev, int slave, __be64 guid);
1222 __be64 mlx4_get_slave_node_guid(struct mlx4_dev *dev, int slave);
1223
1224 int mlx4_get_slave_from_roce_gid(struct mlx4_dev *dev, int port, u8 *gid,
1225                                  int *slave_id);
1226 int mlx4_get_roce_gid_from_slave(struct mlx4_dev *dev, int port, int slave_id,
1227                                  u8 *gid);
1228
1229 int mlx4_FLOW_STEERING_IB_UC_QP_RANGE(struct mlx4_dev *dev, u32 min_range_qpn,
1230                                       u32 max_range_qpn);
1231
1232 cycle_t mlx4_read_clock(struct mlx4_dev *dev);
1233
1234 struct mlx4_active_ports {
1235         DECLARE_BITMAP(ports, MLX4_MAX_PORTS);
1236 };
1237 /* Returns a bitmap of the physical ports which are assigned to slave */
1238 struct mlx4_active_ports mlx4_get_active_ports(struct mlx4_dev *dev, int slave);
1239
1240 /* Returns the physical port that represents the virtual port of the slave, */
1241 /* or a value < 0 in case of an error. If a slave has 2 ports, the identity */
1242 /* mapping is returned.                                                     */
1243 int mlx4_slave_convert_port(struct mlx4_dev *dev, int slave, int port);
1244
1245 struct mlx4_slaves_pport {
1246         DECLARE_BITMAP(slaves, MLX4_MFUNC_MAX);
1247 };
1248 /* Returns a bitmap of all slaves that are assigned to port. */
1249 struct mlx4_slaves_pport mlx4_phys_to_slaves_pport(struct mlx4_dev *dev,
1250                                                    int port);
1251
1252 /* Returns a bitmap of all slaves that are assigned exactly to all the */
1253 /* the ports that are set in crit_ports.                               */
1254 struct mlx4_slaves_pport mlx4_phys_to_slaves_pport_actv(
1255                 struct mlx4_dev *dev,
1256                 const struct mlx4_active_ports *crit_ports);
1257
1258 /* Returns the slave's virtual port that represents the physical port. */
1259 int mlx4_phys_to_slave_port(struct mlx4_dev *dev, int slave, int port);
1260
1261 int mlx4_get_base_gid_ix(struct mlx4_dev *dev, int slave, int port);
1262
1263 int mlx4_config_vxlan_port(struct mlx4_dev *dev, __be16 udp_port);
1264 int mlx4_vf_smi_enabled(struct mlx4_dev *dev, int slave, int port);
1265 int mlx4_vf_get_enable_smi_admin(struct mlx4_dev *dev, int slave, int port);
1266 int mlx4_vf_set_enable_smi_admin(struct mlx4_dev *dev, int slave, int port,
1267                                  int enable);
1268 int mlx4_mr_hw_get_mpt(struct mlx4_dev *dev, struct mlx4_mr *mmr,
1269                        struct mlx4_mpt_entry ***mpt_entry);
1270 int mlx4_mr_hw_write_mpt(struct mlx4_dev *dev, struct mlx4_mr *mmr,
1271                          struct mlx4_mpt_entry **mpt_entry);
1272 int mlx4_mr_hw_change_pd(struct mlx4_dev *dev, struct mlx4_mpt_entry *mpt_entry,
1273                          u32 pdn);
1274 int mlx4_mr_hw_change_access(struct mlx4_dev *dev,
1275                              struct mlx4_mpt_entry *mpt_entry,
1276                              u32 access);
1277 void mlx4_mr_hw_put_mpt(struct mlx4_dev *dev,
1278                         struct mlx4_mpt_entry **mpt_entry);
1279 void mlx4_mr_rereg_mem_cleanup(struct mlx4_dev *dev, struct mlx4_mr *mr);
1280 int mlx4_mr_rereg_mem_write(struct mlx4_dev *dev, struct mlx4_mr *mr,
1281                             u64 iova, u64 size, int npages,
1282                             int page_shift, struct mlx4_mpt_entry *mpt_entry);
1283
1284 /* Returns true if running in low memory profile (kdump kernel) */
1285 static inline bool mlx4_low_memory_profile(void)
1286 {
1287         return is_kdump_kernel();
1288 }
1289
1290 #endif /* MLX4_DEVICE_H */