include/linux/mlx4/device.h

   1 /*
   2  * Copyright (c) 2006, 2007 Cisco Systems, Inc.  All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX4_DEVICE_H
  34 #define MLX4_DEVICE_H
  35
  36 #include <linux/if_ether.h>
  37 #include <linux/pci.h>
  38 #include <linux/completion.h>
  39 #include <linux/radix-tree.h>
  40 #include <linux/cpu_rmap.h>
  41 #include <linux/crash_dump.h>
  42
  43 #include <linux/atomic.h>
  44
  45 #include <linux/timecounter.h>
  46
  47 #define MAX_MSIX_P_PORT         17
  48 #define MAX_MSIX                64
  49 #define MSIX_LEGACY_SZ          4
  50 #define MIN_MSIX_P_PORT         5
  51
  52 #define MLX4_NUM_UP                     8
  53 #define MLX4_NUM_TC                     8
  54 #define MLX4_MAX_100M_UNITS_VAL         255     /*
  55                                                  * work around: can't set values
  56                                                  * greater then this value when
  57                                                  * using 100 Mbps units.
  58                                                  */
  59 #define MLX4_RATELIMIT_100M_UNITS       3       /* 100 Mbps */
  60 #define MLX4_RATELIMIT_1G_UNITS         4       /* 1 Gbps */
  61 #define MLX4_RATELIMIT_DEFAULT          0x00ff
  62
  63 #define MLX4_ROCE_MAX_GIDS      128
  64 #define MLX4_ROCE_PF_GIDS       16
  65
  66 enum {
  67         MLX4_FLAG_MSI_X         = 1 << 0,
  68         MLX4_FLAG_OLD_PORT_CMDS = 1 << 1,
  69         MLX4_FLAG_MASTER        = 1 << 2,
  70         MLX4_FLAG_SLAVE         = 1 << 3,
  71         MLX4_FLAG_SRIOV         = 1 << 4,
  72         MLX4_FLAG_OLD_REG_MAC   = 1 << 6,
  73         MLX4_FLAG_BONDED        = 1 << 7
  74 };
  75
  76 enum {
  77         MLX4_PORT_CAP_IS_SM     = 1 << 1,
  78         MLX4_PORT_CAP_DEV_MGMT_SUP = 1 << 19,
  79 };
  80
  81 enum {
  82         MLX4_MAX_PORTS          = 2,
  83         MLX4_MAX_PORT_PKEYS     = 128
  84 };
  85
  86 /* base qkey for use in sriov tunnel-qp/proxy-qp communication.
  87  * These qkeys must not be allowed for general use. This is a 64k range,
  88  * and to test for violation, we use the mask (protect against future chg).
  89  */
  90 #define MLX4_RESERVED_QKEY_BASE  (0xFFFF0000)
  91 #define MLX4_RESERVED_QKEY_MASK  (0xFFFF0000)
  92
  93 enum {
  94         MLX4_BOARD_ID_LEN = 64
  95 };
  96
  97 enum {
  98         MLX4_MAX_NUM_PF         = 16,
  99         MLX4_MAX_NUM_VF         = 126,
 100         MLX4_MAX_NUM_VF_P_PORT  = 64,
 101         MLX4_MFUNC_MAX          = 128,
 102         MLX4_MAX_EQ_NUM         = 1024,
 103         MLX4_MFUNC_EQ_NUM       = 4,
 104         MLX4_MFUNC_MAX_EQES     = 8,
 105         MLX4_MFUNC_EQE_MASK     = (MLX4_MFUNC_MAX_EQES - 1)
 106 };
 107
 108 /* Driver supports 3 diffrent device methods to manage traffic steering:
 109  *      -device managed - High level API for ib and eth flow steering. FW is
 110  *                        managing flow steering tables.
 111  *      - B0 steering mode - Common low level API for ib and (if supported) eth.
 112  *      - A0 steering mode - Limited low level API for eth. In case of IB,
 113  *                           B0 mode is in use.
 114  */
 115 enum {
 116         MLX4_STEERING_MODE_A0,
 117         MLX4_STEERING_MODE_B0,
 118         MLX4_STEERING_MODE_DEVICE_MANAGED
 119 };
 120
 121 enum {
 122         MLX4_STEERING_DMFS_A0_DEFAULT,
 123         MLX4_STEERING_DMFS_A0_DYNAMIC,
 124         MLX4_STEERING_DMFS_A0_STATIC,
 125         MLX4_STEERING_DMFS_A0_DISABLE,
 126         MLX4_STEERING_DMFS_A0_NOT_SUPPORTED
 127 };
 128
 129 static inline const char *mlx4_steering_mode_str(int steering_mode)
 130 {
 131         switch (steering_mode) {
 132         case MLX4_STEERING_MODE_A0:
 133                 return "A0 steering";
 134
 135         case MLX4_STEERING_MODE_B0:
 136                 return "B0 steering";
 137
 138         case MLX4_STEERING_MODE_DEVICE_MANAGED:
 139                 return "Device managed flow steering";
 140
 141         default:
 142                 return "Unrecognize steering mode";
 143         }
 144 }
 145
 146 enum {
 147         MLX4_TUNNEL_OFFLOAD_MODE_NONE,
 148         MLX4_TUNNEL_OFFLOAD_MODE_VXLAN
 149 };
 150
 151 enum {
 152         MLX4_DEV_CAP_FLAG_RC            = 1LL <<  0,
 153         MLX4_DEV_CAP_FLAG_UC            = 1LL <<  1,
 154         MLX4_DEV_CAP_FLAG_UD            = 1LL <<  2,
 155         MLX4_DEV_CAP_FLAG_XRC           = 1LL <<  3,
 156         MLX4_DEV_CAP_FLAG_SRQ           = 1LL <<  6,
 157         MLX4_DEV_CAP_FLAG_IPOIB_CSUM    = 1LL <<  7,
 158         MLX4_DEV_CAP_FLAG_BAD_PKEY_CNTR = 1LL <<  8,
 159         MLX4_DEV_CAP_FLAG_BAD_QKEY_CNTR = 1LL <<  9,
 160         MLX4_DEV_CAP_FLAG_DPDP          = 1LL << 12,
 161         MLX4_DEV_CAP_FLAG_BLH           = 1LL << 15,
 162         MLX4_DEV_CAP_FLAG_MEM_WINDOW    = 1LL << 16,
 163         MLX4_DEV_CAP_FLAG_APM           = 1LL << 17,
 164         MLX4_DEV_CAP_FLAG_ATOMIC        = 1LL << 18,
 165         MLX4_DEV_CAP_FLAG_RAW_MCAST     = 1LL << 19,
 166         MLX4_DEV_CAP_FLAG_UD_AV_PORT    = 1LL << 20,
 167         MLX4_DEV_CAP_FLAG_UD_MCAST      = 1LL << 21,
 168         MLX4_DEV_CAP_FLAG_IBOE          = 1LL << 30,
 169         MLX4_DEV_CAP_FLAG_UC_LOOPBACK   = 1LL << 32,
 170         MLX4_DEV_CAP_FLAG_FCS_KEEP      = 1LL << 34,
 171         MLX4_DEV_CAP_FLAG_WOL_PORT1     = 1LL << 37,
 172         MLX4_DEV_CAP_FLAG_WOL_PORT2     = 1LL << 38,
 173         MLX4_DEV_CAP_FLAG_UDP_RSS       = 1LL << 40,
 174         MLX4_DEV_CAP_FLAG_VEP_UC_STEER  = 1LL << 41,
 175         MLX4_DEV_CAP_FLAG_VEP_MC_STEER  = 1LL << 42,
 176         MLX4_DEV_CAP_FLAG_COUNTERS      = 1LL << 48,
 177         MLX4_DEV_CAP_FLAG_SET_ETH_SCHED = 1LL << 53,
 178         MLX4_DEV_CAP_FLAG_SENSE_SUPPORT = 1LL << 55,
 179         MLX4_DEV_CAP_FLAG_PORT_MNG_CHG_EV = 1LL << 59,
 180         MLX4_DEV_CAP_FLAG_64B_EQE       = 1LL << 61,
 181         MLX4_DEV_CAP_FLAG_64B_CQE       = 1LL << 62
 182 };
 183
 184 enum {
 185         MLX4_DEV_CAP_FLAG2_RSS                  = 1LL <<  0,
 186         MLX4_DEV_CAP_FLAG2_RSS_TOP              = 1LL <<  1,
 187         MLX4_DEV_CAP_FLAG2_RSS_XOR              = 1LL <<  2,
 188         MLX4_DEV_CAP_FLAG2_FS_EN                = 1LL <<  3,
 189         MLX4_DEV_CAP_FLAG2_REASSIGN_MAC_EN      = 1LL <<  4,
 190         MLX4_DEV_CAP_FLAG2_TS                   = 1LL <<  5,
 191         MLX4_DEV_CAP_FLAG2_VLAN_CONTROL         = 1LL <<  6,
 192         MLX4_DEV_CAP_FLAG2_FSM                  = 1LL <<  7,
 193         MLX4_DEV_CAP_FLAG2_UPDATE_QP            = 1LL <<  8,
 194         MLX4_DEV_CAP_FLAG2_DMFS_IPOIB           = 1LL <<  9,
 195         MLX4_DEV_CAP_FLAG2_VXLAN_OFFLOADS       = 1LL <<  10,
 196         MLX4_DEV_CAP_FLAG2_MAD_DEMUX            = 1LL <<  11,
 197         MLX4_DEV_CAP_FLAG2_CQE_STRIDE           = 1LL <<  12,
 198         MLX4_DEV_CAP_FLAG2_EQE_STRIDE           = 1LL <<  13,
 199         MLX4_DEV_CAP_FLAG2_ETH_PROT_CTRL        = 1LL <<  14,
 200         MLX4_DEV_CAP_FLAG2_ETH_BACKPL_AN_REP    = 1LL <<  15,
 201         MLX4_DEV_CAP_FLAG2_CONFIG_DEV           = 1LL <<  16,
 202         MLX4_DEV_CAP_FLAG2_SYS_EQS              = 1LL <<  17,
 203         MLX4_DEV_CAP_FLAG2_80_VFS               = 1LL <<  18,
 204         MLX4_DEV_CAP_FLAG2_FS_A0                = 1LL <<  19,
 205         MLX4_DEV_CAP_FLAG2_RECOVERABLE_ERROR_EVENT = 1LL << 20,
 206         MLX4_DEV_CAP_FLAG2_PORT_REMAP           = 1LL <<  21
 207 };
 208
 209 enum {
 210         MLX4_QUERY_FUNC_FLAGS_BF_RES_QP         = 1LL << 0,
 211         MLX4_QUERY_FUNC_FLAGS_A0_RES_QP         = 1LL << 1
 212 };
 213
 214 enum {
 215         MLX4_VF_CAP_FLAG_RESET                  = 1 << 0
 216 };
 217
 218 /* bit enums for an 8-bit flags field indicating special use
 219  * QPs which require special handling in qp_reserve_range.
 220  * Currently, this only includes QPs used by the ETH interface,
 221  * where we expect to use blueflame.  These QPs must not have
 222  * bits 6 and 7 set in their qp number.
 223  *
 224  * This enum may use only bits 0..7.
 225  */
 226 enum {
 227         MLX4_RESERVE_A0_QP      = 1 << 6,
 228         MLX4_RESERVE_ETH_BF_QP  = 1 << 7,
 229 };
 230
 231 enum {
 232         MLX4_DEV_CAP_64B_EQE_ENABLED    = 1LL << 0,
 233         MLX4_DEV_CAP_64B_CQE_ENABLED    = 1LL << 1,
 234         MLX4_DEV_CAP_CQE_STRIDE_ENABLED = 1LL << 2,
 235         MLX4_DEV_CAP_EQE_STRIDE_ENABLED = 1LL << 3
 236 };
 237
 238 enum {
 239         MLX4_USER_DEV_CAP_LARGE_CQE     = 1L << 0
 240 };
 241
 242 enum {
 243         MLX4_FUNC_CAP_64B_EQE_CQE       = 1L << 0,
 244         MLX4_FUNC_CAP_EQE_CQE_STRIDE    = 1L << 1,
 245         MLX4_FUNC_CAP_DMFS_A0_STATIC    = 1L << 2
 246 };
 247
 248
 249 #define MLX4_ATTR_EXTENDED_PORT_INFO    cpu_to_be16(0xff90)
 250
 251 enum {
 252         MLX4_BMME_FLAG_WIN_TYPE_2B      = 1 <<  1,
 253         MLX4_BMME_FLAG_LOCAL_INV        = 1 <<  6,
 254         MLX4_BMME_FLAG_REMOTE_INV       = 1 <<  7,
 255         MLX4_BMME_FLAG_TYPE_2_WIN       = 1 <<  9,
 256         MLX4_BMME_FLAG_RESERVED_LKEY    = 1 << 10,
 257         MLX4_BMME_FLAG_FAST_REG_WR      = 1 << 11,
 258         MLX4_BMME_FLAG_PORT_REMAP       = 1 << 24,
 259         MLX4_BMME_FLAG_VSD_INIT2RTR     = 1 << 28,
 260 };
 261
 262 enum {
 263         MLX4_FLAG_PORT_REMAP            = MLX4_BMME_FLAG_PORT_REMAP
 264 };
 265
 266 enum mlx4_event {
 267         MLX4_EVENT_TYPE_COMP               = 0x00,
 268         MLX4_EVENT_TYPE_PATH_MIG           = 0x01,
 269         MLX4_EVENT_TYPE_COMM_EST           = 0x02,
 270         MLX4_EVENT_TYPE_SQ_DRAINED         = 0x03,
 271         MLX4_EVENT_TYPE_SRQ_QP_LAST_WQE    = 0x13,
 272         MLX4_EVENT_TYPE_SRQ_LIMIT          = 0x14,
 273         MLX4_EVENT_TYPE_CQ_ERROR           = 0x04,
 274         MLX4_EVENT_TYPE_WQ_CATAS_ERROR     = 0x05,
 275         MLX4_EVENT_TYPE_EEC_CATAS_ERROR    = 0x06,
 276         MLX4_EVENT_TYPE_PATH_MIG_FAILED    = 0x07,
 277         MLX4_EVENT_TYPE_WQ_INVAL_REQ_ERROR = 0x10,
 278         MLX4_EVENT_TYPE_WQ_ACCESS_ERROR    = 0x11,
 279         MLX4_EVENT_TYPE_SRQ_CATAS_ERROR    = 0x12,
 280         MLX4_EVENT_TYPE_LOCAL_CATAS_ERROR  = 0x08,
 281         MLX4_EVENT_TYPE_PORT_CHANGE        = 0x09,
 282         MLX4_EVENT_TYPE_EQ_OVERFLOW        = 0x0f,
 283         MLX4_EVENT_TYPE_ECC_DETECT         = 0x0e,
 284         MLX4_EVENT_TYPE_CMD                = 0x0a,
 285         MLX4_EVENT_TYPE_VEP_UPDATE         = 0x19,
 286         MLX4_EVENT_TYPE_COMM_CHANNEL       = 0x18,
 287         MLX4_EVENT_TYPE_OP_REQUIRED        = 0x1a,
 288         MLX4_EVENT_TYPE_FATAL_WARNING      = 0x1b,
 289         MLX4_EVENT_TYPE_FLR_EVENT          = 0x1c,
 290         MLX4_EVENT_TYPE_PORT_MNG_CHG_EVENT = 0x1d,
 291         MLX4_EVENT_TYPE_RECOVERABLE_ERROR_EVENT  = 0x3e,
 292         MLX4_EVENT_TYPE_NONE               = 0xff,
 293 };
 294
 295 enum {
 296         MLX4_PORT_CHANGE_SUBTYPE_DOWN   = 1,
 297         MLX4_PORT_CHANGE_SUBTYPE_ACTIVE = 4
 298 };
 299
 300 enum {
 301         MLX4_RECOVERABLE_ERROR_EVENT_SUBTYPE_BAD_CABLE          = 1,
 302         MLX4_RECOVERABLE_ERROR_EVENT_SUBTYPE_UNSUPPORTED_CABLE  = 2,
 303 };
 304
 305 enum {
 306         MLX4_FATAL_WARNING_SUBTYPE_WARMING = 0,
 307 };
 308
 309 enum slave_port_state {
 310         SLAVE_PORT_DOWN = 0,
 311         SLAVE_PENDING_UP,
 312         SLAVE_PORT_UP,
 313 };
 314
 315 enum slave_port_gen_event {
 316         SLAVE_PORT_GEN_EVENT_DOWN = 0,
 317         SLAVE_PORT_GEN_EVENT_UP,
 318         SLAVE_PORT_GEN_EVENT_NONE,
 319 };
 320
 321 enum slave_port_state_event {
 322         MLX4_PORT_STATE_DEV_EVENT_PORT_DOWN,
 323         MLX4_PORT_STATE_DEV_EVENT_PORT_UP,
 324         MLX4_PORT_STATE_IB_PORT_STATE_EVENT_GID_VALID,
 325         MLX4_PORT_STATE_IB_EVENT_GID_INVALID,
 326 };
 327
 328 enum {
 329         MLX4_PERM_LOCAL_READ    = 1 << 10,
 330         MLX4_PERM_LOCAL_WRITE   = 1 << 11,
 331         MLX4_PERM_REMOTE_READ   = 1 << 12,
 332         MLX4_PERM_REMOTE_WRITE  = 1 << 13,
 333         MLX4_PERM_ATOMIC        = 1 << 14,
 334         MLX4_PERM_BIND_MW       = 1 << 15,
 335         MLX4_PERM_MASK          = 0xFC00
 336 };
 337
 338 enum {
 339         MLX4_OPCODE_NOP                 = 0x00,
 340         MLX4_OPCODE_SEND_INVAL          = 0x01,
 341         MLX4_OPCODE_RDMA_WRITE          = 0x08,
 342         MLX4_OPCODE_RDMA_WRITE_IMM      = 0x09,
 343         MLX4_OPCODE_SEND                = 0x0a,
 344         MLX4_OPCODE_SEND_IMM            = 0x0b,
 345         MLX4_OPCODE_LSO                 = 0x0e,
 346         MLX4_OPCODE_RDMA_READ           = 0x10,
 347         MLX4_OPCODE_ATOMIC_CS           = 0x11,
 348         MLX4_OPCODE_ATOMIC_FA           = 0x12,
 349         MLX4_OPCODE_MASKED_ATOMIC_CS    = 0x14,
 350         MLX4_OPCODE_MASKED_ATOMIC_FA    = 0x15,
 351         MLX4_OPCODE_BIND_MW             = 0x18,
 352         MLX4_OPCODE_FMR                 = 0x19,
 353         MLX4_OPCODE_LOCAL_INVAL         = 0x1b,
 354         MLX4_OPCODE_CONFIG_CMD          = 0x1f,
 355
 356         MLX4_RECV_OPCODE_RDMA_WRITE_IMM = 0x00,
 357         MLX4_RECV_OPCODE_SEND           = 0x01,
 358         MLX4_RECV_OPCODE_SEND_IMM       = 0x02,
 359         MLX4_RECV_OPCODE_SEND_INVAL     = 0x03,
 360
 361         MLX4_CQE_OPCODE_ERROR           = 0x1e,
 362         MLX4_CQE_OPCODE_RESIZE          = 0x16,
 363 };
 364
 365 enum {
 366         MLX4_STAT_RATE_OFFSET   = 5
 367 };
 368
 369 enum mlx4_protocol {
 370         MLX4_PROT_IB_IPV6 = 0,
 371         MLX4_PROT_ETH,
 372         MLX4_PROT_IB_IPV4,
 373         MLX4_PROT_FCOE
 374 };
 375
 376 enum {
 377         MLX4_MTT_FLAG_PRESENT           = 1
 378 };
 379
 380 enum mlx4_qp_region {
 381         MLX4_QP_REGION_FW = 0,
 382         MLX4_QP_REGION_RSS_RAW_ETH,
 383         MLX4_QP_REGION_BOTTOM = MLX4_QP_REGION_RSS_RAW_ETH,
 384         MLX4_QP_REGION_ETH_ADDR,
 385         MLX4_QP_REGION_FC_ADDR,
 386         MLX4_QP_REGION_FC_EXCH,
 387         MLX4_NUM_QP_REGION
 388 };
 389
 390 enum mlx4_port_type {
 391         MLX4_PORT_TYPE_NONE     = 0,
 392         MLX4_PORT_TYPE_IB       = 1,
 393         MLX4_PORT_TYPE_ETH      = 2,
 394         MLX4_PORT_TYPE_AUTO     = 3
 395 };
 396
 397 enum mlx4_special_vlan_idx {
 398         MLX4_NO_VLAN_IDX        = 0,
 399         MLX4_VLAN_MISS_IDX,
 400         MLX4_VLAN_REGULAR
 401 };
 402
 403 enum mlx4_steer_type {
 404         MLX4_MC_STEER = 0,
 405         MLX4_UC_STEER,
 406         MLX4_NUM_STEERS
 407 };
 408
 409 enum {
 410         MLX4_NUM_FEXCH          = 64 * 1024,
 411 };
 412
 413 enum {
 414         MLX4_MAX_FAST_REG_PAGES = 511,
 415 };
 416
 417 enum {
 418         MLX4_DEV_PMC_SUBTYPE_GUID_INFO   = 0x14,
 419         MLX4_DEV_PMC_SUBTYPE_PORT_INFO   = 0x15,
 420         MLX4_DEV_PMC_SUBTYPE_PKEY_TABLE  = 0x16,
 421 };
 422
 423 /* Port mgmt change event handling */
 424 enum {
 425         MLX4_EQ_PORT_INFO_MSTR_SM_LID_CHANGE_MASK       = 1 << 0,
 426         MLX4_EQ_PORT_INFO_GID_PFX_CHANGE_MASK           = 1 << 1,
 427         MLX4_EQ_PORT_INFO_LID_CHANGE_MASK               = 1 << 2,
 428         MLX4_EQ_PORT_INFO_CLIENT_REREG_MASK             = 1 << 3,
 429         MLX4_EQ_PORT_INFO_MSTR_SM_SL_CHANGE_MASK        = 1 << 4,
 430 };
 431
 432 enum {
 433         MLX4_DEVICE_STATE_UP                    = 1 << 0,
 434         MLX4_DEVICE_STATE_INTERNAL_ERROR        = 1 << 1,
 435 };
 436
 437 enum {
 438         MLX4_INTERFACE_STATE_UP         = 1 << 0,
 439         MLX4_INTERFACE_STATE_DELETION   = 1 << 1,
 440 };
 441
 442 #define MSTR_SM_CHANGE_MASK (MLX4_EQ_PORT_INFO_MSTR_SM_SL_CHANGE_MASK | \
 443                              MLX4_EQ_PORT_INFO_MSTR_SM_LID_CHANGE_MASK)
 444
 445 enum mlx4_module_id {
 446         MLX4_MODULE_ID_SFP              = 0x3,
 447         MLX4_MODULE_ID_QSFP             = 0xC,
 448         MLX4_MODULE_ID_QSFP_PLUS        = 0xD,
 449         MLX4_MODULE_ID_QSFP28           = 0x11,
 450 };
 451
 452 static inline u64 mlx4_fw_ver(u64 major, u64 minor, u64 subminor)
 453 {
 454         return (major << 32) | (minor << 16) | subminor;
 455 }
 456
 457 struct mlx4_phys_caps {
 458         u32                     gid_phys_table_len[MLX4_MAX_PORTS + 1];
 459         u32                     pkey_phys_table_len[MLX4_MAX_PORTS + 1];
 460         u32                     num_phys_eqs;
 461         u32                     base_sqpn;
 462         u32                     base_proxy_sqpn;
 463         u32                     base_tunnel_sqpn;
 464 };
 465
 466 struct mlx4_caps {
 467         u64                     fw_ver;
 468         u32                     function;
 469         int                     num_ports;
 470         int                     vl_cap[MLX4_MAX_PORTS + 1];
 471         int                     ib_mtu_cap[MLX4_MAX_PORTS + 1];
 472         __be32                  ib_port_def_cap[MLX4_MAX_PORTS + 1];
 473         u64                     def_mac[MLX4_MAX_PORTS + 1];
 474         int                     eth_mtu_cap[MLX4_MAX_PORTS + 1];
 475         int                     gid_table_len[MLX4_MAX_PORTS + 1];
 476         int                     pkey_table_len[MLX4_MAX_PORTS + 1];
 477         int                     trans_type[MLX4_MAX_PORTS + 1];
 478         int                     vendor_oui[MLX4_MAX_PORTS + 1];
 479         int                     wavelength[MLX4_MAX_PORTS + 1];
 480         u64                     trans_code[MLX4_MAX_PORTS + 1];
 481         int                     local_ca_ack_delay;
 482         int                     num_uars;
 483         u32                     uar_page_size;
 484         int                     bf_reg_size;
 485         int                     bf_regs_per_page;
 486         int                     max_sq_sg;
 487         int                     max_rq_sg;
 488         int                     num_qps;
 489         int                     max_wqes;
 490         int                     max_sq_desc_sz;
 491         int                     max_rq_desc_sz;
 492         int                     max_qp_init_rdma;
 493         int                     max_qp_dest_rdma;
 494         u32                     *qp0_qkey;
 495         u32                     *qp0_proxy;
 496         u32                     *qp1_proxy;
 497         u32                     *qp0_tunnel;
 498         u32                     *qp1_tunnel;
 499         int                     num_srqs;
 500         int                     max_srq_wqes;
 501         int                     max_srq_sge;
 502         int                     reserved_srqs;
 503         int                     num_cqs;
 504         int                     max_cqes;
 505         int                     reserved_cqs;
 506         int                     num_sys_eqs;
 507         int                     num_eqs;
 508         int                     reserved_eqs;
 509         int                     num_comp_vectors;
 510         int                     comp_pool;
 511         int                     num_mpts;
 512         int                     max_fmr_maps;
 513         int                     num_mtts;
 514         int                     fmr_reserved_mtts;
 515         int                     reserved_mtts;
 516         int                     reserved_mrws;
 517         int                     reserved_uars;
 518         int                     num_mgms;
 519         int                     num_amgms;
 520         int                     reserved_mcgs;
 521         int                     num_qp_per_mgm;
 522         int                     steering_mode;
 523         int                     dmfs_high_steer_mode;
 524         int                     fs_log_max_ucast_qp_range_size;
 525         int                     num_pds;
 526         int                     reserved_pds;
 527         int                     max_xrcds;
 528         int                     reserved_xrcds;
 529         int                     mtt_entry_sz;
 530         u32                     max_msg_sz;
 531         u32                     page_size_cap;
 532         u64                     flags;
 533         u64                     flags2;
 534         u32                     bmme_flags;
 535         u32                     reserved_lkey;
 536         u16                     stat_rate_support;
 537         u8                      port_width_cap[MLX4_MAX_PORTS + 1];
 538         int                     max_gso_sz;
 539         int                     max_rss_tbl_sz;
 540         int                     reserved_qps_cnt[MLX4_NUM_QP_REGION];
 541         int                     reserved_qps;
 542         int                     reserved_qps_base[MLX4_NUM_QP_REGION];
 543         int                     log_num_macs;
 544         int                     log_num_vlans;
 545         enum mlx4_port_type     port_type[MLX4_MAX_PORTS + 1];
 546         u8                      supported_type[MLX4_MAX_PORTS + 1];
 547         u8                      suggested_type[MLX4_MAX_PORTS + 1];
 548         u8                      default_sense[MLX4_MAX_PORTS + 1];
 549         u32                     port_mask[MLX4_MAX_PORTS + 1];
 550         enum mlx4_port_type     possible_type[MLX4_MAX_PORTS + 1];
 551         u32                     max_counters;
 552         u8                      port_ib_mtu[MLX4_MAX_PORTS + 1];
 553         u16                     sqp_demux;
 554         u32                     eqe_size;
 555         u32                     cqe_size;
 556         u8                      eqe_factor;
 557         u32                     userspace_caps; /* userspace must be aware of these */
 558         u32                     function_caps;  /* VFs must be aware of these */
 559         u16                     hca_core_clock;
 560         u64                     phys_port_id[MLX4_MAX_PORTS + 1];
 561         int                     tunnel_offload_mode;
 562         u8                      rx_checksum_flags_port[MLX4_MAX_PORTS + 1];
 563         u8                      alloc_res_qp_mask;
 564         u32                     dmfs_high_rate_qpn_base;
 565         u32                     dmfs_high_rate_qpn_range;
 566         u32                     vf_caps;
 567 };
 568
 569 struct mlx4_buf_list {
 570         void                   *buf;
 571         dma_addr_t              map;
 572 };
 573
 574 struct mlx4_buf {
 575         struct mlx4_buf_list    direct;
 576         struct mlx4_buf_list   *page_list;
 577         int                     nbufs;
 578         int                     npages;
 579         int                     page_shift;
 580 };
 581
 582 struct mlx4_mtt {
 583         u32                     offset;
 584         int                     order;
 585         int                     page_shift;
 586 };
 587
 588 enum {
 589         MLX4_DB_PER_PAGE = PAGE_SIZE / 4
 590 };
 591
 592 struct mlx4_db_pgdir {
 593         struct list_head        list;
 594         DECLARE_BITMAP(order0, MLX4_DB_PER_PAGE);
 595         DECLARE_BITMAP(order1, MLX4_DB_PER_PAGE / 2);
 596         unsigned long          *bits[2];
 597         __be32                 *db_page;
 598         dma_addr_t              db_dma;
 599 };
 600
 601 struct mlx4_ib_user_db_page;
 602
 603 struct mlx4_db {
 604         __be32                  *db;
 605         union {
 606                 struct mlx4_db_pgdir            *pgdir;
 607                 struct mlx4_ib_user_db_page     *user_page;
 608         }                       u;
 609         dma_addr_t              dma;
 610         int                     index;
 611         int                     order;
 612 };
 613
 614 struct mlx4_hwq_resources {
 615         struct mlx4_db          db;
 616         struct mlx4_mtt         mtt;
 617         struct mlx4_buf         buf;
 618 };
 619
 620 struct mlx4_mr {
 621         struct mlx4_mtt         mtt;
 622         u64                     iova;
 623         u64                     size;
 624         u32                     key;
 625         u32                     pd;
 626         u32                     access;
 627         int                     enabled;
 628 };
 629
 630 enum mlx4_mw_type {
 631         MLX4_MW_TYPE_1 = 1,
 632         MLX4_MW_TYPE_2 = 2,
 633 };
 634
 635 struct mlx4_mw {
 636         u32                     key;
 637         u32                     pd;
 638         enum mlx4_mw_type       type;
 639         int                     enabled;
 640 };
 641
 642 struct mlx4_fmr {
 643         struct mlx4_mr          mr;
 644         struct mlx4_mpt_entry  *mpt;
 645         __be64                 *mtts;
 646         dma_addr_t              dma_handle;
 647         int                     max_pages;
 648         int                     max_maps;
 649         int                     maps;
 650         u8                      page_shift;
 651 };
 652
 653 struct mlx4_uar {
 654         unsigned long           pfn;
 655         int                     index;
 656         struct list_head        bf_list;
 657         unsigned                free_bf_bmap;
 658         void __iomem           *map;
 659         void __iomem           *bf_map;
 660 };
 661
 662 struct mlx4_bf {
 663         unsigned int            offset;
 664         int                     buf_size;
 665         struct mlx4_uar        *uar;
 666         void __iomem           *reg;
 667 };
 668
 669 struct mlx4_cq {
 670         void (*comp)            (struct mlx4_cq *);
 671         void (*event)           (struct mlx4_cq *, enum mlx4_event);
 672
 673         struct mlx4_uar        *uar;
 674
 675         u32                     cons_index;
 676
 677         u16                     irq;
 678         __be32                 *set_ci_db;
 679         __be32                 *arm_db;
 680         int                     arm_sn;
 681
 682         int                     cqn;
 683         unsigned                vector;
 684
 685         atomic_t                refcount;
 686         struct completion       free;
 687         struct {
 688                 struct list_head list;
 689                 void (*comp)(struct mlx4_cq *);
 690                 void            *priv;
 691         } tasklet_ctx;
 692         int             reset_notify_added;
 693         struct list_head        reset_notify;
 694 };
 695
 696 struct mlx4_qp {
 697         void (*event)           (struct mlx4_qp *, enum mlx4_event);
 698
 699         int                     qpn;
 700
 701         atomic_t                refcount;
 702         struct completion       free;
 703 };
 704
 705 struct mlx4_srq {
 706         void (*event)           (struct mlx4_srq *, enum mlx4_event);
 707
 708         int                     srqn;
 709         int                     max;
 710         int                     max_gs;
 711         int                     wqe_shift;
 712
 713         atomic_t                refcount;
 714         struct completion       free;
 715 };
 716
 717 struct mlx4_av {
 718         __be32                  port_pd;
 719         u8                      reserved1;
 720         u8                      g_slid;
 721         __be16                  dlid;
 722         u8                      reserved2;
 723         u8                      gid_index;
 724         u8                      stat_rate;
 725         u8                      hop_limit;
 726         __be32                  sl_tclass_flowlabel;
 727         u8                      dgid[16];
 728 };
 729
 730 struct mlx4_eth_av {
 731         __be32          port_pd;
 732         u8              reserved1;
 733         u8              smac_idx;
 734         u16             reserved2;
 735         u8              reserved3;
 736         u8              gid_index;
 737         u8              stat_rate;
 738         u8              hop_limit;
 739         __be32          sl_tclass_flowlabel;
 740         u8              dgid[16];
 741         u8              s_mac[6];
 742         u8              reserved4[2];
 743         __be16          vlan;
 744         u8              mac[ETH_ALEN];
 745 };
 746
 747 union mlx4_ext_av {
 748         struct mlx4_av          ib;
 749         struct mlx4_eth_av      eth;
 750 };
 751
 752 struct mlx4_counter {
 753         u8      reserved1[3];
 754         u8      counter_mode;
 755         __be32  num_ifc;
 756         u32     reserved2[2];
 757         __be64  rx_frames;
 758         __be64  rx_bytes;
 759         __be64  tx_frames;
 760         __be64  tx_bytes;
 761 };
 762
 763 struct mlx4_quotas {
 764         int qp;
 765         int cq;
 766         int srq;
 767         int mpt;
 768         int mtt;
 769         int counter;
 770         int xrcd;
 771 };
 772
 773 struct mlx4_vf_dev {
 774         u8                      min_port;
 775         u8                      n_ports;
 776 };
 777
 778 struct mlx4_dev_persistent {
 779         struct pci_dev         *pdev;
 780         struct mlx4_dev        *dev;
 781         int                     nvfs[MLX4_MAX_PORTS + 1];
 782         int                     num_vfs;
 783         enum mlx4_port_type curr_port_type[MLX4_MAX_PORTS + 1];
 784         enum mlx4_port_type curr_port_poss_type[MLX4_MAX_PORTS + 1];
 785         struct work_struct      catas_work;
 786         struct workqueue_struct *catas_wq;
 787         struct mutex    device_state_mutex; /* protect HW state */
 788         u8              state;
 789         struct mutex    interface_state_mutex; /* protect SW state */
 790         u8      interface_state;
 791 };
 792
 793 struct mlx4_dev {
 794         struct mlx4_dev_persistent *persist;
 795         unsigned long           flags;
 796         unsigned long           num_slaves;
 797         struct mlx4_caps        caps;
 798         struct mlx4_phys_caps   phys_caps;
 799         struct mlx4_quotas      quotas;
 800         struct radix_tree_root  qp_table_tree;
 801         u8                      rev_id;
 802         char                    board_id[MLX4_BOARD_ID_LEN];
 803         int                     numa_node;
 804         int                     oper_log_mgm_entry_size;
 805         u64                     regid_promisc_array[MLX4_MAX_PORTS + 1];
 806         u64                     regid_allmulti_array[MLX4_MAX_PORTS + 1];
 807         struct mlx4_vf_dev     *dev_vfs;
 808 };
 809
 810 struct mlx4_eqe {
 811         u8                      reserved1;
 812         u8                      type;
 813         u8                      reserved2;
 814         u8                      subtype;
 815         union {
 816                 u32             raw[6];
 817                 struct {
 818                         __be32  cqn;
 819                 } __packed comp;
 820                 struct {
 821                         u16     reserved1;
 822                         __be16  token;
 823                         u32     reserved2;
 824                         u8      reserved3[3];
 825                         u8      status;
 826                         __be64  out_param;
 827                 } __packed cmd;
 828                 struct {
 829                         __be32  qpn;
 830                 } __packed qp;
 831                 struct {
 832                         __be32  srqn;
 833                 } __packed srq;
 834                 struct {
 835                         __be32  cqn;
 836                         u32     reserved1;
 837                         u8      reserved2[3];
 838                         u8      syndrome;
 839                 } __packed cq_err;
 840                 struct {
 841                         u32     reserved1[2];
 842                         __be32  port;
 843                 } __packed port_change;
 844                 struct {
 845                         #define COMM_CHANNEL_BIT_ARRAY_SIZE     4
 846                         u32 reserved;
 847                         u32 bit_vec[COMM_CHANNEL_BIT_ARRAY_SIZE];
 848                 } __packed comm_channel_arm;
 849                 struct {
 850                         u8      port;
 851                         u8      reserved[3];
 852                         __be64  mac;
 853                 } __packed mac_update;
 854                 struct {
 855                         __be32  slave_id;
 856                 } __packed flr_event;
 857                 struct {
 858                         __be16  current_temperature;
 859                         __be16  warning_threshold;
 860                 } __packed warming;
 861                 struct {
 862                         u8 reserved[3];
 863                         u8 port;
 864                         union {
 865                                 struct {
 866                                         __be16 mstr_sm_lid;
 867                                         __be16 port_lid;
 868                                         __be32 changed_attr;
 869                                         u8 reserved[3];
 870                                         u8 mstr_sm_sl;
 871                                         __be64 gid_prefix;
 872                                 } __packed port_info;
 873                                 struct {
 874                                         __be32 block_ptr;
 875                                         __be32 tbl_entries_mask;
 876                                 } __packed tbl_change_info;
 877                         } params;
 878                 } __packed port_mgmt_change;
 879                 struct {
 880                         u8 reserved[3];
 881                         u8 port;
 882                         u32 reserved1[5];
 883                 } __packed bad_cable;
 884         }                       event;
 885         u8                      slave_id;
 886         u8                      reserved3[2];
 887         u8                      owner;
 888 } __packed;
 889
 890 struct mlx4_init_port_param {
 891         int                     set_guid0;
 892         int                     set_node_guid;
 893         int                     set_si_guid;
 894         u16                     mtu;
 895         int                     port_width_cap;
 896         u16                     vl_cap;
 897         u16                     max_gid;
 898         u16                     max_pkey;
 899         u64                     guid0;
 900         u64                     node_guid;
 901         u64                     si_guid;
 902 };
 903
 904 #define MAD_IFC_DATA_SZ 192
 905 /* MAD IFC Mailbox */
 906 struct mlx4_mad_ifc {
 907         u8      base_version;
 908         u8      mgmt_class;
 909         u8      class_version;
 910         u8      method;
 911         __be16  status;
 912         __be16  class_specific;
 913         __be64  tid;
 914         __be16  attr_id;
 915         __be16  resv;
 916         __be32  attr_mod;
 917         __be64  mkey;
 918         __be16  dr_slid;
 919         __be16  dr_dlid;
 920         u8      reserved[28];
 921         u8      data[MAD_IFC_DATA_SZ];
 922 } __packed;
 923
 924 #define mlx4_foreach_port(port, dev, type)                              \
 925         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)     \
 926                 if ((type) == (dev)->caps.port_mask[(port)])
 927
 928 #define mlx4_foreach_non_ib_transport_port(port, dev)                     \
 929         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)       \
 930                 if (((dev)->caps.port_mask[port] != MLX4_PORT_TYPE_IB))
 931
 932 #define mlx4_foreach_ib_transport_port(port, dev)                         \
 933         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)       \
 934                 if (((dev)->caps.port_mask[port] == MLX4_PORT_TYPE_IB) || \
 935                         ((dev)->caps.flags & MLX4_DEV_CAP_FLAG_IBOE))
 936
 937 #define MLX4_INVALID_SLAVE_ID   0xFF
 938
 939 void handle_port_mgmt_change_event(struct work_struct *work);
 940
 941 static inline int mlx4_master_func_num(struct mlx4_dev *dev)
 942 {
 943         return dev->caps.function;
 944 }
 945
 946 static inline int mlx4_is_master(struct mlx4_dev *dev)
 947 {
 948         return dev->flags & MLX4_FLAG_MASTER;
 949 }
 950
 951 static inline int mlx4_num_reserved_sqps(struct mlx4_dev *dev)
 952 {
 953         return dev->phys_caps.base_sqpn + 8 +
 954                 16 * MLX4_MFUNC_MAX * !!mlx4_is_master(dev);
 955 }
 956
 957 static inline int mlx4_is_qp_reserved(struct mlx4_dev *dev, u32 qpn)
 958 {
 959         return (qpn < dev->phys_caps.base_sqpn + 8 +
 960                 16 * MLX4_MFUNC_MAX * !!mlx4_is_master(dev) &&
 961                 qpn >= dev->phys_caps.base_sqpn) ||
 962                (qpn < dev->caps.reserved_qps_cnt[MLX4_QP_REGION_FW]);
 963 }
 964
 965 static inline int mlx4_is_guest_proxy(struct mlx4_dev *dev, int slave, u32 qpn)
 966 {
 967         int guest_proxy_base = dev->phys_caps.base_proxy_sqpn + slave * 8;
 968
 969         if (qpn >= guest_proxy_base && qpn < guest_proxy_base + 8)
 970                 return 1;
 971
 972         return 0;
 973 }
 974
 975 static inline int mlx4_is_mfunc(struct mlx4_dev *dev)
 976 {
 977         return dev->flags & (MLX4_FLAG_SLAVE | MLX4_FLAG_MASTER);
 978 }
 979
 980 static inline int mlx4_is_slave(struct mlx4_dev *dev)
 981 {
 982         return dev->flags & MLX4_FLAG_SLAVE;
 983 }
 984
 985 int mlx4_buf_alloc(struct mlx4_dev *dev, int size, int max_direct,
 986                    struct mlx4_buf *buf, gfp_t gfp);
 987 void mlx4_buf_free(struct mlx4_dev *dev, int size, struct mlx4_buf *buf);
 988 static inline void *mlx4_buf_offset(struct mlx4_buf *buf, int offset)
 989 {
 990         if (BITS_PER_LONG == 64 || buf->nbufs == 1)
 991                 return buf->direct.buf + offset;
 992         else
 993                 return buf->page_list[offset >> PAGE_SHIFT].buf +
 994                         (offset & (PAGE_SIZE - 1));
 995 }
 996
 997 int mlx4_pd_alloc(struct mlx4_dev *dev, u32 *pdn);
 998 void mlx4_pd_free(struct mlx4_dev *dev, u32 pdn);
 999 int mlx4_xrcd_alloc(struct mlx4_dev *dev, u32 *xrcdn);
1000 void mlx4_xrcd_free(struct mlx4_dev *dev, u32 xrcdn);
1001
1002 int mlx4_uar_alloc(struct mlx4_dev *dev, struct mlx4_uar *uar);
1003 void mlx4_uar_free(struct mlx4_dev *dev, struct mlx4_uar *uar);
1004 int mlx4_bf_alloc(struct mlx4_dev *dev, struct mlx4_bf *bf, int node);
1005 void mlx4_bf_free(struct mlx4_dev *dev, struct mlx4_bf *bf);
1006
1007 int mlx4_mtt_init(struct mlx4_dev *dev, int npages, int page_shift,
1008                   struct mlx4_mtt *mtt);
1009 void mlx4_mtt_cleanup(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
1010 u64 mlx4_mtt_addr(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
1011
1012 int mlx4_mr_alloc(struct mlx4_dev *dev, u32 pd, u64 iova, u64 size, u32 access,
1013                   int npages, int page_shift, struct mlx4_mr *mr);
1014 int mlx4_mr_free(struct mlx4_dev *dev, struct mlx4_mr *mr);
1015 int mlx4_mr_enable(struct mlx4_dev *dev, struct mlx4_mr *mr);
1016 int mlx4_mw_alloc(struct mlx4_dev *dev, u32 pd, enum mlx4_mw_type type,
1017                   struct mlx4_mw *mw);
1018 void mlx4_mw_free(struct mlx4_dev *dev, struct mlx4_mw *mw);
1019 int mlx4_mw_enable(struct mlx4_dev *dev, struct mlx4_mw *mw);
1020 int mlx4_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
1021                    int start_index, int npages, u64 *page_list);
1022 int mlx4_buf_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
1023                        struct mlx4_buf *buf, gfp_t gfp);
1024
1025 int mlx4_db_alloc(struct mlx4_dev *dev, struct mlx4_db *db, int order,
1026                   gfp_t gfp);
1027 void mlx4_db_free(struct mlx4_dev *dev, struct mlx4_db *db);
1028
1029 int mlx4_alloc_hwq_res(struct mlx4_dev *dev, struct mlx4_hwq_resources *wqres,
1030                        int size, int max_direct);
1031 void mlx4_free_hwq_res(struct mlx4_dev *mdev, struct mlx4_hwq_resources *wqres,
1032                        int size);
1033
1034 int mlx4_cq_alloc(struct mlx4_dev *dev, int nent, struct mlx4_mtt *mtt,
1035                   struct mlx4_uar *uar, u64 db_rec, struct mlx4_cq *cq,
1036                   unsigned vector, int collapsed, int timestamp_en);
1037 void mlx4_cq_free(struct mlx4_dev *dev, struct mlx4_cq *cq);
1038 int mlx4_qp_reserve_range(struct mlx4_dev *dev, int cnt, int align,
1039                           int *base, u8 flags);
1040 void mlx4_qp_release_range(struct mlx4_dev *dev, int base_qpn, int cnt);
1041
1042 int mlx4_qp_alloc(struct mlx4_dev *dev, int qpn, struct mlx4_qp *qp,
1043                   gfp_t gfp);
1044 void mlx4_qp_free(struct mlx4_dev *dev, struct mlx4_qp *qp);
1045
1046 int mlx4_srq_alloc(struct mlx4_dev *dev, u32 pdn, u32 cqn, u16 xrcdn,
1047                    struct mlx4_mtt *mtt, u64 db_rec, struct mlx4_srq *srq);
1048 void mlx4_srq_free(struct mlx4_dev *dev, struct mlx4_srq *srq);
1049 int mlx4_srq_arm(struct mlx4_dev *dev, struct mlx4_srq *srq, int limit_watermark);
1050 int mlx4_srq_query(struct mlx4_dev *dev, struct mlx4_srq *srq, int *limit_watermark);
1051
1052 int mlx4_INIT_PORT(struct mlx4_dev *dev, int port);
1053 int mlx4_CLOSE_PORT(struct mlx4_dev *dev, int port);
1054
1055 int mlx4_unicast_attach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
1056                         int block_mcast_loopback, enum mlx4_protocol prot);
1057 int mlx4_unicast_detach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
1058                         enum mlx4_protocol prot);
1059 int mlx4_multicast_attach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
1060                           u8 port, int block_mcast_loopback,
1061                           enum mlx4_protocol protocol, u64 *reg_id);
1062 int mlx4_multicast_detach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
1063                           enum mlx4_protocol protocol, u64 reg_id);
1064
1065 enum {
1066         MLX4_DOMAIN_UVERBS      = 0x1000,
1067         MLX4_DOMAIN_ETHTOOL     = 0x2000,
1068         MLX4_DOMAIN_RFS         = 0x3000,
1069         MLX4_DOMAIN_NIC    = 0x5000,
1070 };
1071
1072 enum mlx4_net_trans_rule_id {
1073         MLX4_NET_TRANS_RULE_ID_ETH = 0,
1074         MLX4_NET_TRANS_RULE_ID_IB,
1075         MLX4_NET_TRANS_RULE_ID_IPV6,
1076         MLX4_NET_TRANS_RULE_ID_IPV4,
1077         MLX4_NET_TRANS_RULE_ID_TCP,
1078         MLX4_NET_TRANS_RULE_ID_UDP,
1079         MLX4_NET_TRANS_RULE_ID_VXLAN,
1080         MLX4_NET_TRANS_RULE_NUM, /* should be last */
1081 };
1082
1083 extern const u16 __sw_id_hw[];
1084
1085 static inline int map_hw_to_sw_id(u16 header_id)
1086 {
1087
1088         int i;
1089         for (i = 0; i < MLX4_NET_TRANS_RULE_NUM; i++) {
1090                 if (header_id == __sw_id_hw[i])
1091                         return i;
1092         }
1093         return -EINVAL;
1094 }
1095
1096 enum mlx4_net_trans_promisc_mode {
1097         MLX4_FS_REGULAR = 1,
1098         MLX4_FS_ALL_DEFAULT,
1099         MLX4_FS_MC_DEFAULT,
1100         MLX4_FS_UC_SNIFFER,
1101         MLX4_FS_MC_SNIFFER,
1102         MLX4_FS_MODE_NUM, /* should be last */
1103 };
1104
1105 struct mlx4_spec_eth {
1106         u8      dst_mac[ETH_ALEN];
1107         u8      dst_mac_msk[ETH_ALEN];
1108         u8      src_mac[ETH_ALEN];
1109         u8      src_mac_msk[ETH_ALEN];
1110         u8      ether_type_enable;
1111         __be16  ether_type;
1112         __be16  vlan_id_msk;
1113         __be16  vlan_id;
1114 };
1115
1116 struct mlx4_spec_tcp_udp {
1117         __be16 dst_port;
1118         __be16 dst_port_msk;
1119         __be16 src_port;
1120         __be16 src_port_msk;
1121 };
1122
1123 struct mlx4_spec_ipv4 {
1124         __be32 dst_ip;
1125         __be32 dst_ip_msk;
1126         __be32 src_ip;
1127         __be32 src_ip_msk;
1128 };
1129
1130 struct mlx4_spec_ib {
1131         __be32  l3_qpn;
1132         __be32  qpn_msk;
1133         u8      dst_gid[16];
1134         u8      dst_gid_msk[16];
1135 };
1136
1137 struct mlx4_spec_vxlan {
1138         __be32 vni;
1139         __be32 vni_mask;
1140
1141 };
1142
1143 struct mlx4_spec_list {
1144         struct  list_head list;
1145         enum    mlx4_net_trans_rule_id id;
1146         union {
1147                 struct mlx4_spec_eth eth;
1148                 struct mlx4_spec_ib ib;
1149                 struct mlx4_spec_ipv4 ipv4;
1150                 struct mlx4_spec_tcp_udp tcp_udp;
1151                 struct mlx4_spec_vxlan vxlan;
1152         };
1153 };
1154
1155 enum mlx4_net_trans_hw_rule_queue {
1156         MLX4_NET_TRANS_Q_FIFO,
1157         MLX4_NET_TRANS_Q_LIFO,
1158 };
1159
1160 struct mlx4_net_trans_rule {
1161         struct  list_head list;
1162         enum    mlx4_net_trans_hw_rule_queue queue_mode;
1163         bool    exclusive;
1164         bool    allow_loopback;
1165         enum    mlx4_net_trans_promisc_mode promisc_mode;
1166         u8      port;
1167         u16     priority;
1168         u32     qpn;
1169 };
1170
1171 struct mlx4_net_trans_rule_hw_ctrl {
1172         __be16 prio;
1173         u8 type;
1174         u8 flags;
1175         u8 rsvd1;
1176         u8 funcid;
1177         u8 vep;
1178         u8 port;
1179         __be32 qpn;
1180         __be32 rsvd2;
1181 };
1182
1183 struct mlx4_net_trans_rule_hw_ib {
1184         u8 size;
1185         u8 rsvd1;
1186         __be16 id;
1187         u32 rsvd2;
1188         __be32 l3_qpn;
1189         __be32 qpn_mask;
1190         u8 dst_gid[16];
1191         u8 dst_gid_msk[16];
1192 } __packed;
1193
1194 struct mlx4_net_trans_rule_hw_eth {
1195         u8      size;
1196         u8      rsvd;
1197         __be16  id;
1198         u8      rsvd1[6];
1199         u8      dst_mac[6];
1200         u16     rsvd2;
1201         u8      dst_mac_msk[6];
1202         u16     rsvd3;
1203         u8      src_mac[6];
1204         u16     rsvd4;
1205         u8      src_mac_msk[6];
1206         u8      rsvd5;
1207         u8      ether_type_enable;
1208         __be16  ether_type;
1209         __be16  vlan_tag_msk;
1210         __be16  vlan_tag;
1211 } __packed;
1212
1213 struct mlx4_net_trans_rule_hw_tcp_udp {
1214         u8      size;
1215         u8      rsvd;
1216         __be16  id;
1217         __be16  rsvd1[3];
1218         __be16  dst_port;
1219         __be16  rsvd2;
1220         __be16  dst_port_msk;
1221         __be16  rsvd3;
1222         __be16  src_port;
1223         __be16  rsvd4;
1224         __be16  src_port_msk;
1225 } __packed;
1226
1227 struct mlx4_net_trans_rule_hw_ipv4 {
1228         u8      size;
1229         u8      rsvd;
1230         __be16  id;
1231         __be32  rsvd1;
1232         __be32  dst_ip;
1233         __be32  dst_ip_msk;
1234         __be32  src_ip;
1235         __be32  src_ip_msk;
1236 } __packed;
1237
1238 struct mlx4_net_trans_rule_hw_vxlan {
1239         u8      size;
1240         u8      rsvd;
1241         __be16  id;
1242         __be32  rsvd1;
1243         __be32  vni;
1244         __be32  vni_mask;
1245 } __packed;
1246
1247 struct _rule_hw {
1248         union {
1249                 struct {
1250                         u8 size;
1251                         u8 rsvd;
1252                         __be16 id;
1253                 };
1254                 struct mlx4_net_trans_rule_hw_eth eth;
1255                 struct mlx4_net_trans_rule_hw_ib ib;
1256                 struct mlx4_net_trans_rule_hw_ipv4 ipv4;
1257                 struct mlx4_net_trans_rule_hw_tcp_udp tcp_udp;
1258                 struct mlx4_net_trans_rule_hw_vxlan vxlan;
1259         };
1260 };
1261
1262 enum {
1263         VXLAN_STEER_BY_OUTER_MAC        = 1 << 0,
1264         VXLAN_STEER_BY_OUTER_VLAN       = 1 << 1,
1265         VXLAN_STEER_BY_VSID_VNI         = 1 << 2,
1266         VXLAN_STEER_BY_INNER_MAC        = 1 << 3,
1267         VXLAN_STEER_BY_INNER_VLAN       = 1 << 4,
1268 };
1269
1270
1271 int mlx4_flow_steer_promisc_add(struct mlx4_dev *dev, u8 port, u32 qpn,
1272                                 enum mlx4_net_trans_promisc_mode mode);
1273 int mlx4_flow_steer_promisc_remove(struct mlx4_dev *dev, u8 port,
1274                                    enum mlx4_net_trans_promisc_mode mode);
1275 int mlx4_multicast_promisc_add(struct mlx4_dev *dev, u32 qpn, u8 port);
1276 int mlx4_multicast_promisc_remove(struct mlx4_dev *dev, u32 qpn, u8 port);
1277 int mlx4_unicast_promisc_add(struct mlx4_dev *dev, u32 qpn, u8 port);
1278 int mlx4_unicast_promisc_remove(struct mlx4_dev *dev, u32 qpn, u8 port);
1279 int mlx4_SET_MCAST_FLTR(struct mlx4_dev *dev, u8 port, u64 mac, u64 clear, u8 mode);
1280
1281 int mlx4_register_mac(struct mlx4_dev *dev, u8 port, u64 mac);
1282 void mlx4_unregister_mac(struct mlx4_dev *dev, u8 port, u64 mac);
1283 int mlx4_get_base_qpn(struct mlx4_dev *dev, u8 port);
1284 int __mlx4_replace_mac(struct mlx4_dev *dev, u8 port, int qpn, u64 new_mac);
1285 void mlx4_set_stats_bitmap(struct mlx4_dev *dev, u64 *stats_bitmap);
1286 int mlx4_SET_PORT_general(struct mlx4_dev *dev, u8 port, int mtu,
1287                           u8 pptx, u8 pfctx, u8 pprx, u8 pfcrx);
1288 int mlx4_SET_PORT_qpn_calc(struct mlx4_dev *dev, u8 port, u32 base_qpn,
1289                            u8 promisc);
1290 int mlx4_SET_PORT_PRIO2TC(struct mlx4_dev *dev, u8 port, u8 *prio2tc);
1291 int mlx4_SET_PORT_SCHEDULER(struct mlx4_dev *dev, u8 port, u8 *tc_tx_bw,
1292                 u8 *pg, u16 *ratelimit);
1293 int mlx4_SET_PORT_VXLAN(struct mlx4_dev *dev, u8 port, u8 steering, int enable);
1294 int mlx4_find_cached_mac(struct mlx4_dev *dev, u8 port, u64 mac, int *idx);
1295 int mlx4_find_cached_vlan(struct mlx4_dev *dev, u8 port, u16 vid, int *idx);
1296 int mlx4_register_vlan(struct mlx4_dev *dev, u8 port, u16 vlan, int *index);
1297 void mlx4_unregister_vlan(struct mlx4_dev *dev, u8 port, u16 vlan);
1298
1299 int mlx4_map_phys_fmr(struct mlx4_dev *dev, struct mlx4_fmr *fmr, u64 *page_list,
1300                       int npages, u64 iova, u32 *lkey, u32 *rkey);
1301 int mlx4_fmr_alloc(struct mlx4_dev *dev, u32 pd, u32 access, int max_pages,
1302                    int max_maps, u8 page_shift, struct mlx4_fmr *fmr);
1303 int mlx4_fmr_enable(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
1304 void mlx4_fmr_unmap(struct mlx4_dev *dev, struct mlx4_fmr *fmr,
1305                     u32 *lkey, u32 *rkey);
1306 int mlx4_fmr_free(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
1307 int mlx4_SYNC_TPT(struct mlx4_dev *dev);
1308 int mlx4_test_interrupts(struct mlx4_dev *dev);
1309 int mlx4_assign_eq(struct mlx4_dev *dev, char *name, struct cpu_rmap *rmap,
1310                    int *vector);
1311 void mlx4_release_eq(struct mlx4_dev *dev, int vec);
1312
1313 int mlx4_eq_get_irq(struct mlx4_dev *dev, int vec);
1314
1315 int mlx4_get_phys_port_id(struct mlx4_dev *dev);
1316 int mlx4_wol_read(struct mlx4_dev *dev, u64 *config, int port);
1317 int mlx4_wol_write(struct mlx4_dev *dev, u64 config, int port);
1318
1319 int mlx4_counter_alloc(struct mlx4_dev *dev, u32 *idx);
1320 void mlx4_counter_free(struct mlx4_dev *dev, u32 idx);
1321
1322 int mlx4_flow_attach(struct mlx4_dev *dev,
1323                      struct mlx4_net_trans_rule *rule, u64 *reg_id);
1324 int mlx4_flow_detach(struct mlx4_dev *dev, u64 reg_id);
1325 int mlx4_map_sw_to_hw_steering_mode(struct mlx4_dev *dev,
1326                                     enum mlx4_net_trans_promisc_mode flow_type);
1327 int mlx4_map_sw_to_hw_steering_id(struct mlx4_dev *dev,
1328                                   enum mlx4_net_trans_rule_id id);
1329 int mlx4_hw_rule_sz(struct mlx4_dev *dev, enum mlx4_net_trans_rule_id id);
1330
1331 int mlx4_tunnel_steer_add(struct mlx4_dev *dev, unsigned char *addr,
1332                           int port, int qpn, u16 prio, u64 *reg_id);
1333
1334 void mlx4_sync_pkey_table(struct mlx4_dev *dev, int slave, int port,
1335                           int i, int val);
1336
1337 int mlx4_get_parav_qkey(struct mlx4_dev *dev, u32 qpn, u32 *qkey);
1338
1339 int mlx4_is_slave_active(struct mlx4_dev *dev, int slave);
1340 int mlx4_gen_pkey_eqe(struct mlx4_dev *dev, int slave, u8 port);
1341 int mlx4_gen_guid_change_eqe(struct mlx4_dev *dev, int slave, u8 port);
1342 int mlx4_gen_slaves_port_mgt_ev(struct mlx4_dev *dev, u8 port, int attr);
1343 int mlx4_gen_port_state_change_eqe(struct mlx4_dev *dev, int slave, u8 port, u8 port_subtype_change);
1344 enum slave_port_state mlx4_get_slave_port_state(struct mlx4_dev *dev, int slave, u8 port);
1345 int set_and_calc_slave_port_state(struct mlx4_dev *dev, int slave, u8 port, int event, enum slave_port_gen_event *gen_event);
1346
1347 void mlx4_put_slave_node_guid(struct mlx4_dev *dev, int slave, __be64 guid);
1348 __be64 mlx4_get_slave_node_guid(struct mlx4_dev *dev, int slave);
1349
1350 int mlx4_get_slave_from_roce_gid(struct mlx4_dev *dev, int port, u8 *gid,
1351                                  int *slave_id);
1352 int mlx4_get_roce_gid_from_slave(struct mlx4_dev *dev, int port, int slave_id,
1353                                  u8 *gid);
1354
1355 int mlx4_FLOW_STEERING_IB_UC_QP_RANGE(struct mlx4_dev *dev, u32 min_range_qpn,
1356                                       u32 max_range_qpn);
1357
1358 cycle_t mlx4_read_clock(struct mlx4_dev *dev);
1359
1360 struct mlx4_active_ports {
1361         DECLARE_BITMAP(ports, MLX4_MAX_PORTS);
1362 };
1363 /* Returns a bitmap of the physical ports which are assigned to slave */
1364 struct mlx4_active_ports mlx4_get_active_ports(struct mlx4_dev *dev, int slave);
1365
1366 /* Returns the physical port that represents the virtual port of the slave, */
1367 /* or a value < 0 in case of an error. If a slave has 2 ports, the identity */
1368 /* mapping is returned.                                                     */
1369 int mlx4_slave_convert_port(struct mlx4_dev *dev, int slave, int port);
1370
1371 struct mlx4_slaves_pport {
1372         DECLARE_BITMAP(slaves, MLX4_MFUNC_MAX);
1373 };
1374 /* Returns a bitmap of all slaves that are assigned to port. */
1375 struct mlx4_slaves_pport mlx4_phys_to_slaves_pport(struct mlx4_dev *dev,
1376                                                    int port);
1377
1378 /* Returns a bitmap of all slaves that are assigned exactly to all the */
1379 /* the ports that are set in crit_ports.                               */
1380 struct mlx4_slaves_pport mlx4_phys_to_slaves_pport_actv(
1381                 struct mlx4_dev *dev,
1382                 const struct mlx4_active_ports *crit_ports);
1383
1384 /* Returns the slave's virtual port that represents the physical port. */
1385 int mlx4_phys_to_slave_port(struct mlx4_dev *dev, int slave, int port);
1386
1387 int mlx4_get_base_gid_ix(struct mlx4_dev *dev, int slave, int port);
1388
1389 int mlx4_config_vxlan_port(struct mlx4_dev *dev, __be16 udp_port);
1390 int mlx4_disable_rx_port_check(struct mlx4_dev *dev, bool dis);
1391 int mlx4_virt2phy_port_map(struct mlx4_dev *dev, u32 port1, u32 port2);
1392 int mlx4_vf_smi_enabled(struct mlx4_dev *dev, int slave, int port);
1393 int mlx4_vf_get_enable_smi_admin(struct mlx4_dev *dev, int slave, int port);
1394 int mlx4_vf_set_enable_smi_admin(struct mlx4_dev *dev, int slave, int port,
1395                                  int enable);
1396 int mlx4_mr_hw_get_mpt(struct mlx4_dev *dev, struct mlx4_mr *mmr,
1397                        struct mlx4_mpt_entry ***mpt_entry);
1398 int mlx4_mr_hw_write_mpt(struct mlx4_dev *dev, struct mlx4_mr *mmr,
1399                          struct mlx4_mpt_entry **mpt_entry);
1400 int mlx4_mr_hw_change_pd(struct mlx4_dev *dev, struct mlx4_mpt_entry *mpt_entry,
1401                          u32 pdn);
1402 int mlx4_mr_hw_change_access(struct mlx4_dev *dev,
1403                              struct mlx4_mpt_entry *mpt_entry,
1404                              u32 access);
1405 void mlx4_mr_hw_put_mpt(struct mlx4_dev *dev,
1406                         struct mlx4_mpt_entry **mpt_entry);
1407 void mlx4_mr_rereg_mem_cleanup(struct mlx4_dev *dev, struct mlx4_mr *mr);
1408 int mlx4_mr_rereg_mem_write(struct mlx4_dev *dev, struct mlx4_mr *mr,
1409                             u64 iova, u64 size, int npages,
1410                             int page_shift, struct mlx4_mpt_entry *mpt_entry);
1411
1412 int mlx4_get_module_info(struct mlx4_dev *dev, u8 port,
1413                          u16 offset, u16 size, u8 *data);
1414
1415 /* Returns true if running in low memory profile (kdump kernel) */
1416 static inline bool mlx4_low_memory_profile(void)
1417 {
1418         return is_kdump_kernel();
1419 }
1420
1421 /* ACCESS REG commands */
1422 enum mlx4_access_reg_method {
1423         MLX4_ACCESS_REG_QUERY = 0x1,
1424         MLX4_ACCESS_REG_WRITE = 0x2,
1425 };
1426
1427 /* ACCESS PTYS Reg command */
1428 enum mlx4_ptys_proto {
1429         MLX4_PTYS_IB = 1<<0,
1430         MLX4_PTYS_EN = 1<<2,
1431 };
1432
1433 struct mlx4_ptys_reg {
1434         u8 resrvd1;
1435         u8 local_port;
1436         u8 resrvd2;
1437         u8 proto_mask;
1438         __be32 resrvd3[2];
1439         __be32 eth_proto_cap;
1440         __be16 ib_width_cap;
1441         __be16 ib_speed_cap;
1442         __be32 resrvd4;
1443         __be32 eth_proto_admin;
1444         __be16 ib_width_admin;
1445         __be16 ib_speed_admin;
1446         __be32 resrvd5;
1447         __be32 eth_proto_oper;
1448         __be16 ib_width_oper;
1449         __be16 ib_speed_oper;
1450         __be32 resrvd6;
1451         __be32 eth_proto_lp_adv;
1452 } __packed;
1453
1454 int mlx4_ACCESS_PTYS_REG(struct mlx4_dev *dev,
1455                          enum mlx4_access_reg_method method,
1456                          struct mlx4_ptys_reg *ptys_reg);
1457
1458 #endif /* MLX4_DEVICE_H */