include/llvm/CodeGen/SelectionDAGISel.h

   1 //===-- llvm/CodeGen/SelectionDAGISel.h - Common Base Class------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the SelectionDAGISel class, which is used as the common
  11 // base class for SelectionDAG-based instruction selectors.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_CODEGEN_SELECTIONDAG_ISEL_H
  16 #define LLVM_CODEGEN_SELECTIONDAG_ISEL_H
  17
  18 #include "llvm/Pass.h"
  19 #include "llvm/Constant.h"
  20 #include "llvm/CodeGen/SelectionDAGNodes.h"
  21
  22 namespace llvm {
  23   class SelectionDAG;
  24   class SelectionDAGLowering;
  25   class SDOperand;
  26   class SSARegMap;
  27   class MachineBasicBlock;
  28   class MachineFunction;
  29   class MachineInstr;
  30   class TargetLowering;
  31   class FunctionLoweringInfo;
  32   class HazardRecognizer;
  33
  34 /// SelectionDAGISel - This is the common base class used for SelectionDAG-based
  35 /// pattern-matching instruction selectors.
  36 class SelectionDAGISel : public FunctionPass {
  37 public:
  38   TargetLowering &TLI;
  39   SSARegMap *RegMap;
  40   SelectionDAG *CurDAG;
  41   MachineBasicBlock *BB;
  42
  43   SelectionDAGISel(TargetLowering &tli) : TLI(tli) {}
  44
  45   virtual void getAnalysisUsage(AnalysisUsage &AU) const;
  46
  47   virtual bool runOnFunction(Function &Fn);
  48
  49   unsigned MakeReg(MVT::ValueType VT);
  50
  51   virtual void EmitFunctionEntryCode(Function &Fn, MachineFunction &MF) {}
  52   virtual void InstructionSelectBasicBlock(SelectionDAG &SD) = 0;
  53
  54   /// SelectInlineAsmMemoryOperand - Select the specified address as a target
  55   /// addressing mode, according to the specified constraint code.  If this does
  56   /// not match or is not implemented, return true.  The resultant operands
  57   /// (which will appear in the machine instruction) should be added to the
  58   /// OutOps vector.
  59   virtual bool SelectInlineAsmMemoryOperand(const SDOperand &Op,
  60                                             char ConstraintCode,
  61                                             std::vector<SDOperand> &OutOps,
  62                                             SelectionDAG &DAG) {
  63     return true;
  64   }
  65
  66   /// CreateTargetHazardRecognizer - Return a newly allocated hazard recognizer
  67   /// to use for this target when scheduling the DAG.
  68   virtual HazardRecognizer *CreateTargetHazardRecognizer();
  69
  70   /// CaseBlock - This structure is used to communicate between SDLowering and
  71   /// SDISel for the code generation of additional basic blocks needed by multi-
  72   /// case switch statements.
  73   struct CaseBlock {
  74     CaseBlock(ISD::CondCode cc, Value *s, Constant *c, MachineBasicBlock *lhs,
  75               MachineBasicBlock *rhs, MachineBasicBlock *me) :
  76     CC(cc), SwitchV(s), CaseC(c), LHSBB(lhs), RHSBB(rhs), ThisBB(me) {}
  77     // CC - the condition code to use for the case block's setcc node
  78     ISD::CondCode CC;
  79     // SwitchV - the value to be switched on, 'foo' in switch(foo)
  80     Value *SwitchV;
  81     // CaseC - the constant the setcc node will compare against SwitchV
  82     Constant *CaseC;
  83     // LHSBB - the block to branch to if the setcc is true
  84     MachineBasicBlock *LHSBB;
  85     // RHSBB - the block to branch to if the setcc is false
  86     MachineBasicBlock *RHSBB;
  87     // ThisBB - the blcok into which to emit the code for the setcc and branches
  88     MachineBasicBlock *ThisBB;
  89   };
  90
  91 protected:
  92   /// Pick a safe ordering and emit instructions for each target node in the
  93   /// graph.
  94   void ScheduleAndEmitDAG(SelectionDAG &DAG);
  95
  96   /// SelectInlineAsmMemoryOperands - Calls to this are automatically generated
  97   /// by tblgen.  Others should not call it.
  98   void SelectInlineAsmMemoryOperands(std::vector<SDOperand> &Ops,
  99                                      SelectionDAG &DAG);
 100
 101 private:
 102   SDOperand CopyValueToVirtualRegister(SelectionDAGLowering &SDL,
 103                                        Value *V, unsigned Reg);
 104   void SelectBasicBlock(BasicBlock *BB, MachineFunction &MF,
 105                         FunctionLoweringInfo &FuncInfo);
 106
 107   void BuildSelectionDAG(SelectionDAG &DAG, BasicBlock *LLVMBB,
 108            std::vector<std::pair<MachineInstr*, unsigned> > &PHINodesToUpdate,
 109                          FunctionLoweringInfo &FuncInfo);
 110   void CodeGenAndEmitDAG(SelectionDAG &DAG);
 111   void LowerArguments(BasicBlock *BB, SelectionDAGLowering &SDL,
 112                       std::vector<SDOperand> &UnorderedChains);
 113
 114   /// SwitchCases - Vector of CaseBlock structures used to communicate
 115   /// SwitchInst code generation information.
 116   std::vector<CaseBlock> SwitchCases;
 117 };
 118
 119 }
 120
 121 #endif /* LLVM_CODEGEN_SELECTIONDAG_ISEL_H */