include/llvm/Target/TargetInstrInfo.h

   1 //===-- llvm/Target/TargetInstrInfo.h - Instruction Info --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the target machine instruction set to the code generator.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #ifndef LLVM_TARGET_TARGETINSTRINFO_H
  15 #define LLVM_TARGET_TARGETINSTRINFO_H
  16
  17 #include "llvm/Target/TargetInstrDesc.h"
  18 #include "llvm/CodeGen/MachineFunction.h"
  19
  20 namespace llvm {
  21
  22 class MCAsmInfo;
  23 class TargetRegisterClass;
  24 class TargetRegisterInfo;
  25 class LiveVariables;
  26 class CalleeSavedInfo;
  27 class SDNode;
  28 class SelectionDAG;
  29 class MachineMemOperand;
  30
  31 template<class T> class SmallVectorImpl;
  32
  33
  34 //---------------------------------------------------------------------------
  35 ///
  36 /// TargetInstrInfo - Interface to description of machine instruction set
  37 ///
  38 class TargetInstrInfo {
  39   const TargetInstrDesc *Descriptors; // Raw array to allow static init'n
  40   unsigned NumOpcodes;                // Number of entries in the desc array
  41
  42   TargetInstrInfo(const TargetInstrInfo &);  // DO NOT IMPLEMENT
  43   void operator=(const TargetInstrInfo &);   // DO NOT IMPLEMENT
  44 public:
  45   TargetInstrInfo(const TargetInstrDesc *desc, unsigned NumOpcodes);
  46   virtual ~TargetInstrInfo();
  47
  48   // Invariant opcodes: All instruction sets have these as their low opcodes.
  49   enum {
  50     PHI = 0,
  51     INLINEASM = 1,
  52     DBG_LABEL = 2,
  53     EH_LABEL = 3,
  54     GC_LABEL = 4,
  55
  56     /// KILL - This instruction is a noop that is used only to adjust the liveness
  57     /// of registers. This can be useful when dealing with sub-registers.
  58     KILL = 5,
  59
  60     /// EXTRACT_SUBREG - This instruction takes two operands: a register
  61     /// that has subregisters, and a subregister index. It returns the
  62     /// extracted subregister value. This is commonly used to implement
  63     /// truncation operations on target architectures which support it.
  64     EXTRACT_SUBREG = 6,
  65
  66     /// INSERT_SUBREG - This instruction takes three operands: a register
  67     /// that has subregisters, a register providing an insert value, and a
  68     /// subregister index. It returns the value of the first register with
  69     /// the value of the second register inserted. The first register is
  70     /// often defined by an IMPLICIT_DEF, as is commonly used to implement
  71     /// anyext operations on target architectures which support it.
  72     INSERT_SUBREG = 7,
  73
  74     /// IMPLICIT_DEF - This is the MachineInstr-level equivalent of undef.
  75     IMPLICIT_DEF = 8,
  76
  77     /// SUBREG_TO_REG - This instruction is similar to INSERT_SUBREG except
  78     /// that the first operand is an immediate integer constant. This constant
  79     /// is often zero, as is commonly used to implement zext operations on
  80     /// target architectures which support it, such as with x86-64 (with
  81     /// zext from i32 to i64 via implicit zero-extension).
  82     SUBREG_TO_REG = 9,
  83
  84     /// COPY_TO_REGCLASS - This instruction is a placeholder for a plain
  85     /// register-to-register copy into a specific register class. This is only
  86     /// used between instruction selection and MachineInstr creation, before
  87     /// virtual registers have been created for all the instructions, and it's
  88     /// only needed in cases where the register classes implied by the
  89     /// instructions are insufficient. The actual MachineInstrs to perform
  90     /// the copy are emitted with the TargetInstrInfo::copyRegToReg hook.
  91     COPY_TO_REGCLASS = 10
  92   };
  93
  94   unsigned getNumOpcodes() const { return NumOpcodes; }
  95
  96   /// get - Return the machine instruction descriptor that corresponds to the
  97   /// specified instruction opcode.
  98   ///
  99   const TargetInstrDesc &get(unsigned Opcode) const {
 100     assert(Opcode < NumOpcodes && "Invalid opcode!");
 101     return Descriptors[Opcode];
 102   }
 103
 104   /// isTriviallyReMaterializable - Return true if the instruction is trivially
 105   /// rematerializable, meaning it has no side effects and requires no operands
 106   /// that aren't always available.
 107   bool isTriviallyReMaterializable(const MachineInstr *MI,
 108                                    AliasAnalysis *AA = 0) const {
 109     return MI->getOpcode() == IMPLICIT_DEF ||
 110            (MI->getDesc().isRematerializable() &&
 111             (isReallyTriviallyReMaterializable(MI, AA) ||
 112              isReallyTriviallyReMaterializableGeneric(MI, AA)));
 113   }
 114
 115 protected:
 116   /// isReallyTriviallyReMaterializable - For instructions with opcodes for
 117   /// which the M_REMATERIALIZABLE flag is set, this hook lets the target
 118   /// specify whether the instruction is actually trivially rematerializable,
 119   /// taking into consideration its operands. This predicate must return false
 120   /// if the instruction has any side effects other than producing a value, or
 121   /// if it requres any address registers that are not always available.
 122   virtual bool isReallyTriviallyReMaterializable(const MachineInstr *MI,
 123                                                  AliasAnalysis *AA) const {
 124     return false;
 125   }
 126
 127 private:
 128   /// isReallyTriviallyReMaterializableGeneric - For instructions with opcodes
 129   /// for which the M_REMATERIALIZABLE flag is set and the target hook
 130   /// isReallyTriviallyReMaterializable returns false, this function does
 131   /// target-independent tests to determine if the instruction is really
 132   /// trivially rematerializable.
 133   bool isReallyTriviallyReMaterializableGeneric(const MachineInstr *MI,
 134                                                 AliasAnalysis *AA) const;
 135
 136 public:
 137   /// isMoveInstr - Return true if the instruction is a register to register
 138   /// move and return the source and dest operands and their sub-register
 139   /// indices by reference.
 140   virtual bool isMoveInstr(const MachineInstr& MI,
 141                            unsigned& SrcReg, unsigned& DstReg,
 142                            unsigned& SrcSubIdx, unsigned& DstSubIdx) const {
 143     return false;
 144   }
 145
 146   /// isIdentityCopy - Return true if the instruction is a copy (or
 147   /// extract_subreg, insert_subreg, subreg_to_reg) where the source and
 148   /// destination registers are the same.
 149   bool isIdentityCopy(const MachineInstr &MI) const {
 150     unsigned SrcReg, DstReg, SrcSubIdx, DstSubIdx;
 151     if (isMoveInstr(MI, SrcReg, DstReg, SrcSubIdx, DstSubIdx) &&
 152         SrcReg == DstReg)
 153       return true;
 154
 155     if (MI.getOpcode() == TargetInstrInfo::EXTRACT_SUBREG &&
 156         MI.getOperand(0).getReg() == MI.getOperand(1).getReg())
 157     return true;
 158
 159     if ((MI.getOpcode() == TargetInstrInfo::INSERT_SUBREG ||
 160          MI.getOpcode() == TargetInstrInfo::SUBREG_TO_REG) &&
 161         MI.getOperand(0).getReg() == MI.getOperand(2).getReg())
 162       return true;
 163     return false;
 164   }
 165
 166   /// isLoadFromStackSlot - If the specified machine instruction is a direct
 167   /// load from a stack slot, return the virtual or physical register number of
 168   /// the destination along with the FrameIndex of the loaded stack slot.  If
 169   /// not, return 0.  This predicate must return 0 if the instruction has
 170   /// any side effects other than loading from the stack slot.
 171   virtual unsigned isLoadFromStackSlot(const MachineInstr *MI,
 172                                        int &FrameIndex) const {
 173     return 0;
 174   }
 175
 176   /// isLoadFromStackSlotPostFE - Check for post-frame ptr elimination
 177   /// stack locations as well.  This uses a heuristic so it isn't
 178   /// reliable for correctness.
 179   virtual unsigned isLoadFromStackSlotPostFE(const MachineInstr *MI,
 180                                              int &FrameIndex) const {
 181     return 0;
 182   }
 183
 184   /// hasLoadFromStackSlot - If the specified machine instruction has
 185   /// a load from a stack slot, return true along with the FrameIndex
 186   /// of the loaded stack slot and the machine mem operand containing
 187   /// the reference.  If not, return false.  Unlike
 188   /// isLoadFromStackSlot, this returns true for any instructions that
 189   /// loads from the stack.  This is just a hint, as some cases may be
 190   /// missed.
 191   virtual bool hasLoadFromStackSlot(const MachineInstr *MI,
 192                                     const MachineMemOperand *&MMO,
 193                                     int &FrameIndex) const {
 194     return 0;
 195   }
 196
 197   /// isStoreToStackSlot - If the specified machine instruction is a direct
 198   /// store to a stack slot, return the virtual or physical register number of
 199   /// the source reg along with the FrameIndex of the loaded stack slot.  If
 200   /// not, return 0.  This predicate must return 0 if the instruction has
 201   /// any side effects other than storing to the stack slot.
 202   virtual unsigned isStoreToStackSlot(const MachineInstr *MI,
 203                                       int &FrameIndex) const {
 204     return 0;
 205   }
 206
 207   /// isStoreToStackSlotPostFE - Check for post-frame ptr elimination
 208   /// stack locations as well.  This uses a heuristic so it isn't
 209   /// reliable for correctness.
 210   virtual unsigned isStoreToStackSlotPostFE(const MachineInstr *MI,
 211                                             int &FrameIndex) const {
 212     return 0;
 213   }
 214
 215   /// hasStoreToStackSlot - If the specified machine instruction has a
 216   /// store to a stack slot, return true along with the FrameIndex of
 217   /// the loaded stack slot and the machine mem operand containing the
 218   /// reference.  If not, return false.  Unlike isStoreToStackSlot,
 219   /// this returns true for any instructions that loads from the
 220   /// stack.  This is just a hint, as some cases may be missed.
 221   virtual bool hasStoreToStackSlot(const MachineInstr *MI,
 222                                    const MachineMemOperand *&MMO,
 223                                    int &FrameIndex) const {
 224     return 0;
 225   }
 226
 227   /// reMaterialize - Re-issue the specified 'original' instruction at the
 228   /// specific location targeting a new destination register.
 229   virtual void reMaterialize(MachineBasicBlock &MBB,
 230                              MachineBasicBlock::iterator MI,
 231                              unsigned DestReg, unsigned SubIdx,
 232                              const MachineInstr *Orig,
 233                              const TargetRegisterInfo *TRI) const = 0;
 234
 235   /// duplicate - Create a duplicate of the Orig instruction in MF. This is like
 236   /// MachineFunction::CloneMachineInstr(), but the target may update operands
 237   /// that are required to be unique.
 238   ///
 239   /// The instruction must be duplicable as indicated by isNotDuplicable().
 240   virtual MachineInstr *duplicate(MachineInstr *Orig,
 241                                   MachineFunction &MF) const = 0;
 242
 243   /// convertToThreeAddress - This method must be implemented by targets that
 244   /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 245   /// may be able to convert a two-address instruction into one or more true
 246   /// three-address instructions on demand.  This allows the X86 target (for
 247   /// example) to convert ADD and SHL instructions into LEA instructions if they
 248   /// would require register copies due to two-addressness.
 249   ///
 250   /// This method returns a null pointer if the transformation cannot be
 251   /// performed, otherwise it returns the last new instruction.
 252   ///
 253   virtual MachineInstr *
 254   convertToThreeAddress(MachineFunction::iterator &MFI,
 255                    MachineBasicBlock::iterator &MBBI, LiveVariables *LV) const {
 256     return 0;
 257   }
 258
 259   /// commuteInstruction - If a target has any instructions that are commutable,
 260   /// but require converting to a different instruction or making non-trivial
 261   /// changes to commute them, this method can overloaded to do this.  The
 262   /// default implementation of this method simply swaps the first two operands
 263   /// of MI and returns it.
 264   ///
 265   /// If a target wants to make more aggressive changes, they can construct and
 266   /// return a new machine instruction.  If an instruction cannot commute, it
 267   /// can also return null.
 268   ///
 269   /// If NewMI is true, then a new machine instruction must be created.
 270   ///
 271   virtual MachineInstr *commuteInstruction(MachineInstr *MI,
 272                                            bool NewMI = false) const = 0;
 273
 274   /// findCommutedOpIndices - If specified MI is commutable, return the two
 275   /// operand indices that would swap value. Return true if the instruction
 276   /// is not in a form which this routine understands.
 277   virtual bool findCommutedOpIndices(MachineInstr *MI, unsigned &SrcOpIdx1,
 278                                      unsigned &SrcOpIdx2) const = 0;
 279
 280   /// isIdentical - Return true if two instructions are identical. This differs
 281   /// from MachineInstr::isIdenticalTo() in that it does not require the
 282   /// virtual destination registers to be the same. This is used by MachineLICM
 283   /// and other MI passes to perform CSE.
 284   virtual bool isIdentical(const MachineInstr *MI,
 285                            const MachineInstr *Other,
 286                            const MachineRegisterInfo *MRI) const = 0;
 287
 288   /// AnalyzeBranch - Analyze the branching code at the end of MBB, returning
 289   /// true if it cannot be understood (e.g. it's a switch dispatch or isn't
 290   /// implemented for a target).  Upon success, this returns false and returns
 291   /// with the following information in various cases:
 292   ///
 293   /// 1. If this block ends with no branches (it just falls through to its succ)
 294   ///    just return false, leaving TBB/FBB null.
 295   /// 2. If this block ends with only an unconditional branch, it sets TBB to be
 296   ///    the destination block.
 297   /// 3. If this block ends with a conditional branch and it falls through to a
 298   ///    successor block, it sets TBB to be the branch destination block and a
 299   ///    list of operands that evaluate the condition. These operands can be
 300   ///    passed to other TargetInstrInfo methods to create new branches.
 301   /// 4. If this block ends with a conditional branch followed by an
 302   ///    unconditional branch, it returns the 'true' destination in TBB, the
 303   ///    'false' destination in FBB, and a list of operands that evaluate the
 304   ///    condition.  These operands can be passed to other TargetInstrInfo
 305   ///    methods to create new branches.
 306   ///
 307   /// Note that RemoveBranch and InsertBranch must be implemented to support
 308   /// cases where this method returns success.
 309   ///
 310   /// If AllowModify is true, then this routine is allowed to modify the basic
 311   /// block (e.g. delete instructions after the unconditional branch).
 312   ///
 313   virtual bool AnalyzeBranch(MachineBasicBlock &MBB, MachineBasicBlock *&TBB,
 314                              MachineBasicBlock *&FBB,
 315                              SmallVectorImpl<MachineOperand> &Cond,
 316                              bool AllowModify = false) const {
 317     return true;
 318   }
 319
 320   /// RemoveBranch - Remove the branching code at the end of the specific MBB.
 321   /// This is only invoked in cases where AnalyzeBranch returns success. It
 322   /// returns the number of instructions that were removed.
 323   virtual unsigned RemoveBranch(MachineBasicBlock &MBB) const {
 324     assert(0 && "Target didn't implement TargetInstrInfo::RemoveBranch!");
 325     return 0;
 326   }
 327
 328   /// InsertBranch - Insert branch code into the end of the specified
 329   /// MachineBasicBlock.  The operands to this method are the same as those
 330   /// returned by AnalyzeBranch.  This is only invoked in cases where
 331   /// AnalyzeBranch returns success. It returns the number of instructions
 332   /// inserted.
 333   ///
 334   /// It is also invoked by tail merging to add unconditional branches in
 335   /// cases where AnalyzeBranch doesn't apply because there was no original
 336   /// branch to analyze.  At least this much must be implemented, else tail
 337   /// merging needs to be disabled.
 338   virtual unsigned InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 339                             MachineBasicBlock *FBB,
 340                             const SmallVectorImpl<MachineOperand> &Cond) const {
 341     assert(0 && "Target didn't implement TargetInstrInfo::InsertBranch!");
 342     return 0;
 343   }
 344
 345   /// copyRegToReg - Emit instructions to copy between a pair of registers. It
 346   /// returns false if the target does not how to copy between the specified
 347   /// registers.
 348   virtual bool copyRegToReg(MachineBasicBlock &MBB,
 349                             MachineBasicBlock::iterator MI,
 350                             unsigned DestReg, unsigned SrcReg,
 351                             const TargetRegisterClass *DestRC,
 352                             const TargetRegisterClass *SrcRC) const {
 353     assert(0 && "Target didn't implement TargetInstrInfo::copyRegToReg!");
 354     return false;
 355   }
 356
 357   /// storeRegToStackSlot - Store the specified register of the given register
 358   /// class to the specified stack frame index. The store instruction is to be
 359   /// added to the given machine basic block before the specified machine
 360   /// instruction. If isKill is true, the register operand is the last use and
 361   /// must be marked kill.
 362   virtual void storeRegToStackSlot(MachineBasicBlock &MBB,
 363                                    MachineBasicBlock::iterator MI,
 364                                    unsigned SrcReg, bool isKill, int FrameIndex,
 365                                    const TargetRegisterClass *RC) const {
 366     assert(0 && "Target didn't implement TargetInstrInfo::storeRegToStackSlot!");
 367   }
 368
 369   /// loadRegFromStackSlot - Load the specified register of the given register
 370   /// class from the specified stack frame index. The load instruction is to be
 371   /// added to the given machine basic block before the specified machine
 372   /// instruction.
 373   virtual void loadRegFromStackSlot(MachineBasicBlock &MBB,
 374                                     MachineBasicBlock::iterator MI,
 375                                     unsigned DestReg, int FrameIndex,
 376                                     const TargetRegisterClass *RC) const {
 377     assert(0 && "Target didn't implement TargetInstrInfo::loadRegFromStackSlot!");
 378   }
 379
 380   /// spillCalleeSavedRegisters - Issues instruction(s) to spill all callee
 381   /// saved registers and returns true if it isn't possible / profitable to do
 382   /// so by issuing a series of store instructions via
 383   /// storeRegToStackSlot(). Returns false otherwise.
 384   virtual bool spillCalleeSavedRegisters(MachineBasicBlock &MBB,
 385                                          MachineBasicBlock::iterator MI,
 386                                 const std::vector<CalleeSavedInfo> &CSI) const {
 387     return false;
 388   }
 389
 390   /// restoreCalleeSavedRegisters - Issues instruction(s) to restore all callee
 391   /// saved registers and returns true if it isn't possible / profitable to do
 392   /// so by issuing a series of load instructions via loadRegToStackSlot().
 393   /// Returns false otherwise.
 394   virtual bool restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
 395                                            MachineBasicBlock::iterator MI,
 396                                 const std::vector<CalleeSavedInfo> &CSI) const {
 397     return false;
 398   }
 399
 400   /// foldMemoryOperand - Attempt to fold a load or store of the specified stack
 401   /// slot into the specified machine instruction for the specified operand(s).
 402   /// If this is possible, a new instruction is returned with the specified
 403   /// operand folded, otherwise NULL is returned. The client is responsible for
 404   /// removing the old instruction and adding the new one in the instruction
 405   /// stream.
 406   MachineInstr* foldMemoryOperand(MachineFunction &MF,
 407                                   MachineInstr* MI,
 408                                   const SmallVectorImpl<unsigned> &Ops,
 409                                   int FrameIndex) const;
 410
 411   /// foldMemoryOperand - Same as the previous version except it allows folding
 412   /// of any load and store from / to any address, not just from a specific
 413   /// stack slot.
 414   MachineInstr* foldMemoryOperand(MachineFunction &MF,
 415                                   MachineInstr* MI,
 416                                   const SmallVectorImpl<unsigned> &Ops,
 417                                   MachineInstr* LoadMI) const;
 418
 419 protected:
 420   /// foldMemoryOperandImpl - Target-dependent implementation for
 421   /// foldMemoryOperand. Target-independent code in foldMemoryOperand will
 422   /// take care of adding a MachineMemOperand to the newly created instruction.
 423   virtual MachineInstr* foldMemoryOperandImpl(MachineFunction &MF,
 424                                           MachineInstr* MI,
 425                                           const SmallVectorImpl<unsigned> &Ops,
 426                                           int FrameIndex) const {
 427     return 0;
 428   }
 429
 430   /// foldMemoryOperandImpl - Target-dependent implementation for
 431   /// foldMemoryOperand. Target-independent code in foldMemoryOperand will
 432   /// take care of adding a MachineMemOperand to the newly created instruction.
 433   virtual MachineInstr* foldMemoryOperandImpl(MachineFunction &MF,
 434                                               MachineInstr* MI,
 435                                               const SmallVectorImpl<unsigned> &Ops,
 436                                               MachineInstr* LoadMI) const {
 437     return 0;
 438   }
 439
 440 public:
 441   /// canFoldMemoryOperand - Returns true for the specified load / store if
 442   /// folding is possible.
 443   virtual
 444   bool canFoldMemoryOperand(const MachineInstr *MI,
 445                             const SmallVectorImpl<unsigned> &Ops) const {
 446     return false;
 447   }
 448
 449   /// unfoldMemoryOperand - Separate a single instruction which folded a load or
 450   /// a store or a load and a store into two or more instruction. If this is
 451   /// possible, returns true as well as the new instructions by reference.
 452   virtual bool unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
 453                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
 454                                  SmallVectorImpl<MachineInstr*> &NewMIs) const{
 455     return false;
 456   }
 457
 458   virtual bool unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
 459                                    SmallVectorImpl<SDNode*> &NewNodes) const {
 460     return false;
 461   }
 462
 463   /// getOpcodeAfterMemoryUnfold - Returns the opcode of the would be new
 464   /// instruction after load / store are unfolded from an instruction of the
 465   /// specified opcode. It returns zero if the specified unfolding is not
 466   /// possible. If LoadRegIndex is non-null, it is filled in with the operand
 467   /// index of the operand which will hold the register holding the loaded
 468   /// value.
 469   virtual unsigned getOpcodeAfterMemoryUnfold(unsigned Opc,
 470                                       bool UnfoldLoad, bool UnfoldStore,
 471                                       unsigned *LoadRegIndex = 0) const {
 472     return 0;
 473   }
 474
 475   /// ReverseBranchCondition - Reverses the branch condition of the specified
 476   /// condition list, returning false on success and true if it cannot be
 477   /// reversed.
 478   virtual
 479   bool ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 480     return true;
 481   }
 482
 483   /// insertNoop - Insert a noop into the instruction stream at the specified
 484   /// point.
 485   virtual void insertNoop(MachineBasicBlock &MBB,
 486                           MachineBasicBlock::iterator MI) const;
 487
 488   /// isPredicated - Returns true if the instruction is already predicated.
 489   ///
 490   virtual bool isPredicated(const MachineInstr *MI) const {
 491     return false;
 492   }
 493
 494   /// isUnpredicatedTerminator - Returns true if the instruction is a
 495   /// terminator instruction that has not been predicated.
 496   virtual bool isUnpredicatedTerminator(const MachineInstr *MI) const;
 497
 498   /// PredicateInstruction - Convert the instruction into a predicated
 499   /// instruction. It returns true if the operation was successful.
 500   virtual
 501   bool PredicateInstruction(MachineInstr *MI,
 502                         const SmallVectorImpl<MachineOperand> &Pred) const = 0;
 503
 504   /// SubsumesPredicate - Returns true if the first specified predicate
 505   /// subsumes the second, e.g. GE subsumes GT.
 506   virtual
 507   bool SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 508                          const SmallVectorImpl<MachineOperand> &Pred2) const {
 509     return false;
 510   }
 511
 512   /// DefinesPredicate - If the specified instruction defines any predicate
 513   /// or condition code register(s) used for predication, returns true as well
 514   /// as the definition predicate(s) by reference.
 515   virtual bool DefinesPredicate(MachineInstr *MI,
 516                                 std::vector<MachineOperand> &Pred) const {
 517     return false;
 518   }
 519
 520   /// isPredicable - Return true if the specified instruction can be predicated.
 521   /// By default, this returns true for every instruction with a
 522   /// PredicateOperand.
 523   virtual bool isPredicable(MachineInstr *MI) const {
 524     return MI->getDesc().isPredicable();
 525   }
 526
 527   /// isSafeToMoveRegClassDefs - Return true if it's safe to move a machine
 528   /// instruction that defines the specified register class.
 529   virtual bool isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 530     return true;
 531   }
 532
 533   /// GetInstSize - Returns the size of the specified Instruction.
 534   ///
 535   virtual unsigned GetInstSizeInBytes(const MachineInstr *MI) const {
 536     assert(0 && "Target didn't implement TargetInstrInfo::GetInstSize!");
 537     return 0;
 538   }
 539
 540   /// GetFunctionSizeInBytes - Returns the size of the specified
 541   /// MachineFunction.
 542   ///
 543   virtual unsigned GetFunctionSizeInBytes(const MachineFunction &MF) const = 0;
 544
 545   /// Measure the specified inline asm to determine an approximation of its
 546   /// length.
 547   virtual unsigned getInlineAsmLength(const char *Str,
 548                                       const MCAsmInfo &MAI) const;
 549 };
 550
 551 /// TargetInstrInfoImpl - This is the default implementation of
 552 /// TargetInstrInfo, which just provides a couple of default implementations
 553 /// for various methods.  This separated out because it is implemented in
 554 /// libcodegen, not in libtarget.
 555 class TargetInstrInfoImpl : public TargetInstrInfo {
 556 protected:
 557   TargetInstrInfoImpl(const TargetInstrDesc *desc, unsigned NumOpcodes)
 558   : TargetInstrInfo(desc, NumOpcodes) {}
 559 public:
 560   virtual MachineInstr *commuteInstruction(MachineInstr *MI,
 561                                            bool NewMI = false) const;
 562   virtual bool findCommutedOpIndices(MachineInstr *MI, unsigned &SrcOpIdx1,
 563                                      unsigned &SrcOpIdx2) const;
 564   virtual bool PredicateInstruction(MachineInstr *MI,
 565                             const SmallVectorImpl<MachineOperand> &Pred) const;
 566   virtual void reMaterialize(MachineBasicBlock &MBB,
 567                              MachineBasicBlock::iterator MI,
 568                              unsigned DestReg, unsigned SubReg,
 569                              const MachineInstr *Orig,
 570                              const TargetRegisterInfo *TRI) const;
 571   virtual MachineInstr *duplicate(MachineInstr *Orig,
 572                                   MachineFunction &MF) const;
 573   virtual bool isIdentical(const MachineInstr *MI,
 574                            const MachineInstr *Other,
 575                            const MachineRegisterInfo *MRI) const;
 576
 577   virtual unsigned GetFunctionSizeInBytes(const MachineFunction &MF) const;
 578 };
 579
 580 } // End llvm namespace
 581
 582 #endif