include/uapi/drm/i915_drm.h

   1 /*
   2  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   3  * All Rights Reserved.
   4  *
   5  * Permission is hereby granted, free of charge, to any person obtaining a
   6  * copy of this software and associated documentation files (the
   7  * "Software"), to deal in the Software without restriction, including
   8  * without limitation the rights to use, copy, modify, merge, publish,
   9  * distribute, sub license, and/or sell copies of the Software, and to
  10  * permit persons to whom the Software is furnished to do so, subject to
  11  * the following conditions:
  12  *
  13  * The above copyright notice and this permission notice (including the
  14  * next paragraph) shall be included in all copies or substantial portions
  15  * of the Software.
  16  *
  17  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  18  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  19  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  20  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  21  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  22  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  23  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  24  *
  25  */
  26
  27 #ifndef _UAPI_I915_DRM_H_
  28 #define _UAPI_I915_DRM_H_
  29
  30 #include <drm/drm.h>
  31
  32 /* Please note that modifications to all structs defined here are
  33  * subject to backwards-compatibility constraints.
  34  */
  35
  36 /**
  37  * DOC: uevents generated by i915 on it's device node
  38  *
  39  * I915_L3_PARITY_UEVENT - Generated when the driver receives a parity mismatch
  40  *      event from the gpu l3 cache. Additional information supplied is ROW,
  41  *      BANK, SUBBANK, SLICE of the affected cacheline. Userspace should keep
  42  *      track of these events and if a specific cache-line seems to have a
  43  *      persistent error remap it with the l3 remapping tool supplied in
  44  *      intel-gpu-tools.  The value supplied with the event is always 1.
  45  *
  46  * I915_ERROR_UEVENT - Generated upon error detection, currently only via
  47  *      hangcheck. The error detection event is a good indicator of when things
  48  *      began to go badly. The value supplied with the event is a 1 upon error
  49  *      detection, and a 0 upon reset completion, signifying no more error
  50  *      exists. NOTE: Disabling hangcheck or reset via module parameter will
  51  *      cause the related events to not be seen.
  52  *
  53  * I915_RESET_UEVENT - Event is generated just before an attempt to reset the
  54  *      the GPU. The value supplied with the event is always 1. NOTE: Disable
  55  *      reset via module parameter will cause this event to not be seen.
  56  */
  57 #define I915_L3_PARITY_UEVENT           "L3_PARITY_ERROR"
  58 #define I915_ERROR_UEVENT               "ERROR"
  59 #define I915_RESET_UEVENT               "RESET"
  60
  61 /* Each region is a minimum of 16k, and there are at most 255 of them.
  62  */
  63 #define I915_NR_TEX_REGIONS 255 /* table size 2k - maximum due to use
  64                                  * of chars for next/prev indices */
  65 #define I915_LOG_MIN_TEX_REGION_SIZE 14
  66
  67 typedef struct _drm_i915_init {
  68         enum {
  69                 I915_INIT_DMA = 0x01,
  70                 I915_CLEANUP_DMA = 0x02,
  71                 I915_RESUME_DMA = 0x03
  72         } func;
  73         unsigned int mmio_offset;
  74         int sarea_priv_offset;
  75         unsigned int ring_start;
  76         unsigned int ring_end;
  77         unsigned int ring_size;
  78         unsigned int front_offset;
  79         unsigned int back_offset;
  80         unsigned int depth_offset;
  81         unsigned int w;
  82         unsigned int h;
  83         unsigned int pitch;
  84         unsigned int pitch_bits;
  85         unsigned int back_pitch;
  86         unsigned int depth_pitch;
  87         unsigned int cpp;
  88         unsigned int chipset;
  89 } drm_i915_init_t;
  90
  91 typedef struct _drm_i915_sarea {
  92         struct drm_tex_region texList[I915_NR_TEX_REGIONS + 1];
  93         int last_upload;        /* last time texture was uploaded */
  94         int last_enqueue;       /* last time a buffer was enqueued */
  95         int last_dispatch;      /* age of the most recently dispatched buffer */
  96         int ctxOwner;           /* last context to upload state */
  97         int texAge;
  98         int pf_enabled;         /* is pageflipping allowed? */
  99         int pf_active;
 100         int pf_current_page;    /* which buffer is being displayed? */
 101         int perf_boxes;         /* performance boxes to be displayed */
 102         int width, height;      /* screen size in pixels */
 103
 104         drm_handle_t front_handle;
 105         int front_offset;
 106         int front_size;
 107
 108         drm_handle_t back_handle;
 109         int back_offset;
 110         int back_size;
 111
 112         drm_handle_t depth_handle;
 113         int depth_offset;
 114         int depth_size;
 115
 116         drm_handle_t tex_handle;
 117         int tex_offset;
 118         int tex_size;
 119         int log_tex_granularity;
 120         int pitch;
 121         int rotation;           /* 0, 90, 180 or 270 */
 122         int rotated_offset;
 123         int rotated_size;
 124         int rotated_pitch;
 125         int virtualX, virtualY;
 126
 127         unsigned int front_tiled;
 128         unsigned int back_tiled;
 129         unsigned int depth_tiled;
 130         unsigned int rotated_tiled;
 131         unsigned int rotated2_tiled;
 132
 133         int pipeA_x;
 134         int pipeA_y;
 135         int pipeA_w;
 136         int pipeA_h;
 137         int pipeB_x;
 138         int pipeB_y;
 139         int pipeB_w;
 140         int pipeB_h;
 141
 142         /* fill out some space for old userspace triple buffer */
 143         drm_handle_t unused_handle;
 144         __u32 unused1, unused2, unused3;
 145
 146         /* buffer object handles for static buffers. May change
 147          * over the lifetime of the client.
 148          */
 149         __u32 front_bo_handle;
 150         __u32 back_bo_handle;
 151         __u32 unused_bo_handle;
 152         __u32 depth_bo_handle;
 153
 154 } drm_i915_sarea_t;
 155
 156 /* due to userspace building against these headers we need some compat here */
 157 #define planeA_x pipeA_x
 158 #define planeA_y pipeA_y
 159 #define planeA_w pipeA_w
 160 #define planeA_h pipeA_h
 161 #define planeB_x pipeB_x
 162 #define planeB_y pipeB_y
 163 #define planeB_w pipeB_w
 164 #define planeB_h pipeB_h
 165
 166 /* Flags for perf_boxes
 167  */
 168 #define I915_BOX_RING_EMPTY    0x1
 169 #define I915_BOX_FLIP          0x2
 170 #define I915_BOX_WAIT          0x4
 171 #define I915_BOX_TEXTURE_LOAD  0x8
 172 #define I915_BOX_LOST_CONTEXT  0x10
 173
 174 /*
 175  * i915 specific ioctls.
 176  *
 177  * The device specific ioctl range is [DRM_COMMAND_BASE, DRM_COMMAND_END) ie
 178  * [0x40, 0xa0) (a0 is excluded). The numbers below are defined as offset
 179  * against DRM_COMMAND_BASE and should be between [0x0, 0x60).
 180  */
 181 #define DRM_I915_INIT           0x00
 182 #define DRM_I915_FLUSH          0x01
 183 #define DRM_I915_FLIP           0x02
 184 #define DRM_I915_BATCHBUFFER    0x03
 185 #define DRM_I915_IRQ_EMIT       0x04
 186 #define DRM_I915_IRQ_WAIT       0x05
 187 #define DRM_I915_GETPARAM       0x06
 188 #define DRM_I915_SETPARAM       0x07
 189 #define DRM_I915_ALLOC          0x08
 190 #define DRM_I915_FREE           0x09
 191 #define DRM_I915_INIT_HEAP      0x0a
 192 #define DRM_I915_CMDBUFFER      0x0b
 193 #define DRM_I915_DESTROY_HEAP   0x0c
 194 #define DRM_I915_SET_VBLANK_PIPE        0x0d
 195 #define DRM_I915_GET_VBLANK_PIPE        0x0e
 196 #define DRM_I915_VBLANK_SWAP    0x0f
 197 #define DRM_I915_HWS_ADDR       0x11
 198 #define DRM_I915_GEM_INIT       0x13
 199 #define DRM_I915_GEM_EXECBUFFER 0x14
 200 #define DRM_I915_GEM_PIN        0x15
 201 #define DRM_I915_GEM_UNPIN      0x16
 202 #define DRM_I915_GEM_BUSY       0x17
 203 #define DRM_I915_GEM_THROTTLE   0x18
 204 #define DRM_I915_GEM_ENTERVT    0x19
 205 #define DRM_I915_GEM_LEAVEVT    0x1a
 206 #define DRM_I915_GEM_CREATE     0x1b
 207 #define DRM_I915_GEM_PREAD      0x1c
 208 #define DRM_I915_GEM_PWRITE     0x1d
 209 #define DRM_I915_GEM_MMAP       0x1e
 210 #define DRM_I915_GEM_SET_DOMAIN 0x1f
 211 #define DRM_I915_GEM_SW_FINISH  0x20
 212 #define DRM_I915_GEM_SET_TILING 0x21
 213 #define DRM_I915_GEM_GET_TILING 0x22
 214 #define DRM_I915_GEM_GET_APERTURE 0x23
 215 #define DRM_I915_GEM_MMAP_GTT   0x24
 216 #define DRM_I915_GET_PIPE_FROM_CRTC_ID  0x25
 217 #define DRM_I915_GEM_MADVISE    0x26
 218 #define DRM_I915_OVERLAY_PUT_IMAGE      0x27
 219 #define DRM_I915_OVERLAY_ATTRS  0x28
 220 #define DRM_I915_GEM_EXECBUFFER2        0x29
 221 #define DRM_I915_GET_SPRITE_COLORKEY    0x2a
 222 #define DRM_I915_SET_SPRITE_COLORKEY    0x2b
 223 #define DRM_I915_GEM_WAIT       0x2c
 224 #define DRM_I915_GEM_CONTEXT_CREATE     0x2d
 225 #define DRM_I915_GEM_CONTEXT_DESTROY    0x2e
 226 #define DRM_I915_GEM_SET_CACHING        0x2f
 227 #define DRM_I915_GEM_GET_CACHING        0x30
 228 #define DRM_I915_REG_READ               0x31
 229 #define DRM_I915_GET_RESET_STATS        0x32
 230 #define DRM_I915_GEM_USERPTR            0x33
 231 #define DRM_I915_GEM_CONTEXT_GETPARAM   0x34
 232 #define DRM_I915_GEM_CONTEXT_SETPARAM   0x35
 233
 234 #define DRM_IOCTL_I915_INIT             DRM_IOW( DRM_COMMAND_BASE + DRM_I915_INIT, drm_i915_init_t)
 235 #define DRM_IOCTL_I915_FLUSH            DRM_IO ( DRM_COMMAND_BASE + DRM_I915_FLUSH)
 236 #define DRM_IOCTL_I915_FLIP             DRM_IO ( DRM_COMMAND_BASE + DRM_I915_FLIP)
 237 #define DRM_IOCTL_I915_BATCHBUFFER      DRM_IOW( DRM_COMMAND_BASE + DRM_I915_BATCHBUFFER, drm_i915_batchbuffer_t)
 238 #define DRM_IOCTL_I915_IRQ_EMIT         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_IRQ_EMIT, drm_i915_irq_emit_t)
 239 #define DRM_IOCTL_I915_IRQ_WAIT         DRM_IOW( DRM_COMMAND_BASE + DRM_I915_IRQ_WAIT, drm_i915_irq_wait_t)
 240 #define DRM_IOCTL_I915_GETPARAM         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GETPARAM, drm_i915_getparam_t)
 241 #define DRM_IOCTL_I915_SETPARAM         DRM_IOW( DRM_COMMAND_BASE + DRM_I915_SETPARAM, drm_i915_setparam_t)
 242 #define DRM_IOCTL_I915_ALLOC            DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_ALLOC, drm_i915_mem_alloc_t)
 243 #define DRM_IOCTL_I915_FREE             DRM_IOW( DRM_COMMAND_BASE + DRM_I915_FREE, drm_i915_mem_free_t)
 244 #define DRM_IOCTL_I915_INIT_HEAP        DRM_IOW( DRM_COMMAND_BASE + DRM_I915_INIT_HEAP, drm_i915_mem_init_heap_t)
 245 #define DRM_IOCTL_I915_CMDBUFFER        DRM_IOW( DRM_COMMAND_BASE + DRM_I915_CMDBUFFER, drm_i915_cmdbuffer_t)
 246 #define DRM_IOCTL_I915_DESTROY_HEAP     DRM_IOW( DRM_COMMAND_BASE + DRM_I915_DESTROY_HEAP, drm_i915_mem_destroy_heap_t)
 247 #define DRM_IOCTL_I915_SET_VBLANK_PIPE  DRM_IOW( DRM_COMMAND_BASE + DRM_I915_SET_VBLANK_PIPE, drm_i915_vblank_pipe_t)
 248 #define DRM_IOCTL_I915_GET_VBLANK_PIPE  DRM_IOR( DRM_COMMAND_BASE + DRM_I915_GET_VBLANK_PIPE, drm_i915_vblank_pipe_t)
 249 #define DRM_IOCTL_I915_VBLANK_SWAP      DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_VBLANK_SWAP, drm_i915_vblank_swap_t)
 250 #define DRM_IOCTL_I915_HWS_ADDR         DRM_IOW(DRM_COMMAND_BASE + DRM_I915_HWS_ADDR, struct drm_i915_gem_init)
 251 #define DRM_IOCTL_I915_GEM_INIT         DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_INIT, struct drm_i915_gem_init)
 252 #define DRM_IOCTL_I915_GEM_EXECBUFFER   DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_EXECBUFFER, struct drm_i915_gem_execbuffer)
 253 #define DRM_IOCTL_I915_GEM_EXECBUFFER2  DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_EXECBUFFER2, struct drm_i915_gem_execbuffer2)
 254 #define DRM_IOCTL_I915_GEM_PIN          DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_PIN, struct drm_i915_gem_pin)
 255 #define DRM_IOCTL_I915_GEM_UNPIN        DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_UNPIN, struct drm_i915_gem_unpin)
 256 #define DRM_IOCTL_I915_GEM_BUSY         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_BUSY, struct drm_i915_gem_busy)
 257 #define DRM_IOCTL_I915_GEM_SET_CACHING          DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_SET_CACHING, struct drm_i915_gem_caching)
 258 #define DRM_IOCTL_I915_GEM_GET_CACHING          DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_GET_CACHING, struct drm_i915_gem_caching)
 259 #define DRM_IOCTL_I915_GEM_THROTTLE     DRM_IO ( DRM_COMMAND_BASE + DRM_I915_GEM_THROTTLE)
 260 #define DRM_IOCTL_I915_GEM_ENTERVT      DRM_IO(DRM_COMMAND_BASE + DRM_I915_GEM_ENTERVT)
 261 #define DRM_IOCTL_I915_GEM_LEAVEVT      DRM_IO(DRM_COMMAND_BASE + DRM_I915_GEM_LEAVEVT)
 262 #define DRM_IOCTL_I915_GEM_CREATE       DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_CREATE, struct drm_i915_gem_create)
 263 #define DRM_IOCTL_I915_GEM_PREAD        DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_PREAD, struct drm_i915_gem_pread)
 264 #define DRM_IOCTL_I915_GEM_PWRITE       DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_PWRITE, struct drm_i915_gem_pwrite)
 265 #define DRM_IOCTL_I915_GEM_MMAP         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_MMAP, struct drm_i915_gem_mmap)
 266 #define DRM_IOCTL_I915_GEM_MMAP_GTT     DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_MMAP_GTT, struct drm_i915_gem_mmap_gtt)
 267 #define DRM_IOCTL_I915_GEM_SET_DOMAIN   DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_SET_DOMAIN, struct drm_i915_gem_set_domain)
 268 #define DRM_IOCTL_I915_GEM_SW_FINISH    DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_SW_FINISH, struct drm_i915_gem_sw_finish)
 269 #define DRM_IOCTL_I915_GEM_SET_TILING   DRM_IOWR (DRM_COMMAND_BASE + DRM_I915_GEM_SET_TILING, struct drm_i915_gem_set_tiling)
 270 #define DRM_IOCTL_I915_GEM_GET_TILING   DRM_IOWR (DRM_COMMAND_BASE + DRM_I915_GEM_GET_TILING, struct drm_i915_gem_get_tiling)
 271 #define DRM_IOCTL_I915_GEM_GET_APERTURE DRM_IOR  (DRM_COMMAND_BASE + DRM_I915_GEM_GET_APERTURE, struct drm_i915_gem_get_aperture)
 272 #define DRM_IOCTL_I915_GET_PIPE_FROM_CRTC_ID DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GET_PIPE_FROM_CRTC_ID, struct drm_i915_get_pipe_from_crtc_id)
 273 #define DRM_IOCTL_I915_GEM_MADVISE      DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_MADVISE, struct drm_i915_gem_madvise)
 274 #define DRM_IOCTL_I915_OVERLAY_PUT_IMAGE        DRM_IOW(DRM_COMMAND_BASE + DRM_I915_OVERLAY_PUT_IMAGE, struct drm_intel_overlay_put_image)
 275 #define DRM_IOCTL_I915_OVERLAY_ATTRS    DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_OVERLAY_ATTRS, struct drm_intel_overlay_attrs)
 276 #define DRM_IOCTL_I915_SET_SPRITE_COLORKEY DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_SET_SPRITE_COLORKEY, struct drm_intel_sprite_colorkey)
 277 #define DRM_IOCTL_I915_GET_SPRITE_COLORKEY DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GET_SPRITE_COLORKEY, struct drm_intel_sprite_colorkey)
 278 #define DRM_IOCTL_I915_GEM_WAIT         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_WAIT, struct drm_i915_gem_wait)
 279 #define DRM_IOCTL_I915_GEM_CONTEXT_CREATE       DRM_IOWR (DRM_COMMAND_BASE + DRM_I915_GEM_CONTEXT_CREATE, struct drm_i915_gem_context_create)
 280 #define DRM_IOCTL_I915_GEM_CONTEXT_DESTROY      DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_CONTEXT_DESTROY, struct drm_i915_gem_context_destroy)
 281 #define DRM_IOCTL_I915_REG_READ                 DRM_IOWR (DRM_COMMAND_BASE + DRM_I915_REG_READ, struct drm_i915_reg_read)
 282 #define DRM_IOCTL_I915_GET_RESET_STATS          DRM_IOWR (DRM_COMMAND_BASE + DRM_I915_GET_RESET_STATS, struct drm_i915_reset_stats)
 283 #define DRM_IOCTL_I915_GEM_USERPTR                      DRM_IOWR (DRM_COMMAND_BASE + DRM_I915_GEM_USERPTR, struct drm_i915_gem_userptr)
 284 #define DRM_IOCTL_I915_GEM_CONTEXT_GETPARAM     DRM_IOWR (DRM_COMMAND_BASE + DRM_I915_GEM_CONTEXT_GETPARAM, struct drm_i915_gem_context_param)
 285 #define DRM_IOCTL_I915_GEM_CONTEXT_SETPARAM     DRM_IOWR (DRM_COMMAND_BASE + DRM_I915_GEM_CONTEXT_SETPARAM, struct drm_i915_gem_context_param)
 286
 287 /* Allow drivers to submit batchbuffers directly to hardware, relying
 288  * on the security mechanisms provided by hardware.
 289  */
 290 typedef struct drm_i915_batchbuffer {
 291         int start;              /* agp offset */
 292         int used;               /* nr bytes in use */
 293         int DR1;                /* hw flags for GFX_OP_DRAWRECT_INFO */
 294         int DR4;                /* window origin for GFX_OP_DRAWRECT_INFO */
 295         int num_cliprects;      /* mulitpass with multiple cliprects? */
 296         struct drm_clip_rect __user *cliprects; /* pointer to userspace cliprects */
 297 } drm_i915_batchbuffer_t;
 298
 299 /* As above, but pass a pointer to userspace buffer which can be
 300  * validated by the kernel prior to sending to hardware.
 301  */
 302 typedef struct _drm_i915_cmdbuffer {
 303         char __user *buf;       /* pointer to userspace command buffer */
 304         int sz;                 /* nr bytes in buf */
 305         int DR1;                /* hw flags for GFX_OP_DRAWRECT_INFO */
 306         int DR4;                /* window origin for GFX_OP_DRAWRECT_INFO */
 307         int num_cliprects;      /* mulitpass with multiple cliprects? */
 308         struct drm_clip_rect __user *cliprects; /* pointer to userspace cliprects */
 309 } drm_i915_cmdbuffer_t;
 310
 311 /* Userspace can request & wait on irq's:
 312  */
 313 typedef struct drm_i915_irq_emit {
 314         int __user *irq_seq;
 315 } drm_i915_irq_emit_t;
 316
 317 typedef struct drm_i915_irq_wait {
 318         int irq_seq;
 319 } drm_i915_irq_wait_t;
 320
 321 /* Ioctl to query kernel params:
 322  */
 323 #define I915_PARAM_IRQ_ACTIVE            1
 324 #define I915_PARAM_ALLOW_BATCHBUFFER     2
 325 #define I915_PARAM_LAST_DISPATCH         3
 326 #define I915_PARAM_CHIPSET_ID            4
 327 #define I915_PARAM_HAS_GEM               5
 328 #define I915_PARAM_NUM_FENCES_AVAIL      6
 329 #define I915_PARAM_HAS_OVERLAY           7
 330 #define I915_PARAM_HAS_PAGEFLIPPING      8
 331 #define I915_PARAM_HAS_EXECBUF2          9
 332 #define I915_PARAM_HAS_BSD               10
 333 #define I915_PARAM_HAS_BLT               11
 334 #define I915_PARAM_HAS_RELAXED_FENCING   12
 335 #define I915_PARAM_HAS_COHERENT_RINGS    13
 336 #define I915_PARAM_HAS_EXEC_CONSTANTS    14
 337 #define I915_PARAM_HAS_RELAXED_DELTA     15
 338 #define I915_PARAM_HAS_GEN7_SOL_RESET    16
 339 #define I915_PARAM_HAS_LLC               17
 340 #define I915_PARAM_HAS_ALIASING_PPGTT    18
 341 #define I915_PARAM_HAS_WAIT_TIMEOUT      19
 342 #define I915_PARAM_HAS_SEMAPHORES        20
 343 #define I915_PARAM_HAS_PRIME_VMAP_FLUSH  21
 344 #define I915_PARAM_HAS_VEBOX             22
 345 #define I915_PARAM_HAS_SECURE_BATCHES    23
 346 #define I915_PARAM_HAS_PINNED_BATCHES    24
 347 #define I915_PARAM_HAS_EXEC_NO_RELOC     25
 348 #define I915_PARAM_HAS_EXEC_HANDLE_LUT   26
 349 #define I915_PARAM_HAS_WT                27
 350 #define I915_PARAM_CMD_PARSER_VERSION    28
 351 #define I915_PARAM_HAS_COHERENT_PHYS_GTT 29
 352 #define I915_PARAM_MMAP_VERSION          30
 353 #define I915_PARAM_HAS_BSD2              31
 354 #define I915_PARAM_REVISION              32
 355 #define I915_PARAM_SUBSLICE_TOTAL        33
 356 #define I915_PARAM_EU_TOTAL              34
 357 #define I915_PARAM_HAS_GPU_RESET         35
 358
 359 typedef struct drm_i915_getparam {
 360         int param;
 361         int __user *value;
 362 } drm_i915_getparam_t;
 363
 364 /* Ioctl to set kernel params:
 365  */
 366 #define I915_SETPARAM_USE_MI_BATCHBUFFER_START            1
 367 #define I915_SETPARAM_TEX_LRU_LOG_GRANULARITY             2
 368 #define I915_SETPARAM_ALLOW_BATCHBUFFER                   3
 369 #define I915_SETPARAM_NUM_USED_FENCES                     4
 370
 371 typedef struct drm_i915_setparam {
 372         int param;
 373         int value;
 374 } drm_i915_setparam_t;
 375
 376 /* A memory manager for regions of shared memory:
 377  */
 378 #define I915_MEM_REGION_AGP 1
 379
 380 typedef struct drm_i915_mem_alloc {
 381         int region;
 382         int alignment;
 383         int size;
 384         int __user *region_offset;      /* offset from start of fb or agp */
 385 } drm_i915_mem_alloc_t;
 386
 387 typedef struct drm_i915_mem_free {
 388         int region;
 389         int region_offset;
 390 } drm_i915_mem_free_t;
 391
 392 typedef struct drm_i915_mem_init_heap {
 393         int region;
 394         int size;
 395         int start;
 396 } drm_i915_mem_init_heap_t;
 397
 398 /* Allow memory manager to be torn down and re-initialized (eg on
 399  * rotate):
 400  */
 401 typedef struct drm_i915_mem_destroy_heap {
 402         int region;
 403 } drm_i915_mem_destroy_heap_t;
 404
 405 /* Allow X server to configure which pipes to monitor for vblank signals
 406  */
 407 #define DRM_I915_VBLANK_PIPE_A  1
 408 #define DRM_I915_VBLANK_PIPE_B  2
 409
 410 typedef struct drm_i915_vblank_pipe {
 411         int pipe;
 412 } drm_i915_vblank_pipe_t;
 413
 414 /* Schedule buffer swap at given vertical blank:
 415  */
 416 typedef struct drm_i915_vblank_swap {
 417         drm_drawable_t drawable;
 418         enum drm_vblank_seq_type seqtype;
 419         unsigned int sequence;
 420 } drm_i915_vblank_swap_t;
 421
 422 typedef struct drm_i915_hws_addr {
 423         __u64 addr;
 424 } drm_i915_hws_addr_t;
 425
 426 struct drm_i915_gem_init {
 427         /**
 428          * Beginning offset in the GTT to be managed by the DRM memory
 429          * manager.
 430          */
 431         __u64 gtt_start;
 432         /**
 433          * Ending offset in the GTT to be managed by the DRM memory
 434          * manager.
 435          */
 436         __u64 gtt_end;
 437 };
 438
 439 struct drm_i915_gem_create {
 440         /**
 441          * Requested size for the object.
 442          *
 443          * The (page-aligned) allocated size for the object will be returned.
 444          */
 445         __u64 size;
 446         /**
 447          * Returned handle for the object.
 448          *
 449          * Object handles are nonzero.
 450          */
 451         __u32 handle;
 452         __u32 pad;
 453 };
 454
 455 struct drm_i915_gem_pread {
 456         /** Handle for the object being read. */
 457         __u32 handle;
 458         __u32 pad;
 459         /** Offset into the object to read from */
 460         __u64 offset;
 461         /** Length of data to read */
 462         __u64 size;
 463         /**
 464          * Pointer to write the data into.
 465          *
 466          * This is a fixed-size type for 32/64 compatibility.
 467          */
 468         __u64 data_ptr;
 469 };
 470
 471 struct drm_i915_gem_pwrite {
 472         /** Handle for the object being written to. */
 473         __u32 handle;
 474         __u32 pad;
 475         /** Offset into the object to write to */
 476         __u64 offset;
 477         /** Length of data to write */
 478         __u64 size;
 479         /**
 480          * Pointer to read the data from.
 481          *
 482          * This is a fixed-size type for 32/64 compatibility.
 483          */
 484         __u64 data_ptr;
 485 };
 486
 487 struct drm_i915_gem_mmap {
 488         /** Handle for the object being mapped. */
 489         __u32 handle;
 490         __u32 pad;
 491         /** Offset in the object to map. */
 492         __u64 offset;
 493         /**
 494          * Length of data to map.
 495          *
 496          * The value will be page-aligned.
 497          */
 498         __u64 size;
 499         /**
 500          * Returned pointer the data was mapped at.
 501          *
 502          * This is a fixed-size type for 32/64 compatibility.
 503          */
 504         __u64 addr_ptr;
 505
 506         /**
 507          * Flags for extended behaviour.
 508          *
 509          * Added in version 2.
 510          */
 511         __u64 flags;
 512 #define I915_MMAP_WC 0x1
 513 };
 514
 515 struct drm_i915_gem_mmap_gtt {
 516         /** Handle for the object being mapped. */
 517         __u32 handle;
 518         __u32 pad;
 519         /**
 520          * Fake offset to use for subsequent mmap call
 521          *
 522          * This is a fixed-size type for 32/64 compatibility.
 523          */
 524         __u64 offset;
 525 };
 526
 527 struct drm_i915_gem_set_domain {
 528         /** Handle for the object */
 529         __u32 handle;
 530
 531         /** New read domains */
 532         __u32 read_domains;
 533
 534         /** New write domain */
 535         __u32 write_domain;
 536 };
 537
 538 struct drm_i915_gem_sw_finish {
 539         /** Handle for the object */
 540         __u32 handle;
 541 };
 542
 543 struct drm_i915_gem_relocation_entry {
 544         /**
 545          * Handle of the buffer being pointed to by this relocation entry.
 546          *
 547          * It's appealing to make this be an index into the mm_validate_entry
 548          * list to refer to the buffer, but this allows the driver to create
 549          * a relocation list for state buffers and not re-write it per
 550          * exec using the buffer.
 551          */
 552         __u32 target_handle;
 553
 554         /**
 555          * Value to be added to the offset of the target buffer to make up
 556          * the relocation entry.
 557          */
 558         __u32 delta;
 559
 560         /** Offset in the buffer the relocation entry will be written into */
 561         __u64 offset;
 562
 563         /**
 564          * Offset value of the target buffer that the relocation entry was last
 565          * written as.
 566          *
 567          * If the buffer has the same offset as last time, we can skip syncing
 568          * and writing the relocation.  This value is written back out by
 569          * the execbuffer ioctl when the relocation is written.
 570          */
 571         __u64 presumed_offset;
 572
 573         /**
 574          * Target memory domains read by this operation.
 575          */
 576         __u32 read_domains;
 577
 578         /**
 579          * Target memory domains written by this operation.
 580          *
 581          * Note that only one domain may be written by the whole
 582          * execbuffer operation, so that where there are conflicts,
 583          * the application will get -EINVAL back.
 584          */
 585         __u32 write_domain;
 586 };
 587
 588 /** @{
 589  * Intel memory domains
 590  *
 591  * Most of these just align with the various caches in
 592  * the system and are used to flush and invalidate as
 593  * objects end up cached in different domains.
 594  */
 595 /** CPU cache */
 596 #define I915_GEM_DOMAIN_CPU             0x00000001
 597 /** Render cache, used by 2D and 3D drawing */
 598 #define I915_GEM_DOMAIN_RENDER          0x00000002
 599 /** Sampler cache, used by texture engine */
 600 #define I915_GEM_DOMAIN_SAMPLER         0x00000004
 601 /** Command queue, used to load batch buffers */
 602 #define I915_GEM_DOMAIN_COMMAND         0x00000008
 603 /** Instruction cache, used by shader programs */
 604 #define I915_GEM_DOMAIN_INSTRUCTION     0x00000010
 605 /** Vertex address cache */
 606 #define I915_GEM_DOMAIN_VERTEX          0x00000020
 607 /** GTT domain - aperture and scanout */
 608 #define I915_GEM_DOMAIN_GTT             0x00000040
 609 /** @} */
 610
 611 struct drm_i915_gem_exec_object {
 612         /**
 613          * User's handle for a buffer to be bound into the GTT for this
 614          * operation.
 615          */
 616         __u32 handle;
 617
 618         /** Number of relocations to be performed on this buffer */
 619         __u32 relocation_count;
 620         /**
 621          * Pointer to array of struct drm_i915_gem_relocation_entry containing
 622          * the relocations to be performed in this buffer.
 623          */
 624         __u64 relocs_ptr;
 625
 626         /** Required alignment in graphics aperture */
 627         __u64 alignment;
 628
 629         /**
 630          * Returned value of the updated offset of the object, for future
 631          * presumed_offset writes.
 632          */
 633         __u64 offset;
 634 };
 635
 636 struct drm_i915_gem_execbuffer {
 637         /**
 638          * List of buffers to be validated with their relocations to be
 639          * performend on them.
 640          *
 641          * This is a pointer to an array of struct drm_i915_gem_validate_entry.
 642          *
 643          * These buffers must be listed in an order such that all relocations
 644          * a buffer is performing refer to buffers that have already appeared
 645          * in the validate list.
 646          */
 647         __u64 buffers_ptr;
 648         __u32 buffer_count;
 649
 650         /** Offset in the batchbuffer to start execution from. */
 651         __u32 batch_start_offset;
 652         /** Bytes used in batchbuffer from batch_start_offset */
 653         __u32 batch_len;
 654         __u32 DR1;
 655         __u32 DR4;
 656         __u32 num_cliprects;
 657         /** This is a struct drm_clip_rect *cliprects */
 658         __u64 cliprects_ptr;
 659 };
 660
 661 struct drm_i915_gem_exec_object2 {
 662         /**
 663          * User's handle for a buffer to be bound into the GTT for this
 664          * operation.
 665          */
 666         __u32 handle;
 667
 668         /** Number of relocations to be performed on this buffer */
 669         __u32 relocation_count;
 670         /**
 671          * Pointer to array of struct drm_i915_gem_relocation_entry containing
 672          * the relocations to be performed in this buffer.
 673          */
 674         __u64 relocs_ptr;
 675
 676         /** Required alignment in graphics aperture */
 677         __u64 alignment;
 678
 679         /**
 680          * Returned value of the updated offset of the object, for future
 681          * presumed_offset writes.
 682          */
 683         __u64 offset;
 684
 685 #define EXEC_OBJECT_NEEDS_FENCE (1<<0)
 686 #define EXEC_OBJECT_NEEDS_GTT   (1<<1)
 687 #define EXEC_OBJECT_WRITE       (1<<2)
 688 #define __EXEC_OBJECT_UNKNOWN_FLAGS -(EXEC_OBJECT_WRITE<<1)
 689         __u64 flags;
 690
 691         __u64 rsvd1;
 692         __u64 rsvd2;
 693 };
 694
 695 struct drm_i915_gem_execbuffer2 {
 696         /**
 697          * List of gem_exec_object2 structs
 698          */
 699         __u64 buffers_ptr;
 700         __u32 buffer_count;
 701
 702         /** Offset in the batchbuffer to start execution from. */
 703         __u32 batch_start_offset;
 704         /** Bytes used in batchbuffer from batch_start_offset */
 705         __u32 batch_len;
 706         __u32 DR1;
 707         __u32 DR4;
 708         __u32 num_cliprects;
 709         /** This is a struct drm_clip_rect *cliprects */
 710         __u64 cliprects_ptr;
 711 #define I915_EXEC_RING_MASK              (7<<0)
 712 #define I915_EXEC_DEFAULT                (0<<0)
 713 #define I915_EXEC_RENDER                 (1<<0)
 714 #define I915_EXEC_BSD                    (2<<0)
 715 #define I915_EXEC_BLT                    (3<<0)
 716 #define I915_EXEC_VEBOX                  (4<<0)
 717
 718 /* Used for switching the constants addressing mode on gen4+ RENDER ring.
 719  * Gen6+ only supports relative addressing to dynamic state (default) and
 720  * absolute addressing.
 721  *
 722  * These flags are ignored for the BSD and BLT rings.
 723  */
 724 #define I915_EXEC_CONSTANTS_MASK        (3<<6)
 725 #define I915_EXEC_CONSTANTS_REL_GENERAL (0<<6) /* default */
 726 #define I915_EXEC_CONSTANTS_ABSOLUTE    (1<<6)
 727 #define I915_EXEC_CONSTANTS_REL_SURFACE (2<<6) /* gen4/5 only */
 728         __u64 flags;
 729         __u64 rsvd1; /* now used for context info */
 730         __u64 rsvd2;
 731 };
 732
 733 /** Resets the SO write offset registers for transform feedback on gen7. */
 734 #define I915_EXEC_GEN7_SOL_RESET        (1<<8)
 735
 736 /** Request a privileged ("secure") batch buffer. Note only available for
 737  * DRM_ROOT_ONLY | DRM_MASTER processes.
 738  */
 739 #define I915_EXEC_SECURE                (1<<9)
 740
 741 /** Inform the kernel that the batch is and will always be pinned. This
 742  * negates the requirement for a workaround to be performed to avoid
 743  * an incoherent CS (such as can be found on 830/845). If this flag is
 744  * not passed, the kernel will endeavour to make sure the batch is
 745  * coherent with the CS before execution. If this flag is passed,
 746  * userspace assumes the responsibility for ensuring the same.
 747  */
 748 #define I915_EXEC_IS_PINNED             (1<<10)
 749
 750 /** Provide a hint to the kernel that the command stream and auxiliary
 751  * state buffers already holds the correct presumed addresses and so the
 752  * relocation process may be skipped if no buffers need to be moved in
 753  * preparation for the execbuffer.
 754  */
 755 #define I915_EXEC_NO_RELOC              (1<<11)
 756
 757 /** Use the reloc.handle as an index into the exec object array rather
 758  * than as the per-file handle.
 759  */
 760 #define I915_EXEC_HANDLE_LUT            (1<<12)
 761
 762 /** Used for switching BSD rings on the platforms with two BSD rings */
 763 #define I915_EXEC_BSD_MASK              (3<<13)
 764 #define I915_EXEC_BSD_DEFAULT           (0<<13) /* default ping-pong mode */
 765 #define I915_EXEC_BSD_RING1             (1<<13)
 766 #define I915_EXEC_BSD_RING2             (2<<13)
 767
 768 #define __I915_EXEC_UNKNOWN_FLAGS -(1<<15)
 769
 770 #define I915_EXEC_CONTEXT_ID_MASK       (0xffffffff)
 771 #define i915_execbuffer2_set_context_id(eb2, context) \
 772         (eb2).rsvd1 = context & I915_EXEC_CONTEXT_ID_MASK
 773 #define i915_execbuffer2_get_context_id(eb2) \
 774         ((eb2).rsvd1 & I915_EXEC_CONTEXT_ID_MASK)
 775
 776 struct drm_i915_gem_pin {
 777         /** Handle of the buffer to be pinned. */
 778         __u32 handle;
 779         __u32 pad;
 780
 781         /** alignment required within the aperture */
 782         __u64 alignment;
 783
 784         /** Returned GTT offset of the buffer. */
 785         __u64 offset;
 786 };
 787
 788 struct drm_i915_gem_unpin {
 789         /** Handle of the buffer to be unpinned. */
 790         __u32 handle;
 791         __u32 pad;
 792 };
 793
 794 struct drm_i915_gem_busy {
 795         /** Handle of the buffer to check for busy */
 796         __u32 handle;
 797
 798         /** Return busy status (1 if busy, 0 if idle).
 799          * The high word is used to indicate on which rings the object
 800          * currently resides:
 801          *  16:31 - busy (r or r/w) rings (16 render, 17 bsd, 18 blt, etc)
 802          */
 803         __u32 busy;
 804 };
 805
 806 /**
 807  * I915_CACHING_NONE
 808  *
 809  * GPU access is not coherent with cpu caches. Default for machines without an
 810  * LLC.
 811  */
 812 #define I915_CACHING_NONE               0
 813 /**
 814  * I915_CACHING_CACHED
 815  *
 816  * GPU access is coherent with cpu caches and furthermore the data is cached in
 817  * last-level caches shared between cpu cores and the gpu GT. Default on
 818  * machines with HAS_LLC.
 819  */
 820 #define I915_CACHING_CACHED             1
 821 /**
 822  * I915_CACHING_DISPLAY
 823  *
 824  * Special GPU caching mode which is coherent with the scanout engines.
 825  * Transparently falls back to I915_CACHING_NONE on platforms where no special
 826  * cache mode (like write-through or gfdt flushing) is available. The kernel
 827  * automatically sets this mode when using a buffer as a scanout target.
 828  * Userspace can manually set this mode to avoid a costly stall and clflush in
 829  * the hotpath of drawing the first frame.
 830  */
 831 #define I915_CACHING_DISPLAY            2
 832
 833 struct drm_i915_gem_caching {
 834         /**
 835          * Handle of the buffer to set/get the caching level of. */
 836         __u32 handle;
 837
 838         /**
 839          * Cacheing level to apply or return value
 840          *
 841          * bits0-15 are for generic caching control (i.e. the above defined
 842          * values). bits16-31 are reserved for platform-specific variations
 843          * (e.g. l3$ caching on gen7). */
 844         __u32 caching;
 845 };
 846
 847 #define I915_TILING_NONE        0
 848 #define I915_TILING_X           1
 849 #define I915_TILING_Y           2
 850
 851 #define I915_BIT_6_SWIZZLE_NONE         0
 852 #define I915_BIT_6_SWIZZLE_9            1
 853 #define I915_BIT_6_SWIZZLE_9_10         2
 854 #define I915_BIT_6_SWIZZLE_9_11         3
 855 #define I915_BIT_6_SWIZZLE_9_10_11      4
 856 /* Not seen by userland */
 857 #define I915_BIT_6_SWIZZLE_UNKNOWN      5
 858 /* Seen by userland. */
 859 #define I915_BIT_6_SWIZZLE_9_17         6
 860 #define I915_BIT_6_SWIZZLE_9_10_17      7
 861
 862 struct drm_i915_gem_set_tiling {
 863         /** Handle of the buffer to have its tiling state updated */
 864         __u32 handle;
 865
 866         /**
 867          * Tiling mode for the object (I915_TILING_NONE, I915_TILING_X,
 868          * I915_TILING_Y).
 869          *
 870          * This value is to be set on request, and will be updated by the
 871          * kernel on successful return with the actual chosen tiling layout.
 872          *
 873          * The tiling mode may be demoted to I915_TILING_NONE when the system
 874          * has bit 6 swizzling that can't be managed correctly by GEM.
 875          *
 876          * Buffer contents become undefined when changing tiling_mode.
 877          */
 878         __u32 tiling_mode;
 879
 880         /**
 881          * Stride in bytes for the object when in I915_TILING_X or
 882          * I915_TILING_Y.
 883          */
 884         __u32 stride;
 885
 886         /**
 887          * Returned address bit 6 swizzling required for CPU access through
 888          * mmap mapping.
 889          */
 890         __u32 swizzle_mode;
 891 };
 892
 893 struct drm_i915_gem_get_tiling {
 894         /** Handle of the buffer to get tiling state for. */
 895         __u32 handle;
 896
 897         /**
 898          * Current tiling mode for the object (I915_TILING_NONE, I915_TILING_X,
 899          * I915_TILING_Y).
 900          */
 901         __u32 tiling_mode;
 902
 903         /**
 904          * Returned address bit 6 swizzling required for CPU access through
 905          * mmap mapping.
 906          */
 907         __u32 swizzle_mode;
 908
 909         /**
 910          * Returned address bit 6 swizzling required for CPU access through
 911          * mmap mapping whilst bound.
 912          */
 913         __u32 phys_swizzle_mode;
 914 };
 915
 916 struct drm_i915_gem_get_aperture {
 917         /** Total size of the aperture used by i915_gem_execbuffer, in bytes */
 918         __u64 aper_size;
 919
 920         /**
 921          * Available space in the aperture used by i915_gem_execbuffer, in
 922          * bytes
 923          */
 924         __u64 aper_available_size;
 925 };
 926
 927 struct drm_i915_get_pipe_from_crtc_id {
 928         /** ID of CRTC being requested **/
 929         __u32 crtc_id;
 930
 931         /** pipe of requested CRTC **/
 932         __u32 pipe;
 933 };
 934
 935 #define I915_MADV_WILLNEED 0
 936 #define I915_MADV_DONTNEED 1
 937 #define __I915_MADV_PURGED 2 /* internal state */
 938
 939 struct drm_i915_gem_madvise {
 940         /** Handle of the buffer to change the backing store advice */
 941         __u32 handle;
 942
 943         /* Advice: either the buffer will be needed again in the near future,
 944          *         or wont be and could be discarded under memory pressure.
 945          */
 946         __u32 madv;
 947
 948         /** Whether the backing store still exists. */
 949         __u32 retained;
 950 };
 951
 952 /* flags */
 953 #define I915_OVERLAY_TYPE_MASK          0xff
 954 #define I915_OVERLAY_YUV_PLANAR         0x01
 955 #define I915_OVERLAY_YUV_PACKED         0x02
 956 #define I915_OVERLAY_RGB                0x03
 957
 958 #define I915_OVERLAY_DEPTH_MASK         0xff00
 959 #define I915_OVERLAY_RGB24              0x1000
 960 #define I915_OVERLAY_RGB16              0x2000
 961 #define I915_OVERLAY_RGB15              0x3000
 962 #define I915_OVERLAY_YUV422             0x0100
 963 #define I915_OVERLAY_YUV411             0x0200
 964 #define I915_OVERLAY_YUV420             0x0300
 965 #define I915_OVERLAY_YUV410             0x0400
 966
 967 #define I915_OVERLAY_SWAP_MASK          0xff0000
 968 #define I915_OVERLAY_NO_SWAP            0x000000
 969 #define I915_OVERLAY_UV_SWAP            0x010000
 970 #define I915_OVERLAY_Y_SWAP             0x020000
 971 #define I915_OVERLAY_Y_AND_UV_SWAP      0x030000
 972
 973 #define I915_OVERLAY_FLAGS_MASK         0xff000000
 974 #define I915_OVERLAY_ENABLE             0x01000000
 975
 976 struct drm_intel_overlay_put_image {
 977         /* various flags and src format description */
 978         __u32 flags;
 979         /* source picture description */
 980         __u32 bo_handle;
 981         /* stride values and offsets are in bytes, buffer relative */
 982         __u16 stride_Y; /* stride for packed formats */
 983         __u16 stride_UV;
 984         __u32 offset_Y; /* offset for packet formats */
 985         __u32 offset_U;
 986         __u32 offset_V;
 987         /* in pixels */
 988         __u16 src_width;
 989         __u16 src_height;
 990         /* to compensate the scaling factors for partially covered surfaces */
 991         __u16 src_scan_width;
 992         __u16 src_scan_height;
 993         /* output crtc description */
 994         __u32 crtc_id;
 995         __u16 dst_x;
 996         __u16 dst_y;
 997         __u16 dst_width;
 998         __u16 dst_height;
 999 };
1000
1001 /* flags */
1002 #define I915_OVERLAY_UPDATE_ATTRS       (1<<0)
1003 #define I915_OVERLAY_UPDATE_GAMMA       (1<<1)
1004 #define I915_OVERLAY_DISABLE_DEST_COLORKEY      (1<<2)
1005 struct drm_intel_overlay_attrs {
1006         __u32 flags;
1007         __u32 color_key;
1008         __s32 brightness;
1009         __u32 contrast;
1010         __u32 saturation;
1011         __u32 gamma0;
1012         __u32 gamma1;
1013         __u32 gamma2;
1014         __u32 gamma3;
1015         __u32 gamma4;
1016         __u32 gamma5;
1017 };
1018
1019 /*
1020  * Intel sprite handling
1021  *
1022  * Color keying works with a min/mask/max tuple.  Both source and destination
1023  * color keying is allowed.
1024  *
1025  * Source keying:
1026  * Sprite pixels within the min & max values, masked against the color channels
1027  * specified in the mask field, will be transparent.  All other pixels will
1028  * be displayed on top of the primary plane.  For RGB surfaces, only the min
1029  * and mask fields will be used; ranged compares are not allowed.
1030  *
1031  * Destination keying:
1032  * Primary plane pixels that match the min value, masked against the color
1033  * channels specified in the mask field, will be replaced by corresponding
1034  * pixels from the sprite plane.
1035  *
1036  * Note that source & destination keying are exclusive; only one can be
1037  * active on a given plane.
1038  */
1039
1040 #define I915_SET_COLORKEY_NONE          (1<<0) /* disable color key matching */
1041 #define I915_SET_COLORKEY_DESTINATION   (1<<1)
1042 #define I915_SET_COLORKEY_SOURCE        (1<<2)
1043 struct drm_intel_sprite_colorkey {
1044         __u32 plane_id;
1045         __u32 min_value;
1046         __u32 channel_mask;
1047         __u32 max_value;
1048         __u32 flags;
1049 };
1050
1051 struct drm_i915_gem_wait {
1052         /** Handle of BO we shall wait on */
1053         __u32 bo_handle;
1054         __u32 flags;
1055         /** Number of nanoseconds to wait, Returns time remaining. */
1056         __s64 timeout_ns;
1057 };
1058
1059 struct drm_i915_gem_context_create {
1060         /*  output: id of new context*/
1061         __u32 ctx_id;
1062         __u32 pad;
1063 };
1064
1065 struct drm_i915_gem_context_destroy {
1066         __u32 ctx_id;
1067         __u32 pad;
1068 };
1069
1070 struct drm_i915_reg_read {
1071         __u64 offset;
1072         __u64 val; /* Return value */
1073 };
1074
1075 struct drm_i915_reset_stats {
1076         __u32 ctx_id;
1077         __u32 flags;
1078
1079         /* All resets since boot/module reload, for all contexts */
1080         __u32 reset_count;
1081
1082         /* Number of batches lost when active in GPU, for this context */
1083         __u32 batch_active;
1084
1085         /* Number of batches lost pending for execution, for this context */
1086         __u32 batch_pending;
1087
1088         __u32 pad;
1089 };
1090
1091 struct drm_i915_gem_userptr {
1092         __u64 user_ptr;
1093         __u64 user_size;
1094         __u32 flags;
1095 #define I915_USERPTR_READ_ONLY 0x1
1096 #define I915_USERPTR_UNSYNCHRONIZED 0x80000000
1097         /**
1098          * Returned handle for the object.
1099          *
1100          * Object handles are nonzero.
1101          */
1102         __u32 handle;
1103 };
1104
1105 struct drm_i915_gem_context_param {
1106         __u32 ctx_id;
1107         __u32 size;
1108         __u64 param;
1109 #define I915_CONTEXT_PARAM_BAN_PERIOD 0x1
1110 #define I915_CONTEXT_PARAM_NO_ZEROMAP 0x2
1111         __u64 value;
1112 };
1113
1114 #endif /* _UAPI_I915_DRM_H_ */