lib/CodeGen/LiveIntervalAnalysis.cpp

   1 //===-- LiveIntervalAnalysis.cpp - Live Interval Analysis -----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the LiveInterval analysis pass which is used
  11 // by the Linear Scan Register allocator. This pass linearizes the
  12 // basic blocks of the function in DFS order and uses the
  13 // LiveVariables pass to conservatively compute live intervals for
  14 // each virtual and physical register.
  15 //
  16 //===----------------------------------------------------------------------===//
  17
  18 #define DEBUG_TYPE "regalloc"
  19 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  20 #include "llvm/Value.h"
  21 #include "llvm/Analysis/AliasAnalysis.h"
  22 #include "llvm/CodeGen/LiveVariables.h"
  23 #include "llvm/CodeGen/MachineInstr.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/Passes.h"
  26 #include "llvm/Target/TargetRegisterInfo.h"
  27 #include "llvm/Target/TargetInstrInfo.h"
  28 #include "llvm/Target/TargetMachine.h"
  29 #include "llvm/Support/CommandLine.h"
  30 #include "llvm/Support/Debug.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Support/raw_ostream.h"
  33 #include "llvm/ADT/DenseSet.h"
  34 #include "llvm/ADT/Statistic.h"
  35 #include "llvm/ADT/STLExtras.h"
  36 #include <algorithm>
  37 #include <limits>
  38 #include <cmath>
  39 using namespace llvm;
  40
  41 // Hidden options for help debugging.
  42 static cl::opt<bool> DisableReMat("disable-rematerialization",
  43                                   cl::init(false), cl::Hidden);
  44
  45 STATISTIC(numIntervals , "Number of original intervals");
  46
  47 char LiveIntervals::ID = 0;
  48 INITIALIZE_PASS_BEGIN(LiveIntervals, "liveintervals",
  49                 "Live Interval Analysis", false, false)
  50 INITIALIZE_AG_DEPENDENCY(AliasAnalysis)
  51 INITIALIZE_PASS_DEPENDENCY(LiveVariables)
  52 INITIALIZE_PASS_DEPENDENCY(MachineDominatorTree)
  53 INITIALIZE_PASS_DEPENDENCY(SlotIndexes)
  54 INITIALIZE_PASS_END(LiveIntervals, "liveintervals",
  55                 "Live Interval Analysis", false, false)
  56
  57 void LiveIntervals::getAnalysisUsage(AnalysisUsage &AU) const {
  58   AU.setPreservesCFG();
  59   AU.addRequired<AliasAnalysis>();
  60   AU.addPreserved<AliasAnalysis>();
  61   AU.addRequired<LiveVariables>();
  62   AU.addPreserved<LiveVariables>();
  63   AU.addPreservedID(MachineLoopInfoID);
  64   AU.addPreservedID(MachineDominatorsID);
  65   AU.addPreserved<SlotIndexes>();
  66   AU.addRequiredTransitive<SlotIndexes>();
  67   MachineFunctionPass::getAnalysisUsage(AU);
  68 }
  69
  70 void LiveIntervals::releaseMemory() {
  71   // Free the live intervals themselves.
  72   for (DenseMap<unsigned, LiveInterval*>::iterator I = r2iMap_.begin(),
  73        E = r2iMap_.end(); I != E; ++I)
  74     delete I->second;
  75
  76   r2iMap_.clear();
  77   RegMaskSlots.clear();
  78   RegMaskBits.clear();
  79   RegMaskBlocks.clear();
  80
  81   // Release VNInfo memory regions, VNInfo objects don't need to be dtor'd.
  82   VNInfoAllocator.Reset();
  83 }
  84
  85 /// runOnMachineFunction - Register allocate the whole function
  86 ///
  87 bool LiveIntervals::runOnMachineFunction(MachineFunction &fn) {
  88   mf_ = &fn;
  89   mri_ = &mf_->getRegInfo();
  90   tm_ = &fn.getTarget();
  91   tri_ = tm_->getRegisterInfo();
  92   tii_ = tm_->getInstrInfo();
  93   aa_ = &getAnalysis<AliasAnalysis>();
  94   lv_ = &getAnalysis<LiveVariables>();
  95   indexes_ = &getAnalysis<SlotIndexes>();
  96   allocatableRegs_ = tri_->getAllocatableSet(fn);
  97   reservedRegs_ = tri_->getReservedRegs(fn);
  98
  99   computeIntervals();
 100
 101   numIntervals += getNumIntervals();
 102
 103   DEBUG(dump());
 104   return true;
 105 }
 106
 107 /// print - Implement the dump method.
 108 void LiveIntervals::print(raw_ostream &OS, const Module* ) const {
 109   OS << "********** INTERVALS **********\n";
 110
 111   // Dump the physregs.
 112   for (unsigned Reg = 1, RegE = tri_->getNumRegs(); Reg != RegE; ++Reg)
 113     if (const LiveInterval *LI = r2iMap_.lookup(Reg)) {
 114       LI->print(OS, tri_);
 115       OS << '\n';
 116     }
 117
 118   // Dump the virtregs.
 119   for (unsigned Reg = 0, RegE = mri_->getNumVirtRegs(); Reg != RegE; ++Reg)
 120     if (const LiveInterval *LI =
 121         r2iMap_.lookup(TargetRegisterInfo::index2VirtReg(Reg))) {
 122       LI->print(OS, tri_);
 123       OS << '\n';
 124     }
 125
 126   printInstrs(OS);
 127 }
 128
 129 void LiveIntervals::printInstrs(raw_ostream &OS) const {
 130   OS << "********** MACHINEINSTRS **********\n";
 131   mf_->print(OS, indexes_);
 132 }
 133
 134 void LiveIntervals::dumpInstrs() const {
 135   printInstrs(dbgs());
 136 }
 137
 138 static
 139 bool MultipleDefsBySameMI(const MachineInstr &MI, unsigned MOIdx) {
 140   unsigned Reg = MI.getOperand(MOIdx).getReg();
 141   for (unsigned i = MOIdx+1, e = MI.getNumOperands(); i < e; ++i) {
 142     const MachineOperand &MO = MI.getOperand(i);
 143     if (!MO.isReg())
 144       continue;
 145     if (MO.getReg() == Reg && MO.isDef()) {
 146       assert(MI.getOperand(MOIdx).getSubReg() != MO.getSubReg() &&
 147              MI.getOperand(MOIdx).getSubReg() &&
 148              (MO.getSubReg() || MO.isImplicit()));
 149       return true;
 150     }
 151   }
 152   return false;
 153 }
 154
 155 /// isPartialRedef - Return true if the specified def at the specific index is
 156 /// partially re-defining the specified live interval. A common case of this is
 157 /// a definition of the sub-register.
 158 bool LiveIntervals::isPartialRedef(SlotIndex MIIdx, MachineOperand &MO,
 159                                    LiveInterval &interval) {
 160   if (!MO.getSubReg() || MO.isEarlyClobber())
 161     return false;
 162
 163   SlotIndex RedefIndex = MIIdx.getRegSlot();
 164   const LiveRange *OldLR =
 165     interval.getLiveRangeContaining(RedefIndex.getRegSlot(true));
 166   MachineInstr *DefMI = getInstructionFromIndex(OldLR->valno->def);
 167   if (DefMI != 0) {
 168     return DefMI->findRegisterDefOperandIdx(interval.reg) != -1;
 169   }
 170   return false;
 171 }
 172
 173 void LiveIntervals::handleVirtualRegisterDef(MachineBasicBlock *mbb,
 174                                              MachineBasicBlock::iterator mi,
 175                                              SlotIndex MIIdx,
 176                                              MachineOperand& MO,
 177                                              unsigned MOIdx,
 178                                              LiveInterval &interval) {
 179   DEBUG(dbgs() << "\t\tregister: " << PrintReg(interval.reg, tri_));
 180
 181   // Virtual registers may be defined multiple times (due to phi
 182   // elimination and 2-addr elimination).  Much of what we do only has to be
 183   // done once for the vreg.  We use an empty interval to detect the first
 184   // time we see a vreg.
 185   LiveVariables::VarInfo& vi = lv_->getVarInfo(interval.reg);
 186   if (interval.empty()) {
 187     // Get the Idx of the defining instructions.
 188     SlotIndex defIndex = MIIdx.getRegSlot(MO.isEarlyClobber());
 189
 190     // Make sure the first definition is not a partial redefinition. Add an
 191     // <imp-def> of the full register.
 192     // FIXME: LiveIntervals shouldn't modify the code like this.  Whoever
 193     // created the machine instruction should annotate it with <undef> flags
 194     // as needed.  Then we can simply assert here.  The REG_SEQUENCE lowering
 195     // is the main suspect.
 196     if (MO.getSubReg()) {
 197       mi->addRegisterDefined(interval.reg);
 198       // Mark all defs of interval.reg on this instruction as reading <undef>.
 199       for (unsigned i = MOIdx, e = mi->getNumOperands(); i != e; ++i) {
 200         MachineOperand &MO2 = mi->getOperand(i);
 201         if (MO2.isReg() && MO2.getReg() == interval.reg && MO2.getSubReg())
 202           MO2.setIsUndef();
 203       }
 204     }
 205
 206     VNInfo *ValNo = interval.getNextValue(defIndex, VNInfoAllocator);
 207     assert(ValNo->id == 0 && "First value in interval is not 0?");
 208
 209     // Loop over all of the blocks that the vreg is defined in.  There are
 210     // two cases we have to handle here.  The most common case is a vreg
 211     // whose lifetime is contained within a basic block.  In this case there
 212     // will be a single kill, in MBB, which comes after the definition.
 213     if (vi.Kills.size() == 1 && vi.Kills[0]->getParent() == mbb) {
 214       // FIXME: what about dead vars?
 215       SlotIndex killIdx;
 216       if (vi.Kills[0] != mi)
 217         killIdx = getInstructionIndex(vi.Kills[0]).getRegSlot();
 218       else
 219         killIdx = defIndex.getDeadSlot();
 220
 221       // If the kill happens after the definition, we have an intra-block
 222       // live range.
 223       if (killIdx > defIndex) {
 224         assert(vi.AliveBlocks.empty() &&
 225                "Shouldn't be alive across any blocks!");
 226         LiveRange LR(defIndex, killIdx, ValNo);
 227         interval.addRange(LR);
 228         DEBUG(dbgs() << " +" << LR << "\n");
 229         return;
 230       }
 231     }
 232
 233     // The other case we handle is when a virtual register lives to the end
 234     // of the defining block, potentially live across some blocks, then is
 235     // live into some number of blocks, but gets killed.  Start by adding a
 236     // range that goes from this definition to the end of the defining block.
 237     LiveRange NewLR(defIndex, getMBBEndIdx(mbb), ValNo);
 238     DEBUG(dbgs() << " +" << NewLR);
 239     interval.addRange(NewLR);
 240
 241     bool PHIJoin = lv_->isPHIJoin(interval.reg);
 242
 243     if (PHIJoin) {
 244       // A phi join register is killed at the end of the MBB and revived as a new
 245       // valno in the killing blocks.
 246       assert(vi.AliveBlocks.empty() && "Phi join can't pass through blocks");
 247       DEBUG(dbgs() << " phi-join");
 248       ValNo->setHasPHIKill(true);
 249     } else {
 250       // Iterate over all of the blocks that the variable is completely
 251       // live in, adding [insrtIndex(begin), instrIndex(end)+4) to the
 252       // live interval.
 253       for (SparseBitVector<>::iterator I = vi.AliveBlocks.begin(),
 254                E = vi.AliveBlocks.end(); I != E; ++I) {
 255         MachineBasicBlock *aliveBlock = mf_->getBlockNumbered(*I);
 256         LiveRange LR(getMBBStartIdx(aliveBlock), getMBBEndIdx(aliveBlock), ValNo);
 257         interval.addRange(LR);
 258         DEBUG(dbgs() << " +" << LR);
 259       }
 260     }
 261
 262     // Finally, this virtual register is live from the start of any killing
 263     // block to the 'use' slot of the killing instruction.
 264     for (unsigned i = 0, e = vi.Kills.size(); i != e; ++i) {
 265       MachineInstr *Kill = vi.Kills[i];
 266       SlotIndex Start = getMBBStartIdx(Kill->getParent());
 267       SlotIndex killIdx = getInstructionIndex(Kill).getRegSlot();
 268
 269       // Create interval with one of a NEW value number.  Note that this value
 270       // number isn't actually defined by an instruction, weird huh? :)
 271       if (PHIJoin) {
 272         assert(getInstructionFromIndex(Start) == 0 &&
 273                "PHI def index points at actual instruction.");
 274         ValNo = interval.getNextValue(Start, VNInfoAllocator);
 275         ValNo->setIsPHIDef(true);
 276       }
 277       LiveRange LR(Start, killIdx, ValNo);
 278       interval.addRange(LR);
 279       DEBUG(dbgs() << " +" << LR);
 280     }
 281
 282   } else {
 283     if (MultipleDefsBySameMI(*mi, MOIdx))
 284       // Multiple defs of the same virtual register by the same instruction.
 285       // e.g. %reg1031:5<def>, %reg1031:6<def> = VLD1q16 %reg1024<kill>, ...
 286       // This is likely due to elimination of REG_SEQUENCE instructions. Return
 287       // here since there is nothing to do.
 288       return;
 289
 290     // If this is the second time we see a virtual register definition, it
 291     // must be due to phi elimination or two addr elimination.  If this is
 292     // the result of two address elimination, then the vreg is one of the
 293     // def-and-use register operand.
 294
 295     // It may also be partial redef like this:
 296     // 80  %reg1041:6<def> = VSHRNv4i16 %reg1034<kill>, 12, pred:14, pred:%reg0
 297     // 120 %reg1041:5<def> = VSHRNv4i16 %reg1039<kill>, 12, pred:14, pred:%reg0
 298     bool PartReDef = isPartialRedef(MIIdx, MO, interval);
 299     if (PartReDef || mi->isRegTiedToUseOperand(MOIdx)) {
 300       // If this is a two-address definition, then we have already processed
 301       // the live range.  The only problem is that we didn't realize there
 302       // are actually two values in the live interval.  Because of this we
 303       // need to take the LiveRegion that defines this register and split it
 304       // into two values.
 305       SlotIndex RedefIndex = MIIdx.getRegSlot(MO.isEarlyClobber());
 306
 307       const LiveRange *OldLR =
 308         interval.getLiveRangeContaining(RedefIndex.getRegSlot(true));
 309       VNInfo *OldValNo = OldLR->valno;
 310       SlotIndex DefIndex = OldValNo->def.getRegSlot();
 311
 312       // Delete the previous value, which should be short and continuous,
 313       // because the 2-addr copy must be in the same MBB as the redef.
 314       interval.removeRange(DefIndex, RedefIndex);
 315
 316       // The new value number (#1) is defined by the instruction we claimed
 317       // defined value #0.
 318       VNInfo *ValNo = interval.createValueCopy(OldValNo, VNInfoAllocator);
 319
 320       // Value#0 is now defined by the 2-addr instruction.
 321       OldValNo->def = RedefIndex;
 322
 323       // Add the new live interval which replaces the range for the input copy.
 324       LiveRange LR(DefIndex, RedefIndex, ValNo);
 325       DEBUG(dbgs() << " replace range with " << LR);
 326       interval.addRange(LR);
 327
 328       // If this redefinition is dead, we need to add a dummy unit live
 329       // range covering the def slot.
 330       if (MO.isDead())
 331         interval.addRange(LiveRange(RedefIndex, RedefIndex.getDeadSlot(),
 332                                     OldValNo));
 333
 334       DEBUG({
 335           dbgs() << " RESULT: ";
 336           interval.print(dbgs(), tri_);
 337         });
 338     } else if (lv_->isPHIJoin(interval.reg)) {
 339       // In the case of PHI elimination, each variable definition is only
 340       // live until the end of the block.  We've already taken care of the
 341       // rest of the live range.
 342
 343       SlotIndex defIndex = MIIdx.getRegSlot();
 344       if (MO.isEarlyClobber())
 345         defIndex = MIIdx.getRegSlot(true);
 346
 347       VNInfo *ValNo = interval.getNextValue(defIndex, VNInfoAllocator);
 348
 349       SlotIndex killIndex = getMBBEndIdx(mbb);
 350       LiveRange LR(defIndex, killIndex, ValNo);
 351       interval.addRange(LR);
 352       ValNo->setHasPHIKill(true);
 353       DEBUG(dbgs() << " phi-join +" << LR);
 354     } else {
 355       llvm_unreachable("Multiply defined register");
 356     }
 357   }
 358
 359   DEBUG(dbgs() << '\n');
 360 }
 361
 362 #ifndef NDEBUG
 363 static bool isRegLiveOutOf(const MachineBasicBlock *MBB, unsigned Reg) {
 364   for (MachineBasicBlock::const_succ_iterator SI = MBB->succ_begin(),
 365                                               SE = MBB->succ_end();
 366        SI != SE; ++SI) {
 367     const MachineBasicBlock* succ = *SI;
 368     if (succ->isLiveIn(Reg))
 369       return true;
 370   }
 371   return false;
 372 }
 373 #endif
 374
 375 void LiveIntervals::handlePhysicalRegisterDef(MachineBasicBlock *MBB,
 376                                               MachineBasicBlock::iterator mi,
 377                                               SlotIndex MIIdx,
 378                                               MachineOperand& MO,
 379                                               LiveInterval &interval) {
 380   DEBUG(dbgs() << "\t\tregister: " << PrintReg(interval.reg, tri_));
 381
 382   SlotIndex baseIndex = MIIdx;
 383   SlotIndex start = baseIndex.getRegSlot(MO.isEarlyClobber());
 384   SlotIndex end = start;
 385
 386   // If it is not used after definition, it is considered dead at
 387   // the instruction defining it. Hence its interval is:
 388   // [defSlot(def), defSlot(def)+1)
 389   // For earlyclobbers, the defSlot was pushed back one; the extra
 390   // advance below compensates.
 391   if (MO.isDead()) {
 392     DEBUG(dbgs() << " dead");
 393     end = start.getDeadSlot();
 394     goto exit;
 395   }
 396
 397   // If it is not dead on definition, it must be killed by a
 398   // subsequent instruction. Hence its interval is:
 399   // [defSlot(def), useSlot(kill)+1)
 400   baseIndex = baseIndex.getNextIndex();
 401   while (++mi != MBB->end()) {
 402
 403     if (mi->isDebugValue())
 404       continue;
 405     if (getInstructionFromIndex(baseIndex) == 0)
 406       baseIndex = indexes_->getNextNonNullIndex(baseIndex);
 407
 408     if (mi->killsRegister(interval.reg, tri_)) {
 409       DEBUG(dbgs() << " killed");
 410       end = baseIndex.getRegSlot();
 411       goto exit;
 412     } else {
 413       int DefIdx = mi->findRegisterDefOperandIdx(interval.reg,false,false,tri_);
 414       if (DefIdx != -1) {
 415         if (mi->isRegTiedToUseOperand(DefIdx)) {
 416           // Two-address instruction.
 417           end = baseIndex.getRegSlot(mi->getOperand(DefIdx).isEarlyClobber());
 418         } else {
 419           // Another instruction redefines the register before it is ever read.
 420           // Then the register is essentially dead at the instruction that
 421           // defines it. Hence its interval is:
 422           // [defSlot(def), defSlot(def)+1)
 423           DEBUG(dbgs() << " dead");
 424           end = start.getDeadSlot();
 425         }
 426         goto exit;
 427       }
 428     }
 429
 430     baseIndex = baseIndex.getNextIndex();
 431   }
 432
 433   // If we get here the register *should* be live out.
 434   assert(!isAllocatable(interval.reg) && "Physregs shouldn't be live out!");
 435
 436   // FIXME: We need saner rules for reserved regs.
 437   if (isReserved(interval.reg)) {
 438     assert(!isRegLiveOutOf(MBB, interval.reg) && "Reserved reg live-out?");
 439     end = start.getDeadSlot();
 440   } else {
 441     // Unreserved, unallocable registers like EFLAGS can be live across basic
 442     // block boundaries.
 443     assert(isRegLiveOutOf(MBB, interval.reg) && "Unreserved reg not live-out?");
 444     end = getMBBEndIdx(MBB);
 445   }
 446 exit:
 447   assert(start < end && "did not find end of interval?");
 448
 449   // Already exists? Extend old live interval.
 450   VNInfo *ValNo = interval.getVNInfoAt(start);
 451   bool Extend = ValNo != 0;
 452   if (!Extend)
 453     ValNo = interval.getNextValue(start, VNInfoAllocator);
 454   LiveRange LR(start, end, ValNo);
 455   interval.addRange(LR);
 456   DEBUG(dbgs() << " +" << LR << '\n');
 457 }
 458
 459 void LiveIntervals::handleRegisterDef(MachineBasicBlock *MBB,
 460                                       MachineBasicBlock::iterator MI,
 461                                       SlotIndex MIIdx,
 462                                       MachineOperand& MO,
 463                                       unsigned MOIdx) {
 464   if (TargetRegisterInfo::isVirtualRegister(MO.getReg()))
 465     handleVirtualRegisterDef(MBB, MI, MIIdx, MO, MOIdx,
 466                              getOrCreateInterval(MO.getReg()));
 467   else
 468     handlePhysicalRegisterDef(MBB, MI, MIIdx, MO,
 469                               getOrCreateInterval(MO.getReg()));
 470 }
 471
 472 void LiveIntervals::handleLiveInRegister(MachineBasicBlock *MBB,
 473                                          SlotIndex MIIdx,
 474                                          LiveInterval &interval) {
 475   assert(TargetRegisterInfo::isPhysicalRegister(interval.reg) &&
 476          "Only physical registers can be live in.");
 477   assert((!isAllocatable(interval.reg) || MBB->getParent()->begin() ||
 478           MBB->isLandingPad()) &&
 479           "Allocatable live-ins only valid for entry blocks and landing pads.");
 480
 481   DEBUG(dbgs() << "\t\tlivein register: " << PrintReg(interval.reg, tri_));
 482
 483   // Look for kills, if it reaches a def before it's killed, then it shouldn't
 484   // be considered a livein.
 485   MachineBasicBlock::iterator mi = MBB->begin();
 486   MachineBasicBlock::iterator E = MBB->end();
 487   // Skip over DBG_VALUE at the start of the MBB.
 488   if (mi != E && mi->isDebugValue()) {
 489     while (++mi != E && mi->isDebugValue())
 490       ;
 491     if (mi == E)
 492       // MBB is empty except for DBG_VALUE's.
 493       return;
 494   }
 495
 496   SlotIndex baseIndex = MIIdx;
 497   SlotIndex start = baseIndex;
 498   if (getInstructionFromIndex(baseIndex) == 0)
 499     baseIndex = indexes_->getNextNonNullIndex(baseIndex);
 500
 501   SlotIndex end = baseIndex;
 502   bool SeenDefUse = false;
 503
 504   while (mi != E) {
 505     if (mi->killsRegister(interval.reg, tri_)) {
 506       DEBUG(dbgs() << " killed");
 507       end = baseIndex.getRegSlot();
 508       SeenDefUse = true;
 509       break;
 510     } else if (mi->modifiesRegister(interval.reg, tri_)) {
 511       // Another instruction redefines the register before it is ever read.
 512       // Then the register is essentially dead at the instruction that defines
 513       // it. Hence its interval is:
 514       // [defSlot(def), defSlot(def)+1)
 515       DEBUG(dbgs() << " dead");
 516       end = start.getDeadSlot();
 517       SeenDefUse = true;
 518       break;
 519     }
 520
 521     while (++mi != E && mi->isDebugValue())
 522       // Skip over DBG_VALUE.
 523       ;
 524     if (mi != E)
 525       baseIndex = indexes_->getNextNonNullIndex(baseIndex);
 526   }
 527
 528   // Live-in register might not be used at all.
 529   if (!SeenDefUse) {
 530     if (isAllocatable(interval.reg) || isReserved(interval.reg)) {
 531       // This must be an entry block or landing pad - we asserted so on entry
 532       // to the function. For these blocks the interval is dead on entry, so
 533       // we won't emit a live-range for it.
 534       DEBUG(dbgs() << " dead");
 535       return;
 536     } else {
 537       assert(isRegLiveOutOf(MBB, interval.reg) &&
 538              "Live in reg untouched in block should be be live through.");
 539       DEBUG(dbgs() << " live through");
 540       end = getMBBEndIdx(MBB);
 541     }
 542   }
 543
 544   SlotIndex defIdx = getMBBStartIdx(MBB);
 545   assert(getInstructionFromIndex(defIdx) == 0 &&
 546          "PHI def index points at actual instruction.");
 547   VNInfo *vni = interval.getNextValue(defIdx, VNInfoAllocator);
 548   vni->setIsPHIDef(true);
 549   LiveRange LR(start, end, vni);
 550
 551   interval.addRange(LR);
 552   DEBUG(dbgs() << " +" << LR << '\n');
 553 }
 554
 555 /// computeIntervals - computes the live intervals for virtual
 556 /// registers. for some ordering of the machine instructions [1,N] a
 557 /// live interval is an interval [i, j) where 1 <= i <= j < N for
 558 /// which a variable is live
 559 void LiveIntervals::computeIntervals() {
 560   DEBUG(dbgs() << "********** COMPUTING LIVE INTERVALS **********\n"
 561                << "********** Function: "
 562                << ((Value*)mf_->getFunction())->getName() << '\n');
 563
 564   RegMaskBlocks.resize(mf_->getNumBlockIDs());
 565
 566   SmallVector<unsigned, 8> UndefUses;
 567   for (MachineFunction::iterator MBBI = mf_->begin(), E = mf_->end();
 568        MBBI != E; ++MBBI) {
 569     MachineBasicBlock *MBB = MBBI;
 570     RegMaskBlocks[MBB->getNumber()].first = RegMaskSlots.size();
 571
 572     if (MBB->empty())
 573       continue;
 574
 575     // Track the index of the current machine instr.
 576     SlotIndex MIIndex = getMBBStartIdx(MBB);
 577     DEBUG(dbgs() << "BB#" << MBB->getNumber()
 578           << ":\t\t# derived from " << MBB->getName() << "\n");
 579
 580     // Create intervals for live-ins to this BB first.
 581     for (MachineBasicBlock::livein_iterator LI = MBB->livein_begin(),
 582            LE = MBB->livein_end(); LI != LE; ++LI) {
 583       handleLiveInRegister(MBB, MIIndex, getOrCreateInterval(*LI));
 584     }
 585
 586     // Skip over empty initial indices.
 587     if (getInstructionFromIndex(MIIndex) == 0)
 588       MIIndex = indexes_->getNextNonNullIndex(MIIndex);
 589
 590     for (MachineBasicBlock::iterator MI = MBB->begin(), miEnd = MBB->end();
 591          MI != miEnd; ++MI) {
 592       DEBUG(dbgs() << MIIndex << "\t" << *MI);
 593       if (MI->isDebugValue())
 594         continue;
 595       assert(indexes_->getInstructionFromIndex(MIIndex) == MI &&
 596              "Lost SlotIndex synchronization");
 597
 598       // Handle defs.
 599       for (int i = MI->getNumOperands() - 1; i >= 0; --i) {
 600         MachineOperand &MO = MI->getOperand(i);
 601
 602         // Collect register masks.
 603         if (MO.isRegMask()) {
 604           RegMaskSlots.push_back(MIIndex.getRegSlot());
 605           RegMaskBits.push_back(MO.getRegMask());
 606           continue;
 607         }
 608
 609         if (!MO.isReg() || !MO.getReg())
 610           continue;
 611
 612         // handle register defs - build intervals
 613         if (MO.isDef())
 614           handleRegisterDef(MBB, MI, MIIndex, MO, i);
 615         else if (MO.isUndef())
 616           UndefUses.push_back(MO.getReg());
 617       }
 618
 619       // Move to the next instr slot.
 620       MIIndex = indexes_->getNextNonNullIndex(MIIndex);
 621     }
 622
 623     // Compute the number of register mask instructions in this block.
 624     std::pair<unsigned, unsigned> &RMB = RegMaskBlocks[MBB->getNumber()];
 625     RMB.second = RegMaskSlots.size() - RMB.first;;
 626   }
 627
 628   // Create empty intervals for registers defined by implicit_def's (except
 629   // for those implicit_def that define values which are liveout of their
 630   // blocks.
 631   for (unsigned i = 0, e = UndefUses.size(); i != e; ++i) {
 632     unsigned UndefReg = UndefUses[i];
 633     (void)getOrCreateInterval(UndefReg);
 634   }
 635 }
 636
 637 LiveInterval* LiveIntervals::createInterval(unsigned reg) {
 638   float Weight = TargetRegisterInfo::isPhysicalRegister(reg) ? HUGE_VALF : 0.0F;
 639   return new LiveInterval(reg, Weight);
 640 }
 641
 642 /// dupInterval - Duplicate a live interval. The caller is responsible for
 643 /// managing the allocated memory.
 644 LiveInterval* LiveIntervals::dupInterval(LiveInterval *li) {
 645   LiveInterval *NewLI = createInterval(li->reg);
 646   NewLI->Copy(*li, mri_, getVNInfoAllocator());
 647   return NewLI;
 648 }
 649
 650 /// shrinkToUses - After removing some uses of a register, shrink its live
 651 /// range to just the remaining uses. This method does not compute reaching
 652 /// defs for new uses, and it doesn't remove dead defs.
 653 bool LiveIntervals::shrinkToUses(LiveInterval *li,
 654                                  SmallVectorImpl<MachineInstr*> *dead) {
 655   DEBUG(dbgs() << "Shrink: " << *li << '\n');
 656   assert(TargetRegisterInfo::isVirtualRegister(li->reg)
 657          && "Can only shrink virtual registers");
 658   // Find all the values used, including PHI kills.
 659   SmallVector<std::pair<SlotIndex, VNInfo*>, 16> WorkList;
 660
 661   // Blocks that have already been added to WorkList as live-out.
 662   SmallPtrSet<MachineBasicBlock*, 16> LiveOut;
 663
 664   // Visit all instructions reading li->reg.
 665   for (MachineRegisterInfo::reg_iterator I = mri_->reg_begin(li->reg);
 666        MachineInstr *UseMI = I.skipInstruction();) {
 667     if (UseMI->isDebugValue() || !UseMI->readsVirtualRegister(li->reg))
 668       continue;
 669     SlotIndex Idx = getInstructionIndex(UseMI).getRegSlot();
 670     // Note: This intentionally picks up the wrong VNI in case of an EC redef.
 671     // See below.
 672     VNInfo *VNI = li->getVNInfoBefore(Idx);
 673     if (!VNI) {
 674       // This shouldn't happen: readsVirtualRegister returns true, but there is
 675       // no live value. It is likely caused by a target getting <undef> flags
 676       // wrong.
 677       DEBUG(dbgs() << Idx << '\t' << *UseMI
 678                    << "Warning: Instr claims to read non-existent value in "
 679                     << *li << '\n');
 680       continue;
 681     }
 682     // Special case: An early-clobber tied operand reads and writes the
 683     // register one slot early.  The getVNInfoBefore call above would have
 684     // picked up the value defined by UseMI.  Adjust the kill slot and value.
 685     if (SlotIndex::isSameInstr(VNI->def, Idx)) {
 686       Idx = VNI->def;
 687       VNI = li->getVNInfoBefore(Idx);
 688       assert(VNI && "Early-clobber tied value not available");
 689     }
 690     WorkList.push_back(std::make_pair(Idx, VNI));
 691   }
 692
 693   // Create a new live interval with only minimal live segments per def.
 694   LiveInterval NewLI(li->reg, 0);
 695   for (LiveInterval::vni_iterator I = li->vni_begin(), E = li->vni_end();
 696        I != E; ++I) {
 697     VNInfo *VNI = *I;
 698     if (VNI->isUnused())
 699       continue;
 700     NewLI.addRange(LiveRange(VNI->def, VNI->def.getDeadSlot(), VNI));
 701   }
 702
 703   // Keep track of the PHIs that are in use.
 704   SmallPtrSet<VNInfo*, 8> UsedPHIs;
 705
 706   // Extend intervals to reach all uses in WorkList.
 707   while (!WorkList.empty()) {
 708     SlotIndex Idx = WorkList.back().first;
 709     VNInfo *VNI = WorkList.back().second;
 710     WorkList.pop_back();
 711     const MachineBasicBlock *MBB = getMBBFromIndex(Idx.getPrevSlot());
 712     SlotIndex BlockStart = getMBBStartIdx(MBB);
 713
 714     // Extend the live range for VNI to be live at Idx.
 715     if (VNInfo *ExtVNI = NewLI.extendInBlock(BlockStart, Idx)) {
 716       (void)ExtVNI;
 717       assert(ExtVNI == VNI && "Unexpected existing value number");
 718       // Is this a PHIDef we haven't seen before?
 719       if (!VNI->isPHIDef() || VNI->def != BlockStart || !UsedPHIs.insert(VNI))
 720         continue;
 721       // The PHI is live, make sure the predecessors are live-out.
 722       for (MachineBasicBlock::const_pred_iterator PI = MBB->pred_begin(),
 723            PE = MBB->pred_end(); PI != PE; ++PI) {
 724         if (!LiveOut.insert(*PI))
 725           continue;
 726         SlotIndex Stop = getMBBEndIdx(*PI);
 727         // A predecessor is not required to have a live-out value for a PHI.
 728         if (VNInfo *PVNI = li->getVNInfoBefore(Stop))
 729           WorkList.push_back(std::make_pair(Stop, PVNI));
 730       }
 731       continue;
 732     }
 733
 734     // VNI is live-in to MBB.
 735     DEBUG(dbgs() << " live-in at " << BlockStart << '\n');
 736     NewLI.addRange(LiveRange(BlockStart, Idx, VNI));
 737
 738     // Make sure VNI is live-out from the predecessors.
 739     for (MachineBasicBlock::const_pred_iterator PI = MBB->pred_begin(),
 740          PE = MBB->pred_end(); PI != PE; ++PI) {
 741       if (!LiveOut.insert(*PI))
 742         continue;
 743       SlotIndex Stop = getMBBEndIdx(*PI);
 744       assert(li->getVNInfoBefore(Stop) == VNI &&
 745              "Wrong value out of predecessor");
 746       WorkList.push_back(std::make_pair(Stop, VNI));
 747     }
 748   }
 749
 750   // Handle dead values.
 751   bool CanSeparate = false;
 752   for (LiveInterval::vni_iterator I = li->vni_begin(), E = li->vni_end();
 753        I != E; ++I) {
 754     VNInfo *VNI = *I;
 755     if (VNI->isUnused())
 756       continue;
 757     LiveInterval::iterator LII = NewLI.FindLiveRangeContaining(VNI->def);
 758     assert(LII != NewLI.end() && "Missing live range for PHI");
 759     if (LII->end != VNI->def.getDeadSlot())
 760       continue;
 761     if (VNI->isPHIDef()) {
 762       // This is a dead PHI. Remove it.
 763       VNI->setIsUnused(true);
 764       NewLI.removeRange(*LII);
 765       DEBUG(dbgs() << "Dead PHI at " << VNI->def << " may separate interval\n");
 766       CanSeparate = true;
 767     } else {
 768       // This is a dead def. Make sure the instruction knows.
 769       MachineInstr *MI = getInstructionFromIndex(VNI->def);
 770       assert(MI && "No instruction defining live value");
 771       MI->addRegisterDead(li->reg, tri_);
 772       if (dead && MI->allDefsAreDead()) {
 773         DEBUG(dbgs() << "All defs dead: " << VNI->def << '\t' << *MI);
 774         dead->push_back(MI);
 775       }
 776     }
 777   }
 778
 779   // Move the trimmed ranges back.
 780   li->ranges.swap(NewLI.ranges);
 781   DEBUG(dbgs() << "Shrunk: " << *li << '\n');
 782   return CanSeparate;
 783 }
 784
 785
 786 //===----------------------------------------------------------------------===//
 787 // Register allocator hooks.
 788 //
 789
 790 void LiveIntervals::addKillFlags() {
 791   for (iterator I = begin(), E = end(); I != E; ++I) {
 792     unsigned Reg = I->first;
 793     if (TargetRegisterInfo::isPhysicalRegister(Reg))
 794       continue;
 795     if (mri_->reg_nodbg_empty(Reg))
 796       continue;
 797     LiveInterval *LI = I->second;
 798
 799     // Every instruction that kills Reg corresponds to a live range end point.
 800     for (LiveInterval::iterator RI = LI->begin(), RE = LI->end(); RI != RE;
 801          ++RI) {
 802       // A block index indicates an MBB edge.
 803       if (RI->end.isBlock())
 804         continue;
 805       MachineInstr *MI = getInstructionFromIndex(RI->end);
 806       if (!MI)
 807         continue;
 808       MI->addRegisterKilled(Reg, NULL);
 809     }
 810   }
 811 }
 812
 813 #ifndef NDEBUG
 814 static bool intervalRangesSane(const LiveInterval& li) {
 815   if (li.empty()) {
 816     return true;
 817   }
 818
 819   SlotIndex lastEnd = li.begin()->start;
 820   for (LiveInterval::const_iterator lrItr = li.begin(), lrEnd = li.end();
 821        lrItr != lrEnd; ++lrItr) {
 822     const LiveRange& lr = *lrItr;
 823     if (lastEnd > lr.start || lr.start >= lr.end)
 824       return false;
 825     lastEnd = lr.end;
 826   }
 827
 828   return true;
 829 }
 830 #endif
 831
 832 template <typename DefSetT>
 833 static void handleMoveDefs(LiveIntervals& lis, SlotIndex origIdx,
 834                            SlotIndex miIdx, const DefSetT& defs) {
 835   for (typename DefSetT::const_iterator defItr = defs.begin(),
 836                                         defEnd = defs.end();
 837        defItr != defEnd; ++defItr) {
 838     unsigned def = *defItr;
 839     LiveInterval& li = lis.getInterval(def);
 840     LiveRange* lr = li.getLiveRangeContaining(origIdx.getRegSlot());
 841     assert(lr != 0 && "No range for def?");
 842     lr->start = miIdx.getRegSlot();
 843     lr->valno->def = miIdx.getRegSlot();
 844     assert(intervalRangesSane(li) && "Broke live interval moving def.");
 845   }
 846 }
 847
 848 template <typename DeadDefSetT>
 849 static void handleMoveDeadDefs(LiveIntervals& lis, SlotIndex origIdx,
 850                                SlotIndex miIdx, const DeadDefSetT& deadDefs) {
 851   for (typename DeadDefSetT::const_iterator deadDefItr = deadDefs.begin(),
 852                                             deadDefEnd = deadDefs.end();
 853        deadDefItr != deadDefEnd; ++deadDefItr) {
 854     unsigned deadDef = *deadDefItr;
 855     LiveInterval& li = lis.getInterval(deadDef);
 856     LiveRange* lr = li.getLiveRangeContaining(origIdx.getRegSlot());
 857     assert(lr != 0 && "No range for dead def?");
 858     assert(lr->start == origIdx.getRegSlot() && "Bad dead range start?");
 859     assert(lr->end == origIdx.getDeadSlot() && "Bad dead range end?");
 860     assert(lr->valno->def == origIdx.getRegSlot() && "Bad dead valno def.");
 861     LiveRange t(*lr);
 862     t.start = miIdx.getRegSlot();
 863     t.valno->def = miIdx.getRegSlot();
 864     t.end = miIdx.getDeadSlot();
 865     li.removeRange(*lr);
 866     li.addRange(t);
 867     assert(intervalRangesSane(li) && "Broke live interval moving dead def.");
 868   }
 869 }
 870
 871 template <typename ECSetT>
 872 static void handleMoveECs(LiveIntervals& lis, SlotIndex origIdx,
 873                           SlotIndex miIdx, const ECSetT& ecs) {
 874   for (typename ECSetT::const_iterator ecItr = ecs.begin(), ecEnd = ecs.end();
 875        ecItr != ecEnd; ++ecItr) {
 876     unsigned ec = *ecItr;
 877     LiveInterval& li = lis.getInterval(ec);
 878     LiveRange* lr = li.getLiveRangeContaining(origIdx.getRegSlot(true));
 879     assert(lr != 0 && "No range for early clobber?");
 880     assert(lr->start == origIdx.getRegSlot(true) && "Bad EC range start?");
 881     assert(lr->end == origIdx.getRegSlot() && "Bad EC range end.");
 882     assert(lr->valno->def == origIdx.getRegSlot(true) && "Bad EC valno def.");
 883     LiveRange t(*lr);
 884     t.start = miIdx.getRegSlot(true);
 885     t.valno->def = miIdx.getRegSlot(true);
 886     t.end = miIdx.getRegSlot();
 887     li.removeRange(*lr);
 888     li.addRange(t);
 889     assert(intervalRangesSane(li) && "Broke live interval moving EC.");
 890   }
 891 }
 892
 893 static void moveKillFlags(unsigned reg, SlotIndex oldIdx, SlotIndex newIdx,
 894                           LiveIntervals& lis,
 895                           const TargetRegisterInfo& tri) {
 896   MachineInstr* oldKillMI = lis.getInstructionFromIndex(oldIdx);
 897   MachineInstr* newKillMI = lis.getInstructionFromIndex(newIdx);
 898   assert(oldKillMI->killsRegister(reg) && "Old 'kill' instr isn't a kill.");
 899   assert(!newKillMI->killsRegister(reg) && "New kill instr is already a kill.");
 900   oldKillMI->clearRegisterKills(reg, &tri);
 901   newKillMI->addRegisterKilled(reg, &tri);
 902 }
 903
 904 template <typename UseSetT>
 905 static void handleMoveUses(const MachineBasicBlock *mbb,
 906                            const MachineRegisterInfo& mri,
 907                            const TargetRegisterInfo& tri,
 908                            const BitVector& reservedRegs, LiveIntervals &lis,
 909                            SlotIndex origIdx, SlotIndex miIdx,
 910                            const UseSetT &uses) {
 911   bool movingUp = miIdx < origIdx;
 912   for (typename UseSetT::const_iterator usesItr = uses.begin(),
 913                                         usesEnd = uses.end();
 914        usesItr != usesEnd; ++usesItr) {
 915     unsigned use = *usesItr;
 916     if (!lis.hasInterval(use))
 917       continue;
 918     if (TargetRegisterInfo::isPhysicalRegister(use) && reservedRegs.test(use))
 919       continue;
 920     LiveInterval& li = lis.getInterval(use);
 921     LiveRange* lr = li.getLiveRangeBefore(origIdx.getRegSlot());
 922     assert(lr != 0 && "No range for use?");
 923     bool liveThrough = lr->end > origIdx.getRegSlot();
 924
 925     if (movingUp) {
 926       // If moving up and liveThrough - nothing to do.
 927       // If not live through we need to extend the range to the last use
 928       // between the old location and the new one.
 929       if (!liveThrough) {
 930         SlotIndex lastUseInRange = miIdx.getRegSlot();
 931         for (MachineRegisterInfo::use_iterator useI = mri.use_begin(use),
 932                                                useE = mri.use_end();
 933              useI != useE; ++useI) {
 934           const MachineInstr* mopI = &*useI;
 935           const MachineOperand& mop = useI.getOperand();
 936           SlotIndex instSlot = lis.getSlotIndexes()->getInstructionIndex(mopI);
 937           SlotIndex opSlot = instSlot.getRegSlot(mop.isEarlyClobber());
 938           if (opSlot > lastUseInRange && opSlot < origIdx)
 939             lastUseInRange = opSlot;
 940         }
 941
 942         // If we found a new instr endpoint update the kill flags.
 943         if (lastUseInRange != miIdx.getRegSlot())
 944           moveKillFlags(use, miIdx, lastUseInRange, lis, tri);
 945
 946         // Fix up the range end.
 947         lr->end = lastUseInRange;
 948       }
 949     } else {
 950       // Moving down is easy - the existing live range end tells us where
 951       // the last kill is.
 952       if (!liveThrough) {
 953         // Easy fix - just update the range endpoint.
 954         lr->end = miIdx.getRegSlot();
 955       } else {
 956         bool liveOut = lr->end >= lis.getSlotIndexes()->getMBBEndIdx(mbb);
 957         if (!liveOut && miIdx.getRegSlot() > lr->end) {
 958           moveKillFlags(use, lr->end, miIdx, lis, tri);
 959           lr->end = miIdx.getRegSlot();
 960         }
 961       }
 962     }
 963     assert(intervalRangesSane(li) && "Broke live interval moving use.");
 964   }
 965 }
 966
 967 void LiveIntervals::handleMove(MachineInstr *mi) {
 968   SlotIndex origIdx = indexes_->getInstructionIndex(mi);
 969   indexes_->removeMachineInstrFromMaps(mi);
 970   SlotIndex miIdx = indexes_->insertMachineInstrInMaps(mi);
 971
 972   MachineBasicBlock* mbb = mi->getParent();
 973
 974   assert(getMBBFromIndex(origIdx) == mbb &&
 975          "Cannot handle moves across basic block boundaries.");
 976   assert(!mi->isBundled() && "Can't handle bundled instructions yet.");
 977
 978   // Pick the direction.
 979   bool movingUp = miIdx < origIdx;
 980
 981   // Collect the operands.
 982   DenseSet<unsigned> uses, defs, deadDefs, ecs;
 983   for (MachineInstr::mop_iterator mopItr = mi->operands_begin(),
 984          mopEnd = mi->operands_end();
 985        mopItr != mopEnd; ++mopItr) {
 986     const MachineOperand& mop = *mopItr;
 987
 988     if (!mop.isReg() || mop.getReg() == 0)
 989       continue;
 990     unsigned reg = mop.getReg();
 991
 992     if (mop.readsReg() && !ecs.count(reg)) {
 993       uses.insert(reg);
 994     }
 995     if (mop.isDef()) {
 996       if (mop.isDead()) {
 997         assert(!defs.count(reg) && "Can't mix defs with dead-defs.");
 998         deadDefs.insert(reg);
 999       } else if (mop.isEarlyClobber()) {
1000         uses.erase(reg);
1001         ecs.insert(reg);
1002       } else {
1003         assert(!deadDefs.count(reg) && "Can't mix defs with dead-defs.");
1004         defs.insert(reg);
1005       }
1006     }
1007   }
1008
1009   if (movingUp) {
1010     handleMoveUses(mbb, *mri_, *tri_, reservedRegs_, *this, origIdx, miIdx, uses);
1011     handleMoveECs(*this, origIdx, miIdx, ecs);
1012     handleMoveDeadDefs(*this, origIdx, miIdx, deadDefs);
1013     handleMoveDefs(*this, origIdx, miIdx, defs);
1014   } else {
1015     handleMoveDefs(*this, origIdx, miIdx, defs);
1016     handleMoveDeadDefs(*this, origIdx, miIdx, deadDefs);
1017     handleMoveECs(*this, origIdx, miIdx, ecs);
1018     handleMoveUses(mbb, *mri_, *tri_, reservedRegs_, *this, origIdx, miIdx, uses);
1019   }
1020 }
1021
1022 /// getReMatImplicitUse - If the remat definition MI has one (for now, we only
1023 /// allow one) virtual register operand, then its uses are implicitly using
1024 /// the register. Returns the virtual register.
1025 unsigned LiveIntervals::getReMatImplicitUse(const LiveInterval &li,
1026                                             MachineInstr *MI) const {
1027   unsigned RegOp = 0;
1028   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1029     MachineOperand &MO = MI->getOperand(i);
1030     if (!MO.isReg() || !MO.isUse())
1031       continue;
1032     unsigned Reg = MO.getReg();
1033     if (Reg == 0 || Reg == li.reg)
1034       continue;
1035
1036     if (TargetRegisterInfo::isPhysicalRegister(Reg) && !isAllocatable(Reg))
1037       continue;
1038     RegOp = MO.getReg();
1039     break; // Found vreg operand - leave the loop.
1040   }
1041   return RegOp;
1042 }
1043
1044 /// isValNoAvailableAt - Return true if the val# of the specified interval
1045 /// which reaches the given instruction also reaches the specified use index.
1046 bool LiveIntervals::isValNoAvailableAt(const LiveInterval &li, MachineInstr *MI,
1047                                        SlotIndex UseIdx) const {
1048   VNInfo *UValNo = li.getVNInfoAt(UseIdx);
1049   return UValNo && UValNo == li.getVNInfoAt(getInstructionIndex(MI));
1050 }
1051
1052 /// isReMaterializable - Returns true if the definition MI of the specified
1053 /// val# of the specified interval is re-materializable.
1054 bool
1055 LiveIntervals::isReMaterializable(const LiveInterval &li,
1056                                   const VNInfo *ValNo, MachineInstr *MI,
1057                                   const SmallVectorImpl<LiveInterval*> *SpillIs,
1058                                   bool &isLoad) {
1059   if (DisableReMat)
1060     return false;
1061
1062   if (!tii_->isTriviallyReMaterializable(MI, aa_))
1063     return false;
1064
1065   // Target-specific code can mark an instruction as being rematerializable
1066   // if it has one virtual reg use, though it had better be something like
1067   // a PIC base register which is likely to be live everywhere.
1068   unsigned ImpUse = getReMatImplicitUse(li, MI);
1069   if (ImpUse) {
1070     const LiveInterval &ImpLi = getInterval(ImpUse);
1071     for (MachineRegisterInfo::use_nodbg_iterator
1072            ri = mri_->use_nodbg_begin(li.reg), re = mri_->use_nodbg_end();
1073          ri != re; ++ri) {
1074       MachineInstr *UseMI = &*ri;
1075       SlotIndex UseIdx = getInstructionIndex(UseMI);
1076       if (li.getVNInfoAt(UseIdx) != ValNo)
1077         continue;
1078       if (!isValNoAvailableAt(ImpLi, MI, UseIdx))
1079         return false;
1080     }
1081
1082     // If a register operand of the re-materialized instruction is going to
1083     // be spilled next, then it's not legal to re-materialize this instruction.
1084     if (SpillIs)
1085       for (unsigned i = 0, e = SpillIs->size(); i != e; ++i)
1086         if (ImpUse == (*SpillIs)[i]->reg)
1087           return false;
1088   }
1089   return true;
1090 }
1091
1092 /// isReMaterializable - Returns true if every definition of MI of every
1093 /// val# of the specified interval is re-materializable.
1094 bool
1095 LiveIntervals::isReMaterializable(const LiveInterval &li,
1096                                   const SmallVectorImpl<LiveInterval*> *SpillIs,
1097                                   bool &isLoad) {
1098   isLoad = false;
1099   for (LiveInterval::const_vni_iterator i = li.vni_begin(), e = li.vni_end();
1100        i != e; ++i) {
1101     const VNInfo *VNI = *i;
1102     if (VNI->isUnused())
1103       continue; // Dead val#.
1104     // Is the def for the val# rematerializable?
1105     MachineInstr *ReMatDefMI = getInstructionFromIndex(VNI->def);
1106     if (!ReMatDefMI)
1107       return false;
1108     bool DefIsLoad = false;
1109     if (!ReMatDefMI ||
1110         !isReMaterializable(li, VNI, ReMatDefMI, SpillIs, DefIsLoad))
1111       return false;
1112     isLoad |= DefIsLoad;
1113   }
1114   return true;
1115 }
1116
1117 MachineBasicBlock*
1118 LiveIntervals::intervalIsInOneMBB(const LiveInterval &LI) const {
1119   // A local live range must be fully contained inside the block, meaning it is
1120   // defined and killed at instructions, not at block boundaries. It is not
1121   // live in or or out of any block.
1122   //
1123   // It is technically possible to have a PHI-defined live range identical to a
1124   // single block, but we are going to return false in that case.
1125
1126   SlotIndex Start = LI.beginIndex();
1127   if (Start.isBlock())
1128     return NULL;
1129
1130   SlotIndex Stop = LI.endIndex();
1131   if (Stop.isBlock())
1132     return NULL;
1133
1134   // getMBBFromIndex doesn't need to search the MBB table when both indexes
1135   // belong to proper instructions.
1136   MachineBasicBlock *MBB1 = indexes_->getMBBFromIndex(Start);
1137   MachineBasicBlock *MBB2 = indexes_->getMBBFromIndex(Stop);
1138   return MBB1 == MBB2 ? MBB1 : NULL;
1139 }
1140
1141 float
1142 LiveIntervals::getSpillWeight(bool isDef, bool isUse, unsigned loopDepth) {
1143   // Limit the loop depth ridiculousness.
1144   if (loopDepth > 200)
1145     loopDepth = 200;
1146
1147   // The loop depth is used to roughly estimate the number of times the
1148   // instruction is executed. Something like 10^d is simple, but will quickly
1149   // overflow a float. This expression behaves like 10^d for small d, but is
1150   // more tempered for large d. At d=200 we get 6.7e33 which leaves a bit of
1151   // headroom before overflow.
1152   // By the way, powf() might be unavailable here. For consistency,
1153   // We may take pow(double,double).
1154   float lc = std::pow(1 + (100.0 / (loopDepth + 10)), (double)loopDepth);
1155
1156   return (isDef + isUse) * lc;
1157 }
1158
1159 LiveRange LiveIntervals::addLiveRangeToEndOfBlock(unsigned reg,
1160                                                   MachineInstr* startInst) {
1161   LiveInterval& Interval = getOrCreateInterval(reg);
1162   VNInfo* VN = Interval.getNextValue(
1163     SlotIndex(getInstructionIndex(startInst).getRegSlot()),
1164     getVNInfoAllocator());
1165   VN->setHasPHIKill(true);
1166   LiveRange LR(
1167      SlotIndex(getInstructionIndex(startInst).getRegSlot()),
1168      getMBBEndIdx(startInst->getParent()), VN);
1169   Interval.addRange(LR);
1170
1171   return LR;
1172 }
1173
1174
1175 //===----------------------------------------------------------------------===//
1176 //                          Register mask functions
1177 //===----------------------------------------------------------------------===//
1178
1179 bool LiveIntervals::checkRegMaskInterference(LiveInterval &LI,
1180                                              BitVector &UsableRegs) {
1181   if (LI.empty())
1182     return false;
1183   LiveInterval::iterator LiveI = LI.begin(), LiveE = LI.end();
1184
1185   // Use a smaller arrays for local live ranges.
1186   ArrayRef<SlotIndex> Slots;
1187   ArrayRef<const uint32_t*> Bits;
1188   if (MachineBasicBlock *MBB = intervalIsInOneMBB(LI)) {
1189     Slots = getRegMaskSlotsInBlock(MBB->getNumber());
1190     Bits = getRegMaskBitsInBlock(MBB->getNumber());
1191   } else {
1192     Slots = getRegMaskSlots();
1193     Bits = getRegMaskBits();
1194   }
1195
1196   // We are going to enumerate all the register mask slots contained in LI.
1197   // Start with a binary search of RegMaskSlots to find a starting point.
1198   ArrayRef<SlotIndex>::iterator SlotI =
1199     std::lower_bound(Slots.begin(), Slots.end(), LiveI->start);
1200   ArrayRef<SlotIndex>::iterator SlotE = Slots.end();
1201
1202   // No slots in range, LI begins after the last call.
1203   if (SlotI == SlotE)
1204     return false;
1205
1206   bool Found = false;
1207   for (;;) {
1208     assert(*SlotI >= LiveI->start);
1209     // Loop over all slots overlapping this segment.
1210     while (*SlotI < LiveI->end) {
1211       // *SlotI overlaps LI. Collect mask bits.
1212       if (!Found) {
1213         // This is the first overlap. Initialize UsableRegs to all ones.
1214         UsableRegs.clear();
1215         UsableRegs.resize(tri_->getNumRegs(), true);
1216         Found = true;
1217       }
1218       // Remove usable registers clobbered by this mask.
1219       UsableRegs.clearBitsNotInMask(Bits[SlotI-Slots.begin()]);
1220       if (++SlotI == SlotE)
1221         return Found;
1222     }
1223     // *SlotI is beyond the current LI segment.
1224     LiveI = LI.advanceTo(LiveI, *SlotI);
1225     if (LiveI == LiveE)
1226       return Found;
1227     // Advance SlotI until it overlaps.
1228     while (*SlotI < LiveI->start)
1229       if (++SlotI == SlotE)
1230         return Found;
1231   }
1232 }