lib/CodeGen/MachineScheduler.cpp

   1 //===- MachineScheduler.cpp - Machine Instruction Scheduler ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // MachineScheduler schedules machine instructions after phi elimination. It
  11 // preserves LiveIntervals so it can be invoked before register allocation.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "misched"
  16
  17 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  18 #include "llvm/CodeGen/MachineScheduler.h"
  19 #include "llvm/CodeGen/Passes.h"
  20 #include "llvm/CodeGen/RegisterClassInfo.h"
  21 #include "llvm/CodeGen/ScheduleHazardRecognizer.h"
  22 #include "llvm/Analysis/AliasAnalysis.h"
  23 #include "llvm/Support/CommandLine.h"
  24 #include "llvm/Support/Debug.h"
  25 #include "llvm/Support/ErrorHandling.h"
  26 #include "llvm/Support/raw_ostream.h"
  27 #include "llvm/ADT/OwningPtr.h"
  28 #include "llvm/ADT/PriorityQueue.h"
  29
  30 #include <queue>
  31
  32 using namespace llvm;
  33
  34 namespace llvm {
  35 cl::opt<bool> ForceTopDown("misched-topdown", cl::Hidden,
  36                            cl::desc("Force top-down list scheduling"));
  37 cl::opt<bool> ForceBottomUp("misched-bottomup", cl::Hidden,
  38                             cl::desc("Force bottom-up list scheduling"));
  39 }
  40
  41 #ifndef NDEBUG
  42 static cl::opt<bool> ViewMISchedDAGs("view-misched-dags", cl::Hidden,
  43   cl::desc("Pop up a window to show MISched dags after they are processed"));
  44
  45 static cl::opt<unsigned> MISchedCutoff("misched-cutoff", cl::Hidden,
  46   cl::desc("Stop scheduling after N instructions"), cl::init(~0U));
  47 #else
  48 static bool ViewMISchedDAGs = false;
  49 #endif // NDEBUG
  50
  51 //===----------------------------------------------------------------------===//
  52 // Machine Instruction Scheduling Pass and Registry
  53 //===----------------------------------------------------------------------===//
  54
  55 MachineSchedContext::MachineSchedContext():
  56     MF(0), MLI(0), MDT(0), PassConfig(0), AA(0), LIS(0) {
  57   RegClassInfo = new RegisterClassInfo();
  58 }
  59
  60 MachineSchedContext::~MachineSchedContext() {
  61   delete RegClassInfo;
  62 }
  63
  64 namespace {
  65 /// MachineScheduler runs after coalescing and before register allocation.
  66 class MachineScheduler : public MachineSchedContext,
  67                          public MachineFunctionPass {
  68 public:
  69   MachineScheduler();
  70
  71   virtual void getAnalysisUsage(AnalysisUsage &AU) const;
  72
  73   virtual void releaseMemory() {}
  74
  75   virtual bool runOnMachineFunction(MachineFunction&);
  76
  77   virtual void print(raw_ostream &O, const Module* = 0) const;
  78
  79   static char ID; // Class identification, replacement for typeinfo
  80 };
  81 } // namespace
  82
  83 char MachineScheduler::ID = 0;
  84
  85 char &llvm::MachineSchedulerID = MachineScheduler::ID;
  86
  87 INITIALIZE_PASS_BEGIN(MachineScheduler, "misched",
  88                       "Machine Instruction Scheduler", false, false)
  89 INITIALIZE_AG_DEPENDENCY(AliasAnalysis)
  90 INITIALIZE_PASS_DEPENDENCY(SlotIndexes)
  91 INITIALIZE_PASS_DEPENDENCY(LiveIntervals)
  92 INITIALIZE_PASS_END(MachineScheduler, "misched",
  93                     "Machine Instruction Scheduler", false, false)
  94
  95 MachineScheduler::MachineScheduler()
  96 : MachineFunctionPass(ID) {
  97   initializeMachineSchedulerPass(*PassRegistry::getPassRegistry());
  98 }
  99
 100 void MachineScheduler::getAnalysisUsage(AnalysisUsage &AU) const {
 101   AU.setPreservesCFG();
 102   AU.addRequiredID(MachineDominatorsID);
 103   AU.addRequired<MachineLoopInfo>();
 104   AU.addRequired<AliasAnalysis>();
 105   AU.addRequired<TargetPassConfig>();
 106   AU.addRequired<SlotIndexes>();
 107   AU.addPreserved<SlotIndexes>();
 108   AU.addRequired<LiveIntervals>();
 109   AU.addPreserved<LiveIntervals>();
 110   MachineFunctionPass::getAnalysisUsage(AU);
 111 }
 112
 113 MachinePassRegistry MachineSchedRegistry::Registry;
 114
 115 /// A dummy default scheduler factory indicates whether the scheduler
 116 /// is overridden on the command line.
 117 static ScheduleDAGInstrs *useDefaultMachineSched(MachineSchedContext *C) {
 118   return 0;
 119 }
 120
 121 /// MachineSchedOpt allows command line selection of the scheduler.
 122 static cl::opt<MachineSchedRegistry::ScheduleDAGCtor, false,
 123                RegisterPassParser<MachineSchedRegistry> >
 124 MachineSchedOpt("misched",
 125                 cl::init(&useDefaultMachineSched), cl::Hidden,
 126                 cl::desc("Machine instruction scheduler to use"));
 127
 128 static MachineSchedRegistry
 129 DefaultSchedRegistry("default", "Use the target's default scheduler choice.",
 130                      useDefaultMachineSched);
 131
 132 /// Forward declare the standard machine scheduler. This will be used as the
 133 /// default scheduler if the target does not set a default.
 134 static ScheduleDAGInstrs *createConvergingSched(MachineSchedContext *C);
 135
 136
 137 /// Decrement this iterator until reaching the top or a non-debug instr.
 138 static MachineBasicBlock::iterator
 139 priorNonDebug(MachineBasicBlock::iterator I, MachineBasicBlock::iterator Beg) {
 140   assert(I != Beg && "reached the top of the region, cannot decrement");
 141   while (--I != Beg) {
 142     if (!I->isDebugValue())
 143       break;
 144   }
 145   return I;
 146 }
 147
 148 /// If this iterator is a debug value, increment until reaching the End or a
 149 /// non-debug instruction.
 150 static MachineBasicBlock::iterator
 151 nextIfDebug(MachineBasicBlock::iterator I, MachineBasicBlock::iterator End) {
 152   for(; I != End; ++I) {
 153     if (!I->isDebugValue())
 154       break;
 155   }
 156   return I;
 157 }
 158
 159 /// Top-level MachineScheduler pass driver.
 160 ///
 161 /// Visit blocks in function order. Divide each block into scheduling regions
 162 /// and visit them bottom-up. Visiting regions bottom-up is not required, but is
 163 /// consistent with the DAG builder, which traverses the interior of the
 164 /// scheduling regions bottom-up.
 165 ///
 166 /// This design avoids exposing scheduling boundaries to the DAG builder,
 167 /// simplifying the DAG builder's support for "special" target instructions.
 168 /// At the same time the design allows target schedulers to operate across
 169 /// scheduling boundaries, for example to bundle the boudary instructions
 170 /// without reordering them. This creates complexity, because the target
 171 /// scheduler must update the RegionBegin and RegionEnd positions cached by
 172 /// ScheduleDAGInstrs whenever adding or removing instructions. A much simpler
 173 /// design would be to split blocks at scheduling boundaries, but LLVM has a
 174 /// general bias against block splitting purely for implementation simplicity.
 175 bool MachineScheduler::runOnMachineFunction(MachineFunction &mf) {
 176   DEBUG(dbgs() << "Before MISsched:\n"; mf.print(dbgs()));
 177
 178   // Initialize the context of the pass.
 179   MF = &mf;
 180   MLI = &getAnalysis<MachineLoopInfo>();
 181   MDT = &getAnalysis<MachineDominatorTree>();
 182   PassConfig = &getAnalysis<TargetPassConfig>();
 183   AA = &getAnalysis<AliasAnalysis>();
 184
 185   LIS = &getAnalysis<LiveIntervals>();
 186   const TargetInstrInfo *TII = MF->getTarget().getInstrInfo();
 187
 188   RegClassInfo->runOnMachineFunction(*MF);
 189
 190   // Select the scheduler, or set the default.
 191   MachineSchedRegistry::ScheduleDAGCtor Ctor = MachineSchedOpt;
 192   if (Ctor == useDefaultMachineSched) {
 193     // Get the default scheduler set by the target.
 194     Ctor = MachineSchedRegistry::getDefault();
 195     if (!Ctor) {
 196       Ctor = createConvergingSched;
 197       MachineSchedRegistry::setDefault(Ctor);
 198     }
 199   }
 200   // Instantiate the selected scheduler.
 201   OwningPtr<ScheduleDAGInstrs> Scheduler(Ctor(this));
 202
 203   // Visit all machine basic blocks.
 204   //
 205   // TODO: Visit blocks in global postorder or postorder within the bottom-up
 206   // loop tree. Then we can optionally compute global RegPressure.
 207   for (MachineFunction::iterator MBB = MF->begin(), MBBEnd = MF->end();
 208        MBB != MBBEnd; ++MBB) {
 209
 210     Scheduler->startBlock(MBB);
 211
 212     // Break the block into scheduling regions [I, RegionEnd), and schedule each
 213     // region as soon as it is discovered. RegionEnd points the scheduling
 214     // boundary at the bottom of the region. The DAG does not include RegionEnd,
 215     // but the region does (i.e. the next RegionEnd is above the previous
 216     // RegionBegin). If the current block has no terminator then RegionEnd ==
 217     // MBB->end() for the bottom region.
 218     //
 219     // The Scheduler may insert instructions during either schedule() or
 220     // exitRegion(), even for empty regions. So the local iterators 'I' and
 221     // 'RegionEnd' are invalid across these calls.
 222     unsigned RemainingCount = MBB->size();
 223     for(MachineBasicBlock::iterator RegionEnd = MBB->end();
 224         RegionEnd != MBB->begin(); RegionEnd = Scheduler->begin()) {
 225
 226       // Avoid decrementing RegionEnd for blocks with no terminator.
 227       if (RegionEnd != MBB->end()
 228           || TII->isSchedulingBoundary(llvm::prior(RegionEnd), MBB, *MF)) {
 229         --RegionEnd;
 230         // Count the boundary instruction.
 231         --RemainingCount;
 232       }
 233
 234       // The next region starts above the previous region. Look backward in the
 235       // instruction stream until we find the nearest boundary.
 236       MachineBasicBlock::iterator I = RegionEnd;
 237       for(;I != MBB->begin(); --I, --RemainingCount) {
 238         if (TII->isSchedulingBoundary(llvm::prior(I), MBB, *MF))
 239           break;
 240       }
 241       // Notify the scheduler of the region, even if we may skip scheduling
 242       // it. Perhaps it still needs to be bundled.
 243       Scheduler->enterRegion(MBB, I, RegionEnd, RemainingCount);
 244
 245       // Skip empty scheduling regions (0 or 1 schedulable instructions).
 246       if (I == RegionEnd || I == llvm::prior(RegionEnd)) {
 247         // Close the current region. Bundle the terminator if needed.
 248         // This invalidates 'RegionEnd' and 'I'.
 249         Scheduler->exitRegion();
 250         continue;
 251       }
 252       DEBUG(dbgs() << "********** MI Scheduling **********\n");
 253       DEBUG(dbgs() << MF->getName()
 254             << ":BB#" << MBB->getNumber() << "\n  From: " << *I << "    To: ";
 255             if (RegionEnd != MBB->end()) dbgs() << *RegionEnd;
 256             else dbgs() << "End";
 257             dbgs() << " Remaining: " << RemainingCount << "\n");
 258
 259       // Schedule a region: possibly reorder instructions.
 260       // This invalidates 'RegionEnd' and 'I'.
 261       Scheduler->schedule();
 262
 263       // Close the current region.
 264       Scheduler->exitRegion();
 265
 266       // Scheduling has invalidated the current iterator 'I'. Ask the
 267       // scheduler for the top of it's scheduled region.
 268       RegionEnd = Scheduler->begin();
 269     }
 270     assert(RemainingCount == 0 && "Instruction count mismatch!");
 271     Scheduler->finishBlock();
 272   }
 273   Scheduler->finalizeSchedule();
 274   DEBUG(LIS->print(dbgs()));
 275   return true;
 276 }
 277
 278 void MachineScheduler::print(raw_ostream &O, const Module* m) const {
 279   // unimplemented
 280 }
 281
 282 #if !defined(NDEBUG) || defined(LLVM_ENABLE_DUMP)
 283 void ReadyQueue::dump() {
 284   dbgs() << Name << ": ";
 285   for (unsigned i = 0, e = Queue.size(); i < e; ++i)
 286     dbgs() << Queue[i]->NodeNum << " ";
 287   dbgs() << "\n";
 288 }
 289 #endif
 290
 291 //===----------------------------------------------------------------------===//
 292 // ScheduleDAGMI - Base class for MachineInstr scheduling with LiveIntervals
 293 // preservation.
 294 //===----------------------------------------------------------------------===//
 295
 296 /// ReleaseSucc - Decrement the NumPredsLeft count of a successor. When
 297 /// NumPredsLeft reaches zero, release the successor node.
 298 ///
 299 /// FIXME: Adjust SuccSU height based on MinLatency.
 300 void ScheduleDAGMI::releaseSucc(SUnit *SU, SDep *SuccEdge) {
 301   SUnit *SuccSU = SuccEdge->getSUnit();
 302
 303 #ifndef NDEBUG
 304   if (SuccSU->NumPredsLeft == 0) {
 305     dbgs() << "*** Scheduling failed! ***\n";
 306     SuccSU->dump(this);
 307     dbgs() << " has been released too many times!\n";
 308     llvm_unreachable(0);
 309   }
 310 #endif
 311   --SuccSU->NumPredsLeft;
 312   if (SuccSU->NumPredsLeft == 0 && SuccSU != &ExitSU)
 313     SchedImpl->releaseTopNode(SuccSU);
 314 }
 315
 316 /// releaseSuccessors - Call releaseSucc on each of SU's successors.
 317 void ScheduleDAGMI::releaseSuccessors(SUnit *SU) {
 318   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 319        I != E; ++I) {
 320     releaseSucc(SU, &*I);
 321   }
 322 }
 323
 324 /// ReleasePred - Decrement the NumSuccsLeft count of a predecessor. When
 325 /// NumSuccsLeft reaches zero, release the predecessor node.
 326 ///
 327 /// FIXME: Adjust PredSU height based on MinLatency.
 328 void ScheduleDAGMI::releasePred(SUnit *SU, SDep *PredEdge) {
 329   SUnit *PredSU = PredEdge->getSUnit();
 330
 331 #ifndef NDEBUG
 332   if (PredSU->NumSuccsLeft == 0) {
 333     dbgs() << "*** Scheduling failed! ***\n";
 334     PredSU->dump(this);
 335     dbgs() << " has been released too many times!\n";
 336     llvm_unreachable(0);
 337   }
 338 #endif
 339   --PredSU->NumSuccsLeft;
 340   if (PredSU->NumSuccsLeft == 0 && PredSU != &EntrySU)
 341     SchedImpl->releaseBottomNode(PredSU);
 342 }
 343
 344 /// releasePredecessors - Call releasePred on each of SU's predecessors.
 345 void ScheduleDAGMI::releasePredecessors(SUnit *SU) {
 346   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 347        I != E; ++I) {
 348     releasePred(SU, &*I);
 349   }
 350 }
 351
 352 void ScheduleDAGMI::moveInstruction(MachineInstr *MI,
 353                                     MachineBasicBlock::iterator InsertPos) {
 354   // Advance RegionBegin if the first instruction moves down.
 355   if (&*RegionBegin == MI)
 356     ++RegionBegin;
 357
 358   // Update the instruction stream.
 359   BB->splice(InsertPos, BB, MI);
 360
 361   // Update LiveIntervals
 362   LIS->handleMove(MI);
 363
 364   // Recede RegionBegin if an instruction moves above the first.
 365   if (RegionBegin == InsertPos)
 366     RegionBegin = MI;
 367 }
 368
 369 bool ScheduleDAGMI::checkSchedLimit() {
 370 #ifndef NDEBUG
 371   if (NumInstrsScheduled == MISchedCutoff && MISchedCutoff != ~0U) {
 372     CurrentTop = CurrentBottom;
 373     return false;
 374   }
 375   ++NumInstrsScheduled;
 376 #endif
 377   return true;
 378 }
 379
 380 /// enterRegion - Called back from MachineScheduler::runOnMachineFunction after
 381 /// crossing a scheduling boundary. [begin, end) includes all instructions in
 382 /// the region, including the boundary itself and single-instruction regions
 383 /// that don't get scheduled.
 384 void ScheduleDAGMI::enterRegion(MachineBasicBlock *bb,
 385                                 MachineBasicBlock::iterator begin,
 386                                 MachineBasicBlock::iterator end,
 387                                 unsigned endcount)
 388 {
 389   ScheduleDAGInstrs::enterRegion(bb, begin, end, endcount);
 390
 391   // For convenience remember the end of the liveness region.
 392   LiveRegionEnd =
 393     (RegionEnd == bb->end()) ? RegionEnd : llvm::next(RegionEnd);
 394 }
 395
 396 // Setup the register pressure trackers for the top scheduled top and bottom
 397 // scheduled regions.
 398 void ScheduleDAGMI::initRegPressure() {
 399   TopRPTracker.init(&MF, RegClassInfo, LIS, BB, RegionBegin);
 400   BotRPTracker.init(&MF, RegClassInfo, LIS, BB, LiveRegionEnd);
 401
 402   // Close the RPTracker to finalize live ins.
 403   RPTracker.closeRegion();
 404
 405   DEBUG(RPTracker.getPressure().dump(TRI));
 406
 407   // Initialize the live ins and live outs.
 408   TopRPTracker.addLiveRegs(RPTracker.getPressure().LiveInRegs);
 409   BotRPTracker.addLiveRegs(RPTracker.getPressure().LiveOutRegs);
 410
 411   // Close one end of the tracker so we can call
 412   // getMaxUpward/DownwardPressureDelta before advancing across any
 413   // instructions. This converts currently live regs into live ins/outs.
 414   TopRPTracker.closeTop();
 415   BotRPTracker.closeBottom();
 416
 417   // Account for liveness generated by the region boundary.
 418   if (LiveRegionEnd != RegionEnd)
 419     BotRPTracker.recede();
 420
 421   assert(BotRPTracker.getPos() == RegionEnd && "Can't find the region bottom");
 422
 423   // Cache the list of excess pressure sets in this region. This will also track
 424   // the max pressure in the scheduled code for these sets.
 425   RegionCriticalPSets.clear();
 426   std::vector<unsigned> RegionPressure = RPTracker.getPressure().MaxSetPressure;
 427   for (unsigned i = 0, e = RegionPressure.size(); i < e; ++i) {
 428     unsigned Limit = TRI->getRegPressureSetLimit(i);
 429     DEBUG(dbgs() << TRI->getRegPressureSetName(i)
 430           << "Limit " << Limit
 431           << " Actual " << RegionPressure[i] << "\n");
 432     if (RegionPressure[i] > Limit)
 433       RegionCriticalPSets.push_back(PressureElement(i, 0));
 434   }
 435   DEBUG(dbgs() << "Excess PSets: ";
 436         for (unsigned i = 0, e = RegionCriticalPSets.size(); i != e; ++i)
 437           dbgs() << TRI->getRegPressureSetName(
 438             RegionCriticalPSets[i].PSetID) << " ";
 439         dbgs() << "\n");
 440 }
 441
 442 // FIXME: When the pressure tracker deals in pressure differences then we won't
 443 // iterate over all RegionCriticalPSets[i].
 444 void ScheduleDAGMI::
 445 updateScheduledPressure(std::vector<unsigned> NewMaxPressure) {
 446   for (unsigned i = 0, e = RegionCriticalPSets.size(); i < e; ++i) {
 447     unsigned ID = RegionCriticalPSets[i].PSetID;
 448     int &MaxUnits = RegionCriticalPSets[i].UnitIncrease;
 449     if ((int)NewMaxPressure[ID] > MaxUnits)
 450       MaxUnits = NewMaxPressure[ID];
 451   }
 452 }
 453
 454 // Release all DAG roots for scheduling.
 455 void ScheduleDAGMI::releaseRoots() {
 456   SmallVector<SUnit*, 16> BotRoots;
 457
 458   for (std::vector<SUnit>::iterator
 459          I = SUnits.begin(), E = SUnits.end(); I != E; ++I) {
 460     // A SUnit is ready to top schedule if it has no predecessors.
 461     if (I->Preds.empty())
 462       SchedImpl->releaseTopNode(&(*I));
 463     // A SUnit is ready to bottom schedule if it has no successors.
 464     if (I->Succs.empty())
 465       BotRoots.push_back(&(*I));
 466   }
 467   // Release bottom roots in reverse order so the higher priority nodes appear
 468   // first. This is more natural and slightly more efficient.
 469   for (SmallVectorImpl<SUnit*>::const_reverse_iterator
 470          I = BotRoots.rbegin(), E = BotRoots.rend(); I != E; ++I)
 471     SchedImpl->releaseBottomNode(*I);
 472 }
 473
 474 /// schedule - Called back from MachineScheduler::runOnMachineFunction
 475 /// after setting up the current scheduling region. [RegionBegin, RegionEnd)
 476 /// only includes instructions that have DAG nodes, not scheduling boundaries.
 477 ///
 478 /// This is a skeletal driver, with all the functionality pushed into helpers,
 479 /// so that it can be easilly extended by experimental schedulers. Generally,
 480 /// implementing MachineSchedStrategy should be sufficient to implement a new
 481 /// scheduling algorithm. However, if a scheduler further subclasses
 482 /// ScheduleDAGMI then it will want to override this virtual method in order to
 483 /// update any specialized state.
 484 void ScheduleDAGMI::schedule() {
 485   buildDAGWithRegPressure();
 486
 487   postprocessDAG();
 488
 489   DEBUG(for (unsigned su = 0, e = SUnits.size(); su != e; ++su)
 490           SUnits[su].dumpAll(this));
 491
 492   if (ViewMISchedDAGs) viewGraph();
 493
 494   initQueues();
 495
 496   bool IsTopNode = false;
 497   while (SUnit *SU = SchedImpl->pickNode(IsTopNode)) {
 498     assert(!SU->isScheduled && "Node already scheduled");
 499     if (!checkSchedLimit())
 500       break;
 501
 502     scheduleMI(SU, IsTopNode);
 503
 504     updateQueues(SU, IsTopNode);
 505   }
 506   assert(CurrentTop == CurrentBottom && "Nonempty unscheduled zone.");
 507
 508   placeDebugValues();
 509 }
 510
 511 /// Build the DAG and setup three register pressure trackers.
 512 void ScheduleDAGMI::buildDAGWithRegPressure() {
 513   // Initialize the register pressure tracker used by buildSchedGraph.
 514   RPTracker.init(&MF, RegClassInfo, LIS, BB, LiveRegionEnd);
 515
 516   // Account for liveness generate by the region boundary.
 517   if (LiveRegionEnd != RegionEnd)
 518     RPTracker.recede();
 519
 520   // Build the DAG, and compute current register pressure.
 521   buildSchedGraph(AA, &RPTracker);
 522   if (ViewMISchedDAGs) viewGraph();
 523
 524   // Initialize top/bottom trackers after computing region pressure.
 525   initRegPressure();
 526 }
 527
 528 /// Apply each ScheduleDAGMutation step in order.
 529 void ScheduleDAGMI::postprocessDAG() {
 530   for (unsigned i = 0, e = Mutations.size(); i < e; ++i) {
 531     Mutations[i]->apply(this);
 532   }
 533 }
 534
 535 /// Identify DAG roots and setup scheduler queues.
 536 void ScheduleDAGMI::initQueues() {
 537   // Initialize the strategy before modifying the DAG.
 538   SchedImpl->initialize(this);
 539
 540   // Release edges from the special Entry node or to the special Exit node.
 541   releaseSuccessors(&EntrySU);
 542   releasePredecessors(&ExitSU);
 543
 544   // Release all DAG roots for scheduling.
 545   releaseRoots();
 546
 547   CurrentTop = nextIfDebug(RegionBegin, RegionEnd);
 548   CurrentBottom = RegionEnd;
 549 }
 550
 551 /// Move an instruction and update register pressure.
 552 void ScheduleDAGMI::scheduleMI(SUnit *SU, bool IsTopNode) {
 553   // Move the instruction to its new location in the instruction stream.
 554   MachineInstr *MI = SU->getInstr();
 555
 556   if (IsTopNode) {
 557     assert(SU->isTopReady() && "node still has unscheduled dependencies");
 558     if (&*CurrentTop == MI)
 559       CurrentTop = nextIfDebug(++CurrentTop, CurrentBottom);
 560     else {
 561       moveInstruction(MI, CurrentTop);
 562       TopRPTracker.setPos(MI);
 563     }
 564
 565     // Update top scheduled pressure.
 566     TopRPTracker.advance();
 567     assert(TopRPTracker.getPos() == CurrentTop && "out of sync");
 568     updateScheduledPressure(TopRPTracker.getPressure().MaxSetPressure);
 569   }
 570   else {
 571     assert(SU->isBottomReady() && "node still has unscheduled dependencies");
 572     MachineBasicBlock::iterator priorII =
 573       priorNonDebug(CurrentBottom, CurrentTop);
 574     if (&*priorII == MI)
 575       CurrentBottom = priorII;
 576     else {
 577       if (&*CurrentTop == MI) {
 578         CurrentTop = nextIfDebug(++CurrentTop, priorII);
 579         TopRPTracker.setPos(CurrentTop);
 580       }
 581       moveInstruction(MI, CurrentBottom);
 582       CurrentBottom = MI;
 583     }
 584     // Update bottom scheduled pressure.
 585     BotRPTracker.recede();
 586     assert(BotRPTracker.getPos() == CurrentBottom && "out of sync");
 587     updateScheduledPressure(BotRPTracker.getPressure().MaxSetPressure);
 588   }
 589 }
 590
 591 /// Update scheduler queues after scheduling an instruction.
 592 void ScheduleDAGMI::updateQueues(SUnit *SU, bool IsTopNode) {
 593   // Release dependent instructions for scheduling.
 594   if (IsTopNode)
 595     releaseSuccessors(SU);
 596   else
 597     releasePredecessors(SU);
 598
 599   SU->isScheduled = true;
 600
 601   // Notify the scheduling strategy after updating the DAG.
 602   SchedImpl->schedNode(SU, IsTopNode);
 603 }
 604
 605 /// Reinsert any remaining debug_values, just like the PostRA scheduler.
 606 void ScheduleDAGMI::placeDebugValues() {
 607   // If first instruction was a DBG_VALUE then put it back.
 608   if (FirstDbgValue) {
 609     BB->splice(RegionBegin, BB, FirstDbgValue);
 610     RegionBegin = FirstDbgValue;
 611   }
 612
 613   for (std::vector<std::pair<MachineInstr *, MachineInstr *> >::iterator
 614          DI = DbgValues.end(), DE = DbgValues.begin(); DI != DE; --DI) {
 615     std::pair<MachineInstr *, MachineInstr *> P = *prior(DI);
 616     MachineInstr *DbgValue = P.first;
 617     MachineBasicBlock::iterator OrigPrevMI = P.second;
 618     BB->splice(++OrigPrevMI, BB, DbgValue);
 619     if (OrigPrevMI == llvm::prior(RegionEnd))
 620       RegionEnd = DbgValue;
 621   }
 622   DbgValues.clear();
 623   FirstDbgValue = NULL;
 624 }
 625
 626 //===----------------------------------------------------------------------===//
 627 // ConvergingScheduler - Implementation of the standard MachineSchedStrategy.
 628 //===----------------------------------------------------------------------===//
 629
 630 namespace {
 631 /// ConvergingScheduler shrinks the unscheduled zone using heuristics to balance
 632 /// the schedule.
 633 class ConvergingScheduler : public MachineSchedStrategy {
 634
 635   /// Store the state used by ConvergingScheduler heuristics, required for the
 636   /// lifetime of one invocation of pickNode().
 637   struct SchedCandidate {
 638     // The best SUnit candidate.
 639     SUnit *SU;
 640
 641     // Register pressure values for the best candidate.
 642     RegPressureDelta RPDelta;
 643
 644     SchedCandidate(): SU(NULL) {}
 645   };
 646   /// Represent the type of SchedCandidate found within a single queue.
 647   enum CandResult {
 648     NoCand, NodeOrder, SingleExcess, SingleCritical, SingleMax, MultiPressure };
 649
 650   /// Each Scheduling boundary is associated with ready queues. It tracks the
 651   /// current cycle in whichever direction at has moved, and maintains the state
 652   /// of "hazards" and other interlocks at the current cycle.
 653   struct SchedBoundary {
 654     ScheduleDAGMI *DAG;
 655
 656     ReadyQueue Available;
 657     ReadyQueue Pending;
 658     bool CheckPending;
 659
 660     ScheduleHazardRecognizer *HazardRec;
 661
 662     unsigned CurrCycle;
 663     unsigned IssueCount;
 664
 665     /// MinReadyCycle - Cycle of the soonest available instruction.
 666     unsigned MinReadyCycle;
 667
 668     // Remember the greatest min operand latency.
 669     unsigned MaxMinLatency;
 670
 671     /// Pending queues extend the ready queues with the same ID and the
 672     /// PendingFlag set.
 673     SchedBoundary(unsigned ID, const Twine &Name):
 674       DAG(0), Available(ID, Name+".A"),
 675       Pending(ID << ConvergingScheduler::LogMaxQID, Name+".P"),
 676       CheckPending(false), HazardRec(0), CurrCycle(0), IssueCount(0),
 677       MinReadyCycle(UINT_MAX), MaxMinLatency(0) {}
 678
 679     ~SchedBoundary() { delete HazardRec; }
 680
 681     bool isTop() const {
 682       return Available.getID() == ConvergingScheduler::TopQID;
 683     }
 684
 685     bool checkHazard(SUnit *SU);
 686
 687     void releaseNode(SUnit *SU, unsigned ReadyCycle);
 688
 689     void bumpCycle();
 690
 691     void bumpNode(SUnit *SU);
 692
 693     void releasePending();
 694
 695     void removeReady(SUnit *SU);
 696
 697     SUnit *pickOnlyChoice();
 698   };
 699
 700   ScheduleDAGMI *DAG;
 701   const TargetRegisterInfo *TRI;
 702
 703   // State of the top and bottom scheduled instruction boundaries.
 704   SchedBoundary Top;
 705   SchedBoundary Bot;
 706
 707 public:
 708   /// SUnit::NodeQueueId: 0 (none), 1 (top), 2 (bot), 3 (both)
 709   enum {
 710     TopQID = 1,
 711     BotQID = 2,
 712     LogMaxQID = 2
 713   };
 714
 715   ConvergingScheduler():
 716     DAG(0), TRI(0), Top(TopQID, "TopQ"), Bot(BotQID, "BotQ") {}
 717
 718   virtual void initialize(ScheduleDAGMI *dag);
 719
 720   virtual SUnit *pickNode(bool &IsTopNode);
 721
 722   virtual void schedNode(SUnit *SU, bool IsTopNode);
 723
 724   virtual void releaseTopNode(SUnit *SU);
 725
 726   virtual void releaseBottomNode(SUnit *SU);
 727
 728 protected:
 729   SUnit *pickNodeBidrectional(bool &IsTopNode);
 730
 731   CandResult pickNodeFromQueue(ReadyQueue &Q,
 732                                const RegPressureTracker &RPTracker,
 733                                SchedCandidate &Candidate);
 734 #ifndef NDEBUG
 735   void traceCandidate(const char *Label, const ReadyQueue &Q, SUnit *SU,
 736                       PressureElement P = PressureElement());
 737 #endif
 738 };
 739 } // namespace
 740
 741 void ConvergingScheduler::initialize(ScheduleDAGMI *dag) {
 742   DAG = dag;
 743   TRI = DAG->TRI;
 744   Top.DAG = dag;
 745   Bot.DAG = dag;
 746
 747   // Initialize the HazardRecognizers.
 748   const TargetMachine &TM = DAG->MF.getTarget();
 749   const InstrItineraryData *Itin = TM.getInstrItineraryData();
 750   Top.HazardRec = TM.getInstrInfo()->CreateTargetMIHazardRecognizer(Itin, DAG);
 751   Bot.HazardRec = TM.getInstrInfo()->CreateTargetMIHazardRecognizer(Itin, DAG);
 752
 753   assert((!ForceTopDown || !ForceBottomUp) &&
 754          "-misched-topdown incompatible with -misched-bottomup");
 755 }
 756
 757 void ConvergingScheduler::releaseTopNode(SUnit *SU) {
 758   if (SU->isScheduled)
 759     return;
 760
 761   for (SUnit::succ_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 762        I != E; ++I) {
 763     unsigned PredReadyCycle = I->getSUnit()->TopReadyCycle;
 764     unsigned MinLatency = I->getMinLatency();
 765 #ifndef NDEBUG
 766     Top.MaxMinLatency = std::max(MinLatency, Top.MaxMinLatency);
 767 #endif
 768     if (SU->TopReadyCycle < PredReadyCycle + MinLatency)
 769       SU->TopReadyCycle = PredReadyCycle + MinLatency;
 770   }
 771   Top.releaseNode(SU, SU->TopReadyCycle);
 772 }
 773
 774 void ConvergingScheduler::releaseBottomNode(SUnit *SU) {
 775   if (SU->isScheduled)
 776     return;
 777
 778   assert(SU->getInstr() && "Scheduled SUnit must have instr");
 779
 780   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 781        I != E; ++I) {
 782     unsigned SuccReadyCycle = I->getSUnit()->BotReadyCycle;
 783     unsigned MinLatency = I->getMinLatency();
 784 #ifndef NDEBUG
 785     Bot.MaxMinLatency = std::max(MinLatency, Bot.MaxMinLatency);
 786 #endif
 787     if (SU->BotReadyCycle < SuccReadyCycle + MinLatency)
 788       SU->BotReadyCycle = SuccReadyCycle + MinLatency;
 789   }
 790   Bot.releaseNode(SU, SU->BotReadyCycle);
 791 }
 792
 793 /// Does this SU have a hazard within the current instruction group.
 794 ///
 795 /// The scheduler supports two modes of hazard recognition. The first is the
 796 /// ScheduleHazardRecognizer API. It is a fully general hazard recognizer that
 797 /// supports highly complicated in-order reservation tables
 798 /// (ScoreboardHazardRecognizer) and arbitraty target-specific logic.
 799 ///
 800 /// The second is a streamlined mechanism that checks for hazards based on
 801 /// simple counters that the scheduler itself maintains. It explicitly checks
 802 /// for instruction dispatch limitations, including the number of micro-ops that
 803 /// can dispatch per cycle.
 804 ///
 805 /// TODO: Also check whether the SU must start a new group.
 806 bool ConvergingScheduler::SchedBoundary::checkHazard(SUnit *SU) {
 807   if (HazardRec->isEnabled())
 808     return HazardRec->getHazardType(SU) != ScheduleHazardRecognizer::NoHazard;
 809
 810   if (IssueCount + DAG->getNumMicroOps(SU->getInstr()) > DAG->getIssueWidth())
 811     return true;
 812
 813   return false;
 814 }
 815
 816 void ConvergingScheduler::SchedBoundary::releaseNode(SUnit *SU,
 817                                                      unsigned ReadyCycle) {
 818   if (ReadyCycle < MinReadyCycle)
 819     MinReadyCycle = ReadyCycle;
 820
 821   // Check for interlocks first. For the purpose of other heuristics, an
 822   // instruction that cannot issue appears as if it's not in the ReadyQueue.
 823   if (ReadyCycle > CurrCycle || checkHazard(SU))
 824     Pending.push(SU);
 825   else
 826     Available.push(SU);
 827 }
 828
 829 /// Move the boundary of scheduled code by one cycle.
 830 void ConvergingScheduler::SchedBoundary::bumpCycle() {
 831   unsigned Width = DAG->getIssueWidth();
 832   IssueCount = (IssueCount <= Width) ? 0 : IssueCount - Width;
 833
 834   assert(MinReadyCycle < UINT_MAX && "MinReadyCycle uninitialized");
 835   unsigned NextCycle = std::max(CurrCycle + 1, MinReadyCycle);
 836
 837   if (!HazardRec->isEnabled()) {
 838     // Bypass HazardRec virtual calls.
 839     CurrCycle = NextCycle;
 840   }
 841   else {
 842     // Bypass getHazardType calls in case of long latency.
 843     for (; CurrCycle != NextCycle; ++CurrCycle) {
 844       if (isTop())
 845         HazardRec->AdvanceCycle();
 846       else
 847         HazardRec->RecedeCycle();
 848     }
 849   }
 850   CheckPending = true;
 851
 852   DEBUG(dbgs() << "*** " << Available.getName() << " cycle "
 853         << CurrCycle << '\n');
 854 }
 855
 856 /// Move the boundary of scheduled code by one SUnit.
 857 void ConvergingScheduler::SchedBoundary::bumpNode(SUnit *SU) {
 858   // Update the reservation table.
 859   if (HazardRec->isEnabled()) {
 860     if (!isTop() && SU->isCall) {
 861       // Calls are scheduled with their preceding instructions. For bottom-up
 862       // scheduling, clear the pipeline state before emitting.
 863       HazardRec->Reset();
 864     }
 865     HazardRec->EmitInstruction(SU);
 866   }
 867   // Check the instruction group dispatch limit.
 868   // TODO: Check if this SU must end a dispatch group.
 869   IssueCount += DAG->getNumMicroOps(SU->getInstr());
 870   if (IssueCount >= DAG->getIssueWidth()) {
 871     DEBUG(dbgs() << "*** Max instrs at cycle " << CurrCycle << '\n');
 872     bumpCycle();
 873   }
 874 }
 875
 876 /// Release pending ready nodes in to the available queue. This makes them
 877 /// visible to heuristics.
 878 void ConvergingScheduler::SchedBoundary::releasePending() {
 879   // If the available queue is empty, it is safe to reset MinReadyCycle.
 880   if (Available.empty())
 881     MinReadyCycle = UINT_MAX;
 882
 883   // Check to see if any of the pending instructions are ready to issue.  If
 884   // so, add them to the available queue.
 885   for (unsigned i = 0, e = Pending.size(); i != e; ++i) {
 886     SUnit *SU = *(Pending.begin()+i);
 887     unsigned ReadyCycle = isTop() ? SU->TopReadyCycle : SU->BotReadyCycle;
 888
 889     if (ReadyCycle < MinReadyCycle)
 890       MinReadyCycle = ReadyCycle;
 891
 892     if (ReadyCycle > CurrCycle)
 893       continue;
 894
 895     if (checkHazard(SU))
 896       continue;
 897
 898     Available.push(SU);
 899     Pending.remove(Pending.begin()+i);
 900     --i; --e;
 901   }
 902   CheckPending = false;
 903 }
 904
 905 /// Remove SU from the ready set for this boundary.
 906 void ConvergingScheduler::SchedBoundary::removeReady(SUnit *SU) {
 907   if (Available.isInQueue(SU))
 908     Available.remove(Available.find(SU));
 909   else {
 910     assert(Pending.isInQueue(SU) && "bad ready count");
 911     Pending.remove(Pending.find(SU));
 912   }
 913 }
 914
 915 /// If this queue only has one ready candidate, return it. As a side effect,
 916 /// advance the cycle until at least one node is ready. If multiple instructions
 917 /// are ready, return NULL.
 918 SUnit *ConvergingScheduler::SchedBoundary::pickOnlyChoice() {
 919   if (CheckPending)
 920     releasePending();
 921
 922   for (unsigned i = 0; Available.empty(); ++i) {
 923     assert(i <= (HazardRec->getMaxLookAhead() + MaxMinLatency) &&
 924            "permanent hazard"); (void)i;
 925     bumpCycle();
 926     releasePending();
 927   }
 928   if (Available.size() == 1)
 929     return *Available.begin();
 930   return NULL;
 931 }
 932
 933 #ifndef NDEBUG
 934 void ConvergingScheduler::traceCandidate(const char *Label, const ReadyQueue &Q,
 935                                          SUnit *SU, PressureElement P) {
 936   dbgs() << Label << " " << Q.getName() << " ";
 937   if (P.isValid())
 938     dbgs() << TRI->getRegPressureSetName(P.PSetID) << ":" << P.UnitIncrease
 939            << " ";
 940   else
 941     dbgs() << "     ";
 942   SU->dump(DAG);
 943 }
 944 #endif
 945
 946 /// pickNodeFromQueue helper that returns true if the LHS reg pressure effect is
 947 /// more desirable than RHS from scheduling standpoint.
 948 static bool compareRPDelta(const RegPressureDelta &LHS,
 949                            const RegPressureDelta &RHS) {
 950   // Compare each component of pressure in decreasing order of importance
 951   // without checking if any are valid. Invalid PressureElements are assumed to
 952   // have UnitIncrease==0, so are neutral.
 953
 954   // Avoid increasing the max critical pressure in the scheduled region.
 955   if (LHS.Excess.UnitIncrease != RHS.Excess.UnitIncrease)
 956     return LHS.Excess.UnitIncrease < RHS.Excess.UnitIncrease;
 957
 958   // Avoid increasing the max critical pressure in the scheduled region.
 959   if (LHS.CriticalMax.UnitIncrease != RHS.CriticalMax.UnitIncrease)
 960     return LHS.CriticalMax.UnitIncrease < RHS.CriticalMax.UnitIncrease;
 961
 962   // Avoid increasing the max pressure of the entire region.
 963   if (LHS.CurrentMax.UnitIncrease != RHS.CurrentMax.UnitIncrease)
 964     return LHS.CurrentMax.UnitIncrease < RHS.CurrentMax.UnitIncrease;
 965
 966   return false;
 967 }
 968
 969 /// Pick the best candidate from the top queue.
 970 ///
 971 /// TODO: getMaxPressureDelta results can be mostly cached for each SUnit during
 972 /// DAG building. To adjust for the current scheduling location we need to
 973 /// maintain the number of vreg uses remaining to be top-scheduled.
 974 ConvergingScheduler::CandResult ConvergingScheduler::
 975 pickNodeFromQueue(ReadyQueue &Q, const RegPressureTracker &RPTracker,
 976                   SchedCandidate &Candidate) {
 977   DEBUG(Q.dump());
 978
 979   // getMaxPressureDelta temporarily modifies the tracker.
 980   RegPressureTracker &TempTracker = const_cast<RegPressureTracker&>(RPTracker);
 981
 982   // BestSU remains NULL if no top candidates beat the best existing candidate.
 983   CandResult FoundCandidate = NoCand;
 984   for (ReadyQueue::iterator I = Q.begin(), E = Q.end(); I != E; ++I) {
 985     RegPressureDelta RPDelta;
 986     TempTracker.getMaxPressureDelta((*I)->getInstr(), RPDelta,
 987                                     DAG->getRegionCriticalPSets(),
 988                                     DAG->getRegPressure().MaxSetPressure);
 989
 990     // Initialize the candidate if needed.
 991     if (!Candidate.SU) {
 992       Candidate.SU = *I;
 993       Candidate.RPDelta = RPDelta;
 994       FoundCandidate = NodeOrder;
 995       continue;
 996     }
 997     // Avoid exceeding the target's limit.
 998     if (RPDelta.Excess.UnitIncrease < Candidate.RPDelta.Excess.UnitIncrease) {
 999       DEBUG(traceCandidate("ECAND", Q, *I, RPDelta.Excess));
1000       Candidate.SU = *I;
1001       Candidate.RPDelta = RPDelta;
1002       FoundCandidate = SingleExcess;
1003       continue;
1004     }
1005     if (RPDelta.Excess.UnitIncrease > Candidate.RPDelta.Excess.UnitIncrease)
1006       continue;
1007     if (FoundCandidate == SingleExcess)
1008       FoundCandidate = MultiPressure;
1009
1010     // Avoid increasing the max critical pressure in the scheduled region.
1011     if (RPDelta.CriticalMax.UnitIncrease
1012         < Candidate.RPDelta.CriticalMax.UnitIncrease) {
1013       DEBUG(traceCandidate("PCAND", Q, *I, RPDelta.CriticalMax));
1014       Candidate.SU = *I;
1015       Candidate.RPDelta = RPDelta;
1016       FoundCandidate = SingleCritical;
1017       continue;
1018     }
1019     if (RPDelta.CriticalMax.UnitIncrease
1020         > Candidate.RPDelta.CriticalMax.UnitIncrease)
1021       continue;
1022     if (FoundCandidate == SingleCritical)
1023       FoundCandidate = MultiPressure;
1024
1025     // Avoid increasing the max pressure of the entire region.
1026     if (RPDelta.CurrentMax.UnitIncrease
1027         < Candidate.RPDelta.CurrentMax.UnitIncrease) {
1028       DEBUG(traceCandidate("MCAND", Q, *I, RPDelta.CurrentMax));
1029       Candidate.SU = *I;
1030       Candidate.RPDelta = RPDelta;
1031       FoundCandidate = SingleMax;
1032       continue;
1033     }
1034     if (RPDelta.CurrentMax.UnitIncrease
1035         > Candidate.RPDelta.CurrentMax.UnitIncrease)
1036       continue;
1037     if (FoundCandidate == SingleMax)
1038       FoundCandidate = MultiPressure;
1039
1040     // Fall through to original instruction order.
1041     // Only consider node order if Candidate was chosen from this Q.
1042     if (FoundCandidate == NoCand)
1043       continue;
1044
1045     if ((Q.getID() == TopQID && (*I)->NodeNum < Candidate.SU->NodeNum)
1046         || (Q.getID() == BotQID && (*I)->NodeNum > Candidate.SU->NodeNum)) {
1047       DEBUG(traceCandidate("NCAND", Q, *I));
1048       Candidate.SU = *I;
1049       Candidate.RPDelta = RPDelta;
1050       FoundCandidate = NodeOrder;
1051     }
1052   }
1053   return FoundCandidate;
1054 }
1055
1056 /// Pick the best candidate node from either the top or bottom queue.
1057 SUnit *ConvergingScheduler::pickNodeBidrectional(bool &IsTopNode) {
1058   // Schedule as far as possible in the direction of no choice. This is most
1059   // efficient, but also provides the best heuristics for CriticalPSets.
1060   if (SUnit *SU = Bot.pickOnlyChoice()) {
1061     IsTopNode = false;
1062     return SU;
1063   }
1064   if (SUnit *SU = Top.pickOnlyChoice()) {
1065     IsTopNode = true;
1066     return SU;
1067   }
1068   SchedCandidate BotCand;
1069   // Prefer bottom scheduling when heuristics are silent.
1070   CandResult BotResult = pickNodeFromQueue(Bot.Available,
1071                                            DAG->getBotRPTracker(), BotCand);
1072   assert(BotResult != NoCand && "failed to find the first candidate");
1073
1074   // If either Q has a single candidate that provides the least increase in
1075   // Excess pressure, we can immediately schedule from that Q.
1076   //
1077   // RegionCriticalPSets summarizes the pressure within the scheduled region and
1078   // affects picking from either Q. If scheduling in one direction must
1079   // increase pressure for one of the excess PSets, then schedule in that
1080   // direction first to provide more freedom in the other direction.
1081   if (BotResult == SingleExcess || BotResult == SingleCritical) {
1082     IsTopNode = false;
1083     return BotCand.SU;
1084   }
1085   // Check if the top Q has a better candidate.
1086   SchedCandidate TopCand;
1087   CandResult TopResult = pickNodeFromQueue(Top.Available,
1088                                            DAG->getTopRPTracker(), TopCand);
1089   assert(TopResult != NoCand && "failed to find the first candidate");
1090
1091   if (TopResult == SingleExcess || TopResult == SingleCritical) {
1092     IsTopNode = true;
1093     return TopCand.SU;
1094   }
1095   // If either Q has a single candidate that minimizes pressure above the
1096   // original region's pressure pick it.
1097   if (BotResult == SingleMax) {
1098     IsTopNode = false;
1099     return BotCand.SU;
1100   }
1101   if (TopResult == SingleMax) {
1102     IsTopNode = true;
1103     return TopCand.SU;
1104   }
1105   // Check for a salient pressure difference and pick the best from either side.
1106   if (compareRPDelta(TopCand.RPDelta, BotCand.RPDelta)) {
1107     IsTopNode = true;
1108     return TopCand.SU;
1109   }
1110   // Otherwise prefer the bottom candidate in node order.
1111   IsTopNode = false;
1112   return BotCand.SU;
1113 }
1114
1115 /// Pick the best node to balance the schedule. Implements MachineSchedStrategy.
1116 SUnit *ConvergingScheduler::pickNode(bool &IsTopNode) {
1117   if (DAG->top() == DAG->bottom()) {
1118     assert(Top.Available.empty() && Top.Pending.empty() &&
1119            Bot.Available.empty() && Bot.Pending.empty() && "ReadyQ garbage");
1120     return NULL;
1121   }
1122   SUnit *SU;
1123   do {
1124     if (ForceTopDown) {
1125       SU = Top.pickOnlyChoice();
1126       if (!SU) {
1127         SchedCandidate TopCand;
1128         CandResult TopResult =
1129           pickNodeFromQueue(Top.Available, DAG->getTopRPTracker(), TopCand);
1130         assert(TopResult != NoCand && "failed to find the first candidate");
1131         (void)TopResult;
1132         SU = TopCand.SU;
1133       }
1134       IsTopNode = true;
1135     }
1136     else if (ForceBottomUp) {
1137       SU = Bot.pickOnlyChoice();
1138       if (!SU) {
1139         SchedCandidate BotCand;
1140         CandResult BotResult =
1141           pickNodeFromQueue(Bot.Available, DAG->getBotRPTracker(), BotCand);
1142         assert(BotResult != NoCand && "failed to find the first candidate");
1143         (void)BotResult;
1144         SU = BotCand.SU;
1145       }
1146       IsTopNode = false;
1147     }
1148     else {
1149       SU = pickNodeBidrectional(IsTopNode);
1150     }
1151   } while (SU->isScheduled);
1152
1153   if (SU->isTopReady())
1154     Top.removeReady(SU);
1155   if (SU->isBottomReady())
1156     Bot.removeReady(SU);
1157
1158   DEBUG(dbgs() << "*** " << (IsTopNode ? "Top" : "Bottom")
1159         << " Scheduling Instruction in cycle "
1160         << (IsTopNode ? Top.CurrCycle : Bot.CurrCycle) << '\n';
1161         SU->dump(DAG));
1162   return SU;
1163 }
1164
1165 /// Update the scheduler's state after scheduling a node. This is the same node
1166 /// that was just returned by pickNode(). However, ScheduleDAGMI needs to update
1167 /// it's state based on the current cycle before MachineSchedStrategy does.
1168 void ConvergingScheduler::schedNode(SUnit *SU, bool IsTopNode) {
1169   if (IsTopNode) {
1170     SU->TopReadyCycle = Top.CurrCycle;
1171     Top.bumpNode(SU);
1172   }
1173   else {
1174     SU->BotReadyCycle = Bot.CurrCycle;
1175     Bot.bumpNode(SU);
1176   }
1177 }
1178
1179 /// Create the standard converging machine scheduler. This will be used as the
1180 /// default scheduler if the target does not set a default.
1181 static ScheduleDAGInstrs *createConvergingSched(MachineSchedContext *C) {
1182   assert((!ForceTopDown || !ForceBottomUp) &&
1183          "-misched-topdown incompatible with -misched-bottomup");
1184   return new ScheduleDAGMI(C, new ConvergingScheduler());
1185 }
1186 static MachineSchedRegistry
1187 ConvergingSchedRegistry("converge", "Standard converging scheduler.",
1188                         createConvergingSched);
1189
1190 //===----------------------------------------------------------------------===//
1191 // Machine Instruction Shuffler for Correctness Testing
1192 //===----------------------------------------------------------------------===//
1193
1194 #ifndef NDEBUG
1195 namespace {
1196 /// Apply a less-than relation on the node order, which corresponds to the
1197 /// instruction order prior to scheduling. IsReverse implements greater-than.
1198 template<bool IsReverse>
1199 struct SUnitOrder {
1200   bool operator()(SUnit *A, SUnit *B) const {
1201     if (IsReverse)
1202       return A->NodeNum > B->NodeNum;
1203     else
1204       return A->NodeNum < B->NodeNum;
1205   }
1206 };
1207
1208 /// Reorder instructions as much as possible.
1209 class InstructionShuffler : public MachineSchedStrategy {
1210   bool IsAlternating;
1211   bool IsTopDown;
1212
1213   // Using a less-than relation (SUnitOrder<false>) for the TopQ priority
1214   // gives nodes with a higher number higher priority causing the latest
1215   // instructions to be scheduled first.
1216   PriorityQueue<SUnit*, std::vector<SUnit*>, SUnitOrder<false> >
1217     TopQ;
1218   // When scheduling bottom-up, use greater-than as the queue priority.
1219   PriorityQueue<SUnit*, std::vector<SUnit*>, SUnitOrder<true> >
1220     BottomQ;
1221 public:
1222   InstructionShuffler(bool alternate, bool topdown)
1223     : IsAlternating(alternate), IsTopDown(topdown) {}
1224
1225   virtual void initialize(ScheduleDAGMI *) {
1226     TopQ.clear();
1227     BottomQ.clear();
1228   }
1229
1230   /// Implement MachineSchedStrategy interface.
1231   /// -----------------------------------------
1232
1233   virtual SUnit *pickNode(bool &IsTopNode) {
1234     SUnit *SU;
1235     if (IsTopDown) {
1236       do {
1237         if (TopQ.empty()) return NULL;
1238         SU = TopQ.top();
1239         TopQ.pop();
1240       } while (SU->isScheduled);
1241       IsTopNode = true;
1242     }
1243     else {
1244       do {
1245         if (BottomQ.empty()) return NULL;
1246         SU = BottomQ.top();
1247         BottomQ.pop();
1248       } while (SU->isScheduled);
1249       IsTopNode = false;
1250     }
1251     if (IsAlternating)
1252       IsTopDown = !IsTopDown;
1253     return SU;
1254   }
1255
1256   virtual void schedNode(SUnit *SU, bool IsTopNode) {}
1257
1258   virtual void releaseTopNode(SUnit *SU) {
1259     TopQ.push(SU);
1260   }
1261   virtual void releaseBottomNode(SUnit *SU) {
1262     BottomQ.push(SU);
1263   }
1264 };
1265 } // namespace
1266
1267 static ScheduleDAGInstrs *createInstructionShuffler(MachineSchedContext *C) {
1268   bool Alternate = !ForceTopDown && !ForceBottomUp;
1269   bool TopDown = !ForceBottomUp;
1270   assert((TopDown || !ForceTopDown) &&
1271          "-misched-topdown incompatible with -misched-bottomup");
1272   return new ScheduleDAGMI(C, new InstructionShuffler(Alternate, TopDown));
1273 }
1274 static MachineSchedRegistry ShufflerRegistry(
1275   "shuffle", "Shuffle machine instructions alternating directions",
1276   createInstructionShuffler);
1277 #endif // !NDEBUG