lib/CodeGen/MachineScheduler.cpp

   1 //===- MachineScheduler.cpp - Machine Instruction Scheduler ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // MachineScheduler schedules machine instructions after phi elimination. It
  11 // preserves LiveIntervals so it can be invoked before register allocation.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "misched"
  16
  17 #include "RegisterPressure.h"
  18 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  19 #include "llvm/CodeGen/MachineScheduler.h"
  20 #include "llvm/CodeGen/Passes.h"
  21 #include "llvm/CodeGen/ScheduleDAGInstrs.h"
  22 #include "llvm/Analysis/AliasAnalysis.h"
  23 #include "llvm/Target/TargetInstrInfo.h"
  24 #include "llvm/Support/CommandLine.h"
  25 #include "llvm/Support/Debug.h"
  26 #include "llvm/Support/ErrorHandling.h"
  27 #include "llvm/Support/raw_ostream.h"
  28 #include "llvm/ADT/OwningPtr.h"
  29 #include "llvm/ADT/PriorityQueue.h"
  30
  31 #include <queue>
  32
  33 using namespace llvm;
  34
  35 static cl::opt<bool> ForceTopDown("misched-topdown", cl::Hidden,
  36                                   cl::desc("Force top-down list scheduling"));
  37 static cl::opt<bool> ForceBottomUp("misched-bottomup", cl::Hidden,
  38                                   cl::desc("Force bottom-up list scheduling"));
  39
  40 #ifndef NDEBUG
  41 static cl::opt<bool> ViewMISchedDAGs("view-misched-dags", cl::Hidden,
  42   cl::desc("Pop up a window to show MISched dags after they are processed"));
  43
  44 static cl::opt<unsigned> MISchedCutoff("misched-cutoff", cl::Hidden,
  45   cl::desc("Stop scheduling after N instructions"), cl::init(~0U));
  46 #else
  47 static bool ViewMISchedDAGs = false;
  48 #endif // NDEBUG
  49
  50 //===----------------------------------------------------------------------===//
  51 // Machine Instruction Scheduling Pass and Registry
  52 //===----------------------------------------------------------------------===//
  53
  54 namespace {
  55 /// MachineScheduler runs after coalescing and before register allocation.
  56 class MachineScheduler : public MachineSchedContext,
  57                          public MachineFunctionPass {
  58 public:
  59   MachineScheduler();
  60
  61   virtual void getAnalysisUsage(AnalysisUsage &AU) const;
  62
  63   virtual void releaseMemory() {}
  64
  65   virtual bool runOnMachineFunction(MachineFunction&);
  66
  67   virtual void print(raw_ostream &O, const Module* = 0) const;
  68
  69   static char ID; // Class identification, replacement for typeinfo
  70 };
  71 } // namespace
  72
  73 char MachineScheduler::ID = 0;
  74
  75 char &llvm::MachineSchedulerID = MachineScheduler::ID;
  76
  77 INITIALIZE_PASS_BEGIN(MachineScheduler, "misched",
  78                       "Machine Instruction Scheduler", false, false)
  79 INITIALIZE_AG_DEPENDENCY(AliasAnalysis)
  80 INITIALIZE_PASS_DEPENDENCY(SlotIndexes)
  81 INITIALIZE_PASS_DEPENDENCY(LiveIntervals)
  82 INITIALIZE_PASS_END(MachineScheduler, "misched",
  83                     "Machine Instruction Scheduler", false, false)
  84
  85 MachineScheduler::MachineScheduler()
  86 : MachineFunctionPass(ID) {
  87   initializeMachineSchedulerPass(*PassRegistry::getPassRegistry());
  88 }
  89
  90 void MachineScheduler::getAnalysisUsage(AnalysisUsage &AU) const {
  91   AU.setPreservesCFG();
  92   AU.addRequiredID(MachineDominatorsID);
  93   AU.addRequired<MachineLoopInfo>();
  94   AU.addRequired<AliasAnalysis>();
  95   AU.addRequired<TargetPassConfig>();
  96   AU.addRequired<SlotIndexes>();
  97   AU.addPreserved<SlotIndexes>();
  98   AU.addRequired<LiveIntervals>();
  99   AU.addPreserved<LiveIntervals>();
 100   MachineFunctionPass::getAnalysisUsage(AU);
 101 }
 102
 103 MachinePassRegistry MachineSchedRegistry::Registry;
 104
 105 /// A dummy default scheduler factory indicates whether the scheduler
 106 /// is overridden on the command line.
 107 static ScheduleDAGInstrs *useDefaultMachineSched(MachineSchedContext *C) {
 108   return 0;
 109 }
 110
 111 /// MachineSchedOpt allows command line selection of the scheduler.
 112 static cl::opt<MachineSchedRegistry::ScheduleDAGCtor, false,
 113                RegisterPassParser<MachineSchedRegistry> >
 114 MachineSchedOpt("misched",
 115                 cl::init(&useDefaultMachineSched), cl::Hidden,
 116                 cl::desc("Machine instruction scheduler to use"));
 117
 118 static MachineSchedRegistry
 119 DefaultSchedRegistry("default", "Use the target's default scheduler choice.",
 120                      useDefaultMachineSched);
 121
 122 /// Forward declare the standard machine scheduler. This will be used as the
 123 /// default scheduler if the target does not set a default.
 124 static ScheduleDAGInstrs *createConvergingSched(MachineSchedContext *C);
 125
 126
 127 /// Decrement this iterator until reaching the top or a non-debug instr.
 128 static MachineBasicBlock::iterator
 129 priorNonDebug(MachineBasicBlock::iterator I, MachineBasicBlock::iterator Beg) {
 130   assert(I != Beg && "reached the top of the region, cannot decrement");
 131   while (--I != Beg) {
 132     if (!I->isDebugValue())
 133       break;
 134   }
 135   return I;
 136 }
 137
 138 /// If this iterator is a debug value, increment until reaching the End or a
 139 /// non-debug instruction.
 140 static MachineBasicBlock::iterator
 141 nextIfDebug(MachineBasicBlock::iterator I, MachineBasicBlock::iterator End) {
 142   while(I != End) {
 143     if (!I->isDebugValue())
 144       break;
 145   }
 146   return I;
 147 }
 148
 149 /// Top-level MachineScheduler pass driver.
 150 ///
 151 /// Visit blocks in function order. Divide each block into scheduling regions
 152 /// and visit them bottom-up. Visiting regions bottom-up is not required, but is
 153 /// consistent with the DAG builder, which traverses the interior of the
 154 /// scheduling regions bottom-up.
 155 ///
 156 /// This design avoids exposing scheduling boundaries to the DAG builder,
 157 /// simplifying the DAG builder's support for "special" target instructions.
 158 /// At the same time the design allows target schedulers to operate across
 159 /// scheduling boundaries, for example to bundle the boudary instructions
 160 /// without reordering them. This creates complexity, because the target
 161 /// scheduler must update the RegionBegin and RegionEnd positions cached by
 162 /// ScheduleDAGInstrs whenever adding or removing instructions. A much simpler
 163 /// design would be to split blocks at scheduling boundaries, but LLVM has a
 164 /// general bias against block splitting purely for implementation simplicity.
 165 bool MachineScheduler::runOnMachineFunction(MachineFunction &mf) {
 166   // Initialize the context of the pass.
 167   MF = &mf;
 168   MLI = &getAnalysis<MachineLoopInfo>();
 169   MDT = &getAnalysis<MachineDominatorTree>();
 170   PassConfig = &getAnalysis<TargetPassConfig>();
 171   AA = &getAnalysis<AliasAnalysis>();
 172
 173   LIS = &getAnalysis<LiveIntervals>();
 174   const TargetInstrInfo *TII = MF->getTarget().getInstrInfo();
 175
 176   RegClassInfo.runOnMachineFunction(*MF);
 177
 178   // Select the scheduler, or set the default.
 179   MachineSchedRegistry::ScheduleDAGCtor Ctor = MachineSchedOpt;
 180   if (Ctor == useDefaultMachineSched) {
 181     // Get the default scheduler set by the target.
 182     Ctor = MachineSchedRegistry::getDefault();
 183     if (!Ctor) {
 184       Ctor = createConvergingSched;
 185       MachineSchedRegistry::setDefault(Ctor);
 186     }
 187   }
 188   // Instantiate the selected scheduler.
 189   OwningPtr<ScheduleDAGInstrs> Scheduler(Ctor(this));
 190
 191   // Visit all machine basic blocks.
 192   //
 193   // TODO: Visit blocks in global postorder or postorder within the bottom-up
 194   // loop tree. Then we can optionally compute global RegPressure.
 195   for (MachineFunction::iterator MBB = MF->begin(), MBBEnd = MF->end();
 196        MBB != MBBEnd; ++MBB) {
 197
 198     Scheduler->startBlock(MBB);
 199
 200     // Break the block into scheduling regions [I, RegionEnd), and schedule each
 201     // region as soon as it is discovered. RegionEnd points the the scheduling
 202     // boundary at the bottom of the region. The DAG does not include RegionEnd,
 203     // but the region does (i.e. the next RegionEnd is above the previous
 204     // RegionBegin). If the current block has no terminator then RegionEnd ==
 205     // MBB->end() for the bottom region.
 206     //
 207     // The Scheduler may insert instructions during either schedule() or
 208     // exitRegion(), even for empty regions. So the local iterators 'I' and
 209     // 'RegionEnd' are invalid across these calls.
 210     unsigned RemainingCount = MBB->size();
 211     for(MachineBasicBlock::iterator RegionEnd = MBB->end();
 212         RegionEnd != MBB->begin(); RegionEnd = Scheduler->begin()) {
 213
 214       // Avoid decrementing RegionEnd for blocks with no terminator.
 215       if (RegionEnd != MBB->end()
 216           || TII->isSchedulingBoundary(llvm::prior(RegionEnd), MBB, *MF)) {
 217         --RegionEnd;
 218         // Count the boundary instruction.
 219         --RemainingCount;
 220       }
 221
 222       // The next region starts above the previous region. Look backward in the
 223       // instruction stream until we find the nearest boundary.
 224       MachineBasicBlock::iterator I = RegionEnd;
 225       for(;I != MBB->begin(); --I, --RemainingCount) {
 226         if (TII->isSchedulingBoundary(llvm::prior(I), MBB, *MF))
 227           break;
 228       }
 229       // Notify the scheduler of the region, even if we may skip scheduling
 230       // it. Perhaps it still needs to be bundled.
 231       Scheduler->enterRegion(MBB, I, RegionEnd, RemainingCount);
 232
 233       // Skip empty scheduling regions (0 or 1 schedulable instructions).
 234       if (I == RegionEnd || I == llvm::prior(RegionEnd)) {
 235         // Close the current region. Bundle the terminator if needed.
 236         // This invalidates 'RegionEnd' and 'I'.
 237         Scheduler->exitRegion();
 238         continue;
 239       }
 240       DEBUG(dbgs() << "MachineScheduling " << MF->getFunction()->getName()
 241             << ":BB#" << MBB->getNumber() << "\n  From: " << *I << "    To: ";
 242             if (RegionEnd != MBB->end()) dbgs() << *RegionEnd;
 243             else dbgs() << "End";
 244             dbgs() << " Remaining: " << RemainingCount << "\n");
 245
 246       // Schedule a region: possibly reorder instructions.
 247       // This invalidates 'RegionEnd' and 'I'.
 248       Scheduler->schedule();
 249
 250       // Close the current region.
 251       Scheduler->exitRegion();
 252
 253       // Scheduling has invalidated the current iterator 'I'. Ask the
 254       // scheduler for the top of it's scheduled region.
 255       RegionEnd = Scheduler->begin();
 256     }
 257     assert(RemainingCount == 0 && "Instruction count mismatch!");
 258     Scheduler->finishBlock();
 259   }
 260   Scheduler->finalizeSchedule();
 261   DEBUG(LIS->print(dbgs()));
 262   return true;
 263 }
 264
 265 void MachineScheduler::print(raw_ostream &O, const Module* m) const {
 266   // unimplemented
 267 }
 268
 269 //===----------------------------------------------------------------------===//
 270 // MachineSchedStrategy - Interface to a machine scheduling algorithm.
 271 //===----------------------------------------------------------------------===//
 272
 273 namespace {
 274 class ScheduleDAGMI;
 275
 276 /// MachineSchedStrategy - Interface used by ScheduleDAGMI to drive the selected
 277 /// scheduling algorithm.
 278 ///
 279 /// If this works well and targets wish to reuse ScheduleDAGMI, we may expose it
 280 /// in ScheduleDAGInstrs.h
 281 class MachineSchedStrategy {
 282 public:
 283   virtual ~MachineSchedStrategy() {}
 284
 285   /// Initialize the strategy after building the DAG for a new region.
 286   virtual void initialize(ScheduleDAGMI *DAG) = 0;
 287
 288   /// Pick the next node to schedule, or return NULL. Set IsTopNode to true to
 289   /// schedule the node at the top of the unscheduled region. Otherwise it will
 290   /// be scheduled at the bottom.
 291   virtual SUnit *pickNode(bool &IsTopNode) = 0;
 292
 293   /// When all predecessor dependencies have been resolved, free this node for
 294   /// top-down scheduling.
 295   virtual void releaseTopNode(SUnit *SU) = 0;
 296   /// When all successor dependencies have been resolved, free this node for
 297   /// bottom-up scheduling.
 298   virtual void releaseBottomNode(SUnit *SU) = 0;
 299 };
 300 } // namespace
 301
 302 //===----------------------------------------------------------------------===//
 303 // ScheduleDAGMI - Base class for MachineInstr scheduling with LiveIntervals
 304 // preservation.
 305 //===----------------------------------------------------------------------===//
 306
 307 namespace {
 308 /// ScheduleDAGMI is an implementation of ScheduleDAGInstrs that schedules
 309 /// machine instructions while updating LiveIntervals.
 310 class ScheduleDAGMI : public ScheduleDAGInstrs {
 311   AliasAnalysis *AA;
 312   RegisterClassInfo *RegClassInfo;
 313   MachineSchedStrategy *SchedImpl;
 314
 315   // Register pressure in this region computed by buildSchedGraph.
 316   IntervalPressure RegPressure;
 317   RegPressureTracker RPTracker;
 318
 319   /// The top of the unscheduled zone.
 320   MachineBasicBlock::iterator CurrentTop;
 321
 322   /// The bottom of the unscheduled zone.
 323   MachineBasicBlock::iterator CurrentBottom;
 324
 325   /// The number of instructions scheduled so far. Used to cut off the
 326   /// scheduler at the point determined by misched-cutoff.
 327   unsigned NumInstrsScheduled;
 328 public:
 329   ScheduleDAGMI(MachineSchedContext *C, MachineSchedStrategy *S):
 330     ScheduleDAGInstrs(*C->MF, *C->MLI, *C->MDT, /*IsPostRA=*/false, C->LIS),
 331     AA(C->AA), RegClassInfo(&C->RegClassInfo), SchedImpl(S),
 332     RPTracker(RegPressure), CurrentTop(), CurrentBottom(),
 333     NumInstrsScheduled(0) {}
 334
 335   ~ScheduleDAGMI() {
 336     delete SchedImpl;
 337   }
 338
 339   MachineBasicBlock::iterator top() const { return CurrentTop; }
 340   MachineBasicBlock::iterator bottom() const { return CurrentBottom; }
 341
 342   /// Implement the ScheduleDAGInstrs interface for handling the next scheduling
 343   /// region. This covers all instructions in a block, while schedule() may only
 344   /// cover a subset.
 345   void enterRegion(MachineBasicBlock *bb,
 346                    MachineBasicBlock::iterator begin,
 347                    MachineBasicBlock::iterator end,
 348                    unsigned endcount);
 349
 350   /// Implement ScheduleDAGInstrs interface for scheduling a sequence of
 351   /// reorderable instructions.
 352   void schedule();
 353
 354 protected:
 355   void moveInstruction(MachineInstr *MI, MachineBasicBlock::iterator InsertPos);
 356   bool checkSchedLimit();
 357
 358   void releaseSucc(SUnit *SU, SDep *SuccEdge);
 359   void releaseSuccessors(SUnit *SU);
 360   void releasePred(SUnit *SU, SDep *PredEdge);
 361   void releasePredecessors(SUnit *SU);
 362 };
 363 } // namespace
 364
 365 /// ReleaseSucc - Decrement the NumPredsLeft count of a successor. When
 366 /// NumPredsLeft reaches zero, release the successor node.
 367 void ScheduleDAGMI::releaseSucc(SUnit *SU, SDep *SuccEdge) {
 368   SUnit *SuccSU = SuccEdge->getSUnit();
 369
 370 #ifndef NDEBUG
 371   if (SuccSU->NumPredsLeft == 0) {
 372     dbgs() << "*** Scheduling failed! ***\n";
 373     SuccSU->dump(this);
 374     dbgs() << " has been released too many times!\n";
 375     llvm_unreachable(0);
 376   }
 377 #endif
 378   --SuccSU->NumPredsLeft;
 379   if (SuccSU->NumPredsLeft == 0 && SuccSU != &ExitSU)
 380     SchedImpl->releaseTopNode(SuccSU);
 381 }
 382
 383 /// releaseSuccessors - Call releaseSucc on each of SU's successors.
 384 void ScheduleDAGMI::releaseSuccessors(SUnit *SU) {
 385   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 386        I != E; ++I) {
 387     releaseSucc(SU, &*I);
 388   }
 389 }
 390
 391 /// ReleasePred - Decrement the NumSuccsLeft count of a predecessor. When
 392 /// NumSuccsLeft reaches zero, release the predecessor node.
 393 void ScheduleDAGMI::releasePred(SUnit *SU, SDep *PredEdge) {
 394   SUnit *PredSU = PredEdge->getSUnit();
 395
 396 #ifndef NDEBUG
 397   if (PredSU->NumSuccsLeft == 0) {
 398     dbgs() << "*** Scheduling failed! ***\n";
 399     PredSU->dump(this);
 400     dbgs() << " has been released too many times!\n";
 401     llvm_unreachable(0);
 402   }
 403 #endif
 404   --PredSU->NumSuccsLeft;
 405   if (PredSU->NumSuccsLeft == 0 && PredSU != &EntrySU)
 406     SchedImpl->releaseBottomNode(PredSU);
 407 }
 408
 409 /// releasePredecessors - Call releasePred on each of SU's predecessors.
 410 void ScheduleDAGMI::releasePredecessors(SUnit *SU) {
 411   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 412        I != E; ++I) {
 413     releasePred(SU, &*I);
 414   }
 415 }
 416
 417 void ScheduleDAGMI::moveInstruction(MachineInstr *MI,
 418                                     MachineBasicBlock::iterator InsertPos) {
 419   // Fix RegionBegin if the first instruction moves down.
 420   if (&*RegionBegin == MI)
 421     RegionBegin = llvm::next(RegionBegin);
 422   BB->splice(InsertPos, BB, MI);
 423   LIS->handleMove(MI);
 424   // Fix RegionBegin if another instruction moves above the first instruction.
 425   if (RegionBegin == InsertPos)
 426     RegionBegin = MI;
 427 }
 428
 429 bool ScheduleDAGMI::checkSchedLimit() {
 430 #ifndef NDEBUG
 431   if (NumInstrsScheduled == MISchedCutoff && MISchedCutoff != ~0U) {
 432     CurrentTop = CurrentBottom;
 433     return false;
 434   }
 435   ++NumInstrsScheduled;
 436 #endif
 437   return true;
 438 }
 439
 440 /// enterRegion - Called back from MachineScheduler::runOnMachineFunction after
 441 /// crossing a scheduling boundary. [begin, end) includes all instructions in
 442 /// the region, including the boundary itself and single-instruction regions
 443 /// that don't get scheduled.
 444 void ScheduleDAGMI::enterRegion(MachineBasicBlock *bb,
 445                                 MachineBasicBlock::iterator begin,
 446                                 MachineBasicBlock::iterator end,
 447                                 unsigned endcount)
 448 {
 449   ScheduleDAGInstrs::enterRegion(bb, begin, end, endcount);
 450   // Setup the register pressure tracker to begin tracking at the end of this
 451   // region.
 452   RPTracker.init(&MF, RegClassInfo, LIS, BB, end);
 453 }
 454
 455 /// schedule - Called back from MachineScheduler::runOnMachineFunction
 456 /// after setting up the current scheduling region. [RegionBegin, RegionEnd)
 457 /// only includes instructions that have DAG nodes, not scheduling boundaries.
 458 void ScheduleDAGMI::schedule() {
 459   while(RPTracker.getPos() != RegionEnd) {
 460     bool Moved = RPTracker.recede();
 461     assert(Moved && "Regpressure tracker cannot find RegionEnd"); (void)Moved;
 462   }
 463
 464   // Build the DAG.
 465   buildSchedGraph(AA, &RPTracker);
 466
 467   DEBUG(dbgs() << "********** MI Scheduling **********\n");
 468   DEBUG(for (unsigned su = 0, e = SUnits.size(); su != e; ++su)
 469           SUnits[su].dumpAll(this));
 470
 471   if (ViewMISchedDAGs) viewGraph();
 472
 473   SchedImpl->initialize(this);
 474
 475   // Release edges from the special Entry node or to the special Exit node.
 476   releaseSuccessors(&EntrySU);
 477   releasePredecessors(&ExitSU);
 478
 479   // Release all DAG roots for scheduling.
 480   for (std::vector<SUnit>::iterator I = SUnits.begin(), E = SUnits.end();
 481        I != E; ++I) {
 482     // A SUnit is ready to top schedule if it has no predecessors.
 483     if (I->Preds.empty())
 484       SchedImpl->releaseTopNode(&(*I));
 485     // A SUnit is ready to bottom schedule if it has no successors.
 486     if (I->Succs.empty())
 487       SchedImpl->releaseBottomNode(&(*I));
 488   }
 489
 490   CurrentTop = nextIfDebug(RegionBegin, RegionEnd);
 491   CurrentBottom = RegionEnd;
 492   bool IsTopNode = false;
 493   while (SUnit *SU = SchedImpl->pickNode(IsTopNode)) {
 494     DEBUG(dbgs() << "*** " << (IsTopNode ? "Top" : "Bottom")
 495           << " Scheduling Instruction:\n"; SU->dump(this));
 496     if (!checkSchedLimit())
 497       break;
 498
 499     // Move the instruction to its new location in the instruction stream.
 500     MachineInstr *MI = SU->getInstr();
 501
 502     if (IsTopNode) {
 503       assert(SU->isTopReady() && "node still has unscheduled dependencies");
 504       if (&*CurrentTop == MI)
 505         CurrentTop = nextIfDebug(++CurrentTop, CurrentBottom);
 506       else
 507         moveInstruction(MI, CurrentTop);
 508       // Release dependent instructions for scheduling.
 509       releaseSuccessors(SU);
 510     }
 511     else {
 512       assert(SU->isBottomReady() && "node still has unscheduled dependencies");
 513       MachineBasicBlock::iterator priorII =
 514         priorNonDebug(CurrentBottom, CurrentTop);
 515       if (&*priorII == MI)
 516         CurrentBottom = priorII;
 517       else {
 518         if (&*CurrentTop == MI)
 519           CurrentTop = nextIfDebug(++CurrentTop, CurrentBottom);
 520         moveInstruction(MI, CurrentBottom);
 521         CurrentBottom = MI;
 522       }
 523       // Release dependent instructions for scheduling.
 524       releasePredecessors(SU);
 525     }
 526     SU->isScheduled = true;
 527   }
 528   assert(CurrentTop == CurrentBottom && "Nonempty unscheduled zone.");
 529 }
 530
 531 //===----------------------------------------------------------------------===//
 532 // ConvergingScheduler - Implementation of the standard MachineSchedStrategy.
 533 //===----------------------------------------------------------------------===//
 534
 535 namespace {
 536 /// ConvergingScheduler shrinks the unscheduled zone using heuristics to balance
 537 /// the schedule.
 538 class ConvergingScheduler : public MachineSchedStrategy {
 539   ScheduleDAGMI *DAG;
 540
 541   unsigned NumTopReady;
 542   unsigned NumBottomReady;
 543
 544 public:
 545   virtual void initialize(ScheduleDAGMI *dag) {
 546     DAG = dag;
 547
 548     assert((!ForceTopDown || !ForceBottomUp) &&
 549            "-misched-topdown incompatible with -misched-bottomup");
 550   }
 551
 552   virtual SUnit *pickNode(bool &IsTopNode) {
 553     if (DAG->top() == DAG->bottom())
 554       return NULL;
 555
 556     // As an initial placeholder heuristic, schedule in the direction that has
 557     // the fewest choices.
 558     SUnit *SU;
 559     if (ForceTopDown || (!ForceBottomUp && NumTopReady <= NumBottomReady)) {
 560       SU = DAG->getSUnit(DAG->top());
 561       IsTopNode = true;
 562     }
 563     else {
 564       SU = DAG->getSUnit(priorNonDebug(DAG->bottom(), DAG->top()));
 565       IsTopNode = false;
 566     }
 567     if (SU->isTopReady()) {
 568       assert(NumTopReady > 0 && "bad ready count");
 569       --NumTopReady;
 570     }
 571     if (SU->isBottomReady()) {
 572       assert(NumBottomReady > 0 && "bad ready count");
 573       --NumBottomReady;
 574     }
 575     return SU;
 576   }
 577
 578   virtual void releaseTopNode(SUnit *SU) {
 579     ++NumTopReady;
 580   }
 581   virtual void releaseBottomNode(SUnit *SU) {
 582     ++NumBottomReady;
 583   }
 584 };
 585 } // namespace
 586
 587 /// Create the standard converging machine scheduler. This will be used as the
 588 /// default scheduler if the target does not set a default.
 589 static ScheduleDAGInstrs *createConvergingSched(MachineSchedContext *C) {
 590   assert((!ForceTopDown || !ForceBottomUp) &&
 591          "-misched-topdown incompatible with -misched-bottomup");
 592   return new ScheduleDAGMI(C, new ConvergingScheduler());
 593 }
 594 static MachineSchedRegistry
 595 ConvergingSchedRegistry("converge", "Standard converging scheduler.",
 596                         createConvergingSched);
 597
 598 //===----------------------------------------------------------------------===//
 599 // Machine Instruction Shuffler for Correctness Testing
 600 //===----------------------------------------------------------------------===//
 601
 602 #ifndef NDEBUG
 603 namespace {
 604 /// Apply a less-than relation on the node order, which corresponds to the
 605 /// instruction order prior to scheduling. IsReverse implements greater-than.
 606 template<bool IsReverse>
 607 struct SUnitOrder {
 608   bool operator()(SUnit *A, SUnit *B) const {
 609     if (IsReverse)
 610       return A->NodeNum > B->NodeNum;
 611     else
 612       return A->NodeNum < B->NodeNum;
 613   }
 614 };
 615
 616 /// Reorder instructions as much as possible.
 617 class InstructionShuffler : public MachineSchedStrategy {
 618   bool IsAlternating;
 619   bool IsTopDown;
 620
 621   // Using a less-than relation (SUnitOrder<false>) for the TopQ priority
 622   // gives nodes with a higher number higher priority causing the latest
 623   // instructions to be scheduled first.
 624   PriorityQueue<SUnit*, std::vector<SUnit*>, SUnitOrder<false> >
 625     TopQ;
 626   // When scheduling bottom-up, use greater-than as the queue priority.
 627   PriorityQueue<SUnit*, std::vector<SUnit*>, SUnitOrder<true> >
 628     BottomQ;
 629 public:
 630   InstructionShuffler(bool alternate, bool topdown)
 631     : IsAlternating(alternate), IsTopDown(topdown) {}
 632
 633   virtual void initialize(ScheduleDAGMI *) {
 634     TopQ.clear();
 635     BottomQ.clear();
 636   }
 637
 638   /// Implement MachineSchedStrategy interface.
 639   /// -----------------------------------------
 640
 641   virtual SUnit *pickNode(bool &IsTopNode) {
 642     SUnit *SU;
 643     if (IsTopDown) {
 644       do {
 645         if (TopQ.empty()) return NULL;
 646         SU = TopQ.top();
 647         TopQ.pop();
 648       } while (SU->isScheduled);
 649       IsTopNode = true;
 650     }
 651     else {
 652       do {
 653         if (BottomQ.empty()) return NULL;
 654         SU = BottomQ.top();
 655         BottomQ.pop();
 656       } while (SU->isScheduled);
 657       IsTopNode = false;
 658     }
 659     if (IsAlternating)
 660       IsTopDown = !IsTopDown;
 661     return SU;
 662   }
 663
 664   virtual void releaseTopNode(SUnit *SU) {
 665     TopQ.push(SU);
 666   }
 667   virtual void releaseBottomNode(SUnit *SU) {
 668     BottomQ.push(SU);
 669   }
 670 };
 671 } // namespace
 672
 673 static ScheduleDAGInstrs *createInstructionShuffler(MachineSchedContext *C) {
 674   bool Alternate = !ForceTopDown && !ForceBottomUp;
 675   bool TopDown = !ForceBottomUp;
 676   assert((TopDown || !ForceTopDown) &&
 677          "-misched-topdown incompatible with -misched-bottomup");
 678   return new ScheduleDAGMI(C, new InstructionShuffler(Alternate, TopDown));
 679 }
 680 static MachineSchedRegistry ShufflerRegistry(
 681   "shuffle", "Shuffle machine instructions alternating directions",
 682   createInstructionShuffler);
 683 #endif // !NDEBUG