lib/CodeGen/MachineScheduler.cpp

   1 //===- MachineScheduler.cpp - Machine Instruction Scheduler ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // MachineScheduler schedules machine instructions after phi elimination. It
  11 // preserves LiveIntervals so it can be invoked before register allocation.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "misched"
  16
  17 #include "llvm/CodeGen/MachineScheduler.h"
  18 #include "llvm/ADT/OwningPtr.h"
  19 #include "llvm/ADT/PriorityQueue.h"
  20 #include "llvm/Analysis/AliasAnalysis.h"
  21 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  22 #include "llvm/CodeGen/Passes.h"
  23 #include "llvm/CodeGen/RegisterClassInfo.h"
  24 #include "llvm/CodeGen/ScheduleDFS.h"
  25 #include "llvm/CodeGen/ScheduleHazardRecognizer.h"
  26 #include "llvm/Support/CommandLine.h"
  27 #include "llvm/Support/Debug.h"
  28 #include "llvm/Support/ErrorHandling.h"
  29 #include "llvm/Support/raw_ostream.h"
  30 #include <queue>
  31
  32 using namespace llvm;
  33
  34 namespace llvm {
  35 cl::opt<bool> ForceTopDown("misched-topdown", cl::Hidden,
  36                            cl::desc("Force top-down list scheduling"));
  37 cl::opt<bool> ForceBottomUp("misched-bottomup", cl::Hidden,
  38                             cl::desc("Force bottom-up list scheduling"));
  39 }
  40
  41 #ifndef NDEBUG
  42 static cl::opt<bool> ViewMISchedDAGs("view-misched-dags", cl::Hidden,
  43   cl::desc("Pop up a window to show MISched dags after they are processed"));
  44
  45 static cl::opt<unsigned> MISchedCutoff("misched-cutoff", cl::Hidden,
  46   cl::desc("Stop scheduling after N instructions"), cl::init(~0U));
  47 #else
  48 static bool ViewMISchedDAGs = false;
  49 #endif // NDEBUG
  50
  51 // Threshold to very roughly model an out-of-order processor's instruction
  52 // buffers. If the actual value of this threshold matters much in practice, then
  53 // it can be specified by the machine model. For now, it's an experimental
  54 // tuning knob to determine when and if it matters.
  55 static cl::opt<unsigned> ILPWindow("ilp-window", cl::Hidden,
  56   cl::desc("Allow expected latency to exceed the critical path by N cycles "
  57            "before attempting to balance ILP"),
  58   cl::init(10U));
  59
  60 // Experimental heuristics
  61 static cl::opt<bool> EnableLoadCluster("misched-cluster", cl::Hidden,
  62   cl::desc("Enable load clustering."), cl::init(true));
  63
  64 // Experimental heuristics
  65 static cl::opt<bool> EnableMacroFusion("misched-fusion", cl::Hidden,
  66   cl::desc("Enable scheduling for macro fusion."), cl::init(true));
  67
  68 //===----------------------------------------------------------------------===//
  69 // Machine Instruction Scheduling Pass and Registry
  70 //===----------------------------------------------------------------------===//
  71
  72 MachineSchedContext::MachineSchedContext():
  73     MF(0), MLI(0), MDT(0), PassConfig(0), AA(0), LIS(0) {
  74   RegClassInfo = new RegisterClassInfo();
  75 }
  76
  77 MachineSchedContext::~MachineSchedContext() {
  78   delete RegClassInfo;
  79 }
  80
  81 namespace {
  82 /// MachineScheduler runs after coalescing and before register allocation.
  83 class MachineScheduler : public MachineSchedContext,
  84                          public MachineFunctionPass {
  85 public:
  86   MachineScheduler();
  87
  88   virtual void getAnalysisUsage(AnalysisUsage &AU) const;
  89
  90   virtual void releaseMemory() {}
  91
  92   virtual bool runOnMachineFunction(MachineFunction&);
  93
  94   virtual void print(raw_ostream &O, const Module* = 0) const;
  95
  96   static char ID; // Class identification, replacement for typeinfo
  97 };
  98 } // namespace
  99
 100 char MachineScheduler::ID = 0;
 101
 102 char &llvm::MachineSchedulerID = MachineScheduler::ID;
 103
 104 INITIALIZE_PASS_BEGIN(MachineScheduler, "misched",
 105                       "Machine Instruction Scheduler", false, false)
 106 INITIALIZE_AG_DEPENDENCY(AliasAnalysis)
 107 INITIALIZE_PASS_DEPENDENCY(SlotIndexes)
 108 INITIALIZE_PASS_DEPENDENCY(LiveIntervals)
 109 INITIALIZE_PASS_END(MachineScheduler, "misched",
 110                     "Machine Instruction Scheduler", false, false)
 111
 112 MachineScheduler::MachineScheduler()
 113 : MachineFunctionPass(ID) {
 114   initializeMachineSchedulerPass(*PassRegistry::getPassRegistry());
 115 }
 116
 117 void MachineScheduler::getAnalysisUsage(AnalysisUsage &AU) const {
 118   AU.setPreservesCFG();
 119   AU.addRequiredID(MachineDominatorsID);
 120   AU.addRequired<MachineLoopInfo>();
 121   AU.addRequired<AliasAnalysis>();
 122   AU.addRequired<TargetPassConfig>();
 123   AU.addRequired<SlotIndexes>();
 124   AU.addPreserved<SlotIndexes>();
 125   AU.addRequired<LiveIntervals>();
 126   AU.addPreserved<LiveIntervals>();
 127   MachineFunctionPass::getAnalysisUsage(AU);
 128 }
 129
 130 MachinePassRegistry MachineSchedRegistry::Registry;
 131
 132 /// A dummy default scheduler factory indicates whether the scheduler
 133 /// is overridden on the command line.
 134 static ScheduleDAGInstrs *useDefaultMachineSched(MachineSchedContext *C) {
 135   return 0;
 136 }
 137
 138 /// MachineSchedOpt allows command line selection of the scheduler.
 139 static cl::opt<MachineSchedRegistry::ScheduleDAGCtor, false,
 140                RegisterPassParser<MachineSchedRegistry> >
 141 MachineSchedOpt("misched",
 142                 cl::init(&useDefaultMachineSched), cl::Hidden,
 143                 cl::desc("Machine instruction scheduler to use"));
 144
 145 static MachineSchedRegistry
 146 DefaultSchedRegistry("default", "Use the target's default scheduler choice.",
 147                      useDefaultMachineSched);
 148
 149 /// Forward declare the standard machine scheduler. This will be used as the
 150 /// default scheduler if the target does not set a default.
 151 static ScheduleDAGInstrs *createConvergingSched(MachineSchedContext *C);
 152
 153
 154 /// Decrement this iterator until reaching the top or a non-debug instr.
 155 static MachineBasicBlock::iterator
 156 priorNonDebug(MachineBasicBlock::iterator I, MachineBasicBlock::iterator Beg) {
 157   assert(I != Beg && "reached the top of the region, cannot decrement");
 158   while (--I != Beg) {
 159     if (!I->isDebugValue())
 160       break;
 161   }
 162   return I;
 163 }
 164
 165 /// If this iterator is a debug value, increment until reaching the End or a
 166 /// non-debug instruction.
 167 static MachineBasicBlock::iterator
 168 nextIfDebug(MachineBasicBlock::iterator I, MachineBasicBlock::iterator End) {
 169   for(; I != End; ++I) {
 170     if (!I->isDebugValue())
 171       break;
 172   }
 173   return I;
 174 }
 175
 176 /// Top-level MachineScheduler pass driver.
 177 ///
 178 /// Visit blocks in function order. Divide each block into scheduling regions
 179 /// and visit them bottom-up. Visiting regions bottom-up is not required, but is
 180 /// consistent with the DAG builder, which traverses the interior of the
 181 /// scheduling regions bottom-up.
 182 ///
 183 /// This design avoids exposing scheduling boundaries to the DAG builder,
 184 /// simplifying the DAG builder's support for "special" target instructions.
 185 /// At the same time the design allows target schedulers to operate across
 186 /// scheduling boundaries, for example to bundle the boudary instructions
 187 /// without reordering them. This creates complexity, because the target
 188 /// scheduler must update the RegionBegin and RegionEnd positions cached by
 189 /// ScheduleDAGInstrs whenever adding or removing instructions. A much simpler
 190 /// design would be to split blocks at scheduling boundaries, but LLVM has a
 191 /// general bias against block splitting purely for implementation simplicity.
 192 bool MachineScheduler::runOnMachineFunction(MachineFunction &mf) {
 193   DEBUG(dbgs() << "Before MISsched:\n"; mf.print(dbgs()));
 194
 195   // Initialize the context of the pass.
 196   MF = &mf;
 197   MLI = &getAnalysis<MachineLoopInfo>();
 198   MDT = &getAnalysis<MachineDominatorTree>();
 199   PassConfig = &getAnalysis<TargetPassConfig>();
 200   AA = &getAnalysis<AliasAnalysis>();
 201
 202   LIS = &getAnalysis<LiveIntervals>();
 203   const TargetInstrInfo *TII = MF->getTarget().getInstrInfo();
 204
 205   RegClassInfo->runOnMachineFunction(*MF);
 206
 207   // Select the scheduler, or set the default.
 208   MachineSchedRegistry::ScheduleDAGCtor Ctor = MachineSchedOpt;
 209   if (Ctor == useDefaultMachineSched) {
 210     // Get the default scheduler set by the target.
 211     Ctor = MachineSchedRegistry::getDefault();
 212     if (!Ctor) {
 213       Ctor = createConvergingSched;
 214       MachineSchedRegistry::setDefault(Ctor);
 215     }
 216   }
 217   // Instantiate the selected scheduler.
 218   OwningPtr<ScheduleDAGInstrs> Scheduler(Ctor(this));
 219
 220   // Visit all machine basic blocks.
 221   //
 222   // TODO: Visit blocks in global postorder or postorder within the bottom-up
 223   // loop tree. Then we can optionally compute global RegPressure.
 224   for (MachineFunction::iterator MBB = MF->begin(), MBBEnd = MF->end();
 225        MBB != MBBEnd; ++MBB) {
 226
 227     Scheduler->startBlock(MBB);
 228
 229     // Break the block into scheduling regions [I, RegionEnd), and schedule each
 230     // region as soon as it is discovered. RegionEnd points the scheduling
 231     // boundary at the bottom of the region. The DAG does not include RegionEnd,
 232     // but the region does (i.e. the next RegionEnd is above the previous
 233     // RegionBegin). If the current block has no terminator then RegionEnd ==
 234     // MBB->end() for the bottom region.
 235     //
 236     // The Scheduler may insert instructions during either schedule() or
 237     // exitRegion(), even for empty regions. So the local iterators 'I' and
 238     // 'RegionEnd' are invalid across these calls.
 239     unsigned RemainingInstrs = MBB->size();
 240     for(MachineBasicBlock::iterator RegionEnd = MBB->end();
 241         RegionEnd != MBB->begin(); RegionEnd = Scheduler->begin()) {
 242
 243       // Avoid decrementing RegionEnd for blocks with no terminator.
 244       if (RegionEnd != MBB->end()
 245           || TII->isSchedulingBoundary(llvm::prior(RegionEnd), MBB, *MF)) {
 246         --RegionEnd;
 247         // Count the boundary instruction.
 248         --RemainingInstrs;
 249       }
 250
 251       // The next region starts above the previous region. Look backward in the
 252       // instruction stream until we find the nearest boundary.
 253       MachineBasicBlock::iterator I = RegionEnd;
 254       for(;I != MBB->begin(); --I, --RemainingInstrs) {
 255         if (TII->isSchedulingBoundary(llvm::prior(I), MBB, *MF))
 256           break;
 257       }
 258       // Notify the scheduler of the region, even if we may skip scheduling
 259       // it. Perhaps it still needs to be bundled.
 260       Scheduler->enterRegion(MBB, I, RegionEnd, RemainingInstrs);
 261
 262       // Skip empty scheduling regions (0 or 1 schedulable instructions).
 263       if (I == RegionEnd || I == llvm::prior(RegionEnd)) {
 264         // Close the current region. Bundle the terminator if needed.
 265         // This invalidates 'RegionEnd' and 'I'.
 266         Scheduler->exitRegion();
 267         continue;
 268       }
 269       DEBUG(dbgs() << "********** MI Scheduling **********\n");
 270       DEBUG(dbgs() << MF->getName()
 271             << ":BB#" << MBB->getNumber() << "\n  From: " << *I << "    To: ";
 272             if (RegionEnd != MBB->end()) dbgs() << *RegionEnd;
 273             else dbgs() << "End";
 274             dbgs() << " Remaining: " << RemainingInstrs << "\n");
 275
 276       // Schedule a region: possibly reorder instructions.
 277       // This invalidates 'RegionEnd' and 'I'.
 278       Scheduler->schedule();
 279
 280       // Close the current region.
 281       Scheduler->exitRegion();
 282
 283       // Scheduling has invalidated the current iterator 'I'. Ask the
 284       // scheduler for the top of it's scheduled region.
 285       RegionEnd = Scheduler->begin();
 286     }
 287     assert(RemainingInstrs == 0 && "Instruction count mismatch!");
 288     Scheduler->finishBlock();
 289   }
 290   Scheduler->finalizeSchedule();
 291   DEBUG(LIS->print(dbgs()));
 292   return true;
 293 }
 294
 295 void MachineScheduler::print(raw_ostream &O, const Module* m) const {
 296   // unimplemented
 297 }
 298
 299 #if !defined(NDEBUG) || defined(LLVM_ENABLE_DUMP)
 300 void ReadyQueue::dump() {
 301   dbgs() << Name << ": ";
 302   for (unsigned i = 0, e = Queue.size(); i < e; ++i)
 303     dbgs() << Queue[i]->NodeNum << " ";
 304   dbgs() << "\n";
 305 }
 306 #endif
 307
 308 //===----------------------------------------------------------------------===//
 309 // ScheduleDAGMI - Base class for MachineInstr scheduling with LiveIntervals
 310 // preservation.
 311 //===----------------------------------------------------------------------===//
 312
 313 bool ScheduleDAGMI::addEdge(SUnit *SuccSU, const SDep &PredDep) {
 314   if (SuccSU != &ExitSU) {
 315     // Do not use WillCreateCycle, it assumes SD scheduling.
 316     // If Pred is reachable from Succ, then the edge creates a cycle.
 317     if (Topo.IsReachable(PredDep.getSUnit(), SuccSU))
 318       return false;
 319     Topo.AddPred(SuccSU, PredDep.getSUnit());
 320   }
 321   SuccSU->addPred(PredDep, /*Required=*/!PredDep.isArtificial());
 322   // Return true regardless of whether a new edge needed to be inserted.
 323   return true;
 324 }
 325
 326 /// ReleaseSucc - Decrement the NumPredsLeft count of a successor. When
 327 /// NumPredsLeft reaches zero, release the successor node.
 328 ///
 329 /// FIXME: Adjust SuccSU height based on MinLatency.
 330 void ScheduleDAGMI::releaseSucc(SUnit *SU, SDep *SuccEdge) {
 331   SUnit *SuccSU = SuccEdge->getSUnit();
 332
 333   if (SuccEdge->isWeak()) {
 334     --SuccSU->WeakPredsLeft;
 335     if (SuccEdge->isCluster())
 336       NextClusterSucc = SuccSU;
 337     return;
 338   }
 339 #ifndef NDEBUG
 340   if (SuccSU->NumPredsLeft == 0) {
 341     dbgs() << "*** Scheduling failed! ***\n";
 342     SuccSU->dump(this);
 343     dbgs() << " has been released too many times!\n";
 344     llvm_unreachable(0);
 345   }
 346 #endif
 347   --SuccSU->NumPredsLeft;
 348   if (SuccSU->NumPredsLeft == 0 && SuccSU != &ExitSU)
 349     SchedImpl->releaseTopNode(SuccSU);
 350 }
 351
 352 /// releaseSuccessors - Call releaseSucc on each of SU's successors.
 353 void ScheduleDAGMI::releaseSuccessors(SUnit *SU) {
 354   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 355        I != E; ++I) {
 356     releaseSucc(SU, &*I);
 357   }
 358 }
 359
 360 /// ReleasePred - Decrement the NumSuccsLeft count of a predecessor. When
 361 /// NumSuccsLeft reaches zero, release the predecessor node.
 362 ///
 363 /// FIXME: Adjust PredSU height based on MinLatency.
 364 void ScheduleDAGMI::releasePred(SUnit *SU, SDep *PredEdge) {
 365   SUnit *PredSU = PredEdge->getSUnit();
 366
 367   if (PredEdge->isWeak()) {
 368     --PredSU->WeakSuccsLeft;
 369     if (PredEdge->isCluster())
 370       NextClusterPred = PredSU;
 371     return;
 372   }
 373 #ifndef NDEBUG
 374   if (PredSU->NumSuccsLeft == 0) {
 375     dbgs() << "*** Scheduling failed! ***\n";
 376     PredSU->dump(this);
 377     dbgs() << " has been released too many times!\n";
 378     llvm_unreachable(0);
 379   }
 380 #endif
 381   --PredSU->NumSuccsLeft;
 382   if (PredSU->NumSuccsLeft == 0 && PredSU != &EntrySU)
 383     SchedImpl->releaseBottomNode(PredSU);
 384 }
 385
 386 /// releasePredecessors - Call releasePred on each of SU's predecessors.
 387 void ScheduleDAGMI::releasePredecessors(SUnit *SU) {
 388   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 389        I != E; ++I) {
 390     releasePred(SU, &*I);
 391   }
 392 }
 393
 394 void ScheduleDAGMI::moveInstruction(MachineInstr *MI,
 395                                     MachineBasicBlock::iterator InsertPos) {
 396   // Advance RegionBegin if the first instruction moves down.
 397   if (&*RegionBegin == MI)
 398     ++RegionBegin;
 399
 400   // Update the instruction stream.
 401   BB->splice(InsertPos, BB, MI);
 402
 403   // Update LiveIntervals
 404   LIS->handleMove(MI, /*UpdateFlags=*/true);
 405
 406   // Recede RegionBegin if an instruction moves above the first.
 407   if (RegionBegin == InsertPos)
 408     RegionBegin = MI;
 409 }
 410
 411 bool ScheduleDAGMI::checkSchedLimit() {
 412 #ifndef NDEBUG
 413   if (NumInstrsScheduled == MISchedCutoff && MISchedCutoff != ~0U) {
 414     CurrentTop = CurrentBottom;
 415     return false;
 416   }
 417   ++NumInstrsScheduled;
 418 #endif
 419   return true;
 420 }
 421
 422 /// enterRegion - Called back from MachineScheduler::runOnMachineFunction after
 423 /// crossing a scheduling boundary. [begin, end) includes all instructions in
 424 /// the region, including the boundary itself and single-instruction regions
 425 /// that don't get scheduled.
 426 void ScheduleDAGMI::enterRegion(MachineBasicBlock *bb,
 427                                 MachineBasicBlock::iterator begin,
 428                                 MachineBasicBlock::iterator end,
 429                                 unsigned endcount)
 430 {
 431   ScheduleDAGInstrs::enterRegion(bb, begin, end, endcount);
 432
 433   // For convenience remember the end of the liveness region.
 434   LiveRegionEnd =
 435     (RegionEnd == bb->end()) ? RegionEnd : llvm::next(RegionEnd);
 436 }
 437
 438 // Setup the register pressure trackers for the top scheduled top and bottom
 439 // scheduled regions.
 440 void ScheduleDAGMI::initRegPressure() {
 441   TopRPTracker.init(&MF, RegClassInfo, LIS, BB, RegionBegin);
 442   BotRPTracker.init(&MF, RegClassInfo, LIS, BB, LiveRegionEnd);
 443
 444   // Close the RPTracker to finalize live ins.
 445   RPTracker.closeRegion();
 446
 447   DEBUG(RPTracker.getPressure().dump(TRI));
 448
 449   // Initialize the live ins and live outs.
 450   TopRPTracker.addLiveRegs(RPTracker.getPressure().LiveInRegs);
 451   BotRPTracker.addLiveRegs(RPTracker.getPressure().LiveOutRegs);
 452
 453   // Close one end of the tracker so we can call
 454   // getMaxUpward/DownwardPressureDelta before advancing across any
 455   // instructions. This converts currently live regs into live ins/outs.
 456   TopRPTracker.closeTop();
 457   BotRPTracker.closeBottom();
 458
 459   // Account for liveness generated by the region boundary.
 460   if (LiveRegionEnd != RegionEnd)
 461     BotRPTracker.recede();
 462
 463   assert(BotRPTracker.getPos() == RegionEnd && "Can't find the region bottom");
 464
 465   // Cache the list of excess pressure sets in this region. This will also track
 466   // the max pressure in the scheduled code for these sets.
 467   RegionCriticalPSets.clear();
 468   std::vector<unsigned> RegionPressure = RPTracker.getPressure().MaxSetPressure;
 469   for (unsigned i = 0, e = RegionPressure.size(); i < e; ++i) {
 470     unsigned Limit = TRI->getRegPressureSetLimit(i);
 471     DEBUG(dbgs() << TRI->getRegPressureSetName(i)
 472           << "Limit " << Limit
 473           << " Actual " << RegionPressure[i] << "\n");
 474     if (RegionPressure[i] > Limit)
 475       RegionCriticalPSets.push_back(PressureElement(i, 0));
 476   }
 477   DEBUG(dbgs() << "Excess PSets: ";
 478         for (unsigned i = 0, e = RegionCriticalPSets.size(); i != e; ++i)
 479           dbgs() << TRI->getRegPressureSetName(
 480             RegionCriticalPSets[i].PSetID) << " ";
 481         dbgs() << "\n");
 482 }
 483
 484 // FIXME: When the pressure tracker deals in pressure differences then we won't
 485 // iterate over all RegionCriticalPSets[i].
 486 void ScheduleDAGMI::
 487 updateScheduledPressure(std::vector<unsigned> NewMaxPressure) {
 488   for (unsigned i = 0, e = RegionCriticalPSets.size(); i < e; ++i) {
 489     unsigned ID = RegionCriticalPSets[i].PSetID;
 490     int &MaxUnits = RegionCriticalPSets[i].UnitIncrease;
 491     if ((int)NewMaxPressure[ID] > MaxUnits)
 492       MaxUnits = NewMaxPressure[ID];
 493   }
 494 }
 495
 496 /// schedule - Called back from MachineScheduler::runOnMachineFunction
 497 /// after setting up the current scheduling region. [RegionBegin, RegionEnd)
 498 /// only includes instructions that have DAG nodes, not scheduling boundaries.
 499 ///
 500 /// This is a skeletal driver, with all the functionality pushed into helpers,
 501 /// so that it can be easilly extended by experimental schedulers. Generally,
 502 /// implementing MachineSchedStrategy should be sufficient to implement a new
 503 /// scheduling algorithm. However, if a scheduler further subclasses
 504 /// ScheduleDAGMI then it will want to override this virtual method in order to
 505 /// update any specialized state.
 506 void ScheduleDAGMI::schedule() {
 507   buildDAGWithRegPressure();
 508
 509   Topo.InitDAGTopologicalSorting();
 510
 511   postprocessDAG();
 512
 513   DEBUG(for (unsigned su = 0, e = SUnits.size(); su != e; ++su)
 514           SUnits[su].dumpAll(this));
 515
 516   if (ViewMISchedDAGs) viewGraph();
 517
 518   initQueues();
 519
 520   bool IsTopNode = false;
 521   while (SUnit *SU = SchedImpl->pickNode(IsTopNode)) {
 522     assert(!SU->isScheduled && "Node already scheduled");
 523     if (!checkSchedLimit())
 524       break;
 525
 526     scheduleMI(SU, IsTopNode);
 527
 528     updateQueues(SU, IsTopNode);
 529   }
 530   assert(CurrentTop == CurrentBottom && "Nonempty unscheduled zone.");
 531
 532   placeDebugValues();
 533
 534   DEBUG({
 535       unsigned BBNum = begin()->getParent()->getNumber();
 536       dbgs() << "*** Final schedule for BB#" << BBNum << " ***\n";
 537       dumpSchedule();
 538       dbgs() << '\n';
 539     });
 540 }
 541
 542 /// Build the DAG and setup three register pressure trackers.
 543 void ScheduleDAGMI::buildDAGWithRegPressure() {
 544   // Initialize the register pressure tracker used by buildSchedGraph.
 545   RPTracker.init(&MF, RegClassInfo, LIS, BB, LiveRegionEnd);
 546
 547   // Account for liveness generate by the region boundary.
 548   if (LiveRegionEnd != RegionEnd)
 549     RPTracker.recede();
 550
 551   // Build the DAG, and compute current register pressure.
 552   buildSchedGraph(AA, &RPTracker);
 553   if (ViewMISchedDAGs) viewGraph();
 554
 555   // Initialize top/bottom trackers after computing region pressure.
 556   initRegPressure();
 557 }
 558
 559 /// Apply each ScheduleDAGMutation step in order.
 560 void ScheduleDAGMI::postprocessDAG() {
 561   for (unsigned i = 0, e = Mutations.size(); i < e; ++i) {
 562     Mutations[i]->apply(this);
 563   }
 564 }
 565
 566 // Release all DAG roots for scheduling.
 567 //
 568 // Nodes with unreleased weak edges can still be roots.
 569 void ScheduleDAGMI::releaseRoots() {
 570   SmallVector<SUnit*, 16> BotRoots;
 571
 572   for (std::vector<SUnit>::iterator
 573          I = SUnits.begin(), E = SUnits.end(); I != E; ++I) {
 574     SUnit *SU = &(*I);
 575     // A SUnit is ready to top schedule if it has no predecessors.
 576     if (!I->NumPredsLeft && SU != &EntrySU)
 577       SchedImpl->releaseTopNode(SU);
 578     // A SUnit is ready to bottom schedule if it has no successors.
 579     if (!I->NumSuccsLeft && SU != &ExitSU)
 580       BotRoots.push_back(SU);
 581   }
 582   // Release bottom roots in reverse order so the higher priority nodes appear
 583   // first. This is more natural and slightly more efficient.
 584   for (SmallVectorImpl<SUnit*>::const_reverse_iterator
 585          I = BotRoots.rbegin(), E = BotRoots.rend(); I != E; ++I)
 586     SchedImpl->releaseBottomNode(*I);
 587 }
 588
 589 /// Identify DAG roots and setup scheduler queues.
 590 void ScheduleDAGMI::initQueues() {
 591   NextClusterSucc = NULL;
 592   NextClusterPred = NULL;
 593
 594   // Initialize the strategy before modifying the DAG.
 595   SchedImpl->initialize(this);
 596
 597   // Release all DAG roots for scheduling, not including EntrySU/ExitSU.
 598   releaseRoots();
 599
 600   releaseSuccessors(&EntrySU);
 601   releasePredecessors(&ExitSU);
 602
 603   SchedImpl->registerRoots();
 604
 605   // Advance past initial DebugValues.
 606   assert(TopRPTracker.getPos() == RegionBegin && "bad initial Top tracker");
 607   CurrentTop = nextIfDebug(RegionBegin, RegionEnd);
 608   TopRPTracker.setPos(CurrentTop);
 609
 610   CurrentBottom = RegionEnd;
 611 }
 612
 613 /// Move an instruction and update register pressure.
 614 void ScheduleDAGMI::scheduleMI(SUnit *SU, bool IsTopNode) {
 615   // Move the instruction to its new location in the instruction stream.
 616   MachineInstr *MI = SU->getInstr();
 617
 618   if (IsTopNode) {
 619     assert(SU->isTopReady() && "node still has unscheduled dependencies");
 620     if (&*CurrentTop == MI)
 621       CurrentTop = nextIfDebug(++CurrentTop, CurrentBottom);
 622     else {
 623       moveInstruction(MI, CurrentTop);
 624       TopRPTracker.setPos(MI);
 625     }
 626
 627     // Update top scheduled pressure.
 628     TopRPTracker.advance();
 629     assert(TopRPTracker.getPos() == CurrentTop && "out of sync");
 630     updateScheduledPressure(TopRPTracker.getPressure().MaxSetPressure);
 631   }
 632   else {
 633     assert(SU->isBottomReady() && "node still has unscheduled dependencies");
 634     MachineBasicBlock::iterator priorII =
 635       priorNonDebug(CurrentBottom, CurrentTop);
 636     if (&*priorII == MI)
 637       CurrentBottom = priorII;
 638     else {
 639       if (&*CurrentTop == MI) {
 640         CurrentTop = nextIfDebug(++CurrentTop, priorII);
 641         TopRPTracker.setPos(CurrentTop);
 642       }
 643       moveInstruction(MI, CurrentBottom);
 644       CurrentBottom = MI;
 645     }
 646     // Update bottom scheduled pressure.
 647     BotRPTracker.recede();
 648     assert(BotRPTracker.getPos() == CurrentBottom && "out of sync");
 649     updateScheduledPressure(BotRPTracker.getPressure().MaxSetPressure);
 650   }
 651 }
 652
 653 /// Update scheduler queues after scheduling an instruction.
 654 void ScheduleDAGMI::updateQueues(SUnit *SU, bool IsTopNode) {
 655   // Release dependent instructions for scheduling.
 656   if (IsTopNode)
 657     releaseSuccessors(SU);
 658   else
 659     releasePredecessors(SU);
 660
 661   SU->isScheduled = true;
 662
 663   // Notify the scheduling strategy after updating the DAG.
 664   SchedImpl->schedNode(SU, IsTopNode);
 665 }
 666
 667 /// Reinsert any remaining debug_values, just like the PostRA scheduler.
 668 void ScheduleDAGMI::placeDebugValues() {
 669   // If first instruction was a DBG_VALUE then put it back.
 670   if (FirstDbgValue) {
 671     BB->splice(RegionBegin, BB, FirstDbgValue);
 672     RegionBegin = FirstDbgValue;
 673   }
 674
 675   for (std::vector<std::pair<MachineInstr *, MachineInstr *> >::iterator
 676          DI = DbgValues.end(), DE = DbgValues.begin(); DI != DE; --DI) {
 677     std::pair<MachineInstr *, MachineInstr *> P = *prior(DI);
 678     MachineInstr *DbgValue = P.first;
 679     MachineBasicBlock::iterator OrigPrevMI = P.second;
 680     if (&*RegionBegin == DbgValue)
 681       ++RegionBegin;
 682     BB->splice(++OrigPrevMI, BB, DbgValue);
 683     if (OrigPrevMI == llvm::prior(RegionEnd))
 684       RegionEnd = DbgValue;
 685   }
 686   DbgValues.clear();
 687   FirstDbgValue = NULL;
 688 }
 689
 690 #if !defined(NDEBUG) || defined(LLVM_ENABLE_DUMP)
 691 void ScheduleDAGMI::dumpSchedule() const {
 692   for (MachineBasicBlock::iterator MI = begin(), ME = end(); MI != ME; ++MI) {
 693     if (SUnit *SU = getSUnit(&(*MI)))
 694       SU->dump(this);
 695     else
 696       dbgs() << "Missing SUnit\n";
 697   }
 698 }
 699 #endif
 700
 701 //===----------------------------------------------------------------------===//
 702 // LoadClusterMutation - DAG post-processing to cluster loads.
 703 //===----------------------------------------------------------------------===//
 704
 705 namespace {
 706 /// \brief Post-process the DAG to create cluster edges between neighboring
 707 /// loads.
 708 class LoadClusterMutation : public ScheduleDAGMutation {
 709   struct LoadInfo {
 710     SUnit *SU;
 711     unsigned BaseReg;
 712     unsigned Offset;
 713     LoadInfo(SUnit *su, unsigned reg, unsigned ofs)
 714       : SU(su), BaseReg(reg), Offset(ofs) {}
 715   };
 716   static bool LoadInfoLess(const LoadClusterMutation::LoadInfo &LHS,
 717                            const LoadClusterMutation::LoadInfo &RHS);
 718
 719   const TargetInstrInfo *TII;
 720   const TargetRegisterInfo *TRI;
 721 public:
 722   LoadClusterMutation(const TargetInstrInfo *tii,
 723                       const TargetRegisterInfo *tri)
 724     : TII(tii), TRI(tri) {}
 725
 726   virtual void apply(ScheduleDAGMI *DAG);
 727 protected:
 728   void clusterNeighboringLoads(ArrayRef<SUnit*> Loads, ScheduleDAGMI *DAG);
 729 };
 730 } // anonymous
 731
 732 bool LoadClusterMutation::LoadInfoLess(
 733   const LoadClusterMutation::LoadInfo &LHS,
 734   const LoadClusterMutation::LoadInfo &RHS) {
 735   if (LHS.BaseReg != RHS.BaseReg)
 736     return LHS.BaseReg < RHS.BaseReg;
 737   return LHS.Offset < RHS.Offset;
 738 }
 739
 740 void LoadClusterMutation::clusterNeighboringLoads(ArrayRef<SUnit*> Loads,
 741                                                   ScheduleDAGMI *DAG) {
 742   SmallVector<LoadClusterMutation::LoadInfo,32> LoadRecords;
 743   for (unsigned Idx = 0, End = Loads.size(); Idx != End; ++Idx) {
 744     SUnit *SU = Loads[Idx];
 745     unsigned BaseReg;
 746     unsigned Offset;
 747     if (TII->getLdStBaseRegImmOfs(SU->getInstr(), BaseReg, Offset, TRI))
 748       LoadRecords.push_back(LoadInfo(SU, BaseReg, Offset));
 749   }
 750   if (LoadRecords.size() < 2)
 751     return;
 752   std::sort(LoadRecords.begin(), LoadRecords.end(), LoadInfoLess);
 753   unsigned ClusterLength = 1;
 754   for (unsigned Idx = 0, End = LoadRecords.size(); Idx < (End - 1); ++Idx) {
 755     if (LoadRecords[Idx].BaseReg != LoadRecords[Idx+1].BaseReg) {
 756       ClusterLength = 1;
 757       continue;
 758     }
 759
 760     SUnit *SUa = LoadRecords[Idx].SU;
 761     SUnit *SUb = LoadRecords[Idx+1].SU;
 762     if (TII->shouldClusterLoads(SUa->getInstr(), SUb->getInstr(), ClusterLength)
 763         && DAG->addEdge(SUb, SDep(SUa, SDep::Cluster))) {
 764
 765       DEBUG(dbgs() << "Cluster loads SU(" << SUa->NodeNum << ") - SU("
 766             << SUb->NodeNum << ")\n");
 767       // Copy successor edges from SUa to SUb. Interleaving computation
 768       // dependent on SUa can prevent load combining due to register reuse.
 769       // Predecessor edges do not need to be copied from SUb to SUa since nearby
 770       // loads should have effectively the same inputs.
 771       for (SUnit::const_succ_iterator
 772              SI = SUa->Succs.begin(), SE = SUa->Succs.end(); SI != SE; ++SI) {
 773         if (SI->getSUnit() == SUb)
 774           continue;
 775         DEBUG(dbgs() << "  Copy Succ SU(" << SI->getSUnit()->NodeNum << ")\n");
 776         DAG->addEdge(SI->getSUnit(), SDep(SUb, SDep::Artificial));
 777       }
 778       ++ClusterLength;
 779     }
 780     else
 781       ClusterLength = 1;
 782   }
 783 }
 784
 785 /// \brief Callback from DAG postProcessing to create cluster edges for loads.
 786 void LoadClusterMutation::apply(ScheduleDAGMI *DAG) {
 787   // Map DAG NodeNum to store chain ID.
 788   DenseMap<unsigned, unsigned> StoreChainIDs;
 789   // Map each store chain to a set of dependent loads.
 790   SmallVector<SmallVector<SUnit*,4>, 32> StoreChainDependents;
 791   for (unsigned Idx = 0, End = DAG->SUnits.size(); Idx != End; ++Idx) {
 792     SUnit *SU = &DAG->SUnits[Idx];
 793     if (!SU->getInstr()->mayLoad())
 794       continue;
 795     unsigned ChainPredID = DAG->SUnits.size();
 796     for (SUnit::const_pred_iterator
 797            PI = SU->Preds.begin(), PE = SU->Preds.end(); PI != PE; ++PI) {
 798       if (PI->isCtrl()) {
 799         ChainPredID = PI->getSUnit()->NodeNum;
 800         break;
 801       }
 802     }
 803     // Check if this chain-like pred has been seen
 804     // before. ChainPredID==MaxNodeID for loads at the top of the schedule.
 805     unsigned NumChains = StoreChainDependents.size();
 806     std::pair<DenseMap<unsigned, unsigned>::iterator, bool> Result =
 807       StoreChainIDs.insert(std::make_pair(ChainPredID, NumChains));
 808     if (Result.second)
 809       StoreChainDependents.resize(NumChains + 1);
 810     StoreChainDependents[Result.first->second].push_back(SU);
 811   }
 812   // Iterate over the store chains.
 813   for (unsigned Idx = 0, End = StoreChainDependents.size(); Idx != End; ++Idx)
 814     clusterNeighboringLoads(StoreChainDependents[Idx], DAG);
 815 }
 816
 817 //===----------------------------------------------------------------------===//
 818 // MacroFusion - DAG post-processing to encourage fusion of macro ops.
 819 //===----------------------------------------------------------------------===//
 820
 821 namespace {
 822 /// \brief Post-process the DAG to create cluster edges between instructions
 823 /// that may be fused by the processor into a single operation.
 824 class MacroFusion : public ScheduleDAGMutation {
 825   const TargetInstrInfo *TII;
 826 public:
 827   MacroFusion(const TargetInstrInfo *tii): TII(tii) {}
 828
 829   virtual void apply(ScheduleDAGMI *DAG);
 830 };
 831 } // anonymous
 832
 833 /// \brief Callback from DAG postProcessing to create cluster edges to encourage
 834 /// fused operations.
 835 void MacroFusion::apply(ScheduleDAGMI *DAG) {
 836   // For now, assume targets can only fuse with the branch.
 837   MachineInstr *Branch = DAG->ExitSU.getInstr();
 838   if (!Branch)
 839     return;
 840
 841   for (unsigned Idx = DAG->SUnits.size(); Idx > 0;) {
 842     SUnit *SU = &DAG->SUnits[--Idx];
 843     if (!TII->shouldScheduleAdjacent(SU->getInstr(), Branch))
 844       continue;
 845
 846     // Create a single weak edge from SU to ExitSU. The only effect is to cause
 847     // bottom-up scheduling to heavily prioritize the clustered SU.  There is no
 848     // need to copy predecessor edges from ExitSU to SU, since top-down
 849     // scheduling cannot prioritize ExitSU anyway. To defer top-down scheduling
 850     // of SU, we could create an artificial edge from the deepest root, but it
 851     // hasn't been needed yet.
 852     bool Success = DAG->addEdge(&DAG->ExitSU, SDep(SU, SDep::Cluster));
 853     (void)Success;
 854     assert(Success && "No DAG nodes should be reachable from ExitSU");
 855
 856     DEBUG(dbgs() << "Macro Fuse SU(" << SU->NodeNum << ")\n");
 857     break;
 858   }
 859 }
 860
 861 //===----------------------------------------------------------------------===//
 862 // ConvergingScheduler - Implementation of the standard MachineSchedStrategy.
 863 //===----------------------------------------------------------------------===//
 864
 865 namespace {
 866 /// ConvergingScheduler shrinks the unscheduled zone using heuristics to balance
 867 /// the schedule.
 868 class ConvergingScheduler : public MachineSchedStrategy {
 869 public:
 870   /// Represent the type of SchedCandidate found within a single queue.
 871   /// pickNodeBidirectional depends on these listed by decreasing priority.
 872   enum CandReason {
 873     NoCand, SingleExcess, SingleCritical, Cluster,
 874     ResourceReduce, ResourceDemand, BotHeightReduce, BotPathReduce,
 875     TopDepthReduce, TopPathReduce, SingleMax, MultiPressure, NextDefUse,
 876     NodeOrder};
 877
 878 #ifndef NDEBUG
 879   static const char *getReasonStr(ConvergingScheduler::CandReason Reason);
 880 #endif
 881
 882   /// Policy for scheduling the next instruction in the candidate's zone.
 883   struct CandPolicy {
 884     bool ReduceLatency;
 885     unsigned ReduceResIdx;
 886     unsigned DemandResIdx;
 887
 888     CandPolicy(): ReduceLatency(false), ReduceResIdx(0), DemandResIdx(0) {}
 889   };
 890
 891   /// Status of an instruction's critical resource consumption.
 892   struct SchedResourceDelta {
 893     // Count critical resources in the scheduled region required by SU.
 894     unsigned CritResources;
 895
 896     // Count critical resources from another region consumed by SU.
 897     unsigned DemandedResources;
 898
 899     SchedResourceDelta(): CritResources(0), DemandedResources(0) {}
 900
 901     bool operator==(const SchedResourceDelta &RHS) const {
 902       return CritResources == RHS.CritResources
 903         && DemandedResources == RHS.DemandedResources;
 904     }
 905     bool operator!=(const SchedResourceDelta &RHS) const {
 906       return !operator==(RHS);
 907     }
 908   };
 909
 910   /// Store the state used by ConvergingScheduler heuristics, required for the
 911   /// lifetime of one invocation of pickNode().
 912   struct SchedCandidate {
 913     CandPolicy Policy;
 914
 915     // The best SUnit candidate.
 916     SUnit *SU;
 917
 918     // The reason for this candidate.
 919     CandReason Reason;
 920
 921     // Register pressure values for the best candidate.
 922     RegPressureDelta RPDelta;
 923
 924     // Critical resource consumption of the best candidate.
 925     SchedResourceDelta ResDelta;
 926
 927     SchedCandidate(const CandPolicy &policy)
 928     : Policy(policy), SU(NULL), Reason(NoCand) {}
 929
 930     bool isValid() const { return SU; }
 931
 932     // Copy the status of another candidate without changing policy.
 933     void setBest(SchedCandidate &Best) {
 934       assert(Best.Reason != NoCand && "uninitialized Sched candidate");
 935       SU = Best.SU;
 936       Reason = Best.Reason;
 937       RPDelta = Best.RPDelta;
 938       ResDelta = Best.ResDelta;
 939     }
 940
 941     void initResourceDelta(const ScheduleDAGMI *DAG,
 942                            const TargetSchedModel *SchedModel);
 943   };
 944
 945   /// Summarize the unscheduled region.
 946   struct SchedRemainder {
 947     // Critical path through the DAG in expected latency.
 948     unsigned CriticalPath;
 949
 950     // Unscheduled resources
 951     SmallVector<unsigned, 16> RemainingCounts;
 952     // Critical resource for the unscheduled zone.
 953     unsigned CritResIdx;
 954     // Number of micro-ops left to schedule.
 955     unsigned RemainingMicroOps;
 956
 957     unsigned MaxRemainingCount;
 958
 959     void reset() {
 960       CriticalPath = 0;
 961       RemainingCounts.clear();
 962       CritResIdx = 0;
 963       RemainingMicroOps = 0;
 964       MaxRemainingCount = 0;
 965     }
 966
 967     SchedRemainder() { reset(); }
 968
 969     void init(ScheduleDAGMI *DAG, const TargetSchedModel *SchedModel);
 970   };
 971
 972   /// Each Scheduling boundary is associated with ready queues. It tracks the
 973   /// current cycle in the direction of movement, and maintains the state
 974   /// of "hazards" and other interlocks at the current cycle.
 975   struct SchedBoundary {
 976     ScheduleDAGMI *DAG;
 977     const TargetSchedModel *SchedModel;
 978     SchedRemainder *Rem;
 979
 980     ReadyQueue Available;
 981     ReadyQueue Pending;
 982     bool CheckPending;
 983
 984     // For heuristics, keep a list of the nodes that immediately depend on the
 985     // most recently scheduled node.
 986     SmallPtrSet<const SUnit*, 8> NextSUs;
 987
 988     ScheduleHazardRecognizer *HazardRec;
 989
 990     unsigned CurrCycle;
 991     unsigned IssueCount;
 992
 993     /// MinReadyCycle - Cycle of the soonest available instruction.
 994     unsigned MinReadyCycle;
 995
 996     // The expected latency of the critical path in this scheduled zone.
 997     unsigned ExpectedLatency;
 998
 999     // Resources used in the scheduled zone beyond this boundary.
1000     SmallVector<unsigned, 16> ResourceCounts;
1001
1002     // Cache the critical resources ID in this scheduled zone.
1003     unsigned CritResIdx;
1004
1005     // Is the scheduled region resource limited vs. latency limited.
1006     bool IsResourceLimited;
1007
1008     unsigned ExpectedCount;
1009
1010     // Policy flag: attempt to find ILP until expected latency is covered.
1011     bool ShouldIncreaseILP;
1012
1013 #ifndef NDEBUG
1014     // Remember the greatest min operand latency.
1015     unsigned MaxMinLatency;
1016 #endif
1017
1018     void reset() {
1019       Available.clear();
1020       Pending.clear();
1021       CheckPending = false;
1022       NextSUs.clear();
1023       HazardRec = 0;
1024       CurrCycle = 0;
1025       IssueCount = 0;
1026       MinReadyCycle = UINT_MAX;
1027       ExpectedLatency = 0;
1028       ResourceCounts.resize(1);
1029       assert(!ResourceCounts[0] && "nonzero count for bad resource");
1030       CritResIdx = 0;
1031       IsResourceLimited = false;
1032       ExpectedCount = 0;
1033       ShouldIncreaseILP = false;
1034 #ifndef NDEBUG
1035       MaxMinLatency = 0;
1036 #endif
1037       // Reserve a zero-count for invalid CritResIdx.
1038       ResourceCounts.resize(1);
1039     }
1040
1041     /// Pending queues extend the ready queues with the same ID and the
1042     /// PendingFlag set.
1043     SchedBoundary(unsigned ID, const Twine &Name):
1044       DAG(0), SchedModel(0), Rem(0), Available(ID, Name+".A"),
1045       Pending(ID << ConvergingScheduler::LogMaxQID, Name+".P") {
1046       reset();
1047     }
1048
1049     ~SchedBoundary() { delete HazardRec; }
1050
1051     void init(ScheduleDAGMI *dag, const TargetSchedModel *smodel,
1052               SchedRemainder *rem);
1053
1054     bool isTop() const {
1055       return Available.getID() == ConvergingScheduler::TopQID;
1056     }
1057
1058     unsigned getUnscheduledLatency(SUnit *SU) const {
1059       if (isTop())
1060         return SU->getHeight();
1061       return SU->getDepth();
1062     }
1063
1064     unsigned getCriticalCount() const {
1065       return ResourceCounts[CritResIdx];
1066     }
1067
1068     bool checkHazard(SUnit *SU);
1069
1070     void checkILPPolicy();
1071
1072     void releaseNode(SUnit *SU, unsigned ReadyCycle);
1073
1074     void bumpCycle();
1075
1076     void countResource(unsigned PIdx, unsigned Cycles);
1077
1078     void bumpNode(SUnit *SU);
1079
1080     void releasePending();
1081
1082     void removeReady(SUnit *SU);
1083
1084     SUnit *pickOnlyChoice();
1085   };
1086
1087 private:
1088   ScheduleDAGMI *DAG;
1089   const TargetSchedModel *SchedModel;
1090   const TargetRegisterInfo *TRI;
1091
1092   // State of the top and bottom scheduled instruction boundaries.
1093   SchedRemainder Rem;
1094   SchedBoundary Top;
1095   SchedBoundary Bot;
1096
1097 public:
1098   /// SUnit::NodeQueueId: 0 (none), 1 (top), 2 (bot), 3 (both)
1099   enum {
1100     TopQID = 1,
1101     BotQID = 2,
1102     LogMaxQID = 2
1103   };
1104
1105   ConvergingScheduler():
1106     DAG(0), SchedModel(0), TRI(0), Top(TopQID, "TopQ"), Bot(BotQID, "BotQ") {}
1107
1108   virtual void initialize(ScheduleDAGMI *dag);
1109
1110   virtual SUnit *pickNode(bool &IsTopNode);
1111
1112   virtual void schedNode(SUnit *SU, bool IsTopNode);
1113
1114   virtual void releaseTopNode(SUnit *SU);
1115
1116   virtual void releaseBottomNode(SUnit *SU);
1117
1118   virtual void registerRoots();
1119
1120 protected:
1121   void balanceZones(
1122     ConvergingScheduler::SchedBoundary &CriticalZone,
1123     ConvergingScheduler::SchedCandidate &CriticalCand,
1124     ConvergingScheduler::SchedBoundary &OppositeZone,
1125     ConvergingScheduler::SchedCandidate &OppositeCand);
1126
1127   void checkResourceLimits(ConvergingScheduler::SchedCandidate &TopCand,
1128                            ConvergingScheduler::SchedCandidate &BotCand);
1129
1130   void tryCandidate(SchedCandidate &Cand,
1131                     SchedCandidate &TryCand,
1132                     SchedBoundary &Zone,
1133                     const RegPressureTracker &RPTracker,
1134                     RegPressureTracker &TempTracker);
1135
1136   SUnit *pickNodeBidirectional(bool &IsTopNode);
1137
1138   void pickNodeFromQueue(SchedBoundary &Zone,
1139                          const RegPressureTracker &RPTracker,
1140                          SchedCandidate &Candidate);
1141
1142 #ifndef NDEBUG
1143   void traceCandidate(const SchedCandidate &Cand, const SchedBoundary &Zone);
1144 #endif
1145 };
1146 } // namespace
1147
1148 void ConvergingScheduler::SchedRemainder::
1149 init(ScheduleDAGMI *DAG, const TargetSchedModel *SchedModel) {
1150   reset();
1151   if (!SchedModel->hasInstrSchedModel())
1152     return;
1153   RemainingCounts.resize(SchedModel->getNumProcResourceKinds());
1154   for (std::vector<SUnit>::iterator
1155          I = DAG->SUnits.begin(), E = DAG->SUnits.end(); I != E; ++I) {
1156     const MCSchedClassDesc *SC = DAG->getSchedClass(&*I);
1157     RemainingMicroOps += SchedModel->getNumMicroOps(I->getInstr(), SC);
1158     for (TargetSchedModel::ProcResIter
1159            PI = SchedModel->getWriteProcResBegin(SC),
1160            PE = SchedModel->getWriteProcResEnd(SC); PI != PE; ++PI) {
1161       unsigned PIdx = PI->ProcResourceIdx;
1162       unsigned Factor = SchedModel->getResourceFactor(PIdx);
1163       RemainingCounts[PIdx] += (Factor * PI->Cycles);
1164     }
1165   }
1166   for (unsigned PIdx = 0, PEnd = SchedModel->getNumProcResourceKinds();
1167        PIdx != PEnd; ++PIdx) {
1168     if ((int)(RemainingCounts[PIdx] - RemainingCounts[CritResIdx])
1169         >= (int)SchedModel->getLatencyFactor()) {
1170       CritResIdx = PIdx;
1171     }
1172   }
1173   MaxRemainingCount = std::max(
1174     RemainingMicroOps * SchedModel->getMicroOpFactor(),
1175     RemainingCounts[CritResIdx]);
1176 }
1177
1178 void ConvergingScheduler::SchedBoundary::
1179 init(ScheduleDAGMI *dag, const TargetSchedModel *smodel, SchedRemainder *rem) {
1180   reset();
1181   DAG = dag;
1182   SchedModel = smodel;
1183   Rem = rem;
1184   if (SchedModel->hasInstrSchedModel())
1185     ResourceCounts.resize(SchedModel->getNumProcResourceKinds());
1186 }
1187
1188 void ConvergingScheduler::initialize(ScheduleDAGMI *dag) {
1189   DAG = dag;
1190   SchedModel = DAG->getSchedModel();
1191   TRI = DAG->TRI;
1192   Rem.init(DAG, SchedModel);
1193   Top.init(DAG, SchedModel, &Rem);
1194   Bot.init(DAG, SchedModel, &Rem);
1195
1196   // Initialize resource counts.
1197
1198   // Initialize the HazardRecognizers. If itineraries don't exist, are empty, or
1199   // are disabled, then these HazardRecs will be disabled.
1200   const InstrItineraryData *Itin = SchedModel->getInstrItineraries();
1201   const TargetMachine &TM = DAG->MF.getTarget();
1202   Top.HazardRec = TM.getInstrInfo()->CreateTargetMIHazardRecognizer(Itin, DAG);
1203   Bot.HazardRec = TM.getInstrInfo()->CreateTargetMIHazardRecognizer(Itin, DAG);
1204
1205   assert((!ForceTopDown || !ForceBottomUp) &&
1206          "-misched-topdown incompatible with -misched-bottomup");
1207 }
1208
1209 void ConvergingScheduler::releaseTopNode(SUnit *SU) {
1210   if (SU->isScheduled)
1211     return;
1212
1213   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
1214        I != E; ++I) {
1215     unsigned PredReadyCycle = I->getSUnit()->TopReadyCycle;
1216     unsigned MinLatency = I->getMinLatency();
1217 #ifndef NDEBUG
1218     Top.MaxMinLatency = std::max(MinLatency, Top.MaxMinLatency);
1219 #endif
1220     if (SU->TopReadyCycle < PredReadyCycle + MinLatency)
1221       SU->TopReadyCycle = PredReadyCycle + MinLatency;
1222   }
1223   Top.releaseNode(SU, SU->TopReadyCycle);
1224 }
1225
1226 void ConvergingScheduler::releaseBottomNode(SUnit *SU) {
1227   if (SU->isScheduled)
1228     return;
1229
1230   assert(SU->getInstr() && "Scheduled SUnit must have instr");
1231
1232   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
1233        I != E; ++I) {
1234     if (I->isWeak())
1235       continue;
1236     unsigned SuccReadyCycle = I->getSUnit()->BotReadyCycle;
1237     unsigned MinLatency = I->getMinLatency();
1238 #ifndef NDEBUG
1239     Bot.MaxMinLatency = std::max(MinLatency, Bot.MaxMinLatency);
1240 #endif
1241     if (SU->BotReadyCycle < SuccReadyCycle + MinLatency)
1242       SU->BotReadyCycle = SuccReadyCycle + MinLatency;
1243   }
1244   Bot.releaseNode(SU, SU->BotReadyCycle);
1245 }
1246
1247 void ConvergingScheduler::registerRoots() {
1248   Rem.CriticalPath = DAG->ExitSU.getDepth();
1249   // Some roots may not feed into ExitSU. Check all of them in case.
1250   for (std::vector<SUnit*>::const_iterator
1251          I = Bot.Available.begin(), E = Bot.Available.end(); I != E; ++I) {
1252     if ((*I)->getDepth() > Rem.CriticalPath)
1253       Rem.CriticalPath = (*I)->getDepth();
1254   }
1255   DEBUG(dbgs() << "Critical Path: " << Rem.CriticalPath << '\n');
1256 }
1257
1258 /// Does this SU have a hazard within the current instruction group.
1259 ///
1260 /// The scheduler supports two modes of hazard recognition. The first is the
1261 /// ScheduleHazardRecognizer API. It is a fully general hazard recognizer that
1262 /// supports highly complicated in-order reservation tables
1263 /// (ScoreboardHazardRecognizer) and arbitraty target-specific logic.
1264 ///
1265 /// The second is a streamlined mechanism that checks for hazards based on
1266 /// simple counters that the scheduler itself maintains. It explicitly checks
1267 /// for instruction dispatch limitations, including the number of micro-ops that
1268 /// can dispatch per cycle.
1269 ///
1270 /// TODO: Also check whether the SU must start a new group.
1271 bool ConvergingScheduler::SchedBoundary::checkHazard(SUnit *SU) {
1272   if (HazardRec->isEnabled())
1273     return HazardRec->getHazardType(SU) != ScheduleHazardRecognizer::NoHazard;
1274
1275   unsigned uops = SchedModel->getNumMicroOps(SU->getInstr());
1276   if ((IssueCount > 0) && (IssueCount + uops > SchedModel->getIssueWidth())) {
1277     DEBUG(dbgs() << "  SU(" << SU->NodeNum << ") uops="
1278           << SchedModel->getNumMicroOps(SU->getInstr()) << '\n');
1279     return true;
1280   }
1281   return false;
1282 }
1283
1284 /// If expected latency is covered, disable ILP policy.
1285 void ConvergingScheduler::SchedBoundary::checkILPPolicy() {
1286   if (ShouldIncreaseILP
1287       && (IsResourceLimited || ExpectedLatency <= CurrCycle)) {
1288     ShouldIncreaseILP = false;
1289     DEBUG(dbgs() << "Disable ILP: " << Available.getName() << '\n');
1290   }
1291 }
1292
1293 void ConvergingScheduler::SchedBoundary::releaseNode(SUnit *SU,
1294                                                      unsigned ReadyCycle) {
1295
1296   if (ReadyCycle < MinReadyCycle)
1297     MinReadyCycle = ReadyCycle;
1298
1299   // Check for interlocks first. For the purpose of other heuristics, an
1300   // instruction that cannot issue appears as if it's not in the ReadyQueue.
1301   if (ReadyCycle > CurrCycle || checkHazard(SU))
1302     Pending.push(SU);
1303   else
1304     Available.push(SU);
1305
1306   // Record this node as an immediate dependent of the scheduled node.
1307   NextSUs.insert(SU);
1308
1309   // If CriticalPath has been computed, then check if the unscheduled nodes
1310   // exceed the ILP window. Before registerRoots, CriticalPath==0.
1311   if (Rem->CriticalPath && (ExpectedLatency + getUnscheduledLatency(SU)
1312                             > Rem->CriticalPath + ILPWindow)) {
1313     ShouldIncreaseILP = true;
1314     DEBUG(dbgs() << "Increase ILP: " << Available.getName() << " "
1315           << ExpectedLatency << " + " << getUnscheduledLatency(SU) << '\n');
1316   }
1317 }
1318
1319 /// Move the boundary of scheduled code by one cycle.
1320 void ConvergingScheduler::SchedBoundary::bumpCycle() {
1321   unsigned Width = SchedModel->getIssueWidth();
1322   IssueCount = (IssueCount <= Width) ? 0 : IssueCount - Width;
1323
1324   unsigned NextCycle = CurrCycle + 1;
1325   assert(MinReadyCycle < UINT_MAX && "MinReadyCycle uninitialized");
1326   if (MinReadyCycle > NextCycle) {
1327     IssueCount = 0;
1328     NextCycle = MinReadyCycle;
1329   }
1330
1331   if (!HazardRec->isEnabled()) {
1332     // Bypass HazardRec virtual calls.
1333     CurrCycle = NextCycle;
1334   }
1335   else {
1336     // Bypass getHazardType calls in case of long latency.
1337     for (; CurrCycle != NextCycle; ++CurrCycle) {
1338       if (isTop())
1339         HazardRec->AdvanceCycle();
1340       else
1341         HazardRec->RecedeCycle();
1342     }
1343   }
1344   CheckPending = true;
1345   IsResourceLimited = getCriticalCount() > std::max(ExpectedLatency, CurrCycle);
1346
1347   DEBUG(dbgs() << "  *** " << Available.getName() << " cycle "
1348         << CurrCycle << '\n');
1349 }
1350
1351 /// Add the given processor resource to this scheduled zone.
1352 void ConvergingScheduler::SchedBoundary::countResource(unsigned PIdx,
1353                                                        unsigned Cycles) {
1354   unsigned Factor = SchedModel->getResourceFactor(PIdx);
1355   DEBUG(dbgs() << "  " << SchedModel->getProcResource(PIdx)->Name
1356         << " +(" << Cycles << "x" << Factor
1357         << ") / " << SchedModel->getLatencyFactor() << '\n');
1358
1359   unsigned Count = Factor * Cycles;
1360   ResourceCounts[PIdx] += Count;
1361   assert(Rem->RemainingCounts[PIdx] >= Count && "resource double counted");
1362   Rem->RemainingCounts[PIdx] -= Count;
1363
1364   // Reset MaxRemainingCount for sanity.
1365   Rem->MaxRemainingCount = 0;
1366
1367   // Check if this resource exceeds the current critical resource by a full
1368   // cycle. If so, it becomes the critical resource.
1369   if ((int)(ResourceCounts[PIdx] - ResourceCounts[CritResIdx])
1370       >= (int)SchedModel->getLatencyFactor()) {
1371     CritResIdx = PIdx;
1372     DEBUG(dbgs() << "  *** Critical resource "
1373           << SchedModel->getProcResource(PIdx)->Name << " x"
1374           << ResourceCounts[PIdx] << '\n');
1375   }
1376 }
1377
1378 /// Move the boundary of scheduled code by one SUnit.
1379 void ConvergingScheduler::SchedBoundary::bumpNode(SUnit *SU) {
1380   // Update the reservation table.
1381   if (HazardRec->isEnabled()) {
1382     if (!isTop() && SU->isCall) {
1383       // Calls are scheduled with their preceding instructions. For bottom-up
1384       // scheduling, clear the pipeline state before emitting.
1385       HazardRec->Reset();
1386     }
1387     HazardRec->EmitInstruction(SU);
1388   }
1389   // Update resource counts and critical resource.
1390   if (SchedModel->hasInstrSchedModel()) {
1391     const MCSchedClassDesc *SC = DAG->getSchedClass(SU);
1392     Rem->RemainingMicroOps -= SchedModel->getNumMicroOps(SU->getInstr(), SC);
1393     for (TargetSchedModel::ProcResIter
1394            PI = SchedModel->getWriteProcResBegin(SC),
1395            PE = SchedModel->getWriteProcResEnd(SC); PI != PE; ++PI) {
1396       countResource(PI->ProcResourceIdx, PI->Cycles);
1397     }
1398   }
1399   if (isTop()) {
1400     if (SU->getDepth() > ExpectedLatency)
1401       ExpectedLatency = SU->getDepth();
1402   }
1403   else {
1404     if (SU->getHeight() > ExpectedLatency)
1405       ExpectedLatency = SU->getHeight();
1406   }
1407
1408   IsResourceLimited = getCriticalCount() > std::max(ExpectedLatency, CurrCycle);
1409
1410   // Check the instruction group dispatch limit.
1411   // TODO: Check if this SU must end a dispatch group.
1412   IssueCount += SchedModel->getNumMicroOps(SU->getInstr());
1413
1414   // checkHazard prevents scheduling multiple instructions per cycle that exceed
1415   // issue width. However, we commonly reach the maximum. In this case
1416   // opportunistically bump the cycle to avoid uselessly checking everything in
1417   // the readyQ. Furthermore, a single instruction may produce more than one
1418   // cycle's worth of micro-ops.
1419   if (IssueCount >= SchedModel->getIssueWidth()) {
1420     DEBUG(dbgs() << "  *** Max instrs at cycle " << CurrCycle << '\n');
1421     bumpCycle();
1422   }
1423 }
1424
1425 /// Release pending ready nodes in to the available queue. This makes them
1426 /// visible to heuristics.
1427 void ConvergingScheduler::SchedBoundary::releasePending() {
1428   // If the available queue is empty, it is safe to reset MinReadyCycle.
1429   if (Available.empty())
1430     MinReadyCycle = UINT_MAX;
1431
1432   // Check to see if any of the pending instructions are ready to issue.  If
1433   // so, add them to the available queue.
1434   for (unsigned i = 0, e = Pending.size(); i != e; ++i) {
1435     SUnit *SU = *(Pending.begin()+i);
1436     unsigned ReadyCycle = isTop() ? SU->TopReadyCycle : SU->BotReadyCycle;
1437
1438     if (ReadyCycle < MinReadyCycle)
1439       MinReadyCycle = ReadyCycle;
1440
1441     if (ReadyCycle > CurrCycle)
1442       continue;
1443
1444     if (checkHazard(SU))
1445       continue;
1446
1447     Available.push(SU);
1448     Pending.remove(Pending.begin()+i);
1449     --i; --e;
1450   }
1451   DEBUG(if (!Pending.empty()) Pending.dump());
1452   CheckPending = false;
1453 }
1454
1455 /// Remove SU from the ready set for this boundary.
1456 void ConvergingScheduler::SchedBoundary::removeReady(SUnit *SU) {
1457   if (Available.isInQueue(SU))
1458     Available.remove(Available.find(SU));
1459   else {
1460     assert(Pending.isInQueue(SU) && "bad ready count");
1461     Pending.remove(Pending.find(SU));
1462   }
1463 }
1464
1465 /// If this queue only has one ready candidate, return it. As a side effect,
1466 /// defer any nodes that now hit a hazard, and advance the cycle until at least
1467 /// one node is ready. If multiple instructions are ready, return NULL.
1468 SUnit *ConvergingScheduler::SchedBoundary::pickOnlyChoice() {
1469   if (CheckPending)
1470     releasePending();
1471
1472   if (IssueCount > 0) {
1473     // Defer any ready instrs that now have a hazard.
1474     for (ReadyQueue::iterator I = Available.begin(); I != Available.end();) {
1475       if (checkHazard(*I)) {
1476         Pending.push(*I);
1477         I = Available.remove(I);
1478         continue;
1479       }
1480       ++I;
1481     }
1482   }
1483   for (unsigned i = 0; Available.empty(); ++i) {
1484     assert(i <= (HazardRec->getMaxLookAhead() + MaxMinLatency) &&
1485            "permanent hazard"); (void)i;
1486     bumpCycle();
1487     releasePending();
1488   }
1489   if (Available.size() == 1)
1490     return *Available.begin();
1491   return NULL;
1492 }
1493
1494 /// Record the candidate policy for opposite zones with different critical
1495 /// resources.
1496 ///
1497 /// If the CriticalZone is latency limited, don't force a policy for the
1498 /// candidates here. Instead, When releasing each candidate, releaseNode
1499 /// compares the region's critical path to the candidate's height or depth and
1500 /// the scheduled zone's expected latency then sets ShouldIncreaseILP.
1501 void ConvergingScheduler::balanceZones(
1502   ConvergingScheduler::SchedBoundary &CriticalZone,
1503   ConvergingScheduler::SchedCandidate &CriticalCand,
1504   ConvergingScheduler::SchedBoundary &OppositeZone,
1505   ConvergingScheduler::SchedCandidate &OppositeCand) {
1506
1507   if (!CriticalZone.IsResourceLimited)
1508     return;
1509
1510   SchedRemainder *Rem = CriticalZone.Rem;
1511
1512   // If the critical zone is overconsuming a resource relative to the
1513   // remainder, try to reduce it.
1514   unsigned RemainingCritCount =
1515     Rem->RemainingCounts[CriticalZone.CritResIdx];
1516   if ((int)(Rem->MaxRemainingCount - RemainingCritCount)
1517       > (int)SchedModel->getLatencyFactor()) {
1518     CriticalCand.Policy.ReduceResIdx = CriticalZone.CritResIdx;
1519     DEBUG(dbgs() << "Balance " << CriticalZone.Available.getName() << " reduce "
1520           << SchedModel->getProcResource(CriticalZone.CritResIdx)->Name
1521           << '\n');
1522   }
1523   // If the other zone is underconsuming a resource relative to the full zone,
1524   // try to increase it.
1525   unsigned OppositeCount =
1526     OppositeZone.ResourceCounts[CriticalZone.CritResIdx];
1527   if ((int)(OppositeZone.ExpectedCount - OppositeCount)
1528       > (int)SchedModel->getLatencyFactor()) {
1529     OppositeCand.Policy.DemandResIdx = CriticalZone.CritResIdx;
1530     DEBUG(dbgs() << "Balance " << OppositeZone.Available.getName() << " demand "
1531           << SchedModel->getProcResource(OppositeZone.CritResIdx)->Name
1532           << '\n');
1533   }
1534 }
1535
1536 /// Determine if the scheduled zones exceed resource limits or critical path and
1537 /// set each candidate's ReduceHeight policy accordingly.
1538 void ConvergingScheduler::checkResourceLimits(
1539   ConvergingScheduler::SchedCandidate &TopCand,
1540   ConvergingScheduler::SchedCandidate &BotCand) {
1541
1542   Bot.checkILPPolicy();
1543   Top.checkILPPolicy();
1544   if (Bot.ShouldIncreaseILP)
1545     BotCand.Policy.ReduceLatency = true;
1546   if (Top.ShouldIncreaseILP)
1547     TopCand.Policy.ReduceLatency = true;
1548
1549   // Handle resource-limited regions.
1550   if (Top.IsResourceLimited && Bot.IsResourceLimited
1551       && Top.CritResIdx == Bot.CritResIdx) {
1552     // If the scheduled critical resource in both zones is no longer the
1553     // critical remaining resource, attempt to reduce resource height both ways.
1554     if (Top.CritResIdx != Rem.CritResIdx) {
1555       TopCand.Policy.ReduceResIdx = Top.CritResIdx;
1556       BotCand.Policy.ReduceResIdx = Bot.CritResIdx;
1557       DEBUG(dbgs() << "Reduce scheduled "
1558             << SchedModel->getProcResource(Top.CritResIdx)->Name << '\n');
1559     }
1560     return;
1561   }
1562   // Handle latency-limited regions.
1563   if (!Top.IsResourceLimited && !Bot.IsResourceLimited) {
1564     // If the total scheduled expected latency exceeds the region's critical
1565     // path then reduce latency both ways.
1566     //
1567     // Just because a zone is not resource limited does not mean it is latency
1568     // limited. Unbuffered resource, such as max micro-ops may cause CurrCycle
1569     // to exceed expected latency.
1570     if ((Top.ExpectedLatency + Bot.ExpectedLatency >= Rem.CriticalPath)
1571         && (Rem.CriticalPath > Top.CurrCycle + Bot.CurrCycle)) {
1572       TopCand.Policy.ReduceLatency = true;
1573       BotCand.Policy.ReduceLatency = true;
1574       DEBUG(dbgs() << "Reduce scheduled latency " << Top.ExpectedLatency
1575             << " + " << Bot.ExpectedLatency << '\n');
1576     }
1577     return;
1578   }
1579   // The critical resource is different in each zone, so request balancing.
1580
1581   // Compute the cost of each zone.
1582   Rem.MaxRemainingCount = std::max(
1583     Rem.RemainingMicroOps * SchedModel->getMicroOpFactor(),
1584     Rem.RemainingCounts[Rem.CritResIdx]);
1585   Top.ExpectedCount = std::max(Top.ExpectedLatency, Top.CurrCycle);
1586   Top.ExpectedCount = std::max(
1587     Top.getCriticalCount(),
1588     Top.ExpectedCount * SchedModel->getLatencyFactor());
1589   Bot.ExpectedCount = std::max(Bot.ExpectedLatency, Bot.CurrCycle);
1590   Bot.ExpectedCount = std::max(
1591     Bot.getCriticalCount(),
1592     Bot.ExpectedCount * SchedModel->getLatencyFactor());
1593
1594   balanceZones(Top, TopCand, Bot, BotCand);
1595   balanceZones(Bot, BotCand, Top, TopCand);
1596 }
1597
1598 void ConvergingScheduler::SchedCandidate::
1599 initResourceDelta(const ScheduleDAGMI *DAG,
1600                   const TargetSchedModel *SchedModel) {
1601   if (!Policy.ReduceResIdx && !Policy.DemandResIdx)
1602     return;
1603
1604   const MCSchedClassDesc *SC = DAG->getSchedClass(SU);
1605   for (TargetSchedModel::ProcResIter
1606          PI = SchedModel->getWriteProcResBegin(SC),
1607          PE = SchedModel->getWriteProcResEnd(SC); PI != PE; ++PI) {
1608     if (PI->ProcResourceIdx == Policy.ReduceResIdx)
1609       ResDelta.CritResources += PI->Cycles;
1610     if (PI->ProcResourceIdx == Policy.DemandResIdx)
1611       ResDelta.DemandedResources += PI->Cycles;
1612   }
1613 }
1614
1615 /// Return true if this heuristic determines order.
1616 static bool tryLess(unsigned TryVal, unsigned CandVal,
1617                     ConvergingScheduler::SchedCandidate &TryCand,
1618                     ConvergingScheduler::SchedCandidate &Cand,
1619                     ConvergingScheduler::CandReason Reason) {
1620   if (TryVal < CandVal) {
1621     TryCand.Reason = Reason;
1622     return true;
1623   }
1624   if (TryVal > CandVal) {
1625     if (Cand.Reason > Reason)
1626       Cand.Reason = Reason;
1627     return true;
1628   }
1629   return false;
1630 }
1631
1632 static bool tryGreater(unsigned TryVal, unsigned CandVal,
1633                        ConvergingScheduler::SchedCandidate &TryCand,
1634                        ConvergingScheduler::SchedCandidate &Cand,
1635                        ConvergingScheduler::CandReason Reason) {
1636   if (TryVal > CandVal) {
1637     TryCand.Reason = Reason;
1638     return true;
1639   }
1640   if (TryVal < CandVal) {
1641     if (Cand.Reason > Reason)
1642       Cand.Reason = Reason;
1643     return true;
1644   }
1645   return false;
1646 }
1647
1648 static unsigned getWeakLeft(const SUnit *SU, bool isTop) {
1649   return (isTop) ? SU->WeakPredsLeft : SU->WeakSuccsLeft;
1650 }
1651
1652 /// Apply a set of heursitics to a new candidate. Heuristics are currently
1653 /// hierarchical. This may be more efficient than a graduated cost model because
1654 /// we don't need to evaluate all aspects of the model for each node in the
1655 /// queue. But it's really done to make the heuristics easier to debug and
1656 /// statistically analyze.
1657 ///
1658 /// \param Cand provides the policy and current best candidate.
1659 /// \param TryCand refers to the next SUnit candidate, otherwise uninitialized.
1660 /// \param Zone describes the scheduled zone that we are extending.
1661 /// \param RPTracker describes reg pressure within the scheduled zone.
1662 /// \param TempTracker is a scratch pressure tracker to reuse in queries.
1663 void ConvergingScheduler::tryCandidate(SchedCandidate &Cand,
1664                                        SchedCandidate &TryCand,
1665                                        SchedBoundary &Zone,
1666                                        const RegPressureTracker &RPTracker,
1667                                        RegPressureTracker &TempTracker) {
1668
1669   // Always initialize TryCand's RPDelta.
1670   TempTracker.getMaxPressureDelta(TryCand.SU->getInstr(), TryCand.RPDelta,
1671                                   DAG->getRegionCriticalPSets(),
1672                                   DAG->getRegPressure().MaxSetPressure);
1673
1674   // Initialize the candidate if needed.
1675   if (!Cand.isValid()) {
1676     TryCand.Reason = NodeOrder;
1677     return;
1678   }
1679   // Avoid exceeding the target's limit.
1680   if (tryLess(TryCand.RPDelta.Excess.UnitIncrease,
1681               Cand.RPDelta.Excess.UnitIncrease, TryCand, Cand, SingleExcess))
1682     return;
1683   if (Cand.Reason == SingleExcess)
1684     Cand.Reason = MultiPressure;
1685
1686   // Avoid increasing the max critical pressure in the scheduled region.
1687   if (tryLess(TryCand.RPDelta.CriticalMax.UnitIncrease,
1688               Cand.RPDelta.CriticalMax.UnitIncrease,
1689               TryCand, Cand, SingleCritical))
1690     return;
1691   if (Cand.Reason == SingleCritical)
1692     Cand.Reason = MultiPressure;
1693
1694   // Keep clustered nodes together to encourage downstream peephole
1695   // optimizations which may reduce resource requirements.
1696   //
1697   // This is a best effort to set things up for a post-RA pass. Optimizations
1698   // like generating loads of multiple registers should ideally be done within
1699   // the scheduler pass by combining the loads during DAG postprocessing.
1700   const SUnit *NextClusterSU =
1701     Zone.isTop() ? DAG->getNextClusterSucc() : DAG->getNextClusterPred();
1702   if (tryGreater(TryCand.SU == NextClusterSU, Cand.SU == NextClusterSU,
1703                  TryCand, Cand, Cluster))
1704     return;
1705   // Currently, weak edges are for clustering, so we hard-code that reason.
1706   // However, deferring the current TryCand will not change Cand's reason.
1707   CandReason OrigReason = Cand.Reason;
1708   if (tryLess(getWeakLeft(TryCand.SU, Zone.isTop()),
1709               getWeakLeft(Cand.SU, Zone.isTop()),
1710               TryCand, Cand, Cluster)) {
1711     Cand.Reason = OrigReason;
1712     return;
1713   }
1714   // Avoid critical resource consumption and balance the schedule.
1715   TryCand.initResourceDelta(DAG, SchedModel);
1716   if (tryLess(TryCand.ResDelta.CritResources, Cand.ResDelta.CritResources,
1717               TryCand, Cand, ResourceReduce))
1718     return;
1719   if (tryGreater(TryCand.ResDelta.DemandedResources,
1720                  Cand.ResDelta.DemandedResources,
1721                  TryCand, Cand, ResourceDemand))
1722     return;
1723
1724   // Avoid serializing long latency dependence chains.
1725   if (Cand.Policy.ReduceLatency) {
1726     if (Zone.isTop()) {
1727       if (Cand.SU->getDepth() * SchedModel->getLatencyFactor()
1728           > Zone.ExpectedCount) {
1729         if (tryLess(TryCand.SU->getDepth(), Cand.SU->getDepth(),
1730                     TryCand, Cand, TopDepthReduce))
1731           return;
1732       }
1733       if (tryGreater(TryCand.SU->getHeight(), Cand.SU->getHeight(),
1734                      TryCand, Cand, TopPathReduce))
1735         return;
1736     }
1737     else {
1738       if (Cand.SU->getHeight() * SchedModel->getLatencyFactor()
1739           > Zone.ExpectedCount) {
1740         if (tryLess(TryCand.SU->getHeight(), Cand.SU->getHeight(),
1741                     TryCand, Cand, BotHeightReduce))
1742           return;
1743       }
1744       if (tryGreater(TryCand.SU->getDepth(), Cand.SU->getDepth(),
1745                      TryCand, Cand, BotPathReduce))
1746         return;
1747     }
1748   }
1749
1750   // Avoid increasing the max pressure of the entire region.
1751   if (tryLess(TryCand.RPDelta.CurrentMax.UnitIncrease,
1752               Cand.RPDelta.CurrentMax.UnitIncrease, TryCand, Cand, SingleMax))
1753     return;
1754   if (Cand.Reason == SingleMax)
1755     Cand.Reason = MultiPressure;
1756
1757   // Prefer immediate defs/users of the last scheduled instruction. This is a
1758   // nice pressure avoidance strategy that also conserves the processor's
1759   // register renaming resources and keeps the machine code readable.
1760   if (tryGreater(Zone.NextSUs.count(TryCand.SU), Zone.NextSUs.count(Cand.SU),
1761                  TryCand, Cand, NextDefUse))
1762     return;
1763
1764   // Fall through to original instruction order.
1765   if ((Zone.isTop() && TryCand.SU->NodeNum < Cand.SU->NodeNum)
1766       || (!Zone.isTop() && TryCand.SU->NodeNum > Cand.SU->NodeNum)) {
1767     TryCand.Reason = NodeOrder;
1768   }
1769 }
1770
1771 /// pickNodeFromQueue helper that returns true if the LHS reg pressure effect is
1772 /// more desirable than RHS from scheduling standpoint.
1773 static bool compareRPDelta(const RegPressureDelta &LHS,
1774                            const RegPressureDelta &RHS) {
1775   // Compare each component of pressure in decreasing order of importance
1776   // without checking if any are valid. Invalid PressureElements are assumed to
1777   // have UnitIncrease==0, so are neutral.
1778
1779   // Avoid increasing the max critical pressure in the scheduled region.
1780   if (LHS.Excess.UnitIncrease != RHS.Excess.UnitIncrease) {
1781     DEBUG(dbgs() << "RP excess top - bot: "
1782           << (LHS.Excess.UnitIncrease - RHS.Excess.UnitIncrease) << '\n');
1783     return LHS.Excess.UnitIncrease < RHS.Excess.UnitIncrease;
1784   }
1785   // Avoid increasing the max critical pressure in the scheduled region.
1786   if (LHS.CriticalMax.UnitIncrease != RHS.CriticalMax.UnitIncrease) {
1787     DEBUG(dbgs() << "RP critical top - bot: "
1788           << (LHS.CriticalMax.UnitIncrease - RHS.CriticalMax.UnitIncrease)
1789           << '\n');
1790     return LHS.CriticalMax.UnitIncrease < RHS.CriticalMax.UnitIncrease;
1791   }
1792   // Avoid increasing the max pressure of the entire region.
1793   if (LHS.CurrentMax.UnitIncrease != RHS.CurrentMax.UnitIncrease) {
1794     DEBUG(dbgs() << "RP current top - bot: "
1795           << (LHS.CurrentMax.UnitIncrease - RHS.CurrentMax.UnitIncrease)
1796           << '\n');
1797     return LHS.CurrentMax.UnitIncrease < RHS.CurrentMax.UnitIncrease;
1798   }
1799   return false;
1800 }
1801
1802 #ifndef NDEBUG
1803 const char *ConvergingScheduler::getReasonStr(
1804   ConvergingScheduler::CandReason Reason) {
1805   switch (Reason) {
1806   case NoCand:         return "NOCAND    ";
1807   case SingleExcess:   return "REG-EXCESS";
1808   case SingleCritical: return "REG-CRIT  ";
1809   case Cluster:        return "CLUSTER   ";
1810   case SingleMax:      return "REG-MAX   ";
1811   case MultiPressure:  return "REG-MULTI ";
1812   case ResourceReduce: return "RES-REDUCE";
1813   case ResourceDemand: return "RES-DEMAND";
1814   case TopDepthReduce: return "TOP-DEPTH ";
1815   case TopPathReduce:  return "TOP-PATH  ";
1816   case BotHeightReduce:return "BOT-HEIGHT";
1817   case BotPathReduce:  return "BOT-PATH  ";
1818   case NextDefUse:     return "DEF-USE   ";
1819   case NodeOrder:      return "ORDER     ";
1820   };
1821   llvm_unreachable("Unknown reason!");
1822 }
1823
1824 void ConvergingScheduler::traceCandidate(const SchedCandidate &Cand,
1825                                          const SchedBoundary &Zone) {
1826   const char *Label = getReasonStr(Cand.Reason);
1827   PressureElement P;
1828   unsigned ResIdx = 0;
1829   unsigned Latency = 0;
1830   switch (Cand.Reason) {
1831   default:
1832     break;
1833   case SingleExcess:
1834     P = Cand.RPDelta.Excess;
1835     break;
1836   case SingleCritical:
1837     P = Cand.RPDelta.CriticalMax;
1838     break;
1839   case SingleMax:
1840     P = Cand.RPDelta.CurrentMax;
1841     break;
1842   case ResourceReduce:
1843     ResIdx = Cand.Policy.ReduceResIdx;
1844     break;
1845   case ResourceDemand:
1846     ResIdx = Cand.Policy.DemandResIdx;
1847     break;
1848   case TopDepthReduce:
1849     Latency = Cand.SU->getDepth();
1850     break;
1851   case TopPathReduce:
1852     Latency = Cand.SU->getHeight();
1853     break;
1854   case BotHeightReduce:
1855     Latency = Cand.SU->getHeight();
1856     break;
1857   case BotPathReduce:
1858     Latency = Cand.SU->getDepth();
1859     break;
1860   }
1861   dbgs() << Label << " " << Zone.Available.getName() << " ";
1862   if (P.isValid())
1863     dbgs() << TRI->getRegPressureSetName(P.PSetID) << ":" << P.UnitIncrease
1864            << " ";
1865   else
1866     dbgs() << "     ";
1867   if (ResIdx)
1868     dbgs() << SchedModel->getProcResource(ResIdx)->Name << " ";
1869   else
1870     dbgs() << "        ";
1871   if (Latency)
1872     dbgs() << Latency << " cycles ";
1873   else
1874     dbgs() << "         ";
1875   Cand.SU->dump(DAG);
1876 }
1877 #endif
1878
1879 /// Pick the best candidate from the top queue.
1880 ///
1881 /// TODO: getMaxPressureDelta results can be mostly cached for each SUnit during
1882 /// DAG building. To adjust for the current scheduling location we need to
1883 /// maintain the number of vreg uses remaining to be top-scheduled.
1884 void ConvergingScheduler::pickNodeFromQueue(SchedBoundary &Zone,
1885                                             const RegPressureTracker &RPTracker,
1886                                             SchedCandidate &Cand) {
1887   ReadyQueue &Q = Zone.Available;
1888
1889   DEBUG(Q.dump());
1890
1891   // getMaxPressureDelta temporarily modifies the tracker.
1892   RegPressureTracker &TempTracker = const_cast<RegPressureTracker&>(RPTracker);
1893
1894   for (ReadyQueue::iterator I = Q.begin(), E = Q.end(); I != E; ++I) {
1895
1896     SchedCandidate TryCand(Cand.Policy);
1897     TryCand.SU = *I;
1898     tryCandidate(Cand, TryCand, Zone, RPTracker, TempTracker);
1899     if (TryCand.Reason != NoCand) {
1900       // Initialize resource delta if needed in case future heuristics query it.
1901       if (TryCand.ResDelta == SchedResourceDelta())
1902         TryCand.initResourceDelta(DAG, SchedModel);
1903       Cand.setBest(TryCand);
1904       DEBUG(traceCandidate(Cand, Zone));
1905     }
1906     TryCand.SU = *I;
1907   }
1908 }
1909
1910 static void tracePick(const ConvergingScheduler::SchedCandidate &Cand,
1911                       bool IsTop) {
1912   DEBUG(dbgs() << "Pick " << (IsTop ? "top" : "bot")
1913         << " SU(" << Cand.SU->NodeNum << ") "
1914         << ConvergingScheduler::getReasonStr(Cand.Reason) << '\n');
1915 }
1916
1917 /// Pick the best candidate node from either the top or bottom queue.
1918 SUnit *ConvergingScheduler::pickNodeBidirectional(bool &IsTopNode) {
1919   // Schedule as far as possible in the direction of no choice. This is most
1920   // efficient, but also provides the best heuristics for CriticalPSets.
1921   if (SUnit *SU = Bot.pickOnlyChoice()) {
1922     IsTopNode = false;
1923     return SU;
1924   }
1925   if (SUnit *SU = Top.pickOnlyChoice()) {
1926     IsTopNode = true;
1927     return SU;
1928   }
1929   CandPolicy NoPolicy;
1930   SchedCandidate BotCand(NoPolicy);
1931   SchedCandidate TopCand(NoPolicy);
1932   checkResourceLimits(TopCand, BotCand);
1933
1934   // Prefer bottom scheduling when heuristics are silent.
1935   pickNodeFromQueue(Bot, DAG->getBotRPTracker(), BotCand);
1936   assert(BotCand.Reason != NoCand && "failed to find the first candidate");
1937
1938   // If either Q has a single candidate that provides the least increase in
1939   // Excess pressure, we can immediately schedule from that Q.
1940   //
1941   // RegionCriticalPSets summarizes the pressure within the scheduled region and
1942   // affects picking from either Q. If scheduling in one direction must
1943   // increase pressure for one of the excess PSets, then schedule in that
1944   // direction first to provide more freedom in the other direction.
1945   if (BotCand.Reason == SingleExcess || BotCand.Reason == SingleCritical) {
1946     IsTopNode = false;
1947     tracePick(BotCand, IsTopNode);
1948     return BotCand.SU;
1949   }
1950   // Check if the top Q has a better candidate.
1951   pickNodeFromQueue(Top, DAG->getTopRPTracker(), TopCand);
1952   assert(TopCand.Reason != NoCand && "failed to find the first candidate");
1953
1954   // If either Q has a single candidate that minimizes pressure above the
1955   // original region's pressure pick it.
1956   if (TopCand.Reason <= SingleMax || BotCand.Reason <= SingleMax) {
1957     if (TopCand.Reason < BotCand.Reason) {
1958       IsTopNode = true;
1959       tracePick(TopCand, IsTopNode);
1960       return TopCand.SU;
1961     }
1962     IsTopNode = false;
1963     tracePick(BotCand, IsTopNode);
1964     return BotCand.SU;
1965   }
1966   // Check for a salient pressure difference and pick the best from either side.
1967   if (compareRPDelta(TopCand.RPDelta, BotCand.RPDelta)) {
1968     IsTopNode = true;
1969     tracePick(TopCand, IsTopNode);
1970     return TopCand.SU;
1971   }
1972   // Otherwise prefer the bottom candidate, in node order if all else failed.
1973   if (TopCand.Reason < BotCand.Reason) {
1974     IsTopNode = true;
1975     tracePick(TopCand, IsTopNode);
1976     return TopCand.SU;
1977   }
1978   IsTopNode = false;
1979   tracePick(BotCand, IsTopNode);
1980   return BotCand.SU;
1981 }
1982
1983 /// Pick the best node to balance the schedule. Implements MachineSchedStrategy.
1984 SUnit *ConvergingScheduler::pickNode(bool &IsTopNode) {
1985   if (DAG->top() == DAG->bottom()) {
1986     assert(Top.Available.empty() && Top.Pending.empty() &&
1987            Bot.Available.empty() && Bot.Pending.empty() && "ReadyQ garbage");
1988     return NULL;
1989   }
1990   SUnit *SU;
1991   do {
1992     if (ForceTopDown) {
1993       SU = Top.pickOnlyChoice();
1994       if (!SU) {
1995         CandPolicy NoPolicy;
1996         SchedCandidate TopCand(NoPolicy);
1997         pickNodeFromQueue(Top, DAG->getTopRPTracker(), TopCand);
1998         assert(TopCand.Reason != NoCand && "failed to find the first candidate");
1999         SU = TopCand.SU;
2000       }
2001       IsTopNode = true;
2002     }
2003     else if (ForceBottomUp) {
2004       SU = Bot.pickOnlyChoice();
2005       if (!SU) {
2006         CandPolicy NoPolicy;
2007         SchedCandidate BotCand(NoPolicy);
2008         pickNodeFromQueue(Bot, DAG->getBotRPTracker(), BotCand);
2009         assert(BotCand.Reason != NoCand && "failed to find the first candidate");
2010         SU = BotCand.SU;
2011       }
2012       IsTopNode = false;
2013     }
2014     else {
2015       SU = pickNodeBidirectional(IsTopNode);
2016     }
2017   } while (SU->isScheduled);
2018
2019   if (SU->isTopReady())
2020     Top.removeReady(SU);
2021   if (SU->isBottomReady())
2022     Bot.removeReady(SU);
2023
2024   DEBUG(dbgs() << "*** " << (IsTopNode ? "Top" : "Bottom")
2025         << " Scheduling Instruction in cycle "
2026         << (IsTopNode ? Top.CurrCycle : Bot.CurrCycle) << '\n';
2027         SU->dump(DAG));
2028   return SU;
2029 }
2030
2031 /// Update the scheduler's state after scheduling a node. This is the same node
2032 /// that was just returned by pickNode(). However, ScheduleDAGMI needs to update
2033 /// it's state based on the current cycle before MachineSchedStrategy does.
2034 void ConvergingScheduler::schedNode(SUnit *SU, bool IsTopNode) {
2035   if (IsTopNode) {
2036     SU->TopReadyCycle = Top.CurrCycle;
2037     Top.bumpNode(SU);
2038   }
2039   else {
2040     SU->BotReadyCycle = Bot.CurrCycle;
2041     Bot.bumpNode(SU);
2042   }
2043 }
2044
2045 /// Create the standard converging machine scheduler. This will be used as the
2046 /// default scheduler if the target does not set a default.
2047 static ScheduleDAGInstrs *createConvergingSched(MachineSchedContext *C) {
2048   assert((!ForceTopDown || !ForceBottomUp) &&
2049          "-misched-topdown incompatible with -misched-bottomup");
2050   ScheduleDAGMI *DAG = new ScheduleDAGMI(C, new ConvergingScheduler());
2051   // Register DAG post-processors.
2052   if (EnableLoadCluster)
2053     DAG->addMutation(new LoadClusterMutation(DAG->TII, DAG->TRI));
2054   if (EnableMacroFusion)
2055     DAG->addMutation(new MacroFusion(DAG->TII));
2056   return DAG;
2057 }
2058 static MachineSchedRegistry
2059 ConvergingSchedRegistry("converge", "Standard converging scheduler.",
2060                         createConvergingSched);
2061
2062 //===----------------------------------------------------------------------===//
2063 // ILP Scheduler. Currently for experimental analysis of heuristics.
2064 //===----------------------------------------------------------------------===//
2065
2066 namespace {
2067 /// \brief Order nodes by the ILP metric.
2068 struct ILPOrder {
2069   SchedDFSResult *DFSResult;
2070   BitVector *ScheduledTrees;
2071   bool MaximizeILP;
2072
2073   ILPOrder(SchedDFSResult *dfs, BitVector *schedtrees, bool MaxILP)
2074     : DFSResult(dfs), ScheduledTrees(schedtrees), MaximizeILP(MaxILP) {}
2075
2076   /// \brief Apply a less-than relation on node priority.
2077   ///
2078   /// (Return true if A comes after B in the Q.)
2079   bool operator()(const SUnit *A, const SUnit *B) const {
2080     unsigned SchedTreeA = DFSResult->getSubtreeID(A);
2081     unsigned SchedTreeB = DFSResult->getSubtreeID(B);
2082     if (SchedTreeA != SchedTreeB) {
2083       // Unscheduled trees have lower priority.
2084       if (ScheduledTrees->test(SchedTreeA) != ScheduledTrees->test(SchedTreeB))
2085         return ScheduledTrees->test(SchedTreeB);
2086
2087       // Trees with shallower connections have have lower priority.
2088       if (DFSResult->getSubtreeLevel(SchedTreeA)
2089           != DFSResult->getSubtreeLevel(SchedTreeB)) {
2090         return DFSResult->getSubtreeLevel(SchedTreeA)
2091           < DFSResult->getSubtreeLevel(SchedTreeB);
2092       }
2093     }
2094     if (MaximizeILP)
2095       return DFSResult->getILP(A) < DFSResult->getILP(B);
2096     else
2097       return DFSResult->getILP(A) > DFSResult->getILP(B);
2098   }
2099 };
2100
2101 /// \brief Schedule based on the ILP metric.
2102 class ILPScheduler : public MachineSchedStrategy {
2103   /// In case all subtrees are eventually connected to a common root through
2104   /// data dependence (e.g. reduction), place an upper limit on their size.
2105   ///
2106   /// FIXME: A subtree limit is generally good, but in the situation commented
2107   /// above, where multiple similar subtrees feed a common root, we should
2108   /// only split at a point where the resulting subtrees will be balanced.
2109   /// (a motivating test case must be found).
2110   static const unsigned SubtreeLimit = 16;
2111
2112   SchedDFSResult DFSResult;
2113   BitVector ScheduledTrees;
2114   ILPOrder Cmp;
2115
2116   std::vector<SUnit*> ReadyQ;
2117 public:
2118   ILPScheduler(bool MaximizeILP)
2119   : DFSResult(/*BottomUp=*/true, SubtreeLimit),
2120     Cmp(&DFSResult, &ScheduledTrees, MaximizeILP) {}
2121
2122   virtual void initialize(ScheduleDAGMI *DAG) {
2123     ReadyQ.clear();
2124     DFSResult.clear();
2125     DFSResult.resize(DAG->SUnits.size());
2126     ScheduledTrees.clear();
2127   }
2128
2129   virtual void registerRoots() {
2130     DFSResult.compute(ReadyQ);
2131     ScheduledTrees.resize(DFSResult.getNumSubtrees());
2132     // Restore the heap in ReadyQ with the updated DFS results.
2133     std::make_heap(ReadyQ.begin(), ReadyQ.end(), Cmp);
2134   }
2135
2136   /// Implement MachineSchedStrategy interface.
2137   /// -----------------------------------------
2138
2139   /// Callback to select the highest priority node from the ready Q.
2140   virtual SUnit *pickNode(bool &IsTopNode) {
2141     if (ReadyQ.empty()) return NULL;
2142     pop_heap(ReadyQ.begin(), ReadyQ.end(), Cmp);
2143     SUnit *SU = ReadyQ.back();
2144     ReadyQ.pop_back();
2145     IsTopNode = false;
2146     DEBUG(dbgs() << "*** Scheduling " << "SU(" << SU->NodeNum << "): "
2147           << *SU->getInstr()
2148           << " ILP: " << DFSResult.getILP(SU)
2149           << " Tree: " << DFSResult.getSubtreeID(SU) << " @"
2150           << DFSResult.getSubtreeLevel(DFSResult.getSubtreeID(SU))<< '\n');
2151     return SU;
2152   }
2153
2154   /// Callback after a node is scheduled. Mark a newly scheduled tree, notify
2155   /// DFSResults, and resort the priority Q.
2156   virtual void schedNode(SUnit *SU, bool IsTopNode) {
2157     assert(!IsTopNode && "SchedDFSResult needs bottom-up");
2158     if (!ScheduledTrees.test(DFSResult.getSubtreeID(SU))) {
2159       ScheduledTrees.set(DFSResult.getSubtreeID(SU));
2160       DFSResult.scheduleTree(DFSResult.getSubtreeID(SU));
2161       std::make_heap(ReadyQ.begin(), ReadyQ.end(), Cmp);
2162     }
2163   }
2164
2165   virtual void releaseTopNode(SUnit *) { /*only called for top roots*/ }
2166
2167   virtual void releaseBottomNode(SUnit *SU) {
2168     ReadyQ.push_back(SU);
2169     std::push_heap(ReadyQ.begin(), ReadyQ.end(), Cmp);
2170   }
2171 };
2172 } // namespace
2173
2174 static ScheduleDAGInstrs *createILPMaxScheduler(MachineSchedContext *C) {
2175   return new ScheduleDAGMI(C, new ILPScheduler(true));
2176 }
2177 static ScheduleDAGInstrs *createILPMinScheduler(MachineSchedContext *C) {
2178   return new ScheduleDAGMI(C, new ILPScheduler(false));
2179 }
2180 static MachineSchedRegistry ILPMaxRegistry(
2181   "ilpmax", "Schedule bottom-up for max ILP", createILPMaxScheduler);
2182 static MachineSchedRegistry ILPMinRegistry(
2183   "ilpmin", "Schedule bottom-up for min ILP", createILPMinScheduler);
2184
2185 //===----------------------------------------------------------------------===//
2186 // Machine Instruction Shuffler for Correctness Testing
2187 //===----------------------------------------------------------------------===//
2188
2189 #ifndef NDEBUG
2190 namespace {
2191 /// Apply a less-than relation on the node order, which corresponds to the
2192 /// instruction order prior to scheduling. IsReverse implements greater-than.
2193 template<bool IsReverse>
2194 struct SUnitOrder {
2195   bool operator()(SUnit *A, SUnit *B) const {
2196     if (IsReverse)
2197       return A->NodeNum > B->NodeNum;
2198     else
2199       return A->NodeNum < B->NodeNum;
2200   }
2201 };
2202
2203 /// Reorder instructions as much as possible.
2204 class InstructionShuffler : public MachineSchedStrategy {
2205   bool IsAlternating;
2206   bool IsTopDown;
2207
2208   // Using a less-than relation (SUnitOrder<false>) for the TopQ priority
2209   // gives nodes with a higher number higher priority causing the latest
2210   // instructions to be scheduled first.
2211   PriorityQueue<SUnit*, std::vector<SUnit*>, SUnitOrder<false> >
2212     TopQ;
2213   // When scheduling bottom-up, use greater-than as the queue priority.
2214   PriorityQueue<SUnit*, std::vector<SUnit*>, SUnitOrder<true> >
2215     BottomQ;
2216 public:
2217   InstructionShuffler(bool alternate, bool topdown)
2218     : IsAlternating(alternate), IsTopDown(topdown) {}
2219
2220   virtual void initialize(ScheduleDAGMI *) {
2221     TopQ.clear();
2222     BottomQ.clear();
2223   }
2224
2225   /// Implement MachineSchedStrategy interface.
2226   /// -----------------------------------------
2227
2228   virtual SUnit *pickNode(bool &IsTopNode) {
2229     SUnit *SU;
2230     if (IsTopDown) {
2231       do {
2232         if (TopQ.empty()) return NULL;
2233         SU = TopQ.top();
2234         TopQ.pop();
2235       } while (SU->isScheduled);
2236       IsTopNode = true;
2237     }
2238     else {
2239       do {
2240         if (BottomQ.empty()) return NULL;
2241         SU = BottomQ.top();
2242         BottomQ.pop();
2243       } while (SU->isScheduled);
2244       IsTopNode = false;
2245     }
2246     if (IsAlternating)
2247       IsTopDown = !IsTopDown;
2248     return SU;
2249   }
2250
2251   virtual void schedNode(SUnit *SU, bool IsTopNode) {}
2252
2253   virtual void releaseTopNode(SUnit *SU) {
2254     TopQ.push(SU);
2255   }
2256   virtual void releaseBottomNode(SUnit *SU) {
2257     BottomQ.push(SU);
2258   }
2259 };
2260 } // namespace
2261
2262 static ScheduleDAGInstrs *createInstructionShuffler(MachineSchedContext *C) {
2263   bool Alternate = !ForceTopDown && !ForceBottomUp;
2264   bool TopDown = !ForceBottomUp;
2265   assert((TopDown || !ForceTopDown) &&
2266          "-misched-topdown incompatible with -misched-bottomup");
2267   return new ScheduleDAGMI(C, new InstructionShuffler(Alternate, TopDown));
2268 }
2269 static MachineSchedRegistry ShufflerRegistry(
2270   "shuffle", "Shuffle machine instructions alternating directions",
2271   createInstructionShuffler);
2272 #endif // !NDEBUG