lib/CodeGen/RegAllocGreedy.cpp

   1 //===-- RegAllocGreedy.cpp - greedy register allocator --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the RAGreedy function pass for register allocation in
  11 // optimized builds.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "regalloc"
  16 #include "AllocationOrder.h"
  17 #include "InterferenceCache.h"
  18 #include "LiveRangeEdit.h"
  19 #include "RegAllocBase.h"
  20 #include "Spiller.h"
  21 #include "SpillPlacement.h"
  22 #include "SplitKit.h"
  23 #include "VirtRegMap.h"
  24 #include "llvm/ADT/Statistic.h"
  25 #include "llvm/Analysis/AliasAnalysis.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/PassAnalysisSupport.h"
  28 #include "llvm/CodeGen/CalcSpillWeights.h"
  29 #include "llvm/CodeGen/EdgeBundles.h"
  30 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  31 #include "llvm/CodeGen/LiveStackAnalysis.h"
  32 #include "llvm/CodeGen/MachineDominators.h"
  33 #include "llvm/CodeGen/MachineFunctionPass.h"
  34 #include "llvm/CodeGen/MachineLoopInfo.h"
  35 #include "llvm/CodeGen/MachineLoopRanges.h"
  36 #include "llvm/CodeGen/MachineRegisterInfo.h"
  37 #include "llvm/CodeGen/Passes.h"
  38 #include "llvm/CodeGen/RegAllocRegistry.h"
  39 #include "llvm/CodeGen/RegisterCoalescer.h"
  40 #include "llvm/Target/TargetOptions.h"
  41 #include "llvm/Support/Debug.h"
  42 #include "llvm/Support/ErrorHandling.h"
  43 #include "llvm/Support/raw_ostream.h"
  44 #include "llvm/Support/Timer.h"
  45
  46 #include <queue>
  47
  48 using namespace llvm;
  49
  50 STATISTIC(NumGlobalSplits, "Number of split global live ranges");
  51 STATISTIC(NumLocalSplits,  "Number of split local live ranges");
  52 STATISTIC(NumEvicted,      "Number of interferences evicted");
  53
  54 static RegisterRegAlloc greedyRegAlloc("greedy", "greedy register allocator",
  55                                        createGreedyRegisterAllocator);
  56
  57 namespace {
  58 class RAGreedy : public MachineFunctionPass,
  59                  public RegAllocBase,
  60                  private LiveRangeEdit::Delegate {
  61
  62   // context
  63   MachineFunction *MF;
  64   BitVector ReservedRegs;
  65
  66   // analyses
  67   SlotIndexes *Indexes;
  68   LiveStacks *LS;
  69   MachineDominatorTree *DomTree;
  70   MachineLoopInfo *Loops;
  71   MachineLoopRanges *LoopRanges;
  72   EdgeBundles *Bundles;
  73   SpillPlacement *SpillPlacer;
  74
  75   // state
  76   std::auto_ptr<Spiller> SpillerInstance;
  77   std::priority_queue<std::pair<unsigned, unsigned> > Queue;
  78
  79   // Live ranges pass through a number of stages as we try to allocate them.
  80   // Some of the stages may also create new live ranges:
  81   //
  82   // - Region splitting.
  83   // - Per-block splitting.
  84   // - Local splitting.
  85   // - Spilling.
  86   //
  87   // Ranges produced by one of the stages skip the previous stages when they are
  88   // dequeued. This improves performance because we can skip interference checks
  89   // that are unlikely to give any results. It also guarantees that the live
  90   // range splitting algorithm terminates, something that is otherwise hard to
  91   // ensure.
  92   enum LiveRangeStage {
  93     RS_New,      ///< Never seen before.
  94     RS_First,    ///< First time in the queue.
  95     RS_Second,   ///< Second time in the queue.
  96     RS_Region,   ///< Produced by region splitting.
  97     RS_Block,    ///< Produced by per-block splitting.
  98     RS_Local,    ///< Produced by local splitting.
  99     RS_Spill     ///< Produced by spilling.
 100   };
 101
 102   IndexedMap<unsigned char, VirtReg2IndexFunctor> LRStage;
 103
 104   LiveRangeStage getStage(const LiveInterval &VirtReg) const {
 105     return LiveRangeStage(LRStage[VirtReg.reg]);
 106   }
 107
 108   template<typename Iterator>
 109   void setStage(Iterator Begin, Iterator End, LiveRangeStage NewStage) {
 110     LRStage.resize(MRI->getNumVirtRegs());
 111     for (;Begin != End; ++Begin) {
 112       unsigned Reg = (*Begin)->reg;
 113       if (LRStage[Reg] == RS_New)
 114         LRStage[Reg] = NewStage;
 115     }
 116   }
 117
 118   // splitting state.
 119   std::auto_ptr<SplitAnalysis> SA;
 120   std::auto_ptr<SplitEditor> SE;
 121
 122   /// Cached per-block interference maps
 123   InterferenceCache IntfCache;
 124
 125   /// All basic blocks where the current register is live.
 126   SmallVector<SpillPlacement::BlockConstraint, 8> SplitConstraints;
 127
 128   /// Global live range splitting candidate info.
 129   struct GlobalSplitCandidate {
 130     unsigned PhysReg;
 131     BitVector LiveBundles;
 132   };
 133
 134   /// Candidate info for for each PhysReg in AllocationOrder.
 135   /// This vector never shrinks, but grows to the size of the largest register
 136   /// class.
 137   SmallVector<GlobalSplitCandidate, 32> GlobalCand;
 138
 139   /// For every instruction in SA->UseSlots, store the previous non-copy
 140   /// instruction.
 141   SmallVector<SlotIndex, 8> PrevSlot;
 142
 143 public:
 144   RAGreedy();
 145
 146   /// Return the pass name.
 147   virtual const char* getPassName() const {
 148     return "Greedy Register Allocator";
 149   }
 150
 151   /// RAGreedy analysis usage.
 152   virtual void getAnalysisUsage(AnalysisUsage &AU) const;
 153   virtual void releaseMemory();
 154   virtual Spiller &spiller() { return *SpillerInstance; }
 155   virtual void enqueue(LiveInterval *LI);
 156   virtual LiveInterval *dequeue();
 157   virtual unsigned selectOrSplit(LiveInterval&,
 158                                  SmallVectorImpl<LiveInterval*>&);
 159
 160   /// Perform register allocation.
 161   virtual bool runOnMachineFunction(MachineFunction &mf);
 162
 163   static char ID;
 164
 165 private:
 166   void LRE_WillEraseInstruction(MachineInstr*);
 167   bool LRE_CanEraseVirtReg(unsigned);
 168   void LRE_WillShrinkVirtReg(unsigned);
 169   void LRE_DidCloneVirtReg(unsigned, unsigned);
 170
 171   float calcSplitConstraints(unsigned);
 172   float calcGlobalSplitCost(const BitVector&);
 173   void splitAroundRegion(LiveInterval&, unsigned, const BitVector&,
 174                          SmallVectorImpl<LiveInterval*>&);
 175   void calcGapWeights(unsigned, SmallVectorImpl<float>&);
 176   SlotIndex getPrevMappedIndex(const MachineInstr*);
 177   void calcPrevSlots();
 178   unsigned nextSplitPoint(unsigned);
 179   bool canEvictInterference(LiveInterval&, unsigned, float&);
 180
 181   unsigned tryEvict(LiveInterval&, AllocationOrder&,
 182                     SmallVectorImpl<LiveInterval*>&);
 183   unsigned tryRegionSplit(LiveInterval&, AllocationOrder&,
 184                           SmallVectorImpl<LiveInterval*>&);
 185   unsigned tryLocalSplit(LiveInterval&, AllocationOrder&,
 186     SmallVectorImpl<LiveInterval*>&);
 187   unsigned trySplit(LiveInterval&, AllocationOrder&,
 188                     SmallVectorImpl<LiveInterval*>&);
 189 };
 190 } // end anonymous namespace
 191
 192 char RAGreedy::ID = 0;
 193
 194 FunctionPass* llvm::createGreedyRegisterAllocator() {
 195   return new RAGreedy();
 196 }
 197
 198 RAGreedy::RAGreedy(): MachineFunctionPass(ID), LRStage(RS_New) {
 199   initializeSlotIndexesPass(*PassRegistry::getPassRegistry());
 200   initializeLiveIntervalsPass(*PassRegistry::getPassRegistry());
 201   initializeSlotIndexesPass(*PassRegistry::getPassRegistry());
 202   initializeStrongPHIEliminationPass(*PassRegistry::getPassRegistry());
 203   initializeRegisterCoalescerAnalysisGroup(*PassRegistry::getPassRegistry());
 204   initializeCalculateSpillWeightsPass(*PassRegistry::getPassRegistry());
 205   initializeLiveStacksPass(*PassRegistry::getPassRegistry());
 206   initializeMachineDominatorTreePass(*PassRegistry::getPassRegistry());
 207   initializeMachineLoopInfoPass(*PassRegistry::getPassRegistry());
 208   initializeMachineLoopRangesPass(*PassRegistry::getPassRegistry());
 209   initializeVirtRegMapPass(*PassRegistry::getPassRegistry());
 210   initializeEdgeBundlesPass(*PassRegistry::getPassRegistry());
 211   initializeSpillPlacementPass(*PassRegistry::getPassRegistry());
 212 }
 213
 214 void RAGreedy::getAnalysisUsage(AnalysisUsage &AU) const {
 215   AU.setPreservesCFG();
 216   AU.addRequired<AliasAnalysis>();
 217   AU.addPreserved<AliasAnalysis>();
 218   AU.addRequired<LiveIntervals>();
 219   AU.addRequired<SlotIndexes>();
 220   AU.addPreserved<SlotIndexes>();
 221   if (StrongPHIElim)
 222     AU.addRequiredID(StrongPHIEliminationID);
 223   AU.addRequiredTransitive<RegisterCoalescer>();
 224   AU.addRequired<CalculateSpillWeights>();
 225   AU.addRequired<LiveStacks>();
 226   AU.addPreserved<LiveStacks>();
 227   AU.addRequired<MachineDominatorTree>();
 228   AU.addPreserved<MachineDominatorTree>();
 229   AU.addRequired<MachineLoopInfo>();
 230   AU.addPreserved<MachineLoopInfo>();
 231   AU.addRequired<MachineLoopRanges>();
 232   AU.addPreserved<MachineLoopRanges>();
 233   AU.addRequired<VirtRegMap>();
 234   AU.addPreserved<VirtRegMap>();
 235   AU.addRequired<EdgeBundles>();
 236   AU.addRequired<SpillPlacement>();
 237   MachineFunctionPass::getAnalysisUsage(AU);
 238 }
 239
 240
 241 //===----------------------------------------------------------------------===//
 242 //                     LiveRangeEdit delegate methods
 243 //===----------------------------------------------------------------------===//
 244
 245 void RAGreedy::LRE_WillEraseInstruction(MachineInstr *MI) {
 246   // LRE itself will remove from SlotIndexes and parent basic block.
 247   VRM->RemoveMachineInstrFromMaps(MI);
 248 }
 249
 250 bool RAGreedy::LRE_CanEraseVirtReg(unsigned VirtReg) {
 251   if (unsigned PhysReg = VRM->getPhys(VirtReg)) {
 252     unassign(LIS->getInterval(VirtReg), PhysReg);
 253     return true;
 254   }
 255   // Unassigned virtreg is probably in the priority queue.
 256   // RegAllocBase will erase it after dequeueing.
 257   return false;
 258 }
 259
 260 void RAGreedy::LRE_WillShrinkVirtReg(unsigned VirtReg) {
 261   unsigned PhysReg = VRM->getPhys(VirtReg);
 262   if (!PhysReg)
 263     return;
 264
 265   // Register is assigned, put it back on the queue for reassignment.
 266   LiveInterval &LI = LIS->getInterval(VirtReg);
 267   unassign(LI, PhysReg);
 268   enqueue(&LI);
 269 }
 270
 271 void RAGreedy::LRE_DidCloneVirtReg(unsigned New, unsigned Old) {
 272   // LRE may clone a virtual register because dead code elimination causes it to
 273   // be split into connected components. Ensure that the new register gets the
 274   // same stage as the parent.
 275   LRStage.grow(New);
 276   LRStage[New] = LRStage[Old];
 277 }
 278
 279 void RAGreedy::releaseMemory() {
 280   SpillerInstance.reset(0);
 281   LRStage.clear();
 282   RegAllocBase::releaseMemory();
 283 }
 284
 285 void RAGreedy::enqueue(LiveInterval *LI) {
 286   // Prioritize live ranges by size, assigning larger ranges first.
 287   // The queue holds (size, reg) pairs.
 288   const unsigned Size = LI->getSize();
 289   const unsigned Reg = LI->reg;
 290   assert(TargetRegisterInfo::isVirtualRegister(Reg) &&
 291          "Can only enqueue virtual registers");
 292   unsigned Prio;
 293
 294   LRStage.grow(Reg);
 295   if (LRStage[Reg] == RS_New)
 296     LRStage[Reg] = RS_First;
 297
 298   if (LRStage[Reg] == RS_Second)
 299     // Unsplit ranges that couldn't be allocated immediately are deferred until
 300     // everything else has been allocated. Long ranges are allocated last so
 301     // they are split against realistic interference.
 302     Prio = (1u << 31) - Size;
 303   else {
 304     // Everything else is allocated in long->short order. Long ranges that don't
 305     // fit should be spilled ASAP so they don't create interference.
 306     Prio = (1u << 31) + Size;
 307
 308     // Boost ranges that have a physical register hint.
 309     if (TargetRegisterInfo::isPhysicalRegister(VRM->getRegAllocPref(Reg)))
 310       Prio |= (1u << 30);
 311   }
 312
 313   Queue.push(std::make_pair(Prio, Reg));
 314 }
 315
 316 LiveInterval *RAGreedy::dequeue() {
 317   if (Queue.empty())
 318     return 0;
 319   LiveInterval *LI = &LIS->getInterval(Queue.top().second);
 320   Queue.pop();
 321   return LI;
 322 }
 323
 324 //===----------------------------------------------------------------------===//
 325 //                         Interference eviction
 326 //===----------------------------------------------------------------------===//
 327
 328 /// canEvict - Return true if all interferences between VirtReg and PhysReg can
 329 /// be evicted. Set maxWeight to the maximal spill weight of an interference.
 330 bool RAGreedy::canEvictInterference(LiveInterval &VirtReg, unsigned PhysReg,
 331                                     float &MaxWeight) {
 332   float Weight = 0;
 333   for (const unsigned *AliasI = TRI->getOverlaps(PhysReg); *AliasI; ++AliasI) {
 334     LiveIntervalUnion::Query &Q = query(VirtReg, *AliasI);
 335     // If there is 10 or more interferences, chances are one is smaller.
 336     if (Q.collectInterferingVRegs(10) >= 10)
 337       return false;
 338
 339     // Check if any interfering live range is heavier than VirtReg.
 340     for (unsigned i = 0, e = Q.interferingVRegs().size(); i != e; ++i) {
 341       LiveInterval *Intf = Q.interferingVRegs()[i];
 342       if (TargetRegisterInfo::isPhysicalRegister(Intf->reg))
 343         return false;
 344       if (Intf->weight >= VirtReg.weight)
 345         return false;
 346       Weight = std::max(Weight, Intf->weight);
 347     }
 348   }
 349   MaxWeight = Weight;
 350   return true;
 351 }
 352
 353 /// tryEvict - Try to evict all interferences for a physreg.
 354 /// @param  VirtReg Currently unassigned virtual register.
 355 /// @param  Order   Physregs to try.
 356 /// @return         Physreg to assign VirtReg, or 0.
 357 unsigned RAGreedy::tryEvict(LiveInterval &VirtReg,
 358                             AllocationOrder &Order,
 359                             SmallVectorImpl<LiveInterval*> &NewVRegs){
 360   NamedRegionTimer T("Evict", TimerGroupName, TimePassesIsEnabled);
 361
 362   // Keep track of the lightest single interference seen so far.
 363   float BestWeight = 0;
 364   unsigned BestPhys = 0;
 365
 366   Order.rewind();
 367   while (unsigned PhysReg = Order.next()) {
 368     float Weight = 0;
 369     if (!canEvictInterference(VirtReg, PhysReg, Weight))
 370       continue;
 371
 372     // This is an eviction candidate.
 373     DEBUG(dbgs() << "max " << PrintReg(PhysReg, TRI) << " interference = "
 374                  << Weight << '\n');
 375     if (BestPhys && Weight >= BestWeight)
 376       continue;
 377
 378     // Best so far.
 379     BestPhys = PhysReg;
 380     BestWeight = Weight;
 381     // Stop if the hint can be used.
 382     if (Order.isHint(PhysReg))
 383       break;
 384   }
 385
 386   if (!BestPhys)
 387     return 0;
 388
 389   DEBUG(dbgs() << "evicting " << PrintReg(BestPhys, TRI) << " interference\n");
 390   for (const unsigned *AliasI = TRI->getOverlaps(BestPhys); *AliasI; ++AliasI) {
 391     LiveIntervalUnion::Query &Q = query(VirtReg, *AliasI);
 392     assert(Q.seenAllInterferences() && "Didn't check all interfererences.");
 393     for (unsigned i = 0, e = Q.interferingVRegs().size(); i != e; ++i) {
 394       LiveInterval *Intf = Q.interferingVRegs()[i];
 395       unassign(*Intf, VRM->getPhys(Intf->reg));
 396       ++NumEvicted;
 397       NewVRegs.push_back(Intf);
 398     }
 399   }
 400   return BestPhys;
 401 }
 402
 403
 404 //===----------------------------------------------------------------------===//
 405 //                              Region Splitting
 406 //===----------------------------------------------------------------------===//
 407
 408 /// calcSplitConstraints - Fill out the SplitConstraints vector based on the
 409 /// interference pattern in Physreg and its aliases. Return the static cost of
 410 /// this split, assuming that all preferences in SplitConstraints are met.
 411 float RAGreedy::calcSplitConstraints(unsigned PhysReg) {
 412   InterferenceCache::Cursor Intf(IntfCache, PhysReg);
 413
 414   // Reset interference dependent info.
 415   SplitConstraints.resize(SA->LiveBlocks.size());
 416   float StaticCost = 0;
 417   for (unsigned i = 0, e = SA->LiveBlocks.size(); i != e; ++i) {
 418     SplitAnalysis::BlockInfo &BI = SA->LiveBlocks[i];
 419     SpillPlacement::BlockConstraint &BC = SplitConstraints[i];
 420
 421     BC.Number = BI.MBB->getNumber();
 422     Intf.moveToBlock(BC.Number);
 423     BC.Entry = (BI.Uses && BI.LiveIn) ?
 424       SpillPlacement::PrefReg : SpillPlacement::DontCare;
 425     BC.Exit = (BI.Uses && BI.LiveOut) ?
 426       SpillPlacement::PrefReg : SpillPlacement::DontCare;
 427
 428     if (!Intf.hasInterference())
 429       continue;
 430
 431     // Number of spill code instructions to insert.
 432     unsigned Ins = 0;
 433
 434     // Interference for the live-in value.
 435     if (BI.LiveIn) {
 436       if (Intf.first() <= Indexes->getMBBStartIdx(BC.Number))
 437         BC.Entry = SpillPlacement::MustSpill, Ins += BI.Uses;
 438       else if (!BI.Uses)
 439         BC.Entry = SpillPlacement::PrefSpill;
 440       else if (Intf.first() < BI.FirstUse)
 441         BC.Entry = SpillPlacement::PrefSpill, ++Ins;
 442       else if (Intf.first() < (BI.LiveThrough ? BI.LastUse : BI.Kill))
 443         ++Ins;
 444     }
 445
 446     // Interference for the live-out value.
 447     if (BI.LiveOut) {
 448       if (Intf.last() >= SA->getLastSplitPoint(BC.Number))
 449         BC.Exit = SpillPlacement::MustSpill, Ins += BI.Uses;
 450       else if (!BI.Uses)
 451         BC.Exit = SpillPlacement::PrefSpill;
 452       else if (Intf.last() > BI.LastUse)
 453         BC.Exit = SpillPlacement::PrefSpill, ++Ins;
 454       else if (Intf.last() > (BI.LiveThrough ? BI.FirstUse : BI.Def))
 455         ++Ins;
 456     }
 457
 458     // Accumulate the total frequency of inserted spill code.
 459     if (Ins)
 460       StaticCost += Ins * SpillPlacer->getBlockFrequency(BC.Number);
 461   }
 462   return StaticCost;
 463 }
 464
 465
 466 /// calcGlobalSplitCost - Return the global split cost of following the split
 467 /// pattern in LiveBundles. This cost should be added to the local cost of the
 468 /// interference pattern in SplitConstraints.
 469 ///
 470 float RAGreedy::calcGlobalSplitCost(const BitVector &LiveBundles) {
 471   float GlobalCost = 0;
 472   for (unsigned i = 0, e = SA->LiveBlocks.size(); i != e; ++i) {
 473     SplitAnalysis::BlockInfo &BI = SA->LiveBlocks[i];
 474     SpillPlacement::BlockConstraint &BC = SplitConstraints[i];
 475     bool RegIn  = LiveBundles[Bundles->getBundle(BC.Number, 0)];
 476     bool RegOut = LiveBundles[Bundles->getBundle(BC.Number, 1)];
 477     unsigned Ins = 0;
 478
 479     if (!BI.Uses)
 480       Ins += RegIn != RegOut;
 481     else {
 482       if (BI.LiveIn)
 483         Ins += RegIn != (BC.Entry == SpillPlacement::PrefReg);
 484       if (BI.LiveOut)
 485         Ins += RegOut != (BC.Exit == SpillPlacement::PrefReg);
 486     }
 487     if (Ins)
 488       GlobalCost += Ins * SpillPlacer->getBlockFrequency(BC.Number);
 489   }
 490   return GlobalCost;
 491 }
 492
 493 /// splitAroundRegion - Split VirtReg around the region determined by
 494 /// LiveBundles. Make an effort to avoid interference from PhysReg.
 495 ///
 496 /// The 'register' interval is going to contain as many uses as possible while
 497 /// avoiding interference. The 'stack' interval is the complement constructed by
 498 /// SplitEditor. It will contain the rest.
 499 ///
 500 void RAGreedy::splitAroundRegion(LiveInterval &VirtReg, unsigned PhysReg,
 501                                  const BitVector &LiveBundles,
 502                                  SmallVectorImpl<LiveInterval*> &NewVRegs) {
 503   DEBUG({
 504     dbgs() << "Splitting around region for " << PrintReg(PhysReg, TRI)
 505            << " with bundles";
 506     for (int i = LiveBundles.find_first(); i>=0; i = LiveBundles.find_next(i))
 507       dbgs() << " EB#" << i;
 508     dbgs() << ".\n";
 509   });
 510
 511   InterferenceCache::Cursor Intf(IntfCache, PhysReg);
 512   LiveRangeEdit LREdit(VirtReg, NewVRegs, this);
 513   SE->reset(LREdit);
 514
 515   // Create the main cross-block interval.
 516   SE->openIntv();
 517
 518   // First add all defs that are live out of a block.
 519   for (unsigned i = 0, e = SA->LiveBlocks.size(); i != e; ++i) {
 520     SplitAnalysis::BlockInfo &BI = SA->LiveBlocks[i];
 521     bool RegIn  = LiveBundles[Bundles->getBundle(BI.MBB->getNumber(), 0)];
 522     bool RegOut = LiveBundles[Bundles->getBundle(BI.MBB->getNumber(), 1)];
 523
 524     // Should the register be live out?
 525     if (!BI.LiveOut || !RegOut)
 526       continue;
 527
 528     SlotIndex Start, Stop;
 529     tie(Start, Stop) = Indexes->getMBBRange(BI.MBB);
 530     Intf.moveToBlock(BI.MBB->getNumber());
 531     DEBUG(dbgs() << "BB#" << BI.MBB->getNumber() << " -> EB#"
 532                  << Bundles->getBundle(BI.MBB->getNumber(), 1)
 533                  << " [" << Start << ';'
 534                  << SA->getLastSplitPoint(BI.MBB->getNumber()) << '-' << Stop
 535                  << ") intf [" << Intf.first() << ';' << Intf.last() << ')');
 536
 537     // The interference interval should either be invalid or overlap MBB.
 538     assert((!Intf.hasInterference() || Intf.first() < Stop)
 539            && "Bad interference");
 540     assert((!Intf.hasInterference() || Intf.last() > Start)
 541            && "Bad interference");
 542
 543     // Check interference leaving the block.
 544     if (!Intf.hasInterference()) {
 545       // Block is interference-free.
 546       DEBUG(dbgs() << ", no interference");
 547       if (!BI.Uses) {
 548         assert(BI.LiveThrough && "No uses, but not live through block?");
 549         // Block is live-through without interference.
 550         DEBUG(dbgs() << ", no uses"
 551                      << (RegIn ? ", live-through.\n" : ", stack in.\n"));
 552         if (!RegIn)
 553           SE->enterIntvAtEnd(*BI.MBB);
 554         continue;
 555       }
 556       if (!BI.LiveThrough) {
 557         DEBUG(dbgs() << ", not live-through.\n");
 558         SE->useIntv(SE->enterIntvBefore(BI.Def), Stop);
 559         continue;
 560       }
 561       if (!RegIn) {
 562         // Block is live-through, but entry bundle is on the stack.
 563         // Reload just before the first use.
 564         DEBUG(dbgs() << ", not live-in, enter before first use.\n");
 565         SE->useIntv(SE->enterIntvBefore(BI.FirstUse), Stop);
 566         continue;
 567       }
 568       DEBUG(dbgs() << ", live-through.\n");
 569       continue;
 570     }
 571
 572     // Block has interference.
 573     DEBUG(dbgs() << ", interference to " << Intf.last());
 574
 575     if (!BI.LiveThrough && Intf.last() <= BI.Def) {
 576       // The interference doesn't reach the outgoing segment.
 577       DEBUG(dbgs() << " doesn't affect def from " << BI.Def << '\n');
 578       SE->useIntv(BI.Def, Stop);
 579       continue;
 580     }
 581
 582
 583     if (!BI.Uses) {
 584       // No uses in block, avoid interference by reloading as late as possible.
 585       DEBUG(dbgs() << ", no uses.\n");
 586       SlotIndex SegStart = SE->enterIntvAtEnd(*BI.MBB);
 587       assert(SegStart >= Intf.last() && "Couldn't avoid interference");
 588       continue;
 589     }
 590
 591     SlotIndex LastSplitPoint = SA->getLastSplitPoint(BI.MBB->getNumber());
 592     if (Intf.last().getBoundaryIndex() < BI.LastUse) {
 593       // There are interference-free uses at the end of the block.
 594       // Find the first use that can get the live-out register.
 595       SmallVectorImpl<SlotIndex>::const_iterator UI =
 596         std::lower_bound(SA->UseSlots.begin(), SA->UseSlots.end(),
 597                          Intf.last().getBoundaryIndex());
 598       assert(UI != SA->UseSlots.end() && "Couldn't find last use");
 599       SlotIndex Use = *UI;
 600       assert(Use <= BI.LastUse && "Couldn't find last use");
 601       // Only attempt a split befroe the last split point.
 602       if (Use.getBaseIndex() <= LastSplitPoint) {
 603         DEBUG(dbgs() << ", free use at " << Use << ".\n");
 604         SlotIndex SegStart = SE->enterIntvBefore(Use);
 605         assert(SegStart >= Intf.last() && "Couldn't avoid interference");
 606         assert(SegStart < LastSplitPoint && "Impossible split point");
 607         SE->useIntv(SegStart, Stop);
 608         continue;
 609       }
 610     }
 611
 612     // Interference is after the last use.
 613     DEBUG(dbgs() << " after last use.\n");
 614     SlotIndex SegStart = SE->enterIntvAtEnd(*BI.MBB);
 615     assert(SegStart >= Intf.last() && "Couldn't avoid interference");
 616   }
 617
 618   // Now all defs leading to live bundles are handled, do everything else.
 619   for (unsigned i = 0, e = SA->LiveBlocks.size(); i != e; ++i) {
 620     SplitAnalysis::BlockInfo &BI = SA->LiveBlocks[i];
 621     bool RegIn  = LiveBundles[Bundles->getBundle(BI.MBB->getNumber(), 0)];
 622     bool RegOut = LiveBundles[Bundles->getBundle(BI.MBB->getNumber(), 1)];
 623
 624     // Is the register live-in?
 625     if (!BI.LiveIn || !RegIn)
 626       continue;
 627
 628     // We have an incoming register. Check for interference.
 629     SlotIndex Start, Stop;
 630     tie(Start, Stop) = Indexes->getMBBRange(BI.MBB);
 631     Intf.moveToBlock(BI.MBB->getNumber());
 632     DEBUG(dbgs() << "EB#" << Bundles->getBundle(BI.MBB->getNumber(), 0)
 633                  << " -> BB#" << BI.MBB->getNumber() << " [" << Start << ';'
 634                  << SA->getLastSplitPoint(BI.MBB->getNumber()) << '-' << Stop
 635                  << ')');
 636
 637     // Check interference entering the block.
 638     if (!Intf.hasInterference()) {
 639       // Block is interference-free.
 640       DEBUG(dbgs() << ", no interference");
 641       if (!BI.Uses) {
 642         assert(BI.LiveThrough && "No uses, but not live through block?");
 643         // Block is live-through without interference.
 644         if (RegOut) {
 645           DEBUG(dbgs() << ", no uses, live-through.\n");
 646           SE->useIntv(Start, Stop);
 647         } else {
 648           DEBUG(dbgs() << ", no uses, stack-out.\n");
 649           SE->leaveIntvAtTop(*BI.MBB);
 650         }
 651         continue;
 652       }
 653       if (!BI.LiveThrough) {
 654         DEBUG(dbgs() << ", killed in block.\n");
 655         SE->useIntv(Start, SE->leaveIntvAfter(BI.Kill));
 656         continue;
 657       }
 658       if (!RegOut) {
 659         SlotIndex LastSplitPoint = SA->getLastSplitPoint(BI.MBB->getNumber());
 660         // Block is live-through, but exit bundle is on the stack.
 661         // Spill immediately after the last use.
 662         if (BI.LastUse < LastSplitPoint) {
 663           DEBUG(dbgs() << ", uses, stack-out.\n");
 664           SE->useIntv(Start, SE->leaveIntvAfter(BI.LastUse));
 665           continue;
 666         }
 667         // The last use is after the last split point, it is probably an
 668         // indirect jump.
 669         DEBUG(dbgs() << ", uses at " << BI.LastUse << " after split point "
 670                      << LastSplitPoint << ", stack-out.\n");
 671         SlotIndex SegEnd = SE->leaveIntvBefore(LastSplitPoint);
 672         SE->useIntv(Start, SegEnd);
 673         // Run a double interval from the split to the last use.
 674         // This makes it possible to spill the complement without affecting the
 675         // indirect branch.
 676         SE->overlapIntv(SegEnd, BI.LastUse);
 677         continue;
 678       }
 679       // Register is live-through.
 680       DEBUG(dbgs() << ", uses, live-through.\n");
 681       SE->useIntv(Start, Stop);
 682       continue;
 683     }
 684
 685     // Block has interference.
 686     DEBUG(dbgs() << ", interference from " << Intf.first());
 687
 688     if (!BI.LiveThrough && Intf.first() >= BI.Kill) {
 689       // The interference doesn't reach the outgoing segment.
 690       DEBUG(dbgs() << " doesn't affect kill at " << BI.Kill << '\n');
 691       SE->useIntv(Start, BI.Kill);
 692       continue;
 693     }
 694
 695     if (!BI.Uses) {
 696       // No uses in block, avoid interference by spilling as soon as possible.
 697       DEBUG(dbgs() << ", no uses.\n");
 698       SlotIndex SegEnd = SE->leaveIntvAtTop(*BI.MBB);
 699       assert(SegEnd <= Intf.first() && "Couldn't avoid interference");
 700       continue;
 701     }
 702     if (Intf.first().getBaseIndex() > BI.FirstUse) {
 703       // There are interference-free uses at the beginning of the block.
 704       // Find the last use that can get the register.
 705       SmallVectorImpl<SlotIndex>::const_iterator UI =
 706         std::lower_bound(SA->UseSlots.begin(), SA->UseSlots.end(),
 707                          Intf.first().getBaseIndex());
 708       assert(UI != SA->UseSlots.begin() && "Couldn't find first use");
 709       SlotIndex Use = (--UI)->getBoundaryIndex();
 710       DEBUG(dbgs() << ", free use at " << *UI << ".\n");
 711       SlotIndex SegEnd = SE->leaveIntvAfter(Use);
 712       assert(SegEnd <= Intf.first() && "Couldn't avoid interference");
 713       SE->useIntv(Start, SegEnd);
 714       continue;
 715     }
 716
 717     // Interference is before the first use.
 718     DEBUG(dbgs() << " before first use.\n");
 719     SlotIndex SegEnd = SE->leaveIntvAtTop(*BI.MBB);
 720     assert(SegEnd <= Intf.first() && "Couldn't avoid interference");
 721   }
 722
 723   SE->closeIntv();
 724
 725   // FIXME: Should we be more aggressive about splitting the stack region into
 726   // per-block segments? The current approach allows the stack region to
 727   // separate into connected components. Some components may be allocatable.
 728   SE->finish();
 729   ++NumGlobalSplits;
 730
 731   if (VerifyEnabled)
 732     MF->verify(this, "After splitting live range around region");
 733 }
 734
 735 unsigned RAGreedy::tryRegionSplit(LiveInterval &VirtReg, AllocationOrder &Order,
 736                                   SmallVectorImpl<LiveInterval*> &NewVRegs) {
 737   BitVector LiveBundles, BestBundles;
 738   float BestCost = 0;
 739   unsigned BestReg = 0;
 740
 741   Order.rewind();
 742   for (unsigned Cand = 0; unsigned PhysReg = Order.next(); ++Cand) {
 743     if (GlobalCand.size() <= Cand)
 744       GlobalCand.resize(Cand+1);
 745     GlobalCand[Cand].PhysReg = PhysReg;
 746
 747     float Cost = calcSplitConstraints(PhysReg);
 748     DEBUG(dbgs() << PrintReg(PhysReg, TRI) << "\tstatic = " << Cost);
 749     if (BestReg && Cost >= BestCost) {
 750       DEBUG(dbgs() << " higher.\n");
 751       continue;
 752     }
 753
 754     SpillPlacer->placeSpills(SplitConstraints, LiveBundles);
 755     // No live bundles, defer to splitSingleBlocks().
 756     if (!LiveBundles.any()) {
 757       DEBUG(dbgs() << " no bundles.\n");
 758       continue;
 759     }
 760
 761     Cost += calcGlobalSplitCost(LiveBundles);
 762     DEBUG({
 763       dbgs() << ", total = " << Cost << " with bundles";
 764       for (int i = LiveBundles.find_first(); i>=0; i = LiveBundles.find_next(i))
 765         dbgs() << " EB#" << i;
 766       dbgs() << ".\n";
 767     });
 768     if (!BestReg || Cost < BestCost) {
 769       BestReg = PhysReg;
 770       BestCost = 0.98f * Cost; // Prevent rounding effects.
 771       BestBundles.swap(LiveBundles);
 772     }
 773   }
 774
 775   if (!BestReg)
 776     return 0;
 777
 778   splitAroundRegion(VirtReg, BestReg, BestBundles, NewVRegs);
 779   setStage(NewVRegs.begin(), NewVRegs.end(), RS_Region);
 780   return 0;
 781 }
 782
 783
 784 //===----------------------------------------------------------------------===//
 785 //                             Local Splitting
 786 //===----------------------------------------------------------------------===//
 787
 788
 789 /// calcGapWeights - Compute the maximum spill weight that needs to be evicted
 790 /// in order to use PhysReg between two entries in SA->UseSlots.
 791 ///
 792 /// GapWeight[i] represents the gap between UseSlots[i] and UseSlots[i+1].
 793 ///
 794 void RAGreedy::calcGapWeights(unsigned PhysReg,
 795                               SmallVectorImpl<float> &GapWeight) {
 796   assert(SA->LiveBlocks.size() == 1 && "Not a local interval");
 797   const SplitAnalysis::BlockInfo &BI = SA->LiveBlocks.front();
 798   const SmallVectorImpl<SlotIndex> &Uses = SA->UseSlots;
 799   const unsigned NumGaps = Uses.size()-1;
 800
 801   // Start and end points for the interference check.
 802   SlotIndex StartIdx = BI.LiveIn ? BI.FirstUse.getBaseIndex() : BI.FirstUse;
 803   SlotIndex StopIdx = BI.LiveOut ? BI.LastUse.getBoundaryIndex() : BI.LastUse;
 804
 805   GapWeight.assign(NumGaps, 0.0f);
 806
 807   // Add interference from each overlapping register.
 808   for (const unsigned *AI = TRI->getOverlaps(PhysReg); *AI; ++AI) {
 809     if (!query(const_cast<LiveInterval&>(SA->getParent()), *AI)
 810            .checkInterference())
 811       continue;
 812
 813     // We know that VirtReg is a continuous interval from FirstUse to LastUse,
 814     // so we don't need InterferenceQuery.
 815     //
 816     // Interference that overlaps an instruction is counted in both gaps
 817     // surrounding the instruction. The exception is interference before
 818     // StartIdx and after StopIdx.
 819     //
 820     LiveIntervalUnion::SegmentIter IntI = PhysReg2LiveUnion[*AI].find(StartIdx);
 821     for (unsigned Gap = 0; IntI.valid() && IntI.start() < StopIdx; ++IntI) {
 822       // Skip the gaps before IntI.
 823       while (Uses[Gap+1].getBoundaryIndex() < IntI.start())
 824         if (++Gap == NumGaps)
 825           break;
 826       if (Gap == NumGaps)
 827         break;
 828
 829       // Update the gaps covered by IntI.
 830       const float weight = IntI.value()->weight;
 831       for (; Gap != NumGaps; ++Gap) {
 832         GapWeight[Gap] = std::max(GapWeight[Gap], weight);
 833         if (Uses[Gap+1].getBaseIndex() >= IntI.stop())
 834           break;
 835       }
 836       if (Gap == NumGaps)
 837         break;
 838     }
 839   }
 840 }
 841
 842 /// getPrevMappedIndex - Return the slot index of the last non-copy instruction
 843 /// before MI that has a slot index. If MI is the first mapped instruction in
 844 /// its block, return the block start index instead.
 845 ///
 846 SlotIndex RAGreedy::getPrevMappedIndex(const MachineInstr *MI) {
 847   assert(MI && "Missing MachineInstr");
 848   const MachineBasicBlock *MBB = MI->getParent();
 849   MachineBasicBlock::const_iterator B = MBB->begin(), I = MI;
 850   while (I != B)
 851     if (!(--I)->isDebugValue() && !I->isCopy())
 852       return Indexes->getInstructionIndex(I);
 853   return Indexes->getMBBStartIdx(MBB);
 854 }
 855
 856 /// calcPrevSlots - Fill in the PrevSlot array with the index of the previous
 857 /// real non-copy instruction for each instruction in SA->UseSlots.
 858 ///
 859 void RAGreedy::calcPrevSlots() {
 860   const SmallVectorImpl<SlotIndex> &Uses = SA->UseSlots;
 861   PrevSlot.clear();
 862   PrevSlot.reserve(Uses.size());
 863   for (unsigned i = 0, e = Uses.size(); i != e; ++i) {
 864     const MachineInstr *MI = Indexes->getInstructionFromIndex(Uses[i]);
 865     PrevSlot.push_back(getPrevMappedIndex(MI).getDefIndex());
 866   }
 867 }
 868
 869 /// nextSplitPoint - Find the next index into SA->UseSlots > i such that it may
 870 /// be beneficial to split before UseSlots[i].
 871 ///
 872 /// 0 is always a valid split point
 873 unsigned RAGreedy::nextSplitPoint(unsigned i) {
 874   const SmallVectorImpl<SlotIndex> &Uses = SA->UseSlots;
 875   const unsigned Size = Uses.size();
 876   assert(i != Size && "No split points after the end");
 877   // Allow split before i when Uses[i] is not adjacent to the previous use.
 878   while (++i != Size && PrevSlot[i].getBaseIndex() <= Uses[i-1].getBaseIndex())
 879     ;
 880   return i;
 881 }
 882
 883 /// tryLocalSplit - Try to split VirtReg into smaller intervals inside its only
 884 /// basic block.
 885 ///
 886 unsigned RAGreedy::tryLocalSplit(LiveInterval &VirtReg, AllocationOrder &Order,
 887                                  SmallVectorImpl<LiveInterval*> &NewVRegs) {
 888   assert(SA->LiveBlocks.size() == 1 && "Not a local interval");
 889   const SplitAnalysis::BlockInfo &BI = SA->LiveBlocks.front();
 890
 891   // Note that it is possible to have an interval that is live-in or live-out
 892   // while only covering a single block - A phi-def can use undef values from
 893   // predecessors, and the block could be a single-block loop.
 894   // We don't bother doing anything clever about such a case, we simply assume
 895   // that the interval is continuous from FirstUse to LastUse. We should make
 896   // sure that we don't do anything illegal to such an interval, though.
 897
 898   const SmallVectorImpl<SlotIndex> &Uses = SA->UseSlots;
 899   if (Uses.size() <= 2)
 900     return 0;
 901   const unsigned NumGaps = Uses.size()-1;
 902
 903   DEBUG({
 904     dbgs() << "tryLocalSplit: ";
 905     for (unsigned i = 0, e = Uses.size(); i != e; ++i)
 906       dbgs() << ' ' << SA->UseSlots[i];
 907     dbgs() << '\n';
 908   });
 909
 910   // For every use, find the previous mapped non-copy instruction.
 911   // We use this to detect valid split points, and to estimate new interval
 912   // sizes.
 913   calcPrevSlots();
 914
 915   unsigned BestBefore = NumGaps;
 916   unsigned BestAfter = 0;
 917   float BestDiff = 0;
 918
 919   const float blockFreq = SpillPlacer->getBlockFrequency(BI.MBB->getNumber());
 920   SmallVector<float, 8> GapWeight;
 921
 922   Order.rewind();
 923   while (unsigned PhysReg = Order.next()) {
 924     // Keep track of the largest spill weight that would need to be evicted in
 925     // order to make use of PhysReg between UseSlots[i] and UseSlots[i+1].
 926     calcGapWeights(PhysReg, GapWeight);
 927
 928     // Try to find the best sequence of gaps to close.
 929     // The new spill weight must be larger than any gap interference.
 930
 931     // We will split before Uses[SplitBefore] and after Uses[SplitAfter].
 932     unsigned SplitBefore = 0, SplitAfter = nextSplitPoint(1) - 1;
 933
 934     // MaxGap should always be max(GapWeight[SplitBefore..SplitAfter-1]).
 935     // It is the spill weight that needs to be evicted.
 936     float MaxGap = GapWeight[0];
 937     for (unsigned i = 1; i != SplitAfter; ++i)
 938       MaxGap = std::max(MaxGap, GapWeight[i]);
 939
 940     for (;;) {
 941       // Live before/after split?
 942       const bool LiveBefore = SplitBefore != 0 || BI.LiveIn;
 943       const bool LiveAfter = SplitAfter != NumGaps || BI.LiveOut;
 944
 945       DEBUG(dbgs() << PrintReg(PhysReg, TRI) << ' '
 946                    << Uses[SplitBefore] << '-' << Uses[SplitAfter]
 947                    << " i=" << MaxGap);
 948
 949       // Stop before the interval gets so big we wouldn't be making progress.
 950       if (!LiveBefore && !LiveAfter) {
 951         DEBUG(dbgs() << " all\n");
 952         break;
 953       }
 954       // Should the interval be extended or shrunk?
 955       bool Shrink = true;
 956       if (MaxGap < HUGE_VALF) {
 957         // Estimate the new spill weight.
 958         //
 959         // Each instruction reads and writes the register, except the first
 960         // instr doesn't read when !FirstLive, and the last instr doesn't write
 961         // when !LastLive.
 962         //
 963         // We will be inserting copies before and after, so the total number of
 964         // reads and writes is 2 * EstUses.
 965         //
 966         const unsigned EstUses = 2*(SplitAfter - SplitBefore) +
 967                                  2*(LiveBefore + LiveAfter);
 968
 969         // Try to guess the size of the new interval. This should be trivial,
 970         // but the slot index of an inserted copy can be a lot smaller than the
 971         // instruction it is inserted before if there are many dead indexes
 972         // between them.
 973         //
 974         // We measure the distance from the instruction before SplitBefore to
 975         // get a conservative estimate.
 976         //
 977         // The final distance can still be different if inserting copies
 978         // triggers a slot index renumbering.
 979         //
 980         const float EstWeight = normalizeSpillWeight(blockFreq * EstUses,
 981                               PrevSlot[SplitBefore].distance(Uses[SplitAfter]));
 982         // Would this split be possible to allocate?
 983         // Never allocate all gaps, we wouldn't be making progress.
 984         float Diff = EstWeight - MaxGap;
 985         DEBUG(dbgs() << " w=" << EstWeight << " d=" << Diff);
 986         if (Diff > 0) {
 987           Shrink = false;
 988           if (Diff > BestDiff) {
 989             DEBUG(dbgs() << " (best)");
 990             BestDiff = Diff;
 991             BestBefore = SplitBefore;
 992             BestAfter = SplitAfter;
 993           }
 994         }
 995       }
 996
 997       // Try to shrink.
 998       if (Shrink) {
 999         SplitBefore = nextSplitPoint(SplitBefore);
1000         if (SplitBefore < SplitAfter) {
1001           DEBUG(dbgs() << " shrink\n");
1002           // Recompute the max when necessary.
1003           if (GapWeight[SplitBefore - 1] >= MaxGap) {
1004             MaxGap = GapWeight[SplitBefore];
1005             for (unsigned i = SplitBefore + 1; i != SplitAfter; ++i)
1006               MaxGap = std::max(MaxGap, GapWeight[i]);
1007           }
1008           continue;
1009         }
1010         MaxGap = 0;
1011       }
1012
1013       // Try to extend the interval.
1014       if (SplitAfter >= NumGaps) {
1015         DEBUG(dbgs() << " end\n");
1016         break;
1017       }
1018
1019       DEBUG(dbgs() << " extend\n");
1020       for (unsigned e = nextSplitPoint(SplitAfter + 1) - 1;
1021            SplitAfter != e; ++SplitAfter)
1022         MaxGap = std::max(MaxGap, GapWeight[SplitAfter]);
1023           continue;
1024     }
1025   }
1026
1027   // Didn't find any candidates?
1028   if (BestBefore == NumGaps)
1029     return 0;
1030
1031   DEBUG(dbgs() << "Best local split range: " << Uses[BestBefore]
1032                << '-' << Uses[BestAfter] << ", " << BestDiff
1033                << ", " << (BestAfter - BestBefore + 1) << " instrs\n");
1034
1035   LiveRangeEdit LREdit(VirtReg, NewVRegs, this);
1036   SE->reset(LREdit);
1037
1038   SE->openIntv();
1039   SlotIndex SegStart = SE->enterIntvBefore(Uses[BestBefore]);
1040   SlotIndex SegStop  = SE->leaveIntvAfter(Uses[BestAfter]);
1041   SE->useIntv(SegStart, SegStop);
1042   SE->closeIntv();
1043   SE->finish();
1044   setStage(NewVRegs.begin(), NewVRegs.end(), RS_Local);
1045   ++NumLocalSplits;
1046
1047   return 0;
1048 }
1049
1050 //===----------------------------------------------------------------------===//
1051 //                          Live Range Splitting
1052 //===----------------------------------------------------------------------===//
1053
1054 /// trySplit - Try to split VirtReg or one of its interferences, making it
1055 /// assignable.
1056 /// @return Physreg when VirtReg may be assigned and/or new NewVRegs.
1057 unsigned RAGreedy::trySplit(LiveInterval &VirtReg, AllocationOrder &Order,
1058                             SmallVectorImpl<LiveInterval*>&NewVRegs) {
1059   // Local intervals are handled separately.
1060   if (LIS->intervalIsInOneMBB(VirtReg)) {
1061     NamedRegionTimer T("Local Splitting", TimerGroupName, TimePassesIsEnabled);
1062     SA->analyze(&VirtReg);
1063     return tryLocalSplit(VirtReg, Order, NewVRegs);
1064   }
1065
1066   NamedRegionTimer T("Global Splitting", TimerGroupName, TimePassesIsEnabled);
1067
1068   // Don't iterate global splitting.
1069   // Move straight to spilling if this range was produced by a global split.
1070   LiveRangeStage Stage = getStage(VirtReg);
1071   if (Stage >= RS_Block)
1072     return 0;
1073
1074   SA->analyze(&VirtReg);
1075
1076   // First try to split around a region spanning multiple blocks.
1077   if (Stage < RS_Region) {
1078     unsigned PhysReg = tryRegionSplit(VirtReg, Order, NewVRegs);
1079     if (PhysReg || !NewVRegs.empty())
1080       return PhysReg;
1081   }
1082
1083   // Then isolate blocks with multiple uses.
1084   if (Stage < RS_Block) {
1085     SplitAnalysis::BlockPtrSet Blocks;
1086     if (SA->getMultiUseBlocks(Blocks)) {
1087       LiveRangeEdit LREdit(VirtReg, NewVRegs, this);
1088       SE->reset(LREdit);
1089       SE->splitSingleBlocks(Blocks);
1090       setStage(NewVRegs.begin(), NewVRegs.end(), RS_Block);
1091       if (VerifyEnabled)
1092         MF->verify(this, "After splitting live range around basic blocks");
1093     }
1094   }
1095
1096   // Don't assign any physregs.
1097   return 0;
1098 }
1099
1100
1101 //===----------------------------------------------------------------------===//
1102 //                            Main Entry Point
1103 //===----------------------------------------------------------------------===//
1104
1105 unsigned RAGreedy::selectOrSplit(LiveInterval &VirtReg,
1106                                  SmallVectorImpl<LiveInterval*> &NewVRegs) {
1107   // First try assigning a free register.
1108   AllocationOrder Order(VirtReg.reg, *VRM, ReservedRegs);
1109   while (unsigned PhysReg = Order.next()) {
1110     if (!checkPhysRegInterference(VirtReg, PhysReg))
1111       return PhysReg;
1112   }
1113
1114   if (unsigned PhysReg = tryEvict(VirtReg, Order, NewVRegs))
1115     return PhysReg;
1116
1117   assert(NewVRegs.empty() && "Cannot append to existing NewVRegs");
1118
1119   // The first time we see a live range, don't try to split or spill.
1120   // Wait until the second time, when all smaller ranges have been allocated.
1121   // This gives a better picture of the interference to split around.
1122   LiveRangeStage Stage = getStage(VirtReg);
1123   if (Stage == RS_First) {
1124     LRStage[VirtReg.reg] = RS_Second;
1125     DEBUG(dbgs() << "wait for second round\n");
1126     NewVRegs.push_back(&VirtReg);
1127     return 0;
1128   }
1129
1130   assert(Stage < RS_Spill && "Cannot allocate after spilling");
1131
1132   // Try splitting VirtReg or interferences.
1133   unsigned PhysReg = trySplit(VirtReg, Order, NewVRegs);
1134   if (PhysReg || !NewVRegs.empty())
1135     return PhysReg;
1136
1137   // Finally spill VirtReg itself.
1138   NamedRegionTimer T("Spiller", TimerGroupName, TimePassesIsEnabled);
1139   LiveRangeEdit LRE(VirtReg, NewVRegs, this);
1140   spiller().spill(LRE);
1141   setStage(NewVRegs.begin(), NewVRegs.end(), RS_Spill);
1142
1143   if (VerifyEnabled)
1144     MF->verify(this, "After spilling");
1145
1146   // The live virtual register requesting allocation was spilled, so tell
1147   // the caller not to allocate anything during this round.
1148   return 0;
1149 }
1150
1151 bool RAGreedy::runOnMachineFunction(MachineFunction &mf) {
1152   DEBUG(dbgs() << "********** GREEDY REGISTER ALLOCATION **********\n"
1153                << "********** Function: "
1154                << ((Value*)mf.getFunction())->getName() << '\n');
1155
1156   MF = &mf;
1157   if (VerifyEnabled)
1158     MF->verify(this, "Before greedy register allocator");
1159
1160   RegAllocBase::init(getAnalysis<VirtRegMap>(), getAnalysis<LiveIntervals>());
1161   Indexes = &getAnalysis<SlotIndexes>();
1162   DomTree = &getAnalysis<MachineDominatorTree>();
1163   ReservedRegs = TRI->getReservedRegs(*MF);
1164   SpillerInstance.reset(createInlineSpiller(*this, *MF, *VRM));
1165   Loops = &getAnalysis<MachineLoopInfo>();
1166   LoopRanges = &getAnalysis<MachineLoopRanges>();
1167   Bundles = &getAnalysis<EdgeBundles>();
1168   SpillPlacer = &getAnalysis<SpillPlacement>();
1169
1170   SA.reset(new SplitAnalysis(*VRM, *LIS, *Loops));
1171   SE.reset(new SplitEditor(*SA, *LIS, *VRM, *DomTree));
1172   LRStage.clear();
1173   LRStage.resize(MRI->getNumVirtRegs());
1174   IntfCache.init(MF, &PhysReg2LiveUnion[0], Indexes, TRI);
1175
1176   allocatePhysRegs();
1177   addMBBLiveIns(MF);
1178   LIS->addKillFlags();
1179
1180   // Run rewriter
1181   {
1182     NamedRegionTimer T("Rewriter", TimerGroupName, TimePassesIsEnabled);
1183     VRM->rewrite(Indexes);
1184   }
1185
1186   // The pass output is in VirtRegMap. Release all the transient data.
1187   releaseMemory();
1188
1189   return true;
1190 }