lib/CodeGen/RegAllocGreedy.cpp

   1 //===-- RegAllocGreedy.cpp - greedy register allocator --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the RAGreedy function pass for register allocation in
  11 // optimized builds.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "regalloc"
  16 #include "AllocationOrder.h"
  17 #include "LiveIntervalUnion.h"
  18 #include "LiveRangeEdit.h"
  19 #include "RegAllocBase.h"
  20 #include "Spiller.h"
  21 #include "SpillPlacement.h"
  22 #include "SplitKit.h"
  23 #include "VirtRegMap.h"
  24 #include "llvm/ADT/Statistic.h"
  25 #include "llvm/Analysis/AliasAnalysis.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/PassAnalysisSupport.h"
  28 #include "llvm/CodeGen/CalcSpillWeights.h"
  29 #include "llvm/CodeGen/EdgeBundles.h"
  30 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  31 #include "llvm/CodeGen/LiveStackAnalysis.h"
  32 #include "llvm/CodeGen/MachineDominators.h"
  33 #include "llvm/CodeGen/MachineFunctionPass.h"
  34 #include "llvm/CodeGen/MachineLoopInfo.h"
  35 #include "llvm/CodeGen/MachineLoopRanges.h"
  36 #include "llvm/CodeGen/MachineRegisterInfo.h"
  37 #include "llvm/CodeGen/Passes.h"
  38 #include "llvm/CodeGen/RegAllocRegistry.h"
  39 #include "llvm/CodeGen/RegisterCoalescer.h"
  40 #include "llvm/Target/TargetOptions.h"
  41 #include "llvm/Support/Debug.h"
  42 #include "llvm/Support/ErrorHandling.h"
  43 #include "llvm/Support/raw_ostream.h"
  44 #include "llvm/Support/Timer.h"
  45
  46 #include <queue>
  47
  48 using namespace llvm;
  49
  50 STATISTIC(NumGlobalSplits, "Number of split global live ranges");
  51 STATISTIC(NumLocalSplits,  "Number of split local live ranges");
  52 STATISTIC(NumReassigned,   "Number of interferences reassigned");
  53 STATISTIC(NumEvicted,      "Number of interferences evicted");
  54
  55 static RegisterRegAlloc greedyRegAlloc("greedy", "greedy register allocator",
  56                                        createGreedyRegisterAllocator);
  57
  58 namespace {
  59 class RAGreedy : public MachineFunctionPass,
  60                  public RegAllocBase,
  61                  private LiveRangeEdit::Delegate {
  62
  63   // context
  64   MachineFunction *MF;
  65   BitVector ReservedRegs;
  66
  67   // analyses
  68   SlotIndexes *Indexes;
  69   LiveStacks *LS;
  70   MachineDominatorTree *DomTree;
  71   MachineLoopInfo *Loops;
  72   MachineLoopRanges *LoopRanges;
  73   EdgeBundles *Bundles;
  74   SpillPlacement *SpillPlacer;
  75
  76   // state
  77   std::auto_ptr<Spiller> SpillerInstance;
  78   std::priority_queue<std::pair<unsigned, unsigned> > Queue;
  79
  80   // Live ranges pass through a number of stages as we try to allocate them.
  81   // Some of the stages may also create new live ranges:
  82   //
  83   // - Region splitting.
  84   // - Per-block splitting.
  85   // - Local splitting.
  86   // - Spilling.
  87   //
  88   // Ranges produced by one of the stages skip the previous stages when they are
  89   // dequeued. This improves performance because we can skip interference checks
  90   // that are unlikely to give any results. It also guarantees that the live
  91   // range splitting algorithm terminates, something that is otherwise hard to
  92   // ensure.
  93   enum LiveRangeStage {
  94     RS_Original, ///< Never seen before, never split.
  95     RS_Second,   ///< Second time in the queue.
  96     RS_Region,   ///< Produced by region splitting.
  97     RS_Block,    ///< Produced by per-block splitting.
  98     RS_Local,    ///< Produced by local splitting.
  99     RS_Spill     ///< Produced by spilling.
 100   };
 101
 102   IndexedMap<unsigned char, VirtReg2IndexFunctor> LRStage;
 103
 104   LiveRangeStage getStage(const LiveInterval &VirtReg) const {
 105     return LiveRangeStage(LRStage[VirtReg.reg]);
 106   }
 107
 108   template<typename Iterator>
 109   void setStage(Iterator Begin, Iterator End, LiveRangeStage NewStage) {
 110     LRStage.resize(MRI->getNumVirtRegs());
 111     for (;Begin != End; ++Begin)
 112       LRStage[(*Begin)->reg] = NewStage;
 113   }
 114
 115   // splitting state.
 116   std::auto_ptr<SplitAnalysis> SA;
 117   std::auto_ptr<SplitEditor> SE;
 118
 119   /// All basic blocks where the current register is live.
 120   SmallVector<SpillPlacement::BlockConstraint, 8> SplitConstraints;
 121
 122   typedef std::pair<SlotIndex, SlotIndex> IndexPair;
 123
 124   /// Global live range splitting candidate info.
 125   struct GlobalSplitCandidate {
 126     unsigned PhysReg;
 127     SmallVector<IndexPair, 8> Interference;
 128     BitVector LiveBundles;
 129   };
 130
 131   /// Candidate info for for each PhysReg in AllocationOrder.
 132   /// This vector never shrinks, but grows to the size of the largest register
 133   /// class.
 134   SmallVector<GlobalSplitCandidate, 32> GlobalCand;
 135
 136   /// For every instruction in SA->UseSlots, store the previous non-copy
 137   /// instruction.
 138   SmallVector<SlotIndex, 8> PrevSlot;
 139
 140 public:
 141   RAGreedy();
 142
 143   /// Return the pass name.
 144   virtual const char* getPassName() const {
 145     return "Greedy Register Allocator";
 146   }
 147
 148   /// RAGreedy analysis usage.
 149   virtual void getAnalysisUsage(AnalysisUsage &AU) const;
 150   virtual void releaseMemory();
 151   virtual Spiller &spiller() { return *SpillerInstance; }
 152   virtual void enqueue(LiveInterval *LI);
 153   virtual LiveInterval *dequeue();
 154   virtual unsigned selectOrSplit(LiveInterval&,
 155                                  SmallVectorImpl<LiveInterval*>&);
 156
 157   /// Perform register allocation.
 158   virtual bool runOnMachineFunction(MachineFunction &mf);
 159
 160   static char ID;
 161
 162 private:
 163   void LRE_WillEraseInstruction(MachineInstr*);
 164
 165   bool checkUncachedInterference(LiveInterval&, unsigned);
 166   LiveInterval *getSingleInterference(LiveInterval&, unsigned);
 167   bool reassignVReg(LiveInterval &InterferingVReg, unsigned OldPhysReg);
 168
 169   void mapGlobalInterference(unsigned, SmallVectorImpl<IndexPair>&);
 170   float calcSplitConstraints(const SmallVectorImpl<IndexPair>&);
 171
 172   float calcGlobalSplitCost(const BitVector&);
 173   void splitAroundRegion(LiveInterval&, unsigned, const BitVector&,
 174                          SmallVectorImpl<LiveInterval*>&);
 175   void calcGapWeights(unsigned, SmallVectorImpl<float>&);
 176   SlotIndex getPrevMappedIndex(const MachineInstr*);
 177   void calcPrevSlots();
 178   unsigned nextSplitPoint(unsigned);
 179   bool canEvictInterference(LiveInterval&, unsigned, float&);
 180
 181   unsigned tryReassign(LiveInterval&, AllocationOrder&,
 182                               SmallVectorImpl<LiveInterval*>&);
 183   unsigned tryEvict(LiveInterval&, AllocationOrder&,
 184                     SmallVectorImpl<LiveInterval*>&);
 185   unsigned tryRegionSplit(LiveInterval&, AllocationOrder&,
 186                           SmallVectorImpl<LiveInterval*>&);
 187   unsigned tryLocalSplit(LiveInterval&, AllocationOrder&,
 188     SmallVectorImpl<LiveInterval*>&);
 189   unsigned trySplit(LiveInterval&, AllocationOrder&,
 190                     SmallVectorImpl<LiveInterval*>&);
 191 };
 192 } // end anonymous namespace
 193
 194 char RAGreedy::ID = 0;
 195
 196 FunctionPass* llvm::createGreedyRegisterAllocator() {
 197   return new RAGreedy();
 198 }
 199
 200 RAGreedy::RAGreedy(): MachineFunctionPass(ID), LRStage(RS_Original) {
 201   initializeSlotIndexesPass(*PassRegistry::getPassRegistry());
 202   initializeLiveIntervalsPass(*PassRegistry::getPassRegistry());
 203   initializeSlotIndexesPass(*PassRegistry::getPassRegistry());
 204   initializeStrongPHIEliminationPass(*PassRegistry::getPassRegistry());
 205   initializeRegisterCoalescerAnalysisGroup(*PassRegistry::getPassRegistry());
 206   initializeCalculateSpillWeightsPass(*PassRegistry::getPassRegistry());
 207   initializeLiveStacksPass(*PassRegistry::getPassRegistry());
 208   initializeMachineDominatorTreePass(*PassRegistry::getPassRegistry());
 209   initializeMachineLoopInfoPass(*PassRegistry::getPassRegistry());
 210   initializeMachineLoopRangesPass(*PassRegistry::getPassRegistry());
 211   initializeVirtRegMapPass(*PassRegistry::getPassRegistry());
 212   initializeEdgeBundlesPass(*PassRegistry::getPassRegistry());
 213   initializeSpillPlacementPass(*PassRegistry::getPassRegistry());
 214 }
 215
 216 void RAGreedy::getAnalysisUsage(AnalysisUsage &AU) const {
 217   AU.setPreservesCFG();
 218   AU.addRequired<AliasAnalysis>();
 219   AU.addPreserved<AliasAnalysis>();
 220   AU.addRequired<LiveIntervals>();
 221   AU.addRequired<SlotIndexes>();
 222   AU.addPreserved<SlotIndexes>();
 223   if (StrongPHIElim)
 224     AU.addRequiredID(StrongPHIEliminationID);
 225   AU.addRequiredTransitive<RegisterCoalescer>();
 226   AU.addRequired<CalculateSpillWeights>();
 227   AU.addRequired<LiveStacks>();
 228   AU.addPreserved<LiveStacks>();
 229   AU.addRequired<MachineDominatorTree>();
 230   AU.addPreserved<MachineDominatorTree>();
 231   AU.addRequired<MachineLoopInfo>();
 232   AU.addPreserved<MachineLoopInfo>();
 233   AU.addRequired<MachineLoopRanges>();
 234   AU.addPreserved<MachineLoopRanges>();
 235   AU.addRequired<VirtRegMap>();
 236   AU.addPreserved<VirtRegMap>();
 237   AU.addRequired<EdgeBundles>();
 238   AU.addRequired<SpillPlacement>();
 239   MachineFunctionPass::getAnalysisUsage(AU);
 240 }
 241
 242
 243 //===----------------------------------------------------------------------===//
 244 //                     LiveRangeEdit delegate methods
 245 //===----------------------------------------------------------------------===//
 246
 247 void RAGreedy::LRE_WillEraseInstruction(MachineInstr *MI) {
 248   // LRE itself will remove from SlotIndexes and parent basic block.
 249   VRM->RemoveMachineInstrFromMaps(MI);
 250 }
 251
 252
 253 void RAGreedy::releaseMemory() {
 254   SpillerInstance.reset(0);
 255   LRStage.clear();
 256   RegAllocBase::releaseMemory();
 257 }
 258
 259 void RAGreedy::enqueue(LiveInterval *LI) {
 260   // Prioritize live ranges by size, assigning larger ranges first.
 261   // The queue holds (size, reg) pairs.
 262   const unsigned Size = LI->getSize();
 263   const unsigned Reg = LI->reg;
 264   assert(TargetRegisterInfo::isVirtualRegister(Reg) &&
 265          "Can only enqueue virtual registers");
 266   unsigned Prio;
 267
 268   LRStage.grow(Reg);
 269   if (LRStage[Reg] == RS_Original)
 270     // 1st generation ranges are handled first, long -> short.
 271     Prio = (1u << 31) + Size;
 272   else
 273     // Repeat offenders are handled second, short -> long
 274     Prio = (1u << 30) - Size;
 275
 276   // Boost ranges that have a physical register hint.
 277   const unsigned Hint = VRM->getRegAllocPref(Reg);
 278   if (TargetRegisterInfo::isPhysicalRegister(Hint))
 279     Prio |= (1u << 30);
 280
 281   Queue.push(std::make_pair(Prio, Reg));
 282 }
 283
 284 LiveInterval *RAGreedy::dequeue() {
 285   if (Queue.empty())
 286     return 0;
 287   LiveInterval *LI = &LIS->getInterval(Queue.top().second);
 288   Queue.pop();
 289   return LI;
 290 }
 291
 292 //===----------------------------------------------------------------------===//
 293 //                         Register Reassignment
 294 //===----------------------------------------------------------------------===//
 295
 296 // Check interference without using the cache.
 297 bool RAGreedy::checkUncachedInterference(LiveInterval &VirtReg,
 298                                          unsigned PhysReg) {
 299   for (const unsigned *AliasI = TRI->getOverlaps(PhysReg); *AliasI; ++AliasI) {
 300     LiveIntervalUnion::Query subQ(&VirtReg, &PhysReg2LiveUnion[*AliasI]);
 301     if (subQ.checkInterference())
 302       return true;
 303   }
 304   return false;
 305 }
 306
 307 /// getSingleInterference - Return the single interfering virtual register
 308 /// assigned to PhysReg. Return 0 if more than one virtual register is
 309 /// interfering.
 310 LiveInterval *RAGreedy::getSingleInterference(LiveInterval &VirtReg,
 311                                               unsigned PhysReg) {
 312   // Check physreg and aliases.
 313   LiveInterval *Interference = 0;
 314   for (const unsigned *AliasI = TRI->getOverlaps(PhysReg); *AliasI; ++AliasI) {
 315     LiveIntervalUnion::Query &Q = query(VirtReg, *AliasI);
 316     if (Q.checkInterference()) {
 317       if (Interference)
 318         return 0;
 319       if (Q.collectInterferingVRegs(2) > 1)
 320         return 0;
 321       Interference = Q.interferingVRegs().front();
 322     }
 323   }
 324   return Interference;
 325 }
 326
 327 // Attempt to reassign this virtual register to a different physical register.
 328 //
 329 // FIXME: we are not yet caching these "second-level" interferences discovered
 330 // in the sub-queries. These interferences can change with each call to
 331 // selectOrSplit. However, we could implement a "may-interfere" cache that
 332 // could be conservatively dirtied when we reassign or split.
 333 //
 334 // FIXME: This may result in a lot of alias queries. We could summarize alias
 335 // live intervals in their parent register's live union, but it's messy.
 336 bool RAGreedy::reassignVReg(LiveInterval &InterferingVReg,
 337                             unsigned WantedPhysReg) {
 338   assert(TargetRegisterInfo::isVirtualRegister(InterferingVReg.reg) &&
 339          "Can only reassign virtual registers");
 340   assert(TRI->regsOverlap(WantedPhysReg, VRM->getPhys(InterferingVReg.reg)) &&
 341          "inconsistent phys reg assigment");
 342
 343   AllocationOrder Order(InterferingVReg.reg, *VRM, ReservedRegs);
 344   while (unsigned PhysReg = Order.next()) {
 345     // Don't reassign to a WantedPhysReg alias.
 346     if (TRI->regsOverlap(PhysReg, WantedPhysReg))
 347       continue;
 348
 349     if (checkUncachedInterference(InterferingVReg, PhysReg))
 350       continue;
 351
 352     // Reassign the interfering virtual reg to this physical reg.
 353     unsigned OldAssign = VRM->getPhys(InterferingVReg.reg);
 354     DEBUG(dbgs() << "reassigning: " << InterferingVReg << " from " <<
 355           TRI->getName(OldAssign) << " to " << TRI->getName(PhysReg) << '\n');
 356     unassign(InterferingVReg, OldAssign);
 357     assign(InterferingVReg, PhysReg);
 358     ++NumReassigned;
 359     return true;
 360   }
 361   return false;
 362 }
 363
 364 /// tryReassign - Try to reassign a single interference to a different physreg.
 365 /// @param  VirtReg Currently unassigned virtual register.
 366 /// @param  Order   Physregs to try.
 367 /// @return         Physreg to assign VirtReg, or 0.
 368 unsigned RAGreedy::tryReassign(LiveInterval &VirtReg, AllocationOrder &Order,
 369                                SmallVectorImpl<LiveInterval*> &NewVRegs){
 370   NamedRegionTimer T("Reassign", TimerGroupName, TimePassesIsEnabled);
 371
 372   Order.rewind();
 373   while (unsigned PhysReg = Order.next()) {
 374     LiveInterval *InterferingVReg = getSingleInterference(VirtReg, PhysReg);
 375     if (!InterferingVReg)
 376       continue;
 377     if (TargetRegisterInfo::isPhysicalRegister(InterferingVReg->reg))
 378       continue;
 379     if (reassignVReg(*InterferingVReg, PhysReg))
 380       return PhysReg;
 381   }
 382   return 0;
 383 }
 384
 385
 386 //===----------------------------------------------------------------------===//
 387 //                         Interference eviction
 388 //===----------------------------------------------------------------------===//
 389
 390 /// canEvict - Return true if all interferences between VirtReg and PhysReg can
 391 /// be evicted. Set maxWeight to the maximal spill weight of an interference.
 392 bool RAGreedy::canEvictInterference(LiveInterval &VirtReg, unsigned PhysReg,
 393                                     float &MaxWeight) {
 394   float Weight = 0;
 395   for (const unsigned *AliasI = TRI->getOverlaps(PhysReg); *AliasI; ++AliasI) {
 396     LiveIntervalUnion::Query &Q = query(VirtReg, *AliasI);
 397     // If there is 10 or more interferences, chances are one is smaller.
 398     if (Q.collectInterferingVRegs(10) >= 10)
 399       return false;
 400
 401     // Check if any interfering live range is heavier than VirtReg.
 402     for (unsigned i = 0, e = Q.interferingVRegs().size(); i != e; ++i) {
 403       LiveInterval *Intf = Q.interferingVRegs()[i];
 404       if (TargetRegisterInfo::isPhysicalRegister(Intf->reg))
 405         return false;
 406       if (Intf->weight >= VirtReg.weight)
 407         return false;
 408       Weight = std::max(Weight, Intf->weight);
 409     }
 410   }
 411   MaxWeight = Weight;
 412   return true;
 413 }
 414
 415 /// tryEvict - Try to evict all interferences for a physreg.
 416 /// @param  VirtReg Currently unassigned virtual register.
 417 /// @param  Order   Physregs to try.
 418 /// @return         Physreg to assign VirtReg, or 0.
 419 unsigned RAGreedy::tryEvict(LiveInterval &VirtReg,
 420                             AllocationOrder &Order,
 421                             SmallVectorImpl<LiveInterval*> &NewVRegs){
 422   NamedRegionTimer T("Evict", TimerGroupName, TimePassesIsEnabled);
 423
 424   // Keep track of the lightest single interference seen so far.
 425   float BestWeight = 0;
 426   unsigned BestPhys = 0;
 427
 428   Order.rewind();
 429   while (unsigned PhysReg = Order.next()) {
 430     float Weight = 0;
 431     if (!canEvictInterference(VirtReg, PhysReg, Weight))
 432       continue;
 433
 434     // This is an eviction candidate.
 435     DEBUG(dbgs() << "max " << PrintReg(PhysReg, TRI) << " interference = "
 436                  << Weight << '\n');
 437     if (BestPhys && Weight >= BestWeight)
 438       continue;
 439
 440     // Best so far.
 441     BestPhys = PhysReg;
 442     BestWeight = Weight;
 443     // Stop if the hint can be used.
 444     if (Order.isHint(PhysReg))
 445       break;
 446   }
 447
 448   if (!BestPhys)
 449     return 0;
 450
 451   DEBUG(dbgs() << "evicting " << PrintReg(BestPhys, TRI) << " interference\n");
 452   for (const unsigned *AliasI = TRI->getOverlaps(BestPhys); *AliasI; ++AliasI) {
 453     LiveIntervalUnion::Query &Q = query(VirtReg, *AliasI);
 454     assert(Q.seenAllInterferences() && "Didn't check all interfererences.");
 455     for (unsigned i = 0, e = Q.interferingVRegs().size(); i != e; ++i) {
 456       LiveInterval *Intf = Q.interferingVRegs()[i];
 457       unassign(*Intf, VRM->getPhys(Intf->reg));
 458       ++NumEvicted;
 459       NewVRegs.push_back(Intf);
 460     }
 461   }
 462   return BestPhys;
 463 }
 464
 465
 466 //===----------------------------------------------------------------------===//
 467 //                              Region Splitting
 468 //===----------------------------------------------------------------------===//
 469
 470 /// mapGlobalInterference - Compute a map of the interference from PhysReg and
 471 /// its aliases in each block in SA->LiveBlocks.
 472 /// If LiveBlocks[i] is live-in, Ranges[i].first is the first interference.
 473 /// If LiveBlocks[i] is live-out, Ranges[i].second is the last interference.
 474 void RAGreedy::mapGlobalInterference(unsigned PhysReg,
 475                                      SmallVectorImpl<IndexPair> &Ranges) {
 476   Ranges.assign(SA->LiveBlocks.size(), IndexPair());
 477   LiveInterval &VirtReg = const_cast<LiveInterval&>(SA->getParent());
 478   for (const unsigned *AI = TRI->getOverlaps(PhysReg); *AI; ++AI) {
 479     if (!query(VirtReg, *AI).checkInterference())
 480       continue;
 481     LiveIntervalUnion::SegmentIter IntI =
 482       PhysReg2LiveUnion[*AI].find(VirtReg.beginIndex());
 483     if (!IntI.valid())
 484       continue;
 485     for (unsigned i = 0, e = SA->LiveBlocks.size(); i != e; ++i) {
 486       const SplitAnalysis::BlockInfo &BI = SA->LiveBlocks[i];
 487       IndexPair &IP = Ranges[i];
 488
 489       // Skip interference-free blocks.
 490       if (IntI.start() >= BI.Stop)
 491         continue;
 492
 493       // First interference in block.
 494       if (BI.LiveIn) {
 495         IntI.advanceTo(BI.Start);
 496         if (!IntI.valid())
 497           break;
 498         if (IntI.start() >= BI.Stop)
 499           continue;
 500         if (!IP.first.isValid() || IntI.start() < IP.first)
 501           IP.first = IntI.start();
 502       }
 503
 504       // Last interference in block.
 505       if (BI.LiveOut) {
 506         IntI.advanceTo(BI.Stop);
 507         if (!IntI.valid() || IntI.start() >= BI.Stop)
 508           --IntI;
 509         if (IntI.stop() <= BI.Start)
 510           continue;
 511         if (!IP.second.isValid() || IntI.stop() > IP.second)
 512           IP.second = IntI.stop();
 513       }
 514     }
 515   }
 516 }
 517
 518 /// calcSplitConstraints - Fill out the SplitConstraints vector based on the
 519 /// interference pattern in Intf. Return the static cost of this split,
 520 /// assuming that all preferences in SplitConstraints are met.
 521 float RAGreedy::calcSplitConstraints(const SmallVectorImpl<IndexPair> &Intf) {
 522   // Reset interference dependent info.
 523   SplitConstraints.resize(SA->LiveBlocks.size());
 524   float StaticCost = 0;
 525   for (unsigned i = 0, e = SA->LiveBlocks.size(); i != e; ++i) {
 526     SplitAnalysis::BlockInfo &BI = SA->LiveBlocks[i];
 527     SpillPlacement::BlockConstraint &BC = SplitConstraints[i];
 528     IndexPair IP = Intf[i];
 529
 530     BC.Number = BI.MBB->getNumber();
 531     BC.Entry = (BI.Uses && BI.LiveIn) ?
 532       SpillPlacement::PrefReg : SpillPlacement::DontCare;
 533     BC.Exit = (BI.Uses && BI.LiveOut) ?
 534       SpillPlacement::PrefReg : SpillPlacement::DontCare;
 535
 536     // Number of spill code instructions to insert.
 537     unsigned Ins = 0;
 538
 539     // Interference for the live-in value.
 540     if (IP.first.isValid()) {
 541       if (IP.first <= BI.Start)
 542         BC.Entry = SpillPlacement::MustSpill, Ins += BI.Uses;
 543       else if (!BI.Uses)
 544         BC.Entry = SpillPlacement::PrefSpill;
 545       else if (IP.first < BI.FirstUse)
 546         BC.Entry = SpillPlacement::PrefSpill, ++Ins;
 547       else if (IP.first < (BI.LiveThrough ? BI.LastUse : BI.Kill))
 548         ++Ins;
 549     }
 550
 551     // Interference for the live-out value.
 552     if (IP.second.isValid()) {
 553       if (IP.second >= BI.LastSplitPoint)
 554         BC.Exit = SpillPlacement::MustSpill, Ins += BI.Uses;
 555       else if (!BI.Uses)
 556         BC.Exit = SpillPlacement::PrefSpill;
 557       else if (IP.second > BI.LastUse)
 558         BC.Exit = SpillPlacement::PrefSpill, ++Ins;
 559       else if (IP.second > (BI.LiveThrough ? BI.FirstUse : BI.Def))
 560         ++Ins;
 561     }
 562
 563     // Accumulate the total frequency of inserted spill code.
 564     if (Ins)
 565       StaticCost += Ins * SpillPlacer->getBlockFrequency(BC.Number);
 566   }
 567   return StaticCost;
 568 }
 569
 570
 571 /// calcGlobalSplitCost - Return the global split cost of following the split
 572 /// pattern in LiveBundles. This cost should be added to the local cost of the
 573 /// interference pattern in SplitConstraints.
 574 ///
 575 float RAGreedy::calcGlobalSplitCost(const BitVector &LiveBundles) {
 576   float GlobalCost = 0;
 577   for (unsigned i = 0, e = SA->LiveBlocks.size(); i != e; ++i) {
 578     SplitAnalysis::BlockInfo &BI = SA->LiveBlocks[i];
 579     SpillPlacement::BlockConstraint &BC = SplitConstraints[i];
 580     bool RegIn  = LiveBundles[Bundles->getBundle(BC.Number, 0)];
 581     bool RegOut = LiveBundles[Bundles->getBundle(BC.Number, 1)];
 582     unsigned Ins = 0;
 583
 584     if (!BI.Uses)
 585       Ins += RegIn != RegOut;
 586     else {
 587       if (BI.LiveIn)
 588         Ins += RegIn != (BC.Entry == SpillPlacement::PrefReg);
 589       if (BI.LiveOut)
 590         Ins += RegOut != (BC.Exit == SpillPlacement::PrefReg);
 591     }
 592     if (Ins)
 593       GlobalCost += Ins * SpillPlacer->getBlockFrequency(BC.Number);
 594   }
 595   return GlobalCost;
 596 }
 597
 598 /// splitAroundRegion - Split VirtReg around the region determined by
 599 /// LiveBundles. Make an effort to avoid interference from PhysReg.
 600 ///
 601 /// The 'register' interval is going to contain as many uses as possible while
 602 /// avoiding interference. The 'stack' interval is the complement constructed by
 603 /// SplitEditor. It will contain the rest.
 604 ///
 605 void RAGreedy::splitAroundRegion(LiveInterval &VirtReg, unsigned PhysReg,
 606                                  const BitVector &LiveBundles,
 607                                  SmallVectorImpl<LiveInterval*> &NewVRegs) {
 608   DEBUG({
 609     dbgs() << "Splitting around region for " << PrintReg(PhysReg, TRI)
 610            << " with bundles";
 611     for (int i = LiveBundles.find_first(); i>=0; i = LiveBundles.find_next(i))
 612       dbgs() << " EB#" << i;
 613     dbgs() << ".\n";
 614   });
 615
 616   // First compute interference ranges in the live blocks.
 617   SmallVector<IndexPair, 8> InterferenceRanges;
 618   mapGlobalInterference(PhysReg, InterferenceRanges);
 619
 620   LiveRangeEdit LREdit(VirtReg, NewVRegs, this);
 621   SE->reset(LREdit);
 622
 623   // Create the main cross-block interval.
 624   SE->openIntv();
 625
 626   // First add all defs that are live out of a block.
 627   for (unsigned i = 0, e = SA->LiveBlocks.size(); i != e; ++i) {
 628     SplitAnalysis::BlockInfo &BI = SA->LiveBlocks[i];
 629     bool RegIn  = LiveBundles[Bundles->getBundle(BI.MBB->getNumber(), 0)];
 630     bool RegOut = LiveBundles[Bundles->getBundle(BI.MBB->getNumber(), 1)];
 631
 632     // Should the register be live out?
 633     if (!BI.LiveOut || !RegOut)
 634       continue;
 635
 636     IndexPair &IP = InterferenceRanges[i];
 637     DEBUG(dbgs() << "BB#" << BI.MBB->getNumber() << " -> EB#"
 638                  << Bundles->getBundle(BI.MBB->getNumber(), 1)
 639                  << " intf [" << IP.first << ';' << IP.second << ')');
 640
 641     // The interference interval should either be invalid or overlap MBB.
 642     assert((!IP.first.isValid() || IP.first < BI.Stop) && "Bad interference");
 643     assert((!IP.second.isValid() || IP.second > BI.Start)
 644            && "Bad interference");
 645
 646     // Check interference leaving the block.
 647     if (!IP.second.isValid()) {
 648       // Block is interference-free.
 649       DEBUG(dbgs() << ", no interference");
 650       if (!BI.Uses) {
 651         assert(BI.LiveThrough && "No uses, but not live through block?");
 652         // Block is live-through without interference.
 653         DEBUG(dbgs() << ", no uses"
 654                      << (RegIn ? ", live-through.\n" : ", stack in.\n"));
 655         if (!RegIn)
 656           SE->enterIntvAtEnd(*BI.MBB);
 657         continue;
 658       }
 659       if (!BI.LiveThrough) {
 660         DEBUG(dbgs() << ", not live-through.\n");
 661         SE->useIntv(SE->enterIntvBefore(BI.Def), BI.Stop);
 662         continue;
 663       }
 664       if (!RegIn) {
 665         // Block is live-through, but entry bundle is on the stack.
 666         // Reload just before the first use.
 667         DEBUG(dbgs() << ", not live-in, enter before first use.\n");
 668         SE->useIntv(SE->enterIntvBefore(BI.FirstUse), BI.Stop);
 669         continue;
 670       }
 671       DEBUG(dbgs() << ", live-through.\n");
 672       continue;
 673     }
 674
 675     // Block has interference.
 676     DEBUG(dbgs() << ", interference to " << IP.second);
 677
 678     if (!BI.LiveThrough && IP.second <= BI.Def) {
 679       // The interference doesn't reach the outgoing segment.
 680       DEBUG(dbgs() << " doesn't affect def from " << BI.Def << '\n');
 681       SE->useIntv(BI.Def, BI.Stop);
 682       continue;
 683     }
 684
 685
 686     if (!BI.Uses) {
 687       // No uses in block, avoid interference by reloading as late as possible.
 688       DEBUG(dbgs() << ", no uses.\n");
 689       SlotIndex SegStart = SE->enterIntvAtEnd(*BI.MBB);
 690       assert(SegStart >= IP.second && "Couldn't avoid interference");
 691       continue;
 692     }
 693
 694     if (IP.second.getBoundaryIndex() < BI.LastUse) {
 695       // There are interference-free uses at the end of the block.
 696       // Find the first use that can get the live-out register.
 697       SmallVectorImpl<SlotIndex>::const_iterator UI =
 698         std::lower_bound(SA->UseSlots.begin(), SA->UseSlots.end(),
 699                          IP.second.getBoundaryIndex());
 700       assert(UI != SA->UseSlots.end() && "Couldn't find last use");
 701       SlotIndex Use = *UI;
 702       assert(Use <= BI.LastUse && "Couldn't find last use");
 703       // Only attempt a split befroe the last split point.
 704       if (Use.getBaseIndex() <= BI.LastSplitPoint) {
 705         DEBUG(dbgs() << ", free use at " << Use << ".\n");
 706         SlotIndex SegStart = SE->enterIntvBefore(Use);
 707         assert(SegStart >= IP.second && "Couldn't avoid interference");
 708         assert(SegStart < BI.LastSplitPoint && "Impossible split point");
 709         SE->useIntv(SegStart, BI.Stop);
 710         continue;
 711       }
 712     }
 713
 714     // Interference is after the last use.
 715     DEBUG(dbgs() << " after last use.\n");
 716     SlotIndex SegStart = SE->enterIntvAtEnd(*BI.MBB);
 717     assert(SegStart >= IP.second && "Couldn't avoid interference");
 718   }
 719
 720   // Now all defs leading to live bundles are handled, do everything else.
 721   for (unsigned i = 0, e = SA->LiveBlocks.size(); i != e; ++i) {
 722     SplitAnalysis::BlockInfo &BI = SA->LiveBlocks[i];
 723     bool RegIn  = LiveBundles[Bundles->getBundle(BI.MBB->getNumber(), 0)];
 724     bool RegOut = LiveBundles[Bundles->getBundle(BI.MBB->getNumber(), 1)];
 725
 726     // Is the register live-in?
 727     if (!BI.LiveIn || !RegIn)
 728       continue;
 729
 730     // We have an incoming register. Check for interference.
 731     IndexPair &IP = InterferenceRanges[i];
 732
 733     DEBUG(dbgs() << "EB#" << Bundles->getBundle(BI.MBB->getNumber(), 0)
 734                  << " -> BB#" << BI.MBB->getNumber());
 735
 736     // Check interference entering the block.
 737     if (!IP.first.isValid()) {
 738       // Block is interference-free.
 739       DEBUG(dbgs() << ", no interference");
 740       if (!BI.Uses) {
 741         assert(BI.LiveThrough && "No uses, but not live through block?");
 742         // Block is live-through without interference.
 743         if (RegOut) {
 744           DEBUG(dbgs() << ", no uses, live-through.\n");
 745           SE->useIntv(BI.Start, BI.Stop);
 746         } else {
 747           DEBUG(dbgs() << ", no uses, stack-out.\n");
 748           SE->leaveIntvAtTop(*BI.MBB);
 749         }
 750         continue;
 751       }
 752       if (!BI.LiveThrough) {
 753         DEBUG(dbgs() << ", killed in block.\n");
 754         SE->useIntv(BI.Start, SE->leaveIntvAfter(BI.Kill));
 755         continue;
 756       }
 757       if (!RegOut) {
 758         // Block is live-through, but exit bundle is on the stack.
 759         // Spill immediately after the last use.
 760         if (BI.LastUse < BI.LastSplitPoint) {
 761           DEBUG(dbgs() << ", uses, stack-out.\n");
 762           SE->useIntv(BI.Start, SE->leaveIntvAfter(BI.LastUse));
 763           continue;
 764         }
 765         // The last use is after the last split point, it is probably an
 766         // indirect jump.
 767         DEBUG(dbgs() << ", uses at " << BI.LastUse << " after split point "
 768                      << BI.LastSplitPoint << ", stack-out.\n");
 769         SlotIndex SegEnd = SE->leaveIntvBefore(BI.LastSplitPoint);
 770         SE->useIntv(BI.Start, SegEnd);
 771         // Run a double interval from the split to the last use.
 772         // This makes it possible to spill the complement without affecting the
 773         // indirect branch.
 774         SE->overlapIntv(SegEnd, BI.LastUse);
 775         continue;
 776       }
 777       // Register is live-through.
 778       DEBUG(dbgs() << ", uses, live-through.\n");
 779       SE->useIntv(BI.Start, BI.Stop);
 780       continue;
 781     }
 782
 783     // Block has interference.
 784     DEBUG(dbgs() << ", interference from " << IP.first);
 785
 786     if (!BI.LiveThrough && IP.first >= BI.Kill) {
 787       // The interference doesn't reach the outgoing segment.
 788       DEBUG(dbgs() << " doesn't affect kill at " << BI.Kill << '\n');
 789       SE->useIntv(BI.Start, BI.Kill);
 790       continue;
 791     }
 792
 793     if (!BI.Uses) {
 794       // No uses in block, avoid interference by spilling as soon as possible.
 795       DEBUG(dbgs() << ", no uses.\n");
 796       SlotIndex SegEnd = SE->leaveIntvAtTop(*BI.MBB);
 797       assert(SegEnd <= IP.first && "Couldn't avoid interference");
 798       continue;
 799     }
 800     if (IP.first.getBaseIndex() > BI.FirstUse) {
 801       // There are interference-free uses at the beginning of the block.
 802       // Find the last use that can get the register.
 803       SmallVectorImpl<SlotIndex>::const_iterator UI =
 804         std::lower_bound(SA->UseSlots.begin(), SA->UseSlots.end(),
 805                          IP.first.getBaseIndex());
 806       assert(UI != SA->UseSlots.begin() && "Couldn't find first use");
 807       SlotIndex Use = (--UI)->getBoundaryIndex();
 808       DEBUG(dbgs() << ", free use at " << *UI << ".\n");
 809       SlotIndex SegEnd = SE->leaveIntvAfter(Use);
 810       assert(SegEnd <= IP.first && "Couldn't avoid interference");
 811       SE->useIntv(BI.Start, SegEnd);
 812       continue;
 813     }
 814
 815     // Interference is before the first use.
 816     DEBUG(dbgs() << " before first use.\n");
 817     SlotIndex SegEnd = SE->leaveIntvAtTop(*BI.MBB);
 818     assert(SegEnd <= IP.first && "Couldn't avoid interference");
 819   }
 820
 821   SE->closeIntv();
 822
 823   // FIXME: Should we be more aggressive about splitting the stack region into
 824   // per-block segments? The current approach allows the stack region to
 825   // separate into connected components. Some components may be allocatable.
 826   SE->finish();
 827   ++NumGlobalSplits;
 828
 829   if (VerifyEnabled) {
 830     MF->verify(this, "After splitting live range around region");
 831
 832 #ifndef NDEBUG
 833     // Make sure that at least one of the new intervals can allocate to PhysReg.
 834     // That was the whole point of splitting the live range.
 835     bool found = false;
 836     for (LiveRangeEdit::iterator I = LREdit.begin(), E = LREdit.end(); I != E;
 837          ++I)
 838       if (!checkUncachedInterference(**I, PhysReg)) {
 839         found = true;
 840         break;
 841       }
 842     assert(found && "No allocatable intervals after pointless splitting");
 843 #endif
 844   }
 845 }
 846
 847 unsigned RAGreedy::tryRegionSplit(LiveInterval &VirtReg, AllocationOrder &Order,
 848                                   SmallVectorImpl<LiveInterval*> &NewVRegs) {
 849   BitVector LiveBundles, BestBundles;
 850   float BestCost = 0;
 851   unsigned BestReg = 0;
 852
 853   Order.rewind();
 854   for (unsigned Cand = 0; unsigned PhysReg = Order.next(); ++Cand) {
 855     if (GlobalCand.size() <= Cand)
 856       GlobalCand.resize(Cand+1);
 857     GlobalCand[Cand].PhysReg = PhysReg;
 858
 859     mapGlobalInterference(PhysReg, GlobalCand[Cand].Interference);
 860     float Cost = calcSplitConstraints(GlobalCand[Cand].Interference);
 861     DEBUG(dbgs() << PrintReg(PhysReg, TRI) << "\tstatic = " << Cost);
 862     if (BestReg && Cost >= BestCost) {
 863       DEBUG(dbgs() << " higher.\n");
 864       continue;
 865     }
 866
 867     SpillPlacer->placeSpills(SplitConstraints, LiveBundles);
 868     // No live bundles, defer to splitSingleBlocks().
 869     if (!LiveBundles.any()) {
 870       DEBUG(dbgs() << " no bundles.\n");
 871       continue;
 872     }
 873
 874     Cost += calcGlobalSplitCost(LiveBundles);
 875     DEBUG({
 876       dbgs() << ", total = " << Cost << " with bundles";
 877       for (int i = LiveBundles.find_first(); i>=0; i = LiveBundles.find_next(i))
 878         dbgs() << " EB#" << i;
 879       dbgs() << ".\n";
 880     });
 881     if (!BestReg || Cost < BestCost) {
 882       BestReg = PhysReg;
 883       BestCost = 0.98f * Cost; // Prevent rounding effects.
 884       BestBundles.swap(LiveBundles);
 885     }
 886   }
 887
 888   if (!BestReg)
 889     return 0;
 890
 891   splitAroundRegion(VirtReg, BestReg, BestBundles, NewVRegs);
 892   setStage(NewVRegs.begin(), NewVRegs.end(), RS_Region);
 893   return 0;
 894 }
 895
 896
 897 //===----------------------------------------------------------------------===//
 898 //                             Local Splitting
 899 //===----------------------------------------------------------------------===//
 900
 901
 902 /// calcGapWeights - Compute the maximum spill weight that needs to be evicted
 903 /// in order to use PhysReg between two entries in SA->UseSlots.
 904 ///
 905 /// GapWeight[i] represents the gap between UseSlots[i] and UseSlots[i+1].
 906 ///
 907 void RAGreedy::calcGapWeights(unsigned PhysReg,
 908                               SmallVectorImpl<float> &GapWeight) {
 909   assert(SA->LiveBlocks.size() == 1 && "Not a local interval");
 910   const SplitAnalysis::BlockInfo &BI = SA->LiveBlocks.front();
 911   const SmallVectorImpl<SlotIndex> &Uses = SA->UseSlots;
 912   const unsigned NumGaps = Uses.size()-1;
 913
 914   // Start and end points for the interference check.
 915   SlotIndex StartIdx = BI.LiveIn ? BI.FirstUse.getBaseIndex() : BI.FirstUse;
 916   SlotIndex StopIdx = BI.LiveOut ? BI.LastUse.getBoundaryIndex() : BI.LastUse;
 917
 918   GapWeight.assign(NumGaps, 0.0f);
 919
 920   // Add interference from each overlapping register.
 921   for (const unsigned *AI = TRI->getOverlaps(PhysReg); *AI; ++AI) {
 922     if (!query(const_cast<LiveInterval&>(SA->getParent()), *AI)
 923            .checkInterference())
 924       continue;
 925
 926     // We know that VirtReg is a continuous interval from FirstUse to LastUse,
 927     // so we don't need InterferenceQuery.
 928     //
 929     // Interference that overlaps an instruction is counted in both gaps
 930     // surrounding the instruction. The exception is interference before
 931     // StartIdx and after StopIdx.
 932     //
 933     LiveIntervalUnion::SegmentIter IntI = PhysReg2LiveUnion[*AI].find(StartIdx);
 934     for (unsigned Gap = 0; IntI.valid() && IntI.start() < StopIdx; ++IntI) {
 935       // Skip the gaps before IntI.
 936       while (Uses[Gap+1].getBoundaryIndex() < IntI.start())
 937         if (++Gap == NumGaps)
 938           break;
 939       if (Gap == NumGaps)
 940         break;
 941
 942       // Update the gaps covered by IntI.
 943       const float weight = IntI.value()->weight;
 944       for (; Gap != NumGaps; ++Gap) {
 945         GapWeight[Gap] = std::max(GapWeight[Gap], weight);
 946         if (Uses[Gap+1].getBaseIndex() >= IntI.stop())
 947           break;
 948       }
 949       if (Gap == NumGaps)
 950         break;
 951     }
 952   }
 953 }
 954
 955 /// getPrevMappedIndex - Return the slot index of the last non-copy instruction
 956 /// before MI that has a slot index. If MI is the first mapped instruction in
 957 /// its block, return the block start index instead.
 958 ///
 959 SlotIndex RAGreedy::getPrevMappedIndex(const MachineInstr *MI) {
 960   assert(MI && "Missing MachineInstr");
 961   const MachineBasicBlock *MBB = MI->getParent();
 962   MachineBasicBlock::const_iterator B = MBB->begin(), I = MI;
 963   while (I != B)
 964     if (!(--I)->isDebugValue() && !I->isCopy())
 965       return Indexes->getInstructionIndex(I);
 966   return Indexes->getMBBStartIdx(MBB);
 967 }
 968
 969 /// calcPrevSlots - Fill in the PrevSlot array with the index of the previous
 970 /// real non-copy instruction for each instruction in SA->UseSlots.
 971 ///
 972 void RAGreedy::calcPrevSlots() {
 973   const SmallVectorImpl<SlotIndex> &Uses = SA->UseSlots;
 974   PrevSlot.clear();
 975   PrevSlot.reserve(Uses.size());
 976   for (unsigned i = 0, e = Uses.size(); i != e; ++i) {
 977     const MachineInstr *MI = Indexes->getInstructionFromIndex(Uses[i]);
 978     PrevSlot.push_back(getPrevMappedIndex(MI).getDefIndex());
 979   }
 980 }
 981
 982 /// nextSplitPoint - Find the next index into SA->UseSlots > i such that it may
 983 /// be beneficial to split before UseSlots[i].
 984 ///
 985 /// 0 is always a valid split point
 986 unsigned RAGreedy::nextSplitPoint(unsigned i) {
 987   const SmallVectorImpl<SlotIndex> &Uses = SA->UseSlots;
 988   const unsigned Size = Uses.size();
 989   assert(i != Size && "No split points after the end");
 990   // Allow split before i when Uses[i] is not adjacent to the previous use.
 991   while (++i != Size && PrevSlot[i].getBaseIndex() <= Uses[i-1].getBaseIndex())
 992     ;
 993   return i;
 994 }
 995
 996 /// tryLocalSplit - Try to split VirtReg into smaller intervals inside its only
 997 /// basic block.
 998 ///
 999 unsigned RAGreedy::tryLocalSplit(LiveInterval &VirtReg, AllocationOrder &Order,
1000                                  SmallVectorImpl<LiveInterval*> &NewVRegs) {
1001   assert(SA->LiveBlocks.size() == 1 && "Not a local interval");
1002   const SplitAnalysis::BlockInfo &BI = SA->LiveBlocks.front();
1003
1004   // Note that it is possible to have an interval that is live-in or live-out
1005   // while only covering a single block - A phi-def can use undef values from
1006   // predecessors, and the block could be a single-block loop.
1007   // We don't bother doing anything clever about such a case, we simply assume
1008   // that the interval is continuous from FirstUse to LastUse. We should make
1009   // sure that we don't do anything illegal to such an interval, though.
1010
1011   const SmallVectorImpl<SlotIndex> &Uses = SA->UseSlots;
1012   if (Uses.size() <= 2)
1013     return 0;
1014   const unsigned NumGaps = Uses.size()-1;
1015
1016   DEBUG({
1017     dbgs() << "tryLocalSplit: ";
1018     for (unsigned i = 0, e = Uses.size(); i != e; ++i)
1019       dbgs() << ' ' << SA->UseSlots[i];
1020     dbgs() << '\n';
1021   });
1022
1023   // For every use, find the previous mapped non-copy instruction.
1024   // We use this to detect valid split points, and to estimate new interval
1025   // sizes.
1026   calcPrevSlots();
1027
1028   unsigned BestBefore = NumGaps;
1029   unsigned BestAfter = 0;
1030   float BestDiff = 0;
1031
1032   const float blockFreq = SpillPlacer->getBlockFrequency(BI.MBB->getNumber());
1033   SmallVector<float, 8> GapWeight;
1034
1035   Order.rewind();
1036   while (unsigned PhysReg = Order.next()) {
1037     // Keep track of the largest spill weight that would need to be evicted in
1038     // order to make use of PhysReg between UseSlots[i] and UseSlots[i+1].
1039     calcGapWeights(PhysReg, GapWeight);
1040
1041     // Try to find the best sequence of gaps to close.
1042     // The new spill weight must be larger than any gap interference.
1043
1044     // We will split before Uses[SplitBefore] and after Uses[SplitAfter].
1045     unsigned SplitBefore = 0, SplitAfter = nextSplitPoint(1) - 1;
1046
1047     // MaxGap should always be max(GapWeight[SplitBefore..SplitAfter-1]).
1048     // It is the spill weight that needs to be evicted.
1049     float MaxGap = GapWeight[0];
1050     for (unsigned i = 1; i != SplitAfter; ++i)
1051       MaxGap = std::max(MaxGap, GapWeight[i]);
1052
1053     for (;;) {
1054       // Live before/after split?
1055       const bool LiveBefore = SplitBefore != 0 || BI.LiveIn;
1056       const bool LiveAfter = SplitAfter != NumGaps || BI.LiveOut;
1057
1058       DEBUG(dbgs() << PrintReg(PhysReg, TRI) << ' '
1059                    << Uses[SplitBefore] << '-' << Uses[SplitAfter]
1060                    << " i=" << MaxGap);
1061
1062       // Stop before the interval gets so big we wouldn't be making progress.
1063       if (!LiveBefore && !LiveAfter) {
1064         DEBUG(dbgs() << " all\n");
1065         break;
1066       }
1067       // Should the interval be extended or shrunk?
1068       bool Shrink = true;
1069       if (MaxGap < HUGE_VALF) {
1070         // Estimate the new spill weight.
1071         //
1072         // Each instruction reads and writes the register, except the first
1073         // instr doesn't read when !FirstLive, and the last instr doesn't write
1074         // when !LastLive.
1075         //
1076         // We will be inserting copies before and after, so the total number of
1077         // reads and writes is 2 * EstUses.
1078         //
1079         const unsigned EstUses = 2*(SplitAfter - SplitBefore) +
1080                                  2*(LiveBefore + LiveAfter);
1081
1082         // Try to guess the size of the new interval. This should be trivial,
1083         // but the slot index of an inserted copy can be a lot smaller than the
1084         // instruction it is inserted before if there are many dead indexes
1085         // between them.
1086         //
1087         // We measure the distance from the instruction before SplitBefore to
1088         // get a conservative estimate.
1089         //
1090         // The final distance can still be different if inserting copies
1091         // triggers a slot index renumbering.
1092         //
1093         const float EstWeight = normalizeSpillWeight(blockFreq * EstUses,
1094                               PrevSlot[SplitBefore].distance(Uses[SplitAfter]));
1095         // Would this split be possible to allocate?
1096         // Never allocate all gaps, we wouldn't be making progress.
1097         float Diff = EstWeight - MaxGap;
1098         DEBUG(dbgs() << " w=" << EstWeight << " d=" << Diff);
1099         if (Diff > 0) {
1100           Shrink = false;
1101           if (Diff > BestDiff) {
1102             DEBUG(dbgs() << " (best)");
1103             BestDiff = Diff;
1104             BestBefore = SplitBefore;
1105             BestAfter = SplitAfter;
1106           }
1107         }
1108       }
1109
1110       // Try to shrink.
1111       if (Shrink) {
1112         SplitBefore = nextSplitPoint(SplitBefore);
1113         if (SplitBefore < SplitAfter) {
1114           DEBUG(dbgs() << " shrink\n");
1115           // Recompute the max when necessary.
1116           if (GapWeight[SplitBefore - 1] >= MaxGap) {
1117             MaxGap = GapWeight[SplitBefore];
1118             for (unsigned i = SplitBefore + 1; i != SplitAfter; ++i)
1119               MaxGap = std::max(MaxGap, GapWeight[i]);
1120           }
1121           continue;
1122         }
1123         MaxGap = 0;
1124       }
1125
1126       // Try to extend the interval.
1127       if (SplitAfter >= NumGaps) {
1128         DEBUG(dbgs() << " end\n");
1129         break;
1130       }
1131
1132       DEBUG(dbgs() << " extend\n");
1133       for (unsigned e = nextSplitPoint(SplitAfter + 1) - 1;
1134            SplitAfter != e; ++SplitAfter)
1135         MaxGap = std::max(MaxGap, GapWeight[SplitAfter]);
1136           continue;
1137     }
1138   }
1139
1140   // Didn't find any candidates?
1141   if (BestBefore == NumGaps)
1142     return 0;
1143
1144   DEBUG(dbgs() << "Best local split range: " << Uses[BestBefore]
1145                << '-' << Uses[BestAfter] << ", " << BestDiff
1146                << ", " << (BestAfter - BestBefore + 1) << " instrs\n");
1147
1148   LiveRangeEdit LREdit(VirtReg, NewVRegs, this);
1149   SE->reset(LREdit);
1150
1151   SE->openIntv();
1152   SlotIndex SegStart = SE->enterIntvBefore(Uses[BestBefore]);
1153   SlotIndex SegStop  = SE->leaveIntvAfter(Uses[BestAfter]);
1154   SE->useIntv(SegStart, SegStop);
1155   SE->closeIntv();
1156   SE->finish();
1157   setStage(NewVRegs.begin(), NewVRegs.end(), RS_Local);
1158   ++NumLocalSplits;
1159
1160   return 0;
1161 }
1162
1163 //===----------------------------------------------------------------------===//
1164 //                          Live Range Splitting
1165 //===----------------------------------------------------------------------===//
1166
1167 /// trySplit - Try to split VirtReg or one of its interferences, making it
1168 /// assignable.
1169 /// @return Physreg when VirtReg may be assigned and/or new NewVRegs.
1170 unsigned RAGreedy::trySplit(LiveInterval &VirtReg, AllocationOrder &Order,
1171                             SmallVectorImpl<LiveInterval*>&NewVRegs) {
1172   // Local intervals are handled separately.
1173   if (LIS->intervalIsInOneMBB(VirtReg)) {
1174     NamedRegionTimer T("Local Splitting", TimerGroupName, TimePassesIsEnabled);
1175     SA->analyze(&VirtReg);
1176     return tryLocalSplit(VirtReg, Order, NewVRegs);
1177   }
1178
1179   NamedRegionTimer T("Global Splitting", TimerGroupName, TimePassesIsEnabled);
1180
1181   // Don't iterate global splitting.
1182   // Move straight to spilling if this range was produced by a global split.
1183   LiveRangeStage Stage = getStage(VirtReg);
1184   if (Stage >= RS_Block)
1185     return 0;
1186
1187   SA->analyze(&VirtReg);
1188
1189   // First try to split around a region spanning multiple blocks.
1190   if (Stage < RS_Region) {
1191     unsigned PhysReg = tryRegionSplit(VirtReg, Order, NewVRegs);
1192     if (PhysReg || !NewVRegs.empty())
1193       return PhysReg;
1194   }
1195
1196   // Then isolate blocks with multiple uses.
1197   if (Stage < RS_Block) {
1198     SplitAnalysis::BlockPtrSet Blocks;
1199     if (SA->getMultiUseBlocks(Blocks)) {
1200       LiveRangeEdit LREdit(VirtReg, NewVRegs, this);
1201       SE->reset(LREdit);
1202       SE->splitSingleBlocks(Blocks);
1203       setStage(NewVRegs.begin(), NewVRegs.end(), RS_Block);
1204       if (VerifyEnabled)
1205         MF->verify(this, "After splitting live range around basic blocks");
1206     }
1207   }
1208
1209   // Don't assign any physregs.
1210   return 0;
1211 }
1212
1213
1214 //===----------------------------------------------------------------------===//
1215 //                            Main Entry Point
1216 //===----------------------------------------------------------------------===//
1217
1218 unsigned RAGreedy::selectOrSplit(LiveInterval &VirtReg,
1219                                  SmallVectorImpl<LiveInterval*> &NewVRegs) {
1220   LiveRangeStage Stage = getStage(VirtReg);
1221   if (Stage == RS_Original)
1222     LRStage[VirtReg.reg] = RS_Second;
1223
1224   // First try assigning a free register.
1225   AllocationOrder Order(VirtReg.reg, *VRM, ReservedRegs);
1226   while (unsigned PhysReg = Order.next()) {
1227     if (!checkPhysRegInterference(VirtReg, PhysReg))
1228       return PhysReg;
1229   }
1230
1231   if (unsigned PhysReg = tryReassign(VirtReg, Order, NewVRegs))
1232     return PhysReg;
1233
1234   if (unsigned PhysReg = tryEvict(VirtReg, Order, NewVRegs))
1235     return PhysReg;
1236
1237   assert(NewVRegs.empty() && "Cannot append to existing NewVRegs");
1238
1239   // The first time we see a live range, don't try to split or spill.
1240   // Wait until the second time, when all smaller ranges have been allocated.
1241   // This gives a better picture of the interference to split around.
1242   if (Stage == RS_Original) {
1243     NewVRegs.push_back(&VirtReg);
1244     return 0;
1245   }
1246
1247   assert(Stage < RS_Spill && "Cannot allocate after spilling");
1248
1249   // Try splitting VirtReg or interferences.
1250   unsigned PhysReg = trySplit(VirtReg, Order, NewVRegs);
1251   if (PhysReg || !NewVRegs.empty())
1252     return PhysReg;
1253
1254   // Finally spill VirtReg itself.
1255   NamedRegionTimer T("Spiller", TimerGroupName, TimePassesIsEnabled);
1256   LiveRangeEdit LRE(VirtReg, NewVRegs, this);
1257   spiller().spill(LRE);
1258
1259   // The live virtual register requesting allocation was spilled, so tell
1260   // the caller not to allocate anything during this round.
1261   return 0;
1262 }
1263
1264 bool RAGreedy::runOnMachineFunction(MachineFunction &mf) {
1265   DEBUG(dbgs() << "********** GREEDY REGISTER ALLOCATION **********\n"
1266                << "********** Function: "
1267                << ((Value*)mf.getFunction())->getName() << '\n');
1268
1269   MF = &mf;
1270   if (VerifyEnabled)
1271     MF->verify(this, "Before greedy register allocator");
1272
1273   RegAllocBase::init(getAnalysis<VirtRegMap>(), getAnalysis<LiveIntervals>());
1274   Indexes = &getAnalysis<SlotIndexes>();
1275   DomTree = &getAnalysis<MachineDominatorTree>();
1276   ReservedRegs = TRI->getReservedRegs(*MF);
1277   SpillerInstance.reset(createInlineSpiller(*this, *MF, *VRM));
1278   Loops = &getAnalysis<MachineLoopInfo>();
1279   LoopRanges = &getAnalysis<MachineLoopRanges>();
1280   Bundles = &getAnalysis<EdgeBundles>();
1281   SpillPlacer = &getAnalysis<SpillPlacement>();
1282
1283   SA.reset(new SplitAnalysis(*VRM, *LIS, *Loops));
1284   SE.reset(new SplitEditor(*SA, *LIS, *VRM, *DomTree));
1285   LRStage.clear();
1286   LRStage.resize(MRI->getNumVirtRegs());
1287
1288   allocatePhysRegs();
1289   addMBBLiveIns(MF);
1290   LIS->addKillFlags();
1291
1292   // Run rewriter
1293   {
1294     NamedRegionTimer T("Rewriter", TimerGroupName, TimePassesIsEnabled);
1295     VRM->rewrite(Indexes);
1296   }
1297
1298   // The pass output is in VirtRegMap. Release all the transient data.
1299   releaseMemory();
1300
1301   return true;
1302 }