lib/CodeGen/RegisterCoalescer.cpp

   1 //===- RegisterCoalescer.cpp - Generic Register Coalescing Interface -------==//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the generic RegisterCoalescer interface which
  11 // is used as the common interface used by all clients and
  12 // implementations of register coalescing.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #define DEBUG_TYPE "regalloc"
  17 #include "RegisterCoalescer.h"
  18 #include "LiveDebugVariables.h"
  19 #include "RegisterClassInfo.h"
  20 #include "VirtRegMap.h"
  21
  22 #include "llvm/Pass.h"
  23 #include "llvm/Value.h"
  24 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  25 #include "llvm/CodeGen/MachineInstr.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/Target/TargetInstrInfo.h"
  28 #include "llvm/Target/TargetRegisterInfo.h"
  29 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  30 #include "llvm/Analysis/AliasAnalysis.h"
  31 #include "llvm/CodeGen/MachineFrameInfo.h"
  32 #include "llvm/CodeGen/MachineInstr.h"
  33 #include "llvm/CodeGen/MachineLoopInfo.h"
  34 #include "llvm/CodeGen/MachineRegisterInfo.h"
  35 #include "llvm/CodeGen/Passes.h"
  36 #include "llvm/Target/TargetInstrInfo.h"
  37 #include "llvm/Target/TargetMachine.h"
  38 #include "llvm/Target/TargetOptions.h"
  39 #include "llvm/Support/CommandLine.h"
  40 #include "llvm/Support/Debug.h"
  41 #include "llvm/Support/ErrorHandling.h"
  42 #include "llvm/Support/raw_ostream.h"
  43 #include "llvm/ADT/OwningPtr.h"
  44 #include "llvm/ADT/SmallSet.h"
  45 #include "llvm/ADT/Statistic.h"
  46 #include "llvm/ADT/STLExtras.h"
  47 #include <algorithm>
  48 #include <cmath>
  49 using namespace llvm;
  50
  51 STATISTIC(numJoins    , "Number of interval joins performed");
  52 STATISTIC(numCrossRCs , "Number of cross class joins performed");
  53 STATISTIC(numCommutes , "Number of instruction commuting performed");
  54 STATISTIC(numExtends  , "Number of copies extended");
  55 STATISTIC(NumReMats   , "Number of instructions re-materialized");
  56 STATISTIC(numPeep     , "Number of identity moves eliminated after coalescing");
  57 STATISTIC(numAborts   , "Number of times interval joining aborted");
  58 STATISTIC(NumInflated , "Number of register classes inflated");
  59
  60 static cl::opt<bool>
  61 EnableJoining("join-liveintervals",
  62               cl::desc("Coalesce copies (default=true)"),
  63               cl::init(true));
  64
  65 static cl::opt<bool>
  66 DisableCrossClassJoin("disable-cross-class-join",
  67                cl::desc("Avoid coalescing cross register class copies"),
  68                cl::init(false), cl::Hidden);
  69
  70 static cl::opt<bool>
  71 EnablePhysicalJoin("join-physregs",
  72                    cl::desc("Join physical register copies"),
  73                    cl::init(false), cl::Hidden);
  74
  75 static cl::opt<bool>
  76 VerifyCoalescing("verify-coalescing",
  77          cl::desc("Verify machine instrs before and after register coalescing"),
  78          cl::Hidden);
  79
  80 namespace {
  81   class RegisterCoalescer : public MachineFunctionPass {
  82     MachineFunction* MF;
  83     MachineRegisterInfo* MRI;
  84     const TargetMachine* TM;
  85     const TargetRegisterInfo* TRI;
  86     const TargetInstrInfo* TII;
  87     LiveIntervals *LIS;
  88     LiveDebugVariables *LDV;
  89     const MachineLoopInfo* Loops;
  90     AliasAnalysis *AA;
  91     RegisterClassInfo RegClassInfo;
  92
  93     /// JoinedCopies - Keep track of copies eliminated due to coalescing.
  94     ///
  95     SmallPtrSet<MachineInstr*, 32> JoinedCopies;
  96
  97     /// ReMatCopies - Keep track of copies eliminated due to remat.
  98     ///
  99     SmallPtrSet<MachineInstr*, 32> ReMatCopies;
 100
 101     /// ReMatDefs - Keep track of definition instructions which have
 102     /// been remat'ed.
 103     SmallPtrSet<MachineInstr*, 8> ReMatDefs;
 104
 105     /// joinIntervals - join compatible live intervals
 106     void joinIntervals();
 107
 108     /// CopyCoalesceInMBB - Coalesce copies in the specified MBB, putting
 109     /// copies that cannot yet be coalesced into the "TryAgain" list.
 110     void CopyCoalesceInMBB(MachineBasicBlock *MBB,
 111                            std::vector<MachineInstr*> &TryAgain);
 112
 113     /// JoinCopy - Attempt to join intervals corresponding to SrcReg/DstReg,
 114     /// which are the src/dst of the copy instruction CopyMI.  This returns
 115     /// true if the copy was successfully coalesced away. If it is not
 116     /// currently possible to coalesce this interval, but it may be possible if
 117     /// other things get coalesced, then it returns true by reference in
 118     /// 'Again'.
 119     bool JoinCopy(MachineInstr *TheCopy, bool &Again);
 120
 121     /// JoinIntervals - Attempt to join these two intervals.  On failure, this
 122     /// returns false.  The output "SrcInt" will not have been modified, so we
 123     /// can use this information below to update aliases.
 124     bool JoinIntervals(CoalescerPair &CP);
 125
 126     /// AdjustCopiesBackFrom - We found a non-trivially-coalescable copy. If
 127     /// the source value number is defined by a copy from the destination reg
 128     /// see if we can merge these two destination reg valno# into a single
 129     /// value number, eliminating a copy.
 130     bool AdjustCopiesBackFrom(const CoalescerPair &CP, MachineInstr *CopyMI);
 131
 132     /// HasOtherReachingDefs - Return true if there are definitions of IntB
 133     /// other than BValNo val# that can reach uses of AValno val# of IntA.
 134     bool HasOtherReachingDefs(LiveInterval &IntA, LiveInterval &IntB,
 135                               VNInfo *AValNo, VNInfo *BValNo);
 136
 137     /// RemoveCopyByCommutingDef - We found a non-trivially-coalescable copy.
 138     /// If the source value number is defined by a commutable instruction and
 139     /// its other operand is coalesced to the copy dest register, see if we
 140     /// can transform the copy into a noop by commuting the definition.
 141     bool RemoveCopyByCommutingDef(const CoalescerPair &CP,MachineInstr *CopyMI);
 142
 143     /// ReMaterializeTrivialDef - If the source of a copy is defined by a
 144     /// trivial computation, replace the copy by rematerialize the definition.
 145     /// If PreserveSrcInt is true, make sure SrcInt is valid after the call.
 146     bool ReMaterializeTrivialDef(LiveInterval &SrcInt, bool PreserveSrcInt,
 147                                  unsigned DstReg, MachineInstr *CopyMI);
 148
 149     /// shouldJoinPhys - Return true if a physreg copy should be joined.
 150     bool shouldJoinPhys(CoalescerPair &CP);
 151
 152     /// isWinToJoinCrossClass - Return true if it's profitable to coalesce
 153     /// two virtual registers from different register classes.
 154     bool isWinToJoinCrossClass(unsigned SrcReg,
 155                                unsigned DstReg,
 156                                const TargetRegisterClass *SrcRC,
 157                                const TargetRegisterClass *DstRC,
 158                                const TargetRegisterClass *NewRC);
 159
 160     /// UpdateRegDefsUses - Replace all defs and uses of SrcReg to DstReg and
 161     /// update the subregister number if it is not zero. If DstReg is a
 162     /// physical register and the existing subregister number of the def / use
 163     /// being updated is not zero, make sure to set it to the correct physical
 164     /// subregister.
 165     void UpdateRegDefsUses(const CoalescerPair &CP);
 166
 167     /// RemoveDeadDef - If a def of a live interval is now determined dead,
 168     /// remove the val# it defines. If the live interval becomes empty, remove
 169     /// it as well.
 170     bool RemoveDeadDef(LiveInterval &li, MachineInstr *DefMI);
 171
 172     /// RemoveCopyFlag - If DstReg is no longer defined by CopyMI, clear the
 173     /// VNInfo copy flag for DstReg and all aliases.
 174     void RemoveCopyFlag(unsigned DstReg, const MachineInstr *CopyMI);
 175
 176     /// markAsJoined - Remember that CopyMI has already been joined.
 177     void markAsJoined(MachineInstr *CopyMI);
 178
 179     /// eliminateUndefCopy - Handle copies of undef values.
 180     bool eliminateUndefCopy(MachineInstr *CopyMI, const CoalescerPair &CP);
 181
 182   public:
 183     static char ID; // Class identification, replacement for typeinfo
 184     RegisterCoalescer() : MachineFunctionPass(ID) {
 185       initializeRegisterCoalescerPass(*PassRegistry::getPassRegistry());
 186     }
 187
 188     virtual void getAnalysisUsage(AnalysisUsage &AU) const;
 189
 190     virtual void releaseMemory();
 191
 192     /// runOnMachineFunction - pass entry point
 193     virtual bool runOnMachineFunction(MachineFunction&);
 194
 195     /// print - Implement the dump method.
 196     virtual void print(raw_ostream &O, const Module* = 0) const;
 197   };
 198 } /// end anonymous namespace
 199
 200 char &llvm::RegisterCoalescerPassID = RegisterCoalescer::ID;
 201
 202 INITIALIZE_PASS_BEGIN(RegisterCoalescer, "simple-register-coalescing",
 203                       "Simple Register Coalescing", false, false)
 204 INITIALIZE_PASS_DEPENDENCY(LiveIntervals)
 205 INITIALIZE_PASS_DEPENDENCY(LiveDebugVariables)
 206 INITIALIZE_PASS_DEPENDENCY(SlotIndexes)
 207 INITIALIZE_PASS_DEPENDENCY(MachineLoopInfo)
 208 INITIALIZE_PASS_DEPENDENCY(StrongPHIElimination)
 209 INITIALIZE_PASS_DEPENDENCY(PHIElimination)
 210 INITIALIZE_PASS_DEPENDENCY(TwoAddressInstructionPass)
 211 INITIALIZE_AG_DEPENDENCY(AliasAnalysis)
 212 INITIALIZE_PASS_END(RegisterCoalescer, "simple-register-coalescing",
 213                     "Simple Register Coalescing", false, false)
 214
 215 char RegisterCoalescer::ID = 0;
 216
 217 static unsigned compose(const TargetRegisterInfo &tri, unsigned a, unsigned b) {
 218   if (!a) return b;
 219   if (!b) return a;
 220   return tri.composeSubRegIndices(a, b);
 221 }
 222
 223 static bool isMoveInstr(const TargetRegisterInfo &tri, const MachineInstr *MI,
 224                         unsigned &Src, unsigned &Dst,
 225                         unsigned &SrcSub, unsigned &DstSub) {
 226   if (MI->isCopy()) {
 227     Dst = MI->getOperand(0).getReg();
 228     DstSub = MI->getOperand(0).getSubReg();
 229     Src = MI->getOperand(1).getReg();
 230     SrcSub = MI->getOperand(1).getSubReg();
 231   } else if (MI->isSubregToReg()) {
 232     Dst = MI->getOperand(0).getReg();
 233     DstSub = compose(tri, MI->getOperand(0).getSubReg(),
 234                      MI->getOperand(3).getImm());
 235     Src = MI->getOperand(2).getReg();
 236     SrcSub = MI->getOperand(2).getSubReg();
 237   } else
 238     return false;
 239   return true;
 240 }
 241
 242 bool CoalescerPair::setRegisters(const MachineInstr *MI) {
 243   SrcReg = DstReg = SubIdx = 0;
 244   NewRC = 0;
 245   Flipped = CrossClass = false;
 246
 247   unsigned Src, Dst, SrcSub, DstSub;
 248   if (!isMoveInstr(TRI, MI, Src, Dst, SrcSub, DstSub))
 249     return false;
 250   Partial = SrcSub || DstSub;
 251
 252   // If one register is a physreg, it must be Dst.
 253   if (TargetRegisterInfo::isPhysicalRegister(Src)) {
 254     if (TargetRegisterInfo::isPhysicalRegister(Dst))
 255       return false;
 256     std::swap(Src, Dst);
 257     std::swap(SrcSub, DstSub);
 258     Flipped = true;
 259   }
 260
 261   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 262
 263   if (TargetRegisterInfo::isPhysicalRegister(Dst)) {
 264     // Eliminate DstSub on a physreg.
 265     if (DstSub) {
 266       Dst = TRI.getSubReg(Dst, DstSub);
 267       if (!Dst) return false;
 268       DstSub = 0;
 269     }
 270
 271     // Eliminate SrcSub by picking a corresponding Dst superregister.
 272     if (SrcSub) {
 273       Dst = TRI.getMatchingSuperReg(Dst, SrcSub, MRI.getRegClass(Src));
 274       if (!Dst) return false;
 275       SrcSub = 0;
 276     } else if (!MRI.getRegClass(Src)->contains(Dst)) {
 277       return false;
 278     }
 279   } else {
 280     // Both registers are virtual.
 281
 282     // Both registers have subreg indices.
 283     if (SrcSub && DstSub) {
 284       // For now we only handle the case of identical indices in commensurate
 285       // registers: Dreg:ssub_1 + Dreg:ssub_1 -> Dreg
 286       // FIXME: Handle Qreg:ssub_3 + Dreg:ssub_1 as QReg:dsub_1 + Dreg.
 287       if (SrcSub != DstSub)
 288         return false;
 289       const TargetRegisterClass *SrcRC = MRI.getRegClass(Src);
 290       const TargetRegisterClass *DstRC = MRI.getRegClass(Dst);
 291       if (!TRI.getCommonSubClass(DstRC, SrcRC))
 292         return false;
 293       SrcSub = DstSub = 0;
 294     }
 295
 296     // There can be no SrcSub.
 297     if (SrcSub) {
 298       std::swap(Src, Dst);
 299       DstSub = SrcSub;
 300       SrcSub = 0;
 301       assert(!Flipped && "Unexpected flip");
 302       Flipped = true;
 303     }
 304
 305     // Find the new register class.
 306     const TargetRegisterClass *SrcRC = MRI.getRegClass(Src);
 307     const TargetRegisterClass *DstRC = MRI.getRegClass(Dst);
 308     if (DstSub)
 309       NewRC = TRI.getMatchingSuperRegClass(DstRC, SrcRC, DstSub);
 310     else
 311       NewRC = TRI.getCommonSubClass(DstRC, SrcRC);
 312     if (!NewRC)
 313       return false;
 314     CrossClass = NewRC != DstRC || NewRC != SrcRC;
 315   }
 316   // Check our invariants
 317   assert(TargetRegisterInfo::isVirtualRegister(Src) && "Src must be virtual");
 318   assert(!(TargetRegisterInfo::isPhysicalRegister(Dst) && DstSub) &&
 319          "Cannot have a physical SubIdx");
 320   SrcReg = Src;
 321   DstReg = Dst;
 322   SubIdx = DstSub;
 323   return true;
 324 }
 325
 326 bool CoalescerPair::flip() {
 327   if (SubIdx || TargetRegisterInfo::isPhysicalRegister(DstReg))
 328     return false;
 329   std::swap(SrcReg, DstReg);
 330   Flipped = !Flipped;
 331   return true;
 332 }
 333
 334 bool CoalescerPair::isCoalescable(const MachineInstr *MI) const {
 335   if (!MI)
 336     return false;
 337   unsigned Src, Dst, SrcSub, DstSub;
 338   if (!isMoveInstr(TRI, MI, Src, Dst, SrcSub, DstSub))
 339     return false;
 340
 341   // Find the virtual register that is SrcReg.
 342   if (Dst == SrcReg) {
 343     std::swap(Src, Dst);
 344     std::swap(SrcSub, DstSub);
 345   } else if (Src != SrcReg) {
 346     return false;
 347   }
 348
 349   // Now check that Dst matches DstReg.
 350   if (TargetRegisterInfo::isPhysicalRegister(DstReg)) {
 351     if (!TargetRegisterInfo::isPhysicalRegister(Dst))
 352       return false;
 353     assert(!SubIdx && "Inconsistent CoalescerPair state.");
 354     // DstSub could be set for a physreg from INSERT_SUBREG.
 355     if (DstSub)
 356       Dst = TRI.getSubReg(Dst, DstSub);
 357     // Full copy of Src.
 358     if (!SrcSub)
 359       return DstReg == Dst;
 360     // This is a partial register copy. Check that the parts match.
 361     return TRI.getSubReg(DstReg, SrcSub) == Dst;
 362   } else {
 363     // DstReg is virtual.
 364     if (DstReg != Dst)
 365       return false;
 366     // Registers match, do the subregisters line up?
 367     return compose(TRI, SubIdx, SrcSub) == DstSub;
 368   }
 369 }
 370
 371 void RegisterCoalescer::getAnalysisUsage(AnalysisUsage &AU) const {
 372   AU.setPreservesCFG();
 373   AU.addRequired<AliasAnalysis>();
 374   AU.addRequired<LiveIntervals>();
 375   AU.addPreserved<LiveIntervals>();
 376   AU.addRequired<LiveDebugVariables>();
 377   AU.addPreserved<LiveDebugVariables>();
 378   AU.addPreserved<SlotIndexes>();
 379   AU.addRequired<MachineLoopInfo>();
 380   AU.addPreserved<MachineLoopInfo>();
 381   AU.addPreservedID(MachineDominatorsID);
 382   AU.addPreservedID(StrongPHIEliminationID);
 383   AU.addPreservedID(PHIEliminationID);
 384   AU.addPreservedID(TwoAddressInstructionPassID);
 385   MachineFunctionPass::getAnalysisUsage(AU);
 386 }
 387
 388 void RegisterCoalescer::markAsJoined(MachineInstr *CopyMI) {
 389   /// Joined copies are not deleted immediately, but kept in JoinedCopies.
 390   JoinedCopies.insert(CopyMI);
 391
 392   /// Mark all register operands of CopyMI as <undef> so they won't affect dead
 393   /// code elimination.
 394   for (MachineInstr::mop_iterator I = CopyMI->operands_begin(),
 395        E = CopyMI->operands_end(); I != E; ++I)
 396     if (I->isReg())
 397       I->setIsUndef(true);
 398 }
 399
 400 /// AdjustCopiesBackFrom - We found a non-trivially-coalescable copy with IntA
 401 /// being the source and IntB being the dest, thus this defines a value number
 402 /// in IntB.  If the source value number (in IntA) is defined by a copy from B,
 403 /// see if we can merge these two pieces of B into a single value number,
 404 /// eliminating a copy.  For example:
 405 ///
 406 ///  A3 = B0
 407 ///    ...
 408 ///  B1 = A3      <- this copy
 409 ///
 410 /// In this case, B0 can be extended to where the B1 copy lives, allowing the B1
 411 /// value number to be replaced with B0 (which simplifies the B liveinterval).
 412 ///
 413 /// This returns true if an interval was modified.
 414 ///
 415 bool RegisterCoalescer::AdjustCopiesBackFrom(const CoalescerPair &CP,
 416                                                     MachineInstr *CopyMI) {
 417   // Bail if there is no dst interval - can happen when merging physical subreg
 418   // operations.
 419   if (!LIS->hasInterval(CP.getDstReg()))
 420     return false;
 421
 422   LiveInterval &IntA =
 423     LIS->getInterval(CP.isFlipped() ? CP.getDstReg() : CP.getSrcReg());
 424   LiveInterval &IntB =
 425     LIS->getInterval(CP.isFlipped() ? CP.getSrcReg() : CP.getDstReg());
 426   SlotIndex CopyIdx = LIS->getInstructionIndex(CopyMI).getRegSlot();
 427
 428   // BValNo is a value number in B that is defined by a copy from A.  'B3' in
 429   // the example above.
 430   LiveInterval::iterator BLR = IntB.FindLiveRangeContaining(CopyIdx);
 431   if (BLR == IntB.end()) return false;
 432   VNInfo *BValNo = BLR->valno;
 433
 434   // Get the location that B is defined at.  Two options: either this value has
 435   // an unknown definition point or it is defined at CopyIdx.  If unknown, we
 436   // can't process it.
 437   if (!BValNo->isDefByCopy()) return false;
 438   assert(BValNo->def == CopyIdx && "Copy doesn't define the value?");
 439
 440   // AValNo is the value number in A that defines the copy, A3 in the example.
 441   SlotIndex CopyUseIdx = CopyIdx.getRegSlot(true);
 442   LiveInterval::iterator ALR = IntA.FindLiveRangeContaining(CopyUseIdx);
 443   // The live range might not exist after fun with physreg coalescing.
 444   if (ALR == IntA.end()) return false;
 445   VNInfo *AValNo = ALR->valno;
 446   // If it's re-defined by an early clobber somewhere in the live range, then
 447   // it's not safe to eliminate the copy. FIXME: This is a temporary workaround.
 448   // See PR3149:
 449   // 172     %ECX<def> = MOV32rr %reg1039<kill>
 450   // 180     INLINEASM <es:subl $5,$1
 451   //         sbbl $3,$0>, 10, %EAX<def>, 14, %ECX<earlyclobber,def>, 9,
 452   //         %EAX<kill>,
 453   // 36, <fi#0>, 1, %reg0, 0, 9, %ECX<kill>, 36, <fi#1>, 1, %reg0, 0
 454   // 188     %EAX<def> = MOV32rr %EAX<kill>
 455   // 196     %ECX<def> = MOV32rr %ECX<kill>
 456   // 204     %ECX<def> = MOV32rr %ECX<kill>
 457   // 212     %EAX<def> = MOV32rr %EAX<kill>
 458   // 220     %EAX<def> = MOV32rr %EAX
 459   // 228     %reg1039<def> = MOV32rr %ECX<kill>
 460   // The early clobber operand ties ECX input to the ECX def.
 461   //
 462   // The live interval of ECX is represented as this:
 463   // %reg20,inf = [46,47:1)[174,230:0)  0@174-(230) 1@46-(47)
 464   // The coalescer has no idea there was a def in the middle of [174,230].
 465   if (AValNo->hasRedefByEC())
 466     return false;
 467
 468   // If AValNo is defined as a copy from IntB, we can potentially process this.
 469   // Get the instruction that defines this value number.
 470   if (!CP.isCoalescable(AValNo->getCopy()))
 471     return false;
 472
 473   // Get the LiveRange in IntB that this value number starts with.
 474   LiveInterval::iterator ValLR =
 475     IntB.FindLiveRangeContaining(AValNo->def.getPrevSlot());
 476   if (ValLR == IntB.end())
 477     return false;
 478
 479   // Make sure that the end of the live range is inside the same block as
 480   // CopyMI.
 481   MachineInstr *ValLREndInst =
 482     LIS->getInstructionFromIndex(ValLR->end.getPrevSlot());
 483   if (!ValLREndInst || ValLREndInst->getParent() != CopyMI->getParent())
 484     return false;
 485
 486   // Okay, we now know that ValLR ends in the same block that the CopyMI
 487   // live-range starts.  If there are no intervening live ranges between them in
 488   // IntB, we can merge them.
 489   if (ValLR+1 != BLR) return false;
 490
 491   // If a live interval is a physical register, conservatively check if any
 492   // of its aliases is overlapping the live interval of the virtual register.
 493   // If so, do not coalesce.
 494   if (TargetRegisterInfo::isPhysicalRegister(IntB.reg)) {
 495     for (const unsigned *AS = TRI->getAliasSet(IntB.reg); *AS; ++AS)
 496       if (LIS->hasInterval(*AS) && IntA.overlaps(LIS->getInterval(*AS))) {
 497         DEBUG({
 498             dbgs() << "\t\tInterfere with alias ";
 499             LIS->getInterval(*AS).print(dbgs(), TRI);
 500           });
 501         return false;
 502       }
 503   }
 504
 505   DEBUG({
 506       dbgs() << "Extending: ";
 507       IntB.print(dbgs(), TRI);
 508     });
 509
 510   SlotIndex FillerStart = ValLR->end, FillerEnd = BLR->start;
 511   // We are about to delete CopyMI, so need to remove it as the 'instruction
 512   // that defines this value #'. Update the valnum with the new defining
 513   // instruction #.
 514   BValNo->def  = FillerStart;
 515   BValNo->setCopy(0);
 516
 517   // Okay, we can merge them.  We need to insert a new liverange:
 518   // [ValLR.end, BLR.begin) of either value number, then we merge the
 519   // two value numbers.
 520   IntB.addRange(LiveRange(FillerStart, FillerEnd, BValNo));
 521
 522   // If the IntB live range is assigned to a physical register, and if that
 523   // physreg has sub-registers, update their live intervals as well.
 524   if (TargetRegisterInfo::isPhysicalRegister(IntB.reg)) {
 525     for (const unsigned *SR = TRI->getSubRegisters(IntB.reg); *SR; ++SR) {
 526       if (!LIS->hasInterval(*SR))
 527         continue;
 528       LiveInterval &SRLI = LIS->getInterval(*SR);
 529       SRLI.addRange(LiveRange(FillerStart, FillerEnd,
 530                               SRLI.getNextValue(FillerStart, 0,
 531                                                 LIS->getVNInfoAllocator())));
 532     }
 533   }
 534
 535   // Okay, merge "B1" into the same value number as "B0".
 536   if (BValNo != ValLR->valno) {
 537     // If B1 is killed by a PHI, then the merged live range must also be killed
 538     // by the same PHI, as B0 and B1 can not overlap.
 539     bool HasPHIKill = BValNo->hasPHIKill();
 540     IntB.MergeValueNumberInto(BValNo, ValLR->valno);
 541     if (HasPHIKill)
 542       ValLR->valno->setHasPHIKill(true);
 543   }
 544   DEBUG({
 545       dbgs() << "   result = ";
 546       IntB.print(dbgs(), TRI);
 547       dbgs() << "\n";
 548     });
 549
 550   // If the source instruction was killing the source register before the
 551   // merge, unset the isKill marker given the live range has been extended.
 552   int UIdx = ValLREndInst->findRegisterUseOperandIdx(IntB.reg, true);
 553   if (UIdx != -1) {
 554     ValLREndInst->getOperand(UIdx).setIsKill(false);
 555   }
 556
 557   // Rewrite the copy. If the copy instruction was killing the destination
 558   // register before the merge, find the last use and trim the live range. That
 559   // will also add the isKill marker.
 560   CopyMI->substituteRegister(IntA.reg, IntB.reg, CP.getSubIdx(),
 561                              *TRI);
 562   if (ALR->end == CopyIdx)
 563     LIS->shrinkToUses(&IntA);
 564
 565   ++numExtends;
 566   return true;
 567 }
 568
 569 /// HasOtherReachingDefs - Return true if there are definitions of IntB
 570 /// other than BValNo val# that can reach uses of AValno val# of IntA.
 571 bool RegisterCoalescer::HasOtherReachingDefs(LiveInterval &IntA,
 572                                                     LiveInterval &IntB,
 573                                                     VNInfo *AValNo,
 574                                                     VNInfo *BValNo) {
 575   for (LiveInterval::iterator AI = IntA.begin(), AE = IntA.end();
 576        AI != AE; ++AI) {
 577     if (AI->valno != AValNo) continue;
 578     LiveInterval::Ranges::iterator BI =
 579       std::upper_bound(IntB.ranges.begin(), IntB.ranges.end(), AI->start);
 580     if (BI != IntB.ranges.begin())
 581       --BI;
 582     for (; BI != IntB.ranges.end() && AI->end >= BI->start; ++BI) {
 583       if (BI->valno == BValNo)
 584         continue;
 585       if (BI->start <= AI->start && BI->end > AI->start)
 586         return true;
 587       if (BI->start > AI->start && BI->start < AI->end)
 588         return true;
 589     }
 590   }
 591   return false;
 592 }
 593
 594 /// RemoveCopyByCommutingDef - We found a non-trivially-coalescable copy with
 595 /// IntA being the source and IntB being the dest, thus this defines a value
 596 /// number in IntB.  If the source value number (in IntA) is defined by a
 597 /// commutable instruction and its other operand is coalesced to the copy dest
 598 /// register, see if we can transform the copy into a noop by commuting the
 599 /// definition. For example,
 600 ///
 601 ///  A3 = op A2 B0<kill>
 602 ///    ...
 603 ///  B1 = A3      <- this copy
 604 ///    ...
 605 ///     = op A3   <- more uses
 606 ///
 607 /// ==>
 608 ///
 609 ///  B2 = op B0 A2<kill>
 610 ///    ...
 611 ///  B1 = B2      <- now an identify copy
 612 ///    ...
 613 ///     = op B2   <- more uses
 614 ///
 615 /// This returns true if an interval was modified.
 616 ///
 617 bool RegisterCoalescer::RemoveCopyByCommutingDef(const CoalescerPair &CP,
 618                                                         MachineInstr *CopyMI) {
 619   // FIXME: For now, only eliminate the copy by commuting its def when the
 620   // source register is a virtual register. We want to guard against cases
 621   // where the copy is a back edge copy and commuting the def lengthen the
 622   // live interval of the source register to the entire loop.
 623   if (CP.isPhys() && CP.isFlipped())
 624     return false;
 625
 626   // Bail if there is no dst interval.
 627   if (!LIS->hasInterval(CP.getDstReg()))
 628     return false;
 629
 630   SlotIndex CopyIdx = LIS->getInstructionIndex(CopyMI).getRegSlot();
 631
 632   LiveInterval &IntA =
 633     LIS->getInterval(CP.isFlipped() ? CP.getDstReg() : CP.getSrcReg());
 634   LiveInterval &IntB =
 635     LIS->getInterval(CP.isFlipped() ? CP.getSrcReg() : CP.getDstReg());
 636
 637   // BValNo is a value number in B that is defined by a copy from A. 'B3' in
 638   // the example above.
 639   VNInfo *BValNo = IntB.getVNInfoAt(CopyIdx);
 640   if (!BValNo || !BValNo->isDefByCopy())
 641     return false;
 642
 643   assert(BValNo->def == CopyIdx && "Copy doesn't define the value?");
 644
 645   // AValNo is the value number in A that defines the copy, A3 in the example.
 646   VNInfo *AValNo = IntA.getVNInfoAt(CopyIdx.getRegSlot(true));
 647   assert(AValNo && "COPY source not live");
 648
 649   // If other defs can reach uses of this def, then it's not safe to perform
 650   // the optimization.
 651   if (AValNo->isPHIDef() || AValNo->isUnused() || AValNo->hasPHIKill())
 652     return false;
 653   MachineInstr *DefMI = LIS->getInstructionFromIndex(AValNo->def);
 654   if (!DefMI)
 655     return false;
 656   if (!DefMI->isCommutable())
 657     return false;
 658   // If DefMI is a two-address instruction then commuting it will change the
 659   // destination register.
 660   int DefIdx = DefMI->findRegisterDefOperandIdx(IntA.reg);
 661   assert(DefIdx != -1);
 662   unsigned UseOpIdx;
 663   if (!DefMI->isRegTiedToUseOperand(DefIdx, &UseOpIdx))
 664     return false;
 665   unsigned Op1, Op2, NewDstIdx;
 666   if (!TII->findCommutedOpIndices(DefMI, Op1, Op2))
 667     return false;
 668   if (Op1 == UseOpIdx)
 669     NewDstIdx = Op2;
 670   else if (Op2 == UseOpIdx)
 671     NewDstIdx = Op1;
 672   else
 673     return false;
 674
 675   MachineOperand &NewDstMO = DefMI->getOperand(NewDstIdx);
 676   unsigned NewReg = NewDstMO.getReg();
 677   if (NewReg != IntB.reg || !NewDstMO.isKill())
 678     return false;
 679
 680   // Make sure there are no other definitions of IntB that would reach the
 681   // uses which the new definition can reach.
 682   if (HasOtherReachingDefs(IntA, IntB, AValNo, BValNo))
 683     return false;
 684
 685   // Abort if the aliases of IntB.reg have values that are not simply the
 686   // clobbers from the superreg.
 687   if (TargetRegisterInfo::isPhysicalRegister(IntB.reg))
 688     for (const unsigned *AS = TRI->getAliasSet(IntB.reg); *AS; ++AS)
 689       if (LIS->hasInterval(*AS) &&
 690           HasOtherReachingDefs(IntA, LIS->getInterval(*AS), AValNo, 0))
 691         return false;
 692
 693   // If some of the uses of IntA.reg is already coalesced away, return false.
 694   // It's not possible to determine whether it's safe to perform the coalescing.
 695   for (MachineRegisterInfo::use_nodbg_iterator UI =
 696          MRI->use_nodbg_begin(IntA.reg),
 697        UE = MRI->use_nodbg_end(); UI != UE; ++UI) {
 698     MachineInstr *UseMI = &*UI;
 699     SlotIndex UseIdx = LIS->getInstructionIndex(UseMI);
 700     LiveInterval::iterator ULR = IntA.FindLiveRangeContaining(UseIdx);
 701     if (ULR == IntA.end())
 702       continue;
 703     if (ULR->valno == AValNo && JoinedCopies.count(UseMI))
 704       return false;
 705   }
 706
 707   DEBUG(dbgs() << "\tRemoveCopyByCommutingDef: " << AValNo->def << '\t'
 708                << *DefMI);
 709
 710   // At this point we have decided that it is legal to do this
 711   // transformation.  Start by commuting the instruction.
 712   MachineBasicBlock *MBB = DefMI->getParent();
 713   MachineInstr *NewMI = TII->commuteInstruction(DefMI);
 714   if (!NewMI)
 715     return false;
 716   if (TargetRegisterInfo::isVirtualRegister(IntA.reg) &&
 717       TargetRegisterInfo::isVirtualRegister(IntB.reg) &&
 718       !MRI->constrainRegClass(IntB.reg, MRI->getRegClass(IntA.reg)))
 719     return false;
 720   if (NewMI != DefMI) {
 721     LIS->ReplaceMachineInstrInMaps(DefMI, NewMI);
 722     MachineBasicBlock::iterator Pos = DefMI;
 723     MBB->insert(Pos, NewMI);
 724     MBB->erase(DefMI);
 725   }
 726   unsigned OpIdx = NewMI->findRegisterUseOperandIdx(IntA.reg, false);
 727   NewMI->getOperand(OpIdx).setIsKill();
 728
 729   // If ALR and BLR overlaps and end of BLR extends beyond end of ALR, e.g.
 730   // A = or A, B
 731   // ...
 732   // B = A
 733   // ...
 734   // C = A<kill>
 735   // ...
 736   //   = B
 737
 738   // Update uses of IntA of the specific Val# with IntB.
 739   for (MachineRegisterInfo::use_iterator UI = MRI->use_begin(IntA.reg),
 740          UE = MRI->use_end(); UI != UE;) {
 741     MachineOperand &UseMO = UI.getOperand();
 742     MachineInstr *UseMI = &*UI;
 743     ++UI;
 744     if (JoinedCopies.count(UseMI))
 745       continue;
 746     if (UseMI->isDebugValue()) {
 747       // FIXME These don't have an instruction index.  Not clear we have enough
 748       // info to decide whether to do this replacement or not.  For now do it.
 749       UseMO.setReg(NewReg);
 750       continue;
 751     }
 752     SlotIndex UseIdx = LIS->getInstructionIndex(UseMI).getRegSlot(true);
 753     LiveInterval::iterator ULR = IntA.FindLiveRangeContaining(UseIdx);
 754     if (ULR == IntA.end() || ULR->valno != AValNo)
 755       continue;
 756     if (TargetRegisterInfo::isPhysicalRegister(NewReg))
 757       UseMO.substPhysReg(NewReg, *TRI);
 758     else
 759       UseMO.setReg(NewReg);
 760     if (UseMI == CopyMI)
 761       continue;
 762     if (!UseMI->isCopy())
 763       continue;
 764     if (UseMI->getOperand(0).getReg() != IntB.reg ||
 765         UseMI->getOperand(0).getSubReg())
 766       continue;
 767
 768     // This copy will become a noop. If it's defining a new val#, merge it into
 769     // BValNo.
 770     SlotIndex DefIdx = UseIdx.getRegSlot();
 771     VNInfo *DVNI = IntB.getVNInfoAt(DefIdx);
 772     if (!DVNI)
 773       continue;
 774     DEBUG(dbgs() << "\t\tnoop: " << DefIdx << '\t' << *UseMI);
 775     assert(DVNI->def == DefIdx);
 776     BValNo = IntB.MergeValueNumberInto(BValNo, DVNI);
 777     markAsJoined(UseMI);
 778   }
 779
 780   // Extend BValNo by merging in IntA live ranges of AValNo. Val# definition
 781   // is updated.
 782   VNInfo *ValNo = BValNo;
 783   ValNo->def = AValNo->def;
 784   ValNo->setCopy(0);
 785   for (LiveInterval::iterator AI = IntA.begin(), AE = IntA.end();
 786        AI != AE; ++AI) {
 787     if (AI->valno != AValNo) continue;
 788     IntB.addRange(LiveRange(AI->start, AI->end, ValNo));
 789   }
 790   DEBUG(dbgs() << "\t\textended: " << IntB << '\n');
 791
 792   IntA.removeValNo(AValNo);
 793   DEBUG(dbgs() << "\t\ttrimmed:  " << IntA << '\n');
 794   ++numCommutes;
 795   return true;
 796 }
 797
 798 /// ReMaterializeTrivialDef - If the source of a copy is defined by a trivial
 799 /// computation, replace the copy by rematerialize the definition.
 800 bool RegisterCoalescer::ReMaterializeTrivialDef(LiveInterval &SrcInt,
 801                                                        bool preserveSrcInt,
 802                                                        unsigned DstReg,
 803                                                        MachineInstr *CopyMI) {
 804   SlotIndex CopyIdx = LIS->getInstructionIndex(CopyMI).getRegSlot(true);
 805   LiveInterval::iterator SrcLR = SrcInt.FindLiveRangeContaining(CopyIdx);
 806   assert(SrcLR != SrcInt.end() && "Live range not found!");
 807   VNInfo *ValNo = SrcLR->valno;
 808   if (ValNo->isPHIDef() || ValNo->isUnused())
 809     return false;
 810   MachineInstr *DefMI = LIS->getInstructionFromIndex(ValNo->def);
 811   if (!DefMI)
 812     return false;
 813   assert(DefMI && "Defining instruction disappeared");
 814   if (!DefMI->isAsCheapAsAMove())
 815     return false;
 816   if (!TII->isTriviallyReMaterializable(DefMI, AA))
 817     return false;
 818   bool SawStore = false;
 819   if (!DefMI->isSafeToMove(TII, AA, SawStore))
 820     return false;
 821   const MCInstrDesc &MCID = DefMI->getDesc();
 822   if (MCID.getNumDefs() != 1)
 823     return false;
 824   if (!DefMI->isImplicitDef()) {
 825     // Make sure the copy destination register class fits the instruction
 826     // definition register class. The mismatch can happen as a result of earlier
 827     // extract_subreg, insert_subreg, subreg_to_reg coalescing.
 828     const TargetRegisterClass *RC = TII->getRegClass(MCID, 0, TRI);
 829     if (TargetRegisterInfo::isVirtualRegister(DstReg)) {
 830       if (MRI->getRegClass(DstReg) != RC)
 831         return false;
 832     } else if (!RC->contains(DstReg))
 833       return false;
 834   }
 835
 836   RemoveCopyFlag(DstReg, CopyMI);
 837
 838   MachineBasicBlock *MBB = CopyMI->getParent();
 839   MachineBasicBlock::iterator MII =
 840     llvm::next(MachineBasicBlock::iterator(CopyMI));
 841   TII->reMaterialize(*MBB, MII, DstReg, 0, DefMI, *TRI);
 842   MachineInstr *NewMI = prior(MII);
 843
 844   // CopyMI may have implicit operands, transfer them over to the newly
 845   // rematerialized instruction. And update implicit def interval valnos.
 846   for (unsigned i = CopyMI->getDesc().getNumOperands(),
 847          e = CopyMI->getNumOperands(); i != e; ++i) {
 848     MachineOperand &MO = CopyMI->getOperand(i);
 849     if (MO.isReg() && MO.isImplicit())
 850       NewMI->addOperand(MO);
 851     if (MO.isDef())
 852       RemoveCopyFlag(MO.getReg(), CopyMI);
 853   }
 854
 855   LIS->ReplaceMachineInstrInMaps(CopyMI, NewMI);
 856   NewMI->copyImplicitOps(CopyMI);
 857   CopyMI->eraseFromParent();
 858   ReMatCopies.insert(CopyMI);
 859   ReMatDefs.insert(DefMI);
 860   DEBUG(dbgs() << "Remat: " << *NewMI);
 861   ++NumReMats;
 862
 863   // The source interval can become smaller because we removed a use.
 864   if (preserveSrcInt)
 865     LIS->shrinkToUses(&SrcInt);
 866
 867   return true;
 868 }
 869
 870 /// eliminateUndefCopy - ProcessImpicitDefs may leave some copies of <undef>
 871 /// values, it only removes local variables. When we have a copy like:
 872 ///
 873 ///   %vreg1 = COPY %vreg2<undef>
 874 ///
 875 /// We delete the copy and remove the corresponding value number from %vreg1.
 876 /// Any uses of that value number are marked as <undef>.
 877 bool RegisterCoalescer::eliminateUndefCopy(MachineInstr *CopyMI,
 878                                            const CoalescerPair &CP) {
 879   SlotIndex Idx = LIS->getInstructionIndex(CopyMI);
 880   LiveInterval *SrcInt = &LIS->getInterval(CP.getSrcReg());
 881   if (SrcInt->liveAt(Idx))
 882     return false;
 883   LiveInterval *DstInt = &LIS->getInterval(CP.getDstReg());
 884   if (DstInt->liveAt(Idx))
 885     return false;
 886
 887   // No intervals are live-in to CopyMI - it is undef.
 888   if (CP.isFlipped())
 889     DstInt = SrcInt;
 890   SrcInt = 0;
 891
 892   VNInfo *DeadVNI = DstInt->getVNInfoAt(Idx.getRegSlot());
 893   assert(DeadVNI && "No value defined in DstInt");
 894   DstInt->removeValNo(DeadVNI);
 895
 896   // Find new undef uses.
 897   for (MachineRegisterInfo::reg_nodbg_iterator
 898          I = MRI->reg_nodbg_begin(DstInt->reg), E = MRI->reg_nodbg_end();
 899        I != E; ++I) {
 900     MachineOperand &MO = I.getOperand();
 901     if (MO.isDef() || MO.isUndef())
 902       continue;
 903     MachineInstr *MI = MO.getParent();
 904     SlotIndex Idx = LIS->getInstructionIndex(MI);
 905     if (DstInt->liveAt(Idx))
 906       continue;
 907     MO.setIsUndef(true);
 908     DEBUG(dbgs() << "\tnew undef: " << Idx << '\t' << *MI);
 909   }
 910   return true;
 911 }
 912
 913 /// UpdateRegDefsUses - Replace all defs and uses of SrcReg to DstReg and
 914 /// update the subregister number if it is not zero. If DstReg is a
 915 /// physical register and the existing subregister number of the def / use
 916 /// being updated is not zero, make sure to set it to the correct physical
 917 /// subregister.
 918 void
 919 RegisterCoalescer::UpdateRegDefsUses(const CoalescerPair &CP) {
 920   bool DstIsPhys = CP.isPhys();
 921   unsigned SrcReg = CP.getSrcReg();
 922   unsigned DstReg = CP.getDstReg();
 923   unsigned SubIdx = CP.getSubIdx();
 924
 925   // Update LiveDebugVariables.
 926   LDV->renameRegister(SrcReg, DstReg, SubIdx);
 927
 928   for (MachineRegisterInfo::reg_iterator I = MRI->reg_begin(SrcReg);
 929        MachineInstr *UseMI = I.skipInstruction();) {
 930     // A PhysReg copy that won't be coalesced can perhaps be rematerialized
 931     // instead.
 932     if (DstIsPhys) {
 933       if (UseMI->isFullCopy() &&
 934           UseMI->getOperand(1).getReg() == SrcReg &&
 935           UseMI->getOperand(0).getReg() != SrcReg &&
 936           UseMI->getOperand(0).getReg() != DstReg &&
 937           !JoinedCopies.count(UseMI) &&
 938           ReMaterializeTrivialDef(LIS->getInterval(SrcReg), false,
 939                                   UseMI->getOperand(0).getReg(), UseMI))
 940         continue;
 941     }
 942
 943     SmallVector<unsigned,8> Ops;
 944     bool Reads, Writes;
 945     tie(Reads, Writes) = UseMI->readsWritesVirtualRegister(SrcReg, &Ops);
 946     bool Kills = false, Deads = false;
 947
 948     // Replace SrcReg with DstReg in all UseMI operands.
 949     for (unsigned i = 0, e = Ops.size(); i != e; ++i) {
 950       MachineOperand &MO = UseMI->getOperand(Ops[i]);
 951       Kills |= MO.isKill();
 952       Deads |= MO.isDead();
 953
 954       // Make sure we don't create read-modify-write defs accidentally.  We
 955       // assume here that a SrcReg def cannot be joined into a live DstReg.  If
 956       // RegisterCoalescer starts tracking partially live registers, we will
 957       // need to check the actual LiveInterval to determine if DstReg is live
 958       // here.
 959       if (SubIdx && !Reads)
 960         MO.setIsUndef();
 961
 962       if (DstIsPhys)
 963         MO.substPhysReg(DstReg, *TRI);
 964       else
 965         MO.substVirtReg(DstReg, SubIdx, *TRI);
 966     }
 967
 968     // This instruction is a copy that will be removed.
 969     if (JoinedCopies.count(UseMI))
 970       continue;
 971
 972     if (SubIdx) {
 973       // If UseMI was a simple SrcReg def, make sure we didn't turn it into a
 974       // read-modify-write of DstReg.
 975       if (Deads)
 976         UseMI->addRegisterDead(DstReg, TRI);
 977       else if (!Reads && Writes)
 978         UseMI->addRegisterDefined(DstReg, TRI);
 979
 980       // Kill flags apply to the whole physical register.
 981       if (DstIsPhys && Kills)
 982         UseMI->addRegisterKilled(DstReg, TRI);
 983     }
 984
 985     DEBUG({
 986         dbgs() << "\t\tupdated: ";
 987         if (!UseMI->isDebugValue())
 988           dbgs() << LIS->getInstructionIndex(UseMI) << "\t";
 989         dbgs() << *UseMI;
 990       });
 991   }
 992 }
 993
 994 /// removeIntervalIfEmpty - Check if the live interval of a physical register
 995 /// is empty, if so remove it and also remove the empty intervals of its
 996 /// sub-registers. Return true if live interval is removed.
 997 static bool removeIntervalIfEmpty(LiveInterval &li, LiveIntervals *LIS,
 998                                   const TargetRegisterInfo *TRI) {
 999   if (li.empty()) {
1000     if (TargetRegisterInfo::isPhysicalRegister(li.reg))
1001       for (const unsigned* SR = TRI->getSubRegisters(li.reg); *SR; ++SR) {
1002         if (!LIS->hasInterval(*SR))
1003           continue;
1004         LiveInterval &sli = LIS->getInterval(*SR);
1005         if (sli.empty())
1006           LIS->removeInterval(*SR);
1007       }
1008     LIS->removeInterval(li.reg);
1009     return true;
1010   }
1011   return false;
1012 }
1013
1014 /// RemoveDeadDef - If a def of a live interval is now determined dead, remove
1015 /// the val# it defines. If the live interval becomes empty, remove it as well.
1016 bool RegisterCoalescer::RemoveDeadDef(LiveInterval &li,
1017                                              MachineInstr *DefMI) {
1018   SlotIndex DefIdx = LIS->getInstructionIndex(DefMI).getRegSlot();
1019   LiveInterval::iterator MLR = li.FindLiveRangeContaining(DefIdx);
1020   if (DefIdx != MLR->valno->def)
1021     return false;
1022   li.removeValNo(MLR->valno);
1023   return removeIntervalIfEmpty(li, LIS, TRI);
1024 }
1025
1026 void RegisterCoalescer::RemoveCopyFlag(unsigned DstReg,
1027                                               const MachineInstr *CopyMI) {
1028   SlotIndex DefIdx = LIS->getInstructionIndex(CopyMI).getRegSlot();
1029   if (LIS->hasInterval(DstReg)) {
1030     LiveInterval &LI = LIS->getInterval(DstReg);
1031     if (const LiveRange *LR = LI.getLiveRangeContaining(DefIdx))
1032       if (LR->valno->def == DefIdx)
1033         LR->valno->setCopy(0);
1034   }
1035   if (!TargetRegisterInfo::isPhysicalRegister(DstReg))
1036     return;
1037   for (const unsigned* AS = TRI->getAliasSet(DstReg); *AS; ++AS) {
1038     if (!LIS->hasInterval(*AS))
1039       continue;
1040     LiveInterval &LI = LIS->getInterval(*AS);
1041     if (const LiveRange *LR = LI.getLiveRangeContaining(DefIdx))
1042       if (LR->valno->def == DefIdx)
1043         LR->valno->setCopy(0);
1044   }
1045 }
1046
1047 /// shouldJoinPhys - Return true if a copy involving a physreg should be joined.
1048 /// We need to be careful about coalescing a source physical register with a
1049 /// virtual register. Once the coalescing is done, it cannot be broken and these
1050 /// are not spillable! If the destination interval uses are far away, think
1051 /// twice about coalescing them!
1052 bool RegisterCoalescer::shouldJoinPhys(CoalescerPair &CP) {
1053   bool Allocatable = LIS->isAllocatable(CP.getDstReg());
1054   LiveInterval &JoinVInt = LIS->getInterval(CP.getSrcReg());
1055
1056   /// Always join simple intervals that are defined by a single copy from a
1057   /// reserved register. This doesn't increase register pressure, so it is
1058   /// always beneficial.
1059   if (!Allocatable && CP.isFlipped() && JoinVInt.containsOneValue())
1060     return true;
1061
1062   if (!EnablePhysicalJoin) {
1063     DEBUG(dbgs() << "\tPhysreg joins disabled.\n");
1064     return false;
1065   }
1066
1067   // Only coalesce to allocatable physreg, we don't want to risk modifying
1068   // reserved registers.
1069   if (!Allocatable) {
1070     DEBUG(dbgs() << "\tRegister is an unallocatable physreg.\n");
1071     return false;  // Not coalescable.
1072   }
1073
1074   // Don't join with physregs that have a ridiculous number of live
1075   // ranges. The data structure performance is really bad when that
1076   // happens.
1077   if (LIS->hasInterval(CP.getDstReg()) &&
1078       LIS->getInterval(CP.getDstReg()).ranges.size() > 1000) {
1079     ++numAborts;
1080     DEBUG(dbgs()
1081           << "\tPhysical register live interval too complicated, abort!\n");
1082     return false;
1083   }
1084
1085   // FIXME: Why are we skipping this test for partial copies?
1086   //        CodeGen/X86/phys_subreg_coalesce-3.ll needs it.
1087   if (!CP.isPartial()) {
1088     const TargetRegisterClass *RC = MRI->getRegClass(CP.getSrcReg());
1089     unsigned Threshold = RegClassInfo.getNumAllocatableRegs(RC) * 2;
1090     unsigned Length = LIS->getApproximateInstructionCount(JoinVInt);
1091     if (Length > Threshold) {
1092       ++numAborts;
1093       DEBUG(dbgs() << "\tMay tie down a physical register, abort!\n");
1094       return false;
1095     }
1096   }
1097   return true;
1098 }
1099
1100 /// isWinToJoinCrossClass - Return true if it's profitable to coalesce
1101 /// two virtual registers from different register classes.
1102 bool
1103 RegisterCoalescer::isWinToJoinCrossClass(unsigned SrcReg,
1104                                              unsigned DstReg,
1105                                              const TargetRegisterClass *SrcRC,
1106                                              const TargetRegisterClass *DstRC,
1107                                              const TargetRegisterClass *NewRC) {
1108   unsigned NewRCCount = RegClassInfo.getNumAllocatableRegs(NewRC);
1109   // This heuristics is good enough in practice, but it's obviously not *right*.
1110   // 4 is a magic number that works well enough for x86, ARM, etc. It filter
1111   // out all but the most restrictive register classes.
1112   if (NewRCCount > 4 ||
1113       // Early exit if the function is fairly small, coalesce aggressively if
1114       // that's the case. For really special register classes with 3 or
1115       // fewer registers, be a bit more careful.
1116       (LIS->getFuncInstructionCount() / NewRCCount) < 8)
1117     return true;
1118   LiveInterval &SrcInt = LIS->getInterval(SrcReg);
1119   LiveInterval &DstInt = LIS->getInterval(DstReg);
1120   unsigned SrcSize = LIS->getApproximateInstructionCount(SrcInt);
1121   unsigned DstSize = LIS->getApproximateInstructionCount(DstInt);
1122
1123   // Coalesce aggressively if the intervals are small compared to the number of
1124   // registers in the new class. The number 4 is fairly arbitrary, chosen to be
1125   // less aggressive than the 8 used for the whole function size.
1126   const unsigned ThresSize = 4 * NewRCCount;
1127   if (SrcSize <= ThresSize && DstSize <= ThresSize)
1128     return true;
1129
1130   // Estimate *register use density*. If it doubles or more, abort.
1131   unsigned SrcUses = std::distance(MRI->use_nodbg_begin(SrcReg),
1132                                    MRI->use_nodbg_end());
1133   unsigned DstUses = std::distance(MRI->use_nodbg_begin(DstReg),
1134                                    MRI->use_nodbg_end());
1135   unsigned NewUses = SrcUses + DstUses;
1136   unsigned NewSize = SrcSize + DstSize;
1137   if (SrcRC != NewRC && SrcSize > ThresSize) {
1138     unsigned SrcRCCount = RegClassInfo.getNumAllocatableRegs(SrcRC);
1139     if (NewUses*SrcSize*SrcRCCount > 2*SrcUses*NewSize*NewRCCount)
1140       return false;
1141   }
1142   if (DstRC != NewRC && DstSize > ThresSize) {
1143     unsigned DstRCCount = RegClassInfo.getNumAllocatableRegs(DstRC);
1144     if (NewUses*DstSize*DstRCCount > 2*DstUses*NewSize*NewRCCount)
1145       return false;
1146   }
1147   return true;
1148 }
1149
1150
1151 /// JoinCopy - Attempt to join intervals corresponding to SrcReg/DstReg,
1152 /// which are the src/dst of the copy instruction CopyMI.  This returns true
1153 /// if the copy was successfully coalesced away. If it is not currently
1154 /// possible to coalesce this interval, but it may be possible if other
1155 /// things get coalesced, then it returns true by reference in 'Again'.
1156 bool RegisterCoalescer::JoinCopy(MachineInstr *CopyMI, bool &Again) {
1157
1158   Again = false;
1159   if (JoinedCopies.count(CopyMI) || ReMatCopies.count(CopyMI))
1160     return false; // Already done.
1161
1162   DEBUG(dbgs() << LIS->getInstructionIndex(CopyMI) << '\t' << *CopyMI);
1163
1164   CoalescerPair CP(*TII, *TRI);
1165   if (!CP.setRegisters(CopyMI)) {
1166     DEBUG(dbgs() << "\tNot coalescable.\n");
1167     return false;
1168   }
1169
1170   // If they are already joined we continue.
1171   if (CP.getSrcReg() == CP.getDstReg()) {
1172     markAsJoined(CopyMI);
1173     DEBUG(dbgs() << "\tCopy already coalesced.\n");
1174     return false;  // Not coalescable.
1175   }
1176
1177   // Eliminate undefs.
1178   if (!CP.isPhys() && eliminateUndefCopy(CopyMI, CP)) {
1179     markAsJoined(CopyMI);
1180     DEBUG(dbgs() << "\tEliminated copy of <undef> value.\n");
1181     return false;  // Not coalescable.
1182   }
1183
1184   DEBUG(dbgs() << "\tConsidering merging " << PrintReg(CP.getSrcReg(), TRI)
1185                << " with " << PrintReg(CP.getDstReg(), TRI, CP.getSubIdx())
1186                << "\n");
1187
1188   // Enforce policies.
1189   if (CP.isPhys()) {
1190     if (!shouldJoinPhys(CP)) {
1191       // Before giving up coalescing, if definition of source is defined by
1192       // trivial computation, try rematerializing it.
1193       if (!CP.isFlipped() &&
1194           ReMaterializeTrivialDef(LIS->getInterval(CP.getSrcReg()), true,
1195                                   CP.getDstReg(), CopyMI))
1196         return true;
1197       return false;
1198     }
1199   } else {
1200     // Avoid constraining virtual register regclass too much.
1201     if (CP.isCrossClass()) {
1202       DEBUG(dbgs() << "\tCross-class to " << CP.getNewRC()->getName() << ".\n");
1203       if (DisableCrossClassJoin) {
1204         DEBUG(dbgs() << "\tCross-class joins disabled.\n");
1205         return false;
1206       }
1207       if (!isWinToJoinCrossClass(CP.getSrcReg(), CP.getDstReg(),
1208                                  MRI->getRegClass(CP.getSrcReg()),
1209                                  MRI->getRegClass(CP.getDstReg()),
1210                                  CP.getNewRC())) {
1211         DEBUG(dbgs() << "\tAvoid coalescing to constrained register class.\n");
1212         Again = true;  // May be possible to coalesce later.
1213         return false;
1214       }
1215     }
1216
1217     // When possible, let DstReg be the larger interval.
1218     if (!CP.getSubIdx() && LIS->getInterval(CP.getSrcReg()).ranges.size() >
1219                            LIS->getInterval(CP.getDstReg()).ranges.size())
1220       CP.flip();
1221   }
1222
1223   // Okay, attempt to join these two intervals.  On failure, this returns false.
1224   // Otherwise, if one of the intervals being joined is a physreg, this method
1225   // always canonicalizes DstInt to be it.  The output "SrcInt" will not have
1226   // been modified, so we can use this information below to update aliases.
1227   if (!JoinIntervals(CP)) {
1228     // Coalescing failed.
1229
1230     // If definition of source is defined by trivial computation, try
1231     // rematerializing it.
1232     if (!CP.isFlipped() &&
1233         ReMaterializeTrivialDef(LIS->getInterval(CP.getSrcReg()), true,
1234                                 CP.getDstReg(), CopyMI))
1235       return true;
1236
1237     // If we can eliminate the copy without merging the live ranges, do so now.
1238     if (!CP.isPartial()) {
1239       if (AdjustCopiesBackFrom(CP, CopyMI) ||
1240           RemoveCopyByCommutingDef(CP, CopyMI)) {
1241         markAsJoined(CopyMI);
1242         DEBUG(dbgs() << "\tTrivial!\n");
1243         return true;
1244       }
1245     }
1246
1247     // Otherwise, we are unable to join the intervals.
1248     DEBUG(dbgs() << "\tInterference!\n");
1249     Again = true;  // May be possible to coalesce later.
1250     return false;
1251   }
1252
1253   // Coalescing to a virtual register that is of a sub-register class of the
1254   // other. Make sure the resulting register is set to the right register class.
1255   if (CP.isCrossClass()) {
1256     ++numCrossRCs;
1257     MRI->setRegClass(CP.getDstReg(), CP.getNewRC());
1258   }
1259
1260   // Remember to delete the copy instruction.
1261   markAsJoined(CopyMI);
1262
1263   UpdateRegDefsUses(CP);
1264
1265   // If we have extended the live range of a physical register, make sure we
1266   // update live-in lists as well.
1267   if (CP.isPhys()) {
1268     SmallVector<MachineBasicBlock*, 16> BlockSeq;
1269     // JoinIntervals invalidates the VNInfos in SrcInt, but we only need the
1270     // ranges for this, and they are preserved.
1271     LiveInterval &SrcInt = LIS->getInterval(CP.getSrcReg());
1272     for (LiveInterval::const_iterator I = SrcInt.begin(), E = SrcInt.end();
1273          I != E; ++I ) {
1274       LIS->findLiveInMBBs(I->start, I->end, BlockSeq);
1275       for (unsigned idx = 0, size = BlockSeq.size(); idx != size; ++idx) {
1276         MachineBasicBlock &block = *BlockSeq[idx];
1277         if (!block.isLiveIn(CP.getDstReg()))
1278           block.addLiveIn(CP.getDstReg());
1279       }
1280       BlockSeq.clear();
1281     }
1282   }
1283
1284   // SrcReg is guaranteed to be the register whose live interval that is
1285   // being merged.
1286   LIS->removeInterval(CP.getSrcReg());
1287
1288   // Update regalloc hint.
1289   TRI->UpdateRegAllocHint(CP.getSrcReg(), CP.getDstReg(), *MF);
1290
1291   DEBUG({
1292     LiveInterval &DstInt = LIS->getInterval(CP.getDstReg());
1293     dbgs() << "\tJoined. Result = ";
1294     DstInt.print(dbgs(), TRI);
1295     dbgs() << "\n";
1296   });
1297
1298   ++numJoins;
1299   return true;
1300 }
1301
1302 /// ComputeUltimateVN - Assuming we are going to join two live intervals,
1303 /// compute what the resultant value numbers for each value in the input two
1304 /// ranges will be.  This is complicated by copies between the two which can
1305 /// and will commonly cause multiple value numbers to be merged into one.
1306 ///
1307 /// VN is the value number that we're trying to resolve.  InstDefiningValue
1308 /// keeps track of the new InstDefiningValue assignment for the result
1309 /// LiveInterval.  ThisFromOther/OtherFromThis are sets that keep track of
1310 /// whether a value in this or other is a copy from the opposite set.
1311 /// ThisValNoAssignments/OtherValNoAssignments keep track of value #'s that have
1312 /// already been assigned.
1313 ///
1314 /// ThisFromOther[x] - If x is defined as a copy from the other interval, this
1315 /// contains the value number the copy is from.
1316 ///
1317 static unsigned ComputeUltimateVN(VNInfo *VNI,
1318                                   SmallVector<VNInfo*, 16> &NewVNInfo,
1319                                   DenseMap<VNInfo*, VNInfo*> &ThisFromOther,
1320                                   DenseMap<VNInfo*, VNInfo*> &OtherFromThis,
1321                                   SmallVector<int, 16> &ThisValNoAssignments,
1322                                   SmallVector<int, 16> &OtherValNoAssignments) {
1323   unsigned VN = VNI->id;
1324
1325   // If the VN has already been computed, just return it.
1326   if (ThisValNoAssignments[VN] >= 0)
1327     return ThisValNoAssignments[VN];
1328   assert(ThisValNoAssignments[VN] != -2 && "Cyclic value numbers");
1329
1330   // If this val is not a copy from the other val, then it must be a new value
1331   // number in the destination.
1332   DenseMap<VNInfo*, VNInfo*>::iterator I = ThisFromOther.find(VNI);
1333   if (I == ThisFromOther.end()) {
1334     NewVNInfo.push_back(VNI);
1335     return ThisValNoAssignments[VN] = NewVNInfo.size()-1;
1336   }
1337   VNInfo *OtherValNo = I->second;
1338
1339   // Otherwise, this *is* a copy from the RHS.  If the other side has already
1340   // been computed, return it.
1341   if (OtherValNoAssignments[OtherValNo->id] >= 0)
1342     return ThisValNoAssignments[VN] = OtherValNoAssignments[OtherValNo->id];
1343
1344   // Mark this value number as currently being computed, then ask what the
1345   // ultimate value # of the other value is.
1346   ThisValNoAssignments[VN] = -2;
1347   unsigned UltimateVN =
1348     ComputeUltimateVN(OtherValNo, NewVNInfo, OtherFromThis, ThisFromOther,
1349                       OtherValNoAssignments, ThisValNoAssignments);
1350   return ThisValNoAssignments[VN] = UltimateVN;
1351 }
1352
1353
1354 // Find out if we have something like
1355 // A = X
1356 // B = X
1357 // if so, we can pretend this is actually
1358 // A = X
1359 // B = A
1360 // which allows us to coalesce A and B.
1361 // VNI is the definition of B. LR is the life range of A that includes
1362 // the slot just before B. If we return true, we add "B = X" to DupCopies.
1363 // This implies that A dominates B.
1364 static bool RegistersDefinedFromSameValue(LiveIntervals &li,
1365                                           const TargetRegisterInfo &tri,
1366                                           CoalescerPair &CP,
1367                                           VNInfo *VNI,
1368                                           LiveRange *LR,
1369                                      SmallVector<MachineInstr*, 8> &DupCopies) {
1370   // FIXME: This is very conservative. For example, we don't handle
1371   // physical registers.
1372
1373   MachineInstr *MI = VNI->getCopy();
1374
1375   if (!MI->isFullCopy() || CP.isPartial() || CP.isPhys())
1376     return false;
1377
1378   unsigned Dst = MI->getOperand(0).getReg();
1379   unsigned Src = MI->getOperand(1).getReg();
1380
1381   if (!TargetRegisterInfo::isVirtualRegister(Src) ||
1382       !TargetRegisterInfo::isVirtualRegister(Dst))
1383     return false;
1384
1385   unsigned A = CP.getDstReg();
1386   unsigned B = CP.getSrcReg();
1387
1388   if (B == Dst)
1389     std::swap(A, B);
1390   assert(Dst == A);
1391
1392   VNInfo *Other = LR->valno;
1393   if (!Other->isDefByCopy())
1394     return false;
1395   const MachineInstr *OtherMI = Other->getCopy();
1396
1397   if (!OtherMI->isFullCopy())
1398     return false;
1399
1400   unsigned OtherDst = OtherMI->getOperand(0).getReg();
1401   unsigned OtherSrc = OtherMI->getOperand(1).getReg();
1402
1403   if (!TargetRegisterInfo::isVirtualRegister(OtherSrc) ||
1404       !TargetRegisterInfo::isVirtualRegister(OtherDst))
1405     return false;
1406
1407   assert(OtherDst == B);
1408
1409   if (Src != OtherSrc)
1410     return false;
1411
1412   // If the copies use two different value numbers of X, we cannot merge
1413   // A and B.
1414   LiveInterval &SrcInt = li.getInterval(Src);
1415   // getVNInfoBefore returns NULL for undef copies. In this case, the
1416   // optimization is still safe.
1417   if (SrcInt.getVNInfoBefore(Other->def) != SrcInt.getVNInfoBefore(VNI->def))
1418     return false;
1419
1420   DupCopies.push_back(MI);
1421
1422   return true;
1423 }
1424
1425 /// JoinIntervals - Attempt to join these two intervals.  On failure, this
1426 /// returns false.
1427 bool RegisterCoalescer::JoinIntervals(CoalescerPair &CP) {
1428   LiveInterval &RHS = LIS->getInterval(CP.getSrcReg());
1429   DEBUG({ dbgs() << "\t\tRHS = "; RHS.print(dbgs(), TRI); dbgs() << "\n"; });
1430
1431   // If a live interval is a physical register, check for interference with any
1432   // aliases. The interference check implemented here is a bit more conservative
1433   // than the full interfeence check below. We allow overlapping live ranges
1434   // only when one is a copy of the other.
1435   if (CP.isPhys()) {
1436     // Optimization for reserved registers like ESP.
1437     // We can only merge with a reserved physreg if RHS has a single value that
1438     // is a copy of CP.DstReg().  The live range of the reserved register will
1439     // look like a set of dead defs - we don't properly track the live range of
1440     // reserved registers.
1441     if (RegClassInfo.isReserved(CP.getDstReg())) {
1442       assert(CP.isFlipped() && RHS.containsOneValue() &&
1443              "Invalid join with reserved register");
1444       // Deny any overlapping intervals.  This depends on all the reserved
1445       // register live ranges to look like dead defs.
1446       for (const unsigned *AS = TRI->getOverlaps(CP.getDstReg()); *AS; ++AS) {
1447         if (!LIS->hasInterval(*AS))
1448           continue;
1449         if (RHS.overlaps(LIS->getInterval(*AS))) {
1450           DEBUG(dbgs() << "\t\tInterference: " << PrintReg(*AS, TRI) << '\n');
1451           return false;
1452         }
1453       }
1454       // Skip any value computations, we are not adding new values to the
1455       // reserved register.  Also skip merging the live ranges, the reserved
1456       // register live range doesn't need to be accurate as long as all the
1457       // defs are there.
1458       return true;
1459     }
1460
1461     for (const unsigned *AS = TRI->getAliasSet(CP.getDstReg()); *AS; ++AS){
1462       if (!LIS->hasInterval(*AS))
1463         continue;
1464       const LiveInterval &LHS = LIS->getInterval(*AS);
1465       LiveInterval::const_iterator LI = LHS.begin();
1466       for (LiveInterval::const_iterator RI = RHS.begin(), RE = RHS.end();
1467            RI != RE; ++RI) {
1468         LI = std::lower_bound(LI, LHS.end(), RI->start);
1469         // Does LHS have an overlapping live range starting before RI?
1470         if ((LI != LHS.begin() && LI[-1].end > RI->start) &&
1471             (RI->start != RI->valno->def ||
1472              !CP.isCoalescable(LIS->getInstructionFromIndex(RI->start)))) {
1473           DEBUG({
1474             dbgs() << "\t\tInterference from alias: ";
1475             LHS.print(dbgs(), TRI);
1476             dbgs() << "\n\t\tOverlap at " << RI->start << " and no copy.\n";
1477           });
1478           return false;
1479         }
1480
1481         // Check that LHS ranges beginning in this range are copies.
1482         for (; LI != LHS.end() && LI->start < RI->end; ++LI) {
1483           if (LI->start != LI->valno->def ||
1484               !CP.isCoalescable(LIS->getInstructionFromIndex(LI->start))) {
1485             DEBUG({
1486               dbgs() << "\t\tInterference from alias: ";
1487               LHS.print(dbgs(), TRI);
1488               dbgs() << "\n\t\tDef at " << LI->start << " is not a copy.\n";
1489             });
1490             return false;
1491           }
1492         }
1493       }
1494     }
1495   }
1496
1497   // Compute the final value assignment, assuming that the live ranges can be
1498   // coalesced.
1499   SmallVector<int, 16> LHSValNoAssignments;
1500   SmallVector<int, 16> RHSValNoAssignments;
1501   DenseMap<VNInfo*, VNInfo*> LHSValsDefinedFromRHS;
1502   DenseMap<VNInfo*, VNInfo*> RHSValsDefinedFromLHS;
1503   SmallVector<VNInfo*, 16> NewVNInfo;
1504
1505   SmallVector<MachineInstr*, 8> DupCopies;
1506
1507   LiveInterval &LHS = LIS->getOrCreateInterval(CP.getDstReg());
1508   DEBUG({ dbgs() << "\t\tLHS = "; LHS.print(dbgs(), TRI); dbgs() << "\n"; });
1509
1510   // Loop over the value numbers of the LHS, seeing if any are defined from
1511   // the RHS.
1512   for (LiveInterval::vni_iterator i = LHS.vni_begin(), e = LHS.vni_end();
1513        i != e; ++i) {
1514     VNInfo *VNI = *i;
1515     if (VNI->isUnused() || !VNI->isDefByCopy())  // Src not defined by a copy?
1516       continue;
1517
1518     // Never join with a register that has EarlyClobber redefs.
1519     if (VNI->hasRedefByEC())
1520       return false;
1521
1522     // Figure out the value # from the RHS.
1523     LiveRange *lr = RHS.getLiveRangeContaining(VNI->def.getPrevSlot());
1524     // The copy could be to an aliased physreg.
1525     if (!lr) continue;
1526
1527     // DstReg is known to be a register in the LHS interval.  If the src is
1528     // from the RHS interval, we can use its value #.
1529     MachineInstr *MI = VNI->getCopy();
1530     if (!CP.isCoalescable(MI) &&
1531         !RegistersDefinedFromSameValue(*LIS, *TRI, CP, VNI, lr, DupCopies))
1532       continue;
1533
1534     LHSValsDefinedFromRHS[VNI] = lr->valno;
1535   }
1536
1537   // Loop over the value numbers of the RHS, seeing if any are defined from
1538   // the LHS.
1539   for (LiveInterval::vni_iterator i = RHS.vni_begin(), e = RHS.vni_end();
1540        i != e; ++i) {
1541     VNInfo *VNI = *i;
1542     if (VNI->isUnused() || !VNI->isDefByCopy())  // Src not defined by a copy?
1543       continue;
1544
1545     // Never join with a register that has EarlyClobber redefs.
1546     if (VNI->hasRedefByEC())
1547       return false;
1548
1549     // Figure out the value # from the LHS.
1550     LiveRange *lr = LHS.getLiveRangeContaining(VNI->def.getPrevSlot());
1551     // The copy could be to an aliased physreg.
1552     if (!lr) continue;
1553
1554     // DstReg is known to be a register in the RHS interval.  If the src is
1555     // from the LHS interval, we can use its value #.
1556     MachineInstr *MI = VNI->getCopy();
1557     if (!CP.isCoalescable(MI) &&
1558         !RegistersDefinedFromSameValue(*LIS, *TRI, CP, VNI, lr, DupCopies))
1559         continue;
1560
1561     RHSValsDefinedFromLHS[VNI] = lr->valno;
1562   }
1563
1564   LHSValNoAssignments.resize(LHS.getNumValNums(), -1);
1565   RHSValNoAssignments.resize(RHS.getNumValNums(), -1);
1566   NewVNInfo.reserve(LHS.getNumValNums() + RHS.getNumValNums());
1567
1568   for (LiveInterval::vni_iterator i = LHS.vni_begin(), e = LHS.vni_end();
1569        i != e; ++i) {
1570     VNInfo *VNI = *i;
1571     unsigned VN = VNI->id;
1572     if (LHSValNoAssignments[VN] >= 0 || VNI->isUnused())
1573       continue;
1574     ComputeUltimateVN(VNI, NewVNInfo,
1575                       LHSValsDefinedFromRHS, RHSValsDefinedFromLHS,
1576                       LHSValNoAssignments, RHSValNoAssignments);
1577   }
1578   for (LiveInterval::vni_iterator i = RHS.vni_begin(), e = RHS.vni_end();
1579        i != e; ++i) {
1580     VNInfo *VNI = *i;
1581     unsigned VN = VNI->id;
1582     if (RHSValNoAssignments[VN] >= 0 || VNI->isUnused())
1583       continue;
1584     // If this value number isn't a copy from the LHS, it's a new number.
1585     if (RHSValsDefinedFromLHS.find(VNI) == RHSValsDefinedFromLHS.end()) {
1586       NewVNInfo.push_back(VNI);
1587       RHSValNoAssignments[VN] = NewVNInfo.size()-1;
1588       continue;
1589     }
1590
1591     ComputeUltimateVN(VNI, NewVNInfo,
1592                       RHSValsDefinedFromLHS, LHSValsDefinedFromRHS,
1593                       RHSValNoAssignments, LHSValNoAssignments);
1594   }
1595
1596   // Armed with the mappings of LHS/RHS values to ultimate values, walk the
1597   // interval lists to see if these intervals are coalescable.
1598   LiveInterval::const_iterator I = LHS.begin();
1599   LiveInterval::const_iterator IE = LHS.end();
1600   LiveInterval::const_iterator J = RHS.begin();
1601   LiveInterval::const_iterator JE = RHS.end();
1602
1603   // Skip ahead until the first place of potential sharing.
1604   if (I != IE && J != JE) {
1605     if (I->start < J->start) {
1606       I = std::upper_bound(I, IE, J->start);
1607       if (I != LHS.begin()) --I;
1608     } else if (J->start < I->start) {
1609       J = std::upper_bound(J, JE, I->start);
1610       if (J != RHS.begin()) --J;
1611     }
1612   }
1613
1614   while (I != IE && J != JE) {
1615     // Determine if these two live ranges overlap.
1616     bool Overlaps;
1617     if (I->start < J->start) {
1618       Overlaps = I->end > J->start;
1619     } else {
1620       Overlaps = J->end > I->start;
1621     }
1622
1623     // If so, check value # info to determine if they are really different.
1624     if (Overlaps) {
1625       // If the live range overlap will map to the same value number in the
1626       // result liverange, we can still coalesce them.  If not, we can't.
1627       if (LHSValNoAssignments[I->valno->id] !=
1628           RHSValNoAssignments[J->valno->id])
1629         return false;
1630       // If it's re-defined by an early clobber somewhere in the live range,
1631       // then conservatively abort coalescing.
1632       if (NewVNInfo[LHSValNoAssignments[I->valno->id]]->hasRedefByEC())
1633         return false;
1634     }
1635
1636     if (I->end < J->end)
1637       ++I;
1638     else
1639       ++J;
1640   }
1641
1642   // Update kill info. Some live ranges are extended due to copy coalescing.
1643   for (DenseMap<VNInfo*, VNInfo*>::iterator I = LHSValsDefinedFromRHS.begin(),
1644          E = LHSValsDefinedFromRHS.end(); I != E; ++I) {
1645     VNInfo *VNI = I->first;
1646     unsigned LHSValID = LHSValNoAssignments[VNI->id];
1647     if (VNI->hasPHIKill())
1648       NewVNInfo[LHSValID]->setHasPHIKill(true);
1649   }
1650
1651   // Update kill info. Some live ranges are extended due to copy coalescing.
1652   for (DenseMap<VNInfo*, VNInfo*>::iterator I = RHSValsDefinedFromLHS.begin(),
1653          E = RHSValsDefinedFromLHS.end(); I != E; ++I) {
1654     VNInfo *VNI = I->first;
1655     unsigned RHSValID = RHSValNoAssignments[VNI->id];
1656     if (VNI->hasPHIKill())
1657       NewVNInfo[RHSValID]->setHasPHIKill(true);
1658   }
1659
1660   if (LHSValNoAssignments.empty())
1661     LHSValNoAssignments.push_back(-1);
1662   if (RHSValNoAssignments.empty())
1663     RHSValNoAssignments.push_back(-1);
1664
1665   SmallVector<unsigned, 8> SourceRegisters;
1666   for (SmallVector<MachineInstr*, 8>::iterator I = DupCopies.begin(),
1667          E = DupCopies.end(); I != E; ++I) {
1668     MachineInstr *MI = *I;
1669
1670     // We have pretended that the assignment to B in
1671     // A = X
1672     // B = X
1673     // was actually a copy from A. Now that we decided to coalesce A and B,
1674     // transform the code into
1675     // A = X
1676     // X = X
1677     // and mark the X as coalesced to keep the illusion.
1678     unsigned Src = MI->getOperand(1).getReg();
1679     SourceRegisters.push_back(Src);
1680     MI->getOperand(0).substVirtReg(Src, 0, *TRI);
1681
1682     markAsJoined(MI);
1683   }
1684
1685   // If B = X was the last use of X in a liverange, we have to shrink it now
1686   // that B = X is gone.
1687   for (SmallVector<unsigned, 8>::iterator I = SourceRegisters.begin(),
1688          E = SourceRegisters.end(); I != E; ++I) {
1689     LIS->shrinkToUses(&LIS->getInterval(*I));
1690   }
1691
1692   // If we get here, we know that we can coalesce the live ranges.  Ask the
1693   // intervals to coalesce themselves now.
1694   LHS.join(RHS, &LHSValNoAssignments[0], &RHSValNoAssignments[0], NewVNInfo,
1695            MRI);
1696   return true;
1697 }
1698
1699 namespace {
1700   // DepthMBBCompare - Comparison predicate that sort first based on the loop
1701   // depth of the basic block (the unsigned), and then on the MBB number.
1702   struct DepthMBBCompare {
1703     typedef std::pair<unsigned, MachineBasicBlock*> DepthMBBPair;
1704     bool operator()(const DepthMBBPair &LHS, const DepthMBBPair &RHS) const {
1705       // Deeper loops first
1706       if (LHS.first != RHS.first)
1707         return LHS.first > RHS.first;
1708
1709       // Prefer blocks that are more connected in the CFG. This takes care of
1710       // the most difficult copies first while intervals are short.
1711       unsigned cl = LHS.second->pred_size() + LHS.second->succ_size();
1712       unsigned cr = RHS.second->pred_size() + RHS.second->succ_size();
1713       if (cl != cr)
1714         return cl > cr;
1715
1716       // As a last resort, sort by block number.
1717       return LHS.second->getNumber() < RHS.second->getNumber();
1718     }
1719   };
1720 }
1721
1722 void RegisterCoalescer::CopyCoalesceInMBB(MachineBasicBlock *MBB,
1723                                             std::vector<MachineInstr*> &TryAgain) {
1724   DEBUG(dbgs() << MBB->getName() << ":\n");
1725
1726   SmallVector<MachineInstr*, 8> VirtCopies;
1727   SmallVector<MachineInstr*, 8> PhysCopies;
1728   SmallVector<MachineInstr*, 8> ImpDefCopies;
1729   for (MachineBasicBlock::iterator MII = MBB->begin(), E = MBB->end();
1730        MII != E;) {
1731     MachineInstr *Inst = MII++;
1732
1733     // If this isn't a copy nor a extract_subreg, we can't join intervals.
1734     unsigned SrcReg, DstReg;
1735     if (Inst->isCopy()) {
1736       DstReg = Inst->getOperand(0).getReg();
1737       SrcReg = Inst->getOperand(1).getReg();
1738     } else if (Inst->isSubregToReg()) {
1739       DstReg = Inst->getOperand(0).getReg();
1740       SrcReg = Inst->getOperand(2).getReg();
1741     } else
1742       continue;
1743
1744     bool SrcIsPhys = TargetRegisterInfo::isPhysicalRegister(SrcReg);
1745     bool DstIsPhys = TargetRegisterInfo::isPhysicalRegister(DstReg);
1746     if (LIS->hasInterval(SrcReg) && LIS->getInterval(SrcReg).empty())
1747       ImpDefCopies.push_back(Inst);
1748     else if (SrcIsPhys || DstIsPhys)
1749       PhysCopies.push_back(Inst);
1750     else
1751       VirtCopies.push_back(Inst);
1752   }
1753
1754   // Try coalescing implicit copies and insert_subreg <undef> first,
1755   // followed by copies to / from physical registers, then finally copies
1756   // from virtual registers to virtual registers.
1757   for (unsigned i = 0, e = ImpDefCopies.size(); i != e; ++i) {
1758     MachineInstr *TheCopy = ImpDefCopies[i];
1759     bool Again = false;
1760     if (!JoinCopy(TheCopy, Again))
1761       if (Again)
1762         TryAgain.push_back(TheCopy);
1763   }
1764   for (unsigned i = 0, e = PhysCopies.size(); i != e; ++i) {
1765     MachineInstr *TheCopy = PhysCopies[i];
1766     bool Again = false;
1767     if (!JoinCopy(TheCopy, Again))
1768       if (Again)
1769         TryAgain.push_back(TheCopy);
1770   }
1771   for (unsigned i = 0, e = VirtCopies.size(); i != e; ++i) {
1772     MachineInstr *TheCopy = VirtCopies[i];
1773     bool Again = false;
1774     if (!JoinCopy(TheCopy, Again))
1775       if (Again)
1776         TryAgain.push_back(TheCopy);
1777   }
1778 }
1779
1780 void RegisterCoalescer::joinIntervals() {
1781   DEBUG(dbgs() << "********** JOINING INTERVALS ***********\n");
1782
1783   std::vector<MachineInstr*> TryAgainList;
1784   if (Loops->empty()) {
1785     // If there are no loops in the function, join intervals in function order.
1786     for (MachineFunction::iterator I = MF->begin(), E = MF->end();
1787          I != E; ++I)
1788       CopyCoalesceInMBB(I, TryAgainList);
1789   } else {
1790     // Otherwise, join intervals in inner loops before other intervals.
1791     // Unfortunately we can't just iterate over loop hierarchy here because
1792     // there may be more MBB's than BB's.  Collect MBB's for sorting.
1793
1794     // Join intervals in the function prolog first. We want to join physical
1795     // registers with virtual registers before the intervals got too long.
1796     std::vector<std::pair<unsigned, MachineBasicBlock*> > MBBs;
1797     for (MachineFunction::iterator I = MF->begin(), E = MF->end();I != E;++I){
1798       MachineBasicBlock *MBB = I;
1799       MBBs.push_back(std::make_pair(Loops->getLoopDepth(MBB), I));
1800     }
1801
1802     // Sort by loop depth.
1803     std::sort(MBBs.begin(), MBBs.end(), DepthMBBCompare());
1804
1805     // Finally, join intervals in loop nest order.
1806     for (unsigned i = 0, e = MBBs.size(); i != e; ++i)
1807       CopyCoalesceInMBB(MBBs[i].second, TryAgainList);
1808   }
1809
1810   // Joining intervals can allow other intervals to be joined.  Iteratively join
1811   // until we make no progress.
1812   bool ProgressMade = true;
1813   while (ProgressMade) {
1814     ProgressMade = false;
1815
1816     for (unsigned i = 0, e = TryAgainList.size(); i != e; ++i) {
1817       MachineInstr *&TheCopy = TryAgainList[i];
1818       if (!TheCopy)
1819         continue;
1820
1821       bool Again = false;
1822       bool Success = JoinCopy(TheCopy, Again);
1823       if (Success || !Again) {
1824         TheCopy= 0;   // Mark this one as done.
1825         ProgressMade = true;
1826       }
1827     }
1828   }
1829 }
1830
1831 void RegisterCoalescer::releaseMemory() {
1832   JoinedCopies.clear();
1833   ReMatCopies.clear();
1834   ReMatDefs.clear();
1835 }
1836
1837 bool RegisterCoalescer::runOnMachineFunction(MachineFunction &fn) {
1838   MF = &fn;
1839   MRI = &fn.getRegInfo();
1840   TM = &fn.getTarget();
1841   TRI = TM->getRegisterInfo();
1842   TII = TM->getInstrInfo();
1843   LIS = &getAnalysis<LiveIntervals>();
1844   LDV = &getAnalysis<LiveDebugVariables>();
1845   AA = &getAnalysis<AliasAnalysis>();
1846   Loops = &getAnalysis<MachineLoopInfo>();
1847
1848   DEBUG(dbgs() << "********** SIMPLE REGISTER COALESCING **********\n"
1849                << "********** Function: "
1850                << ((Value*)MF->getFunction())->getName() << '\n');
1851
1852   if (VerifyCoalescing)
1853     MF->verify(this, "Before register coalescing");
1854
1855   RegClassInfo.runOnMachineFunction(fn);
1856
1857   // Join (coalesce) intervals if requested.
1858   if (EnableJoining) {
1859     joinIntervals();
1860     DEBUG({
1861         dbgs() << "********** INTERVALS POST JOINING **********\n";
1862         for (LiveIntervals::iterator I = LIS->begin(), E = LIS->end();
1863              I != E; ++I){
1864           I->second->print(dbgs(), TRI);
1865           dbgs() << "\n";
1866         }
1867       });
1868   }
1869
1870   // Perform a final pass over the instructions and compute spill weights
1871   // and remove identity moves.
1872   SmallVector<unsigned, 4> DeadDefs, InflateRegs;
1873   for (MachineFunction::iterator mbbi = MF->begin(), mbbe = MF->end();
1874        mbbi != mbbe; ++mbbi) {
1875     MachineBasicBlock* mbb = mbbi;
1876     for (MachineBasicBlock::iterator mii = mbb->begin(), mie = mbb->end();
1877          mii != mie; ) {
1878       MachineInstr *MI = mii;
1879       if (JoinedCopies.count(MI)) {
1880         // Delete all coalesced copies.
1881         bool DoDelete = true;
1882         assert(MI->isCopyLike() && "Unrecognized copy instruction");
1883         unsigned SrcReg = MI->getOperand(MI->isSubregToReg() ? 2 : 1).getReg();
1884         unsigned DstReg = MI->getOperand(0).getReg();
1885
1886         // Collect candidates for register class inflation.
1887         if (TargetRegisterInfo::isVirtualRegister(SrcReg) &&
1888             RegClassInfo.isProperSubClass(MRI->getRegClass(SrcReg)))
1889           InflateRegs.push_back(SrcReg);
1890         if (TargetRegisterInfo::isVirtualRegister(DstReg) &&
1891             RegClassInfo.isProperSubClass(MRI->getRegClass(DstReg)))
1892           InflateRegs.push_back(DstReg);
1893
1894         if (TargetRegisterInfo::isPhysicalRegister(SrcReg) &&
1895             MI->getNumOperands() > 2)
1896           // Do not delete extract_subreg, insert_subreg of physical
1897           // registers unless the definition is dead. e.g.
1898           // %DO<def> = INSERT_SUBREG %D0<undef>, %S0<kill>, 1
1899           // or else the scavenger may complain. LowerSubregs will
1900           // delete them later.
1901           DoDelete = false;
1902
1903         if (MI->allDefsAreDead()) {
1904           if (TargetRegisterInfo::isVirtualRegister(SrcReg) &&
1905               LIS->hasInterval(SrcReg))
1906             LIS->shrinkToUses(&LIS->getInterval(SrcReg));
1907           DoDelete = true;
1908         }
1909         if (!DoDelete) {
1910           // We need the instruction to adjust liveness, so make it a KILL.
1911           if (MI->isSubregToReg()) {
1912             MI->RemoveOperand(3);
1913             MI->RemoveOperand(1);
1914           }
1915           MI->setDesc(TII->get(TargetOpcode::KILL));
1916           mii = llvm::next(mii);
1917         } else {
1918           LIS->RemoveMachineInstrFromMaps(MI);
1919           mii = mbbi->erase(mii);
1920           ++numPeep;
1921         }
1922         continue;
1923       }
1924
1925       // Now check if this is a remat'ed def instruction which is now dead.
1926       if (ReMatDefs.count(MI)) {
1927         bool isDead = true;
1928         for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1929           const MachineOperand &MO = MI->getOperand(i);
1930           if (!MO.isReg())
1931             continue;
1932           unsigned Reg = MO.getReg();
1933           if (!Reg)
1934             continue;
1935           DeadDefs.push_back(Reg);
1936           if (TargetRegisterInfo::isVirtualRegister(Reg)) {
1937             // Remat may also enable register class inflation.
1938             if (RegClassInfo.isProperSubClass(MRI->getRegClass(Reg)))
1939               InflateRegs.push_back(Reg);
1940           }
1941           if (MO.isDead())
1942             continue;
1943           if (TargetRegisterInfo::isPhysicalRegister(Reg) ||
1944               !MRI->use_nodbg_empty(Reg)) {
1945             isDead = false;
1946             break;
1947           }
1948         }
1949         if (isDead) {
1950           while (!DeadDefs.empty()) {
1951             unsigned DeadDef = DeadDefs.back();
1952             DeadDefs.pop_back();
1953             RemoveDeadDef(LIS->getInterval(DeadDef), MI);
1954           }
1955           LIS->RemoveMachineInstrFromMaps(mii);
1956           mii = mbbi->erase(mii);
1957           continue;
1958         } else
1959           DeadDefs.clear();
1960       }
1961
1962       ++mii;
1963
1964       // Check for now unnecessary kill flags.
1965       if (LIS->isNotInMIMap(MI)) continue;
1966       SlotIndex DefIdx = LIS->getInstructionIndex(MI).getRegSlot();
1967       for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1968         MachineOperand &MO = MI->getOperand(i);
1969         if (!MO.isReg() || !MO.isKill()) continue;
1970         unsigned reg = MO.getReg();
1971         if (!reg || !LIS->hasInterval(reg)) continue;
1972         if (!LIS->getInterval(reg).killedAt(DefIdx)) {
1973           MO.setIsKill(false);
1974           continue;
1975         }
1976         // When leaving a kill flag on a physreg, check if any subregs should
1977         // remain alive.
1978         if (!TargetRegisterInfo::isPhysicalRegister(reg))
1979           continue;
1980         for (const unsigned *SR = TRI->getSubRegisters(reg);
1981              unsigned S = *SR; ++SR)
1982           if (LIS->hasInterval(S) && LIS->getInterval(S).liveAt(DefIdx))
1983             MI->addRegisterDefined(S, TRI);
1984       }
1985     }
1986   }
1987
1988   // After deleting a lot of copies, register classes may be less constrained.
1989   // Removing sub-register opreands may alow GR32_ABCD -> GR32 and DPR_VFP2 ->
1990   // DPR inflation.
1991   array_pod_sort(InflateRegs.begin(), InflateRegs.end());
1992   InflateRegs.erase(std::unique(InflateRegs.begin(), InflateRegs.end()),
1993                     InflateRegs.end());
1994   DEBUG(dbgs() << "Trying to inflate " << InflateRegs.size() << " regs.\n");
1995   for (unsigned i = 0, e = InflateRegs.size(); i != e; ++i) {
1996     unsigned Reg = InflateRegs[i];
1997     if (MRI->reg_nodbg_empty(Reg))
1998       continue;
1999     if (MRI->recomputeRegClass(Reg, *TM)) {
2000       DEBUG(dbgs() << PrintReg(Reg) << " inflated to "
2001                    << MRI->getRegClass(Reg)->getName() << '\n');
2002       ++NumInflated;
2003     }
2004   }
2005
2006   DEBUG(dump());
2007   DEBUG(LDV->dump());
2008   if (VerifyCoalescing)
2009     MF->verify(this, "After register coalescing");
2010   return true;
2011 }
2012
2013 /// print - Implement the dump method.
2014 void RegisterCoalescer::print(raw_ostream &O, const Module* m) const {
2015    LIS->print(O, m);
2016 }