lib/CodeGen/SelectionDAG/DAGCombiner.cpp

   1 //===-- DAGCombiner.cpp - Implement a DAG node combiner -------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This pass combines dag nodes to form fewer, simpler DAG nodes.  It can be run
  11 // both before and after the DAG is legalized.
  12 //
  13 // This pass is not a substitute for the LLVM IR instcombine pass. This pass is
  14 // primarily intended to handle simplification opportunities that are implicit
  15 // in the LLVM IR and exposed by the various codegen lowering phases.
  16 //
  17 //===----------------------------------------------------------------------===//
  18
  19 #define DEBUG_TYPE "dagcombine"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/LLVMContext.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/Analysis/AliasAnalysis.h"
  26 #include "llvm/Target/TargetData.h"
  27 #include "llvm/Target/TargetLowering.h"
  28 #include "llvm/Target/TargetMachine.h"
  29 #include "llvm/Target/TargetOptions.h"
  30 #include "llvm/ADT/SmallPtrSet.h"
  31 #include "llvm/ADT/Statistic.h"
  32 #include "llvm/Support/CommandLine.h"
  33 #include "llvm/Support/Debug.h"
  34 #include "llvm/Support/ErrorHandling.h"
  35 #include "llvm/Support/MathExtras.h"
  36 #include "llvm/Support/raw_ostream.h"
  37 #include <algorithm>
  38 using namespace llvm;
  39
  40 STATISTIC(NodesCombined   , "Number of dag nodes combined");
  41 STATISTIC(PreIndexedNodes , "Number of pre-indexed nodes created");
  42 STATISTIC(PostIndexedNodes, "Number of post-indexed nodes created");
  43 STATISTIC(OpsNarrowed     , "Number of load/op/store narrowed");
  44 STATISTIC(LdStFP2Int      , "Number of fp load/store pairs transformed to int");
  45
  46 namespace {
  47   static cl::opt<bool>
  48     CombinerAA("combiner-alias-analysis", cl::Hidden,
  49                cl::desc("Turn on alias analysis during testing"));
  50
  51   static cl::opt<bool>
  52     CombinerGlobalAA("combiner-global-alias-analysis", cl::Hidden,
  53                cl::desc("Include global information in alias analysis"));
  54
  55 //------------------------------ DAGCombiner ---------------------------------//
  56
  57   class DAGCombiner {
  58     SelectionDAG &DAG;
  59     const TargetLowering &TLI;
  60     CombineLevel Level;
  61     CodeGenOpt::Level OptLevel;
  62     bool LegalOperations;
  63     bool LegalTypes;
  64
  65     // Worklist of all of the nodes that need to be simplified.
  66     //
  67     // This has the semantics that when adding to the worklist,
  68     // the item added must be next to be processed. It should
  69     // also only appear once. The naive approach to this takes
  70     // linear time.
  71     //
  72     // To reduce the insert/remove time to logarithmic, we use
  73     // a set and a vector to maintain our worklist.
  74     //
  75     // The set contains the items on the worklist, but does not
  76     // maintain the order they should be visited.
  77     //
  78     // The vector maintains the order nodes should be visited, but may
  79     // contain duplicate or removed nodes. When choosing a node to
  80     // visit, we pop off the order stack until we find an item that is
  81     // also in the contents set. All operations are O(log N).
  82     SmallPtrSet<SDNode*, 64> WorkListContents;
  83     SmallVector<SDNode*, 64> WorkListOrder;
  84
  85     // AA - Used for DAG load/store alias analysis.
  86     AliasAnalysis &AA;
  87
  88     /// AddUsersToWorkList - When an instruction is simplified, add all users of
  89     /// the instruction to the work lists because they might get more simplified
  90     /// now.
  91     ///
  92     void AddUsersToWorkList(SDNode *N) {
  93       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
  94            UI != UE; ++UI)
  95         AddToWorkList(*UI);
  96     }
  97
  98     /// visit - call the node-specific routine that knows how to fold each
  99     /// particular type of node.
 100     SDValue visit(SDNode *N);
 101
 102   public:
 103     /// AddToWorkList - Add to the work list making sure its instance is at the
 104     /// back (next to be processed.)
 105     void AddToWorkList(SDNode *N) {
 106       WorkListContents.insert(N);
 107       WorkListOrder.push_back(N);
 108     }
 109
 110     /// removeFromWorkList - remove all instances of N from the worklist.
 111     ///
 112     void removeFromWorkList(SDNode *N) {
 113       WorkListContents.erase(N);
 114     }
 115
 116     SDValue CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 117                       bool AddTo = true);
 118
 119     SDValue CombineTo(SDNode *N, SDValue Res, bool AddTo = true) {
 120       return CombineTo(N, &Res, 1, AddTo);
 121     }
 122
 123     SDValue CombineTo(SDNode *N, SDValue Res0, SDValue Res1,
 124                       bool AddTo = true) {
 125       SDValue To[] = { Res0, Res1 };
 126       return CombineTo(N, To, 2, AddTo);
 127     }
 128
 129     void CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO);
 130
 131   private:
 132
 133     /// SimplifyDemandedBits - Check the specified integer node value to see if
 134     /// it can be simplified or if things it uses can be simplified by bit
 135     /// propagation.  If so, return true.
 136     bool SimplifyDemandedBits(SDValue Op) {
 137       unsigned BitWidth = Op.getValueType().getScalarType().getSizeInBits();
 138       APInt Demanded = APInt::getAllOnesValue(BitWidth);
 139       return SimplifyDemandedBits(Op, Demanded);
 140     }
 141
 142     bool SimplifyDemandedBits(SDValue Op, const APInt &Demanded);
 143
 144     bool CombineToPreIndexedLoadStore(SDNode *N);
 145     bool CombineToPostIndexedLoadStore(SDNode *N);
 146
 147     void ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad);
 148     SDValue PromoteOperand(SDValue Op, EVT PVT, bool &Replace);
 149     SDValue SExtPromoteOperand(SDValue Op, EVT PVT);
 150     SDValue ZExtPromoteOperand(SDValue Op, EVT PVT);
 151     SDValue PromoteIntBinOp(SDValue Op);
 152     SDValue PromoteIntShiftOp(SDValue Op);
 153     SDValue PromoteExtend(SDValue Op);
 154     bool PromoteLoad(SDValue Op);
 155
 156     void ExtendSetCCUses(SmallVector<SDNode*, 4> SetCCs,
 157                          SDValue Trunc, SDValue ExtLoad, DebugLoc DL,
 158                          ISD::NodeType ExtType);
 159
 160     /// combine - call the node-specific routine that knows how to fold each
 161     /// particular type of node. If that doesn't do anything, try the
 162     /// target-specific DAG combines.
 163     SDValue combine(SDNode *N);
 164
 165     // Visitation implementation - Implement dag node combining for different
 166     // node types.  The semantics are as follows:
 167     // Return Value:
 168     //   SDValue.getNode() == 0 - No change was made
 169     //   SDValue.getNode() == N - N was replaced, is dead and has been handled.
 170     //   otherwise              - N should be replaced by the returned Operand.
 171     //
 172     SDValue visitTokenFactor(SDNode *N);
 173     SDValue visitMERGE_VALUES(SDNode *N);
 174     SDValue visitADD(SDNode *N);
 175     SDValue visitSUB(SDNode *N);
 176     SDValue visitADDC(SDNode *N);
 177     SDValue visitSUBC(SDNode *N);
 178     SDValue visitADDE(SDNode *N);
 179     SDValue visitSUBE(SDNode *N);
 180     SDValue visitMUL(SDNode *N);
 181     SDValue visitSDIV(SDNode *N);
 182     SDValue visitUDIV(SDNode *N);
 183     SDValue visitSREM(SDNode *N);
 184     SDValue visitUREM(SDNode *N);
 185     SDValue visitMULHU(SDNode *N);
 186     SDValue visitMULHS(SDNode *N);
 187     SDValue visitSMUL_LOHI(SDNode *N);
 188     SDValue visitUMUL_LOHI(SDNode *N);
 189     SDValue visitSMULO(SDNode *N);
 190     SDValue visitUMULO(SDNode *N);
 191     SDValue visitSDIVREM(SDNode *N);
 192     SDValue visitUDIVREM(SDNode *N);
 193     SDValue visitAND(SDNode *N);
 194     SDValue visitOR(SDNode *N);
 195     SDValue visitXOR(SDNode *N);
 196     SDValue SimplifyVBinOp(SDNode *N);
 197     SDValue visitSHL(SDNode *N);
 198     SDValue visitSRA(SDNode *N);
 199     SDValue visitSRL(SDNode *N);
 200     SDValue visitCTLZ(SDNode *N);
 201     SDValue visitCTLZ_ZERO_UNDEF(SDNode *N);
 202     SDValue visitCTTZ(SDNode *N);
 203     SDValue visitCTTZ_ZERO_UNDEF(SDNode *N);
 204     SDValue visitCTPOP(SDNode *N);
 205     SDValue visitSELECT(SDNode *N);
 206     SDValue visitSELECT_CC(SDNode *N);
 207     SDValue visitSETCC(SDNode *N);
 208     SDValue visitSIGN_EXTEND(SDNode *N);
 209     SDValue visitZERO_EXTEND(SDNode *N);
 210     SDValue visitANY_EXTEND(SDNode *N);
 211     SDValue visitSIGN_EXTEND_INREG(SDNode *N);
 212     SDValue visitTRUNCATE(SDNode *N);
 213     SDValue visitBITCAST(SDNode *N);
 214     SDValue visitBUILD_PAIR(SDNode *N);
 215     SDValue visitFADD(SDNode *N);
 216     SDValue visitFSUB(SDNode *N);
 217     SDValue visitFMUL(SDNode *N);
 218     SDValue visitFDIV(SDNode *N);
 219     SDValue visitFREM(SDNode *N);
 220     SDValue visitFCOPYSIGN(SDNode *N);
 221     SDValue visitSINT_TO_FP(SDNode *N);
 222     SDValue visitUINT_TO_FP(SDNode *N);
 223     SDValue visitFP_TO_SINT(SDNode *N);
 224     SDValue visitFP_TO_UINT(SDNode *N);
 225     SDValue visitFP_ROUND(SDNode *N);
 226     SDValue visitFP_ROUND_INREG(SDNode *N);
 227     SDValue visitFP_EXTEND(SDNode *N);
 228     SDValue visitFNEG(SDNode *N);
 229     SDValue visitFABS(SDNode *N);
 230     SDValue visitBRCOND(SDNode *N);
 231     SDValue visitBR_CC(SDNode *N);
 232     SDValue visitLOAD(SDNode *N);
 233     SDValue visitSTORE(SDNode *N);
 234     SDValue visitINSERT_VECTOR_ELT(SDNode *N);
 235     SDValue visitEXTRACT_VECTOR_ELT(SDNode *N);
 236     SDValue visitBUILD_VECTOR(SDNode *N);
 237     SDValue visitCONCAT_VECTORS(SDNode *N);
 238     SDValue visitEXTRACT_SUBVECTOR(SDNode *N);
 239     SDValue visitVECTOR_SHUFFLE(SDNode *N);
 240     SDValue visitMEMBARRIER(SDNode *N);
 241
 242     SDValue XformToShuffleWithZero(SDNode *N);
 243     SDValue ReassociateOps(unsigned Opc, DebugLoc DL, SDValue LHS, SDValue RHS);
 244
 245     SDValue visitShiftByConstant(SDNode *N, unsigned Amt);
 246
 247     bool SimplifySelectOps(SDNode *SELECT, SDValue LHS, SDValue RHS);
 248     SDValue SimplifyBinOpWithSameOpcodeHands(SDNode *N);
 249     SDValue SimplifySelect(DebugLoc DL, SDValue N0, SDValue N1, SDValue N2);
 250     SDValue SimplifySelectCC(DebugLoc DL, SDValue N0, SDValue N1, SDValue N2,
 251                              SDValue N3, ISD::CondCode CC,
 252                              bool NotExtCompare = false);
 253     SDValue SimplifySetCC(EVT VT, SDValue N0, SDValue N1, ISD::CondCode Cond,
 254                           DebugLoc DL, bool foldBooleans = true);
 255     SDValue SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
 256                                          unsigned HiOp);
 257     SDValue CombineConsecutiveLoads(SDNode *N, EVT VT);
 258     SDValue ConstantFoldBITCASTofBUILD_VECTOR(SDNode *, EVT);
 259     SDValue BuildSDIV(SDNode *N);
 260     SDValue BuildUDIV(SDNode *N);
 261     SDValue MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
 262                                bool DemandHighBits = true);
 263     SDValue MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1);
 264     SDNode *MatchRotate(SDValue LHS, SDValue RHS, DebugLoc DL);
 265     SDValue ReduceLoadWidth(SDNode *N);
 266     SDValue ReduceLoadOpStoreWidth(SDNode *N);
 267     SDValue TransformFPLoadStorePair(SDNode *N);
 268
 269     SDValue GetDemandedBits(SDValue V, const APInt &Mask);
 270
 271     /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
 272     /// looking for aliasing nodes and adding them to the Aliases vector.
 273     void GatherAllAliases(SDNode *N, SDValue OriginalChain,
 274                           SmallVector<SDValue, 8> &Aliases);
 275
 276     /// isAlias - Return true if there is any possibility that the two addresses
 277     /// overlap.
 278     bool isAlias(SDValue Ptr1, int64_t Size1,
 279                  const Value *SrcValue1, int SrcValueOffset1,
 280                  unsigned SrcValueAlign1,
 281                  const MDNode *TBAAInfo1,
 282                  SDValue Ptr2, int64_t Size2,
 283                  const Value *SrcValue2, int SrcValueOffset2,
 284                  unsigned SrcValueAlign2,
 285                  const MDNode *TBAAInfo2) const;
 286
 287     /// FindAliasInfo - Extracts the relevant alias information from the memory
 288     /// node.  Returns true if the operand was a load.
 289     bool FindAliasInfo(SDNode *N,
 290                        SDValue &Ptr, int64_t &Size,
 291                        const Value *&SrcValue, int &SrcValueOffset,
 292                        unsigned &SrcValueAlignment,
 293                        const MDNode *&TBAAInfo) const;
 294
 295     /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes,
 296     /// looking for a better chain (aliasing node.)
 297     SDValue FindBetterChain(SDNode *N, SDValue Chain);
 298
 299   public:
 300     DAGCombiner(SelectionDAG &D, AliasAnalysis &A, CodeGenOpt::Level OL)
 301       : DAG(D), TLI(D.getTargetLoweringInfo()), Level(BeforeLegalizeTypes),
 302         OptLevel(OL), LegalOperations(false), LegalTypes(false), AA(A) {}
 303
 304     /// Run - runs the dag combiner on all nodes in the work list
 305     void Run(CombineLevel AtLevel);
 306
 307     SelectionDAG &getDAG() const { return DAG; }
 308
 309     /// getShiftAmountTy - Returns a type large enough to hold any valid
 310     /// shift amount - before type legalization these can be huge.
 311     EVT getShiftAmountTy(EVT LHSTy) {
 312       return LegalTypes ? TLI.getShiftAmountTy(LHSTy) : TLI.getPointerTy();
 313     }
 314
 315     /// isTypeLegal - This method returns true if we are running before type
 316     /// legalization or if the specified VT is legal.
 317     bool isTypeLegal(const EVT &VT) {
 318       if (!LegalTypes) return true;
 319       return TLI.isTypeLegal(VT);
 320     }
 321   };
 322 }
 323
 324
 325 namespace {
 326 /// WorkListRemover - This class is a DAGUpdateListener that removes any deleted
 327 /// nodes from the worklist.
 328 class WorkListRemover : public SelectionDAG::DAGUpdateListener {
 329   DAGCombiner &DC;
 330 public:
 331   explicit WorkListRemover(DAGCombiner &dc) : DC(dc) {}
 332
 333   virtual void NodeDeleted(SDNode *N, SDNode *E) {
 334     DC.removeFromWorkList(N);
 335   }
 336
 337   virtual void NodeUpdated(SDNode *N) {
 338     // Ignore updates.
 339   }
 340 };
 341 }
 342
 343 //===----------------------------------------------------------------------===//
 344 //  TargetLowering::DAGCombinerInfo implementation
 345 //===----------------------------------------------------------------------===//
 346
 347 void TargetLowering::DAGCombinerInfo::AddToWorklist(SDNode *N) {
 348   ((DAGCombiner*)DC)->AddToWorkList(N);
 349 }
 350
 351 void TargetLowering::DAGCombinerInfo::RemoveFromWorklist(SDNode *N) {
 352   ((DAGCombiner*)DC)->removeFromWorkList(N);
 353 }
 354
 355 SDValue TargetLowering::DAGCombinerInfo::
 356 CombineTo(SDNode *N, const std::vector<SDValue> &To, bool AddTo) {
 357   return ((DAGCombiner*)DC)->CombineTo(N, &To[0], To.size(), AddTo);
 358 }
 359
 360 SDValue TargetLowering::DAGCombinerInfo::
 361 CombineTo(SDNode *N, SDValue Res, bool AddTo) {
 362   return ((DAGCombiner*)DC)->CombineTo(N, Res, AddTo);
 363 }
 364
 365
 366 SDValue TargetLowering::DAGCombinerInfo::
 367 CombineTo(SDNode *N, SDValue Res0, SDValue Res1, bool AddTo) {
 368   return ((DAGCombiner*)DC)->CombineTo(N, Res0, Res1, AddTo);
 369 }
 370
 371 void TargetLowering::DAGCombinerInfo::
 372 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 373   return ((DAGCombiner*)DC)->CommitTargetLoweringOpt(TLO);
 374 }
 375
 376 //===----------------------------------------------------------------------===//
 377 // Helper Functions
 378 //===----------------------------------------------------------------------===//
 379
 380 /// isNegatibleForFree - Return 1 if we can compute the negated form of the
 381 /// specified expression for the same cost as the expression itself, or 2 if we
 382 /// can compute the negated form more cheaply than the expression itself.
 383 static char isNegatibleForFree(SDValue Op, bool LegalOperations,
 384                                const TargetLowering &TLI,
 385                                const TargetOptions *Options,
 386                                unsigned Depth = 0) {
 387   // No compile time optimizations on this type.
 388   if (Op.getValueType() == MVT::ppcf128)
 389     return 0;
 390
 391   // fneg is removable even if it has multiple uses.
 392   if (Op.getOpcode() == ISD::FNEG) return 2;
 393
 394   // Don't allow anything with multiple uses.
 395   if (!Op.hasOneUse()) return 0;
 396
 397   // Don't recurse exponentially.
 398   if (Depth > 6) return 0;
 399
 400   switch (Op.getOpcode()) {
 401   default: return false;
 402   case ISD::ConstantFP:
 403     // Don't invert constant FP values after legalize.  The negated constant
 404     // isn't necessarily legal.
 405     return LegalOperations ? 0 : 1;
 406   case ISD::FADD:
 407     // FIXME: determine better conditions for this xform.
 408     if (!Options->UnsafeFPMath) return 0;
 409
 410     // After operation legalization, it might not be legal to create new FSUBs.
 411     if (LegalOperations &&
 412         !TLI.isOperationLegalOrCustom(ISD::FSUB,  Op.getValueType()))
 413       return 0;
 414
 415     // fold (fsub (fadd A, B)) -> (fsub (fneg A), B)
 416     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 417                                     Options, Depth + 1))
 418       return V;
 419     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 420     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 421                               Depth + 1);
 422   case ISD::FSUB:
 423     // We can't turn -(A-B) into B-A when we honor signed zeros.
 424     if (!Options->UnsafeFPMath) return 0;
 425
 426     // fold (fneg (fsub A, B)) -> (fsub B, A)
 427     return 1;
 428
 429   case ISD::FMUL:
 430   case ISD::FDIV:
 431     if (Options->HonorSignDependentRoundingFPMath()) return 0;
 432
 433     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y) or (fmul X, (fneg Y))
 434     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 435                                     Options, Depth + 1))
 436       return V;
 437
 438     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 439                               Depth + 1);
 440
 441   case ISD::FP_EXTEND:
 442   case ISD::FP_ROUND:
 443   case ISD::FSIN:
 444     return isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI, Options,
 445                               Depth + 1);
 446   }
 447 }
 448
 449 /// GetNegatedExpression - If isNegatibleForFree returns true, this function
 450 /// returns the newly negated expression.
 451 static SDValue GetNegatedExpression(SDValue Op, SelectionDAG &DAG,
 452                                     bool LegalOperations, unsigned Depth = 0) {
 453   // fneg is removable even if it has multiple uses.
 454   if (Op.getOpcode() == ISD::FNEG) return Op.getOperand(0);
 455
 456   // Don't allow anything with multiple uses.
 457   assert(Op.hasOneUse() && "Unknown reuse!");
 458
 459   assert(Depth <= 6 && "GetNegatedExpression doesn't match isNegatibleForFree");
 460   switch (Op.getOpcode()) {
 461   default: llvm_unreachable("Unknown code");
 462   case ISD::ConstantFP: {
 463     APFloat V = cast<ConstantFPSDNode>(Op)->getValueAPF();
 464     V.changeSign();
 465     return DAG.getConstantFP(V, Op.getValueType());
 466   }
 467   case ISD::FADD:
 468     // FIXME: determine better conditions for this xform.
 469     assert(DAG.getTarget().Options.UnsafeFPMath);
 470
 471     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 472     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 473                            DAG.getTargetLoweringInfo(),
 474                            &DAG.getTarget().Options, Depth+1))
 475       return DAG.getNode(ISD::FSUB, Op.getDebugLoc(), Op.getValueType(),
 476                          GetNegatedExpression(Op.getOperand(0), DAG,
 477                                               LegalOperations, Depth+1),
 478                          Op.getOperand(1));
 479     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 480     return DAG.getNode(ISD::FSUB, Op.getDebugLoc(), Op.getValueType(),
 481                        GetNegatedExpression(Op.getOperand(1), DAG,
 482                                             LegalOperations, Depth+1),
 483                        Op.getOperand(0));
 484   case ISD::FSUB:
 485     // We can't turn -(A-B) into B-A when we honor signed zeros.
 486     assert(DAG.getTarget().Options.UnsafeFPMath);
 487
 488     // fold (fneg (fsub 0, B)) -> B
 489     if (ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(Op.getOperand(0)))
 490       if (N0CFP->getValueAPF().isZero())
 491         return Op.getOperand(1);
 492
 493     // fold (fneg (fsub A, B)) -> (fsub B, A)
 494     return DAG.getNode(ISD::FSUB, Op.getDebugLoc(), Op.getValueType(),
 495                        Op.getOperand(1), Op.getOperand(0));
 496
 497   case ISD::FMUL:
 498   case ISD::FDIV:
 499     assert(!DAG.getTarget().Options.HonorSignDependentRoundingFPMath());
 500
 501     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y)
 502     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 503                            DAG.getTargetLoweringInfo(),
 504                            &DAG.getTarget().Options, Depth+1))
 505       return DAG.getNode(Op.getOpcode(), Op.getDebugLoc(), Op.getValueType(),
 506                          GetNegatedExpression(Op.getOperand(0), DAG,
 507                                               LegalOperations, Depth+1),
 508                          Op.getOperand(1));
 509
 510     // fold (fneg (fmul X, Y)) -> (fmul X, (fneg Y))
 511     return DAG.getNode(Op.getOpcode(), Op.getDebugLoc(), Op.getValueType(),
 512                        Op.getOperand(0),
 513                        GetNegatedExpression(Op.getOperand(1), DAG,
 514                                             LegalOperations, Depth+1));
 515
 516   case ISD::FP_EXTEND:
 517   case ISD::FSIN:
 518     return DAG.getNode(Op.getOpcode(), Op.getDebugLoc(), Op.getValueType(),
 519                        GetNegatedExpression(Op.getOperand(0), DAG,
 520                                             LegalOperations, Depth+1));
 521   case ISD::FP_ROUND:
 522       return DAG.getNode(ISD::FP_ROUND, Op.getDebugLoc(), Op.getValueType(),
 523                          GetNegatedExpression(Op.getOperand(0), DAG,
 524                                               LegalOperations, Depth+1),
 525                          Op.getOperand(1));
 526   }
 527 }
 528
 529
 530 // isSetCCEquivalent - Return true if this node is a setcc, or is a select_cc
 531 // that selects between the values 1 and 0, making it equivalent to a setcc.
 532 // Also, set the incoming LHS, RHS, and CC references to the appropriate
 533 // nodes based on the type of node we are checking.  This simplifies life a
 534 // bit for the callers.
 535 static bool isSetCCEquivalent(SDValue N, SDValue &LHS, SDValue &RHS,
 536                               SDValue &CC) {
 537   if (N.getOpcode() == ISD::SETCC) {
 538     LHS = N.getOperand(0);
 539     RHS = N.getOperand(1);
 540     CC  = N.getOperand(2);
 541     return true;
 542   }
 543   if (N.getOpcode() == ISD::SELECT_CC &&
 544       N.getOperand(2).getOpcode() == ISD::Constant &&
 545       N.getOperand(3).getOpcode() == ISD::Constant &&
 546       cast<ConstantSDNode>(N.getOperand(2))->getAPIntValue() == 1 &&
 547       cast<ConstantSDNode>(N.getOperand(3))->isNullValue()) {
 548     LHS = N.getOperand(0);
 549     RHS = N.getOperand(1);
 550     CC  = N.getOperand(4);
 551     return true;
 552   }
 553   return false;
 554 }
 555
 556 // isOneUseSetCC - Return true if this is a SetCC-equivalent operation with only
 557 // one use.  If this is true, it allows the users to invert the operation for
 558 // free when it is profitable to do so.
 559 static bool isOneUseSetCC(SDValue N) {
 560   SDValue N0, N1, N2;
 561   if (isSetCCEquivalent(N, N0, N1, N2) && N.getNode()->hasOneUse())
 562     return true;
 563   return false;
 564 }
 565
 566 SDValue DAGCombiner::ReassociateOps(unsigned Opc, DebugLoc DL,
 567                                     SDValue N0, SDValue N1) {
 568   EVT VT = N0.getValueType();
 569   if (N0.getOpcode() == Opc && isa<ConstantSDNode>(N0.getOperand(1))) {
 570     if (isa<ConstantSDNode>(N1)) {
 571       // reassoc. (op (op x, c1), c2) -> (op x, (op c1, c2))
 572       SDValue OpNode =
 573         DAG.FoldConstantArithmetic(Opc, VT,
 574                                    cast<ConstantSDNode>(N0.getOperand(1)),
 575                                    cast<ConstantSDNode>(N1));
 576       return DAG.getNode(Opc, DL, VT, N0.getOperand(0), OpNode);
 577     }
 578     if (N0.hasOneUse()) {
 579       // reassoc. (op (op x, c1), y) -> (op (op x, y), c1) iff x+c1 has one use
 580       SDValue OpNode = DAG.getNode(Opc, N0.getDebugLoc(), VT,
 581                                    N0.getOperand(0), N1);
 582       AddToWorkList(OpNode.getNode());
 583       return DAG.getNode(Opc, DL, VT, OpNode, N0.getOperand(1));
 584     }
 585   }
 586
 587   if (N1.getOpcode() == Opc && isa<ConstantSDNode>(N1.getOperand(1))) {
 588     if (isa<ConstantSDNode>(N0)) {
 589       // reassoc. (op c2, (op x, c1)) -> (op x, (op c1, c2))
 590       SDValue OpNode =
 591         DAG.FoldConstantArithmetic(Opc, VT,
 592                                    cast<ConstantSDNode>(N1.getOperand(1)),
 593                                    cast<ConstantSDNode>(N0));
 594       return DAG.getNode(Opc, DL, VT, N1.getOperand(0), OpNode);
 595     }
 596     if (N1.hasOneUse()) {
 597       // reassoc. (op y, (op x, c1)) -> (op (op x, y), c1) iff x+c1 has one use
 598       SDValue OpNode = DAG.getNode(Opc, N0.getDebugLoc(), VT,
 599                                    N1.getOperand(0), N0);
 600       AddToWorkList(OpNode.getNode());
 601       return DAG.getNode(Opc, DL, VT, OpNode, N1.getOperand(1));
 602     }
 603   }
 604
 605   return SDValue();
 606 }
 607
 608 SDValue DAGCombiner::CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 609                                bool AddTo) {
 610   assert(N->getNumValues() == NumTo && "Broken CombineTo call!");
 611   ++NodesCombined;
 612   DEBUG(dbgs() << "\nReplacing.1 ";
 613         N->dump(&DAG);
 614         dbgs() << "\nWith: ";
 615         To[0].getNode()->dump(&DAG);
 616         dbgs() << " and " << NumTo-1 << " other values\n";
 617         for (unsigned i = 0, e = NumTo; i != e; ++i)
 618           assert((!To[i].getNode() ||
 619                   N->getValueType(i) == To[i].getValueType()) &&
 620                  "Cannot combine value to value of different type!"));
 621   WorkListRemover DeadNodes(*this);
 622   DAG.ReplaceAllUsesWith(N, To, &DeadNodes);
 623
 624   if (AddTo) {
 625     // Push the new nodes and any users onto the worklist
 626     for (unsigned i = 0, e = NumTo; i != e; ++i) {
 627       if (To[i].getNode()) {
 628         AddToWorkList(To[i].getNode());
 629         AddUsersToWorkList(To[i].getNode());
 630       }
 631     }
 632   }
 633
 634   // Finally, if the node is now dead, remove it from the graph.  The node
 635   // may not be dead if the replacement process recursively simplified to
 636   // something else needing this node.
 637   if (N->use_empty()) {
 638     // Nodes can be reintroduced into the worklist.  Make sure we do not
 639     // process a node that has been replaced.
 640     removeFromWorkList(N);
 641
 642     // Finally, since the node is now dead, remove it from the graph.
 643     DAG.DeleteNode(N);
 644   }
 645   return SDValue(N, 0);
 646 }
 647
 648 void DAGCombiner::
 649 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 650   // Replace all uses.  If any nodes become isomorphic to other nodes and
 651   // are deleted, make sure to remove them from our worklist.
 652   WorkListRemover DeadNodes(*this);
 653   DAG.ReplaceAllUsesOfValueWith(TLO.Old, TLO.New, &DeadNodes);
 654
 655   // Push the new node and any (possibly new) users onto the worklist.
 656   AddToWorkList(TLO.New.getNode());
 657   AddUsersToWorkList(TLO.New.getNode());
 658
 659   // Finally, if the node is now dead, remove it from the graph.  The node
 660   // may not be dead if the replacement process recursively simplified to
 661   // something else needing this node.
 662   if (TLO.Old.getNode()->use_empty()) {
 663     removeFromWorkList(TLO.Old.getNode());
 664
 665     // If the operands of this node are only used by the node, they will now
 666     // be dead.  Make sure to visit them first to delete dead nodes early.
 667     for (unsigned i = 0, e = TLO.Old.getNode()->getNumOperands(); i != e; ++i)
 668       if (TLO.Old.getNode()->getOperand(i).getNode()->hasOneUse())
 669         AddToWorkList(TLO.Old.getNode()->getOperand(i).getNode());
 670
 671     DAG.DeleteNode(TLO.Old.getNode());
 672   }
 673 }
 674
 675 /// SimplifyDemandedBits - Check the specified integer node value to see if
 676 /// it can be simplified or if things it uses can be simplified by bit
 677 /// propagation.  If so, return true.
 678 bool DAGCombiner::SimplifyDemandedBits(SDValue Op, const APInt &Demanded) {
 679   TargetLowering::TargetLoweringOpt TLO(DAG, LegalTypes, LegalOperations);
 680   APInt KnownZero, KnownOne;
 681   if (!TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
 682     return false;
 683
 684   // Revisit the node.
 685   AddToWorkList(Op.getNode());
 686
 687   // Replace the old value with the new one.
 688   ++NodesCombined;
 689   DEBUG(dbgs() << "\nReplacing.2 ";
 690         TLO.Old.getNode()->dump(&DAG);
 691         dbgs() << "\nWith: ";
 692         TLO.New.getNode()->dump(&DAG);
 693         dbgs() << '\n');
 694
 695   CommitTargetLoweringOpt(TLO);
 696   return true;
 697 }
 698
 699 void DAGCombiner::ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad) {
 700   DebugLoc dl = Load->getDebugLoc();
 701   EVT VT = Load->getValueType(0);
 702   SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, VT, SDValue(ExtLoad, 0));
 703
 704   DEBUG(dbgs() << "\nReplacing.9 ";
 705         Load->dump(&DAG);
 706         dbgs() << "\nWith: ";
 707         Trunc.getNode()->dump(&DAG);
 708         dbgs() << '\n');
 709   WorkListRemover DeadNodes(*this);
 710   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 0), Trunc, &DeadNodes);
 711   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 1), SDValue(ExtLoad, 1),
 712                                 &DeadNodes);
 713   removeFromWorkList(Load);
 714   DAG.DeleteNode(Load);
 715   AddToWorkList(Trunc.getNode());
 716 }
 717
 718 SDValue DAGCombiner::PromoteOperand(SDValue Op, EVT PVT, bool &Replace) {
 719   Replace = false;
 720   DebugLoc dl = Op.getDebugLoc();
 721   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(Op)) {
 722     EVT MemVT = LD->getMemoryVT();
 723     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
 724       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
 725                                                   : ISD::EXTLOAD)
 726       : LD->getExtensionType();
 727     Replace = true;
 728     return DAG.getExtLoad(ExtType, dl, PVT,
 729                           LD->getChain(), LD->getBasePtr(),
 730                           LD->getPointerInfo(),
 731                           MemVT, LD->isVolatile(),
 732                           LD->isNonTemporal(), LD->getAlignment());
 733   }
 734
 735   unsigned Opc = Op.getOpcode();
 736   switch (Opc) {
 737   default: break;
 738   case ISD::AssertSext:
 739     return DAG.getNode(ISD::AssertSext, dl, PVT,
 740                        SExtPromoteOperand(Op.getOperand(0), PVT),
 741                        Op.getOperand(1));
 742   case ISD::AssertZext:
 743     return DAG.getNode(ISD::AssertZext, dl, PVT,
 744                        ZExtPromoteOperand(Op.getOperand(0), PVT),
 745                        Op.getOperand(1));
 746   case ISD::Constant: {
 747     unsigned ExtOpc =
 748       Op.getValueType().isByteSized() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
 749     return DAG.getNode(ExtOpc, dl, PVT, Op);
 750   }
 751   }
 752
 753   if (!TLI.isOperationLegal(ISD::ANY_EXTEND, PVT))
 754     return SDValue();
 755   return DAG.getNode(ISD::ANY_EXTEND, dl, PVT, Op);
 756 }
 757
 758 SDValue DAGCombiner::SExtPromoteOperand(SDValue Op, EVT PVT) {
 759   if (!TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, PVT))
 760     return SDValue();
 761   EVT OldVT = Op.getValueType();
 762   DebugLoc dl = Op.getDebugLoc();
 763   bool Replace = false;
 764   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 765   if (NewOp.getNode() == 0)
 766     return SDValue();
 767   AddToWorkList(NewOp.getNode());
 768
 769   if (Replace)
 770     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 771   return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, NewOp.getValueType(), NewOp,
 772                      DAG.getValueType(OldVT));
 773 }
 774
 775 SDValue DAGCombiner::ZExtPromoteOperand(SDValue Op, EVT PVT) {
 776   EVT OldVT = Op.getValueType();
 777   DebugLoc dl = Op.getDebugLoc();
 778   bool Replace = false;
 779   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 780   if (NewOp.getNode() == 0)
 781     return SDValue();
 782   AddToWorkList(NewOp.getNode());
 783
 784   if (Replace)
 785     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 786   return DAG.getZeroExtendInReg(NewOp, dl, OldVT);
 787 }
 788
 789 /// PromoteIntBinOp - Promote the specified integer binary operation if the
 790 /// target indicates it is beneficial. e.g. On x86, it's usually better to
 791 /// promote i16 operations to i32 since i16 instructions are longer.
 792 SDValue DAGCombiner::PromoteIntBinOp(SDValue Op) {
 793   if (!LegalOperations)
 794     return SDValue();
 795
 796   EVT VT = Op.getValueType();
 797   if (VT.isVector() || !VT.isInteger())
 798     return SDValue();
 799
 800   // If operation type is 'undesirable', e.g. i16 on x86, consider
 801   // promoting it.
 802   unsigned Opc = Op.getOpcode();
 803   if (TLI.isTypeDesirableForOp(Opc, VT))
 804     return SDValue();
 805
 806   EVT PVT = VT;
 807   // Consult target whether it is a good idea to promote this operation and
 808   // what's the right type to promote it to.
 809   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 810     assert(PVT != VT && "Don't know what type to promote to!");
 811
 812     bool Replace0 = false;
 813     SDValue N0 = Op.getOperand(0);
 814     SDValue NN0 = PromoteOperand(N0, PVT, Replace0);
 815     if (NN0.getNode() == 0)
 816       return SDValue();
 817
 818     bool Replace1 = false;
 819     SDValue N1 = Op.getOperand(1);
 820     SDValue NN1;
 821     if (N0 == N1)
 822       NN1 = NN0;
 823     else {
 824       NN1 = PromoteOperand(N1, PVT, Replace1);
 825       if (NN1.getNode() == 0)
 826         return SDValue();
 827     }
 828
 829     AddToWorkList(NN0.getNode());
 830     if (NN1.getNode())
 831       AddToWorkList(NN1.getNode());
 832
 833     if (Replace0)
 834       ReplaceLoadWithPromotedLoad(N0.getNode(), NN0.getNode());
 835     if (Replace1)
 836       ReplaceLoadWithPromotedLoad(N1.getNode(), NN1.getNode());
 837
 838     DEBUG(dbgs() << "\nPromoting ";
 839           Op.getNode()->dump(&DAG));
 840     DebugLoc dl = Op.getDebugLoc();
 841     return DAG.getNode(ISD::TRUNCATE, dl, VT,
 842                        DAG.getNode(Opc, dl, PVT, NN0, NN1));
 843   }
 844   return SDValue();
 845 }
 846
 847 /// PromoteIntShiftOp - Promote the specified integer shift operation if the
 848 /// target indicates it is beneficial. e.g. On x86, it's usually better to
 849 /// promote i16 operations to i32 since i16 instructions are longer.
 850 SDValue DAGCombiner::PromoteIntShiftOp(SDValue Op) {
 851   if (!LegalOperations)
 852     return SDValue();
 853
 854   EVT VT = Op.getValueType();
 855   if (VT.isVector() || !VT.isInteger())
 856     return SDValue();
 857
 858   // If operation type is 'undesirable', e.g. i16 on x86, consider
 859   // promoting it.
 860   unsigned Opc = Op.getOpcode();
 861   if (TLI.isTypeDesirableForOp(Opc, VT))
 862     return SDValue();
 863
 864   EVT PVT = VT;
 865   // Consult target whether it is a good idea to promote this operation and
 866   // what's the right type to promote it to.
 867   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 868     assert(PVT != VT && "Don't know what type to promote to!");
 869
 870     bool Replace = false;
 871     SDValue N0 = Op.getOperand(0);
 872     if (Opc == ISD::SRA)
 873       N0 = SExtPromoteOperand(Op.getOperand(0), PVT);
 874     else if (Opc == ISD::SRL)
 875       N0 = ZExtPromoteOperand(Op.getOperand(0), PVT);
 876     else
 877       N0 = PromoteOperand(N0, PVT, Replace);
 878     if (N0.getNode() == 0)
 879       return SDValue();
 880
 881     AddToWorkList(N0.getNode());
 882     if (Replace)
 883       ReplaceLoadWithPromotedLoad(Op.getOperand(0).getNode(), N0.getNode());
 884
 885     DEBUG(dbgs() << "\nPromoting ";
 886           Op.getNode()->dump(&DAG));
 887     DebugLoc dl = Op.getDebugLoc();
 888     return DAG.getNode(ISD::TRUNCATE, dl, VT,
 889                        DAG.getNode(Opc, dl, PVT, N0, Op.getOperand(1)));
 890   }
 891   return SDValue();
 892 }
 893
 894 SDValue DAGCombiner::PromoteExtend(SDValue Op) {
 895   if (!LegalOperations)
 896     return SDValue();
 897
 898   EVT VT = Op.getValueType();
 899   if (VT.isVector() || !VT.isInteger())
 900     return SDValue();
 901
 902   // If operation type is 'undesirable', e.g. i16 on x86, consider
 903   // promoting it.
 904   unsigned Opc = Op.getOpcode();
 905   if (TLI.isTypeDesirableForOp(Opc, VT))
 906     return SDValue();
 907
 908   EVT PVT = VT;
 909   // Consult target whether it is a good idea to promote this operation and
 910   // what's the right type to promote it to.
 911   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 912     assert(PVT != VT && "Don't know what type to promote to!");
 913     // fold (aext (aext x)) -> (aext x)
 914     // fold (aext (zext x)) -> (zext x)
 915     // fold (aext (sext x)) -> (sext x)
 916     DEBUG(dbgs() << "\nPromoting ";
 917           Op.getNode()->dump(&DAG));
 918     return DAG.getNode(Op.getOpcode(), Op.getDebugLoc(), VT, Op.getOperand(0));
 919   }
 920   return SDValue();
 921 }
 922
 923 bool DAGCombiner::PromoteLoad(SDValue Op) {
 924   if (!LegalOperations)
 925     return false;
 926
 927   EVT VT = Op.getValueType();
 928   if (VT.isVector() || !VT.isInteger())
 929     return false;
 930
 931   // If operation type is 'undesirable', e.g. i16 on x86, consider
 932   // promoting it.
 933   unsigned Opc = Op.getOpcode();
 934   if (TLI.isTypeDesirableForOp(Opc, VT))
 935     return false;
 936
 937   EVT PVT = VT;
 938   // Consult target whether it is a good idea to promote this operation and
 939   // what's the right type to promote it to.
 940   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 941     assert(PVT != VT && "Don't know what type to promote to!");
 942
 943     DebugLoc dl = Op.getDebugLoc();
 944     SDNode *N = Op.getNode();
 945     LoadSDNode *LD = cast<LoadSDNode>(N);
 946     EVT MemVT = LD->getMemoryVT();
 947     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
 948       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
 949                                                   : ISD::EXTLOAD)
 950       : LD->getExtensionType();
 951     SDValue NewLD = DAG.getExtLoad(ExtType, dl, PVT,
 952                                    LD->getChain(), LD->getBasePtr(),
 953                                    LD->getPointerInfo(),
 954                                    MemVT, LD->isVolatile(),
 955                                    LD->isNonTemporal(), LD->getAlignment());
 956     SDValue Result = DAG.getNode(ISD::TRUNCATE, dl, VT, NewLD);
 957
 958     DEBUG(dbgs() << "\nPromoting ";
 959           N->dump(&DAG);
 960           dbgs() << "\nTo: ";
 961           Result.getNode()->dump(&DAG);
 962           dbgs() << '\n');
 963     WorkListRemover DeadNodes(*this);
 964     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result, &DeadNodes);
 965     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), NewLD.getValue(1), &DeadNodes);
 966     removeFromWorkList(N);
 967     DAG.DeleteNode(N);
 968     AddToWorkList(Result.getNode());
 969     return true;
 970   }
 971   return false;
 972 }
 973
 974
 975 //===----------------------------------------------------------------------===//
 976 //  Main DAG Combiner implementation
 977 //===----------------------------------------------------------------------===//
 978
 979 void DAGCombiner::Run(CombineLevel AtLevel) {
 980   // set the instance variables, so that the various visit routines may use it.
 981   Level = AtLevel;
 982   LegalOperations = Level >= AfterLegalizeVectorOps;
 983   LegalTypes = Level >= AfterLegalizeTypes;
 984
 985   // Add all the dag nodes to the worklist.
 986   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
 987        E = DAG.allnodes_end(); I != E; ++I)
 988     AddToWorkList(I);
 989
 990   // Create a dummy node (which is not added to allnodes), that adds a reference
 991   // to the root node, preventing it from being deleted, and tracking any
 992   // changes of the root.
 993   HandleSDNode Dummy(DAG.getRoot());
 994
 995   // The root of the dag may dangle to deleted nodes until the dag combiner is
 996   // done.  Set it to null to avoid confusion.
 997   DAG.setRoot(SDValue());
 998
 999   // while the worklist isn't empty, find a node and
1000   // try and combine it.
1001   while (!WorkListContents.empty()) {
1002     SDNode *N;
1003     // The WorkListOrder holds the SDNodes in order, but it may contain duplicates.
1004     // In order to avoid a linear scan, we use a set (O(log N)) to hold what the
1005     // worklist *should* contain, and check the node we want to visit is should
1006     // actually be visited.
1007     do {
1008       N = WorkListOrder.pop_back_val();
1009     } while (!WorkListContents.erase(N));
1010
1011     // If N has no uses, it is dead.  Make sure to revisit all N's operands once
1012     // N is deleted from the DAG, since they too may now be dead or may have a
1013     // reduced number of uses, allowing other xforms.
1014     if (N->use_empty() && N != &Dummy) {
1015       for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1016         AddToWorkList(N->getOperand(i).getNode());
1017
1018       DAG.DeleteNode(N);
1019       continue;
1020     }
1021
1022     SDValue RV = combine(N);
1023
1024     if (RV.getNode() == 0)
1025       continue;
1026
1027     ++NodesCombined;
1028
1029     // If we get back the same node we passed in, rather than a new node or
1030     // zero, we know that the node must have defined multiple values and
1031     // CombineTo was used.  Since CombineTo takes care of the worklist
1032     // mechanics for us, we have no work to do in this case.
1033     if (RV.getNode() == N)
1034       continue;
1035
1036     assert(N->getOpcode() != ISD::DELETED_NODE &&
1037            RV.getNode()->getOpcode() != ISD::DELETED_NODE &&
1038            "Node was deleted but visit returned new node!");
1039
1040     DEBUG(dbgs() << "\nReplacing.3 ";
1041           N->dump(&DAG);
1042           dbgs() << "\nWith: ";
1043           RV.getNode()->dump(&DAG);
1044           dbgs() << '\n');
1045
1046     // Transfer debug value.
1047     DAG.TransferDbgValues(SDValue(N, 0), RV);
1048     WorkListRemover DeadNodes(*this);
1049     if (N->getNumValues() == RV.getNode()->getNumValues())
1050       DAG.ReplaceAllUsesWith(N, RV.getNode(), &DeadNodes);
1051     else {
1052       assert(N->getValueType(0) == RV.getValueType() &&
1053              N->getNumValues() == 1 && "Type mismatch");
1054       SDValue OpV = RV;
1055       DAG.ReplaceAllUsesWith(N, &OpV, &DeadNodes);
1056     }
1057
1058     // Push the new node and any users onto the worklist
1059     AddToWorkList(RV.getNode());
1060     AddUsersToWorkList(RV.getNode());
1061
1062     // Add any uses of the old node to the worklist in case this node is the
1063     // last one that uses them.  They may become dead after this node is
1064     // deleted.
1065     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1066       AddToWorkList(N->getOperand(i).getNode());
1067
1068     // Finally, if the node is now dead, remove it from the graph.  The node
1069     // may not be dead if the replacement process recursively simplified to
1070     // something else needing this node.
1071     if (N->use_empty()) {
1072       // Nodes can be reintroduced into the worklist.  Make sure we do not
1073       // process a node that has been replaced.
1074       removeFromWorkList(N);
1075
1076       // Finally, since the node is now dead, remove it from the graph.
1077       DAG.DeleteNode(N);
1078     }
1079   }
1080
1081   // If the root changed (e.g. it was a dead load, update the root).
1082   DAG.setRoot(Dummy.getValue());
1083 }
1084
1085 SDValue DAGCombiner::visit(SDNode *N) {
1086   switch (N->getOpcode()) {
1087   default: break;
1088   case ISD::TokenFactor:        return visitTokenFactor(N);
1089   case ISD::MERGE_VALUES:       return visitMERGE_VALUES(N);
1090   case ISD::ADD:                return visitADD(N);
1091   case ISD::SUB:                return visitSUB(N);
1092   case ISD::ADDC:               return visitADDC(N);
1093   case ISD::SUBC:               return visitSUBC(N);
1094   case ISD::ADDE:               return visitADDE(N);
1095   case ISD::SUBE:               return visitSUBE(N);
1096   case ISD::MUL:                return visitMUL(N);
1097   case ISD::SDIV:               return visitSDIV(N);
1098   case ISD::UDIV:               return visitUDIV(N);
1099   case ISD::SREM:               return visitSREM(N);
1100   case ISD::UREM:               return visitUREM(N);
1101   case ISD::MULHU:              return visitMULHU(N);
1102   case ISD::MULHS:              return visitMULHS(N);
1103   case ISD::SMUL_LOHI:          return visitSMUL_LOHI(N);
1104   case ISD::UMUL_LOHI:          return visitUMUL_LOHI(N);
1105   case ISD::SMULO:              return visitSMULO(N);
1106   case ISD::UMULO:              return visitUMULO(N);
1107   case ISD::SDIVREM:            return visitSDIVREM(N);
1108   case ISD::UDIVREM:            return visitUDIVREM(N);
1109   case ISD::AND:                return visitAND(N);
1110   case ISD::OR:                 return visitOR(N);
1111   case ISD::XOR:                return visitXOR(N);
1112   case ISD::SHL:                return visitSHL(N);
1113   case ISD::SRA:                return visitSRA(N);
1114   case ISD::SRL:                return visitSRL(N);
1115   case ISD::CTLZ:               return visitCTLZ(N);
1116   case ISD::CTLZ_ZERO_UNDEF:    return visitCTLZ_ZERO_UNDEF(N);
1117   case ISD::CTTZ:               return visitCTTZ(N);
1118   case ISD::CTTZ_ZERO_UNDEF:    return visitCTTZ_ZERO_UNDEF(N);
1119   case ISD::CTPOP:              return visitCTPOP(N);
1120   case ISD::SELECT:             return visitSELECT(N);
1121   case ISD::SELECT_CC:          return visitSELECT_CC(N);
1122   case ISD::SETCC:              return visitSETCC(N);
1123   case ISD::SIGN_EXTEND:        return visitSIGN_EXTEND(N);
1124   case ISD::ZERO_EXTEND:        return visitZERO_EXTEND(N);
1125   case ISD::ANY_EXTEND:         return visitANY_EXTEND(N);
1126   case ISD::SIGN_EXTEND_INREG:  return visitSIGN_EXTEND_INREG(N);
1127   case ISD::TRUNCATE:           return visitTRUNCATE(N);
1128   case ISD::BITCAST:            return visitBITCAST(N);
1129   case ISD::BUILD_PAIR:         return visitBUILD_PAIR(N);
1130   case ISD::FADD:               return visitFADD(N);
1131   case ISD::FSUB:               return visitFSUB(N);
1132   case ISD::FMUL:               return visitFMUL(N);
1133   case ISD::FDIV:               return visitFDIV(N);
1134   case ISD::FREM:               return visitFREM(N);
1135   case ISD::FCOPYSIGN:          return visitFCOPYSIGN(N);
1136   case ISD::SINT_TO_FP:         return visitSINT_TO_FP(N);
1137   case ISD::UINT_TO_FP:         return visitUINT_TO_FP(N);
1138   case ISD::FP_TO_SINT:         return visitFP_TO_SINT(N);
1139   case ISD::FP_TO_UINT:         return visitFP_TO_UINT(N);
1140   case ISD::FP_ROUND:           return visitFP_ROUND(N);
1141   case ISD::FP_ROUND_INREG:     return visitFP_ROUND_INREG(N);
1142   case ISD::FP_EXTEND:          return visitFP_EXTEND(N);
1143   case ISD::FNEG:               return visitFNEG(N);
1144   case ISD::FABS:               return visitFABS(N);
1145   case ISD::BRCOND:             return visitBRCOND(N);
1146   case ISD::BR_CC:              return visitBR_CC(N);
1147   case ISD::LOAD:               return visitLOAD(N);
1148   case ISD::STORE:              return visitSTORE(N);
1149   case ISD::INSERT_VECTOR_ELT:  return visitINSERT_VECTOR_ELT(N);
1150   case ISD::EXTRACT_VECTOR_ELT: return visitEXTRACT_VECTOR_ELT(N);
1151   case ISD::BUILD_VECTOR:       return visitBUILD_VECTOR(N);
1152   case ISD::CONCAT_VECTORS:     return visitCONCAT_VECTORS(N);
1153   case ISD::EXTRACT_SUBVECTOR:  return visitEXTRACT_SUBVECTOR(N);
1154   case ISD::VECTOR_SHUFFLE:     return visitVECTOR_SHUFFLE(N);
1155   case ISD::MEMBARRIER:         return visitMEMBARRIER(N);
1156   }
1157   return SDValue();
1158 }
1159
1160 SDValue DAGCombiner::combine(SDNode *N) {
1161   SDValue RV = visit(N);
1162
1163   // If nothing happened, try a target-specific DAG combine.
1164   if (RV.getNode() == 0) {
1165     assert(N->getOpcode() != ISD::DELETED_NODE &&
1166            "Node was deleted but visit returned NULL!");
1167
1168     if (N->getOpcode() >= ISD::BUILTIN_OP_END ||
1169         TLI.hasTargetDAGCombine((ISD::NodeType)N->getOpcode())) {
1170
1171       // Expose the DAG combiner to the target combiner impls.
1172       TargetLowering::DAGCombinerInfo
1173         DagCombineInfo(DAG, !LegalTypes, !LegalOperations, false, this);
1174
1175       RV = TLI.PerformDAGCombine(N, DagCombineInfo);
1176     }
1177   }
1178
1179   // If nothing happened still, try promoting the operation.
1180   if (RV.getNode() == 0) {
1181     switch (N->getOpcode()) {
1182     default: break;
1183     case ISD::ADD:
1184     case ISD::SUB:
1185     case ISD::MUL:
1186     case ISD::AND:
1187     case ISD::OR:
1188     case ISD::XOR:
1189       RV = PromoteIntBinOp(SDValue(N, 0));
1190       break;
1191     case ISD::SHL:
1192     case ISD::SRA:
1193     case ISD::SRL:
1194       RV = PromoteIntShiftOp(SDValue(N, 0));
1195       break;
1196     case ISD::SIGN_EXTEND:
1197     case ISD::ZERO_EXTEND:
1198     case ISD::ANY_EXTEND:
1199       RV = PromoteExtend(SDValue(N, 0));
1200       break;
1201     case ISD::LOAD:
1202       if (PromoteLoad(SDValue(N, 0)))
1203         RV = SDValue(N, 0);
1204       break;
1205     }
1206   }
1207
1208   // If N is a commutative binary node, try commuting it to enable more
1209   // sdisel CSE.
1210   if (RV.getNode() == 0 &&
1211       SelectionDAG::isCommutativeBinOp(N->getOpcode()) &&
1212       N->getNumValues() == 1) {
1213     SDValue N0 = N->getOperand(0);
1214     SDValue N1 = N->getOperand(1);
1215
1216     // Constant operands are canonicalized to RHS.
1217     if (isa<ConstantSDNode>(N0) || !isa<ConstantSDNode>(N1)) {
1218       SDValue Ops[] = { N1, N0 };
1219       SDNode *CSENode = DAG.getNodeIfExists(N->getOpcode(), N->getVTList(),
1220                                             Ops, 2);
1221       if (CSENode)
1222         return SDValue(CSENode, 0);
1223     }
1224   }
1225
1226   return RV;
1227 }
1228
1229 /// getInputChainForNode - Given a node, return its input chain if it has one,
1230 /// otherwise return a null sd operand.
1231 static SDValue getInputChainForNode(SDNode *N) {
1232   if (unsigned NumOps = N->getNumOperands()) {
1233     if (N->getOperand(0).getValueType() == MVT::Other)
1234       return N->getOperand(0);
1235     else if (N->getOperand(NumOps-1).getValueType() == MVT::Other)
1236       return N->getOperand(NumOps-1);
1237     for (unsigned i = 1; i < NumOps-1; ++i)
1238       if (N->getOperand(i).getValueType() == MVT::Other)
1239         return N->getOperand(i);
1240   }
1241   return SDValue();
1242 }
1243
1244 SDValue DAGCombiner::visitTokenFactor(SDNode *N) {
1245   // If N has two operands, where one has an input chain equal to the other,
1246   // the 'other' chain is redundant.
1247   if (N->getNumOperands() == 2) {
1248     if (getInputChainForNode(N->getOperand(0).getNode()) == N->getOperand(1))
1249       return N->getOperand(0);
1250     if (getInputChainForNode(N->getOperand(1).getNode()) == N->getOperand(0))
1251       return N->getOperand(1);
1252   }
1253
1254   SmallVector<SDNode *, 8> TFs;     // List of token factors to visit.
1255   SmallVector<SDValue, 8> Ops;    // Ops for replacing token factor.
1256   SmallPtrSet<SDNode*, 16> SeenOps;
1257   bool Changed = false;             // If we should replace this token factor.
1258
1259   // Start out with this token factor.
1260   TFs.push_back(N);
1261
1262   // Iterate through token factors.  The TFs grows when new token factors are
1263   // encountered.
1264   for (unsigned i = 0; i < TFs.size(); ++i) {
1265     SDNode *TF = TFs[i];
1266
1267     // Check each of the operands.
1268     for (unsigned i = 0, ie = TF->getNumOperands(); i != ie; ++i) {
1269       SDValue Op = TF->getOperand(i);
1270
1271       switch (Op.getOpcode()) {
1272       case ISD::EntryToken:
1273         // Entry tokens don't need to be added to the list. They are
1274         // rededundant.
1275         Changed = true;
1276         break;
1277
1278       case ISD::TokenFactor:
1279         if (Op.hasOneUse() &&
1280             std::find(TFs.begin(), TFs.end(), Op.getNode()) == TFs.end()) {
1281           // Queue up for processing.
1282           TFs.push_back(Op.getNode());
1283           // Clean up in case the token factor is removed.
1284           AddToWorkList(Op.getNode());
1285           Changed = true;
1286           break;
1287         }
1288         // Fall thru
1289
1290       default:
1291         // Only add if it isn't already in the list.
1292         if (SeenOps.insert(Op.getNode()))
1293           Ops.push_back(Op);
1294         else
1295           Changed = true;
1296         break;
1297       }
1298     }
1299   }
1300
1301   SDValue Result;
1302
1303   // If we've change things around then replace token factor.
1304   if (Changed) {
1305     if (Ops.empty()) {
1306       // The entry token is the only possible outcome.
1307       Result = DAG.getEntryNode();
1308     } else {
1309       // New and improved token factor.
1310       Result = DAG.getNode(ISD::TokenFactor, N->getDebugLoc(),
1311                            MVT::Other, &Ops[0], Ops.size());
1312     }
1313
1314     // Don't add users to work list.
1315     return CombineTo(N, Result, false);
1316   }
1317
1318   return Result;
1319 }
1320
1321 /// MERGE_VALUES can always be eliminated.
1322 SDValue DAGCombiner::visitMERGE_VALUES(SDNode *N) {
1323   WorkListRemover DeadNodes(*this);
1324   // Replacing results may cause a different MERGE_VALUES to suddenly
1325   // be CSE'd with N, and carry its uses with it. Iterate until no
1326   // uses remain, to ensure that the node can be safely deleted.
1327   do {
1328     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1329       DAG.ReplaceAllUsesOfValueWith(SDValue(N, i), N->getOperand(i),
1330                                     &DeadNodes);
1331   } while (!N->use_empty());
1332   removeFromWorkList(N);
1333   DAG.DeleteNode(N);
1334   return SDValue(N, 0);   // Return N so it doesn't get rechecked!
1335 }
1336
1337 static
1338 SDValue combineShlAddConstant(DebugLoc DL, SDValue N0, SDValue N1,
1339                               SelectionDAG &DAG) {
1340   EVT VT = N0.getValueType();
1341   SDValue N00 = N0.getOperand(0);
1342   SDValue N01 = N0.getOperand(1);
1343   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N01);
1344
1345   if (N01C && N00.getOpcode() == ISD::ADD && N00.getNode()->hasOneUse() &&
1346       isa<ConstantSDNode>(N00.getOperand(1))) {
1347     // fold (add (shl (add x, c1), c2), ) -> (add (add (shl x, c2), c1<<c2), )
1348     N0 = DAG.getNode(ISD::ADD, N0.getDebugLoc(), VT,
1349                      DAG.getNode(ISD::SHL, N00.getDebugLoc(), VT,
1350                                  N00.getOperand(0), N01),
1351                      DAG.getNode(ISD::SHL, N01.getDebugLoc(), VT,
1352                                  N00.getOperand(1), N01));
1353     return DAG.getNode(ISD::ADD, DL, VT, N0, N1);
1354   }
1355
1356   return SDValue();
1357 }
1358
1359 SDValue DAGCombiner::visitADD(SDNode *N) {
1360   SDValue N0 = N->getOperand(0);
1361   SDValue N1 = N->getOperand(1);
1362   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1363   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1364   EVT VT = N0.getValueType();
1365
1366   // fold vector ops
1367   if (VT.isVector()) {
1368     SDValue FoldedVOp = SimplifyVBinOp(N);
1369     if (FoldedVOp.getNode()) return FoldedVOp;
1370   }
1371
1372   // fold (add x, undef) -> undef
1373   if (N0.getOpcode() == ISD::UNDEF)
1374     return N0;
1375   if (N1.getOpcode() == ISD::UNDEF)
1376     return N1;
1377   // fold (add c1, c2) -> c1+c2
1378   if (N0C && N1C)
1379     return DAG.FoldConstantArithmetic(ISD::ADD, VT, N0C, N1C);
1380   // canonicalize constant to RHS
1381   if (N0C && !N1C)
1382     return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N1, N0);
1383   // fold (add x, 0) -> x
1384   if (N1C && N1C->isNullValue())
1385     return N0;
1386   // fold (add Sym, c) -> Sym+c
1387   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1388     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA) && N1C &&
1389         GA->getOpcode() == ISD::GlobalAddress)
1390       return DAG.getGlobalAddress(GA->getGlobal(), N1C->getDebugLoc(), VT,
1391                                   GA->getOffset() +
1392                                     (uint64_t)N1C->getSExtValue());
1393   // fold ((c1-A)+c2) -> (c1+c2)-A
1394   if (N1C && N0.getOpcode() == ISD::SUB)
1395     if (ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getOperand(0)))
1396       return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1397                          DAG.getConstant(N1C->getAPIntValue()+
1398                                          N0C->getAPIntValue(), VT),
1399                          N0.getOperand(1));
1400   // reassociate add
1401   SDValue RADD = ReassociateOps(ISD::ADD, N->getDebugLoc(), N0, N1);
1402   if (RADD.getNode() != 0)
1403     return RADD;
1404   // fold ((0-A) + B) -> B-A
1405   if (N0.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N0.getOperand(0)) &&
1406       cast<ConstantSDNode>(N0.getOperand(0))->isNullValue())
1407     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N1, N0.getOperand(1));
1408   // fold (A + (0-B)) -> A-B
1409   if (N1.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N1.getOperand(0)) &&
1410       cast<ConstantSDNode>(N1.getOperand(0))->isNullValue())
1411     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N0, N1.getOperand(1));
1412   // fold (A+(B-A)) -> B
1413   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(1))
1414     return N1.getOperand(0);
1415   // fold ((B-A)+A) -> B
1416   if (N0.getOpcode() == ISD::SUB && N1 == N0.getOperand(1))
1417     return N0.getOperand(0);
1418   // fold (A+(B-(A+C))) to (B-C)
1419   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1420       N0 == N1.getOperand(1).getOperand(0))
1421     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N1.getOperand(0),
1422                        N1.getOperand(1).getOperand(1));
1423   // fold (A+(B-(C+A))) to (B-C)
1424   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1425       N0 == N1.getOperand(1).getOperand(1))
1426     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N1.getOperand(0),
1427                        N1.getOperand(1).getOperand(0));
1428   // fold (A+((B-A)+or-C)) to (B+or-C)
1429   if ((N1.getOpcode() == ISD::SUB || N1.getOpcode() == ISD::ADD) &&
1430       N1.getOperand(0).getOpcode() == ISD::SUB &&
1431       N0 == N1.getOperand(0).getOperand(1))
1432     return DAG.getNode(N1.getOpcode(), N->getDebugLoc(), VT,
1433                        N1.getOperand(0).getOperand(0), N1.getOperand(1));
1434
1435   // fold (A-B)+(C-D) to (A+C)-(B+D) when A or C is constant
1436   if (N0.getOpcode() == ISD::SUB && N1.getOpcode() == ISD::SUB) {
1437     SDValue N00 = N0.getOperand(0);
1438     SDValue N01 = N0.getOperand(1);
1439     SDValue N10 = N1.getOperand(0);
1440     SDValue N11 = N1.getOperand(1);
1441
1442     if (isa<ConstantSDNode>(N00) || isa<ConstantSDNode>(N10))
1443       return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1444                          DAG.getNode(ISD::ADD, N0.getDebugLoc(), VT, N00, N10),
1445                          DAG.getNode(ISD::ADD, N1.getDebugLoc(), VT, N01, N11));
1446   }
1447
1448   if (!VT.isVector() && SimplifyDemandedBits(SDValue(N, 0)))
1449     return SDValue(N, 0);
1450
1451   // fold (a+b) -> (a|b) iff a and b share no bits.
1452   if (VT.isInteger() && !VT.isVector()) {
1453     APInt LHSZero, LHSOne;
1454     APInt RHSZero, RHSOne;
1455     DAG.ComputeMaskedBits(N0, LHSZero, LHSOne);
1456
1457     if (LHSZero.getBoolValue()) {
1458       DAG.ComputeMaskedBits(N1, RHSZero, RHSOne);
1459
1460       // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1461       // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1462       if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero)
1463         return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N0, N1);
1464     }
1465   }
1466
1467   // fold (add (shl (add x, c1), c2), ) -> (add (add (shl x, c2), c1<<c2), )
1468   if (N0.getOpcode() == ISD::SHL && N0.getNode()->hasOneUse()) {
1469     SDValue Result = combineShlAddConstant(N->getDebugLoc(), N0, N1, DAG);
1470     if (Result.getNode()) return Result;
1471   }
1472   if (N1.getOpcode() == ISD::SHL && N1.getNode()->hasOneUse()) {
1473     SDValue Result = combineShlAddConstant(N->getDebugLoc(), N1, N0, DAG);
1474     if (Result.getNode()) return Result;
1475   }
1476
1477   // fold (add x, shl(0 - y, n)) -> sub(x, shl(y, n))
1478   if (N1.getOpcode() == ISD::SHL &&
1479       N1.getOperand(0).getOpcode() == ISD::SUB)
1480     if (ConstantSDNode *C =
1481           dyn_cast<ConstantSDNode>(N1.getOperand(0).getOperand(0)))
1482       if (C->getAPIntValue() == 0)
1483         return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N0,
1484                            DAG.getNode(ISD::SHL, N->getDebugLoc(), VT,
1485                                        N1.getOperand(0).getOperand(1),
1486                                        N1.getOperand(1)));
1487   if (N0.getOpcode() == ISD::SHL &&
1488       N0.getOperand(0).getOpcode() == ISD::SUB)
1489     if (ConstantSDNode *C =
1490           dyn_cast<ConstantSDNode>(N0.getOperand(0).getOperand(0)))
1491       if (C->getAPIntValue() == 0)
1492         return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N1,
1493                            DAG.getNode(ISD::SHL, N->getDebugLoc(), VT,
1494                                        N0.getOperand(0).getOperand(1),
1495                                        N0.getOperand(1)));
1496
1497   if (N1.getOpcode() == ISD::AND) {
1498     SDValue AndOp0 = N1.getOperand(0);
1499     ConstantSDNode *AndOp1 = dyn_cast<ConstantSDNode>(N1->getOperand(1));
1500     unsigned NumSignBits = DAG.ComputeNumSignBits(AndOp0);
1501     unsigned DestBits = VT.getScalarType().getSizeInBits();
1502
1503     // (add z, (and (sbbl x, x), 1)) -> (sub z, (sbbl x, x))
1504     // and similar xforms where the inner op is either ~0 or 0.
1505     if (NumSignBits == DestBits && AndOp1 && AndOp1->isOne()) {
1506       DebugLoc DL = N->getDebugLoc();
1507       return DAG.getNode(ISD::SUB, DL, VT, N->getOperand(0), AndOp0);
1508     }
1509   }
1510
1511   // add (sext i1), X -> sub X, (zext i1)
1512   if (N0.getOpcode() == ISD::SIGN_EXTEND &&
1513       N0.getOperand(0).getValueType() == MVT::i1 &&
1514       !TLI.isOperationLegal(ISD::SIGN_EXTEND, MVT::i1)) {
1515     DebugLoc DL = N->getDebugLoc();
1516     SDValue ZExt = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0));
1517     return DAG.getNode(ISD::SUB, DL, VT, N1, ZExt);
1518   }
1519
1520   return SDValue();
1521 }
1522
1523 SDValue DAGCombiner::visitADDC(SDNode *N) {
1524   SDValue N0 = N->getOperand(0);
1525   SDValue N1 = N->getOperand(1);
1526   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1527   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1528   EVT VT = N0.getValueType();
1529
1530   // If the flag result is dead, turn this into an ADD.
1531   if (!N->hasAnyUseOfValue(1))
1532     return CombineTo(N, DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N0, N1),
1533                      DAG.getNode(ISD::CARRY_FALSE,
1534                                  N->getDebugLoc(), MVT::Glue));
1535
1536   // canonicalize constant to RHS.
1537   if (N0C && !N1C)
1538     return DAG.getNode(ISD::ADDC, N->getDebugLoc(), N->getVTList(), N1, N0);
1539
1540   // fold (addc x, 0) -> x + no carry out
1541   if (N1C && N1C->isNullValue())
1542     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE,
1543                                         N->getDebugLoc(), MVT::Glue));
1544
1545   // fold (addc a, b) -> (or a, b), CARRY_FALSE iff a and b share no bits.
1546   APInt LHSZero, LHSOne;
1547   APInt RHSZero, RHSOne;
1548   DAG.ComputeMaskedBits(N0, LHSZero, LHSOne);
1549
1550   if (LHSZero.getBoolValue()) {
1551     DAG.ComputeMaskedBits(N1, RHSZero, RHSOne);
1552
1553     // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1554     // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1555     if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero)
1556       return CombineTo(N, DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N0, N1),
1557                        DAG.getNode(ISD::CARRY_FALSE,
1558                                    N->getDebugLoc(), MVT::Glue));
1559   }
1560
1561   return SDValue();
1562 }
1563
1564 SDValue DAGCombiner::visitADDE(SDNode *N) {
1565   SDValue N0 = N->getOperand(0);
1566   SDValue N1 = N->getOperand(1);
1567   SDValue CarryIn = N->getOperand(2);
1568   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1569   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1570
1571   // canonicalize constant to RHS
1572   if (N0C && !N1C)
1573     return DAG.getNode(ISD::ADDE, N->getDebugLoc(), N->getVTList(),
1574                        N1, N0, CarryIn);
1575
1576   // fold (adde x, y, false) -> (addc x, y)
1577   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1578     return DAG.getNode(ISD::ADDC, N->getDebugLoc(), N->getVTList(), N0, N1);
1579
1580   return SDValue();
1581 }
1582
1583 // Since it may not be valid to emit a fold to zero for vector initializers
1584 // check if we can before folding.
1585 static SDValue tryFoldToZero(DebugLoc DL, const TargetLowering &TLI, EVT VT,
1586                              SelectionDAG &DAG, bool LegalOperations) {
1587   if (!VT.isVector()) {
1588     return DAG.getConstant(0, VT);
1589   }
1590   if (!LegalOperations || TLI.isOperationLegal(ISD::BUILD_VECTOR, VT)) {
1591     // Produce a vector of zeros.
1592     SDValue El = DAG.getConstant(0, VT.getVectorElementType());
1593     std::vector<SDValue> Ops(VT.getVectorNumElements(), El);
1594     return DAG.getNode(ISD::BUILD_VECTOR, DL, VT,
1595       &Ops[0], Ops.size());
1596   }
1597   return SDValue();
1598 }
1599
1600 SDValue DAGCombiner::visitSUB(SDNode *N) {
1601   SDValue N0 = N->getOperand(0);
1602   SDValue N1 = N->getOperand(1);
1603   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1604   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1605   ConstantSDNode *N1C1 = N1.getOpcode() != ISD::ADD ? 0 :
1606     dyn_cast<ConstantSDNode>(N1.getOperand(1).getNode());
1607   EVT VT = N0.getValueType();
1608
1609   // fold vector ops
1610   if (VT.isVector()) {
1611     SDValue FoldedVOp = SimplifyVBinOp(N);
1612     if (FoldedVOp.getNode()) return FoldedVOp;
1613   }
1614
1615   // fold (sub x, x) -> 0
1616   // FIXME: Refactor this and xor and other similar operations together.
1617   if (N0 == N1)
1618     return tryFoldToZero(N->getDebugLoc(), TLI, VT, DAG, LegalOperations);
1619   // fold (sub c1, c2) -> c1-c2
1620   if (N0C && N1C)
1621     return DAG.FoldConstantArithmetic(ISD::SUB, VT, N0C, N1C);
1622   // fold (sub x, c) -> (add x, -c)
1623   if (N1C)
1624     return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N0,
1625                        DAG.getConstant(-N1C->getAPIntValue(), VT));
1626   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1)
1627   if (N0C && N0C->isAllOnesValue())
1628     return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT, N1, N0);
1629   // fold A-(A-B) -> B
1630   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(0))
1631     return N1.getOperand(1);
1632   // fold (A+B)-A -> B
1633   if (N0.getOpcode() == ISD::ADD && N0.getOperand(0) == N1)
1634     return N0.getOperand(1);
1635   // fold (A+B)-B -> A
1636   if (N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1)
1637     return N0.getOperand(0);
1638   // fold C2-(A+C1) -> (C2-C1)-A
1639   if (N1.getOpcode() == ISD::ADD && N0C && N1C1) {
1640     SDValue NewC = DAG.getConstant((N0C->getAPIntValue() - N1C1->getAPIntValue()), VT);
1641     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, NewC,
1642                        N1.getOperand(0));
1643   }
1644   // fold ((A+(B+or-C))-B) -> A+or-C
1645   if (N0.getOpcode() == ISD::ADD &&
1646       (N0.getOperand(1).getOpcode() == ISD::SUB ||
1647        N0.getOperand(1).getOpcode() == ISD::ADD) &&
1648       N0.getOperand(1).getOperand(0) == N1)
1649     return DAG.getNode(N0.getOperand(1).getOpcode(), N->getDebugLoc(), VT,
1650                        N0.getOperand(0), N0.getOperand(1).getOperand(1));
1651   // fold ((A+(C+B))-B) -> A+C
1652   if (N0.getOpcode() == ISD::ADD &&
1653       N0.getOperand(1).getOpcode() == ISD::ADD &&
1654       N0.getOperand(1).getOperand(1) == N1)
1655     return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT,
1656                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1657   // fold ((A-(B-C))-C) -> A-B
1658   if (N0.getOpcode() == ISD::SUB &&
1659       N0.getOperand(1).getOpcode() == ISD::SUB &&
1660       N0.getOperand(1).getOperand(1) == N1)
1661     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1662                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1663
1664   // If either operand of a sub is undef, the result is undef
1665   if (N0.getOpcode() == ISD::UNDEF)
1666     return N0;
1667   if (N1.getOpcode() == ISD::UNDEF)
1668     return N1;
1669
1670   // If the relocation model supports it, consider symbol offsets.
1671   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1672     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA)) {
1673       // fold (sub Sym, c) -> Sym-c
1674       if (N1C && GA->getOpcode() == ISD::GlobalAddress)
1675         return DAG.getGlobalAddress(GA->getGlobal(), N1C->getDebugLoc(), VT,
1676                                     GA->getOffset() -
1677                                       (uint64_t)N1C->getSExtValue());
1678       // fold (sub Sym+c1, Sym+c2) -> c1-c2
1679       if (GlobalAddressSDNode *GB = dyn_cast<GlobalAddressSDNode>(N1))
1680         if (GA->getGlobal() == GB->getGlobal())
1681           return DAG.getConstant((uint64_t)GA->getOffset() - GB->getOffset(),
1682                                  VT);
1683     }
1684
1685   return SDValue();
1686 }
1687
1688 SDValue DAGCombiner::visitSUBC(SDNode *N) {
1689   SDValue N0 = N->getOperand(0);
1690   SDValue N1 = N->getOperand(1);
1691   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1692   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1693   EVT VT = N0.getValueType();
1694
1695   // If the flag result is dead, turn this into an SUB.
1696   if (!N->hasAnyUseOfValue(1))
1697     return CombineTo(N, DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N0, N1),
1698                      DAG.getNode(ISD::CARRY_FALSE, N->getDebugLoc(),
1699                                  MVT::Glue));
1700
1701   // fold (subc x, x) -> 0 + no borrow
1702   if (N0 == N1)
1703     return CombineTo(N, DAG.getConstant(0, VT),
1704                      DAG.getNode(ISD::CARRY_FALSE, N->getDebugLoc(),
1705                                  MVT::Glue));
1706
1707   // fold (subc x, 0) -> x + no borrow
1708   if (N1C && N1C->isNullValue())
1709     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE, N->getDebugLoc(),
1710                                         MVT::Glue));
1711
1712   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1) + no borrow
1713   if (N0C && N0C->isAllOnesValue())
1714     return CombineTo(N, DAG.getNode(ISD::XOR, N->getDebugLoc(), VT, N1, N0),
1715                      DAG.getNode(ISD::CARRY_FALSE, N->getDebugLoc(),
1716                                  MVT::Glue));
1717
1718   return SDValue();
1719 }
1720
1721 SDValue DAGCombiner::visitSUBE(SDNode *N) {
1722   SDValue N0 = N->getOperand(0);
1723   SDValue N1 = N->getOperand(1);
1724   SDValue CarryIn = N->getOperand(2);
1725
1726   // fold (sube x, y, false) -> (subc x, y)
1727   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1728     return DAG.getNode(ISD::SUBC, N->getDebugLoc(), N->getVTList(), N0, N1);
1729
1730   return SDValue();
1731 }
1732
1733 SDValue DAGCombiner::visitMUL(SDNode *N) {
1734   SDValue N0 = N->getOperand(0);
1735   SDValue N1 = N->getOperand(1);
1736   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1737   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1738   EVT VT = N0.getValueType();
1739
1740   // fold vector ops
1741   if (VT.isVector()) {
1742     SDValue FoldedVOp = SimplifyVBinOp(N);
1743     if (FoldedVOp.getNode()) return FoldedVOp;
1744   }
1745
1746   // fold (mul x, undef) -> 0
1747   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
1748     return DAG.getConstant(0, VT);
1749   // fold (mul c1, c2) -> c1*c2
1750   if (N0C && N1C)
1751     return DAG.FoldConstantArithmetic(ISD::MUL, VT, N0C, N1C);
1752   // canonicalize constant to RHS
1753   if (N0C && !N1C)
1754     return DAG.getNode(ISD::MUL, N->getDebugLoc(), VT, N1, N0);
1755   // fold (mul x, 0) -> 0
1756   if (N1C && N1C->isNullValue())
1757     return N1;
1758   // fold (mul x, -1) -> 0-x
1759   if (N1C && N1C->isAllOnesValue())
1760     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1761                        DAG.getConstant(0, VT), N0);
1762   // fold (mul x, (1 << c)) -> x << c
1763   if (N1C && N1C->getAPIntValue().isPowerOf2())
1764     return DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, N0,
1765                        DAG.getConstant(N1C->getAPIntValue().logBase2(),
1766                                        getShiftAmountTy(N0.getValueType())));
1767   // fold (mul x, -(1 << c)) -> -(x << c) or (-x) << c
1768   if (N1C && (-N1C->getAPIntValue()).isPowerOf2()) {
1769     unsigned Log2Val = (-N1C->getAPIntValue()).logBase2();
1770     // FIXME: If the input is something that is easily negated (e.g. a
1771     // single-use add), we should put the negate there.
1772     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1773                        DAG.getConstant(0, VT),
1774                        DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, N0,
1775                             DAG.getConstant(Log2Val,
1776                                       getShiftAmountTy(N0.getValueType()))));
1777   }
1778   // (mul (shl X, c1), c2) -> (mul X, c2 << c1)
1779   if (N1C && N0.getOpcode() == ISD::SHL &&
1780       isa<ConstantSDNode>(N0.getOperand(1))) {
1781     SDValue C3 = DAG.getNode(ISD::SHL, N->getDebugLoc(), VT,
1782                              N1, N0.getOperand(1));
1783     AddToWorkList(C3.getNode());
1784     return DAG.getNode(ISD::MUL, N->getDebugLoc(), VT,
1785                        N0.getOperand(0), C3);
1786   }
1787
1788   // Change (mul (shl X, C), Y) -> (shl (mul X, Y), C) when the shift has one
1789   // use.
1790   {
1791     SDValue Sh(0,0), Y(0,0);
1792     // Check for both (mul (shl X, C), Y)  and  (mul Y, (shl X, C)).
1793     if (N0.getOpcode() == ISD::SHL && isa<ConstantSDNode>(N0.getOperand(1)) &&
1794         N0.getNode()->hasOneUse()) {
1795       Sh = N0; Y = N1;
1796     } else if (N1.getOpcode() == ISD::SHL &&
1797                isa<ConstantSDNode>(N1.getOperand(1)) &&
1798                N1.getNode()->hasOneUse()) {
1799       Sh = N1; Y = N0;
1800     }
1801
1802     if (Sh.getNode()) {
1803       SDValue Mul = DAG.getNode(ISD::MUL, N->getDebugLoc(), VT,
1804                                 Sh.getOperand(0), Y);
1805       return DAG.getNode(ISD::SHL, N->getDebugLoc(), VT,
1806                          Mul, Sh.getOperand(1));
1807     }
1808   }
1809
1810   // fold (mul (add x, c1), c2) -> (add (mul x, c2), c1*c2)
1811   if (N1C && N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse() &&
1812       isa<ConstantSDNode>(N0.getOperand(1)))
1813     return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT,
1814                        DAG.getNode(ISD::MUL, N0.getDebugLoc(), VT,
1815                                    N0.getOperand(0), N1),
1816                        DAG.getNode(ISD::MUL, N1.getDebugLoc(), VT,
1817                                    N0.getOperand(1), N1));
1818
1819   // reassociate mul
1820   SDValue RMUL = ReassociateOps(ISD::MUL, N->getDebugLoc(), N0, N1);
1821   if (RMUL.getNode() != 0)
1822     return RMUL;
1823
1824   return SDValue();
1825 }
1826
1827 SDValue DAGCombiner::visitSDIV(SDNode *N) {
1828   SDValue N0 = N->getOperand(0);
1829   SDValue N1 = N->getOperand(1);
1830   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1831   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1832   EVT VT = N->getValueType(0);
1833
1834   // fold vector ops
1835   if (VT.isVector()) {
1836     SDValue FoldedVOp = SimplifyVBinOp(N);
1837     if (FoldedVOp.getNode()) return FoldedVOp;
1838   }
1839
1840   // fold (sdiv c1, c2) -> c1/c2
1841   if (N0C && N1C && !N1C->isNullValue())
1842     return DAG.FoldConstantArithmetic(ISD::SDIV, VT, N0C, N1C);
1843   // fold (sdiv X, 1) -> X
1844   if (N1C && N1C->getAPIntValue() == 1LL)
1845     return N0;
1846   // fold (sdiv X, -1) -> 0-X
1847   if (N1C && N1C->isAllOnesValue())
1848     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1849                        DAG.getConstant(0, VT), N0);
1850   // If we know the sign bits of both operands are zero, strength reduce to a
1851   // udiv instead.  Handles (X&15) /s 4 -> X&15 >> 2
1852   if (!VT.isVector()) {
1853     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
1854       return DAG.getNode(ISD::UDIV, N->getDebugLoc(), N1.getValueType(),
1855                          N0, N1);
1856   }
1857   // fold (sdiv X, pow2) -> simple ops after legalize
1858   if (N1C && !N1C->isNullValue() &&
1859       (N1C->getAPIntValue().isPowerOf2() ||
1860        (-N1C->getAPIntValue()).isPowerOf2())) {
1861     // If dividing by powers of two is cheap, then don't perform the following
1862     // fold.
1863     if (TLI.isPow2DivCheap())
1864       return SDValue();
1865
1866     unsigned lg2 = N1C->getAPIntValue().countTrailingZeros();
1867
1868     // Splat the sign bit into the register
1869     SDValue SGN = DAG.getNode(ISD::SRA, N->getDebugLoc(), VT, N0,
1870                               DAG.getConstant(VT.getSizeInBits()-1,
1871                                        getShiftAmountTy(N0.getValueType())));
1872     AddToWorkList(SGN.getNode());
1873
1874     // Add (N0 < 0) ? abs2 - 1 : 0;
1875     SDValue SRL = DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, SGN,
1876                               DAG.getConstant(VT.getSizeInBits() - lg2,
1877                                        getShiftAmountTy(SGN.getValueType())));
1878     SDValue ADD = DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N0, SRL);
1879     AddToWorkList(SRL.getNode());
1880     AddToWorkList(ADD.getNode());    // Divide by pow2
1881     SDValue SRA = DAG.getNode(ISD::SRA, N->getDebugLoc(), VT, ADD,
1882                   DAG.getConstant(lg2, getShiftAmountTy(ADD.getValueType())));
1883
1884     // If we're dividing by a positive value, we're done.  Otherwise, we must
1885     // negate the result.
1886     if (N1C->getAPIntValue().isNonNegative())
1887       return SRA;
1888
1889     AddToWorkList(SRA.getNode());
1890     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1891                        DAG.getConstant(0, VT), SRA);
1892   }
1893
1894   // if integer divide is expensive and we satisfy the requirements, emit an
1895   // alternate sequence.
1896   if (N1C && !N1C->isNullValue() && !TLI.isIntDivCheap()) {
1897     SDValue Op = BuildSDIV(N);
1898     if (Op.getNode()) return Op;
1899   }
1900
1901   // undef / X -> 0
1902   if (N0.getOpcode() == ISD::UNDEF)
1903     return DAG.getConstant(0, VT);
1904   // X / undef -> undef
1905   if (N1.getOpcode() == ISD::UNDEF)
1906     return N1;
1907
1908   return SDValue();
1909 }
1910
1911 SDValue DAGCombiner::visitUDIV(SDNode *N) {
1912   SDValue N0 = N->getOperand(0);
1913   SDValue N1 = N->getOperand(1);
1914   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1915   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1916   EVT VT = N->getValueType(0);
1917
1918   // fold vector ops
1919   if (VT.isVector()) {
1920     SDValue FoldedVOp = SimplifyVBinOp(N);
1921     if (FoldedVOp.getNode()) return FoldedVOp;
1922   }
1923
1924   // fold (udiv c1, c2) -> c1/c2
1925   if (N0C && N1C && !N1C->isNullValue())
1926     return DAG.FoldConstantArithmetic(ISD::UDIV, VT, N0C, N1C);
1927   // fold (udiv x, (1 << c)) -> x >>u c
1928   if (N1C && N1C->getAPIntValue().isPowerOf2())
1929     return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0,
1930                        DAG.getConstant(N1C->getAPIntValue().logBase2(),
1931                                        getShiftAmountTy(N0.getValueType())));
1932   // fold (udiv x, (shl c, y)) -> x >>u (log2(c)+y) iff c is power of 2
1933   if (N1.getOpcode() == ISD::SHL) {
1934     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
1935       if (SHC->getAPIntValue().isPowerOf2()) {
1936         EVT ADDVT = N1.getOperand(1).getValueType();
1937         SDValue Add = DAG.getNode(ISD::ADD, N->getDebugLoc(), ADDVT,
1938                                   N1.getOperand(1),
1939                                   DAG.getConstant(SHC->getAPIntValue()
1940                                                                   .logBase2(),
1941                                                   ADDVT));
1942         AddToWorkList(Add.getNode());
1943         return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0, Add);
1944       }
1945     }
1946   }
1947   // fold (udiv x, c) -> alternate
1948   if (N1C && !N1C->isNullValue() && !TLI.isIntDivCheap()) {
1949     SDValue Op = BuildUDIV(N);
1950     if (Op.getNode()) return Op;
1951   }
1952
1953   // undef / X -> 0
1954   if (N0.getOpcode() == ISD::UNDEF)
1955     return DAG.getConstant(0, VT);
1956   // X / undef -> undef
1957   if (N1.getOpcode() == ISD::UNDEF)
1958     return N1;
1959
1960   return SDValue();
1961 }
1962
1963 SDValue DAGCombiner::visitSREM(SDNode *N) {
1964   SDValue N0 = N->getOperand(0);
1965   SDValue N1 = N->getOperand(1);
1966   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1967   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1968   EVT VT = N->getValueType(0);
1969
1970   // fold (srem c1, c2) -> c1%c2
1971   if (N0C && N1C && !N1C->isNullValue())
1972     return DAG.FoldConstantArithmetic(ISD::SREM, VT, N0C, N1C);
1973   // If we know the sign bits of both operands are zero, strength reduce to a
1974   // urem instead.  Handles (X & 0x0FFFFFFF) %s 16 -> X&15
1975   if (!VT.isVector()) {
1976     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
1977       return DAG.getNode(ISD::UREM, N->getDebugLoc(), VT, N0, N1);
1978   }
1979
1980   // If X/C can be simplified by the division-by-constant logic, lower
1981   // X%C to the equivalent of X-X/C*C.
1982   if (N1C && !N1C->isNullValue()) {
1983     SDValue Div = DAG.getNode(ISD::SDIV, N->getDebugLoc(), VT, N0, N1);
1984     AddToWorkList(Div.getNode());
1985     SDValue OptimizedDiv = combine(Div.getNode());
1986     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
1987       SDValue Mul = DAG.getNode(ISD::MUL, N->getDebugLoc(), VT,
1988                                 OptimizedDiv, N1);
1989       SDValue Sub = DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N0, Mul);
1990       AddToWorkList(Mul.getNode());
1991       return Sub;
1992     }
1993   }
1994
1995   // undef % X -> 0
1996   if (N0.getOpcode() == ISD::UNDEF)
1997     return DAG.getConstant(0, VT);
1998   // X % undef -> undef
1999   if (N1.getOpcode() == ISD::UNDEF)
2000     return N1;
2001
2002   return SDValue();
2003 }
2004
2005 SDValue DAGCombiner::visitUREM(SDNode *N) {
2006   SDValue N0 = N->getOperand(0);
2007   SDValue N1 = N->getOperand(1);
2008   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2009   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2010   EVT VT = N->getValueType(0);
2011
2012   // fold (urem c1, c2) -> c1%c2
2013   if (N0C && N1C && !N1C->isNullValue())
2014     return DAG.FoldConstantArithmetic(ISD::UREM, VT, N0C, N1C);
2015   // fold (urem x, pow2) -> (and x, pow2-1)
2016   if (N1C && !N1C->isNullValue() && N1C->getAPIntValue().isPowerOf2())
2017     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0,
2018                        DAG.getConstant(N1C->getAPIntValue()-1,VT));
2019   // fold (urem x, (shl pow2, y)) -> (and x, (add (shl pow2, y), -1))
2020   if (N1.getOpcode() == ISD::SHL) {
2021     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
2022       if (SHC->getAPIntValue().isPowerOf2()) {
2023         SDValue Add =
2024           DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N1,
2025                  DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()),
2026                                  VT));
2027         AddToWorkList(Add.getNode());
2028         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0, Add);
2029       }
2030     }
2031   }
2032
2033   // If X/C can be simplified by the division-by-constant logic, lower
2034   // X%C to the equivalent of X-X/C*C.
2035   if (N1C && !N1C->isNullValue()) {
2036     SDValue Div = DAG.getNode(ISD::UDIV, N->getDebugLoc(), VT, N0, N1);
2037     AddToWorkList(Div.getNode());
2038     SDValue OptimizedDiv = combine(Div.getNode());
2039     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2040       SDValue Mul = DAG.getNode(ISD::MUL, N->getDebugLoc(), VT,
2041                                 OptimizedDiv, N1);
2042       SDValue Sub = DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N0, Mul);
2043       AddToWorkList(Mul.getNode());
2044       return Sub;
2045     }
2046   }
2047
2048   // undef % X -> 0
2049   if (N0.getOpcode() == ISD::UNDEF)
2050     return DAG.getConstant(0, VT);
2051   // X % undef -> undef
2052   if (N1.getOpcode() == ISD::UNDEF)
2053     return N1;
2054
2055   return SDValue();
2056 }
2057
2058 SDValue DAGCombiner::visitMULHS(SDNode *N) {
2059   SDValue N0 = N->getOperand(0);
2060   SDValue N1 = N->getOperand(1);
2061   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2062   EVT VT = N->getValueType(0);
2063   DebugLoc DL = N->getDebugLoc();
2064
2065   // fold (mulhs x, 0) -> 0
2066   if (N1C && N1C->isNullValue())
2067     return N1;
2068   // fold (mulhs x, 1) -> (sra x, size(x)-1)
2069   if (N1C && N1C->getAPIntValue() == 1)
2070     return DAG.getNode(ISD::SRA, N->getDebugLoc(), N0.getValueType(), N0,
2071                        DAG.getConstant(N0.getValueType().getSizeInBits() - 1,
2072                                        getShiftAmountTy(N0.getValueType())));
2073   // fold (mulhs x, undef) -> 0
2074   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2075     return DAG.getConstant(0, VT);
2076
2077   // If the type twice as wide is legal, transform the mulhs to a wider multiply
2078   // plus a shift.
2079   if (VT.isSimple() && !VT.isVector()) {
2080     MVT Simple = VT.getSimpleVT();
2081     unsigned SimpleSize = Simple.getSizeInBits();
2082     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2083     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2084       N0 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N0);
2085       N1 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N1);
2086       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2087       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2088             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2089       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2090     }
2091   }
2092
2093   return SDValue();
2094 }
2095
2096 SDValue DAGCombiner::visitMULHU(SDNode *N) {
2097   SDValue N0 = N->getOperand(0);
2098   SDValue N1 = N->getOperand(1);
2099   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2100   EVT VT = N->getValueType(0);
2101   DebugLoc DL = N->getDebugLoc();
2102
2103   // fold (mulhu x, 0) -> 0
2104   if (N1C && N1C->isNullValue())
2105     return N1;
2106   // fold (mulhu x, 1) -> 0
2107   if (N1C && N1C->getAPIntValue() == 1)
2108     return DAG.getConstant(0, N0.getValueType());
2109   // fold (mulhu x, undef) -> 0
2110   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2111     return DAG.getConstant(0, VT);
2112
2113   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2114   // plus a shift.
2115   if (VT.isSimple() && !VT.isVector()) {
2116     MVT Simple = VT.getSimpleVT();
2117     unsigned SimpleSize = Simple.getSizeInBits();
2118     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2119     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2120       N0 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N0);
2121       N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N1);
2122       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2123       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2124             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2125       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2126     }
2127   }
2128
2129   return SDValue();
2130 }
2131
2132 /// SimplifyNodeWithTwoResults - Perform optimizations common to nodes that
2133 /// compute two values. LoOp and HiOp give the opcodes for the two computations
2134 /// that are being performed. Return true if a simplification was made.
2135 ///
2136 SDValue DAGCombiner::SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
2137                                                 unsigned HiOp) {
2138   // If the high half is not needed, just compute the low half.
2139   bool HiExists = N->hasAnyUseOfValue(1);
2140   if (!HiExists &&
2141       (!LegalOperations ||
2142        TLI.isOperationLegal(LoOp, N->getValueType(0)))) {
2143     SDValue Res = DAG.getNode(LoOp, N->getDebugLoc(), N->getValueType(0),
2144                               N->op_begin(), N->getNumOperands());
2145     return CombineTo(N, Res, Res);
2146   }
2147
2148   // If the low half is not needed, just compute the high half.
2149   bool LoExists = N->hasAnyUseOfValue(0);
2150   if (!LoExists &&
2151       (!LegalOperations ||
2152        TLI.isOperationLegal(HiOp, N->getValueType(1)))) {
2153     SDValue Res = DAG.getNode(HiOp, N->getDebugLoc(), N->getValueType(1),
2154                               N->op_begin(), N->getNumOperands());
2155     return CombineTo(N, Res, Res);
2156   }
2157
2158   // If both halves are used, return as it is.
2159   if (LoExists && HiExists)
2160     return SDValue();
2161
2162   // If the two computed results can be simplified separately, separate them.
2163   if (LoExists) {
2164     SDValue Lo = DAG.getNode(LoOp, N->getDebugLoc(), N->getValueType(0),
2165                              N->op_begin(), N->getNumOperands());
2166     AddToWorkList(Lo.getNode());
2167     SDValue LoOpt = combine(Lo.getNode());
2168     if (LoOpt.getNode() && LoOpt.getNode() != Lo.getNode() &&
2169         (!LegalOperations ||
2170          TLI.isOperationLegal(LoOpt.getOpcode(), LoOpt.getValueType())))
2171       return CombineTo(N, LoOpt, LoOpt);
2172   }
2173
2174   if (HiExists) {
2175     SDValue Hi = DAG.getNode(HiOp, N->getDebugLoc(), N->getValueType(1),
2176                              N->op_begin(), N->getNumOperands());
2177     AddToWorkList(Hi.getNode());
2178     SDValue HiOpt = combine(Hi.getNode());
2179     if (HiOpt.getNode() && HiOpt != Hi &&
2180         (!LegalOperations ||
2181          TLI.isOperationLegal(HiOpt.getOpcode(), HiOpt.getValueType())))
2182       return CombineTo(N, HiOpt, HiOpt);
2183   }
2184
2185   return SDValue();
2186 }
2187
2188 SDValue DAGCombiner::visitSMUL_LOHI(SDNode *N) {
2189   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHS);
2190   if (Res.getNode()) return Res;
2191
2192   EVT VT = N->getValueType(0);
2193   DebugLoc DL = N->getDebugLoc();
2194
2195   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2196   // plus a shift.
2197   if (VT.isSimple() && !VT.isVector()) {
2198     MVT Simple = VT.getSimpleVT();
2199     unsigned SimpleSize = Simple.getSizeInBits();
2200     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2201     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2202       SDValue Lo = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(0));
2203       SDValue Hi = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(1));
2204       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2205       // Compute the high part as N1.
2206       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2207             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2208       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2209       // Compute the low part as N0.
2210       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2211       return CombineTo(N, Lo, Hi);
2212     }
2213   }
2214
2215   return SDValue();
2216 }
2217
2218 SDValue DAGCombiner::visitUMUL_LOHI(SDNode *N) {
2219   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHU);
2220   if (Res.getNode()) return Res;
2221
2222   EVT VT = N->getValueType(0);
2223   DebugLoc DL = N->getDebugLoc();
2224
2225   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2226   // plus a shift.
2227   if (VT.isSimple() && !VT.isVector()) {
2228     MVT Simple = VT.getSimpleVT();
2229     unsigned SimpleSize = Simple.getSizeInBits();
2230     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2231     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2232       SDValue Lo = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(0));
2233       SDValue Hi = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(1));
2234       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2235       // Compute the high part as N1.
2236       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2237             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2238       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2239       // Compute the low part as N0.
2240       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2241       return CombineTo(N, Lo, Hi);
2242     }
2243   }
2244
2245   return SDValue();
2246 }
2247
2248 SDValue DAGCombiner::visitSMULO(SDNode *N) {
2249   // (smulo x, 2) -> (saddo x, x)
2250   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2251     if (C2->getAPIntValue() == 2)
2252       return DAG.getNode(ISD::SADDO, N->getDebugLoc(), N->getVTList(),
2253                          N->getOperand(0), N->getOperand(0));
2254
2255   return SDValue();
2256 }
2257
2258 SDValue DAGCombiner::visitUMULO(SDNode *N) {
2259   // (umulo x, 2) -> (uaddo x, x)
2260   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2261     if (C2->getAPIntValue() == 2)
2262       return DAG.getNode(ISD::UADDO, N->getDebugLoc(), N->getVTList(),
2263                          N->getOperand(0), N->getOperand(0));
2264
2265   return SDValue();
2266 }
2267
2268 SDValue DAGCombiner::visitSDIVREM(SDNode *N) {
2269   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::SDIV, ISD::SREM);
2270   if (Res.getNode()) return Res;
2271
2272   return SDValue();
2273 }
2274
2275 SDValue DAGCombiner::visitUDIVREM(SDNode *N) {
2276   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::UDIV, ISD::UREM);
2277   if (Res.getNode()) return Res;
2278
2279   return SDValue();
2280 }
2281
2282 /// SimplifyBinOpWithSameOpcodeHands - If this is a binary operator with
2283 /// two operands of the same opcode, try to simplify it.
2284 SDValue DAGCombiner::SimplifyBinOpWithSameOpcodeHands(SDNode *N) {
2285   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
2286   EVT VT = N0.getValueType();
2287   assert(N0.getOpcode() == N1.getOpcode() && "Bad input!");
2288
2289   // Bail early if none of these transforms apply.
2290   if (N0.getNode()->getNumOperands() == 0) return SDValue();
2291
2292   // For each of OP in AND/OR/XOR:
2293   // fold (OP (zext x), (zext y)) -> (zext (OP x, y))
2294   // fold (OP (sext x), (sext y)) -> (sext (OP x, y))
2295   // fold (OP (aext x), (aext y)) -> (aext (OP x, y))
2296   // fold (OP (trunc x), (trunc y)) -> (trunc (OP x, y)) (if trunc isn't free)
2297   //
2298   // do not sink logical op inside of a vector extend, since it may combine
2299   // into a vsetcc.
2300   EVT Op0VT = N0.getOperand(0).getValueType();
2301   if ((N0.getOpcode() == ISD::ZERO_EXTEND ||
2302        N0.getOpcode() == ISD::SIGN_EXTEND ||
2303        // Avoid infinite looping with PromoteIntBinOp.
2304        (N0.getOpcode() == ISD::ANY_EXTEND &&
2305         (!LegalTypes || TLI.isTypeDesirableForOp(N->getOpcode(), Op0VT))) ||
2306        (N0.getOpcode() == ISD::TRUNCATE &&
2307         (!TLI.isZExtFree(VT, Op0VT) ||
2308          !TLI.isTruncateFree(Op0VT, VT)) &&
2309         TLI.isTypeLegal(Op0VT))) &&
2310       !VT.isVector() &&
2311       Op0VT == N1.getOperand(0).getValueType() &&
2312       (!LegalOperations || TLI.isOperationLegal(N->getOpcode(), Op0VT))) {
2313     SDValue ORNode = DAG.getNode(N->getOpcode(), N0.getDebugLoc(),
2314                                  N0.getOperand(0).getValueType(),
2315                                  N0.getOperand(0), N1.getOperand(0));
2316     AddToWorkList(ORNode.getNode());
2317     return DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT, ORNode);
2318   }
2319
2320   // For each of OP in SHL/SRL/SRA/AND...
2321   //   fold (and (OP x, z), (OP y, z)) -> (OP (and x, y), z)
2322   //   fold (or  (OP x, z), (OP y, z)) -> (OP (or  x, y), z)
2323   //   fold (xor (OP x, z), (OP y, z)) -> (OP (xor x, y), z)
2324   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL ||
2325        N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::AND) &&
2326       N0.getOperand(1) == N1.getOperand(1)) {
2327     SDValue ORNode = DAG.getNode(N->getOpcode(), N0.getDebugLoc(),
2328                                  N0.getOperand(0).getValueType(),
2329                                  N0.getOperand(0), N1.getOperand(0));
2330     AddToWorkList(ORNode.getNode());
2331     return DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT,
2332                        ORNode, N0.getOperand(1));
2333   }
2334
2335   // Simplify xor/and/or (bitcast(A), bitcast(B)) -> bitcast(op (A,B))
2336   // Only perform this optimization after type legalization and before
2337   // LegalizeVectorOprs. LegalizeVectorOprs promotes vector operations by
2338   // adding bitcasts. For example (xor v4i32) is promoted to (v2i64), and
2339   // we don't want to undo this promotion.
2340   // We also handle SCALAR_TO_VECTOR because xor/or/and operations are cheaper
2341   // on scalars.
2342   if ((N0.getOpcode() == ISD::BITCAST || N0.getOpcode() == ISD::SCALAR_TO_VECTOR)
2343       && Level == AfterLegalizeVectorOps) {
2344     SDValue In0 = N0.getOperand(0);
2345     SDValue In1 = N1.getOperand(0);
2346     EVT In0Ty = In0.getValueType();
2347     EVT In1Ty = In1.getValueType();
2348     // If both incoming values are integers, and the original types are the same.
2349     if (In0Ty.isInteger() && In1Ty.isInteger() && In0Ty == In1Ty) {
2350       SDValue Op = DAG.getNode(N->getOpcode(), N->getDebugLoc(), In0Ty, In0, In1);
2351       SDValue BC = DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT, Op);
2352       AddToWorkList(Op.getNode());
2353       return BC;
2354     }
2355   }
2356
2357   // Xor/and/or are indifferent to the swizzle operation (shuffle of one value).
2358   // Simplify xor/and/or (shuff(A), shuff(B)) -> shuff(op (A,B))
2359   // If both shuffles use the same mask, and both shuffle within a single
2360   // vector, then it is worthwhile to move the swizzle after the operation.
2361   // The type-legalizer generates this pattern when loading illegal
2362   // vector types from memory. In many cases this allows additional shuffle
2363   // optimizations.
2364   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
2365       N0.getOperand(1).getOpcode() == ISD::UNDEF &&
2366       N1.getOperand(1).getOpcode() == ISD::UNDEF) {
2367     ShuffleVectorSDNode *SVN0 = cast<ShuffleVectorSDNode>(N0);
2368     ShuffleVectorSDNode *SVN1 = cast<ShuffleVectorSDNode>(N1);
2369
2370     assert(N0.getOperand(0).getValueType() == N1.getOperand(1).getValueType() &&
2371            "Inputs to shuffles are not the same type");
2372
2373     unsigned NumElts = VT.getVectorNumElements();
2374
2375     // Check that both shuffles use the same mask. The masks are known to be of
2376     // the same length because the result vector type is the same.
2377     bool SameMask = true;
2378     for (unsigned i = 0; i != NumElts; ++i) {
2379       int Idx0 = SVN0->getMaskElt(i);
2380       int Idx1 = SVN1->getMaskElt(i);
2381       if (Idx0 != Idx1) {
2382         SameMask = false;
2383         break;
2384       }
2385     }
2386
2387     if (SameMask) {
2388       SDValue Op = DAG.getNode(N->getOpcode(), N->getDebugLoc(), VT,
2389                                N0.getOperand(0), N1.getOperand(0));
2390       AddToWorkList(Op.getNode());
2391       return DAG.getVectorShuffle(VT, N->getDebugLoc(), Op,
2392                                   DAG.getUNDEF(VT), &SVN0->getMask()[0]);
2393     }
2394   }
2395
2396   return SDValue();
2397 }
2398
2399 SDValue DAGCombiner::visitAND(SDNode *N) {
2400   SDValue N0 = N->getOperand(0);
2401   SDValue N1 = N->getOperand(1);
2402   SDValue LL, LR, RL, RR, CC0, CC1;
2403   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2404   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2405   EVT VT = N1.getValueType();
2406   unsigned BitWidth = VT.getScalarType().getSizeInBits();
2407
2408   // fold vector ops
2409   if (VT.isVector()) {
2410     SDValue FoldedVOp = SimplifyVBinOp(N);
2411     if (FoldedVOp.getNode()) return FoldedVOp;
2412   }
2413
2414   // fold (and x, undef) -> 0
2415   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2416     return DAG.getConstant(0, VT);
2417   // fold (and c1, c2) -> c1&c2
2418   if (N0C && N1C)
2419     return DAG.FoldConstantArithmetic(ISD::AND, VT, N0C, N1C);
2420   // canonicalize constant to RHS
2421   if (N0C && !N1C)
2422     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N1, N0);
2423   // fold (and x, -1) -> x
2424   if (N1C && N1C->isAllOnesValue())
2425     return N0;
2426   // if (and x, c) is known to be zero, return 0
2427   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
2428                                    APInt::getAllOnesValue(BitWidth)))
2429     return DAG.getConstant(0, VT);
2430   // reassociate and
2431   SDValue RAND = ReassociateOps(ISD::AND, N->getDebugLoc(), N0, N1);
2432   if (RAND.getNode() != 0)
2433     return RAND;
2434   // fold (and (or x, C), D) -> D if (C & D) == D
2435   if (N1C && N0.getOpcode() == ISD::OR)
2436     if (ConstantSDNode *ORI = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
2437       if ((ORI->getAPIntValue() & N1C->getAPIntValue()) == N1C->getAPIntValue())
2438         return N1;
2439   // fold (and (any_ext V), c) -> (zero_ext V) if 'and' only clears top bits.
2440   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
2441     SDValue N0Op0 = N0.getOperand(0);
2442     APInt Mask = ~N1C->getAPIntValue();
2443     Mask = Mask.trunc(N0Op0.getValueSizeInBits());
2444     if (DAG.MaskedValueIsZero(N0Op0, Mask)) {
2445       SDValue Zext = DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(),
2446                                  N0.getValueType(), N0Op0);
2447
2448       // Replace uses of the AND with uses of the Zero extend node.
2449       CombineTo(N, Zext);
2450
2451       // We actually want to replace all uses of the any_extend with the
2452       // zero_extend, to avoid duplicating things.  This will later cause this
2453       // AND to be folded.
2454       CombineTo(N0.getNode(), Zext);
2455       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2456     }
2457   }
2458   // similarly fold (and (X (load ([non_ext|any_ext|zero_ext] V))), c) ->
2459   // (X (load ([non_ext|zero_ext] V))) if 'and' only clears top bits which must
2460   // already be zero by virtue of the width of the base type of the load.
2461   //
2462   // the 'X' node here can either be nothing or an extract_vector_elt to catch
2463   // more cases.
2464   if ((N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
2465        N0.getOperand(0).getOpcode() == ISD::LOAD) ||
2466       N0.getOpcode() == ISD::LOAD) {
2467     LoadSDNode *Load = cast<LoadSDNode>( (N0.getOpcode() == ISD::LOAD) ?
2468                                          N0 : N0.getOperand(0) );
2469
2470     // Get the constant (if applicable) the zero'th operand is being ANDed with.
2471     // This can be a pure constant or a vector splat, in which case we treat the
2472     // vector as a scalar and use the splat value.
2473     APInt Constant = APInt::getNullValue(1);
2474     if (const ConstantSDNode *C = dyn_cast<ConstantSDNode>(N1)) {
2475       Constant = C->getAPIntValue();
2476     } else if (BuildVectorSDNode *Vector = dyn_cast<BuildVectorSDNode>(N1)) {
2477       APInt SplatValue, SplatUndef;
2478       unsigned SplatBitSize;
2479       bool HasAnyUndefs;
2480       bool IsSplat = Vector->isConstantSplat(SplatValue, SplatUndef,
2481                                              SplatBitSize, HasAnyUndefs);
2482       if (IsSplat) {
2483         // Undef bits can contribute to a possible optimisation if set, so
2484         // set them.
2485         SplatValue |= SplatUndef;
2486
2487         // The splat value may be something like "0x00FFFFFF", which means 0 for
2488         // the first vector value and FF for the rest, repeating. We need a mask
2489         // that will apply equally to all members of the vector, so AND all the
2490         // lanes of the constant together.
2491         EVT VT = Vector->getValueType(0);
2492         unsigned BitWidth = VT.getVectorElementType().getSizeInBits();
2493         Constant = APInt::getAllOnesValue(BitWidth);
2494         for (unsigned i = 0, n = VT.getVectorNumElements(); i < n; ++i)
2495           Constant &= SplatValue.lshr(i*BitWidth).zextOrTrunc(BitWidth);
2496       }
2497     }
2498
2499     // If we want to change an EXTLOAD to a ZEXTLOAD, ensure a ZEXTLOAD is
2500     // actually legal and isn't going to get expanded, else this is a false
2501     // optimisation.
2502     bool CanZextLoadProfitably = TLI.isLoadExtLegal(ISD::ZEXTLOAD,
2503                                                     Load->getMemoryVT());
2504
2505     // Resize the constant to the same size as the original memory access before
2506     // extension. If it is still the AllOnesValue then this AND is completely
2507     // unneeded.
2508     Constant =
2509       Constant.zextOrTrunc(Load->getMemoryVT().getScalarType().getSizeInBits());
2510
2511     bool B;
2512     switch (Load->getExtensionType()) {
2513     default: B = false; break;
2514     case ISD::EXTLOAD: B = CanZextLoadProfitably; break;
2515     case ISD::ZEXTLOAD:
2516     case ISD::NON_EXTLOAD: B = true; break;
2517     }
2518
2519     if (B && Constant.isAllOnesValue()) {
2520       // If the load type was an EXTLOAD, convert to ZEXTLOAD in order to
2521       // preserve semantics once we get rid of the AND.
2522       SDValue NewLoad(Load, 0);
2523       if (Load->getExtensionType() == ISD::EXTLOAD) {
2524         NewLoad = DAG.getLoad(Load->getAddressingMode(), ISD::ZEXTLOAD,
2525                               Load->getValueType(0), Load->getDebugLoc(),
2526                               Load->getChain(), Load->getBasePtr(),
2527                               Load->getOffset(), Load->getMemoryVT(),
2528                               Load->getMemOperand());
2529         // Replace uses of the EXTLOAD with the new ZEXTLOAD.
2530         CombineTo(Load, NewLoad.getValue(0), NewLoad.getValue(1));
2531       }
2532
2533       // Fold the AND away, taking care not to fold to the old load node if we
2534       // replaced it.
2535       CombineTo(N, (N0.getNode() == Load) ? NewLoad : N0);
2536
2537       return SDValue(N, 0); // Return N so it doesn't get rechecked!
2538     }
2539   }
2540   // fold (and (setcc x), (setcc y)) -> (setcc (and x, y))
2541   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
2542     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
2543     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
2544
2545     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
2546         LL.getValueType().isInteger()) {
2547       // fold (and (seteq X, 0), (seteq Y, 0)) -> (seteq (or X, Y), 0)
2548       if (cast<ConstantSDNode>(LR)->isNullValue() && Op1 == ISD::SETEQ) {
2549         SDValue ORNode = DAG.getNode(ISD::OR, N0.getDebugLoc(),
2550                                      LR.getValueType(), LL, RL);
2551         AddToWorkList(ORNode.getNode());
2552         return DAG.getSetCC(N->getDebugLoc(), VT, ORNode, LR, Op1);
2553       }
2554       // fold (and (seteq X, -1), (seteq Y, -1)) -> (seteq (and X, Y), -1)
2555       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETEQ) {
2556         SDValue ANDNode = DAG.getNode(ISD::AND, N0.getDebugLoc(),
2557                                       LR.getValueType(), LL, RL);
2558         AddToWorkList(ANDNode.getNode());
2559         return DAG.getSetCC(N->getDebugLoc(), VT, ANDNode, LR, Op1);
2560       }
2561       // fold (and (setgt X,  -1), (setgt Y,  -1)) -> (setgt (or X, Y), -1)
2562       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETGT) {
2563         SDValue ORNode = DAG.getNode(ISD::OR, N0.getDebugLoc(),
2564                                      LR.getValueType(), LL, RL);
2565         AddToWorkList(ORNode.getNode());
2566         return DAG.getSetCC(N->getDebugLoc(), VT, ORNode, LR, Op1);
2567       }
2568     }
2569     // canonicalize equivalent to ll == rl
2570     if (LL == RR && LR == RL) {
2571       Op1 = ISD::getSetCCSwappedOperands(Op1);
2572       std::swap(RL, RR);
2573     }
2574     if (LL == RL && LR == RR) {
2575       bool isInteger = LL.getValueType().isInteger();
2576       ISD::CondCode Result = ISD::getSetCCAndOperation(Op0, Op1, isInteger);
2577       if (Result != ISD::SETCC_INVALID &&
2578           (!LegalOperations || TLI.isCondCodeLegal(Result, LL.getValueType())))
2579         return DAG.getSetCC(N->getDebugLoc(), N0.getValueType(),
2580                             LL, LR, Result);
2581     }
2582   }
2583
2584   // Simplify: (and (op x...), (op y...))  -> (op (and x, y))
2585   if (N0.getOpcode() == N1.getOpcode()) {
2586     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
2587     if (Tmp.getNode()) return Tmp;
2588   }
2589
2590   // fold (and (sign_extend_inreg x, i16 to i32), 1) -> (and x, 1)
2591   // fold (and (sra)) -> (and (srl)) when possible.
2592   if (!VT.isVector() &&
2593       SimplifyDemandedBits(SDValue(N, 0)))
2594     return SDValue(N, 0);
2595
2596   // fold (zext_inreg (extload x)) -> (zextload x)
2597   if (ISD::isEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode())) {
2598     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2599     EVT MemVT = LN0->getMemoryVT();
2600     // If we zero all the possible extended bits, then we can turn this into
2601     // a zextload if we are running before legalize or the operation is legal.
2602     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2603     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2604                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2605         ((!LegalOperations && !LN0->isVolatile()) ||
2606          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2607       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, N0.getDebugLoc(), VT,
2608                                        LN0->getChain(), LN0->getBasePtr(),
2609                                        LN0->getPointerInfo(), MemVT,
2610                                        LN0->isVolatile(), LN0->isNonTemporal(),
2611                                        LN0->getAlignment());
2612       AddToWorkList(N);
2613       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2614       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2615     }
2616   }
2617   // fold (zext_inreg (sextload x)) -> (zextload x) iff load has one use
2618   if (ISD::isSEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
2619       N0.hasOneUse()) {
2620     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2621     EVT MemVT = LN0->getMemoryVT();
2622     // If we zero all the possible extended bits, then we can turn this into
2623     // a zextload if we are running before legalize or the operation is legal.
2624     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2625     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2626                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2627         ((!LegalOperations && !LN0->isVolatile()) ||
2628          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2629       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, N0.getDebugLoc(), VT,
2630                                        LN0->getChain(),
2631                                        LN0->getBasePtr(), LN0->getPointerInfo(),
2632                                        MemVT,
2633                                        LN0->isVolatile(), LN0->isNonTemporal(),
2634                                        LN0->getAlignment());
2635       AddToWorkList(N);
2636       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2637       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2638     }
2639   }
2640
2641   // fold (and (load x), 255) -> (zextload x, i8)
2642   // fold (and (extload x, i16), 255) -> (zextload x, i8)
2643   // fold (and (any_ext (extload x, i16)), 255) -> (zextload x, i8)
2644   if (N1C && (N0.getOpcode() == ISD::LOAD ||
2645               (N0.getOpcode() == ISD::ANY_EXTEND &&
2646                N0.getOperand(0).getOpcode() == ISD::LOAD))) {
2647     bool HasAnyExt = N0.getOpcode() == ISD::ANY_EXTEND;
2648     LoadSDNode *LN0 = HasAnyExt
2649       ? cast<LoadSDNode>(N0.getOperand(0))
2650       : cast<LoadSDNode>(N0);
2651     if (LN0->getExtensionType() != ISD::SEXTLOAD &&
2652         LN0->isUnindexed() && N0.hasOneUse() && LN0->hasOneUse()) {
2653       uint32_t ActiveBits = N1C->getAPIntValue().getActiveBits();
2654       if (ActiveBits > 0 && APIntOps::isMask(ActiveBits, N1C->getAPIntValue())){
2655         EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), ActiveBits);
2656         EVT LoadedVT = LN0->getMemoryVT();
2657
2658         if (ExtVT == LoadedVT &&
2659             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2660           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2661
2662           SDValue NewLoad =
2663             DAG.getExtLoad(ISD::ZEXTLOAD, LN0->getDebugLoc(), LoadResultTy,
2664                            LN0->getChain(), LN0->getBasePtr(),
2665                            LN0->getPointerInfo(),
2666                            ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
2667                            LN0->getAlignment());
2668           AddToWorkList(N);
2669           CombineTo(LN0, NewLoad, NewLoad.getValue(1));
2670           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2671         }
2672
2673         // Do not change the width of a volatile load.
2674         // Do not generate loads of non-round integer types since these can
2675         // be expensive (and would be wrong if the type is not byte sized).
2676         if (!LN0->isVolatile() && LoadedVT.bitsGT(ExtVT) && ExtVT.isRound() &&
2677             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2678           EVT PtrType = LN0->getOperand(1).getValueType();
2679
2680           unsigned Alignment = LN0->getAlignment();
2681           SDValue NewPtr = LN0->getBasePtr();
2682
2683           // For big endian targets, we need to add an offset to the pointer
2684           // to load the correct bytes.  For little endian systems, we merely
2685           // need to read fewer bytes from the same pointer.
2686           if (TLI.isBigEndian()) {
2687             unsigned LVTStoreBytes = LoadedVT.getStoreSize();
2688             unsigned EVTStoreBytes = ExtVT.getStoreSize();
2689             unsigned PtrOff = LVTStoreBytes - EVTStoreBytes;
2690             NewPtr = DAG.getNode(ISD::ADD, LN0->getDebugLoc(), PtrType,
2691                                  NewPtr, DAG.getConstant(PtrOff, PtrType));
2692             Alignment = MinAlign(Alignment, PtrOff);
2693           }
2694
2695           AddToWorkList(NewPtr.getNode());
2696
2697           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2698           SDValue Load =
2699             DAG.getExtLoad(ISD::ZEXTLOAD, LN0->getDebugLoc(), LoadResultTy,
2700                            LN0->getChain(), NewPtr,
2701                            LN0->getPointerInfo(),
2702                            ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
2703                            Alignment);
2704           AddToWorkList(N);
2705           CombineTo(LN0, Load, Load.getValue(1));
2706           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2707         }
2708       }
2709     }
2710   }
2711
2712   return SDValue();
2713 }
2714
2715 /// MatchBSwapHWord - Match (a >> 8) | (a << 8) as (bswap a) >> 16
2716 ///
2717 SDValue DAGCombiner::MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
2718                                         bool DemandHighBits) {
2719   if (!LegalOperations)
2720     return SDValue();
2721
2722   EVT VT = N->getValueType(0);
2723   if (VT != MVT::i64 && VT != MVT::i32 && VT != MVT::i16)
2724     return SDValue();
2725   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
2726     return SDValue();
2727
2728   // Recognize (and (shl a, 8), 0xff), (and (srl a, 8), 0xff00)
2729   bool LookPassAnd0 = false;
2730   bool LookPassAnd1 = false;
2731   if (N0.getOpcode() == ISD::AND && N0.getOperand(0).getOpcode() == ISD::SRL)
2732       std::swap(N0, N1);
2733   if (N1.getOpcode() == ISD::AND && N1.getOperand(0).getOpcode() == ISD::SHL)
2734       std::swap(N0, N1);
2735   if (N0.getOpcode() == ISD::AND) {
2736     if (!N0.getNode()->hasOneUse())
2737       return SDValue();
2738     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2739     if (!N01C || N01C->getZExtValue() != 0xFF00)
2740       return SDValue();
2741     N0 = N0.getOperand(0);
2742     LookPassAnd0 = true;
2743   }
2744
2745   if (N1.getOpcode() == ISD::AND) {
2746     if (!N1.getNode()->hasOneUse())
2747       return SDValue();
2748     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
2749     if (!N11C || N11C->getZExtValue() != 0xFF)
2750       return SDValue();
2751     N1 = N1.getOperand(0);
2752     LookPassAnd1 = true;
2753   }
2754
2755   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
2756     std::swap(N0, N1);
2757   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
2758     return SDValue();
2759   if (!N0.getNode()->hasOneUse() ||
2760       !N1.getNode()->hasOneUse())
2761     return SDValue();
2762
2763   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2764   ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
2765   if (!N01C || !N11C)
2766     return SDValue();
2767   if (N01C->getZExtValue() != 8 || N11C->getZExtValue() != 8)
2768     return SDValue();
2769
2770   // Look for (shl (and a, 0xff), 8), (srl (and a, 0xff00), 8)
2771   SDValue N00 = N0->getOperand(0);
2772   if (!LookPassAnd0 && N00.getOpcode() == ISD::AND) {
2773     if (!N00.getNode()->hasOneUse())
2774       return SDValue();
2775     ConstantSDNode *N001C = dyn_cast<ConstantSDNode>(N00.getOperand(1));
2776     if (!N001C || N001C->getZExtValue() != 0xFF)
2777       return SDValue();
2778     N00 = N00.getOperand(0);
2779     LookPassAnd0 = true;
2780   }
2781
2782   SDValue N10 = N1->getOperand(0);
2783   if (!LookPassAnd1 && N10.getOpcode() == ISD::AND) {
2784     if (!N10.getNode()->hasOneUse())
2785       return SDValue();
2786     ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N10.getOperand(1));
2787     if (!N101C || N101C->getZExtValue() != 0xFF00)
2788       return SDValue();
2789     N10 = N10.getOperand(0);
2790     LookPassAnd1 = true;
2791   }
2792
2793   if (N00 != N10)
2794     return SDValue();
2795
2796   // Make sure everything beyond the low halfword is zero since the SRL 16
2797   // will clear the top bits.
2798   unsigned OpSizeInBits = VT.getSizeInBits();
2799   if (DemandHighBits && OpSizeInBits > 16 &&
2800       (!LookPassAnd0 || !LookPassAnd1) &&
2801       !DAG.MaskedValueIsZero(N10, APInt::getHighBitsSet(OpSizeInBits, 16)))
2802     return SDValue();
2803
2804   SDValue Res = DAG.getNode(ISD::BSWAP, N->getDebugLoc(), VT, N00);
2805   if (OpSizeInBits > 16)
2806     Res = DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, Res,
2807                       DAG.getConstant(OpSizeInBits-16, getShiftAmountTy(VT)));
2808   return Res;
2809 }
2810
2811 /// isBSwapHWordElement - Return true if the specified node is an element
2812 /// that makes up a 32-bit packed halfword byteswap. i.e.
2813 /// ((x&0xff)<<8)|((x&0xff00)>>8)|((x&0x00ff0000)<<8)|((x&0xff000000)>>8)
2814 static bool isBSwapHWordElement(SDValue N, SmallVector<SDNode*,4> &Parts) {
2815   if (!N.getNode()->hasOneUse())
2816     return false;
2817
2818   unsigned Opc = N.getOpcode();
2819   if (Opc != ISD::AND && Opc != ISD::SHL && Opc != ISD::SRL)
2820     return false;
2821
2822   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N.getOperand(1));
2823   if (!N1C)
2824     return false;
2825
2826   unsigned Num;
2827   switch (N1C->getZExtValue()) {
2828   default:
2829     return false;
2830   case 0xFF:       Num = 0; break;
2831   case 0xFF00:     Num = 1; break;
2832   case 0xFF0000:   Num = 2; break;
2833   case 0xFF000000: Num = 3; break;
2834   }
2835
2836   // Look for (x & 0xff) << 8 as well as ((x << 8) & 0xff00).
2837   SDValue N0 = N.getOperand(0);
2838   if (Opc == ISD::AND) {
2839     if (Num == 0 || Num == 2) {
2840       // (x >> 8) & 0xff
2841       // (x >> 8) & 0xff0000
2842       if (N0.getOpcode() != ISD::SRL)
2843         return false;
2844       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2845       if (!C || C->getZExtValue() != 8)
2846         return false;
2847     } else {
2848       // (x << 8) & 0xff00
2849       // (x << 8) & 0xff000000
2850       if (N0.getOpcode() != ISD::SHL)
2851         return false;
2852       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2853       if (!C || C->getZExtValue() != 8)
2854         return false;
2855     }
2856   } else if (Opc == ISD::SHL) {
2857     // (x & 0xff) << 8
2858     // (x & 0xff0000) << 8
2859     if (Num != 0 && Num != 2)
2860       return false;
2861     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
2862     if (!C || C->getZExtValue() != 8)
2863       return false;
2864   } else { // Opc == ISD::SRL
2865     // (x & 0xff00) >> 8
2866     // (x & 0xff000000) >> 8
2867     if (Num != 1 && Num != 3)
2868       return false;
2869     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
2870     if (!C || C->getZExtValue() != 8)
2871       return false;
2872   }
2873
2874   if (Parts[Num])
2875     return false;
2876
2877   Parts[Num] = N0.getOperand(0).getNode();
2878   return true;
2879 }
2880
2881 /// MatchBSwapHWord - Match a 32-bit packed halfword bswap. That is
2882 /// ((x&0xff)<<8)|((x&0xff00)>>8)|((x&0x00ff0000)<<8)|((x&0xff000000)>>8)
2883 /// => (rotl (bswap x), 16)
2884 SDValue DAGCombiner::MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1) {
2885   if (!LegalOperations)
2886     return SDValue();
2887
2888   EVT VT = N->getValueType(0);
2889   if (VT != MVT::i32)
2890     return SDValue();
2891   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
2892     return SDValue();
2893
2894   SmallVector<SDNode*,4> Parts(4, (SDNode*)0);
2895   // Look for either
2896   // (or (or (and), (and)), (or (and), (and)))
2897   // (or (or (or (and), (and)), (and)), (and))
2898   if (N0.getOpcode() != ISD::OR)
2899     return SDValue();
2900   SDValue N00 = N0.getOperand(0);
2901   SDValue N01 = N0.getOperand(1);
2902
2903   if (N1.getOpcode() == ISD::OR) {
2904     // (or (or (and), (and)), (or (and), (and)))
2905     SDValue N000 = N00.getOperand(0);
2906     if (!isBSwapHWordElement(N000, Parts))
2907       return SDValue();
2908
2909     SDValue N001 = N00.getOperand(1);
2910     if (!isBSwapHWordElement(N001, Parts))
2911       return SDValue();
2912     SDValue N010 = N01.getOperand(0);
2913     if (!isBSwapHWordElement(N010, Parts))
2914       return SDValue();
2915     SDValue N011 = N01.getOperand(1);
2916     if (!isBSwapHWordElement(N011, Parts))
2917       return SDValue();
2918   } else {
2919     // (or (or (or (and), (and)), (and)), (and))
2920     if (!isBSwapHWordElement(N1, Parts))
2921       return SDValue();
2922     if (!isBSwapHWordElement(N01, Parts))
2923       return SDValue();
2924     if (N00.getOpcode() != ISD::OR)
2925       return SDValue();
2926     SDValue N000 = N00.getOperand(0);
2927     if (!isBSwapHWordElement(N000, Parts))
2928       return SDValue();
2929     SDValue N001 = N00.getOperand(1);
2930     if (!isBSwapHWordElement(N001, Parts))
2931       return SDValue();
2932   }
2933
2934   // Make sure the parts are all coming from the same node.
2935   if (Parts[0] != Parts[1] || Parts[0] != Parts[2] || Parts[0] != Parts[3])
2936     return SDValue();
2937
2938   SDValue BSwap = DAG.getNode(ISD::BSWAP, N->getDebugLoc(), VT,
2939                               SDValue(Parts[0],0));
2940
2941   // Result of the bswap should be rotated by 16. If it's not legal, than
2942   // do  (x << 16) | (x >> 16).
2943   SDValue ShAmt = DAG.getConstant(16, getShiftAmountTy(VT));
2944   if (TLI.isOperationLegalOrCustom(ISD::ROTL, VT))
2945     return DAG.getNode(ISD::ROTL, N->getDebugLoc(), VT, BSwap, ShAmt);
2946   else if (TLI.isOperationLegalOrCustom(ISD::ROTR, VT))
2947     return DAG.getNode(ISD::ROTR, N->getDebugLoc(), VT, BSwap, ShAmt);
2948   return DAG.getNode(ISD::OR, N->getDebugLoc(), VT,
2949                      DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, BSwap, ShAmt),
2950                      DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, BSwap, ShAmt));
2951 }
2952
2953 SDValue DAGCombiner::visitOR(SDNode *N) {
2954   SDValue N0 = N->getOperand(0);
2955   SDValue N1 = N->getOperand(1);
2956   SDValue LL, LR, RL, RR, CC0, CC1;
2957   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2958   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2959   EVT VT = N1.getValueType();
2960
2961   // fold vector ops
2962   if (VT.isVector()) {
2963     SDValue FoldedVOp = SimplifyVBinOp(N);
2964     if (FoldedVOp.getNode()) return FoldedVOp;
2965   }
2966
2967   // fold (or x, undef) -> -1
2968   if (!LegalOperations &&
2969       (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)) {
2970     EVT EltVT = VT.isVector() ? VT.getVectorElementType() : VT;
2971     return DAG.getConstant(APInt::getAllOnesValue(EltVT.getSizeInBits()), VT);
2972   }
2973   // fold (or c1, c2) -> c1|c2
2974   if (N0C && N1C)
2975     return DAG.FoldConstantArithmetic(ISD::OR, VT, N0C, N1C);
2976   // canonicalize constant to RHS
2977   if (N0C && !N1C)
2978     return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N1, N0);
2979   // fold (or x, 0) -> x
2980   if (N1C && N1C->isNullValue())
2981     return N0;
2982   // fold (or x, -1) -> -1
2983   if (N1C && N1C->isAllOnesValue())
2984     return N1;
2985   // fold (or x, c) -> c iff (x & ~c) == 0
2986   if (N1C && DAG.MaskedValueIsZero(N0, ~N1C->getAPIntValue()))
2987     return N1;
2988
2989   // Recognize halfword bswaps as (bswap + rotl 16) or (bswap + shl 16)
2990   SDValue BSwap = MatchBSwapHWord(N, N0, N1);
2991   if (BSwap.getNode() != 0)
2992     return BSwap;
2993   BSwap = MatchBSwapHWordLow(N, N0, N1);
2994   if (BSwap.getNode() != 0)
2995     return BSwap;
2996
2997   // reassociate or
2998   SDValue ROR = ReassociateOps(ISD::OR, N->getDebugLoc(), N0, N1);
2999   if (ROR.getNode() != 0)
3000     return ROR;
3001   // Canonicalize (or (and X, c1), c2) -> (and (or X, c2), c1|c2)
3002   // iff (c1 & c2) == 0.
3003   if (N1C && N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
3004              isa<ConstantSDNode>(N0.getOperand(1))) {
3005     ConstantSDNode *C1 = cast<ConstantSDNode>(N0.getOperand(1));
3006     if ((C1->getAPIntValue() & N1C->getAPIntValue()) != 0)
3007       return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
3008                          DAG.getNode(ISD::OR, N0.getDebugLoc(), VT,
3009                                      N0.getOperand(0), N1),
3010                          DAG.FoldConstantArithmetic(ISD::OR, VT, N1C, C1));
3011   }
3012   // fold (or (setcc x), (setcc y)) -> (setcc (or x, y))
3013   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
3014     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
3015     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
3016
3017     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
3018         LL.getValueType().isInteger()) {
3019       // fold (or (setne X, 0), (setne Y, 0)) -> (setne (or X, Y), 0)
3020       // fold (or (setlt X, 0), (setlt Y, 0)) -> (setne (or X, Y), 0)
3021       if (cast<ConstantSDNode>(LR)->isNullValue() &&
3022           (Op1 == ISD::SETNE || Op1 == ISD::SETLT)) {
3023         SDValue ORNode = DAG.getNode(ISD::OR, LR.getDebugLoc(),
3024                                      LR.getValueType(), LL, RL);
3025         AddToWorkList(ORNode.getNode());
3026         return DAG.getSetCC(N->getDebugLoc(), VT, ORNode, LR, Op1);
3027       }
3028       // fold (or (setne X, -1), (setne Y, -1)) -> (setne (and X, Y), -1)
3029       // fold (or (setgt X, -1), (setgt Y  -1)) -> (setgt (and X, Y), -1)
3030       if (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
3031           (Op1 == ISD::SETNE || Op1 == ISD::SETGT)) {
3032         SDValue ANDNode = DAG.getNode(ISD::AND, LR.getDebugLoc(),
3033                                       LR.getValueType(), LL, RL);
3034         AddToWorkList(ANDNode.getNode());
3035         return DAG.getSetCC(N->getDebugLoc(), VT, ANDNode, LR, Op1);
3036       }
3037     }
3038     // canonicalize equivalent to ll == rl
3039     if (LL == RR && LR == RL) {
3040       Op1 = ISD::getSetCCSwappedOperands(Op1);
3041       std::swap(RL, RR);
3042     }
3043     if (LL == RL && LR == RR) {
3044       bool isInteger = LL.getValueType().isInteger();
3045       ISD::CondCode Result = ISD::getSetCCOrOperation(Op0, Op1, isInteger);
3046       if (Result != ISD::SETCC_INVALID &&
3047           (!LegalOperations || TLI.isCondCodeLegal(Result, LL.getValueType())))
3048         return DAG.getSetCC(N->getDebugLoc(), N0.getValueType(),
3049                             LL, LR, Result);
3050     }
3051   }
3052
3053   // Simplify: (or (op x...), (op y...))  -> (op (or x, y))
3054   if (N0.getOpcode() == N1.getOpcode()) {
3055     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3056     if (Tmp.getNode()) return Tmp;
3057   }
3058
3059   // (or (and X, C1), (and Y, C2))  -> (and (or X, Y), C3) if possible.
3060   if (N0.getOpcode() == ISD::AND &&
3061       N1.getOpcode() == ISD::AND &&
3062       N0.getOperand(1).getOpcode() == ISD::Constant &&
3063       N1.getOperand(1).getOpcode() == ISD::Constant &&
3064       // Don't increase # computations.
3065       (N0.getNode()->hasOneUse() || N1.getNode()->hasOneUse())) {
3066     // We can only do this xform if we know that bits from X that are set in C2
3067     // but not in C1 are already zero.  Likewise for Y.
3068     const APInt &LHSMask =
3069       cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
3070     const APInt &RHSMask =
3071       cast<ConstantSDNode>(N1.getOperand(1))->getAPIntValue();
3072
3073     if (DAG.MaskedValueIsZero(N0.getOperand(0), RHSMask&~LHSMask) &&
3074         DAG.MaskedValueIsZero(N1.getOperand(0), LHSMask&~RHSMask)) {
3075       SDValue X = DAG.getNode(ISD::OR, N0.getDebugLoc(), VT,
3076                               N0.getOperand(0), N1.getOperand(0));
3077       return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, X,
3078                          DAG.getConstant(LHSMask | RHSMask, VT));
3079     }
3080   }
3081
3082   // See if this is some rotate idiom.
3083   if (SDNode *Rot = MatchRotate(N0, N1, N->getDebugLoc()))
3084     return SDValue(Rot, 0);
3085
3086   // Simplify the operands using demanded-bits information.
3087   if (!VT.isVector() &&
3088       SimplifyDemandedBits(SDValue(N, 0)))
3089     return SDValue(N, 0);
3090
3091   return SDValue();
3092 }
3093
3094 /// MatchRotateHalf - Match "(X shl/srl V1) & V2" where V2 may not be present.
3095 static bool MatchRotateHalf(SDValue Op, SDValue &Shift, SDValue &Mask) {
3096   if (Op.getOpcode() == ISD::AND) {
3097     if (isa<ConstantSDNode>(Op.getOperand(1))) {
3098       Mask = Op.getOperand(1);
3099       Op = Op.getOperand(0);
3100     } else {
3101       return false;
3102     }
3103   }
3104
3105   if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SHL) {
3106     Shift = Op;
3107     return true;
3108   }
3109
3110   return false;
3111 }
3112
3113 // MatchRotate - Handle an 'or' of two operands.  If this is one of the many
3114 // idioms for rotate, and if the target supports rotation instructions, generate
3115 // a rot[lr].
3116 SDNode *DAGCombiner::MatchRotate(SDValue LHS, SDValue RHS, DebugLoc DL) {
3117   // Must be a legal type.  Expanded 'n promoted things won't work with rotates.
3118   EVT VT = LHS.getValueType();
3119   if (!TLI.isTypeLegal(VT)) return 0;
3120
3121   // The target must have at least one rotate flavor.
3122   bool HasROTL = TLI.isOperationLegalOrCustom(ISD::ROTL, VT);
3123   bool HasROTR = TLI.isOperationLegalOrCustom(ISD::ROTR, VT);
3124   if (!HasROTL && !HasROTR) return 0;
3125
3126   // Match "(X shl/srl V1) & V2" where V2 may not be present.
3127   SDValue LHSShift;   // The shift.
3128   SDValue LHSMask;    // AND value if any.
3129   if (!MatchRotateHalf(LHS, LHSShift, LHSMask))
3130     return 0; // Not part of a rotate.
3131
3132   SDValue RHSShift;   // The shift.
3133   SDValue RHSMask;    // AND value if any.
3134   if (!MatchRotateHalf(RHS, RHSShift, RHSMask))
3135     return 0; // Not part of a rotate.
3136
3137   if (LHSShift.getOperand(0) != RHSShift.getOperand(0))
3138     return 0;   // Not shifting the same value.
3139
3140   if (LHSShift.getOpcode() == RHSShift.getOpcode())
3141     return 0;   // Shifts must disagree.
3142
3143   // Canonicalize shl to left side in a shl/srl pair.
3144   if (RHSShift.getOpcode() == ISD::SHL) {
3145     std::swap(LHS, RHS);
3146     std::swap(LHSShift, RHSShift);
3147     std::swap(LHSMask , RHSMask );
3148   }
3149
3150   unsigned OpSizeInBits = VT.getSizeInBits();
3151   SDValue LHSShiftArg = LHSShift.getOperand(0);
3152   SDValue LHSShiftAmt = LHSShift.getOperand(1);
3153   SDValue RHSShiftAmt = RHSShift.getOperand(1);
3154
3155   // fold (or (shl x, C1), (srl x, C2)) -> (rotl x, C1)
3156   // fold (or (shl x, C1), (srl x, C2)) -> (rotr x, C2)
3157   if (LHSShiftAmt.getOpcode() == ISD::Constant &&
3158       RHSShiftAmt.getOpcode() == ISD::Constant) {
3159     uint64_t LShVal = cast<ConstantSDNode>(LHSShiftAmt)->getZExtValue();
3160     uint64_t RShVal = cast<ConstantSDNode>(RHSShiftAmt)->getZExtValue();
3161     if ((LShVal + RShVal) != OpSizeInBits)
3162       return 0;
3163
3164     SDValue Rot;
3165     if (HasROTL)
3166       Rot = DAG.getNode(ISD::ROTL, DL, VT, LHSShiftArg, LHSShiftAmt);
3167     else
3168       Rot = DAG.getNode(ISD::ROTR, DL, VT, LHSShiftArg, RHSShiftAmt);
3169
3170     // If there is an AND of either shifted operand, apply it to the result.
3171     if (LHSMask.getNode() || RHSMask.getNode()) {
3172       APInt Mask = APInt::getAllOnesValue(OpSizeInBits);
3173
3174       if (LHSMask.getNode()) {
3175         APInt RHSBits = APInt::getLowBitsSet(OpSizeInBits, LShVal);
3176         Mask &= cast<ConstantSDNode>(LHSMask)->getAPIntValue() | RHSBits;
3177       }
3178       if (RHSMask.getNode()) {
3179         APInt LHSBits = APInt::getHighBitsSet(OpSizeInBits, RShVal);
3180         Mask &= cast<ConstantSDNode>(RHSMask)->getAPIntValue() | LHSBits;
3181       }
3182
3183       Rot = DAG.getNode(ISD::AND, DL, VT, Rot, DAG.getConstant(Mask, VT));
3184     }
3185
3186     return Rot.getNode();
3187   }
3188
3189   // If there is a mask here, and we have a variable shift, we can't be sure
3190   // that we're masking out the right stuff.
3191   if (LHSMask.getNode() || RHSMask.getNode())
3192     return 0;
3193
3194   // fold (or (shl x, y), (srl x, (sub 32, y))) -> (rotl x, y)
3195   // fold (or (shl x, y), (srl x, (sub 32, y))) -> (rotr x, (sub 32, y))
3196   if (RHSShiftAmt.getOpcode() == ISD::SUB &&
3197       LHSShiftAmt == RHSShiftAmt.getOperand(1)) {
3198     if (ConstantSDNode *SUBC =
3199           dyn_cast<ConstantSDNode>(RHSShiftAmt.getOperand(0))) {
3200       if (SUBC->getAPIntValue() == OpSizeInBits) {
3201         if (HasROTL)
3202           return DAG.getNode(ISD::ROTL, DL, VT,
3203                              LHSShiftArg, LHSShiftAmt).getNode();
3204         else
3205           return DAG.getNode(ISD::ROTR, DL, VT,
3206                              LHSShiftArg, RHSShiftAmt).getNode();
3207       }
3208     }
3209   }
3210
3211   // fold (or (shl x, (sub 32, y)), (srl x, r)) -> (rotr x, y)
3212   // fold (or (shl x, (sub 32, y)), (srl x, r)) -> (rotl x, (sub 32, y))
3213   if (LHSShiftAmt.getOpcode() == ISD::SUB &&
3214       RHSShiftAmt == LHSShiftAmt.getOperand(1)) {
3215     if (ConstantSDNode *SUBC =
3216           dyn_cast<ConstantSDNode>(LHSShiftAmt.getOperand(0))) {
3217       if (SUBC->getAPIntValue() == OpSizeInBits) {
3218         if (HasROTR)
3219           return DAG.getNode(ISD::ROTR, DL, VT,
3220                              LHSShiftArg, RHSShiftAmt).getNode();
3221         else
3222           return DAG.getNode(ISD::ROTL, DL, VT,
3223                              LHSShiftArg, LHSShiftAmt).getNode();
3224       }
3225     }
3226   }
3227
3228   // Look for sign/zext/any-extended or truncate cases:
3229   if ((LHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND
3230        || LHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND
3231        || LHSShiftAmt.getOpcode() == ISD::ANY_EXTEND
3232        || LHSShiftAmt.getOpcode() == ISD::TRUNCATE) &&
3233       (RHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND
3234        || RHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND
3235        || RHSShiftAmt.getOpcode() == ISD::ANY_EXTEND
3236        || RHSShiftAmt.getOpcode() == ISD::TRUNCATE)) {
3237     SDValue LExtOp0 = LHSShiftAmt.getOperand(0);
3238     SDValue RExtOp0 = RHSShiftAmt.getOperand(0);
3239     if (RExtOp0.getOpcode() == ISD::SUB &&
3240         RExtOp0.getOperand(1) == LExtOp0) {
3241       // fold (or (shl x, (*ext y)), (srl x, (*ext (sub 32, y)))) ->
3242       //   (rotl x, y)
3243       // fold (or (shl x, (*ext y)), (srl x, (*ext (sub 32, y)))) ->
3244       //   (rotr x, (sub 32, y))
3245       if (ConstantSDNode *SUBC =
3246             dyn_cast<ConstantSDNode>(RExtOp0.getOperand(0))) {
3247         if (SUBC->getAPIntValue() == OpSizeInBits) {
3248           return DAG.getNode(HasROTL ? ISD::ROTL : ISD::ROTR, DL, VT,
3249                              LHSShiftArg,
3250                              HasROTL ? LHSShiftAmt : RHSShiftAmt).getNode();
3251         }
3252       }
3253     } else if (LExtOp0.getOpcode() == ISD::SUB &&
3254                RExtOp0 == LExtOp0.getOperand(1)) {
3255       // fold (or (shl x, (*ext (sub 32, y))), (srl x, (*ext y))) ->
3256       //   (rotr x, y)
3257       // fold (or (shl x, (*ext (sub 32, y))), (srl x, (*ext y))) ->
3258       //   (rotl x, (sub 32, y))
3259       if (ConstantSDNode *SUBC =
3260             dyn_cast<ConstantSDNode>(LExtOp0.getOperand(0))) {
3261         if (SUBC->getAPIntValue() == OpSizeInBits) {
3262           return DAG.getNode(HasROTR ? ISD::ROTR : ISD::ROTL, DL, VT,
3263                              LHSShiftArg,
3264                              HasROTR ? RHSShiftAmt : LHSShiftAmt).getNode();
3265         }
3266       }
3267     }
3268   }
3269
3270   return 0;
3271 }
3272
3273 SDValue DAGCombiner::visitXOR(SDNode *N) {
3274   SDValue N0 = N->getOperand(0);
3275   SDValue N1 = N->getOperand(1);
3276   SDValue LHS, RHS, CC;
3277   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3278   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3279   EVT VT = N0.getValueType();
3280
3281   // fold vector ops
3282   if (VT.isVector()) {
3283     SDValue FoldedVOp = SimplifyVBinOp(N);
3284     if (FoldedVOp.getNode()) return FoldedVOp;
3285   }
3286
3287   // fold (xor undef, undef) -> 0. This is a common idiom (misuse).
3288   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
3289     return DAG.getConstant(0, VT);
3290   // fold (xor x, undef) -> undef
3291   if (N0.getOpcode() == ISD::UNDEF)
3292     return N0;
3293   if (N1.getOpcode() == ISD::UNDEF)
3294     return N1;
3295   // fold (xor c1, c2) -> c1^c2
3296   if (N0C && N1C)
3297     return DAG.FoldConstantArithmetic(ISD::XOR, VT, N0C, N1C);
3298   // canonicalize constant to RHS
3299   if (N0C && !N1C)
3300     return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT, N1, N0);
3301   // fold (xor x, 0) -> x
3302   if (N1C && N1C->isNullValue())
3303     return N0;
3304   // reassociate xor
3305   SDValue RXOR = ReassociateOps(ISD::XOR, N->getDebugLoc(), N0, N1);
3306   if (RXOR.getNode() != 0)
3307     return RXOR;
3308
3309   // fold !(x cc y) -> (x !cc y)
3310   if (N1C && N1C->getAPIntValue() == 1 && isSetCCEquivalent(N0, LHS, RHS, CC)) {
3311     bool isInt = LHS.getValueType().isInteger();
3312     ISD::CondCode NotCC = ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
3313                                                isInt);
3314
3315     if (!LegalOperations || TLI.isCondCodeLegal(NotCC, LHS.getValueType())) {
3316       switch (N0.getOpcode()) {
3317       default:
3318         llvm_unreachable("Unhandled SetCC Equivalent!");
3319       case ISD::SETCC:
3320         return DAG.getSetCC(N->getDebugLoc(), VT, LHS, RHS, NotCC);
3321       case ISD::SELECT_CC:
3322         return DAG.getSelectCC(N->getDebugLoc(), LHS, RHS, N0.getOperand(2),
3323                                N0.getOperand(3), NotCC);
3324       }
3325     }
3326   }
3327
3328   // fold (not (zext (setcc x, y))) -> (zext (not (setcc x, y)))
3329   if (N1C && N1C->getAPIntValue() == 1 && N0.getOpcode() == ISD::ZERO_EXTEND &&
3330       N0.getNode()->hasOneUse() &&
3331       isSetCCEquivalent(N0.getOperand(0), LHS, RHS, CC)){
3332     SDValue V = N0.getOperand(0);
3333     V = DAG.getNode(ISD::XOR, N0.getDebugLoc(), V.getValueType(), V,
3334                     DAG.getConstant(1, V.getValueType()));
3335     AddToWorkList(V.getNode());
3336     return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, V);
3337   }
3338
3339   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are setcc
3340   if (N1C && N1C->getAPIntValue() == 1 && VT == MVT::i1 &&
3341       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3342     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3343     if (isOneUseSetCC(RHS) || isOneUseSetCC(LHS)) {
3344       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3345       LHS = DAG.getNode(ISD::XOR, LHS.getDebugLoc(), VT, LHS, N1); // LHS = ~LHS
3346       RHS = DAG.getNode(ISD::XOR, RHS.getDebugLoc(), VT, RHS, N1); // RHS = ~RHS
3347       AddToWorkList(LHS.getNode()); AddToWorkList(RHS.getNode());
3348       return DAG.getNode(NewOpcode, N->getDebugLoc(), VT, LHS, RHS);
3349     }
3350   }
3351   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are constants
3352   if (N1C && N1C->isAllOnesValue() &&
3353       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3354     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3355     if (isa<ConstantSDNode>(RHS) || isa<ConstantSDNode>(LHS)) {
3356       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3357       LHS = DAG.getNode(ISD::XOR, LHS.getDebugLoc(), VT, LHS, N1); // LHS = ~LHS
3358       RHS = DAG.getNode(ISD::XOR, RHS.getDebugLoc(), VT, RHS, N1); // RHS = ~RHS
3359       AddToWorkList(LHS.getNode()); AddToWorkList(RHS.getNode());
3360       return DAG.getNode(NewOpcode, N->getDebugLoc(), VT, LHS, RHS);
3361     }
3362   }
3363   // fold (xor (xor x, c1), c2) -> (xor x, (xor c1, c2))
3364   if (N1C && N0.getOpcode() == ISD::XOR) {
3365     ConstantSDNode *N00C = dyn_cast<ConstantSDNode>(N0.getOperand(0));
3366     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3367     if (N00C)
3368       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT, N0.getOperand(1),
3369                          DAG.getConstant(N1C->getAPIntValue() ^
3370                                          N00C->getAPIntValue(), VT));
3371     if (N01C)
3372       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT, N0.getOperand(0),
3373                          DAG.getConstant(N1C->getAPIntValue() ^
3374                                          N01C->getAPIntValue(), VT));
3375   }
3376   // fold (xor x, x) -> 0
3377   if (N0 == N1)
3378     return tryFoldToZero(N->getDebugLoc(), TLI, VT, DAG, LegalOperations);
3379
3380   // Simplify: xor (op x...), (op y...)  -> (op (xor x, y))
3381   if (N0.getOpcode() == N1.getOpcode()) {
3382     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3383     if (Tmp.getNode()) return Tmp;
3384   }
3385
3386   // Simplify the expression using non-local knowledge.
3387   if (!VT.isVector() &&
3388       SimplifyDemandedBits(SDValue(N, 0)))
3389     return SDValue(N, 0);
3390
3391   return SDValue();
3392 }
3393
3394 /// visitShiftByConstant - Handle transforms common to the three shifts, when
3395 /// the shift amount is a constant.
3396 SDValue DAGCombiner::visitShiftByConstant(SDNode *N, unsigned Amt) {
3397   SDNode *LHS = N->getOperand(0).getNode();
3398   if (!LHS->hasOneUse()) return SDValue();
3399
3400   // We want to pull some binops through shifts, so that we have (and (shift))
3401   // instead of (shift (and)), likewise for add, or, xor, etc.  This sort of
3402   // thing happens with address calculations, so it's important to canonicalize
3403   // it.
3404   bool HighBitSet = false;  // Can we transform this if the high bit is set?
3405
3406   switch (LHS->getOpcode()) {
3407   default: return SDValue();
3408   case ISD::OR:
3409   case ISD::XOR:
3410     HighBitSet = false; // We can only transform sra if the high bit is clear.
3411     break;
3412   case ISD::AND:
3413     HighBitSet = true;  // We can only transform sra if the high bit is set.
3414     break;
3415   case ISD::ADD:
3416     if (N->getOpcode() != ISD::SHL)
3417       return SDValue(); // only shl(add) not sr[al](add).
3418     HighBitSet = false; // We can only transform sra if the high bit is clear.
3419     break;
3420   }
3421
3422   // We require the RHS of the binop to be a constant as well.
3423   ConstantSDNode *BinOpCst = dyn_cast<ConstantSDNode>(LHS->getOperand(1));
3424   if (!BinOpCst) return SDValue();
3425
3426   // FIXME: disable this unless the input to the binop is a shift by a constant.
3427   // If it is not a shift, it pessimizes some common cases like:
3428   //
3429   //    void foo(int *X, int i) { X[i & 1235] = 1; }
3430   //    int bar(int *X, int i) { return X[i & 255]; }
3431   SDNode *BinOpLHSVal = LHS->getOperand(0).getNode();
3432   if ((BinOpLHSVal->getOpcode() != ISD::SHL &&
3433        BinOpLHSVal->getOpcode() != ISD::SRA &&
3434        BinOpLHSVal->getOpcode() != ISD::SRL) ||
3435       !isa<ConstantSDNode>(BinOpLHSVal->getOperand(1)))
3436     return SDValue();
3437
3438   EVT VT = N->getValueType(0);
3439
3440   // If this is a signed shift right, and the high bit is modified by the
3441   // logical operation, do not perform the transformation. The highBitSet
3442   // boolean indicates the value of the high bit of the constant which would
3443   // cause it to be modified for this operation.
3444   if (N->getOpcode() == ISD::SRA) {
3445     bool BinOpRHSSignSet = BinOpCst->getAPIntValue().isNegative();
3446     if (BinOpRHSSignSet != HighBitSet)
3447       return SDValue();
3448   }
3449
3450   // Fold the constants, shifting the binop RHS by the shift amount.
3451   SDValue NewRHS = DAG.getNode(N->getOpcode(), LHS->getOperand(1).getDebugLoc(),
3452                                N->getValueType(0),
3453                                LHS->getOperand(1), N->getOperand(1));
3454
3455   // Create the new shift.
3456   SDValue NewShift = DAG.getNode(N->getOpcode(),
3457                                  LHS->getOperand(0).getDebugLoc(),
3458                                  VT, LHS->getOperand(0), N->getOperand(1));
3459
3460   // Create the new binop.
3461   return DAG.getNode(LHS->getOpcode(), N->getDebugLoc(), VT, NewShift, NewRHS);
3462 }
3463
3464 SDValue DAGCombiner::visitSHL(SDNode *N) {
3465   SDValue N0 = N->getOperand(0);
3466   SDValue N1 = N->getOperand(1);
3467   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3468   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3469   EVT VT = N0.getValueType();
3470   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
3471
3472   // fold (shl c1, c2) -> c1<<c2
3473   if (N0C && N1C)
3474     return DAG.FoldConstantArithmetic(ISD::SHL, VT, N0C, N1C);
3475   // fold (shl 0, x) -> 0
3476   if (N0C && N0C->isNullValue())
3477     return N0;
3478   // fold (shl x, c >= size(x)) -> undef
3479   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
3480     return DAG.getUNDEF(VT);
3481   // fold (shl x, 0) -> x
3482   if (N1C && N1C->isNullValue())
3483     return N0;
3484   // fold (shl undef, x) -> 0
3485   if (N0.getOpcode() == ISD::UNDEF)
3486     return DAG.getConstant(0, VT);
3487   // if (shl x, c) is known to be zero, return 0
3488   if (DAG.MaskedValueIsZero(SDValue(N, 0),
3489                             APInt::getAllOnesValue(OpSizeInBits)))
3490     return DAG.getConstant(0, VT);
3491   // fold (shl x, (trunc (and y, c))) -> (shl x, (and (trunc y), (trunc c))).
3492   if (N1.getOpcode() == ISD::TRUNCATE &&
3493       N1.getOperand(0).getOpcode() == ISD::AND &&
3494       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
3495     SDValue N101 = N1.getOperand(0).getOperand(1);
3496     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
3497       EVT TruncVT = N1.getValueType();
3498       SDValue N100 = N1.getOperand(0).getOperand(0);
3499       APInt TruncC = N101C->getAPIntValue();
3500       TruncC = TruncC.trunc(TruncVT.getSizeInBits());
3501       return DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, N0,
3502                          DAG.getNode(ISD::AND, N->getDebugLoc(), TruncVT,
3503                                      DAG.getNode(ISD::TRUNCATE,
3504                                                  N->getDebugLoc(),
3505                                                  TruncVT, N100),
3506                                      DAG.getConstant(TruncC, TruncVT)));
3507     }
3508   }
3509
3510   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
3511     return SDValue(N, 0);
3512
3513   // fold (shl (shl x, c1), c2) -> 0 or (shl x, (add c1, c2))
3514   if (N1C && N0.getOpcode() == ISD::SHL &&
3515       N0.getOperand(1).getOpcode() == ISD::Constant) {
3516     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
3517     uint64_t c2 = N1C->getZExtValue();
3518     if (c1 + c2 >= OpSizeInBits)
3519       return DAG.getConstant(0, VT);
3520     return DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, N0.getOperand(0),
3521                        DAG.getConstant(c1 + c2, N1.getValueType()));
3522   }
3523
3524   // fold (shl (ext (shl x, c1)), c2) -> (ext (shl x, (add c1, c2)))
3525   // For this to be valid, the second form must not preserve any of the bits
3526   // that are shifted out by the inner shift in the first form.  This means
3527   // the outer shift size must be >= the number of bits added by the ext.
3528   // As a corollary, we don't care what kind of ext it is.
3529   if (N1C && (N0.getOpcode() == ISD::ZERO_EXTEND ||
3530               N0.getOpcode() == ISD::ANY_EXTEND ||
3531               N0.getOpcode() == ISD::SIGN_EXTEND) &&
3532       N0.getOperand(0).getOpcode() == ISD::SHL &&
3533       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
3534     uint64_t c1 =
3535       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
3536     uint64_t c2 = N1C->getZExtValue();
3537     EVT InnerShiftVT = N0.getOperand(0).getValueType();
3538     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
3539     if (c2 >= OpSizeInBits - InnerShiftSize) {
3540       if (c1 + c2 >= OpSizeInBits)
3541         return DAG.getConstant(0, VT);
3542       return DAG.getNode(ISD::SHL, N0->getDebugLoc(), VT,
3543                          DAG.getNode(N0.getOpcode(), N0->getDebugLoc(), VT,
3544                                      N0.getOperand(0)->getOperand(0)),
3545                          DAG.getConstant(c1 + c2, N1.getValueType()));
3546     }
3547   }
3548
3549   // fold (shl (srl x, c1), c2) -> (and (shl x, (sub c2, c1), MASK) or
3550   //                               (and (srl x, (sub c1, c2), MASK)
3551   // Only fold this if the inner shift has no other uses -- if it does, folding
3552   // this will increase the total number of instructions.
3553   if (N1C && N0.getOpcode() == ISD::SRL && N0.hasOneUse() &&
3554       N0.getOperand(1).getOpcode() == ISD::Constant) {
3555     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
3556     if (c1 < VT.getSizeInBits()) {
3557       uint64_t c2 = N1C->getZExtValue();
3558       APInt Mask = APInt::getHighBitsSet(VT.getSizeInBits(),
3559                                          VT.getSizeInBits() - c1);
3560       SDValue Shift;
3561       if (c2 > c1) {
3562         Mask = Mask.shl(c2-c1);
3563         Shift = DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, N0.getOperand(0),
3564                             DAG.getConstant(c2-c1, N1.getValueType()));
3565       } else {
3566         Mask = Mask.lshr(c1-c2);
3567         Shift = DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0.getOperand(0),
3568                             DAG.getConstant(c1-c2, N1.getValueType()));
3569       }
3570       return DAG.getNode(ISD::AND, N0.getDebugLoc(), VT, Shift,
3571                          DAG.getConstant(Mask, VT));
3572     }
3573   }
3574   // fold (shl (sra x, c1), c1) -> (and x, (shl -1, c1))
3575   if (N1C && N0.getOpcode() == ISD::SRA && N1 == N0.getOperand(1)) {
3576     SDValue HiBitsMask =
3577       DAG.getConstant(APInt::getHighBitsSet(VT.getSizeInBits(),
3578                                             VT.getSizeInBits() -
3579                                               N1C->getZExtValue()),
3580                       VT);
3581     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0.getOperand(0),
3582                        HiBitsMask);
3583   }
3584
3585   if (N1C) {
3586     SDValue NewSHL = visitShiftByConstant(N, N1C->getZExtValue());
3587     if (NewSHL.getNode())
3588       return NewSHL;
3589   }
3590
3591   return SDValue();
3592 }
3593
3594 SDValue DAGCombiner::visitSRA(SDNode *N) {
3595   SDValue N0 = N->getOperand(0);
3596   SDValue N1 = N->getOperand(1);
3597   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3598   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3599   EVT VT = N0.getValueType();
3600   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
3601
3602   // fold (sra c1, c2) -> (sra c1, c2)
3603   if (N0C && N1C)
3604     return DAG.FoldConstantArithmetic(ISD::SRA, VT, N0C, N1C);
3605   // fold (sra 0, x) -> 0
3606   if (N0C && N0C->isNullValue())
3607     return N0;
3608   // fold (sra -1, x) -> -1
3609   if (N0C && N0C->isAllOnesValue())
3610     return N0;
3611   // fold (sra x, (setge c, size(x))) -> undef
3612   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
3613     return DAG.getUNDEF(VT);
3614   // fold (sra x, 0) -> x
3615   if (N1C && N1C->isNullValue())
3616     return N0;
3617   // fold (sra (shl x, c1), c1) -> sext_inreg for some c1 and target supports
3618   // sext_inreg.
3619   if (N1C && N0.getOpcode() == ISD::SHL && N1 == N0.getOperand(1)) {
3620     unsigned LowBits = OpSizeInBits - (unsigned)N1C->getZExtValue();
3621     EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), LowBits);
3622     if (VT.isVector())
3623       ExtVT = EVT::getVectorVT(*DAG.getContext(),
3624                                ExtVT, VT.getVectorNumElements());
3625     if ((!LegalOperations ||
3626          TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, ExtVT)))
3627       return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(), VT,
3628                          N0.getOperand(0), DAG.getValueType(ExtVT));
3629   }
3630
3631   // fold (sra (sra x, c1), c2) -> (sra x, (add c1, c2))
3632   if (N1C && N0.getOpcode() == ISD::SRA) {
3633     if (ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
3634       unsigned Sum = N1C->getZExtValue() + C1->getZExtValue();
3635       if (Sum >= OpSizeInBits) Sum = OpSizeInBits-1;
3636       return DAG.getNode(ISD::SRA, N->getDebugLoc(), VT, N0.getOperand(0),
3637                          DAG.getConstant(Sum, N1C->getValueType(0)));
3638     }
3639   }
3640
3641   // fold (sra (shl X, m), (sub result_size, n))
3642   // -> (sign_extend (trunc (shl X, (sub (sub result_size, n), m)))) for
3643   // result_size - n != m.
3644   // If truncate is free for the target sext(shl) is likely to result in better
3645   // code.
3646   if (N0.getOpcode() == ISD::SHL) {
3647     // Get the two constanst of the shifts, CN0 = m, CN = n.
3648     const ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3649     if (N01C && N1C) {
3650       // Determine what the truncate's result bitsize and type would be.
3651       EVT TruncVT =
3652         EVT::getIntegerVT(*DAG.getContext(),
3653                           OpSizeInBits - N1C->getZExtValue());
3654       // Determine the residual right-shift amount.
3655       signed ShiftAmt = N1C->getZExtValue() - N01C->getZExtValue();
3656
3657       // If the shift is not a no-op (in which case this should be just a sign
3658       // extend already), the truncated to type is legal, sign_extend is legal
3659       // on that type, and the truncate to that type is both legal and free,
3660       // perform the transform.
3661       if ((ShiftAmt > 0) &&
3662           TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND, TruncVT) &&
3663           TLI.isOperationLegalOrCustom(ISD::TRUNCATE, VT) &&
3664           TLI.isTruncateFree(VT, TruncVT)) {
3665
3666           SDValue Amt = DAG.getConstant(ShiftAmt,
3667               getShiftAmountTy(N0.getOperand(0).getValueType()));
3668           SDValue Shift = DAG.getNode(ISD::SRL, N0.getDebugLoc(), VT,
3669                                       N0.getOperand(0), Amt);
3670           SDValue Trunc = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(), TruncVT,
3671                                       Shift);
3672           return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(),
3673                              N->getValueType(0), Trunc);
3674       }
3675     }
3676   }
3677
3678   // fold (sra x, (trunc (and y, c))) -> (sra x, (and (trunc y), (trunc c))).
3679   if (N1.getOpcode() == ISD::TRUNCATE &&
3680       N1.getOperand(0).getOpcode() == ISD::AND &&
3681       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
3682     SDValue N101 = N1.getOperand(0).getOperand(1);
3683     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
3684       EVT TruncVT = N1.getValueType();
3685       SDValue N100 = N1.getOperand(0).getOperand(0);
3686       APInt TruncC = N101C->getAPIntValue();
3687       TruncC = TruncC.trunc(TruncVT.getScalarType().getSizeInBits());
3688       return DAG.getNode(ISD::SRA, N->getDebugLoc(), VT, N0,
3689                          DAG.getNode(ISD::AND, N->getDebugLoc(),
3690                                      TruncVT,
3691                                      DAG.getNode(ISD::TRUNCATE,
3692                                                  N->getDebugLoc(),
3693                                                  TruncVT, N100),
3694                                      DAG.getConstant(TruncC, TruncVT)));
3695     }
3696   }
3697
3698   // fold (sra (trunc (sr x, c1)), c2) -> (trunc (sra x, c1+c2))
3699   //      if c1 is equal to the number of bits the trunc removes
3700   if (N0.getOpcode() == ISD::TRUNCATE &&
3701       (N0.getOperand(0).getOpcode() == ISD::SRL ||
3702        N0.getOperand(0).getOpcode() == ISD::SRA) &&
3703       N0.getOperand(0).hasOneUse() &&
3704       N0.getOperand(0).getOperand(1).hasOneUse() &&
3705       N1C && isa<ConstantSDNode>(N0.getOperand(0).getOperand(1))) {
3706     EVT LargeVT = N0.getOperand(0).getValueType();
3707     ConstantSDNode *LargeShiftAmt =
3708       cast<ConstantSDNode>(N0.getOperand(0).getOperand(1));
3709
3710     if (LargeVT.getScalarType().getSizeInBits() - OpSizeInBits ==
3711         LargeShiftAmt->getZExtValue()) {
3712       SDValue Amt =
3713         DAG.getConstant(LargeShiftAmt->getZExtValue() + N1C->getZExtValue(),
3714               getShiftAmountTy(N0.getOperand(0).getOperand(0).getValueType()));
3715       SDValue SRA = DAG.getNode(ISD::SRA, N->getDebugLoc(), LargeVT,
3716                                 N0.getOperand(0).getOperand(0), Amt);
3717       return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, SRA);
3718     }
3719   }
3720
3721   // Simplify, based on bits shifted out of the LHS.
3722   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
3723     return SDValue(N, 0);
3724
3725
3726   // If the sign bit is known to be zero, switch this to a SRL.
3727   if (DAG.SignBitIsZero(N0))
3728     return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0, N1);
3729
3730   if (N1C) {
3731     SDValue NewSRA = visitShiftByConstant(N, N1C->getZExtValue());
3732     if (NewSRA.getNode())
3733       return NewSRA;
3734   }
3735
3736   return SDValue();
3737 }
3738
3739 SDValue DAGCombiner::visitSRL(SDNode *N) {
3740   SDValue N0 = N->getOperand(0);
3741   SDValue N1 = N->getOperand(1);
3742   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3743   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3744   EVT VT = N0.getValueType();
3745   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
3746
3747   // fold (srl c1, c2) -> c1 >>u c2
3748   if (N0C && N1C)
3749     return DAG.FoldConstantArithmetic(ISD::SRL, VT, N0C, N1C);
3750   // fold (srl 0, x) -> 0
3751   if (N0C && N0C->isNullValue())
3752     return N0;
3753   // fold (srl x, c >= size(x)) -> undef
3754   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
3755     return DAG.getUNDEF(VT);
3756   // fold (srl x, 0) -> x
3757   if (N1C && N1C->isNullValue())
3758     return N0;
3759   // if (srl x, c) is known to be zero, return 0
3760   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
3761                                    APInt::getAllOnesValue(OpSizeInBits)))
3762     return DAG.getConstant(0, VT);
3763
3764   // fold (srl (srl x, c1), c2) -> 0 or (srl x, (add c1, c2))
3765   if (N1C && N0.getOpcode() == ISD::SRL &&
3766       N0.getOperand(1).getOpcode() == ISD::Constant) {
3767     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
3768     uint64_t c2 = N1C->getZExtValue();
3769     if (c1 + c2 >= OpSizeInBits)
3770       return DAG.getConstant(0, VT);
3771     return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0.getOperand(0),
3772                        DAG.getConstant(c1 + c2, N1.getValueType()));
3773   }
3774
3775   // fold (srl (trunc (srl x, c1)), c2) -> 0 or (trunc (srl x, (add c1, c2)))
3776   if (N1C && N0.getOpcode() == ISD::TRUNCATE &&
3777       N0.getOperand(0).getOpcode() == ISD::SRL &&
3778       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
3779     uint64_t c1 =
3780       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
3781     uint64_t c2 = N1C->getZExtValue();
3782     EVT InnerShiftVT = N0.getOperand(0).getValueType();
3783     EVT ShiftCountVT = N0.getOperand(0)->getOperand(1).getValueType();
3784     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
3785     // This is only valid if the OpSizeInBits + c1 = size of inner shift.
3786     if (c1 + OpSizeInBits == InnerShiftSize) {
3787       if (c1 + c2 >= InnerShiftSize)
3788         return DAG.getConstant(0, VT);
3789       return DAG.getNode(ISD::TRUNCATE, N0->getDebugLoc(), VT,
3790                          DAG.getNode(ISD::SRL, N0->getDebugLoc(), InnerShiftVT,
3791                                      N0.getOperand(0)->getOperand(0),
3792                                      DAG.getConstant(c1 + c2, ShiftCountVT)));
3793     }
3794   }
3795
3796   // fold (srl (shl x, c), c) -> (and x, cst2)
3797   if (N1C && N0.getOpcode() == ISD::SHL && N0.getOperand(1) == N1 &&
3798       N0.getValueSizeInBits() <= 64) {
3799     uint64_t ShAmt = N1C->getZExtValue()+64-N0.getValueSizeInBits();
3800     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0.getOperand(0),
3801                        DAG.getConstant(~0ULL >> ShAmt, VT));
3802   }
3803
3804
3805   // fold (srl (anyextend x), c) -> (anyextend (srl x, c))
3806   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
3807     // Shifting in all undef bits?
3808     EVT SmallVT = N0.getOperand(0).getValueType();
3809     if (N1C->getZExtValue() >= SmallVT.getSizeInBits())
3810       return DAG.getUNDEF(VT);
3811
3812     if (!LegalTypes || TLI.isTypeDesirableForOp(ISD::SRL, SmallVT)) {
3813       uint64_t ShiftAmt = N1C->getZExtValue();
3814       SDValue SmallShift = DAG.getNode(ISD::SRL, N0.getDebugLoc(), SmallVT,
3815                                        N0.getOperand(0),
3816                           DAG.getConstant(ShiftAmt, getShiftAmountTy(SmallVT)));
3817       AddToWorkList(SmallShift.getNode());
3818       return DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, SmallShift);
3819     }
3820   }
3821
3822   // fold (srl (sra X, Y), 31) -> (srl X, 31).  This srl only looks at the sign
3823   // bit, which is unmodified by sra.
3824   if (N1C && N1C->getZExtValue() + 1 == VT.getSizeInBits()) {
3825     if (N0.getOpcode() == ISD::SRA)
3826       return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0.getOperand(0), N1);
3827   }
3828
3829   // fold (srl (ctlz x), "5") -> x  iff x has one bit set (the low bit).
3830   if (N1C && N0.getOpcode() == ISD::CTLZ &&
3831       N1C->getAPIntValue() == Log2_32(VT.getSizeInBits())) {
3832     APInt KnownZero, KnownOne;
3833     DAG.ComputeMaskedBits(N0.getOperand(0), KnownZero, KnownOne);
3834
3835     // If any of the input bits are KnownOne, then the input couldn't be all
3836     // zeros, thus the result of the srl will always be zero.
3837     if (KnownOne.getBoolValue()) return DAG.getConstant(0, VT);
3838
3839     // If all of the bits input the to ctlz node are known to be zero, then
3840     // the result of the ctlz is "32" and the result of the shift is one.
3841     APInt UnknownBits = ~KnownZero;
3842     if (UnknownBits == 0) return DAG.getConstant(1, VT);
3843
3844     // Otherwise, check to see if there is exactly one bit input to the ctlz.
3845     if ((UnknownBits & (UnknownBits - 1)) == 0) {
3846       // Okay, we know that only that the single bit specified by UnknownBits
3847       // could be set on input to the CTLZ node. If this bit is set, the SRL
3848       // will return 0, if it is clear, it returns 1. Change the CTLZ/SRL pair
3849       // to an SRL/XOR pair, which is likely to simplify more.
3850       unsigned ShAmt = UnknownBits.countTrailingZeros();
3851       SDValue Op = N0.getOperand(0);
3852
3853       if (ShAmt) {
3854         Op = DAG.getNode(ISD::SRL, N0.getDebugLoc(), VT, Op,
3855                   DAG.getConstant(ShAmt, getShiftAmountTy(Op.getValueType())));
3856         AddToWorkList(Op.getNode());
3857       }
3858
3859       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT,
3860                          Op, DAG.getConstant(1, VT));
3861     }
3862   }
3863
3864   // fold (srl x, (trunc (and y, c))) -> (srl x, (and (trunc y), (trunc c))).
3865   if (N1.getOpcode() == ISD::TRUNCATE &&
3866       N1.getOperand(0).getOpcode() == ISD::AND &&
3867       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
3868     SDValue N101 = N1.getOperand(0).getOperand(1);
3869     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
3870       EVT TruncVT = N1.getValueType();
3871       SDValue N100 = N1.getOperand(0).getOperand(0);
3872       APInt TruncC = N101C->getAPIntValue();
3873       TruncC = TruncC.trunc(TruncVT.getSizeInBits());
3874       return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0,
3875                          DAG.getNode(ISD::AND, N->getDebugLoc(),
3876                                      TruncVT,
3877                                      DAG.getNode(ISD::TRUNCATE,
3878                                                  N->getDebugLoc(),
3879                                                  TruncVT, N100),
3880                                      DAG.getConstant(TruncC, TruncVT)));
3881     }
3882   }
3883
3884   // fold operands of srl based on knowledge that the low bits are not
3885   // demanded.
3886   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
3887     return SDValue(N, 0);
3888
3889   if (N1C) {
3890     SDValue NewSRL = visitShiftByConstant(N, N1C->getZExtValue());
3891     if (NewSRL.getNode())
3892       return NewSRL;
3893   }
3894
3895   // Attempt to convert a srl of a load into a narrower zero-extending load.
3896   SDValue NarrowLoad = ReduceLoadWidth(N);
3897   if (NarrowLoad.getNode())
3898     return NarrowLoad;
3899
3900   // Here is a common situation. We want to optimize:
3901   //
3902   //   %a = ...
3903   //   %b = and i32 %a, 2
3904   //   %c = srl i32 %b, 1
3905   //   brcond i32 %c ...
3906   //
3907   // into
3908   //
3909   //   %a = ...
3910   //   %b = and %a, 2
3911   //   %c = setcc eq %b, 0
3912   //   brcond %c ...
3913   //
3914   // However when after the source operand of SRL is optimized into AND, the SRL
3915   // itself may not be optimized further. Look for it and add the BRCOND into
3916   // the worklist.
3917   if (N->hasOneUse()) {
3918     SDNode *Use = *N->use_begin();
3919     if (Use->getOpcode() == ISD::BRCOND)
3920       AddToWorkList(Use);
3921     else if (Use->getOpcode() == ISD::TRUNCATE && Use->hasOneUse()) {
3922       // Also look pass the truncate.
3923       Use = *Use->use_begin();
3924       if (Use->getOpcode() == ISD::BRCOND)
3925         AddToWorkList(Use);
3926     }
3927   }
3928
3929   return SDValue();
3930 }
3931
3932 SDValue DAGCombiner::visitCTLZ(SDNode *N) {
3933   SDValue N0 = N->getOperand(0);
3934   EVT VT = N->getValueType(0);
3935
3936   // fold (ctlz c1) -> c2
3937   if (isa<ConstantSDNode>(N0))
3938     return DAG.getNode(ISD::CTLZ, N->getDebugLoc(), VT, N0);
3939   return SDValue();
3940 }
3941
3942 SDValue DAGCombiner::visitCTLZ_ZERO_UNDEF(SDNode *N) {
3943   SDValue N0 = N->getOperand(0);
3944   EVT VT = N->getValueType(0);
3945
3946   // fold (ctlz_zero_undef c1) -> c2
3947   if (isa<ConstantSDNode>(N0))
3948     return DAG.getNode(ISD::CTLZ_ZERO_UNDEF, N->getDebugLoc(), VT, N0);
3949   return SDValue();
3950 }
3951
3952 SDValue DAGCombiner::visitCTTZ(SDNode *N) {
3953   SDValue N0 = N->getOperand(0);
3954   EVT VT = N->getValueType(0);
3955
3956   // fold (cttz c1) -> c2
3957   if (isa<ConstantSDNode>(N0))
3958     return DAG.getNode(ISD::CTTZ, N->getDebugLoc(), VT, N0);
3959   return SDValue();
3960 }
3961
3962 SDValue DAGCombiner::visitCTTZ_ZERO_UNDEF(SDNode *N) {
3963   SDValue N0 = N->getOperand(0);
3964   EVT VT = N->getValueType(0);
3965
3966   // fold (cttz_zero_undef c1) -> c2
3967   if (isa<ConstantSDNode>(N0))
3968     return DAG.getNode(ISD::CTTZ_ZERO_UNDEF, N->getDebugLoc(), VT, N0);
3969   return SDValue();
3970 }
3971
3972 SDValue DAGCombiner::visitCTPOP(SDNode *N) {
3973   SDValue N0 = N->getOperand(0);
3974   EVT VT = N->getValueType(0);
3975
3976   // fold (ctpop c1) -> c2
3977   if (isa<ConstantSDNode>(N0))
3978     return DAG.getNode(ISD::CTPOP, N->getDebugLoc(), VT, N0);
3979   return SDValue();
3980 }
3981
3982 SDValue DAGCombiner::visitSELECT(SDNode *N) {
3983   SDValue N0 = N->getOperand(0);
3984   SDValue N1 = N->getOperand(1);
3985   SDValue N2 = N->getOperand(2);
3986   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3987   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3988   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
3989   EVT VT = N->getValueType(0);
3990   EVT VT0 = N0.getValueType();
3991
3992   // fold (select C, X, X) -> X
3993   if (N1 == N2)
3994     return N1;
3995   // fold (select true, X, Y) -> X
3996   if (N0C && !N0C->isNullValue())
3997     return N1;
3998   // fold (select false, X, Y) -> Y
3999   if (N0C && N0C->isNullValue())
4000     return N2;
4001   // fold (select C, 1, X) -> (or C, X)
4002   if (VT == MVT::i1 && N1C && N1C->getAPIntValue() == 1)
4003     return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N0, N2);
4004   // fold (select C, 0, 1) -> (xor C, 1)
4005   if (VT.isInteger() &&
4006       (VT0 == MVT::i1 ||
4007        (VT0.isInteger() &&
4008         TLI.getBooleanContents(false) == TargetLowering::ZeroOrOneBooleanContent)) &&
4009       N1C && N2C && N1C->isNullValue() && N2C->getAPIntValue() == 1) {
4010     SDValue XORNode;
4011     if (VT == VT0)
4012       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT0,
4013                          N0, DAG.getConstant(1, VT0));
4014     XORNode = DAG.getNode(ISD::XOR, N0.getDebugLoc(), VT0,
4015                           N0, DAG.getConstant(1, VT0));
4016     AddToWorkList(XORNode.getNode());
4017     if (VT.bitsGT(VT0))
4018       return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, XORNode);
4019     return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, XORNode);
4020   }
4021   // fold (select C, 0, X) -> (and (not C), X)
4022   if (VT == VT0 && VT == MVT::i1 && N1C && N1C->isNullValue()) {
4023     SDValue NOTNode = DAG.getNOT(N0.getDebugLoc(), N0, VT);
4024     AddToWorkList(NOTNode.getNode());
4025     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, NOTNode, N2);
4026   }
4027   // fold (select C, X, 1) -> (or (not C), X)
4028   if (VT == VT0 && VT == MVT::i1 && N2C && N2C->getAPIntValue() == 1) {
4029     SDValue NOTNode = DAG.getNOT(N0.getDebugLoc(), N0, VT);
4030     AddToWorkList(NOTNode.getNode());
4031     return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, NOTNode, N1);
4032   }
4033   // fold (select C, X, 0) -> (and C, X)
4034   if (VT == MVT::i1 && N2C && N2C->isNullValue())
4035     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0, N1);
4036   // fold (select X, X, Y) -> (or X, Y)
4037   // fold (select X, 1, Y) -> (or X, Y)
4038   if (VT == MVT::i1 && (N0 == N1 || (N1C && N1C->getAPIntValue() == 1)))
4039     return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N0, N2);
4040   // fold (select X, Y, X) -> (and X, Y)
4041   // fold (select X, Y, 0) -> (and X, Y)
4042   if (VT == MVT::i1 && (N0 == N2 || (N2C && N2C->getAPIntValue() == 0)))
4043     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0, N1);
4044
4045   // If we can fold this based on the true/false value, do so.
4046   if (SimplifySelectOps(N, N1, N2))
4047     return SDValue(N, 0);  // Don't revisit N.
4048
4049   // fold selects based on a setcc into other things, such as min/max/abs
4050   if (N0.getOpcode() == ISD::SETCC) {
4051     // FIXME:
4052     // Check against MVT::Other for SELECT_CC, which is a workaround for targets
4053     // having to say they don't support SELECT_CC on every type the DAG knows
4054     // about, since there is no way to mark an opcode illegal at all value types
4055     if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other) &&
4056         TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT))
4057       return DAG.getNode(ISD::SELECT_CC, N->getDebugLoc(), VT,
4058                          N0.getOperand(0), N0.getOperand(1),
4059                          N1, N2, N0.getOperand(2));
4060     return SimplifySelect(N->getDebugLoc(), N0, N1, N2);
4061   }
4062
4063   return SDValue();
4064 }
4065
4066 SDValue DAGCombiner::visitSELECT_CC(SDNode *N) {
4067   SDValue N0 = N->getOperand(0);
4068   SDValue N1 = N->getOperand(1);
4069   SDValue N2 = N->getOperand(2);
4070   SDValue N3 = N->getOperand(3);
4071   SDValue N4 = N->getOperand(4);
4072   ISD::CondCode CC = cast<CondCodeSDNode>(N4)->get();
4073
4074   // fold select_cc lhs, rhs, x, x, cc -> x
4075   if (N2 == N3)
4076     return N2;
4077
4078   // Determine if the condition we're dealing with is constant
4079   SDValue SCC = SimplifySetCC(TLI.getSetCCResultType(N0.getValueType()),
4080                               N0, N1, CC, N->getDebugLoc(), false);
4081   if (SCC.getNode()) AddToWorkList(SCC.getNode());
4082
4083   if (ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.getNode())) {
4084     if (!SCCC->isNullValue())
4085       return N2;    // cond always true -> true val
4086     else
4087       return N3;    // cond always false -> false val
4088   }
4089
4090   // Fold to a simpler select_cc
4091   if (SCC.getNode() && SCC.getOpcode() == ISD::SETCC)
4092     return DAG.getNode(ISD::SELECT_CC, N->getDebugLoc(), N2.getValueType(),
4093                        SCC.getOperand(0), SCC.getOperand(1), N2, N3,
4094                        SCC.getOperand(2));
4095
4096   // If we can fold this based on the true/false value, do so.
4097   if (SimplifySelectOps(N, N2, N3))
4098     return SDValue(N, 0);  // Don't revisit N.
4099
4100   // fold select_cc into other things, such as min/max/abs
4101   return SimplifySelectCC(N->getDebugLoc(), N0, N1, N2, N3, CC);
4102 }
4103
4104 SDValue DAGCombiner::visitSETCC(SDNode *N) {
4105   return SimplifySetCC(N->getValueType(0), N->getOperand(0), N->getOperand(1),
4106                        cast<CondCodeSDNode>(N->getOperand(2))->get(),
4107                        N->getDebugLoc());
4108 }
4109
4110 // ExtendUsesToFormExtLoad - Trying to extend uses of a load to enable this:
4111 // "fold ({s|z|a}ext (load x)) -> ({s|z|a}ext (truncate ({s|z|a}extload x)))"
4112 // transformation. Returns true if extension are possible and the above
4113 // mentioned transformation is profitable.
4114 static bool ExtendUsesToFormExtLoad(SDNode *N, SDValue N0,
4115                                     unsigned ExtOpc,
4116                                     SmallVector<SDNode*, 4> &ExtendNodes,
4117                                     const TargetLowering &TLI) {
4118   bool HasCopyToRegUses = false;
4119   bool isTruncFree = TLI.isTruncateFree(N->getValueType(0), N0.getValueType());
4120   for (SDNode::use_iterator UI = N0.getNode()->use_begin(),
4121                             UE = N0.getNode()->use_end();
4122        UI != UE; ++UI) {
4123     SDNode *User = *UI;
4124     if (User == N)
4125       continue;
4126     if (UI.getUse().getResNo() != N0.getResNo())
4127       continue;
4128     // FIXME: Only extend SETCC N, N and SETCC N, c for now.
4129     if (ExtOpc != ISD::ANY_EXTEND && User->getOpcode() == ISD::SETCC) {
4130       ISD::CondCode CC = cast<CondCodeSDNode>(User->getOperand(2))->get();
4131       if (ExtOpc == ISD::ZERO_EXTEND && ISD::isSignedIntSetCC(CC))
4132         // Sign bits will be lost after a zext.
4133         return false;
4134       bool Add = false;
4135       for (unsigned i = 0; i != 2; ++i) {
4136         SDValue UseOp = User->getOperand(i);
4137         if (UseOp == N0)
4138           continue;
4139         if (!isa<ConstantSDNode>(UseOp))
4140           return false;
4141         Add = true;
4142       }
4143       if (Add)
4144         ExtendNodes.push_back(User);
4145       continue;
4146     }
4147     // If truncates aren't free and there are users we can't
4148     // extend, it isn't worthwhile.
4149     if (!isTruncFree)
4150       return false;
4151     // Remember if this value is live-out.
4152     if (User->getOpcode() == ISD::CopyToReg)
4153       HasCopyToRegUses = true;
4154   }
4155
4156   if (HasCopyToRegUses) {
4157     bool BothLiveOut = false;
4158     for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
4159          UI != UE; ++UI) {
4160       SDUse &Use = UI.getUse();
4161       if (Use.getResNo() == 0 && Use.getUser()->getOpcode() == ISD::CopyToReg) {
4162         BothLiveOut = true;
4163         break;
4164       }
4165     }
4166     if (BothLiveOut)
4167       // Both unextended and extended values are live out. There had better be
4168       // a good reason for the transformation.
4169       return ExtendNodes.size();
4170   }
4171   return true;
4172 }
4173
4174 void DAGCombiner::ExtendSetCCUses(SmallVector<SDNode*, 4> SetCCs,
4175                                   SDValue Trunc, SDValue ExtLoad, DebugLoc DL,
4176                                   ISD::NodeType ExtType) {
4177   // Extend SetCC uses if necessary.
4178   for (unsigned i = 0, e = SetCCs.size(); i != e; ++i) {
4179     SDNode *SetCC = SetCCs[i];
4180     SmallVector<SDValue, 4> Ops;
4181
4182     for (unsigned j = 0; j != 2; ++j) {
4183       SDValue SOp = SetCC->getOperand(j);
4184       if (SOp == Trunc)
4185         Ops.push_back(ExtLoad);
4186       else
4187         Ops.push_back(DAG.getNode(ExtType, DL, ExtLoad->getValueType(0), SOp));
4188     }
4189
4190     Ops.push_back(SetCC->getOperand(2));
4191     CombineTo(SetCC, DAG.getNode(ISD::SETCC, DL, SetCC->getValueType(0),
4192                                  &Ops[0], Ops.size()));
4193   }
4194 }
4195
4196 SDValue DAGCombiner::visitSIGN_EXTEND(SDNode *N) {
4197   SDValue N0 = N->getOperand(0);
4198   EVT VT = N->getValueType(0);
4199
4200   // fold (sext c1) -> c1
4201   if (isa<ConstantSDNode>(N0))
4202     return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT, N0);
4203
4204   // fold (sext (sext x)) -> (sext x)
4205   // fold (sext (aext x)) -> (sext x)
4206   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
4207     return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT,
4208                        N0.getOperand(0));
4209
4210   if (N0.getOpcode() == ISD::TRUNCATE) {
4211     // fold (sext (truncate (load x))) -> (sext (smaller load x))
4212     // fold (sext (truncate (srl (load x), c))) -> (sext (smaller load (x+c/n)))
4213     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4214     if (NarrowLoad.getNode()) {
4215       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4216       if (NarrowLoad.getNode() != N0.getNode()) {
4217         CombineTo(N0.getNode(), NarrowLoad);
4218         // CombineTo deleted the truncate, if needed, but not what's under it.
4219         AddToWorkList(oye);
4220       }
4221       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4222     }
4223
4224     // See if the value being truncated is already sign extended.  If so, just
4225     // eliminate the trunc/sext pair.
4226     SDValue Op = N0.getOperand(0);
4227     unsigned OpBits   = Op.getValueType().getScalarType().getSizeInBits();
4228     unsigned MidBits  = N0.getValueType().getScalarType().getSizeInBits();
4229     unsigned DestBits = VT.getScalarType().getSizeInBits();
4230     unsigned NumSignBits = DAG.ComputeNumSignBits(Op);
4231
4232     if (OpBits == DestBits) {
4233       // Op is i32, Mid is i8, and Dest is i32.  If Op has more than 24 sign
4234       // bits, it is already ready.
4235       if (NumSignBits > DestBits-MidBits)
4236         return Op;
4237     } else if (OpBits < DestBits) {
4238       // Op is i32, Mid is i8, and Dest is i64.  If Op has more than 24 sign
4239       // bits, just sext from i32.
4240       if (NumSignBits > OpBits-MidBits)
4241         return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT, Op);
4242     } else {
4243       // Op is i64, Mid is i8, and Dest is i32.  If Op has more than 56 sign
4244       // bits, just truncate to i32.
4245       if (NumSignBits > OpBits-MidBits)
4246         return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, Op);
4247     }
4248
4249     // fold (sext (truncate x)) -> (sextinreg x).
4250     if (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG,
4251                                                  N0.getValueType())) {
4252       if (OpBits < DestBits)
4253         Op = DAG.getNode(ISD::ANY_EXTEND, N0.getDebugLoc(), VT, Op);
4254       else if (OpBits > DestBits)
4255         Op = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(), VT, Op);
4256       return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(), VT, Op,
4257                          DAG.getValueType(N0.getValueType()));
4258     }
4259   }
4260
4261   // fold (sext (load x)) -> (sext (truncate (sextload x)))
4262   // None of the supported targets knows how to perform load and sign extend
4263   // on vectors in one instruction.  We only perform this transformation on
4264   // scalars.
4265   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
4266       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
4267        TLI.isLoadExtLegal(ISD::SEXTLOAD, N0.getValueType()))) {
4268     bool DoXform = true;
4269     SmallVector<SDNode*, 4> SetCCs;
4270     if (!N0.hasOneUse())
4271       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::SIGN_EXTEND, SetCCs, TLI);
4272     if (DoXform) {
4273       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4274       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, N->getDebugLoc(), VT,
4275                                        LN0->getChain(),
4276                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4277                                        N0.getValueType(),
4278                                        LN0->isVolatile(), LN0->isNonTemporal(),
4279                                        LN0->getAlignment());
4280       CombineTo(N, ExtLoad);
4281       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
4282                                   N0.getValueType(), ExtLoad);
4283       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
4284       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, N->getDebugLoc(),
4285                       ISD::SIGN_EXTEND);
4286       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4287     }
4288   }
4289
4290   // fold (sext (sextload x)) -> (sext (truncate (sextload x)))
4291   // fold (sext ( extload x)) -> (sext (truncate (sextload x)))
4292   if ((ISD::isSEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
4293       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
4294     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4295     EVT MemVT = LN0->getMemoryVT();
4296     if ((!LegalOperations && !LN0->isVolatile()) ||
4297         TLI.isLoadExtLegal(ISD::SEXTLOAD, MemVT)) {
4298       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, N->getDebugLoc(), VT,
4299                                        LN0->getChain(),
4300                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4301                                        MemVT,
4302                                        LN0->isVolatile(), LN0->isNonTemporal(),
4303                                        LN0->getAlignment());
4304       CombineTo(N, ExtLoad);
4305       CombineTo(N0.getNode(),
4306                 DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
4307                             N0.getValueType(), ExtLoad),
4308                 ExtLoad.getValue(1));
4309       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4310     }
4311   }
4312
4313   // fold (sext (and/or/xor (load x), cst)) ->
4314   //      (and/or/xor (sextload x), (sext cst))
4315   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
4316        N0.getOpcode() == ISD::XOR) &&
4317       isa<LoadSDNode>(N0.getOperand(0)) &&
4318       N0.getOperand(1).getOpcode() == ISD::Constant &&
4319       TLI.isLoadExtLegal(ISD::SEXTLOAD, N0.getValueType()) &&
4320       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
4321     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
4322     if (LN0->getExtensionType() != ISD::ZEXTLOAD) {
4323       bool DoXform = true;
4324       SmallVector<SDNode*, 4> SetCCs;
4325       if (!N0.hasOneUse())
4326         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::SIGN_EXTEND,
4327                                           SetCCs, TLI);
4328       if (DoXform) {
4329         SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, LN0->getDebugLoc(), VT,
4330                                          LN0->getChain(), LN0->getBasePtr(),
4331                                          LN0->getPointerInfo(),
4332                                          LN0->getMemoryVT(),
4333                                          LN0->isVolatile(),
4334                                          LN0->isNonTemporal(),
4335                                          LN0->getAlignment());
4336         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4337         Mask = Mask.sext(VT.getSizeInBits());
4338         SDValue And = DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT,
4339                                   ExtLoad, DAG.getConstant(Mask, VT));
4340         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
4341                                     N0.getOperand(0).getDebugLoc(),
4342                                     N0.getOperand(0).getValueType(), ExtLoad);
4343         CombineTo(N, And);
4344         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
4345         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, N->getDebugLoc(),
4346                         ISD::SIGN_EXTEND);
4347         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4348       }
4349     }
4350   }
4351
4352   if (N0.getOpcode() == ISD::SETCC) {
4353     // sext(setcc) -> sext_in_reg(vsetcc) for vectors.
4354     // Only do this before legalize for now.
4355     if (VT.isVector() && !LegalOperations) {
4356       EVT N0VT = N0.getOperand(0).getValueType();
4357       // On some architectures (such as SSE/NEON/etc) the SETCC result type is
4358       // of the same size as the compared operands. Only optimize sext(setcc())
4359       // if this is the case.
4360       EVT SVT = TLI.getSetCCResultType(N0VT);
4361
4362       // We know that the # elements of the results is the same as the
4363       // # elements of the compare (and the # elements of the compare result
4364       // for that matter).  Check to see that they are the same size.  If so,
4365       // we know that the element size of the sext'd result matches the
4366       // element size of the compare operands.
4367       if (VT.getSizeInBits() == SVT.getSizeInBits())
4368         return DAG.getSetCC(N->getDebugLoc(), VT, N0.getOperand(0),
4369                              N0.getOperand(1),
4370                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
4371       // If the desired elements are smaller or larger than the source
4372       // elements we can use a matching integer vector type and then
4373       // truncate/sign extend
4374       else {
4375         EVT MatchingElementType =
4376           EVT::getIntegerVT(*DAG.getContext(),
4377                             N0VT.getScalarType().getSizeInBits());
4378         EVT MatchingVectorType =
4379           EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
4380                            N0VT.getVectorNumElements());
4381
4382         if (SVT == MatchingVectorType) {
4383           SDValue VsetCC = DAG.getSetCC(N->getDebugLoc(), MatchingVectorType,
4384                                  N0.getOperand(0), N0.getOperand(1),
4385                                  cast<CondCodeSDNode>(N0.getOperand(2))->get());
4386           return DAG.getSExtOrTrunc(VsetCC, N->getDebugLoc(), VT);
4387         }
4388       }
4389     }
4390
4391     // sext(setcc x, y, cc) -> (select_cc x, y, -1, 0, cc)
4392     unsigned ElementWidth = VT.getScalarType().getSizeInBits();
4393     SDValue NegOne =
4394       DAG.getConstant(APInt::getAllOnesValue(ElementWidth), VT);
4395     SDValue SCC =
4396       SimplifySelectCC(N->getDebugLoc(), N0.getOperand(0), N0.getOperand(1),
4397                        NegOne, DAG.getConstant(0, VT),
4398                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
4399     if (SCC.getNode()) return SCC;
4400     if (!LegalOperations ||
4401         TLI.isOperationLegal(ISD::SETCC, TLI.getSetCCResultType(VT)))
4402       return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
4403                          DAG.getSetCC(N->getDebugLoc(),
4404                                       TLI.getSetCCResultType(VT),
4405                                       N0.getOperand(0), N0.getOperand(1),
4406                                  cast<CondCodeSDNode>(N0.getOperand(2))->get()),
4407                          NegOne, DAG.getConstant(0, VT));
4408   }
4409
4410   // fold (sext x) -> (zext x) if the sign bit is known zero.
4411   if ((!LegalOperations || TLI.isOperationLegal(ISD::ZERO_EXTEND, VT)) &&
4412       DAG.SignBitIsZero(N0))
4413     return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, N0);
4414
4415   return SDValue();
4416 }
4417
4418 // isTruncateOf - If N is a truncate of some other value, return true, record
4419 // the value being truncated in Op and which of Op's bits are zero in KnownZero.
4420 // This function computes KnownZero to avoid a duplicated call to
4421 // ComputeMaskedBits in the caller.
4422 static bool isTruncateOf(SelectionDAG &DAG, SDValue N, SDValue &Op,
4423                          APInt &KnownZero) {
4424   APInt KnownOne;
4425   if (N->getOpcode() == ISD::TRUNCATE) {
4426     Op = N->getOperand(0);
4427     DAG.ComputeMaskedBits(Op, KnownZero, KnownOne);
4428     return true;
4429   }
4430
4431   if (N->getOpcode() != ISD::SETCC || N->getValueType(0) != MVT::i1 ||
4432       cast<CondCodeSDNode>(N->getOperand(2))->get() != ISD::SETNE)
4433     return false;
4434
4435   SDValue Op0 = N->getOperand(0);
4436   SDValue Op1 = N->getOperand(1);
4437   assert(Op0.getValueType() == Op1.getValueType());
4438
4439   ConstantSDNode *COp0 = dyn_cast<ConstantSDNode>(Op0);
4440   ConstantSDNode *COp1 = dyn_cast<ConstantSDNode>(Op1);
4441   if (COp0 && COp0->isNullValue())
4442     Op = Op1;
4443   else if (COp1 && COp1->isNullValue())
4444     Op = Op0;
4445   else
4446     return false;
4447
4448   DAG.ComputeMaskedBits(Op, KnownZero, KnownOne);
4449
4450   if (!(KnownZero | APInt(Op.getValueSizeInBits(), 1)).isAllOnesValue())
4451     return false;
4452
4453   return true;
4454 }
4455
4456 SDValue DAGCombiner::visitZERO_EXTEND(SDNode *N) {
4457   SDValue N0 = N->getOperand(0);
4458   EVT VT = N->getValueType(0);
4459
4460   // fold (zext c1) -> c1
4461   if (isa<ConstantSDNode>(N0))
4462     return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, N0);
4463   // fold (zext (zext x)) -> (zext x)
4464   // fold (zext (aext x)) -> (zext x)
4465   if (N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
4466     return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT,
4467                        N0.getOperand(0));
4468
4469   // fold (zext (truncate x)) -> (zext x) or
4470   //      (zext (truncate x)) -> (truncate x)
4471   // This is valid when the truncated bits of x are already zero.
4472   // FIXME: We should extend this to work for vectors too.
4473   SDValue Op;
4474   APInt KnownZero;
4475   if (!VT.isVector() && isTruncateOf(DAG, N0, Op, KnownZero)) {
4476     APInt TruncatedBits =
4477       (Op.getValueSizeInBits() == N0.getValueSizeInBits()) ?
4478       APInt(Op.getValueSizeInBits(), 0) :
4479       APInt::getBitsSet(Op.getValueSizeInBits(),
4480                         N0.getValueSizeInBits(),
4481                         std::min(Op.getValueSizeInBits(),
4482                                  VT.getSizeInBits()));
4483     if (TruncatedBits == (KnownZero & TruncatedBits)) {
4484       if (VT.bitsGT(Op.getValueType()))
4485         return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, Op);
4486       if (VT.bitsLT(Op.getValueType()))
4487         return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, Op);
4488
4489       return Op;
4490     }
4491   }
4492
4493   // fold (zext (truncate (load x))) -> (zext (smaller load x))
4494   // fold (zext (truncate (srl (load x), c))) -> (zext (small load (x+c/n)))
4495   if (N0.getOpcode() == ISD::TRUNCATE) {
4496     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4497     if (NarrowLoad.getNode()) {
4498       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4499       if (NarrowLoad.getNode() != N0.getNode()) {
4500         CombineTo(N0.getNode(), NarrowLoad);
4501         // CombineTo deleted the truncate, if needed, but not what's under it.
4502         AddToWorkList(oye);
4503       }
4504       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4505     }
4506   }
4507
4508   // fold (zext (truncate x)) -> (and x, mask)
4509   if (N0.getOpcode() == ISD::TRUNCATE &&
4510       (!LegalOperations || TLI.isOperationLegal(ISD::AND, VT))) {
4511
4512     // fold (zext (truncate (load x))) -> (zext (smaller load x))
4513     // fold (zext (truncate (srl (load x), c))) -> (zext (smaller load (x+c/n)))
4514     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4515     if (NarrowLoad.getNode()) {
4516       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4517       if (NarrowLoad.getNode() != N0.getNode()) {
4518         CombineTo(N0.getNode(), NarrowLoad);
4519         // CombineTo deleted the truncate, if needed, but not what's under it.
4520         AddToWorkList(oye);
4521       }
4522       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4523     }
4524
4525     SDValue Op = N0.getOperand(0);
4526     if (Op.getValueType().bitsLT(VT)) {
4527       Op = DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, Op);
4528     } else if (Op.getValueType().bitsGT(VT)) {
4529       Op = DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, Op);
4530     }
4531     return DAG.getZeroExtendInReg(Op, N->getDebugLoc(),
4532                                   N0.getValueType().getScalarType());
4533   }
4534
4535   // Fold (zext (and (trunc x), cst)) -> (and x, cst),
4536   // if either of the casts is not free.
4537   if (N0.getOpcode() == ISD::AND &&
4538       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
4539       N0.getOperand(1).getOpcode() == ISD::Constant &&
4540       (!TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
4541                            N0.getValueType()) ||
4542        !TLI.isZExtFree(N0.getValueType(), VT))) {
4543     SDValue X = N0.getOperand(0).getOperand(0);
4544     if (X.getValueType().bitsLT(VT)) {
4545       X = DAG.getNode(ISD::ANY_EXTEND, X.getDebugLoc(), VT, X);
4546     } else if (X.getValueType().bitsGT(VT)) {
4547       X = DAG.getNode(ISD::TRUNCATE, X.getDebugLoc(), VT, X);
4548     }
4549     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4550     Mask = Mask.zext(VT.getSizeInBits());
4551     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
4552                        X, DAG.getConstant(Mask, VT));
4553   }
4554
4555   // fold (zext (load x)) -> (zext (truncate (zextload x)))
4556   // None of the supported targets knows how to perform load and vector_zext
4557   // on vectors in one instruction.  We only perform this transformation on
4558   // scalars.
4559   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
4560       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
4561        TLI.isLoadExtLegal(ISD::ZEXTLOAD, N0.getValueType()))) {
4562     bool DoXform = true;
4563     SmallVector<SDNode*, 4> SetCCs;
4564     if (!N0.hasOneUse())
4565       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ZERO_EXTEND, SetCCs, TLI);
4566     if (DoXform) {
4567       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4568       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, N->getDebugLoc(), VT,
4569                                        LN0->getChain(),
4570                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4571                                        N0.getValueType(),
4572                                        LN0->isVolatile(), LN0->isNonTemporal(),
4573                                        LN0->getAlignment());
4574       CombineTo(N, ExtLoad);
4575       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
4576                                   N0.getValueType(), ExtLoad);
4577       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
4578
4579       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, N->getDebugLoc(),
4580                       ISD::ZERO_EXTEND);
4581       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4582     }
4583   }
4584
4585   // fold (zext (and/or/xor (load x), cst)) ->
4586   //      (and/or/xor (zextload x), (zext cst))
4587   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
4588        N0.getOpcode() == ISD::XOR) &&
4589       isa<LoadSDNode>(N0.getOperand(0)) &&
4590       N0.getOperand(1).getOpcode() == ISD::Constant &&
4591       TLI.isLoadExtLegal(ISD::ZEXTLOAD, N0.getValueType()) &&
4592       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
4593     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
4594     if (LN0->getExtensionType() != ISD::SEXTLOAD) {
4595       bool DoXform = true;
4596       SmallVector<SDNode*, 4> SetCCs;
4597       if (!N0.hasOneUse())
4598         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::ZERO_EXTEND,
4599                                           SetCCs, TLI);
4600       if (DoXform) {
4601         SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, LN0->getDebugLoc(), VT,
4602                                          LN0->getChain(), LN0->getBasePtr(),
4603                                          LN0->getPointerInfo(),
4604                                          LN0->getMemoryVT(),
4605                                          LN0->isVolatile(),
4606                                          LN0->isNonTemporal(),
4607                                          LN0->getAlignment());
4608         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4609         Mask = Mask.zext(VT.getSizeInBits());
4610         SDValue And = DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT,
4611                                   ExtLoad, DAG.getConstant(Mask, VT));
4612         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
4613                                     N0.getOperand(0).getDebugLoc(),
4614                                     N0.getOperand(0).getValueType(), ExtLoad);
4615         CombineTo(N, And);
4616         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
4617         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, N->getDebugLoc(),
4618                         ISD::ZERO_EXTEND);
4619         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4620       }
4621     }
4622   }
4623
4624   // fold (zext (zextload x)) -> (zext (truncate (zextload x)))
4625   // fold (zext ( extload x)) -> (zext (truncate (zextload x)))
4626   if ((ISD::isZEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
4627       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
4628     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4629     EVT MemVT = LN0->getMemoryVT();
4630     if ((!LegalOperations && !LN0->isVolatile()) ||
4631         TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT)) {
4632       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, N->getDebugLoc(), VT,
4633                                        LN0->getChain(),
4634                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4635                                        MemVT,
4636                                        LN0->isVolatile(), LN0->isNonTemporal(),
4637                                        LN0->getAlignment());
4638       CombineTo(N, ExtLoad);
4639       CombineTo(N0.getNode(),
4640                 DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(), N0.getValueType(),
4641                             ExtLoad),
4642                 ExtLoad.getValue(1));
4643       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4644     }
4645   }
4646
4647   if (N0.getOpcode() == ISD::SETCC) {
4648     if (!LegalOperations && VT.isVector()) {
4649       // zext(setcc) -> (and (vsetcc), (1, 1, ...) for vectors.
4650       // Only do this before legalize for now.
4651       EVT N0VT = N0.getOperand(0).getValueType();
4652       EVT EltVT = VT.getVectorElementType();
4653       SmallVector<SDValue,8> OneOps(VT.getVectorNumElements(),
4654                                     DAG.getConstant(1, EltVT));
4655       if (VT.getSizeInBits() == N0VT.getSizeInBits())
4656         // We know that the # elements of the results is the same as the
4657         // # elements of the compare (and the # elements of the compare result
4658         // for that matter).  Check to see that they are the same size.  If so,
4659         // we know that the element size of the sext'd result matches the
4660         // element size of the compare operands.
4661         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
4662                            DAG.getSetCC(N->getDebugLoc(), VT, N0.getOperand(0),
4663                                          N0.getOperand(1),
4664                                  cast<CondCodeSDNode>(N0.getOperand(2))->get()),
4665                            DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(), VT,
4666                                        &OneOps[0], OneOps.size()));
4667
4668       // If the desired elements are smaller or larger than the source
4669       // elements we can use a matching integer vector type and then
4670       // truncate/sign extend
4671       EVT MatchingElementType =
4672         EVT::getIntegerVT(*DAG.getContext(),
4673                           N0VT.getScalarType().getSizeInBits());
4674       EVT MatchingVectorType =
4675         EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
4676                          N0VT.getVectorNumElements());
4677       SDValue VsetCC =
4678         DAG.getSetCC(N->getDebugLoc(), MatchingVectorType, N0.getOperand(0),
4679                       N0.getOperand(1),
4680                       cast<CondCodeSDNode>(N0.getOperand(2))->get());
4681       return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
4682                          DAG.getSExtOrTrunc(VsetCC, N->getDebugLoc(), VT),
4683                          DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(), VT,
4684                                      &OneOps[0], OneOps.size()));
4685     }
4686
4687     // zext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
4688     SDValue SCC =
4689       SimplifySelectCC(N->getDebugLoc(), N0.getOperand(0), N0.getOperand(1),
4690                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
4691                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
4692     if (SCC.getNode()) return SCC;
4693   }
4694
4695   // (zext (shl (zext x), cst)) -> (shl (zext x), cst)
4696   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL) &&
4697       isa<ConstantSDNode>(N0.getOperand(1)) &&
4698       N0.getOperand(0).getOpcode() == ISD::ZERO_EXTEND &&
4699       N0.hasOneUse()) {
4700     SDValue ShAmt = N0.getOperand(1);
4701     unsigned ShAmtVal = cast<ConstantSDNode>(ShAmt)->getZExtValue();
4702     if (N0.getOpcode() == ISD::SHL) {
4703       SDValue InnerZExt = N0.getOperand(0);
4704       // If the original shl may be shifting out bits, do not perform this
4705       // transformation.
4706       unsigned KnownZeroBits = InnerZExt.getValueType().getSizeInBits() -
4707         InnerZExt.getOperand(0).getValueType().getSizeInBits();
4708       if (ShAmtVal > KnownZeroBits)
4709         return SDValue();
4710     }
4711
4712     DebugLoc DL = N->getDebugLoc();
4713
4714     // Ensure that the shift amount is wide enough for the shifted value.
4715     if (VT.getSizeInBits() >= 256)
4716       ShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, ShAmt);
4717
4718     return DAG.getNode(N0.getOpcode(), DL, VT,
4719                        DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0)),
4720                        ShAmt);
4721   }
4722
4723   return SDValue();
4724 }
4725
4726 SDValue DAGCombiner::visitANY_EXTEND(SDNode *N) {
4727   SDValue N0 = N->getOperand(0);
4728   EVT VT = N->getValueType(0);
4729
4730   // fold (aext c1) -> c1
4731   if (isa<ConstantSDNode>(N0))
4732     return DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, N0);
4733   // fold (aext (aext x)) -> (aext x)
4734   // fold (aext (zext x)) -> (zext x)
4735   // fold (aext (sext x)) -> (sext x)
4736   if (N0.getOpcode() == ISD::ANY_EXTEND  ||
4737       N0.getOpcode() == ISD::ZERO_EXTEND ||
4738       N0.getOpcode() == ISD::SIGN_EXTEND)
4739     return DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT, N0.getOperand(0));
4740
4741   // fold (aext (truncate (load x))) -> (aext (smaller load x))
4742   // fold (aext (truncate (srl (load x), c))) -> (aext (small load (x+c/n)))
4743   if (N0.getOpcode() == ISD::TRUNCATE) {
4744     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4745     if (NarrowLoad.getNode()) {
4746       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4747       if (NarrowLoad.getNode() != N0.getNode()) {
4748         CombineTo(N0.getNode(), NarrowLoad);
4749         // CombineTo deleted the truncate, if needed, but not what's under it.
4750         AddToWorkList(oye);
4751       }
4752       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4753     }
4754   }
4755
4756   // fold (aext (truncate x))
4757   if (N0.getOpcode() == ISD::TRUNCATE) {
4758     SDValue TruncOp = N0.getOperand(0);
4759     if (TruncOp.getValueType() == VT)
4760       return TruncOp; // x iff x size == zext size.
4761     if (TruncOp.getValueType().bitsGT(VT))
4762       return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, TruncOp);
4763     return DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, TruncOp);
4764   }
4765
4766   // Fold (aext (and (trunc x), cst)) -> (and x, cst)
4767   // if the trunc is not free.
4768   if (N0.getOpcode() == ISD::AND &&
4769       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
4770       N0.getOperand(1).getOpcode() == ISD::Constant &&
4771       !TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
4772                           N0.getValueType())) {
4773     SDValue X = N0.getOperand(0).getOperand(0);
4774     if (X.getValueType().bitsLT(VT)) {
4775       X = DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, X);
4776     } else if (X.getValueType().bitsGT(VT)) {
4777       X = DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, X);
4778     }
4779     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4780     Mask = Mask.zext(VT.getSizeInBits());
4781     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
4782                        X, DAG.getConstant(Mask, VT));
4783   }
4784
4785   // fold (aext (load x)) -> (aext (truncate (extload x)))
4786   // None of the supported targets knows how to perform load and any_ext
4787   // on vectors in one instruction.  We only perform this transformation on
4788   // scalars.
4789   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
4790       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
4791        TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType()))) {
4792     bool DoXform = true;
4793     SmallVector<SDNode*, 4> SetCCs;
4794     if (!N0.hasOneUse())
4795       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ANY_EXTEND, SetCCs, TLI);
4796     if (DoXform) {
4797       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4798       SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, N->getDebugLoc(), VT,
4799                                        LN0->getChain(),
4800                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4801                                        N0.getValueType(),
4802                                        LN0->isVolatile(), LN0->isNonTemporal(),
4803                                        LN0->getAlignment());
4804       CombineTo(N, ExtLoad);
4805       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
4806                                   N0.getValueType(), ExtLoad);
4807       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
4808       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, N->getDebugLoc(),
4809                       ISD::ANY_EXTEND);
4810       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4811     }
4812   }
4813
4814   // fold (aext (zextload x)) -> (aext (truncate (zextload x)))
4815   // fold (aext (sextload x)) -> (aext (truncate (sextload x)))
4816   // fold (aext ( extload x)) -> (aext (truncate (extload  x)))
4817   if (N0.getOpcode() == ISD::LOAD &&
4818       !ISD::isNON_EXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
4819       N0.hasOneUse()) {
4820     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4821     EVT MemVT = LN0->getMemoryVT();
4822     SDValue ExtLoad = DAG.getExtLoad(LN0->getExtensionType(), N->getDebugLoc(),
4823                                      VT, LN0->getChain(), LN0->getBasePtr(),
4824                                      LN0->getPointerInfo(), MemVT,
4825                                      LN0->isVolatile(), LN0->isNonTemporal(),
4826                                      LN0->getAlignment());
4827     CombineTo(N, ExtLoad);
4828     CombineTo(N0.getNode(),
4829               DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
4830                           N0.getValueType(), ExtLoad),
4831               ExtLoad.getValue(1));
4832     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4833   }
4834
4835   if (N0.getOpcode() == ISD::SETCC) {
4836     // aext(setcc) -> sext_in_reg(vsetcc) for vectors.
4837     // Only do this before legalize for now.
4838     if (VT.isVector() && !LegalOperations) {
4839       EVT N0VT = N0.getOperand(0).getValueType();
4840         // We know that the # elements of the results is the same as the
4841         // # elements of the compare (and the # elements of the compare result
4842         // for that matter).  Check to see that they are the same size.  If so,
4843         // we know that the element size of the sext'd result matches the
4844         // element size of the compare operands.
4845       if (VT.getSizeInBits() == N0VT.getSizeInBits())
4846         return DAG.getSetCC(N->getDebugLoc(), VT, N0.getOperand(0),
4847                              N0.getOperand(1),
4848                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
4849       // If the desired elements are smaller or larger than the source
4850       // elements we can use a matching integer vector type and then
4851       // truncate/sign extend
4852       else {
4853         EVT MatchingElementType =
4854           EVT::getIntegerVT(*DAG.getContext(),
4855                             N0VT.getScalarType().getSizeInBits());
4856         EVT MatchingVectorType =
4857           EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
4858                            N0VT.getVectorNumElements());
4859         SDValue VsetCC =
4860           DAG.getSetCC(N->getDebugLoc(), MatchingVectorType, N0.getOperand(0),
4861                         N0.getOperand(1),
4862                         cast<CondCodeSDNode>(N0.getOperand(2))->get());
4863         return DAG.getSExtOrTrunc(VsetCC, N->getDebugLoc(), VT);
4864       }
4865     }
4866
4867     // aext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
4868     SDValue SCC =
4869       SimplifySelectCC(N->getDebugLoc(), N0.getOperand(0), N0.getOperand(1),
4870                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
4871                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
4872     if (SCC.getNode())
4873       return SCC;
4874   }
4875
4876   return SDValue();
4877 }
4878
4879 /// GetDemandedBits - See if the specified operand can be simplified with the
4880 /// knowledge that only the bits specified by Mask are used.  If so, return the
4881 /// simpler operand, otherwise return a null SDValue.
4882 SDValue DAGCombiner::GetDemandedBits(SDValue V, const APInt &Mask) {
4883   switch (V.getOpcode()) {
4884   default: break;
4885   case ISD::Constant: {
4886     const ConstantSDNode *CV = cast<ConstantSDNode>(V.getNode());
4887     assert(CV != 0 && "Const value should be ConstSDNode.");
4888     const APInt &CVal = CV->getAPIntValue();
4889     APInt NewVal = CVal & Mask;
4890     if (NewVal != CVal) {
4891       return DAG.getConstant(NewVal, V.getValueType());
4892     }
4893     break;
4894   }
4895   case ISD::OR:
4896   case ISD::XOR:
4897     // If the LHS or RHS don't contribute bits to the or, drop them.
4898     if (DAG.MaskedValueIsZero(V.getOperand(0), Mask))
4899       return V.getOperand(1);
4900     if (DAG.MaskedValueIsZero(V.getOperand(1), Mask))
4901       return V.getOperand(0);
4902     break;
4903   case ISD::SRL:
4904     // Only look at single-use SRLs.
4905     if (!V.getNode()->hasOneUse())
4906       break;
4907     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(V.getOperand(1))) {
4908       // See if we can recursively simplify the LHS.
4909       unsigned Amt = RHSC->getZExtValue();
4910
4911       // Watch out for shift count overflow though.
4912       if (Amt >= Mask.getBitWidth()) break;
4913       APInt NewMask = Mask << Amt;
4914       SDValue SimplifyLHS = GetDemandedBits(V.getOperand(0), NewMask);
4915       if (SimplifyLHS.getNode())
4916         return DAG.getNode(ISD::SRL, V.getDebugLoc(), V.getValueType(),
4917                            SimplifyLHS, V.getOperand(1));
4918     }
4919   }
4920   return SDValue();
4921 }
4922
4923 /// ReduceLoadWidth - If the result of a wider load is shifted to right of N
4924 /// bits and then truncated to a narrower type and where N is a multiple
4925 /// of number of bits of the narrower type, transform it to a narrower load
4926 /// from address + N / num of bits of new type. If the result is to be
4927 /// extended, also fold the extension to form a extending load.
4928 SDValue DAGCombiner::ReduceLoadWidth(SDNode *N) {
4929   unsigned Opc = N->getOpcode();
4930
4931   ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
4932   SDValue N0 = N->getOperand(0);
4933   EVT VT = N->getValueType(0);
4934   EVT ExtVT = VT;
4935
4936   // This transformation isn't valid for vector loads.
4937   if (VT.isVector())
4938     return SDValue();
4939
4940   // Special case: SIGN_EXTEND_INREG is basically truncating to ExtVT then
4941   // extended to VT.
4942   if (Opc == ISD::SIGN_EXTEND_INREG) {
4943     ExtType = ISD::SEXTLOAD;
4944     ExtVT = cast<VTSDNode>(N->getOperand(1))->getVT();
4945   } else if (Opc == ISD::SRL) {
4946     // Another special-case: SRL is basically zero-extending a narrower value.
4947     ExtType = ISD::ZEXTLOAD;
4948     N0 = SDValue(N, 0);
4949     ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1));
4950     if (!N01) return SDValue();
4951     ExtVT = EVT::getIntegerVT(*DAG.getContext(),
4952                               VT.getSizeInBits() - N01->getZExtValue());
4953   }
4954   if (LegalOperations && !TLI.isLoadExtLegal(ExtType, ExtVT))
4955     return SDValue();
4956
4957   unsigned EVTBits = ExtVT.getSizeInBits();
4958
4959   // Do not generate loads of non-round integer types since these can
4960   // be expensive (and would be wrong if the type is not byte sized).
4961   if (!ExtVT.isRound())
4962     return SDValue();
4963
4964   unsigned ShAmt = 0;
4965   if (N0.getOpcode() == ISD::SRL && N0.hasOneUse()) {
4966     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
4967       ShAmt = N01->getZExtValue();
4968       // Is the shift amount a multiple of size of VT?
4969       if ((ShAmt & (EVTBits-1)) == 0) {
4970         N0 = N0.getOperand(0);
4971         // Is the load width a multiple of size of VT?
4972         if ((N0.getValueType().getSizeInBits() & (EVTBits-1)) != 0)
4973           return SDValue();
4974       }
4975
4976       // At this point, we must have a load or else we can't do the transform.
4977       if (!isa<LoadSDNode>(N0)) return SDValue();
4978
4979       // If the shift amount is larger than the input type then we're not
4980       // accessing any of the loaded bytes.  If the load was a zextload/extload
4981       // then the result of the shift+trunc is zero/undef (handled elsewhere).
4982       // If the load was a sextload then the result is a splat of the sign bit
4983       // of the extended byte.  This is not worth optimizing for.
4984       if (ShAmt >= cast<LoadSDNode>(N0)->getMemoryVT().getSizeInBits())
4985         return SDValue();
4986     }
4987   }
4988
4989   // If the load is shifted left (and the result isn't shifted back right),
4990   // we can fold the truncate through the shift.
4991   unsigned ShLeftAmt = 0;
4992   if (ShAmt == 0 && N0.getOpcode() == ISD::SHL && N0.hasOneUse() &&
4993       ExtVT == VT && TLI.isNarrowingProfitable(N0.getValueType(), VT)) {
4994     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
4995       ShLeftAmt = N01->getZExtValue();
4996       N0 = N0.getOperand(0);
4997     }
4998   }
4999
5000   // If we haven't found a load, we can't narrow it.  Don't transform one with
5001   // multiple uses, this would require adding a new load.
5002   if (!isa<LoadSDNode>(N0) || !N0.hasOneUse() ||
5003       // Don't change the width of a volatile load.
5004       cast<LoadSDNode>(N0)->isVolatile())
5005     return SDValue();
5006
5007   // Verify that we are actually reducing a load width here.
5008   if (cast<LoadSDNode>(N0)->getMemoryVT().getSizeInBits() < EVTBits)
5009     return SDValue();
5010
5011   LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5012   EVT PtrType = N0.getOperand(1).getValueType();
5013
5014   // For big endian targets, we need to adjust the offset to the pointer to
5015   // load the correct bytes.
5016   if (TLI.isBigEndian()) {
5017     unsigned LVTStoreBits = LN0->getMemoryVT().getStoreSizeInBits();
5018     unsigned EVTStoreBits = ExtVT.getStoreSizeInBits();
5019     ShAmt = LVTStoreBits - EVTStoreBits - ShAmt;
5020   }
5021
5022   uint64_t PtrOff = ShAmt / 8;
5023   unsigned NewAlign = MinAlign(LN0->getAlignment(), PtrOff);
5024   SDValue NewPtr = DAG.getNode(ISD::ADD, LN0->getDebugLoc(),
5025                                PtrType, LN0->getBasePtr(),
5026                                DAG.getConstant(PtrOff, PtrType));
5027   AddToWorkList(NewPtr.getNode());
5028
5029   SDValue Load;
5030   if (ExtType == ISD::NON_EXTLOAD)
5031     Load =  DAG.getLoad(VT, N0.getDebugLoc(), LN0->getChain(), NewPtr,
5032                         LN0->getPointerInfo().getWithOffset(PtrOff),
5033                         LN0->isVolatile(), LN0->isNonTemporal(),
5034                         LN0->isInvariant(), NewAlign);
5035   else
5036     Load = DAG.getExtLoad(ExtType, N0.getDebugLoc(), VT, LN0->getChain(),NewPtr,
5037                           LN0->getPointerInfo().getWithOffset(PtrOff),
5038                           ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
5039                           NewAlign);
5040
5041   // Replace the old load's chain with the new load's chain.
5042   WorkListRemover DeadNodes(*this);
5043   DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), Load.getValue(1),
5044                                 &DeadNodes);
5045
5046   // Shift the result left, if we've swallowed a left shift.
5047   SDValue Result = Load;
5048   if (ShLeftAmt != 0) {
5049     EVT ShImmTy = getShiftAmountTy(Result.getValueType());
5050     if (!isUIntN(ShImmTy.getSizeInBits(), ShLeftAmt))
5051       ShImmTy = VT;
5052     Result = DAG.getNode(ISD::SHL, N0.getDebugLoc(), VT,
5053                          Result, DAG.getConstant(ShLeftAmt, ShImmTy));
5054   }
5055
5056   // Return the new loaded value.
5057   return Result;
5058 }
5059
5060 SDValue DAGCombiner::visitSIGN_EXTEND_INREG(SDNode *N) {
5061   SDValue N0 = N->getOperand(0);
5062   SDValue N1 = N->getOperand(1);
5063   EVT VT = N->getValueType(0);
5064   EVT EVT = cast<VTSDNode>(N1)->getVT();
5065   unsigned VTBits = VT.getScalarType().getSizeInBits();
5066   unsigned EVTBits = EVT.getScalarType().getSizeInBits();
5067
5068   // fold (sext_in_reg c1) -> c1
5069   if (isa<ConstantSDNode>(N0) || N0.getOpcode() == ISD::UNDEF)
5070     return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(), VT, N0, N1);
5071
5072   // If the input is already sign extended, just drop the extension.
5073   if (DAG.ComputeNumSignBits(N0) >= VTBits-EVTBits+1)
5074     return N0;
5075
5076   // fold (sext_in_reg (sext_in_reg x, VT2), VT1) -> (sext_in_reg x, minVT) pt2
5077   if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
5078       EVT.bitsLT(cast<VTSDNode>(N0.getOperand(1))->getVT())) {
5079     return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(), VT,
5080                        N0.getOperand(0), N1);
5081   }
5082
5083   // fold (sext_in_reg (sext x)) -> (sext x)
5084   // fold (sext_in_reg (aext x)) -> (sext x)
5085   // if x is small enough.
5086   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND) {
5087     SDValue N00 = N0.getOperand(0);
5088     if (N00.getValueType().getScalarType().getSizeInBits() <= EVTBits &&
5089         (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND, VT)))
5090       return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT, N00, N1);
5091   }
5092
5093   // fold (sext_in_reg x) -> (zext_in_reg x) if the sign bit is known zero.
5094   if (DAG.MaskedValueIsZero(N0, APInt::getBitsSet(VTBits, EVTBits-1, EVTBits)))
5095     return DAG.getZeroExtendInReg(N0, N->getDebugLoc(), EVT);
5096
5097   // fold operands of sext_in_reg based on knowledge that the top bits are not
5098   // demanded.
5099   if (SimplifyDemandedBits(SDValue(N, 0)))
5100     return SDValue(N, 0);
5101
5102   // fold (sext_in_reg (load x)) -> (smaller sextload x)
5103   // fold (sext_in_reg (srl (load x), c)) -> (smaller sextload (x+c/evtbits))
5104   SDValue NarrowLoad = ReduceLoadWidth(N);
5105   if (NarrowLoad.getNode())
5106     return NarrowLoad;
5107
5108   // fold (sext_in_reg (srl X, 24), i8) -> (sra X, 24)
5109   // fold (sext_in_reg (srl X, 23), i8) -> (sra X, 23) iff possible.
5110   // We already fold "(sext_in_reg (srl X, 25), i8) -> srl X, 25" above.
5111   if (N0.getOpcode() == ISD::SRL) {
5112     if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
5113       if (ShAmt->getZExtValue()+EVTBits <= VTBits) {
5114         // We can turn this into an SRA iff the input to the SRL is already sign
5115         // extended enough.
5116         unsigned InSignBits = DAG.ComputeNumSignBits(N0.getOperand(0));
5117         if (VTBits-(ShAmt->getZExtValue()+EVTBits) < InSignBits)
5118           return DAG.getNode(ISD::SRA, N->getDebugLoc(), VT,
5119                              N0.getOperand(0), N0.getOperand(1));
5120       }
5121   }
5122
5123   // fold (sext_inreg (extload x)) -> (sextload x)
5124   if (ISD::isEXTLoad(N0.getNode()) &&
5125       ISD::isUNINDEXEDLoad(N0.getNode()) &&
5126       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
5127       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5128        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
5129     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5130     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, N->getDebugLoc(), VT,
5131                                      LN0->getChain(),
5132                                      LN0->getBasePtr(), LN0->getPointerInfo(),
5133                                      EVT,
5134                                      LN0->isVolatile(), LN0->isNonTemporal(),
5135                                      LN0->getAlignment());
5136     CombineTo(N, ExtLoad);
5137     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
5138     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5139   }
5140   // fold (sext_inreg (zextload x)) -> (sextload x) iff load has one use
5141   if (ISD::isZEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
5142       N0.hasOneUse() &&
5143       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
5144       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5145        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
5146     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5147     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, N->getDebugLoc(), VT,
5148                                      LN0->getChain(),
5149                                      LN0->getBasePtr(), LN0->getPointerInfo(),
5150                                      EVT,
5151                                      LN0->isVolatile(), LN0->isNonTemporal(),
5152                                      LN0->getAlignment());
5153     CombineTo(N, ExtLoad);
5154     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
5155     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5156   }
5157
5158   // Form (sext_inreg (bswap >> 16)) or (sext_inreg (rotl (bswap) 16))
5159   if (EVTBits <= 16 && N0.getOpcode() == ISD::OR) {
5160     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
5161                                        N0.getOperand(1), false);
5162     if (BSwap.getNode() != 0)
5163       return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(), VT,
5164                          BSwap, N1);
5165   }
5166
5167   return SDValue();
5168 }
5169
5170 SDValue DAGCombiner::visitTRUNCATE(SDNode *N) {
5171   SDValue N0 = N->getOperand(0);
5172   EVT VT = N->getValueType(0);
5173   bool isLE = TLI.isLittleEndian();
5174
5175   // noop truncate
5176   if (N0.getValueType() == N->getValueType(0))
5177     return N0;
5178   // fold (truncate c1) -> c1
5179   if (isa<ConstantSDNode>(N0))
5180     return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, N0);
5181   // fold (truncate (truncate x)) -> (truncate x)
5182   if (N0.getOpcode() == ISD::TRUNCATE)
5183     return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, N0.getOperand(0));
5184   // fold (truncate (ext x)) -> (ext x) or (truncate x) or x
5185   if (N0.getOpcode() == ISD::ZERO_EXTEND ||
5186       N0.getOpcode() == ISD::SIGN_EXTEND ||
5187       N0.getOpcode() == ISD::ANY_EXTEND) {
5188     if (N0.getOperand(0).getValueType().bitsLT(VT))
5189       // if the source is smaller than the dest, we still need an extend
5190       return DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT,
5191                          N0.getOperand(0));
5192     else if (N0.getOperand(0).getValueType().bitsGT(VT))
5193       // if the source is larger than the dest, than we just need the truncate
5194       return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, N0.getOperand(0));
5195     else
5196       // if the source and dest are the same type, we can drop both the extend
5197       // and the truncate.
5198       return N0.getOperand(0);
5199   }
5200
5201   // Fold extract-and-trunc into a narrow extract. For example:
5202   //   i64 x = EXTRACT_VECTOR_ELT(v2i64 val, i32 1)
5203   //   i32 y = TRUNCATE(i64 x)
5204   //        -- becomes --
5205   //   v16i8 b = BITCAST (v2i64 val)
5206   //   i8 x = EXTRACT_VECTOR_ELT(v16i8 b, i32 8)
5207   //
5208   // Note: We only run this optimization after type legalization (which often
5209   // creates this pattern) and before operation legalization after which
5210   // we need to be more careful about the vector instructions that we generate.
5211   if (N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5212       LegalTypes && !LegalOperations && N0->hasOneUse()) {
5213
5214     EVT VecTy = N0.getOperand(0).getValueType();
5215     EVT ExTy = N0.getValueType();
5216     EVT TrTy = N->getValueType(0);
5217
5218     unsigned NumElem = VecTy.getVectorNumElements();
5219     unsigned SizeRatio = ExTy.getSizeInBits()/TrTy.getSizeInBits();
5220
5221     EVT NVT = EVT::getVectorVT(*DAG.getContext(), TrTy, SizeRatio * NumElem);
5222     assert(NVT.getSizeInBits() == VecTy.getSizeInBits() && "Invalid Size");
5223
5224     SDValue EltNo = N0->getOperand(1);
5225     if (isa<ConstantSDNode>(EltNo) && isTypeLegal(NVT)) {
5226       int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
5227
5228       int Index = isLE ? (Elt*SizeRatio) : (Elt*SizeRatio + (SizeRatio-1));
5229
5230       SDValue V = DAG.getNode(ISD::BITCAST, N->getDebugLoc(),
5231                               NVT, N0.getOperand(0));
5232
5233       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT,
5234                          N->getDebugLoc(), TrTy, V,
5235                          DAG.getConstant(Index, MVT::i32));
5236     }
5237   }
5238
5239   // See if we can simplify the input to this truncate through knowledge that
5240   // only the low bits are being used.
5241   // For example "trunc (or (shl x, 8), y)" // -> trunc y
5242   // Currently we only perform this optimization on scalars because vectors
5243   // may have different active low bits.
5244   if (!VT.isVector()) {
5245     SDValue Shorter =
5246       GetDemandedBits(N0, APInt::getLowBitsSet(N0.getValueSizeInBits(),
5247                                                VT.getSizeInBits()));
5248     if (Shorter.getNode())
5249       return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, Shorter);
5250   }
5251   // fold (truncate (load x)) -> (smaller load x)
5252   // fold (truncate (srl (load x), c)) -> (smaller load (x+c/evtbits))
5253   if (!LegalTypes || TLI.isTypeDesirableForOp(N0.getOpcode(), VT)) {
5254     SDValue Reduced = ReduceLoadWidth(N);
5255     if (Reduced.getNode())
5256       return Reduced;
5257   }
5258
5259   // Simplify the operands using demanded-bits information.
5260   if (!VT.isVector() &&
5261       SimplifyDemandedBits(SDValue(N, 0)))
5262     return SDValue(N, 0);
5263
5264   return SDValue();
5265 }
5266
5267 static SDNode *getBuildPairElt(SDNode *N, unsigned i) {
5268   SDValue Elt = N->getOperand(i);
5269   if (Elt.getOpcode() != ISD::MERGE_VALUES)
5270     return Elt.getNode();
5271   return Elt.getOperand(Elt.getResNo()).getNode();
5272 }
5273
5274 /// CombineConsecutiveLoads - build_pair (load, load) -> load
5275 /// if load locations are consecutive.
5276 SDValue DAGCombiner::CombineConsecutiveLoads(SDNode *N, EVT VT) {
5277   assert(N->getOpcode() == ISD::BUILD_PAIR);
5278
5279   LoadSDNode *LD1 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 0));
5280   LoadSDNode *LD2 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 1));
5281   if (!LD1 || !LD2 || !ISD::isNON_EXTLoad(LD1) || !LD1->hasOneUse() ||
5282       LD1->getPointerInfo().getAddrSpace() !=
5283          LD2->getPointerInfo().getAddrSpace())
5284     return SDValue();
5285   EVT LD1VT = LD1->getValueType(0);
5286
5287   if (ISD::isNON_EXTLoad(LD2) &&
5288       LD2->hasOneUse() &&
5289       // If both are volatile this would reduce the number of volatile loads.
5290       // If one is volatile it might be ok, but play conservative and bail out.
5291       !LD1->isVolatile() &&
5292       !LD2->isVolatile() &&
5293       DAG.isConsecutiveLoad(LD2, LD1, LD1VT.getSizeInBits()/8, 1)) {
5294     unsigned Align = LD1->getAlignment();
5295     unsigned NewAlign = TLI.getTargetData()->
5296       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
5297
5298     if (NewAlign <= Align &&
5299         (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT)))
5300       return DAG.getLoad(VT, N->getDebugLoc(), LD1->getChain(),
5301                          LD1->getBasePtr(), LD1->getPointerInfo(),
5302                          false, false, false, Align);
5303   }
5304
5305   return SDValue();
5306 }
5307
5308 SDValue DAGCombiner::visitBITCAST(SDNode *N) {
5309   SDValue N0 = N->getOperand(0);
5310   EVT VT = N->getValueType(0);
5311
5312   // If the input is a BUILD_VECTOR with all constant elements, fold this now.
5313   // Only do this before legalize, since afterward the target may be depending
5314   // on the bitconvert.
5315   // First check to see if this is all constant.
5316   if (!LegalTypes &&
5317       N0.getOpcode() == ISD::BUILD_VECTOR && N0.getNode()->hasOneUse() &&
5318       VT.isVector()) {
5319     bool isSimple = true;
5320     for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i)
5321       if (N0.getOperand(i).getOpcode() != ISD::UNDEF &&
5322           N0.getOperand(i).getOpcode() != ISD::Constant &&
5323           N0.getOperand(i).getOpcode() != ISD::ConstantFP) {
5324         isSimple = false;
5325         break;
5326       }
5327
5328     EVT DestEltVT = N->getValueType(0).getVectorElementType();
5329     assert(!DestEltVT.isVector() &&
5330            "Element type of vector ValueType must not be vector!");
5331     if (isSimple)
5332       return ConstantFoldBITCASTofBUILD_VECTOR(N0.getNode(), DestEltVT);
5333   }
5334
5335   // If the input is a constant, let getNode fold it.
5336   if (isa<ConstantSDNode>(N0) || isa<ConstantFPSDNode>(N0)) {
5337     SDValue Res = DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT, N0);
5338     if (Res.getNode() != N) {
5339       if (!LegalOperations ||
5340           TLI.isOperationLegal(Res.getNode()->getOpcode(), VT))
5341         return Res;
5342
5343       // Folding it resulted in an illegal node, and it's too late to
5344       // do that. Clean up the old node and forego the transformation.
5345       // Ideally this won't happen very often, because instcombine
5346       // and the earlier dagcombine runs (where illegal nodes are
5347       // permitted) should have folded most of them already.
5348       DAG.DeleteNode(Res.getNode());
5349     }
5350   }
5351
5352   // (conv (conv x, t1), t2) -> (conv x, t2)
5353   if (N0.getOpcode() == ISD::BITCAST)
5354     return DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT,
5355                        N0.getOperand(0));
5356
5357   // fold (conv (load x)) -> (load (conv*)x)
5358   // If the resultant load doesn't need a higher alignment than the original!
5359   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
5360       // Do not change the width of a volatile load.
5361       !cast<LoadSDNode>(N0)->isVolatile() &&
5362       (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT))) {
5363     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5364     unsigned Align = TLI.getTargetData()->
5365       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
5366     unsigned OrigAlign = LN0->getAlignment();
5367
5368     if (Align <= OrigAlign) {
5369       SDValue Load = DAG.getLoad(VT, N->getDebugLoc(), LN0->getChain(),
5370                                  LN0->getBasePtr(), LN0->getPointerInfo(),
5371                                  LN0->isVolatile(), LN0->isNonTemporal(),
5372                                  LN0->isInvariant(), OrigAlign);
5373       AddToWorkList(N);
5374       CombineTo(N0.getNode(),
5375                 DAG.getNode(ISD::BITCAST, N0.getDebugLoc(),
5376                             N0.getValueType(), Load),
5377                 Load.getValue(1));
5378       return Load;
5379     }
5380   }
5381
5382   // fold (bitconvert (fneg x)) -> (xor (bitconvert x), signbit)
5383   // fold (bitconvert (fabs x)) -> (and (bitconvert x), (not signbit))
5384   // This often reduces constant pool loads.
5385   if (((N0.getOpcode() == ISD::FNEG && !TLI.isFNegFree(VT)) ||
5386        (N0.getOpcode() == ISD::FABS && !TLI.isFAbsFree(VT))) &&
5387       N0.getNode()->hasOneUse() && VT.isInteger() && !VT.isVector()) {
5388     SDValue NewConv = DAG.getNode(ISD::BITCAST, N0.getDebugLoc(), VT,
5389                                   N0.getOperand(0));
5390     AddToWorkList(NewConv.getNode());
5391
5392     APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
5393     if (N0.getOpcode() == ISD::FNEG)
5394       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT,
5395                          NewConv, DAG.getConstant(SignBit, VT));
5396     assert(N0.getOpcode() == ISD::FABS);
5397     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
5398                        NewConv, DAG.getConstant(~SignBit, VT));
5399   }
5400
5401   // fold (bitconvert (fcopysign cst, x)) ->
5402   //         (or (and (bitconvert x), sign), (and cst, (not sign)))
5403   // Note that we don't handle (copysign x, cst) because this can always be
5404   // folded to an fneg or fabs.
5405   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse() &&
5406       isa<ConstantFPSDNode>(N0.getOperand(0)) &&
5407       VT.isInteger() && !VT.isVector()) {
5408     unsigned OrigXWidth = N0.getOperand(1).getValueType().getSizeInBits();
5409     EVT IntXVT = EVT::getIntegerVT(*DAG.getContext(), OrigXWidth);
5410     if (isTypeLegal(IntXVT)) {
5411       SDValue X = DAG.getNode(ISD::BITCAST, N0.getDebugLoc(),
5412                               IntXVT, N0.getOperand(1));
5413       AddToWorkList(X.getNode());
5414
5415       // If X has a different width than the result/lhs, sext it or truncate it.
5416       unsigned VTWidth = VT.getSizeInBits();
5417       if (OrigXWidth < VTWidth) {
5418         X = DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT, X);
5419         AddToWorkList(X.getNode());
5420       } else if (OrigXWidth > VTWidth) {
5421         // To get the sign bit in the right place, we have to shift it right
5422         // before truncating.
5423         X = DAG.getNode(ISD::SRL, X.getDebugLoc(),
5424                         X.getValueType(), X,
5425                         DAG.getConstant(OrigXWidth-VTWidth, X.getValueType()));
5426         AddToWorkList(X.getNode());
5427         X = DAG.getNode(ISD::TRUNCATE, X.getDebugLoc(), VT, X);
5428         AddToWorkList(X.getNode());
5429       }
5430
5431       APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
5432       X = DAG.getNode(ISD::AND, X.getDebugLoc(), VT,
5433                       X, DAG.getConstant(SignBit, VT));
5434       AddToWorkList(X.getNode());
5435
5436       SDValue Cst = DAG.getNode(ISD::BITCAST, N0.getDebugLoc(),
5437                                 VT, N0.getOperand(0));
5438       Cst = DAG.getNode(ISD::AND, Cst.getDebugLoc(), VT,
5439                         Cst, DAG.getConstant(~SignBit, VT));
5440       AddToWorkList(Cst.getNode());
5441
5442       return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, X, Cst);
5443     }
5444   }
5445
5446   // bitconvert(build_pair(ld, ld)) -> ld iff load locations are consecutive.
5447   if (N0.getOpcode() == ISD::BUILD_PAIR) {
5448     SDValue CombineLD = CombineConsecutiveLoads(N0.getNode(), VT);
5449     if (CombineLD.getNode())
5450       return CombineLD;
5451   }
5452
5453   return SDValue();
5454 }
5455
5456 SDValue DAGCombiner::visitBUILD_PAIR(SDNode *N) {
5457   EVT VT = N->getValueType(0);
5458   return CombineConsecutiveLoads(N, VT);
5459 }
5460
5461 /// ConstantFoldBITCASTofBUILD_VECTOR - We know that BV is a build_vector
5462 /// node with Constant, ConstantFP or Undef operands.  DstEltVT indicates the
5463 /// destination element value type.
5464 SDValue DAGCombiner::
5465 ConstantFoldBITCASTofBUILD_VECTOR(SDNode *BV, EVT DstEltVT) {
5466   EVT SrcEltVT = BV->getValueType(0).getVectorElementType();
5467
5468   // If this is already the right type, we're done.
5469   if (SrcEltVT == DstEltVT) return SDValue(BV, 0);
5470
5471   unsigned SrcBitSize = SrcEltVT.getSizeInBits();
5472   unsigned DstBitSize = DstEltVT.getSizeInBits();
5473
5474   // If this is a conversion of N elements of one type to N elements of another
5475   // type, convert each element.  This handles FP<->INT cases.
5476   if (SrcBitSize == DstBitSize) {
5477     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
5478                               BV->getValueType(0).getVectorNumElements());
5479
5480     // Due to the FP element handling below calling this routine recursively,
5481     // we can end up with a scalar-to-vector node here.
5482     if (BV->getOpcode() == ISD::SCALAR_TO_VECTOR)
5483       return DAG.getNode(ISD::SCALAR_TO_VECTOR, BV->getDebugLoc(), VT,
5484                          DAG.getNode(ISD::BITCAST, BV->getDebugLoc(),
5485                                      DstEltVT, BV->getOperand(0)));
5486
5487     SmallVector<SDValue, 8> Ops;
5488     for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
5489       SDValue Op = BV->getOperand(i);
5490       // If the vector element type is not legal, the BUILD_VECTOR operands
5491       // are promoted and implicitly truncated.  Make that explicit here.
5492       if (Op.getValueType() != SrcEltVT)
5493         Op = DAG.getNode(ISD::TRUNCATE, BV->getDebugLoc(), SrcEltVT, Op);
5494       Ops.push_back(DAG.getNode(ISD::BITCAST, BV->getDebugLoc(),
5495                                 DstEltVT, Op));
5496       AddToWorkList(Ops.back().getNode());
5497     }
5498     return DAG.getNode(ISD::BUILD_VECTOR, BV->getDebugLoc(), VT,
5499                        &Ops[0], Ops.size());
5500   }
5501
5502   // Otherwise, we're growing or shrinking the elements.  To avoid having to
5503   // handle annoying details of growing/shrinking FP values, we convert them to
5504   // int first.
5505   if (SrcEltVT.isFloatingPoint()) {
5506     // Convert the input float vector to a int vector where the elements are the
5507     // same sizes.
5508     assert((SrcEltVT == MVT::f32 || SrcEltVT == MVT::f64) && "Unknown FP VT!");
5509     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), SrcEltVT.getSizeInBits());
5510     BV = ConstantFoldBITCASTofBUILD_VECTOR(BV, IntVT).getNode();
5511     SrcEltVT = IntVT;
5512   }
5513
5514   // Now we know the input is an integer vector.  If the output is a FP type,
5515   // convert to integer first, then to FP of the right size.
5516   if (DstEltVT.isFloatingPoint()) {
5517     assert((DstEltVT == MVT::f32 || DstEltVT == MVT::f64) && "Unknown FP VT!");
5518     EVT TmpVT = EVT::getIntegerVT(*DAG.getContext(), DstEltVT.getSizeInBits());
5519     SDNode *Tmp = ConstantFoldBITCASTofBUILD_VECTOR(BV, TmpVT).getNode();
5520
5521     // Next, convert to FP elements of the same size.
5522     return ConstantFoldBITCASTofBUILD_VECTOR(Tmp, DstEltVT);
5523   }
5524
5525   // Okay, we know the src/dst types are both integers of differing types.
5526   // Handling growing first.
5527   assert(SrcEltVT.isInteger() && DstEltVT.isInteger());
5528   if (SrcBitSize < DstBitSize) {
5529     unsigned NumInputsPerOutput = DstBitSize/SrcBitSize;
5530
5531     SmallVector<SDValue, 8> Ops;
5532     for (unsigned i = 0, e = BV->getNumOperands(); i != e;
5533          i += NumInputsPerOutput) {
5534       bool isLE = TLI.isLittleEndian();
5535       APInt NewBits = APInt(DstBitSize, 0);
5536       bool EltIsUndef = true;
5537       for (unsigned j = 0; j != NumInputsPerOutput; ++j) {
5538         // Shift the previously computed bits over.
5539         NewBits <<= SrcBitSize;
5540         SDValue Op = BV->getOperand(i+ (isLE ? (NumInputsPerOutput-j-1) : j));
5541         if (Op.getOpcode() == ISD::UNDEF) continue;
5542         EltIsUndef = false;
5543
5544         NewBits |= cast<ConstantSDNode>(Op)->getAPIntValue().
5545                    zextOrTrunc(SrcBitSize).zext(DstBitSize);
5546       }
5547
5548       if (EltIsUndef)
5549         Ops.push_back(DAG.getUNDEF(DstEltVT));
5550       else
5551         Ops.push_back(DAG.getConstant(NewBits, DstEltVT));
5552     }
5553
5554     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT, Ops.size());
5555     return DAG.getNode(ISD::BUILD_VECTOR, BV->getDebugLoc(), VT,
5556                        &Ops[0], Ops.size());
5557   }
5558
5559   // Finally, this must be the case where we are shrinking elements: each input
5560   // turns into multiple outputs.
5561   bool isS2V = ISD::isScalarToVector(BV);
5562   unsigned NumOutputsPerInput = SrcBitSize/DstBitSize;
5563   EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
5564                             NumOutputsPerInput*BV->getNumOperands());
5565   SmallVector<SDValue, 8> Ops;
5566
5567   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
5568     if (BV->getOperand(i).getOpcode() == ISD::UNDEF) {
5569       for (unsigned j = 0; j != NumOutputsPerInput; ++j)
5570         Ops.push_back(DAG.getUNDEF(DstEltVT));
5571       continue;
5572     }
5573
5574     APInt OpVal = cast<ConstantSDNode>(BV->getOperand(i))->
5575                   getAPIntValue().zextOrTrunc(SrcBitSize);
5576
5577     for (unsigned j = 0; j != NumOutputsPerInput; ++j) {
5578       APInt ThisVal = OpVal.trunc(DstBitSize);
5579       Ops.push_back(DAG.getConstant(ThisVal, DstEltVT));
5580       if (isS2V && i == 0 && j == 0 && ThisVal.zext(SrcBitSize) == OpVal)
5581         // Simply turn this into a SCALAR_TO_VECTOR of the new type.
5582         return DAG.getNode(ISD::SCALAR_TO_VECTOR, BV->getDebugLoc(), VT,
5583                            Ops[0]);
5584       OpVal = OpVal.lshr(DstBitSize);
5585     }
5586
5587     // For big endian targets, swap the order of the pieces of each element.
5588     if (TLI.isBigEndian())
5589       std::reverse(Ops.end()-NumOutputsPerInput, Ops.end());
5590   }
5591
5592   return DAG.getNode(ISD::BUILD_VECTOR, BV->getDebugLoc(), VT,
5593                      &Ops[0], Ops.size());
5594 }
5595
5596 SDValue DAGCombiner::visitFADD(SDNode *N) {
5597   SDValue N0 = N->getOperand(0);
5598   SDValue N1 = N->getOperand(1);
5599   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5600   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
5601   EVT VT = N->getValueType(0);
5602
5603   // fold vector ops
5604   if (VT.isVector()) {
5605     SDValue FoldedVOp = SimplifyVBinOp(N);
5606     if (FoldedVOp.getNode()) return FoldedVOp;
5607   }
5608
5609   // fold (fadd c1, c2) -> (fadd c1, c2)
5610   if (N0CFP && N1CFP && VT != MVT::ppcf128)
5611     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N0, N1);
5612   // canonicalize constant to RHS
5613   if (N0CFP && !N1CFP)
5614     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N1, N0);
5615   // fold (fadd A, 0) -> A
5616   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
5617       N1CFP->getValueAPF().isZero())
5618     return N0;
5619   // fold (fadd A, (fneg B)) -> (fsub A, B)
5620   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
5621       isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options) == 2)
5622     return DAG.getNode(ISD::FSUB, N->getDebugLoc(), VT, N0,
5623                        GetNegatedExpression(N1, DAG, LegalOperations));
5624   // fold (fadd (fneg A), B) -> (fsub B, A)
5625   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
5626       isNegatibleForFree(N0, LegalOperations, TLI, &DAG.getTarget().Options) == 2)
5627     return DAG.getNode(ISD::FSUB, N->getDebugLoc(), VT, N1,
5628                        GetNegatedExpression(N0, DAG, LegalOperations));
5629
5630   // If allowed, fold (fadd (fadd x, c1), c2) -> (fadd x, (fadd c1, c2))
5631   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
5632       N0.getOpcode() == ISD::FADD && N0.getNode()->hasOneUse() &&
5633       isa<ConstantFPSDNode>(N0.getOperand(1)))
5634     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N0.getOperand(0),
5635                        DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
5636                                    N0.getOperand(1), N1));
5637
5638   return SDValue();
5639 }
5640
5641 SDValue DAGCombiner::visitFSUB(SDNode *N) {
5642   SDValue N0 = N->getOperand(0);
5643   SDValue N1 = N->getOperand(1);
5644   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5645   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
5646   EVT VT = N->getValueType(0);
5647
5648   // fold vector ops
5649   if (VT.isVector()) {
5650     SDValue FoldedVOp = SimplifyVBinOp(N);
5651     if (FoldedVOp.getNode()) return FoldedVOp;
5652   }
5653
5654   // fold (fsub c1, c2) -> c1-c2
5655   if (N0CFP && N1CFP && VT != MVT::ppcf128)
5656     return DAG.getNode(ISD::FSUB, N->getDebugLoc(), VT, N0, N1);
5657   // fold (fsub A, 0) -> A
5658   if (DAG.getTarget().Options.UnsafeFPMath &&
5659       N1CFP && N1CFP->getValueAPF().isZero())
5660     return N0;
5661   // fold (fsub 0, B) -> -B
5662   if (DAG.getTarget().Options.UnsafeFPMath &&
5663       N0CFP && N0CFP->getValueAPF().isZero()) {
5664     if (isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options))
5665       return GetNegatedExpression(N1, DAG, LegalOperations);
5666     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
5667       return DAG.getNode(ISD::FNEG, N->getDebugLoc(), VT, N1);
5668   }
5669   // fold (fsub A, (fneg B)) -> (fadd A, B)
5670   if (isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options))
5671     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N0,
5672                        GetNegatedExpression(N1, DAG, LegalOperations));
5673
5674   // If 'unsafe math' is enabled, fold
5675   //    (fsub x, (fadd x, y)) -> (fneg y) &
5676   //    (fsub x, (fadd y, x)) -> (fneg y)
5677   if (DAG.getTarget().Options.UnsafeFPMath) {
5678     if (N1.getOpcode() == ISD::FADD) {
5679       SDValue N10 = N1->getOperand(0);
5680       SDValue N11 = N1->getOperand(1);
5681
5682       if (N10 == N0 && isNegatibleForFree(N11, LegalOperations, TLI,
5683                                           &DAG.getTarget().Options))
5684         return GetNegatedExpression(N11, DAG, LegalOperations);
5685       else if (N11 == N0 && isNegatibleForFree(N10, LegalOperations, TLI,
5686                                                &DAG.getTarget().Options))
5687         return GetNegatedExpression(N10, DAG, LegalOperations);
5688     }
5689   }
5690
5691   return SDValue();
5692 }
5693
5694 SDValue DAGCombiner::visitFMUL(SDNode *N) {
5695   SDValue N0 = N->getOperand(0);
5696   SDValue N1 = N->getOperand(1);
5697   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5698   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
5699   EVT VT = N->getValueType(0);
5700   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5701
5702   // fold vector ops
5703   if (VT.isVector()) {
5704     SDValue FoldedVOp = SimplifyVBinOp(N);
5705     if (FoldedVOp.getNode()) return FoldedVOp;
5706   }
5707
5708   // fold (fmul c1, c2) -> c1*c2
5709   if (N0CFP && N1CFP && VT != MVT::ppcf128)
5710     return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT, N0, N1);
5711   // canonicalize constant to RHS
5712   if (N0CFP && !N1CFP)
5713     return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT, N1, N0);
5714   // fold (fmul A, 0) -> 0
5715   if (DAG.getTarget().Options.UnsafeFPMath &&
5716       N1CFP && N1CFP->getValueAPF().isZero())
5717     return N1;
5718   // fold (fmul A, 0) -> 0, vector edition.
5719   if (DAG.getTarget().Options.UnsafeFPMath &&
5720       ISD::isBuildVectorAllZeros(N1.getNode()))
5721     return N1;
5722   // fold (fmul X, 2.0) -> (fadd X, X)
5723   if (N1CFP && N1CFP->isExactlyValue(+2.0))
5724     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N0, N0);
5725   // fold (fmul X, -1.0) -> (fneg X)
5726   if (N1CFP && N1CFP->isExactlyValue(-1.0))
5727     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
5728       return DAG.getNode(ISD::FNEG, N->getDebugLoc(), VT, N0);
5729
5730   // fold (fmul (fneg X), (fneg Y)) -> (fmul X, Y)
5731   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI,
5732                                        &DAG.getTarget().Options)) {
5733     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI,
5734                                          &DAG.getTarget().Options)) {
5735       // Both can be negated for free, check to see if at least one is cheaper
5736       // negated.
5737       if (LHSNeg == 2 || RHSNeg == 2)
5738         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5739                            GetNegatedExpression(N0, DAG, LegalOperations),
5740                            GetNegatedExpression(N1, DAG, LegalOperations));
5741     }
5742   }
5743
5744   // If allowed, fold (fmul (fmul x, c1), c2) -> (fmul x, (fmul c1, c2))
5745   if (DAG.getTarget().Options.UnsafeFPMath &&
5746       N1CFP && N0.getOpcode() == ISD::FMUL &&
5747       N0.getNode()->hasOneUse() && isa<ConstantFPSDNode>(N0.getOperand(1)))
5748     return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT, N0.getOperand(0),
5749                        DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5750                                    N0.getOperand(1), N1));
5751
5752   return SDValue();
5753 }
5754
5755 SDValue DAGCombiner::visitFDIV(SDNode *N) {
5756   SDValue N0 = N->getOperand(0);
5757   SDValue N1 = N->getOperand(1);
5758   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5759   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
5760   EVT VT = N->getValueType(0);
5761   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5762
5763   // fold vector ops
5764   if (VT.isVector()) {
5765     SDValue FoldedVOp = SimplifyVBinOp(N);
5766     if (FoldedVOp.getNode()) return FoldedVOp;
5767   }
5768
5769   // fold (fdiv c1, c2) -> c1/c2
5770   if (N0CFP && N1CFP && VT != MVT::ppcf128)
5771     return DAG.getNode(ISD::FDIV, N->getDebugLoc(), VT, N0, N1);
5772
5773   // fold (fdiv X, c2) -> fmul X, 1/c2 if losing precision is acceptable.
5774   if (N1CFP && VT != MVT::ppcf128 && DAG.getTarget().Options.UnsafeFPMath) {
5775     // Compute the reciprocal 1.0 / c2.
5776     APFloat N1APF = N1CFP->getValueAPF();
5777     APFloat Recip(N1APF.getSemantics(), 1); // 1.0
5778     APFloat::opStatus st = Recip.divide(N1APF, APFloat::rmNearestTiesToEven);
5779     // Only do the transform if the reciprocal is a legal fp immediate that
5780     // isn't too nasty (eg NaN, denormal, ...).
5781     if ((st == APFloat::opOK || st == APFloat::opInexact) && // Not too nasty
5782         (!LegalOperations ||
5783          // FIXME: custom lowering of ConstantFP might fail (see e.g. ARM
5784          // backend)... we should handle this gracefully after Legalize.
5785          // TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT) ||
5786          TLI.isOperationLegal(llvm::ISD::ConstantFP, VT) ||
5787          TLI.isFPImmLegal(Recip, VT)))
5788       return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT, N0,
5789                          DAG.getConstantFP(Recip, VT));
5790   }
5791
5792   // (fdiv (fneg X), (fneg Y)) -> (fdiv X, Y)
5793   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI,
5794                                        &DAG.getTarget().Options)) {
5795     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI,
5796                                          &DAG.getTarget().Options)) {
5797       // Both can be negated for free, check to see if at least one is cheaper
5798       // negated.
5799       if (LHSNeg == 2 || RHSNeg == 2)
5800         return DAG.getNode(ISD::FDIV, N->getDebugLoc(), VT,
5801                            GetNegatedExpression(N0, DAG, LegalOperations),
5802                            GetNegatedExpression(N1, DAG, LegalOperations));
5803     }
5804   }
5805
5806   return SDValue();
5807 }
5808
5809 SDValue DAGCombiner::visitFREM(SDNode *N) {
5810   SDValue N0 = N->getOperand(0);
5811   SDValue N1 = N->getOperand(1);
5812   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5813   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
5814   EVT VT = N->getValueType(0);
5815
5816   // fold (frem c1, c2) -> fmod(c1,c2)
5817   if (N0CFP && N1CFP && VT != MVT::ppcf128)
5818     return DAG.getNode(ISD::FREM, N->getDebugLoc(), VT, N0, N1);
5819
5820   return SDValue();
5821 }
5822
5823 SDValue DAGCombiner::visitFCOPYSIGN(SDNode *N) {
5824   SDValue N0 = N->getOperand(0);
5825   SDValue N1 = N->getOperand(1);
5826   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5827   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
5828   EVT VT = N->getValueType(0);
5829
5830   if (N0CFP && N1CFP && VT != MVT::ppcf128)  // Constant fold
5831     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT, N0, N1);
5832
5833   if (N1CFP) {
5834     const APFloat& V = N1CFP->getValueAPF();
5835     // copysign(x, c1) -> fabs(x)       iff ispos(c1)
5836     // copysign(x, c1) -> fneg(fabs(x)) iff isneg(c1)
5837     if (!V.isNegative()) {
5838       if (!LegalOperations || TLI.isOperationLegal(ISD::FABS, VT))
5839         return DAG.getNode(ISD::FABS, N->getDebugLoc(), VT, N0);
5840     } else {
5841       if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
5842         return DAG.getNode(ISD::FNEG, N->getDebugLoc(), VT,
5843                            DAG.getNode(ISD::FABS, N0.getDebugLoc(), VT, N0));
5844     }
5845   }
5846
5847   // copysign(fabs(x), y) -> copysign(x, y)
5848   // copysign(fneg(x), y) -> copysign(x, y)
5849   // copysign(copysign(x,z), y) -> copysign(x, y)
5850   if (N0.getOpcode() == ISD::FABS || N0.getOpcode() == ISD::FNEG ||
5851       N0.getOpcode() == ISD::FCOPYSIGN)
5852     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT,
5853                        N0.getOperand(0), N1);
5854
5855   // copysign(x, abs(y)) -> abs(x)
5856   if (N1.getOpcode() == ISD::FABS)
5857     return DAG.getNode(ISD::FABS, N->getDebugLoc(), VT, N0);
5858
5859   // copysign(x, copysign(y,z)) -> copysign(x, z)
5860   if (N1.getOpcode() == ISD::FCOPYSIGN)
5861     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT,
5862                        N0, N1.getOperand(1));
5863
5864   // copysign(x, fp_extend(y)) -> copysign(x, y)
5865   // copysign(x, fp_round(y)) -> copysign(x, y)
5866   if (N1.getOpcode() == ISD::FP_EXTEND || N1.getOpcode() == ISD::FP_ROUND)
5867     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT,
5868                        N0, N1.getOperand(0));
5869
5870   return SDValue();
5871 }
5872
5873 SDValue DAGCombiner::visitSINT_TO_FP(SDNode *N) {
5874   SDValue N0 = N->getOperand(0);
5875   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
5876   EVT VT = N->getValueType(0);
5877   EVT OpVT = N0.getValueType();
5878
5879   // fold (sint_to_fp c1) -> c1fp
5880   if (N0C && OpVT != MVT::ppcf128 &&
5881       // ...but only if the target supports immediate floating-point values
5882       (!LegalOperations ||
5883        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
5884     return DAG.getNode(ISD::SINT_TO_FP, N->getDebugLoc(), VT, N0);
5885
5886   // If the input is a legal type, and SINT_TO_FP is not legal on this target,
5887   // but UINT_TO_FP is legal on this target, try to convert.
5888   if (!TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT) &&
5889       TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT)) {
5890     // If the sign bit is known to be zero, we can change this to UINT_TO_FP.
5891     if (DAG.SignBitIsZero(N0))
5892       return DAG.getNode(ISD::UINT_TO_FP, N->getDebugLoc(), VT, N0);
5893   }
5894
5895   return SDValue();
5896 }
5897
5898 SDValue DAGCombiner::visitUINT_TO_FP(SDNode *N) {
5899   SDValue N0 = N->getOperand(0);
5900   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
5901   EVT VT = N->getValueType(0);
5902   EVT OpVT = N0.getValueType();
5903
5904   // fold (uint_to_fp c1) -> c1fp
5905   if (N0C && OpVT != MVT::ppcf128 &&
5906       // ...but only if the target supports immediate floating-point values
5907       (!LegalOperations ||
5908        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
5909     return DAG.getNode(ISD::UINT_TO_FP, N->getDebugLoc(), VT, N0);
5910
5911   // If the input is a legal type, and UINT_TO_FP is not legal on this target,
5912   // but SINT_TO_FP is legal on this target, try to convert.
5913   if (!TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT) &&
5914       TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT)) {
5915     // If the sign bit is known to be zero, we can change this to SINT_TO_FP.
5916     if (DAG.SignBitIsZero(N0))
5917       return DAG.getNode(ISD::SINT_TO_FP, N->getDebugLoc(), VT, N0);
5918   }
5919
5920   return SDValue();
5921 }
5922
5923 SDValue DAGCombiner::visitFP_TO_SINT(SDNode *N) {
5924   SDValue N0 = N->getOperand(0);
5925   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5926   EVT VT = N->getValueType(0);
5927
5928   // fold (fp_to_sint c1fp) -> c1
5929   if (N0CFP)
5930     return DAG.getNode(ISD::FP_TO_SINT, N->getDebugLoc(), VT, N0);
5931
5932   return SDValue();
5933 }
5934
5935 SDValue DAGCombiner::visitFP_TO_UINT(SDNode *N) {
5936   SDValue N0 = N->getOperand(0);
5937   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5938   EVT VT = N->getValueType(0);
5939
5940   // fold (fp_to_uint c1fp) -> c1
5941   if (N0CFP && VT != MVT::ppcf128)
5942     return DAG.getNode(ISD::FP_TO_UINT, N->getDebugLoc(), VT, N0);
5943
5944   return SDValue();
5945 }
5946
5947 SDValue DAGCombiner::visitFP_ROUND(SDNode *N) {
5948   SDValue N0 = N->getOperand(0);
5949   SDValue N1 = N->getOperand(1);
5950   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5951   EVT VT = N->getValueType(0);
5952
5953   // fold (fp_round c1fp) -> c1fp
5954   if (N0CFP && N0.getValueType() != MVT::ppcf128)
5955     return DAG.getNode(ISD::FP_ROUND, N->getDebugLoc(), VT, N0, N1);
5956
5957   // fold (fp_round (fp_extend x)) -> x
5958   if (N0.getOpcode() == ISD::FP_EXTEND && VT == N0.getOperand(0).getValueType())
5959     return N0.getOperand(0);
5960
5961   // fold (fp_round (fp_round x)) -> (fp_round x)
5962   if (N0.getOpcode() == ISD::FP_ROUND) {
5963     // This is a value preserving truncation if both round's are.
5964     bool IsTrunc = N->getConstantOperandVal(1) == 1 &&
5965                    N0.getNode()->getConstantOperandVal(1) == 1;
5966     return DAG.getNode(ISD::FP_ROUND, N->getDebugLoc(), VT, N0.getOperand(0),
5967                        DAG.getIntPtrConstant(IsTrunc));
5968   }
5969
5970   // fold (fp_round (copysign X, Y)) -> (copysign (fp_round X), Y)
5971   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse()) {
5972     SDValue Tmp = DAG.getNode(ISD::FP_ROUND, N0.getDebugLoc(), VT,
5973                               N0.getOperand(0), N1);
5974     AddToWorkList(Tmp.getNode());
5975     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT,
5976                        Tmp, N0.getOperand(1));
5977   }
5978
5979   return SDValue();
5980 }
5981
5982 SDValue DAGCombiner::visitFP_ROUND_INREG(SDNode *N) {
5983   SDValue N0 = N->getOperand(0);
5984   EVT VT = N->getValueType(0);
5985   EVT EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
5986   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5987
5988   // fold (fp_round_inreg c1fp) -> c1fp
5989   if (N0CFP && isTypeLegal(EVT)) {
5990     SDValue Round = DAG.getConstantFP(*N0CFP->getConstantFPValue(), EVT);
5991     return DAG.getNode(ISD::FP_EXTEND, N->getDebugLoc(), VT, Round);
5992   }
5993
5994   return SDValue();
5995 }
5996
5997 SDValue DAGCombiner::visitFP_EXTEND(SDNode *N) {
5998   SDValue N0 = N->getOperand(0);
5999   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6000   EVT VT = N->getValueType(0);
6001
6002   // If this is fp_round(fpextend), don't fold it, allow ourselves to be folded.
6003   if (N->hasOneUse() &&
6004       N->use_begin()->getOpcode() == ISD::FP_ROUND)
6005     return SDValue();
6006
6007   // fold (fp_extend c1fp) -> c1fp
6008   if (N0CFP && VT != MVT::ppcf128)
6009     return DAG.getNode(ISD::FP_EXTEND, N->getDebugLoc(), VT, N0);
6010
6011   // Turn fp_extend(fp_round(X, 1)) -> x since the fp_round doesn't affect the
6012   // value of X.
6013   if (N0.getOpcode() == ISD::FP_ROUND
6014       && N0.getNode()->getConstantOperandVal(1) == 1) {
6015     SDValue In = N0.getOperand(0);
6016     if (In.getValueType() == VT) return In;
6017     if (VT.bitsLT(In.getValueType()))
6018       return DAG.getNode(ISD::FP_ROUND, N->getDebugLoc(), VT,
6019                          In, N0.getOperand(1));
6020     return DAG.getNode(ISD::FP_EXTEND, N->getDebugLoc(), VT, In);
6021   }
6022
6023   // fold (fpext (load x)) -> (fpext (fptrunc (extload x)))
6024   if (ISD::isNON_EXTLoad(N0.getNode()) && N0.hasOneUse() &&
6025       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
6026        TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType()))) {
6027     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6028     SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, N->getDebugLoc(), VT,
6029                                      LN0->getChain(),
6030                                      LN0->getBasePtr(), LN0->getPointerInfo(),
6031                                      N0.getValueType(),
6032                                      LN0->isVolatile(), LN0->isNonTemporal(),
6033                                      LN0->getAlignment());
6034     CombineTo(N, ExtLoad);
6035     CombineTo(N0.getNode(),
6036               DAG.getNode(ISD::FP_ROUND, N0.getDebugLoc(),
6037                           N0.getValueType(), ExtLoad, DAG.getIntPtrConstant(1)),
6038               ExtLoad.getValue(1));
6039     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6040   }
6041
6042   return SDValue();
6043 }
6044
6045 SDValue DAGCombiner::visitFNEG(SDNode *N) {
6046   SDValue N0 = N->getOperand(0);
6047   EVT VT = N->getValueType(0);
6048
6049   if (isNegatibleForFree(N0, LegalOperations, DAG.getTargetLoweringInfo(),
6050                          &DAG.getTarget().Options))
6051     return GetNegatedExpression(N0, DAG, LegalOperations);
6052
6053   // Transform fneg(bitconvert(x)) -> bitconvert(x^sign) to avoid loading
6054   // constant pool values.
6055   if (!TLI.isFNegFree(VT) && N0.getOpcode() == ISD::BITCAST &&
6056       !VT.isVector() &&
6057       N0.getNode()->hasOneUse() &&
6058       N0.getOperand(0).getValueType().isInteger()) {
6059     SDValue Int = N0.getOperand(0);
6060     EVT IntVT = Int.getValueType();
6061     if (IntVT.isInteger() && !IntVT.isVector()) {
6062       Int = DAG.getNode(ISD::XOR, N0.getDebugLoc(), IntVT, Int,
6063               DAG.getConstant(APInt::getSignBit(IntVT.getSizeInBits()), IntVT));
6064       AddToWorkList(Int.getNode());
6065       return DAG.getNode(ISD::BITCAST, N->getDebugLoc(),
6066                          VT, Int);
6067     }
6068   }
6069
6070   return SDValue();
6071 }
6072
6073 SDValue DAGCombiner::visitFABS(SDNode *N) {
6074   SDValue N0 = N->getOperand(0);
6075   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6076   EVT VT = N->getValueType(0);
6077
6078   // fold (fabs c1) -> fabs(c1)
6079   if (N0CFP && VT != MVT::ppcf128)
6080     return DAG.getNode(ISD::FABS, N->getDebugLoc(), VT, N0);
6081   // fold (fabs (fabs x)) -> (fabs x)
6082   if (N0.getOpcode() == ISD::FABS)
6083     return N->getOperand(0);
6084   // fold (fabs (fneg x)) -> (fabs x)
6085   // fold (fabs (fcopysign x, y)) -> (fabs x)
6086   if (N0.getOpcode() == ISD::FNEG || N0.getOpcode() == ISD::FCOPYSIGN)
6087     return DAG.getNode(ISD::FABS, N->getDebugLoc(), VT, N0.getOperand(0));
6088
6089   // Transform fabs(bitconvert(x)) -> bitconvert(x&~sign) to avoid loading
6090   // constant pool values.
6091   if (!TLI.isFAbsFree(VT) &&
6092       N0.getOpcode() == ISD::BITCAST && N0.getNode()->hasOneUse() &&
6093       N0.getOperand(0).getValueType().isInteger() &&
6094       !N0.getOperand(0).getValueType().isVector()) {
6095     SDValue Int = N0.getOperand(0);
6096     EVT IntVT = Int.getValueType();
6097     if (IntVT.isInteger() && !IntVT.isVector()) {
6098       Int = DAG.getNode(ISD::AND, N0.getDebugLoc(), IntVT, Int,
6099              DAG.getConstant(~APInt::getSignBit(IntVT.getSizeInBits()), IntVT));
6100       AddToWorkList(Int.getNode());
6101       return DAG.getNode(ISD::BITCAST, N->getDebugLoc(),
6102                          N->getValueType(0), Int);
6103     }
6104   }
6105
6106   return SDValue();
6107 }
6108
6109 SDValue DAGCombiner::visitBRCOND(SDNode *N) {
6110   SDValue Chain = N->getOperand(0);
6111   SDValue N1 = N->getOperand(1);
6112   SDValue N2 = N->getOperand(2);
6113
6114   // If N is a constant we could fold this into a fallthrough or unconditional
6115   // branch. However that doesn't happen very often in normal code, because
6116   // Instcombine/SimplifyCFG should have handled the available opportunities.
6117   // If we did this folding here, it would be necessary to update the
6118   // MachineBasicBlock CFG, which is awkward.
6119
6120   // fold a brcond with a setcc condition into a BR_CC node if BR_CC is legal
6121   // on the target.
6122   if (N1.getOpcode() == ISD::SETCC &&
6123       TLI.isOperationLegalOrCustom(ISD::BR_CC, MVT::Other)) {
6124     return DAG.getNode(ISD::BR_CC, N->getDebugLoc(), MVT::Other,
6125                        Chain, N1.getOperand(2),
6126                        N1.getOperand(0), N1.getOperand(1), N2);
6127   }
6128
6129   if ((N1.hasOneUse() && N1.getOpcode() == ISD::SRL) ||
6130       ((N1.getOpcode() == ISD::TRUNCATE && N1.hasOneUse()) &&
6131        (N1.getOperand(0).hasOneUse() &&
6132         N1.getOperand(0).getOpcode() == ISD::SRL))) {
6133     SDNode *Trunc = 0;
6134     if (N1.getOpcode() == ISD::TRUNCATE) {
6135       // Look pass the truncate.
6136       Trunc = N1.getNode();
6137       N1 = N1.getOperand(0);
6138     }
6139
6140     // Match this pattern so that we can generate simpler code:
6141     //
6142     //   %a = ...
6143     //   %b = and i32 %a, 2
6144     //   %c = srl i32 %b, 1
6145     //   brcond i32 %c ...
6146     //
6147     // into
6148     //
6149     //   %a = ...
6150     //   %b = and i32 %a, 2
6151     //   %c = setcc eq %b, 0
6152     //   brcond %c ...
6153     //
6154     // This applies only when the AND constant value has one bit set and the
6155     // SRL constant is equal to the log2 of the AND constant. The back-end is
6156     // smart enough to convert the result into a TEST/JMP sequence.
6157     SDValue Op0 = N1.getOperand(0);
6158     SDValue Op1 = N1.getOperand(1);
6159
6160     if (Op0.getOpcode() == ISD::AND &&
6161         Op1.getOpcode() == ISD::Constant) {
6162       SDValue AndOp1 = Op0.getOperand(1);
6163
6164       if (AndOp1.getOpcode() == ISD::Constant) {
6165         const APInt &AndConst = cast<ConstantSDNode>(AndOp1)->getAPIntValue();
6166
6167         if (AndConst.isPowerOf2() &&
6168             cast<ConstantSDNode>(Op1)->getAPIntValue()==AndConst.logBase2()) {
6169           SDValue SetCC =
6170             DAG.getSetCC(N->getDebugLoc(),
6171                          TLI.getSetCCResultType(Op0.getValueType()),
6172                          Op0, DAG.getConstant(0, Op0.getValueType()),
6173                          ISD::SETNE);
6174
6175           SDValue NewBRCond = DAG.getNode(ISD::BRCOND, N->getDebugLoc(),
6176                                           MVT::Other, Chain, SetCC, N2);
6177           // Don't add the new BRCond into the worklist or else SimplifySelectCC
6178           // will convert it back to (X & C1) >> C2.
6179           CombineTo(N, NewBRCond, false);
6180           // Truncate is dead.
6181           if (Trunc) {
6182             removeFromWorkList(Trunc);
6183             DAG.DeleteNode(Trunc);
6184           }
6185           // Replace the uses of SRL with SETCC
6186           WorkListRemover DeadNodes(*this);
6187           DAG.ReplaceAllUsesOfValueWith(N1, SetCC, &DeadNodes);
6188           removeFromWorkList(N1.getNode());
6189           DAG.DeleteNode(N1.getNode());
6190           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6191         }
6192       }
6193     }
6194
6195     if (Trunc)
6196       // Restore N1 if the above transformation doesn't match.
6197       N1 = N->getOperand(1);
6198   }
6199
6200   // Transform br(xor(x, y)) -> br(x != y)
6201   // Transform br(xor(xor(x,y), 1)) -> br (x == y)
6202   if (N1.hasOneUse() && N1.getOpcode() == ISD::XOR) {
6203     SDNode *TheXor = N1.getNode();
6204     SDValue Op0 = TheXor->getOperand(0);
6205     SDValue Op1 = TheXor->getOperand(1);
6206     if (Op0.getOpcode() == Op1.getOpcode()) {
6207       // Avoid missing important xor optimizations.
6208       SDValue Tmp = visitXOR(TheXor);
6209       if (Tmp.getNode() && Tmp.getNode() != TheXor) {
6210         DEBUG(dbgs() << "\nReplacing.8 ";
6211               TheXor->dump(&DAG);
6212               dbgs() << "\nWith: ";
6213               Tmp.getNode()->dump(&DAG);
6214               dbgs() << '\n');
6215         WorkListRemover DeadNodes(*this);
6216         DAG.ReplaceAllUsesOfValueWith(N1, Tmp, &DeadNodes);
6217         removeFromWorkList(TheXor);
6218         DAG.DeleteNode(TheXor);
6219         return DAG.getNode(ISD::BRCOND, N->getDebugLoc(),
6220                            MVT::Other, Chain, Tmp, N2);
6221       }
6222     }
6223
6224     if (Op0.getOpcode() != ISD::SETCC && Op1.getOpcode() != ISD::SETCC) {
6225       bool Equal = false;
6226       if (ConstantSDNode *RHSCI = dyn_cast<ConstantSDNode>(Op0))
6227         if (RHSCI->getAPIntValue() == 1 && Op0.hasOneUse() &&
6228             Op0.getOpcode() == ISD::XOR) {
6229           TheXor = Op0.getNode();
6230           Equal = true;
6231         }
6232
6233       EVT SetCCVT = N1.getValueType();
6234       if (LegalTypes)
6235         SetCCVT = TLI.getSetCCResultType(SetCCVT);
6236       SDValue SetCC = DAG.getSetCC(TheXor->getDebugLoc(),
6237                                    SetCCVT,
6238                                    Op0, Op1,
6239                                    Equal ? ISD::SETEQ : ISD::SETNE);
6240       // Replace the uses of XOR with SETCC
6241       WorkListRemover DeadNodes(*this);
6242       DAG.ReplaceAllUsesOfValueWith(N1, SetCC, &DeadNodes);
6243       removeFromWorkList(N1.getNode());
6244       DAG.DeleteNode(N1.getNode());
6245       return DAG.getNode(ISD::BRCOND, N->getDebugLoc(),
6246                          MVT::Other, Chain, SetCC, N2);
6247     }
6248   }
6249
6250   return SDValue();
6251 }
6252
6253 // Operand List for BR_CC: Chain, CondCC, CondLHS, CondRHS, DestBB.
6254 //
6255 SDValue DAGCombiner::visitBR_CC(SDNode *N) {
6256   CondCodeSDNode *CC = cast<CondCodeSDNode>(N->getOperand(1));
6257   SDValue CondLHS = N->getOperand(2), CondRHS = N->getOperand(3);
6258
6259   // If N is a constant we could fold this into a fallthrough or unconditional
6260   // branch. However that doesn't happen very often in normal code, because
6261   // Instcombine/SimplifyCFG should have handled the available opportunities.
6262   // If we did this folding here, it would be necessary to update the
6263   // MachineBasicBlock CFG, which is awkward.
6264
6265   // Use SimplifySetCC to simplify SETCC's.
6266   SDValue Simp = SimplifySetCC(TLI.getSetCCResultType(CondLHS.getValueType()),
6267                                CondLHS, CondRHS, CC->get(), N->getDebugLoc(),
6268                                false);
6269   if (Simp.getNode()) AddToWorkList(Simp.getNode());
6270
6271   // fold to a simpler setcc
6272   if (Simp.getNode() && Simp.getOpcode() == ISD::SETCC)
6273     return DAG.getNode(ISD::BR_CC, N->getDebugLoc(), MVT::Other,
6274                        N->getOperand(0), Simp.getOperand(2),
6275                        Simp.getOperand(0), Simp.getOperand(1),
6276                        N->getOperand(4));
6277
6278   return SDValue();
6279 }
6280
6281 /// canFoldInAddressingMode - Return true if 'Use' is a load or a store that
6282 /// uses N as its base pointer and that N may be folded in the load / store
6283 /// addressing mode.
6284 static bool canFoldInAddressingMode(SDNode *N, SDNode *Use,
6285                                     SelectionDAG &DAG,
6286                                     const TargetLowering &TLI) {
6287   EVT VT;
6288   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(Use)) {
6289     if (LD->isIndexed() || LD->getBasePtr().getNode() != N)
6290       return false;
6291     VT = Use->getValueType(0);
6292   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(Use)) {
6293     if (ST->isIndexed() || ST->getBasePtr().getNode() != N)
6294       return false;
6295     VT = ST->getValue().getValueType();
6296   } else
6297     return false;
6298
6299   TargetLowering::AddrMode AM;
6300   if (N->getOpcode() == ISD::ADD) {
6301     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
6302     if (Offset)
6303       // [reg +/- imm]
6304       AM.BaseOffs = Offset->getSExtValue();
6305     else
6306       // [reg +/- reg]
6307       AM.Scale = 1;
6308   } else if (N->getOpcode() == ISD::SUB) {
6309     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
6310     if (Offset)
6311       // [reg +/- imm]
6312       AM.BaseOffs = -Offset->getSExtValue();
6313     else
6314       // [reg +/- reg]
6315       AM.Scale = 1;
6316   } else
6317     return false;
6318
6319   return TLI.isLegalAddressingMode(AM, VT.getTypeForEVT(*DAG.getContext()));
6320 }
6321
6322 /// CombineToPreIndexedLoadStore - Try turning a load / store into a
6323 /// pre-indexed load / store when the base pointer is an add or subtract
6324 /// and it has other uses besides the load / store. After the
6325 /// transformation, the new indexed load / store has effectively folded
6326 /// the add / subtract in and all of its other uses are redirected to the
6327 /// new load / store.
6328 bool DAGCombiner::CombineToPreIndexedLoadStore(SDNode *N) {
6329   if (Level < AfterLegalizeDAG)
6330     return false;
6331
6332   bool isLoad = true;
6333   SDValue Ptr;
6334   EVT VT;
6335   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
6336     if (LD->isIndexed())
6337       return false;
6338     VT = LD->getMemoryVT();
6339     if (!TLI.isIndexedLoadLegal(ISD::PRE_INC, VT) &&
6340         !TLI.isIndexedLoadLegal(ISD::PRE_DEC, VT))
6341       return false;
6342     Ptr = LD->getBasePtr();
6343   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
6344     if (ST->isIndexed())
6345       return false;
6346     VT = ST->getMemoryVT();
6347     if (!TLI.isIndexedStoreLegal(ISD::PRE_INC, VT) &&
6348         !TLI.isIndexedStoreLegal(ISD::PRE_DEC, VT))
6349       return false;
6350     Ptr = ST->getBasePtr();
6351     isLoad = false;
6352   } else {
6353     return false;
6354   }
6355
6356   // If the pointer is not an add/sub, or if it doesn't have multiple uses, bail
6357   // out.  There is no reason to make this a preinc/predec.
6358   if ((Ptr.getOpcode() != ISD::ADD && Ptr.getOpcode() != ISD::SUB) ||
6359       Ptr.getNode()->hasOneUse())
6360     return false;
6361
6362   // Ask the target to do addressing mode selection.
6363   SDValue BasePtr;
6364   SDValue Offset;
6365   ISD::MemIndexedMode AM = ISD::UNINDEXED;
6366   if (!TLI.getPreIndexedAddressParts(N, BasePtr, Offset, AM, DAG))
6367     return false;
6368   // Don't create a indexed load / store with zero offset.
6369   if (isa<ConstantSDNode>(Offset) &&
6370       cast<ConstantSDNode>(Offset)->isNullValue())
6371     return false;
6372
6373   // Try turning it into a pre-indexed load / store except when:
6374   // 1) The new base ptr is a frame index.
6375   // 2) If N is a store and the new base ptr is either the same as or is a
6376   //    predecessor of the value being stored.
6377   // 3) Another use of old base ptr is a predecessor of N. If ptr is folded
6378   //    that would create a cycle.
6379   // 4) All uses are load / store ops that use it as old base ptr.
6380
6381   // Check #1.  Preinc'ing a frame index would require copying the stack pointer
6382   // (plus the implicit offset) to a register to preinc anyway.
6383   if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
6384     return false;
6385
6386   // Check #2.
6387   if (!isLoad) {
6388     SDValue Val = cast<StoreSDNode>(N)->getValue();
6389     if (Val == BasePtr || BasePtr.getNode()->isPredecessorOf(Val.getNode()))
6390       return false;
6391   }
6392
6393   // Now check for #3 and #4.
6394   bool RealUse = false;
6395
6396   // Caches for hasPredecessorHelper
6397   SmallPtrSet<const SDNode *, 32> Visited;
6398   SmallVector<const SDNode *, 16> Worklist;
6399
6400   for (SDNode::use_iterator I = Ptr.getNode()->use_begin(),
6401          E = Ptr.getNode()->use_end(); I != E; ++I) {
6402     SDNode *Use = *I;
6403     if (Use == N)
6404       continue;
6405     if (N->hasPredecessorHelper(Use, Visited, Worklist))
6406       return false;
6407
6408     // If Ptr may be folded in addressing mode of other use, then it's
6409     // not profitable to do this transformation.
6410     if (!canFoldInAddressingMode(Ptr.getNode(), Use, DAG, TLI))
6411       RealUse = true;
6412   }
6413
6414   if (!RealUse)
6415     return false;
6416
6417   SDValue Result;
6418   if (isLoad)
6419     Result = DAG.getIndexedLoad(SDValue(N,0), N->getDebugLoc(),
6420                                 BasePtr, Offset, AM);
6421   else
6422     Result = DAG.getIndexedStore(SDValue(N,0), N->getDebugLoc(),
6423                                  BasePtr, Offset, AM);
6424   ++PreIndexedNodes;
6425   ++NodesCombined;
6426   DEBUG(dbgs() << "\nReplacing.4 ";
6427         N->dump(&DAG);
6428         dbgs() << "\nWith: ";
6429         Result.getNode()->dump(&DAG);
6430         dbgs() << '\n');
6431   WorkListRemover DeadNodes(*this);
6432   if (isLoad) {
6433     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0),
6434                                   &DeadNodes);
6435     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2),
6436                                   &DeadNodes);
6437   } else {
6438     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1),
6439                                   &DeadNodes);
6440   }
6441
6442   // Finally, since the node is now dead, remove it from the graph.
6443   DAG.DeleteNode(N);
6444
6445   // Replace the uses of Ptr with uses of the updated base value.
6446   DAG.ReplaceAllUsesOfValueWith(Ptr, Result.getValue(isLoad ? 1 : 0),
6447                                 &DeadNodes);
6448   removeFromWorkList(Ptr.getNode());
6449   DAG.DeleteNode(Ptr.getNode());
6450
6451   return true;
6452 }
6453
6454 /// CombineToPostIndexedLoadStore - Try to combine a load / store with a
6455 /// add / sub of the base pointer node into a post-indexed load / store.
6456 /// The transformation folded the add / subtract into the new indexed
6457 /// load / store effectively and all of its uses are redirected to the
6458 /// new load / store.
6459 bool DAGCombiner::CombineToPostIndexedLoadStore(SDNode *N) {
6460   if (Level < AfterLegalizeDAG)
6461     return false;
6462
6463   bool isLoad = true;
6464   SDValue Ptr;
6465   EVT VT;
6466   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
6467     if (LD->isIndexed())
6468       return false;
6469     VT = LD->getMemoryVT();
6470     if (!TLI.isIndexedLoadLegal(ISD::POST_INC, VT) &&
6471         !TLI.isIndexedLoadLegal(ISD::POST_DEC, VT))
6472       return false;
6473     Ptr = LD->getBasePtr();
6474   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
6475     if (ST->isIndexed())
6476       return false;
6477     VT = ST->getMemoryVT();
6478     if (!TLI.isIndexedStoreLegal(ISD::POST_INC, VT) &&
6479         !TLI.isIndexedStoreLegal(ISD::POST_DEC, VT))
6480       return false;
6481     Ptr = ST->getBasePtr();
6482     isLoad = false;
6483   } else {
6484     return false;
6485   }
6486
6487   if (Ptr.getNode()->hasOneUse())
6488     return false;
6489
6490   for (SDNode::use_iterator I = Ptr.getNode()->use_begin(),
6491          E = Ptr.getNode()->use_end(); I != E; ++I) {
6492     SDNode *Op = *I;
6493     if (Op == N ||
6494         (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB))
6495       continue;
6496
6497     SDValue BasePtr;
6498     SDValue Offset;
6499     ISD::MemIndexedMode AM = ISD::UNINDEXED;
6500     if (TLI.getPostIndexedAddressParts(N, Op, BasePtr, Offset, AM, DAG)) {
6501       // Don't create a indexed load / store with zero offset.
6502       if (isa<ConstantSDNode>(Offset) &&
6503           cast<ConstantSDNode>(Offset)->isNullValue())
6504         continue;
6505
6506       // Try turning it into a post-indexed load / store except when
6507       // 1) All uses are load / store ops that use it as base ptr (and
6508       //    it may be folded as addressing mmode).
6509       // 2) Op must be independent of N, i.e. Op is neither a predecessor
6510       //    nor a successor of N. Otherwise, if Op is folded that would
6511       //    create a cycle.
6512
6513       if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
6514         continue;
6515
6516       // Check for #1.
6517       bool TryNext = false;
6518       for (SDNode::use_iterator II = BasePtr.getNode()->use_begin(),
6519              EE = BasePtr.getNode()->use_end(); II != EE; ++II) {
6520         SDNode *Use = *II;
6521         if (Use == Ptr.getNode())
6522           continue;
6523
6524         // If all the uses are load / store addresses, then don't do the
6525         // transformation.
6526         if (Use->getOpcode() == ISD::ADD || Use->getOpcode() == ISD::SUB){
6527           bool RealUse = false;
6528           for (SDNode::use_iterator III = Use->use_begin(),
6529                  EEE = Use->use_end(); III != EEE; ++III) {
6530             SDNode *UseUse = *III;
6531             if (!canFoldInAddressingMode(Use, UseUse, DAG, TLI))
6532               RealUse = true;
6533           }
6534
6535           if (!RealUse) {
6536             TryNext = true;
6537             break;
6538           }
6539         }
6540       }
6541
6542       if (TryNext)
6543         continue;
6544
6545       // Check for #2
6546       if (!Op->isPredecessorOf(N) && !N->isPredecessorOf(Op)) {
6547         SDValue Result = isLoad
6548           ? DAG.getIndexedLoad(SDValue(N,0), N->getDebugLoc(),
6549                                BasePtr, Offset, AM)
6550           : DAG.getIndexedStore(SDValue(N,0), N->getDebugLoc(),
6551                                 BasePtr, Offset, AM);
6552         ++PostIndexedNodes;
6553         ++NodesCombined;
6554         DEBUG(dbgs() << "\nReplacing.5 ";
6555               N->dump(&DAG);
6556               dbgs() << "\nWith: ";
6557               Result.getNode()->dump(&DAG);
6558               dbgs() << '\n');
6559         WorkListRemover DeadNodes(*this);
6560         if (isLoad) {
6561           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0),
6562                                         &DeadNodes);
6563           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2),
6564                                         &DeadNodes);
6565         } else {
6566           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1),
6567                                         &DeadNodes);
6568         }
6569
6570         // Finally, since the node is now dead, remove it from the graph.
6571         DAG.DeleteNode(N);
6572
6573         // Replace the uses of Use with uses of the updated base value.
6574         DAG.ReplaceAllUsesOfValueWith(SDValue(Op, 0),
6575                                       Result.getValue(isLoad ? 1 : 0),
6576                                       &DeadNodes);
6577         removeFromWorkList(Op);
6578         DAG.DeleteNode(Op);
6579         return true;
6580       }
6581     }
6582   }
6583
6584   return false;
6585 }
6586
6587 SDValue DAGCombiner::visitLOAD(SDNode *N) {
6588   LoadSDNode *LD  = cast<LoadSDNode>(N);
6589   SDValue Chain = LD->getChain();
6590   SDValue Ptr   = LD->getBasePtr();
6591
6592   // If load is not volatile and there are no uses of the loaded value (and
6593   // the updated indexed value in case of indexed loads), change uses of the
6594   // chain value into uses of the chain input (i.e. delete the dead load).
6595   if (!LD->isVolatile()) {
6596     if (N->getValueType(1) == MVT::Other) {
6597       // Unindexed loads.
6598       if (!N->hasAnyUseOfValue(0)) {
6599         // It's not safe to use the two value CombineTo variant here. e.g.
6600         // v1, chain2 = load chain1, loc
6601         // v2, chain3 = load chain2, loc
6602         // v3         = add v2, c
6603         // Now we replace use of chain2 with chain1.  This makes the second load
6604         // isomorphic to the one we are deleting, and thus makes this load live.
6605         DEBUG(dbgs() << "\nReplacing.6 ";
6606               N->dump(&DAG);
6607               dbgs() << "\nWith chain: ";
6608               Chain.getNode()->dump(&DAG);
6609               dbgs() << "\n");
6610         WorkListRemover DeadNodes(*this);
6611         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain, &DeadNodes);
6612
6613         if (N->use_empty()) {
6614           removeFromWorkList(N);
6615           DAG.DeleteNode(N);
6616         }
6617
6618         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6619       }
6620     } else {
6621       // Indexed loads.
6622       assert(N->getValueType(2) == MVT::Other && "Malformed indexed loads?");
6623       if (!N->hasAnyUseOfValue(0) && !N->hasAnyUseOfValue(1)) {
6624         SDValue Undef = DAG.getUNDEF(N->getValueType(0));
6625         DEBUG(dbgs() << "\nReplacing.7 ";
6626               N->dump(&DAG);
6627               dbgs() << "\nWith: ";
6628               Undef.getNode()->dump(&DAG);
6629               dbgs() << " and 2 other values\n");
6630         WorkListRemover DeadNodes(*this);
6631         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Undef, &DeadNodes);
6632         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1),
6633                                       DAG.getUNDEF(N->getValueType(1)),
6634                                       &DeadNodes);
6635         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 2), Chain, &DeadNodes);
6636         removeFromWorkList(N);
6637         DAG.DeleteNode(N);
6638         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6639       }
6640     }
6641   }
6642
6643   // If this load is directly stored, replace the load value with the stored
6644   // value.
6645   // TODO: Handle store large -> read small portion.
6646   // TODO: Handle TRUNCSTORE/LOADEXT
6647   if (ISD::isNormalLoad(N) && !LD->isVolatile()) {
6648     if (ISD::isNON_TRUNCStore(Chain.getNode())) {
6649       StoreSDNode *PrevST = cast<StoreSDNode>(Chain);
6650       if (PrevST->getBasePtr() == Ptr &&
6651           PrevST->getValue().getValueType() == N->getValueType(0))
6652       return CombineTo(N, Chain.getOperand(1), Chain);
6653     }
6654   }
6655
6656   // Try to infer better alignment information than the load already has.
6657   if (OptLevel != CodeGenOpt::None && LD->isUnindexed()) {
6658     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
6659       if (Align > LD->getAlignment())
6660         return DAG.getExtLoad(LD->getExtensionType(), N->getDebugLoc(),
6661                               LD->getValueType(0),
6662                               Chain, Ptr, LD->getPointerInfo(),
6663                               LD->getMemoryVT(),
6664                               LD->isVolatile(), LD->isNonTemporal(), Align);
6665     }
6666   }
6667
6668   if (CombinerAA) {
6669     // Walk up chain skipping non-aliasing memory nodes.
6670     SDValue BetterChain = FindBetterChain(N, Chain);
6671
6672     // If there is a better chain.
6673     if (Chain != BetterChain) {
6674       SDValue ReplLoad;
6675
6676       // Replace the chain to void dependency.
6677       if (LD->getExtensionType() == ISD::NON_EXTLOAD) {
6678         ReplLoad = DAG.getLoad(N->getValueType(0), LD->getDebugLoc(),
6679                                BetterChain, Ptr, LD->getPointerInfo(),
6680                                LD->isVolatile(), LD->isNonTemporal(),
6681                                LD->isInvariant(), LD->getAlignment());
6682       } else {
6683         ReplLoad = DAG.getExtLoad(LD->getExtensionType(), LD->getDebugLoc(),
6684                                   LD->getValueType(0),
6685                                   BetterChain, Ptr, LD->getPointerInfo(),
6686                                   LD->getMemoryVT(),
6687                                   LD->isVolatile(),
6688                                   LD->isNonTemporal(),
6689                                   LD->getAlignment());
6690       }
6691
6692       // Create token factor to keep old chain connected.
6693       SDValue Token = DAG.getNode(ISD::TokenFactor, N->getDebugLoc(),
6694                                   MVT::Other, Chain, ReplLoad.getValue(1));
6695
6696       // Make sure the new and old chains are cleaned up.
6697       AddToWorkList(Token.getNode());
6698
6699       // Replace uses with load result and token factor. Don't add users
6700       // to work list.
6701       return CombineTo(N, ReplLoad.getValue(0), Token, false);
6702     }
6703   }
6704
6705   // Try transforming N to an indexed load.
6706   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
6707     return SDValue(N, 0);
6708
6709   return SDValue();
6710 }
6711
6712 /// CheckForMaskedLoad - Check to see if V is (and load (ptr), imm), where the
6713 /// load is having specific bytes cleared out.  If so, return the byte size
6714 /// being masked out and the shift amount.
6715 static std::pair<unsigned, unsigned>
6716 CheckForMaskedLoad(SDValue V, SDValue Ptr, SDValue Chain) {
6717   std::pair<unsigned, unsigned> Result(0, 0);
6718
6719   // Check for the structure we're looking for.
6720   if (V->getOpcode() != ISD::AND ||
6721       !isa<ConstantSDNode>(V->getOperand(1)) ||
6722       !ISD::isNormalLoad(V->getOperand(0).getNode()))
6723     return Result;
6724
6725   // Check the chain and pointer.
6726   LoadSDNode *LD = cast<LoadSDNode>(V->getOperand(0));
6727   if (LD->getBasePtr() != Ptr) return Result;  // Not from same pointer.
6728
6729   // The store should be chained directly to the load or be an operand of a
6730   // tokenfactor.
6731   if (LD == Chain.getNode())
6732     ; // ok.
6733   else if (Chain->getOpcode() != ISD::TokenFactor)
6734     return Result; // Fail.
6735   else {
6736     bool isOk = false;
6737     for (unsigned i = 0, e = Chain->getNumOperands(); i != e; ++i)
6738       if (Chain->getOperand(i).getNode() == LD) {
6739         isOk = true;
6740         break;
6741       }
6742     if (!isOk) return Result;
6743   }
6744
6745   // This only handles simple types.
6746   if (V.getValueType() != MVT::i16 &&
6747       V.getValueType() != MVT::i32 &&
6748       V.getValueType() != MVT::i64)
6749     return Result;
6750
6751   // Check the constant mask.  Invert it so that the bits being masked out are
6752   // 0 and the bits being kept are 1.  Use getSExtValue so that leading bits
6753   // follow the sign bit for uniformity.
6754   uint64_t NotMask = ~cast<ConstantSDNode>(V->getOperand(1))->getSExtValue();
6755   unsigned NotMaskLZ = CountLeadingZeros_64(NotMask);
6756   if (NotMaskLZ & 7) return Result;  // Must be multiple of a byte.
6757   unsigned NotMaskTZ = CountTrailingZeros_64(NotMask);
6758   if (NotMaskTZ & 7) return Result;  // Must be multiple of a byte.
6759   if (NotMaskLZ == 64) return Result;  // All zero mask.
6760
6761   // See if we have a continuous run of bits.  If so, we have 0*1+0*
6762   if (CountTrailingOnes_64(NotMask >> NotMaskTZ)+NotMaskTZ+NotMaskLZ != 64)
6763     return Result;
6764
6765   // Adjust NotMaskLZ down to be from the actual size of the int instead of i64.
6766   if (V.getValueType() != MVT::i64 && NotMaskLZ)
6767     NotMaskLZ -= 64-V.getValueSizeInBits();
6768
6769   unsigned MaskedBytes = (V.getValueSizeInBits()-NotMaskLZ-NotMaskTZ)/8;
6770   switch (MaskedBytes) {
6771   case 1:
6772   case 2:
6773   case 4: break;
6774   default: return Result; // All one mask, or 5-byte mask.
6775   }
6776
6777   // Verify that the first bit starts at a multiple of mask so that the access
6778   // is aligned the same as the access width.
6779   if (NotMaskTZ && NotMaskTZ/8 % MaskedBytes) return Result;
6780
6781   Result.first = MaskedBytes;
6782   Result.second = NotMaskTZ/8;
6783   return Result;
6784 }
6785
6786
6787 /// ShrinkLoadReplaceStoreWithStore - Check to see if IVal is something that
6788 /// provides a value as specified by MaskInfo.  If so, replace the specified
6789 /// store with a narrower store of truncated IVal.
6790 static SDNode *
6791 ShrinkLoadReplaceStoreWithStore(const std::pair<unsigned, unsigned> &MaskInfo,
6792                                 SDValue IVal, StoreSDNode *St,
6793                                 DAGCombiner *DC) {
6794   unsigned NumBytes = MaskInfo.first;
6795   unsigned ByteShift = MaskInfo.second;
6796   SelectionDAG &DAG = DC->getDAG();
6797
6798   // Check to see if IVal is all zeros in the part being masked in by the 'or'
6799   // that uses this.  If not, this is not a replacement.
6800   APInt Mask = ~APInt::getBitsSet(IVal.getValueSizeInBits(),
6801                                   ByteShift*8, (ByteShift+NumBytes)*8);
6802   if (!DAG.MaskedValueIsZero(IVal, Mask)) return 0;
6803
6804   // Check that it is legal on the target to do this.  It is legal if the new
6805   // VT we're shrinking to (i8/i16/i32) is legal or we're still before type
6806   // legalization.
6807   MVT VT = MVT::getIntegerVT(NumBytes*8);
6808   if (!DC->isTypeLegal(VT))
6809     return 0;
6810
6811   // Okay, we can do this!  Replace the 'St' store with a store of IVal that is
6812   // shifted by ByteShift and truncated down to NumBytes.
6813   if (ByteShift)
6814     IVal = DAG.getNode(ISD::SRL, IVal->getDebugLoc(), IVal.getValueType(), IVal,
6815                        DAG.getConstant(ByteShift*8,
6816                                     DC->getShiftAmountTy(IVal.getValueType())));
6817
6818   // Figure out the offset for the store and the alignment of the access.
6819   unsigned StOffset;
6820   unsigned NewAlign = St->getAlignment();
6821
6822   if (DAG.getTargetLoweringInfo().isLittleEndian())
6823     StOffset = ByteShift;
6824   else
6825     StOffset = IVal.getValueType().getStoreSize() - ByteShift - NumBytes;
6826
6827   SDValue Ptr = St->getBasePtr();
6828   if (StOffset) {
6829     Ptr = DAG.getNode(ISD::ADD, IVal->getDebugLoc(), Ptr.getValueType(),
6830                       Ptr, DAG.getConstant(StOffset, Ptr.getValueType()));
6831     NewAlign = MinAlign(NewAlign, StOffset);
6832   }
6833
6834   // Truncate down to the new size.
6835   IVal = DAG.getNode(ISD::TRUNCATE, IVal->getDebugLoc(), VT, IVal);
6836
6837   ++OpsNarrowed;
6838   return DAG.getStore(St->getChain(), St->getDebugLoc(), IVal, Ptr,
6839                       St->getPointerInfo().getWithOffset(StOffset),
6840                       false, false, NewAlign).getNode();
6841 }
6842
6843
6844 /// ReduceLoadOpStoreWidth - Look for sequence of load / op / store where op is
6845 /// one of 'or', 'xor', and 'and' of immediates. If 'op' is only touching some
6846 /// of the loaded bits, try narrowing the load and store if it would end up
6847 /// being a win for performance or code size.
6848 SDValue DAGCombiner::ReduceLoadOpStoreWidth(SDNode *N) {
6849   StoreSDNode *ST  = cast<StoreSDNode>(N);
6850   if (ST->isVolatile())
6851     return SDValue();
6852
6853   SDValue Chain = ST->getChain();
6854   SDValue Value = ST->getValue();
6855   SDValue Ptr   = ST->getBasePtr();
6856   EVT VT = Value.getValueType();
6857
6858   if (ST->isTruncatingStore() || VT.isVector() || !Value.hasOneUse())
6859     return SDValue();
6860
6861   unsigned Opc = Value.getOpcode();
6862
6863   // If this is "store (or X, Y), P" and X is "(and (load P), cst)", where cst
6864   // is a byte mask indicating a consecutive number of bytes, check to see if
6865   // Y is known to provide just those bytes.  If so, we try to replace the
6866   // load + replace + store sequence with a single (narrower) store, which makes
6867   // the load dead.
6868   if (Opc == ISD::OR) {
6869     std::pair<unsigned, unsigned> MaskedLoad;
6870     MaskedLoad = CheckForMaskedLoad(Value.getOperand(0), Ptr, Chain);
6871     if (MaskedLoad.first)
6872       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
6873                                                   Value.getOperand(1), ST,this))
6874         return SDValue(NewST, 0);
6875
6876     // Or is commutative, so try swapping X and Y.
6877     MaskedLoad = CheckForMaskedLoad(Value.getOperand(1), Ptr, Chain);
6878     if (MaskedLoad.first)
6879       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
6880                                                   Value.getOperand(0), ST,this))
6881         return SDValue(NewST, 0);
6882   }
6883
6884   if ((Opc != ISD::OR && Opc != ISD::XOR && Opc != ISD::AND) ||
6885       Value.getOperand(1).getOpcode() != ISD::Constant)
6886     return SDValue();
6887
6888   SDValue N0 = Value.getOperand(0);
6889   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6890       Chain == SDValue(N0.getNode(), 1)) {
6891     LoadSDNode *LD = cast<LoadSDNode>(N0);
6892     if (LD->getBasePtr() != Ptr ||
6893         LD->getPointerInfo().getAddrSpace() !=
6894         ST->getPointerInfo().getAddrSpace())
6895       return SDValue();
6896
6897     // Find the type to narrow it the load / op / store to.
6898     SDValue N1 = Value.getOperand(1);
6899     unsigned BitWidth = N1.getValueSizeInBits();
6900     APInt Imm = cast<ConstantSDNode>(N1)->getAPIntValue();
6901     if (Opc == ISD::AND)
6902       Imm ^= APInt::getAllOnesValue(BitWidth);
6903     if (Imm == 0 || Imm.isAllOnesValue())
6904       return SDValue();
6905     unsigned ShAmt = Imm.countTrailingZeros();
6906     unsigned MSB = BitWidth - Imm.countLeadingZeros() - 1;
6907     unsigned NewBW = NextPowerOf2(MSB - ShAmt);
6908     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
6909     while (NewBW < BitWidth &&
6910            !(TLI.isOperationLegalOrCustom(Opc, NewVT) &&
6911              TLI.isNarrowingProfitable(VT, NewVT))) {
6912       NewBW = NextPowerOf2(NewBW);
6913       NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
6914     }
6915     if (NewBW >= BitWidth)
6916       return SDValue();
6917
6918     // If the lsb changed does not start at the type bitwidth boundary,
6919     // start at the previous one.
6920     if (ShAmt % NewBW)
6921       ShAmt = (((ShAmt + NewBW - 1) / NewBW) * NewBW) - NewBW;
6922     APInt Mask = APInt::getBitsSet(BitWidth, ShAmt, ShAmt + NewBW);
6923     if ((Imm & Mask) == Imm) {
6924       APInt NewImm = (Imm & Mask).lshr(ShAmt).trunc(NewBW);
6925       if (Opc == ISD::AND)
6926         NewImm ^= APInt::getAllOnesValue(NewBW);
6927       uint64_t PtrOff = ShAmt / 8;
6928       // For big endian targets, we need to adjust the offset to the pointer to
6929       // load the correct bytes.
6930       if (TLI.isBigEndian())
6931         PtrOff = (BitWidth + 7 - NewBW) / 8 - PtrOff;
6932
6933       unsigned NewAlign = MinAlign(LD->getAlignment(), PtrOff);
6934       Type *NewVTTy = NewVT.getTypeForEVT(*DAG.getContext());
6935       if (NewAlign < TLI.getTargetData()->getABITypeAlignment(NewVTTy))
6936         return SDValue();
6937
6938       SDValue NewPtr = DAG.getNode(ISD::ADD, LD->getDebugLoc(),
6939                                    Ptr.getValueType(), Ptr,
6940                                    DAG.getConstant(PtrOff, Ptr.getValueType()));
6941       SDValue NewLD = DAG.getLoad(NewVT, N0.getDebugLoc(),
6942                                   LD->getChain(), NewPtr,
6943                                   LD->getPointerInfo().getWithOffset(PtrOff),
6944                                   LD->isVolatile(), LD->isNonTemporal(),
6945                                   LD->isInvariant(), NewAlign);
6946       SDValue NewVal = DAG.getNode(Opc, Value.getDebugLoc(), NewVT, NewLD,
6947                                    DAG.getConstant(NewImm, NewVT));
6948       SDValue NewST = DAG.getStore(Chain, N->getDebugLoc(),
6949                                    NewVal, NewPtr,
6950                                    ST->getPointerInfo().getWithOffset(PtrOff),
6951                                    false, false, NewAlign);
6952
6953       AddToWorkList(NewPtr.getNode());
6954       AddToWorkList(NewLD.getNode());
6955       AddToWorkList(NewVal.getNode());
6956       WorkListRemover DeadNodes(*this);
6957       DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), NewLD.getValue(1),
6958                                     &DeadNodes);
6959       ++OpsNarrowed;
6960       return NewST;
6961     }
6962   }
6963
6964   return SDValue();
6965 }
6966
6967 /// TransformFPLoadStorePair - For a given floating point load / store pair,
6968 /// if the load value isn't used by any other operations, then consider
6969 /// transforming the pair to integer load / store operations if the target
6970 /// deems the transformation profitable.
6971 SDValue DAGCombiner::TransformFPLoadStorePair(SDNode *N) {
6972   StoreSDNode *ST  = cast<StoreSDNode>(N);
6973   SDValue Chain = ST->getChain();
6974   SDValue Value = ST->getValue();
6975   if (ISD::isNormalStore(ST) && ISD::isNormalLoad(Value.getNode()) &&
6976       Value.hasOneUse() &&
6977       Chain == SDValue(Value.getNode(), 1)) {
6978     LoadSDNode *LD = cast<LoadSDNode>(Value);
6979     EVT VT = LD->getMemoryVT();
6980     if (!VT.isFloatingPoint() ||
6981         VT != ST->getMemoryVT() ||
6982         LD->isNonTemporal() ||
6983         ST->isNonTemporal() ||
6984         LD->getPointerInfo().getAddrSpace() != 0 ||
6985         ST->getPointerInfo().getAddrSpace() != 0)
6986       return SDValue();
6987
6988     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits());
6989     if (!TLI.isOperationLegal(ISD::LOAD, IntVT) ||
6990         !TLI.isOperationLegal(ISD::STORE, IntVT) ||
6991         !TLI.isDesirableToTransformToIntegerOp(ISD::LOAD, VT) ||
6992         !TLI.isDesirableToTransformToIntegerOp(ISD::STORE, VT))
6993       return SDValue();
6994
6995     unsigned LDAlign = LD->getAlignment();
6996     unsigned STAlign = ST->getAlignment();
6997     Type *IntVTTy = IntVT.getTypeForEVT(*DAG.getContext());
6998     unsigned ABIAlign = TLI.getTargetData()->getABITypeAlignment(IntVTTy);
6999     if (LDAlign < ABIAlign || STAlign < ABIAlign)
7000       return SDValue();
7001
7002     SDValue NewLD = DAG.getLoad(IntVT, Value.getDebugLoc(),
7003                                 LD->getChain(), LD->getBasePtr(),
7004                                 LD->getPointerInfo(),
7005                                 false, false, false, LDAlign);
7006
7007     SDValue NewST = DAG.getStore(NewLD.getValue(1), N->getDebugLoc(),
7008                                  NewLD, ST->getBasePtr(),
7009                                  ST->getPointerInfo(),
7010                                  false, false, STAlign);
7011
7012     AddToWorkList(NewLD.getNode());
7013     AddToWorkList(NewST.getNode());
7014     WorkListRemover DeadNodes(*this);
7015     DAG.ReplaceAllUsesOfValueWith(Value.getValue(1), NewLD.getValue(1),
7016                                   &DeadNodes);
7017     ++LdStFP2Int;
7018     return NewST;
7019   }
7020
7021   return SDValue();
7022 }
7023
7024 SDValue DAGCombiner::visitSTORE(SDNode *N) {
7025   StoreSDNode *ST  = cast<StoreSDNode>(N);
7026   SDValue Chain = ST->getChain();
7027   SDValue Value = ST->getValue();
7028   SDValue Ptr   = ST->getBasePtr();
7029
7030   // If this is a store of a bit convert, store the input value if the
7031   // resultant store does not need a higher alignment than the original.
7032   if (Value.getOpcode() == ISD::BITCAST && !ST->isTruncatingStore() &&
7033       ST->isUnindexed()) {
7034     unsigned OrigAlign = ST->getAlignment();
7035     EVT SVT = Value.getOperand(0).getValueType();
7036     unsigned Align = TLI.getTargetData()->
7037       getABITypeAlignment(SVT.getTypeForEVT(*DAG.getContext()));
7038     if (Align <= OrigAlign &&
7039         ((!LegalOperations && !ST->isVolatile()) ||
7040          TLI.isOperationLegalOrCustom(ISD::STORE, SVT)))
7041       return DAG.getStore(Chain, N->getDebugLoc(), Value.getOperand(0),
7042                           Ptr, ST->getPointerInfo(), ST->isVolatile(),
7043                           ST->isNonTemporal(), OrigAlign);
7044   }
7045
7046   // Turn 'store undef, Ptr' -> nothing.
7047   if (Value.getOpcode() == ISD::UNDEF && ST->isUnindexed())
7048     return Chain;
7049
7050   // Turn 'store float 1.0, Ptr' -> 'store int 0x12345678, Ptr'
7051   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Value)) {
7052     // NOTE: If the original store is volatile, this transform must not increase
7053     // the number of stores.  For example, on x86-32 an f64 can be stored in one
7054     // processor operation but an i64 (which is not legal) requires two.  So the
7055     // transform should not be done in this case.
7056     if (Value.getOpcode() != ISD::TargetConstantFP) {
7057       SDValue Tmp;
7058       switch (CFP->getValueType(0).getSimpleVT().SimpleTy) {
7059       default: llvm_unreachable("Unknown FP type");
7060       case MVT::f80:    // We don't do this for these yet.
7061       case MVT::f128:
7062       case MVT::ppcf128:
7063         break;
7064       case MVT::f32:
7065         if ((isTypeLegal(MVT::i32) && !LegalOperations && !ST->isVolatile()) ||
7066             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
7067           Tmp = DAG.getConstant((uint32_t)CFP->getValueAPF().
7068                               bitcastToAPInt().getZExtValue(), MVT::i32);
7069           return DAG.getStore(Chain, N->getDebugLoc(), Tmp,
7070                               Ptr, ST->getPointerInfo(), ST->isVolatile(),
7071                               ST->isNonTemporal(), ST->getAlignment());
7072         }
7073         break;
7074       case MVT::f64:
7075         if ((TLI.isTypeLegal(MVT::i64) && !LegalOperations &&
7076              !ST->isVolatile()) ||
7077             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i64)) {
7078           Tmp = DAG.getConstant(CFP->getValueAPF().bitcastToAPInt().
7079                                 getZExtValue(), MVT::i64);
7080           return DAG.getStore(Chain, N->getDebugLoc(), Tmp,
7081                               Ptr, ST->getPointerInfo(), ST->isVolatile(),
7082                               ST->isNonTemporal(), ST->getAlignment());
7083         }
7084
7085         if (!ST->isVolatile() &&
7086             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
7087           // Many FP stores are not made apparent until after legalize, e.g. for
7088           // argument passing.  Since this is so common, custom legalize the
7089           // 64-bit integer store into two 32-bit stores.
7090           uint64_t Val = CFP->getValueAPF().bitcastToAPInt().getZExtValue();
7091           SDValue Lo = DAG.getConstant(Val & 0xFFFFFFFF, MVT::i32);
7092           SDValue Hi = DAG.getConstant(Val >> 32, MVT::i32);
7093           if (TLI.isBigEndian()) std::swap(Lo, Hi);
7094
7095           unsigned Alignment = ST->getAlignment();
7096           bool isVolatile = ST->isVolatile();
7097           bool isNonTemporal = ST->isNonTemporal();
7098
7099           SDValue St0 = DAG.getStore(Chain, ST->getDebugLoc(), Lo,
7100                                      Ptr, ST->getPointerInfo(),
7101                                      isVolatile, isNonTemporal,
7102                                      ST->getAlignment());
7103           Ptr = DAG.getNode(ISD::ADD, N->getDebugLoc(), Ptr.getValueType(), Ptr,
7104                             DAG.getConstant(4, Ptr.getValueType()));
7105           Alignment = MinAlign(Alignment, 4U);
7106           SDValue St1 = DAG.getStore(Chain, ST->getDebugLoc(), Hi,
7107                                      Ptr, ST->getPointerInfo().getWithOffset(4),
7108                                      isVolatile, isNonTemporal,
7109                                      Alignment);
7110           return DAG.getNode(ISD::TokenFactor, N->getDebugLoc(), MVT::Other,
7111                              St0, St1);
7112         }
7113
7114         break;
7115       }
7116     }
7117   }
7118
7119   // Try to infer better alignment information than the store already has.
7120   if (OptLevel != CodeGenOpt::None && ST->isUnindexed()) {
7121     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
7122       if (Align > ST->getAlignment())
7123         return DAG.getTruncStore(Chain, N->getDebugLoc(), Value,
7124                                  Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
7125                                  ST->isVolatile(), ST->isNonTemporal(), Align);
7126     }
7127   }
7128
7129   // Try transforming a pair floating point load / store ops to integer
7130   // load / store ops.
7131   SDValue NewST = TransformFPLoadStorePair(N);
7132   if (NewST.getNode())
7133     return NewST;
7134
7135   if (CombinerAA) {
7136     // Walk up chain skipping non-aliasing memory nodes.
7137     SDValue BetterChain = FindBetterChain(N, Chain);
7138
7139     // If there is a better chain.
7140     if (Chain != BetterChain) {
7141       SDValue ReplStore;
7142
7143       // Replace the chain to avoid dependency.
7144       if (ST->isTruncatingStore()) {
7145         ReplStore = DAG.getTruncStore(BetterChain, N->getDebugLoc(), Value, Ptr,
7146                                       ST->getPointerInfo(),
7147                                       ST->getMemoryVT(), ST->isVolatile(),
7148                                       ST->isNonTemporal(), ST->getAlignment());
7149       } else {
7150         ReplStore = DAG.getStore(BetterChain, N->getDebugLoc(), Value, Ptr,
7151                                  ST->getPointerInfo(),
7152                                  ST->isVolatile(), ST->isNonTemporal(),
7153                                  ST->getAlignment());
7154       }
7155
7156       // Create token to keep both nodes around.
7157       SDValue Token = DAG.getNode(ISD::TokenFactor, N->getDebugLoc(),
7158                                   MVT::Other, Chain, ReplStore);
7159
7160       // Make sure the new and old chains are cleaned up.
7161       AddToWorkList(Token.getNode());
7162
7163       // Don't add users to work list.
7164       return CombineTo(N, Token, false);
7165     }
7166   }
7167
7168   // Try transforming N to an indexed store.
7169   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
7170     return SDValue(N, 0);
7171
7172   // FIXME: is there such a thing as a truncating indexed store?
7173   if (ST->isTruncatingStore() && ST->isUnindexed() &&
7174       Value.getValueType().isInteger()) {
7175     // See if we can simplify the input to this truncstore with knowledge that
7176     // only the low bits are being used.  For example:
7177     // "truncstore (or (shl x, 8), y), i8"  -> "truncstore y, i8"
7178     SDValue Shorter =
7179       GetDemandedBits(Value,
7180                       APInt::getLowBitsSet(
7181                         Value.getValueType().getScalarType().getSizeInBits(),
7182                         ST->getMemoryVT().getScalarType().getSizeInBits()));
7183     AddToWorkList(Value.getNode());
7184     if (Shorter.getNode())
7185       return DAG.getTruncStore(Chain, N->getDebugLoc(), Shorter,
7186                                Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
7187                                ST->isVolatile(), ST->isNonTemporal(),
7188                                ST->getAlignment());
7189
7190     // Otherwise, see if we can simplify the operation with
7191     // SimplifyDemandedBits, which only works if the value has a single use.
7192     if (SimplifyDemandedBits(Value,
7193                         APInt::getLowBitsSet(
7194                           Value.getValueType().getScalarType().getSizeInBits(),
7195                           ST->getMemoryVT().getScalarType().getSizeInBits())))
7196       return SDValue(N, 0);
7197   }
7198
7199   // If this is a load followed by a store to the same location, then the store
7200   // is dead/noop.
7201   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Value)) {
7202     if (Ld->getBasePtr() == Ptr && ST->getMemoryVT() == Ld->getMemoryVT() &&
7203         ST->isUnindexed() && !ST->isVolatile() &&
7204         // There can't be any side effects between the load and store, such as
7205         // a call or store.
7206         Chain.reachesChainWithoutSideEffects(SDValue(Ld, 1))) {
7207       // The store is dead, remove it.
7208       return Chain;
7209     }
7210   }
7211
7212   // If this is an FP_ROUND or TRUNC followed by a store, fold this into a
7213   // truncating store.  We can do this even if this is already a truncstore.
7214   if ((Value.getOpcode() == ISD::FP_ROUND || Value.getOpcode() == ISD::TRUNCATE)
7215       && Value.getNode()->hasOneUse() && ST->isUnindexed() &&
7216       TLI.isTruncStoreLegal(Value.getOperand(0).getValueType(),
7217                             ST->getMemoryVT())) {
7218     return DAG.getTruncStore(Chain, N->getDebugLoc(), Value.getOperand(0),
7219                              Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
7220                              ST->isVolatile(), ST->isNonTemporal(),
7221                              ST->getAlignment());
7222   }
7223
7224   return ReduceLoadOpStoreWidth(N);
7225 }
7226
7227 SDValue DAGCombiner::visitINSERT_VECTOR_ELT(SDNode *N) {
7228   SDValue InVec = N->getOperand(0);
7229   SDValue InVal = N->getOperand(1);
7230   SDValue EltNo = N->getOperand(2);
7231   DebugLoc dl = N->getDebugLoc();
7232
7233   // If the inserted element is an UNDEF, just use the input vector.
7234   if (InVal.getOpcode() == ISD::UNDEF)
7235     return InVec;
7236
7237   EVT VT = InVec.getValueType();
7238
7239   // If we can't generate a legal BUILD_VECTOR, exit
7240   if (LegalOperations && !TLI.isOperationLegal(ISD::BUILD_VECTOR, VT))
7241     return SDValue();
7242
7243   // Check that we know which element is being inserted
7244   if (!isa<ConstantSDNode>(EltNo))
7245     return SDValue();
7246   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
7247
7248   // Check that the operand is a BUILD_VECTOR (or UNDEF, which can essentially
7249   // be converted to a BUILD_VECTOR).  Fill in the Ops vector with the
7250   // vector elements.
7251   SmallVector<SDValue, 8> Ops;
7252   if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
7253     Ops.append(InVec.getNode()->op_begin(),
7254                InVec.getNode()->op_end());
7255   } else if (InVec.getOpcode() == ISD::UNDEF) {
7256     unsigned NElts = VT.getVectorNumElements();
7257     Ops.append(NElts, DAG.getUNDEF(InVal.getValueType()));
7258   } else {
7259     return SDValue();
7260   }
7261
7262   // Insert the element
7263   if (Elt < Ops.size()) {
7264     // All the operands of BUILD_VECTOR must have the same type;
7265     // we enforce that here.
7266     EVT OpVT = Ops[0].getValueType();
7267     if (InVal.getValueType() != OpVT)
7268       InVal = OpVT.bitsGT(InVal.getValueType()) ?
7269                 DAG.getNode(ISD::ANY_EXTEND, dl, OpVT, InVal) :
7270                 DAG.getNode(ISD::TRUNCATE, dl, OpVT, InVal);
7271     Ops[Elt] = InVal;
7272   }
7273
7274   // Return the new vector
7275   return DAG.getNode(ISD::BUILD_VECTOR, dl,
7276                      VT, &Ops[0], Ops.size());
7277 }
7278
7279 SDValue DAGCombiner::visitEXTRACT_VECTOR_ELT(SDNode *N) {
7280   // (vextract (scalar_to_vector val, 0) -> val
7281   SDValue InVec = N->getOperand(0);
7282   EVT VT = InVec.getValueType();
7283   EVT NVT = N->getValueType(0);
7284
7285   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
7286     // Check if the result type doesn't match the inserted element type. A
7287     // SCALAR_TO_VECTOR may truncate the inserted element and the
7288     // EXTRACT_VECTOR_ELT may widen the extracted vector.
7289     SDValue InOp = InVec.getOperand(0);
7290     if (InOp.getValueType() != NVT) {
7291       assert(InOp.getValueType().isInteger() && NVT.isInteger());
7292       return DAG.getSExtOrTrunc(InOp, InVec.getDebugLoc(), NVT);
7293     }
7294     return InOp;
7295   }
7296
7297   SDValue EltNo = N->getOperand(1);
7298   bool ConstEltNo = isa<ConstantSDNode>(EltNo);
7299
7300   // Transform: (EXTRACT_VECTOR_ELT( VECTOR_SHUFFLE )) -> EXTRACT_VECTOR_ELT.
7301   // We only perform this optimization before the op legalization phase because
7302   // we may introduce new vector instructions which are not backed by TD patterns.
7303   // For example on AVX, extracting elements from a wide vector without using
7304   // extract_subvector.
7305   if (InVec.getOpcode() == ISD::VECTOR_SHUFFLE
7306       && ConstEltNo && !LegalOperations) {
7307     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
7308     int NumElem = VT.getVectorNumElements();
7309     ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(InVec);
7310     // Find the new index to extract from.
7311     int OrigElt = SVOp->getMaskElt(Elt);
7312
7313     // Extracting an undef index is undef.
7314     if (OrigElt == -1)
7315       return DAG.getUNDEF(NVT);
7316
7317     // Select the right vector half to extract from.
7318     if (OrigElt < NumElem) {
7319       InVec = InVec->getOperand(0);
7320     } else {
7321       InVec = InVec->getOperand(1);
7322       OrigElt -= NumElem;
7323     }
7324
7325     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, N->getDebugLoc(), NVT,
7326                        InVec, DAG.getConstant(OrigElt, MVT::i32));
7327   }
7328
7329   // Perform only after legalization to ensure build_vector / vector_shuffle
7330   // optimizations have already been done.
7331   if (!LegalOperations) return SDValue();
7332
7333   // (vextract (v4f32 load $addr), c) -> (f32 load $addr+c*size)
7334   // (vextract (v4f32 s2v (f32 load $addr)), c) -> (f32 load $addr+c*size)
7335   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), 0) -> (f32 load $addr)
7336
7337   if (ConstEltNo) {
7338     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
7339     bool NewLoad = false;
7340     bool BCNumEltsChanged = false;
7341     EVT ExtVT = VT.getVectorElementType();
7342     EVT LVT = ExtVT;
7343
7344     // If the result of load has to be truncated, then it's not necessarily
7345     // profitable.
7346     if (NVT.bitsLT(LVT) && !TLI.isTruncateFree(LVT, NVT))
7347       return SDValue();
7348
7349     if (InVec.getOpcode() == ISD::BITCAST) {
7350       // Don't duplicate a load with other uses.
7351       if (!InVec.hasOneUse())
7352         return SDValue();
7353
7354       EVT BCVT = InVec.getOperand(0).getValueType();
7355       if (!BCVT.isVector() || ExtVT.bitsGT(BCVT.getVectorElementType()))
7356         return SDValue();
7357       if (VT.getVectorNumElements() != BCVT.getVectorNumElements())
7358         BCNumEltsChanged = true;
7359       InVec = InVec.getOperand(0);
7360       ExtVT = BCVT.getVectorElementType();
7361       NewLoad = true;
7362     }
7363
7364     LoadSDNode *LN0 = NULL;
7365     const ShuffleVectorSDNode *SVN = NULL;
7366     if (ISD::isNormalLoad(InVec.getNode())) {
7367       LN0 = cast<LoadSDNode>(InVec);
7368     } else if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR &&
7369                InVec.getOperand(0).getValueType() == ExtVT &&
7370                ISD::isNormalLoad(InVec.getOperand(0).getNode())) {
7371       // Don't duplicate a load with other uses.
7372       if (!InVec.hasOneUse())
7373         return SDValue();
7374
7375       LN0 = cast<LoadSDNode>(InVec.getOperand(0));
7376     } else if ((SVN = dyn_cast<ShuffleVectorSDNode>(InVec))) {
7377       // (vextract (vector_shuffle (load $addr), v2, <1, u, u, u>), 1)
7378       // =>
7379       // (load $addr+1*size)
7380
7381       // Don't duplicate a load with other uses.
7382       if (!InVec.hasOneUse())
7383         return SDValue();
7384
7385       // If the bit convert changed the number of elements, it is unsafe
7386       // to examine the mask.
7387       if (BCNumEltsChanged)
7388         return SDValue();
7389
7390       // Select the input vector, guarding against out of range extract vector.
7391       unsigned NumElems = VT.getVectorNumElements();
7392       int Idx = (Elt > (int)NumElems) ? -1 : SVN->getMaskElt(Elt);
7393       InVec = (Idx < (int)NumElems) ? InVec.getOperand(0) : InVec.getOperand(1);
7394
7395       if (InVec.getOpcode() == ISD::BITCAST) {
7396         // Don't duplicate a load with other uses.
7397         if (!InVec.hasOneUse())
7398           return SDValue();
7399
7400         InVec = InVec.getOperand(0);
7401       }
7402       if (ISD::isNormalLoad(InVec.getNode())) {
7403         LN0 = cast<LoadSDNode>(InVec);
7404         Elt = (Idx < (int)NumElems) ? Idx : Idx - (int)NumElems;
7405       }
7406     }
7407
7408     // Make sure we found a non-volatile load and the extractelement is
7409     // the only use.
7410     if (!LN0 || !LN0->hasNUsesOfValue(1,0) || LN0->isVolatile())
7411       return SDValue();
7412
7413     // If Idx was -1 above, Elt is going to be -1, so just return undef.
7414     if (Elt == -1)
7415       return DAG.getUNDEF(LVT);
7416
7417     unsigned Align = LN0->getAlignment();
7418     if (NewLoad) {
7419       // Check the resultant load doesn't need a higher alignment than the
7420       // original load.
7421       unsigned NewAlign =
7422         TLI.getTargetData()
7423             ->getABITypeAlignment(LVT.getTypeForEVT(*DAG.getContext()));
7424
7425       if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, LVT))
7426         return SDValue();
7427
7428       Align = NewAlign;
7429     }
7430
7431     SDValue NewPtr = LN0->getBasePtr();
7432     unsigned PtrOff = 0;
7433
7434     if (Elt) {
7435       PtrOff = LVT.getSizeInBits() * Elt / 8;
7436       EVT PtrType = NewPtr.getValueType();
7437       if (TLI.isBigEndian())
7438         PtrOff = VT.getSizeInBits() / 8 - PtrOff;
7439       NewPtr = DAG.getNode(ISD::ADD, N->getDebugLoc(), PtrType, NewPtr,
7440                            DAG.getConstant(PtrOff, PtrType));
7441     }
7442
7443     // The replacement we need to do here is a little tricky: we need to
7444     // replace an extractelement of a load with a load.
7445     // Use ReplaceAllUsesOfValuesWith to do the replacement.
7446     // Note that this replacement assumes that the extractvalue is the only
7447     // use of the load; that's okay because we don't want to perform this
7448     // transformation in other cases anyway.
7449     SDValue Load;
7450     SDValue Chain;
7451     if (NVT.bitsGT(LVT)) {
7452       // If the result type of vextract is wider than the load, then issue an
7453       // extending load instead.
7454       ISD::LoadExtType ExtType = TLI.isLoadExtLegal(ISD::ZEXTLOAD, LVT)
7455         ? ISD::ZEXTLOAD : ISD::EXTLOAD;
7456       Load = DAG.getExtLoad(ExtType, N->getDebugLoc(), NVT, LN0->getChain(),
7457                             NewPtr, LN0->getPointerInfo().getWithOffset(PtrOff),
7458                             LVT, LN0->isVolatile(), LN0->isNonTemporal(),Align);
7459       Chain = Load.getValue(1);
7460     } else {
7461       Load = DAG.getLoad(LVT, N->getDebugLoc(), LN0->getChain(), NewPtr,
7462                          LN0->getPointerInfo().getWithOffset(PtrOff),
7463                          LN0->isVolatile(), LN0->isNonTemporal(),
7464                          LN0->isInvariant(), Align);
7465       Chain = Load.getValue(1);
7466       if (NVT.bitsLT(LVT))
7467         Load = DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), NVT, Load);
7468       else
7469         Load = DAG.getNode(ISD::BITCAST, N->getDebugLoc(), NVT, Load);
7470     }
7471     WorkListRemover DeadNodes(*this);
7472     SDValue From[] = { SDValue(N, 0), SDValue(LN0,1) };
7473     SDValue To[] = { Load, Chain };
7474     DAG.ReplaceAllUsesOfValuesWith(From, To, 2, &DeadNodes);
7475     // Since we're explcitly calling ReplaceAllUses, add the new node to the
7476     // worklist explicitly as well.
7477     AddToWorkList(Load.getNode());
7478     AddUsersToWorkList(Load.getNode()); // Add users too
7479     // Make sure to revisit this node to clean it up; it will usually be dead.
7480     AddToWorkList(N);
7481     return SDValue(N, 0);
7482   }
7483
7484   return SDValue();
7485 }
7486
7487 SDValue DAGCombiner::visitBUILD_VECTOR(SDNode *N) {
7488   unsigned NumInScalars = N->getNumOperands();
7489   DebugLoc dl = N->getDebugLoc();
7490   EVT VT = N->getValueType(0);
7491   // Check to see if this is a BUILD_VECTOR of a bunch of values
7492   // which come from any_extend or zero_extend nodes. If so, we can create
7493   // a new BUILD_VECTOR using bit-casts which may enable other BUILD_VECTOR
7494   // optimizations. We do not handle sign-extend because we can't fill the sign
7495   // using shuffles.
7496   EVT SourceType = MVT::Other;
7497   bool AllAnyExt = true;
7498   bool AllUndef = true;
7499   for (unsigned i = 0; i != NumInScalars; ++i) {
7500     SDValue In = N->getOperand(i);
7501     // Ignore undef inputs.
7502     if (In.getOpcode() == ISD::UNDEF) continue;
7503     AllUndef = false;
7504
7505     bool AnyExt  = In.getOpcode() == ISD::ANY_EXTEND;
7506     bool ZeroExt = In.getOpcode() == ISD::ZERO_EXTEND;
7507
7508     // Abort if the element is not an extension.
7509     if (!ZeroExt && !AnyExt) {
7510       SourceType = MVT::Other;
7511       break;
7512     }
7513
7514     // The input is a ZeroExt or AnyExt. Check the original type.
7515     EVT InTy = In.getOperand(0).getValueType();
7516
7517     // Check that all of the widened source types are the same.
7518     if (SourceType == MVT::Other)
7519       // First time.
7520       SourceType = InTy;
7521     else if (InTy != SourceType) {
7522       // Multiple income types. Abort.
7523       SourceType = MVT::Other;
7524       break;
7525     }
7526
7527     // Check if all of the extends are ANY_EXTENDs.
7528     AllAnyExt &= AnyExt;
7529   }
7530
7531   if (AllUndef)
7532     return DAG.getUNDEF(VT);
7533
7534   // In order to have valid types, all of the inputs must be extended from the
7535   // same source type and all of the inputs must be any or zero extend.
7536   // Scalar sizes must be a power of two.
7537   EVT OutScalarTy = N->getValueType(0).getScalarType();
7538   bool ValidTypes = SourceType != MVT::Other &&
7539                  isPowerOf2_32(OutScalarTy.getSizeInBits()) &&
7540                  isPowerOf2_32(SourceType.getSizeInBits());
7541
7542   // We perform this optimization post type-legalization because
7543   // the type-legalizer often scalarizes integer-promoted vectors.
7544   // Performing this optimization before may create bit-casts which
7545   // will be type-legalized to complex code sequences.
7546   // We perform this optimization only before the operation legalizer because we
7547   // may introduce illegal operations.
7548   // Create a new simpler BUILD_VECTOR sequence which other optimizations can
7549   // turn into a single shuffle instruction.
7550   if ((Level == AfterLegalizeVectorOps || Level == AfterLegalizeTypes) &&
7551       ValidTypes) {
7552     bool isLE = TLI.isLittleEndian();
7553     unsigned ElemRatio = OutScalarTy.getSizeInBits()/SourceType.getSizeInBits();
7554     assert(ElemRatio > 1 && "Invalid element size ratio");
7555     SDValue Filler = AllAnyExt ? DAG.getUNDEF(SourceType):
7556                                  DAG.getConstant(0, SourceType);
7557
7558     unsigned NewBVElems = ElemRatio * N->getValueType(0).getVectorNumElements();
7559     SmallVector<SDValue, 8> Ops(NewBVElems, Filler);
7560
7561     // Populate the new build_vector
7562     for (unsigned i=0; i < N->getNumOperands(); ++i) {
7563       SDValue Cast = N->getOperand(i);
7564       assert((Cast.getOpcode() == ISD::ANY_EXTEND ||
7565               Cast.getOpcode() == ISD::ZERO_EXTEND ||
7566               Cast.getOpcode() == ISD::UNDEF) && "Invalid cast opcode");
7567       SDValue In;
7568       if (Cast.getOpcode() == ISD::UNDEF)
7569         In = DAG.getUNDEF(SourceType);
7570       else
7571         In = Cast->getOperand(0);
7572       unsigned Index = isLE ? (i * ElemRatio) :
7573                               (i * ElemRatio + (ElemRatio - 1));
7574
7575       assert(Index < Ops.size() && "Invalid index");
7576       Ops[Index] = In;
7577     }
7578
7579     // The type of the new BUILD_VECTOR node.
7580     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), SourceType, NewBVElems);
7581     assert(VecVT.getSizeInBits() == N->getValueType(0).getSizeInBits() &&
7582            "Invalid vector size");
7583     // Check if the new vector type is legal.
7584     if (!isTypeLegal(VecVT)) return SDValue();
7585
7586     // Make the new BUILD_VECTOR.
7587     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(),
7588                                  VecVT, &Ops[0], Ops.size());
7589
7590     // The new BUILD_VECTOR node has the potential to be further optimized.
7591     AddToWorkList(BV.getNode());
7592     // Bitcast to the desired type.
7593     return DAG.getNode(ISD::BITCAST, dl, N->getValueType(0), BV);
7594   }
7595
7596   // Check to see if this is a BUILD_VECTOR of a bunch of EXTRACT_VECTOR_ELT
7597   // operations.  If so, and if the EXTRACT_VECTOR_ELT vector inputs come from
7598   // at most two distinct vectors, turn this into a shuffle node.
7599
7600   // May only combine to shuffle after legalize if shuffle is legal.
7601   if (LegalOperations &&
7602       !TLI.isOperationLegalOrCustom(ISD::VECTOR_SHUFFLE, VT))
7603     return SDValue();
7604
7605   SDValue VecIn1, VecIn2;
7606   for (unsigned i = 0; i != NumInScalars; ++i) {
7607     // Ignore undef inputs.
7608     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
7609
7610     // If this input is something other than a EXTRACT_VECTOR_ELT with a
7611     // constant index, bail out.
7612     if (N->getOperand(i).getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
7613         !isa<ConstantSDNode>(N->getOperand(i).getOperand(1))) {
7614       VecIn1 = VecIn2 = SDValue(0, 0);
7615       break;
7616     }
7617
7618     // We allow up to two distinct input vectors.
7619     SDValue ExtractedFromVec = N->getOperand(i).getOperand(0);
7620     if (ExtractedFromVec == VecIn1 || ExtractedFromVec == VecIn2)
7621       continue;
7622
7623     if (VecIn1.getNode() == 0) {
7624       VecIn1 = ExtractedFromVec;
7625     } else if (VecIn2.getNode() == 0) {
7626       VecIn2 = ExtractedFromVec;
7627     } else {
7628       // Too many inputs.
7629       VecIn1 = VecIn2 = SDValue(0, 0);
7630       break;
7631     }
7632   }
7633
7634     // If everything is good, we can make a shuffle operation.
7635   if (VecIn1.getNode()) {
7636     SmallVector<int, 8> Mask;
7637     for (unsigned i = 0; i != NumInScalars; ++i) {
7638       if (N->getOperand(i).getOpcode() == ISD::UNDEF) {
7639         Mask.push_back(-1);
7640         continue;
7641       }
7642
7643       // If extracting from the first vector, just use the index directly.
7644       SDValue Extract = N->getOperand(i);
7645       SDValue ExtVal = Extract.getOperand(1);
7646       if (Extract.getOperand(0) == VecIn1) {
7647         unsigned ExtIndex = cast<ConstantSDNode>(ExtVal)->getZExtValue();
7648         if (ExtIndex > VT.getVectorNumElements())
7649           return SDValue();
7650
7651         Mask.push_back(ExtIndex);
7652         continue;
7653       }
7654
7655       // Otherwise, use InIdx + VecSize
7656       unsigned Idx = cast<ConstantSDNode>(ExtVal)->getZExtValue();
7657       Mask.push_back(Idx+NumInScalars);
7658     }
7659
7660     // We can't generate a shuffle node with mismatched input and output types.
7661     // Attempt to transform a single input vector to the correct type.
7662     if ((VT != VecIn1.getValueType())) {
7663       // We don't support shuffeling between TWO values of different types.
7664       if (VecIn2.getNode() != 0)
7665         return SDValue();
7666
7667       // We only support widening of vectors which are half the size of the
7668       // output registers. For example XMM->YMM widening on X86 with AVX.
7669       if (VecIn1.getValueType().getSizeInBits()*2 != VT.getSizeInBits())
7670         return SDValue();
7671
7672       // Widen the input vector by adding undef values.
7673       VecIn1 = DAG.getNode(ISD::CONCAT_VECTORS, N->getDebugLoc(), VT,
7674                            VecIn1, DAG.getUNDEF(VecIn1.getValueType()));
7675     }
7676
7677     // If VecIn2 is unused then change it to undef.
7678     VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
7679
7680     // Check that we were able to transform all incoming values to the same type.
7681     if (VecIn2.getValueType() != VecIn1.getValueType() ||
7682         VecIn1.getValueType() != VT)
7683           return SDValue();
7684
7685     // Only type-legal BUILD_VECTOR nodes are converted to shuffle nodes.
7686     if (!isTypeLegal(VT))
7687       return SDValue();
7688
7689     // Return the new VECTOR_SHUFFLE node.
7690     SDValue Ops[2];
7691     Ops[0] = VecIn1;
7692     Ops[1] = VecIn2;
7693     return DAG.getVectorShuffle(VT, N->getDebugLoc(), Ops[0], Ops[1], &Mask[0]);
7694   }
7695
7696   return SDValue();
7697 }
7698
7699 SDValue DAGCombiner::visitCONCAT_VECTORS(SDNode *N) {
7700   // TODO: Check to see if this is a CONCAT_VECTORS of a bunch of
7701   // EXTRACT_SUBVECTOR operations.  If so, and if the EXTRACT_SUBVECTOR vector
7702   // inputs come from at most two distinct vectors, turn this into a shuffle
7703   // node.
7704
7705   // If we only have one input vector, we don't need to do any concatenation.
7706   if (N->getNumOperands() == 1)
7707     return N->getOperand(0);
7708
7709   return SDValue();
7710 }
7711
7712 SDValue DAGCombiner::visitEXTRACT_SUBVECTOR(SDNode* N) {
7713   EVT NVT = N->getValueType(0);
7714   SDValue V = N->getOperand(0);
7715
7716   if (V->getOpcode() == ISD::INSERT_SUBVECTOR) {
7717     // Handle only simple case where vector being inserted and vector
7718     // being extracted are of same type, and are half size of larger vectors.
7719     EVT BigVT = V->getOperand(0).getValueType();
7720     EVT SmallVT = V->getOperand(1).getValueType();
7721     if (NVT != SmallVT || NVT.getSizeInBits()*2 != BigVT.getSizeInBits())
7722       return SDValue();
7723
7724     // Only handle cases where both indexes are constants with the same type.
7725     ConstantSDNode *InsIdx = dyn_cast<ConstantSDNode>(N->getOperand(1));
7726     ConstantSDNode *ExtIdx = dyn_cast<ConstantSDNode>(V->getOperand(2));
7727
7728     if (InsIdx && ExtIdx &&
7729         InsIdx->getValueType(0).getSizeInBits() <= 64 &&
7730         ExtIdx->getValueType(0).getSizeInBits() <= 64) {
7731       // Combine:
7732       //    (extract_subvec (insert_subvec V1, V2, InsIdx), ExtIdx)
7733       // Into:
7734       //    indices are equal => V1
7735       //    otherwise => (extract_subvec V1, ExtIdx)
7736       if (InsIdx->getZExtValue() == ExtIdx->getZExtValue())
7737         return V->getOperand(1);
7738       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, N->getDebugLoc(), NVT,
7739                          V->getOperand(0), N->getOperand(1));
7740     }
7741   }
7742
7743   return SDValue();
7744 }
7745
7746 SDValue DAGCombiner::visitVECTOR_SHUFFLE(SDNode *N) {
7747   EVT VT = N->getValueType(0);
7748   unsigned NumElts = VT.getVectorNumElements();
7749
7750   SDValue N0 = N->getOperand(0);
7751   SDValue N1 = N->getOperand(1);
7752
7753   assert(N0.getValueType() == VT && "Vector shuffle must be normalized in DAG");
7754
7755   // Canonicalize shuffle undef, undef -> undef
7756   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
7757     return DAG.getUNDEF(VT);
7758
7759   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
7760
7761   // Canonicalize shuffle v, v -> v, undef
7762   if (N0 == N1) {
7763     SmallVector<int, 8> NewMask;
7764     for (unsigned i = 0; i != NumElts; ++i) {
7765       int Idx = SVN->getMaskElt(i);
7766       if (Idx >= (int)NumElts) Idx -= NumElts;
7767       NewMask.push_back(Idx);
7768     }
7769     return DAG.getVectorShuffle(VT, N->getDebugLoc(), N0, DAG.getUNDEF(VT),
7770                                 &NewMask[0]);
7771   }
7772
7773   // Canonicalize shuffle undef, v -> v, undef.  Commute the shuffle mask.
7774   if (N0.getOpcode() == ISD::UNDEF) {
7775     SmallVector<int, 8> NewMask;
7776     for (unsigned i = 0; i != NumElts; ++i) {
7777       int Idx = SVN->getMaskElt(i);
7778       if (Idx >= 0) {
7779         if (Idx < (int)NumElts)
7780           Idx += NumElts;
7781         else
7782           Idx -= NumElts;
7783       }
7784       NewMask.push_back(Idx);
7785     }
7786     return DAG.getVectorShuffle(VT, N->getDebugLoc(), N1, DAG.getUNDEF(VT),
7787                                 &NewMask[0]);
7788   }
7789
7790   // Remove references to rhs if it is undef
7791   if (N1.getOpcode() == ISD::UNDEF) {
7792     bool Changed = false;
7793     SmallVector<int, 8> NewMask;
7794     for (unsigned i = 0; i != NumElts; ++i) {
7795       int Idx = SVN->getMaskElt(i);
7796       if (Idx >= (int)NumElts) {
7797         Idx = -1;
7798         Changed = true;
7799       }
7800       NewMask.push_back(Idx);
7801     }
7802     if (Changed)
7803       return DAG.getVectorShuffle(VT, N->getDebugLoc(), N0, N1, &NewMask[0]);
7804   }
7805
7806   // If it is a splat, check if the argument vector is another splat or a
7807   // build_vector with all scalar elements the same.
7808   if (SVN->isSplat() && SVN->getSplatIndex() < (int)NumElts) {
7809     SDNode *V = N0.getNode();
7810
7811     // If this is a bit convert that changes the element type of the vector but
7812     // not the number of vector elements, look through it.  Be careful not to
7813     // look though conversions that change things like v4f32 to v2f64.
7814     if (V->getOpcode() == ISD::BITCAST) {
7815       SDValue ConvInput = V->getOperand(0);
7816       if (ConvInput.getValueType().isVector() &&
7817           ConvInput.getValueType().getVectorNumElements() == NumElts)
7818         V = ConvInput.getNode();
7819     }
7820
7821     if (V->getOpcode() == ISD::BUILD_VECTOR) {
7822       assert(V->getNumOperands() == NumElts &&
7823              "BUILD_VECTOR has wrong number of operands");
7824       SDValue Base;
7825       bool AllSame = true;
7826       for (unsigned i = 0; i != NumElts; ++i) {
7827         if (V->getOperand(i).getOpcode() != ISD::UNDEF) {
7828           Base = V->getOperand(i);
7829           break;
7830         }
7831       }
7832       // Splat of <u, u, u, u>, return <u, u, u, u>
7833       if (!Base.getNode())
7834         return N0;
7835       for (unsigned i = 0; i != NumElts; ++i) {
7836         if (V->getOperand(i) != Base) {
7837           AllSame = false;
7838           break;
7839         }
7840       }
7841       // Splat of <x, x, x, x>, return <x, x, x, x>
7842       if (AllSame)
7843         return N0;
7844     }
7845   }
7846
7847   // If this shuffle node is simply a swizzle of another shuffle node,
7848   // and it reverses the swizzle of the previous shuffle then we can
7849   // optimize shuffle(shuffle(x, undef), undef) -> x.
7850   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
7851       N1.getOpcode() == ISD::UNDEF) {
7852
7853     ShuffleVectorSDNode *OtherSV = cast<ShuffleVectorSDNode>(N0);
7854
7855     // Shuffle nodes can only reverse shuffles with a single non-undef value.
7856     if (N0.getOperand(1).getOpcode() != ISD::UNDEF)
7857       return SDValue();
7858
7859     // The incoming shuffle must be of the same type as the result of the
7860     // current shuffle.
7861     assert(OtherSV->getOperand(0).getValueType() == VT &&
7862            "Shuffle types don't match");
7863
7864     for (unsigned i = 0; i != NumElts; ++i) {
7865       int Idx = SVN->getMaskElt(i);
7866       assert(Idx < (int)NumElts && "Index references undef operand");
7867       // Next, this index comes from the first value, which is the incoming
7868       // shuffle. Adopt the incoming index.
7869       if (Idx >= 0)
7870         Idx = OtherSV->getMaskElt(Idx);
7871
7872       // The combined shuffle must map each index to itself.
7873       if (Idx >= 0 && (unsigned)Idx != i)
7874         return SDValue();
7875     }
7876
7877     return OtherSV->getOperand(0);
7878   }
7879
7880   return SDValue();
7881 }
7882
7883 SDValue DAGCombiner::visitMEMBARRIER(SDNode* N) {
7884   if (!TLI.getShouldFoldAtomicFences())
7885     return SDValue();
7886
7887   SDValue atomic = N->getOperand(0);
7888   switch (atomic.getOpcode()) {
7889     case ISD::ATOMIC_CMP_SWAP:
7890     case ISD::ATOMIC_SWAP:
7891     case ISD::ATOMIC_LOAD_ADD:
7892     case ISD::ATOMIC_LOAD_SUB:
7893     case ISD::ATOMIC_LOAD_AND:
7894     case ISD::ATOMIC_LOAD_OR:
7895     case ISD::ATOMIC_LOAD_XOR:
7896     case ISD::ATOMIC_LOAD_NAND:
7897     case ISD::ATOMIC_LOAD_MIN:
7898     case ISD::ATOMIC_LOAD_MAX:
7899     case ISD::ATOMIC_LOAD_UMIN:
7900     case ISD::ATOMIC_LOAD_UMAX:
7901       break;
7902     default:
7903       return SDValue();
7904   }
7905
7906   SDValue fence = atomic.getOperand(0);
7907   if (fence.getOpcode() != ISD::MEMBARRIER)
7908     return SDValue();
7909
7910   switch (atomic.getOpcode()) {
7911     case ISD::ATOMIC_CMP_SWAP:
7912       return SDValue(DAG.UpdateNodeOperands(atomic.getNode(),
7913                                     fence.getOperand(0),
7914                                     atomic.getOperand(1), atomic.getOperand(2),
7915                                     atomic.getOperand(3)), atomic.getResNo());
7916     case ISD::ATOMIC_SWAP:
7917     case ISD::ATOMIC_LOAD_ADD:
7918     case ISD::ATOMIC_LOAD_SUB:
7919     case ISD::ATOMIC_LOAD_AND:
7920     case ISD::ATOMIC_LOAD_OR:
7921     case ISD::ATOMIC_LOAD_XOR:
7922     case ISD::ATOMIC_LOAD_NAND:
7923     case ISD::ATOMIC_LOAD_MIN:
7924     case ISD::ATOMIC_LOAD_MAX:
7925     case ISD::ATOMIC_LOAD_UMIN:
7926     case ISD::ATOMIC_LOAD_UMAX:
7927       return SDValue(DAG.UpdateNodeOperands(atomic.getNode(),
7928                                     fence.getOperand(0),
7929                                     atomic.getOperand(1), atomic.getOperand(2)),
7930                      atomic.getResNo());
7931     default:
7932       return SDValue();
7933   }
7934 }
7935
7936 /// XformToShuffleWithZero - Returns a vector_shuffle if it able to transform
7937 /// an AND to a vector_shuffle with the destination vector and a zero vector.
7938 /// e.g. AND V, <0xffffffff, 0, 0xffffffff, 0>. ==>
7939 ///      vector_shuffle V, Zero, <0, 4, 2, 4>
7940 SDValue DAGCombiner::XformToShuffleWithZero(SDNode *N) {
7941   EVT VT = N->getValueType(0);
7942   DebugLoc dl = N->getDebugLoc();
7943   SDValue LHS = N->getOperand(0);
7944   SDValue RHS = N->getOperand(1);
7945   if (N->getOpcode() == ISD::AND) {
7946     if (RHS.getOpcode() == ISD::BITCAST)
7947       RHS = RHS.getOperand(0);
7948     if (RHS.getOpcode() == ISD::BUILD_VECTOR) {
7949       SmallVector<int, 8> Indices;
7950       unsigned NumElts = RHS.getNumOperands();
7951       for (unsigned i = 0; i != NumElts; ++i) {
7952         SDValue Elt = RHS.getOperand(i);
7953         if (!isa<ConstantSDNode>(Elt))
7954           return SDValue();
7955
7956         if (cast<ConstantSDNode>(Elt)->isAllOnesValue())
7957           Indices.push_back(i);
7958         else if (cast<ConstantSDNode>(Elt)->isNullValue())
7959           Indices.push_back(NumElts);
7960         else
7961           return SDValue();
7962       }
7963
7964       // Let's see if the target supports this vector_shuffle.
7965       EVT RVT = RHS.getValueType();
7966       if (!TLI.isVectorClearMaskLegal(Indices, RVT))
7967         return SDValue();
7968
7969       // Return the new VECTOR_SHUFFLE node.
7970       EVT EltVT = RVT.getVectorElementType();
7971       SmallVector<SDValue,8> ZeroOps(RVT.getVectorNumElements(),
7972                                      DAG.getConstant(0, EltVT));
7973       SDValue Zero = DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(),
7974                                  RVT, &ZeroOps[0], ZeroOps.size());
7975       LHS = DAG.getNode(ISD::BITCAST, dl, RVT, LHS);
7976       SDValue Shuf = DAG.getVectorShuffle(RVT, dl, LHS, Zero, &Indices[0]);
7977       return DAG.getNode(ISD::BITCAST, dl, VT, Shuf);
7978     }
7979   }
7980
7981   return SDValue();
7982 }
7983
7984 /// SimplifyVBinOp - Visit a binary vector operation, like ADD.
7985 SDValue DAGCombiner::SimplifyVBinOp(SDNode *N) {
7986   // After legalize, the target may be depending on adds and other
7987   // binary ops to provide legal ways to construct constants or other
7988   // things. Simplifying them may result in a loss of legality.
7989   if (LegalOperations) return SDValue();
7990
7991   assert(N->getValueType(0).isVector() &&
7992          "SimplifyVBinOp only works on vectors!");
7993
7994   SDValue LHS = N->getOperand(0);
7995   SDValue RHS = N->getOperand(1);
7996   SDValue Shuffle = XformToShuffleWithZero(N);
7997   if (Shuffle.getNode()) return Shuffle;
7998
7999   // If the LHS and RHS are BUILD_VECTOR nodes, see if we can constant fold
8000   // this operation.
8001   if (LHS.getOpcode() == ISD::BUILD_VECTOR &&
8002       RHS.getOpcode() == ISD::BUILD_VECTOR) {
8003     SmallVector<SDValue, 8> Ops;
8004     for (unsigned i = 0, e = LHS.getNumOperands(); i != e; ++i) {
8005       SDValue LHSOp = LHS.getOperand(i);
8006       SDValue RHSOp = RHS.getOperand(i);
8007       // If these two elements can't be folded, bail out.
8008       if ((LHSOp.getOpcode() != ISD::UNDEF &&
8009            LHSOp.getOpcode() != ISD::Constant &&
8010            LHSOp.getOpcode() != ISD::ConstantFP) ||
8011           (RHSOp.getOpcode() != ISD::UNDEF &&
8012            RHSOp.getOpcode() != ISD::Constant &&
8013            RHSOp.getOpcode() != ISD::ConstantFP))
8014         break;
8015
8016       // Can't fold divide by zero.
8017       if (N->getOpcode() == ISD::SDIV || N->getOpcode() == ISD::UDIV ||
8018           N->getOpcode() == ISD::FDIV) {
8019         if ((RHSOp.getOpcode() == ISD::Constant &&
8020              cast<ConstantSDNode>(RHSOp.getNode())->isNullValue()) ||
8021             (RHSOp.getOpcode() == ISD::ConstantFP &&
8022              cast<ConstantFPSDNode>(RHSOp.getNode())->getValueAPF().isZero()))
8023           break;
8024       }
8025
8026       EVT VT = LHSOp.getValueType();
8027       EVT RVT = RHSOp.getValueType();
8028       if (RVT != VT) {
8029         // Integer BUILD_VECTOR operands may have types larger than the element
8030         // size (e.g., when the element type is not legal).  Prior to type
8031         // legalization, the types may not match between the two BUILD_VECTORS.
8032         // Truncate one of the operands to make them match.
8033         if (RVT.getSizeInBits() > VT.getSizeInBits()) {
8034           RHSOp = DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, RHSOp);
8035         } else {
8036           LHSOp = DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), RVT, LHSOp);
8037           VT = RVT;
8038         }
8039       }
8040       SDValue FoldOp = DAG.getNode(N->getOpcode(), LHS.getDebugLoc(), VT,
8041                                    LHSOp, RHSOp);
8042       if (FoldOp.getOpcode() != ISD::UNDEF &&
8043           FoldOp.getOpcode() != ISD::Constant &&
8044           FoldOp.getOpcode() != ISD::ConstantFP)
8045         break;
8046       Ops.push_back(FoldOp);
8047       AddToWorkList(FoldOp.getNode());
8048     }
8049
8050     if (Ops.size() == LHS.getNumOperands())
8051       return DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(),
8052                          LHS.getValueType(), &Ops[0], Ops.size());
8053   }
8054
8055   return SDValue();
8056 }
8057
8058 SDValue DAGCombiner::SimplifySelect(DebugLoc DL, SDValue N0,
8059                                     SDValue N1, SDValue N2){
8060   assert(N0.getOpcode() ==ISD::SETCC && "First argument must be a SetCC node!");
8061
8062   SDValue SCC = SimplifySelectCC(DL, N0.getOperand(0), N0.getOperand(1), N1, N2,
8063                                  cast<CondCodeSDNode>(N0.getOperand(2))->get());
8064
8065   // If we got a simplified select_cc node back from SimplifySelectCC, then
8066   // break it down into a new SETCC node, and a new SELECT node, and then return
8067   // the SELECT node, since we were called with a SELECT node.
8068   if (SCC.getNode()) {
8069     // Check to see if we got a select_cc back (to turn into setcc/select).
8070     // Otherwise, just return whatever node we got back, like fabs.
8071     if (SCC.getOpcode() == ISD::SELECT_CC) {
8072       SDValue SETCC = DAG.getNode(ISD::SETCC, N0.getDebugLoc(),
8073                                   N0.getValueType(),
8074                                   SCC.getOperand(0), SCC.getOperand(1),
8075                                   SCC.getOperand(4));
8076       AddToWorkList(SETCC.getNode());
8077       return DAG.getNode(ISD::SELECT, SCC.getDebugLoc(), SCC.getValueType(),
8078                          SCC.getOperand(2), SCC.getOperand(3), SETCC);
8079     }
8080
8081     return SCC;
8082   }
8083   return SDValue();
8084 }
8085
8086 /// SimplifySelectOps - Given a SELECT or a SELECT_CC node, where LHS and RHS
8087 /// are the two values being selected between, see if we can simplify the
8088 /// select.  Callers of this should assume that TheSelect is deleted if this
8089 /// returns true.  As such, they should return the appropriate thing (e.g. the
8090 /// node) back to the top-level of the DAG combiner loop to avoid it being
8091 /// looked at.
8092 bool DAGCombiner::SimplifySelectOps(SDNode *TheSelect, SDValue LHS,
8093                                     SDValue RHS) {
8094
8095   // Cannot simplify select with vector condition
8096   if (TheSelect->getOperand(0).getValueType().isVector()) return false;
8097
8098   // If this is a select from two identical things, try to pull the operation
8099   // through the select.
8100   if (LHS.getOpcode() != RHS.getOpcode() ||
8101       !LHS.hasOneUse() || !RHS.hasOneUse())
8102     return false;
8103
8104   // If this is a load and the token chain is identical, replace the select
8105   // of two loads with a load through a select of the address to load from.
8106   // This triggers in things like "select bool X, 10.0, 123.0" after the FP
8107   // constants have been dropped into the constant pool.
8108   if (LHS.getOpcode() == ISD::LOAD) {
8109     LoadSDNode *LLD = cast<LoadSDNode>(LHS);
8110     LoadSDNode *RLD = cast<LoadSDNode>(RHS);
8111
8112     // Token chains must be identical.
8113     if (LHS.getOperand(0) != RHS.getOperand(0) ||
8114         // Do not let this transformation reduce the number of volatile loads.
8115         LLD->isVolatile() || RLD->isVolatile() ||
8116         // If this is an EXTLOAD, the VT's must match.
8117         LLD->getMemoryVT() != RLD->getMemoryVT() ||
8118         // If this is an EXTLOAD, the kind of extension must match.
8119         (LLD->getExtensionType() != RLD->getExtensionType() &&
8120          // The only exception is if one of the extensions is anyext.
8121          LLD->getExtensionType() != ISD::EXTLOAD &&
8122          RLD->getExtensionType() != ISD::EXTLOAD) ||
8123         // FIXME: this discards src value information.  This is
8124         // over-conservative. It would be beneficial to be able to remember
8125         // both potential memory locations.  Since we are discarding
8126         // src value info, don't do the transformation if the memory
8127         // locations are not in the default address space.
8128         LLD->getPointerInfo().getAddrSpace() != 0 ||
8129         RLD->getPointerInfo().getAddrSpace() != 0)
8130       return false;
8131
8132     // Check that the select condition doesn't reach either load.  If so,
8133     // folding this will induce a cycle into the DAG.  If not, this is safe to
8134     // xform, so create a select of the addresses.
8135     SDValue Addr;
8136     if (TheSelect->getOpcode() == ISD::SELECT) {
8137       SDNode *CondNode = TheSelect->getOperand(0).getNode();
8138       if ((LLD->hasAnyUseOfValue(1) && LLD->isPredecessorOf(CondNode)) ||
8139           (RLD->hasAnyUseOfValue(1) && RLD->isPredecessorOf(CondNode)))
8140         return false;
8141       Addr = DAG.getNode(ISD::SELECT, TheSelect->getDebugLoc(),
8142                          LLD->getBasePtr().getValueType(),
8143                          TheSelect->getOperand(0), LLD->getBasePtr(),
8144                          RLD->getBasePtr());
8145     } else {  // Otherwise SELECT_CC
8146       SDNode *CondLHS = TheSelect->getOperand(0).getNode();
8147       SDNode *CondRHS = TheSelect->getOperand(1).getNode();
8148
8149       if ((LLD->hasAnyUseOfValue(1) &&
8150            (LLD->isPredecessorOf(CondLHS) || LLD->isPredecessorOf(CondRHS))) ||
8151           (RLD->hasAnyUseOfValue(1) &&
8152            (RLD->isPredecessorOf(CondLHS) || RLD->isPredecessorOf(CondRHS))))
8153         return false;
8154
8155       Addr = DAG.getNode(ISD::SELECT_CC, TheSelect->getDebugLoc(),
8156                          LLD->getBasePtr().getValueType(),
8157                          TheSelect->getOperand(0),
8158                          TheSelect->getOperand(1),
8159                          LLD->getBasePtr(), RLD->getBasePtr(),
8160                          TheSelect->getOperand(4));
8161     }
8162
8163     SDValue Load;
8164     if (LLD->getExtensionType() == ISD::NON_EXTLOAD) {
8165       Load = DAG.getLoad(TheSelect->getValueType(0),
8166                          TheSelect->getDebugLoc(),
8167                          // FIXME: Discards pointer info.
8168                          LLD->getChain(), Addr, MachinePointerInfo(),
8169                          LLD->isVolatile(), LLD->isNonTemporal(),
8170                          LLD->isInvariant(), LLD->getAlignment());
8171     } else {
8172       Load = DAG.getExtLoad(LLD->getExtensionType() == ISD::EXTLOAD ?
8173                             RLD->getExtensionType() : LLD->getExtensionType(),
8174                             TheSelect->getDebugLoc(),
8175                             TheSelect->getValueType(0),
8176                             // FIXME: Discards pointer info.
8177                             LLD->getChain(), Addr, MachinePointerInfo(),
8178                             LLD->getMemoryVT(), LLD->isVolatile(),
8179                             LLD->isNonTemporal(), LLD->getAlignment());
8180     }
8181
8182     // Users of the select now use the result of the load.
8183     CombineTo(TheSelect, Load);
8184
8185     // Users of the old loads now use the new load's chain.  We know the
8186     // old-load value is dead now.
8187     CombineTo(LHS.getNode(), Load.getValue(0), Load.getValue(1));
8188     CombineTo(RHS.getNode(), Load.getValue(0), Load.getValue(1));
8189     return true;
8190   }
8191
8192   return false;
8193 }
8194
8195 /// SimplifySelectCC - Simplify an expression of the form (N0 cond N1) ? N2 : N3
8196 /// where 'cond' is the comparison specified by CC.
8197 SDValue DAGCombiner::SimplifySelectCC(DebugLoc DL, SDValue N0, SDValue N1,
8198                                       SDValue N2, SDValue N3,
8199                                       ISD::CondCode CC, bool NotExtCompare) {
8200   // (x ? y : y) -> y.
8201   if (N2 == N3) return N2;
8202
8203   EVT VT = N2.getValueType();
8204   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
8205   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2.getNode());
8206   ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N3.getNode());
8207
8208   // Determine if the condition we're dealing with is constant
8209   SDValue SCC = SimplifySetCC(TLI.getSetCCResultType(N0.getValueType()),
8210                               N0, N1, CC, DL, false);
8211   if (SCC.getNode()) AddToWorkList(SCC.getNode());
8212   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.getNode());
8213
8214   // fold select_cc true, x, y -> x
8215   if (SCCC && !SCCC->isNullValue())
8216     return N2;
8217   // fold select_cc false, x, y -> y
8218   if (SCCC && SCCC->isNullValue())
8219     return N3;
8220
8221   // Check to see if we can simplify the select into an fabs node
8222   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1)) {
8223     // Allow either -0.0 or 0.0
8224     if (CFP->getValueAPF().isZero()) {
8225       // select (setg[te] X, +/-0.0), X, fneg(X) -> fabs
8226       if ((CC == ISD::SETGE || CC == ISD::SETGT) &&
8227           N0 == N2 && N3.getOpcode() == ISD::FNEG &&
8228           N2 == N3.getOperand(0))
8229         return DAG.getNode(ISD::FABS, DL, VT, N0);
8230
8231       // select (setl[te] X, +/-0.0), fneg(X), X -> fabs
8232       if ((CC == ISD::SETLT || CC == ISD::SETLE) &&
8233           N0 == N3 && N2.getOpcode() == ISD::FNEG &&
8234           N2.getOperand(0) == N3)
8235         return DAG.getNode(ISD::FABS, DL, VT, N3);
8236     }
8237   }
8238
8239   // Turn "(a cond b) ? 1.0f : 2.0f" into "load (tmp + ((a cond b) ? 0 : 4)"
8240   // where "tmp" is a constant pool entry containing an array with 1.0 and 2.0
8241   // in it.  This is a win when the constant is not otherwise available because
8242   // it replaces two constant pool loads with one.  We only do this if the FP
8243   // type is known to be legal, because if it isn't, then we are before legalize
8244   // types an we want the other legalization to happen first (e.g. to avoid
8245   // messing with soft float) and if the ConstantFP is not legal, because if
8246   // it is legal, we may not need to store the FP constant in a constant pool.
8247   if (ConstantFPSDNode *TV = dyn_cast<ConstantFPSDNode>(N2))
8248     if (ConstantFPSDNode *FV = dyn_cast<ConstantFPSDNode>(N3)) {
8249       if (TLI.isTypeLegal(N2.getValueType()) &&
8250           (TLI.getOperationAction(ISD::ConstantFP, N2.getValueType()) !=
8251            TargetLowering::Legal) &&
8252           // If both constants have multiple uses, then we won't need to do an
8253           // extra load, they are likely around in registers for other users.
8254           (TV->hasOneUse() || FV->hasOneUse())) {
8255         Constant *Elts[] = {
8256           const_cast<ConstantFP*>(FV->getConstantFPValue()),
8257           const_cast<ConstantFP*>(TV->getConstantFPValue())
8258         };
8259         Type *FPTy = Elts[0]->getType();
8260         const TargetData &TD = *TLI.getTargetData();
8261
8262         // Create a ConstantArray of the two constants.
8263         Constant *CA = ConstantArray::get(ArrayType::get(FPTy, 2), Elts);
8264         SDValue CPIdx = DAG.getConstantPool(CA, TLI.getPointerTy(),
8265                                             TD.getPrefTypeAlignment(FPTy));
8266         unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
8267
8268         // Get the offsets to the 0 and 1 element of the array so that we can
8269         // select between them.
8270         SDValue Zero = DAG.getIntPtrConstant(0);
8271         unsigned EltSize = (unsigned)TD.getTypeAllocSize(Elts[0]->getType());
8272         SDValue One = DAG.getIntPtrConstant(EltSize);
8273
8274         SDValue Cond = DAG.getSetCC(DL,
8275                                     TLI.getSetCCResultType(N0.getValueType()),
8276                                     N0, N1, CC);
8277         AddToWorkList(Cond.getNode());
8278         SDValue CstOffset = DAG.getNode(ISD::SELECT, DL, Zero.getValueType(),
8279                                         Cond, One, Zero);
8280         AddToWorkList(CstOffset.getNode());
8281         CPIdx = DAG.getNode(ISD::ADD, DL, TLI.getPointerTy(), CPIdx,
8282                             CstOffset);
8283         AddToWorkList(CPIdx.getNode());
8284         return DAG.getLoad(TV->getValueType(0), DL, DAG.getEntryNode(), CPIdx,
8285                            MachinePointerInfo::getConstantPool(), false,
8286                            false, false, Alignment);
8287
8288       }
8289     }
8290
8291   // Check to see if we can perform the "gzip trick", transforming
8292   // (select_cc setlt X, 0, A, 0) -> (and (sra X, (sub size(X), 1), A)
8293   if (N1C && N3C && N3C->isNullValue() && CC == ISD::SETLT &&
8294       (N1C->isNullValue() ||                         // (a < 0) ? b : 0
8295        (N1C->getAPIntValue() == 1 && N0 == N2))) {   // (a < 1) ? a : 0
8296     EVT XType = N0.getValueType();
8297     EVT AType = N2.getValueType();
8298     if (XType.bitsGE(AType)) {
8299       // and (sra X, size(X)-1, A) -> "and (srl X, C2), A" iff A is a
8300       // single-bit constant.
8301       if (N2C && ((N2C->getAPIntValue() & (N2C->getAPIntValue()-1)) == 0)) {
8302         unsigned ShCtV = N2C->getAPIntValue().logBase2();
8303         ShCtV = XType.getSizeInBits()-ShCtV-1;
8304         SDValue ShCt = DAG.getConstant(ShCtV,
8305                                        getShiftAmountTy(N0.getValueType()));
8306         SDValue Shift = DAG.getNode(ISD::SRL, N0.getDebugLoc(),
8307                                     XType, N0, ShCt);
8308         AddToWorkList(Shift.getNode());
8309
8310         if (XType.bitsGT(AType)) {
8311           Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
8312           AddToWorkList(Shift.getNode());
8313         }
8314
8315         return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
8316       }
8317
8318       SDValue Shift = DAG.getNode(ISD::SRA, N0.getDebugLoc(),
8319                                   XType, N0,
8320                                   DAG.getConstant(XType.getSizeInBits()-1,
8321                                          getShiftAmountTy(N0.getValueType())));
8322       AddToWorkList(Shift.getNode());
8323
8324       if (XType.bitsGT(AType)) {
8325         Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
8326         AddToWorkList(Shift.getNode());
8327       }
8328
8329       return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
8330     }
8331   }
8332
8333   // fold (select_cc seteq (and x, y), 0, 0, A) -> (and (shr (shl x)) A)
8334   // where y is has a single bit set.
8335   // A plaintext description would be, we can turn the SELECT_CC into an AND
8336   // when the condition can be materialized as an all-ones register.  Any
8337   // single bit-test can be materialized as an all-ones register with
8338   // shift-left and shift-right-arith.
8339   if (CC == ISD::SETEQ && N0->getOpcode() == ISD::AND &&
8340       N0->getValueType(0) == VT &&
8341       N1C && N1C->isNullValue() &&
8342       N2C && N2C->isNullValue()) {
8343     SDValue AndLHS = N0->getOperand(0);
8344     ConstantSDNode *ConstAndRHS = dyn_cast<ConstantSDNode>(N0->getOperand(1));
8345     if (ConstAndRHS && ConstAndRHS->getAPIntValue().countPopulation() == 1) {
8346       // Shift the tested bit over the sign bit.
8347       APInt AndMask = ConstAndRHS->getAPIntValue();
8348       SDValue ShlAmt =
8349         DAG.getConstant(AndMask.countLeadingZeros(),
8350                         getShiftAmountTy(AndLHS.getValueType()));
8351       SDValue Shl = DAG.getNode(ISD::SHL, N0.getDebugLoc(), VT, AndLHS, ShlAmt);
8352
8353       // Now arithmetic right shift it all the way over, so the result is either
8354       // all-ones, or zero.
8355       SDValue ShrAmt =
8356         DAG.getConstant(AndMask.getBitWidth()-1,
8357                         getShiftAmountTy(Shl.getValueType()));
8358       SDValue Shr = DAG.getNode(ISD::SRA, N0.getDebugLoc(), VT, Shl, ShrAmt);
8359
8360       return DAG.getNode(ISD::AND, DL, VT, Shr, N3);
8361     }
8362   }
8363
8364   // fold select C, 16, 0 -> shl C, 4
8365   if (N2C && N3C && N3C->isNullValue() && N2C->getAPIntValue().isPowerOf2() &&
8366     TLI.getBooleanContents(N0.getValueType().isVector()) ==
8367       TargetLowering::ZeroOrOneBooleanContent) {
8368
8369     // If the caller doesn't want us to simplify this into a zext of a compare,
8370     // don't do it.
8371     if (NotExtCompare && N2C->getAPIntValue() == 1)
8372       return SDValue();
8373
8374     // Get a SetCC of the condition
8375     // FIXME: Should probably make sure that setcc is legal if we ever have a
8376     // target where it isn't.
8377     SDValue Temp, SCC;
8378     // cast from setcc result type to select result type
8379     if (LegalTypes) {
8380       SCC  = DAG.getSetCC(DL, TLI.getSetCCResultType(N0.getValueType()),
8381                           N0, N1, CC);
8382       if (N2.getValueType().bitsLT(SCC.getValueType()))
8383         Temp = DAG.getZeroExtendInReg(SCC, N2.getDebugLoc(), N2.getValueType());
8384       else
8385         Temp = DAG.getNode(ISD::ZERO_EXTEND, N2.getDebugLoc(),
8386                            N2.getValueType(), SCC);
8387     } else {
8388       SCC  = DAG.getSetCC(N0.getDebugLoc(), MVT::i1, N0, N1, CC);
8389       Temp = DAG.getNode(ISD::ZERO_EXTEND, N2.getDebugLoc(),
8390                          N2.getValueType(), SCC);
8391     }
8392
8393     AddToWorkList(SCC.getNode());
8394     AddToWorkList(Temp.getNode());
8395
8396     if (N2C->getAPIntValue() == 1)
8397       return Temp;
8398
8399     // shl setcc result by log2 n2c
8400     return DAG.getNode(ISD::SHL, DL, N2.getValueType(), Temp,
8401                        DAG.getConstant(N2C->getAPIntValue().logBase2(),
8402                                        getShiftAmountTy(Temp.getValueType())));
8403   }
8404
8405   // Check to see if this is the equivalent of setcc
8406   // FIXME: Turn all of these into setcc if setcc if setcc is legal
8407   // otherwise, go ahead with the folds.
8408   if (0 && N3C && N3C->isNullValue() && N2C && (N2C->getAPIntValue() == 1ULL)) {
8409     EVT XType = N0.getValueType();
8410     if (!LegalOperations ||
8411         TLI.isOperationLegal(ISD::SETCC, TLI.getSetCCResultType(XType))) {
8412       SDValue Res = DAG.getSetCC(DL, TLI.getSetCCResultType(XType), N0, N1, CC);
8413       if (Res.getValueType() != VT)
8414         Res = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, Res);
8415       return Res;
8416     }
8417
8418     // fold (seteq X, 0) -> (srl (ctlz X, log2(size(X))))
8419     if (N1C && N1C->isNullValue() && CC == ISD::SETEQ &&
8420         (!LegalOperations ||
8421          TLI.isOperationLegal(ISD::CTLZ, XType))) {
8422       SDValue Ctlz = DAG.getNode(ISD::CTLZ, N0.getDebugLoc(), XType, N0);
8423       return DAG.getNode(ISD::SRL, DL, XType, Ctlz,
8424                          DAG.getConstant(Log2_32(XType.getSizeInBits()),
8425                                        getShiftAmountTy(Ctlz.getValueType())));
8426     }
8427     // fold (setgt X, 0) -> (srl (and (-X, ~X), size(X)-1))
8428     if (N1C && N1C->isNullValue() && CC == ISD::SETGT) {
8429       SDValue NegN0 = DAG.getNode(ISD::SUB, N0.getDebugLoc(),
8430                                   XType, DAG.getConstant(0, XType), N0);
8431       SDValue NotN0 = DAG.getNOT(N0.getDebugLoc(), N0, XType);
8432       return DAG.getNode(ISD::SRL, DL, XType,
8433                          DAG.getNode(ISD::AND, DL, XType, NegN0, NotN0),
8434                          DAG.getConstant(XType.getSizeInBits()-1,
8435                                          getShiftAmountTy(XType)));
8436     }
8437     // fold (setgt X, -1) -> (xor (srl (X, size(X)-1), 1))
8438     if (N1C && N1C->isAllOnesValue() && CC == ISD::SETGT) {
8439       SDValue Sign = DAG.getNode(ISD::SRL, N0.getDebugLoc(), XType, N0,
8440                                  DAG.getConstant(XType.getSizeInBits()-1,
8441                                          getShiftAmountTy(N0.getValueType())));
8442       return DAG.getNode(ISD::XOR, DL, XType, Sign, DAG.getConstant(1, XType));
8443     }
8444   }
8445
8446   // Check to see if this is an integer abs.
8447   // select_cc setg[te] X,  0,  X, -X ->
8448   // select_cc setgt    X, -1,  X, -X ->
8449   // select_cc setl[te] X,  0, -X,  X ->
8450   // select_cc setlt    X,  1, -X,  X ->
8451   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
8452   if (N1C) {
8453     ConstantSDNode *SubC = NULL;
8454     if (((N1C->isNullValue() && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
8455          (N1C->isAllOnesValue() && CC == ISD::SETGT)) &&
8456         N0 == N2 && N3.getOpcode() == ISD::SUB && N0 == N3.getOperand(1))
8457       SubC = dyn_cast<ConstantSDNode>(N3.getOperand(0));
8458     else if (((N1C->isNullValue() && (CC == ISD::SETLT || CC == ISD::SETLE)) ||
8459               (N1C->isOne() && CC == ISD::SETLT)) &&
8460              N0 == N3 && N2.getOpcode() == ISD::SUB && N0 == N2.getOperand(1))
8461       SubC = dyn_cast<ConstantSDNode>(N2.getOperand(0));
8462
8463     EVT XType = N0.getValueType();
8464     if (SubC && SubC->isNullValue() && XType.isInteger()) {
8465       SDValue Shift = DAG.getNode(ISD::SRA, N0.getDebugLoc(), XType,
8466                                   N0,
8467                                   DAG.getConstant(XType.getSizeInBits()-1,
8468                                          getShiftAmountTy(N0.getValueType())));
8469       SDValue Add = DAG.getNode(ISD::ADD, N0.getDebugLoc(),
8470                                 XType, N0, Shift);
8471       AddToWorkList(Shift.getNode());
8472       AddToWorkList(Add.getNode());
8473       return DAG.getNode(ISD::XOR, DL, XType, Add, Shift);
8474     }
8475   }
8476
8477   return SDValue();
8478 }
8479
8480 /// SimplifySetCC - This is a stub for TargetLowering::SimplifySetCC.
8481 SDValue DAGCombiner::SimplifySetCC(EVT VT, SDValue N0,
8482                                    SDValue N1, ISD::CondCode Cond,
8483                                    DebugLoc DL, bool foldBooleans) {
8484   TargetLowering::DAGCombinerInfo
8485     DagCombineInfo(DAG, !LegalTypes, !LegalOperations, false, this);
8486   return TLI.SimplifySetCC(VT, N0, N1, Cond, foldBooleans, DagCombineInfo, DL);
8487 }
8488
8489 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
8490 /// return a DAG expression to select that will generate the same value by
8491 /// multiplying by a magic number.  See:
8492 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
8493 SDValue DAGCombiner::BuildSDIV(SDNode *N) {
8494   std::vector<SDNode*> Built;
8495   SDValue S = TLI.BuildSDIV(N, DAG, LegalOperations, &Built);
8496
8497   for (std::vector<SDNode*>::iterator ii = Built.begin(), ee = Built.end();
8498        ii != ee; ++ii)
8499     AddToWorkList(*ii);
8500   return S;
8501 }
8502
8503 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
8504 /// return a DAG expression to select that will generate the same value by
8505 /// multiplying by a magic number.  See:
8506 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
8507 SDValue DAGCombiner::BuildUDIV(SDNode *N) {
8508   std::vector<SDNode*> Built;
8509   SDValue S = TLI.BuildUDIV(N, DAG, LegalOperations, &Built);
8510
8511   for (std::vector<SDNode*>::iterator ii = Built.begin(), ee = Built.end();
8512        ii != ee; ++ii)
8513     AddToWorkList(*ii);
8514   return S;
8515 }
8516
8517 /// FindBaseOffset - Return true if base is a frame index, which is known not
8518 // to alias with anything but itself.  Provides base object and offset as
8519 // results.
8520 static bool FindBaseOffset(SDValue Ptr, SDValue &Base, int64_t &Offset,
8521                            const GlobalValue *&GV, void *&CV) {
8522   // Assume it is a primitive operation.
8523   Base = Ptr; Offset = 0; GV = 0; CV = 0;
8524
8525   // If it's an adding a simple constant then integrate the offset.
8526   if (Base.getOpcode() == ISD::ADD) {
8527     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Base.getOperand(1))) {
8528       Base = Base.getOperand(0);
8529       Offset += C->getZExtValue();
8530     }
8531   }
8532
8533   // Return the underlying GlobalValue, and update the Offset.  Return false
8534   // for GlobalAddressSDNode since the same GlobalAddress may be represented
8535   // by multiple nodes with different offsets.
8536   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Base)) {
8537     GV = G->getGlobal();
8538     Offset += G->getOffset();
8539     return false;
8540   }
8541
8542   // Return the underlying Constant value, and update the Offset.  Return false
8543   // for ConstantSDNodes since the same constant pool entry may be represented
8544   // by multiple nodes with different offsets.
8545   if (ConstantPoolSDNode *C = dyn_cast<ConstantPoolSDNode>(Base)) {
8546     CV = C->isMachineConstantPoolEntry() ? (void *)C->getMachineCPVal()
8547                                          : (void *)C->getConstVal();
8548     Offset += C->getOffset();
8549     return false;
8550   }
8551   // If it's any of the following then it can't alias with anything but itself.
8552   return isa<FrameIndexSDNode>(Base);
8553 }
8554
8555 /// isAlias - Return true if there is any possibility that the two addresses
8556 /// overlap.
8557 bool DAGCombiner::isAlias(SDValue Ptr1, int64_t Size1,
8558                           const Value *SrcValue1, int SrcValueOffset1,
8559                           unsigned SrcValueAlign1,
8560                           const MDNode *TBAAInfo1,
8561                           SDValue Ptr2, int64_t Size2,
8562                           const Value *SrcValue2, int SrcValueOffset2,
8563                           unsigned SrcValueAlign2,
8564                           const MDNode *TBAAInfo2) const {
8565   // If they are the same then they must be aliases.
8566   if (Ptr1 == Ptr2) return true;
8567
8568   // Gather base node and offset information.
8569   SDValue Base1, Base2;
8570   int64_t Offset1, Offset2;
8571   const GlobalValue *GV1, *GV2;
8572   void *CV1, *CV2;
8573   bool isFrameIndex1 = FindBaseOffset(Ptr1, Base1, Offset1, GV1, CV1);
8574   bool isFrameIndex2 = FindBaseOffset(Ptr2, Base2, Offset2, GV2, CV2);
8575
8576   // If they have a same base address then check to see if they overlap.
8577   if (Base1 == Base2 || (GV1 && (GV1 == GV2)) || (CV1 && (CV1 == CV2)))
8578     return !((Offset1 + Size1) <= Offset2 || (Offset2 + Size2) <= Offset1);
8579
8580   // It is possible for different frame indices to alias each other, mostly
8581   // when tail call optimization reuses return address slots for arguments.
8582   // To catch this case, look up the actual index of frame indices to compute
8583   // the real alias relationship.
8584   if (isFrameIndex1 && isFrameIndex2) {
8585     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8586     Offset1 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base1)->getIndex());
8587     Offset2 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base2)->getIndex());
8588     return !((Offset1 + Size1) <= Offset2 || (Offset2 + Size2) <= Offset1);
8589   }
8590
8591   // Otherwise, if we know what the bases are, and they aren't identical, then
8592   // we know they cannot alias.
8593   if ((isFrameIndex1 || CV1 || GV1) && (isFrameIndex2 || CV2 || GV2))
8594     return false;
8595
8596   // If we know required SrcValue1 and SrcValue2 have relatively large alignment
8597   // compared to the size and offset of the access, we may be able to prove they
8598   // do not alias.  This check is conservative for now to catch cases created by
8599   // splitting vector types.
8600   if ((SrcValueAlign1 == SrcValueAlign2) &&
8601       (SrcValueOffset1 != SrcValueOffset2) &&
8602       (Size1 == Size2) && (SrcValueAlign1 > Size1)) {
8603     int64_t OffAlign1 = SrcValueOffset1 % SrcValueAlign1;
8604     int64_t OffAlign2 = SrcValueOffset2 % SrcValueAlign1;
8605
8606     // There is no overlap between these relatively aligned accesses of similar
8607     // size, return no alias.
8608     if ((OffAlign1 + Size1) <= OffAlign2 || (OffAlign2 + Size2) <= OffAlign1)
8609       return false;
8610   }
8611
8612   if (CombinerGlobalAA) {
8613     // Use alias analysis information.
8614     int64_t MinOffset = std::min(SrcValueOffset1, SrcValueOffset2);
8615     int64_t Overlap1 = Size1 + SrcValueOffset1 - MinOffset;
8616     int64_t Overlap2 = Size2 + SrcValueOffset2 - MinOffset;
8617     AliasAnalysis::AliasResult AAResult =
8618       AA.alias(AliasAnalysis::Location(SrcValue1, Overlap1, TBAAInfo1),
8619                AliasAnalysis::Location(SrcValue2, Overlap2, TBAAInfo2));
8620     if (AAResult == AliasAnalysis::NoAlias)
8621       return false;
8622   }
8623
8624   // Otherwise we have to assume they alias.
8625   return true;
8626 }
8627
8628 /// FindAliasInfo - Extracts the relevant alias information from the memory
8629 /// node.  Returns true if the operand was a load.
8630 bool DAGCombiner::FindAliasInfo(SDNode *N,
8631                                 SDValue &Ptr, int64_t &Size,
8632                                 const Value *&SrcValue,
8633                                 int &SrcValueOffset,
8634                                 unsigned &SrcValueAlign,
8635                                 const MDNode *&TBAAInfo) const {
8636   LSBaseSDNode *LS = cast<LSBaseSDNode>(N);
8637
8638   Ptr = LS->getBasePtr();
8639   Size = LS->getMemoryVT().getSizeInBits() >> 3;
8640   SrcValue = LS->getSrcValue();
8641   SrcValueOffset = LS->getSrcValueOffset();
8642   SrcValueAlign = LS->getOriginalAlignment();
8643   TBAAInfo = LS->getTBAAInfo();
8644   return isa<LoadSDNode>(LS);
8645 }
8646
8647 /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
8648 /// looking for aliasing nodes and adding them to the Aliases vector.
8649 void DAGCombiner::GatherAllAliases(SDNode *N, SDValue OriginalChain,
8650                                    SmallVector<SDValue, 8> &Aliases) {
8651   SmallVector<SDValue, 8> Chains;     // List of chains to visit.
8652   SmallPtrSet<SDNode *, 16> Visited;  // Visited node set.
8653
8654   // Get alias information for node.
8655   SDValue Ptr;
8656   int64_t Size;
8657   const Value *SrcValue;
8658   int SrcValueOffset;
8659   unsigned SrcValueAlign;
8660   const MDNode *SrcTBAAInfo;
8661   bool IsLoad = FindAliasInfo(N, Ptr, Size, SrcValue, SrcValueOffset,
8662                               SrcValueAlign, SrcTBAAInfo);
8663
8664   // Starting off.
8665   Chains.push_back(OriginalChain);
8666   unsigned Depth = 0;
8667
8668   // Look at each chain and determine if it is an alias.  If so, add it to the
8669   // aliases list.  If not, then continue up the chain looking for the next
8670   // candidate.
8671   while (!Chains.empty()) {
8672     SDValue Chain = Chains.back();
8673     Chains.pop_back();
8674
8675     // For TokenFactor nodes, look at each operand and only continue up the
8676     // chain until we find two aliases.  If we've seen two aliases, assume we'll
8677     // find more and revert to original chain since the xform is unlikely to be
8678     // profitable.
8679     //
8680     // FIXME: The depth check could be made to return the last non-aliasing
8681     // chain we found before we hit a tokenfactor rather than the original
8682     // chain.
8683     if (Depth > 6 || Aliases.size() == 2) {
8684       Aliases.clear();
8685       Aliases.push_back(OriginalChain);
8686       break;
8687     }
8688
8689     // Don't bother if we've been before.
8690     if (!Visited.insert(Chain.getNode()))
8691       continue;
8692
8693     switch (Chain.getOpcode()) {
8694     case ISD::EntryToken:
8695       // Entry token is ideal chain operand, but handled in FindBetterChain.
8696       break;
8697
8698     case ISD::LOAD:
8699     case ISD::STORE: {
8700       // Get alias information for Chain.
8701       SDValue OpPtr;
8702       int64_t OpSize;
8703       const Value *OpSrcValue;
8704       int OpSrcValueOffset;
8705       unsigned OpSrcValueAlign;
8706       const MDNode *OpSrcTBAAInfo;
8707       bool IsOpLoad = FindAliasInfo(Chain.getNode(), OpPtr, OpSize,
8708                                     OpSrcValue, OpSrcValueOffset,
8709                                     OpSrcValueAlign,
8710                                     OpSrcTBAAInfo);
8711
8712       // If chain is alias then stop here.
8713       if (!(IsLoad && IsOpLoad) &&
8714           isAlias(Ptr, Size, SrcValue, SrcValueOffset, SrcValueAlign,
8715                   SrcTBAAInfo,
8716                   OpPtr, OpSize, OpSrcValue, OpSrcValueOffset,
8717                   OpSrcValueAlign, OpSrcTBAAInfo)) {
8718         Aliases.push_back(Chain);
8719       } else {
8720         // Look further up the chain.
8721         Chains.push_back(Chain.getOperand(0));
8722         ++Depth;
8723       }
8724       break;
8725     }
8726
8727     case ISD::TokenFactor:
8728       // We have to check each of the operands of the token factor for "small"
8729       // token factors, so we queue them up.  Adding the operands to the queue
8730       // (stack) in reverse order maintains the original order and increases the
8731       // likelihood that getNode will find a matching token factor (CSE.)
8732       if (Chain.getNumOperands() > 16) {
8733         Aliases.push_back(Chain);
8734         break;
8735       }
8736       for (unsigned n = Chain.getNumOperands(); n;)
8737         Chains.push_back(Chain.getOperand(--n));
8738       ++Depth;
8739       break;
8740
8741     default:
8742       // For all other instructions we will just have to take what we can get.
8743       Aliases.push_back(Chain);
8744       break;
8745     }
8746   }
8747 }
8748
8749 /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes, looking
8750 /// for a better chain (aliasing node.)
8751 SDValue DAGCombiner::FindBetterChain(SDNode *N, SDValue OldChain) {
8752   SmallVector<SDValue, 8> Aliases;  // Ops for replacing token factor.
8753
8754   // Accumulate all the aliases to this node.
8755   GatherAllAliases(N, OldChain, Aliases);
8756
8757   // If no operands then chain to entry token.
8758   if (Aliases.size() == 0)
8759     return DAG.getEntryNode();
8760
8761   // If a single operand then chain to it.  We don't need to revisit it.
8762   if (Aliases.size() == 1)
8763     return Aliases[0];
8764
8765   // Construct a custom tailored token factor.
8766   return DAG.getNode(ISD::TokenFactor, N->getDebugLoc(), MVT::Other,
8767                      &Aliases[0], Aliases.size());
8768 }
8769
8770 // SelectionDAG::Combine - This is the entry point for the file.
8771 //
8772 void SelectionDAG::Combine(CombineLevel Level, AliasAnalysis &AA,
8773                            CodeGenOpt::Level OptLevel) {
8774   /// run - This is the main entry point to this class.
8775   ///
8776   DAGCombiner(*this, AA, OptLevel).Run(Level);
8777 }