lib/CodeGen/SelectionDAG/DAGCombiner.cpp

   1 //===-- DAGCombiner.cpp - Implement a DAG node combiner -------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Nate Begeman and is distributed under the
   6 // University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This pass combines dag nodes to form fewer, simpler DAG nodes.  It can be run
  11 // both before and after the DAG is legalized.
  12 //
  13 // FIXME: Missing folds
  14 // sdiv, udiv, srem, urem (X, const) where X is an integer can be expanded into
  15 //  a sequence of multiplies, shifts, and adds.  This should be controlled by
  16 //  some kind of hint from the target that int div is expensive.
  17 // various folds of mulh[s,u] by constants such as -1, powers of 2, etc.
  18 //
  19 // FIXME: select C, pow2, pow2 -> something smart
  20 // FIXME: trunc(select X, Y, Z) -> select X, trunc(Y), trunc(Z)
  21 // FIXME: Dead stores -> nuke
  22 // FIXME: shr X, (and Y,31) -> shr X, Y   (TRICKY!)
  23 // FIXME: mul (x, const) -> shifts + adds
  24 // FIXME: undef values
  25 // FIXME: divide by zero is currently left unfolded.  do we want to turn this
  26 //        into an undef?
  27 // FIXME: select ne (select cc, 1, 0), 0, true, false -> select cc, true, false
  28 //
  29 //===----------------------------------------------------------------------===//
  30
  31 #define DEBUG_TYPE "dagcombine"
  32 #include "llvm/ADT/Statistic.h"
  33 #include "llvm/Analysis/AliasAnalysis.h"
  34 #include "llvm/CodeGen/SelectionDAG.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Target/TargetLowering.h"
  38 #include "llvm/Target/TargetOptions.h"
  39 #include "llvm/Support/Compiler.h"
  40 #include "llvm/Support/CommandLine.h"
  41 #include <algorithm>
  42 using namespace llvm;
  43
  44 STATISTIC(NodesCombined   , "Number of dag nodes combined");
  45 STATISTIC(PreIndexedNodes , "Number of pre-indexed nodes created");
  46 STATISTIC(PostIndexedNodes, "Number of post-indexed nodes created");
  47
  48 namespace {
  49 #ifndef NDEBUG
  50   static cl::opt<bool>
  51     ViewDAGCombine1("view-dag-combine1-dags", cl::Hidden,
  52                     cl::desc("Pop up a window to show dags before the first "
  53                              "dag combine pass"));
  54   static cl::opt<bool>
  55     ViewDAGCombine2("view-dag-combine2-dags", cl::Hidden,
  56                     cl::desc("Pop up a window to show dags before the second "
  57                              "dag combine pass"));
  58 #else
  59   static const bool ViewDAGCombine1 = false;
  60   static const bool ViewDAGCombine2 = false;
  61 #endif
  62
  63   static cl::opt<bool>
  64     CombinerAA("combiner-alias-analysis", cl::Hidden,
  65                cl::desc("Turn on alias analysis during testing"));
  66
  67   static cl::opt<bool>
  68     CombinerGlobalAA("combiner-global-alias-analysis", cl::Hidden,
  69                cl::desc("Include global information in alias analysis"));
  70
  71 //------------------------------ DAGCombiner ---------------------------------//
  72
  73   class VISIBILITY_HIDDEN DAGCombiner {
  74     SelectionDAG &DAG;
  75     TargetLowering &TLI;
  76     bool AfterLegalize;
  77
  78     // Worklist of all of the nodes that need to be simplified.
  79     std::vector<SDNode*> WorkList;
  80
  81     // AA - Used for DAG load/store alias analysis.
  82     AliasAnalysis &AA;
  83
  84     /// AddUsersToWorkList - When an instruction is simplified, add all users of
  85     /// the instruction to the work lists because they might get more simplified
  86     /// now.
  87     ///
  88     void AddUsersToWorkList(SDNode *N) {
  89       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
  90            UI != UE; ++UI)
  91         AddToWorkList(*UI);
  92     }
  93
  94     /// removeFromWorkList - remove all instances of N from the worklist.
  95     ///
  96     void removeFromWorkList(SDNode *N) {
  97       WorkList.erase(std::remove(WorkList.begin(), WorkList.end(), N),
  98                      WorkList.end());
  99     }
 100
 101   public:
 102     /// AddToWorkList - Add to the work list making sure it's instance is at the
 103     /// the back (next to be processed.)
 104     void AddToWorkList(SDNode *N) {
 105       removeFromWorkList(N);
 106       WorkList.push_back(N);
 107     }
 108
 109     SDOperand CombineTo(SDNode *N, const SDOperand *To, unsigned NumTo,
 110                         bool AddTo = true) {
 111       assert(N->getNumValues() == NumTo && "Broken CombineTo call!");
 112       ++NodesCombined;
 113       DOUT << "\nReplacing.1 "; DEBUG(N->dump());
 114       DOUT << "\nWith: "; DEBUG(To[0].Val->dump(&DAG));
 115       DOUT << " and " << NumTo-1 << " other values\n";
 116       std::vector<SDNode*> NowDead;
 117       DAG.ReplaceAllUsesWith(N, To, &NowDead);
 118
 119       if (AddTo) {
 120         // Push the new nodes and any users onto the worklist
 121         for (unsigned i = 0, e = NumTo; i != e; ++i) {
 122           AddToWorkList(To[i].Val);
 123           AddUsersToWorkList(To[i].Val);
 124         }
 125       }
 126
 127       // Nodes can be reintroduced into the worklist.  Make sure we do not
 128       // process a node that has been replaced.
 129       removeFromWorkList(N);
 130       for (unsigned i = 0, e = NowDead.size(); i != e; ++i)
 131         removeFromWorkList(NowDead[i]);
 132
 133       // Finally, since the node is now dead, remove it from the graph.
 134       DAG.DeleteNode(N);
 135       return SDOperand(N, 0);
 136     }
 137
 138     SDOperand CombineTo(SDNode *N, SDOperand Res, bool AddTo = true) {
 139       return CombineTo(N, &Res, 1, AddTo);
 140     }
 141
 142     SDOperand CombineTo(SDNode *N, SDOperand Res0, SDOperand Res1,
 143                         bool AddTo = true) {
 144       SDOperand To[] = { Res0, Res1 };
 145       return CombineTo(N, To, 2, AddTo);
 146     }
 147   private:
 148
 149     /// SimplifyDemandedBits - Check the specified integer node value to see if
 150     /// it can be simplified or if things it uses can be simplified by bit
 151     /// propagation.  If so, return true.
 152     bool SimplifyDemandedBits(SDOperand Op) {
 153       TargetLowering::TargetLoweringOpt TLO(DAG);
 154       uint64_t KnownZero, KnownOne;
 155       uint64_t Demanded = MVT::getIntVTBitMask(Op.getValueType());
 156       if (!TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
 157         return false;
 158
 159       // Revisit the node.
 160       AddToWorkList(Op.Val);
 161
 162       // Replace the old value with the new one.
 163       ++NodesCombined;
 164       DOUT << "\nReplacing.2 "; DEBUG(TLO.Old.Val->dump());
 165       DOUT << "\nWith: "; DEBUG(TLO.New.Val->dump(&DAG));
 166       DOUT << '\n';
 167
 168       std::vector<SDNode*> NowDead;
 169       DAG.ReplaceAllUsesOfValueWith(TLO.Old, TLO.New, NowDead);
 170
 171       // Push the new node and any (possibly new) users onto the worklist.
 172       AddToWorkList(TLO.New.Val);
 173       AddUsersToWorkList(TLO.New.Val);
 174
 175       // Nodes can end up on the worklist more than once.  Make sure we do
 176       // not process a node that has been replaced.
 177       for (unsigned i = 0, e = NowDead.size(); i != e; ++i)
 178         removeFromWorkList(NowDead[i]);
 179
 180       // Finally, if the node is now dead, remove it from the graph.  The node
 181       // may not be dead if the replacement process recursively simplified to
 182       // something else needing this node.
 183       if (TLO.Old.Val->use_empty()) {
 184         removeFromWorkList(TLO.Old.Val);
 185         DAG.DeleteNode(TLO.Old.Val);
 186       }
 187       return true;
 188     }
 189
 190     bool CombineToPreIndexedLoadStore(SDNode *N);
 191     bool CombineToPostIndexedLoadStore(SDNode *N);
 192
 193
 194     /// visit - call the node-specific routine that knows how to fold each
 195     /// particular type of node.
 196     SDOperand visit(SDNode *N);
 197
 198     // Visitation implementation - Implement dag node combining for different
 199     // node types.  The semantics are as follows:
 200     // Return Value:
 201     //   SDOperand.Val == 0   - No change was made
 202     //   SDOperand.Val == N   - N was replaced, is dead, and is already handled.
 203     //   otherwise            - N should be replaced by the returned Operand.
 204     //
 205     SDOperand visitTokenFactor(SDNode *N);
 206     SDOperand visitADD(SDNode *N);
 207     SDOperand visitSUB(SDNode *N);
 208     SDOperand visitADDC(SDNode *N);
 209     SDOperand visitADDE(SDNode *N);
 210     SDOperand visitMUL(SDNode *N);
 211     SDOperand visitSDIV(SDNode *N);
 212     SDOperand visitUDIV(SDNode *N);
 213     SDOperand visitSREM(SDNode *N);
 214     SDOperand visitUREM(SDNode *N);
 215     SDOperand visitMULHU(SDNode *N);
 216     SDOperand visitMULHS(SDNode *N);
 217     SDOperand visitAND(SDNode *N);
 218     SDOperand visitOR(SDNode *N);
 219     SDOperand visitXOR(SDNode *N);
 220     SDOperand visitVBinOp(SDNode *N, ISD::NodeType IntOp, ISD::NodeType FPOp);
 221     SDOperand visitSHL(SDNode *N);
 222     SDOperand visitSRA(SDNode *N);
 223     SDOperand visitSRL(SDNode *N);
 224     SDOperand visitCTLZ(SDNode *N);
 225     SDOperand visitCTTZ(SDNode *N);
 226     SDOperand visitCTPOP(SDNode *N);
 227     SDOperand visitSELECT(SDNode *N);
 228     SDOperand visitSELECT_CC(SDNode *N);
 229     SDOperand visitSETCC(SDNode *N);
 230     SDOperand visitSIGN_EXTEND(SDNode *N);
 231     SDOperand visitZERO_EXTEND(SDNode *N);
 232     SDOperand visitANY_EXTEND(SDNode *N);
 233     SDOperand visitSIGN_EXTEND_INREG(SDNode *N);
 234     SDOperand visitTRUNCATE(SDNode *N);
 235     SDOperand visitBIT_CONVERT(SDNode *N);
 236     SDOperand visitVBIT_CONVERT(SDNode *N);
 237     SDOperand visitFADD(SDNode *N);
 238     SDOperand visitFSUB(SDNode *N);
 239     SDOperand visitFMUL(SDNode *N);
 240     SDOperand visitFDIV(SDNode *N);
 241     SDOperand visitFREM(SDNode *N);
 242     SDOperand visitFCOPYSIGN(SDNode *N);
 243     SDOperand visitSINT_TO_FP(SDNode *N);
 244     SDOperand visitUINT_TO_FP(SDNode *N);
 245     SDOperand visitFP_TO_SINT(SDNode *N);
 246     SDOperand visitFP_TO_UINT(SDNode *N);
 247     SDOperand visitFP_ROUND(SDNode *N);
 248     SDOperand visitFP_ROUND_INREG(SDNode *N);
 249     SDOperand visitFP_EXTEND(SDNode *N);
 250     SDOperand visitFNEG(SDNode *N);
 251     SDOperand visitFABS(SDNode *N);
 252     SDOperand visitBRCOND(SDNode *N);
 253     SDOperand visitBR_CC(SDNode *N);
 254     SDOperand visitLOAD(SDNode *N);
 255     SDOperand visitSTORE(SDNode *N);
 256     SDOperand visitINSERT_VECTOR_ELT(SDNode *N);
 257     SDOperand visitVINSERT_VECTOR_ELT(SDNode *N);
 258     SDOperand visitVBUILD_VECTOR(SDNode *N);
 259     SDOperand visitVECTOR_SHUFFLE(SDNode *N);
 260     SDOperand visitVVECTOR_SHUFFLE(SDNode *N);
 261
 262     SDOperand XformToShuffleWithZero(SDNode *N);
 263     SDOperand ReassociateOps(unsigned Opc, SDOperand LHS, SDOperand RHS);
 264
 265     bool SimplifySelectOps(SDNode *SELECT, SDOperand LHS, SDOperand RHS);
 266     SDOperand SimplifyBinOpWithSameOpcodeHands(SDNode *N);
 267     SDOperand SimplifySelect(SDOperand N0, SDOperand N1, SDOperand N2);
 268     SDOperand SimplifySelectCC(SDOperand N0, SDOperand N1, SDOperand N2,
 269                                SDOperand N3, ISD::CondCode CC,
 270                                bool NotExtCompare = false);
 271     SDOperand SimplifySetCC(MVT::ValueType VT, SDOperand N0, SDOperand N1,
 272                             ISD::CondCode Cond, bool foldBooleans = true);
 273     SDOperand ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(SDNode *, MVT::ValueType);
 274     SDOperand BuildSDIV(SDNode *N);
 275     SDOperand BuildUDIV(SDNode *N);
 276     SDNode *MatchRotate(SDOperand LHS, SDOperand RHS);
 277     SDOperand ReduceLoadWidth(SDNode *N);
 278
 279     /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
 280     /// looking for aliasing nodes and adding them to the Aliases vector.
 281     void GatherAllAliases(SDNode *N, SDOperand OriginalChain,
 282                           SmallVector<SDOperand, 8> &Aliases);
 283
 284     /// isAlias - Return true if there is any possibility that the two addresses
 285     /// overlap.
 286     bool isAlias(SDOperand Ptr1, int64_t Size1,
 287                  const Value *SrcValue1, int SrcValueOffset1,
 288                  SDOperand Ptr2, int64_t Size2,
 289                  const Value *SrcValue2, int SrcValueOffset2);
 290
 291     /// FindAliasInfo - Extracts the relevant alias information from the memory
 292     /// node.  Returns true if the operand was a load.
 293     bool FindAliasInfo(SDNode *N,
 294                        SDOperand &Ptr, int64_t &Size,
 295                        const Value *&SrcValue, int &SrcValueOffset);
 296
 297     /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes,
 298     /// looking for a better chain (aliasing node.)
 299     SDOperand FindBetterChain(SDNode *N, SDOperand Chain);
 300
 301 public:
 302     DAGCombiner(SelectionDAG &D, AliasAnalysis &A)
 303       : DAG(D),
 304         TLI(D.getTargetLoweringInfo()),
 305         AfterLegalize(false),
 306         AA(A) {}
 307
 308     /// Run - runs the dag combiner on all nodes in the work list
 309     void Run(bool RunningAfterLegalize);
 310   };
 311 }
 312
 313 //===----------------------------------------------------------------------===//
 314 //  TargetLowering::DAGCombinerInfo implementation
 315 //===----------------------------------------------------------------------===//
 316
 317 void TargetLowering::DAGCombinerInfo::AddToWorklist(SDNode *N) {
 318   ((DAGCombiner*)DC)->AddToWorkList(N);
 319 }
 320
 321 SDOperand TargetLowering::DAGCombinerInfo::
 322 CombineTo(SDNode *N, const std::vector<SDOperand> &To) {
 323   return ((DAGCombiner*)DC)->CombineTo(N, &To[0], To.size());
 324 }
 325
 326 SDOperand TargetLowering::DAGCombinerInfo::
 327 CombineTo(SDNode *N, SDOperand Res) {
 328   return ((DAGCombiner*)DC)->CombineTo(N, Res);
 329 }
 330
 331
 332 SDOperand TargetLowering::DAGCombinerInfo::
 333 CombineTo(SDNode *N, SDOperand Res0, SDOperand Res1) {
 334   return ((DAGCombiner*)DC)->CombineTo(N, Res0, Res1);
 335 }
 336
 337
 338
 339
 340 //===----------------------------------------------------------------------===//
 341
 342
 343 // isSetCCEquivalent - Return true if this node is a setcc, or is a select_cc
 344 // that selects between the values 1 and 0, making it equivalent to a setcc.
 345 // Also, set the incoming LHS, RHS, and CC references to the appropriate
 346 // nodes based on the type of node we are checking.  This simplifies life a
 347 // bit for the callers.
 348 static bool isSetCCEquivalent(SDOperand N, SDOperand &LHS, SDOperand &RHS,
 349                               SDOperand &CC) {
 350   if (N.getOpcode() == ISD::SETCC) {
 351     LHS = N.getOperand(0);
 352     RHS = N.getOperand(1);
 353     CC  = N.getOperand(2);
 354     return true;
 355   }
 356   if (N.getOpcode() == ISD::SELECT_CC &&
 357       N.getOperand(2).getOpcode() == ISD::Constant &&
 358       N.getOperand(3).getOpcode() == ISD::Constant &&
 359       cast<ConstantSDNode>(N.getOperand(2))->getValue() == 1 &&
 360       cast<ConstantSDNode>(N.getOperand(3))->isNullValue()) {
 361     LHS = N.getOperand(0);
 362     RHS = N.getOperand(1);
 363     CC  = N.getOperand(4);
 364     return true;
 365   }
 366   return false;
 367 }
 368
 369 // isOneUseSetCC - Return true if this is a SetCC-equivalent operation with only
 370 // one use.  If this is true, it allows the users to invert the operation for
 371 // free when it is profitable to do so.
 372 static bool isOneUseSetCC(SDOperand N) {
 373   SDOperand N0, N1, N2;
 374   if (isSetCCEquivalent(N, N0, N1, N2) && N.Val->hasOneUse())
 375     return true;
 376   return false;
 377 }
 378
 379 SDOperand DAGCombiner::ReassociateOps(unsigned Opc, SDOperand N0, SDOperand N1){
 380   MVT::ValueType VT = N0.getValueType();
 381   // reassoc. (op (op x, c1), y) -> (op (op x, y), c1) iff x+c1 has one use
 382   // reassoc. (op (op x, c1), c2) -> (op x, (op c1, c2))
 383   if (N0.getOpcode() == Opc && isa<ConstantSDNode>(N0.getOperand(1))) {
 384     if (isa<ConstantSDNode>(N1)) {
 385       SDOperand OpNode = DAG.getNode(Opc, VT, N0.getOperand(1), N1);
 386       AddToWorkList(OpNode.Val);
 387       return DAG.getNode(Opc, VT, OpNode, N0.getOperand(0));
 388     } else if (N0.hasOneUse()) {
 389       SDOperand OpNode = DAG.getNode(Opc, VT, N0.getOperand(0), N1);
 390       AddToWorkList(OpNode.Val);
 391       return DAG.getNode(Opc, VT, OpNode, N0.getOperand(1));
 392     }
 393   }
 394   // reassoc. (op y, (op x, c1)) -> (op (op x, y), c1) iff x+c1 has one use
 395   // reassoc. (op c2, (op x, c1)) -> (op x, (op c1, c2))
 396   if (N1.getOpcode() == Opc && isa<ConstantSDNode>(N1.getOperand(1))) {
 397     if (isa<ConstantSDNode>(N0)) {
 398       SDOperand OpNode = DAG.getNode(Opc, VT, N1.getOperand(1), N0);
 399       AddToWorkList(OpNode.Val);
 400       return DAG.getNode(Opc, VT, OpNode, N1.getOperand(0));
 401     } else if (N1.hasOneUse()) {
 402       SDOperand OpNode = DAG.getNode(Opc, VT, N1.getOperand(0), N0);
 403       AddToWorkList(OpNode.Val);
 404       return DAG.getNode(Opc, VT, OpNode, N1.getOperand(1));
 405     }
 406   }
 407   return SDOperand();
 408 }
 409
 410 void DAGCombiner::Run(bool RunningAfterLegalize) {
 411   // set the instance variable, so that the various visit routines may use it.
 412   AfterLegalize = RunningAfterLegalize;
 413
 414   // Add all the dag nodes to the worklist.
 415   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
 416        E = DAG.allnodes_end(); I != E; ++I)
 417     WorkList.push_back(I);
 418
 419   // Create a dummy node (which is not added to allnodes), that adds a reference
 420   // to the root node, preventing it from being deleted, and tracking any
 421   // changes of the root.
 422   HandleSDNode Dummy(DAG.getRoot());
 423
 424   // The root of the dag may dangle to deleted nodes until the dag combiner is
 425   // done.  Set it to null to avoid confusion.
 426   DAG.setRoot(SDOperand());
 427
 428   /// DagCombineInfo - Expose the DAG combiner to the target combiner impls.
 429   TargetLowering::DAGCombinerInfo
 430     DagCombineInfo(DAG, !RunningAfterLegalize, false, this);
 431
 432   // while the worklist isn't empty, inspect the node on the end of it and
 433   // try and combine it.
 434   while (!WorkList.empty()) {
 435     SDNode *N = WorkList.back();
 436     WorkList.pop_back();
 437
 438     // If N has no uses, it is dead.  Make sure to revisit all N's operands once
 439     // N is deleted from the DAG, since they too may now be dead or may have a
 440     // reduced number of uses, allowing other xforms.
 441     if (N->use_empty() && N != &Dummy) {
 442       for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
 443         AddToWorkList(N->getOperand(i).Val);
 444
 445       DAG.DeleteNode(N);
 446       continue;
 447     }
 448
 449     SDOperand RV = visit(N);
 450
 451     // If nothing happened, try a target-specific DAG combine.
 452     if (RV.Val == 0) {
 453       assert(N->getOpcode() != ISD::DELETED_NODE &&
 454              "Node was deleted but visit returned NULL!");
 455       if (N->getOpcode() >= ISD::BUILTIN_OP_END ||
 456           TLI.hasTargetDAGCombine((ISD::NodeType)N->getOpcode()))
 457         RV = TLI.PerformDAGCombine(N, DagCombineInfo);
 458     }
 459
 460     if (RV.Val) {
 461       ++NodesCombined;
 462       // If we get back the same node we passed in, rather than a new node or
 463       // zero, we know that the node must have defined multiple values and
 464       // CombineTo was used.  Since CombineTo takes care of the worklist
 465       // mechanics for us, we have no work to do in this case.
 466       if (RV.Val != N) {
 467         assert(N->getOpcode() != ISD::DELETED_NODE &&
 468                RV.Val->getOpcode() != ISD::DELETED_NODE &&
 469                "Node was deleted but visit returned new node!");
 470
 471         DOUT << "\nReplacing.3 "; DEBUG(N->dump());
 472         DOUT << "\nWith: "; DEBUG(RV.Val->dump(&DAG));
 473         DOUT << '\n';
 474         std::vector<SDNode*> NowDead;
 475         if (N->getNumValues() == RV.Val->getNumValues())
 476           DAG.ReplaceAllUsesWith(N, RV.Val, &NowDead);
 477         else {
 478           assert(N->getValueType(0) == RV.getValueType() && "Type mismatch");
 479           SDOperand OpV = RV;
 480           DAG.ReplaceAllUsesWith(N, &OpV, &NowDead);
 481         }
 482
 483         // Push the new node and any users onto the worklist
 484         AddToWorkList(RV.Val);
 485         AddUsersToWorkList(RV.Val);
 486
 487         // Nodes can be reintroduced into the worklist.  Make sure we do not
 488         // process a node that has been replaced.
 489         removeFromWorkList(N);
 490         for (unsigned i = 0, e = NowDead.size(); i != e; ++i)
 491           removeFromWorkList(NowDead[i]);
 492
 493         // Finally, since the node is now dead, remove it from the graph.
 494         DAG.DeleteNode(N);
 495       }
 496     }
 497   }
 498
 499   // If the root changed (e.g. it was a dead load, update the root).
 500   DAG.setRoot(Dummy.getValue());
 501 }
 502
 503 SDOperand DAGCombiner::visit(SDNode *N) {
 504   switch(N->getOpcode()) {
 505   default: break;
 506   case ISD::TokenFactor:        return visitTokenFactor(N);
 507   case ISD::ADD:                return visitADD(N);
 508   case ISD::SUB:                return visitSUB(N);
 509   case ISD::ADDC:               return visitADDC(N);
 510   case ISD::ADDE:               return visitADDE(N);
 511   case ISD::MUL:                return visitMUL(N);
 512   case ISD::SDIV:               return visitSDIV(N);
 513   case ISD::UDIV:               return visitUDIV(N);
 514   case ISD::SREM:               return visitSREM(N);
 515   case ISD::UREM:               return visitUREM(N);
 516   case ISD::MULHU:              return visitMULHU(N);
 517   case ISD::MULHS:              return visitMULHS(N);
 518   case ISD::AND:                return visitAND(N);
 519   case ISD::OR:                 return visitOR(N);
 520   case ISD::XOR:                return visitXOR(N);
 521   case ISD::SHL:                return visitSHL(N);
 522   case ISD::SRA:                return visitSRA(N);
 523   case ISD::SRL:                return visitSRL(N);
 524   case ISD::CTLZ:               return visitCTLZ(N);
 525   case ISD::CTTZ:               return visitCTTZ(N);
 526   case ISD::CTPOP:              return visitCTPOP(N);
 527   case ISD::SELECT:             return visitSELECT(N);
 528   case ISD::SELECT_CC:          return visitSELECT_CC(N);
 529   case ISD::SETCC:              return visitSETCC(N);
 530   case ISD::SIGN_EXTEND:        return visitSIGN_EXTEND(N);
 531   case ISD::ZERO_EXTEND:        return visitZERO_EXTEND(N);
 532   case ISD::ANY_EXTEND:         return visitANY_EXTEND(N);
 533   case ISD::SIGN_EXTEND_INREG:  return visitSIGN_EXTEND_INREG(N);
 534   case ISD::TRUNCATE:           return visitTRUNCATE(N);
 535   case ISD::BIT_CONVERT:        return visitBIT_CONVERT(N);
 536   case ISD::VBIT_CONVERT:       return visitVBIT_CONVERT(N);
 537   case ISD::FADD:               return visitFADD(N);
 538   case ISD::FSUB:               return visitFSUB(N);
 539   case ISD::FMUL:               return visitFMUL(N);
 540   case ISD::FDIV:               return visitFDIV(N);
 541   case ISD::FREM:               return visitFREM(N);
 542   case ISD::FCOPYSIGN:          return visitFCOPYSIGN(N);
 543   case ISD::SINT_TO_FP:         return visitSINT_TO_FP(N);
 544   case ISD::UINT_TO_FP:         return visitUINT_TO_FP(N);
 545   case ISD::FP_TO_SINT:         return visitFP_TO_SINT(N);
 546   case ISD::FP_TO_UINT:         return visitFP_TO_UINT(N);
 547   case ISD::FP_ROUND:           return visitFP_ROUND(N);
 548   case ISD::FP_ROUND_INREG:     return visitFP_ROUND_INREG(N);
 549   case ISD::FP_EXTEND:          return visitFP_EXTEND(N);
 550   case ISD::FNEG:               return visitFNEG(N);
 551   case ISD::FABS:               return visitFABS(N);
 552   case ISD::BRCOND:             return visitBRCOND(N);
 553   case ISD::BR_CC:              return visitBR_CC(N);
 554   case ISD::LOAD:               return visitLOAD(N);
 555   case ISD::STORE:              return visitSTORE(N);
 556   case ISD::INSERT_VECTOR_ELT:  return visitINSERT_VECTOR_ELT(N);
 557   case ISD::VINSERT_VECTOR_ELT: return visitVINSERT_VECTOR_ELT(N);
 558   case ISD::VBUILD_VECTOR:      return visitVBUILD_VECTOR(N);
 559   case ISD::VECTOR_SHUFFLE:     return visitVECTOR_SHUFFLE(N);
 560   case ISD::VVECTOR_SHUFFLE:    return visitVVECTOR_SHUFFLE(N);
 561   case ISD::VADD:               return visitVBinOp(N, ISD::ADD , ISD::FADD);
 562   case ISD::VSUB:               return visitVBinOp(N, ISD::SUB , ISD::FSUB);
 563   case ISD::VMUL:               return visitVBinOp(N, ISD::MUL , ISD::FMUL);
 564   case ISD::VSDIV:              return visitVBinOp(N, ISD::SDIV, ISD::FDIV);
 565   case ISD::VUDIV:              return visitVBinOp(N, ISD::UDIV, ISD::UDIV);
 566   case ISD::VAND:               return visitVBinOp(N, ISD::AND , ISD::AND);
 567   case ISD::VOR:                return visitVBinOp(N, ISD::OR  , ISD::OR);
 568   case ISD::VXOR:               return visitVBinOp(N, ISD::XOR , ISD::XOR);
 569   }
 570   return SDOperand();
 571 }
 572
 573 /// getInputChainForNode - Given a node, return its input chain if it has one,
 574 /// otherwise return a null sd operand.
 575 static SDOperand getInputChainForNode(SDNode *N) {
 576   if (unsigned NumOps = N->getNumOperands()) {
 577     if (N->getOperand(0).getValueType() == MVT::Other)
 578       return N->getOperand(0);
 579     else if (N->getOperand(NumOps-1).getValueType() == MVT::Other)
 580       return N->getOperand(NumOps-1);
 581     for (unsigned i = 1; i < NumOps-1; ++i)
 582       if (N->getOperand(i).getValueType() == MVT::Other)
 583         return N->getOperand(i);
 584   }
 585   return SDOperand(0, 0);
 586 }
 587
 588 SDOperand DAGCombiner::visitTokenFactor(SDNode *N) {
 589   // If N has two operands, where one has an input chain equal to the other,
 590   // the 'other' chain is redundant.
 591   if (N->getNumOperands() == 2) {
 592     if (getInputChainForNode(N->getOperand(0).Val) == N->getOperand(1))
 593       return N->getOperand(0);
 594     if (getInputChainForNode(N->getOperand(1).Val) == N->getOperand(0))
 595       return N->getOperand(1);
 596   }
 597
 598
 599   SmallVector<SDNode *, 8> TFs;   // List of token factors to visit.
 600   SmallVector<SDOperand, 8> Ops;  // Ops for replacing token factor.
 601   bool Changed = false;           // If we should replace this token factor.
 602
 603   // Start out with this token factor.
 604   TFs.push_back(N);
 605
 606   // Iterate through token factors.  The TFs grows when new token factors are
 607   // encountered.
 608   for (unsigned i = 0; i < TFs.size(); ++i) {
 609     SDNode *TF = TFs[i];
 610
 611     // Check each of the operands.
 612     for (unsigned i = 0, ie = TF->getNumOperands(); i != ie; ++i) {
 613       SDOperand Op = TF->getOperand(i);
 614
 615       switch (Op.getOpcode()) {
 616       case ISD::EntryToken:
 617         // Entry tokens don't need to be added to the list. They are
 618         // rededundant.
 619         Changed = true;
 620         break;
 621
 622       case ISD::TokenFactor:
 623         if ((CombinerAA || Op.hasOneUse()) &&
 624             std::find(TFs.begin(), TFs.end(), Op.Val) == TFs.end()) {
 625           // Queue up for processing.
 626           TFs.push_back(Op.Val);
 627           // Clean up in case the token factor is removed.
 628           AddToWorkList(Op.Val);
 629           Changed = true;
 630           break;
 631         }
 632         // Fall thru
 633
 634       default:
 635         // Only add if not there prior.
 636         if (std::find(Ops.begin(), Ops.end(), Op) == Ops.end())
 637           Ops.push_back(Op);
 638         break;
 639       }
 640     }
 641   }
 642
 643   SDOperand Result;
 644
 645   // If we've change things around then replace token factor.
 646   if (Changed) {
 647     if (Ops.size() == 0) {
 648       // The entry token is the only possible outcome.
 649       Result = DAG.getEntryNode();
 650     } else {
 651       // New and improved token factor.
 652       Result = DAG.getNode(ISD::TokenFactor, MVT::Other, &Ops[0], Ops.size());
 653     }
 654
 655     // Don't add users to work list.
 656     return CombineTo(N, Result, false);
 657   }
 658
 659   return Result;
 660 }
 661
 662 static
 663 SDOperand combineShlAddConstant(SDOperand N0, SDOperand N1, SelectionDAG &DAG) {
 664   MVT::ValueType VT = N0.getValueType();
 665   SDOperand N00 = N0.getOperand(0);
 666   SDOperand N01 = N0.getOperand(1);
 667   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N01);
 668   if (N01C && N00.getOpcode() == ISD::ADD && N00.Val->hasOneUse() &&
 669       isa<ConstantSDNode>(N00.getOperand(1))) {
 670     N0 = DAG.getNode(ISD::ADD, VT,
 671                      DAG.getNode(ISD::SHL, VT, N00.getOperand(0), N01),
 672                      DAG.getNode(ISD::SHL, VT, N00.getOperand(1), N01));
 673     return DAG.getNode(ISD::ADD, VT, N0, N1);
 674   }
 675   return SDOperand();
 676 }
 677
 678 SDOperand DAGCombiner::visitADD(SDNode *N) {
 679   SDOperand N0 = N->getOperand(0);
 680   SDOperand N1 = N->getOperand(1);
 681   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
 682   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
 683   MVT::ValueType VT = N0.getValueType();
 684
 685   // fold (add c1, c2) -> c1+c2
 686   if (N0C && N1C)
 687     return DAG.getNode(ISD::ADD, VT, N0, N1);
 688   // canonicalize constant to RHS
 689   if (N0C && !N1C)
 690     return DAG.getNode(ISD::ADD, VT, N1, N0);
 691   // fold (add x, 0) -> x
 692   if (N1C && N1C->isNullValue())
 693     return N0;
 694   // fold ((c1-A)+c2) -> (c1+c2)-A
 695   if (N1C && N0.getOpcode() == ISD::SUB)
 696     if (ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getOperand(0)))
 697       return DAG.getNode(ISD::SUB, VT,
 698                          DAG.getConstant(N1C->getValue()+N0C->getValue(), VT),
 699                          N0.getOperand(1));
 700   // reassociate add
 701   SDOperand RADD = ReassociateOps(ISD::ADD, N0, N1);
 702   if (RADD.Val != 0)
 703     return RADD;
 704   // fold ((0-A) + B) -> B-A
 705   if (N0.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N0.getOperand(0)) &&
 706       cast<ConstantSDNode>(N0.getOperand(0))->isNullValue())
 707     return DAG.getNode(ISD::SUB, VT, N1, N0.getOperand(1));
 708   // fold (A + (0-B)) -> A-B
 709   if (N1.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N1.getOperand(0)) &&
 710       cast<ConstantSDNode>(N1.getOperand(0))->isNullValue())
 711     return DAG.getNode(ISD::SUB, VT, N0, N1.getOperand(1));
 712   // fold (A+(B-A)) -> B
 713   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(1))
 714     return N1.getOperand(0);
 715
 716   if (!MVT::isVector(VT) && SimplifyDemandedBits(SDOperand(N, 0)))
 717     return SDOperand(N, 0);
 718
 719   // fold (a+b) -> (a|b) iff a and b share no bits.
 720   if (MVT::isInteger(VT) && !MVT::isVector(VT)) {
 721     uint64_t LHSZero, LHSOne;
 722     uint64_t RHSZero, RHSOne;
 723     uint64_t Mask = MVT::getIntVTBitMask(VT);
 724     TLI.ComputeMaskedBits(N0, Mask, LHSZero, LHSOne);
 725     if (LHSZero) {
 726       TLI.ComputeMaskedBits(N1, Mask, RHSZero, RHSOne);
 727
 728       // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
 729       // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
 730       if ((RHSZero & (~LHSZero & Mask)) == (~LHSZero & Mask) ||
 731           (LHSZero & (~RHSZero & Mask)) == (~RHSZero & Mask))
 732         return DAG.getNode(ISD::OR, VT, N0, N1);
 733     }
 734   }
 735
 736   // fold (add (shl (add x, c1), c2), ) -> (add (add (shl x, c2), c1<<c2), )
 737   if (N0.getOpcode() == ISD::SHL && N0.Val->hasOneUse()) {
 738     SDOperand Result = combineShlAddConstant(N0, N1, DAG);
 739     if (Result.Val) return Result;
 740   }
 741   if (N1.getOpcode() == ISD::SHL && N1.Val->hasOneUse()) {
 742     SDOperand Result = combineShlAddConstant(N1, N0, DAG);
 743     if (Result.Val) return Result;
 744   }
 745
 746   return SDOperand();
 747 }
 748
 749 SDOperand DAGCombiner::visitADDC(SDNode *N) {
 750   SDOperand N0 = N->getOperand(0);
 751   SDOperand N1 = N->getOperand(1);
 752   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
 753   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
 754   MVT::ValueType VT = N0.getValueType();
 755
 756   // If the flag result is dead, turn this into an ADD.
 757   if (N->hasNUsesOfValue(0, 1))
 758     return CombineTo(N, DAG.getNode(ISD::ADD, VT, N1, N0),
 759                      DAG.getNode(ISD::CARRY_FALSE, MVT::Flag));
 760
 761   // canonicalize constant to RHS.
 762   if (N0C && !N1C) {
 763     SDOperand Ops[] = { N1, N0 };
 764     return DAG.getNode(ISD::ADDC, N->getVTList(), Ops, 2);
 765   }
 766
 767   // fold (addc x, 0) -> x + no carry out
 768   if (N1C && N1C->isNullValue())
 769     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE, MVT::Flag));
 770
 771   // fold (addc a, b) -> (or a, b), CARRY_FALSE iff a and b share no bits.
 772   uint64_t LHSZero, LHSOne;
 773   uint64_t RHSZero, RHSOne;
 774   uint64_t Mask = MVT::getIntVTBitMask(VT);
 775   TLI.ComputeMaskedBits(N0, Mask, LHSZero, LHSOne);
 776   if (LHSZero) {
 777     TLI.ComputeMaskedBits(N1, Mask, RHSZero, RHSOne);
 778
 779     // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
 780     // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
 781     if ((RHSZero & (~LHSZero & Mask)) == (~LHSZero & Mask) ||
 782         (LHSZero & (~RHSZero & Mask)) == (~RHSZero & Mask))
 783       return CombineTo(N, DAG.getNode(ISD::OR, VT, N0, N1),
 784                        DAG.getNode(ISD::CARRY_FALSE, MVT::Flag));
 785   }
 786
 787   return SDOperand();
 788 }
 789
 790 SDOperand DAGCombiner::visitADDE(SDNode *N) {
 791   SDOperand N0 = N->getOperand(0);
 792   SDOperand N1 = N->getOperand(1);
 793   SDOperand CarryIn = N->getOperand(2);
 794   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
 795   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
 796   //MVT::ValueType VT = N0.getValueType();
 797
 798   // canonicalize constant to RHS
 799   if (N0C && !N1C) {
 800     SDOperand Ops[] = { N1, N0, CarryIn };
 801     return DAG.getNode(ISD::ADDE, N->getVTList(), Ops, 3);
 802   }
 803
 804   // fold (adde x, y, false) -> (addc x, y)
 805   if (CarryIn.getOpcode() == ISD::CARRY_FALSE) {
 806     SDOperand Ops[] = { N1, N0 };
 807     return DAG.getNode(ISD::ADDC, N->getVTList(), Ops, 2);
 808   }
 809
 810   return SDOperand();
 811 }
 812
 813
 814
 815 SDOperand DAGCombiner::visitSUB(SDNode *N) {
 816   SDOperand N0 = N->getOperand(0);
 817   SDOperand N1 = N->getOperand(1);
 818   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.Val);
 819   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val);
 820   MVT::ValueType VT = N0.getValueType();
 821
 822   // fold (sub x, x) -> 0
 823   if (N0 == N1)
 824     return DAG.getConstant(0, N->getValueType(0));
 825   // fold (sub c1, c2) -> c1-c2
 826   if (N0C && N1C)
 827     return DAG.getNode(ISD::SUB, VT, N0, N1);
 828   // fold (sub x, c) -> (add x, -c)
 829   if (N1C)
 830     return DAG.getNode(ISD::ADD, VT, N0, DAG.getConstant(-N1C->getValue(), VT));
 831   // fold (A+B)-A -> B
 832   if (N0.getOpcode() == ISD::ADD && N0.getOperand(0) == N1)
 833     return N0.getOperand(1);
 834   // fold (A+B)-B -> A
 835   if (N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1)
 836     return N0.getOperand(0);
 837   return SDOperand();
 838 }
 839
 840 SDOperand DAGCombiner::visitMUL(SDNode *N) {
 841   SDOperand N0 = N->getOperand(0);
 842   SDOperand N1 = N->getOperand(1);
 843   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
 844   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
 845   MVT::ValueType VT = N0.getValueType();
 846
 847   // fold (mul c1, c2) -> c1*c2
 848   if (N0C && N1C)
 849     return DAG.getNode(ISD::MUL, VT, N0, N1);
 850   // canonicalize constant to RHS
 851   if (N0C && !N1C)
 852     return DAG.getNode(ISD::MUL, VT, N1, N0);
 853   // fold (mul x, 0) -> 0
 854   if (N1C && N1C->isNullValue())
 855     return N1;
 856   // fold (mul x, -1) -> 0-x
 857   if (N1C && N1C->isAllOnesValue())
 858     return DAG.getNode(ISD::SUB, VT, DAG.getConstant(0, VT), N0);
 859   // fold (mul x, (1 << c)) -> x << c
 860   if (N1C && isPowerOf2_64(N1C->getValue()))
 861     return DAG.getNode(ISD::SHL, VT, N0,
 862                        DAG.getConstant(Log2_64(N1C->getValue()),
 863                                        TLI.getShiftAmountTy()));
 864   // fold (mul x, -(1 << c)) -> -(x << c) or (-x) << c
 865   if (N1C && isPowerOf2_64(-N1C->getSignExtended())) {
 866     // FIXME: If the input is something that is easily negated (e.g. a
 867     // single-use add), we should put the negate there.
 868     return DAG.getNode(ISD::SUB, VT, DAG.getConstant(0, VT),
 869                        DAG.getNode(ISD::SHL, VT, N0,
 870                             DAG.getConstant(Log2_64(-N1C->getSignExtended()),
 871                                             TLI.getShiftAmountTy())));
 872   }
 873
 874   // (mul (shl X, c1), c2) -> (mul X, c2 << c1)
 875   if (N1C && N0.getOpcode() == ISD::SHL &&
 876       isa<ConstantSDNode>(N0.getOperand(1))) {
 877     SDOperand C3 = DAG.getNode(ISD::SHL, VT, N1, N0.getOperand(1));
 878     AddToWorkList(C3.Val);
 879     return DAG.getNode(ISD::MUL, VT, N0.getOperand(0), C3);
 880   }
 881
 882   // Change (mul (shl X, C), Y) -> (shl (mul X, Y), C) when the shift has one
 883   // use.
 884   {
 885     SDOperand Sh(0,0), Y(0,0);
 886     // Check for both (mul (shl X, C), Y)  and  (mul Y, (shl X, C)).
 887     if (N0.getOpcode() == ISD::SHL && isa<ConstantSDNode>(N0.getOperand(1)) &&
 888         N0.Val->hasOneUse()) {
 889       Sh = N0; Y = N1;
 890     } else if (N1.getOpcode() == ISD::SHL &&
 891                isa<ConstantSDNode>(N1.getOperand(1)) && N1.Val->hasOneUse()) {
 892       Sh = N1; Y = N0;
 893     }
 894     if (Sh.Val) {
 895       SDOperand Mul = DAG.getNode(ISD::MUL, VT, Sh.getOperand(0), Y);
 896       return DAG.getNode(ISD::SHL, VT, Mul, Sh.getOperand(1));
 897     }
 898   }
 899   // fold (mul (add x, c1), c2) -> (add (mul x, c2), c1*c2)
 900   if (N1C && N0.getOpcode() == ISD::ADD && N0.Val->hasOneUse() &&
 901       isa<ConstantSDNode>(N0.getOperand(1))) {
 902     return DAG.getNode(ISD::ADD, VT,
 903                        DAG.getNode(ISD::MUL, VT, N0.getOperand(0), N1),
 904                        DAG.getNode(ISD::MUL, VT, N0.getOperand(1), N1));
 905   }
 906
 907   // reassociate mul
 908   SDOperand RMUL = ReassociateOps(ISD::MUL, N0, N1);
 909   if (RMUL.Val != 0)
 910     return RMUL;
 911   return SDOperand();
 912 }
 913
 914 SDOperand DAGCombiner::visitSDIV(SDNode *N) {
 915   SDOperand N0 = N->getOperand(0);
 916   SDOperand N1 = N->getOperand(1);
 917   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.Val);
 918   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val);
 919   MVT::ValueType VT = N->getValueType(0);
 920
 921   // fold (sdiv c1, c2) -> c1/c2
 922   if (N0C && N1C && !N1C->isNullValue())
 923     return DAG.getNode(ISD::SDIV, VT, N0, N1);
 924   // fold (sdiv X, 1) -> X
 925   if (N1C && N1C->getSignExtended() == 1LL)
 926     return N0;
 927   // fold (sdiv X, -1) -> 0-X
 928   if (N1C && N1C->isAllOnesValue())
 929     return DAG.getNode(ISD::SUB, VT, DAG.getConstant(0, VT), N0);
 930   // If we know the sign bits of both operands are zero, strength reduce to a
 931   // udiv instead.  Handles (X&15) /s 4 -> X&15 >> 2
 932   uint64_t SignBit = 1ULL << (MVT::getSizeInBits(VT)-1);
 933   if (TLI.MaskedValueIsZero(N1, SignBit) &&
 934       TLI.MaskedValueIsZero(N0, SignBit))
 935     return DAG.getNode(ISD::UDIV, N1.getValueType(), N0, N1);
 936   // fold (sdiv X, pow2) -> simple ops after legalize
 937   if (N1C && N1C->getValue() && !TLI.isIntDivCheap() &&
 938       (isPowerOf2_64(N1C->getSignExtended()) ||
 939        isPowerOf2_64(-N1C->getSignExtended()))) {
 940     // If dividing by powers of two is cheap, then don't perform the following
 941     // fold.
 942     if (TLI.isPow2DivCheap())
 943       return SDOperand();
 944     int64_t pow2 = N1C->getSignExtended();
 945     int64_t abs2 = pow2 > 0 ? pow2 : -pow2;
 946     unsigned lg2 = Log2_64(abs2);
 947     // Splat the sign bit into the register
 948     SDOperand SGN = DAG.getNode(ISD::SRA, VT, N0,
 949                                 DAG.getConstant(MVT::getSizeInBits(VT)-1,
 950                                                 TLI.getShiftAmountTy()));
 951     AddToWorkList(SGN.Val);
 952     // Add (N0 < 0) ? abs2 - 1 : 0;
 953     SDOperand SRL = DAG.getNode(ISD::SRL, VT, SGN,
 954                                 DAG.getConstant(MVT::getSizeInBits(VT)-lg2,
 955                                                 TLI.getShiftAmountTy()));
 956     SDOperand ADD = DAG.getNode(ISD::ADD, VT, N0, SRL);
 957     AddToWorkList(SRL.Val);
 958     AddToWorkList(ADD.Val);    // Divide by pow2
 959     SDOperand SRA = DAG.getNode(ISD::SRA, VT, ADD,
 960                                 DAG.getConstant(lg2, TLI.getShiftAmountTy()));
 961     // If we're dividing by a positive value, we're done.  Otherwise, we must
 962     // negate the result.
 963     if (pow2 > 0)
 964       return SRA;
 965     AddToWorkList(SRA.Val);
 966     return DAG.getNode(ISD::SUB, VT, DAG.getConstant(0, VT), SRA);
 967   }
 968   // if integer divide is expensive and we satisfy the requirements, emit an
 969   // alternate sequence.
 970   if (N1C && (N1C->getSignExtended() < -1 || N1C->getSignExtended() > 1) &&
 971       !TLI.isIntDivCheap()) {
 972     SDOperand Op = BuildSDIV(N);
 973     if (Op.Val) return Op;
 974   }
 975   return SDOperand();
 976 }
 977
 978 SDOperand DAGCombiner::visitUDIV(SDNode *N) {
 979   SDOperand N0 = N->getOperand(0);
 980   SDOperand N1 = N->getOperand(1);
 981   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.Val);
 982   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val);
 983   MVT::ValueType VT = N->getValueType(0);
 984
 985   // fold (udiv c1, c2) -> c1/c2
 986   if (N0C && N1C && !N1C->isNullValue())
 987     return DAG.getNode(ISD::UDIV, VT, N0, N1);
 988   // fold (udiv x, (1 << c)) -> x >>u c
 989   if (N1C && isPowerOf2_64(N1C->getValue()))
 990     return DAG.getNode(ISD::SRL, VT, N0,
 991                        DAG.getConstant(Log2_64(N1C->getValue()),
 992                                        TLI.getShiftAmountTy()));
 993   // fold (udiv x, (shl c, y)) -> x >>u (log2(c)+y) iff c is power of 2
 994   if (N1.getOpcode() == ISD::SHL) {
 995     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
 996       if (isPowerOf2_64(SHC->getValue())) {
 997         MVT::ValueType ADDVT = N1.getOperand(1).getValueType();
 998         SDOperand Add = DAG.getNode(ISD::ADD, ADDVT, N1.getOperand(1),
 999                                     DAG.getConstant(Log2_64(SHC->getValue()),
1000                                                     ADDVT));
1001         AddToWorkList(Add.Val);
1002         return DAG.getNode(ISD::SRL, VT, N0, Add);
1003       }
1004     }
1005   }
1006   // fold (udiv x, c) -> alternate
1007   if (N1C && N1C->getValue() && !TLI.isIntDivCheap()) {
1008     SDOperand Op = BuildUDIV(N);
1009     if (Op.Val) return Op;
1010   }
1011   return SDOperand();
1012 }
1013
1014 SDOperand DAGCombiner::visitSREM(SDNode *N) {
1015   SDOperand N0 = N->getOperand(0);
1016   SDOperand N1 = N->getOperand(1);
1017   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1018   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1019   MVT::ValueType VT = N->getValueType(0);
1020
1021   // fold (srem c1, c2) -> c1%c2
1022   if (N0C && N1C && !N1C->isNullValue())
1023     return DAG.getNode(ISD::SREM, VT, N0, N1);
1024   // If we know the sign bits of both operands are zero, strength reduce to a
1025   // urem instead.  Handles (X & 0x0FFFFFFF) %s 16 -> X&15
1026   uint64_t SignBit = 1ULL << (MVT::getSizeInBits(VT)-1);
1027   if (TLI.MaskedValueIsZero(N1, SignBit) &&
1028       TLI.MaskedValueIsZero(N0, SignBit))
1029     return DAG.getNode(ISD::UREM, VT, N0, N1);
1030
1031   // Unconditionally lower X%C -> X-X/C*C.  This allows the X/C logic to hack on
1032   // the remainder operation.
1033   if (N1C && !N1C->isNullValue()) {
1034     SDOperand Div = DAG.getNode(ISD::SDIV, VT, N0, N1);
1035     SDOperand Mul = DAG.getNode(ISD::MUL, VT, Div, N1);
1036     SDOperand Sub = DAG.getNode(ISD::SUB, VT, N0, Mul);
1037     AddToWorkList(Div.Val);
1038     AddToWorkList(Mul.Val);
1039     return Sub;
1040   }
1041
1042   return SDOperand();
1043 }
1044
1045 SDOperand DAGCombiner::visitUREM(SDNode *N) {
1046   SDOperand N0 = N->getOperand(0);
1047   SDOperand N1 = N->getOperand(1);
1048   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1049   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1050   MVT::ValueType VT = N->getValueType(0);
1051
1052   // fold (urem c1, c2) -> c1%c2
1053   if (N0C && N1C && !N1C->isNullValue())
1054     return DAG.getNode(ISD::UREM, VT, N0, N1);
1055   // fold (urem x, pow2) -> (and x, pow2-1)
1056   if (N1C && !N1C->isNullValue() && isPowerOf2_64(N1C->getValue()))
1057     return DAG.getNode(ISD::AND, VT, N0, DAG.getConstant(N1C->getValue()-1,VT));
1058   // fold (urem x, (shl pow2, y)) -> (and x, (add (shl pow2, y), -1))
1059   if (N1.getOpcode() == ISD::SHL) {
1060     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
1061       if (isPowerOf2_64(SHC->getValue())) {
1062         SDOperand Add = DAG.getNode(ISD::ADD, VT, N1,DAG.getConstant(~0ULL,VT));
1063         AddToWorkList(Add.Val);
1064         return DAG.getNode(ISD::AND, VT, N0, Add);
1065       }
1066     }
1067   }
1068
1069   // Unconditionally lower X%C -> X-X/C*C.  This allows the X/C logic to hack on
1070   // the remainder operation.
1071   if (N1C && !N1C->isNullValue()) {
1072     SDOperand Div = DAG.getNode(ISD::UDIV, VT, N0, N1);
1073     SDOperand Mul = DAG.getNode(ISD::MUL, VT, Div, N1);
1074     SDOperand Sub = DAG.getNode(ISD::SUB, VT, N0, Mul);
1075     AddToWorkList(Div.Val);
1076     AddToWorkList(Mul.Val);
1077     return Sub;
1078   }
1079
1080   return SDOperand();
1081 }
1082
1083 SDOperand DAGCombiner::visitMULHS(SDNode *N) {
1084   SDOperand N0 = N->getOperand(0);
1085   SDOperand N1 = N->getOperand(1);
1086   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1087
1088   // fold (mulhs x, 0) -> 0
1089   if (N1C && N1C->isNullValue())
1090     return N1;
1091   // fold (mulhs x, 1) -> (sra x, size(x)-1)
1092   if (N1C && N1C->getValue() == 1)
1093     return DAG.getNode(ISD::SRA, N0.getValueType(), N0,
1094                        DAG.getConstant(MVT::getSizeInBits(N0.getValueType())-1,
1095                                        TLI.getShiftAmountTy()));
1096   return SDOperand();
1097 }
1098
1099 SDOperand DAGCombiner::visitMULHU(SDNode *N) {
1100   SDOperand N0 = N->getOperand(0);
1101   SDOperand N1 = N->getOperand(1);
1102   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1103
1104   // fold (mulhu x, 0) -> 0
1105   if (N1C && N1C->isNullValue())
1106     return N1;
1107   // fold (mulhu x, 1) -> 0
1108   if (N1C && N1C->getValue() == 1)
1109     return DAG.getConstant(0, N0.getValueType());
1110   return SDOperand();
1111 }
1112
1113 /// SimplifyBinOpWithSameOpcodeHands - If this is a binary operator with
1114 /// two operands of the same opcode, try to simplify it.
1115 SDOperand DAGCombiner::SimplifyBinOpWithSameOpcodeHands(SDNode *N) {
1116   SDOperand N0 = N->getOperand(0), N1 = N->getOperand(1);
1117   MVT::ValueType VT = N0.getValueType();
1118   assert(N0.getOpcode() == N1.getOpcode() && "Bad input!");
1119
1120   // For each of OP in AND/OR/XOR:
1121   // fold (OP (zext x), (zext y)) -> (zext (OP x, y))
1122   // fold (OP (sext x), (sext y)) -> (sext (OP x, y))
1123   // fold (OP (aext x), (aext y)) -> (aext (OP x, y))
1124   // fold (OP (trunc x), (trunc y)) -> (trunc (OP x, y))
1125   if ((N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND||
1126        N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::TRUNCATE) &&
1127       N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType()) {
1128     SDOperand ORNode = DAG.getNode(N->getOpcode(),
1129                                    N0.getOperand(0).getValueType(),
1130                                    N0.getOperand(0), N1.getOperand(0));
1131     AddToWorkList(ORNode.Val);
1132     return DAG.getNode(N0.getOpcode(), VT, ORNode);
1133   }
1134
1135   // For each of OP in SHL/SRL/SRA/AND...
1136   //   fold (and (OP x, z), (OP y, z)) -> (OP (and x, y), z)
1137   //   fold (or  (OP x, z), (OP y, z)) -> (OP (or  x, y), z)
1138   //   fold (xor (OP x, z), (OP y, z)) -> (OP (xor x, y), z)
1139   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL ||
1140        N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::AND) &&
1141       N0.getOperand(1) == N1.getOperand(1)) {
1142     SDOperand ORNode = DAG.getNode(N->getOpcode(),
1143                                    N0.getOperand(0).getValueType(),
1144                                    N0.getOperand(0), N1.getOperand(0));
1145     AddToWorkList(ORNode.Val);
1146     return DAG.getNode(N0.getOpcode(), VT, ORNode, N0.getOperand(1));
1147   }
1148
1149   return SDOperand();
1150 }
1151
1152 SDOperand DAGCombiner::visitAND(SDNode *N) {
1153   SDOperand N0 = N->getOperand(0);
1154   SDOperand N1 = N->getOperand(1);
1155   SDOperand LL, LR, RL, RR, CC0, CC1;
1156   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1157   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1158   MVT::ValueType VT = N1.getValueType();
1159
1160   // fold (and c1, c2) -> c1&c2
1161   if (N0C && N1C)
1162     return DAG.getNode(ISD::AND, VT, N0, N1);
1163   // canonicalize constant to RHS
1164   if (N0C && !N1C)
1165     return DAG.getNode(ISD::AND, VT, N1, N0);
1166   // fold (and x, -1) -> x
1167   if (N1C && N1C->isAllOnesValue())
1168     return N0;
1169   // if (and x, c) is known to be zero, return 0
1170   if (N1C && TLI.MaskedValueIsZero(SDOperand(N, 0), MVT::getIntVTBitMask(VT)))
1171     return DAG.getConstant(0, VT);
1172   // reassociate and
1173   SDOperand RAND = ReassociateOps(ISD::AND, N0, N1);
1174   if (RAND.Val != 0)
1175     return RAND;
1176   // fold (and (or x, 0xFFFF), 0xFF) -> 0xFF
1177   if (N1C && N0.getOpcode() == ISD::OR)
1178     if (ConstantSDNode *ORI = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
1179       if ((ORI->getValue() & N1C->getValue()) == N1C->getValue())
1180         return N1;
1181   // fold (and (any_ext V), c) -> (zero_ext V) if 'and' only clears top bits.
1182   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
1183     unsigned InMask = MVT::getIntVTBitMask(N0.getOperand(0).getValueType());
1184     if (TLI.MaskedValueIsZero(N0.getOperand(0),
1185                               ~N1C->getValue() & InMask)) {
1186       SDOperand Zext = DAG.getNode(ISD::ZERO_EXTEND, N0.getValueType(),
1187                                    N0.getOperand(0));
1188
1189       // Replace uses of the AND with uses of the Zero extend node.
1190       CombineTo(N, Zext);
1191
1192       // We actually want to replace all uses of the any_extend with the
1193       // zero_extend, to avoid duplicating things.  This will later cause this
1194       // AND to be folded.
1195       CombineTo(N0.Val, Zext);
1196       return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
1197     }
1198   }
1199   // fold (and (setcc x), (setcc y)) -> (setcc (and x, y))
1200   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
1201     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
1202     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
1203
1204     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
1205         MVT::isInteger(LL.getValueType())) {
1206       // fold (X == 0) & (Y == 0) -> (X|Y == 0)
1207       if (cast<ConstantSDNode>(LR)->getValue() == 0 && Op1 == ISD::SETEQ) {
1208         SDOperand ORNode = DAG.getNode(ISD::OR, LR.getValueType(), LL, RL);
1209         AddToWorkList(ORNode.Val);
1210         return DAG.getSetCC(VT, ORNode, LR, Op1);
1211       }
1212       // fold (X == -1) & (Y == -1) -> (X&Y == -1)
1213       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETEQ) {
1214         SDOperand ANDNode = DAG.getNode(ISD::AND, LR.getValueType(), LL, RL);
1215         AddToWorkList(ANDNode.Val);
1216         return DAG.getSetCC(VT, ANDNode, LR, Op1);
1217       }
1218       // fold (X >  -1) & (Y >  -1) -> (X|Y > -1)
1219       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETGT) {
1220         SDOperand ORNode = DAG.getNode(ISD::OR, LR.getValueType(), LL, RL);
1221         AddToWorkList(ORNode.Val);
1222         return DAG.getSetCC(VT, ORNode, LR, Op1);
1223       }
1224     }
1225     // canonicalize equivalent to ll == rl
1226     if (LL == RR && LR == RL) {
1227       Op1 = ISD::getSetCCSwappedOperands(Op1);
1228       std::swap(RL, RR);
1229     }
1230     if (LL == RL && LR == RR) {
1231       bool isInteger = MVT::isInteger(LL.getValueType());
1232       ISD::CondCode Result = ISD::getSetCCAndOperation(Op0, Op1, isInteger);
1233       if (Result != ISD::SETCC_INVALID)
1234         return DAG.getSetCC(N0.getValueType(), LL, LR, Result);
1235     }
1236   }
1237
1238   // Simplify: and (op x...), (op y...)  -> (op (and x, y))
1239   if (N0.getOpcode() == N1.getOpcode()) {
1240     SDOperand Tmp = SimplifyBinOpWithSameOpcodeHands(N);
1241     if (Tmp.Val) return Tmp;
1242   }
1243
1244   // fold (and (sign_extend_inreg x, i16 to i32), 1) -> (and x, 1)
1245   // fold (and (sra)) -> (and (srl)) when possible.
1246   if (!MVT::isVector(VT) &&
1247       SimplifyDemandedBits(SDOperand(N, 0)))
1248     return SDOperand(N, 0);
1249   // fold (zext_inreg (extload x)) -> (zextload x)
1250   if (ISD::isEXTLoad(N0.Val) && ISD::isUNINDEXEDLoad(N0.Val)) {
1251     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
1252     MVT::ValueType EVT = LN0->getLoadedVT();
1253     // If we zero all the possible extended bits, then we can turn this into
1254     // a zextload if we are running before legalize or the operation is legal.
1255     if (TLI.MaskedValueIsZero(N1, ~0ULL << MVT::getSizeInBits(EVT)) &&
1256         (!AfterLegalize || TLI.isLoadXLegal(ISD::ZEXTLOAD, EVT))) {
1257       SDOperand ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, VT, LN0->getChain(),
1258                                          LN0->getBasePtr(), LN0->getSrcValue(),
1259                                          LN0->getSrcValueOffset(), EVT);
1260       AddToWorkList(N);
1261       CombineTo(N0.Val, ExtLoad, ExtLoad.getValue(1));
1262       return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
1263     }
1264   }
1265   // fold (zext_inreg (sextload x)) -> (zextload x) iff load has one use
1266   if (ISD::isSEXTLoad(N0.Val) && ISD::isUNINDEXEDLoad(N0.Val) &&
1267       N0.hasOneUse()) {
1268     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
1269     MVT::ValueType EVT = LN0->getLoadedVT();
1270     // If we zero all the possible extended bits, then we can turn this into
1271     // a zextload if we are running before legalize or the operation is legal.
1272     if (TLI.MaskedValueIsZero(N1, ~0ULL << MVT::getSizeInBits(EVT)) &&
1273         (!AfterLegalize || TLI.isLoadXLegal(ISD::ZEXTLOAD, EVT))) {
1274       SDOperand ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, VT, LN0->getChain(),
1275                                          LN0->getBasePtr(), LN0->getSrcValue(),
1276                                          LN0->getSrcValueOffset(), EVT);
1277       AddToWorkList(N);
1278       CombineTo(N0.Val, ExtLoad, ExtLoad.getValue(1));
1279       return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
1280     }
1281   }
1282
1283   // fold (and (load x), 255) -> (zextload x, i8)
1284   // fold (and (extload x, i16), 255) -> (zextload x, i8)
1285   if (N1C && N0.getOpcode() == ISD::LOAD) {
1286     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
1287     if (LN0->getExtensionType() != ISD::SEXTLOAD &&
1288         LN0->getAddressingMode() == ISD::UNINDEXED &&
1289         N0.hasOneUse()) {
1290       MVT::ValueType EVT, LoadedVT;
1291       if (N1C->getValue() == 255)
1292         EVT = MVT::i8;
1293       else if (N1C->getValue() == 65535)
1294         EVT = MVT::i16;
1295       else if (N1C->getValue() == ~0U)
1296         EVT = MVT::i32;
1297       else
1298         EVT = MVT::Other;
1299
1300       LoadedVT = LN0->getLoadedVT();
1301       if (EVT != MVT::Other && LoadedVT > EVT &&
1302           (!AfterLegalize || TLI.isLoadXLegal(ISD::ZEXTLOAD, EVT))) {
1303         MVT::ValueType PtrType = N0.getOperand(1).getValueType();
1304         // For big endian targets, we need to add an offset to the pointer to
1305         // load the correct bytes.  For little endian systems, we merely need to
1306         // read fewer bytes from the same pointer.
1307         unsigned PtrOff =
1308           (MVT::getSizeInBits(LoadedVT) - MVT::getSizeInBits(EVT)) / 8;
1309         SDOperand NewPtr = LN0->getBasePtr();
1310         if (!TLI.isLittleEndian())
1311           NewPtr = DAG.getNode(ISD::ADD, PtrType, NewPtr,
1312                                DAG.getConstant(PtrOff, PtrType));
1313         AddToWorkList(NewPtr.Val);
1314         SDOperand Load =
1315           DAG.getExtLoad(ISD::ZEXTLOAD, VT, LN0->getChain(), NewPtr,
1316                          LN0->getSrcValue(), LN0->getSrcValueOffset(), EVT);
1317         AddToWorkList(N);
1318         CombineTo(N0.Val, Load, Load.getValue(1));
1319         return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
1320       }
1321     }
1322   }
1323
1324   return SDOperand();
1325 }
1326
1327 SDOperand DAGCombiner::visitOR(SDNode *N) {
1328   SDOperand N0 = N->getOperand(0);
1329   SDOperand N1 = N->getOperand(1);
1330   SDOperand LL, LR, RL, RR, CC0, CC1;
1331   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1332   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1333   MVT::ValueType VT = N1.getValueType();
1334   unsigned OpSizeInBits = MVT::getSizeInBits(VT);
1335
1336   // fold (or c1, c2) -> c1|c2
1337   if (N0C && N1C)
1338     return DAG.getNode(ISD::OR, VT, N0, N1);
1339   // canonicalize constant to RHS
1340   if (N0C && !N1C)
1341     return DAG.getNode(ISD::OR, VT, N1, N0);
1342   // fold (or x, 0) -> x
1343   if (N1C && N1C->isNullValue())
1344     return N0;
1345   // fold (or x, -1) -> -1
1346   if (N1C && N1C->isAllOnesValue())
1347     return N1;
1348   // fold (or x, c) -> c iff (x & ~c) == 0
1349   if (N1C &&
1350       TLI.MaskedValueIsZero(N0,~N1C->getValue() & (~0ULL>>(64-OpSizeInBits))))
1351     return N1;
1352   // reassociate or
1353   SDOperand ROR = ReassociateOps(ISD::OR, N0, N1);
1354   if (ROR.Val != 0)
1355     return ROR;
1356   // Canonicalize (or (and X, c1), c2) -> (and (or X, c2), c1|c2)
1357   if (N1C && N0.getOpcode() == ISD::AND && N0.Val->hasOneUse() &&
1358              isa<ConstantSDNode>(N0.getOperand(1))) {
1359     ConstantSDNode *C1 = cast<ConstantSDNode>(N0.getOperand(1));
1360     return DAG.getNode(ISD::AND, VT, DAG.getNode(ISD::OR, VT, N0.getOperand(0),
1361                                                  N1),
1362                        DAG.getConstant(N1C->getValue() | C1->getValue(), VT));
1363   }
1364   // fold (or (setcc x), (setcc y)) -> (setcc (or x, y))
1365   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
1366     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
1367     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
1368
1369     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
1370         MVT::isInteger(LL.getValueType())) {
1371       // fold (X != 0) | (Y != 0) -> (X|Y != 0)
1372       // fold (X <  0) | (Y <  0) -> (X|Y < 0)
1373       if (cast<ConstantSDNode>(LR)->getValue() == 0 &&
1374           (Op1 == ISD::SETNE || Op1 == ISD::SETLT)) {
1375         SDOperand ORNode = DAG.getNode(ISD::OR, LR.getValueType(), LL, RL);
1376         AddToWorkList(ORNode.Val);
1377         return DAG.getSetCC(VT, ORNode, LR, Op1);
1378       }
1379       // fold (X != -1) | (Y != -1) -> (X&Y != -1)
1380       // fold (X >  -1) | (Y >  -1) -> (X&Y >  -1)
1381       if (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
1382           (Op1 == ISD::SETNE || Op1 == ISD::SETGT)) {
1383         SDOperand ANDNode = DAG.getNode(ISD::AND, LR.getValueType(), LL, RL);
1384         AddToWorkList(ANDNode.Val);
1385         return DAG.getSetCC(VT, ANDNode, LR, Op1);
1386       }
1387     }
1388     // canonicalize equivalent to ll == rl
1389     if (LL == RR && LR == RL) {
1390       Op1 = ISD::getSetCCSwappedOperands(Op1);
1391       std::swap(RL, RR);
1392     }
1393     if (LL == RL && LR == RR) {
1394       bool isInteger = MVT::isInteger(LL.getValueType());
1395       ISD::CondCode Result = ISD::getSetCCOrOperation(Op0, Op1, isInteger);
1396       if (Result != ISD::SETCC_INVALID)
1397         return DAG.getSetCC(N0.getValueType(), LL, LR, Result);
1398     }
1399   }
1400
1401   // Simplify: or (op x...), (op y...)  -> (op (or x, y))
1402   if (N0.getOpcode() == N1.getOpcode()) {
1403     SDOperand Tmp = SimplifyBinOpWithSameOpcodeHands(N);
1404     if (Tmp.Val) return Tmp;
1405   }
1406
1407   // (X & C1) | (Y & C2)  -> (X|Y) & C3  if possible.
1408   if (N0.getOpcode() == ISD::AND &&
1409       N1.getOpcode() == ISD::AND &&
1410       N0.getOperand(1).getOpcode() == ISD::Constant &&
1411       N1.getOperand(1).getOpcode() == ISD::Constant &&
1412       // Don't increase # computations.
1413       (N0.Val->hasOneUse() || N1.Val->hasOneUse())) {
1414     // We can only do this xform if we know that bits from X that are set in C2
1415     // but not in C1 are already zero.  Likewise for Y.
1416     uint64_t LHSMask = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
1417     uint64_t RHSMask = cast<ConstantSDNode>(N1.getOperand(1))->getValue();
1418
1419     if (TLI.MaskedValueIsZero(N0.getOperand(0), RHSMask&~LHSMask) &&
1420         TLI.MaskedValueIsZero(N1.getOperand(0), LHSMask&~RHSMask)) {
1421       SDOperand X =DAG.getNode(ISD::OR, VT, N0.getOperand(0), N1.getOperand(0));
1422       return DAG.getNode(ISD::AND, VT, X, DAG.getConstant(LHSMask|RHSMask, VT));
1423     }
1424   }
1425
1426
1427   // See if this is some rotate idiom.
1428   if (SDNode *Rot = MatchRotate(N0, N1))
1429     return SDOperand(Rot, 0);
1430
1431   return SDOperand();
1432 }
1433
1434
1435 /// MatchRotateHalf - Match "(X shl/srl V1) & V2" where V2 may not be present.
1436 static bool MatchRotateHalf(SDOperand Op, SDOperand &Shift, SDOperand &Mask) {
1437   if (Op.getOpcode() == ISD::AND) {
1438     if (isa<ConstantSDNode>(Op.getOperand(1))) {
1439       Mask = Op.getOperand(1);
1440       Op = Op.getOperand(0);
1441     } else {
1442       return false;
1443     }
1444   }
1445
1446   if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SHL) {
1447     Shift = Op;
1448     return true;
1449   }
1450   return false;
1451 }
1452
1453
1454 // MatchRotate - Handle an 'or' of two operands.  If this is one of the many
1455 // idioms for rotate, and if the target supports rotation instructions, generate
1456 // a rot[lr].
1457 SDNode *DAGCombiner::MatchRotate(SDOperand LHS, SDOperand RHS) {
1458   // Must be a legal type.  Expanded an promoted things won't work with rotates.
1459   MVT::ValueType VT = LHS.getValueType();
1460   if (!TLI.isTypeLegal(VT)) return 0;
1461
1462   // The target must have at least one rotate flavor.
1463   bool HasROTL = TLI.isOperationLegal(ISD::ROTL, VT);
1464   bool HasROTR = TLI.isOperationLegal(ISD::ROTR, VT);
1465   if (!HasROTL && !HasROTR) return 0;
1466
1467   // Match "(X shl/srl V1) & V2" where V2 may not be present.
1468   SDOperand LHSShift;   // The shift.
1469   SDOperand LHSMask;    // AND value if any.
1470   if (!MatchRotateHalf(LHS, LHSShift, LHSMask))
1471     return 0; // Not part of a rotate.
1472
1473   SDOperand RHSShift;   // The shift.
1474   SDOperand RHSMask;    // AND value if any.
1475   if (!MatchRotateHalf(RHS, RHSShift, RHSMask))
1476     return 0; // Not part of a rotate.
1477
1478   if (LHSShift.getOperand(0) != RHSShift.getOperand(0))
1479     return 0;   // Not shifting the same value.
1480
1481   if (LHSShift.getOpcode() == RHSShift.getOpcode())
1482     return 0;   // Shifts must disagree.
1483
1484   // Canonicalize shl to left side in a shl/srl pair.
1485   if (RHSShift.getOpcode() == ISD::SHL) {
1486     std::swap(LHS, RHS);
1487     std::swap(LHSShift, RHSShift);
1488     std::swap(LHSMask , RHSMask );
1489   }
1490
1491   unsigned OpSizeInBits = MVT::getSizeInBits(VT);
1492   SDOperand LHSShiftArg = LHSShift.getOperand(0);
1493   SDOperand LHSShiftAmt = LHSShift.getOperand(1);
1494   SDOperand RHSShiftAmt = RHSShift.getOperand(1);
1495
1496   // fold (or (shl x, C1), (srl x, C2)) -> (rotl x, C1)
1497   // fold (or (shl x, C1), (srl x, C2)) -> (rotr x, C2)
1498   if (LHSShiftAmt.getOpcode() == ISD::Constant &&
1499       RHSShiftAmt.getOpcode() == ISD::Constant) {
1500     uint64_t LShVal = cast<ConstantSDNode>(LHSShiftAmt)->getValue();
1501     uint64_t RShVal = cast<ConstantSDNode>(RHSShiftAmt)->getValue();
1502     if ((LShVal + RShVal) != OpSizeInBits)
1503       return 0;
1504
1505     SDOperand Rot;
1506     if (HasROTL)
1507       Rot = DAG.getNode(ISD::ROTL, VT, LHSShiftArg, LHSShiftAmt);
1508     else
1509       Rot = DAG.getNode(ISD::ROTR, VT, LHSShiftArg, RHSShiftAmt);
1510
1511     // If there is an AND of either shifted operand, apply it to the result.
1512     if (LHSMask.Val || RHSMask.Val) {
1513       uint64_t Mask = MVT::getIntVTBitMask(VT);
1514
1515       if (LHSMask.Val) {
1516         uint64_t RHSBits = (1ULL << LShVal)-1;
1517         Mask &= cast<ConstantSDNode>(LHSMask)->getValue() | RHSBits;
1518       }
1519       if (RHSMask.Val) {
1520         uint64_t LHSBits = ~((1ULL << (OpSizeInBits-RShVal))-1);
1521         Mask &= cast<ConstantSDNode>(RHSMask)->getValue() | LHSBits;
1522       }
1523
1524       Rot = DAG.getNode(ISD::AND, VT, Rot, DAG.getConstant(Mask, VT));
1525     }
1526
1527     return Rot.Val;
1528   }
1529
1530   // If there is a mask here, and we have a variable shift, we can't be sure
1531   // that we're masking out the right stuff.
1532   if (LHSMask.Val || RHSMask.Val)
1533     return 0;
1534
1535   // fold (or (shl x, y), (srl x, (sub 32, y))) -> (rotl x, y)
1536   // fold (or (shl x, y), (srl x, (sub 32, y))) -> (rotr x, (sub 32, y))
1537   if (RHSShiftAmt.getOpcode() == ISD::SUB &&
1538       LHSShiftAmt == RHSShiftAmt.getOperand(1)) {
1539     if (ConstantSDNode *SUBC =
1540           dyn_cast<ConstantSDNode>(RHSShiftAmt.getOperand(0))) {
1541       if (SUBC->getValue() == OpSizeInBits)
1542         if (HasROTL)
1543           return DAG.getNode(ISD::ROTL, VT, LHSShiftArg, LHSShiftAmt).Val;
1544         else
1545           return DAG.getNode(ISD::ROTR, VT, LHSShiftArg, RHSShiftAmt).Val;
1546     }
1547   }
1548
1549   // fold (or (shl x, (sub 32, y)), (srl x, r)) -> (rotr x, y)
1550   // fold (or (shl x, (sub 32, y)), (srl x, r)) -> (rotl x, (sub 32, y))
1551   if (LHSShiftAmt.getOpcode() == ISD::SUB &&
1552       RHSShiftAmt == LHSShiftAmt.getOperand(1)) {
1553     if (ConstantSDNode *SUBC =
1554           dyn_cast<ConstantSDNode>(LHSShiftAmt.getOperand(0))) {
1555       if (SUBC->getValue() == OpSizeInBits)
1556         if (HasROTL)
1557           return DAG.getNode(ISD::ROTL, VT, LHSShiftArg, LHSShiftAmt).Val;
1558         else
1559           return DAG.getNode(ISD::ROTR, VT, LHSShiftArg, RHSShiftAmt).Val;
1560     }
1561   }
1562
1563   // Look for sign/zext/any-extended cases:
1564   if ((LHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND
1565        || LHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND
1566        || LHSShiftAmt.getOpcode() == ISD::ANY_EXTEND) &&
1567       (RHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND
1568        || RHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND
1569        || RHSShiftAmt.getOpcode() == ISD::ANY_EXTEND)) {
1570     SDOperand LExtOp0 = LHSShiftAmt.getOperand(0);
1571     SDOperand RExtOp0 = RHSShiftAmt.getOperand(0);
1572     if (RExtOp0.getOpcode() == ISD::SUB &&
1573         RExtOp0.getOperand(1) == LExtOp0) {
1574       // fold (or (shl x, (*ext y)), (srl x, (*ext (sub 32, y)))) ->
1575       //   (rotr x, y)
1576       // fold (or (shl x, (*ext y)), (srl x, (*ext (sub 32, y)))) ->
1577       //   (rotl x, (sub 32, y))
1578       if (ConstantSDNode *SUBC = cast<ConstantSDNode>(RExtOp0.getOperand(0))) {
1579         if (SUBC->getValue() == OpSizeInBits) {
1580           if (HasROTL)
1581             return DAG.getNode(ISD::ROTL, VT, LHSShiftArg, LHSShiftAmt).Val;
1582           else
1583             return DAG.getNode(ISD::ROTR, VT, LHSShiftArg, RHSShiftAmt).Val;
1584         }
1585       }
1586     } else if (LExtOp0.getOpcode() == ISD::SUB &&
1587                RExtOp0 == LExtOp0.getOperand(1)) {
1588       // fold (or (shl x, (*ext (sub 32, y))), (srl x, (*ext r))) ->
1589       //   (rotl x, y)
1590       // fold (or (shl x, (*ext (sub 32, y))), (srl x, (*ext r))) ->
1591       //   (rotr x, (sub 32, y))
1592       if (ConstantSDNode *SUBC = cast<ConstantSDNode>(LExtOp0.getOperand(0))) {
1593         if (SUBC->getValue() == OpSizeInBits) {
1594           if (HasROTL)
1595             return DAG.getNode(ISD::ROTL, VT, LHSShiftArg, RHSShiftAmt).Val;
1596           else
1597             return DAG.getNode(ISD::ROTL, VT, LHSShiftArg, LHSShiftAmt).Val;
1598         }
1599       }
1600     }
1601   }
1602
1603   return 0;
1604 }
1605
1606
1607 SDOperand DAGCombiner::visitXOR(SDNode *N) {
1608   SDOperand N0 = N->getOperand(0);
1609   SDOperand N1 = N->getOperand(1);
1610   SDOperand LHS, RHS, CC;
1611   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1612   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1613   MVT::ValueType VT = N0.getValueType();
1614
1615   // fold (xor c1, c2) -> c1^c2
1616   if (N0C && N1C)
1617     return DAG.getNode(ISD::XOR, VT, N0, N1);
1618   // canonicalize constant to RHS
1619   if (N0C && !N1C)
1620     return DAG.getNode(ISD::XOR, VT, N1, N0);
1621   // fold (xor x, 0) -> x
1622   if (N1C && N1C->isNullValue())
1623     return N0;
1624   // reassociate xor
1625   SDOperand RXOR = ReassociateOps(ISD::XOR, N0, N1);
1626   if (RXOR.Val != 0)
1627     return RXOR;
1628   // fold !(x cc y) -> (x !cc y)
1629   if (N1C && N1C->getValue() == 1 && isSetCCEquivalent(N0, LHS, RHS, CC)) {
1630     bool isInt = MVT::isInteger(LHS.getValueType());
1631     ISD::CondCode NotCC = ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
1632                                                isInt);
1633     if (N0.getOpcode() == ISD::SETCC)
1634       return DAG.getSetCC(VT, LHS, RHS, NotCC);
1635     if (N0.getOpcode() == ISD::SELECT_CC)
1636       return DAG.getSelectCC(LHS, RHS, N0.getOperand(2),N0.getOperand(3),NotCC);
1637     assert(0 && "Unhandled SetCC Equivalent!");
1638     abort();
1639   }
1640   // fold !(x or y) -> (!x and !y) iff x or y are setcc
1641   if (N1C && N1C->getValue() == 1 && VT == MVT::i1 &&
1642       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
1643     SDOperand LHS = N0.getOperand(0), RHS = N0.getOperand(1);
1644     if (isOneUseSetCC(RHS) || isOneUseSetCC(LHS)) {
1645       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
1646       LHS = DAG.getNode(ISD::XOR, VT, LHS, N1);  // RHS = ~LHS
1647       RHS = DAG.getNode(ISD::XOR, VT, RHS, N1);  // RHS = ~RHS
1648       AddToWorkList(LHS.Val); AddToWorkList(RHS.Val);
1649       return DAG.getNode(NewOpcode, VT, LHS, RHS);
1650     }
1651   }
1652   // fold !(x or y) -> (!x and !y) iff x or y are constants
1653   if (N1C && N1C->isAllOnesValue() &&
1654       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
1655     SDOperand LHS = N0.getOperand(0), RHS = N0.getOperand(1);
1656     if (isa<ConstantSDNode>(RHS) || isa<ConstantSDNode>(LHS)) {
1657       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
1658       LHS = DAG.getNode(ISD::XOR, VT, LHS, N1);  // RHS = ~LHS
1659       RHS = DAG.getNode(ISD::XOR, VT, RHS, N1);  // RHS = ~RHS
1660       AddToWorkList(LHS.Val); AddToWorkList(RHS.Val);
1661       return DAG.getNode(NewOpcode, VT, LHS, RHS);
1662     }
1663   }
1664   // fold (xor (xor x, c1), c2) -> (xor x, c1^c2)
1665   if (N1C && N0.getOpcode() == ISD::XOR) {
1666     ConstantSDNode *N00C = dyn_cast<ConstantSDNode>(N0.getOperand(0));
1667     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
1668     if (N00C)
1669       return DAG.getNode(ISD::XOR, VT, N0.getOperand(1),
1670                          DAG.getConstant(N1C->getValue()^N00C->getValue(), VT));
1671     if (N01C)
1672       return DAG.getNode(ISD::XOR, VT, N0.getOperand(0),
1673                          DAG.getConstant(N1C->getValue()^N01C->getValue(), VT));
1674   }
1675   // fold (xor x, x) -> 0
1676   if (N0 == N1) {
1677     if (!MVT::isVector(VT)) {
1678       return DAG.getConstant(0, VT);
1679     } else if (!AfterLegalize || TLI.isOperationLegal(ISD::BUILD_VECTOR, VT)) {
1680       // Produce a vector of zeros.
1681       SDOperand El = DAG.getConstant(0, MVT::getVectorBaseType(VT));
1682       std::vector<SDOperand> Ops(MVT::getVectorNumElements(VT), El);
1683       return DAG.getNode(ISD::BUILD_VECTOR, VT, &Ops[0], Ops.size());
1684     }
1685   }
1686
1687   // Simplify: xor (op x...), (op y...)  -> (op (xor x, y))
1688   if (N0.getOpcode() == N1.getOpcode()) {
1689     SDOperand Tmp = SimplifyBinOpWithSameOpcodeHands(N);
1690     if (Tmp.Val) return Tmp;
1691   }
1692
1693   // Simplify the expression using non-local knowledge.
1694   if (!MVT::isVector(VT) &&
1695       SimplifyDemandedBits(SDOperand(N, 0)))
1696     return SDOperand(N, 0);
1697
1698   return SDOperand();
1699 }
1700
1701 SDOperand DAGCombiner::visitSHL(SDNode *N) {
1702   SDOperand N0 = N->getOperand(0);
1703   SDOperand N1 = N->getOperand(1);
1704   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1705   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1706   MVT::ValueType VT = N0.getValueType();
1707   unsigned OpSizeInBits = MVT::getSizeInBits(VT);
1708
1709   // fold (shl c1, c2) -> c1<<c2
1710   if (N0C && N1C)
1711     return DAG.getNode(ISD::SHL, VT, N0, N1);
1712   // fold (shl 0, x) -> 0
1713   if (N0C && N0C->isNullValue())
1714     return N0;
1715   // fold (shl x, c >= size(x)) -> undef
1716   if (N1C && N1C->getValue() >= OpSizeInBits)
1717     return DAG.getNode(ISD::UNDEF, VT);
1718   // fold (shl x, 0) -> x
1719   if (N1C && N1C->isNullValue())
1720     return N0;
1721   // if (shl x, c) is known to be zero, return 0
1722   if (TLI.MaskedValueIsZero(SDOperand(N, 0), MVT::getIntVTBitMask(VT)))
1723     return DAG.getConstant(0, VT);
1724   if (SimplifyDemandedBits(SDOperand(N, 0)))
1725     return SDOperand(N, 0);
1726   // fold (shl (shl x, c1), c2) -> 0 or (shl x, c1+c2)
1727   if (N1C && N0.getOpcode() == ISD::SHL &&
1728       N0.getOperand(1).getOpcode() == ISD::Constant) {
1729     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
1730     uint64_t c2 = N1C->getValue();
1731     if (c1 + c2 > OpSizeInBits)
1732       return DAG.getConstant(0, VT);
1733     return DAG.getNode(ISD::SHL, VT, N0.getOperand(0),
1734                        DAG.getConstant(c1 + c2, N1.getValueType()));
1735   }
1736   // fold (shl (srl x, c1), c2) -> (shl (and x, -1 << c1), c2-c1) or
1737   //                               (srl (and x, -1 << c1), c1-c2)
1738   if (N1C && N0.getOpcode() == ISD::SRL &&
1739       N0.getOperand(1).getOpcode() == ISD::Constant) {
1740     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
1741     uint64_t c2 = N1C->getValue();
1742     SDOperand Mask = DAG.getNode(ISD::AND, VT, N0.getOperand(0),
1743                                  DAG.getConstant(~0ULL << c1, VT));
1744     if (c2 > c1)
1745       return DAG.getNode(ISD::SHL, VT, Mask,
1746                          DAG.getConstant(c2-c1, N1.getValueType()));
1747     else
1748       return DAG.getNode(ISD::SRL, VT, Mask,
1749                          DAG.getConstant(c1-c2, N1.getValueType()));
1750   }
1751   // fold (shl (sra x, c1), c1) -> (and x, -1 << c1)
1752   if (N1C && N0.getOpcode() == ISD::SRA && N1 == N0.getOperand(1))
1753     return DAG.getNode(ISD::AND, VT, N0.getOperand(0),
1754                        DAG.getConstant(~0ULL << N1C->getValue(), VT));
1755   return SDOperand();
1756 }
1757
1758 SDOperand DAGCombiner::visitSRA(SDNode *N) {
1759   SDOperand N0 = N->getOperand(0);
1760   SDOperand N1 = N->getOperand(1);
1761   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1762   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1763   MVT::ValueType VT = N0.getValueType();
1764
1765   // fold (sra c1, c2) -> c1>>c2
1766   if (N0C && N1C)
1767     return DAG.getNode(ISD::SRA, VT, N0, N1);
1768   // fold (sra 0, x) -> 0
1769   if (N0C && N0C->isNullValue())
1770     return N0;
1771   // fold (sra -1, x) -> -1
1772   if (N0C && N0C->isAllOnesValue())
1773     return N0;
1774   // fold (sra x, c >= size(x)) -> undef
1775   if (N1C && N1C->getValue() >= MVT::getSizeInBits(VT))
1776     return DAG.getNode(ISD::UNDEF, VT);
1777   // fold (sra x, 0) -> x
1778   if (N1C && N1C->isNullValue())
1779     return N0;
1780   // fold (sra (shl x, c1), c1) -> sext_inreg for some c1 and target supports
1781   // sext_inreg.
1782   if (N1C && N0.getOpcode() == ISD::SHL && N1 == N0.getOperand(1)) {
1783     unsigned LowBits = MVT::getSizeInBits(VT) - (unsigned)N1C->getValue();
1784     MVT::ValueType EVT;
1785     switch (LowBits) {
1786     default: EVT = MVT::Other; break;
1787     case  1: EVT = MVT::i1;    break;
1788     case  8: EVT = MVT::i8;    break;
1789     case 16: EVT = MVT::i16;   break;
1790     case 32: EVT = MVT::i32;   break;
1791     }
1792     if (EVT > MVT::Other && TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, EVT))
1793       return DAG.getNode(ISD::SIGN_EXTEND_INREG, VT, N0.getOperand(0),
1794                          DAG.getValueType(EVT));
1795   }
1796
1797   // fold (sra (sra x, c1), c2) -> (sra x, c1+c2)
1798   if (N1C && N0.getOpcode() == ISD::SRA) {
1799     if (ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1800       unsigned Sum = N1C->getValue() + C1->getValue();
1801       if (Sum >= MVT::getSizeInBits(VT)) Sum = MVT::getSizeInBits(VT)-1;
1802       return DAG.getNode(ISD::SRA, VT, N0.getOperand(0),
1803                          DAG.getConstant(Sum, N1C->getValueType(0)));
1804     }
1805   }
1806
1807   // Simplify, based on bits shifted out of the LHS.
1808   if (N1C && SimplifyDemandedBits(SDOperand(N, 0)))
1809     return SDOperand(N, 0);
1810
1811
1812   // If the sign bit is known to be zero, switch this to a SRL.
1813   if (TLI.MaskedValueIsZero(N0, MVT::getIntVTSignBit(VT)))
1814     return DAG.getNode(ISD::SRL, VT, N0, N1);
1815   return SDOperand();
1816 }
1817
1818 SDOperand DAGCombiner::visitSRL(SDNode *N) {
1819   SDOperand N0 = N->getOperand(0);
1820   SDOperand N1 = N->getOperand(1);
1821   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1822   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1823   MVT::ValueType VT = N0.getValueType();
1824   unsigned OpSizeInBits = MVT::getSizeInBits(VT);
1825
1826   // fold (srl c1, c2) -> c1 >>u c2
1827   if (N0C && N1C)
1828     return DAG.getNode(ISD::SRL, VT, N0, N1);
1829   // fold (srl 0, x) -> 0
1830   if (N0C && N0C->isNullValue())
1831     return N0;
1832   // fold (srl x, c >= size(x)) -> undef
1833   if (N1C && N1C->getValue() >= OpSizeInBits)
1834     return DAG.getNode(ISD::UNDEF, VT);
1835   // fold (srl x, 0) -> x
1836   if (N1C && N1C->isNullValue())
1837     return N0;
1838   // if (srl x, c) is known to be zero, return 0
1839   if (N1C && TLI.MaskedValueIsZero(SDOperand(N, 0), ~0ULL >> (64-OpSizeInBits)))
1840     return DAG.getConstant(0, VT);
1841   // fold (srl (srl x, c1), c2) -> 0 or (srl x, c1+c2)
1842   if (N1C && N0.getOpcode() == ISD::SRL &&
1843       N0.getOperand(1).getOpcode() == ISD::Constant) {
1844     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
1845     uint64_t c2 = N1C->getValue();
1846     if (c1 + c2 > OpSizeInBits)
1847       return DAG.getConstant(0, VT);
1848     return DAG.getNode(ISD::SRL, VT, N0.getOperand(0),
1849                        DAG.getConstant(c1 + c2, N1.getValueType()));
1850   }
1851
1852   // fold (srl (anyextend x), c) -> (anyextend (srl x, c))
1853   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
1854     // Shifting in all undef bits?
1855     MVT::ValueType SmallVT = N0.getOperand(0).getValueType();
1856     if (N1C->getValue() >= MVT::getSizeInBits(SmallVT))
1857       return DAG.getNode(ISD::UNDEF, VT);
1858
1859     SDOperand SmallShift = DAG.getNode(ISD::SRL, SmallVT, N0.getOperand(0), N1);
1860     AddToWorkList(SmallShift.Val);
1861     return DAG.getNode(ISD::ANY_EXTEND, VT, SmallShift);
1862   }
1863
1864   // fold (srl (sra X, Y), 31) -> (srl X, 31).  This srl only looks at the sign
1865   // bit, which is unmodified by sra.
1866   if (N1C && N1C->getValue()+1 == MVT::getSizeInBits(VT)) {
1867     if (N0.getOpcode() == ISD::SRA)
1868       return DAG.getNode(ISD::SRL, VT, N0.getOperand(0), N1);
1869   }
1870
1871   // fold (srl (ctlz x), "5") -> x  iff x has one bit set (the low bit).
1872   if (N1C && N0.getOpcode() == ISD::CTLZ &&
1873       N1C->getValue() == Log2_32(MVT::getSizeInBits(VT))) {
1874     uint64_t KnownZero, KnownOne, Mask = MVT::getIntVTBitMask(VT);
1875     TLI.ComputeMaskedBits(N0.getOperand(0), Mask, KnownZero, KnownOne);
1876
1877     // If any of the input bits are KnownOne, then the input couldn't be all
1878     // zeros, thus the result of the srl will always be zero.
1879     if (KnownOne) return DAG.getConstant(0, VT);
1880
1881     // If all of the bits input the to ctlz node are known to be zero, then
1882     // the result of the ctlz is "32" and the result of the shift is one.
1883     uint64_t UnknownBits = ~KnownZero & Mask;
1884     if (UnknownBits == 0) return DAG.getConstant(1, VT);
1885
1886     // Otherwise, check to see if there is exactly one bit input to the ctlz.
1887     if ((UnknownBits & (UnknownBits-1)) == 0) {
1888       // Okay, we know that only that the single bit specified by UnknownBits
1889       // could be set on input to the CTLZ node.  If this bit is set, the SRL
1890       // will return 0, if it is clear, it returns 1.  Change the CTLZ/SRL pair
1891       // to an SRL,XOR pair, which is likely to simplify more.
1892       unsigned ShAmt = CountTrailingZeros_64(UnknownBits);
1893       SDOperand Op = N0.getOperand(0);
1894       if (ShAmt) {
1895         Op = DAG.getNode(ISD::SRL, VT, Op,
1896                          DAG.getConstant(ShAmt, TLI.getShiftAmountTy()));
1897         AddToWorkList(Op.Val);
1898       }
1899       return DAG.getNode(ISD::XOR, VT, Op, DAG.getConstant(1, VT));
1900     }
1901   }
1902
1903   return SDOperand();
1904 }
1905
1906 SDOperand DAGCombiner::visitCTLZ(SDNode *N) {
1907   SDOperand N0 = N->getOperand(0);
1908   MVT::ValueType VT = N->getValueType(0);
1909
1910   // fold (ctlz c1) -> c2
1911   if (isa<ConstantSDNode>(N0))
1912     return DAG.getNode(ISD::CTLZ, VT, N0);
1913   return SDOperand();
1914 }
1915
1916 SDOperand DAGCombiner::visitCTTZ(SDNode *N) {
1917   SDOperand N0 = N->getOperand(0);
1918   MVT::ValueType VT = N->getValueType(0);
1919
1920   // fold (cttz c1) -> c2
1921   if (isa<ConstantSDNode>(N0))
1922     return DAG.getNode(ISD::CTTZ, VT, N0);
1923   return SDOperand();
1924 }
1925
1926 SDOperand DAGCombiner::visitCTPOP(SDNode *N) {
1927   SDOperand N0 = N->getOperand(0);
1928   MVT::ValueType VT = N->getValueType(0);
1929
1930   // fold (ctpop c1) -> c2
1931   if (isa<ConstantSDNode>(N0))
1932     return DAG.getNode(ISD::CTPOP, VT, N0);
1933   return SDOperand();
1934 }
1935
1936 SDOperand DAGCombiner::visitSELECT(SDNode *N) {
1937   SDOperand N0 = N->getOperand(0);
1938   SDOperand N1 = N->getOperand(1);
1939   SDOperand N2 = N->getOperand(2);
1940   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1941   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1942   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
1943   MVT::ValueType VT = N->getValueType(0);
1944
1945   // fold select C, X, X -> X
1946   if (N1 == N2)
1947     return N1;
1948   // fold select true, X, Y -> X
1949   if (N0C && !N0C->isNullValue())
1950     return N1;
1951   // fold select false, X, Y -> Y
1952   if (N0C && N0C->isNullValue())
1953     return N2;
1954   // fold select C, 1, X -> C | X
1955   if (MVT::i1 == VT && N1C && N1C->getValue() == 1)
1956     return DAG.getNode(ISD::OR, VT, N0, N2);
1957   // fold select C, 0, X -> ~C & X
1958   // FIXME: this should check for C type == X type, not i1?
1959   if (MVT::i1 == VT && N1C && N1C->isNullValue()) {
1960     SDOperand XORNode = DAG.getNode(ISD::XOR, VT, N0, DAG.getConstant(1, VT));
1961     AddToWorkList(XORNode.Val);
1962     return DAG.getNode(ISD::AND, VT, XORNode, N2);
1963   }
1964   // fold select C, X, 1 -> ~C | X
1965   if (MVT::i1 == VT && N2C && N2C->getValue() == 1) {
1966     SDOperand XORNode = DAG.getNode(ISD::XOR, VT, N0, DAG.getConstant(1, VT));
1967     AddToWorkList(XORNode.Val);
1968     return DAG.getNode(ISD::OR, VT, XORNode, N1);
1969   }
1970   // fold select C, X, 0 -> C & X
1971   // FIXME: this should check for C type == X type, not i1?
1972   if (MVT::i1 == VT && N2C && N2C->isNullValue())
1973     return DAG.getNode(ISD::AND, VT, N0, N1);
1974   // fold  X ? X : Y --> X ? 1 : Y --> X | Y
1975   if (MVT::i1 == VT && N0 == N1)
1976     return DAG.getNode(ISD::OR, VT, N0, N2);
1977   // fold X ? Y : X --> X ? Y : 0 --> X & Y
1978   if (MVT::i1 == VT && N0 == N2)
1979     return DAG.getNode(ISD::AND, VT, N0, N1);
1980
1981   // If we can fold this based on the true/false value, do so.
1982   if (SimplifySelectOps(N, N1, N2))
1983     return SDOperand(N, 0);  // Don't revisit N.
1984
1985   // fold selects based on a setcc into other things, such as min/max/abs
1986   if (N0.getOpcode() == ISD::SETCC)
1987     // FIXME:
1988     // Check against MVT::Other for SELECT_CC, which is a workaround for targets
1989     // having to say they don't support SELECT_CC on every type the DAG knows
1990     // about, since there is no way to mark an opcode illegal at all value types
1991     if (TLI.isOperationLegal(ISD::SELECT_CC, MVT::Other))
1992       return DAG.getNode(ISD::SELECT_CC, VT, N0.getOperand(0), N0.getOperand(1),
1993                          N1, N2, N0.getOperand(2));
1994     else
1995       return SimplifySelect(N0, N1, N2);
1996   return SDOperand();
1997 }
1998
1999 SDOperand DAGCombiner::visitSELECT_CC(SDNode *N) {
2000   SDOperand N0 = N->getOperand(0);
2001   SDOperand N1 = N->getOperand(1);
2002   SDOperand N2 = N->getOperand(2);
2003   SDOperand N3 = N->getOperand(3);
2004   SDOperand N4 = N->getOperand(4);
2005   ISD::CondCode CC = cast<CondCodeSDNode>(N4)->get();
2006
2007   // fold select_cc lhs, rhs, x, x, cc -> x
2008   if (N2 == N3)
2009     return N2;
2010
2011   // Determine if the condition we're dealing with is constant
2012   SDOperand SCC = SimplifySetCC(TLI.getSetCCResultTy(), N0, N1, CC, false);
2013   if (SCC.Val) AddToWorkList(SCC.Val);
2014
2015   if (ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.Val)) {
2016     if (SCCC->getValue())
2017       return N2;    // cond always true -> true val
2018     else
2019       return N3;    // cond always false -> false val
2020   }
2021
2022   // Fold to a simpler select_cc
2023   if (SCC.Val && SCC.getOpcode() == ISD::SETCC)
2024     return DAG.getNode(ISD::SELECT_CC, N2.getValueType(),
2025                        SCC.getOperand(0), SCC.getOperand(1), N2, N3,
2026                        SCC.getOperand(2));
2027
2028   // If we can fold this based on the true/false value, do so.
2029   if (SimplifySelectOps(N, N2, N3))
2030     return SDOperand(N, 0);  // Don't revisit N.
2031
2032   // fold select_cc into other things, such as min/max/abs
2033   return SimplifySelectCC(N0, N1, N2, N3, CC);
2034 }
2035
2036 SDOperand DAGCombiner::visitSETCC(SDNode *N) {
2037   return SimplifySetCC(N->getValueType(0), N->getOperand(0), N->getOperand(1),
2038                        cast<CondCodeSDNode>(N->getOperand(2))->get());
2039 }
2040
2041 SDOperand DAGCombiner::visitSIGN_EXTEND(SDNode *N) {
2042   SDOperand N0 = N->getOperand(0);
2043   MVT::ValueType VT = N->getValueType(0);
2044
2045   // fold (sext c1) -> c1
2046   if (isa<ConstantSDNode>(N0))
2047     return DAG.getNode(ISD::SIGN_EXTEND, VT, N0);
2048
2049   // fold (sext (sext x)) -> (sext x)
2050   // fold (sext (aext x)) -> (sext x)
2051   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
2052     return DAG.getNode(ISD::SIGN_EXTEND, VT, N0.getOperand(0));
2053
2054   // fold (sext (truncate (load x))) -> (sext (smaller load x))
2055   // fold (sext (truncate (srl (load x), c))) -> (sext (smaller load (x+c/n)))
2056   if (N0.getOpcode() == ISD::TRUNCATE) {
2057     SDOperand NarrowLoad = ReduceLoadWidth(N0.Val);
2058     if (NarrowLoad.Val) {
2059       if (NarrowLoad.Val != N0.Val)
2060         CombineTo(N0.Val, NarrowLoad);
2061       return DAG.getNode(ISD::SIGN_EXTEND, VT, NarrowLoad);
2062     }
2063   }
2064
2065   // See if the value being truncated is already sign extended.  If so, just
2066   // eliminate the trunc/sext pair.
2067   if (N0.getOpcode() == ISD::TRUNCATE) {
2068     SDOperand Op = N0.getOperand(0);
2069     unsigned OpBits   = MVT::getSizeInBits(Op.getValueType());
2070     unsigned MidBits  = MVT::getSizeInBits(N0.getValueType());
2071     unsigned DestBits = MVT::getSizeInBits(VT);
2072     unsigned NumSignBits = TLI.ComputeNumSignBits(Op);
2073
2074     if (OpBits == DestBits) {
2075       // Op is i32, Mid is i8, and Dest is i32.  If Op has more than 24 sign
2076       // bits, it is already ready.
2077       if (NumSignBits > DestBits-MidBits)
2078         return Op;
2079     } else if (OpBits < DestBits) {
2080       // Op is i32, Mid is i8, and Dest is i64.  If Op has more than 24 sign
2081       // bits, just sext from i32.
2082       if (NumSignBits > OpBits-MidBits)
2083         return DAG.getNode(ISD::SIGN_EXTEND, VT, Op);
2084     } else {
2085       // Op is i64, Mid is i8, and Dest is i32.  If Op has more than 56 sign
2086       // bits, just truncate to i32.
2087       if (NumSignBits > OpBits-MidBits)
2088         return DAG.getNode(ISD::TRUNCATE, VT, Op);
2089     }
2090
2091     // fold (sext (truncate x)) -> (sextinreg x).
2092     if (!AfterLegalize || TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG,
2093                                                N0.getValueType())) {
2094       if (Op.getValueType() < VT)
2095         Op = DAG.getNode(ISD::ANY_EXTEND, VT, Op);
2096       else if (Op.getValueType() > VT)
2097         Op = DAG.getNode(ISD::TRUNCATE, VT, Op);
2098       return DAG.getNode(ISD::SIGN_EXTEND_INREG, VT, Op,
2099                          DAG.getValueType(N0.getValueType()));
2100     }
2101   }
2102
2103   // fold (sext (load x)) -> (sext (truncate (sextload x)))
2104   if (ISD::isNON_EXTLoad(N0.Val) && N0.hasOneUse() &&
2105       (!AfterLegalize||TLI.isLoadXLegal(ISD::SEXTLOAD, N0.getValueType()))){
2106     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2107     SDOperand ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, VT, LN0->getChain(),
2108                                        LN0->getBasePtr(), LN0->getSrcValue(),
2109                                        LN0->getSrcValueOffset(),
2110                                        N0.getValueType());
2111     CombineTo(N, ExtLoad);
2112     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
2113               ExtLoad.getValue(1));
2114     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2115   }
2116
2117   // fold (sext (sextload x)) -> (sext (truncate (sextload x)))
2118   // fold (sext ( extload x)) -> (sext (truncate (sextload x)))
2119   if ((ISD::isSEXTLoad(N0.Val) || ISD::isEXTLoad(N0.Val)) &&
2120       ISD::isUNINDEXEDLoad(N0.Val) && N0.hasOneUse()) {
2121     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2122     MVT::ValueType EVT = LN0->getLoadedVT();
2123     if (!AfterLegalize || TLI.isLoadXLegal(ISD::SEXTLOAD, EVT)) {
2124       SDOperand ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, VT, LN0->getChain(),
2125                                          LN0->getBasePtr(), LN0->getSrcValue(),
2126                                          LN0->getSrcValueOffset(), EVT);
2127       CombineTo(N, ExtLoad);
2128       CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
2129                 ExtLoad.getValue(1));
2130       return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2131     }
2132   }
2133
2134   // sext(setcc x,y,cc) -> select_cc x, y, -1, 0, cc
2135   if (N0.getOpcode() == ISD::SETCC) {
2136     SDOperand SCC =
2137       SimplifySelectCC(N0.getOperand(0), N0.getOperand(1),
2138                        DAG.getConstant(~0ULL, VT), DAG.getConstant(0, VT),
2139                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
2140     if (SCC.Val) return SCC;
2141   }
2142
2143   return SDOperand();
2144 }
2145
2146 SDOperand DAGCombiner::visitZERO_EXTEND(SDNode *N) {
2147   SDOperand N0 = N->getOperand(0);
2148   MVT::ValueType VT = N->getValueType(0);
2149
2150   // fold (zext c1) -> c1
2151   if (isa<ConstantSDNode>(N0))
2152     return DAG.getNode(ISD::ZERO_EXTEND, VT, N0);
2153   // fold (zext (zext x)) -> (zext x)
2154   // fold (zext (aext x)) -> (zext x)
2155   if (N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
2156     return DAG.getNode(ISD::ZERO_EXTEND, VT, N0.getOperand(0));
2157
2158   // fold (zext (truncate (load x))) -> (zext (smaller load x))
2159   // fold (zext (truncate (srl (load x), c))) -> (zext (small load (x+c/n)))
2160   if (N0.getOpcode() == ISD::TRUNCATE) {
2161     SDOperand NarrowLoad = ReduceLoadWidth(N0.Val);
2162     if (NarrowLoad.Val) {
2163       if (NarrowLoad.Val != N0.Val)
2164         CombineTo(N0.Val, NarrowLoad);
2165       return DAG.getNode(ISD::ZERO_EXTEND, VT, NarrowLoad);
2166     }
2167   }
2168
2169   // fold (zext (truncate x)) -> (and x, mask)
2170   if (N0.getOpcode() == ISD::TRUNCATE &&
2171       (!AfterLegalize || TLI.isOperationLegal(ISD::AND, VT))) {
2172     SDOperand Op = N0.getOperand(0);
2173     if (Op.getValueType() < VT) {
2174       Op = DAG.getNode(ISD::ANY_EXTEND, VT, Op);
2175     } else if (Op.getValueType() > VT) {
2176       Op = DAG.getNode(ISD::TRUNCATE, VT, Op);
2177     }
2178     return DAG.getZeroExtendInReg(Op, N0.getValueType());
2179   }
2180
2181   // fold (zext (and (trunc x), cst)) -> (and x, cst).
2182   if (N0.getOpcode() == ISD::AND &&
2183       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
2184       N0.getOperand(1).getOpcode() == ISD::Constant) {
2185     SDOperand X = N0.getOperand(0).getOperand(0);
2186     if (X.getValueType() < VT) {
2187       X = DAG.getNode(ISD::ANY_EXTEND, VT, X);
2188     } else if (X.getValueType() > VT) {
2189       X = DAG.getNode(ISD::TRUNCATE, VT, X);
2190     }
2191     uint64_t Mask = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
2192     return DAG.getNode(ISD::AND, VT, X, DAG.getConstant(Mask, VT));
2193   }
2194
2195   // fold (zext (load x)) -> (zext (truncate (zextload x)))
2196   if (ISD::isNON_EXTLoad(N0.Val) && N0.hasOneUse() &&
2197       (!AfterLegalize||TLI.isLoadXLegal(ISD::ZEXTLOAD, N0.getValueType()))) {
2198     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2199     SDOperand ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, VT, LN0->getChain(),
2200                                        LN0->getBasePtr(), LN0->getSrcValue(),
2201                                        LN0->getSrcValueOffset(),
2202                                        N0.getValueType());
2203     CombineTo(N, ExtLoad);
2204     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
2205               ExtLoad.getValue(1));
2206     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2207   }
2208
2209   // fold (zext (zextload x)) -> (zext (truncate (zextload x)))
2210   // fold (zext ( extload x)) -> (zext (truncate (zextload x)))
2211   if ((ISD::isZEXTLoad(N0.Val) || ISD::isEXTLoad(N0.Val)) &&
2212       ISD::isUNINDEXEDLoad(N0.Val) && N0.hasOneUse()) {
2213     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2214     MVT::ValueType EVT = LN0->getLoadedVT();
2215     SDOperand ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, VT, LN0->getChain(),
2216                                        LN0->getBasePtr(), LN0->getSrcValue(),
2217                                        LN0->getSrcValueOffset(), EVT);
2218     CombineTo(N, ExtLoad);
2219     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
2220               ExtLoad.getValue(1));
2221     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2222   }
2223
2224   // zext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
2225   if (N0.getOpcode() == ISD::SETCC) {
2226     SDOperand SCC =
2227       SimplifySelectCC(N0.getOperand(0), N0.getOperand(1),
2228                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
2229                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
2230     if (SCC.Val) return SCC;
2231   }
2232
2233   return SDOperand();
2234 }
2235
2236 SDOperand DAGCombiner::visitANY_EXTEND(SDNode *N) {
2237   SDOperand N0 = N->getOperand(0);
2238   MVT::ValueType VT = N->getValueType(0);
2239
2240   // fold (aext c1) -> c1
2241   if (isa<ConstantSDNode>(N0))
2242     return DAG.getNode(ISD::ANY_EXTEND, VT, N0);
2243   // fold (aext (aext x)) -> (aext x)
2244   // fold (aext (zext x)) -> (zext x)
2245   // fold (aext (sext x)) -> (sext x)
2246   if (N0.getOpcode() == ISD::ANY_EXTEND  ||
2247       N0.getOpcode() == ISD::ZERO_EXTEND ||
2248       N0.getOpcode() == ISD::SIGN_EXTEND)
2249     return DAG.getNode(N0.getOpcode(), VT, N0.getOperand(0));
2250
2251   // fold (aext (truncate (load x))) -> (aext (smaller load x))
2252   // fold (aext (truncate (srl (load x), c))) -> (aext (small load (x+c/n)))
2253   if (N0.getOpcode() == ISD::TRUNCATE) {
2254     SDOperand NarrowLoad = ReduceLoadWidth(N0.Val);
2255     if (NarrowLoad.Val) {
2256       if (NarrowLoad.Val != N0.Val)
2257         CombineTo(N0.Val, NarrowLoad);
2258       return DAG.getNode(ISD::ANY_EXTEND, VT, NarrowLoad);
2259     }
2260   }
2261
2262   // fold (aext (truncate x))
2263   if (N0.getOpcode() == ISD::TRUNCATE) {
2264     SDOperand TruncOp = N0.getOperand(0);
2265     if (TruncOp.getValueType() == VT)
2266       return TruncOp; // x iff x size == zext size.
2267     if (TruncOp.getValueType() > VT)
2268       return DAG.getNode(ISD::TRUNCATE, VT, TruncOp);
2269     return DAG.getNode(ISD::ANY_EXTEND, VT, TruncOp);
2270   }
2271
2272   // fold (aext (and (trunc x), cst)) -> (and x, cst).
2273   if (N0.getOpcode() == ISD::AND &&
2274       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
2275       N0.getOperand(1).getOpcode() == ISD::Constant) {
2276     SDOperand X = N0.getOperand(0).getOperand(0);
2277     if (X.getValueType() < VT) {
2278       X = DAG.getNode(ISD::ANY_EXTEND, VT, X);
2279     } else if (X.getValueType() > VT) {
2280       X = DAG.getNode(ISD::TRUNCATE, VT, X);
2281     }
2282     uint64_t Mask = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
2283     return DAG.getNode(ISD::AND, VT, X, DAG.getConstant(Mask, VT));
2284   }
2285
2286   // fold (aext (load x)) -> (aext (truncate (extload x)))
2287   if (ISD::isNON_EXTLoad(N0.Val) && N0.hasOneUse() &&
2288       (!AfterLegalize||TLI.isLoadXLegal(ISD::EXTLOAD, N0.getValueType()))) {
2289     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2290     SDOperand ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, VT, LN0->getChain(),
2291                                        LN0->getBasePtr(), LN0->getSrcValue(),
2292                                        LN0->getSrcValueOffset(),
2293                                        N0.getValueType());
2294     CombineTo(N, ExtLoad);
2295     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
2296               ExtLoad.getValue(1));
2297     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2298   }
2299
2300   // fold (aext (zextload x)) -> (aext (truncate (zextload x)))
2301   // fold (aext (sextload x)) -> (aext (truncate (sextload x)))
2302   // fold (aext ( extload x)) -> (aext (truncate (extload  x)))
2303   if (N0.getOpcode() == ISD::LOAD &&
2304       !ISD::isNON_EXTLoad(N0.Val) && ISD::isUNINDEXEDLoad(N0.Val) &&
2305       N0.hasOneUse()) {
2306     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2307     MVT::ValueType EVT = LN0->getLoadedVT();
2308     SDOperand ExtLoad = DAG.getExtLoad(LN0->getExtensionType(), VT,
2309                                        LN0->getChain(), LN0->getBasePtr(),
2310                                        LN0->getSrcValue(),
2311                                        LN0->getSrcValueOffset(), EVT);
2312     CombineTo(N, ExtLoad);
2313     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
2314               ExtLoad.getValue(1));
2315     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2316   }
2317
2318   // aext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
2319   if (N0.getOpcode() == ISD::SETCC) {
2320     SDOperand SCC =
2321       SimplifySelectCC(N0.getOperand(0), N0.getOperand(1),
2322                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
2323                        cast<CondCodeSDNode>(N0.getOperand(2))->get());
2324     if (SCC.Val)
2325       return SCC;
2326   }
2327
2328   return SDOperand();
2329 }
2330
2331 /// ReduceLoadWidth - If the result of a wider load is shifted to right of N
2332 /// bits and then truncated to a narrower type and where N is a multiple
2333 /// of number of bits of the narrower type, transform it to a narrower load
2334 /// from address + N / num of bits of new type. If the result is to be
2335 /// extended, also fold the extension to form a extending load.
2336 SDOperand DAGCombiner::ReduceLoadWidth(SDNode *N) {
2337   unsigned Opc = N->getOpcode();
2338   ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
2339   SDOperand N0 = N->getOperand(0);
2340   MVT::ValueType VT = N->getValueType(0);
2341   MVT::ValueType EVT = N->getValueType(0);
2342
2343   // Special case: SIGN_EXTEND_INREG is basically truncating to EVT then
2344   // extended to VT.
2345   if (Opc == ISD::SIGN_EXTEND_INREG) {
2346     ExtType = ISD::SEXTLOAD;
2347     EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
2348     if (AfterLegalize && !TLI.isLoadXLegal(ISD::SEXTLOAD, EVT))
2349       return SDOperand();
2350   }
2351
2352   unsigned EVTBits = MVT::getSizeInBits(EVT);
2353   unsigned ShAmt = 0;
2354   bool CombineSRL =  false;
2355   if (N0.getOpcode() == ISD::SRL && N0.hasOneUse()) {
2356     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
2357       ShAmt = N01->getValue();
2358       // Is the shift amount a multiple of size of VT?
2359       if ((ShAmt & (EVTBits-1)) == 0) {
2360         N0 = N0.getOperand(0);
2361         if (MVT::getSizeInBits(N0.getValueType()) <= EVTBits)
2362           return SDOperand();
2363         CombineSRL = true;
2364       }
2365     }
2366   }
2367
2368   if (ISD::isNON_EXTLoad(N0.Val) && N0.hasOneUse() &&
2369       // Do not allow folding to i1 here.  i1 is implicitly stored in memory in
2370       // zero extended form: by shrinking the load, we lose track of the fact
2371       // that it is already zero extended.
2372       // FIXME: This should be reevaluated.
2373       VT != MVT::i1) {
2374     assert(MVT::getSizeInBits(N0.getValueType()) > EVTBits &&
2375            "Cannot truncate to larger type!");
2376     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2377     MVT::ValueType PtrType = N0.getOperand(1).getValueType();
2378     // For big endian targets, we need to adjust the offset to the pointer to
2379     // load the correct bytes.
2380     if (!TLI.isLittleEndian())
2381       ShAmt = MVT::getSizeInBits(N0.getValueType()) - ShAmt - EVTBits;
2382     uint64_t PtrOff =  ShAmt / 8;
2383     SDOperand NewPtr = DAG.getNode(ISD::ADD, PtrType, LN0->getBasePtr(),
2384                                    DAG.getConstant(PtrOff, PtrType));
2385     AddToWorkList(NewPtr.Val);
2386     SDOperand Load = (ExtType == ISD::NON_EXTLOAD)
2387       ? DAG.getLoad(VT, LN0->getChain(), NewPtr,
2388                     LN0->getSrcValue(), LN0->getSrcValueOffset())
2389       : DAG.getExtLoad(ExtType, VT, LN0->getChain(), NewPtr,
2390                        LN0->getSrcValue(), LN0->getSrcValueOffset(), EVT);
2391     AddToWorkList(N);
2392     if (CombineSRL) {
2393       std::vector<SDNode*> NowDead;
2394       DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), Load.getValue(1), NowDead);
2395       CombineTo(N->getOperand(0).Val, Load);
2396     } else
2397       CombineTo(N0.Val, Load, Load.getValue(1));
2398     if (ShAmt) {
2399       if (Opc == ISD::SIGN_EXTEND_INREG)
2400         return DAG.getNode(Opc, VT, Load, N->getOperand(1));
2401       else
2402         return DAG.getNode(Opc, VT, Load);
2403     }
2404     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2405   }
2406
2407   return SDOperand();
2408 }
2409
2410
2411 SDOperand DAGCombiner::visitSIGN_EXTEND_INREG(SDNode *N) {
2412   SDOperand N0 = N->getOperand(0);
2413   SDOperand N1 = N->getOperand(1);
2414   MVT::ValueType VT = N->getValueType(0);
2415   MVT::ValueType EVT = cast<VTSDNode>(N1)->getVT();
2416   unsigned EVTBits = MVT::getSizeInBits(EVT);
2417
2418   // fold (sext_in_reg c1) -> c1
2419   if (isa<ConstantSDNode>(N0) || N0.getOpcode() == ISD::UNDEF)
2420     return DAG.getNode(ISD::SIGN_EXTEND_INREG, VT, N0, N1);
2421
2422   // If the input is already sign extended, just drop the extension.
2423   if (TLI.ComputeNumSignBits(N0) >= MVT::getSizeInBits(VT)-EVTBits+1)
2424     return N0;
2425
2426   // fold (sext_in_reg (sext_in_reg x, VT2), VT1) -> (sext_in_reg x, minVT) pt2
2427   if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
2428       EVT < cast<VTSDNode>(N0.getOperand(1))->getVT()) {
2429     return DAG.getNode(ISD::SIGN_EXTEND_INREG, VT, N0.getOperand(0), N1);
2430   }
2431
2432   // fold (sext_in_reg x) -> (zext_in_reg x) if the sign bit is zero
2433   if (TLI.MaskedValueIsZero(N0, 1ULL << (EVTBits-1)))
2434     return DAG.getZeroExtendInReg(N0, EVT);
2435
2436   // fold (sext_in_reg (load x)) -> (smaller sextload x)
2437   // fold (sext_in_reg (srl (load x), c)) -> (smaller sextload (x+c/evtbits))
2438   SDOperand NarrowLoad = ReduceLoadWidth(N);
2439   if (NarrowLoad.Val)
2440     return NarrowLoad;
2441
2442   // fold (sext_in_reg (srl X, 24), i8) -> sra X, 24
2443   // fold (sext_in_reg (srl X, 23), i8) -> sra X, 23 iff possible.
2444   // We already fold "(sext_in_reg (srl X, 25), i8) -> srl X, 25" above.
2445   if (N0.getOpcode() == ISD::SRL) {
2446     if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
2447       if (ShAmt->getValue()+EVTBits <= MVT::getSizeInBits(VT)) {
2448         // We can turn this into an SRA iff the input to the SRL is already sign
2449         // extended enough.
2450         unsigned InSignBits = TLI.ComputeNumSignBits(N0.getOperand(0));
2451         if (MVT::getSizeInBits(VT)-(ShAmt->getValue()+EVTBits) < InSignBits)
2452           return DAG.getNode(ISD::SRA, VT, N0.getOperand(0), N0.getOperand(1));
2453       }
2454   }
2455
2456   // fold (sext_inreg (extload x)) -> (sextload x)
2457   if (ISD::isEXTLoad(N0.Val) &&
2458       ISD::isUNINDEXEDLoad(N0.Val) &&
2459       EVT == cast<LoadSDNode>(N0)->getLoadedVT() &&
2460       (!AfterLegalize || TLI.isLoadXLegal(ISD::SEXTLOAD, EVT))) {
2461     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2462     SDOperand ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, VT, LN0->getChain(),
2463                                        LN0->getBasePtr(), LN0->getSrcValue(),
2464                                        LN0->getSrcValueOffset(), EVT);
2465     CombineTo(N, ExtLoad);
2466     CombineTo(N0.Val, ExtLoad, ExtLoad.getValue(1));
2467     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2468   }
2469   // fold (sext_inreg (zextload x)) -> (sextload x) iff load has one use
2470   if (ISD::isZEXTLoad(N0.Val) && ISD::isUNINDEXEDLoad(N0.Val) &&
2471       N0.hasOneUse() &&
2472       EVT == cast<LoadSDNode>(N0)->getLoadedVT() &&
2473       (!AfterLegalize || TLI.isLoadXLegal(ISD::SEXTLOAD, EVT))) {
2474     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2475     SDOperand ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, VT, LN0->getChain(),
2476                                        LN0->getBasePtr(), LN0->getSrcValue(),
2477                                        LN0->getSrcValueOffset(), EVT);
2478     CombineTo(N, ExtLoad);
2479     CombineTo(N0.Val, ExtLoad, ExtLoad.getValue(1));
2480     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2481   }
2482   return SDOperand();
2483 }
2484
2485 SDOperand DAGCombiner::visitTRUNCATE(SDNode *N) {
2486   SDOperand N0 = N->getOperand(0);
2487   MVT::ValueType VT = N->getValueType(0);
2488
2489   // noop truncate
2490   if (N0.getValueType() == N->getValueType(0))
2491     return N0;
2492   // fold (truncate c1) -> c1
2493   if (isa<ConstantSDNode>(N0))
2494     return DAG.getNode(ISD::TRUNCATE, VT, N0);
2495   // fold (truncate (truncate x)) -> (truncate x)
2496   if (N0.getOpcode() == ISD::TRUNCATE)
2497     return DAG.getNode(ISD::TRUNCATE, VT, N0.getOperand(0));
2498   // fold (truncate (ext x)) -> (ext x) or (truncate x) or x
2499   if (N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::SIGN_EXTEND||
2500       N0.getOpcode() == ISD::ANY_EXTEND) {
2501     if (N0.getOperand(0).getValueType() < VT)
2502       // if the source is smaller than the dest, we still need an extend
2503       return DAG.getNode(N0.getOpcode(), VT, N0.getOperand(0));
2504     else if (N0.getOperand(0).getValueType() > VT)
2505       // if the source is larger than the dest, than we just need the truncate
2506       return DAG.getNode(ISD::TRUNCATE, VT, N0.getOperand(0));
2507     else
2508       // if the source and dest are the same type, we can drop both the extend
2509       // and the truncate
2510       return N0.getOperand(0);
2511   }
2512
2513   // fold (truncate (load x)) -> (smaller load x)
2514   // fold (truncate (srl (load x), c)) -> (smaller load (x+c/evtbits))
2515   return ReduceLoadWidth(N);
2516 }
2517
2518 SDOperand DAGCombiner::visitBIT_CONVERT(SDNode *N) {
2519   SDOperand N0 = N->getOperand(0);
2520   MVT::ValueType VT = N->getValueType(0);
2521
2522   // If the input is a constant, let getNode() fold it.
2523   if (isa<ConstantSDNode>(N0) || isa<ConstantFPSDNode>(N0)) {
2524     SDOperand Res = DAG.getNode(ISD::BIT_CONVERT, VT, N0);
2525     if (Res.Val != N) return Res;
2526   }
2527
2528   if (N0.getOpcode() == ISD::BIT_CONVERT)  // conv(conv(x,t1),t2) -> conv(x,t2)
2529     return DAG.getNode(ISD::BIT_CONVERT, VT, N0.getOperand(0));
2530
2531   // fold (conv (load x)) -> (load (conv*)x)
2532   // FIXME: These xforms need to know that the resultant load doesn't need a
2533   // higher alignment than the original!
2534   if (0 && ISD::isNON_EXTLoad(N0.Val) && N0.hasOneUse()) {
2535     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2536     SDOperand Load = DAG.getLoad(VT, LN0->getChain(), LN0->getBasePtr(),
2537                                  LN0->getSrcValue(), LN0->getSrcValueOffset());
2538     AddToWorkList(N);
2539     CombineTo(N0.Val, DAG.getNode(ISD::BIT_CONVERT, N0.getValueType(), Load),
2540               Load.getValue(1));
2541     return Load;
2542   }
2543
2544   return SDOperand();
2545 }
2546
2547 SDOperand DAGCombiner::visitVBIT_CONVERT(SDNode *N) {
2548   SDOperand N0 = N->getOperand(0);
2549   MVT::ValueType VT = N->getValueType(0);
2550
2551   // If the input is a VBUILD_VECTOR with all constant elements, fold this now.
2552   // First check to see if this is all constant.
2553   if (N0.getOpcode() == ISD::VBUILD_VECTOR && N0.Val->hasOneUse() &&
2554       VT == MVT::Vector) {
2555     bool isSimple = true;
2556     for (unsigned i = 0, e = N0.getNumOperands()-2; i != e; ++i)
2557       if (N0.getOperand(i).getOpcode() != ISD::UNDEF &&
2558           N0.getOperand(i).getOpcode() != ISD::Constant &&
2559           N0.getOperand(i).getOpcode() != ISD::ConstantFP) {
2560         isSimple = false;
2561         break;
2562       }
2563
2564     MVT::ValueType DestEltVT = cast<VTSDNode>(N->getOperand(2))->getVT();
2565     if (isSimple && !MVT::isVector(DestEltVT)) {
2566       return ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(N0.Val, DestEltVT);
2567     }
2568   }
2569
2570   return SDOperand();
2571 }
2572
2573 /// ConstantFoldVBIT_CONVERTofVBUILD_VECTOR - We know that BV is a vbuild_vector
2574 /// node with Constant, ConstantFP or Undef operands.  DstEltVT indicates the
2575 /// destination element value type.
2576 SDOperand DAGCombiner::
2577 ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(SDNode *BV, MVT::ValueType DstEltVT) {
2578   MVT::ValueType SrcEltVT = BV->getOperand(0).getValueType();
2579
2580   // If this is already the right type, we're done.
2581   if (SrcEltVT == DstEltVT) return SDOperand(BV, 0);
2582
2583   unsigned SrcBitSize = MVT::getSizeInBits(SrcEltVT);
2584   unsigned DstBitSize = MVT::getSizeInBits(DstEltVT);
2585
2586   // If this is a conversion of N elements of one type to N elements of another
2587   // type, convert each element.  This handles FP<->INT cases.
2588   if (SrcBitSize == DstBitSize) {
2589     SmallVector<SDOperand, 8> Ops;
2590     for (unsigned i = 0, e = BV->getNumOperands()-2; i != e; ++i) {
2591       Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, DstEltVT, BV->getOperand(i)));
2592       AddToWorkList(Ops.back().Val);
2593     }
2594     Ops.push_back(*(BV->op_end()-2)); // Add num elements.
2595     Ops.push_back(DAG.getValueType(DstEltVT));
2596     return DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector, &Ops[0], Ops.size());
2597   }
2598
2599   // Otherwise, we're growing or shrinking the elements.  To avoid having to
2600   // handle annoying details of growing/shrinking FP values, we convert them to
2601   // int first.
2602   if (MVT::isFloatingPoint(SrcEltVT)) {
2603     // Convert the input float vector to a int vector where the elements are the
2604     // same sizes.
2605     assert((SrcEltVT == MVT::f32 || SrcEltVT == MVT::f64) && "Unknown FP VT!");
2606     MVT::ValueType IntVT = SrcEltVT == MVT::f32 ? MVT::i32 : MVT::i64;
2607     BV = ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(BV, IntVT).Val;
2608     SrcEltVT = IntVT;
2609   }
2610
2611   // Now we know the input is an integer vector.  If the output is a FP type,
2612   // convert to integer first, then to FP of the right size.
2613   if (MVT::isFloatingPoint(DstEltVT)) {
2614     assert((DstEltVT == MVT::f32 || DstEltVT == MVT::f64) && "Unknown FP VT!");
2615     MVT::ValueType TmpVT = DstEltVT == MVT::f32 ? MVT::i32 : MVT::i64;
2616     SDNode *Tmp = ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(BV, TmpVT).Val;
2617
2618     // Next, convert to FP elements of the same size.
2619     return ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(Tmp, DstEltVT);
2620   }
2621
2622   // Okay, we know the src/dst types are both integers of differing types.
2623   // Handling growing first.
2624   assert(MVT::isInteger(SrcEltVT) && MVT::isInteger(DstEltVT));
2625   if (SrcBitSize < DstBitSize) {
2626     unsigned NumInputsPerOutput = DstBitSize/SrcBitSize;
2627
2628     SmallVector<SDOperand, 8> Ops;
2629     for (unsigned i = 0, e = BV->getNumOperands()-2; i != e;
2630          i += NumInputsPerOutput) {
2631       bool isLE = TLI.isLittleEndian();
2632       uint64_t NewBits = 0;
2633       bool EltIsUndef = true;
2634       for (unsigned j = 0; j != NumInputsPerOutput; ++j) {
2635         // Shift the previously computed bits over.
2636         NewBits <<= SrcBitSize;
2637         SDOperand Op = BV->getOperand(i+ (isLE ? (NumInputsPerOutput-j-1) : j));
2638         if (Op.getOpcode() == ISD::UNDEF) continue;
2639         EltIsUndef = false;
2640
2641         NewBits |= cast<ConstantSDNode>(Op)->getValue();
2642       }
2643
2644       if (EltIsUndef)
2645         Ops.push_back(DAG.getNode(ISD::UNDEF, DstEltVT));
2646       else
2647         Ops.push_back(DAG.getConstant(NewBits, DstEltVT));
2648     }
2649
2650     Ops.push_back(DAG.getConstant(Ops.size(), MVT::i32)); // Add num elements.
2651     Ops.push_back(DAG.getValueType(DstEltVT));            // Add element size.
2652     return DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector, &Ops[0], Ops.size());
2653   }
2654
2655   // Finally, this must be the case where we are shrinking elements: each input
2656   // turns into multiple outputs.
2657   unsigned NumOutputsPerInput = SrcBitSize/DstBitSize;
2658   SmallVector<SDOperand, 8> Ops;
2659   for (unsigned i = 0, e = BV->getNumOperands()-2; i != e; ++i) {
2660     if (BV->getOperand(i).getOpcode() == ISD::UNDEF) {
2661       for (unsigned j = 0; j != NumOutputsPerInput; ++j)
2662         Ops.push_back(DAG.getNode(ISD::UNDEF, DstEltVT));
2663       continue;
2664     }
2665     uint64_t OpVal = cast<ConstantSDNode>(BV->getOperand(i))->getValue();
2666
2667     for (unsigned j = 0; j != NumOutputsPerInput; ++j) {
2668       unsigned ThisVal = OpVal & ((1ULL << DstBitSize)-1);
2669       OpVal >>= DstBitSize;
2670       Ops.push_back(DAG.getConstant(ThisVal, DstEltVT));
2671     }
2672
2673     // For big endian targets, swap the order of the pieces of each element.
2674     if (!TLI.isLittleEndian())
2675       std::reverse(Ops.end()-NumOutputsPerInput, Ops.end());
2676   }
2677   Ops.push_back(DAG.getConstant(Ops.size(), MVT::i32)); // Add num elements.
2678   Ops.push_back(DAG.getValueType(DstEltVT));            // Add element size.
2679   return DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector, &Ops[0], Ops.size());
2680 }
2681
2682
2683
2684 SDOperand DAGCombiner::visitFADD(SDNode *N) {
2685   SDOperand N0 = N->getOperand(0);
2686   SDOperand N1 = N->getOperand(1);
2687   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2688   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2689   MVT::ValueType VT = N->getValueType(0);
2690
2691   // fold (fadd c1, c2) -> c1+c2
2692   if (N0CFP && N1CFP)
2693     return DAG.getNode(ISD::FADD, VT, N0, N1);
2694   // canonicalize constant to RHS
2695   if (N0CFP && !N1CFP)
2696     return DAG.getNode(ISD::FADD, VT, N1, N0);
2697   // fold (A + (-B)) -> A-B
2698   if (N1.getOpcode() == ISD::FNEG)
2699     return DAG.getNode(ISD::FSUB, VT, N0, N1.getOperand(0));
2700   // fold ((-A) + B) -> B-A
2701   if (N0.getOpcode() == ISD::FNEG)
2702     return DAG.getNode(ISD::FSUB, VT, N1, N0.getOperand(0));
2703
2704   // If allowed, fold (fadd (fadd x, c1), c2) -> (fadd x, (fadd c1, c2))
2705   if (UnsafeFPMath && N1CFP && N0.getOpcode() == ISD::FADD &&
2706       N0.Val->hasOneUse() && isa<ConstantFPSDNode>(N0.getOperand(1)))
2707     return DAG.getNode(ISD::FADD, VT, N0.getOperand(0),
2708                        DAG.getNode(ISD::FADD, VT, N0.getOperand(1), N1));
2709
2710   return SDOperand();
2711 }
2712
2713 SDOperand DAGCombiner::visitFSUB(SDNode *N) {
2714   SDOperand N0 = N->getOperand(0);
2715   SDOperand N1 = N->getOperand(1);
2716   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2717   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2718   MVT::ValueType VT = N->getValueType(0);
2719
2720   // fold (fsub c1, c2) -> c1-c2
2721   if (N0CFP && N1CFP)
2722     return DAG.getNode(ISD::FSUB, VT, N0, N1);
2723   // fold (A-(-B)) -> A+B
2724   if (N1.getOpcode() == ISD::FNEG)
2725     return DAG.getNode(ISD::FADD, VT, N0, N1.getOperand(0));
2726   return SDOperand();
2727 }
2728
2729 SDOperand DAGCombiner::visitFMUL(SDNode *N) {
2730   SDOperand N0 = N->getOperand(0);
2731   SDOperand N1 = N->getOperand(1);
2732   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2733   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2734   MVT::ValueType VT = N->getValueType(0);
2735
2736   // fold (fmul c1, c2) -> c1*c2
2737   if (N0CFP && N1CFP)
2738     return DAG.getNode(ISD::FMUL, VT, N0, N1);
2739   // canonicalize constant to RHS
2740   if (N0CFP && !N1CFP)
2741     return DAG.getNode(ISD::FMUL, VT, N1, N0);
2742   // fold (fmul X, 2.0) -> (fadd X, X)
2743   if (N1CFP && N1CFP->isExactlyValue(+2.0))
2744     return DAG.getNode(ISD::FADD, VT, N0, N0);
2745
2746   // If allowed, fold (fmul (fmul x, c1), c2) -> (fmul x, (fmul c1, c2))
2747   if (UnsafeFPMath && N1CFP && N0.getOpcode() == ISD::FMUL &&
2748       N0.Val->hasOneUse() && isa<ConstantFPSDNode>(N0.getOperand(1)))
2749     return DAG.getNode(ISD::FMUL, VT, N0.getOperand(0),
2750                        DAG.getNode(ISD::FMUL, VT, N0.getOperand(1), N1));
2751
2752   return SDOperand();
2753 }
2754
2755 SDOperand DAGCombiner::visitFDIV(SDNode *N) {
2756   SDOperand N0 = N->getOperand(0);
2757   SDOperand N1 = N->getOperand(1);
2758   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2759   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2760   MVT::ValueType VT = N->getValueType(0);
2761
2762   // fold (fdiv c1, c2) -> c1/c2
2763   if (N0CFP && N1CFP)
2764     return DAG.getNode(ISD::FDIV, VT, N0, N1);
2765   return SDOperand();
2766 }
2767
2768 SDOperand DAGCombiner::visitFREM(SDNode *N) {
2769   SDOperand N0 = N->getOperand(0);
2770   SDOperand N1 = N->getOperand(1);
2771   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2772   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2773   MVT::ValueType VT = N->getValueType(0);
2774
2775   // fold (frem c1, c2) -> fmod(c1,c2)
2776   if (N0CFP && N1CFP)
2777     return DAG.getNode(ISD::FREM, VT, N0, N1);
2778   return SDOperand();
2779 }
2780
2781 SDOperand DAGCombiner::visitFCOPYSIGN(SDNode *N) {
2782   SDOperand N0 = N->getOperand(0);
2783   SDOperand N1 = N->getOperand(1);
2784   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2785   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2786   MVT::ValueType VT = N->getValueType(0);
2787
2788   if (N0CFP && N1CFP)  // Constant fold
2789     return DAG.getNode(ISD::FCOPYSIGN, VT, N0, N1);
2790
2791   if (N1CFP) {
2792     // copysign(x, c1) -> fabs(x)       iff ispos(c1)
2793     // copysign(x, c1) -> fneg(fabs(x)) iff isneg(c1)
2794     union {
2795       double d;
2796       int64_t i;
2797     } u;
2798     u.d = N1CFP->getValue();
2799     if (u.i >= 0)
2800       return DAG.getNode(ISD::FABS, VT, N0);
2801     else
2802       return DAG.getNode(ISD::FNEG, VT, DAG.getNode(ISD::FABS, VT, N0));
2803   }
2804
2805   // copysign(fabs(x), y) -> copysign(x, y)
2806   // copysign(fneg(x), y) -> copysign(x, y)
2807   // copysign(copysign(x,z), y) -> copysign(x, y)
2808   if (N0.getOpcode() == ISD::FABS || N0.getOpcode() == ISD::FNEG ||
2809       N0.getOpcode() == ISD::FCOPYSIGN)
2810     return DAG.getNode(ISD::FCOPYSIGN, VT, N0.getOperand(0), N1);
2811
2812   // copysign(x, abs(y)) -> abs(x)
2813   if (N1.getOpcode() == ISD::FABS)
2814     return DAG.getNode(ISD::FABS, VT, N0);
2815
2816   // copysign(x, copysign(y,z)) -> copysign(x, z)
2817   if (N1.getOpcode() == ISD::FCOPYSIGN)
2818     return DAG.getNode(ISD::FCOPYSIGN, VT, N0, N1.getOperand(1));
2819
2820   // copysign(x, fp_extend(y)) -> copysign(x, y)
2821   // copysign(x, fp_round(y)) -> copysign(x, y)
2822   if (N1.getOpcode() == ISD::FP_EXTEND || N1.getOpcode() == ISD::FP_ROUND)
2823     return DAG.getNode(ISD::FCOPYSIGN, VT, N0, N1.getOperand(0));
2824
2825   return SDOperand();
2826 }
2827
2828
2829
2830 SDOperand DAGCombiner::visitSINT_TO_FP(SDNode *N) {
2831   SDOperand N0 = N->getOperand(0);
2832   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2833   MVT::ValueType VT = N->getValueType(0);
2834
2835   // fold (sint_to_fp c1) -> c1fp
2836   if (N0C)
2837     return DAG.getNode(ISD::SINT_TO_FP, VT, N0);
2838   return SDOperand();
2839 }
2840
2841 SDOperand DAGCombiner::visitUINT_TO_FP(SDNode *N) {
2842   SDOperand N0 = N->getOperand(0);
2843   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2844   MVT::ValueType VT = N->getValueType(0);
2845
2846   // fold (uint_to_fp c1) -> c1fp
2847   if (N0C)
2848     return DAG.getNode(ISD::UINT_TO_FP, VT, N0);
2849   return SDOperand();
2850 }
2851
2852 SDOperand DAGCombiner::visitFP_TO_SINT(SDNode *N) {
2853   SDOperand N0 = N->getOperand(0);
2854   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2855   MVT::ValueType VT = N->getValueType(0);
2856
2857   // fold (fp_to_sint c1fp) -> c1
2858   if (N0CFP)
2859     return DAG.getNode(ISD::FP_TO_SINT, VT, N0);
2860   return SDOperand();
2861 }
2862
2863 SDOperand DAGCombiner::visitFP_TO_UINT(SDNode *N) {
2864   SDOperand N0 = N->getOperand(0);
2865   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2866   MVT::ValueType VT = N->getValueType(0);
2867
2868   // fold (fp_to_uint c1fp) -> c1
2869   if (N0CFP)
2870     return DAG.getNode(ISD::FP_TO_UINT, VT, N0);
2871   return SDOperand();
2872 }
2873
2874 SDOperand DAGCombiner::visitFP_ROUND(SDNode *N) {
2875   SDOperand N0 = N->getOperand(0);
2876   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2877   MVT::ValueType VT = N->getValueType(0);
2878
2879   // fold (fp_round c1fp) -> c1fp
2880   if (N0CFP)
2881     return DAG.getNode(ISD::FP_ROUND, VT, N0);
2882
2883   // fold (fp_round (fp_extend x)) -> x
2884   if (N0.getOpcode() == ISD::FP_EXTEND && VT == N0.getOperand(0).getValueType())
2885     return N0.getOperand(0);
2886
2887   // fold (fp_round (copysign X, Y)) -> (copysign (fp_round X), Y)
2888   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.Val->hasOneUse()) {
2889     SDOperand Tmp = DAG.getNode(ISD::FP_ROUND, VT, N0.getOperand(0));
2890     AddToWorkList(Tmp.Val);
2891     return DAG.getNode(ISD::FCOPYSIGN, VT, Tmp, N0.getOperand(1));
2892   }
2893
2894   return SDOperand();
2895 }
2896
2897 SDOperand DAGCombiner::visitFP_ROUND_INREG(SDNode *N) {
2898   SDOperand N0 = N->getOperand(0);
2899   MVT::ValueType VT = N->getValueType(0);
2900   MVT::ValueType EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
2901   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2902
2903   // fold (fp_round_inreg c1fp) -> c1fp
2904   if (N0CFP) {
2905     SDOperand Round = DAG.getConstantFP(N0CFP->getValue(), EVT);
2906     return DAG.getNode(ISD::FP_EXTEND, VT, Round);
2907   }
2908   return SDOperand();
2909 }
2910
2911 SDOperand DAGCombiner::visitFP_EXTEND(SDNode *N) {
2912   SDOperand N0 = N->getOperand(0);
2913   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2914   MVT::ValueType VT = N->getValueType(0);
2915
2916   // fold (fp_extend c1fp) -> c1fp
2917   if (N0CFP)
2918     return DAG.getNode(ISD::FP_EXTEND, VT, N0);
2919
2920   // fold (fpext (load x)) -> (fpext (fpround (extload x)))
2921   if (ISD::isNON_EXTLoad(N0.Val) && N0.hasOneUse() &&
2922       (!AfterLegalize||TLI.isLoadXLegal(ISD::EXTLOAD, N0.getValueType()))) {
2923     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2924     SDOperand ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, VT, LN0->getChain(),
2925                                        LN0->getBasePtr(), LN0->getSrcValue(),
2926                                        LN0->getSrcValueOffset(),
2927                                        N0.getValueType());
2928     CombineTo(N, ExtLoad);
2929     CombineTo(N0.Val, DAG.getNode(ISD::FP_ROUND, N0.getValueType(), ExtLoad),
2930               ExtLoad.getValue(1));
2931     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2932   }
2933
2934
2935   return SDOperand();
2936 }
2937
2938 SDOperand DAGCombiner::visitFNEG(SDNode *N) {
2939   SDOperand N0 = N->getOperand(0);
2940   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2941   MVT::ValueType VT = N->getValueType(0);
2942
2943   // fold (fneg c1) -> -c1
2944   if (N0CFP)
2945     return DAG.getNode(ISD::FNEG, VT, N0);
2946   // fold (fneg (sub x, y)) -> (sub y, x)
2947   if (N0.getOpcode() == ISD::SUB)
2948     return DAG.getNode(ISD::SUB, VT, N0.getOperand(1), N0.getOperand(0));
2949   // fold (fneg (fneg x)) -> x
2950   if (N0.getOpcode() == ISD::FNEG)
2951     return N0.getOperand(0);
2952   return SDOperand();
2953 }
2954
2955 SDOperand DAGCombiner::visitFABS(SDNode *N) {
2956   SDOperand N0 = N->getOperand(0);
2957   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2958   MVT::ValueType VT = N->getValueType(0);
2959
2960   // fold (fabs c1) -> fabs(c1)
2961   if (N0CFP)
2962     return DAG.getNode(ISD::FABS, VT, N0);
2963   // fold (fabs (fabs x)) -> (fabs x)
2964   if (N0.getOpcode() == ISD::FABS)
2965     return N->getOperand(0);
2966   // fold (fabs (fneg x)) -> (fabs x)
2967   // fold (fabs (fcopysign x, y)) -> (fabs x)
2968   if (N0.getOpcode() == ISD::FNEG || N0.getOpcode() == ISD::FCOPYSIGN)
2969     return DAG.getNode(ISD::FABS, VT, N0.getOperand(0));
2970
2971   return SDOperand();
2972 }
2973
2974 SDOperand DAGCombiner::visitBRCOND(SDNode *N) {
2975   SDOperand Chain = N->getOperand(0);
2976   SDOperand N1 = N->getOperand(1);
2977   SDOperand N2 = N->getOperand(2);
2978   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2979
2980   // never taken branch, fold to chain
2981   if (N1C && N1C->isNullValue())
2982     return Chain;
2983   // unconditional branch
2984   if (N1C && N1C->getValue() == 1)
2985     return DAG.getNode(ISD::BR, MVT::Other, Chain, N2);
2986   // fold a brcond with a setcc condition into a BR_CC node if BR_CC is legal
2987   // on the target.
2988   if (N1.getOpcode() == ISD::SETCC &&
2989       TLI.isOperationLegal(ISD::BR_CC, MVT::Other)) {
2990     return DAG.getNode(ISD::BR_CC, MVT::Other, Chain, N1.getOperand(2),
2991                        N1.getOperand(0), N1.getOperand(1), N2);
2992   }
2993   return SDOperand();
2994 }
2995
2996 // Operand List for BR_CC: Chain, CondCC, CondLHS, CondRHS, DestBB.
2997 //
2998 SDOperand DAGCombiner::visitBR_CC(SDNode *N) {
2999   CondCodeSDNode *CC = cast<CondCodeSDNode>(N->getOperand(1));
3000   SDOperand CondLHS = N->getOperand(2), CondRHS = N->getOperand(3);
3001
3002   // Use SimplifySetCC  to simplify SETCC's.
3003   SDOperand Simp = SimplifySetCC(MVT::i1, CondLHS, CondRHS, CC->get(), false);
3004   if (Simp.Val) AddToWorkList(Simp.Val);
3005
3006   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(Simp.Val);
3007
3008   // fold br_cc true, dest -> br dest (unconditional branch)
3009   if (SCCC && SCCC->getValue())
3010     return DAG.getNode(ISD::BR, MVT::Other, N->getOperand(0),
3011                        N->getOperand(4));
3012   // fold br_cc false, dest -> unconditional fall through
3013   if (SCCC && SCCC->isNullValue())
3014     return N->getOperand(0);
3015
3016   // fold to a simpler setcc
3017   if (Simp.Val && Simp.getOpcode() == ISD::SETCC)
3018     return DAG.getNode(ISD::BR_CC, MVT::Other, N->getOperand(0),
3019                        Simp.getOperand(2), Simp.getOperand(0),
3020                        Simp.getOperand(1), N->getOperand(4));
3021   return SDOperand();
3022 }
3023
3024
3025 /// CombineToPreIndexedLoadStore - Try turning a load / store and a
3026 /// pre-indexed load / store when the base pointer is a add or subtract
3027 /// and it has other uses besides the load / store. After the
3028 /// transformation, the new indexed load / store has effectively folded
3029 /// the add / subtract in and all of its other uses are redirected to the
3030 /// new load / store.
3031 bool DAGCombiner::CombineToPreIndexedLoadStore(SDNode *N) {
3032   if (!AfterLegalize)
3033     return false;
3034
3035   bool isLoad = true;
3036   SDOperand Ptr;
3037   MVT::ValueType VT;
3038   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
3039     if (LD->getAddressingMode() != ISD::UNINDEXED)
3040       return false;
3041     VT = LD->getLoadedVT();
3042     if (!TLI.isIndexedLoadLegal(ISD::PRE_INC, VT) &&
3043         !TLI.isIndexedLoadLegal(ISD::PRE_DEC, VT))
3044       return false;
3045     Ptr = LD->getBasePtr();
3046   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
3047     if (ST->getAddressingMode() != ISD::UNINDEXED)
3048       return false;
3049     VT = ST->getStoredVT();
3050     if (!TLI.isIndexedStoreLegal(ISD::PRE_INC, VT) &&
3051         !TLI.isIndexedStoreLegal(ISD::PRE_DEC, VT))
3052       return false;
3053     Ptr = ST->getBasePtr();
3054     isLoad = false;
3055   } else
3056     return false;
3057
3058   // If the pointer is not an add/sub, or if it doesn't have multiple uses, bail
3059   // out.  There is no reason to make this a preinc/predec.
3060   if ((Ptr.getOpcode() != ISD::ADD && Ptr.getOpcode() != ISD::SUB) ||
3061       Ptr.Val->hasOneUse())
3062     return false;
3063
3064   // Ask the target to do addressing mode selection.
3065   SDOperand BasePtr;
3066   SDOperand Offset;
3067   ISD::MemIndexedMode AM = ISD::UNINDEXED;
3068   if (!TLI.getPreIndexedAddressParts(N, BasePtr, Offset, AM, DAG))
3069     return false;
3070
3071   // Try turning it into a pre-indexed load / store except when:
3072   // 1) The base is a frame index.
3073   // 2) If N is a store and the ptr is either the same as or is a
3074   //    predecessor of the value being stored.
3075   // 3) Another use of base ptr is a predecessor of N. If ptr is folded
3076   //    that would create a cycle.
3077   // 4) All uses are load / store ops that use it as base ptr.
3078
3079   // Check #1.  Preinc'ing a frame index would require copying the stack pointer
3080   // (plus the implicit offset) to a register to preinc anyway.
3081   if (isa<FrameIndexSDNode>(BasePtr))
3082     return false;
3083
3084   // Check #2.
3085   if (!isLoad) {
3086     SDOperand Val = cast<StoreSDNode>(N)->getValue();
3087     if (Val == Ptr || Ptr.Val->isPredecessor(Val.Val))
3088       return false;
3089   }
3090
3091   // Now check for #2 and #3.
3092   bool RealUse = false;
3093   for (SDNode::use_iterator I = Ptr.Val->use_begin(),
3094          E = Ptr.Val->use_end(); I != E; ++I) {
3095     SDNode *Use = *I;
3096     if (Use == N)
3097       continue;
3098     if (Use->isPredecessor(N))
3099       return false;
3100
3101     if (!((Use->getOpcode() == ISD::LOAD &&
3102            cast<LoadSDNode>(Use)->getBasePtr() == Ptr) ||
3103           (Use->getOpcode() == ISD::STORE) &&
3104           cast<StoreSDNode>(Use)->getBasePtr() == Ptr))
3105       RealUse = true;
3106   }
3107   if (!RealUse)
3108     return false;
3109
3110   SDOperand Result;
3111   if (isLoad)
3112     Result = DAG.getIndexedLoad(SDOperand(N,0), BasePtr, Offset, AM);
3113   else
3114     Result = DAG.getIndexedStore(SDOperand(N,0), BasePtr, Offset, AM);
3115   ++PreIndexedNodes;
3116   ++NodesCombined;
3117   DOUT << "\nReplacing.4 "; DEBUG(N->dump());
3118   DOUT << "\nWith: "; DEBUG(Result.Val->dump(&DAG));
3119   DOUT << '\n';
3120   std::vector<SDNode*> NowDead;
3121   if (isLoad) {
3122     DAG.ReplaceAllUsesOfValueWith(SDOperand(N, 0), Result.getValue(0),
3123                                   NowDead);
3124     DAG.ReplaceAllUsesOfValueWith(SDOperand(N, 1), Result.getValue(2),
3125                                   NowDead);
3126   } else {
3127     DAG.ReplaceAllUsesOfValueWith(SDOperand(N, 0), Result.getValue(1),
3128                                   NowDead);
3129   }
3130
3131   // Nodes can end up on the worklist more than once.  Make sure we do
3132   // not process a node that has been replaced.
3133   for (unsigned i = 0, e = NowDead.size(); i != e; ++i)
3134     removeFromWorkList(NowDead[i]);
3135   // Finally, since the node is now dead, remove it from the graph.
3136   DAG.DeleteNode(N);
3137
3138   // Replace the uses of Ptr with uses of the updated base value.
3139   DAG.ReplaceAllUsesOfValueWith(Ptr, Result.getValue(isLoad ? 1 : 0),
3140                                 NowDead);
3141   removeFromWorkList(Ptr.Val);
3142   for (unsigned i = 0, e = NowDead.size(); i != e; ++i)
3143     removeFromWorkList(NowDead[i]);
3144   DAG.DeleteNode(Ptr.Val);
3145
3146   return true;
3147 }
3148
3149 /// CombineToPostIndexedLoadStore - Try combine a load / store with a
3150 /// add / sub of the base pointer node into a post-indexed load / store.
3151 /// The transformation folded the add / subtract into the new indexed
3152 /// load / store effectively and all of its uses are redirected to the
3153 /// new load / store.
3154 bool DAGCombiner::CombineToPostIndexedLoadStore(SDNode *N) {
3155   if (!AfterLegalize)
3156     return false;
3157
3158   bool isLoad = true;
3159   SDOperand Ptr;
3160   MVT::ValueType VT;
3161   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
3162     if (LD->getAddressingMode() != ISD::UNINDEXED)
3163       return false;
3164     VT = LD->getLoadedVT();
3165     if (!TLI.isIndexedLoadLegal(ISD::POST_INC, VT) &&
3166         !TLI.isIndexedLoadLegal(ISD::POST_DEC, VT))
3167       return false;
3168     Ptr = LD->getBasePtr();
3169   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
3170     if (ST->getAddressingMode() != ISD::UNINDEXED)
3171       return false;
3172     VT = ST->getStoredVT();
3173     if (!TLI.isIndexedStoreLegal(ISD::POST_INC, VT) &&
3174         !TLI.isIndexedStoreLegal(ISD::POST_DEC, VT))
3175       return false;
3176     Ptr = ST->getBasePtr();
3177     isLoad = false;
3178   } else
3179     return false;
3180
3181   if (Ptr.Val->hasOneUse())
3182     return false;
3183
3184   for (SDNode::use_iterator I = Ptr.Val->use_begin(),
3185          E = Ptr.Val->use_end(); I != E; ++I) {
3186     SDNode *Op = *I;
3187     if (Op == N ||
3188         (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB))
3189       continue;
3190
3191     SDOperand BasePtr;
3192     SDOperand Offset;
3193     ISD::MemIndexedMode AM = ISD::UNINDEXED;
3194     if (TLI.getPostIndexedAddressParts(N, Op, BasePtr, Offset, AM, DAG)) {
3195       if (Ptr == Offset)
3196         std::swap(BasePtr, Offset);
3197       if (Ptr != BasePtr)
3198         continue;
3199
3200       // Try turning it into a post-indexed load / store except when
3201       // 1) All uses are load / store ops that use it as base ptr.
3202       // 2) Op must be independent of N, i.e. Op is neither a predecessor
3203       //    nor a successor of N. Otherwise, if Op is folded that would
3204       //    create a cycle.
3205
3206       // Check for #1.
3207       bool TryNext = false;
3208       for (SDNode::use_iterator II = BasePtr.Val->use_begin(),
3209              EE = BasePtr.Val->use_end(); II != EE; ++II) {
3210         SDNode *Use = *II;
3211         if (Use == Ptr.Val)
3212           continue;
3213
3214         // If all the uses are load / store addresses, then don't do the
3215         // transformation.
3216         if (Use->getOpcode() == ISD::ADD || Use->getOpcode() == ISD::SUB){
3217           bool RealUse = false;
3218           for (SDNode::use_iterator III = Use->use_begin(),
3219                  EEE = Use->use_end(); III != EEE; ++III) {
3220             SDNode *UseUse = *III;
3221             if (!((UseUse->getOpcode() == ISD::LOAD &&
3222                    cast<LoadSDNode>(UseUse)->getBasePtr().Val == Use) ||
3223                   (UseUse->getOpcode() == ISD::STORE) &&
3224                   cast<StoreSDNode>(UseUse)->getBasePtr().Val == Use))
3225               RealUse = true;
3226           }
3227
3228           if (!RealUse) {
3229             TryNext = true;
3230             break;
3231           }
3232         }
3233       }
3234       if (TryNext)
3235         continue;
3236
3237       // Check for #2
3238       if (!Op->isPredecessor(N) && !N->isPredecessor(Op)) {
3239         SDOperand Result = isLoad
3240           ? DAG.getIndexedLoad(SDOperand(N,0), BasePtr, Offset, AM)
3241           : DAG.getIndexedStore(SDOperand(N,0), BasePtr, Offset, AM);
3242         ++PostIndexedNodes;
3243         ++NodesCombined;
3244         DOUT << "\nReplacing.5 "; DEBUG(N->dump());
3245         DOUT << "\nWith: "; DEBUG(Result.Val->dump(&DAG));
3246         DOUT << '\n';
3247         std::vector<SDNode*> NowDead;
3248         if (isLoad) {
3249           DAG.ReplaceAllUsesOfValueWith(SDOperand(N, 0), Result.getValue(0),
3250                                         NowDead);
3251           DAG.ReplaceAllUsesOfValueWith(SDOperand(N, 1), Result.getValue(2),
3252                                         NowDead);
3253         } else {
3254           DAG.ReplaceAllUsesOfValueWith(SDOperand(N, 0), Result.getValue(1),
3255                                         NowDead);
3256         }
3257
3258         // Nodes can end up on the worklist more than once.  Make sure we do
3259         // not process a node that has been replaced.
3260         for (unsigned i = 0, e = NowDead.size(); i != e; ++i)
3261           removeFromWorkList(NowDead[i]);
3262         // Finally, since the node is now dead, remove it from the graph.
3263         DAG.DeleteNode(N);
3264
3265         // Replace the uses of Use with uses of the updated base value.
3266         DAG.ReplaceAllUsesOfValueWith(SDOperand(Op, 0),
3267                                       Result.getValue(isLoad ? 1 : 0),
3268                                       NowDead);
3269         removeFromWorkList(Op);
3270         for (unsigned i = 0, e = NowDead.size(); i != e; ++i)
3271           removeFromWorkList(NowDead[i]);
3272         DAG.DeleteNode(Op);
3273
3274         return true;
3275       }
3276     }
3277   }
3278   return false;
3279 }
3280
3281
3282 SDOperand DAGCombiner::visitLOAD(SDNode *N) {
3283   LoadSDNode *LD  = cast<LoadSDNode>(N);
3284   SDOperand Chain = LD->getChain();
3285   SDOperand Ptr   = LD->getBasePtr();
3286
3287   // If there are no uses of the loaded value, change uses of the chain value
3288   // into uses of the chain input (i.e. delete the dead load).
3289   if (N->hasNUsesOfValue(0, 0))
3290     return CombineTo(N, DAG.getNode(ISD::UNDEF, N->getValueType(0)), Chain);
3291
3292   // If this load is directly stored, replace the load value with the stored
3293   // value.
3294   // TODO: Handle store large -> read small portion.
3295   // TODO: Handle TRUNCSTORE/LOADEXT
3296   if (LD->getExtensionType() == ISD::NON_EXTLOAD) {
3297     if (ISD::isNON_TRUNCStore(Chain.Val)) {
3298       StoreSDNode *PrevST = cast<StoreSDNode>(Chain);
3299       if (PrevST->getBasePtr() == Ptr &&
3300           PrevST->getValue().getValueType() == N->getValueType(0))
3301       return CombineTo(N, Chain.getOperand(1), Chain);
3302     }
3303   }
3304
3305   if (CombinerAA) {
3306     // Walk up chain skipping non-aliasing memory nodes.
3307     SDOperand BetterChain = FindBetterChain(N, Chain);
3308
3309     // If there is a better chain.
3310     if (Chain != BetterChain) {
3311       SDOperand ReplLoad;
3312
3313       // Replace the chain to void dependency.
3314       if (LD->getExtensionType() == ISD::NON_EXTLOAD) {
3315         ReplLoad = DAG.getLoad(N->getValueType(0), BetterChain, Ptr,
3316                               LD->getSrcValue(), LD->getSrcValueOffset());
3317       } else {
3318         ReplLoad = DAG.getExtLoad(LD->getExtensionType(),
3319                                   LD->getValueType(0),
3320                                   BetterChain, Ptr, LD->getSrcValue(),
3321                                   LD->getSrcValueOffset(),
3322                                   LD->getLoadedVT());
3323       }
3324
3325       // Create token factor to keep old chain connected.
3326       SDOperand Token = DAG.getNode(ISD::TokenFactor, MVT::Other,
3327                                     Chain, ReplLoad.getValue(1));
3328
3329       // Replace uses with load result and token factor. Don't add users
3330       // to work list.
3331       return CombineTo(N, ReplLoad.getValue(0), Token, false);
3332     }
3333   }
3334
3335   // Try transforming N to an indexed load.
3336   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
3337     return SDOperand(N, 0);
3338
3339   return SDOperand();
3340 }
3341
3342 SDOperand DAGCombiner::visitSTORE(SDNode *N) {
3343   StoreSDNode *ST  = cast<StoreSDNode>(N);
3344   SDOperand Chain = ST->getChain();
3345   SDOperand Value = ST->getValue();
3346   SDOperand Ptr   = ST->getBasePtr();
3347
3348   // If this is a store of a bit convert, store the input value.
3349   // FIXME: This needs to know that the resultant store does not need a
3350   // higher alignment than the original.
3351   if (0 && Value.getOpcode() == ISD::BIT_CONVERT) {
3352     return DAG.getStore(Chain, Value.getOperand(0), Ptr, ST->getSrcValue(),
3353                         ST->getSrcValueOffset());
3354   }
3355
3356   // Turn 'store float 1.0, Ptr' -> 'store int 0x12345678, Ptr'
3357   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Value)) {
3358     if (Value.getOpcode() != ISD::TargetConstantFP) {
3359       SDOperand Tmp;
3360       switch (CFP->getValueType(0)) {
3361       default: assert(0 && "Unknown FP type");
3362       case MVT::f32:
3363         if (!AfterLegalize || TLI.isTypeLegal(MVT::i32)) {
3364           Tmp = DAG.getConstant(FloatToBits(CFP->getValue()), MVT::i32);
3365           return DAG.getStore(Chain, Tmp, Ptr, ST->getSrcValue(),
3366                               ST->getSrcValueOffset());
3367         }
3368         break;
3369       case MVT::f64:
3370         if (!AfterLegalize || TLI.isTypeLegal(MVT::i64)) {
3371           Tmp = DAG.getConstant(DoubleToBits(CFP->getValue()), MVT::i64);
3372           return DAG.getStore(Chain, Tmp, Ptr, ST->getSrcValue(),
3373                               ST->getSrcValueOffset());
3374         } else if (TLI.isTypeLegal(MVT::i32)) {
3375           // Many FP stores are not make apparent until after legalize, e.g. for
3376           // argument passing.  Since this is so common, custom legalize the
3377           // 64-bit integer store into two 32-bit stores.
3378           uint64_t Val = DoubleToBits(CFP->getValue());
3379           SDOperand Lo = DAG.getConstant(Val & 0xFFFFFFFF, MVT::i32);
3380           SDOperand Hi = DAG.getConstant(Val >> 32, MVT::i32);
3381           if (!TLI.isLittleEndian()) std::swap(Lo, Hi);
3382
3383           SDOperand St0 = DAG.getStore(Chain, Lo, Ptr, ST->getSrcValue(),
3384                                        ST->getSrcValueOffset());
3385           Ptr = DAG.getNode(ISD::ADD, Ptr.getValueType(), Ptr,
3386                             DAG.getConstant(4, Ptr.getValueType()));
3387           SDOperand St1 = DAG.getStore(Chain, Hi, Ptr, ST->getSrcValue(),
3388                                        ST->getSrcValueOffset()+4);
3389           return DAG.getNode(ISD::TokenFactor, MVT::Other, St0, St1);
3390         }
3391         break;
3392       }
3393     }
3394   }
3395
3396   if (CombinerAA) {
3397     // Walk up chain skipping non-aliasing memory nodes.
3398     SDOperand BetterChain = FindBetterChain(N, Chain);
3399
3400     // If there is a better chain.
3401     if (Chain != BetterChain) {
3402       // Replace the chain to avoid dependency.
3403       SDOperand ReplStore;
3404       if (ST->isTruncatingStore()) {
3405         ReplStore = DAG.getTruncStore(BetterChain, Value, Ptr,
3406           ST->getSrcValue(),ST->getSrcValueOffset(), ST->getStoredVT());
3407       } else {
3408         ReplStore = DAG.getStore(BetterChain, Value, Ptr,
3409           ST->getSrcValue(), ST->getSrcValueOffset());
3410       }
3411
3412       // Create token to keep both nodes around.
3413       SDOperand Token =
3414         DAG.getNode(ISD::TokenFactor, MVT::Other, Chain, ReplStore);
3415
3416       // Don't add users to work list.
3417       return CombineTo(N, Token, false);
3418     }
3419   }
3420
3421   // Try transforming N to an indexed store.
3422   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
3423     return SDOperand(N, 0);
3424
3425   return SDOperand();
3426 }
3427
3428 SDOperand DAGCombiner::visitINSERT_VECTOR_ELT(SDNode *N) {
3429   SDOperand InVec = N->getOperand(0);
3430   SDOperand InVal = N->getOperand(1);
3431   SDOperand EltNo = N->getOperand(2);
3432
3433   // If the invec is a BUILD_VECTOR and if EltNo is a constant, build a new
3434   // vector with the inserted element.
3435   if (InVec.getOpcode() == ISD::BUILD_VECTOR && isa<ConstantSDNode>(EltNo)) {
3436     unsigned Elt = cast<ConstantSDNode>(EltNo)->getValue();
3437     SmallVector<SDOperand, 8> Ops(InVec.Val->op_begin(), InVec.Val->op_end());
3438     if (Elt < Ops.size())
3439       Ops[Elt] = InVal;
3440     return DAG.getNode(ISD::BUILD_VECTOR, InVec.getValueType(),
3441                        &Ops[0], Ops.size());
3442   }
3443
3444   return SDOperand();
3445 }
3446
3447 SDOperand DAGCombiner::visitVINSERT_VECTOR_ELT(SDNode *N) {
3448   SDOperand InVec = N->getOperand(0);
3449   SDOperand InVal = N->getOperand(1);
3450   SDOperand EltNo = N->getOperand(2);
3451   SDOperand NumElts = N->getOperand(3);
3452   SDOperand EltType = N->getOperand(4);
3453
3454   // If the invec is a VBUILD_VECTOR and if EltNo is a constant, build a new
3455   // vector with the inserted element.
3456   if (InVec.getOpcode() == ISD::VBUILD_VECTOR && isa<ConstantSDNode>(EltNo)) {
3457     unsigned Elt = cast<ConstantSDNode>(EltNo)->getValue();
3458     SmallVector<SDOperand, 8> Ops(InVec.Val->op_begin(), InVec.Val->op_end());
3459     if (Elt < Ops.size()-2)
3460       Ops[Elt] = InVal;
3461     return DAG.getNode(ISD::VBUILD_VECTOR, InVec.getValueType(),
3462                        &Ops[0], Ops.size());
3463   }
3464
3465   return SDOperand();
3466 }
3467
3468 SDOperand DAGCombiner::visitVBUILD_VECTOR(SDNode *N) {
3469   unsigned NumInScalars = N->getNumOperands()-2;
3470   SDOperand NumElts = N->getOperand(NumInScalars);
3471   SDOperand EltType = N->getOperand(NumInScalars+1);
3472
3473   // Check to see if this is a VBUILD_VECTOR of a bunch of VEXTRACT_VECTOR_ELT
3474   // operations.  If so, and if the EXTRACT_ELT vector inputs come from at most
3475   // two distinct vectors, turn this into a shuffle node.
3476   SDOperand VecIn1, VecIn2;
3477   for (unsigned i = 0; i != NumInScalars; ++i) {
3478     // Ignore undef inputs.
3479     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
3480
3481     // If this input is something other than a VEXTRACT_VECTOR_ELT with a
3482     // constant index, bail out.
3483     if (N->getOperand(i).getOpcode() != ISD::VEXTRACT_VECTOR_ELT ||
3484         !isa<ConstantSDNode>(N->getOperand(i).getOperand(1))) {
3485       VecIn1 = VecIn2 = SDOperand(0, 0);
3486       break;
3487     }
3488
3489     // If the input vector type disagrees with the result of the vbuild_vector,
3490     // we can't make a shuffle.
3491     SDOperand ExtractedFromVec = N->getOperand(i).getOperand(0);
3492     if (*(ExtractedFromVec.Val->op_end()-2) != NumElts ||
3493         *(ExtractedFromVec.Val->op_end()-1) != EltType) {
3494       VecIn1 = VecIn2 = SDOperand(0, 0);
3495       break;
3496     }
3497
3498     // Otherwise, remember this.  We allow up to two distinct input vectors.
3499     if (ExtractedFromVec == VecIn1 || ExtractedFromVec == VecIn2)
3500       continue;
3501
3502     if (VecIn1.Val == 0) {
3503       VecIn1 = ExtractedFromVec;
3504     } else if (VecIn2.Val == 0) {
3505       VecIn2 = ExtractedFromVec;
3506     } else {
3507       // Too many inputs.
3508       VecIn1 = VecIn2 = SDOperand(0, 0);
3509       break;
3510     }
3511   }
3512
3513   // If everything is good, we can make a shuffle operation.
3514   if (VecIn1.Val) {
3515     SmallVector<SDOperand, 8> BuildVecIndices;
3516     for (unsigned i = 0; i != NumInScalars; ++i) {
3517       if (N->getOperand(i).getOpcode() == ISD::UNDEF) {
3518         BuildVecIndices.push_back(DAG.getNode(ISD::UNDEF, TLI.getPointerTy()));
3519         continue;
3520       }
3521
3522       SDOperand Extract = N->getOperand(i);
3523
3524       // If extracting from the first vector, just use the index directly.
3525       if (Extract.getOperand(0) == VecIn1) {
3526         BuildVecIndices.push_back(Extract.getOperand(1));
3527         continue;
3528       }
3529
3530       // Otherwise, use InIdx + VecSize
3531       unsigned Idx = cast<ConstantSDNode>(Extract.getOperand(1))->getValue();
3532       BuildVecIndices.push_back(DAG.getConstant(Idx+NumInScalars,
3533                                                 TLI.getPointerTy()));
3534     }
3535
3536     // Add count and size info.
3537     BuildVecIndices.push_back(NumElts);
3538     BuildVecIndices.push_back(DAG.getValueType(TLI.getPointerTy()));
3539
3540     // Return the new VVECTOR_SHUFFLE node.
3541     SDOperand Ops[5];
3542     Ops[0] = VecIn1;
3543     if (VecIn2.Val) {
3544       Ops[1] = VecIn2;
3545     } else {
3546        // Use an undef vbuild_vector as input for the second operand.
3547       std::vector<SDOperand> UnOps(NumInScalars,
3548                                    DAG.getNode(ISD::UNDEF,
3549                                            cast<VTSDNode>(EltType)->getVT()));
3550       UnOps.push_back(NumElts);
3551       UnOps.push_back(EltType);
3552       Ops[1] = DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector,
3553                            &UnOps[0], UnOps.size());
3554       AddToWorkList(Ops[1].Val);
3555     }
3556     Ops[2] = DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector,
3557                          &BuildVecIndices[0], BuildVecIndices.size());
3558     Ops[3] = NumElts;
3559     Ops[4] = EltType;
3560     return DAG.getNode(ISD::VVECTOR_SHUFFLE, MVT::Vector, Ops, 5);
3561   }
3562
3563   return SDOperand();
3564 }
3565
3566 SDOperand DAGCombiner::visitVECTOR_SHUFFLE(SDNode *N) {
3567   SDOperand ShufMask = N->getOperand(2);
3568   unsigned NumElts = ShufMask.getNumOperands();
3569
3570   // If the shuffle mask is an identity operation on the LHS, return the LHS.
3571   bool isIdentity = true;
3572   for (unsigned i = 0; i != NumElts; ++i) {
3573     if (ShufMask.getOperand(i).getOpcode() != ISD::UNDEF &&
3574         cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() != i) {
3575       isIdentity = false;
3576       break;
3577     }
3578   }
3579   if (isIdentity) return N->getOperand(0);
3580
3581   // If the shuffle mask is an identity operation on the RHS, return the RHS.
3582   isIdentity = true;
3583   for (unsigned i = 0; i != NumElts; ++i) {
3584     if (ShufMask.getOperand(i).getOpcode() != ISD::UNDEF &&
3585         cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() != i+NumElts) {
3586       isIdentity = false;
3587       break;
3588     }
3589   }
3590   if (isIdentity) return N->getOperand(1);
3591
3592   // Check if the shuffle is a unary shuffle, i.e. one of the vectors is not
3593   // needed at all.
3594   bool isUnary = true;
3595   bool isSplat = true;
3596   int VecNum = -1;
3597   unsigned BaseIdx = 0;
3598   for (unsigned i = 0; i != NumElts; ++i)
3599     if (ShufMask.getOperand(i).getOpcode() != ISD::UNDEF) {
3600       unsigned Idx = cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue();
3601       int V = (Idx < NumElts) ? 0 : 1;
3602       if (VecNum == -1) {
3603         VecNum = V;
3604         BaseIdx = Idx;
3605       } else {
3606         if (BaseIdx != Idx)
3607           isSplat = false;
3608         if (VecNum != V) {
3609           isUnary = false;
3610           break;
3611         }
3612       }
3613     }
3614
3615   SDOperand N0 = N->getOperand(0);
3616   SDOperand N1 = N->getOperand(1);
3617   // Normalize unary shuffle so the RHS is undef.
3618   if (isUnary && VecNum == 1)
3619     std::swap(N0, N1);
3620
3621   // If it is a splat, check if the argument vector is a build_vector with
3622   // all scalar elements the same.
3623   if (isSplat) {
3624     SDNode *V = N0.Val;
3625     if (V->getOpcode() == ISD::BIT_CONVERT)
3626       V = V->getOperand(0).Val;
3627     if (V->getOpcode() == ISD::BUILD_VECTOR) {
3628       unsigned NumElems = V->getNumOperands()-2;
3629       if (NumElems > BaseIdx) {
3630         SDOperand Base;
3631         bool AllSame = true;
3632         for (unsigned i = 0; i != NumElems; ++i) {
3633           if (V->getOperand(i).getOpcode() != ISD::UNDEF) {
3634             Base = V->getOperand(i);
3635             break;
3636           }
3637         }
3638         // Splat of <u, u, u, u>, return <u, u, u, u>
3639         if (!Base.Val)
3640           return N0;
3641         for (unsigned i = 0; i != NumElems; ++i) {
3642           if (V->getOperand(i).getOpcode() != ISD::UNDEF &&
3643               V->getOperand(i) != Base) {
3644             AllSame = false;
3645             break;
3646           }
3647         }
3648         // Splat of <x, x, x, x>, return <x, x, x, x>
3649         if (AllSame)
3650           return N0;
3651       }
3652     }
3653   }
3654
3655   // If it is a unary or the LHS and the RHS are the same node, turn the RHS
3656   // into an undef.
3657   if (isUnary || N0 == N1) {
3658     if (N0.getOpcode() == ISD::UNDEF)
3659       return DAG.getNode(ISD::UNDEF, N->getValueType(0));
3660     // Check the SHUFFLE mask, mapping any inputs from the 2nd operand into the
3661     // first operand.
3662     SmallVector<SDOperand, 8> MappedOps;
3663     for (unsigned i = 0, e = ShufMask.getNumOperands(); i != e; ++i) {
3664       if (ShufMask.getOperand(i).getOpcode() == ISD::UNDEF ||
3665           cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() < NumElts) {
3666         MappedOps.push_back(ShufMask.getOperand(i));
3667       } else {
3668         unsigned NewIdx =
3669            cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() - NumElts;
3670         MappedOps.push_back(DAG.getConstant(NewIdx, MVT::i32));
3671       }
3672     }
3673     ShufMask = DAG.getNode(ISD::BUILD_VECTOR, ShufMask.getValueType(),
3674                            &MappedOps[0], MappedOps.size());
3675     AddToWorkList(ShufMask.Val);
3676     return DAG.getNode(ISD::VECTOR_SHUFFLE, N->getValueType(0),
3677                        N0,
3678                        DAG.getNode(ISD::UNDEF, N->getValueType(0)),
3679                        ShufMask);
3680   }
3681
3682   return SDOperand();
3683 }
3684
3685 SDOperand DAGCombiner::visitVVECTOR_SHUFFLE(SDNode *N) {
3686   SDOperand ShufMask = N->getOperand(2);
3687   unsigned NumElts = ShufMask.getNumOperands()-2;
3688
3689   // If the shuffle mask is an identity operation on the LHS, return the LHS.
3690   bool isIdentity = true;
3691   for (unsigned i = 0; i != NumElts; ++i) {
3692     if (ShufMask.getOperand(i).getOpcode() != ISD::UNDEF &&
3693         cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() != i) {
3694       isIdentity = false;
3695       break;
3696     }
3697   }
3698   if (isIdentity) return N->getOperand(0);
3699
3700   // If the shuffle mask is an identity operation on the RHS, return the RHS.
3701   isIdentity = true;
3702   for (unsigned i = 0; i != NumElts; ++i) {
3703     if (ShufMask.getOperand(i).getOpcode() != ISD::UNDEF &&
3704         cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() != i+NumElts) {
3705       isIdentity = false;
3706       break;
3707     }
3708   }
3709   if (isIdentity) return N->getOperand(1);
3710
3711   // Check if the shuffle is a unary shuffle, i.e. one of the vectors is not
3712   // needed at all.
3713   bool isUnary = true;
3714   bool isSplat = true;
3715   int VecNum = -1;
3716   unsigned BaseIdx = 0;
3717   for (unsigned i = 0; i != NumElts; ++i)
3718     if (ShufMask.getOperand(i).getOpcode() != ISD::UNDEF) {
3719       unsigned Idx = cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue();
3720       int V = (Idx < NumElts) ? 0 : 1;
3721       if (VecNum == -1) {
3722         VecNum = V;
3723         BaseIdx = Idx;
3724       } else {
3725         if (BaseIdx != Idx)
3726           isSplat = false;
3727         if (VecNum != V) {
3728           isUnary = false;
3729           break;
3730         }
3731       }
3732     }
3733
3734   SDOperand N0 = N->getOperand(0);
3735   SDOperand N1 = N->getOperand(1);
3736   // Normalize unary shuffle so the RHS is undef.
3737   if (isUnary && VecNum == 1)
3738     std::swap(N0, N1);
3739
3740   // If it is a splat, check if the argument vector is a build_vector with
3741   // all scalar elements the same.
3742   if (isSplat) {
3743     SDNode *V = N0.Val;
3744
3745     // If this is a vbit convert that changes the element type of the vector but
3746     // not the number of vector elements, look through it.  Be careful not to
3747     // look though conversions that change things like v4f32 to v2f64.
3748     if (V->getOpcode() == ISD::VBIT_CONVERT) {
3749       SDOperand ConvInput = V->getOperand(0);
3750       if (ConvInput.getValueType() == MVT::Vector &&
3751           NumElts ==
3752           ConvInput.getConstantOperandVal(ConvInput.getNumOperands()-2))
3753         V = ConvInput.Val;
3754     }
3755
3756     if (V->getOpcode() == ISD::VBUILD_VECTOR) {
3757       unsigned NumElems = V->getNumOperands()-2;
3758       if (NumElems > BaseIdx) {
3759         SDOperand Base;
3760         bool AllSame = true;
3761         for (unsigned i = 0; i != NumElems; ++i) {
3762           if (V->getOperand(i).getOpcode() != ISD::UNDEF) {
3763             Base = V->getOperand(i);
3764             break;
3765           }
3766         }
3767         // Splat of <u, u, u, u>, return <u, u, u, u>
3768         if (!Base.Val)
3769           return N0;
3770         for (unsigned i = 0; i != NumElems; ++i) {
3771           if (V->getOperand(i).getOpcode() != ISD::UNDEF &&
3772               V->getOperand(i) != Base) {
3773             AllSame = false;
3774             break;
3775           }
3776         }
3777         // Splat of <x, x, x, x>, return <x, x, x, x>
3778         if (AllSame)
3779           return N0;
3780       }
3781     }
3782   }
3783
3784   // If it is a unary or the LHS and the RHS are the same node, turn the RHS
3785   // into an undef.
3786   if (isUnary || N0 == N1) {
3787     // Check the SHUFFLE mask, mapping any inputs from the 2nd operand into the
3788     // first operand.
3789     SmallVector<SDOperand, 8> MappedOps;
3790     for (unsigned i = 0; i != NumElts; ++i) {
3791       if (ShufMask.getOperand(i).getOpcode() == ISD::UNDEF ||
3792           cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() < NumElts) {
3793         MappedOps.push_back(ShufMask.getOperand(i));
3794       } else {
3795         unsigned NewIdx =
3796           cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() - NumElts;
3797         MappedOps.push_back(DAG.getConstant(NewIdx, MVT::i32));
3798       }
3799     }
3800     // Add the type/#elts values.
3801     MappedOps.push_back(ShufMask.getOperand(NumElts));
3802     MappedOps.push_back(ShufMask.getOperand(NumElts+1));
3803
3804     ShufMask = DAG.getNode(ISD::VBUILD_VECTOR, ShufMask.getValueType(),
3805                            &MappedOps[0], MappedOps.size());
3806     AddToWorkList(ShufMask.Val);
3807
3808     // Build the undef vector.
3809     SDOperand UDVal = DAG.getNode(ISD::UNDEF, MappedOps[0].getValueType());
3810     for (unsigned i = 0; i != NumElts; ++i)
3811       MappedOps[i] = UDVal;
3812     MappedOps[NumElts  ] = *(N0.Val->op_end()-2);
3813     MappedOps[NumElts+1] = *(N0.Val->op_end()-1);
3814     UDVal = DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector,
3815                         &MappedOps[0], MappedOps.size());
3816
3817     return DAG.getNode(ISD::VVECTOR_SHUFFLE, MVT::Vector,
3818                        N0, UDVal, ShufMask,
3819                        MappedOps[NumElts], MappedOps[NumElts+1]);
3820   }
3821
3822   return SDOperand();
3823 }
3824
3825 /// XformToShuffleWithZero - Returns a vector_shuffle if it able to transform
3826 /// a VAND to a vector_shuffle with the destination vector and a zero vector.
3827 /// e.g. VAND V, <0xffffffff, 0, 0xffffffff, 0>. ==>
3828 ///      vector_shuffle V, Zero, <0, 4, 2, 4>
3829 SDOperand DAGCombiner::XformToShuffleWithZero(SDNode *N) {
3830   SDOperand LHS = N->getOperand(0);
3831   SDOperand RHS = N->getOperand(1);
3832   if (N->getOpcode() == ISD::VAND) {
3833     SDOperand DstVecSize = *(LHS.Val->op_end()-2);
3834     SDOperand DstVecEVT  = *(LHS.Val->op_end()-1);
3835     if (RHS.getOpcode() == ISD::VBIT_CONVERT)
3836       RHS = RHS.getOperand(0);
3837     if (RHS.getOpcode() == ISD::VBUILD_VECTOR) {
3838       std::vector<SDOperand> IdxOps;
3839       unsigned NumOps = RHS.getNumOperands();
3840       unsigned NumElts = NumOps-2;
3841       MVT::ValueType EVT = cast<VTSDNode>(RHS.getOperand(NumOps-1))->getVT();
3842       for (unsigned i = 0; i != NumElts; ++i) {
3843         SDOperand Elt = RHS.getOperand(i);
3844         if (!isa<ConstantSDNode>(Elt))
3845           return SDOperand();
3846         else if (cast<ConstantSDNode>(Elt)->isAllOnesValue())
3847           IdxOps.push_back(DAG.getConstant(i, EVT));
3848         else if (cast<ConstantSDNode>(Elt)->isNullValue())
3849           IdxOps.push_back(DAG.getConstant(NumElts, EVT));
3850         else
3851           return SDOperand();
3852       }
3853
3854       // Let's see if the target supports this vector_shuffle.
3855       if (!TLI.isVectorClearMaskLegal(IdxOps, EVT, DAG))
3856         return SDOperand();
3857
3858       // Return the new VVECTOR_SHUFFLE node.
3859       SDOperand NumEltsNode = DAG.getConstant(NumElts, MVT::i32);
3860       SDOperand EVTNode = DAG.getValueType(EVT);
3861       std::vector<SDOperand> Ops;
3862       LHS = DAG.getNode(ISD::VBIT_CONVERT, MVT::Vector, LHS, NumEltsNode,
3863                         EVTNode);
3864       Ops.push_back(LHS);
3865       AddToWorkList(LHS.Val);
3866       std::vector<SDOperand> ZeroOps(NumElts, DAG.getConstant(0, EVT));
3867       ZeroOps.push_back(NumEltsNode);
3868       ZeroOps.push_back(EVTNode);
3869       Ops.push_back(DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector,
3870                                 &ZeroOps[0], ZeroOps.size()));
3871       IdxOps.push_back(NumEltsNode);
3872       IdxOps.push_back(EVTNode);
3873       Ops.push_back(DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector,
3874                                 &IdxOps[0], IdxOps.size()));
3875       Ops.push_back(NumEltsNode);
3876       Ops.push_back(EVTNode);
3877       SDOperand Result = DAG.getNode(ISD::VVECTOR_SHUFFLE, MVT::Vector,
3878                                      &Ops[0], Ops.size());
3879       if (NumEltsNode != DstVecSize || EVTNode != DstVecEVT) {
3880         Result = DAG.getNode(ISD::VBIT_CONVERT, MVT::Vector, Result,
3881                              DstVecSize, DstVecEVT);
3882       }
3883       return Result;
3884     }
3885   }
3886   return SDOperand();
3887 }
3888
3889 /// visitVBinOp - Visit a binary vector operation, like VADD.  IntOp indicates
3890 /// the scalar operation of the vop if it is operating on an integer vector
3891 /// (e.g. ADD) and FPOp indicates the FP version (e.g. FADD).
3892 SDOperand DAGCombiner::visitVBinOp(SDNode *N, ISD::NodeType IntOp,
3893                                    ISD::NodeType FPOp) {
3894   MVT::ValueType EltType = cast<VTSDNode>(*(N->op_end()-1))->getVT();
3895   ISD::NodeType ScalarOp = MVT::isInteger(EltType) ? IntOp : FPOp;
3896   SDOperand LHS = N->getOperand(0);
3897   SDOperand RHS = N->getOperand(1);
3898   SDOperand Shuffle = XformToShuffleWithZero(N);
3899   if (Shuffle.Val) return Shuffle;
3900
3901   // If the LHS and RHS are VBUILD_VECTOR nodes, see if we can constant fold
3902   // this operation.
3903   if (LHS.getOpcode() == ISD::VBUILD_VECTOR &&
3904       RHS.getOpcode() == ISD::VBUILD_VECTOR) {
3905     SmallVector<SDOperand, 8> Ops;
3906     for (unsigned i = 0, e = LHS.getNumOperands()-2; i != e; ++i) {
3907       SDOperand LHSOp = LHS.getOperand(i);
3908       SDOperand RHSOp = RHS.getOperand(i);
3909       // If these two elements can't be folded, bail out.
3910       if ((LHSOp.getOpcode() != ISD::UNDEF &&
3911            LHSOp.getOpcode() != ISD::Constant &&
3912            LHSOp.getOpcode() != ISD::ConstantFP) ||
3913           (RHSOp.getOpcode() != ISD::UNDEF &&
3914            RHSOp.getOpcode() != ISD::Constant &&
3915            RHSOp.getOpcode() != ISD::ConstantFP))
3916         break;
3917       // Can't fold divide by zero.
3918       if (N->getOpcode() == ISD::VSDIV || N->getOpcode() == ISD::VUDIV) {
3919         if ((RHSOp.getOpcode() == ISD::Constant &&
3920              cast<ConstantSDNode>(RHSOp.Val)->isNullValue()) ||
3921             (RHSOp.getOpcode() == ISD::ConstantFP &&
3922              !cast<ConstantFPSDNode>(RHSOp.Val)->getValue()))
3923           break;
3924       }
3925       Ops.push_back(DAG.getNode(ScalarOp, EltType, LHSOp, RHSOp));
3926       AddToWorkList(Ops.back().Val);
3927       assert((Ops.back().getOpcode() == ISD::UNDEF ||
3928               Ops.back().getOpcode() == ISD::Constant ||
3929               Ops.back().getOpcode() == ISD::ConstantFP) &&
3930              "Scalar binop didn't fold!");
3931     }
3932
3933     if (Ops.size() == LHS.getNumOperands()-2) {
3934       Ops.push_back(*(LHS.Val->op_end()-2));
3935       Ops.push_back(*(LHS.Val->op_end()-1));
3936       return DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector, &Ops[0], Ops.size());
3937     }
3938   }
3939
3940   return SDOperand();
3941 }
3942
3943 SDOperand DAGCombiner::SimplifySelect(SDOperand N0, SDOperand N1, SDOperand N2){
3944   assert(N0.getOpcode() ==ISD::SETCC && "First argument must be a SetCC node!");
3945
3946   SDOperand SCC = SimplifySelectCC(N0.getOperand(0), N0.getOperand(1), N1, N2,
3947                                  cast<CondCodeSDNode>(N0.getOperand(2))->get());
3948   // If we got a simplified select_cc node back from SimplifySelectCC, then
3949   // break it down into a new SETCC node, and a new SELECT node, and then return
3950   // the SELECT node, since we were called with a SELECT node.
3951   if (SCC.Val) {
3952     // Check to see if we got a select_cc back (to turn into setcc/select).
3953     // Otherwise, just return whatever node we got back, like fabs.
3954     if (SCC.getOpcode() == ISD::SELECT_CC) {
3955       SDOperand SETCC = DAG.getNode(ISD::SETCC, N0.getValueType(),
3956                                     SCC.getOperand(0), SCC.getOperand(1),
3957                                     SCC.getOperand(4));
3958       AddToWorkList(SETCC.Val);
3959       return DAG.getNode(ISD::SELECT, SCC.getValueType(), SCC.getOperand(2),
3960                          SCC.getOperand(3), SETCC);
3961     }
3962     return SCC;
3963   }
3964   return SDOperand();
3965 }
3966
3967 /// SimplifySelectOps - Given a SELECT or a SELECT_CC node, where LHS and RHS
3968 /// are the two values being selected between, see if we can simplify the
3969 /// select.  Callers of this should assume that TheSelect is deleted if this
3970 /// returns true.  As such, they should return the appropriate thing (e.g. the
3971 /// node) back to the top-level of the DAG combiner loop to avoid it being
3972 /// looked at.
3973 ///
3974 bool DAGCombiner::SimplifySelectOps(SDNode *TheSelect, SDOperand LHS,
3975                                     SDOperand RHS) {
3976
3977   // If this is a select from two identical things, try to pull the operation
3978   // through the select.
3979   if (LHS.getOpcode() == RHS.getOpcode() && LHS.hasOneUse() && RHS.hasOneUse()){
3980     // If this is a load and the token chain is identical, replace the select
3981     // of two loads with a load through a select of the address to load from.
3982     // This triggers in things like "select bool X, 10.0, 123.0" after the FP
3983     // constants have been dropped into the constant pool.
3984     if (LHS.getOpcode() == ISD::LOAD &&
3985         // Token chains must be identical.
3986         LHS.getOperand(0) == RHS.getOperand(0)) {
3987       LoadSDNode *LLD = cast<LoadSDNode>(LHS);
3988       LoadSDNode *RLD = cast<LoadSDNode>(RHS);
3989
3990       // If this is an EXTLOAD, the VT's must match.
3991       if (LLD->getLoadedVT() == RLD->getLoadedVT()) {
3992         // FIXME: this conflates two src values, discarding one.  This is not
3993         // the right thing to do, but nothing uses srcvalues now.  When they do,
3994         // turn SrcValue into a list of locations.
3995         SDOperand Addr;
3996         if (TheSelect->getOpcode() == ISD::SELECT) {
3997           // Check that the condition doesn't reach either load.  If so, folding
3998           // this will induce a cycle into the DAG.
3999           if (!LLD->isPredecessor(TheSelect->getOperand(0).Val) &&
4000               !RLD->isPredecessor(TheSelect->getOperand(0).Val)) {
4001             Addr = DAG.getNode(ISD::SELECT, LLD->getBasePtr().getValueType(),
4002                                TheSelect->getOperand(0), LLD->getBasePtr(),
4003                                RLD->getBasePtr());
4004           }
4005         } else {
4006           // Check that the condition doesn't reach either load.  If so, folding
4007           // this will induce a cycle into the DAG.
4008           if (!LLD->isPredecessor(TheSelect->getOperand(0).Val) &&
4009               !RLD->isPredecessor(TheSelect->getOperand(0).Val) &&
4010               !LLD->isPredecessor(TheSelect->getOperand(1).Val) &&
4011               !RLD->isPredecessor(TheSelect->getOperand(1).Val)) {
4012             Addr = DAG.getNode(ISD::SELECT_CC, LLD->getBasePtr().getValueType(),
4013                              TheSelect->getOperand(0),
4014                              TheSelect->getOperand(1),
4015                              LLD->getBasePtr(), RLD->getBasePtr(),
4016                              TheSelect->getOperand(4));
4017           }
4018         }
4019
4020         if (Addr.Val) {
4021           SDOperand Load;
4022           if (LLD->getExtensionType() == ISD::NON_EXTLOAD)
4023             Load = DAG.getLoad(TheSelect->getValueType(0), LLD->getChain(),
4024                                Addr,LLD->getSrcValue(),
4025                                LLD->getSrcValueOffset());
4026           else {
4027             Load = DAG.getExtLoad(LLD->getExtensionType(),
4028                                   TheSelect->getValueType(0),
4029                                   LLD->getChain(), Addr, LLD->getSrcValue(),
4030                                   LLD->getSrcValueOffset(),
4031                                   LLD->getLoadedVT());
4032           }
4033           // Users of the select now use the result of the load.
4034           CombineTo(TheSelect, Load);
4035
4036           // Users of the old loads now use the new load's chain.  We know the
4037           // old-load value is dead now.
4038           CombineTo(LHS.Val, Load.getValue(0), Load.getValue(1));
4039           CombineTo(RHS.Val, Load.getValue(0), Load.getValue(1));
4040           return true;
4041         }
4042       }
4043     }
4044   }
4045
4046   return false;
4047 }
4048
4049 SDOperand DAGCombiner::SimplifySelectCC(SDOperand N0, SDOperand N1,
4050                                         SDOperand N2, SDOperand N3,
4051                                         ISD::CondCode CC, bool NotExtCompare) {
4052
4053   MVT::ValueType VT = N2.getValueType();
4054   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val);
4055   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2.Val);
4056   ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N3.Val);
4057
4058   // Determine if the condition we're dealing with is constant
4059   SDOperand SCC = SimplifySetCC(TLI.getSetCCResultTy(), N0, N1, CC, false);
4060   if (SCC.Val) AddToWorkList(SCC.Val);
4061   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.Val);
4062
4063   // fold select_cc true, x, y -> x
4064   if (SCCC && SCCC->getValue())
4065     return N2;
4066   // fold select_cc false, x, y -> y
4067   if (SCCC && SCCC->getValue() == 0)
4068     return N3;
4069
4070   // Check to see if we can simplify the select into an fabs node
4071   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1)) {
4072     // Allow either -0.0 or 0.0
4073     if (CFP->getValue() == 0.0) {
4074       // select (setg[te] X, +/-0.0), X, fneg(X) -> fabs
4075       if ((CC == ISD::SETGE || CC == ISD::SETGT) &&
4076           N0 == N2 && N3.getOpcode() == ISD::FNEG &&
4077           N2 == N3.getOperand(0))
4078         return DAG.getNode(ISD::FABS, VT, N0);
4079
4080       // select (setl[te] X, +/-0.0), fneg(X), X -> fabs
4081       if ((CC == ISD::SETLT || CC == ISD::SETLE) &&
4082           N0 == N3 && N2.getOpcode() == ISD::FNEG &&
4083           N2.getOperand(0) == N3)
4084         return DAG.getNode(ISD::FABS, VT, N3);
4085     }
4086   }
4087
4088   // Check to see if we can perform the "gzip trick", transforming
4089   // select_cc setlt X, 0, A, 0 -> and (sra X, size(X)-1), A
4090   if (N1C && N3C && N3C->isNullValue() && CC == ISD::SETLT &&
4091       MVT::isInteger(N0.getValueType()) &&
4092       MVT::isInteger(N2.getValueType()) &&
4093       (N1C->isNullValue() ||                    // (a < 0) ? b : 0
4094        (N1C->getValue() == 1 && N0 == N2))) {   // (a < 1) ? a : 0
4095     MVT::ValueType XType = N0.getValueType();
4096     MVT::ValueType AType = N2.getValueType();
4097     if (XType >= AType) {
4098       // and (sra X, size(X)-1, A) -> "and (srl X, C2), A" iff A is a
4099       // single-bit constant.
4100       if (N2C && ((N2C->getValue() & (N2C->getValue()-1)) == 0)) {
4101         unsigned ShCtV = Log2_64(N2C->getValue());
4102         ShCtV = MVT::getSizeInBits(XType)-ShCtV-1;
4103         SDOperand ShCt = DAG.getConstant(ShCtV, TLI.getShiftAmountTy());
4104         SDOperand Shift = DAG.getNode(ISD::SRL, XType, N0, ShCt);
4105         AddToWorkList(Shift.Val);
4106         if (XType > AType) {
4107           Shift = DAG.getNode(ISD::TRUNCATE, AType, Shift);
4108           AddToWorkList(Shift.Val);
4109         }
4110         return DAG.getNode(ISD::AND, AType, Shift, N2);
4111       }
4112       SDOperand Shift = DAG.getNode(ISD::SRA, XType, N0,
4113                                     DAG.getConstant(MVT::getSizeInBits(XType)-1,
4114                                                     TLI.getShiftAmountTy()));
4115       AddToWorkList(Shift.Val);
4116       if (XType > AType) {
4117         Shift = DAG.getNode(ISD::TRUNCATE, AType, Shift);
4118         AddToWorkList(Shift.Val);
4119       }
4120       return DAG.getNode(ISD::AND, AType, Shift, N2);
4121     }
4122   }
4123
4124   // fold select C, 16, 0 -> shl C, 4
4125   if (N2C && N3C && N3C->isNullValue() && isPowerOf2_64(N2C->getValue()) &&
4126       TLI.getSetCCResultContents() == TargetLowering::ZeroOrOneSetCCResult) {
4127
4128     // If the caller doesn't want us to simplify this into a zext of a compare,
4129     // don't do it.
4130     if (NotExtCompare && N2C->getValue() == 1)
4131       return SDOperand();
4132
4133     // Get a SetCC of the condition
4134     // FIXME: Should probably make sure that setcc is legal if we ever have a
4135     // target where it isn't.
4136     SDOperand Temp, SCC;
4137     // cast from setcc result type to select result type
4138     if (AfterLegalize) {
4139       SCC  = DAG.getSetCC(TLI.getSetCCResultTy(), N0, N1, CC);
4140       if (N2.getValueType() < SCC.getValueType())
4141         Temp = DAG.getZeroExtendInReg(SCC, N2.getValueType());
4142       else
4143         Temp = DAG.getNode(ISD::ZERO_EXTEND, N2.getValueType(), SCC);
4144     } else {
4145       SCC  = DAG.getSetCC(MVT::i1, N0, N1, CC);
4146       Temp = DAG.getNode(ISD::ZERO_EXTEND, N2.getValueType(), SCC);
4147     }
4148     AddToWorkList(SCC.Val);
4149     AddToWorkList(Temp.Val);
4150
4151     if (N2C->getValue() == 1)
4152       return Temp;
4153     // shl setcc result by log2 n2c
4154     return DAG.getNode(ISD::SHL, N2.getValueType(), Temp,
4155                        DAG.getConstant(Log2_64(N2C->getValue()),
4156                                        TLI.getShiftAmountTy()));
4157   }
4158
4159   // Check to see if this is the equivalent of setcc
4160   // FIXME: Turn all of these into setcc if setcc if setcc is legal
4161   // otherwise, go ahead with the folds.
4162   if (0 && N3C && N3C->isNullValue() && N2C && (N2C->getValue() == 1ULL)) {
4163     MVT::ValueType XType = N0.getValueType();
4164     if (TLI.isOperationLegal(ISD::SETCC, TLI.getSetCCResultTy())) {
4165       SDOperand Res = DAG.getSetCC(TLI.getSetCCResultTy(), N0, N1, CC);
4166       if (Res.getValueType() != VT)
4167         Res = DAG.getNode(ISD::ZERO_EXTEND, VT, Res);
4168       return Res;
4169     }
4170
4171     // seteq X, 0 -> srl (ctlz X, log2(size(X)))
4172     if (N1C && N1C->isNullValue() && CC == ISD::SETEQ &&
4173         TLI.isOperationLegal(ISD::CTLZ, XType)) {
4174       SDOperand Ctlz = DAG.getNode(ISD::CTLZ, XType, N0);
4175       return DAG.getNode(ISD::SRL, XType, Ctlz,
4176                          DAG.getConstant(Log2_32(MVT::getSizeInBits(XType)),
4177                                          TLI.getShiftAmountTy()));
4178     }
4179     // setgt X, 0 -> srl (and (-X, ~X), size(X)-1)
4180     if (N1C && N1C->isNullValue() && CC == ISD::SETGT) {
4181       SDOperand NegN0 = DAG.getNode(ISD::SUB, XType, DAG.getConstant(0, XType),
4182                                     N0);
4183       SDOperand NotN0 = DAG.getNode(ISD::XOR, XType, N0,
4184                                     DAG.getConstant(~0ULL, XType));
4185       return DAG.getNode(ISD::SRL, XType,
4186                          DAG.getNode(ISD::AND, XType, NegN0, NotN0),
4187                          DAG.getConstant(MVT::getSizeInBits(XType)-1,
4188                                          TLI.getShiftAmountTy()));
4189     }
4190     // setgt X, -1 -> xor (srl (X, size(X)-1), 1)
4191     if (N1C && N1C->isAllOnesValue() && CC == ISD::SETGT) {
4192       SDOperand Sign = DAG.getNode(ISD::SRL, XType, N0,
4193                                    DAG.getConstant(MVT::getSizeInBits(XType)-1,
4194                                                    TLI.getShiftAmountTy()));
4195       return DAG.getNode(ISD::XOR, XType, Sign, DAG.getConstant(1, XType));
4196     }
4197   }
4198
4199   // Check to see if this is an integer abs. select_cc setl[te] X, 0, -X, X ->
4200   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
4201   if (N1C && N1C->isNullValue() && (CC == ISD::SETLT || CC == ISD::SETLE) &&
4202       N0 == N3 && N2.getOpcode() == ISD::SUB && N0 == N2.getOperand(1) &&
4203       N2.getOperand(0) == N1 && MVT::isInteger(N0.getValueType())) {
4204     MVT::ValueType XType = N0.getValueType();
4205     SDOperand Shift = DAG.getNode(ISD::SRA, XType, N0,
4206                                   DAG.getConstant(MVT::getSizeInBits(XType)-1,
4207                                                   TLI.getShiftAmountTy()));
4208     SDOperand Add = DAG.getNode(ISD::ADD, XType, N0, Shift);
4209     AddToWorkList(Shift.Val);
4210     AddToWorkList(Add.Val);
4211     return DAG.getNode(ISD::XOR, XType, Add, Shift);
4212   }
4213   // Check to see if this is an integer abs. select_cc setgt X, -1, X, -X ->
4214   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
4215   if (N1C && N1C->isAllOnesValue() && CC == ISD::SETGT &&
4216       N0 == N2 && N3.getOpcode() == ISD::SUB && N0 == N3.getOperand(1)) {
4217     if (ConstantSDNode *SubC = dyn_cast<ConstantSDNode>(N3.getOperand(0))) {
4218       MVT::ValueType XType = N0.getValueType();
4219       if (SubC->isNullValue() && MVT::isInteger(XType)) {
4220         SDOperand Shift = DAG.getNode(ISD::SRA, XType, N0,
4221                                     DAG.getConstant(MVT::getSizeInBits(XType)-1,
4222                                                       TLI.getShiftAmountTy()));
4223         SDOperand Add = DAG.getNode(ISD::ADD, XType, N0, Shift);
4224         AddToWorkList(Shift.Val);
4225         AddToWorkList(Add.Val);
4226         return DAG.getNode(ISD::XOR, XType, Add, Shift);
4227       }
4228     }
4229   }
4230
4231   return SDOperand();
4232 }
4233
4234 /// SimplifySetCC - This is a stub for TargetLowering::SimplifySetCC.
4235 SDOperand DAGCombiner::SimplifySetCC(MVT::ValueType VT, SDOperand N0,
4236                                      SDOperand N1, ISD::CondCode Cond,
4237                                      bool foldBooleans) {
4238   TargetLowering::DAGCombinerInfo
4239     DagCombineInfo(DAG, !AfterLegalize, false, this);
4240   return TLI.SimplifySetCC(VT, N0, N1, Cond, foldBooleans, DagCombineInfo);
4241 }
4242
4243 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
4244 /// return a DAG expression to select that will generate the same value by
4245 /// multiplying by a magic number.  See:
4246 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
4247 SDOperand DAGCombiner::BuildSDIV(SDNode *N) {
4248   std::vector<SDNode*> Built;
4249   SDOperand S = TLI.BuildSDIV(N, DAG, &Built);
4250
4251   for (std::vector<SDNode*>::iterator ii = Built.begin(), ee = Built.end();
4252        ii != ee; ++ii)
4253     AddToWorkList(*ii);
4254   return S;
4255 }
4256
4257 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
4258 /// return a DAG expression to select that will generate the same value by
4259 /// multiplying by a magic number.  See:
4260 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
4261 SDOperand DAGCombiner::BuildUDIV(SDNode *N) {
4262   std::vector<SDNode*> Built;
4263   SDOperand S = TLI.BuildUDIV(N, DAG, &Built);
4264
4265   for (std::vector<SDNode*>::iterator ii = Built.begin(), ee = Built.end();
4266        ii != ee; ++ii)
4267     AddToWorkList(*ii);
4268   return S;
4269 }
4270
4271 /// FindBaseOffset - Return true if base is known not to alias with anything
4272 /// but itself.  Provides base object and offset as results.
4273 static bool FindBaseOffset(SDOperand Ptr, SDOperand &Base, int64_t &Offset) {
4274   // Assume it is a primitive operation.
4275   Base = Ptr; Offset = 0;
4276
4277   // If it's an adding a simple constant then integrate the offset.
4278   if (Base.getOpcode() == ISD::ADD) {
4279     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Base.getOperand(1))) {
4280       Base = Base.getOperand(0);
4281       Offset += C->getValue();
4282     }
4283   }
4284
4285   // If it's any of the following then it can't alias with anything but itself.
4286   return isa<FrameIndexSDNode>(Base) ||
4287          isa<ConstantPoolSDNode>(Base) ||
4288          isa<GlobalAddressSDNode>(Base);
4289 }
4290
4291 /// isAlias - Return true if there is any possibility that the two addresses
4292 /// overlap.
4293 bool DAGCombiner::isAlias(SDOperand Ptr1, int64_t Size1,
4294                           const Value *SrcValue1, int SrcValueOffset1,
4295                           SDOperand Ptr2, int64_t Size2,
4296                           const Value *SrcValue2, int SrcValueOffset2)
4297 {
4298   // If they are the same then they must be aliases.
4299   if (Ptr1 == Ptr2) return true;
4300
4301   // Gather base node and offset information.
4302   SDOperand Base1, Base2;
4303   int64_t Offset1, Offset2;
4304   bool KnownBase1 = FindBaseOffset(Ptr1, Base1, Offset1);
4305   bool KnownBase2 = FindBaseOffset(Ptr2, Base2, Offset2);
4306
4307   // If they have a same base address then...
4308   if (Base1 == Base2) {
4309     // Check to see if the addresses overlap.
4310     return!((Offset1 + Size1) <= Offset2 || (Offset2 + Size2) <= Offset1);
4311   }
4312
4313   // If we know both bases then they can't alias.
4314   if (KnownBase1 && KnownBase2) return false;
4315
4316   if (CombinerGlobalAA) {
4317     // Use alias analysis information.
4318     int Overlap1 = Size1 + SrcValueOffset1 + Offset1;
4319     int Overlap2 = Size2 + SrcValueOffset2 + Offset2;
4320     AliasAnalysis::AliasResult AAResult =
4321                              AA.alias(SrcValue1, Overlap1, SrcValue2, Overlap2);
4322     if (AAResult == AliasAnalysis::NoAlias)
4323       return false;
4324   }
4325
4326   // Otherwise we have to assume they alias.
4327   return true;
4328 }
4329
4330 /// FindAliasInfo - Extracts the relevant alias information from the memory
4331 /// node.  Returns true if the operand was a load.
4332 bool DAGCombiner::FindAliasInfo(SDNode *N,
4333                         SDOperand &Ptr, int64_t &Size,
4334                         const Value *&SrcValue, int &SrcValueOffset) {
4335   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
4336     Ptr = LD->getBasePtr();
4337     Size = MVT::getSizeInBits(LD->getLoadedVT()) >> 3;
4338     SrcValue = LD->getSrcValue();
4339     SrcValueOffset = LD->getSrcValueOffset();
4340     return true;
4341   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
4342     Ptr = ST->getBasePtr();
4343     Size = MVT::getSizeInBits(ST->getStoredVT()) >> 3;
4344     SrcValue = ST->getSrcValue();
4345     SrcValueOffset = ST->getSrcValueOffset();
4346   } else {
4347     assert(0 && "FindAliasInfo expected a memory operand");
4348   }
4349
4350   return false;
4351 }
4352
4353 /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
4354 /// looking for aliasing nodes and adding them to the Aliases vector.
4355 void DAGCombiner::GatherAllAliases(SDNode *N, SDOperand OriginalChain,
4356                                    SmallVector<SDOperand, 8> &Aliases) {
4357   SmallVector<SDOperand, 8> Chains;     // List of chains to visit.
4358   std::set<SDNode *> Visited;           // Visited node set.
4359
4360   // Get alias information for node.
4361   SDOperand Ptr;
4362   int64_t Size;
4363   const Value *SrcValue;
4364   int SrcValueOffset;
4365   bool IsLoad = FindAliasInfo(N, Ptr, Size, SrcValue, SrcValueOffset);
4366
4367   // Starting off.
4368   Chains.push_back(OriginalChain);
4369
4370   // Look at each chain and determine if it is an alias.  If so, add it to the
4371   // aliases list.  If not, then continue up the chain looking for the next
4372   // candidate.
4373   while (!Chains.empty()) {
4374     SDOperand Chain = Chains.back();
4375     Chains.pop_back();
4376
4377      // Don't bother if we've been before.
4378     if (Visited.find(Chain.Val) != Visited.end()) continue;
4379     Visited.insert(Chain.Val);
4380
4381     switch (Chain.getOpcode()) {
4382     case ISD::EntryToken:
4383       // Entry token is ideal chain operand, but handled in FindBetterChain.
4384       break;
4385
4386     case ISD::LOAD:
4387     case ISD::STORE: {
4388       // Get alias information for Chain.
4389       SDOperand OpPtr;
4390       int64_t OpSize;
4391       const Value *OpSrcValue;
4392       int OpSrcValueOffset;
4393       bool IsOpLoad = FindAliasInfo(Chain.Val, OpPtr, OpSize,
4394                                     OpSrcValue, OpSrcValueOffset);
4395
4396       // If chain is alias then stop here.
4397       if (!(IsLoad && IsOpLoad) &&
4398           isAlias(Ptr, Size, SrcValue, SrcValueOffset,
4399                   OpPtr, OpSize, OpSrcValue, OpSrcValueOffset)) {
4400         Aliases.push_back(Chain);
4401       } else {
4402         // Look further up the chain.
4403         Chains.push_back(Chain.getOperand(0));
4404         // Clean up old chain.
4405         AddToWorkList(Chain.Val);
4406       }
4407       break;
4408     }
4409
4410     case ISD::TokenFactor:
4411       // We have to check each of the operands of the token factor, so we queue
4412       // then up.  Adding the  operands to the queue (stack) in reverse order
4413       // maintains the original order and increases the likelihood that getNode
4414       // will find a matching token factor (CSE.)
4415       for (unsigned n = Chain.getNumOperands(); n;)
4416         Chains.push_back(Chain.getOperand(--n));
4417       // Eliminate the token factor if we can.
4418       AddToWorkList(Chain.Val);
4419       break;
4420
4421     default:
4422       // For all other instructions we will just have to take what we can get.
4423       Aliases.push_back(Chain);
4424       break;
4425     }
4426   }
4427 }
4428
4429 /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes, looking
4430 /// for a better chain (aliasing node.)
4431 SDOperand DAGCombiner::FindBetterChain(SDNode *N, SDOperand OldChain) {
4432   SmallVector<SDOperand, 8> Aliases;  // Ops for replacing token factor.
4433
4434   // Accumulate all the aliases to this node.
4435   GatherAllAliases(N, OldChain, Aliases);
4436
4437   if (Aliases.size() == 0) {
4438     // If no operands then chain to entry token.
4439     return DAG.getEntryNode();
4440   } else if (Aliases.size() == 1) {
4441     // If a single operand then chain to it.  We don't need to revisit it.
4442     return Aliases[0];
4443   }
4444
4445   // Construct a custom tailored token factor.
4446   SDOperand NewChain = DAG.getNode(ISD::TokenFactor, MVT::Other,
4447                                    &Aliases[0], Aliases.size());
4448
4449   // Make sure the old chain gets cleaned up.
4450   if (NewChain != OldChain) AddToWorkList(OldChain.Val);
4451
4452   return NewChain;
4453 }
4454
4455 // SelectionDAG::Combine - This is the entry point for the file.
4456 //
4457 void SelectionDAG::Combine(bool RunningAfterLegalize, AliasAnalysis &AA) {
4458   if (!RunningAfterLegalize && ViewDAGCombine1)
4459     viewGraph();
4460   if (RunningAfterLegalize && ViewDAGCombine2)
4461     viewGraph();
4462   /// run - This is the main entry point to this class.
4463   ///
4464   DAGCombiner(*this, AA).Run(RunningAfterLegalize);
4465 }