lib/CodeGen/SelectionDAG/DAGCombiner.cpp

   1 //===-- DAGCombiner.cpp - Implement a DAG node combiner -------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Nate Begeman and is distributed under the
   6 // University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This pass combines dag nodes to form fewer, simpler DAG nodes.  It can be run
  11 // both before and after the DAG is legalized.
  12 //
  13 // FIXME: Missing folds
  14 // sdiv, udiv, srem, urem (X, const) where X is an integer can be expanded into
  15 //  a sequence of multiplies, shifts, and adds.  This should be controlled by
  16 //  some kind of hint from the target that int div is expensive.
  17 // various folds of mulh[s,u] by constants such as -1, powers of 2, etc.
  18 //
  19 // FIXME: select C, pow2, pow2 -> something smart
  20 // FIXME: trunc(select X, Y, Z) -> select X, trunc(Y), trunc(Z)
  21 // FIXME: Dead stores -> nuke
  22 // FIXME: shr X, (and Y,31) -> shr X, Y   (TRICKY!)
  23 // FIXME: mul (x, const) -> shifts + adds
  24 // FIXME: undef values
  25 // FIXME: divide by zero is currently left unfolded.  do we want to turn this
  26 //        into an undef?
  27 // FIXME: select ne (select cc, 1, 0), 0, true, false -> select cc, true, false
  28 //
  29 //===----------------------------------------------------------------------===//
  30
  31 #define DEBUG_TYPE "dagcombine"
  32 #include "llvm/ADT/Statistic.h"
  33 #include "llvm/Analysis/AliasAnalysis.h"
  34 #include "llvm/CodeGen/SelectionDAG.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Target/TargetLowering.h"
  38 #include "llvm/Support/Compiler.h"
  39 #include "llvm/Support/CommandLine.h"
  40 #include <algorithm>
  41 #include <cmath>
  42 #include <iostream>
  43 #include <algorithm>
  44 using namespace llvm;
  45
  46 namespace {
  47   static Statistic<> NodesCombined ("dagcombiner",
  48                                     "Number of dag nodes combined");
  49
  50   static cl::opt<bool>
  51     CombinerAA("combiner-alias-analysis", cl::Hidden,
  52                cl::desc("Turn on alias analysis during testing"));
  53
  54   static cl::opt<bool>
  55     CombinerGlobalAA("combiner-global-alias-analysis", cl::Hidden,
  56                cl::desc("Include global information in alias analysis"));
  57
  58 //------------------------------ DAGCombiner ---------------------------------//
  59
  60   class VISIBILITY_HIDDEN DAGCombiner {
  61     SelectionDAG &DAG;
  62     TargetLowering &TLI;
  63     bool AfterLegalize;
  64
  65     // Worklist of all of the nodes that need to be simplified.
  66     std::vector<SDNode*> WorkList;
  67
  68     // AA - Used for DAG load/store alias analysis.
  69     AliasAnalysis &AA;
  70
  71     /// AddUsersToWorkList - When an instruction is simplified, add all users of
  72     /// the instruction to the work lists because they might get more simplified
  73     /// now.
  74     ///
  75     void AddUsersToWorkList(SDNode *N) {
  76       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
  77            UI != UE; ++UI)
  78         AddToWorkList(*UI);
  79     }
  80
  81     /// removeFromWorkList - remove all instances of N from the worklist.
  82     ///
  83     void removeFromWorkList(SDNode *N) {
  84       WorkList.erase(std::remove(WorkList.begin(), WorkList.end(), N),
  85                      WorkList.end());
  86     }
  87
  88   public:
  89     /// AddToWorkList - Add to the work list making sure it's instance is at the
  90     /// the back (next to be processed.)
  91     void AddToWorkList(SDNode *N) {
  92       removeFromWorkList(N);
  93       WorkList.push_back(N);
  94     }
  95
  96     SDOperand CombineTo(SDNode *N, const SDOperand *To, unsigned NumTo,
  97                         bool AddTo = true) {
  98       assert(N->getNumValues() == NumTo && "Broken CombineTo call!");
  99       ++NodesCombined;
 100       DEBUG(std::cerr << "\nReplacing.1 "; N->dump();
 101             std::cerr << "\nWith: "; To[0].Val->dump(&DAG);
 102             std::cerr << " and " << NumTo-1 << " other values\n");
 103       std::vector<SDNode*> NowDead;
 104       DAG.ReplaceAllUsesWith(N, To, &NowDead);
 105
 106       if (AddTo) {
 107         // Push the new nodes and any users onto the worklist
 108         for (unsigned i = 0, e = NumTo; i != e; ++i) {
 109           AddToWorkList(To[i].Val);
 110           AddUsersToWorkList(To[i].Val);
 111         }
 112       }
 113
 114       // Nodes can be reintroduced into the worklist.  Make sure we do not
 115       // process a node that has been replaced.
 116       removeFromWorkList(N);
 117       for (unsigned i = 0, e = NowDead.size(); i != e; ++i)
 118         removeFromWorkList(NowDead[i]);
 119
 120       // Finally, since the node is now dead, remove it from the graph.
 121       DAG.DeleteNode(N);
 122       return SDOperand(N, 0);
 123     }
 124
 125     SDOperand CombineTo(SDNode *N, SDOperand Res, bool AddTo = true) {
 126       return CombineTo(N, &Res, 1, AddTo);
 127     }
 128
 129     SDOperand CombineTo(SDNode *N, SDOperand Res0, SDOperand Res1,
 130                         bool AddTo = true) {
 131       SDOperand To[] = { Res0, Res1 };
 132       return CombineTo(N, To, 2, AddTo);
 133     }
 134   private:
 135
 136     /// SimplifyDemandedBits - Check the specified integer node value to see if
 137     /// it can be simplified or if things it uses can be simplified by bit
 138     /// propagation.  If so, return true.
 139     bool SimplifyDemandedBits(SDOperand Op) {
 140       TargetLowering::TargetLoweringOpt TLO(DAG);
 141       uint64_t KnownZero, KnownOne;
 142       uint64_t Demanded = MVT::getIntVTBitMask(Op.getValueType());
 143       if (!TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
 144         return false;
 145
 146       // Revisit the node.
 147       AddToWorkList(Op.Val);
 148
 149       // Replace the old value with the new one.
 150       ++NodesCombined;
 151       DEBUG(std::cerr << "\nReplacing.2 "; TLO.Old.Val->dump();
 152             std::cerr << "\nWith: "; TLO.New.Val->dump(&DAG);
 153             std::cerr << '\n');
 154
 155       std::vector<SDNode*> NowDead;
 156       DAG.ReplaceAllUsesOfValueWith(TLO.Old, TLO.New, NowDead);
 157
 158       // Push the new node and any (possibly new) users onto the worklist.
 159       AddToWorkList(TLO.New.Val);
 160       AddUsersToWorkList(TLO.New.Val);
 161
 162       // Nodes can end up on the worklist more than once.  Make sure we do
 163       // not process a node that has been replaced.
 164       for (unsigned i = 0, e = NowDead.size(); i != e; ++i)
 165         removeFromWorkList(NowDead[i]);
 166
 167       // Finally, if the node is now dead, remove it from the graph.  The node
 168       // may not be dead if the replacement process recursively simplified to
 169       // something else needing this node.
 170       if (TLO.Old.Val->use_empty()) {
 171         removeFromWorkList(TLO.Old.Val);
 172         DAG.DeleteNode(TLO.Old.Val);
 173       }
 174       return true;
 175     }
 176
 177     /// visit - call the node-specific routine that knows how to fold each
 178     /// particular type of node.
 179     SDOperand visit(SDNode *N);
 180
 181     // Visitation implementation - Implement dag node combining for different
 182     // node types.  The semantics are as follows:
 183     // Return Value:
 184     //   SDOperand.Val == 0   - No change was made
 185     //   SDOperand.Val == N   - N was replaced, is dead, and is already handled.
 186     //   otherwise            - N should be replaced by the returned Operand.
 187     //
 188     SDOperand visitTokenFactor(SDNode *N);
 189     SDOperand visitADD(SDNode *N);
 190     SDOperand visitSUB(SDNode *N);
 191     SDOperand visitMUL(SDNode *N);
 192     SDOperand visitSDIV(SDNode *N);
 193     SDOperand visitUDIV(SDNode *N);
 194     SDOperand visitSREM(SDNode *N);
 195     SDOperand visitUREM(SDNode *N);
 196     SDOperand visitMULHU(SDNode *N);
 197     SDOperand visitMULHS(SDNode *N);
 198     SDOperand visitAND(SDNode *N);
 199     SDOperand visitOR(SDNode *N);
 200     SDOperand visitXOR(SDNode *N);
 201     SDOperand visitVBinOp(SDNode *N, ISD::NodeType IntOp, ISD::NodeType FPOp);
 202     SDOperand visitSHL(SDNode *N);
 203     SDOperand visitSRA(SDNode *N);
 204     SDOperand visitSRL(SDNode *N);
 205     SDOperand visitCTLZ(SDNode *N);
 206     SDOperand visitCTTZ(SDNode *N);
 207     SDOperand visitCTPOP(SDNode *N);
 208     SDOperand visitSELECT(SDNode *N);
 209     SDOperand visitSELECT_CC(SDNode *N);
 210     SDOperand visitSETCC(SDNode *N);
 211     SDOperand visitSIGN_EXTEND(SDNode *N);
 212     SDOperand visitZERO_EXTEND(SDNode *N);
 213     SDOperand visitANY_EXTEND(SDNode *N);
 214     SDOperand visitSIGN_EXTEND_INREG(SDNode *N);
 215     SDOperand visitTRUNCATE(SDNode *N);
 216     SDOperand visitBIT_CONVERT(SDNode *N);
 217     SDOperand visitVBIT_CONVERT(SDNode *N);
 218     SDOperand visitFADD(SDNode *N);
 219     SDOperand visitFSUB(SDNode *N);
 220     SDOperand visitFMUL(SDNode *N);
 221     SDOperand visitFDIV(SDNode *N);
 222     SDOperand visitFREM(SDNode *N);
 223     SDOperand visitFCOPYSIGN(SDNode *N);
 224     SDOperand visitSINT_TO_FP(SDNode *N);
 225     SDOperand visitUINT_TO_FP(SDNode *N);
 226     SDOperand visitFP_TO_SINT(SDNode *N);
 227     SDOperand visitFP_TO_UINT(SDNode *N);
 228     SDOperand visitFP_ROUND(SDNode *N);
 229     SDOperand visitFP_ROUND_INREG(SDNode *N);
 230     SDOperand visitFP_EXTEND(SDNode *N);
 231     SDOperand visitFNEG(SDNode *N);
 232     SDOperand visitFABS(SDNode *N);
 233     SDOperand visitBRCOND(SDNode *N);
 234     SDOperand visitBR_CC(SDNode *N);
 235     SDOperand visitLOAD(SDNode *N);
 236     SDOperand visitSTORE(SDNode *N);
 237     SDOperand visitINSERT_VECTOR_ELT(SDNode *N);
 238     SDOperand visitVINSERT_VECTOR_ELT(SDNode *N);
 239     SDOperand visitVBUILD_VECTOR(SDNode *N);
 240     SDOperand visitVECTOR_SHUFFLE(SDNode *N);
 241     SDOperand visitVVECTOR_SHUFFLE(SDNode *N);
 242
 243     SDOperand XformToShuffleWithZero(SDNode *N);
 244     SDOperand ReassociateOps(unsigned Opc, SDOperand LHS, SDOperand RHS);
 245
 246     bool SimplifySelectOps(SDNode *SELECT, SDOperand LHS, SDOperand RHS);
 247     SDOperand SimplifyBinOpWithSameOpcodeHands(SDNode *N);
 248     SDOperand SimplifySelect(SDOperand N0, SDOperand N1, SDOperand N2);
 249     SDOperand SimplifySelectCC(SDOperand N0, SDOperand N1, SDOperand N2,
 250                                SDOperand N3, ISD::CondCode CC);
 251     SDOperand SimplifySetCC(MVT::ValueType VT, SDOperand N0, SDOperand N1,
 252                             ISD::CondCode Cond, bool foldBooleans = true);
 253     SDOperand ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(SDNode *, MVT::ValueType);
 254     SDOperand BuildSDIV(SDNode *N);
 255     SDOperand BuildUDIV(SDNode *N);
 256     SDNode *MatchRotate(SDOperand LHS, SDOperand RHS);
 257
 258     /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
 259     /// looking for aliasing nodes and adding them to the Aliases vector.
 260     void GatherAllAliases(SDNode *N, SDOperand OriginalChain,
 261                           SmallVector<SDOperand, 8> &Aliases);
 262
 263     /// isAlias - Return true if there is any possibility that the two addresses
 264     /// overlap.
 265     bool isAlias(SDOperand Ptr1, int64_t Size1,
 266                  const Value *SrcValue1, int SrcValueOffset1,
 267                  SDOperand Ptr2, int64_t Size2,
 268                  const Value *SrcValue2, int SrcValueOffset1);
 269
 270     /// FindAliasInfo - Extracts the relevant alias information from the memory
 271     /// node.  Returns true if the operand was a load.
 272     bool FindAliasInfo(SDNode *N,
 273                        SDOperand &Ptr, int64_t &Size,
 274                        const Value *&SrcValue, int &SrcValueOffset);
 275
 276     /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes,
 277     /// looking for a better chain (aliasing node.)
 278     SDOperand FindBetterChain(SDNode *N, SDOperand Chain);
 279
 280 public:
 281     DAGCombiner(SelectionDAG &D, AliasAnalysis &A)
 282       : DAG(D),
 283         TLI(D.getTargetLoweringInfo()),
 284         AfterLegalize(false),
 285         AA(A) {}
 286
 287     /// Run - runs the dag combiner on all nodes in the work list
 288     void Run(bool RunningAfterLegalize);
 289   };
 290 }
 291
 292 //===----------------------------------------------------------------------===//
 293 //  TargetLowering::DAGCombinerInfo implementation
 294 //===----------------------------------------------------------------------===//
 295
 296 void TargetLowering::DAGCombinerInfo::AddToWorklist(SDNode *N) {
 297   ((DAGCombiner*)DC)->AddToWorkList(N);
 298 }
 299
 300 SDOperand TargetLowering::DAGCombinerInfo::
 301 CombineTo(SDNode *N, const std::vector<SDOperand> &To) {
 302   return ((DAGCombiner*)DC)->CombineTo(N, &To[0], To.size());
 303 }
 304
 305 SDOperand TargetLowering::DAGCombinerInfo::
 306 CombineTo(SDNode *N, SDOperand Res) {
 307   return ((DAGCombiner*)DC)->CombineTo(N, Res);
 308 }
 309
 310
 311 SDOperand TargetLowering::DAGCombinerInfo::
 312 CombineTo(SDNode *N, SDOperand Res0, SDOperand Res1) {
 313   return ((DAGCombiner*)DC)->CombineTo(N, Res0, Res1);
 314 }
 315
 316
 317
 318
 319 //===----------------------------------------------------------------------===//
 320
 321
 322 // isSetCCEquivalent - Return true if this node is a setcc, or is a select_cc
 323 // that selects between the values 1 and 0, making it equivalent to a setcc.
 324 // Also, set the incoming LHS, RHS, and CC references to the appropriate
 325 // nodes based on the type of node we are checking.  This simplifies life a
 326 // bit for the callers.
 327 static bool isSetCCEquivalent(SDOperand N, SDOperand &LHS, SDOperand &RHS,
 328                               SDOperand &CC) {
 329   if (N.getOpcode() == ISD::SETCC) {
 330     LHS = N.getOperand(0);
 331     RHS = N.getOperand(1);
 332     CC  = N.getOperand(2);
 333     return true;
 334   }
 335   if (N.getOpcode() == ISD::SELECT_CC &&
 336       N.getOperand(2).getOpcode() == ISD::Constant &&
 337       N.getOperand(3).getOpcode() == ISD::Constant &&
 338       cast<ConstantSDNode>(N.getOperand(2))->getValue() == 1 &&
 339       cast<ConstantSDNode>(N.getOperand(3))->isNullValue()) {
 340     LHS = N.getOperand(0);
 341     RHS = N.getOperand(1);
 342     CC  = N.getOperand(4);
 343     return true;
 344   }
 345   return false;
 346 }
 347
 348 // isOneUseSetCC - Return true if this is a SetCC-equivalent operation with only
 349 // one use.  If this is true, it allows the users to invert the operation for
 350 // free when it is profitable to do so.
 351 static bool isOneUseSetCC(SDOperand N) {
 352   SDOperand N0, N1, N2;
 353   if (isSetCCEquivalent(N, N0, N1, N2) && N.Val->hasOneUse())
 354     return true;
 355   return false;
 356 }
 357
 358 SDOperand DAGCombiner::ReassociateOps(unsigned Opc, SDOperand N0, SDOperand N1){
 359   MVT::ValueType VT = N0.getValueType();
 360   // reassoc. (op (op x, c1), y) -> (op (op x, y), c1) iff x+c1 has one use
 361   // reassoc. (op (op x, c1), c2) -> (op x, (op c1, c2))
 362   if (N0.getOpcode() == Opc && isa<ConstantSDNode>(N0.getOperand(1))) {
 363     if (isa<ConstantSDNode>(N1)) {
 364       SDOperand OpNode = DAG.getNode(Opc, VT, N0.getOperand(1), N1);
 365       AddToWorkList(OpNode.Val);
 366       return DAG.getNode(Opc, VT, OpNode, N0.getOperand(0));
 367     } else if (N0.hasOneUse()) {
 368       SDOperand OpNode = DAG.getNode(Opc, VT, N0.getOperand(0), N1);
 369       AddToWorkList(OpNode.Val);
 370       return DAG.getNode(Opc, VT, OpNode, N0.getOperand(1));
 371     }
 372   }
 373   // reassoc. (op y, (op x, c1)) -> (op (op x, y), c1) iff x+c1 has one use
 374   // reassoc. (op c2, (op x, c1)) -> (op x, (op c1, c2))
 375   if (N1.getOpcode() == Opc && isa<ConstantSDNode>(N1.getOperand(1))) {
 376     if (isa<ConstantSDNode>(N0)) {
 377       SDOperand OpNode = DAG.getNode(Opc, VT, N1.getOperand(1), N0);
 378       AddToWorkList(OpNode.Val);
 379       return DAG.getNode(Opc, VT, OpNode, N1.getOperand(0));
 380     } else if (N1.hasOneUse()) {
 381       SDOperand OpNode = DAG.getNode(Opc, VT, N1.getOperand(0), N0);
 382       AddToWorkList(OpNode.Val);
 383       return DAG.getNode(Opc, VT, OpNode, N1.getOperand(1));
 384     }
 385   }
 386   return SDOperand();
 387 }
 388
 389 void DAGCombiner::Run(bool RunningAfterLegalize) {
 390   // set the instance variable, so that the various visit routines may use it.
 391   AfterLegalize = RunningAfterLegalize;
 392
 393   // Add all the dag nodes to the worklist.
 394   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
 395        E = DAG.allnodes_end(); I != E; ++I)
 396     WorkList.push_back(I);
 397
 398   // Create a dummy node (which is not added to allnodes), that adds a reference
 399   // to the root node, preventing it from being deleted, and tracking any
 400   // changes of the root.
 401   HandleSDNode Dummy(DAG.getRoot());
 402
 403   // The root of the dag may dangle to deleted nodes until the dag combiner is
 404   // done.  Set it to null to avoid confusion.
 405   DAG.setRoot(SDOperand());
 406
 407   /// DagCombineInfo - Expose the DAG combiner to the target combiner impls.
 408   TargetLowering::DAGCombinerInfo
 409     DagCombineInfo(DAG, !RunningAfterLegalize, this);
 410
 411   // while the worklist isn't empty, inspect the node on the end of it and
 412   // try and combine it.
 413   while (!WorkList.empty()) {
 414     SDNode *N = WorkList.back();
 415     WorkList.pop_back();
 416
 417     // If N has no uses, it is dead.  Make sure to revisit all N's operands once
 418     // N is deleted from the DAG, since they too may now be dead or may have a
 419     // reduced number of uses, allowing other xforms.
 420     if (N->use_empty() && N != &Dummy) {
 421       for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
 422         AddToWorkList(N->getOperand(i).Val);
 423
 424       DAG.DeleteNode(N);
 425       continue;
 426     }
 427
 428     SDOperand RV = visit(N);
 429
 430     // If nothing happened, try a target-specific DAG combine.
 431     if (RV.Val == 0) {
 432       assert(N->getOpcode() != ISD::DELETED_NODE &&
 433              "Node was deleted but visit returned NULL!");
 434       if (N->getOpcode() >= ISD::BUILTIN_OP_END ||
 435           TLI.hasTargetDAGCombine((ISD::NodeType)N->getOpcode()))
 436         RV = TLI.PerformDAGCombine(N, DagCombineInfo);
 437     }
 438
 439     if (RV.Val) {
 440       ++NodesCombined;
 441       // If we get back the same node we passed in, rather than a new node or
 442       // zero, we know that the node must have defined multiple values and
 443       // CombineTo was used.  Since CombineTo takes care of the worklist
 444       // mechanics for us, we have no work to do in this case.
 445       if (RV.Val != N) {
 446         assert(N->getOpcode() != ISD::DELETED_NODE &&
 447                RV.Val->getOpcode() != ISD::DELETED_NODE &&
 448                "Node was deleted but visit returned new node!");
 449
 450         DEBUG(std::cerr << "\nReplacing.3 "; N->dump();
 451               std::cerr << "\nWith: "; RV.Val->dump(&DAG);
 452               std::cerr << '\n');
 453         std::vector<SDNode*> NowDead;
 454         if (N->getNumValues() == RV.Val->getNumValues())
 455           DAG.ReplaceAllUsesWith(N, RV.Val, &NowDead);
 456         else {
 457           assert(N->getValueType(0) == RV.getValueType() && "Type mismatch");
 458           SDOperand OpV = RV;
 459           DAG.ReplaceAllUsesWith(N, &OpV, &NowDead);
 460         }
 461
 462         // Push the new node and any users onto the worklist
 463         AddToWorkList(RV.Val);
 464         AddUsersToWorkList(RV.Val);
 465
 466         // Nodes can be reintroduced into the worklist.  Make sure we do not
 467         // process a node that has been replaced.
 468         removeFromWorkList(N);
 469         for (unsigned i = 0, e = NowDead.size(); i != e; ++i)
 470           removeFromWorkList(NowDead[i]);
 471
 472         // Finally, since the node is now dead, remove it from the graph.
 473         DAG.DeleteNode(N);
 474       }
 475     }
 476   }
 477
 478   // If the root changed (e.g. it was a dead load, update the root).
 479   DAG.setRoot(Dummy.getValue());
 480 }
 481
 482 SDOperand DAGCombiner::visit(SDNode *N) {
 483   switch(N->getOpcode()) {
 484   default: break;
 485   case ISD::TokenFactor:        return visitTokenFactor(N);
 486   case ISD::ADD:                return visitADD(N);
 487   case ISD::SUB:                return visitSUB(N);
 488   case ISD::MUL:                return visitMUL(N);
 489   case ISD::SDIV:               return visitSDIV(N);
 490   case ISD::UDIV:               return visitUDIV(N);
 491   case ISD::SREM:               return visitSREM(N);
 492   case ISD::UREM:               return visitUREM(N);
 493   case ISD::MULHU:              return visitMULHU(N);
 494   case ISD::MULHS:              return visitMULHS(N);
 495   case ISD::AND:                return visitAND(N);
 496   case ISD::OR:                 return visitOR(N);
 497   case ISD::XOR:                return visitXOR(N);
 498   case ISD::SHL:                return visitSHL(N);
 499   case ISD::SRA:                return visitSRA(N);
 500   case ISD::SRL:                return visitSRL(N);
 501   case ISD::CTLZ:               return visitCTLZ(N);
 502   case ISD::CTTZ:               return visitCTTZ(N);
 503   case ISD::CTPOP:              return visitCTPOP(N);
 504   case ISD::SELECT:             return visitSELECT(N);
 505   case ISD::SELECT_CC:          return visitSELECT_CC(N);
 506   case ISD::SETCC:              return visitSETCC(N);
 507   case ISD::SIGN_EXTEND:        return visitSIGN_EXTEND(N);
 508   case ISD::ZERO_EXTEND:        return visitZERO_EXTEND(N);
 509   case ISD::ANY_EXTEND:         return visitANY_EXTEND(N);
 510   case ISD::SIGN_EXTEND_INREG:  return visitSIGN_EXTEND_INREG(N);
 511   case ISD::TRUNCATE:           return visitTRUNCATE(N);
 512   case ISD::BIT_CONVERT:        return visitBIT_CONVERT(N);
 513   case ISD::VBIT_CONVERT:       return visitVBIT_CONVERT(N);
 514   case ISD::FADD:               return visitFADD(N);
 515   case ISD::FSUB:               return visitFSUB(N);
 516   case ISD::FMUL:               return visitFMUL(N);
 517   case ISD::FDIV:               return visitFDIV(N);
 518   case ISD::FREM:               return visitFREM(N);
 519   case ISD::FCOPYSIGN:          return visitFCOPYSIGN(N);
 520   case ISD::SINT_TO_FP:         return visitSINT_TO_FP(N);
 521   case ISD::UINT_TO_FP:         return visitUINT_TO_FP(N);
 522   case ISD::FP_TO_SINT:         return visitFP_TO_SINT(N);
 523   case ISD::FP_TO_UINT:         return visitFP_TO_UINT(N);
 524   case ISD::FP_ROUND:           return visitFP_ROUND(N);
 525   case ISD::FP_ROUND_INREG:     return visitFP_ROUND_INREG(N);
 526   case ISD::FP_EXTEND:          return visitFP_EXTEND(N);
 527   case ISD::FNEG:               return visitFNEG(N);
 528   case ISD::FABS:               return visitFABS(N);
 529   case ISD::BRCOND:             return visitBRCOND(N);
 530   case ISD::BR_CC:              return visitBR_CC(N);
 531   case ISD::LOAD:               return visitLOAD(N);
 532   case ISD::STORE:              return visitSTORE(N);
 533   case ISD::INSERT_VECTOR_ELT:  return visitINSERT_VECTOR_ELT(N);
 534   case ISD::VINSERT_VECTOR_ELT: return visitVINSERT_VECTOR_ELT(N);
 535   case ISD::VBUILD_VECTOR:      return visitVBUILD_VECTOR(N);
 536   case ISD::VECTOR_SHUFFLE:     return visitVECTOR_SHUFFLE(N);
 537   case ISD::VVECTOR_SHUFFLE:    return visitVVECTOR_SHUFFLE(N);
 538   case ISD::VADD:               return visitVBinOp(N, ISD::ADD , ISD::FADD);
 539   case ISD::VSUB:               return visitVBinOp(N, ISD::SUB , ISD::FSUB);
 540   case ISD::VMUL:               return visitVBinOp(N, ISD::MUL , ISD::FMUL);
 541   case ISD::VSDIV:              return visitVBinOp(N, ISD::SDIV, ISD::FDIV);
 542   case ISD::VUDIV:              return visitVBinOp(N, ISD::UDIV, ISD::UDIV);
 543   case ISD::VAND:               return visitVBinOp(N, ISD::AND , ISD::AND);
 544   case ISD::VOR:                return visitVBinOp(N, ISD::OR  , ISD::OR);
 545   case ISD::VXOR:               return visitVBinOp(N, ISD::XOR , ISD::XOR);
 546   }
 547   return SDOperand();
 548 }
 549
 550 /// getInputChainForNode - Given a node, return its input chain if it has one,
 551 /// otherwise return a null sd operand.
 552 static SDOperand getInputChainForNode(SDNode *N) {
 553   if (unsigned NumOps = N->getNumOperands()) {
 554     if (N->getOperand(0).getValueType() == MVT::Other)
 555       return N->getOperand(0);
 556     else if (N->getOperand(NumOps-1).getValueType() == MVT::Other)
 557       return N->getOperand(NumOps-1);
 558     for (unsigned i = 1; i < NumOps-1; ++i)
 559       if (N->getOperand(i).getValueType() == MVT::Other)
 560         return N->getOperand(i);
 561   }
 562   return SDOperand(0, 0);
 563 }
 564
 565 SDOperand DAGCombiner::visitTokenFactor(SDNode *N) {
 566   // If N has two operands, where one has an input chain equal to the other,
 567   // the 'other' chain is redundant.
 568   if (N->getNumOperands() == 2) {
 569     if (getInputChainForNode(N->getOperand(0).Val) == N->getOperand(1))
 570       return N->getOperand(0);
 571     if (getInputChainForNode(N->getOperand(1).Val) == N->getOperand(0))
 572       return N->getOperand(1);
 573   }
 574
 575
 576   SmallVector<SDNode *, 8> TFs;   // List of token factors to visit.
 577   SmallVector<SDOperand, 8> Ops;  // Ops for replacing token factor.
 578   bool Changed = false;           // If we should replace this token factor.
 579
 580   // Start out with this token factor.
 581   TFs.push_back(N);
 582
 583   // Iterate through token factors.  The TFs grows when new token factors are
 584   // encountered.
 585   for (unsigned i = 0; i < TFs.size(); ++i) {
 586     SDNode *TF = TFs[i];
 587
 588     // Check each of the operands.
 589     for (unsigned i = 0, ie = TF->getNumOperands(); i != ie; ++i) {
 590       SDOperand Op = TF->getOperand(i);
 591
 592       switch (Op.getOpcode()) {
 593       case ISD::EntryToken:
 594         // Entry tokens don't need to be added to the list. They are
 595         // rededundant.
 596         Changed = true;
 597         break;
 598
 599       case ISD::TokenFactor:
 600         if ((CombinerAA || Op.hasOneUse()) &&
 601             std::find(TFs.begin(), TFs.end(), Op.Val) == TFs.end()) {
 602           // Queue up for processing.
 603           TFs.push_back(Op.Val);
 604           // Clean up in case the token factor is removed.
 605           AddToWorkList(Op.Val);
 606           Changed = true;
 607           break;
 608         }
 609         // Fall thru
 610
 611       default:
 612         // Only add if not there prior.
 613         if (std::find(Ops.begin(), Ops.end(), Op) == Ops.end())
 614           Ops.push_back(Op);
 615         break;
 616       }
 617     }
 618   }
 619
 620   SDOperand Result;
 621
 622   // If we've change things around then replace token factor.
 623   if (Changed) {
 624     if (Ops.size() == 0) {
 625       // The entry token is the only possible outcome.
 626       Result = DAG.getEntryNode();
 627     } else {
 628       // New and improved token factor.
 629       Result = DAG.getNode(ISD::TokenFactor, MVT::Other, &Ops[0], Ops.size());
 630     }
 631
 632     // Don't add users to work list.
 633     return CombineTo(N, Result, false);
 634   }
 635
 636   return Result;
 637 }
 638
 639 SDOperand DAGCombiner::visitADD(SDNode *N) {
 640   SDOperand N0 = N->getOperand(0);
 641   SDOperand N1 = N->getOperand(1);
 642   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
 643   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
 644   MVT::ValueType VT = N0.getValueType();
 645
 646   // fold (add c1, c2) -> c1+c2
 647   if (N0C && N1C)
 648     return DAG.getNode(ISD::ADD, VT, N0, N1);
 649   // canonicalize constant to RHS
 650   if (N0C && !N1C)
 651     return DAG.getNode(ISD::ADD, VT, N1, N0);
 652   // fold (add x, 0) -> x
 653   if (N1C && N1C->isNullValue())
 654     return N0;
 655   // fold ((c1-A)+c2) -> (c1+c2)-A
 656   if (N1C && N0.getOpcode() == ISD::SUB)
 657     if (ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getOperand(0)))
 658       return DAG.getNode(ISD::SUB, VT,
 659                          DAG.getConstant(N1C->getValue()+N0C->getValue(), VT),
 660                          N0.getOperand(1));
 661   // reassociate add
 662   SDOperand RADD = ReassociateOps(ISD::ADD, N0, N1);
 663   if (RADD.Val != 0)
 664     return RADD;
 665   // fold ((0-A) + B) -> B-A
 666   if (N0.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N0.getOperand(0)) &&
 667       cast<ConstantSDNode>(N0.getOperand(0))->isNullValue())
 668     return DAG.getNode(ISD::SUB, VT, N1, N0.getOperand(1));
 669   // fold (A + (0-B)) -> A-B
 670   if (N1.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N1.getOperand(0)) &&
 671       cast<ConstantSDNode>(N1.getOperand(0))->isNullValue())
 672     return DAG.getNode(ISD::SUB, VT, N0, N1.getOperand(1));
 673   // fold (A+(B-A)) -> B
 674   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(1))
 675     return N1.getOperand(0);
 676
 677   if (!MVT::isVector(VT) && SimplifyDemandedBits(SDOperand(N, 0)))
 678     return SDOperand(N, 0);
 679
 680   // fold (a+b) -> (a|b) iff a and b share no bits.
 681   if (MVT::isInteger(VT) && !MVT::isVector(VT)) {
 682     uint64_t LHSZero, LHSOne;
 683     uint64_t RHSZero, RHSOne;
 684     uint64_t Mask = MVT::getIntVTBitMask(VT);
 685     TLI.ComputeMaskedBits(N0, Mask, LHSZero, LHSOne);
 686     if (LHSZero) {
 687       TLI.ComputeMaskedBits(N1, Mask, RHSZero, RHSOne);
 688
 689       // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
 690       // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
 691       if ((RHSZero & (~LHSZero & Mask)) == (~LHSZero & Mask) ||
 692           (LHSZero & (~RHSZero & Mask)) == (~RHSZero & Mask))
 693         return DAG.getNode(ISD::OR, VT, N0, N1);
 694     }
 695   }
 696
 697   return SDOperand();
 698 }
 699
 700 SDOperand DAGCombiner::visitSUB(SDNode *N) {
 701   SDOperand N0 = N->getOperand(0);
 702   SDOperand N1 = N->getOperand(1);
 703   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.Val);
 704   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val);
 705   MVT::ValueType VT = N0.getValueType();
 706
 707   // fold (sub x, x) -> 0
 708   if (N0 == N1)
 709     return DAG.getConstant(0, N->getValueType(0));
 710   // fold (sub c1, c2) -> c1-c2
 711   if (N0C && N1C)
 712     return DAG.getNode(ISD::SUB, VT, N0, N1);
 713   // fold (sub x, c) -> (add x, -c)
 714   if (N1C)
 715     return DAG.getNode(ISD::ADD, VT, N0, DAG.getConstant(-N1C->getValue(), VT));
 716   // fold (A+B)-A -> B
 717   if (N0.getOpcode() == ISD::ADD && N0.getOperand(0) == N1)
 718     return N0.getOperand(1);
 719   // fold (A+B)-B -> A
 720   if (N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1)
 721     return N0.getOperand(0);
 722   return SDOperand();
 723 }
 724
 725 SDOperand DAGCombiner::visitMUL(SDNode *N) {
 726   SDOperand N0 = N->getOperand(0);
 727   SDOperand N1 = N->getOperand(1);
 728   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
 729   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
 730   MVT::ValueType VT = N0.getValueType();
 731
 732   // fold (mul c1, c2) -> c1*c2
 733   if (N0C && N1C)
 734     return DAG.getNode(ISD::MUL, VT, N0, N1);
 735   // canonicalize constant to RHS
 736   if (N0C && !N1C)
 737     return DAG.getNode(ISD::MUL, VT, N1, N0);
 738   // fold (mul x, 0) -> 0
 739   if (N1C && N1C->isNullValue())
 740     return N1;
 741   // fold (mul x, -1) -> 0-x
 742   if (N1C && N1C->isAllOnesValue())
 743     return DAG.getNode(ISD::SUB, VT, DAG.getConstant(0, VT), N0);
 744   // fold (mul x, (1 << c)) -> x << c
 745   if (N1C && isPowerOf2_64(N1C->getValue()))
 746     return DAG.getNode(ISD::SHL, VT, N0,
 747                        DAG.getConstant(Log2_64(N1C->getValue()),
 748                                        TLI.getShiftAmountTy()));
 749   // fold (mul x, -(1 << c)) -> -(x << c) or (-x) << c
 750   if (N1C && isPowerOf2_64(-N1C->getSignExtended())) {
 751     // FIXME: If the input is something that is easily negated (e.g. a
 752     // single-use add), we should put the negate there.
 753     return DAG.getNode(ISD::SUB, VT, DAG.getConstant(0, VT),
 754                        DAG.getNode(ISD::SHL, VT, N0,
 755                             DAG.getConstant(Log2_64(-N1C->getSignExtended()),
 756                                             TLI.getShiftAmountTy())));
 757   }
 758
 759   // (mul (shl X, c1), c2) -> (mul X, c2 << c1)
 760   if (N1C && N0.getOpcode() == ISD::SHL &&
 761       isa<ConstantSDNode>(N0.getOperand(1))) {
 762     SDOperand C3 = DAG.getNode(ISD::SHL, VT, N1, N0.getOperand(1));
 763     AddToWorkList(C3.Val);
 764     return DAG.getNode(ISD::MUL, VT, N0.getOperand(0), C3);
 765   }
 766
 767   // Change (mul (shl X, C), Y) -> (shl (mul X, Y), C) when the shift has one
 768   // use.
 769   {
 770     SDOperand Sh(0,0), Y(0,0);
 771     // Check for both (mul (shl X, C), Y)  and  (mul Y, (shl X, C)).
 772     if (N0.getOpcode() == ISD::SHL && isa<ConstantSDNode>(N0.getOperand(1)) &&
 773         N0.Val->hasOneUse()) {
 774       Sh = N0; Y = N1;
 775     } else if (N1.getOpcode() == ISD::SHL &&
 776                isa<ConstantSDNode>(N1.getOperand(1)) && N1.Val->hasOneUse()) {
 777       Sh = N1; Y = N0;
 778     }
 779     if (Sh.Val) {
 780       SDOperand Mul = DAG.getNode(ISD::MUL, VT, Sh.getOperand(0), Y);
 781       return DAG.getNode(ISD::SHL, VT, Mul, Sh.getOperand(1));
 782     }
 783   }
 784   // fold (mul (add x, c1), c2) -> (add (mul x, c2), c1*c2)
 785   if (N1C && N0.getOpcode() == ISD::ADD && N0.Val->hasOneUse() &&
 786       isa<ConstantSDNode>(N0.getOperand(1))) {
 787     return DAG.getNode(ISD::ADD, VT,
 788                        DAG.getNode(ISD::MUL, VT, N0.getOperand(0), N1),
 789                        DAG.getNode(ISD::MUL, VT, N0.getOperand(1), N1));
 790   }
 791
 792   // reassociate mul
 793   SDOperand RMUL = ReassociateOps(ISD::MUL, N0, N1);
 794   if (RMUL.Val != 0)
 795     return RMUL;
 796   return SDOperand();
 797 }
 798
 799 SDOperand DAGCombiner::visitSDIV(SDNode *N) {
 800   SDOperand N0 = N->getOperand(0);
 801   SDOperand N1 = N->getOperand(1);
 802   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.Val);
 803   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val);
 804   MVT::ValueType VT = N->getValueType(0);
 805
 806   // fold (sdiv c1, c2) -> c1/c2
 807   if (N0C && N1C && !N1C->isNullValue())
 808     return DAG.getNode(ISD::SDIV, VT, N0, N1);
 809   // fold (sdiv X, 1) -> X
 810   if (N1C && N1C->getSignExtended() == 1LL)
 811     return N0;
 812   // fold (sdiv X, -1) -> 0-X
 813   if (N1C && N1C->isAllOnesValue())
 814     return DAG.getNode(ISD::SUB, VT, DAG.getConstant(0, VT), N0);
 815   // If we know the sign bits of both operands are zero, strength reduce to a
 816   // udiv instead.  Handles (X&15) /s 4 -> X&15 >> 2
 817   uint64_t SignBit = 1ULL << (MVT::getSizeInBits(VT)-1);
 818   if (TLI.MaskedValueIsZero(N1, SignBit) &&
 819       TLI.MaskedValueIsZero(N0, SignBit))
 820     return DAG.getNode(ISD::UDIV, N1.getValueType(), N0, N1);
 821   // fold (sdiv X, pow2) -> simple ops after legalize
 822   if (N1C && N1C->getValue() && !TLI.isIntDivCheap() &&
 823       (isPowerOf2_64(N1C->getSignExtended()) ||
 824        isPowerOf2_64(-N1C->getSignExtended()))) {
 825     // If dividing by powers of two is cheap, then don't perform the following
 826     // fold.
 827     if (TLI.isPow2DivCheap())
 828       return SDOperand();
 829     int64_t pow2 = N1C->getSignExtended();
 830     int64_t abs2 = pow2 > 0 ? pow2 : -pow2;
 831     unsigned lg2 = Log2_64(abs2);
 832     // Splat the sign bit into the register
 833     SDOperand SGN = DAG.getNode(ISD::SRA, VT, N0,
 834                                 DAG.getConstant(MVT::getSizeInBits(VT)-1,
 835                                                 TLI.getShiftAmountTy()));
 836     AddToWorkList(SGN.Val);
 837     // Add (N0 < 0) ? abs2 - 1 : 0;
 838     SDOperand SRL = DAG.getNode(ISD::SRL, VT, SGN,
 839                                 DAG.getConstant(MVT::getSizeInBits(VT)-lg2,
 840                                                 TLI.getShiftAmountTy()));
 841     SDOperand ADD = DAG.getNode(ISD::ADD, VT, N0, SRL);
 842     AddToWorkList(SRL.Val);
 843     AddToWorkList(ADD.Val);    // Divide by pow2
 844     SDOperand SRA = DAG.getNode(ISD::SRA, VT, ADD,
 845                                 DAG.getConstant(lg2, TLI.getShiftAmountTy()));
 846     // If we're dividing by a positive value, we're done.  Otherwise, we must
 847     // negate the result.
 848     if (pow2 > 0)
 849       return SRA;
 850     AddToWorkList(SRA.Val);
 851     return DAG.getNode(ISD::SUB, VT, DAG.getConstant(0, VT), SRA);
 852   }
 853   // if integer divide is expensive and we satisfy the requirements, emit an
 854   // alternate sequence.
 855   if (N1C && (N1C->getSignExtended() < -1 || N1C->getSignExtended() > 1) &&
 856       !TLI.isIntDivCheap()) {
 857     SDOperand Op = BuildSDIV(N);
 858     if (Op.Val) return Op;
 859   }
 860   return SDOperand();
 861 }
 862
 863 SDOperand DAGCombiner::visitUDIV(SDNode *N) {
 864   SDOperand N0 = N->getOperand(0);
 865   SDOperand N1 = N->getOperand(1);
 866   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.Val);
 867   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val);
 868   MVT::ValueType VT = N->getValueType(0);
 869
 870   // fold (udiv c1, c2) -> c1/c2
 871   if (N0C && N1C && !N1C->isNullValue())
 872     return DAG.getNode(ISD::UDIV, VT, N0, N1);
 873   // fold (udiv x, (1 << c)) -> x >>u c
 874   if (N1C && isPowerOf2_64(N1C->getValue()))
 875     return DAG.getNode(ISD::SRL, VT, N0,
 876                        DAG.getConstant(Log2_64(N1C->getValue()),
 877                                        TLI.getShiftAmountTy()));
 878   // fold (udiv x, (shl c, y)) -> x >>u (log2(c)+y) iff c is power of 2
 879   if (N1.getOpcode() == ISD::SHL) {
 880     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
 881       if (isPowerOf2_64(SHC->getValue())) {
 882         MVT::ValueType ADDVT = N1.getOperand(1).getValueType();
 883         SDOperand Add = DAG.getNode(ISD::ADD, ADDVT, N1.getOperand(1),
 884                                     DAG.getConstant(Log2_64(SHC->getValue()),
 885                                                     ADDVT));
 886         AddToWorkList(Add.Val);
 887         return DAG.getNode(ISD::SRL, VT, N0, Add);
 888       }
 889     }
 890   }
 891   // fold (udiv x, c) -> alternate
 892   if (N1C && N1C->getValue() && !TLI.isIntDivCheap()) {
 893     SDOperand Op = BuildUDIV(N);
 894     if (Op.Val) return Op;
 895   }
 896   return SDOperand();
 897 }
 898
 899 SDOperand DAGCombiner::visitSREM(SDNode *N) {
 900   SDOperand N0 = N->getOperand(0);
 901   SDOperand N1 = N->getOperand(1);
 902   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
 903   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
 904   MVT::ValueType VT = N->getValueType(0);
 905
 906   // fold (srem c1, c2) -> c1%c2
 907   if (N0C && N1C && !N1C->isNullValue())
 908     return DAG.getNode(ISD::SREM, VT, N0, N1);
 909   // If we know the sign bits of both operands are zero, strength reduce to a
 910   // urem instead.  Handles (X & 0x0FFFFFFF) %s 16 -> X&15
 911   uint64_t SignBit = 1ULL << (MVT::getSizeInBits(VT)-1);
 912   if (TLI.MaskedValueIsZero(N1, SignBit) &&
 913       TLI.MaskedValueIsZero(N0, SignBit))
 914     return DAG.getNode(ISD::UREM, VT, N0, N1);
 915
 916   // Unconditionally lower X%C -> X-X/C*C.  This allows the X/C logic to hack on
 917   // the remainder operation.
 918   if (N1C && !N1C->isNullValue()) {
 919     SDOperand Div = DAG.getNode(ISD::SDIV, VT, N0, N1);
 920     SDOperand Mul = DAG.getNode(ISD::MUL, VT, Div, N1);
 921     SDOperand Sub = DAG.getNode(ISD::SUB, VT, N0, Mul);
 922     AddToWorkList(Div.Val);
 923     AddToWorkList(Mul.Val);
 924     return Sub;
 925   }
 926
 927   return SDOperand();
 928 }
 929
 930 SDOperand DAGCombiner::visitUREM(SDNode *N) {
 931   SDOperand N0 = N->getOperand(0);
 932   SDOperand N1 = N->getOperand(1);
 933   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
 934   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
 935   MVT::ValueType VT = N->getValueType(0);
 936
 937   // fold (urem c1, c2) -> c1%c2
 938   if (N0C && N1C && !N1C->isNullValue())
 939     return DAG.getNode(ISD::UREM, VT, N0, N1);
 940   // fold (urem x, pow2) -> (and x, pow2-1)
 941   if (N1C && !N1C->isNullValue() && isPowerOf2_64(N1C->getValue()))
 942     return DAG.getNode(ISD::AND, VT, N0, DAG.getConstant(N1C->getValue()-1,VT));
 943   // fold (urem x, (shl pow2, y)) -> (and x, (add (shl pow2, y), -1))
 944   if (N1.getOpcode() == ISD::SHL) {
 945     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
 946       if (isPowerOf2_64(SHC->getValue())) {
 947         SDOperand Add = DAG.getNode(ISD::ADD, VT, N1,DAG.getConstant(~0ULL,VT));
 948         AddToWorkList(Add.Val);
 949         return DAG.getNode(ISD::AND, VT, N0, Add);
 950       }
 951     }
 952   }
 953
 954   // Unconditionally lower X%C -> X-X/C*C.  This allows the X/C logic to hack on
 955   // the remainder operation.
 956   if (N1C && !N1C->isNullValue()) {
 957     SDOperand Div = DAG.getNode(ISD::UDIV, VT, N0, N1);
 958     SDOperand Mul = DAG.getNode(ISD::MUL, VT, Div, N1);
 959     SDOperand Sub = DAG.getNode(ISD::SUB, VT, N0, Mul);
 960     AddToWorkList(Div.Val);
 961     AddToWorkList(Mul.Val);
 962     return Sub;
 963   }
 964
 965   return SDOperand();
 966 }
 967
 968 SDOperand DAGCombiner::visitMULHS(SDNode *N) {
 969   SDOperand N0 = N->getOperand(0);
 970   SDOperand N1 = N->getOperand(1);
 971   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
 972
 973   // fold (mulhs x, 0) -> 0
 974   if (N1C && N1C->isNullValue())
 975     return N1;
 976   // fold (mulhs x, 1) -> (sra x, size(x)-1)
 977   if (N1C && N1C->getValue() == 1)
 978     return DAG.getNode(ISD::SRA, N0.getValueType(), N0,
 979                        DAG.getConstant(MVT::getSizeInBits(N0.getValueType())-1,
 980                                        TLI.getShiftAmountTy()));
 981   return SDOperand();
 982 }
 983
 984 SDOperand DAGCombiner::visitMULHU(SDNode *N) {
 985   SDOperand N0 = N->getOperand(0);
 986   SDOperand N1 = N->getOperand(1);
 987   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
 988
 989   // fold (mulhu x, 0) -> 0
 990   if (N1C && N1C->isNullValue())
 991     return N1;
 992   // fold (mulhu x, 1) -> 0
 993   if (N1C && N1C->getValue() == 1)
 994     return DAG.getConstant(0, N0.getValueType());
 995   return SDOperand();
 996 }
 997
 998 /// SimplifyBinOpWithSameOpcodeHands - If this is a binary operator with
 999 /// two operands of the same opcode, try to simplify it.
1000 SDOperand DAGCombiner::SimplifyBinOpWithSameOpcodeHands(SDNode *N) {
1001   SDOperand N0 = N->getOperand(0), N1 = N->getOperand(1);
1002   MVT::ValueType VT = N0.getValueType();
1003   assert(N0.getOpcode() == N1.getOpcode() && "Bad input!");
1004
1005   // For each of OP in AND/OR/XOR:
1006   // fold (OP (zext x), (zext y)) -> (zext (OP x, y))
1007   // fold (OP (sext x), (sext y)) -> (sext (OP x, y))
1008   // fold (OP (aext x), (aext y)) -> (aext (OP x, y))
1009   // fold (OP (trunc x), (trunc y)) -> (trunc (OP x, y))
1010   if ((N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND||
1011        N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::TRUNCATE) &&
1012       N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType()) {
1013     SDOperand ORNode = DAG.getNode(N->getOpcode(),
1014                                    N0.getOperand(0).getValueType(),
1015                                    N0.getOperand(0), N1.getOperand(0));
1016     AddToWorkList(ORNode.Val);
1017     return DAG.getNode(N0.getOpcode(), VT, ORNode);
1018   }
1019
1020   // For each of OP in SHL/SRL/SRA/AND...
1021   //   fold (and (OP x, z), (OP y, z)) -> (OP (and x, y), z)
1022   //   fold (or  (OP x, z), (OP y, z)) -> (OP (or  x, y), z)
1023   //   fold (xor (OP x, z), (OP y, z)) -> (OP (xor x, y), z)
1024   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL ||
1025        N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::AND) &&
1026       N0.getOperand(1) == N1.getOperand(1)) {
1027     SDOperand ORNode = DAG.getNode(N->getOpcode(),
1028                                    N0.getOperand(0).getValueType(),
1029                                    N0.getOperand(0), N1.getOperand(0));
1030     AddToWorkList(ORNode.Val);
1031     return DAG.getNode(N0.getOpcode(), VT, ORNode, N0.getOperand(1));
1032   }
1033
1034   return SDOperand();
1035 }
1036
1037 SDOperand DAGCombiner::visitAND(SDNode *N) {
1038   SDOperand N0 = N->getOperand(0);
1039   SDOperand N1 = N->getOperand(1);
1040   SDOperand LL, LR, RL, RR, CC0, CC1;
1041   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1042   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1043   MVT::ValueType VT = N1.getValueType();
1044
1045   // fold (and c1, c2) -> c1&c2
1046   if (N0C && N1C)
1047     return DAG.getNode(ISD::AND, VT, N0, N1);
1048   // canonicalize constant to RHS
1049   if (N0C && !N1C)
1050     return DAG.getNode(ISD::AND, VT, N1, N0);
1051   // fold (and x, -1) -> x
1052   if (N1C && N1C->isAllOnesValue())
1053     return N0;
1054   // if (and x, c) is known to be zero, return 0
1055   if (N1C && TLI.MaskedValueIsZero(SDOperand(N, 0), MVT::getIntVTBitMask(VT)))
1056     return DAG.getConstant(0, VT);
1057   // reassociate and
1058   SDOperand RAND = ReassociateOps(ISD::AND, N0, N1);
1059   if (RAND.Val != 0)
1060     return RAND;
1061   // fold (and (or x, 0xFFFF), 0xFF) -> 0xFF
1062   if (N1C && N0.getOpcode() == ISD::OR)
1063     if (ConstantSDNode *ORI = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
1064       if ((ORI->getValue() & N1C->getValue()) == N1C->getValue())
1065         return N1;
1066   // fold (and (any_ext V), c) -> (zero_ext V) if 'and' only clears top bits.
1067   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
1068     unsigned InMask = MVT::getIntVTBitMask(N0.getOperand(0).getValueType());
1069     if (TLI.MaskedValueIsZero(N0.getOperand(0),
1070                               ~N1C->getValue() & InMask)) {
1071       SDOperand Zext = DAG.getNode(ISD::ZERO_EXTEND, N0.getValueType(),
1072                                    N0.getOperand(0));
1073
1074       // Replace uses of the AND with uses of the Zero extend node.
1075       CombineTo(N, Zext);
1076
1077       // We actually want to replace all uses of the any_extend with the
1078       // zero_extend, to avoid duplicating things.  This will later cause this
1079       // AND to be folded.
1080       CombineTo(N0.Val, Zext);
1081       return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
1082     }
1083   }
1084   // fold (and (setcc x), (setcc y)) -> (setcc (and x, y))
1085   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
1086     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
1087     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
1088
1089     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
1090         MVT::isInteger(LL.getValueType())) {
1091       // fold (X == 0) & (Y == 0) -> (X|Y == 0)
1092       if (cast<ConstantSDNode>(LR)->getValue() == 0 && Op1 == ISD::SETEQ) {
1093         SDOperand ORNode = DAG.getNode(ISD::OR, LR.getValueType(), LL, RL);
1094         AddToWorkList(ORNode.Val);
1095         return DAG.getSetCC(VT, ORNode, LR, Op1);
1096       }
1097       // fold (X == -1) & (Y == -1) -> (X&Y == -1)
1098       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETEQ) {
1099         SDOperand ANDNode = DAG.getNode(ISD::AND, LR.getValueType(), LL, RL);
1100         AddToWorkList(ANDNode.Val);
1101         return DAG.getSetCC(VT, ANDNode, LR, Op1);
1102       }
1103       // fold (X >  -1) & (Y >  -1) -> (X|Y > -1)
1104       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETGT) {
1105         SDOperand ORNode = DAG.getNode(ISD::OR, LR.getValueType(), LL, RL);
1106         AddToWorkList(ORNode.Val);
1107         return DAG.getSetCC(VT, ORNode, LR, Op1);
1108       }
1109     }
1110     // canonicalize equivalent to ll == rl
1111     if (LL == RR && LR == RL) {
1112       Op1 = ISD::getSetCCSwappedOperands(Op1);
1113       std::swap(RL, RR);
1114     }
1115     if (LL == RL && LR == RR) {
1116       bool isInteger = MVT::isInteger(LL.getValueType());
1117       ISD::CondCode Result = ISD::getSetCCAndOperation(Op0, Op1, isInteger);
1118       if (Result != ISD::SETCC_INVALID)
1119         return DAG.getSetCC(N0.getValueType(), LL, LR, Result);
1120     }
1121   }
1122
1123   // Simplify: and (op x...), (op y...)  -> (op (and x, y))
1124   if (N0.getOpcode() == N1.getOpcode()) {
1125     SDOperand Tmp = SimplifyBinOpWithSameOpcodeHands(N);
1126     if (Tmp.Val) return Tmp;
1127   }
1128
1129   // fold (and (sign_extend_inreg x, i16 to i32), 1) -> (and x, 1)
1130   // fold (and (sra)) -> (and (srl)) when possible.
1131   if (!MVT::isVector(VT) &&
1132       SimplifyDemandedBits(SDOperand(N, 0)))
1133     return SDOperand(N, 0);
1134   // fold (zext_inreg (extload x)) -> (zextload x)
1135   if (ISD::isEXTLoad(N0.Val)) {
1136     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
1137     MVT::ValueType EVT = LN0->getLoadedVT();
1138     // If we zero all the possible extended bits, then we can turn this into
1139     // a zextload if we are running before legalize or the operation is legal.
1140     if (TLI.MaskedValueIsZero(N1, ~0ULL << MVT::getSizeInBits(EVT)) &&
1141         (!AfterLegalize || TLI.isLoadXLegal(ISD::ZEXTLOAD, EVT))) {
1142       SDOperand ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, VT, LN0->getChain(),
1143                                          LN0->getBasePtr(), LN0->getSrcValue(),
1144                                          LN0->getSrcValueOffset(), EVT);
1145       AddToWorkList(N);
1146       CombineTo(N0.Val, ExtLoad, ExtLoad.getValue(1));
1147       return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
1148     }
1149   }
1150   // fold (zext_inreg (sextload x)) -> (zextload x) iff load has one use
1151   if (ISD::isSEXTLoad(N0.Val) && N0.hasOneUse()) {
1152     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
1153     MVT::ValueType EVT = LN0->getLoadedVT();
1154     // If we zero all the possible extended bits, then we can turn this into
1155     // a zextload if we are running before legalize or the operation is legal.
1156     if (TLI.MaskedValueIsZero(N1, ~0ULL << MVT::getSizeInBits(EVT)) &&
1157         (!AfterLegalize || TLI.isLoadXLegal(ISD::ZEXTLOAD, EVT))) {
1158       SDOperand ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, VT, LN0->getChain(),
1159                                          LN0->getBasePtr(), LN0->getSrcValue(),
1160                                          LN0->getSrcValueOffset(), EVT);
1161       AddToWorkList(N);
1162       CombineTo(N0.Val, ExtLoad, ExtLoad.getValue(1));
1163       return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
1164     }
1165   }
1166
1167   // fold (and (load x), 255) -> (zextload x, i8)
1168   // fold (and (extload x, i16), 255) -> (zextload x, i8)
1169   if (N1C && N0.getOpcode() == ISD::LOAD) {
1170     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
1171     if (LN0->getExtensionType() != ISD::SEXTLOAD &&
1172         N0.hasOneUse()) {
1173       MVT::ValueType EVT, LoadedVT;
1174       if (N1C->getValue() == 255)
1175         EVT = MVT::i8;
1176       else if (N1C->getValue() == 65535)
1177         EVT = MVT::i16;
1178       else if (N1C->getValue() == ~0U)
1179         EVT = MVT::i32;
1180       else
1181         EVT = MVT::Other;
1182
1183       LoadedVT = LN0->getLoadedVT();
1184       if (EVT != MVT::Other && LoadedVT > EVT &&
1185           (!AfterLegalize || TLI.isLoadXLegal(ISD::ZEXTLOAD, EVT))) {
1186         MVT::ValueType PtrType = N0.getOperand(1).getValueType();
1187         // For big endian targets, we need to add an offset to the pointer to
1188         // load the correct bytes.  For little endian systems, we merely need to
1189         // read fewer bytes from the same pointer.
1190         unsigned PtrOff =
1191           (MVT::getSizeInBits(LoadedVT) - MVT::getSizeInBits(EVT)) / 8;
1192         SDOperand NewPtr = LN0->getBasePtr();
1193         if (!TLI.isLittleEndian())
1194           NewPtr = DAG.getNode(ISD::ADD, PtrType, NewPtr,
1195                                DAG.getConstant(PtrOff, PtrType));
1196         AddToWorkList(NewPtr.Val);
1197         SDOperand Load =
1198           DAG.getExtLoad(ISD::ZEXTLOAD, VT, LN0->getChain(), NewPtr,
1199                          LN0->getSrcValue(), LN0->getSrcValueOffset(), EVT);
1200         AddToWorkList(N);
1201         CombineTo(N0.Val, Load, Load.getValue(1));
1202         return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
1203       }
1204     }
1205   }
1206
1207   return SDOperand();
1208 }
1209
1210 SDOperand DAGCombiner::visitOR(SDNode *N) {
1211   SDOperand N0 = N->getOperand(0);
1212   SDOperand N1 = N->getOperand(1);
1213   SDOperand LL, LR, RL, RR, CC0, CC1;
1214   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1215   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1216   MVT::ValueType VT = N1.getValueType();
1217   unsigned OpSizeInBits = MVT::getSizeInBits(VT);
1218
1219   // fold (or c1, c2) -> c1|c2
1220   if (N0C && N1C)
1221     return DAG.getNode(ISD::OR, VT, N0, N1);
1222   // canonicalize constant to RHS
1223   if (N0C && !N1C)
1224     return DAG.getNode(ISD::OR, VT, N1, N0);
1225   // fold (or x, 0) -> x
1226   if (N1C && N1C->isNullValue())
1227     return N0;
1228   // fold (or x, -1) -> -1
1229   if (N1C && N1C->isAllOnesValue())
1230     return N1;
1231   // fold (or x, c) -> c iff (x & ~c) == 0
1232   if (N1C &&
1233       TLI.MaskedValueIsZero(N0,~N1C->getValue() & (~0ULL>>(64-OpSizeInBits))))
1234     return N1;
1235   // reassociate or
1236   SDOperand ROR = ReassociateOps(ISD::OR, N0, N1);
1237   if (ROR.Val != 0)
1238     return ROR;
1239   // Canonicalize (or (and X, c1), c2) -> (and (or X, c2), c1|c2)
1240   if (N1C && N0.getOpcode() == ISD::AND && N0.Val->hasOneUse() &&
1241              isa<ConstantSDNode>(N0.getOperand(1))) {
1242     ConstantSDNode *C1 = cast<ConstantSDNode>(N0.getOperand(1));
1243     return DAG.getNode(ISD::AND, VT, DAG.getNode(ISD::OR, VT, N0.getOperand(0),
1244                                                  N1),
1245                        DAG.getConstant(N1C->getValue() | C1->getValue(), VT));
1246   }
1247   // fold (or (setcc x), (setcc y)) -> (setcc (or x, y))
1248   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
1249     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
1250     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
1251
1252     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
1253         MVT::isInteger(LL.getValueType())) {
1254       // fold (X != 0) | (Y != 0) -> (X|Y != 0)
1255       // fold (X <  0) | (Y <  0) -> (X|Y < 0)
1256       if (cast<ConstantSDNode>(LR)->getValue() == 0 &&
1257           (Op1 == ISD::SETNE || Op1 == ISD::SETLT)) {
1258         SDOperand ORNode = DAG.getNode(ISD::OR, LR.getValueType(), LL, RL);
1259         AddToWorkList(ORNode.Val);
1260         return DAG.getSetCC(VT, ORNode, LR, Op1);
1261       }
1262       // fold (X != -1) | (Y != -1) -> (X&Y != -1)
1263       // fold (X >  -1) | (Y >  -1) -> (X&Y >  -1)
1264       if (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
1265           (Op1 == ISD::SETNE || Op1 == ISD::SETGT)) {
1266         SDOperand ANDNode = DAG.getNode(ISD::AND, LR.getValueType(), LL, RL);
1267         AddToWorkList(ANDNode.Val);
1268         return DAG.getSetCC(VT, ANDNode, LR, Op1);
1269       }
1270     }
1271     // canonicalize equivalent to ll == rl
1272     if (LL == RR && LR == RL) {
1273       Op1 = ISD::getSetCCSwappedOperands(Op1);
1274       std::swap(RL, RR);
1275     }
1276     if (LL == RL && LR == RR) {
1277       bool isInteger = MVT::isInteger(LL.getValueType());
1278       ISD::CondCode Result = ISD::getSetCCOrOperation(Op0, Op1, isInteger);
1279       if (Result != ISD::SETCC_INVALID)
1280         return DAG.getSetCC(N0.getValueType(), LL, LR, Result);
1281     }
1282   }
1283
1284   // Simplify: or (op x...), (op y...)  -> (op (or x, y))
1285   if (N0.getOpcode() == N1.getOpcode()) {
1286     SDOperand Tmp = SimplifyBinOpWithSameOpcodeHands(N);
1287     if (Tmp.Val) return Tmp;
1288   }
1289
1290   // (X & C1) | (Y & C2)  -> (X|Y) & C3  if possible.
1291   if (N0.getOpcode() == ISD::AND &&
1292       N1.getOpcode() == ISD::AND &&
1293       N0.getOperand(1).getOpcode() == ISD::Constant &&
1294       N1.getOperand(1).getOpcode() == ISD::Constant &&
1295       // Don't increase # computations.
1296       (N0.Val->hasOneUse() || N1.Val->hasOneUse())) {
1297     // We can only do this xform if we know that bits from X that are set in C2
1298     // but not in C1 are already zero.  Likewise for Y.
1299     uint64_t LHSMask = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
1300     uint64_t RHSMask = cast<ConstantSDNode>(N1.getOperand(1))->getValue();
1301
1302     if (TLI.MaskedValueIsZero(N0.getOperand(0), RHSMask&~LHSMask) &&
1303         TLI.MaskedValueIsZero(N1.getOperand(0), LHSMask&~RHSMask)) {
1304       SDOperand X =DAG.getNode(ISD::OR, VT, N0.getOperand(0), N1.getOperand(0));
1305       return DAG.getNode(ISD::AND, VT, X, DAG.getConstant(LHSMask|RHSMask, VT));
1306     }
1307   }
1308
1309
1310   // See if this is some rotate idiom.
1311   if (SDNode *Rot = MatchRotate(N0, N1))
1312     return SDOperand(Rot, 0);
1313
1314   return SDOperand();
1315 }
1316
1317
1318 /// MatchRotateHalf - Match "(X shl/srl V1) & V2" where V2 may not be present.
1319 static bool MatchRotateHalf(SDOperand Op, SDOperand &Shift, SDOperand &Mask) {
1320   if (Op.getOpcode() == ISD::AND) {
1321     if (isa<ConstantSDNode>(Op.getOperand(1))) {
1322       Mask = Op.getOperand(1);
1323       Op = Op.getOperand(0);
1324     } else {
1325       return false;
1326     }
1327   }
1328
1329   if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SHL) {
1330     Shift = Op;
1331     return true;
1332   }
1333   return false;
1334 }
1335
1336
1337 // MatchRotate - Handle an 'or' of two operands.  If this is one of the many
1338 // idioms for rotate, and if the target supports rotation instructions, generate
1339 // a rot[lr].
1340 SDNode *DAGCombiner::MatchRotate(SDOperand LHS, SDOperand RHS) {
1341   // Must be a legal type.  Expanded an promoted things won't work with rotates.
1342   MVT::ValueType VT = LHS.getValueType();
1343   if (!TLI.isTypeLegal(VT)) return 0;
1344
1345   // The target must have at least one rotate flavor.
1346   bool HasROTL = TLI.isOperationLegal(ISD::ROTL, VT);
1347   bool HasROTR = TLI.isOperationLegal(ISD::ROTR, VT);
1348   if (!HasROTL && !HasROTR) return 0;
1349
1350   // Match "(X shl/srl V1) & V2" where V2 may not be present.
1351   SDOperand LHSShift;   // The shift.
1352   SDOperand LHSMask;    // AND value if any.
1353   if (!MatchRotateHalf(LHS, LHSShift, LHSMask))
1354     return 0; // Not part of a rotate.
1355
1356   SDOperand RHSShift;   // The shift.
1357   SDOperand RHSMask;    // AND value if any.
1358   if (!MatchRotateHalf(RHS, RHSShift, RHSMask))
1359     return 0; // Not part of a rotate.
1360
1361   if (LHSShift.getOperand(0) != RHSShift.getOperand(0))
1362     return 0;   // Not shifting the same value.
1363
1364   if (LHSShift.getOpcode() == RHSShift.getOpcode())
1365     return 0;   // Shifts must disagree.
1366
1367   // Canonicalize shl to left side in a shl/srl pair.
1368   if (RHSShift.getOpcode() == ISD::SHL) {
1369     std::swap(LHS, RHS);
1370     std::swap(LHSShift, RHSShift);
1371     std::swap(LHSMask , RHSMask );
1372   }
1373
1374   unsigned OpSizeInBits = MVT::getSizeInBits(VT);
1375
1376   // fold (or (shl x, C1), (srl x, C2)) -> (rotl x, C1)
1377   // fold (or (shl x, C1), (srl x, C2)) -> (rotr x, C2)
1378   if (LHSShift.getOperand(1).getOpcode() == ISD::Constant &&
1379       RHSShift.getOperand(1).getOpcode() == ISD::Constant) {
1380     uint64_t LShVal = cast<ConstantSDNode>(LHSShift.getOperand(1))->getValue();
1381     uint64_t RShVal = cast<ConstantSDNode>(RHSShift.getOperand(1))->getValue();
1382     if ((LShVal + RShVal) != OpSizeInBits)
1383       return 0;
1384
1385     SDOperand Rot;
1386     if (HasROTL)
1387       Rot = DAG.getNode(ISD::ROTL, VT, LHSShift.getOperand(0),
1388                         LHSShift.getOperand(1));
1389     else
1390       Rot = DAG.getNode(ISD::ROTR, VT, LHSShift.getOperand(0),
1391                         RHSShift.getOperand(1));
1392
1393     // If there is an AND of either shifted operand, apply it to the result.
1394     if (LHSMask.Val || RHSMask.Val) {
1395       uint64_t Mask = MVT::getIntVTBitMask(VT);
1396
1397       if (LHSMask.Val) {
1398         uint64_t RHSBits = (1ULL << LShVal)-1;
1399         Mask &= cast<ConstantSDNode>(LHSMask)->getValue() | RHSBits;
1400       }
1401       if (RHSMask.Val) {
1402         uint64_t LHSBits = ~((1ULL << (OpSizeInBits-RShVal))-1);
1403         Mask &= cast<ConstantSDNode>(RHSMask)->getValue() | LHSBits;
1404       }
1405
1406       Rot = DAG.getNode(ISD::AND, VT, Rot, DAG.getConstant(Mask, VT));
1407     }
1408
1409     return Rot.Val;
1410   }
1411
1412   // If there is a mask here, and we have a variable shift, we can't be sure
1413   // that we're masking out the right stuff.
1414   if (LHSMask.Val || RHSMask.Val)
1415     return 0;
1416
1417   // fold (or (shl x, y), (srl x, (sub 32, y))) -> (rotl x, y)
1418   // fold (or (shl x, y), (srl x, (sub 32, y))) -> (rotr x, (sub 32, y))
1419   if (RHSShift.getOperand(1).getOpcode() == ISD::SUB &&
1420       LHSShift.getOperand(1) == RHSShift.getOperand(1).getOperand(1)) {
1421     if (ConstantSDNode *SUBC =
1422           dyn_cast<ConstantSDNode>(RHSShift.getOperand(1).getOperand(0))) {
1423       if (SUBC->getValue() == OpSizeInBits)
1424         if (HasROTL)
1425           return DAG.getNode(ISD::ROTL, VT, LHSShift.getOperand(0),
1426                              LHSShift.getOperand(1)).Val;
1427         else
1428           return DAG.getNode(ISD::ROTR, VT, LHSShift.getOperand(0),
1429                              LHSShift.getOperand(1)).Val;
1430     }
1431   }
1432
1433   // fold (or (shl x, (sub 32, y)), (srl x, r)) -> (rotr x, y)
1434   // fold (or (shl x, (sub 32, y)), (srl x, r)) -> (rotl x, (sub 32, y))
1435   if (LHSShift.getOperand(1).getOpcode() == ISD::SUB &&
1436       RHSShift.getOperand(1) == LHSShift.getOperand(1).getOperand(1)) {
1437     if (ConstantSDNode *SUBC =
1438           dyn_cast<ConstantSDNode>(LHSShift.getOperand(1).getOperand(0))) {
1439       if (SUBC->getValue() == OpSizeInBits)
1440         if (HasROTL)
1441           return DAG.getNode(ISD::ROTL, VT, LHSShift.getOperand(0),
1442                              LHSShift.getOperand(1)).Val;
1443         else
1444           return DAG.getNode(ISD::ROTR, VT, LHSShift.getOperand(0),
1445                              RHSShift.getOperand(1)).Val;
1446     }
1447   }
1448
1449   return 0;
1450 }
1451
1452
1453 SDOperand DAGCombiner::visitXOR(SDNode *N) {
1454   SDOperand N0 = N->getOperand(0);
1455   SDOperand N1 = N->getOperand(1);
1456   SDOperand LHS, RHS, CC;
1457   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1458   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1459   MVT::ValueType VT = N0.getValueType();
1460
1461   // fold (xor c1, c2) -> c1^c2
1462   if (N0C && N1C)
1463     return DAG.getNode(ISD::XOR, VT, N0, N1);
1464   // canonicalize constant to RHS
1465   if (N0C && !N1C)
1466     return DAG.getNode(ISD::XOR, VT, N1, N0);
1467   // fold (xor x, 0) -> x
1468   if (N1C && N1C->isNullValue())
1469     return N0;
1470   // reassociate xor
1471   SDOperand RXOR = ReassociateOps(ISD::XOR, N0, N1);
1472   if (RXOR.Val != 0)
1473     return RXOR;
1474   // fold !(x cc y) -> (x !cc y)
1475   if (N1C && N1C->getValue() == 1 && isSetCCEquivalent(N0, LHS, RHS, CC)) {
1476     bool isInt = MVT::isInteger(LHS.getValueType());
1477     ISD::CondCode NotCC = ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
1478                                                isInt);
1479     if (N0.getOpcode() == ISD::SETCC)
1480       return DAG.getSetCC(VT, LHS, RHS, NotCC);
1481     if (N0.getOpcode() == ISD::SELECT_CC)
1482       return DAG.getSelectCC(LHS, RHS, N0.getOperand(2),N0.getOperand(3),NotCC);
1483     assert(0 && "Unhandled SetCC Equivalent!");
1484     abort();
1485   }
1486   // fold !(x or y) -> (!x and !y) iff x or y are setcc
1487   if (N1C && N1C->getValue() == 1 &&
1488       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
1489     SDOperand LHS = N0.getOperand(0), RHS = N0.getOperand(1);
1490     if (isOneUseSetCC(RHS) || isOneUseSetCC(LHS)) {
1491       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
1492       LHS = DAG.getNode(ISD::XOR, VT, LHS, N1);  // RHS = ~LHS
1493       RHS = DAG.getNode(ISD::XOR, VT, RHS, N1);  // RHS = ~RHS
1494       AddToWorkList(LHS.Val); AddToWorkList(RHS.Val);
1495       return DAG.getNode(NewOpcode, VT, LHS, RHS);
1496     }
1497   }
1498   // fold !(x or y) -> (!x and !y) iff x or y are constants
1499   if (N1C && N1C->isAllOnesValue() &&
1500       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
1501     SDOperand LHS = N0.getOperand(0), RHS = N0.getOperand(1);
1502     if (isa<ConstantSDNode>(RHS) || isa<ConstantSDNode>(LHS)) {
1503       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
1504       LHS = DAG.getNode(ISD::XOR, VT, LHS, N1);  // RHS = ~LHS
1505       RHS = DAG.getNode(ISD::XOR, VT, RHS, N1);  // RHS = ~RHS
1506       AddToWorkList(LHS.Val); AddToWorkList(RHS.Val);
1507       return DAG.getNode(NewOpcode, VT, LHS, RHS);
1508     }
1509   }
1510   // fold (xor (xor x, c1), c2) -> (xor x, c1^c2)
1511   if (N1C && N0.getOpcode() == ISD::XOR) {
1512     ConstantSDNode *N00C = dyn_cast<ConstantSDNode>(N0.getOperand(0));
1513     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
1514     if (N00C)
1515       return DAG.getNode(ISD::XOR, VT, N0.getOperand(1),
1516                          DAG.getConstant(N1C->getValue()^N00C->getValue(), VT));
1517     if (N01C)
1518       return DAG.getNode(ISD::XOR, VT, N0.getOperand(0),
1519                          DAG.getConstant(N1C->getValue()^N01C->getValue(), VT));
1520   }
1521   // fold (xor x, x) -> 0
1522   if (N0 == N1) {
1523     if (!MVT::isVector(VT)) {
1524       return DAG.getConstant(0, VT);
1525     } else if (!AfterLegalize || TLI.isOperationLegal(ISD::BUILD_VECTOR, VT)) {
1526       // Produce a vector of zeros.
1527       SDOperand El = DAG.getConstant(0, MVT::getVectorBaseType(VT));
1528       std::vector<SDOperand> Ops(MVT::getVectorNumElements(VT), El);
1529       return DAG.getNode(ISD::BUILD_VECTOR, VT, &Ops[0], Ops.size());
1530     }
1531   }
1532
1533   // Simplify: xor (op x...), (op y...)  -> (op (xor x, y))
1534   if (N0.getOpcode() == N1.getOpcode()) {
1535     SDOperand Tmp = SimplifyBinOpWithSameOpcodeHands(N);
1536     if (Tmp.Val) return Tmp;
1537   }
1538
1539   // Simplify the expression using non-local knowledge.
1540   if (!MVT::isVector(VT) &&
1541       SimplifyDemandedBits(SDOperand(N, 0)))
1542     return SDOperand(N, 0);
1543
1544   return SDOperand();
1545 }
1546
1547 SDOperand DAGCombiner::visitSHL(SDNode *N) {
1548   SDOperand N0 = N->getOperand(0);
1549   SDOperand N1 = N->getOperand(1);
1550   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1551   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1552   MVT::ValueType VT = N0.getValueType();
1553   unsigned OpSizeInBits = MVT::getSizeInBits(VT);
1554
1555   // fold (shl c1, c2) -> c1<<c2
1556   if (N0C && N1C)
1557     return DAG.getNode(ISD::SHL, VT, N0, N1);
1558   // fold (shl 0, x) -> 0
1559   if (N0C && N0C->isNullValue())
1560     return N0;
1561   // fold (shl x, c >= size(x)) -> undef
1562   if (N1C && N1C->getValue() >= OpSizeInBits)
1563     return DAG.getNode(ISD::UNDEF, VT);
1564   // fold (shl x, 0) -> x
1565   if (N1C && N1C->isNullValue())
1566     return N0;
1567   // if (shl x, c) is known to be zero, return 0
1568   if (TLI.MaskedValueIsZero(SDOperand(N, 0), MVT::getIntVTBitMask(VT)))
1569     return DAG.getConstant(0, VT);
1570   if (SimplifyDemandedBits(SDOperand(N, 0)))
1571     return SDOperand(N, 0);
1572   // fold (shl (shl x, c1), c2) -> 0 or (shl x, c1+c2)
1573   if (N1C && N0.getOpcode() == ISD::SHL &&
1574       N0.getOperand(1).getOpcode() == ISD::Constant) {
1575     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
1576     uint64_t c2 = N1C->getValue();
1577     if (c1 + c2 > OpSizeInBits)
1578       return DAG.getConstant(0, VT);
1579     return DAG.getNode(ISD::SHL, VT, N0.getOperand(0),
1580                        DAG.getConstant(c1 + c2, N1.getValueType()));
1581   }
1582   // fold (shl (srl x, c1), c2) -> (shl (and x, -1 << c1), c2-c1) or
1583   //                               (srl (and x, -1 << c1), c1-c2)
1584   if (N1C && N0.getOpcode() == ISD::SRL &&
1585       N0.getOperand(1).getOpcode() == ISD::Constant) {
1586     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
1587     uint64_t c2 = N1C->getValue();
1588     SDOperand Mask = DAG.getNode(ISD::AND, VT, N0.getOperand(0),
1589                                  DAG.getConstant(~0ULL << c1, VT));
1590     if (c2 > c1)
1591       return DAG.getNode(ISD::SHL, VT, Mask,
1592                          DAG.getConstant(c2-c1, N1.getValueType()));
1593     else
1594       return DAG.getNode(ISD::SRL, VT, Mask,
1595                          DAG.getConstant(c1-c2, N1.getValueType()));
1596   }
1597   // fold (shl (sra x, c1), c1) -> (and x, -1 << c1)
1598   if (N1C && N0.getOpcode() == ISD::SRA && N1 == N0.getOperand(1))
1599     return DAG.getNode(ISD::AND, VT, N0.getOperand(0),
1600                        DAG.getConstant(~0ULL << N1C->getValue(), VT));
1601   // fold (shl (add x, c1), c2) -> (add (shl x, c2), c1<<c2)
1602   if (N1C && N0.getOpcode() == ISD::ADD && N0.Val->hasOneUse() &&
1603       isa<ConstantSDNode>(N0.getOperand(1))) {
1604     return DAG.getNode(ISD::ADD, VT,
1605                        DAG.getNode(ISD::SHL, VT, N0.getOperand(0), N1),
1606                        DAG.getNode(ISD::SHL, VT, N0.getOperand(1), N1));
1607   }
1608   return SDOperand();
1609 }
1610
1611 SDOperand DAGCombiner::visitSRA(SDNode *N) {
1612   SDOperand N0 = N->getOperand(0);
1613   SDOperand N1 = N->getOperand(1);
1614   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1615   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1616   MVT::ValueType VT = N0.getValueType();
1617
1618   // fold (sra c1, c2) -> c1>>c2
1619   if (N0C && N1C)
1620     return DAG.getNode(ISD::SRA, VT, N0, N1);
1621   // fold (sra 0, x) -> 0
1622   if (N0C && N0C->isNullValue())
1623     return N0;
1624   // fold (sra -1, x) -> -1
1625   if (N0C && N0C->isAllOnesValue())
1626     return N0;
1627   // fold (sra x, c >= size(x)) -> undef
1628   if (N1C && N1C->getValue() >= MVT::getSizeInBits(VT))
1629     return DAG.getNode(ISD::UNDEF, VT);
1630   // fold (sra x, 0) -> x
1631   if (N1C && N1C->isNullValue())
1632     return N0;
1633   // fold (sra (shl x, c1), c1) -> sext_inreg for some c1 and target supports
1634   // sext_inreg.
1635   if (N1C && N0.getOpcode() == ISD::SHL && N1 == N0.getOperand(1)) {
1636     unsigned LowBits = MVT::getSizeInBits(VT) - (unsigned)N1C->getValue();
1637     MVT::ValueType EVT;
1638     switch (LowBits) {
1639     default: EVT = MVT::Other; break;
1640     case  1: EVT = MVT::i1;    break;
1641     case  8: EVT = MVT::i8;    break;
1642     case 16: EVT = MVT::i16;   break;
1643     case 32: EVT = MVT::i32;   break;
1644     }
1645     if (EVT > MVT::Other && TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, EVT))
1646       return DAG.getNode(ISD::SIGN_EXTEND_INREG, VT, N0.getOperand(0),
1647                          DAG.getValueType(EVT));
1648   }
1649
1650   // fold (sra (sra x, c1), c2) -> (sra x, c1+c2)
1651   if (N1C && N0.getOpcode() == ISD::SRA) {
1652     if (ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1653       unsigned Sum = N1C->getValue() + C1->getValue();
1654       if (Sum >= MVT::getSizeInBits(VT)) Sum = MVT::getSizeInBits(VT)-1;
1655       return DAG.getNode(ISD::SRA, VT, N0.getOperand(0),
1656                          DAG.getConstant(Sum, N1C->getValueType(0)));
1657     }
1658   }
1659
1660   // Simplify, based on bits shifted out of the LHS.
1661   if (N1C && SimplifyDemandedBits(SDOperand(N, 0)))
1662     return SDOperand(N, 0);
1663
1664
1665   // If the sign bit is known to be zero, switch this to a SRL.
1666   if (TLI.MaskedValueIsZero(N0, MVT::getIntVTSignBit(VT)))
1667     return DAG.getNode(ISD::SRL, VT, N0, N1);
1668   return SDOperand();
1669 }
1670
1671 SDOperand DAGCombiner::visitSRL(SDNode *N) {
1672   SDOperand N0 = N->getOperand(0);
1673   SDOperand N1 = N->getOperand(1);
1674   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1675   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1676   MVT::ValueType VT = N0.getValueType();
1677   unsigned OpSizeInBits = MVT::getSizeInBits(VT);
1678
1679   // fold (srl c1, c2) -> c1 >>u c2
1680   if (N0C && N1C)
1681     return DAG.getNode(ISD::SRL, VT, N0, N1);
1682   // fold (srl 0, x) -> 0
1683   if (N0C && N0C->isNullValue())
1684     return N0;
1685   // fold (srl x, c >= size(x)) -> undef
1686   if (N1C && N1C->getValue() >= OpSizeInBits)
1687     return DAG.getNode(ISD::UNDEF, VT);
1688   // fold (srl x, 0) -> x
1689   if (N1C && N1C->isNullValue())
1690     return N0;
1691   // if (srl x, c) is known to be zero, return 0
1692   if (N1C && TLI.MaskedValueIsZero(SDOperand(N, 0), ~0ULL >> (64-OpSizeInBits)))
1693     return DAG.getConstant(0, VT);
1694   // fold (srl (srl x, c1), c2) -> 0 or (srl x, c1+c2)
1695   if (N1C && N0.getOpcode() == ISD::SRL &&
1696       N0.getOperand(1).getOpcode() == ISD::Constant) {
1697     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
1698     uint64_t c2 = N1C->getValue();
1699     if (c1 + c2 > OpSizeInBits)
1700       return DAG.getConstant(0, VT);
1701     return DAG.getNode(ISD::SRL, VT, N0.getOperand(0),
1702                        DAG.getConstant(c1 + c2, N1.getValueType()));
1703   }
1704
1705   // fold (srl (anyextend x), c) -> (anyextend (srl x, c))
1706   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
1707     // Shifting in all undef bits?
1708     MVT::ValueType SmallVT = N0.getOperand(0).getValueType();
1709     if (N1C->getValue() >= MVT::getSizeInBits(SmallVT))
1710       return DAG.getNode(ISD::UNDEF, VT);
1711
1712     SDOperand SmallShift = DAG.getNode(ISD::SRL, SmallVT, N0.getOperand(0), N1);
1713     AddToWorkList(SmallShift.Val);
1714     return DAG.getNode(ISD::ANY_EXTEND, VT, SmallShift);
1715   }
1716
1717   // fold (srl (sra X, Y), 31) -> (srl X, 31).  This srl only looks at the sign
1718   // bit, which is unmodified by sra.
1719   if (N1C && N1C->getValue()+1 == MVT::getSizeInBits(VT)) {
1720     if (N0.getOpcode() == ISD::SRA)
1721       return DAG.getNode(ISD::SRL, VT, N0.getOperand(0), N1);
1722   }
1723
1724   // fold (srl (ctlz x), "5") -> x  iff x has one bit set (the low bit).
1725   if (N1C && N0.getOpcode() == ISD::CTLZ &&
1726       N1C->getValue() == Log2_32(MVT::getSizeInBits(VT))) {
1727     uint64_t KnownZero, KnownOne, Mask = MVT::getIntVTBitMask(VT);
1728     TLI.ComputeMaskedBits(N0.getOperand(0), Mask, KnownZero, KnownOne);
1729
1730     // If any of the input bits are KnownOne, then the input couldn't be all
1731     // zeros, thus the result of the srl will always be zero.
1732     if (KnownOne) return DAG.getConstant(0, VT);
1733
1734     // If all of the bits input the to ctlz node are known to be zero, then
1735     // the result of the ctlz is "32" and the result of the shift is one.
1736     uint64_t UnknownBits = ~KnownZero & Mask;
1737     if (UnknownBits == 0) return DAG.getConstant(1, VT);
1738
1739     // Otherwise, check to see if there is exactly one bit input to the ctlz.
1740     if ((UnknownBits & (UnknownBits-1)) == 0) {
1741       // Okay, we know that only that the single bit specified by UnknownBits
1742       // could be set on input to the CTLZ node.  If this bit is set, the SRL
1743       // will return 0, if it is clear, it returns 1.  Change the CTLZ/SRL pair
1744       // to an SRL,XOR pair, which is likely to simplify more.
1745       unsigned ShAmt = CountTrailingZeros_64(UnknownBits);
1746       SDOperand Op = N0.getOperand(0);
1747       if (ShAmt) {
1748         Op = DAG.getNode(ISD::SRL, VT, Op,
1749                          DAG.getConstant(ShAmt, TLI.getShiftAmountTy()));
1750         AddToWorkList(Op.Val);
1751       }
1752       return DAG.getNode(ISD::XOR, VT, Op, DAG.getConstant(1, VT));
1753     }
1754   }
1755
1756   return SDOperand();
1757 }
1758
1759 SDOperand DAGCombiner::visitCTLZ(SDNode *N) {
1760   SDOperand N0 = N->getOperand(0);
1761   MVT::ValueType VT = N->getValueType(0);
1762
1763   // fold (ctlz c1) -> c2
1764   if (isa<ConstantSDNode>(N0))
1765     return DAG.getNode(ISD::CTLZ, VT, N0);
1766   return SDOperand();
1767 }
1768
1769 SDOperand DAGCombiner::visitCTTZ(SDNode *N) {
1770   SDOperand N0 = N->getOperand(0);
1771   MVT::ValueType VT = N->getValueType(0);
1772
1773   // fold (cttz c1) -> c2
1774   if (isa<ConstantSDNode>(N0))
1775     return DAG.getNode(ISD::CTTZ, VT, N0);
1776   return SDOperand();
1777 }
1778
1779 SDOperand DAGCombiner::visitCTPOP(SDNode *N) {
1780   SDOperand N0 = N->getOperand(0);
1781   MVT::ValueType VT = N->getValueType(0);
1782
1783   // fold (ctpop c1) -> c2
1784   if (isa<ConstantSDNode>(N0))
1785     return DAG.getNode(ISD::CTPOP, VT, N0);
1786   return SDOperand();
1787 }
1788
1789 SDOperand DAGCombiner::visitSELECT(SDNode *N) {
1790   SDOperand N0 = N->getOperand(0);
1791   SDOperand N1 = N->getOperand(1);
1792   SDOperand N2 = N->getOperand(2);
1793   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1794   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1795   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
1796   MVT::ValueType VT = N->getValueType(0);
1797
1798   // fold select C, X, X -> X
1799   if (N1 == N2)
1800     return N1;
1801   // fold select true, X, Y -> X
1802   if (N0C && !N0C->isNullValue())
1803     return N1;
1804   // fold select false, X, Y -> Y
1805   if (N0C && N0C->isNullValue())
1806     return N2;
1807   // fold select C, 1, X -> C | X
1808   if (MVT::i1 == VT && N1C && N1C->getValue() == 1)
1809     return DAG.getNode(ISD::OR, VT, N0, N2);
1810   // fold select C, 0, X -> ~C & X
1811   // FIXME: this should check for C type == X type, not i1?
1812   if (MVT::i1 == VT && N1C && N1C->isNullValue()) {
1813     SDOperand XORNode = DAG.getNode(ISD::XOR, VT, N0, DAG.getConstant(1, VT));
1814     AddToWorkList(XORNode.Val);
1815     return DAG.getNode(ISD::AND, VT, XORNode, N2);
1816   }
1817   // fold select C, X, 1 -> ~C | X
1818   if (MVT::i1 == VT && N2C && N2C->getValue() == 1) {
1819     SDOperand XORNode = DAG.getNode(ISD::XOR, VT, N0, DAG.getConstant(1, VT));
1820     AddToWorkList(XORNode.Val);
1821     return DAG.getNode(ISD::OR, VT, XORNode, N1);
1822   }
1823   // fold select C, X, 0 -> C & X
1824   // FIXME: this should check for C type == X type, not i1?
1825   if (MVT::i1 == VT && N2C && N2C->isNullValue())
1826     return DAG.getNode(ISD::AND, VT, N0, N1);
1827   // fold  X ? X : Y --> X ? 1 : Y --> X | Y
1828   if (MVT::i1 == VT && N0 == N1)
1829     return DAG.getNode(ISD::OR, VT, N0, N2);
1830   // fold X ? Y : X --> X ? Y : 0 --> X & Y
1831   if (MVT::i1 == VT && N0 == N2)
1832     return DAG.getNode(ISD::AND, VT, N0, N1);
1833
1834   // If we can fold this based on the true/false value, do so.
1835   if (SimplifySelectOps(N, N1, N2))
1836     return SDOperand(N, 0);  // Don't revisit N.
1837
1838   // fold selects based on a setcc into other things, such as min/max/abs
1839   if (N0.getOpcode() == ISD::SETCC)
1840     // FIXME:
1841     // Check against MVT::Other for SELECT_CC, which is a workaround for targets
1842     // having to say they don't support SELECT_CC on every type the DAG knows
1843     // about, since there is no way to mark an opcode illegal at all value types
1844     if (TLI.isOperationLegal(ISD::SELECT_CC, MVT::Other))
1845       return DAG.getNode(ISD::SELECT_CC, VT, N0.getOperand(0), N0.getOperand(1),
1846                          N1, N2, N0.getOperand(2));
1847     else
1848       return SimplifySelect(N0, N1, N2);
1849   return SDOperand();
1850 }
1851
1852 SDOperand DAGCombiner::visitSELECT_CC(SDNode *N) {
1853   SDOperand N0 = N->getOperand(0);
1854   SDOperand N1 = N->getOperand(1);
1855   SDOperand N2 = N->getOperand(2);
1856   SDOperand N3 = N->getOperand(3);
1857   SDOperand N4 = N->getOperand(4);
1858   ISD::CondCode CC = cast<CondCodeSDNode>(N4)->get();
1859
1860   // fold select_cc lhs, rhs, x, x, cc -> x
1861   if (N2 == N3)
1862     return N2;
1863
1864   // Determine if the condition we're dealing with is constant
1865   SDOperand SCC = SimplifySetCC(TLI.getSetCCResultTy(), N0, N1, CC, false);
1866   if (SCC.Val) AddToWorkList(SCC.Val);
1867
1868   if (ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.Val)) {
1869     if (SCCC->getValue())
1870       return N2;    // cond always true -> true val
1871     else
1872       return N3;    // cond always false -> false val
1873   }
1874
1875   // Fold to a simpler select_cc
1876   if (SCC.Val && SCC.getOpcode() == ISD::SETCC)
1877     return DAG.getNode(ISD::SELECT_CC, N2.getValueType(),
1878                        SCC.getOperand(0), SCC.getOperand(1), N2, N3,
1879                        SCC.getOperand(2));
1880
1881   // If we can fold this based on the true/false value, do so.
1882   if (SimplifySelectOps(N, N2, N3))
1883     return SDOperand(N, 0);  // Don't revisit N.
1884
1885   // fold select_cc into other things, such as min/max/abs
1886   return SimplifySelectCC(N0, N1, N2, N3, CC);
1887 }
1888
1889 SDOperand DAGCombiner::visitSETCC(SDNode *N) {
1890   return SimplifySetCC(N->getValueType(0), N->getOperand(0), N->getOperand(1),
1891                        cast<CondCodeSDNode>(N->getOperand(2))->get());
1892 }
1893
1894 SDOperand DAGCombiner::visitSIGN_EXTEND(SDNode *N) {
1895   SDOperand N0 = N->getOperand(0);
1896   MVT::ValueType VT = N->getValueType(0);
1897
1898   // fold (sext c1) -> c1
1899   if (isa<ConstantSDNode>(N0))
1900     return DAG.getNode(ISD::SIGN_EXTEND, VT, N0);
1901
1902   // fold (sext (sext x)) -> (sext x)
1903   // fold (sext (aext x)) -> (sext x)
1904   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
1905     return DAG.getNode(ISD::SIGN_EXTEND, VT, N0.getOperand(0));
1906
1907   // fold (sext (truncate x)) -> (sextinreg x).
1908   if (N0.getOpcode() == ISD::TRUNCATE &&
1909       (!AfterLegalize || TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG,
1910                                               N0.getValueType()))) {
1911     SDOperand Op = N0.getOperand(0);
1912     if (Op.getValueType() < VT) {
1913       Op = DAG.getNode(ISD::ANY_EXTEND, VT, Op);
1914     } else if (Op.getValueType() > VT) {
1915       Op = DAG.getNode(ISD::TRUNCATE, VT, Op);
1916     }
1917     return DAG.getNode(ISD::SIGN_EXTEND_INREG, VT, Op,
1918                        DAG.getValueType(N0.getValueType()));
1919   }
1920
1921   // fold (sext (load x)) -> (sext (truncate (sextload x)))
1922   if (ISD::isNON_EXTLoad(N0.Val) && N0.hasOneUse() &&
1923       (!AfterLegalize||TLI.isLoadXLegal(ISD::SEXTLOAD, N0.getValueType()))){
1924     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
1925     SDOperand ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, VT, LN0->getChain(),
1926                                        LN0->getBasePtr(), LN0->getSrcValue(),
1927                                        LN0->getSrcValueOffset(),
1928                                        N0.getValueType());
1929     CombineTo(N, ExtLoad);
1930     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
1931               ExtLoad.getValue(1));
1932     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
1933   }
1934
1935   // fold (sext (sextload x)) -> (sext (truncate (sextload x)))
1936   // fold (sext ( extload x)) -> (sext (truncate (sextload x)))
1937   if ((ISD::isSEXTLoad(N0.Val) || ISD::isEXTLoad(N0.Val)) && N0.hasOneUse()) {
1938     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
1939     MVT::ValueType EVT = LN0->getLoadedVT();
1940     SDOperand ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, VT, LN0->getChain(),
1941                                        LN0->getBasePtr(), LN0->getSrcValue(),
1942                                        LN0->getSrcValueOffset(), EVT);
1943     CombineTo(N, ExtLoad);
1944     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
1945               ExtLoad.getValue(1));
1946     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
1947   }
1948
1949   return SDOperand();
1950 }
1951
1952 SDOperand DAGCombiner::visitZERO_EXTEND(SDNode *N) {
1953   SDOperand N0 = N->getOperand(0);
1954   MVT::ValueType VT = N->getValueType(0);
1955
1956   // fold (zext c1) -> c1
1957   if (isa<ConstantSDNode>(N0))
1958     return DAG.getNode(ISD::ZERO_EXTEND, VT, N0);
1959   // fold (zext (zext x)) -> (zext x)
1960   // fold (zext (aext x)) -> (zext x)
1961   if (N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
1962     return DAG.getNode(ISD::ZERO_EXTEND, VT, N0.getOperand(0));
1963
1964   // fold (zext (truncate x)) -> (and x, mask)
1965   if (N0.getOpcode() == ISD::TRUNCATE &&
1966       (!AfterLegalize || TLI.isOperationLegal(ISD::AND, VT))) {
1967     SDOperand Op = N0.getOperand(0);
1968     if (Op.getValueType() < VT) {
1969       Op = DAG.getNode(ISD::ANY_EXTEND, VT, Op);
1970     } else if (Op.getValueType() > VT) {
1971       Op = DAG.getNode(ISD::TRUNCATE, VT, Op);
1972     }
1973     return DAG.getZeroExtendInReg(Op, N0.getValueType());
1974   }
1975
1976   // fold (zext (and (trunc x), cst)) -> (and x, cst).
1977   if (N0.getOpcode() == ISD::AND &&
1978       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
1979       N0.getOperand(1).getOpcode() == ISD::Constant) {
1980     SDOperand X = N0.getOperand(0).getOperand(0);
1981     if (X.getValueType() < VT) {
1982       X = DAG.getNode(ISD::ANY_EXTEND, VT, X);
1983     } else if (X.getValueType() > VT) {
1984       X = DAG.getNode(ISD::TRUNCATE, VT, X);
1985     }
1986     uint64_t Mask = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
1987     return DAG.getNode(ISD::AND, VT, X, DAG.getConstant(Mask, VT));
1988   }
1989
1990   // fold (zext (load x)) -> (zext (truncate (zextload x)))
1991   if (ISD::isNON_EXTLoad(N0.Val) && N0.hasOneUse() &&
1992       (!AfterLegalize||TLI.isLoadXLegal(ISD::ZEXTLOAD, N0.getValueType()))) {
1993     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
1994     SDOperand ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, VT, LN0->getChain(),
1995                                        LN0->getBasePtr(), LN0->getSrcValue(),
1996                                        LN0->getSrcValueOffset(),
1997                                        N0.getValueType());
1998     CombineTo(N, ExtLoad);
1999     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
2000               ExtLoad.getValue(1));
2001     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2002   }
2003
2004   // fold (zext (zextload x)) -> (zext (truncate (zextload x)))
2005   // fold (zext ( extload x)) -> (zext (truncate (zextload x)))
2006   if ((ISD::isZEXTLoad(N0.Val) || ISD::isEXTLoad(N0.Val)) && N0.hasOneUse()) {
2007     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2008     MVT::ValueType EVT = LN0->getLoadedVT();
2009     SDOperand ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, VT, LN0->getChain(),
2010                                        LN0->getBasePtr(), LN0->getSrcValue(),
2011                                        LN0->getSrcValueOffset(), EVT);
2012     CombineTo(N, ExtLoad);
2013     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
2014               ExtLoad.getValue(1));
2015     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2016   }
2017   return SDOperand();
2018 }
2019
2020 SDOperand DAGCombiner::visitANY_EXTEND(SDNode *N) {
2021   SDOperand N0 = N->getOperand(0);
2022   MVT::ValueType VT = N->getValueType(0);
2023
2024   // fold (aext c1) -> c1
2025   if (isa<ConstantSDNode>(N0))
2026     return DAG.getNode(ISD::ANY_EXTEND, VT, N0);
2027   // fold (aext (aext x)) -> (aext x)
2028   // fold (aext (zext x)) -> (zext x)
2029   // fold (aext (sext x)) -> (sext x)
2030   if (N0.getOpcode() == ISD::ANY_EXTEND  ||
2031       N0.getOpcode() == ISD::ZERO_EXTEND ||
2032       N0.getOpcode() == ISD::SIGN_EXTEND)
2033     return DAG.getNode(N0.getOpcode(), VT, N0.getOperand(0));
2034
2035   // fold (aext (truncate x))
2036   if (N0.getOpcode() == ISD::TRUNCATE) {
2037     SDOperand TruncOp = N0.getOperand(0);
2038     if (TruncOp.getValueType() == VT)
2039       return TruncOp; // x iff x size == zext size.
2040     if (TruncOp.getValueType() > VT)
2041       return DAG.getNode(ISD::TRUNCATE, VT, TruncOp);
2042     return DAG.getNode(ISD::ANY_EXTEND, VT, TruncOp);
2043   }
2044
2045   // fold (aext (and (trunc x), cst)) -> (and x, cst).
2046   if (N0.getOpcode() == ISD::AND &&
2047       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
2048       N0.getOperand(1).getOpcode() == ISD::Constant) {
2049     SDOperand X = N0.getOperand(0).getOperand(0);
2050     if (X.getValueType() < VT) {
2051       X = DAG.getNode(ISD::ANY_EXTEND, VT, X);
2052     } else if (X.getValueType() > VT) {
2053       X = DAG.getNode(ISD::TRUNCATE, VT, X);
2054     }
2055     uint64_t Mask = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
2056     return DAG.getNode(ISD::AND, VT, X, DAG.getConstant(Mask, VT));
2057   }
2058
2059   // fold (aext (load x)) -> (aext (truncate (extload x)))
2060   if (ISD::isNON_EXTLoad(N0.Val) && N0.hasOneUse() &&
2061       (!AfterLegalize||TLI.isLoadXLegal(ISD::EXTLOAD, N0.getValueType()))) {
2062     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2063     SDOperand ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, VT, LN0->getChain(),
2064                                        LN0->getBasePtr(), LN0->getSrcValue(),
2065                                        LN0->getSrcValueOffset(),
2066                                        N0.getValueType());
2067     CombineTo(N, ExtLoad);
2068     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
2069               ExtLoad.getValue(1));
2070     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2071   }
2072
2073   // fold (aext (zextload x)) -> (aext (truncate (zextload x)))
2074   // fold (aext (sextload x)) -> (aext (truncate (sextload x)))
2075   // fold (aext ( extload x)) -> (aext (truncate (extload  x)))
2076   if (N0.getOpcode() == ISD::LOAD && !ISD::isNON_EXTLoad(N0.Val) &&
2077       N0.hasOneUse()) {
2078     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2079     MVT::ValueType EVT = LN0->getLoadedVT();
2080     SDOperand ExtLoad = DAG.getExtLoad(LN0->getExtensionType(), VT,
2081                                        LN0->getChain(), LN0->getBasePtr(),
2082                                        LN0->getSrcValue(),
2083                                        LN0->getSrcValueOffset(), EVT);
2084     CombineTo(N, ExtLoad);
2085     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
2086               ExtLoad.getValue(1));
2087     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2088   }
2089   return SDOperand();
2090 }
2091
2092
2093 SDOperand DAGCombiner::visitSIGN_EXTEND_INREG(SDNode *N) {
2094   SDOperand N0 = N->getOperand(0);
2095   SDOperand N1 = N->getOperand(1);
2096   MVT::ValueType VT = N->getValueType(0);
2097   MVT::ValueType EVT = cast<VTSDNode>(N1)->getVT();
2098   unsigned EVTBits = MVT::getSizeInBits(EVT);
2099
2100   // fold (sext_in_reg c1) -> c1
2101   if (isa<ConstantSDNode>(N0) || N0.getOpcode() == ISD::UNDEF)
2102     return DAG.getNode(ISD::SIGN_EXTEND_INREG, VT, N0, N1);
2103
2104   // If the input is already sign extended, just drop the extension.
2105   if (TLI.ComputeNumSignBits(N0) >= MVT::getSizeInBits(VT)-EVTBits+1)
2106     return N0;
2107
2108   // fold (sext_in_reg (sext_in_reg x, VT2), VT1) -> (sext_in_reg x, minVT) pt2
2109   if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
2110       EVT < cast<VTSDNode>(N0.getOperand(1))->getVT()) {
2111     return DAG.getNode(ISD::SIGN_EXTEND_INREG, VT, N0.getOperand(0), N1);
2112   }
2113
2114   // fold (sext_in_reg x) -> (zext_in_reg x) if the sign bit is zero
2115   if (TLI.MaskedValueIsZero(N0, 1ULL << (EVTBits-1)))
2116     return DAG.getZeroExtendInReg(N0, EVT);
2117
2118   // fold (sext_in_reg (srl X, 24), i8) -> sra X, 24
2119   // fold (sext_in_reg (srl X, 23), i8) -> sra X, 23 iff possible.
2120   // We already fold "(sext_in_reg (srl X, 25), i8) -> srl X, 25" above.
2121   if (N0.getOpcode() == ISD::SRL) {
2122     if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
2123       if (ShAmt->getValue()+EVTBits <= MVT::getSizeInBits(VT)) {
2124         // We can turn this into an SRA iff the input to the SRL is already sign
2125         // extended enough.
2126         unsigned InSignBits = TLI.ComputeNumSignBits(N0.getOperand(0));
2127         if (MVT::getSizeInBits(VT)-(ShAmt->getValue()+EVTBits) < InSignBits)
2128           return DAG.getNode(ISD::SRA, VT, N0.getOperand(0), N0.getOperand(1));
2129       }
2130   }
2131
2132   // fold (sext_inreg (extload x)) -> (sextload x)
2133   if (ISD::isEXTLoad(N0.Val) &&
2134       EVT == cast<LoadSDNode>(N0)->getLoadedVT() &&
2135       (!AfterLegalize || TLI.isLoadXLegal(ISD::SEXTLOAD, EVT))) {
2136     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2137     SDOperand ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, VT, LN0->getChain(),
2138                                        LN0->getBasePtr(), LN0->getSrcValue(),
2139                                        LN0->getSrcValueOffset(), EVT);
2140     CombineTo(N, ExtLoad);
2141     CombineTo(N0.Val, ExtLoad, ExtLoad.getValue(1));
2142     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2143   }
2144   // fold (sext_inreg (zextload x)) -> (sextload x) iff load has one use
2145   if (ISD::isZEXTLoad(N0.Val) && N0.hasOneUse() &&
2146       EVT == cast<LoadSDNode>(N0)->getLoadedVT() &&
2147       (!AfterLegalize || TLI.isLoadXLegal(ISD::SEXTLOAD, EVT))) {
2148     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2149     SDOperand ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, VT, LN0->getChain(),
2150                                        LN0->getBasePtr(), LN0->getSrcValue(),
2151                                        LN0->getSrcValueOffset(), EVT);
2152     CombineTo(N, ExtLoad);
2153     CombineTo(N0.Val, ExtLoad, ExtLoad.getValue(1));
2154     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2155   }
2156   return SDOperand();
2157 }
2158
2159 SDOperand DAGCombiner::visitTRUNCATE(SDNode *N) {
2160   SDOperand N0 = N->getOperand(0);
2161   MVT::ValueType VT = N->getValueType(0);
2162
2163   // noop truncate
2164   if (N0.getValueType() == N->getValueType(0))
2165     return N0;
2166   // fold (truncate c1) -> c1
2167   if (isa<ConstantSDNode>(N0))
2168     return DAG.getNode(ISD::TRUNCATE, VT, N0);
2169   // fold (truncate (truncate x)) -> (truncate x)
2170   if (N0.getOpcode() == ISD::TRUNCATE)
2171     return DAG.getNode(ISD::TRUNCATE, VT, N0.getOperand(0));
2172   // fold (truncate (ext x)) -> (ext x) or (truncate x) or x
2173   if (N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::SIGN_EXTEND||
2174       N0.getOpcode() == ISD::ANY_EXTEND) {
2175     if (N0.getValueType() < VT)
2176       // if the source is smaller than the dest, we still need an extend
2177       return DAG.getNode(N0.getOpcode(), VT, N0.getOperand(0));
2178     else if (N0.getValueType() > VT)
2179       // if the source is larger than the dest, than we just need the truncate
2180       return DAG.getNode(ISD::TRUNCATE, VT, N0.getOperand(0));
2181     else
2182       // if the source and dest are the same type, we can drop both the extend
2183       // and the truncate
2184       return N0.getOperand(0);
2185   }
2186   // fold (truncate (load x)) -> (smaller load x)
2187   if (ISD::isNON_EXTLoad(N0.Val) && N0.hasOneUse()) {
2188     assert(MVT::getSizeInBits(N0.getValueType()) > MVT::getSizeInBits(VT) &&
2189            "Cannot truncate to larger type!");
2190     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2191     MVT::ValueType PtrType = N0.getOperand(1).getValueType();
2192     // For big endian targets, we need to add an offset to the pointer to load
2193     // the correct bytes.  For little endian systems, we merely need to read
2194     // fewer bytes from the same pointer.
2195     uint64_t PtrOff =
2196       (MVT::getSizeInBits(N0.getValueType()) - MVT::getSizeInBits(VT)) / 8;
2197     SDOperand NewPtr = TLI.isLittleEndian() ? LN0->getBasePtr() :
2198       DAG.getNode(ISD::ADD, PtrType, LN0->getBasePtr(),
2199                   DAG.getConstant(PtrOff, PtrType));
2200     AddToWorkList(NewPtr.Val);
2201     SDOperand Load = DAG.getLoad(VT, LN0->getChain(), NewPtr,
2202                                  LN0->getSrcValue(), LN0->getSrcValueOffset());
2203     AddToWorkList(N);
2204     CombineTo(N0.Val, Load, Load.getValue(1));
2205     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2206   }
2207   return SDOperand();
2208 }
2209
2210 SDOperand DAGCombiner::visitBIT_CONVERT(SDNode *N) {
2211   SDOperand N0 = N->getOperand(0);
2212   MVT::ValueType VT = N->getValueType(0);
2213
2214   // If the input is a constant, let getNode() fold it.
2215   if (isa<ConstantSDNode>(N0) || isa<ConstantFPSDNode>(N0)) {
2216     SDOperand Res = DAG.getNode(ISD::BIT_CONVERT, VT, N0);
2217     if (Res.Val != N) return Res;
2218   }
2219
2220   if (N0.getOpcode() == ISD::BIT_CONVERT)  // conv(conv(x,t1),t2) -> conv(x,t2)
2221     return DAG.getNode(ISD::BIT_CONVERT, VT, N0.getOperand(0));
2222
2223   // fold (conv (load x)) -> (load (conv*)x)
2224   // FIXME: These xforms need to know that the resultant load doesn't need a
2225   // higher alignment than the original!
2226   if (0 && ISD::isNON_EXTLoad(N0.Val) && N0.hasOneUse()) {
2227     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2228     SDOperand Load = DAG.getLoad(VT, LN0->getChain(), LN0->getBasePtr(),
2229                                  LN0->getSrcValue(), LN0->getSrcValueOffset());
2230     AddToWorkList(N);
2231     CombineTo(N0.Val, DAG.getNode(ISD::BIT_CONVERT, N0.getValueType(), Load),
2232               Load.getValue(1));
2233     return Load;
2234   }
2235
2236   return SDOperand();
2237 }
2238
2239 SDOperand DAGCombiner::visitVBIT_CONVERT(SDNode *N) {
2240   SDOperand N0 = N->getOperand(0);
2241   MVT::ValueType VT = N->getValueType(0);
2242
2243   // If the input is a VBUILD_VECTOR with all constant elements, fold this now.
2244   // First check to see if this is all constant.
2245   if (N0.getOpcode() == ISD::VBUILD_VECTOR && N0.Val->hasOneUse() &&
2246       VT == MVT::Vector) {
2247     bool isSimple = true;
2248     for (unsigned i = 0, e = N0.getNumOperands()-2; i != e; ++i)
2249       if (N0.getOperand(i).getOpcode() != ISD::UNDEF &&
2250           N0.getOperand(i).getOpcode() != ISD::Constant &&
2251           N0.getOperand(i).getOpcode() != ISD::ConstantFP) {
2252         isSimple = false;
2253         break;
2254       }
2255
2256     MVT::ValueType DestEltVT = cast<VTSDNode>(N->getOperand(2))->getVT();
2257     if (isSimple && !MVT::isVector(DestEltVT)) {
2258       return ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(N0.Val, DestEltVT);
2259     }
2260   }
2261
2262   return SDOperand();
2263 }
2264
2265 /// ConstantFoldVBIT_CONVERTofVBUILD_VECTOR - We know that BV is a vbuild_vector
2266 /// node with Constant, ConstantFP or Undef operands.  DstEltVT indicates the
2267 /// destination element value type.
2268 SDOperand DAGCombiner::
2269 ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(SDNode *BV, MVT::ValueType DstEltVT) {
2270   MVT::ValueType SrcEltVT = BV->getOperand(0).getValueType();
2271
2272   // If this is already the right type, we're done.
2273   if (SrcEltVT == DstEltVT) return SDOperand(BV, 0);
2274
2275   unsigned SrcBitSize = MVT::getSizeInBits(SrcEltVT);
2276   unsigned DstBitSize = MVT::getSizeInBits(DstEltVT);
2277
2278   // If this is a conversion of N elements of one type to N elements of another
2279   // type, convert each element.  This handles FP<->INT cases.
2280   if (SrcBitSize == DstBitSize) {
2281     SmallVector<SDOperand, 8> Ops;
2282     for (unsigned i = 0, e = BV->getNumOperands()-2; i != e; ++i) {
2283       Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, DstEltVT, BV->getOperand(i)));
2284       AddToWorkList(Ops.back().Val);
2285     }
2286     Ops.push_back(*(BV->op_end()-2)); // Add num elements.
2287     Ops.push_back(DAG.getValueType(DstEltVT));
2288     return DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector, &Ops[0], Ops.size());
2289   }
2290
2291   // Otherwise, we're growing or shrinking the elements.  To avoid having to
2292   // handle annoying details of growing/shrinking FP values, we convert them to
2293   // int first.
2294   if (MVT::isFloatingPoint(SrcEltVT)) {
2295     // Convert the input float vector to a int vector where the elements are the
2296     // same sizes.
2297     assert((SrcEltVT == MVT::f32 || SrcEltVT == MVT::f64) && "Unknown FP VT!");
2298     MVT::ValueType IntVT = SrcEltVT == MVT::f32 ? MVT::i32 : MVT::i64;
2299     BV = ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(BV, IntVT).Val;
2300     SrcEltVT = IntVT;
2301   }
2302
2303   // Now we know the input is an integer vector.  If the output is a FP type,
2304   // convert to integer first, then to FP of the right size.
2305   if (MVT::isFloatingPoint(DstEltVT)) {
2306     assert((DstEltVT == MVT::f32 || DstEltVT == MVT::f64) && "Unknown FP VT!");
2307     MVT::ValueType TmpVT = DstEltVT == MVT::f32 ? MVT::i32 : MVT::i64;
2308     SDNode *Tmp = ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(BV, TmpVT).Val;
2309
2310     // Next, convert to FP elements of the same size.
2311     return ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(Tmp, DstEltVT);
2312   }
2313
2314   // Okay, we know the src/dst types are both integers of differing types.
2315   // Handling growing first.
2316   assert(MVT::isInteger(SrcEltVT) && MVT::isInteger(DstEltVT));
2317   if (SrcBitSize < DstBitSize) {
2318     unsigned NumInputsPerOutput = DstBitSize/SrcBitSize;
2319
2320     SmallVector<SDOperand, 8> Ops;
2321     for (unsigned i = 0, e = BV->getNumOperands()-2; i != e;
2322          i += NumInputsPerOutput) {
2323       bool isLE = TLI.isLittleEndian();
2324       uint64_t NewBits = 0;
2325       bool EltIsUndef = true;
2326       for (unsigned j = 0; j != NumInputsPerOutput; ++j) {
2327         // Shift the previously computed bits over.
2328         NewBits <<= SrcBitSize;
2329         SDOperand Op = BV->getOperand(i+ (isLE ? (NumInputsPerOutput-j-1) : j));
2330         if (Op.getOpcode() == ISD::UNDEF) continue;
2331         EltIsUndef = false;
2332
2333         NewBits |= cast<ConstantSDNode>(Op)->getValue();
2334       }
2335
2336       if (EltIsUndef)
2337         Ops.push_back(DAG.getNode(ISD::UNDEF, DstEltVT));
2338       else
2339         Ops.push_back(DAG.getConstant(NewBits, DstEltVT));
2340     }
2341
2342     Ops.push_back(DAG.getConstant(Ops.size(), MVT::i32)); // Add num elements.
2343     Ops.push_back(DAG.getValueType(DstEltVT));            // Add element size.
2344     return DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector, &Ops[0], Ops.size());
2345   }
2346
2347   // Finally, this must be the case where we are shrinking elements: each input
2348   // turns into multiple outputs.
2349   unsigned NumOutputsPerInput = SrcBitSize/DstBitSize;
2350   SmallVector<SDOperand, 8> Ops;
2351   for (unsigned i = 0, e = BV->getNumOperands()-2; i != e; ++i) {
2352     if (BV->getOperand(i).getOpcode() == ISD::UNDEF) {
2353       for (unsigned j = 0; j != NumOutputsPerInput; ++j)
2354         Ops.push_back(DAG.getNode(ISD::UNDEF, DstEltVT));
2355       continue;
2356     }
2357     uint64_t OpVal = cast<ConstantSDNode>(BV->getOperand(i))->getValue();
2358
2359     for (unsigned j = 0; j != NumOutputsPerInput; ++j) {
2360       unsigned ThisVal = OpVal & ((1ULL << DstBitSize)-1);
2361       OpVal >>= DstBitSize;
2362       Ops.push_back(DAG.getConstant(ThisVal, DstEltVT));
2363     }
2364
2365     // For big endian targets, swap the order of the pieces of each element.
2366     if (!TLI.isLittleEndian())
2367       std::reverse(Ops.end()-NumOutputsPerInput, Ops.end());
2368   }
2369   Ops.push_back(DAG.getConstant(Ops.size(), MVT::i32)); // Add num elements.
2370   Ops.push_back(DAG.getValueType(DstEltVT));            // Add element size.
2371   return DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector, &Ops[0], Ops.size());
2372 }
2373
2374
2375
2376 SDOperand DAGCombiner::visitFADD(SDNode *N) {
2377   SDOperand N0 = N->getOperand(0);
2378   SDOperand N1 = N->getOperand(1);
2379   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2380   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2381   MVT::ValueType VT = N->getValueType(0);
2382
2383   // fold (fadd c1, c2) -> c1+c2
2384   if (N0CFP && N1CFP)
2385     return DAG.getNode(ISD::FADD, VT, N0, N1);
2386   // canonicalize constant to RHS
2387   if (N0CFP && !N1CFP)
2388     return DAG.getNode(ISD::FADD, VT, N1, N0);
2389   // fold (A + (-B)) -> A-B
2390   if (N1.getOpcode() == ISD::FNEG)
2391     return DAG.getNode(ISD::FSUB, VT, N0, N1.getOperand(0));
2392   // fold ((-A) + B) -> B-A
2393   if (N0.getOpcode() == ISD::FNEG)
2394     return DAG.getNode(ISD::FSUB, VT, N1, N0.getOperand(0));
2395   return SDOperand();
2396 }
2397
2398 SDOperand DAGCombiner::visitFSUB(SDNode *N) {
2399   SDOperand N0 = N->getOperand(0);
2400   SDOperand N1 = N->getOperand(1);
2401   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2402   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2403   MVT::ValueType VT = N->getValueType(0);
2404
2405   // fold (fsub c1, c2) -> c1-c2
2406   if (N0CFP && N1CFP)
2407     return DAG.getNode(ISD::FSUB, VT, N0, N1);
2408   // fold (A-(-B)) -> A+B
2409   if (N1.getOpcode() == ISD::FNEG)
2410     return DAG.getNode(ISD::FADD, VT, N0, N1.getOperand(0));
2411   return SDOperand();
2412 }
2413
2414 SDOperand DAGCombiner::visitFMUL(SDNode *N) {
2415   SDOperand N0 = N->getOperand(0);
2416   SDOperand N1 = N->getOperand(1);
2417   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2418   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2419   MVT::ValueType VT = N->getValueType(0);
2420
2421   // fold (fmul c1, c2) -> c1*c2
2422   if (N0CFP && N1CFP)
2423     return DAG.getNode(ISD::FMUL, VT, N0, N1);
2424   // canonicalize constant to RHS
2425   if (N0CFP && !N1CFP)
2426     return DAG.getNode(ISD::FMUL, VT, N1, N0);
2427   // fold (fmul X, 2.0) -> (fadd X, X)
2428   if (N1CFP && N1CFP->isExactlyValue(+2.0))
2429     return DAG.getNode(ISD::FADD, VT, N0, N0);
2430   return SDOperand();
2431 }
2432
2433 SDOperand DAGCombiner::visitFDIV(SDNode *N) {
2434   SDOperand N0 = N->getOperand(0);
2435   SDOperand N1 = N->getOperand(1);
2436   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2437   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2438   MVT::ValueType VT = N->getValueType(0);
2439
2440   // fold (fdiv c1, c2) -> c1/c2
2441   if (N0CFP && N1CFP)
2442     return DAG.getNode(ISD::FDIV, VT, N0, N1);
2443   return SDOperand();
2444 }
2445
2446 SDOperand DAGCombiner::visitFREM(SDNode *N) {
2447   SDOperand N0 = N->getOperand(0);
2448   SDOperand N1 = N->getOperand(1);
2449   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2450   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2451   MVT::ValueType VT = N->getValueType(0);
2452
2453   // fold (frem c1, c2) -> fmod(c1,c2)
2454   if (N0CFP && N1CFP)
2455     return DAG.getNode(ISD::FREM, VT, N0, N1);
2456   return SDOperand();
2457 }
2458
2459 SDOperand DAGCombiner::visitFCOPYSIGN(SDNode *N) {
2460   SDOperand N0 = N->getOperand(0);
2461   SDOperand N1 = N->getOperand(1);
2462   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2463   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2464   MVT::ValueType VT = N->getValueType(0);
2465
2466   if (N0CFP && N1CFP)  // Constant fold
2467     return DAG.getNode(ISD::FCOPYSIGN, VT, N0, N1);
2468
2469   if (N1CFP) {
2470     // copysign(x, c1) -> fabs(x)       iff ispos(c1)
2471     // copysign(x, c1) -> fneg(fabs(x)) iff isneg(c1)
2472     union {
2473       double d;
2474       int64_t i;
2475     } u;
2476     u.d = N1CFP->getValue();
2477     if (u.i >= 0)
2478       return DAG.getNode(ISD::FABS, VT, N0);
2479     else
2480       return DAG.getNode(ISD::FNEG, VT, DAG.getNode(ISD::FABS, VT, N0));
2481   }
2482
2483   // copysign(fabs(x), y) -> copysign(x, y)
2484   // copysign(fneg(x), y) -> copysign(x, y)
2485   // copysign(copysign(x,z), y) -> copysign(x, y)
2486   if (N0.getOpcode() == ISD::FABS || N0.getOpcode() == ISD::FNEG ||
2487       N0.getOpcode() == ISD::FCOPYSIGN)
2488     return DAG.getNode(ISD::FCOPYSIGN, VT, N0.getOperand(0), N1);
2489
2490   // copysign(x, abs(y)) -> abs(x)
2491   if (N1.getOpcode() == ISD::FABS)
2492     return DAG.getNode(ISD::FABS, VT, N0);
2493
2494   // copysign(x, copysign(y,z)) -> copysign(x, z)
2495   if (N1.getOpcode() == ISD::FCOPYSIGN)
2496     return DAG.getNode(ISD::FCOPYSIGN, VT, N0, N1.getOperand(1));
2497
2498   // copysign(x, fp_extend(y)) -> copysign(x, y)
2499   // copysign(x, fp_round(y)) -> copysign(x, y)
2500   if (N1.getOpcode() == ISD::FP_EXTEND || N1.getOpcode() == ISD::FP_ROUND)
2501     return DAG.getNode(ISD::FCOPYSIGN, VT, N0, N1.getOperand(0));
2502
2503   return SDOperand();
2504 }
2505
2506
2507
2508 SDOperand DAGCombiner::visitSINT_TO_FP(SDNode *N) {
2509   SDOperand N0 = N->getOperand(0);
2510   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2511   MVT::ValueType VT = N->getValueType(0);
2512
2513   // fold (sint_to_fp c1) -> c1fp
2514   if (N0C)
2515     return DAG.getNode(ISD::SINT_TO_FP, VT, N0);
2516   return SDOperand();
2517 }
2518
2519 SDOperand DAGCombiner::visitUINT_TO_FP(SDNode *N) {
2520   SDOperand N0 = N->getOperand(0);
2521   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2522   MVT::ValueType VT = N->getValueType(0);
2523
2524   // fold (uint_to_fp c1) -> c1fp
2525   if (N0C)
2526     return DAG.getNode(ISD::UINT_TO_FP, VT, N0);
2527   return SDOperand();
2528 }
2529
2530 SDOperand DAGCombiner::visitFP_TO_SINT(SDNode *N) {
2531   SDOperand N0 = N->getOperand(0);
2532   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2533   MVT::ValueType VT = N->getValueType(0);
2534
2535   // fold (fp_to_sint c1fp) -> c1
2536   if (N0CFP)
2537     return DAG.getNode(ISD::FP_TO_SINT, VT, N0);
2538   return SDOperand();
2539 }
2540
2541 SDOperand DAGCombiner::visitFP_TO_UINT(SDNode *N) {
2542   SDOperand N0 = N->getOperand(0);
2543   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2544   MVT::ValueType VT = N->getValueType(0);
2545
2546   // fold (fp_to_uint c1fp) -> c1
2547   if (N0CFP)
2548     return DAG.getNode(ISD::FP_TO_UINT, VT, N0);
2549   return SDOperand();
2550 }
2551
2552 SDOperand DAGCombiner::visitFP_ROUND(SDNode *N) {
2553   SDOperand N0 = N->getOperand(0);
2554   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2555   MVT::ValueType VT = N->getValueType(0);
2556
2557   // fold (fp_round c1fp) -> c1fp
2558   if (N0CFP)
2559     return DAG.getNode(ISD::FP_ROUND, VT, N0);
2560
2561   // fold (fp_round (fp_extend x)) -> x
2562   if (N0.getOpcode() == ISD::FP_EXTEND && VT == N0.getOperand(0).getValueType())
2563     return N0.getOperand(0);
2564
2565   // fold (fp_round (copysign X, Y)) -> (copysign (fp_round X), Y)
2566   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.Val->hasOneUse()) {
2567     SDOperand Tmp = DAG.getNode(ISD::FP_ROUND, VT, N0.getOperand(0));
2568     AddToWorkList(Tmp.Val);
2569     return DAG.getNode(ISD::FCOPYSIGN, VT, Tmp, N0.getOperand(1));
2570   }
2571
2572   return SDOperand();
2573 }
2574
2575 SDOperand DAGCombiner::visitFP_ROUND_INREG(SDNode *N) {
2576   SDOperand N0 = N->getOperand(0);
2577   MVT::ValueType VT = N->getValueType(0);
2578   MVT::ValueType EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
2579   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2580
2581   // fold (fp_round_inreg c1fp) -> c1fp
2582   if (N0CFP) {
2583     SDOperand Round = DAG.getConstantFP(N0CFP->getValue(), EVT);
2584     return DAG.getNode(ISD::FP_EXTEND, VT, Round);
2585   }
2586   return SDOperand();
2587 }
2588
2589 SDOperand DAGCombiner::visitFP_EXTEND(SDNode *N) {
2590   SDOperand N0 = N->getOperand(0);
2591   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2592   MVT::ValueType VT = N->getValueType(0);
2593
2594   // fold (fp_extend c1fp) -> c1fp
2595   if (N0CFP)
2596     return DAG.getNode(ISD::FP_EXTEND, VT, N0);
2597
2598   // fold (fpext (load x)) -> (fpext (fpround (extload x)))
2599   if (ISD::isNON_EXTLoad(N0.Val) && N0.hasOneUse() &&
2600       (!AfterLegalize||TLI.isLoadXLegal(ISD::EXTLOAD, N0.getValueType()))) {
2601     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2602     SDOperand ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, VT, LN0->getChain(),
2603                                        LN0->getBasePtr(), LN0->getSrcValue(),
2604                                        LN0->getSrcValueOffset(),
2605                                        N0.getValueType());
2606     CombineTo(N, ExtLoad);
2607     CombineTo(N0.Val, DAG.getNode(ISD::FP_ROUND, N0.getValueType(), ExtLoad),
2608               ExtLoad.getValue(1));
2609     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2610   }
2611
2612
2613   return SDOperand();
2614 }
2615
2616 SDOperand DAGCombiner::visitFNEG(SDNode *N) {
2617   SDOperand N0 = N->getOperand(0);
2618   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2619   MVT::ValueType VT = N->getValueType(0);
2620
2621   // fold (fneg c1) -> -c1
2622   if (N0CFP)
2623     return DAG.getNode(ISD::FNEG, VT, N0);
2624   // fold (fneg (sub x, y)) -> (sub y, x)
2625   if (N0.getOpcode() == ISD::SUB)
2626     return DAG.getNode(ISD::SUB, VT, N0.getOperand(1), N0.getOperand(0));
2627   // fold (fneg (fneg x)) -> x
2628   if (N0.getOpcode() == ISD::FNEG)
2629     return N0.getOperand(0);
2630   return SDOperand();
2631 }
2632
2633 SDOperand DAGCombiner::visitFABS(SDNode *N) {
2634   SDOperand N0 = N->getOperand(0);
2635   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2636   MVT::ValueType VT = N->getValueType(0);
2637
2638   // fold (fabs c1) -> fabs(c1)
2639   if (N0CFP)
2640     return DAG.getNode(ISD::FABS, VT, N0);
2641   // fold (fabs (fabs x)) -> (fabs x)
2642   if (N0.getOpcode() == ISD::FABS)
2643     return N->getOperand(0);
2644   // fold (fabs (fneg x)) -> (fabs x)
2645   // fold (fabs (fcopysign x, y)) -> (fabs x)
2646   if (N0.getOpcode() == ISD::FNEG || N0.getOpcode() == ISD::FCOPYSIGN)
2647     return DAG.getNode(ISD::FABS, VT, N0.getOperand(0));
2648
2649   return SDOperand();
2650 }
2651
2652 SDOperand DAGCombiner::visitBRCOND(SDNode *N) {
2653   SDOperand Chain = N->getOperand(0);
2654   SDOperand N1 = N->getOperand(1);
2655   SDOperand N2 = N->getOperand(2);
2656   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2657
2658   // never taken branch, fold to chain
2659   if (N1C && N1C->isNullValue())
2660     return Chain;
2661   // unconditional branch
2662   if (N1C && N1C->getValue() == 1)
2663     return DAG.getNode(ISD::BR, MVT::Other, Chain, N2);
2664   // fold a brcond with a setcc condition into a BR_CC node if BR_CC is legal
2665   // on the target.
2666   if (N1.getOpcode() == ISD::SETCC &&
2667       TLI.isOperationLegal(ISD::BR_CC, MVT::Other)) {
2668     return DAG.getNode(ISD::BR_CC, MVT::Other, Chain, N1.getOperand(2),
2669                        N1.getOperand(0), N1.getOperand(1), N2);
2670   }
2671   return SDOperand();
2672 }
2673
2674 // Operand List for BR_CC: Chain, CondCC, CondLHS, CondRHS, DestBB.
2675 //
2676 SDOperand DAGCombiner::visitBR_CC(SDNode *N) {
2677   CondCodeSDNode *CC = cast<CondCodeSDNode>(N->getOperand(1));
2678   SDOperand CondLHS = N->getOperand(2), CondRHS = N->getOperand(3);
2679
2680   // Use SimplifySetCC  to simplify SETCC's.
2681   SDOperand Simp = SimplifySetCC(MVT::i1, CondLHS, CondRHS, CC->get(), false);
2682   if (Simp.Val) AddToWorkList(Simp.Val);
2683
2684   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(Simp.Val);
2685
2686   // fold br_cc true, dest -> br dest (unconditional branch)
2687   if (SCCC && SCCC->getValue())
2688     return DAG.getNode(ISD::BR, MVT::Other, N->getOperand(0),
2689                        N->getOperand(4));
2690   // fold br_cc false, dest -> unconditional fall through
2691   if (SCCC && SCCC->isNullValue())
2692     return N->getOperand(0);
2693
2694   // fold to a simpler setcc
2695   if (Simp.Val && Simp.getOpcode() == ISD::SETCC)
2696     return DAG.getNode(ISD::BR_CC, MVT::Other, N->getOperand(0),
2697                        Simp.getOperand(2), Simp.getOperand(0),
2698                        Simp.getOperand(1), N->getOperand(4));
2699   return SDOperand();
2700 }
2701
2702 SDOperand DAGCombiner::visitLOAD(SDNode *N) {
2703   LoadSDNode *LD  = cast<LoadSDNode>(N);
2704   SDOperand Chain = LD->getChain();
2705   SDOperand Ptr   = LD->getBasePtr();
2706
2707   // If there are no uses of the loaded value, change uses of the chain value
2708   // into uses of the chain input (i.e. delete the dead load).
2709   if (N->hasNUsesOfValue(0, 0))
2710     return CombineTo(N, DAG.getNode(ISD::UNDEF, N->getValueType(0)), Chain);
2711
2712   // If this load is directly stored, replace the load value with the stored
2713   // value.
2714   // TODO: Handle store large -> read small portion.
2715   // TODO: Handle TRUNCSTORE/LOADEXT
2716   if (LD->getExtensionType() == ISD::NON_EXTLOAD) {
2717     if (ISD::isNON_TRUNCStore(Chain.Val)) {
2718       StoreSDNode *PrevST = cast<StoreSDNode>(Chain);
2719       if (PrevST->getBasePtr() == Ptr &&
2720           PrevST->getValue().getValueType() == N->getValueType(0))
2721       return CombineTo(N, Chain.getOperand(1), Chain);
2722     }
2723   }
2724
2725   if (CombinerAA) {
2726     // Walk up chain skipping non-aliasing memory nodes.
2727     SDOperand BetterChain = FindBetterChain(N, Chain);
2728
2729     // If there is a better chain.
2730     if (Chain != BetterChain) {
2731       SDOperand ReplLoad;
2732
2733       // Replace the chain to void dependency.
2734       if (LD->getExtensionType() == ISD::NON_EXTLOAD) {
2735         ReplLoad = DAG.getLoad(N->getValueType(0), BetterChain, Ptr,
2736                               LD->getSrcValue(), LD->getSrcValueOffset());
2737       } else {
2738         ReplLoad = DAG.getExtLoad(LD->getExtensionType(),
2739                                   LD->getValueType(0),
2740                                   BetterChain, Ptr, LD->getSrcValue(),
2741                                   LD->getSrcValueOffset(),
2742                                   LD->getLoadedVT());
2743       }
2744
2745       // Create token factor to keep old chain connected.
2746       SDOperand Token = DAG.getNode(ISD::TokenFactor, MVT::Other,
2747                                     Chain, ReplLoad.getValue(1));
2748
2749       // Replace uses with load result and token factor. Don't add users
2750       // to work list.
2751       return CombineTo(N, ReplLoad.getValue(0), Token, false);
2752     }
2753   }
2754
2755   return SDOperand();
2756 }
2757
2758 SDOperand DAGCombiner::visitSTORE(SDNode *N) {
2759   StoreSDNode *ST  = cast<StoreSDNode>(N);
2760   SDOperand Chain = ST->getChain();
2761   SDOperand Value = ST->getValue();
2762   SDOperand Ptr   = ST->getBasePtr();
2763
2764   // If this is a store of a bit convert, store the input value.
2765   // FIXME: This needs to know that the resultant store does not need a
2766   // higher alignment than the original.
2767   if (0 && Value.getOpcode() == ISD::BIT_CONVERT) {
2768     return DAG.getStore(Chain, Value.getOperand(0), Ptr, ST->getSrcValue(),
2769                         ST->getSrcValueOffset());
2770   }
2771
2772   if (CombinerAA) {
2773     // Walk up chain skipping non-aliasing memory nodes.
2774     SDOperand BetterChain = FindBetterChain(N, Chain);
2775
2776     // If there is a better chain.
2777     if (Chain != BetterChain) {
2778       // Replace the chain to avoid dependency.
2779       SDOperand ReplStore;
2780       if (ST->isTruncatingStore()) {
2781         ReplStore = DAG.getTruncStore(BetterChain, Value, Ptr,
2782           ST->getSrcValue(),ST->getSrcValueOffset(), ST->getStoredVT());
2783       } else {
2784         ReplStore = DAG.getStore(BetterChain, Value, Ptr,
2785           ST->getSrcValue(), ST->getSrcValueOffset());
2786       }
2787
2788       // Create token to keep both nodes around.
2789       SDOperand Token =
2790         DAG.getNode(ISD::TokenFactor, MVT::Other, Chain, ReplStore);
2791
2792       // Don't add users to work list.
2793       return CombineTo(N, Token, false);
2794     }
2795   }
2796
2797   return SDOperand();
2798 }
2799
2800 SDOperand DAGCombiner::visitINSERT_VECTOR_ELT(SDNode *N) {
2801   SDOperand InVec = N->getOperand(0);
2802   SDOperand InVal = N->getOperand(1);
2803   SDOperand EltNo = N->getOperand(2);
2804
2805   // If the invec is a BUILD_VECTOR and if EltNo is a constant, build a new
2806   // vector with the inserted element.
2807   if (InVec.getOpcode() == ISD::BUILD_VECTOR && isa<ConstantSDNode>(EltNo)) {
2808     unsigned Elt = cast<ConstantSDNode>(EltNo)->getValue();
2809     SmallVector<SDOperand, 8> Ops(InVec.Val->op_begin(), InVec.Val->op_end());
2810     if (Elt < Ops.size())
2811       Ops[Elt] = InVal;
2812     return DAG.getNode(ISD::BUILD_VECTOR, InVec.getValueType(),
2813                        &Ops[0], Ops.size());
2814   }
2815
2816   return SDOperand();
2817 }
2818
2819 SDOperand DAGCombiner::visitVINSERT_VECTOR_ELT(SDNode *N) {
2820   SDOperand InVec = N->getOperand(0);
2821   SDOperand InVal = N->getOperand(1);
2822   SDOperand EltNo = N->getOperand(2);
2823   SDOperand NumElts = N->getOperand(3);
2824   SDOperand EltType = N->getOperand(4);
2825
2826   // If the invec is a VBUILD_VECTOR and if EltNo is a constant, build a new
2827   // vector with the inserted element.
2828   if (InVec.getOpcode() == ISD::VBUILD_VECTOR && isa<ConstantSDNode>(EltNo)) {
2829     unsigned Elt = cast<ConstantSDNode>(EltNo)->getValue();
2830     SmallVector<SDOperand, 8> Ops(InVec.Val->op_begin(), InVec.Val->op_end());
2831     if (Elt < Ops.size()-2)
2832       Ops[Elt] = InVal;
2833     return DAG.getNode(ISD::VBUILD_VECTOR, InVec.getValueType(),
2834                        &Ops[0], Ops.size());
2835   }
2836
2837   return SDOperand();
2838 }
2839
2840 SDOperand DAGCombiner::visitVBUILD_VECTOR(SDNode *N) {
2841   unsigned NumInScalars = N->getNumOperands()-2;
2842   SDOperand NumElts = N->getOperand(NumInScalars);
2843   SDOperand EltType = N->getOperand(NumInScalars+1);
2844
2845   // Check to see if this is a VBUILD_VECTOR of a bunch of VEXTRACT_VECTOR_ELT
2846   // operations.  If so, and if the EXTRACT_ELT vector inputs come from at most
2847   // two distinct vectors, turn this into a shuffle node.
2848   SDOperand VecIn1, VecIn2;
2849   for (unsigned i = 0; i != NumInScalars; ++i) {
2850     // Ignore undef inputs.
2851     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
2852
2853     // If this input is something other than a VEXTRACT_VECTOR_ELT with a
2854     // constant index, bail out.
2855     if (N->getOperand(i).getOpcode() != ISD::VEXTRACT_VECTOR_ELT ||
2856         !isa<ConstantSDNode>(N->getOperand(i).getOperand(1))) {
2857       VecIn1 = VecIn2 = SDOperand(0, 0);
2858       break;
2859     }
2860
2861     // If the input vector type disagrees with the result of the vbuild_vector,
2862     // we can't make a shuffle.
2863     SDOperand ExtractedFromVec = N->getOperand(i).getOperand(0);
2864     if (*(ExtractedFromVec.Val->op_end()-2) != NumElts ||
2865         *(ExtractedFromVec.Val->op_end()-1) != EltType) {
2866       VecIn1 = VecIn2 = SDOperand(0, 0);
2867       break;
2868     }
2869
2870     // Otherwise, remember this.  We allow up to two distinct input vectors.
2871     if (ExtractedFromVec == VecIn1 || ExtractedFromVec == VecIn2)
2872       continue;
2873
2874     if (VecIn1.Val == 0) {
2875       VecIn1 = ExtractedFromVec;
2876     } else if (VecIn2.Val == 0) {
2877       VecIn2 = ExtractedFromVec;
2878     } else {
2879       // Too many inputs.
2880       VecIn1 = VecIn2 = SDOperand(0, 0);
2881       break;
2882     }
2883   }
2884
2885   // If everything is good, we can make a shuffle operation.
2886   if (VecIn1.Val) {
2887     SmallVector<SDOperand, 8> BuildVecIndices;
2888     for (unsigned i = 0; i != NumInScalars; ++i) {
2889       if (N->getOperand(i).getOpcode() == ISD::UNDEF) {
2890         BuildVecIndices.push_back(DAG.getNode(ISD::UNDEF, MVT::i32));
2891         continue;
2892       }
2893
2894       SDOperand Extract = N->getOperand(i);
2895
2896       // If extracting from the first vector, just use the index directly.
2897       if (Extract.getOperand(0) == VecIn1) {
2898         BuildVecIndices.push_back(Extract.getOperand(1));
2899         continue;
2900       }
2901
2902       // Otherwise, use InIdx + VecSize
2903       unsigned Idx = cast<ConstantSDNode>(Extract.getOperand(1))->getValue();
2904       BuildVecIndices.push_back(DAG.getConstant(Idx+NumInScalars, MVT::i32));
2905     }
2906
2907     // Add count and size info.
2908     BuildVecIndices.push_back(NumElts);
2909     BuildVecIndices.push_back(DAG.getValueType(MVT::i32));
2910
2911     // Return the new VVECTOR_SHUFFLE node.
2912     SDOperand Ops[5];
2913     Ops[0] = VecIn1;
2914     if (VecIn2.Val) {
2915       Ops[1] = VecIn2;
2916     } else {
2917        // Use an undef vbuild_vector as input for the second operand.
2918       std::vector<SDOperand> UnOps(NumInScalars,
2919                                    DAG.getNode(ISD::UNDEF,
2920                                            cast<VTSDNode>(EltType)->getVT()));
2921       UnOps.push_back(NumElts);
2922       UnOps.push_back(EltType);
2923       Ops[1] = DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector,
2924                            &UnOps[0], UnOps.size());
2925       AddToWorkList(Ops[1].Val);
2926     }
2927     Ops[2] = DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector,
2928                          &BuildVecIndices[0], BuildVecIndices.size());
2929     Ops[3] = NumElts;
2930     Ops[4] = EltType;
2931     return DAG.getNode(ISD::VVECTOR_SHUFFLE, MVT::Vector, Ops, 5);
2932   }
2933
2934   return SDOperand();
2935 }
2936
2937 SDOperand DAGCombiner::visitVECTOR_SHUFFLE(SDNode *N) {
2938   SDOperand ShufMask = N->getOperand(2);
2939   unsigned NumElts = ShufMask.getNumOperands();
2940
2941   // If the shuffle mask is an identity operation on the LHS, return the LHS.
2942   bool isIdentity = true;
2943   for (unsigned i = 0; i != NumElts; ++i) {
2944     if (ShufMask.getOperand(i).getOpcode() != ISD::UNDEF &&
2945         cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() != i) {
2946       isIdentity = false;
2947       break;
2948     }
2949   }
2950   if (isIdentity) return N->getOperand(0);
2951
2952   // If the shuffle mask is an identity operation on the RHS, return the RHS.
2953   isIdentity = true;
2954   for (unsigned i = 0; i != NumElts; ++i) {
2955     if (ShufMask.getOperand(i).getOpcode() != ISD::UNDEF &&
2956         cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() != i+NumElts) {
2957       isIdentity = false;
2958       break;
2959     }
2960   }
2961   if (isIdentity) return N->getOperand(1);
2962
2963   // Check if the shuffle is a unary shuffle, i.e. one of the vectors is not
2964   // needed at all.
2965   bool isUnary = true;
2966   bool isSplat = true;
2967   int VecNum = -1;
2968   unsigned BaseIdx = 0;
2969   for (unsigned i = 0; i != NumElts; ++i)
2970     if (ShufMask.getOperand(i).getOpcode() != ISD::UNDEF) {
2971       unsigned Idx = cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue();
2972       int V = (Idx < NumElts) ? 0 : 1;
2973       if (VecNum == -1) {
2974         VecNum = V;
2975         BaseIdx = Idx;
2976       } else {
2977         if (BaseIdx != Idx)
2978           isSplat = false;
2979         if (VecNum != V) {
2980           isUnary = false;
2981           break;
2982         }
2983       }
2984     }
2985
2986   SDOperand N0 = N->getOperand(0);
2987   SDOperand N1 = N->getOperand(1);
2988   // Normalize unary shuffle so the RHS is undef.
2989   if (isUnary && VecNum == 1)
2990     std::swap(N0, N1);
2991
2992   // If it is a splat, check if the argument vector is a build_vector with
2993   // all scalar elements the same.
2994   if (isSplat) {
2995     SDNode *V = N0.Val;
2996     if (V->getOpcode() == ISD::BIT_CONVERT)
2997       V = V->getOperand(0).Val;
2998     if (V->getOpcode() == ISD::BUILD_VECTOR) {
2999       unsigned NumElems = V->getNumOperands()-2;
3000       if (NumElems > BaseIdx) {
3001         SDOperand Base;
3002         bool AllSame = true;
3003         for (unsigned i = 0; i != NumElems; ++i) {
3004           if (V->getOperand(i).getOpcode() != ISD::UNDEF) {
3005             Base = V->getOperand(i);
3006             break;
3007           }
3008         }
3009         // Splat of <u, u, u, u>, return <u, u, u, u>
3010         if (!Base.Val)
3011           return N0;
3012         for (unsigned i = 0; i != NumElems; ++i) {
3013           if (V->getOperand(i).getOpcode() != ISD::UNDEF &&
3014               V->getOperand(i) != Base) {
3015             AllSame = false;
3016             break;
3017           }
3018         }
3019         // Splat of <x, x, x, x>, return <x, x, x, x>
3020         if (AllSame)
3021           return N0;
3022       }
3023     }
3024   }
3025
3026   // If it is a unary or the LHS and the RHS are the same node, turn the RHS
3027   // into an undef.
3028   if (isUnary || N0 == N1) {
3029     if (N0.getOpcode() == ISD::UNDEF)
3030       return DAG.getNode(ISD::UNDEF, N->getValueType(0));
3031     // Check the SHUFFLE mask, mapping any inputs from the 2nd operand into the
3032     // first operand.
3033     SmallVector<SDOperand, 8> MappedOps;
3034     for (unsigned i = 0, e = ShufMask.getNumOperands(); i != e; ++i) {
3035       if (ShufMask.getOperand(i).getOpcode() == ISD::UNDEF ||
3036           cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() < NumElts) {
3037         MappedOps.push_back(ShufMask.getOperand(i));
3038       } else {
3039         unsigned NewIdx =
3040            cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() - NumElts;
3041         MappedOps.push_back(DAG.getConstant(NewIdx, MVT::i32));
3042       }
3043     }
3044     ShufMask = DAG.getNode(ISD::BUILD_VECTOR, ShufMask.getValueType(),
3045                            &MappedOps[0], MappedOps.size());
3046     AddToWorkList(ShufMask.Val);
3047     return DAG.getNode(ISD::VECTOR_SHUFFLE, N->getValueType(0),
3048                        N0,
3049                        DAG.getNode(ISD::UNDEF, N->getValueType(0)),
3050                        ShufMask);
3051   }
3052
3053   return SDOperand();
3054 }
3055
3056 SDOperand DAGCombiner::visitVVECTOR_SHUFFLE(SDNode *N) {
3057   SDOperand ShufMask = N->getOperand(2);
3058   unsigned NumElts = ShufMask.getNumOperands()-2;
3059
3060   // If the shuffle mask is an identity operation on the LHS, return the LHS.
3061   bool isIdentity = true;
3062   for (unsigned i = 0; i != NumElts; ++i) {
3063     if (ShufMask.getOperand(i).getOpcode() != ISD::UNDEF &&
3064         cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() != i) {
3065       isIdentity = false;
3066       break;
3067     }
3068   }
3069   if (isIdentity) return N->getOperand(0);
3070
3071   // If the shuffle mask is an identity operation on the RHS, return the RHS.
3072   isIdentity = true;
3073   for (unsigned i = 0; i != NumElts; ++i) {
3074     if (ShufMask.getOperand(i).getOpcode() != ISD::UNDEF &&
3075         cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() != i+NumElts) {
3076       isIdentity = false;
3077       break;
3078     }
3079   }
3080   if (isIdentity) return N->getOperand(1);
3081
3082   // Check if the shuffle is a unary shuffle, i.e. one of the vectors is not
3083   // needed at all.
3084   bool isUnary = true;
3085   bool isSplat = true;
3086   int VecNum = -1;
3087   unsigned BaseIdx = 0;
3088   for (unsigned i = 0; i != NumElts; ++i)
3089     if (ShufMask.getOperand(i).getOpcode() != ISD::UNDEF) {
3090       unsigned Idx = cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue();
3091       int V = (Idx < NumElts) ? 0 : 1;
3092       if (VecNum == -1) {
3093         VecNum = V;
3094         BaseIdx = Idx;
3095       } else {
3096         if (BaseIdx != Idx)
3097           isSplat = false;
3098         if (VecNum != V) {
3099           isUnary = false;
3100           break;
3101         }
3102       }
3103     }
3104
3105   SDOperand N0 = N->getOperand(0);
3106   SDOperand N1 = N->getOperand(1);
3107   // Normalize unary shuffle so the RHS is undef.
3108   if (isUnary && VecNum == 1)
3109     std::swap(N0, N1);
3110
3111   // If it is a splat, check if the argument vector is a build_vector with
3112   // all scalar elements the same.
3113   if (isSplat) {
3114     SDNode *V = N0.Val;
3115
3116     // If this is a vbit convert that changes the element type of the vector but
3117     // not the number of vector elements, look through it.  Be careful not to
3118     // look though conversions that change things like v4f32 to v2f64.
3119     if (V->getOpcode() == ISD::VBIT_CONVERT) {
3120       SDOperand ConvInput = V->getOperand(0);
3121       if (ConvInput.getValueType() == MVT::Vector &&
3122           NumElts ==
3123           ConvInput.getConstantOperandVal(ConvInput.getNumOperands()-2))
3124         V = ConvInput.Val;
3125     }
3126
3127     if (V->getOpcode() == ISD::VBUILD_VECTOR) {
3128       unsigned NumElems = V->getNumOperands()-2;
3129       if (NumElems > BaseIdx) {
3130         SDOperand Base;
3131         bool AllSame = true;
3132         for (unsigned i = 0; i != NumElems; ++i) {
3133           if (V->getOperand(i).getOpcode() != ISD::UNDEF) {
3134             Base = V->getOperand(i);
3135             break;
3136           }
3137         }
3138         // Splat of <u, u, u, u>, return <u, u, u, u>
3139         if (!Base.Val)
3140           return N0;
3141         for (unsigned i = 0; i != NumElems; ++i) {
3142           if (V->getOperand(i).getOpcode() != ISD::UNDEF &&
3143               V->getOperand(i) != Base) {
3144             AllSame = false;
3145             break;
3146           }
3147         }
3148         // Splat of <x, x, x, x>, return <x, x, x, x>
3149         if (AllSame)
3150           return N0;
3151       }
3152     }
3153   }
3154
3155   // If it is a unary or the LHS and the RHS are the same node, turn the RHS
3156   // into an undef.
3157   if (isUnary || N0 == N1) {
3158     // Check the SHUFFLE mask, mapping any inputs from the 2nd operand into the
3159     // first operand.
3160     SmallVector<SDOperand, 8> MappedOps;
3161     for (unsigned i = 0; i != NumElts; ++i) {
3162       if (ShufMask.getOperand(i).getOpcode() == ISD::UNDEF ||
3163           cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() < NumElts) {
3164         MappedOps.push_back(ShufMask.getOperand(i));
3165       } else {
3166         unsigned NewIdx =
3167           cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() - NumElts;
3168         MappedOps.push_back(DAG.getConstant(NewIdx, MVT::i32));
3169       }
3170     }
3171     // Add the type/#elts values.
3172     MappedOps.push_back(ShufMask.getOperand(NumElts));
3173     MappedOps.push_back(ShufMask.getOperand(NumElts+1));
3174
3175     ShufMask = DAG.getNode(ISD::VBUILD_VECTOR, ShufMask.getValueType(),
3176                            &MappedOps[0], MappedOps.size());
3177     AddToWorkList(ShufMask.Val);
3178
3179     // Build the undef vector.
3180     SDOperand UDVal = DAG.getNode(ISD::UNDEF, MappedOps[0].getValueType());
3181     for (unsigned i = 0; i != NumElts; ++i)
3182       MappedOps[i] = UDVal;
3183     MappedOps[NumElts  ] = *(N0.Val->op_end()-2);
3184     MappedOps[NumElts+1] = *(N0.Val->op_end()-1);
3185     UDVal = DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector,
3186                         &MappedOps[0], MappedOps.size());
3187
3188     return DAG.getNode(ISD::VVECTOR_SHUFFLE, MVT::Vector,
3189                        N0, UDVal, ShufMask,
3190                        MappedOps[NumElts], MappedOps[NumElts+1]);
3191   }
3192
3193   return SDOperand();
3194 }
3195
3196 /// XformToShuffleWithZero - Returns a vector_shuffle if it able to transform
3197 /// a VAND to a vector_shuffle with the destination vector and a zero vector.
3198 /// e.g. VAND V, <0xffffffff, 0, 0xffffffff, 0>. ==>
3199 ///      vector_shuffle V, Zero, <0, 4, 2, 4>
3200 SDOperand DAGCombiner::XformToShuffleWithZero(SDNode *N) {
3201   SDOperand LHS = N->getOperand(0);
3202   SDOperand RHS = N->getOperand(1);
3203   if (N->getOpcode() == ISD::VAND) {
3204     SDOperand DstVecSize = *(LHS.Val->op_end()-2);
3205     SDOperand DstVecEVT  = *(LHS.Val->op_end()-1);
3206     if (RHS.getOpcode() == ISD::VBIT_CONVERT)
3207       RHS = RHS.getOperand(0);
3208     if (RHS.getOpcode() == ISD::VBUILD_VECTOR) {
3209       std::vector<SDOperand> IdxOps;
3210       unsigned NumOps = RHS.getNumOperands();
3211       unsigned NumElts = NumOps-2;
3212       MVT::ValueType EVT = cast<VTSDNode>(RHS.getOperand(NumOps-1))->getVT();
3213       for (unsigned i = 0; i != NumElts; ++i) {
3214         SDOperand Elt = RHS.getOperand(i);
3215         if (!isa<ConstantSDNode>(Elt))
3216           return SDOperand();
3217         else if (cast<ConstantSDNode>(Elt)->isAllOnesValue())
3218           IdxOps.push_back(DAG.getConstant(i, EVT));
3219         else if (cast<ConstantSDNode>(Elt)->isNullValue())
3220           IdxOps.push_back(DAG.getConstant(NumElts, EVT));
3221         else
3222           return SDOperand();
3223       }
3224
3225       // Let's see if the target supports this vector_shuffle.
3226       if (!TLI.isVectorClearMaskLegal(IdxOps, EVT, DAG))
3227         return SDOperand();
3228
3229       // Return the new VVECTOR_SHUFFLE node.
3230       SDOperand NumEltsNode = DAG.getConstant(NumElts, MVT::i32);
3231       SDOperand EVTNode = DAG.getValueType(EVT);
3232       std::vector<SDOperand> Ops;
3233       LHS = DAG.getNode(ISD::VBIT_CONVERT, MVT::Vector, LHS, NumEltsNode,
3234                         EVTNode);
3235       Ops.push_back(LHS);
3236       AddToWorkList(LHS.Val);
3237       std::vector<SDOperand> ZeroOps(NumElts, DAG.getConstant(0, EVT));
3238       ZeroOps.push_back(NumEltsNode);
3239       ZeroOps.push_back(EVTNode);
3240       Ops.push_back(DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector,
3241                                 &ZeroOps[0], ZeroOps.size()));
3242       IdxOps.push_back(NumEltsNode);
3243       IdxOps.push_back(EVTNode);
3244       Ops.push_back(DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector,
3245                                 &IdxOps[0], IdxOps.size()));
3246       Ops.push_back(NumEltsNode);
3247       Ops.push_back(EVTNode);
3248       SDOperand Result = DAG.getNode(ISD::VVECTOR_SHUFFLE, MVT::Vector,
3249                                      &Ops[0], Ops.size());
3250       if (NumEltsNode != DstVecSize || EVTNode != DstVecEVT) {
3251         Result = DAG.getNode(ISD::VBIT_CONVERT, MVT::Vector, Result,
3252                              DstVecSize, DstVecEVT);
3253       }
3254       return Result;
3255     }
3256   }
3257   return SDOperand();
3258 }
3259
3260 /// visitVBinOp - Visit a binary vector operation, like VADD.  IntOp indicates
3261 /// the scalar operation of the vop if it is operating on an integer vector
3262 /// (e.g. ADD) and FPOp indicates the FP version (e.g. FADD).
3263 SDOperand DAGCombiner::visitVBinOp(SDNode *N, ISD::NodeType IntOp,
3264                                    ISD::NodeType FPOp) {
3265   MVT::ValueType EltType = cast<VTSDNode>(*(N->op_end()-1))->getVT();
3266   ISD::NodeType ScalarOp = MVT::isInteger(EltType) ? IntOp : FPOp;
3267   SDOperand LHS = N->getOperand(0);
3268   SDOperand RHS = N->getOperand(1);
3269   SDOperand Shuffle = XformToShuffleWithZero(N);
3270   if (Shuffle.Val) return Shuffle;
3271
3272   // If the LHS and RHS are VBUILD_VECTOR nodes, see if we can constant fold
3273   // this operation.
3274   if (LHS.getOpcode() == ISD::VBUILD_VECTOR &&
3275       RHS.getOpcode() == ISD::VBUILD_VECTOR) {
3276     SmallVector<SDOperand, 8> Ops;
3277     for (unsigned i = 0, e = LHS.getNumOperands()-2; i != e; ++i) {
3278       SDOperand LHSOp = LHS.getOperand(i);
3279       SDOperand RHSOp = RHS.getOperand(i);
3280       // If these two elements can't be folded, bail out.
3281       if ((LHSOp.getOpcode() != ISD::UNDEF &&
3282            LHSOp.getOpcode() != ISD::Constant &&
3283            LHSOp.getOpcode() != ISD::ConstantFP) ||
3284           (RHSOp.getOpcode() != ISD::UNDEF &&
3285            RHSOp.getOpcode() != ISD::Constant &&
3286            RHSOp.getOpcode() != ISD::ConstantFP))
3287         break;
3288       // Can't fold divide by zero.
3289       if (N->getOpcode() == ISD::VSDIV || N->getOpcode() == ISD::VUDIV) {
3290         if ((RHSOp.getOpcode() == ISD::Constant &&
3291              cast<ConstantSDNode>(RHSOp.Val)->isNullValue()) ||
3292             (RHSOp.getOpcode() == ISD::ConstantFP &&
3293              !cast<ConstantFPSDNode>(RHSOp.Val)->getValue()))
3294           break;
3295       }
3296       Ops.push_back(DAG.getNode(ScalarOp, EltType, LHSOp, RHSOp));
3297       AddToWorkList(Ops.back().Val);
3298       assert((Ops.back().getOpcode() == ISD::UNDEF ||
3299               Ops.back().getOpcode() == ISD::Constant ||
3300               Ops.back().getOpcode() == ISD::ConstantFP) &&
3301              "Scalar binop didn't fold!");
3302     }
3303
3304     if (Ops.size() == LHS.getNumOperands()-2) {
3305       Ops.push_back(*(LHS.Val->op_end()-2));
3306       Ops.push_back(*(LHS.Val->op_end()-1));
3307       return DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector, &Ops[0], Ops.size());
3308     }
3309   }
3310
3311   return SDOperand();
3312 }
3313
3314 SDOperand DAGCombiner::SimplifySelect(SDOperand N0, SDOperand N1, SDOperand N2){
3315   assert(N0.getOpcode() ==ISD::SETCC && "First argument must be a SetCC node!");
3316
3317   SDOperand SCC = SimplifySelectCC(N0.getOperand(0), N0.getOperand(1), N1, N2,
3318                                  cast<CondCodeSDNode>(N0.getOperand(2))->get());
3319   // If we got a simplified select_cc node back from SimplifySelectCC, then
3320   // break it down into a new SETCC node, and a new SELECT node, and then return
3321   // the SELECT node, since we were called with a SELECT node.
3322   if (SCC.Val) {
3323     // Check to see if we got a select_cc back (to turn into setcc/select).
3324     // Otherwise, just return whatever node we got back, like fabs.
3325     if (SCC.getOpcode() == ISD::SELECT_CC) {
3326       SDOperand SETCC = DAG.getNode(ISD::SETCC, N0.getValueType(),
3327                                     SCC.getOperand(0), SCC.getOperand(1),
3328                                     SCC.getOperand(4));
3329       AddToWorkList(SETCC.Val);
3330       return DAG.getNode(ISD::SELECT, SCC.getValueType(), SCC.getOperand(2),
3331                          SCC.getOperand(3), SETCC);
3332     }
3333     return SCC;
3334   }
3335   return SDOperand();
3336 }
3337
3338 /// SimplifySelectOps - Given a SELECT or a SELECT_CC node, where LHS and RHS
3339 /// are the two values being selected between, see if we can simplify the
3340 /// select.  Callers of this should assume that TheSelect is deleted if this
3341 /// returns true.  As such, they should return the appropriate thing (e.g. the
3342 /// node) back to the top-level of the DAG combiner loop to avoid it being
3343 /// looked at.
3344 ///
3345 bool DAGCombiner::SimplifySelectOps(SDNode *TheSelect, SDOperand LHS,
3346                                     SDOperand RHS) {
3347
3348   // If this is a select from two identical things, try to pull the operation
3349   // through the select.
3350   if (LHS.getOpcode() == RHS.getOpcode() && LHS.hasOneUse() && RHS.hasOneUse()){
3351     // If this is a load and the token chain is identical, replace the select
3352     // of two loads with a load through a select of the address to load from.
3353     // This triggers in things like "select bool X, 10.0, 123.0" after the FP
3354     // constants have been dropped into the constant pool.
3355     if (LHS.getOpcode() == ISD::LOAD &&
3356         // Token chains must be identical.
3357         LHS.getOperand(0) == RHS.getOperand(0)) {
3358       LoadSDNode *LLD = cast<LoadSDNode>(LHS);
3359       LoadSDNode *RLD = cast<LoadSDNode>(RHS);
3360
3361       // If this is an EXTLOAD, the VT's must match.
3362       if (LLD->getLoadedVT() == RLD->getLoadedVT()) {
3363         // FIXME: this conflates two src values, discarding one.  This is not
3364         // the right thing to do, but nothing uses srcvalues now.  When they do,
3365         // turn SrcValue into a list of locations.
3366         SDOperand Addr;
3367         if (TheSelect->getOpcode() == ISD::SELECT)
3368           Addr = DAG.getNode(ISD::SELECT, LLD->getBasePtr().getValueType(),
3369                              TheSelect->getOperand(0), LLD->getBasePtr(),
3370                              RLD->getBasePtr());
3371         else
3372           Addr = DAG.getNode(ISD::SELECT_CC, LLD->getBasePtr().getValueType(),
3373                              TheSelect->getOperand(0),
3374                              TheSelect->getOperand(1),
3375                              LLD->getBasePtr(), RLD->getBasePtr(),
3376                              TheSelect->getOperand(4));
3377
3378         SDOperand Load;
3379         if (LLD->getExtensionType() == ISD::NON_EXTLOAD)
3380           Load = DAG.getLoad(TheSelect->getValueType(0), LLD->getChain(),
3381                              Addr,LLD->getSrcValue(), LLD->getSrcValueOffset());
3382         else {
3383           Load = DAG.getExtLoad(LLD->getExtensionType(),
3384                                 TheSelect->getValueType(0),
3385                                 LLD->getChain(), Addr, LLD->getSrcValue(),
3386                                 LLD->getSrcValueOffset(),
3387                                 LLD->getLoadedVT());
3388         }
3389         // Users of the select now use the result of the load.
3390         CombineTo(TheSelect, Load);
3391
3392         // Users of the old loads now use the new load's chain.  We know the
3393         // old-load value is dead now.
3394         CombineTo(LHS.Val, Load.getValue(0), Load.getValue(1));
3395         CombineTo(RHS.Val, Load.getValue(0), Load.getValue(1));
3396         return true;
3397       }
3398     }
3399   }
3400
3401   return false;
3402 }
3403
3404 SDOperand DAGCombiner::SimplifySelectCC(SDOperand N0, SDOperand N1,
3405                                         SDOperand N2, SDOperand N3,
3406                                         ISD::CondCode CC) {
3407
3408   MVT::ValueType VT = N2.getValueType();
3409   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val);
3410   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2.Val);
3411   ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N3.Val);
3412
3413   // Determine if the condition we're dealing with is constant
3414   SDOperand SCC = SimplifySetCC(TLI.getSetCCResultTy(), N0, N1, CC, false);
3415   if (SCC.Val) AddToWorkList(SCC.Val);
3416   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.Val);
3417
3418   // fold select_cc true, x, y -> x
3419   if (SCCC && SCCC->getValue())
3420     return N2;
3421   // fold select_cc false, x, y -> y
3422   if (SCCC && SCCC->getValue() == 0)
3423     return N3;
3424
3425   // Check to see if we can simplify the select into an fabs node
3426   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1)) {
3427     // Allow either -0.0 or 0.0
3428     if (CFP->getValue() == 0.0) {
3429       // select (setg[te] X, +/-0.0), X, fneg(X) -> fabs
3430       if ((CC == ISD::SETGE || CC == ISD::SETGT) &&
3431           N0 == N2 && N3.getOpcode() == ISD::FNEG &&
3432           N2 == N3.getOperand(0))
3433         return DAG.getNode(ISD::FABS, VT, N0);
3434
3435       // select (setl[te] X, +/-0.0), fneg(X), X -> fabs
3436       if ((CC == ISD::SETLT || CC == ISD::SETLE) &&
3437           N0 == N3 && N2.getOpcode() == ISD::FNEG &&
3438           N2.getOperand(0) == N3)
3439         return DAG.getNode(ISD::FABS, VT, N3);
3440     }
3441   }
3442
3443   // Check to see if we can perform the "gzip trick", transforming
3444   // select_cc setlt X, 0, A, 0 -> and (sra X, size(X)-1), A
3445   if (N1C && N3C && N3C->isNullValue() && CC == ISD::SETLT &&
3446       MVT::isInteger(N0.getValueType()) &&
3447       MVT::isInteger(N2.getValueType()) &&
3448       (N1C->isNullValue() ||                    // (a < 0) ? b : 0
3449        (N1C->getValue() == 1 && N0 == N2))) {   // (a < 1) ? a : 0
3450     MVT::ValueType XType = N0.getValueType();
3451     MVT::ValueType AType = N2.getValueType();
3452     if (XType >= AType) {
3453       // and (sra X, size(X)-1, A) -> "and (srl X, C2), A" iff A is a
3454       // single-bit constant.
3455       if (N2C && ((N2C->getValue() & (N2C->getValue()-1)) == 0)) {
3456         unsigned ShCtV = Log2_64(N2C->getValue());
3457         ShCtV = MVT::getSizeInBits(XType)-ShCtV-1;
3458         SDOperand ShCt = DAG.getConstant(ShCtV, TLI.getShiftAmountTy());
3459         SDOperand Shift = DAG.getNode(ISD::SRL, XType, N0, ShCt);
3460         AddToWorkList(Shift.Val);
3461         if (XType > AType) {
3462           Shift = DAG.getNode(ISD::TRUNCATE, AType, Shift);
3463           AddToWorkList(Shift.Val);
3464         }
3465         return DAG.getNode(ISD::AND, AType, Shift, N2);
3466       }
3467       SDOperand Shift = DAG.getNode(ISD::SRA, XType, N0,
3468                                     DAG.getConstant(MVT::getSizeInBits(XType)-1,
3469                                                     TLI.getShiftAmountTy()));
3470       AddToWorkList(Shift.Val);
3471       if (XType > AType) {
3472         Shift = DAG.getNode(ISD::TRUNCATE, AType, Shift);
3473         AddToWorkList(Shift.Val);
3474       }
3475       return DAG.getNode(ISD::AND, AType, Shift, N2);
3476     }
3477   }
3478
3479   // fold select C, 16, 0 -> shl C, 4
3480   if (N2C && N3C && N3C->isNullValue() && isPowerOf2_64(N2C->getValue()) &&
3481       TLI.getSetCCResultContents() == TargetLowering::ZeroOrOneSetCCResult) {
3482     // Get a SetCC of the condition
3483     // FIXME: Should probably make sure that setcc is legal if we ever have a
3484     // target where it isn't.
3485     SDOperand Temp, SCC;
3486     // cast from setcc result type to select result type
3487     if (AfterLegalize) {
3488       SCC  = DAG.getSetCC(TLI.getSetCCResultTy(), N0, N1, CC);
3489       Temp = DAG.getZeroExtendInReg(SCC, N2.getValueType());
3490     } else {
3491       SCC  = DAG.getSetCC(MVT::i1, N0, N1, CC);
3492       Temp = DAG.getNode(ISD::ZERO_EXTEND, N2.getValueType(), SCC);
3493     }
3494     AddToWorkList(SCC.Val);
3495     AddToWorkList(Temp.Val);
3496     // shl setcc result by log2 n2c
3497     return DAG.getNode(ISD::SHL, N2.getValueType(), Temp,
3498                        DAG.getConstant(Log2_64(N2C->getValue()),
3499                                        TLI.getShiftAmountTy()));
3500   }
3501
3502   // Check to see if this is the equivalent of setcc
3503   // FIXME: Turn all of these into setcc if setcc if setcc is legal
3504   // otherwise, go ahead with the folds.
3505   if (0 && N3C && N3C->isNullValue() && N2C && (N2C->getValue() == 1ULL)) {
3506     MVT::ValueType XType = N0.getValueType();
3507     if (TLI.isOperationLegal(ISD::SETCC, TLI.getSetCCResultTy())) {
3508       SDOperand Res = DAG.getSetCC(TLI.getSetCCResultTy(), N0, N1, CC);
3509       if (Res.getValueType() != VT)
3510         Res = DAG.getNode(ISD::ZERO_EXTEND, VT, Res);
3511       return Res;
3512     }
3513
3514     // seteq X, 0 -> srl (ctlz X, log2(size(X)))
3515     if (N1C && N1C->isNullValue() && CC == ISD::SETEQ &&
3516         TLI.isOperationLegal(ISD::CTLZ, XType)) {
3517       SDOperand Ctlz = DAG.getNode(ISD::CTLZ, XType, N0);
3518       return DAG.getNode(ISD::SRL, XType, Ctlz,
3519                          DAG.getConstant(Log2_32(MVT::getSizeInBits(XType)),
3520                                          TLI.getShiftAmountTy()));
3521     }
3522     // setgt X, 0 -> srl (and (-X, ~X), size(X)-1)
3523     if (N1C && N1C->isNullValue() && CC == ISD::SETGT) {
3524       SDOperand NegN0 = DAG.getNode(ISD::SUB, XType, DAG.getConstant(0, XType),
3525                                     N0);
3526       SDOperand NotN0 = DAG.getNode(ISD::XOR, XType, N0,
3527                                     DAG.getConstant(~0ULL, XType));
3528       return DAG.getNode(ISD::SRL, XType,
3529                          DAG.getNode(ISD::AND, XType, NegN0, NotN0),
3530                          DAG.getConstant(MVT::getSizeInBits(XType)-1,
3531                                          TLI.getShiftAmountTy()));
3532     }
3533     // setgt X, -1 -> xor (srl (X, size(X)-1), 1)
3534     if (N1C && N1C->isAllOnesValue() && CC == ISD::SETGT) {
3535       SDOperand Sign = DAG.getNode(ISD::SRL, XType, N0,
3536                                    DAG.getConstant(MVT::getSizeInBits(XType)-1,
3537                                                    TLI.getShiftAmountTy()));
3538       return DAG.getNode(ISD::XOR, XType, Sign, DAG.getConstant(1, XType));
3539     }
3540   }
3541
3542   // Check to see if this is an integer abs. select_cc setl[te] X, 0, -X, X ->
3543   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
3544   if (N1C && N1C->isNullValue() && (CC == ISD::SETLT || CC == ISD::SETLE) &&
3545       N0 == N3 && N2.getOpcode() == ISD::SUB && N0 == N2.getOperand(1)) {
3546     if (ConstantSDNode *SubC = dyn_cast<ConstantSDNode>(N2.getOperand(0))) {
3547       MVT::ValueType XType = N0.getValueType();
3548       if (SubC->isNullValue() && MVT::isInteger(XType)) {
3549         SDOperand Shift = DAG.getNode(ISD::SRA, XType, N0,
3550                                     DAG.getConstant(MVT::getSizeInBits(XType)-1,
3551                                                     TLI.getShiftAmountTy()));
3552         SDOperand Add = DAG.getNode(ISD::ADD, XType, N0, Shift);
3553         AddToWorkList(Shift.Val);
3554         AddToWorkList(Add.Val);
3555         return DAG.getNode(ISD::XOR, XType, Add, Shift);
3556       }
3557     }
3558   }
3559
3560   return SDOperand();
3561 }
3562
3563 SDOperand DAGCombiner::SimplifySetCC(MVT::ValueType VT, SDOperand N0,
3564                                      SDOperand N1, ISD::CondCode Cond,
3565                                      bool foldBooleans) {
3566   // These setcc operations always fold.
3567   switch (Cond) {
3568   default: break;
3569   case ISD::SETFALSE:
3570   case ISD::SETFALSE2: return DAG.getConstant(0, VT);
3571   case ISD::SETTRUE:
3572   case ISD::SETTRUE2:  return DAG.getConstant(1, VT);
3573   }
3574
3575   if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val)) {
3576     uint64_t C1 = N1C->getValue();
3577     if (isa<ConstantSDNode>(N0.Val)) {
3578       return DAG.FoldSetCC(VT, N0, N1, Cond);
3579     } else {
3580       // If the LHS is '(srl (ctlz x), 5)', the RHS is 0/1, and this is an
3581       // equality comparison, then we're just comparing whether X itself is
3582       // zero.
3583       if (N0.getOpcode() == ISD::SRL && (C1 == 0 || C1 == 1) &&
3584           N0.getOperand(0).getOpcode() == ISD::CTLZ &&
3585           N0.getOperand(1).getOpcode() == ISD::Constant) {
3586         unsigned ShAmt = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
3587         if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
3588             ShAmt == Log2_32(MVT::getSizeInBits(N0.getValueType()))) {
3589           if ((C1 == 0) == (Cond == ISD::SETEQ)) {
3590             // (srl (ctlz x), 5) == 0  -> X != 0
3591             // (srl (ctlz x), 5) != 1  -> X != 0
3592             Cond = ISD::SETNE;
3593           } else {
3594             // (srl (ctlz x), 5) != 0  -> X == 0
3595             // (srl (ctlz x), 5) == 1  -> X == 0
3596             Cond = ISD::SETEQ;
3597           }
3598           SDOperand Zero = DAG.getConstant(0, N0.getValueType());
3599           return DAG.getSetCC(VT, N0.getOperand(0).getOperand(0),
3600                               Zero, Cond);
3601         }
3602       }
3603
3604       // If the LHS is a ZERO_EXTEND, perform the comparison on the input.
3605       if (N0.getOpcode() == ISD::ZERO_EXTEND) {
3606         unsigned InSize = MVT::getSizeInBits(N0.getOperand(0).getValueType());
3607
3608         // If the comparison constant has bits in the upper part, the
3609         // zero-extended value could never match.
3610         if (C1 & (~0ULL << InSize)) {
3611           unsigned VSize = MVT::getSizeInBits(N0.getValueType());
3612           switch (Cond) {
3613           case ISD::SETUGT:
3614           case ISD::SETUGE:
3615           case ISD::SETEQ: return DAG.getConstant(0, VT);
3616           case ISD::SETULT:
3617           case ISD::SETULE:
3618           case ISD::SETNE: return DAG.getConstant(1, VT);
3619           case ISD::SETGT:
3620           case ISD::SETGE:
3621             // True if the sign bit of C1 is set.
3622             return DAG.getConstant((C1 & (1ULL << VSize)) != 0, VT);
3623           case ISD::SETLT:
3624           case ISD::SETLE:
3625             // True if the sign bit of C1 isn't set.
3626             return DAG.getConstant((C1 & (1ULL << VSize)) == 0, VT);
3627           default:
3628             break;
3629           }
3630         }
3631
3632         // Otherwise, we can perform the comparison with the low bits.
3633         switch (Cond) {
3634         case ISD::SETEQ:
3635         case ISD::SETNE:
3636         case ISD::SETUGT:
3637         case ISD::SETUGE:
3638         case ISD::SETULT:
3639         case ISD::SETULE:
3640           return DAG.getSetCC(VT, N0.getOperand(0),
3641                           DAG.getConstant(C1, N0.getOperand(0).getValueType()),
3642                           Cond);
3643         default:
3644           break;   // todo, be more careful with signed comparisons
3645         }
3646       } else if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
3647                  (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
3648         MVT::ValueType ExtSrcTy = cast<VTSDNode>(N0.getOperand(1))->getVT();
3649         unsigned ExtSrcTyBits = MVT::getSizeInBits(ExtSrcTy);
3650         MVT::ValueType ExtDstTy = N0.getValueType();
3651         unsigned ExtDstTyBits = MVT::getSizeInBits(ExtDstTy);
3652
3653         // If the extended part has any inconsistent bits, it cannot ever
3654         // compare equal.  In other words, they have to be all ones or all
3655         // zeros.
3656         uint64_t ExtBits =
3657           (~0ULL >> (64-ExtSrcTyBits)) & (~0ULL << (ExtDstTyBits-1));
3658         if ((C1 & ExtBits) != 0 && (C1 & ExtBits) != ExtBits)
3659           return DAG.getConstant(Cond == ISD::SETNE, VT);
3660
3661         SDOperand ZextOp;
3662         MVT::ValueType Op0Ty = N0.getOperand(0).getValueType();
3663         if (Op0Ty == ExtSrcTy) {
3664           ZextOp = N0.getOperand(0);
3665         } else {
3666           int64_t Imm = ~0ULL >> (64-ExtSrcTyBits);
3667           ZextOp = DAG.getNode(ISD::AND, Op0Ty, N0.getOperand(0),
3668                                DAG.getConstant(Imm, Op0Ty));
3669         }
3670         AddToWorkList(ZextOp.Val);
3671         // Otherwise, make this a use of a zext.
3672         return DAG.getSetCC(VT, ZextOp,
3673                             DAG.getConstant(C1 & (~0ULL>>(64-ExtSrcTyBits)),
3674                                             ExtDstTy),
3675                             Cond);
3676       } else if ((N1C->getValue() == 0 || N1C->getValue() == 1) &&
3677                  (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
3678
3679         // SETCC (SETCC), [0|1], [EQ|NE]  -> SETCC
3680         if (N0.getOpcode() == ISD::SETCC) {
3681           bool TrueWhenTrue = (Cond == ISD::SETEQ) ^ (N1C->getValue() != 1);
3682           if (TrueWhenTrue)
3683             return N0;
3684
3685           // Invert the condition.
3686           ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
3687           CC = ISD::getSetCCInverse(CC,
3688                                MVT::isInteger(N0.getOperand(0).getValueType()));
3689           return DAG.getSetCC(VT, N0.getOperand(0), N0.getOperand(1), CC);
3690         }
3691
3692         if ((N0.getOpcode() == ISD::XOR ||
3693              (N0.getOpcode() == ISD::AND &&
3694               N0.getOperand(0).getOpcode() == ISD::XOR &&
3695               N0.getOperand(1) == N0.getOperand(0).getOperand(1))) &&
3696             isa<ConstantSDNode>(N0.getOperand(1)) &&
3697             cast<ConstantSDNode>(N0.getOperand(1))->getValue() == 1) {
3698           // If this is (X^1) == 0/1, swap the RHS and eliminate the xor.  We
3699           // can only do this if the top bits are known zero.
3700           if (TLI.MaskedValueIsZero(N0,
3701                                     MVT::getIntVTBitMask(N0.getValueType())-1)){
3702             // Okay, get the un-inverted input value.
3703             SDOperand Val;
3704             if (N0.getOpcode() == ISD::XOR)
3705               Val = N0.getOperand(0);
3706             else {
3707               assert(N0.getOpcode() == ISD::AND &&
3708                      N0.getOperand(0).getOpcode() == ISD::XOR);
3709               // ((X^1)&1)^1 -> X & 1
3710               Val = DAG.getNode(ISD::AND, N0.getValueType(),
3711                                 N0.getOperand(0).getOperand(0),
3712                                 N0.getOperand(1));
3713             }
3714             return DAG.getSetCC(VT, Val, N1,
3715                                 Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
3716           }
3717         }
3718       }
3719
3720       uint64_t MinVal, MaxVal;
3721       unsigned OperandBitSize = MVT::getSizeInBits(N1C->getValueType(0));
3722       if (ISD::isSignedIntSetCC(Cond)) {
3723         MinVal = 1ULL << (OperandBitSize-1);
3724         if (OperandBitSize != 1)   // Avoid X >> 64, which is undefined.
3725           MaxVal = ~0ULL >> (65-OperandBitSize);
3726         else
3727           MaxVal = 0;
3728       } else {
3729         MinVal = 0;
3730         MaxVal = ~0ULL >> (64-OperandBitSize);
3731       }
3732
3733       // Canonicalize GE/LE comparisons to use GT/LT comparisons.
3734       if (Cond == ISD::SETGE || Cond == ISD::SETUGE) {
3735         if (C1 == MinVal) return DAG.getConstant(1, VT);   // X >= MIN --> true
3736         --C1;                                          // X >= C0 --> X > (C0-1)
3737         return DAG.getSetCC(VT, N0, DAG.getConstant(C1, N1.getValueType()),
3738                         (Cond == ISD::SETGE) ? ISD::SETGT : ISD::SETUGT);
3739       }
3740
3741       if (Cond == ISD::SETLE || Cond == ISD::SETULE) {
3742         if (C1 == MaxVal) return DAG.getConstant(1, VT);   // X <= MAX --> true
3743         ++C1;                                          // X <= C0 --> X < (C0+1)
3744         return DAG.getSetCC(VT, N0, DAG.getConstant(C1, N1.getValueType()),
3745                         (Cond == ISD::SETLE) ? ISD::SETLT : ISD::SETULT);
3746       }
3747
3748       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal)
3749         return DAG.getConstant(0, VT);      // X < MIN --> false
3750
3751       // Canonicalize setgt X, Min --> setne X, Min
3752       if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MinVal)
3753         return DAG.getSetCC(VT, N0, N1, ISD::SETNE);
3754       // Canonicalize setlt X, Max --> setne X, Max
3755       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MaxVal)
3756         return DAG.getSetCC(VT, N0, N1, ISD::SETNE);
3757
3758       // If we have setult X, 1, turn it into seteq X, 0
3759       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal+1)
3760         return DAG.getSetCC(VT, N0, DAG.getConstant(MinVal, N0.getValueType()),
3761                         ISD::SETEQ);
3762       // If we have setugt X, Max-1, turn it into seteq X, Max
3763       else if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal-1)
3764         return DAG.getSetCC(VT, N0, DAG.getConstant(MaxVal, N0.getValueType()),
3765                         ISD::SETEQ);
3766
3767       // If we have "setcc X, C0", check to see if we can shrink the immediate
3768       // by changing cc.
3769
3770       // SETUGT X, SINTMAX  -> SETLT X, 0
3771       if (Cond == ISD::SETUGT && OperandBitSize != 1 &&
3772           C1 == (~0ULL >> (65-OperandBitSize)))
3773         return DAG.getSetCC(VT, N0, DAG.getConstant(0, N1.getValueType()),
3774                             ISD::SETLT);
3775
3776       // FIXME: Implement the rest of these.
3777
3778       // Fold bit comparisons when we can.
3779       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
3780           VT == N0.getValueType() && N0.getOpcode() == ISD::AND)
3781         if (ConstantSDNode *AndRHS =
3782                     dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
3783           if (Cond == ISD::SETNE && C1 == 0) {// (X & 8) != 0  -->  (X & 8) >> 3
3784             // Perform the xform if the AND RHS is a single bit.
3785             if (isPowerOf2_64(AndRHS->getValue())) {
3786               return DAG.getNode(ISD::SRL, VT, N0,
3787                              DAG.getConstant(Log2_64(AndRHS->getValue()),
3788                                                    TLI.getShiftAmountTy()));
3789             }
3790           } else if (Cond == ISD::SETEQ && C1 == AndRHS->getValue()) {
3791             // (X & 8) == 8  -->  (X & 8) >> 3
3792             // Perform the xform if C1 is a single bit.
3793             if (isPowerOf2_64(C1)) {
3794               return DAG.getNode(ISD::SRL, VT, N0,
3795                           DAG.getConstant(Log2_64(C1),TLI.getShiftAmountTy()));
3796             }
3797           }
3798         }
3799     }
3800   } else if (isa<ConstantSDNode>(N0.Val)) {
3801       // Ensure that the constant occurs on the RHS.
3802     return DAG.getSetCC(VT, N1, N0, ISD::getSetCCSwappedOperands(Cond));
3803   }
3804
3805   if (isa<ConstantFPSDNode>(N0.Val)) {
3806     // Constant fold or commute setcc.
3807     SDOperand O = DAG.FoldSetCC(VT, N0, N1, Cond);
3808     if (O.Val) return O;
3809   }
3810
3811   if (N0 == N1) {
3812     // We can always fold X == X for integer setcc's.
3813     if (MVT::isInteger(N0.getValueType()))
3814       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
3815     unsigned UOF = ISD::getUnorderedFlavor(Cond);
3816     if (UOF == 2)   // FP operators that are undefined on NaNs.
3817       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
3818     if (UOF == unsigned(ISD::isTrueWhenEqual(Cond)))
3819       return DAG.getConstant(UOF, VT);
3820     // Otherwise, we can't fold it.  However, we can simplify it to SETUO/SETO
3821     // if it is not already.
3822     ISD::CondCode NewCond = UOF == 0 ? ISD::SETO : ISD::SETUO;
3823     if (NewCond != Cond)
3824       return DAG.getSetCC(VT, N0, N1, NewCond);
3825   }
3826
3827   if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
3828       MVT::isInteger(N0.getValueType())) {
3829     if (N0.getOpcode() == ISD::ADD || N0.getOpcode() == ISD::SUB ||
3830         N0.getOpcode() == ISD::XOR) {
3831       // Simplify (X+Y) == (X+Z) -->  Y == Z
3832       if (N0.getOpcode() == N1.getOpcode()) {
3833         if (N0.getOperand(0) == N1.getOperand(0))
3834           return DAG.getSetCC(VT, N0.getOperand(1), N1.getOperand(1), Cond);
3835         if (N0.getOperand(1) == N1.getOperand(1))
3836           return DAG.getSetCC(VT, N0.getOperand(0), N1.getOperand(0), Cond);
3837         if (DAG.isCommutativeBinOp(N0.getOpcode())) {
3838           // If X op Y == Y op X, try other combinations.
3839           if (N0.getOperand(0) == N1.getOperand(1))
3840             return DAG.getSetCC(VT, N0.getOperand(1), N1.getOperand(0), Cond);
3841           if (N0.getOperand(1) == N1.getOperand(0))
3842             return DAG.getSetCC(VT, N0.getOperand(0), N1.getOperand(1), Cond);
3843         }
3844       }
3845
3846       if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(N1)) {
3847         if (ConstantSDNode *LHSR = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
3848           // Turn (X+C1) == C2 --> X == C2-C1
3849           if (N0.getOpcode() == ISD::ADD && N0.Val->hasOneUse()) {
3850             return DAG.getSetCC(VT, N0.getOperand(0),
3851                               DAG.getConstant(RHSC->getValue()-LHSR->getValue(),
3852                                 N0.getValueType()), Cond);
3853           }
3854
3855           // Turn (X^C1) == C2 into X == C1^C2 iff X&~C1 = 0.
3856           if (N0.getOpcode() == ISD::XOR)
3857             // If we know that all of the inverted bits are zero, don't bother
3858             // performing the inversion.
3859             if (TLI.MaskedValueIsZero(N0.getOperand(0), ~LHSR->getValue()))
3860               return DAG.getSetCC(VT, N0.getOperand(0),
3861                               DAG.getConstant(LHSR->getValue()^RHSC->getValue(),
3862                                               N0.getValueType()), Cond);
3863         }
3864
3865         // Turn (C1-X) == C2 --> X == C1-C2
3866         if (ConstantSDNode *SUBC = dyn_cast<ConstantSDNode>(N0.getOperand(0))) {
3867           if (N0.getOpcode() == ISD::SUB && N0.Val->hasOneUse()) {
3868             return DAG.getSetCC(VT, N0.getOperand(1),
3869                              DAG.getConstant(SUBC->getValue()-RHSC->getValue(),
3870                                              N0.getValueType()), Cond);
3871           }
3872         }
3873       }
3874
3875       // Simplify (X+Z) == X -->  Z == 0
3876       if (N0.getOperand(0) == N1)
3877         return DAG.getSetCC(VT, N0.getOperand(1),
3878                         DAG.getConstant(0, N0.getValueType()), Cond);
3879       if (N0.getOperand(1) == N1) {
3880         if (DAG.isCommutativeBinOp(N0.getOpcode()))
3881           return DAG.getSetCC(VT, N0.getOperand(0),
3882                           DAG.getConstant(0, N0.getValueType()), Cond);
3883         else {
3884           assert(N0.getOpcode() == ISD::SUB && "Unexpected operation!");
3885           // (Z-X) == X  --> Z == X<<1
3886           SDOperand SH = DAG.getNode(ISD::SHL, N1.getValueType(),
3887                                      N1,
3888                                      DAG.getConstant(1,TLI.getShiftAmountTy()));
3889           AddToWorkList(SH.Val);
3890           return DAG.getSetCC(VT, N0.getOperand(0), SH, Cond);
3891         }
3892       }
3893     }
3894
3895     if (N1.getOpcode() == ISD::ADD || N1.getOpcode() == ISD::SUB ||
3896         N1.getOpcode() == ISD::XOR) {
3897       // Simplify  X == (X+Z) -->  Z == 0
3898       if (N1.getOperand(0) == N0) {
3899         return DAG.getSetCC(VT, N1.getOperand(1),
3900                         DAG.getConstant(0, N1.getValueType()), Cond);
3901       } else if (N1.getOperand(1) == N0) {
3902         if (DAG.isCommutativeBinOp(N1.getOpcode())) {
3903           return DAG.getSetCC(VT, N1.getOperand(0),
3904                           DAG.getConstant(0, N1.getValueType()), Cond);
3905         } else {
3906           assert(N1.getOpcode() == ISD::SUB && "Unexpected operation!");
3907           // X == (Z-X)  --> X<<1 == Z
3908           SDOperand SH = DAG.getNode(ISD::SHL, N1.getValueType(), N0,
3909                                      DAG.getConstant(1,TLI.getShiftAmountTy()));
3910           AddToWorkList(SH.Val);
3911           return DAG.getSetCC(VT, SH, N1.getOperand(0), Cond);
3912         }
3913       }
3914     }
3915   }
3916
3917   // Fold away ALL boolean setcc's.
3918   SDOperand Temp;
3919   if (N0.getValueType() == MVT::i1 && foldBooleans) {
3920     switch (Cond) {
3921     default: assert(0 && "Unknown integer setcc!");
3922     case ISD::SETEQ:  // X == Y  -> (X^Y)^1
3923       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, N1);
3924       N0 = DAG.getNode(ISD::XOR, MVT::i1, Temp, DAG.getConstant(1, MVT::i1));
3925       AddToWorkList(Temp.Val);
3926       break;
3927     case ISD::SETNE:  // X != Y   -->  (X^Y)
3928       N0 = DAG.getNode(ISD::XOR, MVT::i1, N0, N1);
3929       break;
3930     case ISD::SETGT:  // X >s Y   -->  X == 0 & Y == 1  -->  X^1 & Y
3931     case ISD::SETULT: // X <u Y   -->  X == 0 & Y == 1  -->  X^1 & Y
3932       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, DAG.getConstant(1, MVT::i1));
3933       N0 = DAG.getNode(ISD::AND, MVT::i1, N1, Temp);
3934       AddToWorkList(Temp.Val);
3935       break;
3936     case ISD::SETLT:  // X <s Y   --> X == 1 & Y == 0  -->  Y^1 & X
3937     case ISD::SETUGT: // X >u Y   --> X == 1 & Y == 0  -->  Y^1 & X
3938       Temp = DAG.getNode(ISD::XOR, MVT::i1, N1, DAG.getConstant(1, MVT::i1));
3939       N0 = DAG.getNode(ISD::AND, MVT::i1, N0, Temp);
3940       AddToWorkList(Temp.Val);
3941       break;
3942     case ISD::SETULE: // X <=u Y  --> X == 0 | Y == 1  -->  X^1 | Y
3943     case ISD::SETGE:  // X >=s Y  --> X == 0 | Y == 1  -->  X^1 | Y
3944       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, DAG.getConstant(1, MVT::i1));
3945       N0 = DAG.getNode(ISD::OR, MVT::i1, N1, Temp);
3946       AddToWorkList(Temp.Val);
3947       break;
3948     case ISD::SETUGE: // X >=u Y  --> X == 1 | Y == 0  -->  Y^1 | X
3949     case ISD::SETLE:  // X <=s Y  --> X == 1 | Y == 0  -->  Y^1 | X
3950       Temp = DAG.getNode(ISD::XOR, MVT::i1, N1, DAG.getConstant(1, MVT::i1));
3951       N0 = DAG.getNode(ISD::OR, MVT::i1, N0, Temp);
3952       break;
3953     }
3954     if (VT != MVT::i1) {
3955       AddToWorkList(N0.Val);
3956       // FIXME: If running after legalize, we probably can't do this.
3957       N0 = DAG.getNode(ISD::ZERO_EXTEND, VT, N0);
3958     }
3959     return N0;
3960   }
3961
3962   // Could not fold it.
3963   return SDOperand();
3964 }
3965
3966 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
3967 /// return a DAG expression to select that will generate the same value by
3968 /// multiplying by a magic number.  See:
3969 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
3970 SDOperand DAGCombiner::BuildSDIV(SDNode *N) {
3971   std::vector<SDNode*> Built;
3972   SDOperand S = TLI.BuildSDIV(N, DAG, &Built);
3973
3974   for (std::vector<SDNode*>::iterator ii = Built.begin(), ee = Built.end();
3975        ii != ee; ++ii)
3976     AddToWorkList(*ii);
3977   return S;
3978 }
3979
3980 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
3981 /// return a DAG expression to select that will generate the same value by
3982 /// multiplying by a magic number.  See:
3983 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
3984 SDOperand DAGCombiner::BuildUDIV(SDNode *N) {
3985   std::vector<SDNode*> Built;
3986   SDOperand S = TLI.BuildUDIV(N, DAG, &Built);
3987
3988   for (std::vector<SDNode*>::iterator ii = Built.begin(), ee = Built.end();
3989        ii != ee; ++ii)
3990     AddToWorkList(*ii);
3991   return S;
3992 }
3993
3994 /// FindBaseOffset - Return true if base is known not to alias with anything
3995 /// but itself.  Provides base object and offset as results.
3996 static bool FindBaseOffset(SDOperand Ptr, SDOperand &Base, int64_t &Offset) {
3997   // Assume it is a primitive operation.
3998   Base = Ptr; Offset = 0;
3999
4000   // If it's an adding a simple constant then integrate the offset.
4001   if (Base.getOpcode() == ISD::ADD) {
4002     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Base.getOperand(1))) {
4003       Base = Base.getOperand(0);
4004       Offset += C->getValue();
4005     }
4006   }
4007
4008   // If it's any of the following then it can't alias with anything but itself.
4009   return isa<FrameIndexSDNode>(Base) ||
4010          isa<ConstantPoolSDNode>(Base) ||
4011          isa<GlobalAddressSDNode>(Base);
4012 }
4013
4014 /// isAlias - Return true if there is any possibility that the two addresses
4015 /// overlap.
4016 bool DAGCombiner::isAlias(SDOperand Ptr1, int64_t Size1,
4017                           const Value *SrcValue1, int SrcValueOffset1,
4018                           SDOperand Ptr2, int64_t Size2,
4019                           const Value *SrcValue2, int SrcValueOffset2)
4020 {
4021   // If they are the same then they must be aliases.
4022   if (Ptr1 == Ptr2) return true;
4023
4024   // Gather base node and offset information.
4025   SDOperand Base1, Base2;
4026   int64_t Offset1, Offset2;
4027   bool KnownBase1 = FindBaseOffset(Ptr1, Base1, Offset1);
4028   bool KnownBase2 = FindBaseOffset(Ptr2, Base2, Offset2);
4029
4030   // If they have a same base address then...
4031   if (Base1 == Base2) {
4032     // Check to see if the addresses overlap.
4033     return!((Offset1 + Size1) <= Offset2 || (Offset2 + Size2) <= Offset1);
4034   }
4035
4036   // If we know both bases then they can't alias.
4037   if (KnownBase1 && KnownBase2) return false;
4038
4039   if (CombinerGlobalAA) {
4040     // Use alias analysis information.
4041     int Overlap1 = Size1 + SrcValueOffset1 + Offset1;
4042     int Overlap2 = Size2 + SrcValueOffset2 + Offset2;
4043     AliasAnalysis::AliasResult AAResult =
4044                              AA.alias(SrcValue1, Overlap1, SrcValue2, Overlap2);
4045     if (AAResult == AliasAnalysis::NoAlias)
4046       return false;
4047   }
4048
4049   // Otherwise we have to assume they alias.
4050   return true;
4051 }
4052
4053 /// FindAliasInfo - Extracts the relevant alias information from the memory
4054 /// node.  Returns true if the operand was a load.
4055 bool DAGCombiner::FindAliasInfo(SDNode *N,
4056                         SDOperand &Ptr, int64_t &Size,
4057                         const Value *&SrcValue, int &SrcValueOffset) {
4058   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
4059     Ptr = LD->getBasePtr();
4060     Size = MVT::getSizeInBits(LD->getLoadedVT()) >> 3;
4061     SrcValue = LD->getSrcValue();
4062     SrcValueOffset = LD->getSrcValueOffset();
4063     return true;
4064   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
4065     Ptr = ST->getBasePtr();
4066     Size = MVT::getSizeInBits(ST->getStoredVT()) >> 3;
4067     SrcValue = ST->getSrcValue();
4068     SrcValueOffset = ST->getSrcValueOffset();
4069   } else {
4070     assert(0 && "FindAliasInfo expected a memory operand");
4071   }
4072
4073   return false;
4074 }
4075
4076 /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
4077 /// looking for aliasing nodes and adding them to the Aliases vector.
4078 void DAGCombiner::GatherAllAliases(SDNode *N, SDOperand OriginalChain,
4079                                    SmallVector<SDOperand, 8> &Aliases) {
4080   SmallVector<SDOperand, 8> Chains;     // List of chains to visit.
4081   std::set<SDNode *> Visited;           // Visited node set.
4082
4083   // Get alias information for node.
4084   SDOperand Ptr;
4085   int64_t Size;
4086   const Value *SrcValue;
4087   int SrcValueOffset;
4088   bool IsLoad = FindAliasInfo(N, Ptr, Size, SrcValue, SrcValueOffset);
4089
4090   // Starting off.
4091   Chains.push_back(OriginalChain);
4092
4093   // Look at each chain and determine if it is an alias.  If so, add it to the
4094   // aliases list.  If not, then continue up the chain looking for the next
4095   // candidate.
4096   while (!Chains.empty()) {
4097     SDOperand Chain = Chains.back();
4098     Chains.pop_back();
4099
4100      // Don't bother if we've been before.
4101     if (Visited.find(Chain.Val) != Visited.end()) continue;
4102     Visited.insert(Chain.Val);
4103
4104     switch (Chain.getOpcode()) {
4105     case ISD::EntryToken:
4106       // Entry token is ideal chain operand, but handled in FindBetterChain.
4107       break;
4108
4109     case ISD::LOAD:
4110     case ISD::STORE: {
4111       // Get alias information for Chain.
4112       SDOperand OpPtr;
4113       int64_t OpSize;
4114       const Value *OpSrcValue;
4115       int OpSrcValueOffset;
4116       bool IsOpLoad = FindAliasInfo(Chain.Val, OpPtr, OpSize,
4117                                     OpSrcValue, OpSrcValueOffset);
4118
4119       // If chain is alias then stop here.
4120       if (!(IsLoad && IsOpLoad) &&
4121           isAlias(Ptr, Size, SrcValue, SrcValueOffset,
4122                   OpPtr, OpSize, OpSrcValue, OpSrcValueOffset)) {
4123         Aliases.push_back(Chain);
4124       } else {
4125         // Look further up the chain.
4126         Chains.push_back(Chain.getOperand(0));
4127         // Clean up old chain.
4128         AddToWorkList(Chain.Val);
4129       }
4130       break;
4131     }
4132
4133     case ISD::TokenFactor:
4134       // We have to check each of the operands of the token factor, so we queue
4135       // then up.  Adding the  operands to the queue (stack) in reverse order
4136       // maintains the original order and increases the likelihood that getNode
4137       // will find a matching token factor (CSE.)
4138       for (unsigned n = Chain.getNumOperands(); n;)
4139         Chains.push_back(Chain.getOperand(--n));
4140       // Eliminate the token factor if we can.
4141       AddToWorkList(Chain.Val);
4142       break;
4143
4144     default:
4145       // For all other instructions we will just have to take what we can get.
4146       Aliases.push_back(Chain);
4147       break;
4148     }
4149   }
4150 }
4151
4152 /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes, looking
4153 /// for a better chain (aliasing node.)
4154 SDOperand DAGCombiner::FindBetterChain(SDNode *N, SDOperand OldChain) {
4155   SmallVector<SDOperand, 8> Aliases;  // Ops for replacing token factor.
4156
4157   // Accumulate all the aliases to this node.
4158   GatherAllAliases(N, OldChain, Aliases);
4159
4160   if (Aliases.size() == 0) {
4161     // If no operands then chain to entry token.
4162     return DAG.getEntryNode();
4163   } else if (Aliases.size() == 1) {
4164     // If a single operand then chain to it.  We don't need to revisit it.
4165     return Aliases[0];
4166   }
4167
4168   // Construct a custom tailored token factor.
4169   SDOperand NewChain = DAG.getNode(ISD::TokenFactor, MVT::Other,
4170                                    &Aliases[0], Aliases.size());
4171
4172   // Make sure the old chain gets cleaned up.
4173   if (NewChain != OldChain) AddToWorkList(OldChain.Val);
4174
4175   return NewChain;
4176 }
4177
4178 // SelectionDAG::Combine - This is the entry point for the file.
4179 //
4180 void SelectionDAG::Combine(bool RunningAfterLegalize, AliasAnalysis &AA) {
4181   /// run - This is the main entry point to this class.
4182   ///
4183   DAGCombiner(*this, AA).Run(RunningAfterLegalize);
4184 }