lib/CodeGen/SelectionDAG/DAGCombiner.cpp

   1 //===-- DAGCombiner.cpp - Implement a DAG node combiner -------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This pass combines dag nodes to form fewer, simpler DAG nodes.  It can be run
  11 // both before and after the DAG is legalized.
  12 //
  13 // This pass is not a substitute for the LLVM IR instcombine pass. This pass is
  14 // primarily intended to handle simplification opportunities that are implicit
  15 // in the LLVM IR and exposed by the various codegen lowering phases.
  16 //
  17 //===----------------------------------------------------------------------===//
  18
  19 #define DEBUG_TYPE "dagcombine"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/LLVMContext.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/Analysis/AliasAnalysis.h"
  26 #include "llvm/Target/TargetData.h"
  27 #include "llvm/Target/TargetLowering.h"
  28 #include "llvm/Target/TargetMachine.h"
  29 #include "llvm/Target/TargetOptions.h"
  30 #include "llvm/ADT/SmallPtrSet.h"
  31 #include "llvm/ADT/Statistic.h"
  32 #include "llvm/Support/CommandLine.h"
  33 #include "llvm/Support/Debug.h"
  34 #include "llvm/Support/ErrorHandling.h"
  35 #include "llvm/Support/MathExtras.h"
  36 #include "llvm/Support/raw_ostream.h"
  37 #include <algorithm>
  38 using namespace llvm;
  39
  40 STATISTIC(NodesCombined   , "Number of dag nodes combined");
  41 STATISTIC(PreIndexedNodes , "Number of pre-indexed nodes created");
  42 STATISTIC(PostIndexedNodes, "Number of post-indexed nodes created");
  43 STATISTIC(OpsNarrowed     , "Number of load/op/store narrowed");
  44 STATISTIC(LdStFP2Int      , "Number of fp load/store pairs transformed to int");
  45
  46 namespace {
  47   static cl::opt<bool>
  48     CombinerAA("combiner-alias-analysis", cl::Hidden,
  49                cl::desc("Turn on alias analysis during testing"));
  50
  51   static cl::opt<bool>
  52     CombinerGlobalAA("combiner-global-alias-analysis", cl::Hidden,
  53                cl::desc("Include global information in alias analysis"));
  54
  55 //------------------------------ DAGCombiner ---------------------------------//
  56
  57   class DAGCombiner {
  58     SelectionDAG &DAG;
  59     const TargetLowering &TLI;
  60     CombineLevel Level;
  61     CodeGenOpt::Level OptLevel;
  62     bool LegalOperations;
  63     bool LegalTypes;
  64
  65     // Worklist of all of the nodes that need to be simplified.
  66     //
  67     // This has the semantics that when adding to the worklist,
  68     // the item added must be next to be processed. It should
  69     // also only appear once. The naive approach to this takes
  70     // linear time.
  71     //
  72     // To reduce the insert/remove time to logarithmic, we use
  73     // a set and a vector to maintain our worklist.
  74     //
  75     // The set contains the items on the worklist, but does not
  76     // maintain the order they should be visited.
  77     //
  78     // The vector maintains the order nodes should be visited, but may
  79     // contain duplicate or removed nodes. When choosing a node to
  80     // visit, we pop off the order stack until we find an item that is
  81     // also in the contents set. All operations are O(log N).
  82     SmallPtrSet<SDNode*, 64> WorkListContents;
  83     SmallVector<SDNode*, 64> WorkListOrder;
  84
  85     // AA - Used for DAG load/store alias analysis.
  86     AliasAnalysis &AA;
  87
  88     /// AddUsersToWorkList - When an instruction is simplified, add all users of
  89     /// the instruction to the work lists because they might get more simplified
  90     /// now.
  91     ///
  92     void AddUsersToWorkList(SDNode *N) {
  93       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
  94            UI != UE; ++UI)
  95         AddToWorkList(*UI);
  96     }
  97
  98     /// visit - call the node-specific routine that knows how to fold each
  99     /// particular type of node.
 100     SDValue visit(SDNode *N);
 101
 102   public:
 103     /// AddToWorkList - Add to the work list making sure its instance is at the
 104     /// back (next to be processed.)
 105     void AddToWorkList(SDNode *N) {
 106       WorkListContents.insert(N);
 107       WorkListOrder.push_back(N);
 108     }
 109
 110     /// removeFromWorkList - remove all instances of N from the worklist.
 111     ///
 112     void removeFromWorkList(SDNode *N) {
 113       WorkListContents.erase(N);
 114     }
 115
 116     SDValue CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 117                       bool AddTo = true);
 118
 119     SDValue CombineTo(SDNode *N, SDValue Res, bool AddTo = true) {
 120       return CombineTo(N, &Res, 1, AddTo);
 121     }
 122
 123     SDValue CombineTo(SDNode *N, SDValue Res0, SDValue Res1,
 124                       bool AddTo = true) {
 125       SDValue To[] = { Res0, Res1 };
 126       return CombineTo(N, To, 2, AddTo);
 127     }
 128
 129     void CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO);
 130
 131   private:
 132
 133     /// SimplifyDemandedBits - Check the specified integer node value to see if
 134     /// it can be simplified or if things it uses can be simplified by bit
 135     /// propagation.  If so, return true.
 136     bool SimplifyDemandedBits(SDValue Op) {
 137       unsigned BitWidth = Op.getValueType().getScalarType().getSizeInBits();
 138       APInt Demanded = APInt::getAllOnesValue(BitWidth);
 139       return SimplifyDemandedBits(Op, Demanded);
 140     }
 141
 142     bool SimplifyDemandedBits(SDValue Op, const APInt &Demanded);
 143
 144     bool CombineToPreIndexedLoadStore(SDNode *N);
 145     bool CombineToPostIndexedLoadStore(SDNode *N);
 146
 147     void ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad);
 148     SDValue PromoteOperand(SDValue Op, EVT PVT, bool &Replace);
 149     SDValue SExtPromoteOperand(SDValue Op, EVT PVT);
 150     SDValue ZExtPromoteOperand(SDValue Op, EVT PVT);
 151     SDValue PromoteIntBinOp(SDValue Op);
 152     SDValue PromoteIntShiftOp(SDValue Op);
 153     SDValue PromoteExtend(SDValue Op);
 154     bool PromoteLoad(SDValue Op);
 155
 156     void ExtendSetCCUses(SmallVector<SDNode*, 4> SetCCs,
 157                          SDValue Trunc, SDValue ExtLoad, DebugLoc DL,
 158                          ISD::NodeType ExtType);
 159
 160     /// combine - call the node-specific routine that knows how to fold each
 161     /// particular type of node. If that doesn't do anything, try the
 162     /// target-specific DAG combines.
 163     SDValue combine(SDNode *N);
 164
 165     // Visitation implementation - Implement dag node combining for different
 166     // node types.  The semantics are as follows:
 167     // Return Value:
 168     //   SDValue.getNode() == 0 - No change was made
 169     //   SDValue.getNode() == N - N was replaced, is dead and has been handled.
 170     //   otherwise              - N should be replaced by the returned Operand.
 171     //
 172     SDValue visitTokenFactor(SDNode *N);
 173     SDValue visitMERGE_VALUES(SDNode *N);
 174     SDValue visitADD(SDNode *N);
 175     SDValue visitSUB(SDNode *N);
 176     SDValue visitADDC(SDNode *N);
 177     SDValue visitSUBC(SDNode *N);
 178     SDValue visitADDE(SDNode *N);
 179     SDValue visitSUBE(SDNode *N);
 180     SDValue visitMUL(SDNode *N);
 181     SDValue visitSDIV(SDNode *N);
 182     SDValue visitUDIV(SDNode *N);
 183     SDValue visitSREM(SDNode *N);
 184     SDValue visitUREM(SDNode *N);
 185     SDValue visitMULHU(SDNode *N);
 186     SDValue visitMULHS(SDNode *N);
 187     SDValue visitSMUL_LOHI(SDNode *N);
 188     SDValue visitUMUL_LOHI(SDNode *N);
 189     SDValue visitSMULO(SDNode *N);
 190     SDValue visitUMULO(SDNode *N);
 191     SDValue visitSDIVREM(SDNode *N);
 192     SDValue visitUDIVREM(SDNode *N);
 193     SDValue visitAND(SDNode *N);
 194     SDValue visitOR(SDNode *N);
 195     SDValue visitXOR(SDNode *N);
 196     SDValue SimplifyVBinOp(SDNode *N);
 197     SDValue SimplifyVUnaryOp(SDNode *N);
 198     SDValue visitSHL(SDNode *N);
 199     SDValue visitSRA(SDNode *N);
 200     SDValue visitSRL(SDNode *N);
 201     SDValue visitCTLZ(SDNode *N);
 202     SDValue visitCTLZ_ZERO_UNDEF(SDNode *N);
 203     SDValue visitCTTZ(SDNode *N);
 204     SDValue visitCTTZ_ZERO_UNDEF(SDNode *N);
 205     SDValue visitCTPOP(SDNode *N);
 206     SDValue visitSELECT(SDNode *N);
 207     SDValue visitSELECT_CC(SDNode *N);
 208     SDValue visitSETCC(SDNode *N);
 209     SDValue visitSIGN_EXTEND(SDNode *N);
 210     SDValue visitZERO_EXTEND(SDNode *N);
 211     SDValue visitANY_EXTEND(SDNode *N);
 212     SDValue visitSIGN_EXTEND_INREG(SDNode *N);
 213     SDValue visitTRUNCATE(SDNode *N);
 214     SDValue visitBITCAST(SDNode *N);
 215     SDValue visitBUILD_PAIR(SDNode *N);
 216     SDValue visitFADD(SDNode *N);
 217     SDValue visitFSUB(SDNode *N);
 218     SDValue visitFMUL(SDNode *N);
 219     SDValue visitFMA(SDNode *N);
 220     SDValue visitFDIV(SDNode *N);
 221     SDValue visitFREM(SDNode *N);
 222     SDValue visitFCOPYSIGN(SDNode *N);
 223     SDValue visitSINT_TO_FP(SDNode *N);
 224     SDValue visitUINT_TO_FP(SDNode *N);
 225     SDValue visitFP_TO_SINT(SDNode *N);
 226     SDValue visitFP_TO_UINT(SDNode *N);
 227     SDValue visitFP_ROUND(SDNode *N);
 228     SDValue visitFP_ROUND_INREG(SDNode *N);
 229     SDValue visitFP_EXTEND(SDNode *N);
 230     SDValue visitFNEG(SDNode *N);
 231     SDValue visitFABS(SDNode *N);
 232     SDValue visitFCEIL(SDNode *N);
 233     SDValue visitFTRUNC(SDNode *N);
 234     SDValue visitFFLOOR(SDNode *N);
 235     SDValue visitBRCOND(SDNode *N);
 236     SDValue visitBR_CC(SDNode *N);
 237     SDValue visitLOAD(SDNode *N);
 238     SDValue visitSTORE(SDNode *N);
 239     SDValue visitINSERT_VECTOR_ELT(SDNode *N);
 240     SDValue visitEXTRACT_VECTOR_ELT(SDNode *N);
 241     SDValue visitBUILD_VECTOR(SDNode *N);
 242     SDValue visitCONCAT_VECTORS(SDNode *N);
 243     SDValue visitEXTRACT_SUBVECTOR(SDNode *N);
 244     SDValue visitVECTOR_SHUFFLE(SDNode *N);
 245     SDValue visitMEMBARRIER(SDNode *N);
 246
 247     SDValue XformToShuffleWithZero(SDNode *N);
 248     SDValue ReassociateOps(unsigned Opc, DebugLoc DL, SDValue LHS, SDValue RHS);
 249
 250     SDValue visitShiftByConstant(SDNode *N, unsigned Amt);
 251
 252     bool SimplifySelectOps(SDNode *SELECT, SDValue LHS, SDValue RHS);
 253     SDValue SimplifyBinOpWithSameOpcodeHands(SDNode *N);
 254     SDValue SimplifySelect(DebugLoc DL, SDValue N0, SDValue N1, SDValue N2);
 255     SDValue SimplifySelectCC(DebugLoc DL, SDValue N0, SDValue N1, SDValue N2,
 256                              SDValue N3, ISD::CondCode CC,
 257                              bool NotExtCompare = false);
 258     SDValue SimplifySetCC(EVT VT, SDValue N0, SDValue N1, ISD::CondCode Cond,
 259                           DebugLoc DL, bool foldBooleans = true);
 260     SDValue SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
 261                                          unsigned HiOp);
 262     SDValue CombineConsecutiveLoads(SDNode *N, EVT VT);
 263     SDValue ConstantFoldBITCASTofBUILD_VECTOR(SDNode *, EVT);
 264     SDValue BuildSDIV(SDNode *N);
 265     SDValue BuildUDIV(SDNode *N);
 266     SDValue MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
 267                                bool DemandHighBits = true);
 268     SDValue MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1);
 269     SDNode *MatchRotate(SDValue LHS, SDValue RHS, DebugLoc DL);
 270     SDValue ReduceLoadWidth(SDNode *N);
 271     SDValue ReduceLoadOpStoreWidth(SDNode *N);
 272     SDValue TransformFPLoadStorePair(SDNode *N);
 273
 274     SDValue GetDemandedBits(SDValue V, const APInt &Mask);
 275
 276     /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
 277     /// looking for aliasing nodes and adding them to the Aliases vector.
 278     void GatherAllAliases(SDNode *N, SDValue OriginalChain,
 279                           SmallVector<SDValue, 8> &Aliases);
 280
 281     /// isAlias - Return true if there is any possibility that the two addresses
 282     /// overlap.
 283     bool isAlias(SDValue Ptr1, int64_t Size1,
 284                  const Value *SrcValue1, int SrcValueOffset1,
 285                  unsigned SrcValueAlign1,
 286                  const MDNode *TBAAInfo1,
 287                  SDValue Ptr2, int64_t Size2,
 288                  const Value *SrcValue2, int SrcValueOffset2,
 289                  unsigned SrcValueAlign2,
 290                  const MDNode *TBAAInfo2) const;
 291
 292     /// FindAliasInfo - Extracts the relevant alias information from the memory
 293     /// node.  Returns true if the operand was a load.
 294     bool FindAliasInfo(SDNode *N,
 295                        SDValue &Ptr, int64_t &Size,
 296                        const Value *&SrcValue, int &SrcValueOffset,
 297                        unsigned &SrcValueAlignment,
 298                        const MDNode *&TBAAInfo) const;
 299
 300     /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes,
 301     /// looking for a better chain (aliasing node.)
 302     SDValue FindBetterChain(SDNode *N, SDValue Chain);
 303
 304   public:
 305     DAGCombiner(SelectionDAG &D, AliasAnalysis &A, CodeGenOpt::Level OL)
 306       : DAG(D), TLI(D.getTargetLoweringInfo()), Level(BeforeLegalizeTypes),
 307         OptLevel(OL), LegalOperations(false), LegalTypes(false), AA(A) {}
 308
 309     /// Run - runs the dag combiner on all nodes in the work list
 310     void Run(CombineLevel AtLevel);
 311
 312     SelectionDAG &getDAG() const { return DAG; }
 313
 314     /// getShiftAmountTy - Returns a type large enough to hold any valid
 315     /// shift amount - before type legalization these can be huge.
 316     EVT getShiftAmountTy(EVT LHSTy) {
 317       return LegalTypes ? TLI.getShiftAmountTy(LHSTy) : TLI.getPointerTy();
 318     }
 319
 320     /// isTypeLegal - This method returns true if we are running before type
 321     /// legalization or if the specified VT is legal.
 322     bool isTypeLegal(const EVT &VT) {
 323       if (!LegalTypes) return true;
 324       return TLI.isTypeLegal(VT);
 325     }
 326   };
 327 }
 328
 329
 330 namespace {
 331 /// WorkListRemover - This class is a DAGUpdateListener that removes any deleted
 332 /// nodes from the worklist.
 333 class WorkListRemover : public SelectionDAG::DAGUpdateListener {
 334   DAGCombiner &DC;
 335 public:
 336   explicit WorkListRemover(DAGCombiner &dc)
 337     : SelectionDAG::DAGUpdateListener(dc.getDAG()), DC(dc) {}
 338
 339   virtual void NodeDeleted(SDNode *N, SDNode *E) {
 340     DC.removeFromWorkList(N);
 341   }
 342 };
 343 }
 344
 345 //===----------------------------------------------------------------------===//
 346 //  TargetLowering::DAGCombinerInfo implementation
 347 //===----------------------------------------------------------------------===//
 348
 349 void TargetLowering::DAGCombinerInfo::AddToWorklist(SDNode *N) {
 350   ((DAGCombiner*)DC)->AddToWorkList(N);
 351 }
 352
 353 void TargetLowering::DAGCombinerInfo::RemoveFromWorklist(SDNode *N) {
 354   ((DAGCombiner*)DC)->removeFromWorkList(N);
 355 }
 356
 357 SDValue TargetLowering::DAGCombinerInfo::
 358 CombineTo(SDNode *N, const std::vector<SDValue> &To, bool AddTo) {
 359   return ((DAGCombiner*)DC)->CombineTo(N, &To[0], To.size(), AddTo);
 360 }
 361
 362 SDValue TargetLowering::DAGCombinerInfo::
 363 CombineTo(SDNode *N, SDValue Res, bool AddTo) {
 364   return ((DAGCombiner*)DC)->CombineTo(N, Res, AddTo);
 365 }
 366
 367
 368 SDValue TargetLowering::DAGCombinerInfo::
 369 CombineTo(SDNode *N, SDValue Res0, SDValue Res1, bool AddTo) {
 370   return ((DAGCombiner*)DC)->CombineTo(N, Res0, Res1, AddTo);
 371 }
 372
 373 void TargetLowering::DAGCombinerInfo::
 374 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 375   return ((DAGCombiner*)DC)->CommitTargetLoweringOpt(TLO);
 376 }
 377
 378 //===----------------------------------------------------------------------===//
 379 // Helper Functions
 380 //===----------------------------------------------------------------------===//
 381
 382 /// isNegatibleForFree - Return 1 if we can compute the negated form of the
 383 /// specified expression for the same cost as the expression itself, or 2 if we
 384 /// can compute the negated form more cheaply than the expression itself.
 385 static char isNegatibleForFree(SDValue Op, bool LegalOperations,
 386                                const TargetLowering &TLI,
 387                                const TargetOptions *Options,
 388                                unsigned Depth = 0) {
 389   // No compile time optimizations on this type.
 390   if (Op.getValueType() == MVT::ppcf128)
 391     return 0;
 392
 393   // fneg is removable even if it has multiple uses.
 394   if (Op.getOpcode() == ISD::FNEG) return 2;
 395
 396   // Don't allow anything with multiple uses.
 397   if (!Op.hasOneUse()) return 0;
 398
 399   // Don't recurse exponentially.
 400   if (Depth > 6) return 0;
 401
 402   switch (Op.getOpcode()) {
 403   default: return false;
 404   case ISD::ConstantFP:
 405     // Don't invert constant FP values after legalize.  The negated constant
 406     // isn't necessarily legal.
 407     return LegalOperations ? 0 : 1;
 408   case ISD::FADD:
 409     // FIXME: determine better conditions for this xform.
 410     if (!Options->UnsafeFPMath) return 0;
 411
 412     // After operation legalization, it might not be legal to create new FSUBs.
 413     if (LegalOperations &&
 414         !TLI.isOperationLegalOrCustom(ISD::FSUB,  Op.getValueType()))
 415       return 0;
 416
 417     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 418     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 419                                     Options, Depth + 1))
 420       return V;
 421     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 422     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 423                               Depth + 1);
 424   case ISD::FSUB:
 425     // We can't turn -(A-B) into B-A when we honor signed zeros.
 426     if (!Options->UnsafeFPMath) return 0;
 427
 428     // fold (fneg (fsub A, B)) -> (fsub B, A)
 429     return 1;
 430
 431   case ISD::FMUL:
 432   case ISD::FDIV:
 433     if (Options->HonorSignDependentRoundingFPMath()) return 0;
 434
 435     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y) or (fmul X, (fneg Y))
 436     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 437                                     Options, Depth + 1))
 438       return V;
 439
 440     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 441                               Depth + 1);
 442
 443   case ISD::FP_EXTEND:
 444   case ISD::FP_ROUND:
 445   case ISD::FSIN:
 446     return isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI, Options,
 447                               Depth + 1);
 448   }
 449 }
 450
 451 /// GetNegatedExpression - If isNegatibleForFree returns true, this function
 452 /// returns the newly negated expression.
 453 static SDValue GetNegatedExpression(SDValue Op, SelectionDAG &DAG,
 454                                     bool LegalOperations, unsigned Depth = 0) {
 455   // fneg is removable even if it has multiple uses.
 456   if (Op.getOpcode() == ISD::FNEG) return Op.getOperand(0);
 457
 458   // Don't allow anything with multiple uses.
 459   assert(Op.hasOneUse() && "Unknown reuse!");
 460
 461   assert(Depth <= 6 && "GetNegatedExpression doesn't match isNegatibleForFree");
 462   switch (Op.getOpcode()) {
 463   default: llvm_unreachable("Unknown code");
 464   case ISD::ConstantFP: {
 465     APFloat V = cast<ConstantFPSDNode>(Op)->getValueAPF();
 466     V.changeSign();
 467     return DAG.getConstantFP(V, Op.getValueType());
 468   }
 469   case ISD::FADD:
 470     // FIXME: determine better conditions for this xform.
 471     assert(DAG.getTarget().Options.UnsafeFPMath);
 472
 473     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 474     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 475                            DAG.getTargetLoweringInfo(),
 476                            &DAG.getTarget().Options, Depth+1))
 477       return DAG.getNode(ISD::FSUB, Op.getDebugLoc(), Op.getValueType(),
 478                          GetNegatedExpression(Op.getOperand(0), DAG,
 479                                               LegalOperations, Depth+1),
 480                          Op.getOperand(1));
 481     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 482     return DAG.getNode(ISD::FSUB, Op.getDebugLoc(), Op.getValueType(),
 483                        GetNegatedExpression(Op.getOperand(1), DAG,
 484                                             LegalOperations, Depth+1),
 485                        Op.getOperand(0));
 486   case ISD::FSUB:
 487     // We can't turn -(A-B) into B-A when we honor signed zeros.
 488     assert(DAG.getTarget().Options.UnsafeFPMath);
 489
 490     // fold (fneg (fsub 0, B)) -> B
 491     if (ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(Op.getOperand(0)))
 492       if (N0CFP->getValueAPF().isZero())
 493         return Op.getOperand(1);
 494
 495     // fold (fneg (fsub A, B)) -> (fsub B, A)
 496     return DAG.getNode(ISD::FSUB, Op.getDebugLoc(), Op.getValueType(),
 497                        Op.getOperand(1), Op.getOperand(0));
 498
 499   case ISD::FMUL:
 500   case ISD::FDIV:
 501     assert(!DAG.getTarget().Options.HonorSignDependentRoundingFPMath());
 502
 503     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y)
 504     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 505                            DAG.getTargetLoweringInfo(),
 506                            &DAG.getTarget().Options, Depth+1))
 507       return DAG.getNode(Op.getOpcode(), Op.getDebugLoc(), Op.getValueType(),
 508                          GetNegatedExpression(Op.getOperand(0), DAG,
 509                                               LegalOperations, Depth+1),
 510                          Op.getOperand(1));
 511
 512     // fold (fneg (fmul X, Y)) -> (fmul X, (fneg Y))
 513     return DAG.getNode(Op.getOpcode(), Op.getDebugLoc(), Op.getValueType(),
 514                        Op.getOperand(0),
 515                        GetNegatedExpression(Op.getOperand(1), DAG,
 516                                             LegalOperations, Depth+1));
 517
 518   case ISD::FP_EXTEND:
 519   case ISD::FSIN:
 520     return DAG.getNode(Op.getOpcode(), Op.getDebugLoc(), Op.getValueType(),
 521                        GetNegatedExpression(Op.getOperand(0), DAG,
 522                                             LegalOperations, Depth+1));
 523   case ISD::FP_ROUND:
 524       return DAG.getNode(ISD::FP_ROUND, Op.getDebugLoc(), Op.getValueType(),
 525                          GetNegatedExpression(Op.getOperand(0), DAG,
 526                                               LegalOperations, Depth+1),
 527                          Op.getOperand(1));
 528   }
 529 }
 530
 531
 532 // isSetCCEquivalent - Return true if this node is a setcc, or is a select_cc
 533 // that selects between the values 1 and 0, making it equivalent to a setcc.
 534 // Also, set the incoming LHS, RHS, and CC references to the appropriate
 535 // nodes based on the type of node we are checking.  This simplifies life a
 536 // bit for the callers.
 537 static bool isSetCCEquivalent(SDValue N, SDValue &LHS, SDValue &RHS,
 538                               SDValue &CC) {
 539   if (N.getOpcode() == ISD::SETCC) {
 540     LHS = N.getOperand(0);
 541     RHS = N.getOperand(1);
 542     CC  = N.getOperand(2);
 543     return true;
 544   }
 545   if (N.getOpcode() == ISD::SELECT_CC &&
 546       N.getOperand(2).getOpcode() == ISD::Constant &&
 547       N.getOperand(3).getOpcode() == ISD::Constant &&
 548       cast<ConstantSDNode>(N.getOperand(2))->getAPIntValue() == 1 &&
 549       cast<ConstantSDNode>(N.getOperand(3))->isNullValue()) {
 550     LHS = N.getOperand(0);
 551     RHS = N.getOperand(1);
 552     CC  = N.getOperand(4);
 553     return true;
 554   }
 555   return false;
 556 }
 557
 558 // isOneUseSetCC - Return true if this is a SetCC-equivalent operation with only
 559 // one use.  If this is true, it allows the users to invert the operation for
 560 // free when it is profitable to do so.
 561 static bool isOneUseSetCC(SDValue N) {
 562   SDValue N0, N1, N2;
 563   if (isSetCCEquivalent(N, N0, N1, N2) && N.getNode()->hasOneUse())
 564     return true;
 565   return false;
 566 }
 567
 568 SDValue DAGCombiner::ReassociateOps(unsigned Opc, DebugLoc DL,
 569                                     SDValue N0, SDValue N1) {
 570   EVT VT = N0.getValueType();
 571   if (N0.getOpcode() == Opc && isa<ConstantSDNode>(N0.getOperand(1))) {
 572     if (isa<ConstantSDNode>(N1)) {
 573       // reassoc. (op (op x, c1), c2) -> (op x, (op c1, c2))
 574       SDValue OpNode =
 575         DAG.FoldConstantArithmetic(Opc, VT,
 576                                    cast<ConstantSDNode>(N0.getOperand(1)),
 577                                    cast<ConstantSDNode>(N1));
 578       return DAG.getNode(Opc, DL, VT, N0.getOperand(0), OpNode);
 579     }
 580     if (N0.hasOneUse()) {
 581       // reassoc. (op (op x, c1), y) -> (op (op x, y), c1) iff x+c1 has one use
 582       SDValue OpNode = DAG.getNode(Opc, N0.getDebugLoc(), VT,
 583                                    N0.getOperand(0), N1);
 584       AddToWorkList(OpNode.getNode());
 585       return DAG.getNode(Opc, DL, VT, OpNode, N0.getOperand(1));
 586     }
 587   }
 588
 589   if (N1.getOpcode() == Opc && isa<ConstantSDNode>(N1.getOperand(1))) {
 590     if (isa<ConstantSDNode>(N0)) {
 591       // reassoc. (op c2, (op x, c1)) -> (op x, (op c1, c2))
 592       SDValue OpNode =
 593         DAG.FoldConstantArithmetic(Opc, VT,
 594                                    cast<ConstantSDNode>(N1.getOperand(1)),
 595                                    cast<ConstantSDNode>(N0));
 596       return DAG.getNode(Opc, DL, VT, N1.getOperand(0), OpNode);
 597     }
 598     if (N1.hasOneUse()) {
 599       // reassoc. (op y, (op x, c1)) -> (op (op x, y), c1) iff x+c1 has one use
 600       SDValue OpNode = DAG.getNode(Opc, N0.getDebugLoc(), VT,
 601                                    N1.getOperand(0), N0);
 602       AddToWorkList(OpNode.getNode());
 603       return DAG.getNode(Opc, DL, VT, OpNode, N1.getOperand(1));
 604     }
 605   }
 606
 607   return SDValue();
 608 }
 609
 610 SDValue DAGCombiner::CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 611                                bool AddTo) {
 612   assert(N->getNumValues() == NumTo && "Broken CombineTo call!");
 613   ++NodesCombined;
 614   DEBUG(dbgs() << "\nReplacing.1 ";
 615         N->dump(&DAG);
 616         dbgs() << "\nWith: ";
 617         To[0].getNode()->dump(&DAG);
 618         dbgs() << " and " << NumTo-1 << " other values\n";
 619         for (unsigned i = 0, e = NumTo; i != e; ++i)
 620           assert((!To[i].getNode() ||
 621                   N->getValueType(i) == To[i].getValueType()) &&
 622                  "Cannot combine value to value of different type!"));
 623   WorkListRemover DeadNodes(*this);
 624   DAG.ReplaceAllUsesWith(N, To);
 625   if (AddTo) {
 626     // Push the new nodes and any users onto the worklist
 627     for (unsigned i = 0, e = NumTo; i != e; ++i) {
 628       if (To[i].getNode()) {
 629         AddToWorkList(To[i].getNode());
 630         AddUsersToWorkList(To[i].getNode());
 631       }
 632     }
 633   }
 634
 635   // Finally, if the node is now dead, remove it from the graph.  The node
 636   // may not be dead if the replacement process recursively simplified to
 637   // something else needing this node.
 638   if (N->use_empty()) {
 639     // Nodes can be reintroduced into the worklist.  Make sure we do not
 640     // process a node that has been replaced.
 641     removeFromWorkList(N);
 642
 643     // Finally, since the node is now dead, remove it from the graph.
 644     DAG.DeleteNode(N);
 645   }
 646   return SDValue(N, 0);
 647 }
 648
 649 void DAGCombiner::
 650 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 651   // Replace all uses.  If any nodes become isomorphic to other nodes and
 652   // are deleted, make sure to remove them from our worklist.
 653   WorkListRemover DeadNodes(*this);
 654   DAG.ReplaceAllUsesOfValueWith(TLO.Old, TLO.New);
 655
 656   // Push the new node and any (possibly new) users onto the worklist.
 657   AddToWorkList(TLO.New.getNode());
 658   AddUsersToWorkList(TLO.New.getNode());
 659
 660   // Finally, if the node is now dead, remove it from the graph.  The node
 661   // may not be dead if the replacement process recursively simplified to
 662   // something else needing this node.
 663   if (TLO.Old.getNode()->use_empty()) {
 664     removeFromWorkList(TLO.Old.getNode());
 665
 666     // If the operands of this node are only used by the node, they will now
 667     // be dead.  Make sure to visit them first to delete dead nodes early.
 668     for (unsigned i = 0, e = TLO.Old.getNode()->getNumOperands(); i != e; ++i)
 669       if (TLO.Old.getNode()->getOperand(i).getNode()->hasOneUse())
 670         AddToWorkList(TLO.Old.getNode()->getOperand(i).getNode());
 671
 672     DAG.DeleteNode(TLO.Old.getNode());
 673   }
 674 }
 675
 676 /// SimplifyDemandedBits - Check the specified integer node value to see if
 677 /// it can be simplified or if things it uses can be simplified by bit
 678 /// propagation.  If so, return true.
 679 bool DAGCombiner::SimplifyDemandedBits(SDValue Op, const APInt &Demanded) {
 680   TargetLowering::TargetLoweringOpt TLO(DAG, LegalTypes, LegalOperations);
 681   APInt KnownZero, KnownOne;
 682   if (!TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
 683     return false;
 684
 685   // Revisit the node.
 686   AddToWorkList(Op.getNode());
 687
 688   // Replace the old value with the new one.
 689   ++NodesCombined;
 690   DEBUG(dbgs() << "\nReplacing.2 ";
 691         TLO.Old.getNode()->dump(&DAG);
 692         dbgs() << "\nWith: ";
 693         TLO.New.getNode()->dump(&DAG);
 694         dbgs() << '\n');
 695
 696   CommitTargetLoweringOpt(TLO);
 697   return true;
 698 }
 699
 700 void DAGCombiner::ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad) {
 701   DebugLoc dl = Load->getDebugLoc();
 702   EVT VT = Load->getValueType(0);
 703   SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, VT, SDValue(ExtLoad, 0));
 704
 705   DEBUG(dbgs() << "\nReplacing.9 ";
 706         Load->dump(&DAG);
 707         dbgs() << "\nWith: ";
 708         Trunc.getNode()->dump(&DAG);
 709         dbgs() << '\n');
 710   WorkListRemover DeadNodes(*this);
 711   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 0), Trunc);
 712   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 1), SDValue(ExtLoad, 1));
 713   removeFromWorkList(Load);
 714   DAG.DeleteNode(Load);
 715   AddToWorkList(Trunc.getNode());
 716 }
 717
 718 SDValue DAGCombiner::PromoteOperand(SDValue Op, EVT PVT, bool &Replace) {
 719   Replace = false;
 720   DebugLoc dl = Op.getDebugLoc();
 721   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(Op)) {
 722     EVT MemVT = LD->getMemoryVT();
 723     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
 724       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
 725                                                   : ISD::EXTLOAD)
 726       : LD->getExtensionType();
 727     Replace = true;
 728     return DAG.getExtLoad(ExtType, dl, PVT,
 729                           LD->getChain(), LD->getBasePtr(),
 730                           LD->getPointerInfo(),
 731                           MemVT, LD->isVolatile(),
 732                           LD->isNonTemporal(), LD->getAlignment());
 733   }
 734
 735   unsigned Opc = Op.getOpcode();
 736   switch (Opc) {
 737   default: break;
 738   case ISD::AssertSext:
 739     return DAG.getNode(ISD::AssertSext, dl, PVT,
 740                        SExtPromoteOperand(Op.getOperand(0), PVT),
 741                        Op.getOperand(1));
 742   case ISD::AssertZext:
 743     return DAG.getNode(ISD::AssertZext, dl, PVT,
 744                        ZExtPromoteOperand(Op.getOperand(0), PVT),
 745                        Op.getOperand(1));
 746   case ISD::Constant: {
 747     unsigned ExtOpc =
 748       Op.getValueType().isByteSized() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
 749     return DAG.getNode(ExtOpc, dl, PVT, Op);
 750   }
 751   }
 752
 753   if (!TLI.isOperationLegal(ISD::ANY_EXTEND, PVT))
 754     return SDValue();
 755   return DAG.getNode(ISD::ANY_EXTEND, dl, PVT, Op);
 756 }
 757
 758 SDValue DAGCombiner::SExtPromoteOperand(SDValue Op, EVT PVT) {
 759   if (!TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, PVT))
 760     return SDValue();
 761   EVT OldVT = Op.getValueType();
 762   DebugLoc dl = Op.getDebugLoc();
 763   bool Replace = false;
 764   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 765   if (NewOp.getNode() == 0)
 766     return SDValue();
 767   AddToWorkList(NewOp.getNode());
 768
 769   if (Replace)
 770     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 771   return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, NewOp.getValueType(), NewOp,
 772                      DAG.getValueType(OldVT));
 773 }
 774
 775 SDValue DAGCombiner::ZExtPromoteOperand(SDValue Op, EVT PVT) {
 776   EVT OldVT = Op.getValueType();
 777   DebugLoc dl = Op.getDebugLoc();
 778   bool Replace = false;
 779   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 780   if (NewOp.getNode() == 0)
 781     return SDValue();
 782   AddToWorkList(NewOp.getNode());
 783
 784   if (Replace)
 785     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 786   return DAG.getZeroExtendInReg(NewOp, dl, OldVT);
 787 }
 788
 789 /// PromoteIntBinOp - Promote the specified integer binary operation if the
 790 /// target indicates it is beneficial. e.g. On x86, it's usually better to
 791 /// promote i16 operations to i32 since i16 instructions are longer.
 792 SDValue DAGCombiner::PromoteIntBinOp(SDValue Op) {
 793   if (!LegalOperations)
 794     return SDValue();
 795
 796   EVT VT = Op.getValueType();
 797   if (VT.isVector() || !VT.isInteger())
 798     return SDValue();
 799
 800   // If operation type is 'undesirable', e.g. i16 on x86, consider
 801   // promoting it.
 802   unsigned Opc = Op.getOpcode();
 803   if (TLI.isTypeDesirableForOp(Opc, VT))
 804     return SDValue();
 805
 806   EVT PVT = VT;
 807   // Consult target whether it is a good idea to promote this operation and
 808   // what's the right type to promote it to.
 809   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 810     assert(PVT != VT && "Don't know what type to promote to!");
 811
 812     bool Replace0 = false;
 813     SDValue N0 = Op.getOperand(0);
 814     SDValue NN0 = PromoteOperand(N0, PVT, Replace0);
 815     if (NN0.getNode() == 0)
 816       return SDValue();
 817
 818     bool Replace1 = false;
 819     SDValue N1 = Op.getOperand(1);
 820     SDValue NN1;
 821     if (N0 == N1)
 822       NN1 = NN0;
 823     else {
 824       NN1 = PromoteOperand(N1, PVT, Replace1);
 825       if (NN1.getNode() == 0)
 826         return SDValue();
 827     }
 828
 829     AddToWorkList(NN0.getNode());
 830     if (NN1.getNode())
 831       AddToWorkList(NN1.getNode());
 832
 833     if (Replace0)
 834       ReplaceLoadWithPromotedLoad(N0.getNode(), NN0.getNode());
 835     if (Replace1)
 836       ReplaceLoadWithPromotedLoad(N1.getNode(), NN1.getNode());
 837
 838     DEBUG(dbgs() << "\nPromoting ";
 839           Op.getNode()->dump(&DAG));
 840     DebugLoc dl = Op.getDebugLoc();
 841     return DAG.getNode(ISD::TRUNCATE, dl, VT,
 842                        DAG.getNode(Opc, dl, PVT, NN0, NN1));
 843   }
 844   return SDValue();
 845 }
 846
 847 /// PromoteIntShiftOp - Promote the specified integer shift operation if the
 848 /// target indicates it is beneficial. e.g. On x86, it's usually better to
 849 /// promote i16 operations to i32 since i16 instructions are longer.
 850 SDValue DAGCombiner::PromoteIntShiftOp(SDValue Op) {
 851   if (!LegalOperations)
 852     return SDValue();
 853
 854   EVT VT = Op.getValueType();
 855   if (VT.isVector() || !VT.isInteger())
 856     return SDValue();
 857
 858   // If operation type is 'undesirable', e.g. i16 on x86, consider
 859   // promoting it.
 860   unsigned Opc = Op.getOpcode();
 861   if (TLI.isTypeDesirableForOp(Opc, VT))
 862     return SDValue();
 863
 864   EVT PVT = VT;
 865   // Consult target whether it is a good idea to promote this operation and
 866   // what's the right type to promote it to.
 867   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 868     assert(PVT != VT && "Don't know what type to promote to!");
 869
 870     bool Replace = false;
 871     SDValue N0 = Op.getOperand(0);
 872     if (Opc == ISD::SRA)
 873       N0 = SExtPromoteOperand(Op.getOperand(0), PVT);
 874     else if (Opc == ISD::SRL)
 875       N0 = ZExtPromoteOperand(Op.getOperand(0), PVT);
 876     else
 877       N0 = PromoteOperand(N0, PVT, Replace);
 878     if (N0.getNode() == 0)
 879       return SDValue();
 880
 881     AddToWorkList(N0.getNode());
 882     if (Replace)
 883       ReplaceLoadWithPromotedLoad(Op.getOperand(0).getNode(), N0.getNode());
 884
 885     DEBUG(dbgs() << "\nPromoting ";
 886           Op.getNode()->dump(&DAG));
 887     DebugLoc dl = Op.getDebugLoc();
 888     return DAG.getNode(ISD::TRUNCATE, dl, VT,
 889                        DAG.getNode(Opc, dl, PVT, N0, Op.getOperand(1)));
 890   }
 891   return SDValue();
 892 }
 893
 894 SDValue DAGCombiner::PromoteExtend(SDValue Op) {
 895   if (!LegalOperations)
 896     return SDValue();
 897
 898   EVT VT = Op.getValueType();
 899   if (VT.isVector() || !VT.isInteger())
 900     return SDValue();
 901
 902   // If operation type is 'undesirable', e.g. i16 on x86, consider
 903   // promoting it.
 904   unsigned Opc = Op.getOpcode();
 905   if (TLI.isTypeDesirableForOp(Opc, VT))
 906     return SDValue();
 907
 908   EVT PVT = VT;
 909   // Consult target whether it is a good idea to promote this operation and
 910   // what's the right type to promote it to.
 911   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 912     assert(PVT != VT && "Don't know what type to promote to!");
 913     // fold (aext (aext x)) -> (aext x)
 914     // fold (aext (zext x)) -> (zext x)
 915     // fold (aext (sext x)) -> (sext x)
 916     DEBUG(dbgs() << "\nPromoting ";
 917           Op.getNode()->dump(&DAG));
 918     return DAG.getNode(Op.getOpcode(), Op.getDebugLoc(), VT, Op.getOperand(0));
 919   }
 920   return SDValue();
 921 }
 922
 923 bool DAGCombiner::PromoteLoad(SDValue Op) {
 924   if (!LegalOperations)
 925     return false;
 926
 927   EVT VT = Op.getValueType();
 928   if (VT.isVector() || !VT.isInteger())
 929     return false;
 930
 931   // If operation type is 'undesirable', e.g. i16 on x86, consider
 932   // promoting it.
 933   unsigned Opc = Op.getOpcode();
 934   if (TLI.isTypeDesirableForOp(Opc, VT))
 935     return false;
 936
 937   EVT PVT = VT;
 938   // Consult target whether it is a good idea to promote this operation and
 939   // what's the right type to promote it to.
 940   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 941     assert(PVT != VT && "Don't know what type to promote to!");
 942
 943     DebugLoc dl = Op.getDebugLoc();
 944     SDNode *N = Op.getNode();
 945     LoadSDNode *LD = cast<LoadSDNode>(N);
 946     EVT MemVT = LD->getMemoryVT();
 947     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
 948       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
 949                                                   : ISD::EXTLOAD)
 950       : LD->getExtensionType();
 951     SDValue NewLD = DAG.getExtLoad(ExtType, dl, PVT,
 952                                    LD->getChain(), LD->getBasePtr(),
 953                                    LD->getPointerInfo(),
 954                                    MemVT, LD->isVolatile(),
 955                                    LD->isNonTemporal(), LD->getAlignment());
 956     SDValue Result = DAG.getNode(ISD::TRUNCATE, dl, VT, NewLD);
 957
 958     DEBUG(dbgs() << "\nPromoting ";
 959           N->dump(&DAG);
 960           dbgs() << "\nTo: ";
 961           Result.getNode()->dump(&DAG);
 962           dbgs() << '\n');
 963     WorkListRemover DeadNodes(*this);
 964     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
 965     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), NewLD.getValue(1));
 966     removeFromWorkList(N);
 967     DAG.DeleteNode(N);
 968     AddToWorkList(Result.getNode());
 969     return true;
 970   }
 971   return false;
 972 }
 973
 974
 975 //===----------------------------------------------------------------------===//
 976 //  Main DAG Combiner implementation
 977 //===----------------------------------------------------------------------===//
 978
 979 void DAGCombiner::Run(CombineLevel AtLevel) {
 980   // set the instance variables, so that the various visit routines may use it.
 981   Level = AtLevel;
 982   LegalOperations = Level >= AfterLegalizeVectorOps;
 983   LegalTypes = Level >= AfterLegalizeTypes;
 984
 985   // Add all the dag nodes to the worklist.
 986   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
 987        E = DAG.allnodes_end(); I != E; ++I)
 988     AddToWorkList(I);
 989
 990   // Create a dummy node (which is not added to allnodes), that adds a reference
 991   // to the root node, preventing it from being deleted, and tracking any
 992   // changes of the root.
 993   HandleSDNode Dummy(DAG.getRoot());
 994
 995   // The root of the dag may dangle to deleted nodes until the dag combiner is
 996   // done.  Set it to null to avoid confusion.
 997   DAG.setRoot(SDValue());
 998
 999   // while the worklist isn't empty, find a node and
1000   // try and combine it.
1001   while (!WorkListContents.empty()) {
1002     SDNode *N;
1003     // The WorkListOrder holds the SDNodes in order, but it may contain duplicates.
1004     // In order to avoid a linear scan, we use a set (O(log N)) to hold what the
1005     // worklist *should* contain, and check the node we want to visit is should
1006     // actually be visited.
1007     do {
1008       N = WorkListOrder.pop_back_val();
1009     } while (!WorkListContents.erase(N));
1010
1011     // If N has no uses, it is dead.  Make sure to revisit all N's operands once
1012     // N is deleted from the DAG, since they too may now be dead or may have a
1013     // reduced number of uses, allowing other xforms.
1014     if (N->use_empty() && N != &Dummy) {
1015       for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1016         AddToWorkList(N->getOperand(i).getNode());
1017
1018       DAG.DeleteNode(N);
1019       continue;
1020     }
1021
1022     SDValue RV = combine(N);
1023
1024     if (RV.getNode() == 0)
1025       continue;
1026
1027     ++NodesCombined;
1028
1029     // If we get back the same node we passed in, rather than a new node or
1030     // zero, we know that the node must have defined multiple values and
1031     // CombineTo was used.  Since CombineTo takes care of the worklist
1032     // mechanics for us, we have no work to do in this case.
1033     if (RV.getNode() == N)
1034       continue;
1035
1036     assert(N->getOpcode() != ISD::DELETED_NODE &&
1037            RV.getNode()->getOpcode() != ISD::DELETED_NODE &&
1038            "Node was deleted but visit returned new node!");
1039
1040     DEBUG(dbgs() << "\nReplacing.3 ";
1041           N->dump(&DAG);
1042           dbgs() << "\nWith: ";
1043           RV.getNode()->dump(&DAG);
1044           dbgs() << '\n');
1045
1046     // Transfer debug value.
1047     DAG.TransferDbgValues(SDValue(N, 0), RV);
1048     WorkListRemover DeadNodes(*this);
1049     if (N->getNumValues() == RV.getNode()->getNumValues())
1050       DAG.ReplaceAllUsesWith(N, RV.getNode());
1051     else {
1052       assert(N->getValueType(0) == RV.getValueType() &&
1053              N->getNumValues() == 1 && "Type mismatch");
1054       SDValue OpV = RV;
1055       DAG.ReplaceAllUsesWith(N, &OpV);
1056     }
1057
1058     // Push the new node and any users onto the worklist
1059     AddToWorkList(RV.getNode());
1060     AddUsersToWorkList(RV.getNode());
1061
1062     // Add any uses of the old node to the worklist in case this node is the
1063     // last one that uses them.  They may become dead after this node is
1064     // deleted.
1065     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1066       AddToWorkList(N->getOperand(i).getNode());
1067
1068     // Finally, if the node is now dead, remove it from the graph.  The node
1069     // may not be dead if the replacement process recursively simplified to
1070     // something else needing this node.
1071     if (N->use_empty()) {
1072       // Nodes can be reintroduced into the worklist.  Make sure we do not
1073       // process a node that has been replaced.
1074       removeFromWorkList(N);
1075
1076       // Finally, since the node is now dead, remove it from the graph.
1077       DAG.DeleteNode(N);
1078     }
1079   }
1080
1081   // If the root changed (e.g. it was a dead load, update the root).
1082   DAG.setRoot(Dummy.getValue());
1083   DAG.RemoveDeadNodes();
1084 }
1085
1086 SDValue DAGCombiner::visit(SDNode *N) {
1087   switch (N->getOpcode()) {
1088   default: break;
1089   case ISD::TokenFactor:        return visitTokenFactor(N);
1090   case ISD::MERGE_VALUES:       return visitMERGE_VALUES(N);
1091   case ISD::ADD:                return visitADD(N);
1092   case ISD::SUB:                return visitSUB(N);
1093   case ISD::ADDC:               return visitADDC(N);
1094   case ISD::SUBC:               return visitSUBC(N);
1095   case ISD::ADDE:               return visitADDE(N);
1096   case ISD::SUBE:               return visitSUBE(N);
1097   case ISD::MUL:                return visitMUL(N);
1098   case ISD::SDIV:               return visitSDIV(N);
1099   case ISD::UDIV:               return visitUDIV(N);
1100   case ISD::SREM:               return visitSREM(N);
1101   case ISD::UREM:               return visitUREM(N);
1102   case ISD::MULHU:              return visitMULHU(N);
1103   case ISD::MULHS:              return visitMULHS(N);
1104   case ISD::SMUL_LOHI:          return visitSMUL_LOHI(N);
1105   case ISD::UMUL_LOHI:          return visitUMUL_LOHI(N);
1106   case ISD::SMULO:              return visitSMULO(N);
1107   case ISD::UMULO:              return visitUMULO(N);
1108   case ISD::SDIVREM:            return visitSDIVREM(N);
1109   case ISD::UDIVREM:            return visitUDIVREM(N);
1110   case ISD::AND:                return visitAND(N);
1111   case ISD::OR:                 return visitOR(N);
1112   case ISD::XOR:                return visitXOR(N);
1113   case ISD::SHL:                return visitSHL(N);
1114   case ISD::SRA:                return visitSRA(N);
1115   case ISD::SRL:                return visitSRL(N);
1116   case ISD::CTLZ:               return visitCTLZ(N);
1117   case ISD::CTLZ_ZERO_UNDEF:    return visitCTLZ_ZERO_UNDEF(N);
1118   case ISD::CTTZ:               return visitCTTZ(N);
1119   case ISD::CTTZ_ZERO_UNDEF:    return visitCTTZ_ZERO_UNDEF(N);
1120   case ISD::CTPOP:              return visitCTPOP(N);
1121   case ISD::SELECT:             return visitSELECT(N);
1122   case ISD::SELECT_CC:          return visitSELECT_CC(N);
1123   case ISD::SETCC:              return visitSETCC(N);
1124   case ISD::SIGN_EXTEND:        return visitSIGN_EXTEND(N);
1125   case ISD::ZERO_EXTEND:        return visitZERO_EXTEND(N);
1126   case ISD::ANY_EXTEND:         return visitANY_EXTEND(N);
1127   case ISD::SIGN_EXTEND_INREG:  return visitSIGN_EXTEND_INREG(N);
1128   case ISD::TRUNCATE:           return visitTRUNCATE(N);
1129   case ISD::BITCAST:            return visitBITCAST(N);
1130   case ISD::BUILD_PAIR:         return visitBUILD_PAIR(N);
1131   case ISD::FADD:               return visitFADD(N);
1132   case ISD::FSUB:               return visitFSUB(N);
1133   case ISD::FMUL:               return visitFMUL(N);
1134   case ISD::FMA:                return visitFMA(N);
1135   case ISD::FDIV:               return visitFDIV(N);
1136   case ISD::FREM:               return visitFREM(N);
1137   case ISD::FCOPYSIGN:          return visitFCOPYSIGN(N);
1138   case ISD::SINT_TO_FP:         return visitSINT_TO_FP(N);
1139   case ISD::UINT_TO_FP:         return visitUINT_TO_FP(N);
1140   case ISD::FP_TO_SINT:         return visitFP_TO_SINT(N);
1141   case ISD::FP_TO_UINT:         return visitFP_TO_UINT(N);
1142   case ISD::FP_ROUND:           return visitFP_ROUND(N);
1143   case ISD::FP_ROUND_INREG:     return visitFP_ROUND_INREG(N);
1144   case ISD::FP_EXTEND:          return visitFP_EXTEND(N);
1145   case ISD::FNEG:               return visitFNEG(N);
1146   case ISD::FABS:               return visitFABS(N);
1147   case ISD::FFLOOR:             return visitFFLOOR(N);
1148   case ISD::FCEIL:              return visitFCEIL(N);
1149   case ISD::FTRUNC:             return visitFTRUNC(N);
1150   case ISD::BRCOND:             return visitBRCOND(N);
1151   case ISD::BR_CC:              return visitBR_CC(N);
1152   case ISD::LOAD:               return visitLOAD(N);
1153   case ISD::STORE:              return visitSTORE(N);
1154   case ISD::INSERT_VECTOR_ELT:  return visitINSERT_VECTOR_ELT(N);
1155   case ISD::EXTRACT_VECTOR_ELT: return visitEXTRACT_VECTOR_ELT(N);
1156   case ISD::BUILD_VECTOR:       return visitBUILD_VECTOR(N);
1157   case ISD::CONCAT_VECTORS:     return visitCONCAT_VECTORS(N);
1158   case ISD::EXTRACT_SUBVECTOR:  return visitEXTRACT_SUBVECTOR(N);
1159   case ISD::VECTOR_SHUFFLE:     return visitVECTOR_SHUFFLE(N);
1160   case ISD::MEMBARRIER:         return visitMEMBARRIER(N);
1161   }
1162   return SDValue();
1163 }
1164
1165 SDValue DAGCombiner::combine(SDNode *N) {
1166   SDValue RV = visit(N);
1167
1168   // If nothing happened, try a target-specific DAG combine.
1169   if (RV.getNode() == 0) {
1170     assert(N->getOpcode() != ISD::DELETED_NODE &&
1171            "Node was deleted but visit returned NULL!");
1172
1173     if (N->getOpcode() >= ISD::BUILTIN_OP_END ||
1174         TLI.hasTargetDAGCombine((ISD::NodeType)N->getOpcode())) {
1175
1176       // Expose the DAG combiner to the target combiner impls.
1177       TargetLowering::DAGCombinerInfo
1178         DagCombineInfo(DAG, !LegalTypes, !LegalOperations, false, this);
1179
1180       RV = TLI.PerformDAGCombine(N, DagCombineInfo);
1181     }
1182   }
1183
1184   // If nothing happened still, try promoting the operation.
1185   if (RV.getNode() == 0) {
1186     switch (N->getOpcode()) {
1187     default: break;
1188     case ISD::ADD:
1189     case ISD::SUB:
1190     case ISD::MUL:
1191     case ISD::AND:
1192     case ISD::OR:
1193     case ISD::XOR:
1194       RV = PromoteIntBinOp(SDValue(N, 0));
1195       break;
1196     case ISD::SHL:
1197     case ISD::SRA:
1198     case ISD::SRL:
1199       RV = PromoteIntShiftOp(SDValue(N, 0));
1200       break;
1201     case ISD::SIGN_EXTEND:
1202     case ISD::ZERO_EXTEND:
1203     case ISD::ANY_EXTEND:
1204       RV = PromoteExtend(SDValue(N, 0));
1205       break;
1206     case ISD::LOAD:
1207       if (PromoteLoad(SDValue(N, 0)))
1208         RV = SDValue(N, 0);
1209       break;
1210     }
1211   }
1212
1213   // If N is a commutative binary node, try commuting it to enable more
1214   // sdisel CSE.
1215   if (RV.getNode() == 0 &&
1216       SelectionDAG::isCommutativeBinOp(N->getOpcode()) &&
1217       N->getNumValues() == 1) {
1218     SDValue N0 = N->getOperand(0);
1219     SDValue N1 = N->getOperand(1);
1220
1221     // Constant operands are canonicalized to RHS.
1222     if (isa<ConstantSDNode>(N0) || !isa<ConstantSDNode>(N1)) {
1223       SDValue Ops[] = { N1, N0 };
1224       SDNode *CSENode = DAG.getNodeIfExists(N->getOpcode(), N->getVTList(),
1225                                             Ops, 2);
1226       if (CSENode)
1227         return SDValue(CSENode, 0);
1228     }
1229   }
1230
1231   return RV;
1232 }
1233
1234 /// getInputChainForNode - Given a node, return its input chain if it has one,
1235 /// otherwise return a null sd operand.
1236 static SDValue getInputChainForNode(SDNode *N) {
1237   if (unsigned NumOps = N->getNumOperands()) {
1238     if (N->getOperand(0).getValueType() == MVT::Other)
1239       return N->getOperand(0);
1240     else if (N->getOperand(NumOps-1).getValueType() == MVT::Other)
1241       return N->getOperand(NumOps-1);
1242     for (unsigned i = 1; i < NumOps-1; ++i)
1243       if (N->getOperand(i).getValueType() == MVT::Other)
1244         return N->getOperand(i);
1245   }
1246   return SDValue();
1247 }
1248
1249 SDValue DAGCombiner::visitTokenFactor(SDNode *N) {
1250   // If N has two operands, where one has an input chain equal to the other,
1251   // the 'other' chain is redundant.
1252   if (N->getNumOperands() == 2) {
1253     if (getInputChainForNode(N->getOperand(0).getNode()) == N->getOperand(1))
1254       return N->getOperand(0);
1255     if (getInputChainForNode(N->getOperand(1).getNode()) == N->getOperand(0))
1256       return N->getOperand(1);
1257   }
1258
1259   SmallVector<SDNode *, 8> TFs;     // List of token factors to visit.
1260   SmallVector<SDValue, 8> Ops;    // Ops for replacing token factor.
1261   SmallPtrSet<SDNode*, 16> SeenOps;
1262   bool Changed = false;             // If we should replace this token factor.
1263
1264   // Start out with this token factor.
1265   TFs.push_back(N);
1266
1267   // Iterate through token factors.  The TFs grows when new token factors are
1268   // encountered.
1269   for (unsigned i = 0; i < TFs.size(); ++i) {
1270     SDNode *TF = TFs[i];
1271
1272     // Check each of the operands.
1273     for (unsigned i = 0, ie = TF->getNumOperands(); i != ie; ++i) {
1274       SDValue Op = TF->getOperand(i);
1275
1276       switch (Op.getOpcode()) {
1277       case ISD::EntryToken:
1278         // Entry tokens don't need to be added to the list. They are
1279         // rededundant.
1280         Changed = true;
1281         break;
1282
1283       case ISD::TokenFactor:
1284         if (Op.hasOneUse() &&
1285             std::find(TFs.begin(), TFs.end(), Op.getNode()) == TFs.end()) {
1286           // Queue up for processing.
1287           TFs.push_back(Op.getNode());
1288           // Clean up in case the token factor is removed.
1289           AddToWorkList(Op.getNode());
1290           Changed = true;
1291           break;
1292         }
1293         // Fall thru
1294
1295       default:
1296         // Only add if it isn't already in the list.
1297         if (SeenOps.insert(Op.getNode()))
1298           Ops.push_back(Op);
1299         else
1300           Changed = true;
1301         break;
1302       }
1303     }
1304   }
1305
1306   SDValue Result;
1307
1308   // If we've change things around then replace token factor.
1309   if (Changed) {
1310     if (Ops.empty()) {
1311       // The entry token is the only possible outcome.
1312       Result = DAG.getEntryNode();
1313     } else {
1314       // New and improved token factor.
1315       Result = DAG.getNode(ISD::TokenFactor, N->getDebugLoc(),
1316                            MVT::Other, &Ops[0], Ops.size());
1317     }
1318
1319     // Don't add users to work list.
1320     return CombineTo(N, Result, false);
1321   }
1322
1323   return Result;
1324 }
1325
1326 /// MERGE_VALUES can always be eliminated.
1327 SDValue DAGCombiner::visitMERGE_VALUES(SDNode *N) {
1328   WorkListRemover DeadNodes(*this);
1329   // Replacing results may cause a different MERGE_VALUES to suddenly
1330   // be CSE'd with N, and carry its uses with it. Iterate until no
1331   // uses remain, to ensure that the node can be safely deleted.
1332   // First add the users of this node to the work list so that they
1333   // can be tried again once they have new operands.
1334   AddUsersToWorkList(N);
1335   do {
1336     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1337       DAG.ReplaceAllUsesOfValueWith(SDValue(N, i), N->getOperand(i));
1338   } while (!N->use_empty());
1339   removeFromWorkList(N);
1340   DAG.DeleteNode(N);
1341   return SDValue(N, 0);   // Return N so it doesn't get rechecked!
1342 }
1343
1344 static
1345 SDValue combineShlAddConstant(DebugLoc DL, SDValue N0, SDValue N1,
1346                               SelectionDAG &DAG) {
1347   EVT VT = N0.getValueType();
1348   SDValue N00 = N0.getOperand(0);
1349   SDValue N01 = N0.getOperand(1);
1350   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N01);
1351
1352   if (N01C && N00.getOpcode() == ISD::ADD && N00.getNode()->hasOneUse() &&
1353       isa<ConstantSDNode>(N00.getOperand(1))) {
1354     // fold (add (shl (add x, c1), c2), ) -> (add (add (shl x, c2), c1<<c2), )
1355     N0 = DAG.getNode(ISD::ADD, N0.getDebugLoc(), VT,
1356                      DAG.getNode(ISD::SHL, N00.getDebugLoc(), VT,
1357                                  N00.getOperand(0), N01),
1358                      DAG.getNode(ISD::SHL, N01.getDebugLoc(), VT,
1359                                  N00.getOperand(1), N01));
1360     return DAG.getNode(ISD::ADD, DL, VT, N0, N1);
1361   }
1362
1363   return SDValue();
1364 }
1365
1366 SDValue DAGCombiner::visitADD(SDNode *N) {
1367   SDValue N0 = N->getOperand(0);
1368   SDValue N1 = N->getOperand(1);
1369   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1370   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1371   EVT VT = N0.getValueType();
1372
1373   // fold vector ops
1374   if (VT.isVector()) {
1375     SDValue FoldedVOp = SimplifyVBinOp(N);
1376     if (FoldedVOp.getNode()) return FoldedVOp;
1377   }
1378
1379   // fold (add x, undef) -> undef
1380   if (N0.getOpcode() == ISD::UNDEF)
1381     return N0;
1382   if (N1.getOpcode() == ISD::UNDEF)
1383     return N1;
1384   // fold (add c1, c2) -> c1+c2
1385   if (N0C && N1C)
1386     return DAG.FoldConstantArithmetic(ISD::ADD, VT, N0C, N1C);
1387   // canonicalize constant to RHS
1388   if (N0C && !N1C)
1389     return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N1, N0);
1390   // fold (add x, 0) -> x
1391   if (N1C && N1C->isNullValue())
1392     return N0;
1393   // fold (add Sym, c) -> Sym+c
1394   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1395     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA) && N1C &&
1396         GA->getOpcode() == ISD::GlobalAddress)
1397       return DAG.getGlobalAddress(GA->getGlobal(), N1C->getDebugLoc(), VT,
1398                                   GA->getOffset() +
1399                                     (uint64_t)N1C->getSExtValue());
1400   // fold ((c1-A)+c2) -> (c1+c2)-A
1401   if (N1C && N0.getOpcode() == ISD::SUB)
1402     if (ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getOperand(0)))
1403       return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1404                          DAG.getConstant(N1C->getAPIntValue()+
1405                                          N0C->getAPIntValue(), VT),
1406                          N0.getOperand(1));
1407   // reassociate add
1408   SDValue RADD = ReassociateOps(ISD::ADD, N->getDebugLoc(), N0, N1);
1409   if (RADD.getNode() != 0)
1410     return RADD;
1411   // fold ((0-A) + B) -> B-A
1412   if (N0.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N0.getOperand(0)) &&
1413       cast<ConstantSDNode>(N0.getOperand(0))->isNullValue())
1414     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N1, N0.getOperand(1));
1415   // fold (A + (0-B)) -> A-B
1416   if (N1.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N1.getOperand(0)) &&
1417       cast<ConstantSDNode>(N1.getOperand(0))->isNullValue())
1418     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N0, N1.getOperand(1));
1419   // fold (A+(B-A)) -> B
1420   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(1))
1421     return N1.getOperand(0);
1422   // fold ((B-A)+A) -> B
1423   if (N0.getOpcode() == ISD::SUB && N1 == N0.getOperand(1))
1424     return N0.getOperand(0);
1425   // fold (A+(B-(A+C))) to (B-C)
1426   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1427       N0 == N1.getOperand(1).getOperand(0))
1428     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N1.getOperand(0),
1429                        N1.getOperand(1).getOperand(1));
1430   // fold (A+(B-(C+A))) to (B-C)
1431   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1432       N0 == N1.getOperand(1).getOperand(1))
1433     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N1.getOperand(0),
1434                        N1.getOperand(1).getOperand(0));
1435   // fold (A+((B-A)+or-C)) to (B+or-C)
1436   if ((N1.getOpcode() == ISD::SUB || N1.getOpcode() == ISD::ADD) &&
1437       N1.getOperand(0).getOpcode() == ISD::SUB &&
1438       N0 == N1.getOperand(0).getOperand(1))
1439     return DAG.getNode(N1.getOpcode(), N->getDebugLoc(), VT,
1440                        N1.getOperand(0).getOperand(0), N1.getOperand(1));
1441
1442   // fold (A-B)+(C-D) to (A+C)-(B+D) when A or C is constant
1443   if (N0.getOpcode() == ISD::SUB && N1.getOpcode() == ISD::SUB) {
1444     SDValue N00 = N0.getOperand(0);
1445     SDValue N01 = N0.getOperand(1);
1446     SDValue N10 = N1.getOperand(0);
1447     SDValue N11 = N1.getOperand(1);
1448
1449     if (isa<ConstantSDNode>(N00) || isa<ConstantSDNode>(N10))
1450       return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1451                          DAG.getNode(ISD::ADD, N0.getDebugLoc(), VT, N00, N10),
1452                          DAG.getNode(ISD::ADD, N1.getDebugLoc(), VT, N01, N11));
1453   }
1454
1455   if (!VT.isVector() && SimplifyDemandedBits(SDValue(N, 0)))
1456     return SDValue(N, 0);
1457
1458   // fold (a+b) -> (a|b) iff a and b share no bits.
1459   if (VT.isInteger() && !VT.isVector()) {
1460     APInt LHSZero, LHSOne;
1461     APInt RHSZero, RHSOne;
1462     DAG.ComputeMaskedBits(N0, LHSZero, LHSOne);
1463
1464     if (LHSZero.getBoolValue()) {
1465       DAG.ComputeMaskedBits(N1, RHSZero, RHSOne);
1466
1467       // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1468       // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1469       if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero)
1470         return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N0, N1);
1471     }
1472   }
1473
1474   // fold (add (shl (add x, c1), c2), ) -> (add (add (shl x, c2), c1<<c2), )
1475   if (N0.getOpcode() == ISD::SHL && N0.getNode()->hasOneUse()) {
1476     SDValue Result = combineShlAddConstant(N->getDebugLoc(), N0, N1, DAG);
1477     if (Result.getNode()) return Result;
1478   }
1479   if (N1.getOpcode() == ISD::SHL && N1.getNode()->hasOneUse()) {
1480     SDValue Result = combineShlAddConstant(N->getDebugLoc(), N1, N0, DAG);
1481     if (Result.getNode()) return Result;
1482   }
1483
1484   // fold (add x, shl(0 - y, n)) -> sub(x, shl(y, n))
1485   if (N1.getOpcode() == ISD::SHL &&
1486       N1.getOperand(0).getOpcode() == ISD::SUB)
1487     if (ConstantSDNode *C =
1488           dyn_cast<ConstantSDNode>(N1.getOperand(0).getOperand(0)))
1489       if (C->getAPIntValue() == 0)
1490         return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N0,
1491                            DAG.getNode(ISD::SHL, N->getDebugLoc(), VT,
1492                                        N1.getOperand(0).getOperand(1),
1493                                        N1.getOperand(1)));
1494   if (N0.getOpcode() == ISD::SHL &&
1495       N0.getOperand(0).getOpcode() == ISD::SUB)
1496     if (ConstantSDNode *C =
1497           dyn_cast<ConstantSDNode>(N0.getOperand(0).getOperand(0)))
1498       if (C->getAPIntValue() == 0)
1499         return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N1,
1500                            DAG.getNode(ISD::SHL, N->getDebugLoc(), VT,
1501                                        N0.getOperand(0).getOperand(1),
1502                                        N0.getOperand(1)));
1503
1504   if (N1.getOpcode() == ISD::AND) {
1505     SDValue AndOp0 = N1.getOperand(0);
1506     ConstantSDNode *AndOp1 = dyn_cast<ConstantSDNode>(N1->getOperand(1));
1507     unsigned NumSignBits = DAG.ComputeNumSignBits(AndOp0);
1508     unsigned DestBits = VT.getScalarType().getSizeInBits();
1509
1510     // (add z, (and (sbbl x, x), 1)) -> (sub z, (sbbl x, x))
1511     // and similar xforms where the inner op is either ~0 or 0.
1512     if (NumSignBits == DestBits && AndOp1 && AndOp1->isOne()) {
1513       DebugLoc DL = N->getDebugLoc();
1514       return DAG.getNode(ISD::SUB, DL, VT, N->getOperand(0), AndOp0);
1515     }
1516   }
1517
1518   // add (sext i1), X -> sub X, (zext i1)
1519   if (N0.getOpcode() == ISD::SIGN_EXTEND &&
1520       N0.getOperand(0).getValueType() == MVT::i1 &&
1521       !TLI.isOperationLegal(ISD::SIGN_EXTEND, MVT::i1)) {
1522     DebugLoc DL = N->getDebugLoc();
1523     SDValue ZExt = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0));
1524     return DAG.getNode(ISD::SUB, DL, VT, N1, ZExt);
1525   }
1526
1527   return SDValue();
1528 }
1529
1530 SDValue DAGCombiner::visitADDC(SDNode *N) {
1531   SDValue N0 = N->getOperand(0);
1532   SDValue N1 = N->getOperand(1);
1533   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1534   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1535   EVT VT = N0.getValueType();
1536
1537   // If the flag result is dead, turn this into an ADD.
1538   if (!N->hasAnyUseOfValue(1))
1539     return CombineTo(N, DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N0, N1),
1540                      DAG.getNode(ISD::CARRY_FALSE,
1541                                  N->getDebugLoc(), MVT::Glue));
1542
1543   // canonicalize constant to RHS.
1544   if (N0C && !N1C)
1545     return DAG.getNode(ISD::ADDC, N->getDebugLoc(), N->getVTList(), N1, N0);
1546
1547   // fold (addc x, 0) -> x + no carry out
1548   if (N1C && N1C->isNullValue())
1549     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE,
1550                                         N->getDebugLoc(), MVT::Glue));
1551
1552   // fold (addc a, b) -> (or a, b), CARRY_FALSE iff a and b share no bits.
1553   APInt LHSZero, LHSOne;
1554   APInt RHSZero, RHSOne;
1555   DAG.ComputeMaskedBits(N0, LHSZero, LHSOne);
1556
1557   if (LHSZero.getBoolValue()) {
1558     DAG.ComputeMaskedBits(N1, RHSZero, RHSOne);
1559
1560     // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1561     // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1562     if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero)
1563       return CombineTo(N, DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N0, N1),
1564                        DAG.getNode(ISD::CARRY_FALSE,
1565                                    N->getDebugLoc(), MVT::Glue));
1566   }
1567
1568   return SDValue();
1569 }
1570
1571 SDValue DAGCombiner::visitADDE(SDNode *N) {
1572   SDValue N0 = N->getOperand(0);
1573   SDValue N1 = N->getOperand(1);
1574   SDValue CarryIn = N->getOperand(2);
1575   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1576   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1577
1578   // canonicalize constant to RHS
1579   if (N0C && !N1C)
1580     return DAG.getNode(ISD::ADDE, N->getDebugLoc(), N->getVTList(),
1581                        N1, N0, CarryIn);
1582
1583   // fold (adde x, y, false) -> (addc x, y)
1584   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1585     return DAG.getNode(ISD::ADDC, N->getDebugLoc(), N->getVTList(), N0, N1);
1586
1587   return SDValue();
1588 }
1589
1590 // Since it may not be valid to emit a fold to zero for vector initializers
1591 // check if we can before folding.
1592 static SDValue tryFoldToZero(DebugLoc DL, const TargetLowering &TLI, EVT VT,
1593                              SelectionDAG &DAG, bool LegalOperations) {
1594   if (!VT.isVector()) {
1595     return DAG.getConstant(0, VT);
1596   }
1597   if (!LegalOperations || TLI.isOperationLegal(ISD::BUILD_VECTOR, VT)) {
1598     // Produce a vector of zeros.
1599     SDValue El = DAG.getConstant(0, VT.getVectorElementType());
1600     std::vector<SDValue> Ops(VT.getVectorNumElements(), El);
1601     return DAG.getNode(ISD::BUILD_VECTOR, DL, VT,
1602       &Ops[0], Ops.size());
1603   }
1604   return SDValue();
1605 }
1606
1607 SDValue DAGCombiner::visitSUB(SDNode *N) {
1608   SDValue N0 = N->getOperand(0);
1609   SDValue N1 = N->getOperand(1);
1610   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1611   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1612   ConstantSDNode *N1C1 = N1.getOpcode() != ISD::ADD ? 0 :
1613     dyn_cast<ConstantSDNode>(N1.getOperand(1).getNode());
1614   EVT VT = N0.getValueType();
1615
1616   // fold vector ops
1617   if (VT.isVector()) {
1618     SDValue FoldedVOp = SimplifyVBinOp(N);
1619     if (FoldedVOp.getNode()) return FoldedVOp;
1620   }
1621
1622   // fold (sub x, x) -> 0
1623   // FIXME: Refactor this and xor and other similar operations together.
1624   if (N0 == N1)
1625     return tryFoldToZero(N->getDebugLoc(), TLI, VT, DAG, LegalOperations);
1626   // fold (sub c1, c2) -> c1-c2
1627   if (N0C && N1C)
1628     return DAG.FoldConstantArithmetic(ISD::SUB, VT, N0C, N1C);
1629   // fold (sub x, c) -> (add x, -c)
1630   if (N1C)
1631     return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N0,
1632                        DAG.getConstant(-N1C->getAPIntValue(), VT));
1633   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1)
1634   if (N0C && N0C->isAllOnesValue())
1635     return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT, N1, N0);
1636   // fold A-(A-B) -> B
1637   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(0))
1638     return N1.getOperand(1);
1639   // fold (A+B)-A -> B
1640   if (N0.getOpcode() == ISD::ADD && N0.getOperand(0) == N1)
1641     return N0.getOperand(1);
1642   // fold (A+B)-B -> A
1643   if (N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1)
1644     return N0.getOperand(0);
1645   // fold C2-(A+C1) -> (C2-C1)-A
1646   if (N1.getOpcode() == ISD::ADD && N0C && N1C1) {
1647     SDValue NewC = DAG.getConstant((N0C->getAPIntValue() - N1C1->getAPIntValue()), VT);
1648     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, NewC,
1649                        N1.getOperand(0));
1650   }
1651   // fold ((A+(B+or-C))-B) -> A+or-C
1652   if (N0.getOpcode() == ISD::ADD &&
1653       (N0.getOperand(1).getOpcode() == ISD::SUB ||
1654        N0.getOperand(1).getOpcode() == ISD::ADD) &&
1655       N0.getOperand(1).getOperand(0) == N1)
1656     return DAG.getNode(N0.getOperand(1).getOpcode(), N->getDebugLoc(), VT,
1657                        N0.getOperand(0), N0.getOperand(1).getOperand(1));
1658   // fold ((A+(C+B))-B) -> A+C
1659   if (N0.getOpcode() == ISD::ADD &&
1660       N0.getOperand(1).getOpcode() == ISD::ADD &&
1661       N0.getOperand(1).getOperand(1) == N1)
1662     return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT,
1663                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1664   // fold ((A-(B-C))-C) -> A-B
1665   if (N0.getOpcode() == ISD::SUB &&
1666       N0.getOperand(1).getOpcode() == ISD::SUB &&
1667       N0.getOperand(1).getOperand(1) == N1)
1668     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1669                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1670
1671   // If either operand of a sub is undef, the result is undef
1672   if (N0.getOpcode() == ISD::UNDEF)
1673     return N0;
1674   if (N1.getOpcode() == ISD::UNDEF)
1675     return N1;
1676
1677   // If the relocation model supports it, consider symbol offsets.
1678   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1679     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA)) {
1680       // fold (sub Sym, c) -> Sym-c
1681       if (N1C && GA->getOpcode() == ISD::GlobalAddress)
1682         return DAG.getGlobalAddress(GA->getGlobal(), N1C->getDebugLoc(), VT,
1683                                     GA->getOffset() -
1684                                       (uint64_t)N1C->getSExtValue());
1685       // fold (sub Sym+c1, Sym+c2) -> c1-c2
1686       if (GlobalAddressSDNode *GB = dyn_cast<GlobalAddressSDNode>(N1))
1687         if (GA->getGlobal() == GB->getGlobal())
1688           return DAG.getConstant((uint64_t)GA->getOffset() - GB->getOffset(),
1689                                  VT);
1690     }
1691
1692   return SDValue();
1693 }
1694
1695 SDValue DAGCombiner::visitSUBC(SDNode *N) {
1696   SDValue N0 = N->getOperand(0);
1697   SDValue N1 = N->getOperand(1);
1698   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1699   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1700   EVT VT = N0.getValueType();
1701
1702   // If the flag result is dead, turn this into an SUB.
1703   if (!N->hasAnyUseOfValue(1))
1704     return CombineTo(N, DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N0, N1),
1705                      DAG.getNode(ISD::CARRY_FALSE, N->getDebugLoc(),
1706                                  MVT::Glue));
1707
1708   // fold (subc x, x) -> 0 + no borrow
1709   if (N0 == N1)
1710     return CombineTo(N, DAG.getConstant(0, VT),
1711                      DAG.getNode(ISD::CARRY_FALSE, N->getDebugLoc(),
1712                                  MVT::Glue));
1713
1714   // fold (subc x, 0) -> x + no borrow
1715   if (N1C && N1C->isNullValue())
1716     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE, N->getDebugLoc(),
1717                                         MVT::Glue));
1718
1719   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1) + no borrow
1720   if (N0C && N0C->isAllOnesValue())
1721     return CombineTo(N, DAG.getNode(ISD::XOR, N->getDebugLoc(), VT, N1, N0),
1722                      DAG.getNode(ISD::CARRY_FALSE, N->getDebugLoc(),
1723                                  MVT::Glue));
1724
1725   return SDValue();
1726 }
1727
1728 SDValue DAGCombiner::visitSUBE(SDNode *N) {
1729   SDValue N0 = N->getOperand(0);
1730   SDValue N1 = N->getOperand(1);
1731   SDValue CarryIn = N->getOperand(2);
1732
1733   // fold (sube x, y, false) -> (subc x, y)
1734   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1735     return DAG.getNode(ISD::SUBC, N->getDebugLoc(), N->getVTList(), N0, N1);
1736
1737   return SDValue();
1738 }
1739
1740 SDValue DAGCombiner::visitMUL(SDNode *N) {
1741   SDValue N0 = N->getOperand(0);
1742   SDValue N1 = N->getOperand(1);
1743   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1744   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1745   EVT VT = N0.getValueType();
1746
1747   // fold vector ops
1748   if (VT.isVector()) {
1749     SDValue FoldedVOp = SimplifyVBinOp(N);
1750     if (FoldedVOp.getNode()) return FoldedVOp;
1751   }
1752
1753   // fold (mul x, undef) -> 0
1754   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
1755     return DAG.getConstant(0, VT);
1756   // fold (mul c1, c2) -> c1*c2
1757   if (N0C && N1C)
1758     return DAG.FoldConstantArithmetic(ISD::MUL, VT, N0C, N1C);
1759   // canonicalize constant to RHS
1760   if (N0C && !N1C)
1761     return DAG.getNode(ISD::MUL, N->getDebugLoc(), VT, N1, N0);
1762   // fold (mul x, 0) -> 0
1763   if (N1C && N1C->isNullValue())
1764     return N1;
1765   // fold (mul x, -1) -> 0-x
1766   if (N1C && N1C->isAllOnesValue())
1767     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1768                        DAG.getConstant(0, VT), N0);
1769   // fold (mul x, (1 << c)) -> x << c
1770   if (N1C && N1C->getAPIntValue().isPowerOf2())
1771     return DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, N0,
1772                        DAG.getConstant(N1C->getAPIntValue().logBase2(),
1773                                        getShiftAmountTy(N0.getValueType())));
1774   // fold (mul x, -(1 << c)) -> -(x << c) or (-x) << c
1775   if (N1C && (-N1C->getAPIntValue()).isPowerOf2()) {
1776     unsigned Log2Val = (-N1C->getAPIntValue()).logBase2();
1777     // FIXME: If the input is something that is easily negated (e.g. a
1778     // single-use add), we should put the negate there.
1779     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1780                        DAG.getConstant(0, VT),
1781                        DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, N0,
1782                             DAG.getConstant(Log2Val,
1783                                       getShiftAmountTy(N0.getValueType()))));
1784   }
1785   // (mul (shl X, c1), c2) -> (mul X, c2 << c1)
1786   if (N1C && N0.getOpcode() == ISD::SHL &&
1787       isa<ConstantSDNode>(N0.getOperand(1))) {
1788     SDValue C3 = DAG.getNode(ISD::SHL, N->getDebugLoc(), VT,
1789                              N1, N0.getOperand(1));
1790     AddToWorkList(C3.getNode());
1791     return DAG.getNode(ISD::MUL, N->getDebugLoc(), VT,
1792                        N0.getOperand(0), C3);
1793   }
1794
1795   // Change (mul (shl X, C), Y) -> (shl (mul X, Y), C) when the shift has one
1796   // use.
1797   {
1798     SDValue Sh(0,0), Y(0,0);
1799     // Check for both (mul (shl X, C), Y)  and  (mul Y, (shl X, C)).
1800     if (N0.getOpcode() == ISD::SHL && isa<ConstantSDNode>(N0.getOperand(1)) &&
1801         N0.getNode()->hasOneUse()) {
1802       Sh = N0; Y = N1;
1803     } else if (N1.getOpcode() == ISD::SHL &&
1804                isa<ConstantSDNode>(N1.getOperand(1)) &&
1805                N1.getNode()->hasOneUse()) {
1806       Sh = N1; Y = N0;
1807     }
1808
1809     if (Sh.getNode()) {
1810       SDValue Mul = DAG.getNode(ISD::MUL, N->getDebugLoc(), VT,
1811                                 Sh.getOperand(0), Y);
1812       return DAG.getNode(ISD::SHL, N->getDebugLoc(), VT,
1813                          Mul, Sh.getOperand(1));
1814     }
1815   }
1816
1817   // fold (mul (add x, c1), c2) -> (add (mul x, c2), c1*c2)
1818   if (N1C && N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse() &&
1819       isa<ConstantSDNode>(N0.getOperand(1)))
1820     return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT,
1821                        DAG.getNode(ISD::MUL, N0.getDebugLoc(), VT,
1822                                    N0.getOperand(0), N1),
1823                        DAG.getNode(ISD::MUL, N1.getDebugLoc(), VT,
1824                                    N0.getOperand(1), N1));
1825
1826   // reassociate mul
1827   SDValue RMUL = ReassociateOps(ISD::MUL, N->getDebugLoc(), N0, N1);
1828   if (RMUL.getNode() != 0)
1829     return RMUL;
1830
1831   return SDValue();
1832 }
1833
1834 SDValue DAGCombiner::visitSDIV(SDNode *N) {
1835   SDValue N0 = N->getOperand(0);
1836   SDValue N1 = N->getOperand(1);
1837   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1838   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1839   EVT VT = N->getValueType(0);
1840
1841   // fold vector ops
1842   if (VT.isVector()) {
1843     SDValue FoldedVOp = SimplifyVBinOp(N);
1844     if (FoldedVOp.getNode()) return FoldedVOp;
1845   }
1846
1847   // fold (sdiv c1, c2) -> c1/c2
1848   if (N0C && N1C && !N1C->isNullValue())
1849     return DAG.FoldConstantArithmetic(ISD::SDIV, VT, N0C, N1C);
1850   // fold (sdiv X, 1) -> X
1851   if (N1C && N1C->getAPIntValue() == 1LL)
1852     return N0;
1853   // fold (sdiv X, -1) -> 0-X
1854   if (N1C && N1C->isAllOnesValue())
1855     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1856                        DAG.getConstant(0, VT), N0);
1857   // If we know the sign bits of both operands are zero, strength reduce to a
1858   // udiv instead.  Handles (X&15) /s 4 -> X&15 >> 2
1859   if (!VT.isVector()) {
1860     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
1861       return DAG.getNode(ISD::UDIV, N->getDebugLoc(), N1.getValueType(),
1862                          N0, N1);
1863   }
1864   // fold (sdiv X, pow2) -> simple ops after legalize
1865   if (N1C && !N1C->isNullValue() &&
1866       (N1C->getAPIntValue().isPowerOf2() ||
1867        (-N1C->getAPIntValue()).isPowerOf2())) {
1868     // If dividing by powers of two is cheap, then don't perform the following
1869     // fold.
1870     if (TLI.isPow2DivCheap())
1871       return SDValue();
1872
1873     unsigned lg2 = N1C->getAPIntValue().countTrailingZeros();
1874
1875     // Splat the sign bit into the register
1876     SDValue SGN = DAG.getNode(ISD::SRA, N->getDebugLoc(), VT, N0,
1877                               DAG.getConstant(VT.getSizeInBits()-1,
1878                                        getShiftAmountTy(N0.getValueType())));
1879     AddToWorkList(SGN.getNode());
1880
1881     // Add (N0 < 0) ? abs2 - 1 : 0;
1882     SDValue SRL = DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, SGN,
1883                               DAG.getConstant(VT.getSizeInBits() - lg2,
1884                                        getShiftAmountTy(SGN.getValueType())));
1885     SDValue ADD = DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N0, SRL);
1886     AddToWorkList(SRL.getNode());
1887     AddToWorkList(ADD.getNode());    // Divide by pow2
1888     SDValue SRA = DAG.getNode(ISD::SRA, N->getDebugLoc(), VT, ADD,
1889                   DAG.getConstant(lg2, getShiftAmountTy(ADD.getValueType())));
1890
1891     // If we're dividing by a positive value, we're done.  Otherwise, we must
1892     // negate the result.
1893     if (N1C->getAPIntValue().isNonNegative())
1894       return SRA;
1895
1896     AddToWorkList(SRA.getNode());
1897     return DAG.getNode(ISD::SUB, N->getDebugLoc(), VT,
1898                        DAG.getConstant(0, VT), SRA);
1899   }
1900
1901   // if integer divide is expensive and we satisfy the requirements, emit an
1902   // alternate sequence.
1903   if (N1C && !N1C->isNullValue() && !TLI.isIntDivCheap()) {
1904     SDValue Op = BuildSDIV(N);
1905     if (Op.getNode()) return Op;
1906   }
1907
1908   // undef / X -> 0
1909   if (N0.getOpcode() == ISD::UNDEF)
1910     return DAG.getConstant(0, VT);
1911   // X / undef -> undef
1912   if (N1.getOpcode() == ISD::UNDEF)
1913     return N1;
1914
1915   return SDValue();
1916 }
1917
1918 SDValue DAGCombiner::visitUDIV(SDNode *N) {
1919   SDValue N0 = N->getOperand(0);
1920   SDValue N1 = N->getOperand(1);
1921   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1922   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1923   EVT VT = N->getValueType(0);
1924
1925   // fold vector ops
1926   if (VT.isVector()) {
1927     SDValue FoldedVOp = SimplifyVBinOp(N);
1928     if (FoldedVOp.getNode()) return FoldedVOp;
1929   }
1930
1931   // fold (udiv c1, c2) -> c1/c2
1932   if (N0C && N1C && !N1C->isNullValue())
1933     return DAG.FoldConstantArithmetic(ISD::UDIV, VT, N0C, N1C);
1934   // fold (udiv x, (1 << c)) -> x >>u c
1935   if (N1C && N1C->getAPIntValue().isPowerOf2())
1936     return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0,
1937                        DAG.getConstant(N1C->getAPIntValue().logBase2(),
1938                                        getShiftAmountTy(N0.getValueType())));
1939   // fold (udiv x, (shl c, y)) -> x >>u (log2(c)+y) iff c is power of 2
1940   if (N1.getOpcode() == ISD::SHL) {
1941     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
1942       if (SHC->getAPIntValue().isPowerOf2()) {
1943         EVT ADDVT = N1.getOperand(1).getValueType();
1944         SDValue Add = DAG.getNode(ISD::ADD, N->getDebugLoc(), ADDVT,
1945                                   N1.getOperand(1),
1946                                   DAG.getConstant(SHC->getAPIntValue()
1947                                                                   .logBase2(),
1948                                                   ADDVT));
1949         AddToWorkList(Add.getNode());
1950         return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0, Add);
1951       }
1952     }
1953   }
1954   // fold (udiv x, c) -> alternate
1955   if (N1C && !N1C->isNullValue() && !TLI.isIntDivCheap()) {
1956     SDValue Op = BuildUDIV(N);
1957     if (Op.getNode()) return Op;
1958   }
1959
1960   // undef / X -> 0
1961   if (N0.getOpcode() == ISD::UNDEF)
1962     return DAG.getConstant(0, VT);
1963   // X / undef -> undef
1964   if (N1.getOpcode() == ISD::UNDEF)
1965     return N1;
1966
1967   return SDValue();
1968 }
1969
1970 SDValue DAGCombiner::visitSREM(SDNode *N) {
1971   SDValue N0 = N->getOperand(0);
1972   SDValue N1 = N->getOperand(1);
1973   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1974   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1975   EVT VT = N->getValueType(0);
1976
1977   // fold (srem c1, c2) -> c1%c2
1978   if (N0C && N1C && !N1C->isNullValue())
1979     return DAG.FoldConstantArithmetic(ISD::SREM, VT, N0C, N1C);
1980   // If we know the sign bits of both operands are zero, strength reduce to a
1981   // urem instead.  Handles (X & 0x0FFFFFFF) %s 16 -> X&15
1982   if (!VT.isVector()) {
1983     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
1984       return DAG.getNode(ISD::UREM, N->getDebugLoc(), VT, N0, N1);
1985   }
1986
1987   // If X/C can be simplified by the division-by-constant logic, lower
1988   // X%C to the equivalent of X-X/C*C.
1989   if (N1C && !N1C->isNullValue()) {
1990     SDValue Div = DAG.getNode(ISD::SDIV, N->getDebugLoc(), VT, N0, N1);
1991     AddToWorkList(Div.getNode());
1992     SDValue OptimizedDiv = combine(Div.getNode());
1993     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
1994       SDValue Mul = DAG.getNode(ISD::MUL, N->getDebugLoc(), VT,
1995                                 OptimizedDiv, N1);
1996       SDValue Sub = DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N0, Mul);
1997       AddToWorkList(Mul.getNode());
1998       return Sub;
1999     }
2000   }
2001
2002   // undef % X -> 0
2003   if (N0.getOpcode() == ISD::UNDEF)
2004     return DAG.getConstant(0, VT);
2005   // X % undef -> undef
2006   if (N1.getOpcode() == ISD::UNDEF)
2007     return N1;
2008
2009   return SDValue();
2010 }
2011
2012 SDValue DAGCombiner::visitUREM(SDNode *N) {
2013   SDValue N0 = N->getOperand(0);
2014   SDValue N1 = N->getOperand(1);
2015   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2016   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2017   EVT VT = N->getValueType(0);
2018
2019   // fold (urem c1, c2) -> c1%c2
2020   if (N0C && N1C && !N1C->isNullValue())
2021     return DAG.FoldConstantArithmetic(ISD::UREM, VT, N0C, N1C);
2022   // fold (urem x, pow2) -> (and x, pow2-1)
2023   if (N1C && !N1C->isNullValue() && N1C->getAPIntValue().isPowerOf2())
2024     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0,
2025                        DAG.getConstant(N1C->getAPIntValue()-1,VT));
2026   // fold (urem x, (shl pow2, y)) -> (and x, (add (shl pow2, y), -1))
2027   if (N1.getOpcode() == ISD::SHL) {
2028     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
2029       if (SHC->getAPIntValue().isPowerOf2()) {
2030         SDValue Add =
2031           DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, N1,
2032                  DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()),
2033                                  VT));
2034         AddToWorkList(Add.getNode());
2035         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0, Add);
2036       }
2037     }
2038   }
2039
2040   // If X/C can be simplified by the division-by-constant logic, lower
2041   // X%C to the equivalent of X-X/C*C.
2042   if (N1C && !N1C->isNullValue()) {
2043     SDValue Div = DAG.getNode(ISD::UDIV, N->getDebugLoc(), VT, N0, N1);
2044     AddToWorkList(Div.getNode());
2045     SDValue OptimizedDiv = combine(Div.getNode());
2046     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2047       SDValue Mul = DAG.getNode(ISD::MUL, N->getDebugLoc(), VT,
2048                                 OptimizedDiv, N1);
2049       SDValue Sub = DAG.getNode(ISD::SUB, N->getDebugLoc(), VT, N0, Mul);
2050       AddToWorkList(Mul.getNode());
2051       return Sub;
2052     }
2053   }
2054
2055   // undef % X -> 0
2056   if (N0.getOpcode() == ISD::UNDEF)
2057     return DAG.getConstant(0, VT);
2058   // X % undef -> undef
2059   if (N1.getOpcode() == ISD::UNDEF)
2060     return N1;
2061
2062   return SDValue();
2063 }
2064
2065 SDValue DAGCombiner::visitMULHS(SDNode *N) {
2066   SDValue N0 = N->getOperand(0);
2067   SDValue N1 = N->getOperand(1);
2068   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2069   EVT VT = N->getValueType(0);
2070   DebugLoc DL = N->getDebugLoc();
2071
2072   // fold (mulhs x, 0) -> 0
2073   if (N1C && N1C->isNullValue())
2074     return N1;
2075   // fold (mulhs x, 1) -> (sra x, size(x)-1)
2076   if (N1C && N1C->getAPIntValue() == 1)
2077     return DAG.getNode(ISD::SRA, N->getDebugLoc(), N0.getValueType(), N0,
2078                        DAG.getConstant(N0.getValueType().getSizeInBits() - 1,
2079                                        getShiftAmountTy(N0.getValueType())));
2080   // fold (mulhs x, undef) -> 0
2081   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2082     return DAG.getConstant(0, VT);
2083
2084   // If the type twice as wide is legal, transform the mulhs to a wider multiply
2085   // plus a shift.
2086   if (VT.isSimple() && !VT.isVector()) {
2087     MVT Simple = VT.getSimpleVT();
2088     unsigned SimpleSize = Simple.getSizeInBits();
2089     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2090     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2091       N0 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N0);
2092       N1 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N1);
2093       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2094       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2095             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2096       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2097     }
2098   }
2099
2100   return SDValue();
2101 }
2102
2103 SDValue DAGCombiner::visitMULHU(SDNode *N) {
2104   SDValue N0 = N->getOperand(0);
2105   SDValue N1 = N->getOperand(1);
2106   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2107   EVT VT = N->getValueType(0);
2108   DebugLoc DL = N->getDebugLoc();
2109
2110   // fold (mulhu x, 0) -> 0
2111   if (N1C && N1C->isNullValue())
2112     return N1;
2113   // fold (mulhu x, 1) -> 0
2114   if (N1C && N1C->getAPIntValue() == 1)
2115     return DAG.getConstant(0, N0.getValueType());
2116   // fold (mulhu x, undef) -> 0
2117   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2118     return DAG.getConstant(0, VT);
2119
2120   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2121   // plus a shift.
2122   if (VT.isSimple() && !VT.isVector()) {
2123     MVT Simple = VT.getSimpleVT();
2124     unsigned SimpleSize = Simple.getSizeInBits();
2125     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2126     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2127       N0 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N0);
2128       N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N1);
2129       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2130       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2131             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2132       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2133     }
2134   }
2135
2136   return SDValue();
2137 }
2138
2139 /// SimplifyNodeWithTwoResults - Perform optimizations common to nodes that
2140 /// compute two values. LoOp and HiOp give the opcodes for the two computations
2141 /// that are being performed. Return true if a simplification was made.
2142 ///
2143 SDValue DAGCombiner::SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
2144                                                 unsigned HiOp) {
2145   // If the high half is not needed, just compute the low half.
2146   bool HiExists = N->hasAnyUseOfValue(1);
2147   if (!HiExists &&
2148       (!LegalOperations ||
2149        TLI.isOperationLegal(LoOp, N->getValueType(0)))) {
2150     SDValue Res = DAG.getNode(LoOp, N->getDebugLoc(), N->getValueType(0),
2151                               N->op_begin(), N->getNumOperands());
2152     return CombineTo(N, Res, Res);
2153   }
2154
2155   // If the low half is not needed, just compute the high half.
2156   bool LoExists = N->hasAnyUseOfValue(0);
2157   if (!LoExists &&
2158       (!LegalOperations ||
2159        TLI.isOperationLegal(HiOp, N->getValueType(1)))) {
2160     SDValue Res = DAG.getNode(HiOp, N->getDebugLoc(), N->getValueType(1),
2161                               N->op_begin(), N->getNumOperands());
2162     return CombineTo(N, Res, Res);
2163   }
2164
2165   // If both halves are used, return as it is.
2166   if (LoExists && HiExists)
2167     return SDValue();
2168
2169   // If the two computed results can be simplified separately, separate them.
2170   if (LoExists) {
2171     SDValue Lo = DAG.getNode(LoOp, N->getDebugLoc(), N->getValueType(0),
2172                              N->op_begin(), N->getNumOperands());
2173     AddToWorkList(Lo.getNode());
2174     SDValue LoOpt = combine(Lo.getNode());
2175     if (LoOpt.getNode() && LoOpt.getNode() != Lo.getNode() &&
2176         (!LegalOperations ||
2177          TLI.isOperationLegal(LoOpt.getOpcode(), LoOpt.getValueType())))
2178       return CombineTo(N, LoOpt, LoOpt);
2179   }
2180
2181   if (HiExists) {
2182     SDValue Hi = DAG.getNode(HiOp, N->getDebugLoc(), N->getValueType(1),
2183                              N->op_begin(), N->getNumOperands());
2184     AddToWorkList(Hi.getNode());
2185     SDValue HiOpt = combine(Hi.getNode());
2186     if (HiOpt.getNode() && HiOpt != Hi &&
2187         (!LegalOperations ||
2188          TLI.isOperationLegal(HiOpt.getOpcode(), HiOpt.getValueType())))
2189       return CombineTo(N, HiOpt, HiOpt);
2190   }
2191
2192   return SDValue();
2193 }
2194
2195 SDValue DAGCombiner::visitSMUL_LOHI(SDNode *N) {
2196   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHS);
2197   if (Res.getNode()) return Res;
2198
2199   EVT VT = N->getValueType(0);
2200   DebugLoc DL = N->getDebugLoc();
2201
2202   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2203   // plus a shift.
2204   if (VT.isSimple() && !VT.isVector()) {
2205     MVT Simple = VT.getSimpleVT();
2206     unsigned SimpleSize = Simple.getSizeInBits();
2207     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2208     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2209       SDValue Lo = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(0));
2210       SDValue Hi = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(1));
2211       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2212       // Compute the high part as N1.
2213       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2214             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2215       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2216       // Compute the low part as N0.
2217       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2218       return CombineTo(N, Lo, Hi);
2219     }
2220   }
2221
2222   return SDValue();
2223 }
2224
2225 SDValue DAGCombiner::visitUMUL_LOHI(SDNode *N) {
2226   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHU);
2227   if (Res.getNode()) return Res;
2228
2229   EVT VT = N->getValueType(0);
2230   DebugLoc DL = N->getDebugLoc();
2231
2232   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2233   // plus a shift.
2234   if (VT.isSimple() && !VT.isVector()) {
2235     MVT Simple = VT.getSimpleVT();
2236     unsigned SimpleSize = Simple.getSizeInBits();
2237     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2238     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2239       SDValue Lo = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(0));
2240       SDValue Hi = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(1));
2241       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2242       // Compute the high part as N1.
2243       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2244             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2245       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2246       // Compute the low part as N0.
2247       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2248       return CombineTo(N, Lo, Hi);
2249     }
2250   }
2251
2252   return SDValue();
2253 }
2254
2255 SDValue DAGCombiner::visitSMULO(SDNode *N) {
2256   // (smulo x, 2) -> (saddo x, x)
2257   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2258     if (C2->getAPIntValue() == 2)
2259       return DAG.getNode(ISD::SADDO, N->getDebugLoc(), N->getVTList(),
2260                          N->getOperand(0), N->getOperand(0));
2261
2262   return SDValue();
2263 }
2264
2265 SDValue DAGCombiner::visitUMULO(SDNode *N) {
2266   // (umulo x, 2) -> (uaddo x, x)
2267   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2268     if (C2->getAPIntValue() == 2)
2269       return DAG.getNode(ISD::UADDO, N->getDebugLoc(), N->getVTList(),
2270                          N->getOperand(0), N->getOperand(0));
2271
2272   return SDValue();
2273 }
2274
2275 SDValue DAGCombiner::visitSDIVREM(SDNode *N) {
2276   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::SDIV, ISD::SREM);
2277   if (Res.getNode()) return Res;
2278
2279   return SDValue();
2280 }
2281
2282 SDValue DAGCombiner::visitUDIVREM(SDNode *N) {
2283   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::UDIV, ISD::UREM);
2284   if (Res.getNode()) return Res;
2285
2286   return SDValue();
2287 }
2288
2289 /// SimplifyBinOpWithSameOpcodeHands - If this is a binary operator with
2290 /// two operands of the same opcode, try to simplify it.
2291 SDValue DAGCombiner::SimplifyBinOpWithSameOpcodeHands(SDNode *N) {
2292   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
2293   EVT VT = N0.getValueType();
2294   assert(N0.getOpcode() == N1.getOpcode() && "Bad input!");
2295
2296   // Bail early if none of these transforms apply.
2297   if (N0.getNode()->getNumOperands() == 0) return SDValue();
2298
2299   // For each of OP in AND/OR/XOR:
2300   // fold (OP (zext x), (zext y)) -> (zext (OP x, y))
2301   // fold (OP (sext x), (sext y)) -> (sext (OP x, y))
2302   // fold (OP (aext x), (aext y)) -> (aext (OP x, y))
2303   // fold (OP (trunc x), (trunc y)) -> (trunc (OP x, y)) (if trunc isn't free)
2304   //
2305   // do not sink logical op inside of a vector extend, since it may combine
2306   // into a vsetcc.
2307   EVT Op0VT = N0.getOperand(0).getValueType();
2308   if ((N0.getOpcode() == ISD::ZERO_EXTEND ||
2309        N0.getOpcode() == ISD::SIGN_EXTEND ||
2310        // Avoid infinite looping with PromoteIntBinOp.
2311        (N0.getOpcode() == ISD::ANY_EXTEND &&
2312         (!LegalTypes || TLI.isTypeDesirableForOp(N->getOpcode(), Op0VT))) ||
2313        (N0.getOpcode() == ISD::TRUNCATE &&
2314         (!TLI.isZExtFree(VT, Op0VT) ||
2315          !TLI.isTruncateFree(Op0VT, VT)) &&
2316         TLI.isTypeLegal(Op0VT))) &&
2317       !VT.isVector() &&
2318       Op0VT == N1.getOperand(0).getValueType() &&
2319       (!LegalOperations || TLI.isOperationLegal(N->getOpcode(), Op0VT))) {
2320     SDValue ORNode = DAG.getNode(N->getOpcode(), N0.getDebugLoc(),
2321                                  N0.getOperand(0).getValueType(),
2322                                  N0.getOperand(0), N1.getOperand(0));
2323     AddToWorkList(ORNode.getNode());
2324     return DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT, ORNode);
2325   }
2326
2327   // For each of OP in SHL/SRL/SRA/AND...
2328   //   fold (and (OP x, z), (OP y, z)) -> (OP (and x, y), z)
2329   //   fold (or  (OP x, z), (OP y, z)) -> (OP (or  x, y), z)
2330   //   fold (xor (OP x, z), (OP y, z)) -> (OP (xor x, y), z)
2331   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL ||
2332        N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::AND) &&
2333       N0.getOperand(1) == N1.getOperand(1)) {
2334     SDValue ORNode = DAG.getNode(N->getOpcode(), N0.getDebugLoc(),
2335                                  N0.getOperand(0).getValueType(),
2336                                  N0.getOperand(0), N1.getOperand(0));
2337     AddToWorkList(ORNode.getNode());
2338     return DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT,
2339                        ORNode, N0.getOperand(1));
2340   }
2341
2342   // Simplify xor/and/or (bitcast(A), bitcast(B)) -> bitcast(op (A,B))
2343   // Only perform this optimization after type legalization and before
2344   // LegalizeVectorOprs. LegalizeVectorOprs promotes vector operations by
2345   // adding bitcasts. For example (xor v4i32) is promoted to (v2i64), and
2346   // we don't want to undo this promotion.
2347   // We also handle SCALAR_TO_VECTOR because xor/or/and operations are cheaper
2348   // on scalars.
2349   if ((N0.getOpcode() == ISD::BITCAST || N0.getOpcode() == ISD::SCALAR_TO_VECTOR)
2350       && Level == AfterLegalizeTypes) {
2351     SDValue In0 = N0.getOperand(0);
2352     SDValue In1 = N1.getOperand(0);
2353     EVT In0Ty = In0.getValueType();
2354     EVT In1Ty = In1.getValueType();
2355     // If both incoming values are integers, and the original types are the same.
2356     if (In0Ty.isInteger() && In1Ty.isInteger() && In0Ty == In1Ty) {
2357       SDValue Op = DAG.getNode(N->getOpcode(), N->getDebugLoc(), In0Ty, In0, In1);
2358       SDValue BC = DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT, Op);
2359       AddToWorkList(Op.getNode());
2360       return BC;
2361     }
2362   }
2363
2364   // Xor/and/or are indifferent to the swizzle operation (shuffle of one value).
2365   // Simplify xor/and/or (shuff(A), shuff(B)) -> shuff(op (A,B))
2366   // If both shuffles use the same mask, and both shuffle within a single
2367   // vector, then it is worthwhile to move the swizzle after the operation.
2368   // The type-legalizer generates this pattern when loading illegal
2369   // vector types from memory. In many cases this allows additional shuffle
2370   // optimizations.
2371   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
2372       N0.getOperand(1).getOpcode() == ISD::UNDEF &&
2373       N1.getOperand(1).getOpcode() == ISD::UNDEF) {
2374     ShuffleVectorSDNode *SVN0 = cast<ShuffleVectorSDNode>(N0);
2375     ShuffleVectorSDNode *SVN1 = cast<ShuffleVectorSDNode>(N1);
2376
2377     assert(N0.getOperand(0).getValueType() == N1.getOperand(1).getValueType() &&
2378            "Inputs to shuffles are not the same type");
2379
2380     unsigned NumElts = VT.getVectorNumElements();
2381
2382     // Check that both shuffles use the same mask. The masks are known to be of
2383     // the same length because the result vector type is the same.
2384     bool SameMask = true;
2385     for (unsigned i = 0; i != NumElts; ++i) {
2386       int Idx0 = SVN0->getMaskElt(i);
2387       int Idx1 = SVN1->getMaskElt(i);
2388       if (Idx0 != Idx1) {
2389         SameMask = false;
2390         break;
2391       }
2392     }
2393
2394     if (SameMask) {
2395       SDValue Op = DAG.getNode(N->getOpcode(), N->getDebugLoc(), VT,
2396                                N0.getOperand(0), N1.getOperand(0));
2397       AddToWorkList(Op.getNode());
2398       return DAG.getVectorShuffle(VT, N->getDebugLoc(), Op,
2399                                   DAG.getUNDEF(VT), &SVN0->getMask()[0]);
2400     }
2401   }
2402
2403   return SDValue();
2404 }
2405
2406 SDValue DAGCombiner::visitAND(SDNode *N) {
2407   SDValue N0 = N->getOperand(0);
2408   SDValue N1 = N->getOperand(1);
2409   SDValue LL, LR, RL, RR, CC0, CC1;
2410   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2411   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2412   EVT VT = N1.getValueType();
2413   unsigned BitWidth = VT.getScalarType().getSizeInBits();
2414
2415   // fold vector ops
2416   if (VT.isVector()) {
2417     SDValue FoldedVOp = SimplifyVBinOp(N);
2418     if (FoldedVOp.getNode()) return FoldedVOp;
2419   }
2420
2421   // fold (and x, undef) -> 0
2422   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2423     return DAG.getConstant(0, VT);
2424   // fold (and c1, c2) -> c1&c2
2425   if (N0C && N1C)
2426     return DAG.FoldConstantArithmetic(ISD::AND, VT, N0C, N1C);
2427   // canonicalize constant to RHS
2428   if (N0C && !N1C)
2429     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N1, N0);
2430   // fold (and x, -1) -> x
2431   if (N1C && N1C->isAllOnesValue())
2432     return N0;
2433   // if (and x, c) is known to be zero, return 0
2434   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
2435                                    APInt::getAllOnesValue(BitWidth)))
2436     return DAG.getConstant(0, VT);
2437   // reassociate and
2438   SDValue RAND = ReassociateOps(ISD::AND, N->getDebugLoc(), N0, N1);
2439   if (RAND.getNode() != 0)
2440     return RAND;
2441   // fold (and (or x, C), D) -> D if (C & D) == D
2442   if (N1C && N0.getOpcode() == ISD::OR)
2443     if (ConstantSDNode *ORI = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
2444       if ((ORI->getAPIntValue() & N1C->getAPIntValue()) == N1C->getAPIntValue())
2445         return N1;
2446   // fold (and (any_ext V), c) -> (zero_ext V) if 'and' only clears top bits.
2447   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
2448     SDValue N0Op0 = N0.getOperand(0);
2449     APInt Mask = ~N1C->getAPIntValue();
2450     Mask = Mask.trunc(N0Op0.getValueSizeInBits());
2451     if (DAG.MaskedValueIsZero(N0Op0, Mask)) {
2452       SDValue Zext = DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(),
2453                                  N0.getValueType(), N0Op0);
2454
2455       // Replace uses of the AND with uses of the Zero extend node.
2456       CombineTo(N, Zext);
2457
2458       // We actually want to replace all uses of the any_extend with the
2459       // zero_extend, to avoid duplicating things.  This will later cause this
2460       // AND to be folded.
2461       CombineTo(N0.getNode(), Zext);
2462       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2463     }
2464   }
2465   // similarly fold (and (X (load ([non_ext|any_ext|zero_ext] V))), c) ->
2466   // (X (load ([non_ext|zero_ext] V))) if 'and' only clears top bits which must
2467   // already be zero by virtue of the width of the base type of the load.
2468   //
2469   // the 'X' node here can either be nothing or an extract_vector_elt to catch
2470   // more cases.
2471   if ((N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
2472        N0.getOperand(0).getOpcode() == ISD::LOAD) ||
2473       N0.getOpcode() == ISD::LOAD) {
2474     LoadSDNode *Load = cast<LoadSDNode>( (N0.getOpcode() == ISD::LOAD) ?
2475                                          N0 : N0.getOperand(0) );
2476
2477     // Get the constant (if applicable) the zero'th operand is being ANDed with.
2478     // This can be a pure constant or a vector splat, in which case we treat the
2479     // vector as a scalar and use the splat value.
2480     APInt Constant = APInt::getNullValue(1);
2481     if (const ConstantSDNode *C = dyn_cast<ConstantSDNode>(N1)) {
2482       Constant = C->getAPIntValue();
2483     } else if (BuildVectorSDNode *Vector = dyn_cast<BuildVectorSDNode>(N1)) {
2484       APInt SplatValue, SplatUndef;
2485       unsigned SplatBitSize;
2486       bool HasAnyUndefs;
2487       bool IsSplat = Vector->isConstantSplat(SplatValue, SplatUndef,
2488                                              SplatBitSize, HasAnyUndefs);
2489       if (IsSplat) {
2490         // Undef bits can contribute to a possible optimisation if set, so
2491         // set them.
2492         SplatValue |= SplatUndef;
2493
2494         // The splat value may be something like "0x00FFFFFF", which means 0 for
2495         // the first vector value and FF for the rest, repeating. We need a mask
2496         // that will apply equally to all members of the vector, so AND all the
2497         // lanes of the constant together.
2498         EVT VT = Vector->getValueType(0);
2499         unsigned BitWidth = VT.getVectorElementType().getSizeInBits();
2500
2501         // If the splat value has been compressed to a bitlength lower
2502         // than the size of the vector lane, we need to re-expand it to
2503         // the lane size.
2504         if (BitWidth > SplatBitSize)
2505           for (SplatValue = SplatValue.zextOrTrunc(BitWidth);
2506                SplatBitSize < BitWidth;
2507                SplatBitSize = SplatBitSize * 2)
2508             SplatValue |= SplatValue.shl(SplatBitSize);
2509
2510         Constant = APInt::getAllOnesValue(BitWidth);
2511         for (unsigned i = 0, n = SplatBitSize/BitWidth; i < n; ++i)
2512           Constant &= SplatValue.lshr(i*BitWidth).zextOrTrunc(BitWidth);
2513       }
2514     }
2515
2516     // If we want to change an EXTLOAD to a ZEXTLOAD, ensure a ZEXTLOAD is
2517     // actually legal and isn't going to get expanded, else this is a false
2518     // optimisation.
2519     bool CanZextLoadProfitably = TLI.isLoadExtLegal(ISD::ZEXTLOAD,
2520                                                     Load->getMemoryVT());
2521
2522     // Resize the constant to the same size as the original memory access before
2523     // extension. If it is still the AllOnesValue then this AND is completely
2524     // unneeded.
2525     Constant =
2526       Constant.zextOrTrunc(Load->getMemoryVT().getScalarType().getSizeInBits());
2527
2528     bool B;
2529     switch (Load->getExtensionType()) {
2530     default: B = false; break;
2531     case ISD::EXTLOAD: B = CanZextLoadProfitably; break;
2532     case ISD::ZEXTLOAD:
2533     case ISD::NON_EXTLOAD: B = true; break;
2534     }
2535
2536     if (B && Constant.isAllOnesValue()) {
2537       // If the load type was an EXTLOAD, convert to ZEXTLOAD in order to
2538       // preserve semantics once we get rid of the AND.
2539       SDValue NewLoad(Load, 0);
2540       if (Load->getExtensionType() == ISD::EXTLOAD) {
2541         NewLoad = DAG.getLoad(Load->getAddressingMode(), ISD::ZEXTLOAD,
2542                               Load->getValueType(0), Load->getDebugLoc(),
2543                               Load->getChain(), Load->getBasePtr(),
2544                               Load->getOffset(), Load->getMemoryVT(),
2545                               Load->getMemOperand());
2546         // Replace uses of the EXTLOAD with the new ZEXTLOAD.
2547         if (Load->getNumValues() == 3) {
2548           // PRE/POST_INC loads have 3 values.
2549           SDValue To[] = { NewLoad.getValue(0), NewLoad.getValue(1),
2550                            NewLoad.getValue(2) };
2551           CombineTo(Load, To, 3, true);
2552         } else {
2553           CombineTo(Load, NewLoad.getValue(0), NewLoad.getValue(1));
2554         }
2555       }
2556
2557       // Fold the AND away, taking care not to fold to the old load node if we
2558       // replaced it.
2559       CombineTo(N, (N0.getNode() == Load) ? NewLoad : N0);
2560
2561       return SDValue(N, 0); // Return N so it doesn't get rechecked!
2562     }
2563   }
2564   // fold (and (setcc x), (setcc y)) -> (setcc (and x, y))
2565   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
2566     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
2567     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
2568
2569     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
2570         LL.getValueType().isInteger()) {
2571       // fold (and (seteq X, 0), (seteq Y, 0)) -> (seteq (or X, Y), 0)
2572       if (cast<ConstantSDNode>(LR)->isNullValue() && Op1 == ISD::SETEQ) {
2573         SDValue ORNode = DAG.getNode(ISD::OR, N0.getDebugLoc(),
2574                                      LR.getValueType(), LL, RL);
2575         AddToWorkList(ORNode.getNode());
2576         return DAG.getSetCC(N->getDebugLoc(), VT, ORNode, LR, Op1);
2577       }
2578       // fold (and (seteq X, -1), (seteq Y, -1)) -> (seteq (and X, Y), -1)
2579       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETEQ) {
2580         SDValue ANDNode = DAG.getNode(ISD::AND, N0.getDebugLoc(),
2581                                       LR.getValueType(), LL, RL);
2582         AddToWorkList(ANDNode.getNode());
2583         return DAG.getSetCC(N->getDebugLoc(), VT, ANDNode, LR, Op1);
2584       }
2585       // fold (and (setgt X,  -1), (setgt Y,  -1)) -> (setgt (or X, Y), -1)
2586       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETGT) {
2587         SDValue ORNode = DAG.getNode(ISD::OR, N0.getDebugLoc(),
2588                                      LR.getValueType(), LL, RL);
2589         AddToWorkList(ORNode.getNode());
2590         return DAG.getSetCC(N->getDebugLoc(), VT, ORNode, LR, Op1);
2591       }
2592     }
2593     // canonicalize equivalent to ll == rl
2594     if (LL == RR && LR == RL) {
2595       Op1 = ISD::getSetCCSwappedOperands(Op1);
2596       std::swap(RL, RR);
2597     }
2598     if (LL == RL && LR == RR) {
2599       bool isInteger = LL.getValueType().isInteger();
2600       ISD::CondCode Result = ISD::getSetCCAndOperation(Op0, Op1, isInteger);
2601       if (Result != ISD::SETCC_INVALID &&
2602           (!LegalOperations || TLI.isCondCodeLegal(Result, LL.getValueType())))
2603         return DAG.getSetCC(N->getDebugLoc(), N0.getValueType(),
2604                             LL, LR, Result);
2605     }
2606   }
2607
2608   // Simplify: (and (op x...), (op y...))  -> (op (and x, y))
2609   if (N0.getOpcode() == N1.getOpcode()) {
2610     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
2611     if (Tmp.getNode()) return Tmp;
2612   }
2613
2614   // fold (and (sign_extend_inreg x, i16 to i32), 1) -> (and x, 1)
2615   // fold (and (sra)) -> (and (srl)) when possible.
2616   if (!VT.isVector() &&
2617       SimplifyDemandedBits(SDValue(N, 0)))
2618     return SDValue(N, 0);
2619
2620   // fold (zext_inreg (extload x)) -> (zextload x)
2621   if (ISD::isEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode())) {
2622     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2623     EVT MemVT = LN0->getMemoryVT();
2624     // If we zero all the possible extended bits, then we can turn this into
2625     // a zextload if we are running before legalize or the operation is legal.
2626     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2627     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2628                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2629         ((!LegalOperations && !LN0->isVolatile()) ||
2630          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2631       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, N0.getDebugLoc(), VT,
2632                                        LN0->getChain(), LN0->getBasePtr(),
2633                                        LN0->getPointerInfo(), MemVT,
2634                                        LN0->isVolatile(), LN0->isNonTemporal(),
2635                                        LN0->getAlignment());
2636       AddToWorkList(N);
2637       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2638       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2639     }
2640   }
2641   // fold (zext_inreg (sextload x)) -> (zextload x) iff load has one use
2642   if (ISD::isSEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
2643       N0.hasOneUse()) {
2644     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2645     EVT MemVT = LN0->getMemoryVT();
2646     // If we zero all the possible extended bits, then we can turn this into
2647     // a zextload if we are running before legalize or the operation is legal.
2648     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2649     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2650                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2651         ((!LegalOperations && !LN0->isVolatile()) ||
2652          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2653       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, N0.getDebugLoc(), VT,
2654                                        LN0->getChain(),
2655                                        LN0->getBasePtr(), LN0->getPointerInfo(),
2656                                        MemVT,
2657                                        LN0->isVolatile(), LN0->isNonTemporal(),
2658                                        LN0->getAlignment());
2659       AddToWorkList(N);
2660       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2661       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2662     }
2663   }
2664
2665   // fold (and (load x), 255) -> (zextload x, i8)
2666   // fold (and (extload x, i16), 255) -> (zextload x, i8)
2667   // fold (and (any_ext (extload x, i16)), 255) -> (zextload x, i8)
2668   if (N1C && (N0.getOpcode() == ISD::LOAD ||
2669               (N0.getOpcode() == ISD::ANY_EXTEND &&
2670                N0.getOperand(0).getOpcode() == ISD::LOAD))) {
2671     bool HasAnyExt = N0.getOpcode() == ISD::ANY_EXTEND;
2672     LoadSDNode *LN0 = HasAnyExt
2673       ? cast<LoadSDNode>(N0.getOperand(0))
2674       : cast<LoadSDNode>(N0);
2675     if (LN0->getExtensionType() != ISD::SEXTLOAD &&
2676         LN0->isUnindexed() && N0.hasOneUse() && LN0->hasOneUse()) {
2677       uint32_t ActiveBits = N1C->getAPIntValue().getActiveBits();
2678       if (ActiveBits > 0 && APIntOps::isMask(ActiveBits, N1C->getAPIntValue())){
2679         EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), ActiveBits);
2680         EVT LoadedVT = LN0->getMemoryVT();
2681
2682         if (ExtVT == LoadedVT &&
2683             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2684           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2685
2686           SDValue NewLoad =
2687             DAG.getExtLoad(ISD::ZEXTLOAD, LN0->getDebugLoc(), LoadResultTy,
2688                            LN0->getChain(), LN0->getBasePtr(),
2689                            LN0->getPointerInfo(),
2690                            ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
2691                            LN0->getAlignment());
2692           AddToWorkList(N);
2693           CombineTo(LN0, NewLoad, NewLoad.getValue(1));
2694           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2695         }
2696
2697         // Do not change the width of a volatile load.
2698         // Do not generate loads of non-round integer types since these can
2699         // be expensive (and would be wrong if the type is not byte sized).
2700         if (!LN0->isVolatile() && LoadedVT.bitsGT(ExtVT) && ExtVT.isRound() &&
2701             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2702           EVT PtrType = LN0->getOperand(1).getValueType();
2703
2704           unsigned Alignment = LN0->getAlignment();
2705           SDValue NewPtr = LN0->getBasePtr();
2706
2707           // For big endian targets, we need to add an offset to the pointer
2708           // to load the correct bytes.  For little endian systems, we merely
2709           // need to read fewer bytes from the same pointer.
2710           if (TLI.isBigEndian()) {
2711             unsigned LVTStoreBytes = LoadedVT.getStoreSize();
2712             unsigned EVTStoreBytes = ExtVT.getStoreSize();
2713             unsigned PtrOff = LVTStoreBytes - EVTStoreBytes;
2714             NewPtr = DAG.getNode(ISD::ADD, LN0->getDebugLoc(), PtrType,
2715                                  NewPtr, DAG.getConstant(PtrOff, PtrType));
2716             Alignment = MinAlign(Alignment, PtrOff);
2717           }
2718
2719           AddToWorkList(NewPtr.getNode());
2720
2721           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2722           SDValue Load =
2723             DAG.getExtLoad(ISD::ZEXTLOAD, LN0->getDebugLoc(), LoadResultTy,
2724                            LN0->getChain(), NewPtr,
2725                            LN0->getPointerInfo(),
2726                            ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
2727                            Alignment);
2728           AddToWorkList(N);
2729           CombineTo(LN0, Load, Load.getValue(1));
2730           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2731         }
2732       }
2733     }
2734   }
2735
2736   if (N0.getOpcode() == ISD::ADD && N1.getOpcode() == ISD::SRL &&
2737       VT.getSizeInBits() <= 64) {
2738     if (ConstantSDNode *ADDI = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
2739       APInt ADDC = ADDI->getAPIntValue();
2740       if (!TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
2741         // Look for (and (add x, c1), (lshr y, c2)). If C1 wasn't a legal
2742         // immediate for an add, but it is legal if its top c2 bits are set,
2743         // transform the ADD so the immediate doesn't need to be materialized
2744         // in a register.
2745         if (ConstantSDNode *SRLI = dyn_cast<ConstantSDNode>(N1.getOperand(1))) {
2746           APInt Mask = APInt::getHighBitsSet(VT.getSizeInBits(),
2747                                              SRLI->getZExtValue());
2748           if (DAG.MaskedValueIsZero(N0.getOperand(1), Mask)) {
2749             ADDC |= Mask;
2750             if (TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
2751               SDValue NewAdd =
2752                 DAG.getNode(ISD::ADD, N0.getDebugLoc(), VT,
2753                             N0.getOperand(0), DAG.getConstant(ADDC, VT));
2754               CombineTo(N0.getNode(), NewAdd);
2755               return SDValue(N, 0); // Return N so it doesn't get rechecked!
2756             }
2757           }
2758         }
2759       }
2760     }
2761   }
2762
2763
2764   return SDValue();
2765 }
2766
2767 /// MatchBSwapHWord - Match (a >> 8) | (a << 8) as (bswap a) >> 16
2768 ///
2769 SDValue DAGCombiner::MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
2770                                         bool DemandHighBits) {
2771   if (!LegalOperations)
2772     return SDValue();
2773
2774   EVT VT = N->getValueType(0);
2775   if (VT != MVT::i64 && VT != MVT::i32 && VT != MVT::i16)
2776     return SDValue();
2777   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
2778     return SDValue();
2779
2780   // Recognize (and (shl a, 8), 0xff), (and (srl a, 8), 0xff00)
2781   bool LookPassAnd0 = false;
2782   bool LookPassAnd1 = false;
2783   if (N0.getOpcode() == ISD::AND && N0.getOperand(0).getOpcode() == ISD::SRL)
2784       std::swap(N0, N1);
2785   if (N1.getOpcode() == ISD::AND && N1.getOperand(0).getOpcode() == ISD::SHL)
2786       std::swap(N0, N1);
2787   if (N0.getOpcode() == ISD::AND) {
2788     if (!N0.getNode()->hasOneUse())
2789       return SDValue();
2790     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2791     if (!N01C || N01C->getZExtValue() != 0xFF00)
2792       return SDValue();
2793     N0 = N0.getOperand(0);
2794     LookPassAnd0 = true;
2795   }
2796
2797   if (N1.getOpcode() == ISD::AND) {
2798     if (!N1.getNode()->hasOneUse())
2799       return SDValue();
2800     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
2801     if (!N11C || N11C->getZExtValue() != 0xFF)
2802       return SDValue();
2803     N1 = N1.getOperand(0);
2804     LookPassAnd1 = true;
2805   }
2806
2807   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
2808     std::swap(N0, N1);
2809   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
2810     return SDValue();
2811   if (!N0.getNode()->hasOneUse() ||
2812       !N1.getNode()->hasOneUse())
2813     return SDValue();
2814
2815   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2816   ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
2817   if (!N01C || !N11C)
2818     return SDValue();
2819   if (N01C->getZExtValue() != 8 || N11C->getZExtValue() != 8)
2820     return SDValue();
2821
2822   // Look for (shl (and a, 0xff), 8), (srl (and a, 0xff00), 8)
2823   SDValue N00 = N0->getOperand(0);
2824   if (!LookPassAnd0 && N00.getOpcode() == ISD::AND) {
2825     if (!N00.getNode()->hasOneUse())
2826       return SDValue();
2827     ConstantSDNode *N001C = dyn_cast<ConstantSDNode>(N00.getOperand(1));
2828     if (!N001C || N001C->getZExtValue() != 0xFF)
2829       return SDValue();
2830     N00 = N00.getOperand(0);
2831     LookPassAnd0 = true;
2832   }
2833
2834   SDValue N10 = N1->getOperand(0);
2835   if (!LookPassAnd1 && N10.getOpcode() == ISD::AND) {
2836     if (!N10.getNode()->hasOneUse())
2837       return SDValue();
2838     ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N10.getOperand(1));
2839     if (!N101C || N101C->getZExtValue() != 0xFF00)
2840       return SDValue();
2841     N10 = N10.getOperand(0);
2842     LookPassAnd1 = true;
2843   }
2844
2845   if (N00 != N10)
2846     return SDValue();
2847
2848   // Make sure everything beyond the low halfword is zero since the SRL 16
2849   // will clear the top bits.
2850   unsigned OpSizeInBits = VT.getSizeInBits();
2851   if (DemandHighBits && OpSizeInBits > 16 &&
2852       (!LookPassAnd0 || !LookPassAnd1) &&
2853       !DAG.MaskedValueIsZero(N10, APInt::getHighBitsSet(OpSizeInBits, 16)))
2854     return SDValue();
2855
2856   SDValue Res = DAG.getNode(ISD::BSWAP, N->getDebugLoc(), VT, N00);
2857   if (OpSizeInBits > 16)
2858     Res = DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, Res,
2859                       DAG.getConstant(OpSizeInBits-16, getShiftAmountTy(VT)));
2860   return Res;
2861 }
2862
2863 /// isBSwapHWordElement - Return true if the specified node is an element
2864 /// that makes up a 32-bit packed halfword byteswap. i.e.
2865 /// ((x&0xff)<<8)|((x&0xff00)>>8)|((x&0x00ff0000)<<8)|((x&0xff000000)>>8)
2866 static bool isBSwapHWordElement(SDValue N, SmallVector<SDNode*,4> &Parts) {
2867   if (!N.getNode()->hasOneUse())
2868     return false;
2869
2870   unsigned Opc = N.getOpcode();
2871   if (Opc != ISD::AND && Opc != ISD::SHL && Opc != ISD::SRL)
2872     return false;
2873
2874   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N.getOperand(1));
2875   if (!N1C)
2876     return false;
2877
2878   unsigned Num;
2879   switch (N1C->getZExtValue()) {
2880   default:
2881     return false;
2882   case 0xFF:       Num = 0; break;
2883   case 0xFF00:     Num = 1; break;
2884   case 0xFF0000:   Num = 2; break;
2885   case 0xFF000000: Num = 3; break;
2886   }
2887
2888   // Look for (x & 0xff) << 8 as well as ((x << 8) & 0xff00).
2889   SDValue N0 = N.getOperand(0);
2890   if (Opc == ISD::AND) {
2891     if (Num == 0 || Num == 2) {
2892       // (x >> 8) & 0xff
2893       // (x >> 8) & 0xff0000
2894       if (N0.getOpcode() != ISD::SRL)
2895         return false;
2896       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2897       if (!C || C->getZExtValue() != 8)
2898         return false;
2899     } else {
2900       // (x << 8) & 0xff00
2901       // (x << 8) & 0xff000000
2902       if (N0.getOpcode() != ISD::SHL)
2903         return false;
2904       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2905       if (!C || C->getZExtValue() != 8)
2906         return false;
2907     }
2908   } else if (Opc == ISD::SHL) {
2909     // (x & 0xff) << 8
2910     // (x & 0xff0000) << 8
2911     if (Num != 0 && Num != 2)
2912       return false;
2913     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
2914     if (!C || C->getZExtValue() != 8)
2915       return false;
2916   } else { // Opc == ISD::SRL
2917     // (x & 0xff00) >> 8
2918     // (x & 0xff000000) >> 8
2919     if (Num != 1 && Num != 3)
2920       return false;
2921     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
2922     if (!C || C->getZExtValue() != 8)
2923       return false;
2924   }
2925
2926   if (Parts[Num])
2927     return false;
2928
2929   Parts[Num] = N0.getOperand(0).getNode();
2930   return true;
2931 }
2932
2933 /// MatchBSwapHWord - Match a 32-bit packed halfword bswap. That is
2934 /// ((x&0xff)<<8)|((x&0xff00)>>8)|((x&0x00ff0000)<<8)|((x&0xff000000)>>8)
2935 /// => (rotl (bswap x), 16)
2936 SDValue DAGCombiner::MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1) {
2937   if (!LegalOperations)
2938     return SDValue();
2939
2940   EVT VT = N->getValueType(0);
2941   if (VT != MVT::i32)
2942     return SDValue();
2943   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
2944     return SDValue();
2945
2946   SmallVector<SDNode*,4> Parts(4, (SDNode*)0);
2947   // Look for either
2948   // (or (or (and), (and)), (or (and), (and)))
2949   // (or (or (or (and), (and)), (and)), (and))
2950   if (N0.getOpcode() != ISD::OR)
2951     return SDValue();
2952   SDValue N00 = N0.getOperand(0);
2953   SDValue N01 = N0.getOperand(1);
2954
2955   if (N1.getOpcode() == ISD::OR) {
2956     // (or (or (and), (and)), (or (and), (and)))
2957     SDValue N000 = N00.getOperand(0);
2958     if (!isBSwapHWordElement(N000, Parts))
2959       return SDValue();
2960
2961     SDValue N001 = N00.getOperand(1);
2962     if (!isBSwapHWordElement(N001, Parts))
2963       return SDValue();
2964     SDValue N010 = N01.getOperand(0);
2965     if (!isBSwapHWordElement(N010, Parts))
2966       return SDValue();
2967     SDValue N011 = N01.getOperand(1);
2968     if (!isBSwapHWordElement(N011, Parts))
2969       return SDValue();
2970   } else {
2971     // (or (or (or (and), (and)), (and)), (and))
2972     if (!isBSwapHWordElement(N1, Parts))
2973       return SDValue();
2974     if (!isBSwapHWordElement(N01, Parts))
2975       return SDValue();
2976     if (N00.getOpcode() != ISD::OR)
2977       return SDValue();
2978     SDValue N000 = N00.getOperand(0);
2979     if (!isBSwapHWordElement(N000, Parts))
2980       return SDValue();
2981     SDValue N001 = N00.getOperand(1);
2982     if (!isBSwapHWordElement(N001, Parts))
2983       return SDValue();
2984   }
2985
2986   // Make sure the parts are all coming from the same node.
2987   if (Parts[0] != Parts[1] || Parts[0] != Parts[2] || Parts[0] != Parts[3])
2988     return SDValue();
2989
2990   SDValue BSwap = DAG.getNode(ISD::BSWAP, N->getDebugLoc(), VT,
2991                               SDValue(Parts[0],0));
2992
2993   // Result of the bswap should be rotated by 16. If it's not legal, than
2994   // do  (x << 16) | (x >> 16).
2995   SDValue ShAmt = DAG.getConstant(16, getShiftAmountTy(VT));
2996   if (TLI.isOperationLegalOrCustom(ISD::ROTL, VT))
2997     return DAG.getNode(ISD::ROTL, N->getDebugLoc(), VT, BSwap, ShAmt);
2998   else if (TLI.isOperationLegalOrCustom(ISD::ROTR, VT))
2999     return DAG.getNode(ISD::ROTR, N->getDebugLoc(), VT, BSwap, ShAmt);
3000   return DAG.getNode(ISD::OR, N->getDebugLoc(), VT,
3001                      DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, BSwap, ShAmt),
3002                      DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, BSwap, ShAmt));
3003 }
3004
3005 SDValue DAGCombiner::visitOR(SDNode *N) {
3006   SDValue N0 = N->getOperand(0);
3007   SDValue N1 = N->getOperand(1);
3008   SDValue LL, LR, RL, RR, CC0, CC1;
3009   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3010   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3011   EVT VT = N1.getValueType();
3012
3013   // fold vector ops
3014   if (VT.isVector()) {
3015     SDValue FoldedVOp = SimplifyVBinOp(N);
3016     if (FoldedVOp.getNode()) return FoldedVOp;
3017   }
3018
3019   // fold (or x, undef) -> -1
3020   if (!LegalOperations &&
3021       (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)) {
3022     EVT EltVT = VT.isVector() ? VT.getVectorElementType() : VT;
3023     return DAG.getConstant(APInt::getAllOnesValue(EltVT.getSizeInBits()), VT);
3024   }
3025   // fold (or c1, c2) -> c1|c2
3026   if (N0C && N1C)
3027     return DAG.FoldConstantArithmetic(ISD::OR, VT, N0C, N1C);
3028   // canonicalize constant to RHS
3029   if (N0C && !N1C)
3030     return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N1, N0);
3031   // fold (or x, 0) -> x
3032   if (N1C && N1C->isNullValue())
3033     return N0;
3034   // fold (or x, -1) -> -1
3035   if (N1C && N1C->isAllOnesValue())
3036     return N1;
3037   // fold (or x, c) -> c iff (x & ~c) == 0
3038   if (N1C && DAG.MaskedValueIsZero(N0, ~N1C->getAPIntValue()))
3039     return N1;
3040
3041   // Recognize halfword bswaps as (bswap + rotl 16) or (bswap + shl 16)
3042   SDValue BSwap = MatchBSwapHWord(N, N0, N1);
3043   if (BSwap.getNode() != 0)
3044     return BSwap;
3045   BSwap = MatchBSwapHWordLow(N, N0, N1);
3046   if (BSwap.getNode() != 0)
3047     return BSwap;
3048
3049   // reassociate or
3050   SDValue ROR = ReassociateOps(ISD::OR, N->getDebugLoc(), N0, N1);
3051   if (ROR.getNode() != 0)
3052     return ROR;
3053   // Canonicalize (or (and X, c1), c2) -> (and (or X, c2), c1|c2)
3054   // iff (c1 & c2) == 0.
3055   if (N1C && N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
3056              isa<ConstantSDNode>(N0.getOperand(1))) {
3057     ConstantSDNode *C1 = cast<ConstantSDNode>(N0.getOperand(1));
3058     if ((C1->getAPIntValue() & N1C->getAPIntValue()) != 0)
3059       return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
3060                          DAG.getNode(ISD::OR, N0.getDebugLoc(), VT,
3061                                      N0.getOperand(0), N1),
3062                          DAG.FoldConstantArithmetic(ISD::OR, VT, N1C, C1));
3063   }
3064   // fold (or (setcc x), (setcc y)) -> (setcc (or x, y))
3065   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
3066     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
3067     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
3068
3069     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
3070         LL.getValueType().isInteger()) {
3071       // fold (or (setne X, 0), (setne Y, 0)) -> (setne (or X, Y), 0)
3072       // fold (or (setlt X, 0), (setlt Y, 0)) -> (setne (or X, Y), 0)
3073       if (cast<ConstantSDNode>(LR)->isNullValue() &&
3074           (Op1 == ISD::SETNE || Op1 == ISD::SETLT)) {
3075         SDValue ORNode = DAG.getNode(ISD::OR, LR.getDebugLoc(),
3076                                      LR.getValueType(), LL, RL);
3077         AddToWorkList(ORNode.getNode());
3078         return DAG.getSetCC(N->getDebugLoc(), VT, ORNode, LR, Op1);
3079       }
3080       // fold (or (setne X, -1), (setne Y, -1)) -> (setne (and X, Y), -1)
3081       // fold (or (setgt X, -1), (setgt Y  -1)) -> (setgt (and X, Y), -1)
3082       if (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
3083           (Op1 == ISD::SETNE || Op1 == ISD::SETGT)) {
3084         SDValue ANDNode = DAG.getNode(ISD::AND, LR.getDebugLoc(),
3085                                       LR.getValueType(), LL, RL);
3086         AddToWorkList(ANDNode.getNode());
3087         return DAG.getSetCC(N->getDebugLoc(), VT, ANDNode, LR, Op1);
3088       }
3089     }
3090     // canonicalize equivalent to ll == rl
3091     if (LL == RR && LR == RL) {
3092       Op1 = ISD::getSetCCSwappedOperands(Op1);
3093       std::swap(RL, RR);
3094     }
3095     if (LL == RL && LR == RR) {
3096       bool isInteger = LL.getValueType().isInteger();
3097       ISD::CondCode Result = ISD::getSetCCOrOperation(Op0, Op1, isInteger);
3098       if (Result != ISD::SETCC_INVALID &&
3099           (!LegalOperations || TLI.isCondCodeLegal(Result, LL.getValueType())))
3100         return DAG.getSetCC(N->getDebugLoc(), N0.getValueType(),
3101                             LL, LR, Result);
3102     }
3103   }
3104
3105   // Simplify: (or (op x...), (op y...))  -> (op (or x, y))
3106   if (N0.getOpcode() == N1.getOpcode()) {
3107     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3108     if (Tmp.getNode()) return Tmp;
3109   }
3110
3111   // (or (and X, C1), (and Y, C2))  -> (and (or X, Y), C3) if possible.
3112   if (N0.getOpcode() == ISD::AND &&
3113       N1.getOpcode() == ISD::AND &&
3114       N0.getOperand(1).getOpcode() == ISD::Constant &&
3115       N1.getOperand(1).getOpcode() == ISD::Constant &&
3116       // Don't increase # computations.
3117       (N0.getNode()->hasOneUse() || N1.getNode()->hasOneUse())) {
3118     // We can only do this xform if we know that bits from X that are set in C2
3119     // but not in C1 are already zero.  Likewise for Y.
3120     const APInt &LHSMask =
3121       cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
3122     const APInt &RHSMask =
3123       cast<ConstantSDNode>(N1.getOperand(1))->getAPIntValue();
3124
3125     if (DAG.MaskedValueIsZero(N0.getOperand(0), RHSMask&~LHSMask) &&
3126         DAG.MaskedValueIsZero(N1.getOperand(0), LHSMask&~RHSMask)) {
3127       SDValue X = DAG.getNode(ISD::OR, N0.getDebugLoc(), VT,
3128                               N0.getOperand(0), N1.getOperand(0));
3129       return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, X,
3130                          DAG.getConstant(LHSMask | RHSMask, VT));
3131     }
3132   }
3133
3134   // See if this is some rotate idiom.
3135   if (SDNode *Rot = MatchRotate(N0, N1, N->getDebugLoc()))
3136     return SDValue(Rot, 0);
3137
3138   // Simplify the operands using demanded-bits information.
3139   if (!VT.isVector() &&
3140       SimplifyDemandedBits(SDValue(N, 0)))
3141     return SDValue(N, 0);
3142
3143   return SDValue();
3144 }
3145
3146 /// MatchRotateHalf - Match "(X shl/srl V1) & V2" where V2 may not be present.
3147 static bool MatchRotateHalf(SDValue Op, SDValue &Shift, SDValue &Mask) {
3148   if (Op.getOpcode() == ISD::AND) {
3149     if (isa<ConstantSDNode>(Op.getOperand(1))) {
3150       Mask = Op.getOperand(1);
3151       Op = Op.getOperand(0);
3152     } else {
3153       return false;
3154     }
3155   }
3156
3157   if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SHL) {
3158     Shift = Op;
3159     return true;
3160   }
3161
3162   return false;
3163 }
3164
3165 // MatchRotate - Handle an 'or' of two operands.  If this is one of the many
3166 // idioms for rotate, and if the target supports rotation instructions, generate
3167 // a rot[lr].
3168 SDNode *DAGCombiner::MatchRotate(SDValue LHS, SDValue RHS, DebugLoc DL) {
3169   // Must be a legal type.  Expanded 'n promoted things won't work with rotates.
3170   EVT VT = LHS.getValueType();
3171   if (!TLI.isTypeLegal(VT)) return 0;
3172
3173   // The target must have at least one rotate flavor.
3174   bool HasROTL = TLI.isOperationLegalOrCustom(ISD::ROTL, VT);
3175   bool HasROTR = TLI.isOperationLegalOrCustom(ISD::ROTR, VT);
3176   if (!HasROTL && !HasROTR) return 0;
3177
3178   // Match "(X shl/srl V1) & V2" where V2 may not be present.
3179   SDValue LHSShift;   // The shift.
3180   SDValue LHSMask;    // AND value if any.
3181   if (!MatchRotateHalf(LHS, LHSShift, LHSMask))
3182     return 0; // Not part of a rotate.
3183
3184   SDValue RHSShift;   // The shift.
3185   SDValue RHSMask;    // AND value if any.
3186   if (!MatchRotateHalf(RHS, RHSShift, RHSMask))
3187     return 0; // Not part of a rotate.
3188
3189   if (LHSShift.getOperand(0) != RHSShift.getOperand(0))
3190     return 0;   // Not shifting the same value.
3191
3192   if (LHSShift.getOpcode() == RHSShift.getOpcode())
3193     return 0;   // Shifts must disagree.
3194
3195   // Canonicalize shl to left side in a shl/srl pair.
3196   if (RHSShift.getOpcode() == ISD::SHL) {
3197     std::swap(LHS, RHS);
3198     std::swap(LHSShift, RHSShift);
3199     std::swap(LHSMask , RHSMask );
3200   }
3201
3202   unsigned OpSizeInBits = VT.getSizeInBits();
3203   SDValue LHSShiftArg = LHSShift.getOperand(0);
3204   SDValue LHSShiftAmt = LHSShift.getOperand(1);
3205   SDValue RHSShiftAmt = RHSShift.getOperand(1);
3206
3207   // fold (or (shl x, C1), (srl x, C2)) -> (rotl x, C1)
3208   // fold (or (shl x, C1), (srl x, C2)) -> (rotr x, C2)
3209   if (LHSShiftAmt.getOpcode() == ISD::Constant &&
3210       RHSShiftAmt.getOpcode() == ISD::Constant) {
3211     uint64_t LShVal = cast<ConstantSDNode>(LHSShiftAmt)->getZExtValue();
3212     uint64_t RShVal = cast<ConstantSDNode>(RHSShiftAmt)->getZExtValue();
3213     if ((LShVal + RShVal) != OpSizeInBits)
3214       return 0;
3215
3216     SDValue Rot;
3217     if (HasROTL)
3218       Rot = DAG.getNode(ISD::ROTL, DL, VT, LHSShiftArg, LHSShiftAmt);
3219     else
3220       Rot = DAG.getNode(ISD::ROTR, DL, VT, LHSShiftArg, RHSShiftAmt);
3221
3222     // If there is an AND of either shifted operand, apply it to the result.
3223     if (LHSMask.getNode() || RHSMask.getNode()) {
3224       APInt Mask = APInt::getAllOnesValue(OpSizeInBits);
3225
3226       if (LHSMask.getNode()) {
3227         APInt RHSBits = APInt::getLowBitsSet(OpSizeInBits, LShVal);
3228         Mask &= cast<ConstantSDNode>(LHSMask)->getAPIntValue() | RHSBits;
3229       }
3230       if (RHSMask.getNode()) {
3231         APInt LHSBits = APInt::getHighBitsSet(OpSizeInBits, RShVal);
3232         Mask &= cast<ConstantSDNode>(RHSMask)->getAPIntValue() | LHSBits;
3233       }
3234
3235       Rot = DAG.getNode(ISD::AND, DL, VT, Rot, DAG.getConstant(Mask, VT));
3236     }
3237
3238     return Rot.getNode();
3239   }
3240
3241   // If there is a mask here, and we have a variable shift, we can't be sure
3242   // that we're masking out the right stuff.
3243   if (LHSMask.getNode() || RHSMask.getNode())
3244     return 0;
3245
3246   // fold (or (shl x, y), (srl x, (sub 32, y))) -> (rotl x, y)
3247   // fold (or (shl x, y), (srl x, (sub 32, y))) -> (rotr x, (sub 32, y))
3248   if (RHSShiftAmt.getOpcode() == ISD::SUB &&
3249       LHSShiftAmt == RHSShiftAmt.getOperand(1)) {
3250     if (ConstantSDNode *SUBC =
3251           dyn_cast<ConstantSDNode>(RHSShiftAmt.getOperand(0))) {
3252       if (SUBC->getAPIntValue() == OpSizeInBits) {
3253         if (HasROTL)
3254           return DAG.getNode(ISD::ROTL, DL, VT,
3255                              LHSShiftArg, LHSShiftAmt).getNode();
3256         else
3257           return DAG.getNode(ISD::ROTR, DL, VT,
3258                              LHSShiftArg, RHSShiftAmt).getNode();
3259       }
3260     }
3261   }
3262
3263   // fold (or (shl x, (sub 32, y)), (srl x, r)) -> (rotr x, y)
3264   // fold (or (shl x, (sub 32, y)), (srl x, r)) -> (rotl x, (sub 32, y))
3265   if (LHSShiftAmt.getOpcode() == ISD::SUB &&
3266       RHSShiftAmt == LHSShiftAmt.getOperand(1)) {
3267     if (ConstantSDNode *SUBC =
3268           dyn_cast<ConstantSDNode>(LHSShiftAmt.getOperand(0))) {
3269       if (SUBC->getAPIntValue() == OpSizeInBits) {
3270         if (HasROTR)
3271           return DAG.getNode(ISD::ROTR, DL, VT,
3272                              LHSShiftArg, RHSShiftAmt).getNode();
3273         else
3274           return DAG.getNode(ISD::ROTL, DL, VT,
3275                              LHSShiftArg, LHSShiftAmt).getNode();
3276       }
3277     }
3278   }
3279
3280   // Look for sign/zext/any-extended or truncate cases:
3281   if ((LHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND
3282        || LHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND
3283        || LHSShiftAmt.getOpcode() == ISD::ANY_EXTEND
3284        || LHSShiftAmt.getOpcode() == ISD::TRUNCATE) &&
3285       (RHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND
3286        || RHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND
3287        || RHSShiftAmt.getOpcode() == ISD::ANY_EXTEND
3288        || RHSShiftAmt.getOpcode() == ISD::TRUNCATE)) {
3289     SDValue LExtOp0 = LHSShiftAmt.getOperand(0);
3290     SDValue RExtOp0 = RHSShiftAmt.getOperand(0);
3291     if (RExtOp0.getOpcode() == ISD::SUB &&
3292         RExtOp0.getOperand(1) == LExtOp0) {
3293       // fold (or (shl x, (*ext y)), (srl x, (*ext (sub 32, y)))) ->
3294       //   (rotl x, y)
3295       // fold (or (shl x, (*ext y)), (srl x, (*ext (sub 32, y)))) ->
3296       //   (rotr x, (sub 32, y))
3297       if (ConstantSDNode *SUBC =
3298             dyn_cast<ConstantSDNode>(RExtOp0.getOperand(0))) {
3299         if (SUBC->getAPIntValue() == OpSizeInBits) {
3300           return DAG.getNode(HasROTL ? ISD::ROTL : ISD::ROTR, DL, VT,
3301                              LHSShiftArg,
3302                              HasROTL ? LHSShiftAmt : RHSShiftAmt).getNode();
3303         }
3304       }
3305     } else if (LExtOp0.getOpcode() == ISD::SUB &&
3306                RExtOp0 == LExtOp0.getOperand(1)) {
3307       // fold (or (shl x, (*ext (sub 32, y))), (srl x, (*ext y))) ->
3308       //   (rotr x, y)
3309       // fold (or (shl x, (*ext (sub 32, y))), (srl x, (*ext y))) ->
3310       //   (rotl x, (sub 32, y))
3311       if (ConstantSDNode *SUBC =
3312             dyn_cast<ConstantSDNode>(LExtOp0.getOperand(0))) {
3313         if (SUBC->getAPIntValue() == OpSizeInBits) {
3314           return DAG.getNode(HasROTR ? ISD::ROTR : ISD::ROTL, DL, VT,
3315                              LHSShiftArg,
3316                              HasROTR ? RHSShiftAmt : LHSShiftAmt).getNode();
3317         }
3318       }
3319     }
3320   }
3321
3322   return 0;
3323 }
3324
3325 SDValue DAGCombiner::visitXOR(SDNode *N) {
3326   SDValue N0 = N->getOperand(0);
3327   SDValue N1 = N->getOperand(1);
3328   SDValue LHS, RHS, CC;
3329   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3330   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3331   EVT VT = N0.getValueType();
3332
3333   // fold vector ops
3334   if (VT.isVector()) {
3335     SDValue FoldedVOp = SimplifyVBinOp(N);
3336     if (FoldedVOp.getNode()) return FoldedVOp;
3337   }
3338
3339   // fold (xor undef, undef) -> 0. This is a common idiom (misuse).
3340   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
3341     return DAG.getConstant(0, VT);
3342   // fold (xor x, undef) -> undef
3343   if (N0.getOpcode() == ISD::UNDEF)
3344     return N0;
3345   if (N1.getOpcode() == ISD::UNDEF)
3346     return N1;
3347   // fold (xor c1, c2) -> c1^c2
3348   if (N0C && N1C)
3349     return DAG.FoldConstantArithmetic(ISD::XOR, VT, N0C, N1C);
3350   // canonicalize constant to RHS
3351   if (N0C && !N1C)
3352     return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT, N1, N0);
3353   // fold (xor x, 0) -> x
3354   if (N1C && N1C->isNullValue())
3355     return N0;
3356   // reassociate xor
3357   SDValue RXOR = ReassociateOps(ISD::XOR, N->getDebugLoc(), N0, N1);
3358   if (RXOR.getNode() != 0)
3359     return RXOR;
3360
3361   // fold !(x cc y) -> (x !cc y)
3362   if (N1C && N1C->getAPIntValue() == 1 && isSetCCEquivalent(N0, LHS, RHS, CC)) {
3363     bool isInt = LHS.getValueType().isInteger();
3364     ISD::CondCode NotCC = ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
3365                                                isInt);
3366
3367     if (!LegalOperations || TLI.isCondCodeLegal(NotCC, LHS.getValueType())) {
3368       switch (N0.getOpcode()) {
3369       default:
3370         llvm_unreachable("Unhandled SetCC Equivalent!");
3371       case ISD::SETCC:
3372         return DAG.getSetCC(N->getDebugLoc(), VT, LHS, RHS, NotCC);
3373       case ISD::SELECT_CC:
3374         return DAG.getSelectCC(N->getDebugLoc(), LHS, RHS, N0.getOperand(2),
3375                                N0.getOperand(3), NotCC);
3376       }
3377     }
3378   }
3379
3380   // fold (not (zext (setcc x, y))) -> (zext (not (setcc x, y)))
3381   if (N1C && N1C->getAPIntValue() == 1 && N0.getOpcode() == ISD::ZERO_EXTEND &&
3382       N0.getNode()->hasOneUse() &&
3383       isSetCCEquivalent(N0.getOperand(0), LHS, RHS, CC)){
3384     SDValue V = N0.getOperand(0);
3385     V = DAG.getNode(ISD::XOR, N0.getDebugLoc(), V.getValueType(), V,
3386                     DAG.getConstant(1, V.getValueType()));
3387     AddToWorkList(V.getNode());
3388     return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, V);
3389   }
3390
3391   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are setcc
3392   if (N1C && N1C->getAPIntValue() == 1 && VT == MVT::i1 &&
3393       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3394     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3395     if (isOneUseSetCC(RHS) || isOneUseSetCC(LHS)) {
3396       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3397       LHS = DAG.getNode(ISD::XOR, LHS.getDebugLoc(), VT, LHS, N1); // LHS = ~LHS
3398       RHS = DAG.getNode(ISD::XOR, RHS.getDebugLoc(), VT, RHS, N1); // RHS = ~RHS
3399       AddToWorkList(LHS.getNode()); AddToWorkList(RHS.getNode());
3400       return DAG.getNode(NewOpcode, N->getDebugLoc(), VT, LHS, RHS);
3401     }
3402   }
3403   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are constants
3404   if (N1C && N1C->isAllOnesValue() &&
3405       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3406     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3407     if (isa<ConstantSDNode>(RHS) || isa<ConstantSDNode>(LHS)) {
3408       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3409       LHS = DAG.getNode(ISD::XOR, LHS.getDebugLoc(), VT, LHS, N1); // LHS = ~LHS
3410       RHS = DAG.getNode(ISD::XOR, RHS.getDebugLoc(), VT, RHS, N1); // RHS = ~RHS
3411       AddToWorkList(LHS.getNode()); AddToWorkList(RHS.getNode());
3412       return DAG.getNode(NewOpcode, N->getDebugLoc(), VT, LHS, RHS);
3413     }
3414   }
3415   // fold (xor (xor x, c1), c2) -> (xor x, (xor c1, c2))
3416   if (N1C && N0.getOpcode() == ISD::XOR) {
3417     ConstantSDNode *N00C = dyn_cast<ConstantSDNode>(N0.getOperand(0));
3418     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3419     if (N00C)
3420       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT, N0.getOperand(1),
3421                          DAG.getConstant(N1C->getAPIntValue() ^
3422                                          N00C->getAPIntValue(), VT));
3423     if (N01C)
3424       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT, N0.getOperand(0),
3425                          DAG.getConstant(N1C->getAPIntValue() ^
3426                                          N01C->getAPIntValue(), VT));
3427   }
3428   // fold (xor x, x) -> 0
3429   if (N0 == N1)
3430     return tryFoldToZero(N->getDebugLoc(), TLI, VT, DAG, LegalOperations);
3431
3432   // Simplify: xor (op x...), (op y...)  -> (op (xor x, y))
3433   if (N0.getOpcode() == N1.getOpcode()) {
3434     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3435     if (Tmp.getNode()) return Tmp;
3436   }
3437
3438   // Simplify the expression using non-local knowledge.
3439   if (!VT.isVector() &&
3440       SimplifyDemandedBits(SDValue(N, 0)))
3441     return SDValue(N, 0);
3442
3443   return SDValue();
3444 }
3445
3446 /// visitShiftByConstant - Handle transforms common to the three shifts, when
3447 /// the shift amount is a constant.
3448 SDValue DAGCombiner::visitShiftByConstant(SDNode *N, unsigned Amt) {
3449   SDNode *LHS = N->getOperand(0).getNode();
3450   if (!LHS->hasOneUse()) return SDValue();
3451
3452   // We want to pull some binops through shifts, so that we have (and (shift))
3453   // instead of (shift (and)), likewise for add, or, xor, etc.  This sort of
3454   // thing happens with address calculations, so it's important to canonicalize
3455   // it.
3456   bool HighBitSet = false;  // Can we transform this if the high bit is set?
3457
3458   switch (LHS->getOpcode()) {
3459   default: return SDValue();
3460   case ISD::OR:
3461   case ISD::XOR:
3462     HighBitSet = false; // We can only transform sra if the high bit is clear.
3463     break;
3464   case ISD::AND:
3465     HighBitSet = true;  // We can only transform sra if the high bit is set.
3466     break;
3467   case ISD::ADD:
3468     if (N->getOpcode() != ISD::SHL)
3469       return SDValue(); // only shl(add) not sr[al](add).
3470     HighBitSet = false; // We can only transform sra if the high bit is clear.
3471     break;
3472   }
3473
3474   // We require the RHS of the binop to be a constant as well.
3475   ConstantSDNode *BinOpCst = dyn_cast<ConstantSDNode>(LHS->getOperand(1));
3476   if (!BinOpCst) return SDValue();
3477
3478   // FIXME: disable this unless the input to the binop is a shift by a constant.
3479   // If it is not a shift, it pessimizes some common cases like:
3480   //
3481   //    void foo(int *X, int i) { X[i & 1235] = 1; }
3482   //    int bar(int *X, int i) { return X[i & 255]; }
3483   SDNode *BinOpLHSVal = LHS->getOperand(0).getNode();
3484   if ((BinOpLHSVal->getOpcode() != ISD::SHL &&
3485        BinOpLHSVal->getOpcode() != ISD::SRA &&
3486        BinOpLHSVal->getOpcode() != ISD::SRL) ||
3487       !isa<ConstantSDNode>(BinOpLHSVal->getOperand(1)))
3488     return SDValue();
3489
3490   EVT VT = N->getValueType(0);
3491
3492   // If this is a signed shift right, and the high bit is modified by the
3493   // logical operation, do not perform the transformation. The highBitSet
3494   // boolean indicates the value of the high bit of the constant which would
3495   // cause it to be modified for this operation.
3496   if (N->getOpcode() == ISD::SRA) {
3497     bool BinOpRHSSignSet = BinOpCst->getAPIntValue().isNegative();
3498     if (BinOpRHSSignSet != HighBitSet)
3499       return SDValue();
3500   }
3501
3502   // Fold the constants, shifting the binop RHS by the shift amount.
3503   SDValue NewRHS = DAG.getNode(N->getOpcode(), LHS->getOperand(1).getDebugLoc(),
3504                                N->getValueType(0),
3505                                LHS->getOperand(1), N->getOperand(1));
3506
3507   // Create the new shift.
3508   SDValue NewShift = DAG.getNode(N->getOpcode(),
3509                                  LHS->getOperand(0).getDebugLoc(),
3510                                  VT, LHS->getOperand(0), N->getOperand(1));
3511
3512   // Create the new binop.
3513   return DAG.getNode(LHS->getOpcode(), N->getDebugLoc(), VT, NewShift, NewRHS);
3514 }
3515
3516 SDValue DAGCombiner::visitSHL(SDNode *N) {
3517   SDValue N0 = N->getOperand(0);
3518   SDValue N1 = N->getOperand(1);
3519   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3520   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3521   EVT VT = N0.getValueType();
3522   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
3523
3524   // fold (shl c1, c2) -> c1<<c2
3525   if (N0C && N1C)
3526     return DAG.FoldConstantArithmetic(ISD::SHL, VT, N0C, N1C);
3527   // fold (shl 0, x) -> 0
3528   if (N0C && N0C->isNullValue())
3529     return N0;
3530   // fold (shl x, c >= size(x)) -> undef
3531   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
3532     return DAG.getUNDEF(VT);
3533   // fold (shl x, 0) -> x
3534   if (N1C && N1C->isNullValue())
3535     return N0;
3536   // fold (shl undef, x) -> 0
3537   if (N0.getOpcode() == ISD::UNDEF)
3538     return DAG.getConstant(0, VT);
3539   // if (shl x, c) is known to be zero, return 0
3540   if (DAG.MaskedValueIsZero(SDValue(N, 0),
3541                             APInt::getAllOnesValue(OpSizeInBits)))
3542     return DAG.getConstant(0, VT);
3543   // fold (shl x, (trunc (and y, c))) -> (shl x, (and (trunc y), (trunc c))).
3544   if (N1.getOpcode() == ISD::TRUNCATE &&
3545       N1.getOperand(0).getOpcode() == ISD::AND &&
3546       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
3547     SDValue N101 = N1.getOperand(0).getOperand(1);
3548     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
3549       EVT TruncVT = N1.getValueType();
3550       SDValue N100 = N1.getOperand(0).getOperand(0);
3551       APInt TruncC = N101C->getAPIntValue();
3552       TruncC = TruncC.trunc(TruncVT.getSizeInBits());
3553       return DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, N0,
3554                          DAG.getNode(ISD::AND, N->getDebugLoc(), TruncVT,
3555                                      DAG.getNode(ISD::TRUNCATE,
3556                                                  N->getDebugLoc(),
3557                                                  TruncVT, N100),
3558                                      DAG.getConstant(TruncC, TruncVT)));
3559     }
3560   }
3561
3562   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
3563     return SDValue(N, 0);
3564
3565   // fold (shl (shl x, c1), c2) -> 0 or (shl x, (add c1, c2))
3566   if (N1C && N0.getOpcode() == ISD::SHL &&
3567       N0.getOperand(1).getOpcode() == ISD::Constant) {
3568     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
3569     uint64_t c2 = N1C->getZExtValue();
3570     if (c1 + c2 >= OpSizeInBits)
3571       return DAG.getConstant(0, VT);
3572     return DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, N0.getOperand(0),
3573                        DAG.getConstant(c1 + c2, N1.getValueType()));
3574   }
3575
3576   // fold (shl (ext (shl x, c1)), c2) -> (ext (shl x, (add c1, c2)))
3577   // For this to be valid, the second form must not preserve any of the bits
3578   // that are shifted out by the inner shift in the first form.  This means
3579   // the outer shift size must be >= the number of bits added by the ext.
3580   // As a corollary, we don't care what kind of ext it is.
3581   if (N1C && (N0.getOpcode() == ISD::ZERO_EXTEND ||
3582               N0.getOpcode() == ISD::ANY_EXTEND ||
3583               N0.getOpcode() == ISD::SIGN_EXTEND) &&
3584       N0.getOperand(0).getOpcode() == ISD::SHL &&
3585       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
3586     uint64_t c1 =
3587       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
3588     uint64_t c2 = N1C->getZExtValue();
3589     EVT InnerShiftVT = N0.getOperand(0).getValueType();
3590     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
3591     if (c2 >= OpSizeInBits - InnerShiftSize) {
3592       if (c1 + c2 >= OpSizeInBits)
3593         return DAG.getConstant(0, VT);
3594       return DAG.getNode(ISD::SHL, N0->getDebugLoc(), VT,
3595                          DAG.getNode(N0.getOpcode(), N0->getDebugLoc(), VT,
3596                                      N0.getOperand(0)->getOperand(0)),
3597                          DAG.getConstant(c1 + c2, N1.getValueType()));
3598     }
3599   }
3600
3601   // fold (shl (srl x, c1), c2) -> (and (shl x, (sub c2, c1), MASK) or
3602   //                               (and (srl x, (sub c1, c2), MASK)
3603   // Only fold this if the inner shift has no other uses -- if it does, folding
3604   // this will increase the total number of instructions.
3605   if (N1C && N0.getOpcode() == ISD::SRL && N0.hasOneUse() &&
3606       N0.getOperand(1).getOpcode() == ISD::Constant) {
3607     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
3608     if (c1 < VT.getSizeInBits()) {
3609       uint64_t c2 = N1C->getZExtValue();
3610       APInt Mask = APInt::getHighBitsSet(VT.getSizeInBits(),
3611                                          VT.getSizeInBits() - c1);
3612       SDValue Shift;
3613       if (c2 > c1) {
3614         Mask = Mask.shl(c2-c1);
3615         Shift = DAG.getNode(ISD::SHL, N->getDebugLoc(), VT, N0.getOperand(0),
3616                             DAG.getConstant(c2-c1, N1.getValueType()));
3617       } else {
3618         Mask = Mask.lshr(c1-c2);
3619         Shift = DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0.getOperand(0),
3620                             DAG.getConstant(c1-c2, N1.getValueType()));
3621       }
3622       return DAG.getNode(ISD::AND, N0.getDebugLoc(), VT, Shift,
3623                          DAG.getConstant(Mask, VT));
3624     }
3625   }
3626   // fold (shl (sra x, c1), c1) -> (and x, (shl -1, c1))
3627   if (N1C && N0.getOpcode() == ISD::SRA && N1 == N0.getOperand(1)) {
3628     SDValue HiBitsMask =
3629       DAG.getConstant(APInt::getHighBitsSet(VT.getSizeInBits(),
3630                                             VT.getSizeInBits() -
3631                                               N1C->getZExtValue()),
3632                       VT);
3633     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0.getOperand(0),
3634                        HiBitsMask);
3635   }
3636
3637   if (N1C) {
3638     SDValue NewSHL = visitShiftByConstant(N, N1C->getZExtValue());
3639     if (NewSHL.getNode())
3640       return NewSHL;
3641   }
3642
3643   return SDValue();
3644 }
3645
3646 SDValue DAGCombiner::visitSRA(SDNode *N) {
3647   SDValue N0 = N->getOperand(0);
3648   SDValue N1 = N->getOperand(1);
3649   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3650   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3651   EVT VT = N0.getValueType();
3652   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
3653
3654   // fold (sra c1, c2) -> (sra c1, c2)
3655   if (N0C && N1C)
3656     return DAG.FoldConstantArithmetic(ISD::SRA, VT, N0C, N1C);
3657   // fold (sra 0, x) -> 0
3658   if (N0C && N0C->isNullValue())
3659     return N0;
3660   // fold (sra -1, x) -> -1
3661   if (N0C && N0C->isAllOnesValue())
3662     return N0;
3663   // fold (sra x, (setge c, size(x))) -> undef
3664   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
3665     return DAG.getUNDEF(VT);
3666   // fold (sra x, 0) -> x
3667   if (N1C && N1C->isNullValue())
3668     return N0;
3669   // fold (sra (shl x, c1), c1) -> sext_inreg for some c1 and target supports
3670   // sext_inreg.
3671   if (N1C && N0.getOpcode() == ISD::SHL && N1 == N0.getOperand(1)) {
3672     unsigned LowBits = OpSizeInBits - (unsigned)N1C->getZExtValue();
3673     EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), LowBits);
3674     if (VT.isVector())
3675       ExtVT = EVT::getVectorVT(*DAG.getContext(),
3676                                ExtVT, VT.getVectorNumElements());
3677     if ((!LegalOperations ||
3678          TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, ExtVT)))
3679       return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(), VT,
3680                          N0.getOperand(0), DAG.getValueType(ExtVT));
3681   }
3682
3683   // fold (sra (sra x, c1), c2) -> (sra x, (add c1, c2))
3684   if (N1C && N0.getOpcode() == ISD::SRA) {
3685     if (ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
3686       unsigned Sum = N1C->getZExtValue() + C1->getZExtValue();
3687       if (Sum >= OpSizeInBits) Sum = OpSizeInBits-1;
3688       return DAG.getNode(ISD::SRA, N->getDebugLoc(), VT, N0.getOperand(0),
3689                          DAG.getConstant(Sum, N1C->getValueType(0)));
3690     }
3691   }
3692
3693   // fold (sra (shl X, m), (sub result_size, n))
3694   // -> (sign_extend (trunc (shl X, (sub (sub result_size, n), m)))) for
3695   // result_size - n != m.
3696   // If truncate is free for the target sext(shl) is likely to result in better
3697   // code.
3698   if (N0.getOpcode() == ISD::SHL) {
3699     // Get the two constanst of the shifts, CN0 = m, CN = n.
3700     const ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3701     if (N01C && N1C) {
3702       // Determine what the truncate's result bitsize and type would be.
3703       EVT TruncVT =
3704         EVT::getIntegerVT(*DAG.getContext(),
3705                           OpSizeInBits - N1C->getZExtValue());
3706       // Determine the residual right-shift amount.
3707       signed ShiftAmt = N1C->getZExtValue() - N01C->getZExtValue();
3708
3709       // If the shift is not a no-op (in which case this should be just a sign
3710       // extend already), the truncated to type is legal, sign_extend is legal
3711       // on that type, and the truncate to that type is both legal and free,
3712       // perform the transform.
3713       if ((ShiftAmt > 0) &&
3714           TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND, TruncVT) &&
3715           TLI.isOperationLegalOrCustom(ISD::TRUNCATE, VT) &&
3716           TLI.isTruncateFree(VT, TruncVT)) {
3717
3718           SDValue Amt = DAG.getConstant(ShiftAmt,
3719               getShiftAmountTy(N0.getOperand(0).getValueType()));
3720           SDValue Shift = DAG.getNode(ISD::SRL, N0.getDebugLoc(), VT,
3721                                       N0.getOperand(0), Amt);
3722           SDValue Trunc = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(), TruncVT,
3723                                       Shift);
3724           return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(),
3725                              N->getValueType(0), Trunc);
3726       }
3727     }
3728   }
3729
3730   // fold (sra x, (trunc (and y, c))) -> (sra x, (and (trunc y), (trunc c))).
3731   if (N1.getOpcode() == ISD::TRUNCATE &&
3732       N1.getOperand(0).getOpcode() == ISD::AND &&
3733       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
3734     SDValue N101 = N1.getOperand(0).getOperand(1);
3735     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
3736       EVT TruncVT = N1.getValueType();
3737       SDValue N100 = N1.getOperand(0).getOperand(0);
3738       APInt TruncC = N101C->getAPIntValue();
3739       TruncC = TruncC.trunc(TruncVT.getScalarType().getSizeInBits());
3740       return DAG.getNode(ISD::SRA, N->getDebugLoc(), VT, N0,
3741                          DAG.getNode(ISD::AND, N->getDebugLoc(),
3742                                      TruncVT,
3743                                      DAG.getNode(ISD::TRUNCATE,
3744                                                  N->getDebugLoc(),
3745                                                  TruncVT, N100),
3746                                      DAG.getConstant(TruncC, TruncVT)));
3747     }
3748   }
3749
3750   // fold (sra (trunc (sr x, c1)), c2) -> (trunc (sra x, c1+c2))
3751   //      if c1 is equal to the number of bits the trunc removes
3752   if (N0.getOpcode() == ISD::TRUNCATE &&
3753       (N0.getOperand(0).getOpcode() == ISD::SRL ||
3754        N0.getOperand(0).getOpcode() == ISD::SRA) &&
3755       N0.getOperand(0).hasOneUse() &&
3756       N0.getOperand(0).getOperand(1).hasOneUse() &&
3757       N1C && isa<ConstantSDNode>(N0.getOperand(0).getOperand(1))) {
3758     EVT LargeVT = N0.getOperand(0).getValueType();
3759     ConstantSDNode *LargeShiftAmt =
3760       cast<ConstantSDNode>(N0.getOperand(0).getOperand(1));
3761
3762     if (LargeVT.getScalarType().getSizeInBits() - OpSizeInBits ==
3763         LargeShiftAmt->getZExtValue()) {
3764       SDValue Amt =
3765         DAG.getConstant(LargeShiftAmt->getZExtValue() + N1C->getZExtValue(),
3766               getShiftAmountTy(N0.getOperand(0).getOperand(0).getValueType()));
3767       SDValue SRA = DAG.getNode(ISD::SRA, N->getDebugLoc(), LargeVT,
3768                                 N0.getOperand(0).getOperand(0), Amt);
3769       return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, SRA);
3770     }
3771   }
3772
3773   // Simplify, based on bits shifted out of the LHS.
3774   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
3775     return SDValue(N, 0);
3776
3777
3778   // If the sign bit is known to be zero, switch this to a SRL.
3779   if (DAG.SignBitIsZero(N0))
3780     return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0, N1);
3781
3782   if (N1C) {
3783     SDValue NewSRA = visitShiftByConstant(N, N1C->getZExtValue());
3784     if (NewSRA.getNode())
3785       return NewSRA;
3786   }
3787
3788   return SDValue();
3789 }
3790
3791 SDValue DAGCombiner::visitSRL(SDNode *N) {
3792   SDValue N0 = N->getOperand(0);
3793   SDValue N1 = N->getOperand(1);
3794   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3795   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3796   EVT VT = N0.getValueType();
3797   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
3798
3799   // fold (srl c1, c2) -> c1 >>u c2
3800   if (N0C && N1C)
3801     return DAG.FoldConstantArithmetic(ISD::SRL, VT, N0C, N1C);
3802   // fold (srl 0, x) -> 0
3803   if (N0C && N0C->isNullValue())
3804     return N0;
3805   // fold (srl x, c >= size(x)) -> undef
3806   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
3807     return DAG.getUNDEF(VT);
3808   // fold (srl x, 0) -> x
3809   if (N1C && N1C->isNullValue())
3810     return N0;
3811   // if (srl x, c) is known to be zero, return 0
3812   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
3813                                    APInt::getAllOnesValue(OpSizeInBits)))
3814     return DAG.getConstant(0, VT);
3815
3816   // fold (srl (srl x, c1), c2) -> 0 or (srl x, (add c1, c2))
3817   if (N1C && N0.getOpcode() == ISD::SRL &&
3818       N0.getOperand(1).getOpcode() == ISD::Constant) {
3819     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
3820     uint64_t c2 = N1C->getZExtValue();
3821     if (c1 + c2 >= OpSizeInBits)
3822       return DAG.getConstant(0, VT);
3823     return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0.getOperand(0),
3824                        DAG.getConstant(c1 + c2, N1.getValueType()));
3825   }
3826
3827   // fold (srl (trunc (srl x, c1)), c2) -> 0 or (trunc (srl x, (add c1, c2)))
3828   if (N1C && N0.getOpcode() == ISD::TRUNCATE &&
3829       N0.getOperand(0).getOpcode() == ISD::SRL &&
3830       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
3831     uint64_t c1 =
3832       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
3833     uint64_t c2 = N1C->getZExtValue();
3834     EVT InnerShiftVT = N0.getOperand(0).getValueType();
3835     EVT ShiftCountVT = N0.getOperand(0)->getOperand(1).getValueType();
3836     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
3837     // This is only valid if the OpSizeInBits + c1 = size of inner shift.
3838     if (c1 + OpSizeInBits == InnerShiftSize) {
3839       if (c1 + c2 >= InnerShiftSize)
3840         return DAG.getConstant(0, VT);
3841       return DAG.getNode(ISD::TRUNCATE, N0->getDebugLoc(), VT,
3842                          DAG.getNode(ISD::SRL, N0->getDebugLoc(), InnerShiftVT,
3843                                      N0.getOperand(0)->getOperand(0),
3844                                      DAG.getConstant(c1 + c2, ShiftCountVT)));
3845     }
3846   }
3847
3848   // fold (srl (shl x, c), c) -> (and x, cst2)
3849   if (N1C && N0.getOpcode() == ISD::SHL && N0.getOperand(1) == N1 &&
3850       N0.getValueSizeInBits() <= 64) {
3851     uint64_t ShAmt = N1C->getZExtValue()+64-N0.getValueSizeInBits();
3852     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0.getOperand(0),
3853                        DAG.getConstant(~0ULL >> ShAmt, VT));
3854   }
3855
3856
3857   // fold (srl (anyextend x), c) -> (anyextend (srl x, c))
3858   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
3859     // Shifting in all undef bits?
3860     EVT SmallVT = N0.getOperand(0).getValueType();
3861     if (N1C->getZExtValue() >= SmallVT.getSizeInBits())
3862       return DAG.getUNDEF(VT);
3863
3864     if (!LegalTypes || TLI.isTypeDesirableForOp(ISD::SRL, SmallVT)) {
3865       uint64_t ShiftAmt = N1C->getZExtValue();
3866       SDValue SmallShift = DAG.getNode(ISD::SRL, N0.getDebugLoc(), SmallVT,
3867                                        N0.getOperand(0),
3868                           DAG.getConstant(ShiftAmt, getShiftAmountTy(SmallVT)));
3869       AddToWorkList(SmallShift.getNode());
3870       return DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, SmallShift);
3871     }
3872   }
3873
3874   // fold (srl (sra X, Y), 31) -> (srl X, 31).  This srl only looks at the sign
3875   // bit, which is unmodified by sra.
3876   if (N1C && N1C->getZExtValue() + 1 == VT.getSizeInBits()) {
3877     if (N0.getOpcode() == ISD::SRA)
3878       return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0.getOperand(0), N1);
3879   }
3880
3881   // fold (srl (ctlz x), "5") -> x  iff x has one bit set (the low bit).
3882   if (N1C && N0.getOpcode() == ISD::CTLZ &&
3883       N1C->getAPIntValue() == Log2_32(VT.getSizeInBits())) {
3884     APInt KnownZero, KnownOne;
3885     DAG.ComputeMaskedBits(N0.getOperand(0), KnownZero, KnownOne);
3886
3887     // If any of the input bits are KnownOne, then the input couldn't be all
3888     // zeros, thus the result of the srl will always be zero.
3889     if (KnownOne.getBoolValue()) return DAG.getConstant(0, VT);
3890
3891     // If all of the bits input the to ctlz node are known to be zero, then
3892     // the result of the ctlz is "32" and the result of the shift is one.
3893     APInt UnknownBits = ~KnownZero;
3894     if (UnknownBits == 0) return DAG.getConstant(1, VT);
3895
3896     // Otherwise, check to see if there is exactly one bit input to the ctlz.
3897     if ((UnknownBits & (UnknownBits - 1)) == 0) {
3898       // Okay, we know that only that the single bit specified by UnknownBits
3899       // could be set on input to the CTLZ node. If this bit is set, the SRL
3900       // will return 0, if it is clear, it returns 1. Change the CTLZ/SRL pair
3901       // to an SRL/XOR pair, which is likely to simplify more.
3902       unsigned ShAmt = UnknownBits.countTrailingZeros();
3903       SDValue Op = N0.getOperand(0);
3904
3905       if (ShAmt) {
3906         Op = DAG.getNode(ISD::SRL, N0.getDebugLoc(), VT, Op,
3907                   DAG.getConstant(ShAmt, getShiftAmountTy(Op.getValueType())));
3908         AddToWorkList(Op.getNode());
3909       }
3910
3911       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT,
3912                          Op, DAG.getConstant(1, VT));
3913     }
3914   }
3915
3916   // fold (srl x, (trunc (and y, c))) -> (srl x, (and (trunc y), (trunc c))).
3917   if (N1.getOpcode() == ISD::TRUNCATE &&
3918       N1.getOperand(0).getOpcode() == ISD::AND &&
3919       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
3920     SDValue N101 = N1.getOperand(0).getOperand(1);
3921     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
3922       EVT TruncVT = N1.getValueType();
3923       SDValue N100 = N1.getOperand(0).getOperand(0);
3924       APInt TruncC = N101C->getAPIntValue();
3925       TruncC = TruncC.trunc(TruncVT.getSizeInBits());
3926       return DAG.getNode(ISD::SRL, N->getDebugLoc(), VT, N0,
3927                          DAG.getNode(ISD::AND, N->getDebugLoc(),
3928                                      TruncVT,
3929                                      DAG.getNode(ISD::TRUNCATE,
3930                                                  N->getDebugLoc(),
3931                                                  TruncVT, N100),
3932                                      DAG.getConstant(TruncC, TruncVT)));
3933     }
3934   }
3935
3936   // fold operands of srl based on knowledge that the low bits are not
3937   // demanded.
3938   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
3939     return SDValue(N, 0);
3940
3941   if (N1C) {
3942     SDValue NewSRL = visitShiftByConstant(N, N1C->getZExtValue());
3943     if (NewSRL.getNode())
3944       return NewSRL;
3945   }
3946
3947   // Attempt to convert a srl of a load into a narrower zero-extending load.
3948   SDValue NarrowLoad = ReduceLoadWidth(N);
3949   if (NarrowLoad.getNode())
3950     return NarrowLoad;
3951
3952   // Here is a common situation. We want to optimize:
3953   //
3954   //   %a = ...
3955   //   %b = and i32 %a, 2
3956   //   %c = srl i32 %b, 1
3957   //   brcond i32 %c ...
3958   //
3959   // into
3960   //
3961   //   %a = ...
3962   //   %b = and %a, 2
3963   //   %c = setcc eq %b, 0
3964   //   brcond %c ...
3965   //
3966   // However when after the source operand of SRL is optimized into AND, the SRL
3967   // itself may not be optimized further. Look for it and add the BRCOND into
3968   // the worklist.
3969   if (N->hasOneUse()) {
3970     SDNode *Use = *N->use_begin();
3971     if (Use->getOpcode() == ISD::BRCOND)
3972       AddToWorkList(Use);
3973     else if (Use->getOpcode() == ISD::TRUNCATE && Use->hasOneUse()) {
3974       // Also look pass the truncate.
3975       Use = *Use->use_begin();
3976       if (Use->getOpcode() == ISD::BRCOND)
3977         AddToWorkList(Use);
3978     }
3979   }
3980
3981   return SDValue();
3982 }
3983
3984 SDValue DAGCombiner::visitCTLZ(SDNode *N) {
3985   SDValue N0 = N->getOperand(0);
3986   EVT VT = N->getValueType(0);
3987
3988   // fold (ctlz c1) -> c2
3989   if (isa<ConstantSDNode>(N0))
3990     return DAG.getNode(ISD::CTLZ, N->getDebugLoc(), VT, N0);
3991   return SDValue();
3992 }
3993
3994 SDValue DAGCombiner::visitCTLZ_ZERO_UNDEF(SDNode *N) {
3995   SDValue N0 = N->getOperand(0);
3996   EVT VT = N->getValueType(0);
3997
3998   // fold (ctlz_zero_undef c1) -> c2
3999   if (isa<ConstantSDNode>(N0))
4000     return DAG.getNode(ISD::CTLZ_ZERO_UNDEF, N->getDebugLoc(), VT, N0);
4001   return SDValue();
4002 }
4003
4004 SDValue DAGCombiner::visitCTTZ(SDNode *N) {
4005   SDValue N0 = N->getOperand(0);
4006   EVT VT = N->getValueType(0);
4007
4008   // fold (cttz c1) -> c2
4009   if (isa<ConstantSDNode>(N0))
4010     return DAG.getNode(ISD::CTTZ, N->getDebugLoc(), VT, N0);
4011   return SDValue();
4012 }
4013
4014 SDValue DAGCombiner::visitCTTZ_ZERO_UNDEF(SDNode *N) {
4015   SDValue N0 = N->getOperand(0);
4016   EVT VT = N->getValueType(0);
4017
4018   // fold (cttz_zero_undef c1) -> c2
4019   if (isa<ConstantSDNode>(N0))
4020     return DAG.getNode(ISD::CTTZ_ZERO_UNDEF, N->getDebugLoc(), VT, N0);
4021   return SDValue();
4022 }
4023
4024 SDValue DAGCombiner::visitCTPOP(SDNode *N) {
4025   SDValue N0 = N->getOperand(0);
4026   EVT VT = N->getValueType(0);
4027
4028   // fold (ctpop c1) -> c2
4029   if (isa<ConstantSDNode>(N0))
4030     return DAG.getNode(ISD::CTPOP, N->getDebugLoc(), VT, N0);
4031   return SDValue();
4032 }
4033
4034 SDValue DAGCombiner::visitSELECT(SDNode *N) {
4035   SDValue N0 = N->getOperand(0);
4036   SDValue N1 = N->getOperand(1);
4037   SDValue N2 = N->getOperand(2);
4038   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
4039   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4040   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
4041   EVT VT = N->getValueType(0);
4042   EVT VT0 = N0.getValueType();
4043
4044   // fold (select C, X, X) -> X
4045   if (N1 == N2)
4046     return N1;
4047   // fold (select true, X, Y) -> X
4048   if (N0C && !N0C->isNullValue())
4049     return N1;
4050   // fold (select false, X, Y) -> Y
4051   if (N0C && N0C->isNullValue())
4052     return N2;
4053   // fold (select C, 1, X) -> (or C, X)
4054   if (VT == MVT::i1 && N1C && N1C->getAPIntValue() == 1)
4055     return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N0, N2);
4056   // fold (select C, 0, 1) -> (xor C, 1)
4057   if (VT.isInteger() &&
4058       (VT0 == MVT::i1 ||
4059        (VT0.isInteger() &&
4060         TLI.getBooleanContents(false) == TargetLowering::ZeroOrOneBooleanContent)) &&
4061       N1C && N2C && N1C->isNullValue() && N2C->getAPIntValue() == 1) {
4062     SDValue XORNode;
4063     if (VT == VT0)
4064       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT0,
4065                          N0, DAG.getConstant(1, VT0));
4066     XORNode = DAG.getNode(ISD::XOR, N0.getDebugLoc(), VT0,
4067                           N0, DAG.getConstant(1, VT0));
4068     AddToWorkList(XORNode.getNode());
4069     if (VT.bitsGT(VT0))
4070       return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, XORNode);
4071     return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, XORNode);
4072   }
4073   // fold (select C, 0, X) -> (and (not C), X)
4074   if (VT == VT0 && VT == MVT::i1 && N1C && N1C->isNullValue()) {
4075     SDValue NOTNode = DAG.getNOT(N0.getDebugLoc(), N0, VT);
4076     AddToWorkList(NOTNode.getNode());
4077     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, NOTNode, N2);
4078   }
4079   // fold (select C, X, 1) -> (or (not C), X)
4080   if (VT == VT0 && VT == MVT::i1 && N2C && N2C->getAPIntValue() == 1) {
4081     SDValue NOTNode = DAG.getNOT(N0.getDebugLoc(), N0, VT);
4082     AddToWorkList(NOTNode.getNode());
4083     return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, NOTNode, N1);
4084   }
4085   // fold (select C, X, 0) -> (and C, X)
4086   if (VT == MVT::i1 && N2C && N2C->isNullValue())
4087     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0, N1);
4088   // fold (select X, X, Y) -> (or X, Y)
4089   // fold (select X, 1, Y) -> (or X, Y)
4090   if (VT == MVT::i1 && (N0 == N1 || (N1C && N1C->getAPIntValue() == 1)))
4091     return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, N0, N2);
4092   // fold (select X, Y, X) -> (and X, Y)
4093   // fold (select X, Y, 0) -> (and X, Y)
4094   if (VT == MVT::i1 && (N0 == N2 || (N2C && N2C->getAPIntValue() == 0)))
4095     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT, N0, N1);
4096
4097   // If we can fold this based on the true/false value, do so.
4098   if (SimplifySelectOps(N, N1, N2))
4099     return SDValue(N, 0);  // Don't revisit N.
4100
4101   // fold selects based on a setcc into other things, such as min/max/abs
4102   if (N0.getOpcode() == ISD::SETCC) {
4103     // FIXME:
4104     // Check against MVT::Other for SELECT_CC, which is a workaround for targets
4105     // having to say they don't support SELECT_CC on every type the DAG knows
4106     // about, since there is no way to mark an opcode illegal at all value types
4107     if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other) &&
4108         TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT))
4109       return DAG.getNode(ISD::SELECT_CC, N->getDebugLoc(), VT,
4110                          N0.getOperand(0), N0.getOperand(1),
4111                          N1, N2, N0.getOperand(2));
4112     return SimplifySelect(N->getDebugLoc(), N0, N1, N2);
4113   }
4114
4115   return SDValue();
4116 }
4117
4118 SDValue DAGCombiner::visitSELECT_CC(SDNode *N) {
4119   SDValue N0 = N->getOperand(0);
4120   SDValue N1 = N->getOperand(1);
4121   SDValue N2 = N->getOperand(2);
4122   SDValue N3 = N->getOperand(3);
4123   SDValue N4 = N->getOperand(4);
4124   ISD::CondCode CC = cast<CondCodeSDNode>(N4)->get();
4125
4126   // fold select_cc lhs, rhs, x, x, cc -> x
4127   if (N2 == N3)
4128     return N2;
4129
4130   // Determine if the condition we're dealing with is constant
4131   SDValue SCC = SimplifySetCC(TLI.getSetCCResultType(N0.getValueType()),
4132                               N0, N1, CC, N->getDebugLoc(), false);
4133   if (SCC.getNode()) AddToWorkList(SCC.getNode());
4134
4135   if (ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.getNode())) {
4136     if (!SCCC->isNullValue())
4137       return N2;    // cond always true -> true val
4138     else
4139       return N3;    // cond always false -> false val
4140   }
4141
4142   // Fold to a simpler select_cc
4143   if (SCC.getNode() && SCC.getOpcode() == ISD::SETCC)
4144     return DAG.getNode(ISD::SELECT_CC, N->getDebugLoc(), N2.getValueType(),
4145                        SCC.getOperand(0), SCC.getOperand(1), N2, N3,
4146                        SCC.getOperand(2));
4147
4148   // If we can fold this based on the true/false value, do so.
4149   if (SimplifySelectOps(N, N2, N3))
4150     return SDValue(N, 0);  // Don't revisit N.
4151
4152   // fold select_cc into other things, such as min/max/abs
4153   return SimplifySelectCC(N->getDebugLoc(), N0, N1, N2, N3, CC);
4154 }
4155
4156 SDValue DAGCombiner::visitSETCC(SDNode *N) {
4157   return SimplifySetCC(N->getValueType(0), N->getOperand(0), N->getOperand(1),
4158                        cast<CondCodeSDNode>(N->getOperand(2))->get(),
4159                        N->getDebugLoc());
4160 }
4161
4162 // ExtendUsesToFormExtLoad - Trying to extend uses of a load to enable this:
4163 // "fold ({s|z|a}ext (load x)) -> ({s|z|a}ext (truncate ({s|z|a}extload x)))"
4164 // transformation. Returns true if extension are possible and the above
4165 // mentioned transformation is profitable.
4166 static bool ExtendUsesToFormExtLoad(SDNode *N, SDValue N0,
4167                                     unsigned ExtOpc,
4168                                     SmallVector<SDNode*, 4> &ExtendNodes,
4169                                     const TargetLowering &TLI) {
4170   bool HasCopyToRegUses = false;
4171   bool isTruncFree = TLI.isTruncateFree(N->getValueType(0), N0.getValueType());
4172   for (SDNode::use_iterator UI = N0.getNode()->use_begin(),
4173                             UE = N0.getNode()->use_end();
4174        UI != UE; ++UI) {
4175     SDNode *User = *UI;
4176     if (User == N)
4177       continue;
4178     if (UI.getUse().getResNo() != N0.getResNo())
4179       continue;
4180     // FIXME: Only extend SETCC N, N and SETCC N, c for now.
4181     if (ExtOpc != ISD::ANY_EXTEND && User->getOpcode() == ISD::SETCC) {
4182       ISD::CondCode CC = cast<CondCodeSDNode>(User->getOperand(2))->get();
4183       if (ExtOpc == ISD::ZERO_EXTEND && ISD::isSignedIntSetCC(CC))
4184         // Sign bits will be lost after a zext.
4185         return false;
4186       bool Add = false;
4187       for (unsigned i = 0; i != 2; ++i) {
4188         SDValue UseOp = User->getOperand(i);
4189         if (UseOp == N0)
4190           continue;
4191         if (!isa<ConstantSDNode>(UseOp))
4192           return false;
4193         Add = true;
4194       }
4195       if (Add)
4196         ExtendNodes.push_back(User);
4197       continue;
4198     }
4199     // If truncates aren't free and there are users we can't
4200     // extend, it isn't worthwhile.
4201     if (!isTruncFree)
4202       return false;
4203     // Remember if this value is live-out.
4204     if (User->getOpcode() == ISD::CopyToReg)
4205       HasCopyToRegUses = true;
4206   }
4207
4208   if (HasCopyToRegUses) {
4209     bool BothLiveOut = false;
4210     for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
4211          UI != UE; ++UI) {
4212       SDUse &Use = UI.getUse();
4213       if (Use.getResNo() == 0 && Use.getUser()->getOpcode() == ISD::CopyToReg) {
4214         BothLiveOut = true;
4215         break;
4216       }
4217     }
4218     if (BothLiveOut)
4219       // Both unextended and extended values are live out. There had better be
4220       // a good reason for the transformation.
4221       return ExtendNodes.size();
4222   }
4223   return true;
4224 }
4225
4226 void DAGCombiner::ExtendSetCCUses(SmallVector<SDNode*, 4> SetCCs,
4227                                   SDValue Trunc, SDValue ExtLoad, DebugLoc DL,
4228                                   ISD::NodeType ExtType) {
4229   // Extend SetCC uses if necessary.
4230   for (unsigned i = 0, e = SetCCs.size(); i != e; ++i) {
4231     SDNode *SetCC = SetCCs[i];
4232     SmallVector<SDValue, 4> Ops;
4233
4234     for (unsigned j = 0; j != 2; ++j) {
4235       SDValue SOp = SetCC->getOperand(j);
4236       if (SOp == Trunc)
4237         Ops.push_back(ExtLoad);
4238       else
4239         Ops.push_back(DAG.getNode(ExtType, DL, ExtLoad->getValueType(0), SOp));
4240     }
4241
4242     Ops.push_back(SetCC->getOperand(2));
4243     CombineTo(SetCC, DAG.getNode(ISD::SETCC, DL, SetCC->getValueType(0),
4244                                  &Ops[0], Ops.size()));
4245   }
4246 }
4247
4248 SDValue DAGCombiner::visitSIGN_EXTEND(SDNode *N) {
4249   SDValue N0 = N->getOperand(0);
4250   EVT VT = N->getValueType(0);
4251
4252   // fold (sext c1) -> c1
4253   if (isa<ConstantSDNode>(N0))
4254     return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT, N0);
4255
4256   // fold (sext (sext x)) -> (sext x)
4257   // fold (sext (aext x)) -> (sext x)
4258   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
4259     return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT,
4260                        N0.getOperand(0));
4261
4262   if (N0.getOpcode() == ISD::TRUNCATE) {
4263     // fold (sext (truncate (load x))) -> (sext (smaller load x))
4264     // fold (sext (truncate (srl (load x), c))) -> (sext (smaller load (x+c/n)))
4265     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4266     if (NarrowLoad.getNode()) {
4267       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4268       if (NarrowLoad.getNode() != N0.getNode()) {
4269         CombineTo(N0.getNode(), NarrowLoad);
4270         // CombineTo deleted the truncate, if needed, but not what's under it.
4271         AddToWorkList(oye);
4272       }
4273       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4274     }
4275
4276     // See if the value being truncated is already sign extended.  If so, just
4277     // eliminate the trunc/sext pair.
4278     SDValue Op = N0.getOperand(0);
4279     unsigned OpBits   = Op.getValueType().getScalarType().getSizeInBits();
4280     unsigned MidBits  = N0.getValueType().getScalarType().getSizeInBits();
4281     unsigned DestBits = VT.getScalarType().getSizeInBits();
4282     unsigned NumSignBits = DAG.ComputeNumSignBits(Op);
4283
4284     if (OpBits == DestBits) {
4285       // Op is i32, Mid is i8, and Dest is i32.  If Op has more than 24 sign
4286       // bits, it is already ready.
4287       if (NumSignBits > DestBits-MidBits)
4288         return Op;
4289     } else if (OpBits < DestBits) {
4290       // Op is i32, Mid is i8, and Dest is i64.  If Op has more than 24 sign
4291       // bits, just sext from i32.
4292       if (NumSignBits > OpBits-MidBits)
4293         return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT, Op);
4294     } else {
4295       // Op is i64, Mid is i8, and Dest is i32.  If Op has more than 56 sign
4296       // bits, just truncate to i32.
4297       if (NumSignBits > OpBits-MidBits)
4298         return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, Op);
4299     }
4300
4301     // fold (sext (truncate x)) -> (sextinreg x).
4302     if (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG,
4303                                                  N0.getValueType())) {
4304       if (OpBits < DestBits)
4305         Op = DAG.getNode(ISD::ANY_EXTEND, N0.getDebugLoc(), VT, Op);
4306       else if (OpBits > DestBits)
4307         Op = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(), VT, Op);
4308       return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(), VT, Op,
4309                          DAG.getValueType(N0.getValueType()));
4310     }
4311   }
4312
4313   // fold (sext (load x)) -> (sext (truncate (sextload x)))
4314   // None of the supported targets knows how to perform load and sign extend
4315   // on vectors in one instruction.  We only perform this transformation on
4316   // scalars.
4317   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
4318       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
4319        TLI.isLoadExtLegal(ISD::SEXTLOAD, N0.getValueType()))) {
4320     bool DoXform = true;
4321     SmallVector<SDNode*, 4> SetCCs;
4322     if (!N0.hasOneUse())
4323       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::SIGN_EXTEND, SetCCs, TLI);
4324     if (DoXform) {
4325       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4326       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, N->getDebugLoc(), VT,
4327                                        LN0->getChain(),
4328                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4329                                        N0.getValueType(),
4330                                        LN0->isVolatile(), LN0->isNonTemporal(),
4331                                        LN0->getAlignment());
4332       CombineTo(N, ExtLoad);
4333       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
4334                                   N0.getValueType(), ExtLoad);
4335       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
4336       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, N->getDebugLoc(),
4337                       ISD::SIGN_EXTEND);
4338       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4339     }
4340   }
4341
4342   // fold (sext (sextload x)) -> (sext (truncate (sextload x)))
4343   // fold (sext ( extload x)) -> (sext (truncate (sextload x)))
4344   if ((ISD::isSEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
4345       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
4346     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4347     EVT MemVT = LN0->getMemoryVT();
4348     if ((!LegalOperations && !LN0->isVolatile()) ||
4349         TLI.isLoadExtLegal(ISD::SEXTLOAD, MemVT)) {
4350       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, N->getDebugLoc(), VT,
4351                                        LN0->getChain(),
4352                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4353                                        MemVT,
4354                                        LN0->isVolatile(), LN0->isNonTemporal(),
4355                                        LN0->getAlignment());
4356       CombineTo(N, ExtLoad);
4357       CombineTo(N0.getNode(),
4358                 DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
4359                             N0.getValueType(), ExtLoad),
4360                 ExtLoad.getValue(1));
4361       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4362     }
4363   }
4364
4365   // fold (sext (and/or/xor (load x), cst)) ->
4366   //      (and/or/xor (sextload x), (sext cst))
4367   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
4368        N0.getOpcode() == ISD::XOR) &&
4369       isa<LoadSDNode>(N0.getOperand(0)) &&
4370       N0.getOperand(1).getOpcode() == ISD::Constant &&
4371       TLI.isLoadExtLegal(ISD::SEXTLOAD, N0.getValueType()) &&
4372       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
4373     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
4374     if (LN0->getExtensionType() != ISD::ZEXTLOAD) {
4375       bool DoXform = true;
4376       SmallVector<SDNode*, 4> SetCCs;
4377       if (!N0.hasOneUse())
4378         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::SIGN_EXTEND,
4379                                           SetCCs, TLI);
4380       if (DoXform) {
4381         SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, LN0->getDebugLoc(), VT,
4382                                          LN0->getChain(), LN0->getBasePtr(),
4383                                          LN0->getPointerInfo(),
4384                                          LN0->getMemoryVT(),
4385                                          LN0->isVolatile(),
4386                                          LN0->isNonTemporal(),
4387                                          LN0->getAlignment());
4388         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4389         Mask = Mask.sext(VT.getSizeInBits());
4390         SDValue And = DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT,
4391                                   ExtLoad, DAG.getConstant(Mask, VT));
4392         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
4393                                     N0.getOperand(0).getDebugLoc(),
4394                                     N0.getOperand(0).getValueType(), ExtLoad);
4395         CombineTo(N, And);
4396         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
4397         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, N->getDebugLoc(),
4398                         ISD::SIGN_EXTEND);
4399         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4400       }
4401     }
4402   }
4403
4404   if (N0.getOpcode() == ISD::SETCC) {
4405     // sext(setcc) -> sext_in_reg(vsetcc) for vectors.
4406     // Only do this before legalize for now.
4407     if (VT.isVector() && !LegalOperations) {
4408       EVT N0VT = N0.getOperand(0).getValueType();
4409       // On some architectures (such as SSE/NEON/etc) the SETCC result type is
4410       // of the same size as the compared operands. Only optimize sext(setcc())
4411       // if this is the case.
4412       EVT SVT = TLI.getSetCCResultType(N0VT);
4413
4414       // We know that the # elements of the results is the same as the
4415       // # elements of the compare (and the # elements of the compare result
4416       // for that matter).  Check to see that they are the same size.  If so,
4417       // we know that the element size of the sext'd result matches the
4418       // element size of the compare operands.
4419       if (VT.getSizeInBits() == SVT.getSizeInBits())
4420         return DAG.getSetCC(N->getDebugLoc(), VT, N0.getOperand(0),
4421                              N0.getOperand(1),
4422                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
4423       // If the desired elements are smaller or larger than the source
4424       // elements we can use a matching integer vector type and then
4425       // truncate/sign extend
4426       else {
4427         EVT MatchingElementType =
4428           EVT::getIntegerVT(*DAG.getContext(),
4429                             N0VT.getScalarType().getSizeInBits());
4430         EVT MatchingVectorType =
4431           EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
4432                            N0VT.getVectorNumElements());
4433
4434         if (SVT == MatchingVectorType) {
4435           SDValue VsetCC = DAG.getSetCC(N->getDebugLoc(), MatchingVectorType,
4436                                  N0.getOperand(0), N0.getOperand(1),
4437                                  cast<CondCodeSDNode>(N0.getOperand(2))->get());
4438           return DAG.getSExtOrTrunc(VsetCC, N->getDebugLoc(), VT);
4439         }
4440       }
4441     }
4442
4443     // sext(setcc x, y, cc) -> (select_cc x, y, -1, 0, cc)
4444     unsigned ElementWidth = VT.getScalarType().getSizeInBits();
4445     SDValue NegOne =
4446       DAG.getConstant(APInt::getAllOnesValue(ElementWidth), VT);
4447     SDValue SCC =
4448       SimplifySelectCC(N->getDebugLoc(), N0.getOperand(0), N0.getOperand(1),
4449                        NegOne, DAG.getConstant(0, VT),
4450                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
4451     if (SCC.getNode()) return SCC;
4452     if (!LegalOperations ||
4453         TLI.isOperationLegal(ISD::SETCC, TLI.getSetCCResultType(VT)))
4454       return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
4455                          DAG.getSetCC(N->getDebugLoc(),
4456                                       TLI.getSetCCResultType(VT),
4457                                       N0.getOperand(0), N0.getOperand(1),
4458                                  cast<CondCodeSDNode>(N0.getOperand(2))->get()),
4459                          NegOne, DAG.getConstant(0, VT));
4460   }
4461
4462   // fold (sext x) -> (zext x) if the sign bit is known zero.
4463   if ((!LegalOperations || TLI.isOperationLegal(ISD::ZERO_EXTEND, VT)) &&
4464       DAG.SignBitIsZero(N0))
4465     return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, N0);
4466
4467   return SDValue();
4468 }
4469
4470 // isTruncateOf - If N is a truncate of some other value, return true, record
4471 // the value being truncated in Op and which of Op's bits are zero in KnownZero.
4472 // This function computes KnownZero to avoid a duplicated call to
4473 // ComputeMaskedBits in the caller.
4474 static bool isTruncateOf(SelectionDAG &DAG, SDValue N, SDValue &Op,
4475                          APInt &KnownZero) {
4476   APInt KnownOne;
4477   if (N->getOpcode() == ISD::TRUNCATE) {
4478     Op = N->getOperand(0);
4479     DAG.ComputeMaskedBits(Op, KnownZero, KnownOne);
4480     return true;
4481   }
4482
4483   if (N->getOpcode() != ISD::SETCC || N->getValueType(0) != MVT::i1 ||
4484       cast<CondCodeSDNode>(N->getOperand(2))->get() != ISD::SETNE)
4485     return false;
4486
4487   SDValue Op0 = N->getOperand(0);
4488   SDValue Op1 = N->getOperand(1);
4489   assert(Op0.getValueType() == Op1.getValueType());
4490
4491   ConstantSDNode *COp0 = dyn_cast<ConstantSDNode>(Op0);
4492   ConstantSDNode *COp1 = dyn_cast<ConstantSDNode>(Op1);
4493   if (COp0 && COp0->isNullValue())
4494     Op = Op1;
4495   else if (COp1 && COp1->isNullValue())
4496     Op = Op0;
4497   else
4498     return false;
4499
4500   DAG.ComputeMaskedBits(Op, KnownZero, KnownOne);
4501
4502   if (!(KnownZero | APInt(Op.getValueSizeInBits(), 1)).isAllOnesValue())
4503     return false;
4504
4505   return true;
4506 }
4507
4508 SDValue DAGCombiner::visitZERO_EXTEND(SDNode *N) {
4509   SDValue N0 = N->getOperand(0);
4510   EVT VT = N->getValueType(0);
4511
4512   // fold (zext c1) -> c1
4513   if (isa<ConstantSDNode>(N0))
4514     return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, N0);
4515   // fold (zext (zext x)) -> (zext x)
4516   // fold (zext (aext x)) -> (zext x)
4517   if (N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
4518     return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT,
4519                        N0.getOperand(0));
4520
4521   // fold (zext (truncate x)) -> (zext x) or
4522   //      (zext (truncate x)) -> (truncate x)
4523   // This is valid when the truncated bits of x are already zero.
4524   // FIXME: We should extend this to work for vectors too.
4525   SDValue Op;
4526   APInt KnownZero;
4527   if (!VT.isVector() && isTruncateOf(DAG, N0, Op, KnownZero)) {
4528     APInt TruncatedBits =
4529       (Op.getValueSizeInBits() == N0.getValueSizeInBits()) ?
4530       APInt(Op.getValueSizeInBits(), 0) :
4531       APInt::getBitsSet(Op.getValueSizeInBits(),
4532                         N0.getValueSizeInBits(),
4533                         std::min(Op.getValueSizeInBits(),
4534                                  VT.getSizeInBits()));
4535     if (TruncatedBits == (KnownZero & TruncatedBits)) {
4536       if (VT.bitsGT(Op.getValueType()))
4537         return DAG.getNode(ISD::ZERO_EXTEND, N->getDebugLoc(), VT, Op);
4538       if (VT.bitsLT(Op.getValueType()))
4539         return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, Op);
4540
4541       return Op;
4542     }
4543   }
4544
4545   // fold (zext (truncate (load x))) -> (zext (smaller load x))
4546   // fold (zext (truncate (srl (load x), c))) -> (zext (small load (x+c/n)))
4547   if (N0.getOpcode() == ISD::TRUNCATE) {
4548     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4549     if (NarrowLoad.getNode()) {
4550       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4551       if (NarrowLoad.getNode() != N0.getNode()) {
4552         CombineTo(N0.getNode(), NarrowLoad);
4553         // CombineTo deleted the truncate, if needed, but not what's under it.
4554         AddToWorkList(oye);
4555       }
4556       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4557     }
4558   }
4559
4560   // fold (zext (truncate x)) -> (and x, mask)
4561   if (N0.getOpcode() == ISD::TRUNCATE &&
4562       (!LegalOperations || TLI.isOperationLegal(ISD::AND, VT))) {
4563
4564     // fold (zext (truncate (load x))) -> (zext (smaller load x))
4565     // fold (zext (truncate (srl (load x), c))) -> (zext (smaller load (x+c/n)))
4566     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4567     if (NarrowLoad.getNode()) {
4568       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4569       if (NarrowLoad.getNode() != N0.getNode()) {
4570         CombineTo(N0.getNode(), NarrowLoad);
4571         // CombineTo deleted the truncate, if needed, but not what's under it.
4572         AddToWorkList(oye);
4573       }
4574       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4575     }
4576
4577     SDValue Op = N0.getOperand(0);
4578     if (Op.getValueType().bitsLT(VT)) {
4579       Op = DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, Op);
4580       AddToWorkList(Op.getNode());
4581     } else if (Op.getValueType().bitsGT(VT)) {
4582       Op = DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, Op);
4583       AddToWorkList(Op.getNode());
4584     }
4585     return DAG.getZeroExtendInReg(Op, N->getDebugLoc(),
4586                                   N0.getValueType().getScalarType());
4587   }
4588
4589   // Fold (zext (and (trunc x), cst)) -> (and x, cst),
4590   // if either of the casts is not free.
4591   if (N0.getOpcode() == ISD::AND &&
4592       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
4593       N0.getOperand(1).getOpcode() == ISD::Constant &&
4594       (!TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
4595                            N0.getValueType()) ||
4596        !TLI.isZExtFree(N0.getValueType(), VT))) {
4597     SDValue X = N0.getOperand(0).getOperand(0);
4598     if (X.getValueType().bitsLT(VT)) {
4599       X = DAG.getNode(ISD::ANY_EXTEND, X.getDebugLoc(), VT, X);
4600     } else if (X.getValueType().bitsGT(VT)) {
4601       X = DAG.getNode(ISD::TRUNCATE, X.getDebugLoc(), VT, X);
4602     }
4603     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4604     Mask = Mask.zext(VT.getSizeInBits());
4605     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
4606                        X, DAG.getConstant(Mask, VT));
4607   }
4608
4609   // fold (zext (load x)) -> (zext (truncate (zextload x)))
4610   // None of the supported targets knows how to perform load and vector_zext
4611   // on vectors in one instruction.  We only perform this transformation on
4612   // scalars.
4613   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
4614       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
4615        TLI.isLoadExtLegal(ISD::ZEXTLOAD, N0.getValueType()))) {
4616     bool DoXform = true;
4617     SmallVector<SDNode*, 4> SetCCs;
4618     if (!N0.hasOneUse())
4619       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ZERO_EXTEND, SetCCs, TLI);
4620     if (DoXform) {
4621       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4622       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, N->getDebugLoc(), VT,
4623                                        LN0->getChain(),
4624                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4625                                        N0.getValueType(),
4626                                        LN0->isVolatile(), LN0->isNonTemporal(),
4627                                        LN0->getAlignment());
4628       CombineTo(N, ExtLoad);
4629       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
4630                                   N0.getValueType(), ExtLoad);
4631       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
4632
4633       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, N->getDebugLoc(),
4634                       ISD::ZERO_EXTEND);
4635       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4636     }
4637   }
4638
4639   // fold (zext (and/or/xor (load x), cst)) ->
4640   //      (and/or/xor (zextload x), (zext cst))
4641   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
4642        N0.getOpcode() == ISD::XOR) &&
4643       isa<LoadSDNode>(N0.getOperand(0)) &&
4644       N0.getOperand(1).getOpcode() == ISD::Constant &&
4645       TLI.isLoadExtLegal(ISD::ZEXTLOAD, N0.getValueType()) &&
4646       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
4647     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
4648     if (LN0->getExtensionType() != ISD::SEXTLOAD) {
4649       bool DoXform = true;
4650       SmallVector<SDNode*, 4> SetCCs;
4651       if (!N0.hasOneUse())
4652         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::ZERO_EXTEND,
4653                                           SetCCs, TLI);
4654       if (DoXform) {
4655         SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, LN0->getDebugLoc(), VT,
4656                                          LN0->getChain(), LN0->getBasePtr(),
4657                                          LN0->getPointerInfo(),
4658                                          LN0->getMemoryVT(),
4659                                          LN0->isVolatile(),
4660                                          LN0->isNonTemporal(),
4661                                          LN0->getAlignment());
4662         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4663         Mask = Mask.zext(VT.getSizeInBits());
4664         SDValue And = DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT,
4665                                   ExtLoad, DAG.getConstant(Mask, VT));
4666         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
4667                                     N0.getOperand(0).getDebugLoc(),
4668                                     N0.getOperand(0).getValueType(), ExtLoad);
4669         CombineTo(N, And);
4670         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
4671         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, N->getDebugLoc(),
4672                         ISD::ZERO_EXTEND);
4673         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4674       }
4675     }
4676   }
4677
4678   // fold (zext (zextload x)) -> (zext (truncate (zextload x)))
4679   // fold (zext ( extload x)) -> (zext (truncate (zextload x)))
4680   if ((ISD::isZEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
4681       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
4682     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4683     EVT MemVT = LN0->getMemoryVT();
4684     if ((!LegalOperations && !LN0->isVolatile()) ||
4685         TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT)) {
4686       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, N->getDebugLoc(), VT,
4687                                        LN0->getChain(),
4688                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4689                                        MemVT,
4690                                        LN0->isVolatile(), LN0->isNonTemporal(),
4691                                        LN0->getAlignment());
4692       CombineTo(N, ExtLoad);
4693       CombineTo(N0.getNode(),
4694                 DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(), N0.getValueType(),
4695                             ExtLoad),
4696                 ExtLoad.getValue(1));
4697       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4698     }
4699   }
4700
4701   if (N0.getOpcode() == ISD::SETCC) {
4702     if (!LegalOperations && VT.isVector()) {
4703       // zext(setcc) -> (and (vsetcc), (1, 1, ...) for vectors.
4704       // Only do this before legalize for now.
4705       EVT N0VT = N0.getOperand(0).getValueType();
4706       EVT EltVT = VT.getVectorElementType();
4707       SmallVector<SDValue,8> OneOps(VT.getVectorNumElements(),
4708                                     DAG.getConstant(1, EltVT));
4709       if (VT.getSizeInBits() == N0VT.getSizeInBits())
4710         // We know that the # elements of the results is the same as the
4711         // # elements of the compare (and the # elements of the compare result
4712         // for that matter).  Check to see that they are the same size.  If so,
4713         // we know that the element size of the sext'd result matches the
4714         // element size of the compare operands.
4715         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
4716                            DAG.getSetCC(N->getDebugLoc(), VT, N0.getOperand(0),
4717                                          N0.getOperand(1),
4718                                  cast<CondCodeSDNode>(N0.getOperand(2))->get()),
4719                            DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(), VT,
4720                                        &OneOps[0], OneOps.size()));
4721
4722       // If the desired elements are smaller or larger than the source
4723       // elements we can use a matching integer vector type and then
4724       // truncate/sign extend
4725       EVT MatchingElementType =
4726         EVT::getIntegerVT(*DAG.getContext(),
4727                           N0VT.getScalarType().getSizeInBits());
4728       EVT MatchingVectorType =
4729         EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
4730                          N0VT.getVectorNumElements());
4731       SDValue VsetCC =
4732         DAG.getSetCC(N->getDebugLoc(), MatchingVectorType, N0.getOperand(0),
4733                       N0.getOperand(1),
4734                       cast<CondCodeSDNode>(N0.getOperand(2))->get());
4735       return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
4736                          DAG.getSExtOrTrunc(VsetCC, N->getDebugLoc(), VT),
4737                          DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(), VT,
4738                                      &OneOps[0], OneOps.size()));
4739     }
4740
4741     // zext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
4742     SDValue SCC =
4743       SimplifySelectCC(N->getDebugLoc(), N0.getOperand(0), N0.getOperand(1),
4744                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
4745                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
4746     if (SCC.getNode()) return SCC;
4747   }
4748
4749   // (zext (shl (zext x), cst)) -> (shl (zext x), cst)
4750   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL) &&
4751       isa<ConstantSDNode>(N0.getOperand(1)) &&
4752       N0.getOperand(0).getOpcode() == ISD::ZERO_EXTEND &&
4753       N0.hasOneUse()) {
4754     SDValue ShAmt = N0.getOperand(1);
4755     unsigned ShAmtVal = cast<ConstantSDNode>(ShAmt)->getZExtValue();
4756     if (N0.getOpcode() == ISD::SHL) {
4757       SDValue InnerZExt = N0.getOperand(0);
4758       // If the original shl may be shifting out bits, do not perform this
4759       // transformation.
4760       unsigned KnownZeroBits = InnerZExt.getValueType().getSizeInBits() -
4761         InnerZExt.getOperand(0).getValueType().getSizeInBits();
4762       if (ShAmtVal > KnownZeroBits)
4763         return SDValue();
4764     }
4765
4766     DebugLoc DL = N->getDebugLoc();
4767
4768     // Ensure that the shift amount is wide enough for the shifted value.
4769     if (VT.getSizeInBits() >= 256)
4770       ShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, ShAmt);
4771
4772     return DAG.getNode(N0.getOpcode(), DL, VT,
4773                        DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0)),
4774                        ShAmt);
4775   }
4776
4777   return SDValue();
4778 }
4779
4780 SDValue DAGCombiner::visitANY_EXTEND(SDNode *N) {
4781   SDValue N0 = N->getOperand(0);
4782   EVT VT = N->getValueType(0);
4783
4784   // fold (aext c1) -> c1
4785   if (isa<ConstantSDNode>(N0))
4786     return DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, N0);
4787   // fold (aext (aext x)) -> (aext x)
4788   // fold (aext (zext x)) -> (zext x)
4789   // fold (aext (sext x)) -> (sext x)
4790   if (N0.getOpcode() == ISD::ANY_EXTEND  ||
4791       N0.getOpcode() == ISD::ZERO_EXTEND ||
4792       N0.getOpcode() == ISD::SIGN_EXTEND)
4793     return DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT, N0.getOperand(0));
4794
4795   // fold (aext (truncate (load x))) -> (aext (smaller load x))
4796   // fold (aext (truncate (srl (load x), c))) -> (aext (small load (x+c/n)))
4797   if (N0.getOpcode() == ISD::TRUNCATE) {
4798     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4799     if (NarrowLoad.getNode()) {
4800       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4801       if (NarrowLoad.getNode() != N0.getNode()) {
4802         CombineTo(N0.getNode(), NarrowLoad);
4803         // CombineTo deleted the truncate, if needed, but not what's under it.
4804         AddToWorkList(oye);
4805       }
4806       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4807     }
4808   }
4809
4810   // fold (aext (truncate x))
4811   if (N0.getOpcode() == ISD::TRUNCATE) {
4812     SDValue TruncOp = N0.getOperand(0);
4813     if (TruncOp.getValueType() == VT)
4814       return TruncOp; // x iff x size == zext size.
4815     if (TruncOp.getValueType().bitsGT(VT))
4816       return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, TruncOp);
4817     return DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, TruncOp);
4818   }
4819
4820   // Fold (aext (and (trunc x), cst)) -> (and x, cst)
4821   // if the trunc is not free.
4822   if (N0.getOpcode() == ISD::AND &&
4823       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
4824       N0.getOperand(1).getOpcode() == ISD::Constant &&
4825       !TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
4826                           N0.getValueType())) {
4827     SDValue X = N0.getOperand(0).getOperand(0);
4828     if (X.getValueType().bitsLT(VT)) {
4829       X = DAG.getNode(ISD::ANY_EXTEND, N->getDebugLoc(), VT, X);
4830     } else if (X.getValueType().bitsGT(VT)) {
4831       X = DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, X);
4832     }
4833     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4834     Mask = Mask.zext(VT.getSizeInBits());
4835     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
4836                        X, DAG.getConstant(Mask, VT));
4837   }
4838
4839   // fold (aext (load x)) -> (aext (truncate (extload x)))
4840   // None of the supported targets knows how to perform load and any_ext
4841   // on vectors in one instruction.  We only perform this transformation on
4842   // scalars.
4843   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
4844       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
4845        TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType()))) {
4846     bool DoXform = true;
4847     SmallVector<SDNode*, 4> SetCCs;
4848     if (!N0.hasOneUse())
4849       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ANY_EXTEND, SetCCs, TLI);
4850     if (DoXform) {
4851       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4852       SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, N->getDebugLoc(), VT,
4853                                        LN0->getChain(),
4854                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4855                                        N0.getValueType(),
4856                                        LN0->isVolatile(), LN0->isNonTemporal(),
4857                                        LN0->getAlignment());
4858       CombineTo(N, ExtLoad);
4859       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
4860                                   N0.getValueType(), ExtLoad);
4861       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
4862       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, N->getDebugLoc(),
4863                       ISD::ANY_EXTEND);
4864       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4865     }
4866   }
4867
4868   // fold (aext (zextload x)) -> (aext (truncate (zextload x)))
4869   // fold (aext (sextload x)) -> (aext (truncate (sextload x)))
4870   // fold (aext ( extload x)) -> (aext (truncate (extload  x)))
4871   if (N0.getOpcode() == ISD::LOAD &&
4872       !ISD::isNON_EXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
4873       N0.hasOneUse()) {
4874     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4875     EVT MemVT = LN0->getMemoryVT();
4876     SDValue ExtLoad = DAG.getExtLoad(LN0->getExtensionType(), N->getDebugLoc(),
4877                                      VT, LN0->getChain(), LN0->getBasePtr(),
4878                                      LN0->getPointerInfo(), MemVT,
4879                                      LN0->isVolatile(), LN0->isNonTemporal(),
4880                                      LN0->getAlignment());
4881     CombineTo(N, ExtLoad);
4882     CombineTo(N0.getNode(),
4883               DAG.getNode(ISD::TRUNCATE, N0.getDebugLoc(),
4884                           N0.getValueType(), ExtLoad),
4885               ExtLoad.getValue(1));
4886     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4887   }
4888
4889   if (N0.getOpcode() == ISD::SETCC) {
4890     // aext(setcc) -> sext_in_reg(vsetcc) for vectors.
4891     // Only do this before legalize for now.
4892     if (VT.isVector() && !LegalOperations) {
4893       EVT N0VT = N0.getOperand(0).getValueType();
4894         // We know that the # elements of the results is the same as the
4895         // # elements of the compare (and the # elements of the compare result
4896         // for that matter).  Check to see that they are the same size.  If so,
4897         // we know that the element size of the sext'd result matches the
4898         // element size of the compare operands.
4899       if (VT.getSizeInBits() == N0VT.getSizeInBits())
4900         return DAG.getSetCC(N->getDebugLoc(), VT, N0.getOperand(0),
4901                              N0.getOperand(1),
4902                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
4903       // If the desired elements are smaller or larger than the source
4904       // elements we can use a matching integer vector type and then
4905       // truncate/sign extend
4906       else {
4907         EVT MatchingElementType =
4908           EVT::getIntegerVT(*DAG.getContext(),
4909                             N0VT.getScalarType().getSizeInBits());
4910         EVT MatchingVectorType =
4911           EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
4912                            N0VT.getVectorNumElements());
4913         SDValue VsetCC =
4914           DAG.getSetCC(N->getDebugLoc(), MatchingVectorType, N0.getOperand(0),
4915                         N0.getOperand(1),
4916                         cast<CondCodeSDNode>(N0.getOperand(2))->get());
4917         return DAG.getSExtOrTrunc(VsetCC, N->getDebugLoc(), VT);
4918       }
4919     }
4920
4921     // aext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
4922     SDValue SCC =
4923       SimplifySelectCC(N->getDebugLoc(), N0.getOperand(0), N0.getOperand(1),
4924                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
4925                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
4926     if (SCC.getNode())
4927       return SCC;
4928   }
4929
4930   return SDValue();
4931 }
4932
4933 /// GetDemandedBits - See if the specified operand can be simplified with the
4934 /// knowledge that only the bits specified by Mask are used.  If so, return the
4935 /// simpler operand, otherwise return a null SDValue.
4936 SDValue DAGCombiner::GetDemandedBits(SDValue V, const APInt &Mask) {
4937   switch (V.getOpcode()) {
4938   default: break;
4939   case ISD::Constant: {
4940     const ConstantSDNode *CV = cast<ConstantSDNode>(V.getNode());
4941     assert(CV != 0 && "Const value should be ConstSDNode.");
4942     const APInt &CVal = CV->getAPIntValue();
4943     APInt NewVal = CVal & Mask;
4944     if (NewVal != CVal) {
4945       return DAG.getConstant(NewVal, V.getValueType());
4946     }
4947     break;
4948   }
4949   case ISD::OR:
4950   case ISD::XOR:
4951     // If the LHS or RHS don't contribute bits to the or, drop them.
4952     if (DAG.MaskedValueIsZero(V.getOperand(0), Mask))
4953       return V.getOperand(1);
4954     if (DAG.MaskedValueIsZero(V.getOperand(1), Mask))
4955       return V.getOperand(0);
4956     break;
4957   case ISD::SRL:
4958     // Only look at single-use SRLs.
4959     if (!V.getNode()->hasOneUse())
4960       break;
4961     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(V.getOperand(1))) {
4962       // See if we can recursively simplify the LHS.
4963       unsigned Amt = RHSC->getZExtValue();
4964
4965       // Watch out for shift count overflow though.
4966       if (Amt >= Mask.getBitWidth()) break;
4967       APInt NewMask = Mask << Amt;
4968       SDValue SimplifyLHS = GetDemandedBits(V.getOperand(0), NewMask);
4969       if (SimplifyLHS.getNode())
4970         return DAG.getNode(ISD::SRL, V.getDebugLoc(), V.getValueType(),
4971                            SimplifyLHS, V.getOperand(1));
4972     }
4973   }
4974   return SDValue();
4975 }
4976
4977 /// ReduceLoadWidth - If the result of a wider load is shifted to right of N
4978 /// bits and then truncated to a narrower type and where N is a multiple
4979 /// of number of bits of the narrower type, transform it to a narrower load
4980 /// from address + N / num of bits of new type. If the result is to be
4981 /// extended, also fold the extension to form a extending load.
4982 SDValue DAGCombiner::ReduceLoadWidth(SDNode *N) {
4983   unsigned Opc = N->getOpcode();
4984
4985   ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
4986   SDValue N0 = N->getOperand(0);
4987   EVT VT = N->getValueType(0);
4988   EVT ExtVT = VT;
4989
4990   // This transformation isn't valid for vector loads.
4991   if (VT.isVector())
4992     return SDValue();
4993
4994   // Special case: SIGN_EXTEND_INREG is basically truncating to ExtVT then
4995   // extended to VT.
4996   if (Opc == ISD::SIGN_EXTEND_INREG) {
4997     ExtType = ISD::SEXTLOAD;
4998     ExtVT = cast<VTSDNode>(N->getOperand(1))->getVT();
4999   } else if (Opc == ISD::SRL) {
5000     // Another special-case: SRL is basically zero-extending a narrower value.
5001     ExtType = ISD::ZEXTLOAD;
5002     N0 = SDValue(N, 0);
5003     ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1));
5004     if (!N01) return SDValue();
5005     ExtVT = EVT::getIntegerVT(*DAG.getContext(),
5006                               VT.getSizeInBits() - N01->getZExtValue());
5007   }
5008   if (LegalOperations && !TLI.isLoadExtLegal(ExtType, ExtVT))
5009     return SDValue();
5010
5011   unsigned EVTBits = ExtVT.getSizeInBits();
5012
5013   // Do not generate loads of non-round integer types since these can
5014   // be expensive (and would be wrong if the type is not byte sized).
5015   if (!ExtVT.isRound())
5016     return SDValue();
5017
5018   unsigned ShAmt = 0;
5019   if (N0.getOpcode() == ISD::SRL && N0.hasOneUse()) {
5020     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
5021       ShAmt = N01->getZExtValue();
5022       // Is the shift amount a multiple of size of VT?
5023       if ((ShAmt & (EVTBits-1)) == 0) {
5024         N0 = N0.getOperand(0);
5025         // Is the load width a multiple of size of VT?
5026         if ((N0.getValueType().getSizeInBits() & (EVTBits-1)) != 0)
5027           return SDValue();
5028       }
5029
5030       // At this point, we must have a load or else we can't do the transform.
5031       if (!isa<LoadSDNode>(N0)) return SDValue();
5032
5033       // If the shift amount is larger than the input type then we're not
5034       // accessing any of the loaded bytes.  If the load was a zextload/extload
5035       // then the result of the shift+trunc is zero/undef (handled elsewhere).
5036       // If the load was a sextload then the result is a splat of the sign bit
5037       // of the extended byte.  This is not worth optimizing for.
5038       if (ShAmt >= cast<LoadSDNode>(N0)->getMemoryVT().getSizeInBits())
5039         return SDValue();
5040     }
5041   }
5042
5043   // If the load is shifted left (and the result isn't shifted back right),
5044   // we can fold the truncate through the shift.
5045   unsigned ShLeftAmt = 0;
5046   if (ShAmt == 0 && N0.getOpcode() == ISD::SHL && N0.hasOneUse() &&
5047       ExtVT == VT && TLI.isNarrowingProfitable(N0.getValueType(), VT)) {
5048     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
5049       ShLeftAmt = N01->getZExtValue();
5050       N0 = N0.getOperand(0);
5051     }
5052   }
5053
5054   // If we haven't found a load, we can't narrow it.  Don't transform one with
5055   // multiple uses, this would require adding a new load.
5056   if (!isa<LoadSDNode>(N0) || !N0.hasOneUse() ||
5057       // Don't change the width of a volatile load.
5058       cast<LoadSDNode>(N0)->isVolatile())
5059     return SDValue();
5060
5061   // Verify that we are actually reducing a load width here.
5062   if (cast<LoadSDNode>(N0)->getMemoryVT().getSizeInBits() < EVTBits)
5063     return SDValue();
5064
5065   LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5066   EVT PtrType = N0.getOperand(1).getValueType();
5067
5068   if (PtrType == MVT::Untyped || PtrType.isExtended())
5069     // It's not possible to generate a constant of extended or untyped type.
5070     return SDValue();
5071
5072   // For big endian targets, we need to adjust the offset to the pointer to
5073   // load the correct bytes.
5074   if (TLI.isBigEndian()) {
5075     unsigned LVTStoreBits = LN0->getMemoryVT().getStoreSizeInBits();
5076     unsigned EVTStoreBits = ExtVT.getStoreSizeInBits();
5077     ShAmt = LVTStoreBits - EVTStoreBits - ShAmt;
5078   }
5079
5080   uint64_t PtrOff = ShAmt / 8;
5081   unsigned NewAlign = MinAlign(LN0->getAlignment(), PtrOff);
5082   SDValue NewPtr = DAG.getNode(ISD::ADD, LN0->getDebugLoc(),
5083                                PtrType, LN0->getBasePtr(),
5084                                DAG.getConstant(PtrOff, PtrType));
5085   AddToWorkList(NewPtr.getNode());
5086
5087   SDValue Load;
5088   if (ExtType == ISD::NON_EXTLOAD)
5089     Load =  DAG.getLoad(VT, N0.getDebugLoc(), LN0->getChain(), NewPtr,
5090                         LN0->getPointerInfo().getWithOffset(PtrOff),
5091                         LN0->isVolatile(), LN0->isNonTemporal(),
5092                         LN0->isInvariant(), NewAlign);
5093   else
5094     Load = DAG.getExtLoad(ExtType, N0.getDebugLoc(), VT, LN0->getChain(),NewPtr,
5095                           LN0->getPointerInfo().getWithOffset(PtrOff),
5096                           ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
5097                           NewAlign);
5098
5099   // Replace the old load's chain with the new load's chain.
5100   WorkListRemover DeadNodes(*this);
5101   DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), Load.getValue(1));
5102
5103   // Shift the result left, if we've swallowed a left shift.
5104   SDValue Result = Load;
5105   if (ShLeftAmt != 0) {
5106     EVT ShImmTy = getShiftAmountTy(Result.getValueType());
5107     if (!isUIntN(ShImmTy.getSizeInBits(), ShLeftAmt))
5108       ShImmTy = VT;
5109     Result = DAG.getNode(ISD::SHL, N0.getDebugLoc(), VT,
5110                          Result, DAG.getConstant(ShLeftAmt, ShImmTy));
5111   }
5112
5113   // Return the new loaded value.
5114   return Result;
5115 }
5116
5117 SDValue DAGCombiner::visitSIGN_EXTEND_INREG(SDNode *N) {
5118   SDValue N0 = N->getOperand(0);
5119   SDValue N1 = N->getOperand(1);
5120   EVT VT = N->getValueType(0);
5121   EVT EVT = cast<VTSDNode>(N1)->getVT();
5122   unsigned VTBits = VT.getScalarType().getSizeInBits();
5123   unsigned EVTBits = EVT.getScalarType().getSizeInBits();
5124
5125   // fold (sext_in_reg c1) -> c1
5126   if (isa<ConstantSDNode>(N0) || N0.getOpcode() == ISD::UNDEF)
5127     return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(), VT, N0, N1);
5128
5129   // If the input is already sign extended, just drop the extension.
5130   if (DAG.ComputeNumSignBits(N0) >= VTBits-EVTBits+1)
5131     return N0;
5132
5133   // fold (sext_in_reg (sext_in_reg x, VT2), VT1) -> (sext_in_reg x, minVT) pt2
5134   if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
5135       EVT.bitsLT(cast<VTSDNode>(N0.getOperand(1))->getVT())) {
5136     return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(), VT,
5137                        N0.getOperand(0), N1);
5138   }
5139
5140   // fold (sext_in_reg (sext x)) -> (sext x)
5141   // fold (sext_in_reg (aext x)) -> (sext x)
5142   // if x is small enough.
5143   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND) {
5144     SDValue N00 = N0.getOperand(0);
5145     if (N00.getValueType().getScalarType().getSizeInBits() <= EVTBits &&
5146         (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND, VT)))
5147       return DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT, N00, N1);
5148   }
5149
5150   // fold (sext_in_reg x) -> (zext_in_reg x) if the sign bit is known zero.
5151   if (DAG.MaskedValueIsZero(N0, APInt::getBitsSet(VTBits, EVTBits-1, EVTBits)))
5152     return DAG.getZeroExtendInReg(N0, N->getDebugLoc(), EVT);
5153
5154   // fold operands of sext_in_reg based on knowledge that the top bits are not
5155   // demanded.
5156   if (SimplifyDemandedBits(SDValue(N, 0)))
5157     return SDValue(N, 0);
5158
5159   // fold (sext_in_reg (load x)) -> (smaller sextload x)
5160   // fold (sext_in_reg (srl (load x), c)) -> (smaller sextload (x+c/evtbits))
5161   SDValue NarrowLoad = ReduceLoadWidth(N);
5162   if (NarrowLoad.getNode())
5163     return NarrowLoad;
5164
5165   // fold (sext_in_reg (srl X, 24), i8) -> (sra X, 24)
5166   // fold (sext_in_reg (srl X, 23), i8) -> (sra X, 23) iff possible.
5167   // We already fold "(sext_in_reg (srl X, 25), i8) -> srl X, 25" above.
5168   if (N0.getOpcode() == ISD::SRL) {
5169     if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
5170       if (ShAmt->getZExtValue()+EVTBits <= VTBits) {
5171         // We can turn this into an SRA iff the input to the SRL is already sign
5172         // extended enough.
5173         unsigned InSignBits = DAG.ComputeNumSignBits(N0.getOperand(0));
5174         if (VTBits-(ShAmt->getZExtValue()+EVTBits) < InSignBits)
5175           return DAG.getNode(ISD::SRA, N->getDebugLoc(), VT,
5176                              N0.getOperand(0), N0.getOperand(1));
5177       }
5178   }
5179
5180   // fold (sext_inreg (extload x)) -> (sextload x)
5181   if (ISD::isEXTLoad(N0.getNode()) &&
5182       ISD::isUNINDEXEDLoad(N0.getNode()) &&
5183       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
5184       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5185        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
5186     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5187     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, N->getDebugLoc(), VT,
5188                                      LN0->getChain(),
5189                                      LN0->getBasePtr(), LN0->getPointerInfo(),
5190                                      EVT,
5191                                      LN0->isVolatile(), LN0->isNonTemporal(),
5192                                      LN0->getAlignment());
5193     CombineTo(N, ExtLoad);
5194     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
5195     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5196   }
5197   // fold (sext_inreg (zextload x)) -> (sextload x) iff load has one use
5198   if (ISD::isZEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
5199       N0.hasOneUse() &&
5200       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
5201       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5202        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
5203     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5204     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, N->getDebugLoc(), VT,
5205                                      LN0->getChain(),
5206                                      LN0->getBasePtr(), LN0->getPointerInfo(),
5207                                      EVT,
5208                                      LN0->isVolatile(), LN0->isNonTemporal(),
5209                                      LN0->getAlignment());
5210     CombineTo(N, ExtLoad);
5211     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
5212     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5213   }
5214
5215   // Form (sext_inreg (bswap >> 16)) or (sext_inreg (rotl (bswap) 16))
5216   if (EVTBits <= 16 && N0.getOpcode() == ISD::OR) {
5217     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
5218                                        N0.getOperand(1), false);
5219     if (BSwap.getNode() != 0)
5220       return DAG.getNode(ISD::SIGN_EXTEND_INREG, N->getDebugLoc(), VT,
5221                          BSwap, N1);
5222   }
5223
5224   return SDValue();
5225 }
5226
5227 SDValue DAGCombiner::visitTRUNCATE(SDNode *N) {
5228   SDValue N0 = N->getOperand(0);
5229   EVT VT = N->getValueType(0);
5230   bool isLE = TLI.isLittleEndian();
5231
5232   // noop truncate
5233   if (N0.getValueType() == N->getValueType(0))
5234     return N0;
5235   // fold (truncate c1) -> c1
5236   if (isa<ConstantSDNode>(N0))
5237     return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, N0);
5238   // fold (truncate (truncate x)) -> (truncate x)
5239   if (N0.getOpcode() == ISD::TRUNCATE)
5240     return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, N0.getOperand(0));
5241   // fold (truncate (ext x)) -> (ext x) or (truncate x) or x
5242   if (N0.getOpcode() == ISD::ZERO_EXTEND ||
5243       N0.getOpcode() == ISD::SIGN_EXTEND ||
5244       N0.getOpcode() == ISD::ANY_EXTEND) {
5245     if (N0.getOperand(0).getValueType().bitsLT(VT))
5246       // if the source is smaller than the dest, we still need an extend
5247       return DAG.getNode(N0.getOpcode(), N->getDebugLoc(), VT,
5248                          N0.getOperand(0));
5249     else if (N0.getOperand(0).getValueType().bitsGT(VT))
5250       // if the source is larger than the dest, than we just need the truncate
5251       return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, N0.getOperand(0));
5252     else
5253       // if the source and dest are the same type, we can drop both the extend
5254       // and the truncate.
5255       return N0.getOperand(0);
5256   }
5257
5258   // Fold extract-and-trunc into a narrow extract. For example:
5259   //   i64 x = EXTRACT_VECTOR_ELT(v2i64 val, i32 1)
5260   //   i32 y = TRUNCATE(i64 x)
5261   //        -- becomes --
5262   //   v16i8 b = BITCAST (v2i64 val)
5263   //   i8 x = EXTRACT_VECTOR_ELT(v16i8 b, i32 8)
5264   //
5265   // Note: We only run this optimization after type legalization (which often
5266   // creates this pattern) and before operation legalization after which
5267   // we need to be more careful about the vector instructions that we generate.
5268   if (N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5269       LegalTypes && !LegalOperations && N0->hasOneUse()) {
5270
5271     EVT VecTy = N0.getOperand(0).getValueType();
5272     EVT ExTy = N0.getValueType();
5273     EVT TrTy = N->getValueType(0);
5274
5275     unsigned NumElem = VecTy.getVectorNumElements();
5276     unsigned SizeRatio = ExTy.getSizeInBits()/TrTy.getSizeInBits();
5277
5278     EVT NVT = EVT::getVectorVT(*DAG.getContext(), TrTy, SizeRatio * NumElem);
5279     assert(NVT.getSizeInBits() == VecTy.getSizeInBits() && "Invalid Size");
5280
5281     SDValue EltNo = N0->getOperand(1);
5282     if (isa<ConstantSDNode>(EltNo) && isTypeLegal(NVT)) {
5283       int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
5284       EVT IndexTy = N0->getOperand(1).getValueType();
5285       int Index = isLE ? (Elt*SizeRatio) : (Elt*SizeRatio + (SizeRatio-1));
5286
5287       SDValue V = DAG.getNode(ISD::BITCAST, N->getDebugLoc(),
5288                               NVT, N0.getOperand(0));
5289
5290       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT,
5291                          N->getDebugLoc(), TrTy, V,
5292                          DAG.getConstant(Index, IndexTy));
5293     }
5294   }
5295
5296   // See if we can simplify the input to this truncate through knowledge that
5297   // only the low bits are being used.
5298   // For example "trunc (or (shl x, 8), y)" // -> trunc y
5299   // Currently we only perform this optimization on scalars because vectors
5300   // may have different active low bits.
5301   if (!VT.isVector()) {
5302     SDValue Shorter =
5303       GetDemandedBits(N0, APInt::getLowBitsSet(N0.getValueSizeInBits(),
5304                                                VT.getSizeInBits()));
5305     if (Shorter.getNode())
5306       return DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, Shorter);
5307   }
5308   // fold (truncate (load x)) -> (smaller load x)
5309   // fold (truncate (srl (load x), c)) -> (smaller load (x+c/evtbits))
5310   if (!LegalTypes || TLI.isTypeDesirableForOp(N0.getOpcode(), VT)) {
5311     SDValue Reduced = ReduceLoadWidth(N);
5312     if (Reduced.getNode())
5313       return Reduced;
5314   }
5315
5316   // Simplify the operands using demanded-bits information.
5317   if (!VT.isVector() &&
5318       SimplifyDemandedBits(SDValue(N, 0)))
5319     return SDValue(N, 0);
5320
5321   return SDValue();
5322 }
5323
5324 static SDNode *getBuildPairElt(SDNode *N, unsigned i) {
5325   SDValue Elt = N->getOperand(i);
5326   if (Elt.getOpcode() != ISD::MERGE_VALUES)
5327     return Elt.getNode();
5328   return Elt.getOperand(Elt.getResNo()).getNode();
5329 }
5330
5331 /// CombineConsecutiveLoads - build_pair (load, load) -> load
5332 /// if load locations are consecutive.
5333 SDValue DAGCombiner::CombineConsecutiveLoads(SDNode *N, EVT VT) {
5334   assert(N->getOpcode() == ISD::BUILD_PAIR);
5335
5336   LoadSDNode *LD1 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 0));
5337   LoadSDNode *LD2 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 1));
5338   if (!LD1 || !LD2 || !ISD::isNON_EXTLoad(LD1) || !LD1->hasOneUse() ||
5339       LD1->getPointerInfo().getAddrSpace() !=
5340          LD2->getPointerInfo().getAddrSpace())
5341     return SDValue();
5342   EVT LD1VT = LD1->getValueType(0);
5343
5344   if (ISD::isNON_EXTLoad(LD2) &&
5345       LD2->hasOneUse() &&
5346       // If both are volatile this would reduce the number of volatile loads.
5347       // If one is volatile it might be ok, but play conservative and bail out.
5348       !LD1->isVolatile() &&
5349       !LD2->isVolatile() &&
5350       DAG.isConsecutiveLoad(LD2, LD1, LD1VT.getSizeInBits()/8, 1)) {
5351     unsigned Align = LD1->getAlignment();
5352     unsigned NewAlign = TLI.getTargetData()->
5353       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
5354
5355     if (NewAlign <= Align &&
5356         (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT)))
5357       return DAG.getLoad(VT, N->getDebugLoc(), LD1->getChain(),
5358                          LD1->getBasePtr(), LD1->getPointerInfo(),
5359                          false, false, false, Align);
5360   }
5361
5362   return SDValue();
5363 }
5364
5365 SDValue DAGCombiner::visitBITCAST(SDNode *N) {
5366   SDValue N0 = N->getOperand(0);
5367   EVT VT = N->getValueType(0);
5368
5369   // If the input is a BUILD_VECTOR with all constant elements, fold this now.
5370   // Only do this before legalize, since afterward the target may be depending
5371   // on the bitconvert.
5372   // First check to see if this is all constant.
5373   if (!LegalTypes &&
5374       N0.getOpcode() == ISD::BUILD_VECTOR && N0.getNode()->hasOneUse() &&
5375       VT.isVector()) {
5376     bool isSimple = true;
5377     for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i)
5378       if (N0.getOperand(i).getOpcode() != ISD::UNDEF &&
5379           N0.getOperand(i).getOpcode() != ISD::Constant &&
5380           N0.getOperand(i).getOpcode() != ISD::ConstantFP) {
5381         isSimple = false;
5382         break;
5383       }
5384
5385     EVT DestEltVT = N->getValueType(0).getVectorElementType();
5386     assert(!DestEltVT.isVector() &&
5387            "Element type of vector ValueType must not be vector!");
5388     if (isSimple)
5389       return ConstantFoldBITCASTofBUILD_VECTOR(N0.getNode(), DestEltVT);
5390   }
5391
5392   // If the input is a constant, let getNode fold it.
5393   if (isa<ConstantSDNode>(N0) || isa<ConstantFPSDNode>(N0)) {
5394     SDValue Res = DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT, N0);
5395     if (Res.getNode() != N) {
5396       if (!LegalOperations ||
5397           TLI.isOperationLegal(Res.getNode()->getOpcode(), VT))
5398         return Res;
5399
5400       // Folding it resulted in an illegal node, and it's too late to
5401       // do that. Clean up the old node and forego the transformation.
5402       // Ideally this won't happen very often, because instcombine
5403       // and the earlier dagcombine runs (where illegal nodes are
5404       // permitted) should have folded most of them already.
5405       DAG.DeleteNode(Res.getNode());
5406     }
5407   }
5408
5409   // (conv (conv x, t1), t2) -> (conv x, t2)
5410   if (N0.getOpcode() == ISD::BITCAST)
5411     return DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT,
5412                        N0.getOperand(0));
5413
5414   // fold (conv (load x)) -> (load (conv*)x)
5415   // If the resultant load doesn't need a higher alignment than the original!
5416   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
5417       // Do not change the width of a volatile load.
5418       !cast<LoadSDNode>(N0)->isVolatile() &&
5419       (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT))) {
5420     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5421     unsigned Align = TLI.getTargetData()->
5422       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
5423     unsigned OrigAlign = LN0->getAlignment();
5424
5425     if (Align <= OrigAlign) {
5426       SDValue Load = DAG.getLoad(VT, N->getDebugLoc(), LN0->getChain(),
5427                                  LN0->getBasePtr(), LN0->getPointerInfo(),
5428                                  LN0->isVolatile(), LN0->isNonTemporal(),
5429                                  LN0->isInvariant(), OrigAlign);
5430       AddToWorkList(N);
5431       CombineTo(N0.getNode(),
5432                 DAG.getNode(ISD::BITCAST, N0.getDebugLoc(),
5433                             N0.getValueType(), Load),
5434                 Load.getValue(1));
5435       return Load;
5436     }
5437   }
5438
5439   // fold (bitconvert (fneg x)) -> (xor (bitconvert x), signbit)
5440   // fold (bitconvert (fabs x)) -> (and (bitconvert x), (not signbit))
5441   // This often reduces constant pool loads.
5442   if (((N0.getOpcode() == ISD::FNEG && !TLI.isFNegFree(VT)) ||
5443        (N0.getOpcode() == ISD::FABS && !TLI.isFAbsFree(VT))) &&
5444       N0.getNode()->hasOneUse() && VT.isInteger() &&
5445       !VT.isVector() && !N0.getValueType().isVector()) {
5446     SDValue NewConv = DAG.getNode(ISD::BITCAST, N0.getDebugLoc(), VT,
5447                                   N0.getOperand(0));
5448     AddToWorkList(NewConv.getNode());
5449
5450     APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
5451     if (N0.getOpcode() == ISD::FNEG)
5452       return DAG.getNode(ISD::XOR, N->getDebugLoc(), VT,
5453                          NewConv, DAG.getConstant(SignBit, VT));
5454     assert(N0.getOpcode() == ISD::FABS);
5455     return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
5456                        NewConv, DAG.getConstant(~SignBit, VT));
5457   }
5458
5459   // fold (bitconvert (fcopysign cst, x)) ->
5460   //         (or (and (bitconvert x), sign), (and cst, (not sign)))
5461   // Note that we don't handle (copysign x, cst) because this can always be
5462   // folded to an fneg or fabs.
5463   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse() &&
5464       isa<ConstantFPSDNode>(N0.getOperand(0)) &&
5465       VT.isInteger() && !VT.isVector()) {
5466     unsigned OrigXWidth = N0.getOperand(1).getValueType().getSizeInBits();
5467     EVT IntXVT = EVT::getIntegerVT(*DAG.getContext(), OrigXWidth);
5468     if (isTypeLegal(IntXVT)) {
5469       SDValue X = DAG.getNode(ISD::BITCAST, N0.getDebugLoc(),
5470                               IntXVT, N0.getOperand(1));
5471       AddToWorkList(X.getNode());
5472
5473       // If X has a different width than the result/lhs, sext it or truncate it.
5474       unsigned VTWidth = VT.getSizeInBits();
5475       if (OrigXWidth < VTWidth) {
5476         X = DAG.getNode(ISD::SIGN_EXTEND, N->getDebugLoc(), VT, X);
5477         AddToWorkList(X.getNode());
5478       } else if (OrigXWidth > VTWidth) {
5479         // To get the sign bit in the right place, we have to shift it right
5480         // before truncating.
5481         X = DAG.getNode(ISD::SRL, X.getDebugLoc(),
5482                         X.getValueType(), X,
5483                         DAG.getConstant(OrigXWidth-VTWidth, X.getValueType()));
5484         AddToWorkList(X.getNode());
5485         X = DAG.getNode(ISD::TRUNCATE, X.getDebugLoc(), VT, X);
5486         AddToWorkList(X.getNode());
5487       }
5488
5489       APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
5490       X = DAG.getNode(ISD::AND, X.getDebugLoc(), VT,
5491                       X, DAG.getConstant(SignBit, VT));
5492       AddToWorkList(X.getNode());
5493
5494       SDValue Cst = DAG.getNode(ISD::BITCAST, N0.getDebugLoc(),
5495                                 VT, N0.getOperand(0));
5496       Cst = DAG.getNode(ISD::AND, Cst.getDebugLoc(), VT,
5497                         Cst, DAG.getConstant(~SignBit, VT));
5498       AddToWorkList(Cst.getNode());
5499
5500       return DAG.getNode(ISD::OR, N->getDebugLoc(), VT, X, Cst);
5501     }
5502   }
5503
5504   // bitconvert(build_pair(ld, ld)) -> ld iff load locations are consecutive.
5505   if (N0.getOpcode() == ISD::BUILD_PAIR) {
5506     SDValue CombineLD = CombineConsecutiveLoads(N0.getNode(), VT);
5507     if (CombineLD.getNode())
5508       return CombineLD;
5509   }
5510
5511   return SDValue();
5512 }
5513
5514 SDValue DAGCombiner::visitBUILD_PAIR(SDNode *N) {
5515   EVT VT = N->getValueType(0);
5516   return CombineConsecutiveLoads(N, VT);
5517 }
5518
5519 /// ConstantFoldBITCASTofBUILD_VECTOR - We know that BV is a build_vector
5520 /// node with Constant, ConstantFP or Undef operands.  DstEltVT indicates the
5521 /// destination element value type.
5522 SDValue DAGCombiner::
5523 ConstantFoldBITCASTofBUILD_VECTOR(SDNode *BV, EVT DstEltVT) {
5524   EVT SrcEltVT = BV->getValueType(0).getVectorElementType();
5525
5526   // If this is already the right type, we're done.
5527   if (SrcEltVT == DstEltVT) return SDValue(BV, 0);
5528
5529   unsigned SrcBitSize = SrcEltVT.getSizeInBits();
5530   unsigned DstBitSize = DstEltVT.getSizeInBits();
5531
5532   // If this is a conversion of N elements of one type to N elements of another
5533   // type, convert each element.  This handles FP<->INT cases.
5534   if (SrcBitSize == DstBitSize) {
5535     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
5536                               BV->getValueType(0).getVectorNumElements());
5537
5538     // Due to the FP element handling below calling this routine recursively,
5539     // we can end up with a scalar-to-vector node here.
5540     if (BV->getOpcode() == ISD::SCALAR_TO_VECTOR)
5541       return DAG.getNode(ISD::SCALAR_TO_VECTOR, BV->getDebugLoc(), VT,
5542                          DAG.getNode(ISD::BITCAST, BV->getDebugLoc(),
5543                                      DstEltVT, BV->getOperand(0)));
5544
5545     SmallVector<SDValue, 8> Ops;
5546     for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
5547       SDValue Op = BV->getOperand(i);
5548       // If the vector element type is not legal, the BUILD_VECTOR operands
5549       // are promoted and implicitly truncated.  Make that explicit here.
5550       if (Op.getValueType() != SrcEltVT)
5551         Op = DAG.getNode(ISD::TRUNCATE, BV->getDebugLoc(), SrcEltVT, Op);
5552       Ops.push_back(DAG.getNode(ISD::BITCAST, BV->getDebugLoc(),
5553                                 DstEltVT, Op));
5554       AddToWorkList(Ops.back().getNode());
5555     }
5556     return DAG.getNode(ISD::BUILD_VECTOR, BV->getDebugLoc(), VT,
5557                        &Ops[0], Ops.size());
5558   }
5559
5560   // Otherwise, we're growing or shrinking the elements.  To avoid having to
5561   // handle annoying details of growing/shrinking FP values, we convert them to
5562   // int first.
5563   if (SrcEltVT.isFloatingPoint()) {
5564     // Convert the input float vector to a int vector where the elements are the
5565     // same sizes.
5566     assert((SrcEltVT == MVT::f32 || SrcEltVT == MVT::f64) && "Unknown FP VT!");
5567     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), SrcEltVT.getSizeInBits());
5568     BV = ConstantFoldBITCASTofBUILD_VECTOR(BV, IntVT).getNode();
5569     SrcEltVT = IntVT;
5570   }
5571
5572   // Now we know the input is an integer vector.  If the output is a FP type,
5573   // convert to integer first, then to FP of the right size.
5574   if (DstEltVT.isFloatingPoint()) {
5575     assert((DstEltVT == MVT::f32 || DstEltVT == MVT::f64) && "Unknown FP VT!");
5576     EVT TmpVT = EVT::getIntegerVT(*DAG.getContext(), DstEltVT.getSizeInBits());
5577     SDNode *Tmp = ConstantFoldBITCASTofBUILD_VECTOR(BV, TmpVT).getNode();
5578
5579     // Next, convert to FP elements of the same size.
5580     return ConstantFoldBITCASTofBUILD_VECTOR(Tmp, DstEltVT);
5581   }
5582
5583   // Okay, we know the src/dst types are both integers of differing types.
5584   // Handling growing first.
5585   assert(SrcEltVT.isInteger() && DstEltVT.isInteger());
5586   if (SrcBitSize < DstBitSize) {
5587     unsigned NumInputsPerOutput = DstBitSize/SrcBitSize;
5588
5589     SmallVector<SDValue, 8> Ops;
5590     for (unsigned i = 0, e = BV->getNumOperands(); i != e;
5591          i += NumInputsPerOutput) {
5592       bool isLE = TLI.isLittleEndian();
5593       APInt NewBits = APInt(DstBitSize, 0);
5594       bool EltIsUndef = true;
5595       for (unsigned j = 0; j != NumInputsPerOutput; ++j) {
5596         // Shift the previously computed bits over.
5597         NewBits <<= SrcBitSize;
5598         SDValue Op = BV->getOperand(i+ (isLE ? (NumInputsPerOutput-j-1) : j));
5599         if (Op.getOpcode() == ISD::UNDEF) continue;
5600         EltIsUndef = false;
5601
5602         NewBits |= cast<ConstantSDNode>(Op)->getAPIntValue().
5603                    zextOrTrunc(SrcBitSize).zext(DstBitSize);
5604       }
5605
5606       if (EltIsUndef)
5607         Ops.push_back(DAG.getUNDEF(DstEltVT));
5608       else
5609         Ops.push_back(DAG.getConstant(NewBits, DstEltVT));
5610     }
5611
5612     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT, Ops.size());
5613     return DAG.getNode(ISD::BUILD_VECTOR, BV->getDebugLoc(), VT,
5614                        &Ops[0], Ops.size());
5615   }
5616
5617   // Finally, this must be the case where we are shrinking elements: each input
5618   // turns into multiple outputs.
5619   bool isS2V = ISD::isScalarToVector(BV);
5620   unsigned NumOutputsPerInput = SrcBitSize/DstBitSize;
5621   EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
5622                             NumOutputsPerInput*BV->getNumOperands());
5623   SmallVector<SDValue, 8> Ops;
5624
5625   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
5626     if (BV->getOperand(i).getOpcode() == ISD::UNDEF) {
5627       for (unsigned j = 0; j != NumOutputsPerInput; ++j)
5628         Ops.push_back(DAG.getUNDEF(DstEltVT));
5629       continue;
5630     }
5631
5632     APInt OpVal = cast<ConstantSDNode>(BV->getOperand(i))->
5633                   getAPIntValue().zextOrTrunc(SrcBitSize);
5634
5635     for (unsigned j = 0; j != NumOutputsPerInput; ++j) {
5636       APInt ThisVal = OpVal.trunc(DstBitSize);
5637       Ops.push_back(DAG.getConstant(ThisVal, DstEltVT));
5638       if (isS2V && i == 0 && j == 0 && ThisVal.zext(SrcBitSize) == OpVal)
5639         // Simply turn this into a SCALAR_TO_VECTOR of the new type.
5640         return DAG.getNode(ISD::SCALAR_TO_VECTOR, BV->getDebugLoc(), VT,
5641                            Ops[0]);
5642       OpVal = OpVal.lshr(DstBitSize);
5643     }
5644
5645     // For big endian targets, swap the order of the pieces of each element.
5646     if (TLI.isBigEndian())
5647       std::reverse(Ops.end()-NumOutputsPerInput, Ops.end());
5648   }
5649
5650   return DAG.getNode(ISD::BUILD_VECTOR, BV->getDebugLoc(), VT,
5651                      &Ops[0], Ops.size());
5652 }
5653
5654 SDValue DAGCombiner::visitFADD(SDNode *N) {
5655   SDValue N0 = N->getOperand(0);
5656   SDValue N1 = N->getOperand(1);
5657   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5658   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
5659   EVT VT = N->getValueType(0);
5660
5661   // fold vector ops
5662   if (VT.isVector()) {
5663     SDValue FoldedVOp = SimplifyVBinOp(N);
5664     if (FoldedVOp.getNode()) return FoldedVOp;
5665   }
5666
5667   // fold (fadd c1, c2) -> c1 + c2
5668   if (N0CFP && N1CFP && VT != MVT::ppcf128)
5669     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N0, N1);
5670   // canonicalize constant to RHS
5671   if (N0CFP && !N1CFP)
5672     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N1, N0);
5673   // fold (fadd A, 0) -> A
5674   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
5675       N1CFP->getValueAPF().isZero())
5676     return N0;
5677   // fold (fadd A, (fneg B)) -> (fsub A, B)
5678   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
5679       isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options) == 2)
5680     return DAG.getNode(ISD::FSUB, N->getDebugLoc(), VT, N0,
5681                        GetNegatedExpression(N1, DAG, LegalOperations));
5682   // fold (fadd (fneg A), B) -> (fsub B, A)
5683   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
5684       isNegatibleForFree(N0, LegalOperations, TLI, &DAG.getTarget().Options) == 2)
5685     return DAG.getNode(ISD::FSUB, N->getDebugLoc(), VT, N1,
5686                        GetNegatedExpression(N0, DAG, LegalOperations));
5687
5688   // If allowed, fold (fadd (fadd x, c1), c2) -> (fadd x, (fadd c1, c2))
5689   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
5690       N0.getOpcode() == ISD::FADD && N0.getNode()->hasOneUse() &&
5691       isa<ConstantFPSDNode>(N0.getOperand(1)))
5692     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N0.getOperand(0),
5693                        DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
5694                                    N0.getOperand(1), N1));
5695
5696   // In unsafe math mode, we can fold chains of FADD's of the same value
5697   // into multiplications.  This transform is not safe in general because
5698   // we are reducing the number of rounding steps.
5699   if (DAG.getTarget().Options.UnsafeFPMath &&
5700       TLI.isOperationLegalOrCustom(ISD::FMUL, VT) &&
5701       !N0CFP && !N1CFP) {
5702     if (N0.getOpcode() == ISD::FMUL) {
5703       ConstantFPSDNode *CFP00 = dyn_cast<ConstantFPSDNode>(N0.getOperand(0));
5704       ConstantFPSDNode *CFP01 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
5705
5706       // (fadd (fmul c, x), x) -> (fmul c+1, x)
5707       if (CFP00 && !CFP01 && N0.getOperand(1) == N1) {
5708         SDValue NewCFP = DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
5709                                      SDValue(CFP00, 0),
5710                                      DAG.getConstantFP(1.0, VT));
5711         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5712                            N1, NewCFP);
5713       }
5714
5715       // (fadd (fmul x, c), x) -> (fmul c+1, x)
5716       if (CFP01 && !CFP00 && N0.getOperand(0) == N1) {
5717         SDValue NewCFP = DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
5718                                      SDValue(CFP01, 0),
5719                                      DAG.getConstantFP(1.0, VT));
5720         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5721                            N1, NewCFP);
5722       }
5723
5724       // (fadd (fadd x, x), x) -> (fmul 3.0, x)
5725       if (!CFP00 && !CFP01 && N0.getOperand(0) == N0.getOperand(1) &&
5726           N0.getOperand(0) == N1) {
5727         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5728                            N1, DAG.getConstantFP(3.0, VT));
5729       }
5730
5731       // (fadd (fmul c, x), (fadd x, x)) -> (fmul c+2, x)
5732       if (CFP00 && !CFP01 && N1.getOpcode() == ISD::FADD &&
5733           N1.getOperand(0) == N1.getOperand(1) &&
5734           N0.getOperand(1) == N1.getOperand(0)) {
5735         SDValue NewCFP = DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
5736                                      SDValue(CFP00, 0),
5737                                      DAG.getConstantFP(2.0, VT));
5738         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5739                            N0.getOperand(1), NewCFP);
5740       }
5741
5742       // (fadd (fmul x, c), (fadd x, x)) -> (fmul c+2, x)
5743       if (CFP01 && !CFP00 && N1.getOpcode() == ISD::FADD &&
5744           N1.getOperand(0) == N1.getOperand(1) &&
5745           N0.getOperand(0) == N1.getOperand(0)) {
5746         SDValue NewCFP = DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
5747                                      SDValue(CFP01, 0),
5748                                      DAG.getConstantFP(2.0, VT));
5749         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5750                            N0.getOperand(0), NewCFP);
5751       }
5752     }
5753
5754     if (N1.getOpcode() == ISD::FMUL) {
5755       ConstantFPSDNode *CFP10 = dyn_cast<ConstantFPSDNode>(N1.getOperand(0));
5756       ConstantFPSDNode *CFP11 = dyn_cast<ConstantFPSDNode>(N1.getOperand(1));
5757
5758       // (fadd x, (fmul c, x)) -> (fmul c+1, x)
5759       if (CFP10 && !CFP11 && N1.getOperand(1) == N0) {
5760         SDValue NewCFP = DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
5761                                      SDValue(CFP10, 0),
5762                                      DAG.getConstantFP(1.0, VT));
5763         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5764                            N0, NewCFP);
5765       }
5766
5767       // (fadd x, (fmul x, c)) -> (fmul c+1, x)
5768       if (CFP11 && !CFP10 && N1.getOperand(0) == N0) {
5769         SDValue NewCFP = DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
5770                                      SDValue(CFP11, 0),
5771                                      DAG.getConstantFP(1.0, VT));
5772         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5773                            N0, NewCFP);
5774       }
5775
5776       // (fadd x, (fadd x, x)) -> (fmul 3.0, x)
5777       if (!CFP10 && !CFP11 && N1.getOperand(0) == N1.getOperand(1) &&
5778           N1.getOperand(0) == N0) {
5779         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5780                            N0, DAG.getConstantFP(3.0, VT));
5781       }
5782
5783       // (fadd (fadd x, x), (fmul c, x)) -> (fmul c+2, x)
5784       if (CFP10 && !CFP11 && N1.getOpcode() == ISD::FADD &&
5785           N1.getOperand(0) == N1.getOperand(1) &&
5786           N0.getOperand(1) == N1.getOperand(0)) {
5787         SDValue NewCFP = DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
5788                                      SDValue(CFP10, 0),
5789                                      DAG.getConstantFP(2.0, VT));
5790         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5791                            N0.getOperand(1), NewCFP);
5792       }
5793
5794       // (fadd (fadd x, x), (fmul x, c)) -> (fmul c+2, x)
5795       if (CFP11 && !CFP10 && N1.getOpcode() == ISD::FADD &&
5796           N1.getOperand(0) == N1.getOperand(1) &&
5797           N0.getOperand(0) == N1.getOperand(0)) {
5798         SDValue NewCFP = DAG.getNode(ISD::FADD, N->getDebugLoc(), VT,
5799                                      SDValue(CFP11, 0),
5800                                      DAG.getConstantFP(2.0, VT));
5801         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5802                            N0.getOperand(0), NewCFP);
5803       }
5804     }
5805
5806     // (fadd (fadd x, x), (fadd x, x)) -> (fmul 4.0, x)
5807     if (N0.getOpcode() == ISD::FADD && N1.getOpcode() == ISD::FADD &&
5808         N0.getOperand(0) == N0.getOperand(1) &&
5809         N1.getOperand(0) == N1.getOperand(1) &&
5810         N0.getOperand(0) == N1.getOperand(0)) {
5811       return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5812                          N0.getOperand(0),
5813                          DAG.getConstantFP(4.0, VT));
5814     }
5815   }
5816
5817   // FADD -> FMA combines:
5818   if ((DAG.getTarget().Options.AllowFPOpFusion == FPOpFusion::Fast ||
5819        DAG.getTarget().Options.UnsafeFPMath) &&
5820       DAG.getTarget().getTargetLowering()->isFMAFasterThanMulAndAdd(VT) &&
5821       TLI.isOperationLegalOrCustom(ISD::FMA, VT)) {
5822
5823     // fold (fadd (fmul x, y), z) -> (fma x, y, z)
5824     if (N0.getOpcode() == ISD::FMUL && N0->hasOneUse()) {
5825       return DAG.getNode(ISD::FMA, N->getDebugLoc(), VT,
5826                          N0.getOperand(0), N0.getOperand(1), N1);
5827     }
5828
5829     // fold (fadd x, (fmul y, z)) -> (fma y, z, x)
5830     // Note: Commutes FADD operands.
5831     if (N1.getOpcode() == ISD::FMUL && N1->hasOneUse()) {
5832       return DAG.getNode(ISD::FMA, N->getDebugLoc(), VT,
5833                          N1.getOperand(0), N1.getOperand(1), N0);
5834     }
5835   }
5836
5837   return SDValue();
5838 }
5839
5840 SDValue DAGCombiner::visitFSUB(SDNode *N) {
5841   SDValue N0 = N->getOperand(0);
5842   SDValue N1 = N->getOperand(1);
5843   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5844   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
5845   EVT VT = N->getValueType(0);
5846   DebugLoc dl = N->getDebugLoc();
5847
5848   // fold vector ops
5849   if (VT.isVector()) {
5850     SDValue FoldedVOp = SimplifyVBinOp(N);
5851     if (FoldedVOp.getNode()) return FoldedVOp;
5852   }
5853
5854   // fold (fsub c1, c2) -> c1-c2
5855   if (N0CFP && N1CFP && VT != MVT::ppcf128)
5856     return DAG.getNode(ISD::FSUB, N->getDebugLoc(), VT, N0, N1);
5857   // fold (fsub A, 0) -> A
5858   if (DAG.getTarget().Options.UnsafeFPMath &&
5859       N1CFP && N1CFP->getValueAPF().isZero())
5860     return N0;
5861   // fold (fsub 0, B) -> -B
5862   if (DAG.getTarget().Options.UnsafeFPMath &&
5863       N0CFP && N0CFP->getValueAPF().isZero()) {
5864     if (isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options))
5865       return GetNegatedExpression(N1, DAG, LegalOperations);
5866     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
5867       return DAG.getNode(ISD::FNEG, dl, VT, N1);
5868   }
5869   // fold (fsub A, (fneg B)) -> (fadd A, B)
5870   if (isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options))
5871     return DAG.getNode(ISD::FADD, dl, VT, N0,
5872                        GetNegatedExpression(N1, DAG, LegalOperations));
5873
5874   // If 'unsafe math' is enabled, fold
5875   //    (fsub x, x) -> 0.0 &
5876   //    (fsub x, (fadd x, y)) -> (fneg y) &
5877   //    (fsub x, (fadd y, x)) -> (fneg y)
5878   if (DAG.getTarget().Options.UnsafeFPMath) {
5879     if (N0 == N1)
5880       return DAG.getConstantFP(0.0f, VT);
5881
5882     if (N1.getOpcode() == ISD::FADD) {
5883       SDValue N10 = N1->getOperand(0);
5884       SDValue N11 = N1->getOperand(1);
5885
5886       if (N10 == N0 && isNegatibleForFree(N11, LegalOperations, TLI,
5887                                           &DAG.getTarget().Options))
5888         return GetNegatedExpression(N11, DAG, LegalOperations);
5889       else if (N11 == N0 && isNegatibleForFree(N10, LegalOperations, TLI,
5890                                                &DAG.getTarget().Options))
5891         return GetNegatedExpression(N10, DAG, LegalOperations);
5892     }
5893   }
5894
5895   // FSUB -> FMA combines:
5896   if ((DAG.getTarget().Options.AllowFPOpFusion == FPOpFusion::Fast ||
5897        DAG.getTarget().Options.UnsafeFPMath) &&
5898       DAG.getTarget().getTargetLowering()->isFMAFasterThanMulAndAdd(VT) &&
5899       TLI.isOperationLegalOrCustom(ISD::FMA, VT)) {
5900
5901     // fold (fsub (fmul x, y), z) -> (fma x, y, (fneg z))
5902     if (N0.getOpcode() == ISD::FMUL && N0->hasOneUse()) {
5903       return DAG.getNode(ISD::FMA, dl, VT,
5904                          N0.getOperand(0), N0.getOperand(1),
5905                          DAG.getNode(ISD::FNEG, dl, VT, N1));
5906     }
5907
5908     // fold (fsub x, (fmul y, z)) -> (fma (fneg y), z, x)
5909     // Note: Commutes FSUB operands.
5910     if (N1.getOpcode() == ISD::FMUL && N1->hasOneUse()) {
5911       return DAG.getNode(ISD::FMA, dl, VT,
5912                          DAG.getNode(ISD::FNEG, dl, VT,
5913                          N1.getOperand(0)),
5914                          N1.getOperand(1), N0);
5915     }
5916
5917     // fold (fsub (-(fmul, x, y)), z) -> (fma (fneg x), y, (fneg z))
5918     if (N0.getOpcode() == ISD::FNEG &&
5919         N0.getOperand(0).getOpcode() == ISD::FMUL &&
5920         N0->hasOneUse() && N0.getOperand(0).hasOneUse()) {
5921       SDValue N00 = N0.getOperand(0).getOperand(0);
5922       SDValue N01 = N0.getOperand(0).getOperand(1);
5923       return DAG.getNode(ISD::FMA, dl, VT,
5924                          DAG.getNode(ISD::FNEG, dl, VT, N00), N01,
5925                          DAG.getNode(ISD::FNEG, dl, VT, N1));
5926     }
5927   }
5928
5929   return SDValue();
5930 }
5931
5932 SDValue DAGCombiner::visitFMUL(SDNode *N) {
5933   SDValue N0 = N->getOperand(0);
5934   SDValue N1 = N->getOperand(1);
5935   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5936   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
5937   EVT VT = N->getValueType(0);
5938   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5939
5940   // fold vector ops
5941   if (VT.isVector()) {
5942     SDValue FoldedVOp = SimplifyVBinOp(N);
5943     if (FoldedVOp.getNode()) return FoldedVOp;
5944   }
5945
5946   // fold (fmul c1, c2) -> c1*c2
5947   if (N0CFP && N1CFP && VT != MVT::ppcf128)
5948     return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT, N0, N1);
5949   // canonicalize constant to RHS
5950   if (N0CFP && !N1CFP)
5951     return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT, N1, N0);
5952   // fold (fmul A, 0) -> 0
5953   if (DAG.getTarget().Options.UnsafeFPMath &&
5954       N1CFP && N1CFP->getValueAPF().isZero())
5955     return N1;
5956   // fold (fmul A, 0) -> 0, vector edition.
5957   if (DAG.getTarget().Options.UnsafeFPMath &&
5958       ISD::isBuildVectorAllZeros(N1.getNode()))
5959     return N1;
5960   // fold (fmul A, 1.0) -> A
5961   if (N1CFP && N1CFP->isExactlyValue(1.0))
5962     return N0;
5963   // fold (fmul X, 2.0) -> (fadd X, X)
5964   if (N1CFP && N1CFP->isExactlyValue(+2.0))
5965     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N0, N0);
5966   // fold (fmul X, -1.0) -> (fneg X)
5967   if (N1CFP && N1CFP->isExactlyValue(-1.0))
5968     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
5969       return DAG.getNode(ISD::FNEG, N->getDebugLoc(), VT, N0);
5970
5971   // fold (fmul (fneg X), (fneg Y)) -> (fmul X, Y)
5972   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI,
5973                                        &DAG.getTarget().Options)) {
5974     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI,
5975                                          &DAG.getTarget().Options)) {
5976       // Both can be negated for free, check to see if at least one is cheaper
5977       // negated.
5978       if (LHSNeg == 2 || RHSNeg == 2)
5979         return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5980                            GetNegatedExpression(N0, DAG, LegalOperations),
5981                            GetNegatedExpression(N1, DAG, LegalOperations));
5982     }
5983   }
5984
5985   // If allowed, fold (fmul (fmul x, c1), c2) -> (fmul x, (fmul c1, c2))
5986   if (DAG.getTarget().Options.UnsafeFPMath &&
5987       N1CFP && N0.getOpcode() == ISD::FMUL &&
5988       N0.getNode()->hasOneUse() && isa<ConstantFPSDNode>(N0.getOperand(1)))
5989     return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT, N0.getOperand(0),
5990                        DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
5991                                    N0.getOperand(1), N1));
5992
5993   return SDValue();
5994 }
5995
5996 SDValue DAGCombiner::visitFMA(SDNode *N) {
5997   SDValue N0 = N->getOperand(0);
5998   SDValue N1 = N->getOperand(1);
5999   SDValue N2 = N->getOperand(2);
6000   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6001   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6002   EVT VT = N->getValueType(0);
6003   DebugLoc dl = N->getDebugLoc();
6004
6005   if (N0CFP && N0CFP->isExactlyValue(1.0))
6006     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N1, N2);
6007   if (N1CFP && N1CFP->isExactlyValue(1.0))
6008     return DAG.getNode(ISD::FADD, N->getDebugLoc(), VT, N0, N2);
6009
6010   // Canonicalize (fma c, x, y) -> (fma x, c, y)
6011   if (N0CFP && !N1CFP)
6012     return DAG.getNode(ISD::FMA, N->getDebugLoc(), VT, N1, N0, N2);
6013
6014   // (fma x, c1, (fmul x, c2)) -> (fmul x, c1+c2)
6015   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6016       N2.getOpcode() == ISD::FMUL &&
6017       N0 == N2.getOperand(0) &&
6018       N2.getOperand(1).getOpcode() == ISD::ConstantFP) {
6019     return DAG.getNode(ISD::FMUL, dl, VT, N0,
6020                        DAG.getNode(ISD::FADD, dl, VT, N1, N2.getOperand(1)));
6021   }
6022
6023
6024   // (fma (fmul x, c1), c2, y) -> (fma x, c1*c2, y)
6025   if (DAG.getTarget().Options.UnsafeFPMath &&
6026       N0.getOpcode() == ISD::FMUL && N1CFP &&
6027       N0.getOperand(1).getOpcode() == ISD::ConstantFP) {
6028     return DAG.getNode(ISD::FMA, dl, VT,
6029                        N0.getOperand(0),
6030                        DAG.getNode(ISD::FMUL, dl, VT, N1, N0.getOperand(1)),
6031                        N2);
6032   }
6033
6034   // (fma x, 1, y) -> (fadd x, y)
6035   // (fma x, -1, y) -> (fadd (fneg x), y)
6036   if (N1CFP) {
6037     if (N1CFP->isExactlyValue(1.0))
6038       return DAG.getNode(ISD::FADD, dl, VT, N0, N2);
6039
6040     if (N1CFP->isExactlyValue(-1.0) &&
6041         (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))) {
6042       SDValue RHSNeg = DAG.getNode(ISD::FNEG, dl, VT, N0);
6043       AddToWorkList(RHSNeg.getNode());
6044       return DAG.getNode(ISD::FADD, dl, VT, N2, RHSNeg);
6045     }
6046   }
6047
6048   // (fma x, c, x) -> (fmul x, (c+1))
6049   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP && N0 == N2) {
6050     return DAG.getNode(ISD::FMUL, dl, VT,
6051                        N0,
6052                        DAG.getNode(ISD::FADD, dl, VT,
6053                                    N1, DAG.getConstantFP(1.0, VT)));
6054   }
6055
6056   // (fma x, c, (fneg x)) -> (fmul x, (c-1))
6057   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6058       N2.getOpcode() == ISD::FNEG && N2.getOperand(0) == N0) {
6059     return DAG.getNode(ISD::FMUL, dl, VT,
6060                        N0,
6061                        DAG.getNode(ISD::FADD, dl, VT,
6062                                    N1, DAG.getConstantFP(-1.0, VT)));
6063   }
6064
6065
6066   return SDValue();
6067 }
6068
6069 SDValue DAGCombiner::visitFDIV(SDNode *N) {
6070   SDValue N0 = N->getOperand(0);
6071   SDValue N1 = N->getOperand(1);
6072   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6073   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6074   EVT VT = N->getValueType(0);
6075   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6076
6077   // fold vector ops
6078   if (VT.isVector()) {
6079     SDValue FoldedVOp = SimplifyVBinOp(N);
6080     if (FoldedVOp.getNode()) return FoldedVOp;
6081   }
6082
6083   // fold (fdiv c1, c2) -> c1/c2
6084   if (N0CFP && N1CFP && VT != MVT::ppcf128)
6085     return DAG.getNode(ISD::FDIV, N->getDebugLoc(), VT, N0, N1);
6086
6087   // fold (fdiv X, c2) -> fmul X, 1/c2 if losing precision is acceptable.
6088   if (N1CFP && VT != MVT::ppcf128 && DAG.getTarget().Options.UnsafeFPMath) {
6089     // Compute the reciprocal 1.0 / c2.
6090     APFloat N1APF = N1CFP->getValueAPF();
6091     APFloat Recip(N1APF.getSemantics(), 1); // 1.0
6092     APFloat::opStatus st = Recip.divide(N1APF, APFloat::rmNearestTiesToEven);
6093     // Only do the transform if the reciprocal is a legal fp immediate that
6094     // isn't too nasty (eg NaN, denormal, ...).
6095     if ((st == APFloat::opOK || st == APFloat::opInexact) && // Not too nasty
6096         (!LegalOperations ||
6097          // FIXME: custom lowering of ConstantFP might fail (see e.g. ARM
6098          // backend)... we should handle this gracefully after Legalize.
6099          // TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT) ||
6100          TLI.isOperationLegal(llvm::ISD::ConstantFP, VT) ||
6101          TLI.isFPImmLegal(Recip, VT)))
6102       return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT, N0,
6103                          DAG.getConstantFP(Recip, VT));
6104   }
6105
6106   // (fdiv (fneg X), (fneg Y)) -> (fdiv X, Y)
6107   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI,
6108                                        &DAG.getTarget().Options)) {
6109     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI,
6110                                          &DAG.getTarget().Options)) {
6111       // Both can be negated for free, check to see if at least one is cheaper
6112       // negated.
6113       if (LHSNeg == 2 || RHSNeg == 2)
6114         return DAG.getNode(ISD::FDIV, N->getDebugLoc(), VT,
6115                            GetNegatedExpression(N0, DAG, LegalOperations),
6116                            GetNegatedExpression(N1, DAG, LegalOperations));
6117     }
6118   }
6119
6120   return SDValue();
6121 }
6122
6123 SDValue DAGCombiner::visitFREM(SDNode *N) {
6124   SDValue N0 = N->getOperand(0);
6125   SDValue N1 = N->getOperand(1);
6126   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6127   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6128   EVT VT = N->getValueType(0);
6129
6130   // fold (frem c1, c2) -> fmod(c1,c2)
6131   if (N0CFP && N1CFP && VT != MVT::ppcf128)
6132     return DAG.getNode(ISD::FREM, N->getDebugLoc(), VT, N0, N1);
6133
6134   return SDValue();
6135 }
6136
6137 SDValue DAGCombiner::visitFCOPYSIGN(SDNode *N) {
6138   SDValue N0 = N->getOperand(0);
6139   SDValue N1 = N->getOperand(1);
6140   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6141   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6142   EVT VT = N->getValueType(0);
6143
6144   if (N0CFP && N1CFP && VT != MVT::ppcf128)  // Constant fold
6145     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT, N0, N1);
6146
6147   if (N1CFP) {
6148     const APFloat& V = N1CFP->getValueAPF();
6149     // copysign(x, c1) -> fabs(x)       iff ispos(c1)
6150     // copysign(x, c1) -> fneg(fabs(x)) iff isneg(c1)
6151     if (!V.isNegative()) {
6152       if (!LegalOperations || TLI.isOperationLegal(ISD::FABS, VT))
6153         return DAG.getNode(ISD::FABS, N->getDebugLoc(), VT, N0);
6154     } else {
6155       if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
6156         return DAG.getNode(ISD::FNEG, N->getDebugLoc(), VT,
6157                            DAG.getNode(ISD::FABS, N0.getDebugLoc(), VT, N0));
6158     }
6159   }
6160
6161   // copysign(fabs(x), y) -> copysign(x, y)
6162   // copysign(fneg(x), y) -> copysign(x, y)
6163   // copysign(copysign(x,z), y) -> copysign(x, y)
6164   if (N0.getOpcode() == ISD::FABS || N0.getOpcode() == ISD::FNEG ||
6165       N0.getOpcode() == ISD::FCOPYSIGN)
6166     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT,
6167                        N0.getOperand(0), N1);
6168
6169   // copysign(x, abs(y)) -> abs(x)
6170   if (N1.getOpcode() == ISD::FABS)
6171     return DAG.getNode(ISD::FABS, N->getDebugLoc(), VT, N0);
6172
6173   // copysign(x, copysign(y,z)) -> copysign(x, z)
6174   if (N1.getOpcode() == ISD::FCOPYSIGN)
6175     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT,
6176                        N0, N1.getOperand(1));
6177
6178   // copysign(x, fp_extend(y)) -> copysign(x, y)
6179   // copysign(x, fp_round(y)) -> copysign(x, y)
6180   if (N1.getOpcode() == ISD::FP_EXTEND || N1.getOpcode() == ISD::FP_ROUND)
6181     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT,
6182                        N0, N1.getOperand(0));
6183
6184   return SDValue();
6185 }
6186
6187 SDValue DAGCombiner::visitSINT_TO_FP(SDNode *N) {
6188   SDValue N0 = N->getOperand(0);
6189   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
6190   EVT VT = N->getValueType(0);
6191   EVT OpVT = N0.getValueType();
6192
6193   // fold (sint_to_fp c1) -> c1fp
6194   if (N0C && OpVT != MVT::ppcf128 &&
6195       // ...but only if the target supports immediate floating-point values
6196       (!LegalOperations ||
6197        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
6198     return DAG.getNode(ISD::SINT_TO_FP, N->getDebugLoc(), VT, N0);
6199
6200   // If the input is a legal type, and SINT_TO_FP is not legal on this target,
6201   // but UINT_TO_FP is legal on this target, try to convert.
6202   if (!TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT) &&
6203       TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT)) {
6204     // If the sign bit is known to be zero, we can change this to UINT_TO_FP.
6205     if (DAG.SignBitIsZero(N0))
6206       return DAG.getNode(ISD::UINT_TO_FP, N->getDebugLoc(), VT, N0);
6207   }
6208
6209   // The next optimizations are desireable only if SELECT_CC can be lowered.
6210   // Check against MVT::Other for SELECT_CC, which is a workaround for targets
6211   // having to say they don't support SELECT_CC on every type the DAG knows
6212   // about, since there is no way to mark an opcode illegal at all value types
6213   // (See also visitSELECT)
6214   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other)) {
6215     // fold (sint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
6216     if (N0.getOpcode() == ISD::SETCC && N0.getValueType() == MVT::i1 &&
6217         !VT.isVector() &&
6218         (!LegalOperations ||
6219          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
6220       SDValue Ops[] =
6221         { N0.getOperand(0), N0.getOperand(1),
6222           DAG.getConstantFP(-1.0, VT) , DAG.getConstantFP(0.0, VT),
6223           N0.getOperand(2) };
6224       return DAG.getNode(ISD::SELECT_CC, N->getDebugLoc(), VT, Ops, 5);
6225     }
6226
6227     // fold (sint_to_fp (zext (setcc x, y, cc))) ->
6228     //      (select_cc x, y, 1.0, 0.0,, cc)
6229     if (N0.getOpcode() == ISD::ZERO_EXTEND &&
6230         N0.getOperand(0).getOpcode() == ISD::SETCC &&!VT.isVector() &&
6231         (!LegalOperations ||
6232          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
6233       SDValue Ops[] =
6234         { N0.getOperand(0).getOperand(0), N0.getOperand(0).getOperand(1),
6235           DAG.getConstantFP(1.0, VT) , DAG.getConstantFP(0.0, VT),
6236           N0.getOperand(0).getOperand(2) };
6237       return DAG.getNode(ISD::SELECT_CC, N->getDebugLoc(), VT, Ops, 5);
6238     }
6239   }
6240
6241   return SDValue();
6242 }
6243
6244 SDValue DAGCombiner::visitUINT_TO_FP(SDNode *N) {
6245   SDValue N0 = N->getOperand(0);
6246   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
6247   EVT VT = N->getValueType(0);
6248   EVT OpVT = N0.getValueType();
6249
6250   // fold (uint_to_fp c1) -> c1fp
6251   if (N0C && OpVT != MVT::ppcf128 &&
6252       // ...but only if the target supports immediate floating-point values
6253       (!LegalOperations ||
6254        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
6255     return DAG.getNode(ISD::UINT_TO_FP, N->getDebugLoc(), VT, N0);
6256
6257   // If the input is a legal type, and UINT_TO_FP is not legal on this target,
6258   // but SINT_TO_FP is legal on this target, try to convert.
6259   if (!TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT) &&
6260       TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT)) {
6261     // If the sign bit is known to be zero, we can change this to SINT_TO_FP.
6262     if (DAG.SignBitIsZero(N0))
6263       return DAG.getNode(ISD::SINT_TO_FP, N->getDebugLoc(), VT, N0);
6264   }
6265
6266   // The next optimizations are desireable only if SELECT_CC can be lowered.
6267   // Check against MVT::Other for SELECT_CC, which is a workaround for targets
6268   // having to say they don't support SELECT_CC on every type the DAG knows
6269   // about, since there is no way to mark an opcode illegal at all value types
6270   // (See also visitSELECT)
6271   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other)) {
6272     // fold (uint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
6273
6274     if (N0.getOpcode() == ISD::SETCC && !VT.isVector() &&
6275         (!LegalOperations ||
6276          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
6277       SDValue Ops[] =
6278         { N0.getOperand(0), N0.getOperand(1),
6279           DAG.getConstantFP(1.0, VT),  DAG.getConstantFP(0.0, VT),
6280           N0.getOperand(2) };
6281       return DAG.getNode(ISD::SELECT_CC, N->getDebugLoc(), VT, Ops, 5);
6282     }
6283   }
6284
6285   return SDValue();
6286 }
6287
6288 SDValue DAGCombiner::visitFP_TO_SINT(SDNode *N) {
6289   SDValue N0 = N->getOperand(0);
6290   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6291   EVT VT = N->getValueType(0);
6292
6293   // fold (fp_to_sint c1fp) -> c1
6294   if (N0CFP)
6295     return DAG.getNode(ISD::FP_TO_SINT, N->getDebugLoc(), VT, N0);
6296
6297   return SDValue();
6298 }
6299
6300 SDValue DAGCombiner::visitFP_TO_UINT(SDNode *N) {
6301   SDValue N0 = N->getOperand(0);
6302   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6303   EVT VT = N->getValueType(0);
6304
6305   // fold (fp_to_uint c1fp) -> c1
6306   if (N0CFP && VT != MVT::ppcf128)
6307     return DAG.getNode(ISD::FP_TO_UINT, N->getDebugLoc(), VT, N0);
6308
6309   return SDValue();
6310 }
6311
6312 SDValue DAGCombiner::visitFP_ROUND(SDNode *N) {
6313   SDValue N0 = N->getOperand(0);
6314   SDValue N1 = N->getOperand(1);
6315   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6316   EVT VT = N->getValueType(0);
6317
6318   // fold (fp_round c1fp) -> c1fp
6319   if (N0CFP && N0.getValueType() != MVT::ppcf128)
6320     return DAG.getNode(ISD::FP_ROUND, N->getDebugLoc(), VT, N0, N1);
6321
6322   // fold (fp_round (fp_extend x)) -> x
6323   if (N0.getOpcode() == ISD::FP_EXTEND && VT == N0.getOperand(0).getValueType())
6324     return N0.getOperand(0);
6325
6326   // fold (fp_round (fp_round x)) -> (fp_round x)
6327   if (N0.getOpcode() == ISD::FP_ROUND) {
6328     // This is a value preserving truncation if both round's are.
6329     bool IsTrunc = N->getConstantOperandVal(1) == 1 &&
6330                    N0.getNode()->getConstantOperandVal(1) == 1;
6331     return DAG.getNode(ISD::FP_ROUND, N->getDebugLoc(), VT, N0.getOperand(0),
6332                        DAG.getIntPtrConstant(IsTrunc));
6333   }
6334
6335   // fold (fp_round (copysign X, Y)) -> (copysign (fp_round X), Y)
6336   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse()) {
6337     SDValue Tmp = DAG.getNode(ISD::FP_ROUND, N0.getDebugLoc(), VT,
6338                               N0.getOperand(0), N1);
6339     AddToWorkList(Tmp.getNode());
6340     return DAG.getNode(ISD::FCOPYSIGN, N->getDebugLoc(), VT,
6341                        Tmp, N0.getOperand(1));
6342   }
6343
6344   return SDValue();
6345 }
6346
6347 SDValue DAGCombiner::visitFP_ROUND_INREG(SDNode *N) {
6348   SDValue N0 = N->getOperand(0);
6349   EVT VT = N->getValueType(0);
6350   EVT EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
6351   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6352
6353   // fold (fp_round_inreg c1fp) -> c1fp
6354   if (N0CFP && isTypeLegal(EVT)) {
6355     SDValue Round = DAG.getConstantFP(*N0CFP->getConstantFPValue(), EVT);
6356     return DAG.getNode(ISD::FP_EXTEND, N->getDebugLoc(), VT, Round);
6357   }
6358
6359   return SDValue();
6360 }
6361
6362 SDValue DAGCombiner::visitFP_EXTEND(SDNode *N) {
6363   SDValue N0 = N->getOperand(0);
6364   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6365   EVT VT = N->getValueType(0);
6366
6367   // If this is fp_round(fpextend), don't fold it, allow ourselves to be folded.
6368   if (N->hasOneUse() &&
6369       N->use_begin()->getOpcode() == ISD::FP_ROUND)
6370     return SDValue();
6371
6372   // fold (fp_extend c1fp) -> c1fp
6373   if (N0CFP && VT != MVT::ppcf128)
6374     return DAG.getNode(ISD::FP_EXTEND, N->getDebugLoc(), VT, N0);
6375
6376   // Turn fp_extend(fp_round(X, 1)) -> x since the fp_round doesn't affect the
6377   // value of X.
6378   if (N0.getOpcode() == ISD::FP_ROUND
6379       && N0.getNode()->getConstantOperandVal(1) == 1) {
6380     SDValue In = N0.getOperand(0);
6381     if (In.getValueType() == VT) return In;
6382     if (VT.bitsLT(In.getValueType()))
6383       return DAG.getNode(ISD::FP_ROUND, N->getDebugLoc(), VT,
6384                          In, N0.getOperand(1));
6385     return DAG.getNode(ISD::FP_EXTEND, N->getDebugLoc(), VT, In);
6386   }
6387
6388   // fold (fpext (load x)) -> (fpext (fptrunc (extload x)))
6389   if (ISD::isNON_EXTLoad(N0.getNode()) && N0.hasOneUse() &&
6390       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
6391        TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType()))) {
6392     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6393     SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, N->getDebugLoc(), VT,
6394                                      LN0->getChain(),
6395                                      LN0->getBasePtr(), LN0->getPointerInfo(),
6396                                      N0.getValueType(),
6397                                      LN0->isVolatile(), LN0->isNonTemporal(),
6398                                      LN0->getAlignment());
6399     CombineTo(N, ExtLoad);
6400     CombineTo(N0.getNode(),
6401               DAG.getNode(ISD::FP_ROUND, N0.getDebugLoc(),
6402                           N0.getValueType(), ExtLoad, DAG.getIntPtrConstant(1)),
6403               ExtLoad.getValue(1));
6404     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6405   }
6406
6407   return SDValue();
6408 }
6409
6410 SDValue DAGCombiner::visitFNEG(SDNode *N) {
6411   SDValue N0 = N->getOperand(0);
6412   EVT VT = N->getValueType(0);
6413
6414   if (VT.isVector()) {
6415     SDValue FoldedVOp = SimplifyVUnaryOp(N);
6416     if (FoldedVOp.getNode()) return FoldedVOp;
6417   }
6418
6419   if (isNegatibleForFree(N0, LegalOperations, DAG.getTargetLoweringInfo(),
6420                          &DAG.getTarget().Options))
6421     return GetNegatedExpression(N0, DAG, LegalOperations);
6422
6423   // Transform fneg(bitconvert(x)) -> bitconvert(x^sign) to avoid loading
6424   // constant pool values.
6425   if (!TLI.isFNegFree(VT) && N0.getOpcode() == ISD::BITCAST &&
6426       !VT.isVector() &&
6427       N0.getNode()->hasOneUse() &&
6428       N0.getOperand(0).getValueType().isInteger()) {
6429     SDValue Int = N0.getOperand(0);
6430     EVT IntVT = Int.getValueType();
6431     if (IntVT.isInteger() && !IntVT.isVector()) {
6432       Int = DAG.getNode(ISD::XOR, N0.getDebugLoc(), IntVT, Int,
6433               DAG.getConstant(APInt::getSignBit(IntVT.getSizeInBits()), IntVT));
6434       AddToWorkList(Int.getNode());
6435       return DAG.getNode(ISD::BITCAST, N->getDebugLoc(),
6436                          VT, Int);
6437     }
6438   }
6439
6440   // (fneg (fmul c, x)) -> (fmul -c, x)
6441   if (N0.getOpcode() == ISD::FMUL) {
6442     ConstantFPSDNode *CFP1 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
6443     if (CFP1) {
6444       return DAG.getNode(ISD::FMUL, N->getDebugLoc(), VT,
6445                          N0.getOperand(0),
6446                          DAG.getNode(ISD::FNEG, N->getDebugLoc(), VT,
6447                                      N0.getOperand(1)));
6448     }
6449   }
6450
6451   return SDValue();
6452 }
6453
6454 SDValue DAGCombiner::visitFCEIL(SDNode *N) {
6455   SDValue N0 = N->getOperand(0);
6456   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6457   EVT VT = N->getValueType(0);
6458
6459   // fold (fceil c1) -> fceil(c1)
6460   if (N0CFP && VT != MVT::ppcf128)
6461     return DAG.getNode(ISD::FCEIL, N->getDebugLoc(), VT, N0);
6462
6463   return SDValue();
6464 }
6465
6466 SDValue DAGCombiner::visitFTRUNC(SDNode *N) {
6467   SDValue N0 = N->getOperand(0);
6468   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6469   EVT VT = N->getValueType(0);
6470
6471   // fold (ftrunc c1) -> ftrunc(c1)
6472   if (N0CFP && VT != MVT::ppcf128)
6473     return DAG.getNode(ISD::FTRUNC, N->getDebugLoc(), VT, N0);
6474
6475   return SDValue();
6476 }
6477
6478 SDValue DAGCombiner::visitFFLOOR(SDNode *N) {
6479   SDValue N0 = N->getOperand(0);
6480   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6481   EVT VT = N->getValueType(0);
6482
6483   // fold (ffloor c1) -> ffloor(c1)
6484   if (N0CFP && VT != MVT::ppcf128)
6485     return DAG.getNode(ISD::FFLOOR, N->getDebugLoc(), VT, N0);
6486
6487   return SDValue();
6488 }
6489
6490 SDValue DAGCombiner::visitFABS(SDNode *N) {
6491   SDValue N0 = N->getOperand(0);
6492   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6493   EVT VT = N->getValueType(0);
6494
6495   if (VT.isVector()) {
6496     SDValue FoldedVOp = SimplifyVUnaryOp(N);
6497     if (FoldedVOp.getNode()) return FoldedVOp;
6498   }
6499
6500   // fold (fabs c1) -> fabs(c1)
6501   if (N0CFP && VT != MVT::ppcf128)
6502     return DAG.getNode(ISD::FABS, N->getDebugLoc(), VT, N0);
6503   // fold (fabs (fabs x)) -> (fabs x)
6504   if (N0.getOpcode() == ISD::FABS)
6505     return N->getOperand(0);
6506   // fold (fabs (fneg x)) -> (fabs x)
6507   // fold (fabs (fcopysign x, y)) -> (fabs x)
6508   if (N0.getOpcode() == ISD::FNEG || N0.getOpcode() == ISD::FCOPYSIGN)
6509     return DAG.getNode(ISD::FABS, N->getDebugLoc(), VT, N0.getOperand(0));
6510
6511   // Transform fabs(bitconvert(x)) -> bitconvert(x&~sign) to avoid loading
6512   // constant pool values.
6513   if (!TLI.isFAbsFree(VT) &&
6514       N0.getOpcode() == ISD::BITCAST && N0.getNode()->hasOneUse() &&
6515       N0.getOperand(0).getValueType().isInteger() &&
6516       !N0.getOperand(0).getValueType().isVector()) {
6517     SDValue Int = N0.getOperand(0);
6518     EVT IntVT = Int.getValueType();
6519     if (IntVT.isInteger() && !IntVT.isVector()) {
6520       Int = DAG.getNode(ISD::AND, N0.getDebugLoc(), IntVT, Int,
6521              DAG.getConstant(~APInt::getSignBit(IntVT.getSizeInBits()), IntVT));
6522       AddToWorkList(Int.getNode());
6523       return DAG.getNode(ISD::BITCAST, N->getDebugLoc(),
6524                          N->getValueType(0), Int);
6525     }
6526   }
6527
6528   return SDValue();
6529 }
6530
6531 SDValue DAGCombiner::visitBRCOND(SDNode *N) {
6532   SDValue Chain = N->getOperand(0);
6533   SDValue N1 = N->getOperand(1);
6534   SDValue N2 = N->getOperand(2);
6535
6536   // If N is a constant we could fold this into a fallthrough or unconditional
6537   // branch. However that doesn't happen very often in normal code, because
6538   // Instcombine/SimplifyCFG should have handled the available opportunities.
6539   // If we did this folding here, it would be necessary to update the
6540   // MachineBasicBlock CFG, which is awkward.
6541
6542   // fold a brcond with a setcc condition into a BR_CC node if BR_CC is legal
6543   // on the target.
6544   if (N1.getOpcode() == ISD::SETCC &&
6545       TLI.isOperationLegalOrCustom(ISD::BR_CC, MVT::Other)) {
6546     return DAG.getNode(ISD::BR_CC, N->getDebugLoc(), MVT::Other,
6547                        Chain, N1.getOperand(2),
6548                        N1.getOperand(0), N1.getOperand(1), N2);
6549   }
6550
6551   if ((N1.hasOneUse() && N1.getOpcode() == ISD::SRL) ||
6552       ((N1.getOpcode() == ISD::TRUNCATE && N1.hasOneUse()) &&
6553        (N1.getOperand(0).hasOneUse() &&
6554         N1.getOperand(0).getOpcode() == ISD::SRL))) {
6555     SDNode *Trunc = 0;
6556     if (N1.getOpcode() == ISD::TRUNCATE) {
6557       // Look pass the truncate.
6558       Trunc = N1.getNode();
6559       N1 = N1.getOperand(0);
6560     }
6561
6562     // Match this pattern so that we can generate simpler code:
6563     //
6564     //   %a = ...
6565     //   %b = and i32 %a, 2
6566     //   %c = srl i32 %b, 1
6567     //   brcond i32 %c ...
6568     //
6569     // into
6570     //
6571     //   %a = ...
6572     //   %b = and i32 %a, 2
6573     //   %c = setcc eq %b, 0
6574     //   brcond %c ...
6575     //
6576     // This applies only when the AND constant value has one bit set and the
6577     // SRL constant is equal to the log2 of the AND constant. The back-end is
6578     // smart enough to convert the result into a TEST/JMP sequence.
6579     SDValue Op0 = N1.getOperand(0);
6580     SDValue Op1 = N1.getOperand(1);
6581
6582     if (Op0.getOpcode() == ISD::AND &&
6583         Op1.getOpcode() == ISD::Constant) {
6584       SDValue AndOp1 = Op0.getOperand(1);
6585
6586       if (AndOp1.getOpcode() == ISD::Constant) {
6587         const APInt &AndConst = cast<ConstantSDNode>(AndOp1)->getAPIntValue();
6588
6589         if (AndConst.isPowerOf2() &&
6590             cast<ConstantSDNode>(Op1)->getAPIntValue()==AndConst.logBase2()) {
6591           SDValue SetCC =
6592             DAG.getSetCC(N->getDebugLoc(),
6593                          TLI.getSetCCResultType(Op0.getValueType()),
6594                          Op0, DAG.getConstant(0, Op0.getValueType()),
6595                          ISD::SETNE);
6596
6597           SDValue NewBRCond = DAG.getNode(ISD::BRCOND, N->getDebugLoc(),
6598                                           MVT::Other, Chain, SetCC, N2);
6599           // Don't add the new BRCond into the worklist or else SimplifySelectCC
6600           // will convert it back to (X & C1) >> C2.
6601           CombineTo(N, NewBRCond, false);
6602           // Truncate is dead.
6603           if (Trunc) {
6604             removeFromWorkList(Trunc);
6605             DAG.DeleteNode(Trunc);
6606           }
6607           // Replace the uses of SRL with SETCC
6608           WorkListRemover DeadNodes(*this);
6609           DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
6610           removeFromWorkList(N1.getNode());
6611           DAG.DeleteNode(N1.getNode());
6612           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6613         }
6614       }
6615     }
6616
6617     if (Trunc)
6618       // Restore N1 if the above transformation doesn't match.
6619       N1 = N->getOperand(1);
6620   }
6621
6622   // Transform br(xor(x, y)) -> br(x != y)
6623   // Transform br(xor(xor(x,y), 1)) -> br (x == y)
6624   if (N1.hasOneUse() && N1.getOpcode() == ISD::XOR) {
6625     SDNode *TheXor = N1.getNode();
6626     SDValue Op0 = TheXor->getOperand(0);
6627     SDValue Op1 = TheXor->getOperand(1);
6628     if (Op0.getOpcode() == Op1.getOpcode()) {
6629       // Avoid missing important xor optimizations.
6630       SDValue Tmp = visitXOR(TheXor);
6631       if (Tmp.getNode() && Tmp.getNode() != TheXor) {
6632         DEBUG(dbgs() << "\nReplacing.8 ";
6633               TheXor->dump(&DAG);
6634               dbgs() << "\nWith: ";
6635               Tmp.getNode()->dump(&DAG);
6636               dbgs() << '\n');
6637         WorkListRemover DeadNodes(*this);
6638         DAG.ReplaceAllUsesOfValueWith(N1, Tmp);
6639         removeFromWorkList(TheXor);
6640         DAG.DeleteNode(TheXor);
6641         return DAG.getNode(ISD::BRCOND, N->getDebugLoc(),
6642                            MVT::Other, Chain, Tmp, N2);
6643       }
6644     }
6645
6646     if (Op0.getOpcode() != ISD::SETCC && Op1.getOpcode() != ISD::SETCC) {
6647       bool Equal = false;
6648       if (ConstantSDNode *RHSCI = dyn_cast<ConstantSDNode>(Op0))
6649         if (RHSCI->getAPIntValue() == 1 && Op0.hasOneUse() &&
6650             Op0.getOpcode() == ISD::XOR) {
6651           TheXor = Op0.getNode();
6652           Equal = true;
6653         }
6654
6655       EVT SetCCVT = N1.getValueType();
6656       if (LegalTypes)
6657         SetCCVT = TLI.getSetCCResultType(SetCCVT);
6658       SDValue SetCC = DAG.getSetCC(TheXor->getDebugLoc(),
6659                                    SetCCVT,
6660                                    Op0, Op1,
6661                                    Equal ? ISD::SETEQ : ISD::SETNE);
6662       // Replace the uses of XOR with SETCC
6663       WorkListRemover DeadNodes(*this);
6664       DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
6665       removeFromWorkList(N1.getNode());
6666       DAG.DeleteNode(N1.getNode());
6667       return DAG.getNode(ISD::BRCOND, N->getDebugLoc(),
6668                          MVT::Other, Chain, SetCC, N2);
6669     }
6670   }
6671
6672   return SDValue();
6673 }
6674
6675 // Operand List for BR_CC: Chain, CondCC, CondLHS, CondRHS, DestBB.
6676 //
6677 SDValue DAGCombiner::visitBR_CC(SDNode *N) {
6678   CondCodeSDNode *CC = cast<CondCodeSDNode>(N->getOperand(1));
6679   SDValue CondLHS = N->getOperand(2), CondRHS = N->getOperand(3);
6680
6681   // If N is a constant we could fold this into a fallthrough or unconditional
6682   // branch. However that doesn't happen very often in normal code, because
6683   // Instcombine/SimplifyCFG should have handled the available opportunities.
6684   // If we did this folding here, it would be necessary to update the
6685   // MachineBasicBlock CFG, which is awkward.
6686
6687   // Use SimplifySetCC to simplify SETCC's.
6688   SDValue Simp = SimplifySetCC(TLI.getSetCCResultType(CondLHS.getValueType()),
6689                                CondLHS, CondRHS, CC->get(), N->getDebugLoc(),
6690                                false);
6691   if (Simp.getNode()) AddToWorkList(Simp.getNode());
6692
6693   // fold to a simpler setcc
6694   if (Simp.getNode() && Simp.getOpcode() == ISD::SETCC)
6695     return DAG.getNode(ISD::BR_CC, N->getDebugLoc(), MVT::Other,
6696                        N->getOperand(0), Simp.getOperand(2),
6697                        Simp.getOperand(0), Simp.getOperand(1),
6698                        N->getOperand(4));
6699
6700   return SDValue();
6701 }
6702
6703 /// canFoldInAddressingMode - Return true if 'Use' is a load or a store that
6704 /// uses N as its base pointer and that N may be folded in the load / store
6705 /// addressing mode.
6706 static bool canFoldInAddressingMode(SDNode *N, SDNode *Use,
6707                                     SelectionDAG &DAG,
6708                                     const TargetLowering &TLI) {
6709   EVT VT;
6710   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(Use)) {
6711     if (LD->isIndexed() || LD->getBasePtr().getNode() != N)
6712       return false;
6713     VT = Use->getValueType(0);
6714   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(Use)) {
6715     if (ST->isIndexed() || ST->getBasePtr().getNode() != N)
6716       return false;
6717     VT = ST->getValue().getValueType();
6718   } else
6719     return false;
6720
6721   TargetLowering::AddrMode AM;
6722   if (N->getOpcode() == ISD::ADD) {
6723     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
6724     if (Offset)
6725       // [reg +/- imm]
6726       AM.BaseOffs = Offset->getSExtValue();
6727     else
6728       // [reg +/- reg]
6729       AM.Scale = 1;
6730   } else if (N->getOpcode() == ISD::SUB) {
6731     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
6732     if (Offset)
6733       // [reg +/- imm]
6734       AM.BaseOffs = -Offset->getSExtValue();
6735     else
6736       // [reg +/- reg]
6737       AM.Scale = 1;
6738   } else
6739     return false;
6740
6741   return TLI.isLegalAddressingMode(AM, VT.getTypeForEVT(*DAG.getContext()));
6742 }
6743
6744 /// CombineToPreIndexedLoadStore - Try turning a load / store into a
6745 /// pre-indexed load / store when the base pointer is an add or subtract
6746 /// and it has other uses besides the load / store. After the
6747 /// transformation, the new indexed load / store has effectively folded
6748 /// the add / subtract in and all of its other uses are redirected to the
6749 /// new load / store.
6750 bool DAGCombiner::CombineToPreIndexedLoadStore(SDNode *N) {
6751   if (Level < AfterLegalizeDAG)
6752     return false;
6753
6754   bool isLoad = true;
6755   SDValue Ptr;
6756   EVT VT;
6757   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
6758     if (LD->isIndexed())
6759       return false;
6760     VT = LD->getMemoryVT();
6761     if (!TLI.isIndexedLoadLegal(ISD::PRE_INC, VT) &&
6762         !TLI.isIndexedLoadLegal(ISD::PRE_DEC, VT))
6763       return false;
6764     Ptr = LD->getBasePtr();
6765   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
6766     if (ST->isIndexed())
6767       return false;
6768     VT = ST->getMemoryVT();
6769     if (!TLI.isIndexedStoreLegal(ISD::PRE_INC, VT) &&
6770         !TLI.isIndexedStoreLegal(ISD::PRE_DEC, VT))
6771       return false;
6772     Ptr = ST->getBasePtr();
6773     isLoad = false;
6774   } else {
6775     return false;
6776   }
6777
6778   // If the pointer is not an add/sub, or if it doesn't have multiple uses, bail
6779   // out.  There is no reason to make this a preinc/predec.
6780   if ((Ptr.getOpcode() != ISD::ADD && Ptr.getOpcode() != ISD::SUB) ||
6781       Ptr.getNode()->hasOneUse())
6782     return false;
6783
6784   // Ask the target to do addressing mode selection.
6785   SDValue BasePtr;
6786   SDValue Offset;
6787   ISD::MemIndexedMode AM = ISD::UNINDEXED;
6788   if (!TLI.getPreIndexedAddressParts(N, BasePtr, Offset, AM, DAG))
6789     return false;
6790   // Don't create a indexed load / store with zero offset.
6791   if (isa<ConstantSDNode>(Offset) &&
6792       cast<ConstantSDNode>(Offset)->isNullValue())
6793     return false;
6794
6795   // Try turning it into a pre-indexed load / store except when:
6796   // 1) The new base ptr is a frame index.
6797   // 2) If N is a store and the new base ptr is either the same as or is a
6798   //    predecessor of the value being stored.
6799   // 3) Another use of old base ptr is a predecessor of N. If ptr is folded
6800   //    that would create a cycle.
6801   // 4) All uses are load / store ops that use it as old base ptr.
6802
6803   // Check #1.  Preinc'ing a frame index would require copying the stack pointer
6804   // (plus the implicit offset) to a register to preinc anyway.
6805   if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
6806     return false;
6807
6808   // Check #2.
6809   if (!isLoad) {
6810     SDValue Val = cast<StoreSDNode>(N)->getValue();
6811     if (Val == BasePtr || BasePtr.getNode()->isPredecessorOf(Val.getNode()))
6812       return false;
6813   }
6814
6815   // Now check for #3 and #4.
6816   bool RealUse = false;
6817
6818   // Caches for hasPredecessorHelper
6819   SmallPtrSet<const SDNode *, 32> Visited;
6820   SmallVector<const SDNode *, 16> Worklist;
6821
6822   for (SDNode::use_iterator I = Ptr.getNode()->use_begin(),
6823          E = Ptr.getNode()->use_end(); I != E; ++I) {
6824     SDNode *Use = *I;
6825     if (Use == N)
6826       continue;
6827     if (N->hasPredecessorHelper(Use, Visited, Worklist))
6828       return false;
6829
6830     // If Ptr may be folded in addressing mode of other use, then it's
6831     // not profitable to do this transformation.
6832     if (!canFoldInAddressingMode(Ptr.getNode(), Use, DAG, TLI))
6833       RealUse = true;
6834   }
6835
6836   if (!RealUse)
6837     return false;
6838
6839   SDValue Result;
6840   if (isLoad)
6841     Result = DAG.getIndexedLoad(SDValue(N,0), N->getDebugLoc(),
6842                                 BasePtr, Offset, AM);
6843   else
6844     Result = DAG.getIndexedStore(SDValue(N,0), N->getDebugLoc(),
6845                                  BasePtr, Offset, AM);
6846   ++PreIndexedNodes;
6847   ++NodesCombined;
6848   DEBUG(dbgs() << "\nReplacing.4 ";
6849         N->dump(&DAG);
6850         dbgs() << "\nWith: ";
6851         Result.getNode()->dump(&DAG);
6852         dbgs() << '\n');
6853   WorkListRemover DeadNodes(*this);
6854   if (isLoad) {
6855     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
6856     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
6857   } else {
6858     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
6859   }
6860
6861   // Finally, since the node is now dead, remove it from the graph.
6862   DAG.DeleteNode(N);
6863
6864   // Replace the uses of Ptr with uses of the updated base value.
6865   DAG.ReplaceAllUsesOfValueWith(Ptr, Result.getValue(isLoad ? 1 : 0));
6866   removeFromWorkList(Ptr.getNode());
6867   DAG.DeleteNode(Ptr.getNode());
6868
6869   return true;
6870 }
6871
6872 /// CombineToPostIndexedLoadStore - Try to combine a load / store with a
6873 /// add / sub of the base pointer node into a post-indexed load / store.
6874 /// The transformation folded the add / subtract into the new indexed
6875 /// load / store effectively and all of its uses are redirected to the
6876 /// new load / store.
6877 bool DAGCombiner::CombineToPostIndexedLoadStore(SDNode *N) {
6878   if (Level < AfterLegalizeDAG)
6879     return false;
6880
6881   bool isLoad = true;
6882   SDValue Ptr;
6883   EVT VT;
6884   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
6885     if (LD->isIndexed())
6886       return false;
6887     VT = LD->getMemoryVT();
6888     if (!TLI.isIndexedLoadLegal(ISD::POST_INC, VT) &&
6889         !TLI.isIndexedLoadLegal(ISD::POST_DEC, VT))
6890       return false;
6891     Ptr = LD->getBasePtr();
6892   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
6893     if (ST->isIndexed())
6894       return false;
6895     VT = ST->getMemoryVT();
6896     if (!TLI.isIndexedStoreLegal(ISD::POST_INC, VT) &&
6897         !TLI.isIndexedStoreLegal(ISD::POST_DEC, VT))
6898       return false;
6899     Ptr = ST->getBasePtr();
6900     isLoad = false;
6901   } else {
6902     return false;
6903   }
6904
6905   if (Ptr.getNode()->hasOneUse())
6906     return false;
6907
6908   for (SDNode::use_iterator I = Ptr.getNode()->use_begin(),
6909          E = Ptr.getNode()->use_end(); I != E; ++I) {
6910     SDNode *Op = *I;
6911     if (Op == N ||
6912         (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB))
6913       continue;
6914
6915     SDValue BasePtr;
6916     SDValue Offset;
6917     ISD::MemIndexedMode AM = ISD::UNINDEXED;
6918     if (TLI.getPostIndexedAddressParts(N, Op, BasePtr, Offset, AM, DAG)) {
6919       // Don't create a indexed load / store with zero offset.
6920       if (isa<ConstantSDNode>(Offset) &&
6921           cast<ConstantSDNode>(Offset)->isNullValue())
6922         continue;
6923
6924       // Try turning it into a post-indexed load / store except when
6925       // 1) All uses are load / store ops that use it as base ptr (and
6926       //    it may be folded as addressing mmode).
6927       // 2) Op must be independent of N, i.e. Op is neither a predecessor
6928       //    nor a successor of N. Otherwise, if Op is folded that would
6929       //    create a cycle.
6930
6931       if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
6932         continue;
6933
6934       // Check for #1.
6935       bool TryNext = false;
6936       for (SDNode::use_iterator II = BasePtr.getNode()->use_begin(),
6937              EE = BasePtr.getNode()->use_end(); II != EE; ++II) {
6938         SDNode *Use = *II;
6939         if (Use == Ptr.getNode())
6940           continue;
6941
6942         // If all the uses are load / store addresses, then don't do the
6943         // transformation.
6944         if (Use->getOpcode() == ISD::ADD || Use->getOpcode() == ISD::SUB){
6945           bool RealUse = false;
6946           for (SDNode::use_iterator III = Use->use_begin(),
6947                  EEE = Use->use_end(); III != EEE; ++III) {
6948             SDNode *UseUse = *III;
6949             if (!canFoldInAddressingMode(Use, UseUse, DAG, TLI))
6950               RealUse = true;
6951           }
6952
6953           if (!RealUse) {
6954             TryNext = true;
6955             break;
6956           }
6957         }
6958       }
6959
6960       if (TryNext)
6961         continue;
6962
6963       // Check for #2
6964       if (!Op->isPredecessorOf(N) && !N->isPredecessorOf(Op)) {
6965         SDValue Result = isLoad
6966           ? DAG.getIndexedLoad(SDValue(N,0), N->getDebugLoc(),
6967                                BasePtr, Offset, AM)
6968           : DAG.getIndexedStore(SDValue(N,0), N->getDebugLoc(),
6969                                 BasePtr, Offset, AM);
6970         ++PostIndexedNodes;
6971         ++NodesCombined;
6972         DEBUG(dbgs() << "\nReplacing.5 ";
6973               N->dump(&DAG);
6974               dbgs() << "\nWith: ";
6975               Result.getNode()->dump(&DAG);
6976               dbgs() << '\n');
6977         WorkListRemover DeadNodes(*this);
6978         if (isLoad) {
6979           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
6980           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
6981         } else {
6982           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
6983         }
6984
6985         // Finally, since the node is now dead, remove it from the graph.
6986         DAG.DeleteNode(N);
6987
6988         // Replace the uses of Use with uses of the updated base value.
6989         DAG.ReplaceAllUsesOfValueWith(SDValue(Op, 0),
6990                                       Result.getValue(isLoad ? 1 : 0));
6991         removeFromWorkList(Op);
6992         DAG.DeleteNode(Op);
6993         return true;
6994       }
6995     }
6996   }
6997
6998   return false;
6999 }
7000
7001 SDValue DAGCombiner::visitLOAD(SDNode *N) {
7002   LoadSDNode *LD  = cast<LoadSDNode>(N);
7003   SDValue Chain = LD->getChain();
7004   SDValue Ptr   = LD->getBasePtr();
7005
7006   // If load is not volatile and there are no uses of the loaded value (and
7007   // the updated indexed value in case of indexed loads), change uses of the
7008   // chain value into uses of the chain input (i.e. delete the dead load).
7009   if (!LD->isVolatile()) {
7010     if (N->getValueType(1) == MVT::Other) {
7011       // Unindexed loads.
7012       if (!N->hasAnyUseOfValue(0)) {
7013         // It's not safe to use the two value CombineTo variant here. e.g.
7014         // v1, chain2 = load chain1, loc
7015         // v2, chain3 = load chain2, loc
7016         // v3         = add v2, c
7017         // Now we replace use of chain2 with chain1.  This makes the second load
7018         // isomorphic to the one we are deleting, and thus makes this load live.
7019         DEBUG(dbgs() << "\nReplacing.6 ";
7020               N->dump(&DAG);
7021               dbgs() << "\nWith chain: ";
7022               Chain.getNode()->dump(&DAG);
7023               dbgs() << "\n");
7024         WorkListRemover DeadNodes(*this);
7025         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain);
7026
7027         if (N->use_empty()) {
7028           removeFromWorkList(N);
7029           DAG.DeleteNode(N);
7030         }
7031
7032         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
7033       }
7034     } else {
7035       // Indexed loads.
7036       assert(N->getValueType(2) == MVT::Other && "Malformed indexed loads?");
7037       if (!N->hasAnyUseOfValue(0) && !N->hasAnyUseOfValue(1)) {
7038         SDValue Undef = DAG.getUNDEF(N->getValueType(0));
7039         DEBUG(dbgs() << "\nReplacing.7 ";
7040               N->dump(&DAG);
7041               dbgs() << "\nWith: ";
7042               Undef.getNode()->dump(&DAG);
7043               dbgs() << " and 2 other values\n");
7044         WorkListRemover DeadNodes(*this);
7045         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Undef);
7046         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1),
7047                                       DAG.getUNDEF(N->getValueType(1)));
7048         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 2), Chain);
7049         removeFromWorkList(N);
7050         DAG.DeleteNode(N);
7051         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
7052       }
7053     }
7054   }
7055
7056   // If this load is directly stored, replace the load value with the stored
7057   // value.
7058   // TODO: Handle store large -> read small portion.
7059   // TODO: Handle TRUNCSTORE/LOADEXT
7060   if (ISD::isNormalLoad(N) && !LD->isVolatile()) {
7061     if (ISD::isNON_TRUNCStore(Chain.getNode())) {
7062       StoreSDNode *PrevST = cast<StoreSDNode>(Chain);
7063       if (PrevST->getBasePtr() == Ptr &&
7064           PrevST->getValue().getValueType() == N->getValueType(0))
7065       return CombineTo(N, Chain.getOperand(1), Chain);
7066     }
7067   }
7068
7069   // Try to infer better alignment information than the load already has.
7070   if (OptLevel != CodeGenOpt::None && LD->isUnindexed()) {
7071     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
7072       if (Align > LD->getAlignment())
7073         return DAG.getExtLoad(LD->getExtensionType(), N->getDebugLoc(),
7074                               LD->getValueType(0),
7075                               Chain, Ptr, LD->getPointerInfo(),
7076                               LD->getMemoryVT(),
7077                               LD->isVolatile(), LD->isNonTemporal(), Align);
7078     }
7079   }
7080
7081   if (CombinerAA) {
7082     // Walk up chain skipping non-aliasing memory nodes.
7083     SDValue BetterChain = FindBetterChain(N, Chain);
7084
7085     // If there is a better chain.
7086     if (Chain != BetterChain) {
7087       SDValue ReplLoad;
7088
7089       // Replace the chain to void dependency.
7090       if (LD->getExtensionType() == ISD::NON_EXTLOAD) {
7091         ReplLoad = DAG.getLoad(N->getValueType(0), LD->getDebugLoc(),
7092                                BetterChain, Ptr, LD->getPointerInfo(),
7093                                LD->isVolatile(), LD->isNonTemporal(),
7094                                LD->isInvariant(), LD->getAlignment());
7095       } else {
7096         ReplLoad = DAG.getExtLoad(LD->getExtensionType(), LD->getDebugLoc(),
7097                                   LD->getValueType(0),
7098                                   BetterChain, Ptr, LD->getPointerInfo(),
7099                                   LD->getMemoryVT(),
7100                                   LD->isVolatile(),
7101                                   LD->isNonTemporal(),
7102                                   LD->getAlignment());
7103       }
7104
7105       // Create token factor to keep old chain connected.
7106       SDValue Token = DAG.getNode(ISD::TokenFactor, N->getDebugLoc(),
7107                                   MVT::Other, Chain, ReplLoad.getValue(1));
7108
7109       // Make sure the new and old chains are cleaned up.
7110       AddToWorkList(Token.getNode());
7111
7112       // Replace uses with load result and token factor. Don't add users
7113       // to work list.
7114       return CombineTo(N, ReplLoad.getValue(0), Token, false);
7115     }
7116   }
7117
7118   // Try transforming N to an indexed load.
7119   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
7120     return SDValue(N, 0);
7121
7122   return SDValue();
7123 }
7124
7125 /// CheckForMaskedLoad - Check to see if V is (and load (ptr), imm), where the
7126 /// load is having specific bytes cleared out.  If so, return the byte size
7127 /// being masked out and the shift amount.
7128 static std::pair<unsigned, unsigned>
7129 CheckForMaskedLoad(SDValue V, SDValue Ptr, SDValue Chain) {
7130   std::pair<unsigned, unsigned> Result(0, 0);
7131
7132   // Check for the structure we're looking for.
7133   if (V->getOpcode() != ISD::AND ||
7134       !isa<ConstantSDNode>(V->getOperand(1)) ||
7135       !ISD::isNormalLoad(V->getOperand(0).getNode()))
7136     return Result;
7137
7138   // Check the chain and pointer.
7139   LoadSDNode *LD = cast<LoadSDNode>(V->getOperand(0));
7140   if (LD->getBasePtr() != Ptr) return Result;  // Not from same pointer.
7141
7142   // The store should be chained directly to the load or be an operand of a
7143   // tokenfactor.
7144   if (LD == Chain.getNode())
7145     ; // ok.
7146   else if (Chain->getOpcode() != ISD::TokenFactor)
7147     return Result; // Fail.
7148   else {
7149     bool isOk = false;
7150     for (unsigned i = 0, e = Chain->getNumOperands(); i != e; ++i)
7151       if (Chain->getOperand(i).getNode() == LD) {
7152         isOk = true;
7153         break;
7154       }
7155     if (!isOk) return Result;
7156   }
7157
7158   // This only handles simple types.
7159   if (V.getValueType() != MVT::i16 &&
7160       V.getValueType() != MVT::i32 &&
7161       V.getValueType() != MVT::i64)
7162     return Result;
7163
7164   // Check the constant mask.  Invert it so that the bits being masked out are
7165   // 0 and the bits being kept are 1.  Use getSExtValue so that leading bits
7166   // follow the sign bit for uniformity.
7167   uint64_t NotMask = ~cast<ConstantSDNode>(V->getOperand(1))->getSExtValue();
7168   unsigned NotMaskLZ = CountLeadingZeros_64(NotMask);
7169   if (NotMaskLZ & 7) return Result;  // Must be multiple of a byte.
7170   unsigned NotMaskTZ = CountTrailingZeros_64(NotMask);
7171   if (NotMaskTZ & 7) return Result;  // Must be multiple of a byte.
7172   if (NotMaskLZ == 64) return Result;  // All zero mask.
7173
7174   // See if we have a continuous run of bits.  If so, we have 0*1+0*
7175   if (CountTrailingOnes_64(NotMask >> NotMaskTZ)+NotMaskTZ+NotMaskLZ != 64)
7176     return Result;
7177
7178   // Adjust NotMaskLZ down to be from the actual size of the int instead of i64.
7179   if (V.getValueType() != MVT::i64 && NotMaskLZ)
7180     NotMaskLZ -= 64-V.getValueSizeInBits();
7181
7182   unsigned MaskedBytes = (V.getValueSizeInBits()-NotMaskLZ-NotMaskTZ)/8;
7183   switch (MaskedBytes) {
7184   case 1:
7185   case 2:
7186   case 4: break;
7187   default: return Result; // All one mask, or 5-byte mask.
7188   }
7189
7190   // Verify that the first bit starts at a multiple of mask so that the access
7191   // is aligned the same as the access width.
7192   if (NotMaskTZ && NotMaskTZ/8 % MaskedBytes) return Result;
7193
7194   Result.first = MaskedBytes;
7195   Result.second = NotMaskTZ/8;
7196   return Result;
7197 }
7198
7199
7200 /// ShrinkLoadReplaceStoreWithStore - Check to see if IVal is something that
7201 /// provides a value as specified by MaskInfo.  If so, replace the specified
7202 /// store with a narrower store of truncated IVal.
7203 static SDNode *
7204 ShrinkLoadReplaceStoreWithStore(const std::pair<unsigned, unsigned> &MaskInfo,
7205                                 SDValue IVal, StoreSDNode *St,
7206                                 DAGCombiner *DC) {
7207   unsigned NumBytes = MaskInfo.first;
7208   unsigned ByteShift = MaskInfo.second;
7209   SelectionDAG &DAG = DC->getDAG();
7210
7211   // Check to see if IVal is all zeros in the part being masked in by the 'or'
7212   // that uses this.  If not, this is not a replacement.
7213   APInt Mask = ~APInt::getBitsSet(IVal.getValueSizeInBits(),
7214                                   ByteShift*8, (ByteShift+NumBytes)*8);
7215   if (!DAG.MaskedValueIsZero(IVal, Mask)) return 0;
7216
7217   // Check that it is legal on the target to do this.  It is legal if the new
7218   // VT we're shrinking to (i8/i16/i32) is legal or we're still before type
7219   // legalization.
7220   MVT VT = MVT::getIntegerVT(NumBytes*8);
7221   if (!DC->isTypeLegal(VT))
7222     return 0;
7223
7224   // Okay, we can do this!  Replace the 'St' store with a store of IVal that is
7225   // shifted by ByteShift and truncated down to NumBytes.
7226   if (ByteShift)
7227     IVal = DAG.getNode(ISD::SRL, IVal->getDebugLoc(), IVal.getValueType(), IVal,
7228                        DAG.getConstant(ByteShift*8,
7229                                     DC->getShiftAmountTy(IVal.getValueType())));
7230
7231   // Figure out the offset for the store and the alignment of the access.
7232   unsigned StOffset;
7233   unsigned NewAlign = St->getAlignment();
7234
7235   if (DAG.getTargetLoweringInfo().isLittleEndian())
7236     StOffset = ByteShift;
7237   else
7238     StOffset = IVal.getValueType().getStoreSize() - ByteShift - NumBytes;
7239
7240   SDValue Ptr = St->getBasePtr();
7241   if (StOffset) {
7242     Ptr = DAG.getNode(ISD::ADD, IVal->getDebugLoc(), Ptr.getValueType(),
7243                       Ptr, DAG.getConstant(StOffset, Ptr.getValueType()));
7244     NewAlign = MinAlign(NewAlign, StOffset);
7245   }
7246
7247   // Truncate down to the new size.
7248   IVal = DAG.getNode(ISD::TRUNCATE, IVal->getDebugLoc(), VT, IVal);
7249
7250   ++OpsNarrowed;
7251   return DAG.getStore(St->getChain(), St->getDebugLoc(), IVal, Ptr,
7252                       St->getPointerInfo().getWithOffset(StOffset),
7253                       false, false, NewAlign).getNode();
7254 }
7255
7256
7257 /// ReduceLoadOpStoreWidth - Look for sequence of load / op / store where op is
7258 /// one of 'or', 'xor', and 'and' of immediates. If 'op' is only touching some
7259 /// of the loaded bits, try narrowing the load and store if it would end up
7260 /// being a win for performance or code size.
7261 SDValue DAGCombiner::ReduceLoadOpStoreWidth(SDNode *N) {
7262   StoreSDNode *ST  = cast<StoreSDNode>(N);
7263   if (ST->isVolatile())
7264     return SDValue();
7265
7266   SDValue Chain = ST->getChain();
7267   SDValue Value = ST->getValue();
7268   SDValue Ptr   = ST->getBasePtr();
7269   EVT VT = Value.getValueType();
7270
7271   if (ST->isTruncatingStore() || VT.isVector() || !Value.hasOneUse())
7272     return SDValue();
7273
7274   unsigned Opc = Value.getOpcode();
7275
7276   // If this is "store (or X, Y), P" and X is "(and (load P), cst)", where cst
7277   // is a byte mask indicating a consecutive number of bytes, check to see if
7278   // Y is known to provide just those bytes.  If so, we try to replace the
7279   // load + replace + store sequence with a single (narrower) store, which makes
7280   // the load dead.
7281   if (Opc == ISD::OR) {
7282     std::pair<unsigned, unsigned> MaskedLoad;
7283     MaskedLoad = CheckForMaskedLoad(Value.getOperand(0), Ptr, Chain);
7284     if (MaskedLoad.first)
7285       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
7286                                                   Value.getOperand(1), ST,this))
7287         return SDValue(NewST, 0);
7288
7289     // Or is commutative, so try swapping X and Y.
7290     MaskedLoad = CheckForMaskedLoad(Value.getOperand(1), Ptr, Chain);
7291     if (MaskedLoad.first)
7292       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
7293                                                   Value.getOperand(0), ST,this))
7294         return SDValue(NewST, 0);
7295   }
7296
7297   if ((Opc != ISD::OR && Opc != ISD::XOR && Opc != ISD::AND) ||
7298       Value.getOperand(1).getOpcode() != ISD::Constant)
7299     return SDValue();
7300
7301   SDValue N0 = Value.getOperand(0);
7302   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
7303       Chain == SDValue(N0.getNode(), 1)) {
7304     LoadSDNode *LD = cast<LoadSDNode>(N0);
7305     if (LD->getBasePtr() != Ptr ||
7306         LD->getPointerInfo().getAddrSpace() !=
7307         ST->getPointerInfo().getAddrSpace())
7308       return SDValue();
7309
7310     // Find the type to narrow it the load / op / store to.
7311     SDValue N1 = Value.getOperand(1);
7312     unsigned BitWidth = N1.getValueSizeInBits();
7313     APInt Imm = cast<ConstantSDNode>(N1)->getAPIntValue();
7314     if (Opc == ISD::AND)
7315       Imm ^= APInt::getAllOnesValue(BitWidth);
7316     if (Imm == 0 || Imm.isAllOnesValue())
7317       return SDValue();
7318     unsigned ShAmt = Imm.countTrailingZeros();
7319     unsigned MSB = BitWidth - Imm.countLeadingZeros() - 1;
7320     unsigned NewBW = NextPowerOf2(MSB - ShAmt);
7321     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
7322     while (NewBW < BitWidth &&
7323            !(TLI.isOperationLegalOrCustom(Opc, NewVT) &&
7324              TLI.isNarrowingProfitable(VT, NewVT))) {
7325       NewBW = NextPowerOf2(NewBW);
7326       NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
7327     }
7328     if (NewBW >= BitWidth)
7329       return SDValue();
7330
7331     // If the lsb changed does not start at the type bitwidth boundary,
7332     // start at the previous one.
7333     if (ShAmt % NewBW)
7334       ShAmt = (((ShAmt + NewBW - 1) / NewBW) * NewBW) - NewBW;
7335     APInt Mask = APInt::getBitsSet(BitWidth, ShAmt, ShAmt + NewBW);
7336     if ((Imm & Mask) == Imm) {
7337       APInt NewImm = (Imm & Mask).lshr(ShAmt).trunc(NewBW);
7338       if (Opc == ISD::AND)
7339         NewImm ^= APInt::getAllOnesValue(NewBW);
7340       uint64_t PtrOff = ShAmt / 8;
7341       // For big endian targets, we need to adjust the offset to the pointer to
7342       // load the correct bytes.
7343       if (TLI.isBigEndian())
7344         PtrOff = (BitWidth + 7 - NewBW) / 8 - PtrOff;
7345
7346       unsigned NewAlign = MinAlign(LD->getAlignment(), PtrOff);
7347       Type *NewVTTy = NewVT.getTypeForEVT(*DAG.getContext());
7348       if (NewAlign < TLI.getTargetData()->getABITypeAlignment(NewVTTy))
7349         return SDValue();
7350
7351       SDValue NewPtr = DAG.getNode(ISD::ADD, LD->getDebugLoc(),
7352                                    Ptr.getValueType(), Ptr,
7353                                    DAG.getConstant(PtrOff, Ptr.getValueType()));
7354       SDValue NewLD = DAG.getLoad(NewVT, N0.getDebugLoc(),
7355                                   LD->getChain(), NewPtr,
7356                                   LD->getPointerInfo().getWithOffset(PtrOff),
7357                                   LD->isVolatile(), LD->isNonTemporal(),
7358                                   LD->isInvariant(), NewAlign);
7359       SDValue NewVal = DAG.getNode(Opc, Value.getDebugLoc(), NewVT, NewLD,
7360                                    DAG.getConstant(NewImm, NewVT));
7361       SDValue NewST = DAG.getStore(Chain, N->getDebugLoc(),
7362                                    NewVal, NewPtr,
7363                                    ST->getPointerInfo().getWithOffset(PtrOff),
7364                                    false, false, NewAlign);
7365
7366       AddToWorkList(NewPtr.getNode());
7367       AddToWorkList(NewLD.getNode());
7368       AddToWorkList(NewVal.getNode());
7369       WorkListRemover DeadNodes(*this);
7370       DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), NewLD.getValue(1));
7371       ++OpsNarrowed;
7372       return NewST;
7373     }
7374   }
7375
7376   return SDValue();
7377 }
7378
7379 /// TransformFPLoadStorePair - For a given floating point load / store pair,
7380 /// if the load value isn't used by any other operations, then consider
7381 /// transforming the pair to integer load / store operations if the target
7382 /// deems the transformation profitable.
7383 SDValue DAGCombiner::TransformFPLoadStorePair(SDNode *N) {
7384   StoreSDNode *ST  = cast<StoreSDNode>(N);
7385   SDValue Chain = ST->getChain();
7386   SDValue Value = ST->getValue();
7387   if (ISD::isNormalStore(ST) && ISD::isNormalLoad(Value.getNode()) &&
7388       Value.hasOneUse() &&
7389       Chain == SDValue(Value.getNode(), 1)) {
7390     LoadSDNode *LD = cast<LoadSDNode>(Value);
7391     EVT VT = LD->getMemoryVT();
7392     if (!VT.isFloatingPoint() ||
7393         VT != ST->getMemoryVT() ||
7394         LD->isNonTemporal() ||
7395         ST->isNonTemporal() ||
7396         LD->getPointerInfo().getAddrSpace() != 0 ||
7397         ST->getPointerInfo().getAddrSpace() != 0)
7398       return SDValue();
7399
7400     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits());
7401     if (!TLI.isOperationLegal(ISD::LOAD, IntVT) ||
7402         !TLI.isOperationLegal(ISD::STORE, IntVT) ||
7403         !TLI.isDesirableToTransformToIntegerOp(ISD::LOAD, VT) ||
7404         !TLI.isDesirableToTransformToIntegerOp(ISD::STORE, VT))
7405       return SDValue();
7406
7407     unsigned LDAlign = LD->getAlignment();
7408     unsigned STAlign = ST->getAlignment();
7409     Type *IntVTTy = IntVT.getTypeForEVT(*DAG.getContext());
7410     unsigned ABIAlign = TLI.getTargetData()->getABITypeAlignment(IntVTTy);
7411     if (LDAlign < ABIAlign || STAlign < ABIAlign)
7412       return SDValue();
7413
7414     SDValue NewLD = DAG.getLoad(IntVT, Value.getDebugLoc(),
7415                                 LD->getChain(), LD->getBasePtr(),
7416                                 LD->getPointerInfo(),
7417                                 false, false, false, LDAlign);
7418
7419     SDValue NewST = DAG.getStore(NewLD.getValue(1), N->getDebugLoc(),
7420                                  NewLD, ST->getBasePtr(),
7421                                  ST->getPointerInfo(),
7422                                  false, false, STAlign);
7423
7424     AddToWorkList(NewLD.getNode());
7425     AddToWorkList(NewST.getNode());
7426     WorkListRemover DeadNodes(*this);
7427     DAG.ReplaceAllUsesOfValueWith(Value.getValue(1), NewLD.getValue(1));
7428     ++LdStFP2Int;
7429     return NewST;
7430   }
7431
7432   return SDValue();
7433 }
7434
7435 SDValue DAGCombiner::visitSTORE(SDNode *N) {
7436   StoreSDNode *ST  = cast<StoreSDNode>(N);
7437   SDValue Chain = ST->getChain();
7438   SDValue Value = ST->getValue();
7439   SDValue Ptr   = ST->getBasePtr();
7440
7441   // If this is a store of a bit convert, store the input value if the
7442   // resultant store does not need a higher alignment than the original.
7443   if (Value.getOpcode() == ISD::BITCAST && !ST->isTruncatingStore() &&
7444       ST->isUnindexed()) {
7445     unsigned OrigAlign = ST->getAlignment();
7446     EVT SVT = Value.getOperand(0).getValueType();
7447     unsigned Align = TLI.getTargetData()->
7448       getABITypeAlignment(SVT.getTypeForEVT(*DAG.getContext()));
7449     if (Align <= OrigAlign &&
7450         ((!LegalOperations && !ST->isVolatile()) ||
7451          TLI.isOperationLegalOrCustom(ISD::STORE, SVT)))
7452       return DAG.getStore(Chain, N->getDebugLoc(), Value.getOperand(0),
7453                           Ptr, ST->getPointerInfo(), ST->isVolatile(),
7454                           ST->isNonTemporal(), OrigAlign);
7455   }
7456
7457   // Turn 'store undef, Ptr' -> nothing.
7458   if (Value.getOpcode() == ISD::UNDEF && ST->isUnindexed())
7459     return Chain;
7460
7461   // Turn 'store float 1.0, Ptr' -> 'store int 0x12345678, Ptr'
7462   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Value)) {
7463     // NOTE: If the original store is volatile, this transform must not increase
7464     // the number of stores.  For example, on x86-32 an f64 can be stored in one
7465     // processor operation but an i64 (which is not legal) requires two.  So the
7466     // transform should not be done in this case.
7467     if (Value.getOpcode() != ISD::TargetConstantFP) {
7468       SDValue Tmp;
7469       switch (CFP->getValueType(0).getSimpleVT().SimpleTy) {
7470       default: llvm_unreachable("Unknown FP type");
7471       case MVT::f16:    // We don't do this for these yet.
7472       case MVT::f80:
7473       case MVT::f128:
7474       case MVT::ppcf128:
7475         break;
7476       case MVT::f32:
7477         if ((isTypeLegal(MVT::i32) && !LegalOperations && !ST->isVolatile()) ||
7478             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
7479           Tmp = DAG.getConstant((uint32_t)CFP->getValueAPF().
7480                               bitcastToAPInt().getZExtValue(), MVT::i32);
7481           return DAG.getStore(Chain, N->getDebugLoc(), Tmp,
7482                               Ptr, ST->getPointerInfo(), ST->isVolatile(),
7483                               ST->isNonTemporal(), ST->getAlignment());
7484         }
7485         break;
7486       case MVT::f64:
7487         if ((TLI.isTypeLegal(MVT::i64) && !LegalOperations &&
7488              !ST->isVolatile()) ||
7489             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i64)) {
7490           Tmp = DAG.getConstant(CFP->getValueAPF().bitcastToAPInt().
7491                                 getZExtValue(), MVT::i64);
7492           return DAG.getStore(Chain, N->getDebugLoc(), Tmp,
7493                               Ptr, ST->getPointerInfo(), ST->isVolatile(),
7494                               ST->isNonTemporal(), ST->getAlignment());
7495         }
7496
7497         if (!ST->isVolatile() &&
7498             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
7499           // Many FP stores are not made apparent until after legalize, e.g. for
7500           // argument passing.  Since this is so common, custom legalize the
7501           // 64-bit integer store into two 32-bit stores.
7502           uint64_t Val = CFP->getValueAPF().bitcastToAPInt().getZExtValue();
7503           SDValue Lo = DAG.getConstant(Val & 0xFFFFFFFF, MVT::i32);
7504           SDValue Hi = DAG.getConstant(Val >> 32, MVT::i32);
7505           if (TLI.isBigEndian()) std::swap(Lo, Hi);
7506
7507           unsigned Alignment = ST->getAlignment();
7508           bool isVolatile = ST->isVolatile();
7509           bool isNonTemporal = ST->isNonTemporal();
7510
7511           SDValue St0 = DAG.getStore(Chain, ST->getDebugLoc(), Lo,
7512                                      Ptr, ST->getPointerInfo(),
7513                                      isVolatile, isNonTemporal,
7514                                      ST->getAlignment());
7515           Ptr = DAG.getNode(ISD::ADD, N->getDebugLoc(), Ptr.getValueType(), Ptr,
7516                             DAG.getConstant(4, Ptr.getValueType()));
7517           Alignment = MinAlign(Alignment, 4U);
7518           SDValue St1 = DAG.getStore(Chain, ST->getDebugLoc(), Hi,
7519                                      Ptr, ST->getPointerInfo().getWithOffset(4),
7520                                      isVolatile, isNonTemporal,
7521                                      Alignment);
7522           return DAG.getNode(ISD::TokenFactor, N->getDebugLoc(), MVT::Other,
7523                              St0, St1);
7524         }
7525
7526         break;
7527       }
7528     }
7529   }
7530
7531   // Try to infer better alignment information than the store already has.
7532   if (OptLevel != CodeGenOpt::None && ST->isUnindexed()) {
7533     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
7534       if (Align > ST->getAlignment())
7535         return DAG.getTruncStore(Chain, N->getDebugLoc(), Value,
7536                                  Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
7537                                  ST->isVolatile(), ST->isNonTemporal(), Align);
7538     }
7539   }
7540
7541   // Try transforming a pair floating point load / store ops to integer
7542   // load / store ops.
7543   SDValue NewST = TransformFPLoadStorePair(N);
7544   if (NewST.getNode())
7545     return NewST;
7546
7547   if (CombinerAA) {
7548     // Walk up chain skipping non-aliasing memory nodes.
7549     SDValue BetterChain = FindBetterChain(N, Chain);
7550
7551     // If there is a better chain.
7552     if (Chain != BetterChain) {
7553       SDValue ReplStore;
7554
7555       // Replace the chain to avoid dependency.
7556       if (ST->isTruncatingStore()) {
7557         ReplStore = DAG.getTruncStore(BetterChain, N->getDebugLoc(), Value, Ptr,
7558                                       ST->getPointerInfo(),
7559                                       ST->getMemoryVT(), ST->isVolatile(),
7560                                       ST->isNonTemporal(), ST->getAlignment());
7561       } else {
7562         ReplStore = DAG.getStore(BetterChain, N->getDebugLoc(), Value, Ptr,
7563                                  ST->getPointerInfo(),
7564                                  ST->isVolatile(), ST->isNonTemporal(),
7565                                  ST->getAlignment());
7566       }
7567
7568       // Create token to keep both nodes around.
7569       SDValue Token = DAG.getNode(ISD::TokenFactor, N->getDebugLoc(),
7570                                   MVT::Other, Chain, ReplStore);
7571
7572       // Make sure the new and old chains are cleaned up.
7573       AddToWorkList(Token.getNode());
7574
7575       // Don't add users to work list.
7576       return CombineTo(N, Token, false);
7577     }
7578   }
7579
7580   // Try transforming N to an indexed store.
7581   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
7582     return SDValue(N, 0);
7583
7584   // FIXME: is there such a thing as a truncating indexed store?
7585   if (ST->isTruncatingStore() && ST->isUnindexed() &&
7586       Value.getValueType().isInteger()) {
7587     // See if we can simplify the input to this truncstore with knowledge that
7588     // only the low bits are being used.  For example:
7589     // "truncstore (or (shl x, 8), y), i8"  -> "truncstore y, i8"
7590     SDValue Shorter =
7591       GetDemandedBits(Value,
7592                       APInt::getLowBitsSet(
7593                         Value.getValueType().getScalarType().getSizeInBits(),
7594                         ST->getMemoryVT().getScalarType().getSizeInBits()));
7595     AddToWorkList(Value.getNode());
7596     if (Shorter.getNode())
7597       return DAG.getTruncStore(Chain, N->getDebugLoc(), Shorter,
7598                                Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
7599                                ST->isVolatile(), ST->isNonTemporal(),
7600                                ST->getAlignment());
7601
7602     // Otherwise, see if we can simplify the operation with
7603     // SimplifyDemandedBits, which only works if the value has a single use.
7604     if (SimplifyDemandedBits(Value,
7605                         APInt::getLowBitsSet(
7606                           Value.getValueType().getScalarType().getSizeInBits(),
7607                           ST->getMemoryVT().getScalarType().getSizeInBits())))
7608       return SDValue(N, 0);
7609   }
7610
7611   // If this is a load followed by a store to the same location, then the store
7612   // is dead/noop.
7613   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Value)) {
7614     if (Ld->getBasePtr() == Ptr && ST->getMemoryVT() == Ld->getMemoryVT() &&
7615         ST->isUnindexed() && !ST->isVolatile() &&
7616         // There can't be any side effects between the load and store, such as
7617         // a call or store.
7618         Chain.reachesChainWithoutSideEffects(SDValue(Ld, 1))) {
7619       // The store is dead, remove it.
7620       return Chain;
7621     }
7622   }
7623
7624   // If this is an FP_ROUND or TRUNC followed by a store, fold this into a
7625   // truncating store.  We can do this even if this is already a truncstore.
7626   if ((Value.getOpcode() == ISD::FP_ROUND || Value.getOpcode() == ISD::TRUNCATE)
7627       && Value.getNode()->hasOneUse() && ST->isUnindexed() &&
7628       TLI.isTruncStoreLegal(Value.getOperand(0).getValueType(),
7629                             ST->getMemoryVT())) {
7630     return DAG.getTruncStore(Chain, N->getDebugLoc(), Value.getOperand(0),
7631                              Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
7632                              ST->isVolatile(), ST->isNonTemporal(),
7633                              ST->getAlignment());
7634   }
7635
7636   return ReduceLoadOpStoreWidth(N);
7637 }
7638
7639 SDValue DAGCombiner::visitINSERT_VECTOR_ELT(SDNode *N) {
7640   SDValue InVec = N->getOperand(0);
7641   SDValue InVal = N->getOperand(1);
7642   SDValue EltNo = N->getOperand(2);
7643   DebugLoc dl = N->getDebugLoc();
7644
7645   // If the inserted element is an UNDEF, just use the input vector.
7646   if (InVal.getOpcode() == ISD::UNDEF)
7647     return InVec;
7648
7649   EVT VT = InVec.getValueType();
7650
7651   // If we can't generate a legal BUILD_VECTOR, exit
7652   if (LegalOperations && !TLI.isOperationLegal(ISD::BUILD_VECTOR, VT))
7653     return SDValue();
7654
7655   // Check that we know which element is being inserted
7656   if (!isa<ConstantSDNode>(EltNo))
7657     return SDValue();
7658   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
7659
7660   // Check that the operand is a BUILD_VECTOR (or UNDEF, which can essentially
7661   // be converted to a BUILD_VECTOR).  Fill in the Ops vector with the
7662   // vector elements.
7663   SmallVector<SDValue, 8> Ops;
7664   if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
7665     Ops.append(InVec.getNode()->op_begin(),
7666                InVec.getNode()->op_end());
7667   } else if (InVec.getOpcode() == ISD::UNDEF) {
7668     unsigned NElts = VT.getVectorNumElements();
7669     Ops.append(NElts, DAG.getUNDEF(InVal.getValueType()));
7670   } else {
7671     return SDValue();
7672   }
7673
7674   // Insert the element
7675   if (Elt < Ops.size()) {
7676     // All the operands of BUILD_VECTOR must have the same type;
7677     // we enforce that here.
7678     EVT OpVT = Ops[0].getValueType();
7679     if (InVal.getValueType() != OpVT)
7680       InVal = OpVT.bitsGT(InVal.getValueType()) ?
7681                 DAG.getNode(ISD::ANY_EXTEND, dl, OpVT, InVal) :
7682                 DAG.getNode(ISD::TRUNCATE, dl, OpVT, InVal);
7683     Ops[Elt] = InVal;
7684   }
7685
7686   // Return the new vector
7687   return DAG.getNode(ISD::BUILD_VECTOR, dl,
7688                      VT, &Ops[0], Ops.size());
7689 }
7690
7691 SDValue DAGCombiner::visitEXTRACT_VECTOR_ELT(SDNode *N) {
7692   // (vextract (scalar_to_vector val, 0) -> val
7693   SDValue InVec = N->getOperand(0);
7694   EVT VT = InVec.getValueType();
7695   EVT NVT = N->getValueType(0);
7696
7697   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
7698     // Check if the result type doesn't match the inserted element type. A
7699     // SCALAR_TO_VECTOR may truncate the inserted element and the
7700     // EXTRACT_VECTOR_ELT may widen the extracted vector.
7701     SDValue InOp = InVec.getOperand(0);
7702     if (InOp.getValueType() != NVT) {
7703       assert(InOp.getValueType().isInteger() && NVT.isInteger());
7704       return DAG.getSExtOrTrunc(InOp, InVec.getDebugLoc(), NVT);
7705     }
7706     return InOp;
7707   }
7708
7709   SDValue EltNo = N->getOperand(1);
7710   bool ConstEltNo = isa<ConstantSDNode>(EltNo);
7711
7712   // Transform: (EXTRACT_VECTOR_ELT( VECTOR_SHUFFLE )) -> EXTRACT_VECTOR_ELT.
7713   // We only perform this optimization before the op legalization phase because
7714   // we may introduce new vector instructions which are not backed by TD patterns.
7715   // For example on AVX, extracting elements from a wide vector without using
7716   // extract_subvector.
7717   if (InVec.getOpcode() == ISD::VECTOR_SHUFFLE
7718       && ConstEltNo && !LegalOperations) {
7719     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
7720     int NumElem = VT.getVectorNumElements();
7721     ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(InVec);
7722     // Find the new index to extract from.
7723     int OrigElt = SVOp->getMaskElt(Elt);
7724
7725     // Extracting an undef index is undef.
7726     if (OrigElt == -1)
7727       return DAG.getUNDEF(NVT);
7728
7729     // Select the right vector half to extract from.
7730     if (OrigElt < NumElem) {
7731       InVec = InVec->getOperand(0);
7732     } else {
7733       InVec = InVec->getOperand(1);
7734       OrigElt -= NumElem;
7735     }
7736
7737     EVT IndexTy = N->getOperand(1).getValueType();
7738     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, N->getDebugLoc(), NVT,
7739                        InVec, DAG.getConstant(OrigElt, IndexTy));
7740   }
7741
7742   // Perform only after legalization to ensure build_vector / vector_shuffle
7743   // optimizations have already been done.
7744   if (!LegalOperations) return SDValue();
7745
7746   // (vextract (v4f32 load $addr), c) -> (f32 load $addr+c*size)
7747   // (vextract (v4f32 s2v (f32 load $addr)), c) -> (f32 load $addr+c*size)
7748   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), 0) -> (f32 load $addr)
7749
7750   if (ConstEltNo) {
7751     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
7752     bool NewLoad = false;
7753     bool BCNumEltsChanged = false;
7754     EVT ExtVT = VT.getVectorElementType();
7755     EVT LVT = ExtVT;
7756
7757     // If the result of load has to be truncated, then it's not necessarily
7758     // profitable.
7759     if (NVT.bitsLT(LVT) && !TLI.isTruncateFree(LVT, NVT))
7760       return SDValue();
7761
7762     if (InVec.getOpcode() == ISD::BITCAST) {
7763       // Don't duplicate a load with other uses.
7764       if (!InVec.hasOneUse())
7765         return SDValue();
7766
7767       EVT BCVT = InVec.getOperand(0).getValueType();
7768       if (!BCVT.isVector() || ExtVT.bitsGT(BCVT.getVectorElementType()))
7769         return SDValue();
7770       if (VT.getVectorNumElements() != BCVT.getVectorNumElements())
7771         BCNumEltsChanged = true;
7772       InVec = InVec.getOperand(0);
7773       ExtVT = BCVT.getVectorElementType();
7774       NewLoad = true;
7775     }
7776
7777     LoadSDNode *LN0 = NULL;
7778     const ShuffleVectorSDNode *SVN = NULL;
7779     if (ISD::isNormalLoad(InVec.getNode())) {
7780       LN0 = cast<LoadSDNode>(InVec);
7781     } else if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR &&
7782                InVec.getOperand(0).getValueType() == ExtVT &&
7783                ISD::isNormalLoad(InVec.getOperand(0).getNode())) {
7784       // Don't duplicate a load with other uses.
7785       if (!InVec.hasOneUse())
7786         return SDValue();
7787
7788       LN0 = cast<LoadSDNode>(InVec.getOperand(0));
7789     } else if ((SVN = dyn_cast<ShuffleVectorSDNode>(InVec))) {
7790       // (vextract (vector_shuffle (load $addr), v2, <1, u, u, u>), 1)
7791       // =>
7792       // (load $addr+1*size)
7793
7794       // Don't duplicate a load with other uses.
7795       if (!InVec.hasOneUse())
7796         return SDValue();
7797
7798       // If the bit convert changed the number of elements, it is unsafe
7799       // to examine the mask.
7800       if (BCNumEltsChanged)
7801         return SDValue();
7802
7803       // Select the input vector, guarding against out of range extract vector.
7804       unsigned NumElems = VT.getVectorNumElements();
7805       int Idx = (Elt > (int)NumElems) ? -1 : SVN->getMaskElt(Elt);
7806       InVec = (Idx < (int)NumElems) ? InVec.getOperand(0) : InVec.getOperand(1);
7807
7808       if (InVec.getOpcode() == ISD::BITCAST) {
7809         // Don't duplicate a load with other uses.
7810         if (!InVec.hasOneUse())
7811           return SDValue();
7812
7813         InVec = InVec.getOperand(0);
7814       }
7815       if (ISD::isNormalLoad(InVec.getNode())) {
7816         LN0 = cast<LoadSDNode>(InVec);
7817         Elt = (Idx < (int)NumElems) ? Idx : Idx - (int)NumElems;
7818       }
7819     }
7820
7821     // Make sure we found a non-volatile load and the extractelement is
7822     // the only use.
7823     if (!LN0 || !LN0->hasNUsesOfValue(1,0) || LN0->isVolatile())
7824       return SDValue();
7825
7826     // If Idx was -1 above, Elt is going to be -1, so just return undef.
7827     if (Elt == -1)
7828       return DAG.getUNDEF(LVT);
7829
7830     unsigned Align = LN0->getAlignment();
7831     if (NewLoad) {
7832       // Check the resultant load doesn't need a higher alignment than the
7833       // original load.
7834       unsigned NewAlign =
7835         TLI.getTargetData()
7836             ->getABITypeAlignment(LVT.getTypeForEVT(*DAG.getContext()));
7837
7838       if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, LVT))
7839         return SDValue();
7840
7841       Align = NewAlign;
7842     }
7843
7844     SDValue NewPtr = LN0->getBasePtr();
7845     unsigned PtrOff = 0;
7846
7847     if (Elt) {
7848       PtrOff = LVT.getSizeInBits() * Elt / 8;
7849       EVT PtrType = NewPtr.getValueType();
7850       if (TLI.isBigEndian())
7851         PtrOff = VT.getSizeInBits() / 8 - PtrOff;
7852       NewPtr = DAG.getNode(ISD::ADD, N->getDebugLoc(), PtrType, NewPtr,
7853                            DAG.getConstant(PtrOff, PtrType));
7854     }
7855
7856     // The replacement we need to do here is a little tricky: we need to
7857     // replace an extractelement of a load with a load.
7858     // Use ReplaceAllUsesOfValuesWith to do the replacement.
7859     // Note that this replacement assumes that the extractvalue is the only
7860     // use of the load; that's okay because we don't want to perform this
7861     // transformation in other cases anyway.
7862     SDValue Load;
7863     SDValue Chain;
7864     if (NVT.bitsGT(LVT)) {
7865       // If the result type of vextract is wider than the load, then issue an
7866       // extending load instead.
7867       ISD::LoadExtType ExtType = TLI.isLoadExtLegal(ISD::ZEXTLOAD, LVT)
7868         ? ISD::ZEXTLOAD : ISD::EXTLOAD;
7869       Load = DAG.getExtLoad(ExtType, N->getDebugLoc(), NVT, LN0->getChain(),
7870                             NewPtr, LN0->getPointerInfo().getWithOffset(PtrOff),
7871                             LVT, LN0->isVolatile(), LN0->isNonTemporal(),Align);
7872       Chain = Load.getValue(1);
7873     } else {
7874       Load = DAG.getLoad(LVT, N->getDebugLoc(), LN0->getChain(), NewPtr,
7875                          LN0->getPointerInfo().getWithOffset(PtrOff),
7876                          LN0->isVolatile(), LN0->isNonTemporal(),
7877                          LN0->isInvariant(), Align);
7878       Chain = Load.getValue(1);
7879       if (NVT.bitsLT(LVT))
7880         Load = DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), NVT, Load);
7881       else
7882         Load = DAG.getNode(ISD::BITCAST, N->getDebugLoc(), NVT, Load);
7883     }
7884     WorkListRemover DeadNodes(*this);
7885     SDValue From[] = { SDValue(N, 0), SDValue(LN0,1) };
7886     SDValue To[] = { Load, Chain };
7887     DAG.ReplaceAllUsesOfValuesWith(From, To, 2);
7888     // Since we're explcitly calling ReplaceAllUses, add the new node to the
7889     // worklist explicitly as well.
7890     AddToWorkList(Load.getNode());
7891     AddUsersToWorkList(Load.getNode()); // Add users too
7892     // Make sure to revisit this node to clean it up; it will usually be dead.
7893     AddToWorkList(N);
7894     return SDValue(N, 0);
7895   }
7896
7897   return SDValue();
7898 }
7899
7900 SDValue DAGCombiner::visitBUILD_VECTOR(SDNode *N) {
7901   unsigned NumInScalars = N->getNumOperands();
7902   DebugLoc dl = N->getDebugLoc();
7903   EVT VT = N->getValueType(0);
7904
7905   // A vector built entirely of undefs is undef.
7906   if (ISD::allOperandsUndef(N))
7907     return DAG.getUNDEF(VT);
7908
7909   // Check to see if this is a BUILD_VECTOR of a bunch of values
7910   // which come from any_extend or zero_extend nodes. If so, we can create
7911   // a new BUILD_VECTOR using bit-casts which may enable other BUILD_VECTOR
7912   // optimizations. We do not handle sign-extend because we can't fill the sign
7913   // using shuffles.
7914   EVT SourceType = MVT::Other;
7915   bool AllAnyExt = true;
7916
7917   for (unsigned i = 0; i != NumInScalars; ++i) {
7918     SDValue In = N->getOperand(i);
7919     // Ignore undef inputs.
7920     if (In.getOpcode() == ISD::UNDEF) continue;
7921
7922     bool AnyExt  = In.getOpcode() == ISD::ANY_EXTEND;
7923     bool ZeroExt = In.getOpcode() == ISD::ZERO_EXTEND;
7924
7925     // Abort if the element is not an extension.
7926     if (!ZeroExt && !AnyExt) {
7927       SourceType = MVT::Other;
7928       break;
7929     }
7930
7931     // The input is a ZeroExt or AnyExt. Check the original type.
7932     EVT InTy = In.getOperand(0).getValueType();
7933
7934     // Check that all of the widened source types are the same.
7935     if (SourceType == MVT::Other)
7936       // First time.
7937       SourceType = InTy;
7938     else if (InTy != SourceType) {
7939       // Multiple income types. Abort.
7940       SourceType = MVT::Other;
7941       break;
7942     }
7943
7944     // Check if all of the extends are ANY_EXTENDs.
7945     AllAnyExt &= AnyExt;
7946   }
7947
7948   // In order to have valid types, all of the inputs must be extended from the
7949   // same source type and all of the inputs must be any or zero extend.
7950   // Scalar sizes must be a power of two.
7951   EVT OutScalarTy = N->getValueType(0).getScalarType();
7952   bool ValidTypes = SourceType != MVT::Other &&
7953                  isPowerOf2_32(OutScalarTy.getSizeInBits()) &&
7954                  isPowerOf2_32(SourceType.getSizeInBits());
7955
7956   // We perform this optimization post type-legalization because
7957   // the type-legalizer often scalarizes integer-promoted vectors.
7958   // Performing this optimization before may create bit-casts which
7959   // will be type-legalized to complex code sequences.
7960   // We perform this optimization only before the operation legalizer because we
7961   // may introduce illegal operations.
7962   // Create a new simpler BUILD_VECTOR sequence which other optimizations can
7963   // turn into a single shuffle instruction.
7964   if ((Level == AfterLegalizeVectorOps || Level == AfterLegalizeTypes) &&
7965       ValidTypes) {
7966     bool isLE = TLI.isLittleEndian();
7967     unsigned ElemRatio = OutScalarTy.getSizeInBits()/SourceType.getSizeInBits();
7968     assert(ElemRatio > 1 && "Invalid element size ratio");
7969     SDValue Filler = AllAnyExt ? DAG.getUNDEF(SourceType):
7970                                  DAG.getConstant(0, SourceType);
7971
7972     unsigned NewBVElems = ElemRatio * N->getValueType(0).getVectorNumElements();
7973     SmallVector<SDValue, 8> Ops(NewBVElems, Filler);
7974
7975     // Populate the new build_vector
7976     for (unsigned i=0; i < N->getNumOperands(); ++i) {
7977       SDValue Cast = N->getOperand(i);
7978       assert((Cast.getOpcode() == ISD::ANY_EXTEND ||
7979               Cast.getOpcode() == ISD::ZERO_EXTEND ||
7980               Cast.getOpcode() == ISD::UNDEF) && "Invalid cast opcode");
7981       SDValue In;
7982       if (Cast.getOpcode() == ISD::UNDEF)
7983         In = DAG.getUNDEF(SourceType);
7984       else
7985         In = Cast->getOperand(0);
7986       unsigned Index = isLE ? (i * ElemRatio) :
7987                               (i * ElemRatio + (ElemRatio - 1));
7988
7989       assert(Index < Ops.size() && "Invalid index");
7990       Ops[Index] = In;
7991     }
7992
7993     // The type of the new BUILD_VECTOR node.
7994     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), SourceType, NewBVElems);
7995     assert(VecVT.getSizeInBits() == N->getValueType(0).getSizeInBits() &&
7996            "Invalid vector size");
7997     // Check if the new vector type is legal.
7998     if (!isTypeLegal(VecVT)) return SDValue();
7999
8000     // Make the new BUILD_VECTOR.
8001     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(),
8002                                  VecVT, &Ops[0], Ops.size());
8003
8004     // The new BUILD_VECTOR node has the potential to be further optimized.
8005     AddToWorkList(BV.getNode());
8006     // Bitcast to the desired type.
8007     return DAG.getNode(ISD::BITCAST, dl, N->getValueType(0), BV);
8008   }
8009
8010   // Check to see if this is a BUILD_VECTOR of a bunch of EXTRACT_VECTOR_ELT
8011   // operations.  If so, and if the EXTRACT_VECTOR_ELT vector inputs come from
8012   // at most two distinct vectors, turn this into a shuffle node.
8013
8014   // May only combine to shuffle after legalize if shuffle is legal.
8015   if (LegalOperations &&
8016       !TLI.isOperationLegalOrCustom(ISD::VECTOR_SHUFFLE, VT))
8017     return SDValue();
8018
8019   SDValue VecIn1, VecIn2;
8020   for (unsigned i = 0; i != NumInScalars; ++i) {
8021     // Ignore undef inputs.
8022     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
8023
8024     // If this input is something other than a EXTRACT_VECTOR_ELT with a
8025     // constant index, bail out.
8026     if (N->getOperand(i).getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
8027         !isa<ConstantSDNode>(N->getOperand(i).getOperand(1))) {
8028       VecIn1 = VecIn2 = SDValue(0, 0);
8029       break;
8030     }
8031
8032     // We allow up to two distinct input vectors.
8033     SDValue ExtractedFromVec = N->getOperand(i).getOperand(0);
8034     if (ExtractedFromVec == VecIn1 || ExtractedFromVec == VecIn2)
8035       continue;
8036
8037     if (VecIn1.getNode() == 0) {
8038       VecIn1 = ExtractedFromVec;
8039     } else if (VecIn2.getNode() == 0) {
8040       VecIn2 = ExtractedFromVec;
8041     } else {
8042       // Too many inputs.
8043       VecIn1 = VecIn2 = SDValue(0, 0);
8044       break;
8045     }
8046   }
8047
8048     // If everything is good, we can make a shuffle operation.
8049   if (VecIn1.getNode()) {
8050     SmallVector<int, 8> Mask;
8051     for (unsigned i = 0; i != NumInScalars; ++i) {
8052       if (N->getOperand(i).getOpcode() == ISD::UNDEF) {
8053         Mask.push_back(-1);
8054         continue;
8055       }
8056
8057       // If extracting from the first vector, just use the index directly.
8058       SDValue Extract = N->getOperand(i);
8059       SDValue ExtVal = Extract.getOperand(1);
8060       if (Extract.getOperand(0) == VecIn1) {
8061         unsigned ExtIndex = cast<ConstantSDNode>(ExtVal)->getZExtValue();
8062         if (ExtIndex > VT.getVectorNumElements())
8063           return SDValue();
8064
8065         Mask.push_back(ExtIndex);
8066         continue;
8067       }
8068
8069       // Otherwise, use InIdx + VecSize
8070       unsigned Idx = cast<ConstantSDNode>(ExtVal)->getZExtValue();
8071       Mask.push_back(Idx+NumInScalars);
8072     }
8073
8074     // We can't generate a shuffle node with mismatched input and output types.
8075     // Attempt to transform a single input vector to the correct type.
8076     if ((VT != VecIn1.getValueType())) {
8077       // We don't support shuffeling between TWO values of different types.
8078       if (VecIn2.getNode() != 0)
8079         return SDValue();
8080
8081       // We only support widening of vectors which are half the size of the
8082       // output registers. For example XMM->YMM widening on X86 with AVX.
8083       if (VecIn1.getValueType().getSizeInBits()*2 != VT.getSizeInBits())
8084         return SDValue();
8085
8086       // If the input vector type has a different base type to the output
8087       // vector type, bail out.
8088       if (VecIn1.getValueType().getVectorElementType() !=
8089           VT.getVectorElementType())
8090         return SDValue();
8091
8092       // Widen the input vector by adding undef values.
8093       VecIn1 = DAG.getNode(ISD::CONCAT_VECTORS, N->getDebugLoc(), VT,
8094                            VecIn1, DAG.getUNDEF(VecIn1.getValueType()));
8095     }
8096
8097     // If VecIn2 is unused then change it to undef.
8098     VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
8099
8100     // Check that we were able to transform all incoming values to the same type.
8101     if (VecIn2.getValueType() != VecIn1.getValueType() ||
8102         VecIn1.getValueType() != VT)
8103           return SDValue();
8104
8105     // Only type-legal BUILD_VECTOR nodes are converted to shuffle nodes.
8106     if (!isTypeLegal(VT))
8107       return SDValue();
8108
8109     // Return the new VECTOR_SHUFFLE node.
8110     SDValue Ops[2];
8111     Ops[0] = VecIn1;
8112     Ops[1] = VecIn2;
8113     return DAG.getVectorShuffle(VT, N->getDebugLoc(), Ops[0], Ops[1], &Mask[0]);
8114   }
8115
8116   return SDValue();
8117 }
8118
8119 SDValue DAGCombiner::visitCONCAT_VECTORS(SDNode *N) {
8120   // TODO: Check to see if this is a CONCAT_VECTORS of a bunch of
8121   // EXTRACT_SUBVECTOR operations.  If so, and if the EXTRACT_SUBVECTOR vector
8122   // inputs come from at most two distinct vectors, turn this into a shuffle
8123   // node.
8124
8125   // If we only have one input vector, we don't need to do any concatenation.
8126   if (N->getNumOperands() == 1)
8127     return N->getOperand(0);
8128
8129   // Check if all of the operands are undefs.
8130   if (ISD::allOperandsUndef(N))
8131     return DAG.getUNDEF(N->getValueType(0));
8132
8133   return SDValue();
8134 }
8135
8136 SDValue DAGCombiner::visitEXTRACT_SUBVECTOR(SDNode* N) {
8137   EVT NVT = N->getValueType(0);
8138   SDValue V = N->getOperand(0);
8139
8140   if (V->getOpcode() == ISD::INSERT_SUBVECTOR) {
8141     // Handle only simple case where vector being inserted and vector
8142     // being extracted are of same type, and are half size of larger vectors.
8143     EVT BigVT = V->getOperand(0).getValueType();
8144     EVT SmallVT = V->getOperand(1).getValueType();
8145     if (NVT != SmallVT || NVT.getSizeInBits()*2 != BigVT.getSizeInBits())
8146       return SDValue();
8147
8148     // Only handle cases where both indexes are constants with the same type.
8149     ConstantSDNode *InsIdx = dyn_cast<ConstantSDNode>(N->getOperand(1));
8150     ConstantSDNode *ExtIdx = dyn_cast<ConstantSDNode>(V->getOperand(2));
8151
8152     if (InsIdx && ExtIdx &&
8153         InsIdx->getValueType(0).getSizeInBits() <= 64 &&
8154         ExtIdx->getValueType(0).getSizeInBits() <= 64) {
8155       // Combine:
8156       //    (extract_subvec (insert_subvec V1, V2, InsIdx), ExtIdx)
8157       // Into:
8158       //    indices are equal => V1
8159       //    otherwise => (extract_subvec V1, ExtIdx)
8160       if (InsIdx->getZExtValue() == ExtIdx->getZExtValue())
8161         return V->getOperand(1);
8162       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, N->getDebugLoc(), NVT,
8163                          V->getOperand(0), N->getOperand(1));
8164     }
8165   }
8166
8167   return SDValue();
8168 }
8169
8170 SDValue DAGCombiner::visitVECTOR_SHUFFLE(SDNode *N) {
8171   EVT VT = N->getValueType(0);
8172   unsigned NumElts = VT.getVectorNumElements();
8173
8174   SDValue N0 = N->getOperand(0);
8175   SDValue N1 = N->getOperand(1);
8176
8177   assert(N0.getValueType() == VT && "Vector shuffle must be normalized in DAG");
8178
8179   // Canonicalize shuffle undef, undef -> undef
8180   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
8181     return DAG.getUNDEF(VT);
8182
8183   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8184
8185   // Canonicalize shuffle v, v -> v, undef
8186   if (N0 == N1) {
8187     SmallVector<int, 8> NewMask;
8188     for (unsigned i = 0; i != NumElts; ++i) {
8189       int Idx = SVN->getMaskElt(i);
8190       if (Idx >= (int)NumElts) Idx -= NumElts;
8191       NewMask.push_back(Idx);
8192     }
8193     return DAG.getVectorShuffle(VT, N->getDebugLoc(), N0, DAG.getUNDEF(VT),
8194                                 &NewMask[0]);
8195   }
8196
8197   // Canonicalize shuffle undef, v -> v, undef.  Commute the shuffle mask.
8198   if (N0.getOpcode() == ISD::UNDEF) {
8199     SmallVector<int, 8> NewMask;
8200     for (unsigned i = 0; i != NumElts; ++i) {
8201       int Idx = SVN->getMaskElt(i);
8202       if (Idx >= 0) {
8203         if (Idx < (int)NumElts)
8204           Idx += NumElts;
8205         else
8206           Idx -= NumElts;
8207       }
8208       NewMask.push_back(Idx);
8209     }
8210     return DAG.getVectorShuffle(VT, N->getDebugLoc(), N1, DAG.getUNDEF(VT),
8211                                 &NewMask[0]);
8212   }
8213
8214   // Remove references to rhs if it is undef
8215   if (N1.getOpcode() == ISD::UNDEF) {
8216     bool Changed = false;
8217     SmallVector<int, 8> NewMask;
8218     for (unsigned i = 0; i != NumElts; ++i) {
8219       int Idx = SVN->getMaskElt(i);
8220       if (Idx >= (int)NumElts) {
8221         Idx = -1;
8222         Changed = true;
8223       }
8224       NewMask.push_back(Idx);
8225     }
8226     if (Changed)
8227       return DAG.getVectorShuffle(VT, N->getDebugLoc(), N0, N1, &NewMask[0]);
8228   }
8229
8230   // If it is a splat, check if the argument vector is another splat or a
8231   // build_vector with all scalar elements the same.
8232   if (SVN->isSplat() && SVN->getSplatIndex() < (int)NumElts) {
8233     SDNode *V = N0.getNode();
8234
8235     // If this is a bit convert that changes the element type of the vector but
8236     // not the number of vector elements, look through it.  Be careful not to
8237     // look though conversions that change things like v4f32 to v2f64.
8238     if (V->getOpcode() == ISD::BITCAST) {
8239       SDValue ConvInput = V->getOperand(0);
8240       if (ConvInput.getValueType().isVector() &&
8241           ConvInput.getValueType().getVectorNumElements() == NumElts)
8242         V = ConvInput.getNode();
8243     }
8244
8245     if (V->getOpcode() == ISD::BUILD_VECTOR) {
8246       assert(V->getNumOperands() == NumElts &&
8247              "BUILD_VECTOR has wrong number of operands");
8248       SDValue Base;
8249       bool AllSame = true;
8250       for (unsigned i = 0; i != NumElts; ++i) {
8251         if (V->getOperand(i).getOpcode() != ISD::UNDEF) {
8252           Base = V->getOperand(i);
8253           break;
8254         }
8255       }
8256       // Splat of <u, u, u, u>, return <u, u, u, u>
8257       if (!Base.getNode())
8258         return N0;
8259       for (unsigned i = 0; i != NumElts; ++i) {
8260         if (V->getOperand(i) != Base) {
8261           AllSame = false;
8262           break;
8263         }
8264       }
8265       // Splat of <x, x, x, x>, return <x, x, x, x>
8266       if (AllSame)
8267         return N0;
8268     }
8269   }
8270
8271   // If this shuffle node is simply a swizzle of another shuffle node,
8272   // and it reverses the swizzle of the previous shuffle then we can
8273   // optimize shuffle(shuffle(x, undef), undef) -> x.
8274   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
8275       N1.getOpcode() == ISD::UNDEF) {
8276
8277     ShuffleVectorSDNode *OtherSV = cast<ShuffleVectorSDNode>(N0);
8278
8279     // Shuffle nodes can only reverse shuffles with a single non-undef value.
8280     if (N0.getOperand(1).getOpcode() != ISD::UNDEF)
8281       return SDValue();
8282
8283     // The incoming shuffle must be of the same type as the result of the
8284     // current shuffle.
8285     assert(OtherSV->getOperand(0).getValueType() == VT &&
8286            "Shuffle types don't match");
8287
8288     for (unsigned i = 0; i != NumElts; ++i) {
8289       int Idx = SVN->getMaskElt(i);
8290       assert(Idx < (int)NumElts && "Index references undef operand");
8291       // Next, this index comes from the first value, which is the incoming
8292       // shuffle. Adopt the incoming index.
8293       if (Idx >= 0)
8294         Idx = OtherSV->getMaskElt(Idx);
8295
8296       // The combined shuffle must map each index to itself.
8297       if (Idx >= 0 && (unsigned)Idx != i)
8298         return SDValue();
8299     }
8300
8301     return OtherSV->getOperand(0);
8302   }
8303
8304   return SDValue();
8305 }
8306
8307 SDValue DAGCombiner::visitMEMBARRIER(SDNode* N) {
8308   if (!TLI.getShouldFoldAtomicFences())
8309     return SDValue();
8310
8311   SDValue atomic = N->getOperand(0);
8312   switch (atomic.getOpcode()) {
8313     case ISD::ATOMIC_CMP_SWAP:
8314     case ISD::ATOMIC_SWAP:
8315     case ISD::ATOMIC_LOAD_ADD:
8316     case ISD::ATOMIC_LOAD_SUB:
8317     case ISD::ATOMIC_LOAD_AND:
8318     case ISD::ATOMIC_LOAD_OR:
8319     case ISD::ATOMIC_LOAD_XOR:
8320     case ISD::ATOMIC_LOAD_NAND:
8321     case ISD::ATOMIC_LOAD_MIN:
8322     case ISD::ATOMIC_LOAD_MAX:
8323     case ISD::ATOMIC_LOAD_UMIN:
8324     case ISD::ATOMIC_LOAD_UMAX:
8325       break;
8326     default:
8327       return SDValue();
8328   }
8329
8330   SDValue fence = atomic.getOperand(0);
8331   if (fence.getOpcode() != ISD::MEMBARRIER)
8332     return SDValue();
8333
8334   switch (atomic.getOpcode()) {
8335     case ISD::ATOMIC_CMP_SWAP:
8336       return SDValue(DAG.UpdateNodeOperands(atomic.getNode(),
8337                                     fence.getOperand(0),
8338                                     atomic.getOperand(1), atomic.getOperand(2),
8339                                     atomic.getOperand(3)), atomic.getResNo());
8340     case ISD::ATOMIC_SWAP:
8341     case ISD::ATOMIC_LOAD_ADD:
8342     case ISD::ATOMIC_LOAD_SUB:
8343     case ISD::ATOMIC_LOAD_AND:
8344     case ISD::ATOMIC_LOAD_OR:
8345     case ISD::ATOMIC_LOAD_XOR:
8346     case ISD::ATOMIC_LOAD_NAND:
8347     case ISD::ATOMIC_LOAD_MIN:
8348     case ISD::ATOMIC_LOAD_MAX:
8349     case ISD::ATOMIC_LOAD_UMIN:
8350     case ISD::ATOMIC_LOAD_UMAX:
8351       return SDValue(DAG.UpdateNodeOperands(atomic.getNode(),
8352                                     fence.getOperand(0),
8353                                     atomic.getOperand(1), atomic.getOperand(2)),
8354                      atomic.getResNo());
8355     default:
8356       return SDValue();
8357   }
8358 }
8359
8360 /// XformToShuffleWithZero - Returns a vector_shuffle if it able to transform
8361 /// an AND to a vector_shuffle with the destination vector and a zero vector.
8362 /// e.g. AND V, <0xffffffff, 0, 0xffffffff, 0>. ==>
8363 ///      vector_shuffle V, Zero, <0, 4, 2, 4>
8364 SDValue DAGCombiner::XformToShuffleWithZero(SDNode *N) {
8365   EVT VT = N->getValueType(0);
8366   DebugLoc dl = N->getDebugLoc();
8367   SDValue LHS = N->getOperand(0);
8368   SDValue RHS = N->getOperand(1);
8369   if (N->getOpcode() == ISD::AND) {
8370     if (RHS.getOpcode() == ISD::BITCAST)
8371       RHS = RHS.getOperand(0);
8372     if (RHS.getOpcode() == ISD::BUILD_VECTOR) {
8373       SmallVector<int, 8> Indices;
8374       unsigned NumElts = RHS.getNumOperands();
8375       for (unsigned i = 0; i != NumElts; ++i) {
8376         SDValue Elt = RHS.getOperand(i);
8377         if (!isa<ConstantSDNode>(Elt))
8378           return SDValue();
8379
8380         if (cast<ConstantSDNode>(Elt)->isAllOnesValue())
8381           Indices.push_back(i);
8382         else if (cast<ConstantSDNode>(Elt)->isNullValue())
8383           Indices.push_back(NumElts);
8384         else
8385           return SDValue();
8386       }
8387
8388       // Let's see if the target supports this vector_shuffle.
8389       EVT RVT = RHS.getValueType();
8390       if (!TLI.isVectorClearMaskLegal(Indices, RVT))
8391         return SDValue();
8392
8393       // Return the new VECTOR_SHUFFLE node.
8394       EVT EltVT = RVT.getVectorElementType();
8395       SmallVector<SDValue,8> ZeroOps(RVT.getVectorNumElements(),
8396                                      DAG.getConstant(0, EltVT));
8397       SDValue Zero = DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(),
8398                                  RVT, &ZeroOps[0], ZeroOps.size());
8399       LHS = DAG.getNode(ISD::BITCAST, dl, RVT, LHS);
8400       SDValue Shuf = DAG.getVectorShuffle(RVT, dl, LHS, Zero, &Indices[0]);
8401       return DAG.getNode(ISD::BITCAST, dl, VT, Shuf);
8402     }
8403   }
8404
8405   return SDValue();
8406 }
8407
8408 /// SimplifyVBinOp - Visit a binary vector operation, like ADD.
8409 SDValue DAGCombiner::SimplifyVBinOp(SDNode *N) {
8410   // After legalize, the target may be depending on adds and other
8411   // binary ops to provide legal ways to construct constants or other
8412   // things. Simplifying them may result in a loss of legality.
8413   if (LegalOperations) return SDValue();
8414
8415   assert(N->getValueType(0).isVector() &&
8416          "SimplifyVBinOp only works on vectors!");
8417
8418   SDValue LHS = N->getOperand(0);
8419   SDValue RHS = N->getOperand(1);
8420   SDValue Shuffle = XformToShuffleWithZero(N);
8421   if (Shuffle.getNode()) return Shuffle;
8422
8423   // If the LHS and RHS are BUILD_VECTOR nodes, see if we can constant fold
8424   // this operation.
8425   if (LHS.getOpcode() == ISD::BUILD_VECTOR &&
8426       RHS.getOpcode() == ISD::BUILD_VECTOR) {
8427     SmallVector<SDValue, 8> Ops;
8428     for (unsigned i = 0, e = LHS.getNumOperands(); i != e; ++i) {
8429       SDValue LHSOp = LHS.getOperand(i);
8430       SDValue RHSOp = RHS.getOperand(i);
8431       // If these two elements can't be folded, bail out.
8432       if ((LHSOp.getOpcode() != ISD::UNDEF &&
8433            LHSOp.getOpcode() != ISD::Constant &&
8434            LHSOp.getOpcode() != ISD::ConstantFP) ||
8435           (RHSOp.getOpcode() != ISD::UNDEF &&
8436            RHSOp.getOpcode() != ISD::Constant &&
8437            RHSOp.getOpcode() != ISD::ConstantFP))
8438         break;
8439
8440       // Can't fold divide by zero.
8441       if (N->getOpcode() == ISD::SDIV || N->getOpcode() == ISD::UDIV ||
8442           N->getOpcode() == ISD::FDIV) {
8443         if ((RHSOp.getOpcode() == ISD::Constant &&
8444              cast<ConstantSDNode>(RHSOp.getNode())->isNullValue()) ||
8445             (RHSOp.getOpcode() == ISD::ConstantFP &&
8446              cast<ConstantFPSDNode>(RHSOp.getNode())->getValueAPF().isZero()))
8447           break;
8448       }
8449
8450       EVT VT = LHSOp.getValueType();
8451       EVT RVT = RHSOp.getValueType();
8452       if (RVT != VT) {
8453         // Integer BUILD_VECTOR operands may have types larger than the element
8454         // size (e.g., when the element type is not legal).  Prior to type
8455         // legalization, the types may not match between the two BUILD_VECTORS.
8456         // Truncate one of the operands to make them match.
8457         if (RVT.getSizeInBits() > VT.getSizeInBits()) {
8458           RHSOp = DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), VT, RHSOp);
8459         } else {
8460           LHSOp = DAG.getNode(ISD::TRUNCATE, N->getDebugLoc(), RVT, LHSOp);
8461           VT = RVT;
8462         }
8463       }
8464       SDValue FoldOp = DAG.getNode(N->getOpcode(), LHS.getDebugLoc(), VT,
8465                                    LHSOp, RHSOp);
8466       if (FoldOp.getOpcode() != ISD::UNDEF &&
8467           FoldOp.getOpcode() != ISD::Constant &&
8468           FoldOp.getOpcode() != ISD::ConstantFP)
8469         break;
8470       Ops.push_back(FoldOp);
8471       AddToWorkList(FoldOp.getNode());
8472     }
8473
8474     if (Ops.size() == LHS.getNumOperands())
8475       return DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(),
8476                          LHS.getValueType(), &Ops[0], Ops.size());
8477   }
8478
8479   return SDValue();
8480 }
8481
8482 /// SimplifyVUnaryOp - Visit a binary vector operation, like FABS/FNEG.
8483 SDValue DAGCombiner::SimplifyVUnaryOp(SDNode *N) {
8484   // After legalize, the target may be depending on adds and other
8485   // binary ops to provide legal ways to construct constants or other
8486   // things. Simplifying them may result in a loss of legality.
8487   if (LegalOperations) return SDValue();
8488
8489   assert(N->getValueType(0).isVector() &&
8490          "SimplifyVUnaryOp only works on vectors!");
8491
8492   SDValue N0 = N->getOperand(0);
8493
8494   if (N0.getOpcode() != ISD::BUILD_VECTOR)
8495     return SDValue();
8496
8497   // Operand is a BUILD_VECTOR node, see if we can constant fold it.
8498   SmallVector<SDValue, 8> Ops;
8499   for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i) {
8500     SDValue Op = N0.getOperand(i);
8501     if (Op.getOpcode() != ISD::UNDEF &&
8502         Op.getOpcode() != ISD::ConstantFP)
8503       break;
8504     EVT EltVT = Op.getValueType();
8505     SDValue FoldOp = DAG.getNode(N->getOpcode(), N0.getDebugLoc(), EltVT, Op);
8506     if (FoldOp.getOpcode() != ISD::UNDEF &&
8507         FoldOp.getOpcode() != ISD::ConstantFP)
8508       break;
8509     Ops.push_back(FoldOp);
8510     AddToWorkList(FoldOp.getNode());
8511   }
8512
8513   if (Ops.size() != N0.getNumOperands())
8514     return SDValue();
8515
8516   return DAG.getNode(ISD::BUILD_VECTOR, N->getDebugLoc(),
8517                      N0.getValueType(), &Ops[0], Ops.size());
8518 }
8519
8520 SDValue DAGCombiner::SimplifySelect(DebugLoc DL, SDValue N0,
8521                                     SDValue N1, SDValue N2){
8522   assert(N0.getOpcode() ==ISD::SETCC && "First argument must be a SetCC node!");
8523
8524   SDValue SCC = SimplifySelectCC(DL, N0.getOperand(0), N0.getOperand(1), N1, N2,
8525                                  cast<CondCodeSDNode>(N0.getOperand(2))->get());
8526
8527   // If we got a simplified select_cc node back from SimplifySelectCC, then
8528   // break it down into a new SETCC node, and a new SELECT node, and then return
8529   // the SELECT node, since we were called with a SELECT node.
8530   if (SCC.getNode()) {
8531     // Check to see if we got a select_cc back (to turn into setcc/select).
8532     // Otherwise, just return whatever node we got back, like fabs.
8533     if (SCC.getOpcode() == ISD::SELECT_CC) {
8534       SDValue SETCC = DAG.getNode(ISD::SETCC, N0.getDebugLoc(),
8535                                   N0.getValueType(),
8536                                   SCC.getOperand(0), SCC.getOperand(1),
8537                                   SCC.getOperand(4));
8538       AddToWorkList(SETCC.getNode());
8539       return DAG.getNode(ISD::SELECT, SCC.getDebugLoc(), SCC.getValueType(),
8540                          SCC.getOperand(2), SCC.getOperand(3), SETCC);
8541     }
8542
8543     return SCC;
8544   }
8545   return SDValue();
8546 }
8547
8548 /// SimplifySelectOps - Given a SELECT or a SELECT_CC node, where LHS and RHS
8549 /// are the two values being selected between, see if we can simplify the
8550 /// select.  Callers of this should assume that TheSelect is deleted if this
8551 /// returns true.  As such, they should return the appropriate thing (e.g. the
8552 /// node) back to the top-level of the DAG combiner loop to avoid it being
8553 /// looked at.
8554 bool DAGCombiner::SimplifySelectOps(SDNode *TheSelect, SDValue LHS,
8555                                     SDValue RHS) {
8556
8557   // Cannot simplify select with vector condition
8558   if (TheSelect->getOperand(0).getValueType().isVector()) return false;
8559
8560   // If this is a select from two identical things, try to pull the operation
8561   // through the select.
8562   if (LHS.getOpcode() != RHS.getOpcode() ||
8563       !LHS.hasOneUse() || !RHS.hasOneUse())
8564     return false;
8565
8566   // If this is a load and the token chain is identical, replace the select
8567   // of two loads with a load through a select of the address to load from.
8568   // This triggers in things like "select bool X, 10.0, 123.0" after the FP
8569   // constants have been dropped into the constant pool.
8570   if (LHS.getOpcode() == ISD::LOAD) {
8571     LoadSDNode *LLD = cast<LoadSDNode>(LHS);
8572     LoadSDNode *RLD = cast<LoadSDNode>(RHS);
8573
8574     // Token chains must be identical.
8575     if (LHS.getOperand(0) != RHS.getOperand(0) ||
8576         // Do not let this transformation reduce the number of volatile loads.
8577         LLD->isVolatile() || RLD->isVolatile() ||
8578         // If this is an EXTLOAD, the VT's must match.
8579         LLD->getMemoryVT() != RLD->getMemoryVT() ||
8580         // If this is an EXTLOAD, the kind of extension must match.
8581         (LLD->getExtensionType() != RLD->getExtensionType() &&
8582          // The only exception is if one of the extensions is anyext.
8583          LLD->getExtensionType() != ISD::EXTLOAD &&
8584          RLD->getExtensionType() != ISD::EXTLOAD) ||
8585         // FIXME: this discards src value information.  This is
8586         // over-conservative. It would be beneficial to be able to remember
8587         // both potential memory locations.  Since we are discarding
8588         // src value info, don't do the transformation if the memory
8589         // locations are not in the default address space.
8590         LLD->getPointerInfo().getAddrSpace() != 0 ||
8591         RLD->getPointerInfo().getAddrSpace() != 0)
8592       return false;
8593
8594     // Check that the select condition doesn't reach either load.  If so,
8595     // folding this will induce a cycle into the DAG.  If not, this is safe to
8596     // xform, so create a select of the addresses.
8597     SDValue Addr;
8598     if (TheSelect->getOpcode() == ISD::SELECT) {
8599       SDNode *CondNode = TheSelect->getOperand(0).getNode();
8600       if ((LLD->hasAnyUseOfValue(1) && LLD->isPredecessorOf(CondNode)) ||
8601           (RLD->hasAnyUseOfValue(1) && RLD->isPredecessorOf(CondNode)))
8602         return false;
8603       Addr = DAG.getNode(ISD::SELECT, TheSelect->getDebugLoc(),
8604                          LLD->getBasePtr().getValueType(),
8605                          TheSelect->getOperand(0), LLD->getBasePtr(),
8606                          RLD->getBasePtr());
8607     } else {  // Otherwise SELECT_CC
8608       SDNode *CondLHS = TheSelect->getOperand(0).getNode();
8609       SDNode *CondRHS = TheSelect->getOperand(1).getNode();
8610
8611       if ((LLD->hasAnyUseOfValue(1) &&
8612            (LLD->isPredecessorOf(CondLHS) || LLD->isPredecessorOf(CondRHS))) ||
8613           (RLD->hasAnyUseOfValue(1) &&
8614            (RLD->isPredecessorOf(CondLHS) || RLD->isPredecessorOf(CondRHS))))
8615         return false;
8616
8617       Addr = DAG.getNode(ISD::SELECT_CC, TheSelect->getDebugLoc(),
8618                          LLD->getBasePtr().getValueType(),
8619                          TheSelect->getOperand(0),
8620                          TheSelect->getOperand(1),
8621                          LLD->getBasePtr(), RLD->getBasePtr(),
8622                          TheSelect->getOperand(4));
8623     }
8624
8625     SDValue Load;
8626     if (LLD->getExtensionType() == ISD::NON_EXTLOAD) {
8627       Load = DAG.getLoad(TheSelect->getValueType(0),
8628                          TheSelect->getDebugLoc(),
8629                          // FIXME: Discards pointer info.
8630                          LLD->getChain(), Addr, MachinePointerInfo(),
8631                          LLD->isVolatile(), LLD->isNonTemporal(),
8632                          LLD->isInvariant(), LLD->getAlignment());
8633     } else {
8634       Load = DAG.getExtLoad(LLD->getExtensionType() == ISD::EXTLOAD ?
8635                             RLD->getExtensionType() : LLD->getExtensionType(),
8636                             TheSelect->getDebugLoc(),
8637                             TheSelect->getValueType(0),
8638                             // FIXME: Discards pointer info.
8639                             LLD->getChain(), Addr, MachinePointerInfo(),
8640                             LLD->getMemoryVT(), LLD->isVolatile(),
8641                             LLD->isNonTemporal(), LLD->getAlignment());
8642     }
8643
8644     // Users of the select now use the result of the load.
8645     CombineTo(TheSelect, Load);
8646
8647     // Users of the old loads now use the new load's chain.  We know the
8648     // old-load value is dead now.
8649     CombineTo(LHS.getNode(), Load.getValue(0), Load.getValue(1));
8650     CombineTo(RHS.getNode(), Load.getValue(0), Load.getValue(1));
8651     return true;
8652   }
8653
8654   return false;
8655 }
8656
8657 /// SimplifySelectCC - Simplify an expression of the form (N0 cond N1) ? N2 : N3
8658 /// where 'cond' is the comparison specified by CC.
8659 SDValue DAGCombiner::SimplifySelectCC(DebugLoc DL, SDValue N0, SDValue N1,
8660                                       SDValue N2, SDValue N3,
8661                                       ISD::CondCode CC, bool NotExtCompare) {
8662   // (x ? y : y) -> y.
8663   if (N2 == N3) return N2;
8664
8665   EVT VT = N2.getValueType();
8666   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
8667   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2.getNode());
8668   ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N3.getNode());
8669
8670   // Determine if the condition we're dealing with is constant
8671   SDValue SCC = SimplifySetCC(TLI.getSetCCResultType(N0.getValueType()),
8672                               N0, N1, CC, DL, false);
8673   if (SCC.getNode()) AddToWorkList(SCC.getNode());
8674   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.getNode());
8675
8676   // fold select_cc true, x, y -> x
8677   if (SCCC && !SCCC->isNullValue())
8678     return N2;
8679   // fold select_cc false, x, y -> y
8680   if (SCCC && SCCC->isNullValue())
8681     return N3;
8682
8683   // Check to see if we can simplify the select into an fabs node
8684   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1)) {
8685     // Allow either -0.0 or 0.0
8686     if (CFP->getValueAPF().isZero()) {
8687       // select (setg[te] X, +/-0.0), X, fneg(X) -> fabs
8688       if ((CC == ISD::SETGE || CC == ISD::SETGT) &&
8689           N0 == N2 && N3.getOpcode() == ISD::FNEG &&
8690           N2 == N3.getOperand(0))
8691         return DAG.getNode(ISD::FABS, DL, VT, N0);
8692
8693       // select (setl[te] X, +/-0.0), fneg(X), X -> fabs
8694       if ((CC == ISD::SETLT || CC == ISD::SETLE) &&
8695           N0 == N3 && N2.getOpcode() == ISD::FNEG &&
8696           N2.getOperand(0) == N3)
8697         return DAG.getNode(ISD::FABS, DL, VT, N3);
8698     }
8699   }
8700
8701   // Turn "(a cond b) ? 1.0f : 2.0f" into "load (tmp + ((a cond b) ? 0 : 4)"
8702   // where "tmp" is a constant pool entry containing an array with 1.0 and 2.0
8703   // in it.  This is a win when the constant is not otherwise available because
8704   // it replaces two constant pool loads with one.  We only do this if the FP
8705   // type is known to be legal, because if it isn't, then we are before legalize
8706   // types an we want the other legalization to happen first (e.g. to avoid
8707   // messing with soft float) and if the ConstantFP is not legal, because if
8708   // it is legal, we may not need to store the FP constant in a constant pool.
8709   if (ConstantFPSDNode *TV = dyn_cast<ConstantFPSDNode>(N2))
8710     if (ConstantFPSDNode *FV = dyn_cast<ConstantFPSDNode>(N3)) {
8711       if (TLI.isTypeLegal(N2.getValueType()) &&
8712           (TLI.getOperationAction(ISD::ConstantFP, N2.getValueType()) !=
8713            TargetLowering::Legal) &&
8714           // If both constants have multiple uses, then we won't need to do an
8715           // extra load, they are likely around in registers for other users.
8716           (TV->hasOneUse() || FV->hasOneUse())) {
8717         Constant *Elts[] = {
8718           const_cast<ConstantFP*>(FV->getConstantFPValue()),
8719           const_cast<ConstantFP*>(TV->getConstantFPValue())
8720         };
8721         Type *FPTy = Elts[0]->getType();
8722         const TargetData &TD = *TLI.getTargetData();
8723
8724         // Create a ConstantArray of the two constants.
8725         Constant *CA = ConstantArray::get(ArrayType::get(FPTy, 2), Elts);
8726         SDValue CPIdx = DAG.getConstantPool(CA, TLI.getPointerTy(),
8727                                             TD.getPrefTypeAlignment(FPTy));
8728         unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
8729
8730         // Get the offsets to the 0 and 1 element of the array so that we can
8731         // select between them.
8732         SDValue Zero = DAG.getIntPtrConstant(0);
8733         unsigned EltSize = (unsigned)TD.getTypeAllocSize(Elts[0]->getType());
8734         SDValue One = DAG.getIntPtrConstant(EltSize);
8735
8736         SDValue Cond = DAG.getSetCC(DL,
8737                                     TLI.getSetCCResultType(N0.getValueType()),
8738                                     N0, N1, CC);
8739         AddToWorkList(Cond.getNode());
8740         SDValue CstOffset = DAG.getNode(ISD::SELECT, DL, Zero.getValueType(),
8741                                         Cond, One, Zero);
8742         AddToWorkList(CstOffset.getNode());
8743         CPIdx = DAG.getNode(ISD::ADD, DL, TLI.getPointerTy(), CPIdx,
8744                             CstOffset);
8745         AddToWorkList(CPIdx.getNode());
8746         return DAG.getLoad(TV->getValueType(0), DL, DAG.getEntryNode(), CPIdx,
8747                            MachinePointerInfo::getConstantPool(), false,
8748                            false, false, Alignment);
8749
8750       }
8751     }
8752
8753   // Check to see if we can perform the "gzip trick", transforming
8754   // (select_cc setlt X, 0, A, 0) -> (and (sra X, (sub size(X), 1), A)
8755   if (N1C && N3C && N3C->isNullValue() && CC == ISD::SETLT &&
8756       (N1C->isNullValue() ||                         // (a < 0) ? b : 0
8757        (N1C->getAPIntValue() == 1 && N0 == N2))) {   // (a < 1) ? a : 0
8758     EVT XType = N0.getValueType();
8759     EVT AType = N2.getValueType();
8760     if (XType.bitsGE(AType)) {
8761       // and (sra X, size(X)-1, A) -> "and (srl X, C2), A" iff A is a
8762       // single-bit constant.
8763       if (N2C && ((N2C->getAPIntValue() & (N2C->getAPIntValue()-1)) == 0)) {
8764         unsigned ShCtV = N2C->getAPIntValue().logBase2();
8765         ShCtV = XType.getSizeInBits()-ShCtV-1;
8766         SDValue ShCt = DAG.getConstant(ShCtV,
8767                                        getShiftAmountTy(N0.getValueType()));
8768         SDValue Shift = DAG.getNode(ISD::SRL, N0.getDebugLoc(),
8769                                     XType, N0, ShCt);
8770         AddToWorkList(Shift.getNode());
8771
8772         if (XType.bitsGT(AType)) {
8773           Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
8774           AddToWorkList(Shift.getNode());
8775         }
8776
8777         return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
8778       }
8779
8780       SDValue Shift = DAG.getNode(ISD::SRA, N0.getDebugLoc(),
8781                                   XType, N0,
8782                                   DAG.getConstant(XType.getSizeInBits()-1,
8783                                          getShiftAmountTy(N0.getValueType())));
8784       AddToWorkList(Shift.getNode());
8785
8786       if (XType.bitsGT(AType)) {
8787         Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
8788         AddToWorkList(Shift.getNode());
8789       }
8790
8791       return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
8792     }
8793   }
8794
8795   // fold (select_cc seteq (and x, y), 0, 0, A) -> (and (shr (shl x)) A)
8796   // where y is has a single bit set.
8797   // A plaintext description would be, we can turn the SELECT_CC into an AND
8798   // when the condition can be materialized as an all-ones register.  Any
8799   // single bit-test can be materialized as an all-ones register with
8800   // shift-left and shift-right-arith.
8801   if (CC == ISD::SETEQ && N0->getOpcode() == ISD::AND &&
8802       N0->getValueType(0) == VT &&
8803       N1C && N1C->isNullValue() &&
8804       N2C && N2C->isNullValue()) {
8805     SDValue AndLHS = N0->getOperand(0);
8806     ConstantSDNode *ConstAndRHS = dyn_cast<ConstantSDNode>(N0->getOperand(1));
8807     if (ConstAndRHS && ConstAndRHS->getAPIntValue().countPopulation() == 1) {
8808       // Shift the tested bit over the sign bit.
8809       APInt AndMask = ConstAndRHS->getAPIntValue();
8810       SDValue ShlAmt =
8811         DAG.getConstant(AndMask.countLeadingZeros(),
8812                         getShiftAmountTy(AndLHS.getValueType()));
8813       SDValue Shl = DAG.getNode(ISD::SHL, N0.getDebugLoc(), VT, AndLHS, ShlAmt);
8814
8815       // Now arithmetic right shift it all the way over, so the result is either
8816       // all-ones, or zero.
8817       SDValue ShrAmt =
8818         DAG.getConstant(AndMask.getBitWidth()-1,
8819                         getShiftAmountTy(Shl.getValueType()));
8820       SDValue Shr = DAG.getNode(ISD::SRA, N0.getDebugLoc(), VT, Shl, ShrAmt);
8821
8822       return DAG.getNode(ISD::AND, DL, VT, Shr, N3);
8823     }
8824   }
8825
8826   // fold select C, 16, 0 -> shl C, 4
8827   if (N2C && N3C && N3C->isNullValue() && N2C->getAPIntValue().isPowerOf2() &&
8828     TLI.getBooleanContents(N0.getValueType().isVector()) ==
8829       TargetLowering::ZeroOrOneBooleanContent) {
8830
8831     // If the caller doesn't want us to simplify this into a zext of a compare,
8832     // don't do it.
8833     if (NotExtCompare && N2C->getAPIntValue() == 1)
8834       return SDValue();
8835
8836     // Get a SetCC of the condition
8837     // FIXME: Should probably make sure that setcc is legal if we ever have a
8838     // target where it isn't.
8839     SDValue Temp, SCC;
8840     // cast from setcc result type to select result type
8841     if (LegalTypes) {
8842       SCC  = DAG.getSetCC(DL, TLI.getSetCCResultType(N0.getValueType()),
8843                           N0, N1, CC);
8844       if (N2.getValueType().bitsLT(SCC.getValueType()))
8845         Temp = DAG.getZeroExtendInReg(SCC, N2.getDebugLoc(), N2.getValueType());
8846       else
8847         Temp = DAG.getNode(ISD::ZERO_EXTEND, N2.getDebugLoc(),
8848                            N2.getValueType(), SCC);
8849     } else {
8850       SCC  = DAG.getSetCC(N0.getDebugLoc(), MVT::i1, N0, N1, CC);
8851       Temp = DAG.getNode(ISD::ZERO_EXTEND, N2.getDebugLoc(),
8852                          N2.getValueType(), SCC);
8853     }
8854
8855     AddToWorkList(SCC.getNode());
8856     AddToWorkList(Temp.getNode());
8857
8858     if (N2C->getAPIntValue() == 1)
8859       return Temp;
8860
8861     // shl setcc result by log2 n2c
8862     return DAG.getNode(ISD::SHL, DL, N2.getValueType(), Temp,
8863                        DAG.getConstant(N2C->getAPIntValue().logBase2(),
8864                                        getShiftAmountTy(Temp.getValueType())));
8865   }
8866
8867   // Check to see if this is the equivalent of setcc
8868   // FIXME: Turn all of these into setcc if setcc if setcc is legal
8869   // otherwise, go ahead with the folds.
8870   if (0 && N3C && N3C->isNullValue() && N2C && (N2C->getAPIntValue() == 1ULL)) {
8871     EVT XType = N0.getValueType();
8872     if (!LegalOperations ||
8873         TLI.isOperationLegal(ISD::SETCC, TLI.getSetCCResultType(XType))) {
8874       SDValue Res = DAG.getSetCC(DL, TLI.getSetCCResultType(XType), N0, N1, CC);
8875       if (Res.getValueType() != VT)
8876         Res = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, Res);
8877       return Res;
8878     }
8879
8880     // fold (seteq X, 0) -> (srl (ctlz X, log2(size(X))))
8881     if (N1C && N1C->isNullValue() && CC == ISD::SETEQ &&
8882         (!LegalOperations ||
8883          TLI.isOperationLegal(ISD::CTLZ, XType))) {
8884       SDValue Ctlz = DAG.getNode(ISD::CTLZ, N0.getDebugLoc(), XType, N0);
8885       return DAG.getNode(ISD::SRL, DL, XType, Ctlz,
8886                          DAG.getConstant(Log2_32(XType.getSizeInBits()),
8887                                        getShiftAmountTy(Ctlz.getValueType())));
8888     }
8889     // fold (setgt X, 0) -> (srl (and (-X, ~X), size(X)-1))
8890     if (N1C && N1C->isNullValue() && CC == ISD::SETGT) {
8891       SDValue NegN0 = DAG.getNode(ISD::SUB, N0.getDebugLoc(),
8892                                   XType, DAG.getConstant(0, XType), N0);
8893       SDValue NotN0 = DAG.getNOT(N0.getDebugLoc(), N0, XType);
8894       return DAG.getNode(ISD::SRL, DL, XType,
8895                          DAG.getNode(ISD::AND, DL, XType, NegN0, NotN0),
8896                          DAG.getConstant(XType.getSizeInBits()-1,
8897                                          getShiftAmountTy(XType)));
8898     }
8899     // fold (setgt X, -1) -> (xor (srl (X, size(X)-1), 1))
8900     if (N1C && N1C->isAllOnesValue() && CC == ISD::SETGT) {
8901       SDValue Sign = DAG.getNode(ISD::SRL, N0.getDebugLoc(), XType, N0,
8902                                  DAG.getConstant(XType.getSizeInBits()-1,
8903                                          getShiftAmountTy(N0.getValueType())));
8904       return DAG.getNode(ISD::XOR, DL, XType, Sign, DAG.getConstant(1, XType));
8905     }
8906   }
8907
8908   // Check to see if this is an integer abs.
8909   // select_cc setg[te] X,  0,  X, -X ->
8910   // select_cc setgt    X, -1,  X, -X ->
8911   // select_cc setl[te] X,  0, -X,  X ->
8912   // select_cc setlt    X,  1, -X,  X ->
8913   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
8914   if (N1C) {
8915     ConstantSDNode *SubC = NULL;
8916     if (((N1C->isNullValue() && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
8917          (N1C->isAllOnesValue() && CC == ISD::SETGT)) &&
8918         N0 == N2 && N3.getOpcode() == ISD::SUB && N0 == N3.getOperand(1))
8919       SubC = dyn_cast<ConstantSDNode>(N3.getOperand(0));
8920     else if (((N1C->isNullValue() && (CC == ISD::SETLT || CC == ISD::SETLE)) ||
8921               (N1C->isOne() && CC == ISD::SETLT)) &&
8922              N0 == N3 && N2.getOpcode() == ISD::SUB && N0 == N2.getOperand(1))
8923       SubC = dyn_cast<ConstantSDNode>(N2.getOperand(0));
8924
8925     EVT XType = N0.getValueType();
8926     if (SubC && SubC->isNullValue() && XType.isInteger()) {
8927       SDValue Shift = DAG.getNode(ISD::SRA, N0.getDebugLoc(), XType,
8928                                   N0,
8929                                   DAG.getConstant(XType.getSizeInBits()-1,
8930                                          getShiftAmountTy(N0.getValueType())));
8931       SDValue Add = DAG.getNode(ISD::ADD, N0.getDebugLoc(),
8932                                 XType, N0, Shift);
8933       AddToWorkList(Shift.getNode());
8934       AddToWorkList(Add.getNode());
8935       return DAG.getNode(ISD::XOR, DL, XType, Add, Shift);
8936     }
8937   }
8938
8939   return SDValue();
8940 }
8941
8942 /// SimplifySetCC - This is a stub for TargetLowering::SimplifySetCC.
8943 SDValue DAGCombiner::SimplifySetCC(EVT VT, SDValue N0,
8944                                    SDValue N1, ISD::CondCode Cond,
8945                                    DebugLoc DL, bool foldBooleans) {
8946   TargetLowering::DAGCombinerInfo
8947     DagCombineInfo(DAG, !LegalTypes, !LegalOperations, false, this);
8948   return TLI.SimplifySetCC(VT, N0, N1, Cond, foldBooleans, DagCombineInfo, DL);
8949 }
8950
8951 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
8952 /// return a DAG expression to select that will generate the same value by
8953 /// multiplying by a magic number.  See:
8954 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
8955 SDValue DAGCombiner::BuildSDIV(SDNode *N) {
8956   std::vector<SDNode*> Built;
8957   SDValue S = TLI.BuildSDIV(N, DAG, LegalOperations, &Built);
8958
8959   for (std::vector<SDNode*>::iterator ii = Built.begin(), ee = Built.end();
8960        ii != ee; ++ii)
8961     AddToWorkList(*ii);
8962   return S;
8963 }
8964
8965 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
8966 /// return a DAG expression to select that will generate the same value by
8967 /// multiplying by a magic number.  See:
8968 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
8969 SDValue DAGCombiner::BuildUDIV(SDNode *N) {
8970   std::vector<SDNode*> Built;
8971   SDValue S = TLI.BuildUDIV(N, DAG, LegalOperations, &Built);
8972
8973   for (std::vector<SDNode*>::iterator ii = Built.begin(), ee = Built.end();
8974        ii != ee; ++ii)
8975     AddToWorkList(*ii);
8976   return S;
8977 }
8978
8979 /// FindBaseOffset - Return true if base is a frame index, which is known not
8980 // to alias with anything but itself.  Provides base object and offset as
8981 // results.
8982 static bool FindBaseOffset(SDValue Ptr, SDValue &Base, int64_t &Offset,
8983                            const GlobalValue *&GV, const void *&CV) {
8984   // Assume it is a primitive operation.
8985   Base = Ptr; Offset = 0; GV = 0; CV = 0;
8986
8987   // If it's an adding a simple constant then integrate the offset.
8988   if (Base.getOpcode() == ISD::ADD) {
8989     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Base.getOperand(1))) {
8990       Base = Base.getOperand(0);
8991       Offset += C->getZExtValue();
8992     }
8993   }
8994
8995   // Return the underlying GlobalValue, and update the Offset.  Return false
8996   // for GlobalAddressSDNode since the same GlobalAddress may be represented
8997   // by multiple nodes with different offsets.
8998   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Base)) {
8999     GV = G->getGlobal();
9000     Offset += G->getOffset();
9001     return false;
9002   }
9003
9004   // Return the underlying Constant value, and update the Offset.  Return false
9005   // for ConstantSDNodes since the same constant pool entry may be represented
9006   // by multiple nodes with different offsets.
9007   if (ConstantPoolSDNode *C = dyn_cast<ConstantPoolSDNode>(Base)) {
9008     CV = C->isMachineConstantPoolEntry() ? (const void *)C->getMachineCPVal()
9009                                          : (const void *)C->getConstVal();
9010     Offset += C->getOffset();
9011     return false;
9012   }
9013   // If it's any of the following then it can't alias with anything but itself.
9014   return isa<FrameIndexSDNode>(Base);
9015 }
9016
9017 /// isAlias - Return true if there is any possibility that the two addresses
9018 /// overlap.
9019 bool DAGCombiner::isAlias(SDValue Ptr1, int64_t Size1,
9020                           const Value *SrcValue1, int SrcValueOffset1,
9021                           unsigned SrcValueAlign1,
9022                           const MDNode *TBAAInfo1,
9023                           SDValue Ptr2, int64_t Size2,
9024                           const Value *SrcValue2, int SrcValueOffset2,
9025                           unsigned SrcValueAlign2,
9026                           const MDNode *TBAAInfo2) const {
9027   // If they are the same then they must be aliases.
9028   if (Ptr1 == Ptr2) return true;
9029
9030   // Gather base node and offset information.
9031   SDValue Base1, Base2;
9032   int64_t Offset1, Offset2;
9033   const GlobalValue *GV1, *GV2;
9034   const void *CV1, *CV2;
9035   bool isFrameIndex1 = FindBaseOffset(Ptr1, Base1, Offset1, GV1, CV1);
9036   bool isFrameIndex2 = FindBaseOffset(Ptr2, Base2, Offset2, GV2, CV2);
9037
9038   // If they have a same base address then check to see if they overlap.
9039   if (Base1 == Base2 || (GV1 && (GV1 == GV2)) || (CV1 && (CV1 == CV2)))
9040     return !((Offset1 + Size1) <= Offset2 || (Offset2 + Size2) <= Offset1);
9041
9042   // It is possible for different frame indices to alias each other, mostly
9043   // when tail call optimization reuses return address slots for arguments.
9044   // To catch this case, look up the actual index of frame indices to compute
9045   // the real alias relationship.
9046   if (isFrameIndex1 && isFrameIndex2) {
9047     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
9048     Offset1 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base1)->getIndex());
9049     Offset2 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base2)->getIndex());
9050     return !((Offset1 + Size1) <= Offset2 || (Offset2 + Size2) <= Offset1);
9051   }
9052
9053   // Otherwise, if we know what the bases are, and they aren't identical, then
9054   // we know they cannot alias.
9055   if ((isFrameIndex1 || CV1 || GV1) && (isFrameIndex2 || CV2 || GV2))
9056     return false;
9057
9058   // If we know required SrcValue1 and SrcValue2 have relatively large alignment
9059   // compared to the size and offset of the access, we may be able to prove they
9060   // do not alias.  This check is conservative for now to catch cases created by
9061   // splitting vector types.
9062   if ((SrcValueAlign1 == SrcValueAlign2) &&
9063       (SrcValueOffset1 != SrcValueOffset2) &&
9064       (Size1 == Size2) && (SrcValueAlign1 > Size1)) {
9065     int64_t OffAlign1 = SrcValueOffset1 % SrcValueAlign1;
9066     int64_t OffAlign2 = SrcValueOffset2 % SrcValueAlign1;
9067
9068     // There is no overlap between these relatively aligned accesses of similar
9069     // size, return no alias.
9070     if ((OffAlign1 + Size1) <= OffAlign2 || (OffAlign2 + Size2) <= OffAlign1)
9071       return false;
9072   }
9073
9074   if (CombinerGlobalAA) {
9075     // Use alias analysis information.
9076     int64_t MinOffset = std::min(SrcValueOffset1, SrcValueOffset2);
9077     int64_t Overlap1 = Size1 + SrcValueOffset1 - MinOffset;
9078     int64_t Overlap2 = Size2 + SrcValueOffset2 - MinOffset;
9079     AliasAnalysis::AliasResult AAResult =
9080       AA.alias(AliasAnalysis::Location(SrcValue1, Overlap1, TBAAInfo1),
9081                AliasAnalysis::Location(SrcValue2, Overlap2, TBAAInfo2));
9082     if (AAResult == AliasAnalysis::NoAlias)
9083       return false;
9084   }
9085
9086   // Otherwise we have to assume they alias.
9087   return true;
9088 }
9089
9090 /// FindAliasInfo - Extracts the relevant alias information from the memory
9091 /// node.  Returns true if the operand was a load.
9092 bool DAGCombiner::FindAliasInfo(SDNode *N,
9093                                 SDValue &Ptr, int64_t &Size,
9094                                 const Value *&SrcValue,
9095                                 int &SrcValueOffset,
9096                                 unsigned &SrcValueAlign,
9097                                 const MDNode *&TBAAInfo) const {
9098   LSBaseSDNode *LS = cast<LSBaseSDNode>(N);
9099
9100   Ptr = LS->getBasePtr();
9101   Size = LS->getMemoryVT().getSizeInBits() >> 3;
9102   SrcValue = LS->getSrcValue();
9103   SrcValueOffset = LS->getSrcValueOffset();
9104   SrcValueAlign = LS->getOriginalAlignment();
9105   TBAAInfo = LS->getTBAAInfo();
9106   return isa<LoadSDNode>(LS);
9107 }
9108
9109 /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
9110 /// looking for aliasing nodes and adding them to the Aliases vector.
9111 void DAGCombiner::GatherAllAliases(SDNode *N, SDValue OriginalChain,
9112                                    SmallVector<SDValue, 8> &Aliases) {
9113   SmallVector<SDValue, 8> Chains;     // List of chains to visit.
9114   SmallPtrSet<SDNode *, 16> Visited;  // Visited node set.
9115
9116   // Get alias information for node.
9117   SDValue Ptr;
9118   int64_t Size;
9119   const Value *SrcValue;
9120   int SrcValueOffset;
9121   unsigned SrcValueAlign;
9122   const MDNode *SrcTBAAInfo;
9123   bool IsLoad = FindAliasInfo(N, Ptr, Size, SrcValue, SrcValueOffset,
9124                               SrcValueAlign, SrcTBAAInfo);
9125
9126   // Starting off.
9127   Chains.push_back(OriginalChain);
9128   unsigned Depth = 0;
9129
9130   // Look at each chain and determine if it is an alias.  If so, add it to the
9131   // aliases list.  If not, then continue up the chain looking for the next
9132   // candidate.
9133   while (!Chains.empty()) {
9134     SDValue Chain = Chains.back();
9135     Chains.pop_back();
9136
9137     // For TokenFactor nodes, look at each operand and only continue up the
9138     // chain until we find two aliases.  If we've seen two aliases, assume we'll
9139     // find more and revert to original chain since the xform is unlikely to be
9140     // profitable.
9141     //
9142     // FIXME: The depth check could be made to return the last non-aliasing
9143     // chain we found before we hit a tokenfactor rather than the original
9144     // chain.
9145     if (Depth > 6 || Aliases.size() == 2) {
9146       Aliases.clear();
9147       Aliases.push_back(OriginalChain);
9148       break;
9149     }
9150
9151     // Don't bother if we've been before.
9152     if (!Visited.insert(Chain.getNode()))
9153       continue;
9154
9155     switch (Chain.getOpcode()) {
9156     case ISD::EntryToken:
9157       // Entry token is ideal chain operand, but handled in FindBetterChain.
9158       break;
9159
9160     case ISD::LOAD:
9161     case ISD::STORE: {
9162       // Get alias information for Chain.
9163       SDValue OpPtr;
9164       int64_t OpSize;
9165       const Value *OpSrcValue;
9166       int OpSrcValueOffset;
9167       unsigned OpSrcValueAlign;
9168       const MDNode *OpSrcTBAAInfo;
9169       bool IsOpLoad = FindAliasInfo(Chain.getNode(), OpPtr, OpSize,
9170                                     OpSrcValue, OpSrcValueOffset,
9171                                     OpSrcValueAlign,
9172                                     OpSrcTBAAInfo);
9173
9174       // If chain is alias then stop here.
9175       if (!(IsLoad && IsOpLoad) &&
9176           isAlias(Ptr, Size, SrcValue, SrcValueOffset, SrcValueAlign,
9177                   SrcTBAAInfo,
9178                   OpPtr, OpSize, OpSrcValue, OpSrcValueOffset,
9179                   OpSrcValueAlign, OpSrcTBAAInfo)) {
9180         Aliases.push_back(Chain);
9181       } else {
9182         // Look further up the chain.
9183         Chains.push_back(Chain.getOperand(0));
9184         ++Depth;
9185       }
9186       break;
9187     }
9188
9189     case ISD::TokenFactor:
9190       // We have to check each of the operands of the token factor for "small"
9191       // token factors, so we queue them up.  Adding the operands to the queue
9192       // (stack) in reverse order maintains the original order and increases the
9193       // likelihood that getNode will find a matching token factor (CSE.)
9194       if (Chain.getNumOperands() > 16) {
9195         Aliases.push_back(Chain);
9196         break;
9197       }
9198       for (unsigned n = Chain.getNumOperands(); n;)
9199         Chains.push_back(Chain.getOperand(--n));
9200       ++Depth;
9201       break;
9202
9203     default:
9204       // For all other instructions we will just have to take what we can get.
9205       Aliases.push_back(Chain);
9206       break;
9207     }
9208   }
9209 }
9210
9211 /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes, looking
9212 /// for a better chain (aliasing node.)
9213 SDValue DAGCombiner::FindBetterChain(SDNode *N, SDValue OldChain) {
9214   SmallVector<SDValue, 8> Aliases;  // Ops for replacing token factor.
9215
9216   // Accumulate all the aliases to this node.
9217   GatherAllAliases(N, OldChain, Aliases);
9218
9219   // If no operands then chain to entry token.
9220   if (Aliases.size() == 0)
9221     return DAG.getEntryNode();
9222
9223   // If a single operand then chain to it.  We don't need to revisit it.
9224   if (Aliases.size() == 1)
9225     return Aliases[0];
9226
9227   // Construct a custom tailored token factor.
9228   return DAG.getNode(ISD::TokenFactor, N->getDebugLoc(), MVT::Other,
9229                      &Aliases[0], Aliases.size());
9230 }
9231
9232 // SelectionDAG::Combine - This is the entry point for the file.
9233 //
9234 void SelectionDAG::Combine(CombineLevel Level, AliasAnalysis &AA,
9235                            CodeGenOpt::Level OptLevel) {
9236   /// run - This is the main entry point to this class.
9237   ///
9238   DAGCombiner(*this, AA, OptLevel).Run(Level);
9239 }