lib/CodeGen/SelectionDAG/DAGCombiner.cpp

   1 //===-- DAGCombiner.cpp - Implement a DAG node combiner -------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Nate Begeman and is distributed under the
   6 // University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This pass combines dag nodes to form fewer, simpler DAG nodes.  It can be run
  11 // both before and after the DAG is legalized.
  12 //
  13 // FIXME: Missing folds
  14 // sdiv, udiv, srem, urem (X, const) where X is an integer can be expanded into
  15 //  a sequence of multiplies, shifts, and adds.  This should be controlled by
  16 //  some kind of hint from the target that int div is expensive.
  17 // various folds of mulh[s,u] by constants such as -1, powers of 2, etc.
  18 //
  19 // FIXME: select C, pow2, pow2 -> something smart
  20 // FIXME: trunc(select X, Y, Z) -> select X, trunc(Y), trunc(Z)
  21 // FIXME: Dead stores -> nuke
  22 // FIXME: shr X, (and Y,31) -> shr X, Y   (TRICKY!)
  23 // FIXME: mul (x, const) -> shifts + adds
  24 // FIXME: undef values
  25 // FIXME: make truncate see through SIGN_EXTEND and AND
  26 // FIXME: divide by zero is currently left unfolded.  do we want to turn this
  27 //        into an undef?
  28 // FIXME: select ne (select cc, 1, 0), 0, true, false -> select cc, true, false
  29 //
  30 //===----------------------------------------------------------------------===//
  31
  32 #define DEBUG_TYPE "dagcombine"
  33 #include "llvm/ADT/Statistic.h"
  34 #include "llvm/CodeGen/SelectionDAG.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Target/TargetLowering.h"
  38 #include <algorithm>
  39 #include <cmath>
  40 #include <iostream>
  41 using namespace llvm;
  42
  43 namespace {
  44   Statistic<> NodesCombined ("dagcombiner", "Number of dag nodes combined");
  45
  46   class DAGCombiner {
  47     SelectionDAG &DAG;
  48     TargetLowering &TLI;
  49     bool AfterLegalize;
  50
  51     // Worklist of all of the nodes that need to be simplified.
  52     std::vector<SDNode*> WorkList;
  53
  54     /// AddUsersToWorkList - When an instruction is simplified, add all users of
  55     /// the instruction to the work lists because they might get more simplified
  56     /// now.
  57     ///
  58     void AddUsersToWorkList(SDNode *N) {
  59       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
  60            UI != UE; ++UI)
  61         WorkList.push_back(*UI);
  62     }
  63
  64     /// removeFromWorkList - remove all instances of N from the worklist.
  65     ///
  66     void removeFromWorkList(SDNode *N) {
  67       WorkList.erase(std::remove(WorkList.begin(), WorkList.end(), N),
  68                      WorkList.end());
  69     }
  70
  71   public:
  72     void AddToWorkList(SDNode *N) {
  73       WorkList.push_back(N);
  74     }
  75
  76     SDOperand CombineTo(SDNode *N, const std::vector<SDOperand> &To) {
  77       ++NodesCombined;
  78       DEBUG(std::cerr << "\nReplacing "; N->dump();
  79             std::cerr << "\nWith: "; To[0].Val->dump();
  80             std::cerr << " and " << To.size()-1 << " other values\n");
  81       std::vector<SDNode*> NowDead;
  82       DAG.ReplaceAllUsesWith(N, To, &NowDead);
  83
  84       // Push the new nodes and any users onto the worklist
  85       for (unsigned i = 0, e = To.size(); i != e; ++i) {
  86         WorkList.push_back(To[i].Val);
  87         AddUsersToWorkList(To[i].Val);
  88       }
  89
  90       // Nodes can end up on the worklist more than once.  Make sure we do
  91       // not process a node that has been replaced.
  92       removeFromWorkList(N);
  93       for (unsigned i = 0, e = NowDead.size(); i != e; ++i)
  94         removeFromWorkList(NowDead[i]);
  95
  96       // Finally, since the node is now dead, remove it from the graph.
  97       DAG.DeleteNode(N);
  98       return SDOperand(N, 0);
  99     }
 100
 101     SDOperand CombineTo(SDNode *N, SDOperand Res) {
 102       std::vector<SDOperand> To;
 103       To.push_back(Res);
 104       return CombineTo(N, To);
 105     }
 106
 107     SDOperand CombineTo(SDNode *N, SDOperand Res0, SDOperand Res1) {
 108       std::vector<SDOperand> To;
 109       To.push_back(Res0);
 110       To.push_back(Res1);
 111       return CombineTo(N, To);
 112     }
 113   private:
 114
 115     /// SimplifyDemandedBits - Check the specified integer node value to see if
 116     /// it can be simplified or if things it uses can be simplified by bit
 117     /// propagation.  If so, return true.
 118     bool SimplifyDemandedBits(SDOperand Op) {
 119       TargetLowering::TargetLoweringOpt TLO(DAG);
 120       uint64_t KnownZero, KnownOne;
 121       uint64_t Demanded = MVT::getIntVTBitMask(Op.getValueType());
 122       if (!TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
 123         return false;
 124
 125       // Revisit the node.
 126       WorkList.push_back(Op.Val);
 127
 128       // Replace the old value with the new one.
 129       ++NodesCombined;
 130       DEBUG(std::cerr << "\nReplacing "; TLO.Old.Val->dump();
 131             std::cerr << "\nWith: "; TLO.New.Val->dump());
 132
 133       std::vector<SDNode*> NowDead;
 134       DAG.ReplaceAllUsesOfValueWith(TLO.Old, TLO.New, NowDead);
 135
 136       // Push the new node and any (possibly new) users onto the worklist.
 137       WorkList.push_back(TLO.New.Val);
 138       AddUsersToWorkList(TLO.New.Val);
 139
 140       // Nodes can end up on the worklist more than once.  Make sure we do
 141       // not process a node that has been replaced.
 142       for (unsigned i = 0, e = NowDead.size(); i != e; ++i)
 143         removeFromWorkList(NowDead[i]);
 144
 145       // Finally, if the node is now dead, remove it from the graph.  The node
 146       // may not be dead if the replacement process recursively simplified to
 147       // something else needing this node.
 148       if (TLO.Old.Val->use_empty()) {
 149         removeFromWorkList(TLO.Old.Val);
 150         DAG.DeleteNode(TLO.Old.Val);
 151       }
 152       return true;
 153     }
 154
 155     /// visit - call the node-specific routine that knows how to fold each
 156     /// particular type of node.
 157     SDOperand visit(SDNode *N);
 158
 159     // Visitation implementation - Implement dag node combining for different
 160     // node types.  The semantics are as follows:
 161     // Return Value:
 162     //   SDOperand.Val == 0   - No change was made
 163     //   SDOperand.Val == N   - N was replaced, is dead, and is already handled.
 164     //   otherwise            - N should be replaced by the returned Operand.
 165     //
 166     SDOperand visitTokenFactor(SDNode *N);
 167     SDOperand visitADD(SDNode *N);
 168     SDOperand visitSUB(SDNode *N);
 169     SDOperand visitMUL(SDNode *N);
 170     SDOperand visitSDIV(SDNode *N);
 171     SDOperand visitUDIV(SDNode *N);
 172     SDOperand visitSREM(SDNode *N);
 173     SDOperand visitUREM(SDNode *N);
 174     SDOperand visitMULHU(SDNode *N);
 175     SDOperand visitMULHS(SDNode *N);
 176     SDOperand visitAND(SDNode *N);
 177     SDOperand visitOR(SDNode *N);
 178     SDOperand visitXOR(SDNode *N);
 179     SDOperand visitSHL(SDNode *N);
 180     SDOperand visitSRA(SDNode *N);
 181     SDOperand visitSRL(SDNode *N);
 182     SDOperand visitCTLZ(SDNode *N);
 183     SDOperand visitCTTZ(SDNode *N);
 184     SDOperand visitCTPOP(SDNode *N);
 185     SDOperand visitSELECT(SDNode *N);
 186     SDOperand visitSELECT_CC(SDNode *N);
 187     SDOperand visitSETCC(SDNode *N);
 188     SDOperand visitSIGN_EXTEND(SDNode *N);
 189     SDOperand visitZERO_EXTEND(SDNode *N);
 190     SDOperand visitSIGN_EXTEND_INREG(SDNode *N);
 191     SDOperand visitTRUNCATE(SDNode *N);
 192     SDOperand visitBIT_CONVERT(SDNode *N);
 193     SDOperand visitFADD(SDNode *N);
 194     SDOperand visitFSUB(SDNode *N);
 195     SDOperand visitFMUL(SDNode *N);
 196     SDOperand visitFDIV(SDNode *N);
 197     SDOperand visitFREM(SDNode *N);
 198     SDOperand visitFCOPYSIGN(SDNode *N);
 199     SDOperand visitSINT_TO_FP(SDNode *N);
 200     SDOperand visitUINT_TO_FP(SDNode *N);
 201     SDOperand visitFP_TO_SINT(SDNode *N);
 202     SDOperand visitFP_TO_UINT(SDNode *N);
 203     SDOperand visitFP_ROUND(SDNode *N);
 204     SDOperand visitFP_ROUND_INREG(SDNode *N);
 205     SDOperand visitFP_EXTEND(SDNode *N);
 206     SDOperand visitFNEG(SDNode *N);
 207     SDOperand visitFABS(SDNode *N);
 208     SDOperand visitBRCOND(SDNode *N);
 209     SDOperand visitBR_CC(SDNode *N);
 210     SDOperand visitLOAD(SDNode *N);
 211     SDOperand visitSTORE(SDNode *N);
 212     SDOperand visitINSERT_VECTOR_ELT(SDNode *N);
 213     SDOperand visitVINSERT_VECTOR_ELT(SDNode *N);
 214     SDOperand visitVBUILD_VECTOR(SDNode *N);
 215     SDOperand visitVECTOR_SHUFFLE(SDNode *N);
 216
 217     SDOperand ReassociateOps(unsigned Opc, SDOperand LHS, SDOperand RHS);
 218
 219     bool SimplifySelectOps(SDNode *SELECT, SDOperand LHS, SDOperand RHS);
 220     SDOperand SimplifySelect(SDOperand N0, SDOperand N1, SDOperand N2);
 221     SDOperand SimplifySelectCC(SDOperand N0, SDOperand N1, SDOperand N2,
 222                                SDOperand N3, ISD::CondCode CC);
 223     SDOperand SimplifySetCC(MVT::ValueType VT, SDOperand N0, SDOperand N1,
 224                             ISD::CondCode Cond, bool foldBooleans = true);
 225
 226     SDOperand BuildSDIV(SDNode *N);
 227     SDOperand BuildUDIV(SDNode *N);
 228 public:
 229     DAGCombiner(SelectionDAG &D)
 230       : DAG(D), TLI(D.getTargetLoweringInfo()), AfterLegalize(false) {}
 231
 232     /// Run - runs the dag combiner on all nodes in the work list
 233     void Run(bool RunningAfterLegalize);
 234   };
 235 }
 236
 237 //===----------------------------------------------------------------------===//
 238 //  TargetLowering::DAGCombinerInfo implementation
 239 //===----------------------------------------------------------------------===//
 240
 241 void TargetLowering::DAGCombinerInfo::AddToWorklist(SDNode *N) {
 242   ((DAGCombiner*)DC)->AddToWorkList(N);
 243 }
 244
 245 SDOperand TargetLowering::DAGCombinerInfo::
 246 CombineTo(SDNode *N, const std::vector<SDOperand> &To) {
 247   return ((DAGCombiner*)DC)->CombineTo(N, To);
 248 }
 249
 250 SDOperand TargetLowering::DAGCombinerInfo::
 251 CombineTo(SDNode *N, SDOperand Res) {
 252   return ((DAGCombiner*)DC)->CombineTo(N, Res);
 253 }
 254
 255
 256 SDOperand TargetLowering::DAGCombinerInfo::
 257 CombineTo(SDNode *N, SDOperand Res0, SDOperand Res1) {
 258   return ((DAGCombiner*)DC)->CombineTo(N, Res0, Res1);
 259 }
 260
 261
 262
 263
 264 //===----------------------------------------------------------------------===//
 265
 266
 267 struct ms {
 268   int64_t m;  // magic number
 269   int64_t s;  // shift amount
 270 };
 271
 272 struct mu {
 273   uint64_t m; // magic number
 274   int64_t a;  // add indicator
 275   int64_t s;  // shift amount
 276 };
 277
 278 /// magic - calculate the magic numbers required to codegen an integer sdiv as
 279 /// a sequence of multiply and shifts.  Requires that the divisor not be 0, 1,
 280 /// or -1.
 281 static ms magic32(int32_t d) {
 282   int32_t p;
 283   uint32_t ad, anc, delta, q1, r1, q2, r2, t;
 284   const uint32_t two31 = 0x80000000U;
 285   struct ms mag;
 286
 287   ad = abs(d);
 288   t = two31 + ((uint32_t)d >> 31);
 289   anc = t - 1 - t%ad;   // absolute value of nc
 290   p = 31;               // initialize p
 291   q1 = two31/anc;       // initialize q1 = 2p/abs(nc)
 292   r1 = two31 - q1*anc;  // initialize r1 = rem(2p,abs(nc))
 293   q2 = two31/ad;        // initialize q2 = 2p/abs(d)
 294   r2 = two31 - q2*ad;   // initialize r2 = rem(2p,abs(d))
 295   do {
 296     p = p + 1;
 297     q1 = 2*q1;        // update q1 = 2p/abs(nc)
 298     r1 = 2*r1;        // update r1 = rem(2p/abs(nc))
 299     if (r1 >= anc) {  // must be unsigned comparison
 300       q1 = q1 + 1;
 301       r1 = r1 - anc;
 302     }
 303     q2 = 2*q2;        // update q2 = 2p/abs(d)
 304     r2 = 2*r2;        // update r2 = rem(2p/abs(d))
 305     if (r2 >= ad) {   // must be unsigned comparison
 306       q2 = q2 + 1;
 307       r2 = r2 - ad;
 308     }
 309     delta = ad - r2;
 310   } while (q1 < delta || (q1 == delta && r1 == 0));
 311
 312   mag.m = (int32_t)(q2 + 1); // make sure to sign extend
 313   if (d < 0) mag.m = -mag.m; // resulting magic number
 314   mag.s = p - 32;            // resulting shift
 315   return mag;
 316 }
 317
 318 /// magicu - calculate the magic numbers required to codegen an integer udiv as
 319 /// a sequence of multiply, add and shifts.  Requires that the divisor not be 0.
 320 static mu magicu32(uint32_t d) {
 321   int32_t p;
 322   uint32_t nc, delta, q1, r1, q2, r2;
 323   struct mu magu;
 324   magu.a = 0;               // initialize "add" indicator
 325   nc = - 1 - (-d)%d;
 326   p = 31;                   // initialize p
 327   q1 = 0x80000000/nc;       // initialize q1 = 2p/nc
 328   r1 = 0x80000000 - q1*nc;  // initialize r1 = rem(2p,nc)
 329   q2 = 0x7FFFFFFF/d;        // initialize q2 = (2p-1)/d
 330   r2 = 0x7FFFFFFF - q2*d;   // initialize r2 = rem((2p-1),d)
 331   do {
 332     p = p + 1;
 333     if (r1 >= nc - r1 ) {
 334       q1 = 2*q1 + 1;  // update q1
 335       r1 = 2*r1 - nc; // update r1
 336     }
 337     else {
 338       q1 = 2*q1; // update q1
 339       r1 = 2*r1; // update r1
 340     }
 341     if (r2 + 1 >= d - r2) {
 342       if (q2 >= 0x7FFFFFFF) magu.a = 1;
 343       q2 = 2*q2 + 1;     // update q2
 344       r2 = 2*r2 + 1 - d; // update r2
 345     }
 346     else {
 347       if (q2 >= 0x80000000) magu.a = 1;
 348       q2 = 2*q2;     // update q2
 349       r2 = 2*r2 + 1; // update r2
 350     }
 351     delta = d - 1 - r2;
 352   } while (p < 64 && (q1 < delta || (q1 == delta && r1 == 0)));
 353   magu.m = q2 + 1; // resulting magic number
 354   magu.s = p - 32;  // resulting shift
 355   return magu;
 356 }
 357
 358 /// magic - calculate the magic numbers required to codegen an integer sdiv as
 359 /// a sequence of multiply and shifts.  Requires that the divisor not be 0, 1,
 360 /// or -1.
 361 static ms magic64(int64_t d) {
 362   int64_t p;
 363   uint64_t ad, anc, delta, q1, r1, q2, r2, t;
 364   const uint64_t two63 = 9223372036854775808ULL; // 2^63
 365   struct ms mag;
 366
 367   ad = d >= 0 ? d : -d;
 368   t = two63 + ((uint64_t)d >> 63);
 369   anc = t - 1 - t%ad;   // absolute value of nc
 370   p = 63;               // initialize p
 371   q1 = two63/anc;       // initialize q1 = 2p/abs(nc)
 372   r1 = two63 - q1*anc;  // initialize r1 = rem(2p,abs(nc))
 373   q2 = two63/ad;        // initialize q2 = 2p/abs(d)
 374   r2 = two63 - q2*ad;   // initialize r2 = rem(2p,abs(d))
 375   do {
 376     p = p + 1;
 377     q1 = 2*q1;        // update q1 = 2p/abs(nc)
 378     r1 = 2*r1;        // update r1 = rem(2p/abs(nc))
 379     if (r1 >= anc) {  // must be unsigned comparison
 380       q1 = q1 + 1;
 381       r1 = r1 - anc;
 382     }
 383     q2 = 2*q2;        // update q2 = 2p/abs(d)
 384     r2 = 2*r2;        // update r2 = rem(2p/abs(d))
 385     if (r2 >= ad) {   // must be unsigned comparison
 386       q2 = q2 + 1;
 387       r2 = r2 - ad;
 388     }
 389     delta = ad - r2;
 390   } while (q1 < delta || (q1 == delta && r1 == 0));
 391
 392   mag.m = q2 + 1;
 393   if (d < 0) mag.m = -mag.m; // resulting magic number
 394   mag.s = p - 64;            // resulting shift
 395   return mag;
 396 }
 397
 398 /// magicu - calculate the magic numbers required to codegen an integer udiv as
 399 /// a sequence of multiply, add and shifts.  Requires that the divisor not be 0.
 400 static mu magicu64(uint64_t d)
 401 {
 402   int64_t p;
 403   uint64_t nc, delta, q1, r1, q2, r2;
 404   struct mu magu;
 405   magu.a = 0;               // initialize "add" indicator
 406   nc = - 1 - (-d)%d;
 407   p = 63;                   // initialize p
 408   q1 = 0x8000000000000000ull/nc;       // initialize q1 = 2p/nc
 409   r1 = 0x8000000000000000ull - q1*nc;  // initialize r1 = rem(2p,nc)
 410   q2 = 0x7FFFFFFFFFFFFFFFull/d;        // initialize q2 = (2p-1)/d
 411   r2 = 0x7FFFFFFFFFFFFFFFull - q2*d;   // initialize r2 = rem((2p-1),d)
 412   do {
 413     p = p + 1;
 414     if (r1 >= nc - r1 ) {
 415       q1 = 2*q1 + 1;  // update q1
 416       r1 = 2*r1 - nc; // update r1
 417     }
 418     else {
 419       q1 = 2*q1; // update q1
 420       r1 = 2*r1; // update r1
 421     }
 422     if (r2 + 1 >= d - r2) {
 423       if (q2 >= 0x7FFFFFFFFFFFFFFFull) magu.a = 1;
 424       q2 = 2*q2 + 1;     // update q2
 425       r2 = 2*r2 + 1 - d; // update r2
 426     }
 427     else {
 428       if (q2 >= 0x8000000000000000ull) magu.a = 1;
 429       q2 = 2*q2;     // update q2
 430       r2 = 2*r2 + 1; // update r2
 431     }
 432     delta = d - 1 - r2;
 433   } while (p < 64 && (q1 < delta || (q1 == delta && r1 == 0)));
 434   magu.m = q2 + 1; // resulting magic number
 435   magu.s = p - 64;  // resulting shift
 436   return magu;
 437 }
 438
 439 // isSetCCEquivalent - Return true if this node is a setcc, or is a select_cc
 440 // that selects between the values 1 and 0, making it equivalent to a setcc.
 441 // Also, set the incoming LHS, RHS, and CC references to the appropriate
 442 // nodes based on the type of node we are checking.  This simplifies life a
 443 // bit for the callers.
 444 static bool isSetCCEquivalent(SDOperand N, SDOperand &LHS, SDOperand &RHS,
 445                               SDOperand &CC) {
 446   if (N.getOpcode() == ISD::SETCC) {
 447     LHS = N.getOperand(0);
 448     RHS = N.getOperand(1);
 449     CC  = N.getOperand(2);
 450     return true;
 451   }
 452   if (N.getOpcode() == ISD::SELECT_CC &&
 453       N.getOperand(2).getOpcode() == ISD::Constant &&
 454       N.getOperand(3).getOpcode() == ISD::Constant &&
 455       cast<ConstantSDNode>(N.getOperand(2))->getValue() == 1 &&
 456       cast<ConstantSDNode>(N.getOperand(3))->isNullValue()) {
 457     LHS = N.getOperand(0);
 458     RHS = N.getOperand(1);
 459     CC  = N.getOperand(4);
 460     return true;
 461   }
 462   return false;
 463 }
 464
 465 // isOneUseSetCC - Return true if this is a SetCC-equivalent operation with only
 466 // one use.  If this is true, it allows the users to invert the operation for
 467 // free when it is profitable to do so.
 468 static bool isOneUseSetCC(SDOperand N) {
 469   SDOperand N0, N1, N2;
 470   if (isSetCCEquivalent(N, N0, N1, N2) && N.Val->hasOneUse())
 471     return true;
 472   return false;
 473 }
 474
 475 // FIXME: This should probably go in the ISD class rather than being duplicated
 476 // in several files.
 477 static bool isCommutativeBinOp(unsigned Opcode) {
 478   switch (Opcode) {
 479     case ISD::ADD:
 480     case ISD::MUL:
 481     case ISD::AND:
 482     case ISD::OR:
 483     case ISD::XOR: return true;
 484     default: return false; // FIXME: Need commutative info for user ops!
 485   }
 486 }
 487
 488 SDOperand DAGCombiner::ReassociateOps(unsigned Opc, SDOperand N0, SDOperand N1){
 489   MVT::ValueType VT = N0.getValueType();
 490   // reassoc. (op (op x, c1), y) -> (op (op x, y), c1) iff x+c1 has one use
 491   // reassoc. (op (op x, c1), c2) -> (op x, (op c1, c2))
 492   if (N0.getOpcode() == Opc && isa<ConstantSDNode>(N0.getOperand(1))) {
 493     if (isa<ConstantSDNode>(N1)) {
 494       SDOperand OpNode = DAG.getNode(Opc, VT, N0.getOperand(1), N1);
 495       AddToWorkList(OpNode.Val);
 496       return DAG.getNode(Opc, VT, OpNode, N0.getOperand(0));
 497     } else if (N0.hasOneUse()) {
 498       SDOperand OpNode = DAG.getNode(Opc, VT, N0.getOperand(0), N1);
 499       AddToWorkList(OpNode.Val);
 500       return DAG.getNode(Opc, VT, OpNode, N0.getOperand(1));
 501     }
 502   }
 503   // reassoc. (op y, (op x, c1)) -> (op (op x, y), c1) iff x+c1 has one use
 504   // reassoc. (op c2, (op x, c1)) -> (op x, (op c1, c2))
 505   if (N1.getOpcode() == Opc && isa<ConstantSDNode>(N1.getOperand(1))) {
 506     if (isa<ConstantSDNode>(N0)) {
 507       SDOperand OpNode = DAG.getNode(Opc, VT, N1.getOperand(1), N0);
 508       AddToWorkList(OpNode.Val);
 509       return DAG.getNode(Opc, VT, OpNode, N1.getOperand(0));
 510     } else if (N1.hasOneUse()) {
 511       SDOperand OpNode = DAG.getNode(Opc, VT, N1.getOperand(0), N0);
 512       AddToWorkList(OpNode.Val);
 513       return DAG.getNode(Opc, VT, OpNode, N1.getOperand(1));
 514     }
 515   }
 516   return SDOperand();
 517 }
 518
 519 void DAGCombiner::Run(bool RunningAfterLegalize) {
 520   // set the instance variable, so that the various visit routines may use it.
 521   AfterLegalize = RunningAfterLegalize;
 522
 523   // Add all the dag nodes to the worklist.
 524   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
 525        E = DAG.allnodes_end(); I != E; ++I)
 526     WorkList.push_back(I);
 527
 528   // Create a dummy node (which is not added to allnodes), that adds a reference
 529   // to the root node, preventing it from being deleted, and tracking any
 530   // changes of the root.
 531   HandleSDNode Dummy(DAG.getRoot());
 532
 533
 534   /// DagCombineInfo - Expose the DAG combiner to the target combiner impls.
 535   TargetLowering::DAGCombinerInfo
 536     DagCombineInfo(DAG, !RunningAfterLegalize, this);
 537
 538   // while the worklist isn't empty, inspect the node on the end of it and
 539   // try and combine it.
 540   while (!WorkList.empty()) {
 541     SDNode *N = WorkList.back();
 542     WorkList.pop_back();
 543
 544     // If N has no uses, it is dead.  Make sure to revisit all N's operands once
 545     // N is deleted from the DAG, since they too may now be dead or may have a
 546     // reduced number of uses, allowing other xforms.
 547     if (N->use_empty() && N != &Dummy) {
 548       for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
 549         WorkList.push_back(N->getOperand(i).Val);
 550
 551       removeFromWorkList(N);
 552       DAG.DeleteNode(N);
 553       continue;
 554     }
 555
 556     SDOperand RV = visit(N);
 557
 558     // If nothing happened, try a target-specific DAG combine.
 559     if (RV.Val == 0) {
 560       if (N->getOpcode() >= ISD::BUILTIN_OP_END ||
 561           TLI.hasTargetDAGCombine((ISD::NodeType)N->getOpcode()))
 562         RV = TLI.PerformDAGCombine(N, DagCombineInfo);
 563     }
 564
 565     if (RV.Val) {
 566       ++NodesCombined;
 567       // If we get back the same node we passed in, rather than a new node or
 568       // zero, we know that the node must have defined multiple values and
 569       // CombineTo was used.  Since CombineTo takes care of the worklist
 570       // mechanics for us, we have no work to do in this case.
 571       if (RV.Val != N) {
 572         DEBUG(std::cerr << "\nReplacing "; N->dump();
 573               std::cerr << "\nWith: "; RV.Val->dump();
 574               std::cerr << '\n');
 575         std::vector<SDNode*> NowDead;
 576         DAG.ReplaceAllUsesWith(N, std::vector<SDOperand>(1, RV), &NowDead);
 577
 578         // Push the new node and any users onto the worklist
 579         WorkList.push_back(RV.Val);
 580         AddUsersToWorkList(RV.Val);
 581
 582         // Nodes can end up on the worklist more than once.  Make sure we do
 583         // not process a node that has been replaced.
 584         removeFromWorkList(N);
 585         for (unsigned i = 0, e = NowDead.size(); i != e; ++i)
 586           removeFromWorkList(NowDead[i]);
 587
 588         // Finally, since the node is now dead, remove it from the graph.
 589         DAG.DeleteNode(N);
 590       }
 591     }
 592   }
 593
 594   // If the root changed (e.g. it was a dead load, update the root).
 595   DAG.setRoot(Dummy.getValue());
 596 }
 597
 598 SDOperand DAGCombiner::visit(SDNode *N) {
 599   switch(N->getOpcode()) {
 600   default: break;
 601   case ISD::TokenFactor:        return visitTokenFactor(N);
 602   case ISD::ADD:                return visitADD(N);
 603   case ISD::SUB:                return visitSUB(N);
 604   case ISD::MUL:                return visitMUL(N);
 605   case ISD::SDIV:               return visitSDIV(N);
 606   case ISD::UDIV:               return visitUDIV(N);
 607   case ISD::SREM:               return visitSREM(N);
 608   case ISD::UREM:               return visitUREM(N);
 609   case ISD::MULHU:              return visitMULHU(N);
 610   case ISD::MULHS:              return visitMULHS(N);
 611   case ISD::AND:                return visitAND(N);
 612   case ISD::OR:                 return visitOR(N);
 613   case ISD::XOR:                return visitXOR(N);
 614   case ISD::SHL:                return visitSHL(N);
 615   case ISD::SRA:                return visitSRA(N);
 616   case ISD::SRL:                return visitSRL(N);
 617   case ISD::CTLZ:               return visitCTLZ(N);
 618   case ISD::CTTZ:               return visitCTTZ(N);
 619   case ISD::CTPOP:              return visitCTPOP(N);
 620   case ISD::SELECT:             return visitSELECT(N);
 621   case ISD::SELECT_CC:          return visitSELECT_CC(N);
 622   case ISD::SETCC:              return visitSETCC(N);
 623   case ISD::SIGN_EXTEND:        return visitSIGN_EXTEND(N);
 624   case ISD::ZERO_EXTEND:        return visitZERO_EXTEND(N);
 625   case ISD::SIGN_EXTEND_INREG:  return visitSIGN_EXTEND_INREG(N);
 626   case ISD::TRUNCATE:           return visitTRUNCATE(N);
 627   case ISD::BIT_CONVERT:        return visitBIT_CONVERT(N);
 628   case ISD::FADD:               return visitFADD(N);
 629   case ISD::FSUB:               return visitFSUB(N);
 630   case ISD::FMUL:               return visitFMUL(N);
 631   case ISD::FDIV:               return visitFDIV(N);
 632   case ISD::FREM:               return visitFREM(N);
 633   case ISD::FCOPYSIGN:          return visitFCOPYSIGN(N);
 634   case ISD::SINT_TO_FP:         return visitSINT_TO_FP(N);
 635   case ISD::UINT_TO_FP:         return visitUINT_TO_FP(N);
 636   case ISD::FP_TO_SINT:         return visitFP_TO_SINT(N);
 637   case ISD::FP_TO_UINT:         return visitFP_TO_UINT(N);
 638   case ISD::FP_ROUND:           return visitFP_ROUND(N);
 639   case ISD::FP_ROUND_INREG:     return visitFP_ROUND_INREG(N);
 640   case ISD::FP_EXTEND:          return visitFP_EXTEND(N);
 641   case ISD::FNEG:               return visitFNEG(N);
 642   case ISD::FABS:               return visitFABS(N);
 643   case ISD::BRCOND:             return visitBRCOND(N);
 644   case ISD::BR_CC:              return visitBR_CC(N);
 645   case ISD::LOAD:               return visitLOAD(N);
 646   case ISD::STORE:              return visitSTORE(N);
 647   case ISD::INSERT_VECTOR_ELT:  return visitINSERT_VECTOR_ELT(N);
 648   case ISD::VINSERT_VECTOR_ELT: return visitVINSERT_VECTOR_ELT(N);
 649   case ISD::VBUILD_VECTOR:      return visitVBUILD_VECTOR(N);
 650   case ISD::VECTOR_SHUFFLE:     return visitVECTOR_SHUFFLE(N);
 651   }
 652   return SDOperand();
 653 }
 654
 655 SDOperand DAGCombiner::visitTokenFactor(SDNode *N) {
 656   std::vector<SDOperand> Ops;
 657   bool Changed = false;
 658
 659   // If the token factor has two operands and one is the entry token, replace
 660   // the token factor with the other operand.
 661   if (N->getNumOperands() == 2) {
 662     if (N->getOperand(0).getOpcode() == ISD::EntryToken)
 663       return N->getOperand(1);
 664     if (N->getOperand(1).getOpcode() == ISD::EntryToken)
 665       return N->getOperand(0);
 666   }
 667
 668   // fold (tokenfactor (tokenfactor)) -> tokenfactor
 669   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 670     SDOperand Op = N->getOperand(i);
 671     if (Op.getOpcode() == ISD::TokenFactor && Op.hasOneUse()) {
 672       AddToWorkList(Op.Val);  // Remove dead node.
 673       Changed = true;
 674       for (unsigned j = 0, e = Op.getNumOperands(); j != e; ++j)
 675         Ops.push_back(Op.getOperand(j));
 676     } else {
 677       Ops.push_back(Op);
 678     }
 679   }
 680   if (Changed)
 681     return DAG.getNode(ISD::TokenFactor, MVT::Other, Ops);
 682   return SDOperand();
 683 }
 684
 685 SDOperand DAGCombiner::visitADD(SDNode *N) {
 686   SDOperand N0 = N->getOperand(0);
 687   SDOperand N1 = N->getOperand(1);
 688   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
 689   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
 690   MVT::ValueType VT = N0.getValueType();
 691
 692   // fold (add c1, c2) -> c1+c2
 693   if (N0C && N1C)
 694     return DAG.getNode(ISD::ADD, VT, N0, N1);
 695   // canonicalize constant to RHS
 696   if (N0C && !N1C)
 697     return DAG.getNode(ISD::ADD, VT, N1, N0);
 698   // fold (add x, 0) -> x
 699   if (N1C && N1C->isNullValue())
 700     return N0;
 701   // fold ((c1-A)+c2) -> (c1+c2)-A
 702   if (N1C && N0.getOpcode() == ISD::SUB)
 703     if (ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getOperand(0)))
 704       return DAG.getNode(ISD::SUB, VT,
 705                          DAG.getConstant(N1C->getValue()+N0C->getValue(), VT),
 706                          N0.getOperand(1));
 707   // reassociate add
 708   SDOperand RADD = ReassociateOps(ISD::ADD, N0, N1);
 709   if (RADD.Val != 0)
 710     return RADD;
 711   // fold ((0-A) + B) -> B-A
 712   if (N0.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N0.getOperand(0)) &&
 713       cast<ConstantSDNode>(N0.getOperand(0))->isNullValue())
 714     return DAG.getNode(ISD::SUB, VT, N1, N0.getOperand(1));
 715   // fold (A + (0-B)) -> A-B
 716   if (N1.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N1.getOperand(0)) &&
 717       cast<ConstantSDNode>(N1.getOperand(0))->isNullValue())
 718     return DAG.getNode(ISD::SUB, VT, N0, N1.getOperand(1));
 719   // fold (A+(B-A)) -> B
 720   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(1))
 721     return N1.getOperand(0);
 722
 723   if (!MVT::isVector(VT) && SimplifyDemandedBits(SDOperand(N, 0)))
 724     return SDOperand();
 725
 726   // fold (a+b) -> (a|b) iff a and b share no bits.
 727   if (MVT::isInteger(VT) && !MVT::isVector(VT)) {
 728     uint64_t LHSZero, LHSOne;
 729     uint64_t RHSZero, RHSOne;
 730     uint64_t Mask = MVT::getIntVTBitMask(VT);
 731     TLI.ComputeMaskedBits(N0, Mask, LHSZero, LHSOne);
 732     if (LHSZero) {
 733       TLI.ComputeMaskedBits(N1, Mask, RHSZero, RHSOne);
 734
 735       // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
 736       // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
 737       if ((RHSZero & (~LHSZero & Mask)) == (~LHSZero & Mask) ||
 738           (LHSZero & (~RHSZero & Mask)) == (~RHSZero & Mask))
 739         return DAG.getNode(ISD::OR, VT, N0, N1);
 740     }
 741   }
 742
 743   return SDOperand();
 744 }
 745
 746 SDOperand DAGCombiner::visitSUB(SDNode *N) {
 747   SDOperand N0 = N->getOperand(0);
 748   SDOperand N1 = N->getOperand(1);
 749   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.Val);
 750   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val);
 751   MVT::ValueType VT = N0.getValueType();
 752
 753   // fold (sub x, x) -> 0
 754   if (N0 == N1)
 755     return DAG.getConstant(0, N->getValueType(0));
 756   // fold (sub c1, c2) -> c1-c2
 757   if (N0C && N1C)
 758     return DAG.getNode(ISD::SUB, VT, N0, N1);
 759   // fold (sub x, c) -> (add x, -c)
 760   if (N1C)
 761     return DAG.getNode(ISD::ADD, VT, N0, DAG.getConstant(-N1C->getValue(), VT));
 762   // fold (A+B)-A -> B
 763   if (N0.getOpcode() == ISD::ADD && N0.getOperand(0) == N1)
 764     return N0.getOperand(1);
 765   // fold (A+B)-B -> A
 766   if (N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1)
 767     return N0.getOperand(0);
 768   return SDOperand();
 769 }
 770
 771 SDOperand DAGCombiner::visitMUL(SDNode *N) {
 772   SDOperand N0 = N->getOperand(0);
 773   SDOperand N1 = N->getOperand(1);
 774   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
 775   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
 776   MVT::ValueType VT = N0.getValueType();
 777
 778   // fold (mul c1, c2) -> c1*c2
 779   if (N0C && N1C)
 780     return DAG.getNode(ISD::MUL, VT, N0, N1);
 781   // canonicalize constant to RHS
 782   if (N0C && !N1C)
 783     return DAG.getNode(ISD::MUL, VT, N1, N0);
 784   // fold (mul x, 0) -> 0
 785   if (N1C && N1C->isNullValue())
 786     return N1;
 787   // fold (mul x, -1) -> 0-x
 788   if (N1C && N1C->isAllOnesValue())
 789     return DAG.getNode(ISD::SUB, VT, DAG.getConstant(0, VT), N0);
 790   // fold (mul x, (1 << c)) -> x << c
 791   if (N1C && isPowerOf2_64(N1C->getValue()))
 792     return DAG.getNode(ISD::SHL, VT, N0,
 793                        DAG.getConstant(Log2_64(N1C->getValue()),
 794                                        TLI.getShiftAmountTy()));
 795   // fold (mul x, -(1 << c)) -> -(x << c) or (-x) << c
 796   if (N1C && isPowerOf2_64(-N1C->getSignExtended())) {
 797     // FIXME: If the input is something that is easily negated (e.g. a
 798     // single-use add), we should put the negate there.
 799     return DAG.getNode(ISD::SUB, VT, DAG.getConstant(0, VT),
 800                        DAG.getNode(ISD::SHL, VT, N0,
 801                             DAG.getConstant(Log2_64(-N1C->getSignExtended()),
 802                                             TLI.getShiftAmountTy())));
 803   }
 804
 805   // (mul (shl X, c1), c2) -> (mul X, c2 << c1)
 806   if (N1C && N0.getOpcode() == ISD::SHL &&
 807       isa<ConstantSDNode>(N0.getOperand(1))) {
 808     SDOperand C3 = DAG.getNode(ISD::SHL, VT, N1, N0.getOperand(1));
 809     AddToWorkList(C3.Val);
 810     return DAG.getNode(ISD::MUL, VT, N0.getOperand(0), C3);
 811   }
 812
 813   // Change (mul (shl X, C), Y) -> (shl (mul X, Y), C) when the shift has one
 814   // use.
 815   {
 816     SDOperand Sh(0,0), Y(0,0);
 817     // Check for both (mul (shl X, C), Y)  and  (mul Y, (shl X, C)).
 818     if (N0.getOpcode() == ISD::SHL && isa<ConstantSDNode>(N0.getOperand(1)) &&
 819         N0.Val->hasOneUse()) {
 820       Sh = N0; Y = N1;
 821     } else if (N1.getOpcode() == ISD::SHL &&
 822                isa<ConstantSDNode>(N1.getOperand(1)) && N1.Val->hasOneUse()) {
 823       Sh = N1; Y = N0;
 824     }
 825     if (Sh.Val) {
 826       SDOperand Mul = DAG.getNode(ISD::MUL, VT, Sh.getOperand(0), Y);
 827       return DAG.getNode(ISD::SHL, VT, Mul, Sh.getOperand(1));
 828     }
 829   }
 830   // fold (mul (add x, c1), c2) -> (add (mul x, c2), c1*c2)
 831   if (N1C && N0.getOpcode() == ISD::ADD && N0.Val->hasOneUse() &&
 832       isa<ConstantSDNode>(N0.getOperand(1))) {
 833     return DAG.getNode(ISD::ADD, VT,
 834                        DAG.getNode(ISD::MUL, VT, N0.getOperand(0), N1),
 835                        DAG.getNode(ISD::MUL, VT, N0.getOperand(1), N1));
 836   }
 837
 838   // reassociate mul
 839   SDOperand RMUL = ReassociateOps(ISD::MUL, N0, N1);
 840   if (RMUL.Val != 0)
 841     return RMUL;
 842   return SDOperand();
 843 }
 844
 845 SDOperand DAGCombiner::visitSDIV(SDNode *N) {
 846   SDOperand N0 = N->getOperand(0);
 847   SDOperand N1 = N->getOperand(1);
 848   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.Val);
 849   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val);
 850   MVT::ValueType VT = N->getValueType(0);
 851
 852   // fold (sdiv c1, c2) -> c1/c2
 853   if (N0C && N1C && !N1C->isNullValue())
 854     return DAG.getNode(ISD::SDIV, VT, N0, N1);
 855   // fold (sdiv X, 1) -> X
 856   if (N1C && N1C->getSignExtended() == 1LL)
 857     return N0;
 858   // fold (sdiv X, -1) -> 0-X
 859   if (N1C && N1C->isAllOnesValue())
 860     return DAG.getNode(ISD::SUB, VT, DAG.getConstant(0, VT), N0);
 861   // If we know the sign bits of both operands are zero, strength reduce to a
 862   // udiv instead.  Handles (X&15) /s 4 -> X&15 >> 2
 863   uint64_t SignBit = 1ULL << (MVT::getSizeInBits(VT)-1);
 864   if (TLI.MaskedValueIsZero(N1, SignBit) &&
 865       TLI.MaskedValueIsZero(N0, SignBit))
 866     return DAG.getNode(ISD::UDIV, N1.getValueType(), N0, N1);
 867   // fold (sdiv X, pow2) -> simple ops after legalize
 868   if (N1C && N1C->getValue() && !TLI.isIntDivCheap() &&
 869       (isPowerOf2_64(N1C->getSignExtended()) ||
 870        isPowerOf2_64(-N1C->getSignExtended()))) {
 871     // If dividing by powers of two is cheap, then don't perform the following
 872     // fold.
 873     if (TLI.isPow2DivCheap())
 874       return SDOperand();
 875     int64_t pow2 = N1C->getSignExtended();
 876     int64_t abs2 = pow2 > 0 ? pow2 : -pow2;
 877     unsigned lg2 = Log2_64(abs2);
 878     // Splat the sign bit into the register
 879     SDOperand SGN = DAG.getNode(ISD::SRA, VT, N0,
 880                                 DAG.getConstant(MVT::getSizeInBits(VT)-1,
 881                                                 TLI.getShiftAmountTy()));
 882     AddToWorkList(SGN.Val);
 883     // Add (N0 < 0) ? abs2 - 1 : 0;
 884     SDOperand SRL = DAG.getNode(ISD::SRL, VT, SGN,
 885                                 DAG.getConstant(MVT::getSizeInBits(VT)-lg2,
 886                                                 TLI.getShiftAmountTy()));
 887     SDOperand ADD = DAG.getNode(ISD::ADD, VT, N0, SRL);
 888     AddToWorkList(SRL.Val);
 889     AddToWorkList(ADD.Val);    // Divide by pow2
 890     SDOperand SRA = DAG.getNode(ISD::SRA, VT, ADD,
 891                                 DAG.getConstant(lg2, TLI.getShiftAmountTy()));
 892     // If we're dividing by a positive value, we're done.  Otherwise, we must
 893     // negate the result.
 894     if (pow2 > 0)
 895       return SRA;
 896     AddToWorkList(SRA.Val);
 897     return DAG.getNode(ISD::SUB, VT, DAG.getConstant(0, VT), SRA);
 898   }
 899   // if integer divide is expensive and we satisfy the requirements, emit an
 900   // alternate sequence.
 901   if (N1C && (N1C->getSignExtended() < -1 || N1C->getSignExtended() > 1) &&
 902       !TLI.isIntDivCheap()) {
 903     SDOperand Op = BuildSDIV(N);
 904     if (Op.Val) return Op;
 905   }
 906   return SDOperand();
 907 }
 908
 909 SDOperand DAGCombiner::visitUDIV(SDNode *N) {
 910   SDOperand N0 = N->getOperand(0);
 911   SDOperand N1 = N->getOperand(1);
 912   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.Val);
 913   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val);
 914   MVT::ValueType VT = N->getValueType(0);
 915
 916   // fold (udiv c1, c2) -> c1/c2
 917   if (N0C && N1C && !N1C->isNullValue())
 918     return DAG.getNode(ISD::UDIV, VT, N0, N1);
 919   // fold (udiv x, (1 << c)) -> x >>u c
 920   if (N1C && isPowerOf2_64(N1C->getValue()))
 921     return DAG.getNode(ISD::SRL, VT, N0,
 922                        DAG.getConstant(Log2_64(N1C->getValue()),
 923                                        TLI.getShiftAmountTy()));
 924   // fold (udiv x, (shl c, y)) -> x >>u (log2(c)+y) iff c is power of 2
 925   if (N1.getOpcode() == ISD::SHL) {
 926     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
 927       if (isPowerOf2_64(SHC->getValue())) {
 928         MVT::ValueType ADDVT = N1.getOperand(1).getValueType();
 929         SDOperand Add = DAG.getNode(ISD::ADD, ADDVT, N1.getOperand(1),
 930                                     DAG.getConstant(Log2_64(SHC->getValue()),
 931                                                     ADDVT));
 932         AddToWorkList(Add.Val);
 933         return DAG.getNode(ISD::SRL, VT, N0, Add);
 934       }
 935     }
 936   }
 937   // fold (udiv x, c) -> alternate
 938   if (N1C && N1C->getValue() && !TLI.isIntDivCheap()) {
 939     SDOperand Op = BuildUDIV(N);
 940     if (Op.Val) return Op;
 941   }
 942   return SDOperand();
 943 }
 944
 945 SDOperand DAGCombiner::visitSREM(SDNode *N) {
 946   SDOperand N0 = N->getOperand(0);
 947   SDOperand N1 = N->getOperand(1);
 948   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
 949   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
 950   MVT::ValueType VT = N->getValueType(0);
 951
 952   // fold (srem c1, c2) -> c1%c2
 953   if (N0C && N1C && !N1C->isNullValue())
 954     return DAG.getNode(ISD::SREM, VT, N0, N1);
 955   // If we know the sign bits of both operands are zero, strength reduce to a
 956   // urem instead.  Handles (X & 0x0FFFFFFF) %s 16 -> X&15
 957   uint64_t SignBit = 1ULL << (MVT::getSizeInBits(VT)-1);
 958   if (TLI.MaskedValueIsZero(N1, SignBit) &&
 959       TLI.MaskedValueIsZero(N0, SignBit))
 960     return DAG.getNode(ISD::UREM, VT, N0, N1);
 961   return SDOperand();
 962 }
 963
 964 SDOperand DAGCombiner::visitUREM(SDNode *N) {
 965   SDOperand N0 = N->getOperand(0);
 966   SDOperand N1 = N->getOperand(1);
 967   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
 968   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
 969   MVT::ValueType VT = N->getValueType(0);
 970
 971   // fold (urem c1, c2) -> c1%c2
 972   if (N0C && N1C && !N1C->isNullValue())
 973     return DAG.getNode(ISD::UREM, VT, N0, N1);
 974   // fold (urem x, pow2) -> (and x, pow2-1)
 975   if (N1C && !N1C->isNullValue() && isPowerOf2_64(N1C->getValue()))
 976     return DAG.getNode(ISD::AND, VT, N0, DAG.getConstant(N1C->getValue()-1,VT));
 977   // fold (urem x, (shl pow2, y)) -> (and x, (add (shl pow2, y), -1))
 978   if (N1.getOpcode() == ISD::SHL) {
 979     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
 980       if (isPowerOf2_64(SHC->getValue())) {
 981         SDOperand Add = DAG.getNode(ISD::ADD, VT, N1,DAG.getConstant(~0ULL,VT));
 982         AddToWorkList(Add.Val);
 983         return DAG.getNode(ISD::AND, VT, N0, Add);
 984       }
 985     }
 986   }
 987   return SDOperand();
 988 }
 989
 990 SDOperand DAGCombiner::visitMULHS(SDNode *N) {
 991   SDOperand N0 = N->getOperand(0);
 992   SDOperand N1 = N->getOperand(1);
 993   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
 994
 995   // fold (mulhs x, 0) -> 0
 996   if (N1C && N1C->isNullValue())
 997     return N1;
 998   // fold (mulhs x, 1) -> (sra x, size(x)-1)
 999   if (N1C && N1C->getValue() == 1)
1000     return DAG.getNode(ISD::SRA, N0.getValueType(), N0,
1001                        DAG.getConstant(MVT::getSizeInBits(N0.getValueType())-1,
1002                                        TLI.getShiftAmountTy()));
1003   return SDOperand();
1004 }
1005
1006 SDOperand DAGCombiner::visitMULHU(SDNode *N) {
1007   SDOperand N0 = N->getOperand(0);
1008   SDOperand N1 = N->getOperand(1);
1009   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1010
1011   // fold (mulhu x, 0) -> 0
1012   if (N1C && N1C->isNullValue())
1013     return N1;
1014   // fold (mulhu x, 1) -> 0
1015   if (N1C && N1C->getValue() == 1)
1016     return DAG.getConstant(0, N0.getValueType());
1017   return SDOperand();
1018 }
1019
1020 SDOperand DAGCombiner::visitAND(SDNode *N) {
1021   SDOperand N0 = N->getOperand(0);
1022   SDOperand N1 = N->getOperand(1);
1023   SDOperand LL, LR, RL, RR, CC0, CC1;
1024   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1025   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1026   MVT::ValueType VT = N1.getValueType();
1027   unsigned OpSizeInBits = MVT::getSizeInBits(VT);
1028
1029   // fold (and c1, c2) -> c1&c2
1030   if (N0C && N1C)
1031     return DAG.getNode(ISD::AND, VT, N0, N1);
1032   // canonicalize constant to RHS
1033   if (N0C && !N1C)
1034     return DAG.getNode(ISD::AND, VT, N1, N0);
1035   // fold (and x, -1) -> x
1036   if (N1C && N1C->isAllOnesValue())
1037     return N0;
1038   // if (and x, c) is known to be zero, return 0
1039   if (N1C && TLI.MaskedValueIsZero(SDOperand(N, 0), MVT::getIntVTBitMask(VT)))
1040     return DAG.getConstant(0, VT);
1041   // reassociate and
1042   SDOperand RAND = ReassociateOps(ISD::AND, N0, N1);
1043   if (RAND.Val != 0)
1044     return RAND;
1045   // fold (and (or x, 0xFFFF), 0xFF) -> 0xFF
1046   if (N1C && N0.getOpcode() == ISD::OR)
1047     if (ConstantSDNode *ORI = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
1048       if ((ORI->getValue() & N1C->getValue()) == N1C->getValue())
1049         return N1;
1050   // fold (and (any_ext V), c) -> (zero_ext V) if 'and' only clears top bits.
1051   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
1052     unsigned InMask = MVT::getIntVTBitMask(N0.getOperand(0).getValueType());
1053     if (TLI.MaskedValueIsZero(N0.getOperand(0),
1054                               ~N1C->getValue() & InMask)) {
1055       SDOperand Zext = DAG.getNode(ISD::ZERO_EXTEND, N0.getValueType(),
1056                                    N0.getOperand(0));
1057
1058       // Replace uses of the AND with uses of the Zero extend node.
1059       CombineTo(N, Zext);
1060
1061       // We actually want to replace all uses of the any_extend with the
1062       // zero_extend, to avoid duplicating things.  This will later cause this
1063       // AND to be folded.
1064       CombineTo(N0.Val, Zext);
1065       return SDOperand();
1066     }
1067   }
1068   // fold (and (setcc x), (setcc y)) -> (setcc (and x, y))
1069   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
1070     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
1071     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
1072
1073     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
1074         MVT::isInteger(LL.getValueType())) {
1075       // fold (X == 0) & (Y == 0) -> (X|Y == 0)
1076       if (cast<ConstantSDNode>(LR)->getValue() == 0 && Op1 == ISD::SETEQ) {
1077         SDOperand ORNode = DAG.getNode(ISD::OR, LR.getValueType(), LL, RL);
1078         AddToWorkList(ORNode.Val);
1079         return DAG.getSetCC(VT, ORNode, LR, Op1);
1080       }
1081       // fold (X == -1) & (Y == -1) -> (X&Y == -1)
1082       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETEQ) {
1083         SDOperand ANDNode = DAG.getNode(ISD::AND, LR.getValueType(), LL, RL);
1084         AddToWorkList(ANDNode.Val);
1085         return DAG.getSetCC(VT, ANDNode, LR, Op1);
1086       }
1087       // fold (X >  -1) & (Y >  -1) -> (X|Y > -1)
1088       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETGT) {
1089         SDOperand ORNode = DAG.getNode(ISD::OR, LR.getValueType(), LL, RL);
1090         AddToWorkList(ORNode.Val);
1091         return DAG.getSetCC(VT, ORNode, LR, Op1);
1092       }
1093     }
1094     // canonicalize equivalent to ll == rl
1095     if (LL == RR && LR == RL) {
1096       Op1 = ISD::getSetCCSwappedOperands(Op1);
1097       std::swap(RL, RR);
1098     }
1099     if (LL == RL && LR == RR) {
1100       bool isInteger = MVT::isInteger(LL.getValueType());
1101       ISD::CondCode Result = ISD::getSetCCAndOperation(Op0, Op1, isInteger);
1102       if (Result != ISD::SETCC_INVALID)
1103         return DAG.getSetCC(N0.getValueType(), LL, LR, Result);
1104     }
1105   }
1106   // fold (and (zext x), (zext y)) -> (zext (and x, y))
1107   if (N0.getOpcode() == ISD::ZERO_EXTEND &&
1108       N1.getOpcode() == ISD::ZERO_EXTEND &&
1109       N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType()) {
1110     SDOperand ANDNode = DAG.getNode(ISD::AND, N0.getOperand(0).getValueType(),
1111                                     N0.getOperand(0), N1.getOperand(0));
1112     AddToWorkList(ANDNode.Val);
1113     return DAG.getNode(ISD::ZERO_EXTEND, VT, ANDNode);
1114   }
1115   // fold (and (shl/srl/sra x), (shl/srl/sra y)) -> (shl/srl/sra (and x, y))
1116   if (((N0.getOpcode() == ISD::SHL && N1.getOpcode() == ISD::SHL) ||
1117        (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SRL) ||
1118        (N0.getOpcode() == ISD::SRA && N1.getOpcode() == ISD::SRA)) &&
1119       N0.getOperand(1) == N1.getOperand(1)) {
1120     SDOperand ANDNode = DAG.getNode(ISD::AND, N0.getOperand(0).getValueType(),
1121                                     N0.getOperand(0), N1.getOperand(0));
1122     AddToWorkList(ANDNode.Val);
1123     return DAG.getNode(N0.getOpcode(), VT, ANDNode, N0.getOperand(1));
1124   }
1125   // fold (and (sign_extend_inreg x, i16 to i32), 1) -> (and x, 1)
1126   // fold (and (sra)) -> (and (srl)) when possible.
1127   if (!MVT::isVector(VT) &&
1128       SimplifyDemandedBits(SDOperand(N, 0)))
1129     return SDOperand();
1130   // fold (zext_inreg (extload x)) -> (zextload x)
1131   if (N0.getOpcode() == ISD::EXTLOAD) {
1132     MVT::ValueType EVT = cast<VTSDNode>(N0.getOperand(3))->getVT();
1133     // If we zero all the possible extended bits, then we can turn this into
1134     // a zextload if we are running before legalize or the operation is legal.
1135     if (TLI.MaskedValueIsZero(N1, ~0ULL << MVT::getSizeInBits(EVT)) &&
1136         (!AfterLegalize || TLI.isOperationLegal(ISD::ZEXTLOAD, EVT))) {
1137       SDOperand ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, VT, N0.getOperand(0),
1138                                          N0.getOperand(1), N0.getOperand(2),
1139                                          EVT);
1140       AddToWorkList(N);
1141       CombineTo(N0.Val, ExtLoad, ExtLoad.getValue(1));
1142       return SDOperand();
1143     }
1144   }
1145   // fold (zext_inreg (sextload x)) -> (zextload x) iff load has one use
1146   if (N0.getOpcode() == ISD::SEXTLOAD && N0.hasOneUse()) {
1147     MVT::ValueType EVT = cast<VTSDNode>(N0.getOperand(3))->getVT();
1148     // If we zero all the possible extended bits, then we can turn this into
1149     // a zextload if we are running before legalize or the operation is legal.
1150     if (TLI.MaskedValueIsZero(N1, ~0ULL << MVT::getSizeInBits(EVT)) &&
1151         (!AfterLegalize || TLI.isOperationLegal(ISD::ZEXTLOAD, EVT))) {
1152       SDOperand ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, VT, N0.getOperand(0),
1153                                          N0.getOperand(1), N0.getOperand(2),
1154                                          EVT);
1155       AddToWorkList(N);
1156       CombineTo(N0.Val, ExtLoad, ExtLoad.getValue(1));
1157       return SDOperand();
1158     }
1159   }
1160
1161   // fold (and (load x), 255) -> (zextload x, i8)
1162   // fold (and (extload x, i16), 255) -> (zextload x, i8)
1163   if (N1C &&
1164       (N0.getOpcode() == ISD::LOAD || N0.getOpcode() == ISD::EXTLOAD ||
1165        N0.getOpcode() == ISD::ZEXTLOAD) &&
1166       N0.hasOneUse()) {
1167     MVT::ValueType EVT, LoadedVT;
1168     if (N1C->getValue() == 255)
1169       EVT = MVT::i8;
1170     else if (N1C->getValue() == 65535)
1171       EVT = MVT::i16;
1172     else if (N1C->getValue() == ~0U)
1173       EVT = MVT::i32;
1174     else
1175       EVT = MVT::Other;
1176
1177     LoadedVT = N0.getOpcode() == ISD::LOAD ? VT :
1178                            cast<VTSDNode>(N0.getOperand(3))->getVT();
1179     if (EVT != MVT::Other && LoadedVT > EVT) {
1180       MVT::ValueType PtrType = N0.getOperand(1).getValueType();
1181       // For big endian targets, we need to add an offset to the pointer to load
1182       // the correct bytes.  For little endian systems, we merely need to read
1183       // fewer bytes from the same pointer.
1184       unsigned PtrOff =
1185         (MVT::getSizeInBits(LoadedVT) - MVT::getSizeInBits(EVT)) / 8;
1186       SDOperand NewPtr = N0.getOperand(1);
1187       if (!TLI.isLittleEndian())
1188         NewPtr = DAG.getNode(ISD::ADD, PtrType, NewPtr,
1189                              DAG.getConstant(PtrOff, PtrType));
1190       AddToWorkList(NewPtr.Val);
1191       SDOperand Load =
1192         DAG.getExtLoad(ISD::ZEXTLOAD, VT, N0.getOperand(0), NewPtr,
1193                        N0.getOperand(2), EVT);
1194       AddToWorkList(N);
1195       CombineTo(N0.Val, Load, Load.getValue(1));
1196       return SDOperand();
1197     }
1198   }
1199
1200   return SDOperand();
1201 }
1202
1203 SDOperand DAGCombiner::visitOR(SDNode *N) {
1204   SDOperand N0 = N->getOperand(0);
1205   SDOperand N1 = N->getOperand(1);
1206   SDOperand LL, LR, RL, RR, CC0, CC1;
1207   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1208   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1209   MVT::ValueType VT = N1.getValueType();
1210   unsigned OpSizeInBits = MVT::getSizeInBits(VT);
1211
1212   // fold (or c1, c2) -> c1|c2
1213   if (N0C && N1C)
1214     return DAG.getNode(ISD::OR, VT, N0, N1);
1215   // canonicalize constant to RHS
1216   if (N0C && !N1C)
1217     return DAG.getNode(ISD::OR, VT, N1, N0);
1218   // fold (or x, 0) -> x
1219   if (N1C && N1C->isNullValue())
1220     return N0;
1221   // fold (or x, -1) -> -1
1222   if (N1C && N1C->isAllOnesValue())
1223     return N1;
1224   // fold (or x, c) -> c iff (x & ~c) == 0
1225   if (N1C &&
1226       TLI.MaskedValueIsZero(N0,~N1C->getValue() & (~0ULL>>(64-OpSizeInBits))))
1227     return N1;
1228   // reassociate or
1229   SDOperand ROR = ReassociateOps(ISD::OR, N0, N1);
1230   if (ROR.Val != 0)
1231     return ROR;
1232   // Canonicalize (or (and X, c1), c2) -> (and (or X, c2), c1|c2)
1233   if (N1C && N0.getOpcode() == ISD::AND && N0.Val->hasOneUse() &&
1234              isa<ConstantSDNode>(N0.getOperand(1))) {
1235     ConstantSDNode *C1 = cast<ConstantSDNode>(N0.getOperand(1));
1236     return DAG.getNode(ISD::AND, VT, DAG.getNode(ISD::OR, VT, N0.getOperand(0),
1237                                                  N1),
1238                        DAG.getConstant(N1C->getValue() | C1->getValue(), VT));
1239   }
1240   // fold (or (setcc x), (setcc y)) -> (setcc (or x, y))
1241   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
1242     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
1243     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
1244
1245     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
1246         MVT::isInteger(LL.getValueType())) {
1247       // fold (X != 0) | (Y != 0) -> (X|Y != 0)
1248       // fold (X <  0) | (Y <  0) -> (X|Y < 0)
1249       if (cast<ConstantSDNode>(LR)->getValue() == 0 &&
1250           (Op1 == ISD::SETNE || Op1 == ISD::SETLT)) {
1251         SDOperand ORNode = DAG.getNode(ISD::OR, LR.getValueType(), LL, RL);
1252         AddToWorkList(ORNode.Val);
1253         return DAG.getSetCC(VT, ORNode, LR, Op1);
1254       }
1255       // fold (X != -1) | (Y != -1) -> (X&Y != -1)
1256       // fold (X >  -1) | (Y >  -1) -> (X&Y >  -1)
1257       if (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
1258           (Op1 == ISD::SETNE || Op1 == ISD::SETGT)) {
1259         SDOperand ANDNode = DAG.getNode(ISD::AND, LR.getValueType(), LL, RL);
1260         AddToWorkList(ANDNode.Val);
1261         return DAG.getSetCC(VT, ANDNode, LR, Op1);
1262       }
1263     }
1264     // canonicalize equivalent to ll == rl
1265     if (LL == RR && LR == RL) {
1266       Op1 = ISD::getSetCCSwappedOperands(Op1);
1267       std::swap(RL, RR);
1268     }
1269     if (LL == RL && LR == RR) {
1270       bool isInteger = MVT::isInteger(LL.getValueType());
1271       ISD::CondCode Result = ISD::getSetCCOrOperation(Op0, Op1, isInteger);
1272       if (Result != ISD::SETCC_INVALID)
1273         return DAG.getSetCC(N0.getValueType(), LL, LR, Result);
1274     }
1275   }
1276   // fold (or (zext x), (zext y)) -> (zext (or x, y))
1277   if (N0.getOpcode() == ISD::ZERO_EXTEND &&
1278       N1.getOpcode() == ISD::ZERO_EXTEND &&
1279       N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType()) {
1280     SDOperand ORNode = DAG.getNode(ISD::OR, N0.getOperand(0).getValueType(),
1281                                    N0.getOperand(0), N1.getOperand(0));
1282     AddToWorkList(ORNode.Val);
1283     return DAG.getNode(ISD::ZERO_EXTEND, VT, ORNode);
1284   }
1285   // fold (or (shl/srl/sra x), (shl/srl/sra y)) -> (shl/srl/sra (or x, y))
1286   if (((N0.getOpcode() == ISD::SHL && N1.getOpcode() == ISD::SHL) ||
1287        (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SRL) ||
1288        (N0.getOpcode() == ISD::SRA && N1.getOpcode() == ISD::SRA)) &&
1289       N0.getOperand(1) == N1.getOperand(1)) {
1290     SDOperand ORNode = DAG.getNode(ISD::OR, N0.getOperand(0).getValueType(),
1291                                    N0.getOperand(0), N1.getOperand(0));
1292     AddToWorkList(ORNode.Val);
1293     return DAG.getNode(N0.getOpcode(), VT, ORNode, N0.getOperand(1));
1294   }
1295   // canonicalize shl to left side in a shl/srl pair, to match rotate
1296   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
1297     std::swap(N0, N1);
1298   // check for rotl, rotr
1299   if (N0.getOpcode() == ISD::SHL && N1.getOpcode() == ISD::SRL &&
1300       N0.getOperand(0) == N1.getOperand(0) &&
1301       TLI.isOperationLegal(ISD::ROTL, VT) && TLI.isTypeLegal(VT)) {
1302     // fold (or (shl x, C1), (srl x, C2)) -> (rotl x, C1)
1303     if (N0.getOperand(1).getOpcode() == ISD::Constant &&
1304         N1.getOperand(1).getOpcode() == ISD::Constant) {
1305       uint64_t c1val = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
1306       uint64_t c2val = cast<ConstantSDNode>(N1.getOperand(1))->getValue();
1307       if ((c1val + c2val) == OpSizeInBits)
1308         return DAG.getNode(ISD::ROTL, VT, N0.getOperand(0), N0.getOperand(1));
1309     }
1310     // fold (or (shl x, y), (srl x, (sub 32, y))) -> (rotl x, y)
1311     if (N1.getOperand(1).getOpcode() == ISD::SUB &&
1312         N0.getOperand(1) == N1.getOperand(1).getOperand(1))
1313       if (ConstantSDNode *SUBC =
1314           dyn_cast<ConstantSDNode>(N1.getOperand(1).getOperand(0)))
1315         if (SUBC->getValue() == OpSizeInBits)
1316           return DAG.getNode(ISD::ROTL, VT, N0.getOperand(0), N0.getOperand(1));
1317     // fold (or (shl x, (sub 32, y)), (srl x, r)) -> (rotr x, y)
1318     if (N0.getOperand(1).getOpcode() == ISD::SUB &&
1319         N1.getOperand(1) == N0.getOperand(1).getOperand(1))
1320       if (ConstantSDNode *SUBC =
1321           dyn_cast<ConstantSDNode>(N0.getOperand(1).getOperand(0)))
1322         if (SUBC->getValue() == OpSizeInBits) {
1323           if (TLI.isOperationLegal(ISD::ROTR, VT) && TLI.isTypeLegal(VT))
1324             return DAG.getNode(ISD::ROTR, VT, N0.getOperand(0),
1325                                N1.getOperand(1));
1326           else
1327             return DAG.getNode(ISD::ROTL, VT, N0.getOperand(0),
1328                                N0.getOperand(1));
1329         }
1330   }
1331   return SDOperand();
1332 }
1333
1334 SDOperand DAGCombiner::visitXOR(SDNode *N) {
1335   SDOperand N0 = N->getOperand(0);
1336   SDOperand N1 = N->getOperand(1);
1337   SDOperand LHS, RHS, CC;
1338   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1339   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1340   MVT::ValueType VT = N0.getValueType();
1341
1342   // fold (xor c1, c2) -> c1^c2
1343   if (N0C && N1C)
1344     return DAG.getNode(ISD::XOR, VT, N0, N1);
1345   // canonicalize constant to RHS
1346   if (N0C && !N1C)
1347     return DAG.getNode(ISD::XOR, VT, N1, N0);
1348   // fold (xor x, 0) -> x
1349   if (N1C && N1C->isNullValue())
1350     return N0;
1351   // reassociate xor
1352   SDOperand RXOR = ReassociateOps(ISD::XOR, N0, N1);
1353   if (RXOR.Val != 0)
1354     return RXOR;
1355   // fold !(x cc y) -> (x !cc y)
1356   if (N1C && N1C->getValue() == 1 && isSetCCEquivalent(N0, LHS, RHS, CC)) {
1357     bool isInt = MVT::isInteger(LHS.getValueType());
1358     ISD::CondCode NotCC = ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
1359                                                isInt);
1360     if (N0.getOpcode() == ISD::SETCC)
1361       return DAG.getSetCC(VT, LHS, RHS, NotCC);
1362     if (N0.getOpcode() == ISD::SELECT_CC)
1363       return DAG.getSelectCC(LHS, RHS, N0.getOperand(2),N0.getOperand(3),NotCC);
1364     assert(0 && "Unhandled SetCC Equivalent!");
1365     abort();
1366   }
1367   // fold !(x or y) -> (!x and !y) iff x or y are setcc
1368   if (N1C && N1C->getValue() == 1 &&
1369       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
1370     SDOperand LHS = N0.getOperand(0), RHS = N0.getOperand(1);
1371     if (isOneUseSetCC(RHS) || isOneUseSetCC(LHS)) {
1372       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
1373       LHS = DAG.getNode(ISD::XOR, VT, LHS, N1);  // RHS = ~LHS
1374       RHS = DAG.getNode(ISD::XOR, VT, RHS, N1);  // RHS = ~RHS
1375       AddToWorkList(LHS.Val); AddToWorkList(RHS.Val);
1376       return DAG.getNode(NewOpcode, VT, LHS, RHS);
1377     }
1378   }
1379   // fold !(x or y) -> (!x and !y) iff x or y are constants
1380   if (N1C && N1C->isAllOnesValue() &&
1381       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
1382     SDOperand LHS = N0.getOperand(0), RHS = N0.getOperand(1);
1383     if (isa<ConstantSDNode>(RHS) || isa<ConstantSDNode>(LHS)) {
1384       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
1385       LHS = DAG.getNode(ISD::XOR, VT, LHS, N1);  // RHS = ~LHS
1386       RHS = DAG.getNode(ISD::XOR, VT, RHS, N1);  // RHS = ~RHS
1387       AddToWorkList(LHS.Val); AddToWorkList(RHS.Val);
1388       return DAG.getNode(NewOpcode, VT, LHS, RHS);
1389     }
1390   }
1391   // fold (xor (xor x, c1), c2) -> (xor x, c1^c2)
1392   if (N1C && N0.getOpcode() == ISD::XOR) {
1393     ConstantSDNode *N00C = dyn_cast<ConstantSDNode>(N0.getOperand(0));
1394     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
1395     if (N00C)
1396       return DAG.getNode(ISD::XOR, VT, N0.getOperand(1),
1397                          DAG.getConstant(N1C->getValue()^N00C->getValue(), VT));
1398     if (N01C)
1399       return DAG.getNode(ISD::XOR, VT, N0.getOperand(0),
1400                          DAG.getConstant(N1C->getValue()^N01C->getValue(), VT));
1401   }
1402   // fold (xor x, x) -> 0
1403   if (N0 == N1) {
1404     if (!MVT::isVector(VT)) {
1405       return DAG.getConstant(0, VT);
1406     } else if (!AfterLegalize || TLI.isOperationLegal(ISD::BUILD_VECTOR, VT)) {
1407       // Produce a vector of zeros.
1408       SDOperand El = DAG.getConstant(0, MVT::getVectorBaseType(VT));
1409       std::vector<SDOperand> Ops(MVT::getVectorNumElements(VT), El);
1410       return DAG.getNode(ISD::BUILD_VECTOR, VT, Ops);
1411     }
1412   }
1413   // fold (xor (zext x), (zext y)) -> (zext (xor x, y))
1414   if (N0.getOpcode() == ISD::ZERO_EXTEND &&
1415       N1.getOpcode() == ISD::ZERO_EXTEND &&
1416       N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType()) {
1417     SDOperand XORNode = DAG.getNode(ISD::XOR, N0.getOperand(0).getValueType(),
1418                                    N0.getOperand(0), N1.getOperand(0));
1419     AddToWorkList(XORNode.Val);
1420     return DAG.getNode(ISD::ZERO_EXTEND, VT, XORNode);
1421   }
1422   // fold (xor (shl/srl/sra x), (shl/srl/sra y)) -> (shl/srl/sra (xor x, y))
1423   if (((N0.getOpcode() == ISD::SHL && N1.getOpcode() == ISD::SHL) ||
1424        (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SRL) ||
1425        (N0.getOpcode() == ISD::SRA && N1.getOpcode() == ISD::SRA)) &&
1426       N0.getOperand(1) == N1.getOperand(1)) {
1427     SDOperand XORNode = DAG.getNode(ISD::XOR, N0.getOperand(0).getValueType(),
1428                                     N0.getOperand(0), N1.getOperand(0));
1429     AddToWorkList(XORNode.Val);
1430     return DAG.getNode(N0.getOpcode(), VT, XORNode, N0.getOperand(1));
1431   }
1432   return SDOperand();
1433 }
1434
1435 SDOperand DAGCombiner::visitSHL(SDNode *N) {
1436   SDOperand N0 = N->getOperand(0);
1437   SDOperand N1 = N->getOperand(1);
1438   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1439   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1440   MVT::ValueType VT = N0.getValueType();
1441   unsigned OpSizeInBits = MVT::getSizeInBits(VT);
1442
1443   // fold (shl c1, c2) -> c1<<c2
1444   if (N0C && N1C)
1445     return DAG.getNode(ISD::SHL, VT, N0, N1);
1446   // fold (shl 0, x) -> 0
1447   if (N0C && N0C->isNullValue())
1448     return N0;
1449   // fold (shl x, c >= size(x)) -> undef
1450   if (N1C && N1C->getValue() >= OpSizeInBits)
1451     return DAG.getNode(ISD::UNDEF, VT);
1452   // fold (shl x, 0) -> x
1453   if (N1C && N1C->isNullValue())
1454     return N0;
1455   // if (shl x, c) is known to be zero, return 0
1456   if (TLI.MaskedValueIsZero(SDOperand(N, 0), MVT::getIntVTBitMask(VT)))
1457     return DAG.getConstant(0, VT);
1458   if (SimplifyDemandedBits(SDOperand(N, 0)))
1459     return SDOperand();
1460   // fold (shl (shl x, c1), c2) -> 0 or (shl x, c1+c2)
1461   if (N1C && N0.getOpcode() == ISD::SHL &&
1462       N0.getOperand(1).getOpcode() == ISD::Constant) {
1463     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
1464     uint64_t c2 = N1C->getValue();
1465     if (c1 + c2 > OpSizeInBits)
1466       return DAG.getConstant(0, VT);
1467     return DAG.getNode(ISD::SHL, VT, N0.getOperand(0),
1468                        DAG.getConstant(c1 + c2, N1.getValueType()));
1469   }
1470   // fold (shl (srl x, c1), c2) -> (shl (and x, -1 << c1), c2-c1) or
1471   //                               (srl (and x, -1 << c1), c1-c2)
1472   if (N1C && N0.getOpcode() == ISD::SRL &&
1473       N0.getOperand(1).getOpcode() == ISD::Constant) {
1474     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
1475     uint64_t c2 = N1C->getValue();
1476     SDOperand Mask = DAG.getNode(ISD::AND, VT, N0.getOperand(0),
1477                                  DAG.getConstant(~0ULL << c1, VT));
1478     if (c2 > c1)
1479       return DAG.getNode(ISD::SHL, VT, Mask,
1480                          DAG.getConstant(c2-c1, N1.getValueType()));
1481     else
1482       return DAG.getNode(ISD::SRL, VT, Mask,
1483                          DAG.getConstant(c1-c2, N1.getValueType()));
1484   }
1485   // fold (shl (sra x, c1), c1) -> (and x, -1 << c1)
1486   if (N1C && N0.getOpcode() == ISD::SRA && N1 == N0.getOperand(1))
1487     return DAG.getNode(ISD::AND, VT, N0.getOperand(0),
1488                        DAG.getConstant(~0ULL << N1C->getValue(), VT));
1489   // fold (shl (add x, c1), c2) -> (add (shl x, c2), c1<<c2)
1490   if (N1C && N0.getOpcode() == ISD::ADD && N0.Val->hasOneUse() &&
1491       isa<ConstantSDNode>(N0.getOperand(1))) {
1492     return DAG.getNode(ISD::ADD, VT,
1493                        DAG.getNode(ISD::SHL, VT, N0.getOperand(0), N1),
1494                        DAG.getNode(ISD::SHL, VT, N0.getOperand(1), N1));
1495   }
1496   return SDOperand();
1497 }
1498
1499 SDOperand DAGCombiner::visitSRA(SDNode *N) {
1500   SDOperand N0 = N->getOperand(0);
1501   SDOperand N1 = N->getOperand(1);
1502   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1503   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1504   MVT::ValueType VT = N0.getValueType();
1505
1506   // fold (sra c1, c2) -> c1>>c2
1507   if (N0C && N1C)
1508     return DAG.getNode(ISD::SRA, VT, N0, N1);
1509   // fold (sra 0, x) -> 0
1510   if (N0C && N0C->isNullValue())
1511     return N0;
1512   // fold (sra -1, x) -> -1
1513   if (N0C && N0C->isAllOnesValue())
1514     return N0;
1515   // fold (sra x, c >= size(x)) -> undef
1516   if (N1C && N1C->getValue() >= MVT::getSizeInBits(VT))
1517     return DAG.getNode(ISD::UNDEF, VT);
1518   // fold (sra x, 0) -> x
1519   if (N1C && N1C->isNullValue())
1520     return N0;
1521   // fold (sra (shl x, c1), c1) -> sext_inreg for some c1 and target supports
1522   // sext_inreg.
1523   if (N1C && N0.getOpcode() == ISD::SHL && N1 == N0.getOperand(1)) {
1524     unsigned LowBits = MVT::getSizeInBits(VT) - (unsigned)N1C->getValue();
1525     MVT::ValueType EVT;
1526     switch (LowBits) {
1527     default: EVT = MVT::Other; break;
1528     case  1: EVT = MVT::i1;    break;
1529     case  8: EVT = MVT::i8;    break;
1530     case 16: EVT = MVT::i16;   break;
1531     case 32: EVT = MVT::i32;   break;
1532     }
1533     if (EVT > MVT::Other && TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, EVT))
1534       return DAG.getNode(ISD::SIGN_EXTEND_INREG, VT, N0.getOperand(0),
1535                          DAG.getValueType(EVT));
1536   }
1537
1538   // fold (sra (sra x, c1), c2) -> (sra x, c1+c2)
1539   if (N1C && N0.getOpcode() == ISD::SRA) {
1540     if (ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1541       unsigned Sum = N1C->getValue() + C1->getValue();
1542       if (Sum >= MVT::getSizeInBits(VT)) Sum = MVT::getSizeInBits(VT)-1;
1543       return DAG.getNode(ISD::SRA, VT, N0.getOperand(0),
1544                          DAG.getConstant(Sum, N1C->getValueType(0)));
1545     }
1546   }
1547
1548   // If the sign bit is known to be zero, switch this to a SRL.
1549   if (TLI.MaskedValueIsZero(N0, MVT::getIntVTSignBit(VT)))
1550     return DAG.getNode(ISD::SRL, VT, N0, N1);
1551   return SDOperand();
1552 }
1553
1554 SDOperand DAGCombiner::visitSRL(SDNode *N) {
1555   SDOperand N0 = N->getOperand(0);
1556   SDOperand N1 = N->getOperand(1);
1557   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1558   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1559   MVT::ValueType VT = N0.getValueType();
1560   unsigned OpSizeInBits = MVT::getSizeInBits(VT);
1561
1562   // fold (srl c1, c2) -> c1 >>u c2
1563   if (N0C && N1C)
1564     return DAG.getNode(ISD::SRL, VT, N0, N1);
1565   // fold (srl 0, x) -> 0
1566   if (N0C && N0C->isNullValue())
1567     return N0;
1568   // fold (srl x, c >= size(x)) -> undef
1569   if (N1C && N1C->getValue() >= OpSizeInBits)
1570     return DAG.getNode(ISD::UNDEF, VT);
1571   // fold (srl x, 0) -> x
1572   if (N1C && N1C->isNullValue())
1573     return N0;
1574   // if (srl x, c) is known to be zero, return 0
1575   if (N1C && TLI.MaskedValueIsZero(SDOperand(N, 0), ~0ULL >> (64-OpSizeInBits)))
1576     return DAG.getConstant(0, VT);
1577   // fold (srl (srl x, c1), c2) -> 0 or (srl x, c1+c2)
1578   if (N1C && N0.getOpcode() == ISD::SRL &&
1579       N0.getOperand(1).getOpcode() == ISD::Constant) {
1580     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
1581     uint64_t c2 = N1C->getValue();
1582     if (c1 + c2 > OpSizeInBits)
1583       return DAG.getConstant(0, VT);
1584     return DAG.getNode(ISD::SRL, VT, N0.getOperand(0),
1585                        DAG.getConstant(c1 + c2, N1.getValueType()));
1586   }
1587   return SDOperand();
1588 }
1589
1590 SDOperand DAGCombiner::visitCTLZ(SDNode *N) {
1591   SDOperand N0 = N->getOperand(0);
1592   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1593   MVT::ValueType VT = N->getValueType(0);
1594
1595   // fold (ctlz c1) -> c2
1596   if (N0C)
1597     return DAG.getNode(ISD::CTLZ, VT, N0);
1598   return SDOperand();
1599 }
1600
1601 SDOperand DAGCombiner::visitCTTZ(SDNode *N) {
1602   SDOperand N0 = N->getOperand(0);
1603   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1604   MVT::ValueType VT = N->getValueType(0);
1605
1606   // fold (cttz c1) -> c2
1607   if (N0C)
1608     return DAG.getNode(ISD::CTTZ, VT, N0);
1609   return SDOperand();
1610 }
1611
1612 SDOperand DAGCombiner::visitCTPOP(SDNode *N) {
1613   SDOperand N0 = N->getOperand(0);
1614   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1615   MVT::ValueType VT = N->getValueType(0);
1616
1617   // fold (ctpop c1) -> c2
1618   if (N0C)
1619     return DAG.getNode(ISD::CTPOP, VT, N0);
1620   return SDOperand();
1621 }
1622
1623 SDOperand DAGCombiner::visitSELECT(SDNode *N) {
1624   SDOperand N0 = N->getOperand(0);
1625   SDOperand N1 = N->getOperand(1);
1626   SDOperand N2 = N->getOperand(2);
1627   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1628   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1629   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
1630   MVT::ValueType VT = N->getValueType(0);
1631
1632   // fold select C, X, X -> X
1633   if (N1 == N2)
1634     return N1;
1635   // fold select true, X, Y -> X
1636   if (N0C && !N0C->isNullValue())
1637     return N1;
1638   // fold select false, X, Y -> Y
1639   if (N0C && N0C->isNullValue())
1640     return N2;
1641   // fold select C, 1, X -> C | X
1642   if (MVT::i1 == VT && N1C && N1C->getValue() == 1)
1643     return DAG.getNode(ISD::OR, VT, N0, N2);
1644   // fold select C, 0, X -> ~C & X
1645   // FIXME: this should check for C type == X type, not i1?
1646   if (MVT::i1 == VT && N1C && N1C->isNullValue()) {
1647     SDOperand XORNode = DAG.getNode(ISD::XOR, VT, N0, DAG.getConstant(1, VT));
1648     AddToWorkList(XORNode.Val);
1649     return DAG.getNode(ISD::AND, VT, XORNode, N2);
1650   }
1651   // fold select C, X, 1 -> ~C | X
1652   if (MVT::i1 == VT && N2C && N2C->getValue() == 1) {
1653     SDOperand XORNode = DAG.getNode(ISD::XOR, VT, N0, DAG.getConstant(1, VT));
1654     AddToWorkList(XORNode.Val);
1655     return DAG.getNode(ISD::OR, VT, XORNode, N1);
1656   }
1657   // fold select C, X, 0 -> C & X
1658   // FIXME: this should check for C type == X type, not i1?
1659   if (MVT::i1 == VT && N2C && N2C->isNullValue())
1660     return DAG.getNode(ISD::AND, VT, N0, N1);
1661   // fold  X ? X : Y --> X ? 1 : Y --> X | Y
1662   if (MVT::i1 == VT && N0 == N1)
1663     return DAG.getNode(ISD::OR, VT, N0, N2);
1664   // fold X ? Y : X --> X ? Y : 0 --> X & Y
1665   if (MVT::i1 == VT && N0 == N2)
1666     return DAG.getNode(ISD::AND, VT, N0, N1);
1667   // If we can fold this based on the true/false value, do so.
1668   if (SimplifySelectOps(N, N1, N2))
1669     return SDOperand();
1670   // fold selects based on a setcc into other things, such as min/max/abs
1671   if (N0.getOpcode() == ISD::SETCC)
1672     // FIXME:
1673     // Check against MVT::Other for SELECT_CC, which is a workaround for targets
1674     // having to say they don't support SELECT_CC on every type the DAG knows
1675     // about, since there is no way to mark an opcode illegal at all value types
1676     if (TLI.isOperationLegal(ISD::SELECT_CC, MVT::Other))
1677       return DAG.getNode(ISD::SELECT_CC, VT, N0.getOperand(0), N0.getOperand(1),
1678                          N1, N2, N0.getOperand(2));
1679     else
1680       return SimplifySelect(N0, N1, N2);
1681   return SDOperand();
1682 }
1683
1684 SDOperand DAGCombiner::visitSELECT_CC(SDNode *N) {
1685   SDOperand N0 = N->getOperand(0);
1686   SDOperand N1 = N->getOperand(1);
1687   SDOperand N2 = N->getOperand(2);
1688   SDOperand N3 = N->getOperand(3);
1689   SDOperand N4 = N->getOperand(4);
1690   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1691   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1692   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
1693   ISD::CondCode CC = cast<CondCodeSDNode>(N4)->get();
1694
1695   // Determine if the condition we're dealing with is constant
1696   SDOperand SCC = SimplifySetCC(TLI.getSetCCResultTy(), N0, N1, CC, false);
1697   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.Val);
1698
1699   // fold select_cc lhs, rhs, x, x, cc -> x
1700   if (N2 == N3)
1701     return N2;
1702
1703   // If we can fold this based on the true/false value, do so.
1704   if (SimplifySelectOps(N, N2, N3))
1705     return SDOperand();
1706
1707   // fold select_cc into other things, such as min/max/abs
1708   return SimplifySelectCC(N0, N1, N2, N3, CC);
1709 }
1710
1711 SDOperand DAGCombiner::visitSETCC(SDNode *N) {
1712   return SimplifySetCC(N->getValueType(0), N->getOperand(0), N->getOperand(1),
1713                        cast<CondCodeSDNode>(N->getOperand(2))->get());
1714 }
1715
1716 SDOperand DAGCombiner::visitSIGN_EXTEND(SDNode *N) {
1717   SDOperand N0 = N->getOperand(0);
1718   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1719   MVT::ValueType VT = N->getValueType(0);
1720
1721   // fold (sext c1) -> c1
1722   if (N0C)
1723     return DAG.getNode(ISD::SIGN_EXTEND, VT, N0);
1724   // fold (sext (sext x)) -> (sext x)
1725   if (N0.getOpcode() == ISD::SIGN_EXTEND)
1726     return DAG.getNode(ISD::SIGN_EXTEND, VT, N0.getOperand(0));
1727   // fold (sext (truncate x)) -> (sextinreg x) iff x size == sext size.
1728   if (N0.getOpcode() == ISD::TRUNCATE && N0.getOperand(0).getValueType() == VT&&
1729       (!AfterLegalize ||
1730        TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, N0.getValueType())))
1731     return DAG.getNode(ISD::SIGN_EXTEND_INREG, VT, N0.getOperand(0),
1732                        DAG.getValueType(N0.getValueType()));
1733   // fold (sext (load x)) -> (sext (truncate (sextload x)))
1734   if (N0.getOpcode() == ISD::LOAD && N0.hasOneUse() &&
1735       (!AfterLegalize||TLI.isOperationLegal(ISD::SEXTLOAD, N0.getValueType()))){
1736     SDOperand ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, VT, N0.getOperand(0),
1737                                        N0.getOperand(1), N0.getOperand(2),
1738                                        N0.getValueType());
1739     CombineTo(N, ExtLoad);
1740     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
1741               ExtLoad.getValue(1));
1742     return SDOperand();
1743   }
1744
1745   // fold (sext (sextload x)) -> (sext (truncate (sextload x)))
1746   // fold (sext ( extload x)) -> (sext (truncate (sextload x)))
1747   if ((N0.getOpcode() == ISD::SEXTLOAD || N0.getOpcode() == ISD::EXTLOAD) &&
1748       N0.hasOneUse()) {
1749     SDOperand ExtLoad = DAG.getNode(ISD::SEXTLOAD, VT, N0.getOperand(0),
1750                                     N0.getOperand(1), N0.getOperand(2),
1751                                     N0.getOperand(3));
1752     CombineTo(N, ExtLoad);
1753     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
1754               ExtLoad.getValue(1));
1755     return SDOperand();
1756   }
1757
1758   return SDOperand();
1759 }
1760
1761 SDOperand DAGCombiner::visitZERO_EXTEND(SDNode *N) {
1762   SDOperand N0 = N->getOperand(0);
1763   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1764   MVT::ValueType VT = N->getValueType(0);
1765
1766   // fold (zext c1) -> c1
1767   if (N0C)
1768     return DAG.getNode(ISD::ZERO_EXTEND, VT, N0);
1769   // fold (zext (zext x)) -> (zext x)
1770   if (N0.getOpcode() == ISD::ZERO_EXTEND)
1771     return DAG.getNode(ISD::ZERO_EXTEND, VT, N0.getOperand(0));
1772   // fold (zext (truncate x)) -> (zextinreg x) iff x size == zext size.
1773   if (N0.getOpcode() == ISD::TRUNCATE && N0.getOperand(0).getValueType() == VT&&
1774       (!AfterLegalize || TLI.isOperationLegal(ISD::AND, N0.getValueType())))
1775     return DAG.getZeroExtendInReg(N0.getOperand(0), N0.getValueType());
1776   // fold (zext (load x)) -> (zext (truncate (zextload x)))
1777   if (N0.getOpcode() == ISD::LOAD && N0.hasOneUse() &&
1778       (!AfterLegalize||TLI.isOperationLegal(ISD::ZEXTLOAD, N0.getValueType()))){
1779     SDOperand ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, VT, N0.getOperand(0),
1780                                        N0.getOperand(1), N0.getOperand(2),
1781                                        N0.getValueType());
1782     CombineTo(N, ExtLoad);
1783     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
1784               ExtLoad.getValue(1));
1785     return SDOperand();
1786   }
1787
1788   // fold (zext (zextload x)) -> (zext (truncate (zextload x)))
1789   // fold (zext ( extload x)) -> (zext (truncate (zextload x)))
1790   if ((N0.getOpcode() == ISD::ZEXTLOAD || N0.getOpcode() == ISD::EXTLOAD) &&
1791       N0.hasOneUse()) {
1792     SDOperand ExtLoad = DAG.getNode(ISD::ZEXTLOAD, VT, N0.getOperand(0),
1793                                     N0.getOperand(1), N0.getOperand(2),
1794                                     N0.getOperand(3));
1795     CombineTo(N, ExtLoad);
1796     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
1797               ExtLoad.getValue(1));
1798     return SDOperand();
1799   }
1800   return SDOperand();
1801 }
1802
1803 SDOperand DAGCombiner::visitSIGN_EXTEND_INREG(SDNode *N) {
1804   SDOperand N0 = N->getOperand(0);
1805   SDOperand N1 = N->getOperand(1);
1806   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1807   MVT::ValueType VT = N->getValueType(0);
1808   MVT::ValueType EVT = cast<VTSDNode>(N1)->getVT();
1809   unsigned EVTBits = MVT::getSizeInBits(EVT);
1810
1811   // fold (sext_in_reg c1) -> c1
1812   if (N0C) {
1813     SDOperand Truncate = DAG.getConstant(N0C->getValue(), EVT);
1814     return DAG.getNode(ISD::SIGN_EXTEND, VT, Truncate);
1815   }
1816   // fold (sext_in_reg (sext_in_reg x, VT2), VT1) -> (sext_in_reg x, minVT) pt1
1817   if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
1818       cast<VTSDNode>(N0.getOperand(1))->getVT() <= EVT) {
1819     return N0;
1820   }
1821   // fold (sext_in_reg (sext_in_reg x, VT2), VT1) -> (sext_in_reg x, minVT) pt2
1822   if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
1823       EVT < cast<VTSDNode>(N0.getOperand(1))->getVT()) {
1824     return DAG.getNode(ISD::SIGN_EXTEND_INREG, VT, N0.getOperand(0), N1);
1825   }
1826   // fold (sext_in_reg (assert_sext x)) -> (assert_sext x)
1827   if (N0.getOpcode() == ISD::AssertSext &&
1828       cast<VTSDNode>(N0.getOperand(1))->getVT() <= EVT) {
1829     return N0;
1830   }
1831   // fold (sext_in_reg (sextload x)) -> (sextload x)
1832   if (N0.getOpcode() == ISD::SEXTLOAD &&
1833       cast<VTSDNode>(N0.getOperand(3))->getVT() <= EVT) {
1834     return N0;
1835   }
1836   // fold (sext_in_reg (setcc x)) -> setcc x iff (setcc x) == 0 or -1
1837   if (N0.getOpcode() == ISD::SETCC &&
1838       TLI.getSetCCResultContents() ==
1839         TargetLowering::ZeroOrNegativeOneSetCCResult)
1840     return N0;
1841   // fold (sext_in_reg x) -> (zext_in_reg x) if the sign bit is zero
1842   if (TLI.MaskedValueIsZero(N0, 1ULL << (EVTBits-1)))
1843     return DAG.getZeroExtendInReg(N0, EVT);
1844   // fold (sext_in_reg (srl x)) -> sra x
1845   if (N0.getOpcode() == ISD::SRL &&
1846       N0.getOperand(1).getOpcode() == ISD::Constant &&
1847       cast<ConstantSDNode>(N0.getOperand(1))->getValue() == EVTBits) {
1848     return DAG.getNode(ISD::SRA, N0.getValueType(), N0.getOperand(0),
1849                        N0.getOperand(1));
1850   }
1851   // fold (sext_inreg (extload x)) -> (sextload x)
1852   if (N0.getOpcode() == ISD::EXTLOAD &&
1853       EVT == cast<VTSDNode>(N0.getOperand(3))->getVT() &&
1854       (!AfterLegalize || TLI.isOperationLegal(ISD::SEXTLOAD, EVT))) {
1855     SDOperand ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, VT, N0.getOperand(0),
1856                                        N0.getOperand(1), N0.getOperand(2),
1857                                        EVT);
1858     CombineTo(N, ExtLoad);
1859     CombineTo(N0.Val, ExtLoad, ExtLoad.getValue(1));
1860     return SDOperand();
1861   }
1862   // fold (sext_inreg (zextload x)) -> (sextload x) iff load has one use
1863   if (N0.getOpcode() == ISD::ZEXTLOAD && N0.hasOneUse() &&
1864       EVT == cast<VTSDNode>(N0.getOperand(3))->getVT() &&
1865       (!AfterLegalize || TLI.isOperationLegal(ISD::SEXTLOAD, EVT))) {
1866     SDOperand ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, VT, N0.getOperand(0),
1867                                        N0.getOperand(1), N0.getOperand(2),
1868                                        EVT);
1869     CombineTo(N, ExtLoad);
1870     CombineTo(N0.Val, ExtLoad, ExtLoad.getValue(1));
1871     return SDOperand();
1872   }
1873   return SDOperand();
1874 }
1875
1876 SDOperand DAGCombiner::visitTRUNCATE(SDNode *N) {
1877   SDOperand N0 = N->getOperand(0);
1878   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1879   MVT::ValueType VT = N->getValueType(0);
1880
1881   // noop truncate
1882   if (N0.getValueType() == N->getValueType(0))
1883     return N0;
1884   // fold (truncate c1) -> c1
1885   if (N0C)
1886     return DAG.getNode(ISD::TRUNCATE, VT, N0);
1887   // fold (truncate (truncate x)) -> (truncate x)
1888   if (N0.getOpcode() == ISD::TRUNCATE)
1889     return DAG.getNode(ISD::TRUNCATE, VT, N0.getOperand(0));
1890   // fold (truncate (ext x)) -> (ext x) or (truncate x) or x
1891   if (N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::SIGN_EXTEND){
1892     if (N0.getValueType() < VT)
1893       // if the source is smaller than the dest, we still need an extend
1894       return DAG.getNode(N0.getOpcode(), VT, N0.getOperand(0));
1895     else if (N0.getValueType() > VT)
1896       // if the source is larger than the dest, than we just need the truncate
1897       return DAG.getNode(ISD::TRUNCATE, VT, N0.getOperand(0));
1898     else
1899       // if the source and dest are the same type, we can drop both the extend
1900       // and the truncate
1901       return N0.getOperand(0);
1902   }
1903   // fold (truncate (load x)) -> (smaller load x)
1904   if (N0.getOpcode() == ISD::LOAD && N0.hasOneUse()) {
1905     assert(MVT::getSizeInBits(N0.getValueType()) > MVT::getSizeInBits(VT) &&
1906            "Cannot truncate to larger type!");
1907     MVT::ValueType PtrType = N0.getOperand(1).getValueType();
1908     // For big endian targets, we need to add an offset to the pointer to load
1909     // the correct bytes.  For little endian systems, we merely need to read
1910     // fewer bytes from the same pointer.
1911     uint64_t PtrOff =
1912       (MVT::getSizeInBits(N0.getValueType()) - MVT::getSizeInBits(VT)) / 8;
1913     SDOperand NewPtr = TLI.isLittleEndian() ? N0.getOperand(1) :
1914       DAG.getNode(ISD::ADD, PtrType, N0.getOperand(1),
1915                   DAG.getConstant(PtrOff, PtrType));
1916     AddToWorkList(NewPtr.Val);
1917     SDOperand Load = DAG.getLoad(VT, N0.getOperand(0), NewPtr,N0.getOperand(2));
1918     AddToWorkList(N);
1919     CombineTo(N0.Val, Load, Load.getValue(1));
1920     return SDOperand();
1921   }
1922   return SDOperand();
1923 }
1924
1925 SDOperand DAGCombiner::visitBIT_CONVERT(SDNode *N) {
1926   SDOperand N0 = N->getOperand(0);
1927   MVT::ValueType VT = N->getValueType(0);
1928
1929   // If the input is a constant, let getNode() fold it.
1930   if (isa<ConstantSDNode>(N0) || isa<ConstantFPSDNode>(N0)) {
1931     SDOperand Res = DAG.getNode(ISD::BIT_CONVERT, VT, N0);
1932     if (Res.Val != N) return Res;
1933   }
1934
1935   if (N0.getOpcode() == ISD::BIT_CONVERT)  // conv(conv(x,t1),t2) -> conv(x,t2)
1936     return DAG.getNode(ISD::BIT_CONVERT, VT, N0.getOperand(0));
1937
1938   // fold (conv (load x)) -> (load (conv*)x)
1939   // FIXME: These xforms need to know that the resultant load doesn't need a
1940   // higher alignment than the original!
1941   if (0 && N0.getOpcode() == ISD::LOAD && N0.hasOneUse()) {
1942     SDOperand Load = DAG.getLoad(VT, N0.getOperand(0), N0.getOperand(1),
1943                                  N0.getOperand(2));
1944     AddToWorkList(N);
1945     CombineTo(N0.Val, DAG.getNode(ISD::BIT_CONVERT, N0.getValueType(), Load),
1946               Load.getValue(1));
1947     return Load;
1948   }
1949
1950   return SDOperand();
1951 }
1952
1953 SDOperand DAGCombiner::visitFADD(SDNode *N) {
1954   SDOperand N0 = N->getOperand(0);
1955   SDOperand N1 = N->getOperand(1);
1956   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
1957   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
1958   MVT::ValueType VT = N->getValueType(0);
1959
1960   // fold (fadd c1, c2) -> c1+c2
1961   if (N0CFP && N1CFP)
1962     return DAG.getNode(ISD::FADD, VT, N0, N1);
1963   // canonicalize constant to RHS
1964   if (N0CFP && !N1CFP)
1965     return DAG.getNode(ISD::FADD, VT, N1, N0);
1966   // fold (A + (-B)) -> A-B
1967   if (N1.getOpcode() == ISD::FNEG)
1968     return DAG.getNode(ISD::FSUB, VT, N0, N1.getOperand(0));
1969   // fold ((-A) + B) -> B-A
1970   if (N0.getOpcode() == ISD::FNEG)
1971     return DAG.getNode(ISD::FSUB, VT, N1, N0.getOperand(0));
1972   return SDOperand();
1973 }
1974
1975 SDOperand DAGCombiner::visitFSUB(SDNode *N) {
1976   SDOperand N0 = N->getOperand(0);
1977   SDOperand N1 = N->getOperand(1);
1978   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
1979   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
1980   MVT::ValueType VT = N->getValueType(0);
1981
1982   // fold (fsub c1, c2) -> c1-c2
1983   if (N0CFP && N1CFP)
1984     return DAG.getNode(ISD::FSUB, VT, N0, N1);
1985   // fold (A-(-B)) -> A+B
1986   if (N1.getOpcode() == ISD::FNEG)
1987     return DAG.getNode(ISD::FADD, VT, N0, N1.getOperand(0));
1988   return SDOperand();
1989 }
1990
1991 SDOperand DAGCombiner::visitFMUL(SDNode *N) {
1992   SDOperand N0 = N->getOperand(0);
1993   SDOperand N1 = N->getOperand(1);
1994   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
1995   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
1996   MVT::ValueType VT = N->getValueType(0);
1997
1998   // fold (fmul c1, c2) -> c1*c2
1999   if (N0CFP && N1CFP)
2000     return DAG.getNode(ISD::FMUL, VT, N0, N1);
2001   // canonicalize constant to RHS
2002   if (N0CFP && !N1CFP)
2003     return DAG.getNode(ISD::FMUL, VT, N1, N0);
2004   // fold (fmul X, 2.0) -> (fadd X, X)
2005   if (N1CFP && N1CFP->isExactlyValue(+2.0))
2006     return DAG.getNode(ISD::FADD, VT, N0, N0);
2007   return SDOperand();
2008 }
2009
2010 SDOperand DAGCombiner::visitFDIV(SDNode *N) {
2011   SDOperand N0 = N->getOperand(0);
2012   SDOperand N1 = N->getOperand(1);
2013   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2014   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2015   MVT::ValueType VT = N->getValueType(0);
2016
2017   // fold (fdiv c1, c2) -> c1/c2
2018   if (N0CFP && N1CFP)
2019     return DAG.getNode(ISD::FDIV, VT, N0, N1);
2020   return SDOperand();
2021 }
2022
2023 SDOperand DAGCombiner::visitFREM(SDNode *N) {
2024   SDOperand N0 = N->getOperand(0);
2025   SDOperand N1 = N->getOperand(1);
2026   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2027   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2028   MVT::ValueType VT = N->getValueType(0);
2029
2030   // fold (frem c1, c2) -> fmod(c1,c2)
2031   if (N0CFP && N1CFP)
2032     return DAG.getNode(ISD::FREM, VT, N0, N1);
2033   return SDOperand();
2034 }
2035
2036 SDOperand DAGCombiner::visitFCOPYSIGN(SDNode *N) {
2037   SDOperand N0 = N->getOperand(0);
2038   SDOperand N1 = N->getOperand(1);
2039   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2040   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2041   MVT::ValueType VT = N->getValueType(0);
2042
2043   if (N0CFP && N1CFP)  // Constant fold
2044     return DAG.getNode(ISD::FCOPYSIGN, VT, N0, N1);
2045
2046   if (N1CFP) {
2047     // copysign(x, c1) -> fabs(x)       iff ispos(c1)
2048     // copysign(x, c1) -> fneg(fabs(x)) iff isneg(c1)
2049     union {
2050       double d;
2051       int64_t i;
2052     } u;
2053     u.d = N1CFP->getValue();
2054     if (u.i >= 0)
2055       return DAG.getNode(ISD::FABS, VT, N0);
2056     else
2057       return DAG.getNode(ISD::FNEG, VT, DAG.getNode(ISD::FABS, VT, N0));
2058   }
2059
2060   // copysign(fabs(x), y) -> copysign(x, y)
2061   // copysign(fneg(x), y) -> copysign(x, y)
2062   // copysign(copysign(x,z), y) -> copysign(x, y)
2063   if (N0.getOpcode() == ISD::FABS || N0.getOpcode() == ISD::FNEG ||
2064       N0.getOpcode() == ISD::FCOPYSIGN)
2065     return DAG.getNode(ISD::FCOPYSIGN, VT, N0.getOperand(0), N1);
2066
2067   // copysign(x, abs(y)) -> abs(x)
2068   if (N1.getOpcode() == ISD::FABS)
2069     return DAG.getNode(ISD::FABS, VT, N0);
2070
2071   // copysign(x, copysign(y,z)) -> copysign(x, z)
2072   if (N1.getOpcode() == ISD::FCOPYSIGN)
2073     return DAG.getNode(ISD::FCOPYSIGN, VT, N0, N1.getOperand(1));
2074
2075   // copysign(x, fp_extend(y)) -> copysign(x, y)
2076   // copysign(x, fp_round(y)) -> copysign(x, y)
2077   if (N1.getOpcode() == ISD::FP_EXTEND || N1.getOpcode() == ISD::FP_ROUND)
2078     return DAG.getNode(ISD::FCOPYSIGN, VT, N0, N1.getOperand(0));
2079
2080   return SDOperand();
2081 }
2082
2083
2084
2085 SDOperand DAGCombiner::visitSINT_TO_FP(SDNode *N) {
2086   SDOperand N0 = N->getOperand(0);
2087   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2088   MVT::ValueType VT = N->getValueType(0);
2089
2090   // fold (sint_to_fp c1) -> c1fp
2091   if (N0C)
2092     return DAG.getNode(ISD::SINT_TO_FP, VT, N0);
2093   return SDOperand();
2094 }
2095
2096 SDOperand DAGCombiner::visitUINT_TO_FP(SDNode *N) {
2097   SDOperand N0 = N->getOperand(0);
2098   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2099   MVT::ValueType VT = N->getValueType(0);
2100
2101   // fold (uint_to_fp c1) -> c1fp
2102   if (N0C)
2103     return DAG.getNode(ISD::UINT_TO_FP, VT, N0);
2104   return SDOperand();
2105 }
2106
2107 SDOperand DAGCombiner::visitFP_TO_SINT(SDNode *N) {
2108   SDOperand N0 = N->getOperand(0);
2109   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2110   MVT::ValueType VT = N->getValueType(0);
2111
2112   // fold (fp_to_sint c1fp) -> c1
2113   if (N0CFP)
2114     return DAG.getNode(ISD::FP_TO_SINT, VT, N0);
2115   return SDOperand();
2116 }
2117
2118 SDOperand DAGCombiner::visitFP_TO_UINT(SDNode *N) {
2119   SDOperand N0 = N->getOperand(0);
2120   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2121   MVT::ValueType VT = N->getValueType(0);
2122
2123   // fold (fp_to_uint c1fp) -> c1
2124   if (N0CFP)
2125     return DAG.getNode(ISD::FP_TO_UINT, VT, N0);
2126   return SDOperand();
2127 }
2128
2129 SDOperand DAGCombiner::visitFP_ROUND(SDNode *N) {
2130   SDOperand N0 = N->getOperand(0);
2131   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2132   MVT::ValueType VT = N->getValueType(0);
2133
2134   // fold (fp_round c1fp) -> c1fp
2135   if (N0CFP)
2136     return DAG.getNode(ISD::FP_ROUND, VT, N0);
2137
2138   // fold (fp_round (fp_extend x)) -> x
2139   if (N0.getOpcode() == ISD::FP_EXTEND && VT == N0.getOperand(0).getValueType())
2140     return N0.getOperand(0);
2141
2142   // fold (fp_round (copysign X, Y)) -> (copysign (fp_round X), Y)
2143   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.Val->hasOneUse()) {
2144     SDOperand Tmp = DAG.getNode(ISD::FP_ROUND, VT, N0.getOperand(0));
2145     AddToWorkList(Tmp.Val);
2146     return DAG.getNode(ISD::FCOPYSIGN, VT, Tmp, N0.getOperand(1));
2147   }
2148
2149   return SDOperand();
2150 }
2151
2152 SDOperand DAGCombiner::visitFP_ROUND_INREG(SDNode *N) {
2153   SDOperand N0 = N->getOperand(0);
2154   MVT::ValueType VT = N->getValueType(0);
2155   MVT::ValueType EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
2156   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2157
2158   // fold (fp_round_inreg c1fp) -> c1fp
2159   if (N0CFP) {
2160     SDOperand Round = DAG.getConstantFP(N0CFP->getValue(), EVT);
2161     return DAG.getNode(ISD::FP_EXTEND, VT, Round);
2162   }
2163   return SDOperand();
2164 }
2165
2166 SDOperand DAGCombiner::visitFP_EXTEND(SDNode *N) {
2167   SDOperand N0 = N->getOperand(0);
2168   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2169   MVT::ValueType VT = N->getValueType(0);
2170
2171   // fold (fp_extend c1fp) -> c1fp
2172   if (N0CFP)
2173     return DAG.getNode(ISD::FP_EXTEND, VT, N0);
2174   return SDOperand();
2175 }
2176
2177 SDOperand DAGCombiner::visitFNEG(SDNode *N) {
2178   SDOperand N0 = N->getOperand(0);
2179   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2180   MVT::ValueType VT = N->getValueType(0);
2181
2182   // fold (fneg c1) -> -c1
2183   if (N0CFP)
2184     return DAG.getNode(ISD::FNEG, VT, N0);
2185   // fold (fneg (sub x, y)) -> (sub y, x)
2186   if (N0.getOpcode() == ISD::SUB)
2187     return DAG.getNode(ISD::SUB, VT, N0.getOperand(1), N0.getOperand(0));
2188   // fold (fneg (fneg x)) -> x
2189   if (N0.getOpcode() == ISD::FNEG)
2190     return N0.getOperand(0);
2191   return SDOperand();
2192 }
2193
2194 SDOperand DAGCombiner::visitFABS(SDNode *N) {
2195   SDOperand N0 = N->getOperand(0);
2196   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2197   MVT::ValueType VT = N->getValueType(0);
2198
2199   // fold (fabs c1) -> fabs(c1)
2200   if (N0CFP)
2201     return DAG.getNode(ISD::FABS, VT, N0);
2202   // fold (fabs (fabs x)) -> (fabs x)
2203   if (N0.getOpcode() == ISD::FABS)
2204     return N->getOperand(0);
2205   // fold (fabs (fneg x)) -> (fabs x)
2206   // fold (fabs (fcopysign x, y)) -> (fabs x)
2207   if (N0.getOpcode() == ISD::FNEG || N0.getOpcode() == ISD::FCOPYSIGN)
2208     return DAG.getNode(ISD::FABS, VT, N0.getOperand(0));
2209
2210   return SDOperand();
2211 }
2212
2213 SDOperand DAGCombiner::visitBRCOND(SDNode *N) {
2214   SDOperand Chain = N->getOperand(0);
2215   SDOperand N1 = N->getOperand(1);
2216   SDOperand N2 = N->getOperand(2);
2217   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2218
2219   // never taken branch, fold to chain
2220   if (N1C && N1C->isNullValue())
2221     return Chain;
2222   // unconditional branch
2223   if (N1C && N1C->getValue() == 1)
2224     return DAG.getNode(ISD::BR, MVT::Other, Chain, N2);
2225   // fold a brcond with a setcc condition into a BR_CC node if BR_CC is legal
2226   // on the target.
2227   if (N1.getOpcode() == ISD::SETCC &&
2228       TLI.isOperationLegal(ISD::BR_CC, MVT::Other)) {
2229     return DAG.getNode(ISD::BR_CC, MVT::Other, Chain, N1.getOperand(2),
2230                        N1.getOperand(0), N1.getOperand(1), N2);
2231   }
2232   return SDOperand();
2233 }
2234
2235 // Operand List for BR_CC: Chain, CondCC, CondLHS, CondRHS, DestBB.
2236 //
2237 SDOperand DAGCombiner::visitBR_CC(SDNode *N) {
2238   CondCodeSDNode *CC = cast<CondCodeSDNode>(N->getOperand(1));
2239   SDOperand CondLHS = N->getOperand(2), CondRHS = N->getOperand(3);
2240
2241   // Use SimplifySetCC  to simplify SETCC's.
2242   SDOperand Simp = SimplifySetCC(MVT::i1, CondLHS, CondRHS, CC->get(), false);
2243   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(Simp.Val);
2244
2245   // fold br_cc true, dest -> br dest (unconditional branch)
2246   if (SCCC && SCCC->getValue())
2247     return DAG.getNode(ISD::BR, MVT::Other, N->getOperand(0),
2248                        N->getOperand(4));
2249   // fold br_cc false, dest -> unconditional fall through
2250   if (SCCC && SCCC->isNullValue())
2251     return N->getOperand(0);
2252   // fold to a simpler setcc
2253   if (Simp.Val && Simp.getOpcode() == ISD::SETCC)
2254     return DAG.getNode(ISD::BR_CC, MVT::Other, N->getOperand(0),
2255                        Simp.getOperand(2), Simp.getOperand(0),
2256                        Simp.getOperand(1), N->getOperand(4));
2257   return SDOperand();
2258 }
2259
2260 SDOperand DAGCombiner::visitLOAD(SDNode *N) {
2261   SDOperand Chain    = N->getOperand(0);
2262   SDOperand Ptr      = N->getOperand(1);
2263   SDOperand SrcValue = N->getOperand(2);
2264
2265   // If this load is directly stored, replace the load value with the stored
2266   // value.
2267   // TODO: Handle store large -> read small portion.
2268   // TODO: Handle TRUNCSTORE/EXTLOAD
2269   if (Chain.getOpcode() == ISD::STORE && Chain.getOperand(2) == Ptr &&
2270       Chain.getOperand(1).getValueType() == N->getValueType(0))
2271     return CombineTo(N, Chain.getOperand(1), Chain);
2272
2273   return SDOperand();
2274 }
2275
2276 SDOperand DAGCombiner::visitSTORE(SDNode *N) {
2277   SDOperand Chain    = N->getOperand(0);
2278   SDOperand Value    = N->getOperand(1);
2279   SDOperand Ptr      = N->getOperand(2);
2280   SDOperand SrcValue = N->getOperand(3);
2281
2282   // If this is a store that kills a previous store, remove the previous store.
2283   if (Chain.getOpcode() == ISD::STORE && Chain.getOperand(2) == Ptr &&
2284       Chain.Val->hasOneUse() /* Avoid introducing DAG cycles */ &&
2285       // Make sure that these stores are the same value type:
2286       // FIXME: we really care that the second store is >= size of the first.
2287       Value.getValueType() == Chain.getOperand(1).getValueType()) {
2288     // Create a new store of Value that replaces both stores.
2289     SDNode *PrevStore = Chain.Val;
2290     if (PrevStore->getOperand(1) == Value) // Same value multiply stored.
2291       return Chain;
2292     SDOperand NewStore = DAG.getNode(ISD::STORE, MVT::Other,
2293                                      PrevStore->getOperand(0), Value, Ptr,
2294                                      SrcValue);
2295     CombineTo(N, NewStore);                 // Nuke this store.
2296     CombineTo(PrevStore, NewStore);  // Nuke the previous store.
2297     return SDOperand(N, 0);
2298   }
2299
2300   // If this is a store of a bit convert, store the input value.
2301   // FIXME: This needs to know that the resultant store does not need a
2302   // higher alignment than the original.
2303   if (0 && Value.getOpcode() == ISD::BIT_CONVERT)
2304     return DAG.getNode(ISD::STORE, MVT::Other, Chain, Value.getOperand(0),
2305                        Ptr, SrcValue);
2306
2307   return SDOperand();
2308 }
2309
2310 SDOperand DAGCombiner::visitINSERT_VECTOR_ELT(SDNode *N) {
2311   SDOperand InVec = N->getOperand(0);
2312   SDOperand InVal = N->getOperand(1);
2313   SDOperand EltNo = N->getOperand(2);
2314
2315   // If the invec is a BUILD_VECTOR and if EltNo is a constant, build a new
2316   // vector with the inserted element.
2317   if (InVec.getOpcode() == ISD::BUILD_VECTOR && isa<ConstantSDNode>(EltNo)) {
2318     unsigned Elt = cast<ConstantSDNode>(EltNo)->getValue();
2319     std::vector<SDOperand> Ops(InVec.Val->op_begin(), InVec.Val->op_end());
2320     if (Elt < Ops.size())
2321       Ops[Elt] = InVal;
2322     return DAG.getNode(ISD::BUILD_VECTOR, InVec.getValueType(), Ops);
2323   }
2324
2325   return SDOperand();
2326 }
2327
2328 SDOperand DAGCombiner::visitVINSERT_VECTOR_ELT(SDNode *N) {
2329   SDOperand InVec = N->getOperand(0);
2330   SDOperand InVal = N->getOperand(1);
2331   SDOperand EltNo = N->getOperand(2);
2332   SDOperand NumElts = N->getOperand(3);
2333   SDOperand EltType = N->getOperand(4);
2334
2335   // If the invec is a VBUILD_VECTOR and if EltNo is a constant, build a new
2336   // vector with the inserted element.
2337   if (InVec.getOpcode() == ISD::VBUILD_VECTOR && isa<ConstantSDNode>(EltNo)) {
2338     unsigned Elt = cast<ConstantSDNode>(EltNo)->getValue();
2339     std::vector<SDOperand> Ops(InVec.Val->op_begin(), InVec.Val->op_end());
2340     if (Elt < Ops.size()-2)
2341       Ops[Elt] = InVal;
2342     return DAG.getNode(ISD::VBUILD_VECTOR, InVec.getValueType(), Ops);
2343   }
2344
2345   return SDOperand();
2346 }
2347
2348 SDOperand DAGCombiner::visitVBUILD_VECTOR(SDNode *N) {
2349   unsigned NumInScalars = N->getNumOperands()-2;
2350   SDOperand NumElts = N->getOperand(NumInScalars);
2351   SDOperand EltType = N->getOperand(NumInScalars+1);
2352
2353   // Check to see if this is a VBUILD_VECTOR of a bunch of VEXTRACT_VECTOR_ELT
2354   // operations.  If so, and if the EXTRACT_ELT vector inputs come from at most
2355   // two distinct vectors, turn this into a shuffle node.
2356   SDOperand VecIn1, VecIn2;
2357   for (unsigned i = 0; i != NumInScalars; ++i) {
2358     // Ignore undef inputs.
2359     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
2360
2361     // If this input is something other than a VEXTRACT_VECTOR_ELT with a
2362     // constant index, bail out.
2363     if (N->getOperand(i).getOpcode() != ISD::VEXTRACT_VECTOR_ELT ||
2364         !isa<ConstantSDNode>(N->getOperand(i).getOperand(1))) {
2365       VecIn1 = VecIn2 = SDOperand(0, 0);
2366       break;
2367     }
2368
2369     // If the input vector type disagrees with the result of the vbuild_vector,
2370     // we can't make a shuffle.
2371     SDOperand ExtractedFromVec = N->getOperand(i).getOperand(0);
2372     if (*(ExtractedFromVec.Val->op_end()-2) != NumElts ||
2373         *(ExtractedFromVec.Val->op_end()-1) != EltType) {
2374       VecIn1 = VecIn2 = SDOperand(0, 0);
2375       break;
2376     }
2377
2378     // Otherwise, remember this.  We allow up to two distinct input vectors.
2379     if (ExtractedFromVec == VecIn1 || ExtractedFromVec == VecIn2)
2380       continue;
2381
2382     if (VecIn1.Val == 0) {
2383       VecIn1 = ExtractedFromVec;
2384     } else if (VecIn2.Val == 0) {
2385       VecIn2 = ExtractedFromVec;
2386     } else {
2387       // Too many inputs.
2388       VecIn1 = VecIn2 = SDOperand(0, 0);
2389       break;
2390     }
2391   }
2392
2393   // If everything is good, we can make a shuffle operation.
2394   if (VecIn1.Val) {
2395     std::vector<SDOperand> BuildVecIndices;
2396     for (unsigned i = 0; i != NumInScalars; ++i) {
2397       if (N->getOperand(i).getOpcode() == ISD::UNDEF) {
2398         BuildVecIndices.push_back(DAG.getNode(ISD::UNDEF, MVT::i32));
2399         continue;
2400       }
2401
2402       SDOperand Extract = N->getOperand(i);
2403
2404       // If extracting from the first vector, just use the index directly.
2405       if (Extract.getOperand(0) == VecIn1) {
2406         BuildVecIndices.push_back(Extract.getOperand(1));
2407         continue;
2408       }
2409
2410       // Otherwise, use InIdx + VecSize
2411       unsigned Idx = cast<ConstantSDNode>(Extract.getOperand(1))->getValue();
2412       BuildVecIndices.push_back(DAG.getConstant(Idx+NumInScalars, MVT::i32));
2413     }
2414
2415     // Add count and size info.
2416     BuildVecIndices.push_back(NumElts);
2417     BuildVecIndices.push_back(DAG.getValueType(MVT::i32));
2418
2419     // Return the new VVECTOR_SHUFFLE node.
2420     std::vector<SDOperand> Ops;
2421     Ops.push_back(VecIn1);
2422     if (VecIn2.Val) {
2423       Ops.push_back(VecIn2);
2424     } else {
2425        // Use an undef vbuild_vector as input for the second operand.
2426       std::vector<SDOperand> UnOps(NumInScalars,
2427                                    DAG.getNode(ISD::UNDEF,
2428                                            cast<VTSDNode>(EltType)->getVT()));
2429       UnOps.push_back(NumElts);
2430       UnOps.push_back(EltType);
2431       Ops.push_back(DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector, UnOps));
2432     }
2433     Ops.push_back(DAG.getNode(ISD::VBUILD_VECTOR,MVT::Vector, BuildVecIndices));
2434     Ops.push_back(NumElts);
2435     Ops.push_back(EltType);
2436     return DAG.getNode(ISD::VVECTOR_SHUFFLE, MVT::Vector, Ops);
2437   }
2438
2439   return SDOperand();
2440 }
2441
2442 SDOperand DAGCombiner::visitVECTOR_SHUFFLE(SDNode *N) {
2443   // If the LHS and the RHS are the same node, turn the RHS into an undef.
2444   if (N->getOperand(0) == N->getOperand(1)) {
2445     // Check the SHUFFLE mask, mapping any inputs from the 2nd operand into the
2446     // first operand.
2447     std::vector<SDOperand> MappedOps;
2448     SDOperand ShufMask = N->getOperand(2);
2449     unsigned NumElts = ShufMask.getNumOperands();
2450     for (unsigned i = 0, e = ShufMask.getNumOperands(); i != e; ++i) {
2451       if (cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() >= NumElts) {
2452         unsigned NewIdx =
2453            cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() - NumElts;
2454         MappedOps.push_back(DAG.getConstant(NewIdx, MVT::i32));
2455       } else {
2456         MappedOps.push_back(ShufMask.getOperand(i));
2457       }
2458     }
2459     ShufMask = DAG.getNode(ISD::BUILD_VECTOR, ShufMask.getValueType(),
2460                            MappedOps);
2461     return DAG.getNode(ISD::VECTOR_SHUFFLE, N->getValueType(0),
2462                        N->getOperand(0),
2463                        DAG.getNode(ISD::UNDEF, N->getValueType(0)),
2464                        ShufMask);
2465   }
2466
2467   return SDOperand();
2468 }
2469
2470 SDOperand DAGCombiner::SimplifySelect(SDOperand N0, SDOperand N1, SDOperand N2){
2471   assert(N0.getOpcode() ==ISD::SETCC && "First argument must be a SetCC node!");
2472
2473   SDOperand SCC = SimplifySelectCC(N0.getOperand(0), N0.getOperand(1), N1, N2,
2474                                  cast<CondCodeSDNode>(N0.getOperand(2))->get());
2475   // If we got a simplified select_cc node back from SimplifySelectCC, then
2476   // break it down into a new SETCC node, and a new SELECT node, and then return
2477   // the SELECT node, since we were called with a SELECT node.
2478   if (SCC.Val) {
2479     // Check to see if we got a select_cc back (to turn into setcc/select).
2480     // Otherwise, just return whatever node we got back, like fabs.
2481     if (SCC.getOpcode() == ISD::SELECT_CC) {
2482       SDOperand SETCC = DAG.getNode(ISD::SETCC, N0.getValueType(),
2483                                     SCC.getOperand(0), SCC.getOperand(1),
2484                                     SCC.getOperand(4));
2485       AddToWorkList(SETCC.Val);
2486       return DAG.getNode(ISD::SELECT, SCC.getValueType(), SCC.getOperand(2),
2487                          SCC.getOperand(3), SETCC);
2488     }
2489     return SCC;
2490   }
2491   return SDOperand();
2492 }
2493
2494 /// SimplifySelectOps - Given a SELECT or a SELECT_CC node, where LHS and RHS
2495 /// are the two values being selected between, see if we can simplify the
2496 /// select.
2497 ///
2498 bool DAGCombiner::SimplifySelectOps(SDNode *TheSelect, SDOperand LHS,
2499                                     SDOperand RHS) {
2500
2501   // If this is a select from two identical things, try to pull the operation
2502   // through the select.
2503   if (LHS.getOpcode() == RHS.getOpcode() && LHS.hasOneUse() && RHS.hasOneUse()){
2504 #if 0
2505     std::cerr << "SELECT: ["; LHS.Val->dump();
2506     std::cerr << "] ["; RHS.Val->dump();
2507     std::cerr << "]\n";
2508 #endif
2509
2510     // If this is a load and the token chain is identical, replace the select
2511     // of two loads with a load through a select of the address to load from.
2512     // This triggers in things like "select bool X, 10.0, 123.0" after the FP
2513     // constants have been dropped into the constant pool.
2514     if ((LHS.getOpcode() == ISD::LOAD ||
2515          LHS.getOpcode() == ISD::EXTLOAD ||
2516          LHS.getOpcode() == ISD::ZEXTLOAD ||
2517          LHS.getOpcode() == ISD::SEXTLOAD) &&
2518         // Token chains must be identical.
2519         LHS.getOperand(0) == RHS.getOperand(0) &&
2520         // If this is an EXTLOAD, the VT's must match.
2521         (LHS.getOpcode() == ISD::LOAD ||
2522          LHS.getOperand(3) == RHS.getOperand(3))) {
2523       // FIXME: this conflates two src values, discarding one.  This is not
2524       // the right thing to do, but nothing uses srcvalues now.  When they do,
2525       // turn SrcValue into a list of locations.
2526       SDOperand Addr;
2527       if (TheSelect->getOpcode() == ISD::SELECT)
2528         Addr = DAG.getNode(ISD::SELECT, LHS.getOperand(1).getValueType(),
2529                            TheSelect->getOperand(0), LHS.getOperand(1),
2530                            RHS.getOperand(1));
2531       else
2532         Addr = DAG.getNode(ISD::SELECT_CC, LHS.getOperand(1).getValueType(),
2533                            TheSelect->getOperand(0),
2534                            TheSelect->getOperand(1),
2535                            LHS.getOperand(1), RHS.getOperand(1),
2536                            TheSelect->getOperand(4));
2537
2538       SDOperand Load;
2539       if (LHS.getOpcode() == ISD::LOAD)
2540         Load = DAG.getLoad(TheSelect->getValueType(0), LHS.getOperand(0),
2541                            Addr, LHS.getOperand(2));
2542       else
2543         Load = DAG.getExtLoad(LHS.getOpcode(), TheSelect->getValueType(0),
2544                               LHS.getOperand(0), Addr, LHS.getOperand(2),
2545                               cast<VTSDNode>(LHS.getOperand(3))->getVT());
2546       // Users of the select now use the result of the load.
2547       CombineTo(TheSelect, Load);
2548
2549       // Users of the old loads now use the new load's chain.  We know the
2550       // old-load value is dead now.
2551       CombineTo(LHS.Val, Load.getValue(0), Load.getValue(1));
2552       CombineTo(RHS.Val, Load.getValue(0), Load.getValue(1));
2553       return true;
2554     }
2555   }
2556
2557   return false;
2558 }
2559
2560 SDOperand DAGCombiner::SimplifySelectCC(SDOperand N0, SDOperand N1,
2561                                         SDOperand N2, SDOperand N3,
2562                                         ISD::CondCode CC) {
2563
2564   MVT::ValueType VT = N2.getValueType();
2565   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.Val);
2566   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val);
2567   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2.Val);
2568   ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N3.Val);
2569
2570   // Determine if the condition we're dealing with is constant
2571   SDOperand SCC = SimplifySetCC(TLI.getSetCCResultTy(), N0, N1, CC, false);
2572   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.Val);
2573
2574   // fold select_cc true, x, y -> x
2575   if (SCCC && SCCC->getValue())
2576     return N2;
2577   // fold select_cc false, x, y -> y
2578   if (SCCC && SCCC->getValue() == 0)
2579     return N3;
2580
2581   // Check to see if we can simplify the select into an fabs node
2582   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1)) {
2583     // Allow either -0.0 or 0.0
2584     if (CFP->getValue() == 0.0) {
2585       // select (setg[te] X, +/-0.0), X, fneg(X) -> fabs
2586       if ((CC == ISD::SETGE || CC == ISD::SETGT) &&
2587           N0 == N2 && N3.getOpcode() == ISD::FNEG &&
2588           N2 == N3.getOperand(0))
2589         return DAG.getNode(ISD::FABS, VT, N0);
2590
2591       // select (setl[te] X, +/-0.0), fneg(X), X -> fabs
2592       if ((CC == ISD::SETLT || CC == ISD::SETLE) &&
2593           N0 == N3 && N2.getOpcode() == ISD::FNEG &&
2594           N2.getOperand(0) == N3)
2595         return DAG.getNode(ISD::FABS, VT, N3);
2596     }
2597   }
2598
2599   // Check to see if we can perform the "gzip trick", transforming
2600   // select_cc setlt X, 0, A, 0 -> and (sra X, size(X)-1), A
2601   if (N1C && N1C->isNullValue() && N3C && N3C->isNullValue() &&
2602       MVT::isInteger(N0.getValueType()) &&
2603       MVT::isInteger(N2.getValueType()) && CC == ISD::SETLT) {
2604     MVT::ValueType XType = N0.getValueType();
2605     MVT::ValueType AType = N2.getValueType();
2606     if (XType >= AType) {
2607       // and (sra X, size(X)-1, A) -> "and (srl X, C2), A" iff A is a
2608       // single-bit constant.
2609       if (N2C && ((N2C->getValue() & (N2C->getValue()-1)) == 0)) {
2610         unsigned ShCtV = Log2_64(N2C->getValue());
2611         ShCtV = MVT::getSizeInBits(XType)-ShCtV-1;
2612         SDOperand ShCt = DAG.getConstant(ShCtV, TLI.getShiftAmountTy());
2613         SDOperand Shift = DAG.getNode(ISD::SRL, XType, N0, ShCt);
2614         AddToWorkList(Shift.Val);
2615         if (XType > AType) {
2616           Shift = DAG.getNode(ISD::TRUNCATE, AType, Shift);
2617           AddToWorkList(Shift.Val);
2618         }
2619         return DAG.getNode(ISD::AND, AType, Shift, N2);
2620       }
2621       SDOperand Shift = DAG.getNode(ISD::SRA, XType, N0,
2622                                     DAG.getConstant(MVT::getSizeInBits(XType)-1,
2623                                                     TLI.getShiftAmountTy()));
2624       AddToWorkList(Shift.Val);
2625       if (XType > AType) {
2626         Shift = DAG.getNode(ISD::TRUNCATE, AType, Shift);
2627         AddToWorkList(Shift.Val);
2628       }
2629       return DAG.getNode(ISD::AND, AType, Shift, N2);
2630     }
2631   }
2632
2633   // fold select C, 16, 0 -> shl C, 4
2634   if (N2C && N3C && N3C->isNullValue() && isPowerOf2_64(N2C->getValue()) &&
2635       TLI.getSetCCResultContents() == TargetLowering::ZeroOrOneSetCCResult) {
2636     // Get a SetCC of the condition
2637     // FIXME: Should probably make sure that setcc is legal if we ever have a
2638     // target where it isn't.
2639     SDOperand Temp, SCC;
2640     // cast from setcc result type to select result type
2641     if (AfterLegalize) {
2642       SCC  = DAG.getSetCC(TLI.getSetCCResultTy(), N0, N1, CC);
2643       Temp = DAG.getZeroExtendInReg(SCC, N2.getValueType());
2644     } else {
2645       SCC  = DAG.getSetCC(MVT::i1, N0, N1, CC);
2646       Temp = DAG.getNode(ISD::ZERO_EXTEND, N2.getValueType(), SCC);
2647     }
2648     AddToWorkList(SCC.Val);
2649     AddToWorkList(Temp.Val);
2650     // shl setcc result by log2 n2c
2651     return DAG.getNode(ISD::SHL, N2.getValueType(), Temp,
2652                        DAG.getConstant(Log2_64(N2C->getValue()),
2653                                        TLI.getShiftAmountTy()));
2654   }
2655
2656   // Check to see if this is the equivalent of setcc
2657   // FIXME: Turn all of these into setcc if setcc if setcc is legal
2658   // otherwise, go ahead with the folds.
2659   if (0 && N3C && N3C->isNullValue() && N2C && (N2C->getValue() == 1ULL)) {
2660     MVT::ValueType XType = N0.getValueType();
2661     if (TLI.isOperationLegal(ISD::SETCC, TLI.getSetCCResultTy())) {
2662       SDOperand Res = DAG.getSetCC(TLI.getSetCCResultTy(), N0, N1, CC);
2663       if (Res.getValueType() != VT)
2664         Res = DAG.getNode(ISD::ZERO_EXTEND, VT, Res);
2665       return Res;
2666     }
2667
2668     // seteq X, 0 -> srl (ctlz X, log2(size(X)))
2669     if (N1C && N1C->isNullValue() && CC == ISD::SETEQ &&
2670         TLI.isOperationLegal(ISD::CTLZ, XType)) {
2671       SDOperand Ctlz = DAG.getNode(ISD::CTLZ, XType, N0);
2672       return DAG.getNode(ISD::SRL, XType, Ctlz,
2673                          DAG.getConstant(Log2_32(MVT::getSizeInBits(XType)),
2674                                          TLI.getShiftAmountTy()));
2675     }
2676     // setgt X, 0 -> srl (and (-X, ~X), size(X)-1)
2677     if (N1C && N1C->isNullValue() && CC == ISD::SETGT) {
2678       SDOperand NegN0 = DAG.getNode(ISD::SUB, XType, DAG.getConstant(0, XType),
2679                                     N0);
2680       SDOperand NotN0 = DAG.getNode(ISD::XOR, XType, N0,
2681                                     DAG.getConstant(~0ULL, XType));
2682       return DAG.getNode(ISD::SRL, XType,
2683                          DAG.getNode(ISD::AND, XType, NegN0, NotN0),
2684                          DAG.getConstant(MVT::getSizeInBits(XType)-1,
2685                                          TLI.getShiftAmountTy()));
2686     }
2687     // setgt X, -1 -> xor (srl (X, size(X)-1), 1)
2688     if (N1C && N1C->isAllOnesValue() && CC == ISD::SETGT) {
2689       SDOperand Sign = DAG.getNode(ISD::SRL, XType, N0,
2690                                    DAG.getConstant(MVT::getSizeInBits(XType)-1,
2691                                                    TLI.getShiftAmountTy()));
2692       return DAG.getNode(ISD::XOR, XType, Sign, DAG.getConstant(1, XType));
2693     }
2694   }
2695
2696   // Check to see if this is an integer abs. select_cc setl[te] X, 0, -X, X ->
2697   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
2698   if (N1C && N1C->isNullValue() && (CC == ISD::SETLT || CC == ISD::SETLE) &&
2699       N0 == N3 && N2.getOpcode() == ISD::SUB && N0 == N2.getOperand(1)) {
2700     if (ConstantSDNode *SubC = dyn_cast<ConstantSDNode>(N2.getOperand(0))) {
2701       MVT::ValueType XType = N0.getValueType();
2702       if (SubC->isNullValue() && MVT::isInteger(XType)) {
2703         SDOperand Shift = DAG.getNode(ISD::SRA, XType, N0,
2704                                     DAG.getConstant(MVT::getSizeInBits(XType)-1,
2705                                                     TLI.getShiftAmountTy()));
2706         SDOperand Add = DAG.getNode(ISD::ADD, XType, N0, Shift);
2707         AddToWorkList(Shift.Val);
2708         AddToWorkList(Add.Val);
2709         return DAG.getNode(ISD::XOR, XType, Add, Shift);
2710       }
2711     }
2712   }
2713
2714   return SDOperand();
2715 }
2716
2717 SDOperand DAGCombiner::SimplifySetCC(MVT::ValueType VT, SDOperand N0,
2718                                      SDOperand N1, ISD::CondCode Cond,
2719                                      bool foldBooleans) {
2720   // These setcc operations always fold.
2721   switch (Cond) {
2722   default: break;
2723   case ISD::SETFALSE:
2724   case ISD::SETFALSE2: return DAG.getConstant(0, VT);
2725   case ISD::SETTRUE:
2726   case ISD::SETTRUE2:  return DAG.getConstant(1, VT);
2727   }
2728
2729   if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val)) {
2730     uint64_t C1 = N1C->getValue();
2731     if (ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.Val)) {
2732       uint64_t C0 = N0C->getValue();
2733
2734       // Sign extend the operands if required
2735       if (ISD::isSignedIntSetCC(Cond)) {
2736         C0 = N0C->getSignExtended();
2737         C1 = N1C->getSignExtended();
2738       }
2739
2740       switch (Cond) {
2741       default: assert(0 && "Unknown integer setcc!");
2742       case ISD::SETEQ:  return DAG.getConstant(C0 == C1, VT);
2743       case ISD::SETNE:  return DAG.getConstant(C0 != C1, VT);
2744       case ISD::SETULT: return DAG.getConstant(C0 <  C1, VT);
2745       case ISD::SETUGT: return DAG.getConstant(C0 >  C1, VT);
2746       case ISD::SETULE: return DAG.getConstant(C0 <= C1, VT);
2747       case ISD::SETUGE: return DAG.getConstant(C0 >= C1, VT);
2748       case ISD::SETLT:  return DAG.getConstant((int64_t)C0 <  (int64_t)C1, VT);
2749       case ISD::SETGT:  return DAG.getConstant((int64_t)C0 >  (int64_t)C1, VT);
2750       case ISD::SETLE:  return DAG.getConstant((int64_t)C0 <= (int64_t)C1, VT);
2751       case ISD::SETGE:  return DAG.getConstant((int64_t)C0 >= (int64_t)C1, VT);
2752       }
2753     } else {
2754       // If the LHS is a ZERO_EXTEND, perform the comparison on the input.
2755       if (N0.getOpcode() == ISD::ZERO_EXTEND) {
2756         unsigned InSize = MVT::getSizeInBits(N0.getOperand(0).getValueType());
2757
2758         // If the comparison constant has bits in the upper part, the
2759         // zero-extended value could never match.
2760         if (C1 & (~0ULL << InSize)) {
2761           unsigned VSize = MVT::getSizeInBits(N0.getValueType());
2762           switch (Cond) {
2763           case ISD::SETUGT:
2764           case ISD::SETUGE:
2765           case ISD::SETEQ: return DAG.getConstant(0, VT);
2766           case ISD::SETULT:
2767           case ISD::SETULE:
2768           case ISD::SETNE: return DAG.getConstant(1, VT);
2769           case ISD::SETGT:
2770           case ISD::SETGE:
2771             // True if the sign bit of C1 is set.
2772             return DAG.getConstant((C1 & (1ULL << VSize)) != 0, VT);
2773           case ISD::SETLT:
2774           case ISD::SETLE:
2775             // True if the sign bit of C1 isn't set.
2776             return DAG.getConstant((C1 & (1ULL << VSize)) == 0, VT);
2777           default:
2778             break;
2779           }
2780         }
2781
2782         // Otherwise, we can perform the comparison with the low bits.
2783         switch (Cond) {
2784         case ISD::SETEQ:
2785         case ISD::SETNE:
2786         case ISD::SETUGT:
2787         case ISD::SETUGE:
2788         case ISD::SETULT:
2789         case ISD::SETULE:
2790           return DAG.getSetCC(VT, N0.getOperand(0),
2791                           DAG.getConstant(C1, N0.getOperand(0).getValueType()),
2792                           Cond);
2793         default:
2794           break;   // todo, be more careful with signed comparisons
2795         }
2796       } else if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
2797                  (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
2798         MVT::ValueType ExtSrcTy = cast<VTSDNode>(N0.getOperand(1))->getVT();
2799         unsigned ExtSrcTyBits = MVT::getSizeInBits(ExtSrcTy);
2800         MVT::ValueType ExtDstTy = N0.getValueType();
2801         unsigned ExtDstTyBits = MVT::getSizeInBits(ExtDstTy);
2802
2803         // If the extended part has any inconsistent bits, it cannot ever
2804         // compare equal.  In other words, they have to be all ones or all
2805         // zeros.
2806         uint64_t ExtBits =
2807           (~0ULL >> (64-ExtSrcTyBits)) & (~0ULL << (ExtDstTyBits-1));
2808         if ((C1 & ExtBits) != 0 && (C1 & ExtBits) != ExtBits)
2809           return DAG.getConstant(Cond == ISD::SETNE, VT);
2810
2811         SDOperand ZextOp;
2812         MVT::ValueType Op0Ty = N0.getOperand(0).getValueType();
2813         if (Op0Ty == ExtSrcTy) {
2814           ZextOp = N0.getOperand(0);
2815         } else {
2816           int64_t Imm = ~0ULL >> (64-ExtSrcTyBits);
2817           ZextOp = DAG.getNode(ISD::AND, Op0Ty, N0.getOperand(0),
2818                                DAG.getConstant(Imm, Op0Ty));
2819         }
2820         AddToWorkList(ZextOp.Val);
2821         // Otherwise, make this a use of a zext.
2822         return DAG.getSetCC(VT, ZextOp,
2823                             DAG.getConstant(C1 & (~0ULL>>(64-ExtSrcTyBits)),
2824                                             ExtDstTy),
2825                             Cond);
2826       } else if ((N1C->getValue() == 0 || N1C->getValue() == 1) &&
2827                  (Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
2828                  (N0.getOpcode() == ISD::XOR ||
2829                   (N0.getOpcode() == ISD::AND &&
2830                    N0.getOperand(0).getOpcode() == ISD::XOR &&
2831                    N0.getOperand(1) == N0.getOperand(0).getOperand(1))) &&
2832                  isa<ConstantSDNode>(N0.getOperand(1)) &&
2833                  cast<ConstantSDNode>(N0.getOperand(1))->getValue() == 1) {
2834         // If this is (X^1) == 0/1, swap the RHS and eliminate the xor.  We can
2835         // only do this if the top bits are known zero.
2836         if (TLI.MaskedValueIsZero(N1,
2837                                   MVT::getIntVTBitMask(N0.getValueType())-1)) {
2838           // Okay, get the un-inverted input value.
2839           SDOperand Val;
2840           if (N0.getOpcode() == ISD::XOR)
2841             Val = N0.getOperand(0);
2842           else {
2843             assert(N0.getOpcode() == ISD::AND &&
2844                    N0.getOperand(0).getOpcode() == ISD::XOR);
2845             // ((X^1)&1)^1 -> X & 1
2846             Val = DAG.getNode(ISD::AND, N0.getValueType(),
2847                               N0.getOperand(0).getOperand(0), N0.getOperand(1));
2848           }
2849           return DAG.getSetCC(VT, Val, N1,
2850                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
2851         }
2852       }
2853
2854       uint64_t MinVal, MaxVal;
2855       unsigned OperandBitSize = MVT::getSizeInBits(N1C->getValueType(0));
2856       if (ISD::isSignedIntSetCC(Cond)) {
2857         MinVal = 1ULL << (OperandBitSize-1);
2858         if (OperandBitSize != 1)   // Avoid X >> 64, which is undefined.
2859           MaxVal = ~0ULL >> (65-OperandBitSize);
2860         else
2861           MaxVal = 0;
2862       } else {
2863         MinVal = 0;
2864         MaxVal = ~0ULL >> (64-OperandBitSize);
2865       }
2866
2867       // Canonicalize GE/LE comparisons to use GT/LT comparisons.
2868       if (Cond == ISD::SETGE || Cond == ISD::SETUGE) {
2869         if (C1 == MinVal) return DAG.getConstant(1, VT);   // X >= MIN --> true
2870         --C1;                                          // X >= C0 --> X > (C0-1)
2871         return DAG.getSetCC(VT, N0, DAG.getConstant(C1, N1.getValueType()),
2872                         (Cond == ISD::SETGE) ? ISD::SETGT : ISD::SETUGT);
2873       }
2874
2875       if (Cond == ISD::SETLE || Cond == ISD::SETULE) {
2876         if (C1 == MaxVal) return DAG.getConstant(1, VT);   // X <= MAX --> true
2877         ++C1;                                          // X <= C0 --> X < (C0+1)
2878         return DAG.getSetCC(VT, N0, DAG.getConstant(C1, N1.getValueType()),
2879                         (Cond == ISD::SETLE) ? ISD::SETLT : ISD::SETULT);
2880       }
2881
2882       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal)
2883         return DAG.getConstant(0, VT);      // X < MIN --> false
2884
2885       // Canonicalize setgt X, Min --> setne X, Min
2886       if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MinVal)
2887         return DAG.getSetCC(VT, N0, N1, ISD::SETNE);
2888       // Canonicalize setlt X, Max --> setne X, Max
2889       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MaxVal)
2890         return DAG.getSetCC(VT, N0, N1, ISD::SETNE);
2891
2892       // If we have setult X, 1, turn it into seteq X, 0
2893       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal+1)
2894         return DAG.getSetCC(VT, N0, DAG.getConstant(MinVal, N0.getValueType()),
2895                         ISD::SETEQ);
2896       // If we have setugt X, Max-1, turn it into seteq X, Max
2897       else if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal-1)
2898         return DAG.getSetCC(VT, N0, DAG.getConstant(MaxVal, N0.getValueType()),
2899                         ISD::SETEQ);
2900
2901       // If we have "setcc X, C0", check to see if we can shrink the immediate
2902       // by changing cc.
2903
2904       // SETUGT X, SINTMAX  -> SETLT X, 0
2905       if (Cond == ISD::SETUGT && OperandBitSize != 1 &&
2906           C1 == (~0ULL >> (65-OperandBitSize)))
2907         return DAG.getSetCC(VT, N0, DAG.getConstant(0, N1.getValueType()),
2908                             ISD::SETLT);
2909
2910       // FIXME: Implement the rest of these.
2911
2912       // Fold bit comparisons when we can.
2913       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
2914           VT == N0.getValueType() && N0.getOpcode() == ISD::AND)
2915         if (ConstantSDNode *AndRHS =
2916                     dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
2917           if (Cond == ISD::SETNE && C1 == 0) {// (X & 8) != 0  -->  (X & 8) >> 3
2918             // Perform the xform if the AND RHS is a single bit.
2919             if ((AndRHS->getValue() & (AndRHS->getValue()-1)) == 0) {
2920               return DAG.getNode(ISD::SRL, VT, N0,
2921                              DAG.getConstant(Log2_64(AndRHS->getValue()),
2922                                                    TLI.getShiftAmountTy()));
2923             }
2924           } else if (Cond == ISD::SETEQ && C1 == AndRHS->getValue()) {
2925             // (X & 8) == 8  -->  (X & 8) >> 3
2926             // Perform the xform if C1 is a single bit.
2927             if ((C1 & (C1-1)) == 0) {
2928               return DAG.getNode(ISD::SRL, VT, N0,
2929                              DAG.getConstant(Log2_64(C1),TLI.getShiftAmountTy()));
2930             }
2931           }
2932         }
2933     }
2934   } else if (isa<ConstantSDNode>(N0.Val)) {
2935       // Ensure that the constant occurs on the RHS.
2936     return DAG.getSetCC(VT, N1, N0, ISD::getSetCCSwappedOperands(Cond));
2937   }
2938
2939   if (ConstantFPSDNode *N0C = dyn_cast<ConstantFPSDNode>(N0.Val))
2940     if (ConstantFPSDNode *N1C = dyn_cast<ConstantFPSDNode>(N1.Val)) {
2941       double C0 = N0C->getValue(), C1 = N1C->getValue();
2942
2943       switch (Cond) {
2944       default: break; // FIXME: Implement the rest of these!
2945       case ISD::SETEQ:  return DAG.getConstant(C0 == C1, VT);
2946       case ISD::SETNE:  return DAG.getConstant(C0 != C1, VT);
2947       case ISD::SETLT:  return DAG.getConstant(C0 < C1, VT);
2948       case ISD::SETGT:  return DAG.getConstant(C0 > C1, VT);
2949       case ISD::SETLE:  return DAG.getConstant(C0 <= C1, VT);
2950       case ISD::SETGE:  return DAG.getConstant(C0 >= C1, VT);
2951       }
2952     } else {
2953       // Ensure that the constant occurs on the RHS.
2954       return DAG.getSetCC(VT, N1, N0, ISD::getSetCCSwappedOperands(Cond));
2955     }
2956
2957   if (N0 == N1) {
2958     // We can always fold X == Y for integer setcc's.
2959     if (MVT::isInteger(N0.getValueType()))
2960       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
2961     unsigned UOF = ISD::getUnorderedFlavor(Cond);
2962     if (UOF == 2)   // FP operators that are undefined on NaNs.
2963       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
2964     if (UOF == unsigned(ISD::isTrueWhenEqual(Cond)))
2965       return DAG.getConstant(UOF, VT);
2966     // Otherwise, we can't fold it.  However, we can simplify it to SETUO/SETO
2967     // if it is not already.
2968     ISD::CondCode NewCond = UOF == 0 ? ISD::SETO : ISD::SETUO;
2969     if (NewCond != Cond)
2970       return DAG.getSetCC(VT, N0, N1, NewCond);
2971   }
2972
2973   if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
2974       MVT::isInteger(N0.getValueType())) {
2975     if (N0.getOpcode() == ISD::ADD || N0.getOpcode() == ISD::SUB ||
2976         N0.getOpcode() == ISD::XOR) {
2977       // Simplify (X+Y) == (X+Z) -->  Y == Z
2978       if (N0.getOpcode() == N1.getOpcode()) {
2979         if (N0.getOperand(0) == N1.getOperand(0))
2980           return DAG.getSetCC(VT, N0.getOperand(1), N1.getOperand(1), Cond);
2981         if (N0.getOperand(1) == N1.getOperand(1))
2982           return DAG.getSetCC(VT, N0.getOperand(0), N1.getOperand(0), Cond);
2983         if (isCommutativeBinOp(N0.getOpcode())) {
2984           // If X op Y == Y op X, try other combinations.
2985           if (N0.getOperand(0) == N1.getOperand(1))
2986             return DAG.getSetCC(VT, N0.getOperand(1), N1.getOperand(0), Cond);
2987           if (N0.getOperand(1) == N1.getOperand(0))
2988             return DAG.getSetCC(VT, N0.getOperand(0), N1.getOperand(1), Cond);
2989         }
2990       }
2991
2992       if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(N1)) {
2993         if (ConstantSDNode *LHSR = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
2994           // Turn (X+C1) == C2 --> X == C2-C1
2995           if (N0.getOpcode() == ISD::ADD && N0.Val->hasOneUse()) {
2996             return DAG.getSetCC(VT, N0.getOperand(0),
2997                               DAG.getConstant(RHSC->getValue()-LHSR->getValue(),
2998                                 N0.getValueType()), Cond);
2999           }
3000
3001           // Turn (X^C1) == C2 into X == C1^C2 iff X&~C1 = 0.
3002           if (N0.getOpcode() == ISD::XOR)
3003             // If we know that all of the inverted bits are zero, don't bother
3004             // performing the inversion.
3005             if (TLI.MaskedValueIsZero(N0.getOperand(0), ~LHSR->getValue()))
3006               return DAG.getSetCC(VT, N0.getOperand(0),
3007                               DAG.getConstant(LHSR->getValue()^RHSC->getValue(),
3008                                               N0.getValueType()), Cond);
3009         }
3010
3011         // Turn (C1-X) == C2 --> X == C1-C2
3012         if (ConstantSDNode *SUBC = dyn_cast<ConstantSDNode>(N0.getOperand(0))) {
3013           if (N0.getOpcode() == ISD::SUB && N0.Val->hasOneUse()) {
3014             return DAG.getSetCC(VT, N0.getOperand(1),
3015                              DAG.getConstant(SUBC->getValue()-RHSC->getValue(),
3016                                              N0.getValueType()), Cond);
3017           }
3018         }
3019       }
3020
3021       // Simplify (X+Z) == X -->  Z == 0
3022       if (N0.getOperand(0) == N1)
3023         return DAG.getSetCC(VT, N0.getOperand(1),
3024                         DAG.getConstant(0, N0.getValueType()), Cond);
3025       if (N0.getOperand(1) == N1) {
3026         if (isCommutativeBinOp(N0.getOpcode()))
3027           return DAG.getSetCC(VT, N0.getOperand(0),
3028                           DAG.getConstant(0, N0.getValueType()), Cond);
3029         else {
3030           assert(N0.getOpcode() == ISD::SUB && "Unexpected operation!");
3031           // (Z-X) == X  --> Z == X<<1
3032           SDOperand SH = DAG.getNode(ISD::SHL, N1.getValueType(),
3033                                      N1,
3034                                      DAG.getConstant(1,TLI.getShiftAmountTy()));
3035           AddToWorkList(SH.Val);
3036           return DAG.getSetCC(VT, N0.getOperand(0), SH, Cond);
3037         }
3038       }
3039     }
3040
3041     if (N1.getOpcode() == ISD::ADD || N1.getOpcode() == ISD::SUB ||
3042         N1.getOpcode() == ISD::XOR) {
3043       // Simplify  X == (X+Z) -->  Z == 0
3044       if (N1.getOperand(0) == N0) {
3045         return DAG.getSetCC(VT, N1.getOperand(1),
3046                         DAG.getConstant(0, N1.getValueType()), Cond);
3047       } else if (N1.getOperand(1) == N0) {
3048         if (isCommutativeBinOp(N1.getOpcode())) {
3049           return DAG.getSetCC(VT, N1.getOperand(0),
3050                           DAG.getConstant(0, N1.getValueType()), Cond);
3051         } else {
3052           assert(N1.getOpcode() == ISD::SUB && "Unexpected operation!");
3053           // X == (Z-X)  --> X<<1 == Z
3054           SDOperand SH = DAG.getNode(ISD::SHL, N1.getValueType(), N0,
3055                                      DAG.getConstant(1,TLI.getShiftAmountTy()));
3056           AddToWorkList(SH.Val);
3057           return DAG.getSetCC(VT, SH, N1.getOperand(0), Cond);
3058         }
3059       }
3060     }
3061   }
3062
3063   // Fold away ALL boolean setcc's.
3064   SDOperand Temp;
3065   if (N0.getValueType() == MVT::i1 && foldBooleans) {
3066     switch (Cond) {
3067     default: assert(0 && "Unknown integer setcc!");
3068     case ISD::SETEQ:  // X == Y  -> (X^Y)^1
3069       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, N1);
3070       N0 = DAG.getNode(ISD::XOR, MVT::i1, Temp, DAG.getConstant(1, MVT::i1));
3071       AddToWorkList(Temp.Val);
3072       break;
3073     case ISD::SETNE:  // X != Y   -->  (X^Y)
3074       N0 = DAG.getNode(ISD::XOR, MVT::i1, N0, N1);
3075       break;
3076     case ISD::SETGT:  // X >s Y   -->  X == 0 & Y == 1  -->  X^1 & Y
3077     case ISD::SETULT: // X <u Y   -->  X == 0 & Y == 1  -->  X^1 & Y
3078       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, DAG.getConstant(1, MVT::i1));
3079       N0 = DAG.getNode(ISD::AND, MVT::i1, N1, Temp);
3080       AddToWorkList(Temp.Val);
3081       break;
3082     case ISD::SETLT:  // X <s Y   --> X == 1 & Y == 0  -->  Y^1 & X
3083     case ISD::SETUGT: // X >u Y   --> X == 1 & Y == 0  -->  Y^1 & X
3084       Temp = DAG.getNode(ISD::XOR, MVT::i1, N1, DAG.getConstant(1, MVT::i1));
3085       N0 = DAG.getNode(ISD::AND, MVT::i1, N0, Temp);
3086       AddToWorkList(Temp.Val);
3087       break;
3088     case ISD::SETULE: // X <=u Y  --> X == 0 | Y == 1  -->  X^1 | Y
3089     case ISD::SETGE:  // X >=s Y  --> X == 0 | Y == 1  -->  X^1 | Y
3090       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, DAG.getConstant(1, MVT::i1));
3091       N0 = DAG.getNode(ISD::OR, MVT::i1, N1, Temp);
3092       AddToWorkList(Temp.Val);
3093       break;
3094     case ISD::SETUGE: // X >=u Y  --> X == 1 | Y == 0  -->  Y^1 | X
3095     case ISD::SETLE:  // X <=s Y  --> X == 1 | Y == 0  -->  Y^1 | X
3096       Temp = DAG.getNode(ISD::XOR, MVT::i1, N1, DAG.getConstant(1, MVT::i1));
3097       N0 = DAG.getNode(ISD::OR, MVT::i1, N0, Temp);
3098       break;
3099     }
3100     if (VT != MVT::i1) {
3101       AddToWorkList(N0.Val);
3102       // FIXME: If running after legalize, we probably can't do this.
3103       N0 = DAG.getNode(ISD::ZERO_EXTEND, VT, N0);
3104     }
3105     return N0;
3106   }
3107
3108   // Could not fold it.
3109   return SDOperand();
3110 }
3111
3112 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
3113 /// return a DAG expression to select that will generate the same value by
3114 /// multiplying by a magic number.  See:
3115 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
3116 SDOperand DAGCombiner::BuildSDIV(SDNode *N) {
3117   MVT::ValueType VT = N->getValueType(0);
3118
3119   // Check to see if we can do this.
3120   if (!TLI.isTypeLegal(VT) || (VT != MVT::i32 && VT != MVT::i64))
3121     return SDOperand();       // BuildSDIV only operates on i32 or i64
3122   if (!TLI.isOperationLegal(ISD::MULHS, VT))
3123     return SDOperand();       // Make sure the target supports MULHS.
3124
3125   int64_t d = cast<ConstantSDNode>(N->getOperand(1))->getSignExtended();
3126   ms magics = (VT == MVT::i32) ? magic32(d) : magic64(d);
3127
3128   // Multiply the numerator (operand 0) by the magic value
3129   SDOperand Q = DAG.getNode(ISD::MULHS, VT, N->getOperand(0),
3130                             DAG.getConstant(magics.m, VT));
3131   // If d > 0 and m < 0, add the numerator
3132   if (d > 0 && magics.m < 0) {
3133     Q = DAG.getNode(ISD::ADD, VT, Q, N->getOperand(0));
3134     AddToWorkList(Q.Val);
3135   }
3136   // If d < 0 and m > 0, subtract the numerator.
3137   if (d < 0 && magics.m > 0) {
3138     Q = DAG.getNode(ISD::SUB, VT, Q, N->getOperand(0));
3139     AddToWorkList(Q.Val);
3140   }
3141   // Shift right algebraic if shift value is nonzero
3142   if (magics.s > 0) {
3143     Q = DAG.getNode(ISD::SRA, VT, Q,
3144                     DAG.getConstant(magics.s, TLI.getShiftAmountTy()));
3145     AddToWorkList(Q.Val);
3146   }
3147   // Extract the sign bit and add it to the quotient
3148   SDOperand T =
3149     DAG.getNode(ISD::SRL, VT, Q, DAG.getConstant(MVT::getSizeInBits(VT)-1,
3150                                                  TLI.getShiftAmountTy()));
3151   AddToWorkList(T.Val);
3152   return DAG.getNode(ISD::ADD, VT, Q, T);
3153 }
3154
3155 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
3156 /// return a DAG expression to select that will generate the same value by
3157 /// multiplying by a magic number.  See:
3158 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
3159 SDOperand DAGCombiner::BuildUDIV(SDNode *N) {
3160   MVT::ValueType VT = N->getValueType(0);
3161
3162   // Check to see if we can do this.
3163   if (!TLI.isTypeLegal(VT) || (VT != MVT::i32 && VT != MVT::i64))
3164     return SDOperand();       // BuildUDIV only operates on i32 or i64
3165   if (!TLI.isOperationLegal(ISD::MULHU, VT))
3166     return SDOperand();       // Make sure the target supports MULHU.
3167
3168   uint64_t d = cast<ConstantSDNode>(N->getOperand(1))->getValue();
3169   mu magics = (VT == MVT::i32) ? magicu32(d) : magicu64(d);
3170
3171   // Multiply the numerator (operand 0) by the magic value
3172   SDOperand Q = DAG.getNode(ISD::MULHU, VT, N->getOperand(0),
3173                             DAG.getConstant(magics.m, VT));
3174   AddToWorkList(Q.Val);
3175
3176   if (magics.a == 0) {
3177     return DAG.getNode(ISD::SRL, VT, Q,
3178                        DAG.getConstant(magics.s, TLI.getShiftAmountTy()));
3179   } else {
3180     SDOperand NPQ = DAG.getNode(ISD::SUB, VT, N->getOperand(0), Q);
3181     AddToWorkList(NPQ.Val);
3182     NPQ = DAG.getNode(ISD::SRL, VT, NPQ,
3183                       DAG.getConstant(1, TLI.getShiftAmountTy()));
3184     AddToWorkList(NPQ.Val);
3185     NPQ = DAG.getNode(ISD::ADD, VT, NPQ, Q);
3186     AddToWorkList(NPQ.Val);
3187     return DAG.getNode(ISD::SRL, VT, NPQ,
3188                        DAG.getConstant(magics.s-1, TLI.getShiftAmountTy()));
3189   }
3190 }
3191
3192 // SelectionDAG::Combine - This is the entry point for the file.
3193 //
3194 void SelectionDAG::Combine(bool RunningAfterLegalize) {
3195   /// run - This is the main entry point to this class.
3196   ///
3197   DAGCombiner(*this).Run(RunningAfterLegalize);
3198 }