lib/CodeGen/SelectionDAG/DAGCombiner.cpp

   1 //===-- DAGCombiner.cpp - Implement a DAG node combiner -------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Nate Begeman and is distributed under the
   6 // University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This pass combines dag nodes to form fewer, simpler DAG nodes.  It can be run
  11 // both before and after the DAG is legalized.
  12 //
  13 // FIXME: Missing folds
  14 // sdiv, udiv, srem, urem (X, const) where X is an integer can be expanded into
  15 //  a sequence of multiplies, shifts, and adds.  This should be controlled by
  16 //  some kind of hint from the target that int div is expensive.
  17 // various folds of mulh[s,u] by constants such as -1, powers of 2, etc.
  18 //
  19 // FIXME: select C, pow2, pow2 -> something smart
  20 // FIXME: trunc(select X, Y, Z) -> select X, trunc(Y), trunc(Z)
  21 // FIXME: Dead stores -> nuke
  22 // FIXME: shr X, (and Y,31) -> shr X, Y   (TRICKY!)
  23 // FIXME: mul (x, const) -> shifts + adds
  24 // FIXME: undef values
  25 // FIXME: make truncate see through SIGN_EXTEND and AND
  26 // FIXME: divide by zero is currently left unfolded.  do we want to turn this
  27 //        into an undef?
  28 // FIXME: select ne (select cc, 1, 0), 0, true, false -> select cc, true, false
  29 //
  30 //===----------------------------------------------------------------------===//
  31
  32 #define DEBUG_TYPE "dagcombine"
  33 #include "llvm/ADT/Statistic.h"
  34 #include "llvm/CodeGen/SelectionDAG.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Target/TargetLowering.h"
  38 #include <algorithm>
  39 #include <cmath>
  40 #include <iostream>
  41 using namespace llvm;
  42
  43 namespace {
  44   Statistic<> NodesCombined ("dagcombiner", "Number of dag nodes combined");
  45
  46   class DAGCombiner {
  47     SelectionDAG &DAG;
  48     TargetLowering &TLI;
  49     bool AfterLegalize;
  50
  51     // Worklist of all of the nodes that need to be simplified.
  52     std::vector<SDNode*> WorkList;
  53
  54     /// AddUsersToWorkList - When an instruction is simplified, add all users of
  55     /// the instruction to the work lists because they might get more simplified
  56     /// now.
  57     ///
  58     void AddUsersToWorkList(SDNode *N) {
  59       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
  60            UI != UE; ++UI)
  61         WorkList.push_back(*UI);
  62     }
  63
  64     /// removeFromWorkList - remove all instances of N from the worklist.
  65     ///
  66     void removeFromWorkList(SDNode *N) {
  67       WorkList.erase(std::remove(WorkList.begin(), WorkList.end(), N),
  68                      WorkList.end());
  69     }
  70
  71   public:
  72     void AddToWorkList(SDNode *N) {
  73       WorkList.push_back(N);
  74     }
  75
  76     SDOperand CombineTo(SDNode *N, const std::vector<SDOperand> &To) {
  77       ++NodesCombined;
  78       DEBUG(std::cerr << "\nReplacing "; N->dump();
  79             std::cerr << "\nWith: "; To[0].Val->dump();
  80             std::cerr << " and " << To.size()-1 << " other values\n");
  81       std::vector<SDNode*> NowDead;
  82       DAG.ReplaceAllUsesWith(N, To, &NowDead);
  83
  84       // Push the new nodes and any users onto the worklist
  85       for (unsigned i = 0, e = To.size(); i != e; ++i) {
  86         WorkList.push_back(To[i].Val);
  87         AddUsersToWorkList(To[i].Val);
  88       }
  89
  90       // Nodes can end up on the worklist more than once.  Make sure we do
  91       // not process a node that has been replaced.
  92       removeFromWorkList(N);
  93       for (unsigned i = 0, e = NowDead.size(); i != e; ++i)
  94         removeFromWorkList(NowDead[i]);
  95
  96       // Finally, since the node is now dead, remove it from the graph.
  97       DAG.DeleteNode(N);
  98       return SDOperand(N, 0);
  99     }
 100
 101     SDOperand CombineTo(SDNode *N, SDOperand Res) {
 102       std::vector<SDOperand> To;
 103       To.push_back(Res);
 104       return CombineTo(N, To);
 105     }
 106
 107     SDOperand CombineTo(SDNode *N, SDOperand Res0, SDOperand Res1) {
 108       std::vector<SDOperand> To;
 109       To.push_back(Res0);
 110       To.push_back(Res1);
 111       return CombineTo(N, To);
 112     }
 113   private:
 114
 115     /// SimplifyDemandedBits - Check the specified integer node value to see if
 116     /// it can be simplified or if things it uses can be simplified by bit
 117     /// propagation.  If so, return true.
 118     bool SimplifyDemandedBits(SDOperand Op) {
 119       TargetLowering::TargetLoweringOpt TLO(DAG);
 120       uint64_t KnownZero, KnownOne;
 121       uint64_t Demanded = MVT::getIntVTBitMask(Op.getValueType());
 122       if (!TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
 123         return false;
 124
 125       // Revisit the node.
 126       WorkList.push_back(Op.Val);
 127
 128       // Replace the old value with the new one.
 129       ++NodesCombined;
 130       DEBUG(std::cerr << "\nReplacing "; TLO.Old.Val->dump();
 131             std::cerr << "\nWith: "; TLO.New.Val->dump());
 132
 133       std::vector<SDNode*> NowDead;
 134       DAG.ReplaceAllUsesOfValueWith(TLO.Old, TLO.New, NowDead);
 135
 136       // Push the new node and any (possibly new) users onto the worklist.
 137       WorkList.push_back(TLO.New.Val);
 138       AddUsersToWorkList(TLO.New.Val);
 139
 140       // Nodes can end up on the worklist more than once.  Make sure we do
 141       // not process a node that has been replaced.
 142       for (unsigned i = 0, e = NowDead.size(); i != e; ++i)
 143         removeFromWorkList(NowDead[i]);
 144
 145       // Finally, if the node is now dead, remove it from the graph.  The node
 146       // may not be dead if the replacement process recursively simplified to
 147       // something else needing this node.
 148       if (TLO.Old.Val->use_empty()) {
 149         removeFromWorkList(TLO.Old.Val);
 150         DAG.DeleteNode(TLO.Old.Val);
 151       }
 152       return true;
 153     }
 154
 155     /// visit - call the node-specific routine that knows how to fold each
 156     /// particular type of node.
 157     SDOperand visit(SDNode *N);
 158
 159     // Visitation implementation - Implement dag node combining for different
 160     // node types.  The semantics are as follows:
 161     // Return Value:
 162     //   SDOperand.Val == 0   - No change was made
 163     //   SDOperand.Val == N   - N was replaced, is dead, and is already handled.
 164     //   otherwise            - N should be replaced by the returned Operand.
 165     //
 166     SDOperand visitTokenFactor(SDNode *N);
 167     SDOperand visitADD(SDNode *N);
 168     SDOperand visitSUB(SDNode *N);
 169     SDOperand visitMUL(SDNode *N);
 170     SDOperand visitSDIV(SDNode *N);
 171     SDOperand visitUDIV(SDNode *N);
 172     SDOperand visitSREM(SDNode *N);
 173     SDOperand visitUREM(SDNode *N);
 174     SDOperand visitMULHU(SDNode *N);
 175     SDOperand visitMULHS(SDNode *N);
 176     SDOperand visitAND(SDNode *N);
 177     SDOperand visitOR(SDNode *N);
 178     SDOperand visitXOR(SDNode *N);
 179     SDOperand visitVBinOp(SDNode *N, ISD::NodeType IntOp, ISD::NodeType FPOp);
 180     SDOperand visitSHL(SDNode *N);
 181     SDOperand visitSRA(SDNode *N);
 182     SDOperand visitSRL(SDNode *N);
 183     SDOperand visitCTLZ(SDNode *N);
 184     SDOperand visitCTTZ(SDNode *N);
 185     SDOperand visitCTPOP(SDNode *N);
 186     SDOperand visitSELECT(SDNode *N);
 187     SDOperand visitSELECT_CC(SDNode *N);
 188     SDOperand visitSETCC(SDNode *N);
 189     SDOperand visitSIGN_EXTEND(SDNode *N);
 190     SDOperand visitZERO_EXTEND(SDNode *N);
 191     SDOperand visitANY_EXTEND(SDNode *N);
 192     SDOperand visitSIGN_EXTEND_INREG(SDNode *N);
 193     SDOperand visitTRUNCATE(SDNode *N);
 194     SDOperand visitBIT_CONVERT(SDNode *N);
 195     SDOperand visitVBIT_CONVERT(SDNode *N);
 196     SDOperand visitFADD(SDNode *N);
 197     SDOperand visitFSUB(SDNode *N);
 198     SDOperand visitFMUL(SDNode *N);
 199     SDOperand visitFDIV(SDNode *N);
 200     SDOperand visitFREM(SDNode *N);
 201     SDOperand visitFCOPYSIGN(SDNode *N);
 202     SDOperand visitSINT_TO_FP(SDNode *N);
 203     SDOperand visitUINT_TO_FP(SDNode *N);
 204     SDOperand visitFP_TO_SINT(SDNode *N);
 205     SDOperand visitFP_TO_UINT(SDNode *N);
 206     SDOperand visitFP_ROUND(SDNode *N);
 207     SDOperand visitFP_ROUND_INREG(SDNode *N);
 208     SDOperand visitFP_EXTEND(SDNode *N);
 209     SDOperand visitFNEG(SDNode *N);
 210     SDOperand visitFABS(SDNode *N);
 211     SDOperand visitBRCOND(SDNode *N);
 212     SDOperand visitBR_CC(SDNode *N);
 213     SDOperand visitLOAD(SDNode *N);
 214     SDOperand visitXEXTLOAD(SDNode *N);
 215     SDOperand visitSTORE(SDNode *N);
 216     SDOperand visitINSERT_VECTOR_ELT(SDNode *N);
 217     SDOperand visitVINSERT_VECTOR_ELT(SDNode *N);
 218     SDOperand visitVBUILD_VECTOR(SDNode *N);
 219     SDOperand visitVECTOR_SHUFFLE(SDNode *N);
 220     SDOperand visitVVECTOR_SHUFFLE(SDNode *N);
 221
 222     SDOperand XformToShuffleWithZero(SDNode *N);
 223     SDOperand ReassociateOps(unsigned Opc, SDOperand LHS, SDOperand RHS);
 224
 225     bool SimplifySelectOps(SDNode *SELECT, SDOperand LHS, SDOperand RHS);
 226     SDOperand SimplifyBinOpWithSameOpcodeHands(SDNode *N);
 227     SDOperand SimplifySelect(SDOperand N0, SDOperand N1, SDOperand N2);
 228     SDOperand SimplifySelectCC(SDOperand N0, SDOperand N1, SDOperand N2,
 229                                SDOperand N3, ISD::CondCode CC);
 230     SDOperand SimplifySetCC(MVT::ValueType VT, SDOperand N0, SDOperand N1,
 231                             ISD::CondCode Cond, bool foldBooleans = true);
 232     SDOperand ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(SDNode *, MVT::ValueType);
 233     SDOperand BuildSDIV(SDNode *N);
 234     SDOperand BuildUDIV(SDNode *N);
 235 public:
 236     DAGCombiner(SelectionDAG &D)
 237       : DAG(D), TLI(D.getTargetLoweringInfo()), AfterLegalize(false) {}
 238
 239     /// Run - runs the dag combiner on all nodes in the work list
 240     void Run(bool RunningAfterLegalize);
 241   };
 242 }
 243
 244 //===----------------------------------------------------------------------===//
 245 //  TargetLowering::DAGCombinerInfo implementation
 246 //===----------------------------------------------------------------------===//
 247
 248 void TargetLowering::DAGCombinerInfo::AddToWorklist(SDNode *N) {
 249   ((DAGCombiner*)DC)->AddToWorkList(N);
 250 }
 251
 252 SDOperand TargetLowering::DAGCombinerInfo::
 253 CombineTo(SDNode *N, const std::vector<SDOperand> &To) {
 254   return ((DAGCombiner*)DC)->CombineTo(N, To);
 255 }
 256
 257 SDOperand TargetLowering::DAGCombinerInfo::
 258 CombineTo(SDNode *N, SDOperand Res) {
 259   return ((DAGCombiner*)DC)->CombineTo(N, Res);
 260 }
 261
 262
 263 SDOperand TargetLowering::DAGCombinerInfo::
 264 CombineTo(SDNode *N, SDOperand Res0, SDOperand Res1) {
 265   return ((DAGCombiner*)DC)->CombineTo(N, Res0, Res1);
 266 }
 267
 268
 269
 270
 271 //===----------------------------------------------------------------------===//
 272
 273
 274 struct ms {
 275   int64_t m;  // magic number
 276   int64_t s;  // shift amount
 277 };
 278
 279 struct mu {
 280   uint64_t m; // magic number
 281   int64_t a;  // add indicator
 282   int64_t s;  // shift amount
 283 };
 284
 285 /// magic - calculate the magic numbers required to codegen an integer sdiv as
 286 /// a sequence of multiply and shifts.  Requires that the divisor not be 0, 1,
 287 /// or -1.
 288 static ms magic32(int32_t d) {
 289   int32_t p;
 290   uint32_t ad, anc, delta, q1, r1, q2, r2, t;
 291   const uint32_t two31 = 0x80000000U;
 292   struct ms mag;
 293
 294   ad = abs(d);
 295   t = two31 + ((uint32_t)d >> 31);
 296   anc = t - 1 - t%ad;   // absolute value of nc
 297   p = 31;               // initialize p
 298   q1 = two31/anc;       // initialize q1 = 2p/abs(nc)
 299   r1 = two31 - q1*anc;  // initialize r1 = rem(2p,abs(nc))
 300   q2 = two31/ad;        // initialize q2 = 2p/abs(d)
 301   r2 = two31 - q2*ad;   // initialize r2 = rem(2p,abs(d))
 302   do {
 303     p = p + 1;
 304     q1 = 2*q1;        // update q1 = 2p/abs(nc)
 305     r1 = 2*r1;        // update r1 = rem(2p/abs(nc))
 306     if (r1 >= anc) {  // must be unsigned comparison
 307       q1 = q1 + 1;
 308       r1 = r1 - anc;
 309     }
 310     q2 = 2*q2;        // update q2 = 2p/abs(d)
 311     r2 = 2*r2;        // update r2 = rem(2p/abs(d))
 312     if (r2 >= ad) {   // must be unsigned comparison
 313       q2 = q2 + 1;
 314       r2 = r2 - ad;
 315     }
 316     delta = ad - r2;
 317   } while (q1 < delta || (q1 == delta && r1 == 0));
 318
 319   mag.m = (int32_t)(q2 + 1); // make sure to sign extend
 320   if (d < 0) mag.m = -mag.m; // resulting magic number
 321   mag.s = p - 32;            // resulting shift
 322   return mag;
 323 }
 324
 325 /// magicu - calculate the magic numbers required to codegen an integer udiv as
 326 /// a sequence of multiply, add and shifts.  Requires that the divisor not be 0.
 327 static mu magicu32(uint32_t d) {
 328   int32_t p;
 329   uint32_t nc, delta, q1, r1, q2, r2;
 330   struct mu magu;
 331   magu.a = 0;               // initialize "add" indicator
 332   nc = - 1 - (-d)%d;
 333   p = 31;                   // initialize p
 334   q1 = 0x80000000/nc;       // initialize q1 = 2p/nc
 335   r1 = 0x80000000 - q1*nc;  // initialize r1 = rem(2p,nc)
 336   q2 = 0x7FFFFFFF/d;        // initialize q2 = (2p-1)/d
 337   r2 = 0x7FFFFFFF - q2*d;   // initialize r2 = rem((2p-1),d)
 338   do {
 339     p = p + 1;
 340     if (r1 >= nc - r1 ) {
 341       q1 = 2*q1 + 1;  // update q1
 342       r1 = 2*r1 - nc; // update r1
 343     }
 344     else {
 345       q1 = 2*q1; // update q1
 346       r1 = 2*r1; // update r1
 347     }
 348     if (r2 + 1 >= d - r2) {
 349       if (q2 >= 0x7FFFFFFF) magu.a = 1;
 350       q2 = 2*q2 + 1;     // update q2
 351       r2 = 2*r2 + 1 - d; // update r2
 352     }
 353     else {
 354       if (q2 >= 0x80000000) magu.a = 1;
 355       q2 = 2*q2;     // update q2
 356       r2 = 2*r2 + 1; // update r2
 357     }
 358     delta = d - 1 - r2;
 359   } while (p < 64 && (q1 < delta || (q1 == delta && r1 == 0)));
 360   magu.m = q2 + 1; // resulting magic number
 361   magu.s = p - 32;  // resulting shift
 362   return magu;
 363 }
 364
 365 /// magic - calculate the magic numbers required to codegen an integer sdiv as
 366 /// a sequence of multiply and shifts.  Requires that the divisor not be 0, 1,
 367 /// or -1.
 368 static ms magic64(int64_t d) {
 369   int64_t p;
 370   uint64_t ad, anc, delta, q1, r1, q2, r2, t;
 371   const uint64_t two63 = 9223372036854775808ULL; // 2^63
 372   struct ms mag;
 373
 374   ad = d >= 0 ? d : -d;
 375   t = two63 + ((uint64_t)d >> 63);
 376   anc = t - 1 - t%ad;   // absolute value of nc
 377   p = 63;               // initialize p
 378   q1 = two63/anc;       // initialize q1 = 2p/abs(nc)
 379   r1 = two63 - q1*anc;  // initialize r1 = rem(2p,abs(nc))
 380   q2 = two63/ad;        // initialize q2 = 2p/abs(d)
 381   r2 = two63 - q2*ad;   // initialize r2 = rem(2p,abs(d))
 382   do {
 383     p = p + 1;
 384     q1 = 2*q1;        // update q1 = 2p/abs(nc)
 385     r1 = 2*r1;        // update r1 = rem(2p/abs(nc))
 386     if (r1 >= anc) {  // must be unsigned comparison
 387       q1 = q1 + 1;
 388       r1 = r1 - anc;
 389     }
 390     q2 = 2*q2;        // update q2 = 2p/abs(d)
 391     r2 = 2*r2;        // update r2 = rem(2p/abs(d))
 392     if (r2 >= ad) {   // must be unsigned comparison
 393       q2 = q2 + 1;
 394       r2 = r2 - ad;
 395     }
 396     delta = ad - r2;
 397   } while (q1 < delta || (q1 == delta && r1 == 0));
 398
 399   mag.m = q2 + 1;
 400   if (d < 0) mag.m = -mag.m; // resulting magic number
 401   mag.s = p - 64;            // resulting shift
 402   return mag;
 403 }
 404
 405 /// magicu - calculate the magic numbers required to codegen an integer udiv as
 406 /// a sequence of multiply, add and shifts.  Requires that the divisor not be 0.
 407 static mu magicu64(uint64_t d)
 408 {
 409   int64_t p;
 410   uint64_t nc, delta, q1, r1, q2, r2;
 411   struct mu magu;
 412   magu.a = 0;               // initialize "add" indicator
 413   nc = - 1 - (-d)%d;
 414   p = 63;                   // initialize p
 415   q1 = 0x8000000000000000ull/nc;       // initialize q1 = 2p/nc
 416   r1 = 0x8000000000000000ull - q1*nc;  // initialize r1 = rem(2p,nc)
 417   q2 = 0x7FFFFFFFFFFFFFFFull/d;        // initialize q2 = (2p-1)/d
 418   r2 = 0x7FFFFFFFFFFFFFFFull - q2*d;   // initialize r2 = rem((2p-1),d)
 419   do {
 420     p = p + 1;
 421     if (r1 >= nc - r1 ) {
 422       q1 = 2*q1 + 1;  // update q1
 423       r1 = 2*r1 - nc; // update r1
 424     }
 425     else {
 426       q1 = 2*q1; // update q1
 427       r1 = 2*r1; // update r1
 428     }
 429     if (r2 + 1 >= d - r2) {
 430       if (q2 >= 0x7FFFFFFFFFFFFFFFull) magu.a = 1;
 431       q2 = 2*q2 + 1;     // update q2
 432       r2 = 2*r2 + 1 - d; // update r2
 433     }
 434     else {
 435       if (q2 >= 0x8000000000000000ull) magu.a = 1;
 436       q2 = 2*q2;     // update q2
 437       r2 = 2*r2 + 1; // update r2
 438     }
 439     delta = d - 1 - r2;
 440   } while (p < 64 && (q1 < delta || (q1 == delta && r1 == 0)));
 441   magu.m = q2 + 1; // resulting magic number
 442   magu.s = p - 64;  // resulting shift
 443   return magu;
 444 }
 445
 446 // isSetCCEquivalent - Return true if this node is a setcc, or is a select_cc
 447 // that selects between the values 1 and 0, making it equivalent to a setcc.
 448 // Also, set the incoming LHS, RHS, and CC references to the appropriate
 449 // nodes based on the type of node we are checking.  This simplifies life a
 450 // bit for the callers.
 451 static bool isSetCCEquivalent(SDOperand N, SDOperand &LHS, SDOperand &RHS,
 452                               SDOperand &CC) {
 453   if (N.getOpcode() == ISD::SETCC) {
 454     LHS = N.getOperand(0);
 455     RHS = N.getOperand(1);
 456     CC  = N.getOperand(2);
 457     return true;
 458   }
 459   if (N.getOpcode() == ISD::SELECT_CC &&
 460       N.getOperand(2).getOpcode() == ISD::Constant &&
 461       N.getOperand(3).getOpcode() == ISD::Constant &&
 462       cast<ConstantSDNode>(N.getOperand(2))->getValue() == 1 &&
 463       cast<ConstantSDNode>(N.getOperand(3))->isNullValue()) {
 464     LHS = N.getOperand(0);
 465     RHS = N.getOperand(1);
 466     CC  = N.getOperand(4);
 467     return true;
 468   }
 469   return false;
 470 }
 471
 472 // isOneUseSetCC - Return true if this is a SetCC-equivalent operation with only
 473 // one use.  If this is true, it allows the users to invert the operation for
 474 // free when it is profitable to do so.
 475 static bool isOneUseSetCC(SDOperand N) {
 476   SDOperand N0, N1, N2;
 477   if (isSetCCEquivalent(N, N0, N1, N2) && N.Val->hasOneUse())
 478     return true;
 479   return false;
 480 }
 481
 482 // FIXME: This should probably go in the ISD class rather than being duplicated
 483 // in several files.
 484 static bool isCommutativeBinOp(unsigned Opcode) {
 485   switch (Opcode) {
 486     case ISD::ADD:
 487     case ISD::MUL:
 488     case ISD::AND:
 489     case ISD::OR:
 490     case ISD::XOR: return true;
 491     default: return false; // FIXME: Need commutative info for user ops!
 492   }
 493 }
 494
 495 SDOperand DAGCombiner::ReassociateOps(unsigned Opc, SDOperand N0, SDOperand N1){
 496   MVT::ValueType VT = N0.getValueType();
 497   // reassoc. (op (op x, c1), y) -> (op (op x, y), c1) iff x+c1 has one use
 498   // reassoc. (op (op x, c1), c2) -> (op x, (op c1, c2))
 499   if (N0.getOpcode() == Opc && isa<ConstantSDNode>(N0.getOperand(1))) {
 500     if (isa<ConstantSDNode>(N1)) {
 501       SDOperand OpNode = DAG.getNode(Opc, VT, N0.getOperand(1), N1);
 502       AddToWorkList(OpNode.Val);
 503       return DAG.getNode(Opc, VT, OpNode, N0.getOperand(0));
 504     } else if (N0.hasOneUse()) {
 505       SDOperand OpNode = DAG.getNode(Opc, VT, N0.getOperand(0), N1);
 506       AddToWorkList(OpNode.Val);
 507       return DAG.getNode(Opc, VT, OpNode, N0.getOperand(1));
 508     }
 509   }
 510   // reassoc. (op y, (op x, c1)) -> (op (op x, y), c1) iff x+c1 has one use
 511   // reassoc. (op c2, (op x, c1)) -> (op x, (op c1, c2))
 512   if (N1.getOpcode() == Opc && isa<ConstantSDNode>(N1.getOperand(1))) {
 513     if (isa<ConstantSDNode>(N0)) {
 514       SDOperand OpNode = DAG.getNode(Opc, VT, N1.getOperand(1), N0);
 515       AddToWorkList(OpNode.Val);
 516       return DAG.getNode(Opc, VT, OpNode, N1.getOperand(0));
 517     } else if (N1.hasOneUse()) {
 518       SDOperand OpNode = DAG.getNode(Opc, VT, N1.getOperand(0), N0);
 519       AddToWorkList(OpNode.Val);
 520       return DAG.getNode(Opc, VT, OpNode, N1.getOperand(1));
 521     }
 522   }
 523   return SDOperand();
 524 }
 525
 526 void DAGCombiner::Run(bool RunningAfterLegalize) {
 527   // set the instance variable, so that the various visit routines may use it.
 528   AfterLegalize = RunningAfterLegalize;
 529
 530   // Add all the dag nodes to the worklist.
 531   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
 532        E = DAG.allnodes_end(); I != E; ++I)
 533     WorkList.push_back(I);
 534
 535   // Create a dummy node (which is not added to allnodes), that adds a reference
 536   // to the root node, preventing it from being deleted, and tracking any
 537   // changes of the root.
 538   HandleSDNode Dummy(DAG.getRoot());
 539
 540
 541   /// DagCombineInfo - Expose the DAG combiner to the target combiner impls.
 542   TargetLowering::DAGCombinerInfo
 543     DagCombineInfo(DAG, !RunningAfterLegalize, this);
 544
 545   // while the worklist isn't empty, inspect the node on the end of it and
 546   // try and combine it.
 547   while (!WorkList.empty()) {
 548     SDNode *N = WorkList.back();
 549     WorkList.pop_back();
 550
 551     // If N has no uses, it is dead.  Make sure to revisit all N's operands once
 552     // N is deleted from the DAG, since they too may now be dead or may have a
 553     // reduced number of uses, allowing other xforms.
 554     if (N->use_empty() && N != &Dummy) {
 555       for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
 556         WorkList.push_back(N->getOperand(i).Val);
 557
 558       removeFromWorkList(N);
 559       DAG.DeleteNode(N);
 560       continue;
 561     }
 562
 563     SDOperand RV = visit(N);
 564
 565     // If nothing happened, try a target-specific DAG combine.
 566     if (RV.Val == 0) {
 567       if (N->getOpcode() >= ISD::BUILTIN_OP_END ||
 568           TLI.hasTargetDAGCombine((ISD::NodeType)N->getOpcode()))
 569         RV = TLI.PerformDAGCombine(N, DagCombineInfo);
 570     }
 571
 572     if (RV.Val) {
 573       ++NodesCombined;
 574       // If we get back the same node we passed in, rather than a new node or
 575       // zero, we know that the node must have defined multiple values and
 576       // CombineTo was used.  Since CombineTo takes care of the worklist
 577       // mechanics for us, we have no work to do in this case.
 578       if (RV.Val != N) {
 579         DEBUG(std::cerr << "\nReplacing "; N->dump();
 580               std::cerr << "\nWith: "; RV.Val->dump();
 581               std::cerr << '\n');
 582         std::vector<SDNode*> NowDead;
 583         DAG.ReplaceAllUsesWith(N, std::vector<SDOperand>(1, RV), &NowDead);
 584
 585         // Push the new node and any users onto the worklist
 586         WorkList.push_back(RV.Val);
 587         AddUsersToWorkList(RV.Val);
 588
 589         // Nodes can end up on the worklist more than once.  Make sure we do
 590         // not process a node that has been replaced.
 591         removeFromWorkList(N);
 592         for (unsigned i = 0, e = NowDead.size(); i != e; ++i)
 593           removeFromWorkList(NowDead[i]);
 594
 595         // Finally, since the node is now dead, remove it from the graph.
 596         DAG.DeleteNode(N);
 597       }
 598     }
 599   }
 600
 601   // If the root changed (e.g. it was a dead load, update the root).
 602   DAG.setRoot(Dummy.getValue());
 603 }
 604
 605 SDOperand DAGCombiner::visit(SDNode *N) {
 606   switch(N->getOpcode()) {
 607   default: break;
 608   case ISD::TokenFactor:        return visitTokenFactor(N);
 609   case ISD::ADD:                return visitADD(N);
 610   case ISD::SUB:                return visitSUB(N);
 611   case ISD::MUL:                return visitMUL(N);
 612   case ISD::SDIV:               return visitSDIV(N);
 613   case ISD::UDIV:               return visitUDIV(N);
 614   case ISD::SREM:               return visitSREM(N);
 615   case ISD::UREM:               return visitUREM(N);
 616   case ISD::MULHU:              return visitMULHU(N);
 617   case ISD::MULHS:              return visitMULHS(N);
 618   case ISD::AND:                return visitAND(N);
 619   case ISD::OR:                 return visitOR(N);
 620   case ISD::XOR:                return visitXOR(N);
 621   case ISD::SHL:                return visitSHL(N);
 622   case ISD::SRA:                return visitSRA(N);
 623   case ISD::SRL:                return visitSRL(N);
 624   case ISD::CTLZ:               return visitCTLZ(N);
 625   case ISD::CTTZ:               return visitCTTZ(N);
 626   case ISD::CTPOP:              return visitCTPOP(N);
 627   case ISD::SELECT:             return visitSELECT(N);
 628   case ISD::SELECT_CC:          return visitSELECT_CC(N);
 629   case ISD::SETCC:              return visitSETCC(N);
 630   case ISD::SIGN_EXTEND:        return visitSIGN_EXTEND(N);
 631   case ISD::ZERO_EXTEND:        return visitZERO_EXTEND(N);
 632   case ISD::ANY_EXTEND:         return visitANY_EXTEND(N);
 633   case ISD::SIGN_EXTEND_INREG:  return visitSIGN_EXTEND_INREG(N);
 634   case ISD::TRUNCATE:           return visitTRUNCATE(N);
 635   case ISD::BIT_CONVERT:        return visitBIT_CONVERT(N);
 636   case ISD::VBIT_CONVERT:       return visitVBIT_CONVERT(N);
 637   case ISD::FADD:               return visitFADD(N);
 638   case ISD::FSUB:               return visitFSUB(N);
 639   case ISD::FMUL:               return visitFMUL(N);
 640   case ISD::FDIV:               return visitFDIV(N);
 641   case ISD::FREM:               return visitFREM(N);
 642   case ISD::FCOPYSIGN:          return visitFCOPYSIGN(N);
 643   case ISD::SINT_TO_FP:         return visitSINT_TO_FP(N);
 644   case ISD::UINT_TO_FP:         return visitUINT_TO_FP(N);
 645   case ISD::FP_TO_SINT:         return visitFP_TO_SINT(N);
 646   case ISD::FP_TO_UINT:         return visitFP_TO_UINT(N);
 647   case ISD::FP_ROUND:           return visitFP_ROUND(N);
 648   case ISD::FP_ROUND_INREG:     return visitFP_ROUND_INREG(N);
 649   case ISD::FP_EXTEND:          return visitFP_EXTEND(N);
 650   case ISD::FNEG:               return visitFNEG(N);
 651   case ISD::FABS:               return visitFABS(N);
 652   case ISD::BRCOND:             return visitBRCOND(N);
 653   case ISD::BR_CC:              return visitBR_CC(N);
 654   case ISD::LOAD:               return visitLOAD(N);
 655   case ISD::EXTLOAD:
 656   case ISD::SEXTLOAD:
 657   case ISD::ZEXTLOAD:           return visitXEXTLOAD(N);
 658   case ISD::STORE:              return visitSTORE(N);
 659   case ISD::INSERT_VECTOR_ELT:  return visitINSERT_VECTOR_ELT(N);
 660   case ISD::VINSERT_VECTOR_ELT: return visitVINSERT_VECTOR_ELT(N);
 661   case ISD::VBUILD_VECTOR:      return visitVBUILD_VECTOR(N);
 662   case ISD::VECTOR_SHUFFLE:     return visitVECTOR_SHUFFLE(N);
 663   case ISD::VVECTOR_SHUFFLE:    return visitVVECTOR_SHUFFLE(N);
 664   case ISD::VADD:               return visitVBinOp(N, ISD::ADD , ISD::FADD);
 665   case ISD::VSUB:               return visitVBinOp(N, ISD::SUB , ISD::FSUB);
 666   case ISD::VMUL:               return visitVBinOp(N, ISD::MUL , ISD::FMUL);
 667   case ISD::VSDIV:              return visitVBinOp(N, ISD::SDIV, ISD::FDIV);
 668   case ISD::VUDIV:              return visitVBinOp(N, ISD::UDIV, ISD::UDIV);
 669   case ISD::VAND:               return visitVBinOp(N, ISD::AND , ISD::AND);
 670   case ISD::VOR:                return visitVBinOp(N, ISD::OR  , ISD::OR);
 671   case ISD::VXOR:               return visitVBinOp(N, ISD::XOR , ISD::XOR);
 672   }
 673   return SDOperand();
 674 }
 675
 676 SDOperand DAGCombiner::visitTokenFactor(SDNode *N) {
 677   std::vector<SDOperand> Ops;
 678   bool Changed = false;
 679
 680   // If the token factor has two operands and one is the entry token, replace
 681   // the token factor with the other operand.
 682   if (N->getNumOperands() == 2) {
 683     if (N->getOperand(0).getOpcode() == ISD::EntryToken)
 684       return N->getOperand(1);
 685     if (N->getOperand(1).getOpcode() == ISD::EntryToken)
 686       return N->getOperand(0);
 687   }
 688
 689   // fold (tokenfactor (tokenfactor)) -> tokenfactor
 690   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 691     SDOperand Op = N->getOperand(i);
 692     if (Op.getOpcode() == ISD::TokenFactor && Op.hasOneUse()) {
 693       AddToWorkList(Op.Val);  // Remove dead node.
 694       Changed = true;
 695       for (unsigned j = 0, e = Op.getNumOperands(); j != e; ++j)
 696         Ops.push_back(Op.getOperand(j));
 697     } else {
 698       Ops.push_back(Op);
 699     }
 700   }
 701   if (Changed)
 702     return DAG.getNode(ISD::TokenFactor, MVT::Other, Ops);
 703   return SDOperand();
 704 }
 705
 706 SDOperand DAGCombiner::visitADD(SDNode *N) {
 707   SDOperand N0 = N->getOperand(0);
 708   SDOperand N1 = N->getOperand(1);
 709   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
 710   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
 711   MVT::ValueType VT = N0.getValueType();
 712
 713   // fold (add c1, c2) -> c1+c2
 714   if (N0C && N1C)
 715     return DAG.getNode(ISD::ADD, VT, N0, N1);
 716   // canonicalize constant to RHS
 717   if (N0C && !N1C)
 718     return DAG.getNode(ISD::ADD, VT, N1, N0);
 719   // fold (add x, 0) -> x
 720   if (N1C && N1C->isNullValue())
 721     return N0;
 722   // fold ((c1-A)+c2) -> (c1+c2)-A
 723   if (N1C && N0.getOpcode() == ISD::SUB)
 724     if (ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getOperand(0)))
 725       return DAG.getNode(ISD::SUB, VT,
 726                          DAG.getConstant(N1C->getValue()+N0C->getValue(), VT),
 727                          N0.getOperand(1));
 728   // reassociate add
 729   SDOperand RADD = ReassociateOps(ISD::ADD, N0, N1);
 730   if (RADD.Val != 0)
 731     return RADD;
 732   // fold ((0-A) + B) -> B-A
 733   if (N0.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N0.getOperand(0)) &&
 734       cast<ConstantSDNode>(N0.getOperand(0))->isNullValue())
 735     return DAG.getNode(ISD::SUB, VT, N1, N0.getOperand(1));
 736   // fold (A + (0-B)) -> A-B
 737   if (N1.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N1.getOperand(0)) &&
 738       cast<ConstantSDNode>(N1.getOperand(0))->isNullValue())
 739     return DAG.getNode(ISD::SUB, VT, N0, N1.getOperand(1));
 740   // fold (A+(B-A)) -> B
 741   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(1))
 742     return N1.getOperand(0);
 743
 744   if (!MVT::isVector(VT) && SimplifyDemandedBits(SDOperand(N, 0)))
 745     return SDOperand(N, 0);
 746
 747   // fold (a+b) -> (a|b) iff a and b share no bits.
 748   if (MVT::isInteger(VT) && !MVT::isVector(VT)) {
 749     uint64_t LHSZero, LHSOne;
 750     uint64_t RHSZero, RHSOne;
 751     uint64_t Mask = MVT::getIntVTBitMask(VT);
 752     TLI.ComputeMaskedBits(N0, Mask, LHSZero, LHSOne);
 753     if (LHSZero) {
 754       TLI.ComputeMaskedBits(N1, Mask, RHSZero, RHSOne);
 755
 756       // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
 757       // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
 758       if ((RHSZero & (~LHSZero & Mask)) == (~LHSZero & Mask) ||
 759           (LHSZero & (~RHSZero & Mask)) == (~RHSZero & Mask))
 760         return DAG.getNode(ISD::OR, VT, N0, N1);
 761     }
 762   }
 763
 764   return SDOperand();
 765 }
 766
 767 SDOperand DAGCombiner::visitSUB(SDNode *N) {
 768   SDOperand N0 = N->getOperand(0);
 769   SDOperand N1 = N->getOperand(1);
 770   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.Val);
 771   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val);
 772   MVT::ValueType VT = N0.getValueType();
 773
 774   // fold (sub x, x) -> 0
 775   if (N0 == N1)
 776     return DAG.getConstant(0, N->getValueType(0));
 777   // fold (sub c1, c2) -> c1-c2
 778   if (N0C && N1C)
 779     return DAG.getNode(ISD::SUB, VT, N0, N1);
 780   // fold (sub x, c) -> (add x, -c)
 781   if (N1C)
 782     return DAG.getNode(ISD::ADD, VT, N0, DAG.getConstant(-N1C->getValue(), VT));
 783   // fold (A+B)-A -> B
 784   if (N0.getOpcode() == ISD::ADD && N0.getOperand(0) == N1)
 785     return N0.getOperand(1);
 786   // fold (A+B)-B -> A
 787   if (N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1)
 788     return N0.getOperand(0);
 789   return SDOperand();
 790 }
 791
 792 SDOperand DAGCombiner::visitMUL(SDNode *N) {
 793   SDOperand N0 = N->getOperand(0);
 794   SDOperand N1 = N->getOperand(1);
 795   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
 796   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
 797   MVT::ValueType VT = N0.getValueType();
 798
 799   // fold (mul c1, c2) -> c1*c2
 800   if (N0C && N1C)
 801     return DAG.getNode(ISD::MUL, VT, N0, N1);
 802   // canonicalize constant to RHS
 803   if (N0C && !N1C)
 804     return DAG.getNode(ISD::MUL, VT, N1, N0);
 805   // fold (mul x, 0) -> 0
 806   if (N1C && N1C->isNullValue())
 807     return N1;
 808   // fold (mul x, -1) -> 0-x
 809   if (N1C && N1C->isAllOnesValue())
 810     return DAG.getNode(ISD::SUB, VT, DAG.getConstant(0, VT), N0);
 811   // fold (mul x, (1 << c)) -> x << c
 812   if (N1C && isPowerOf2_64(N1C->getValue()))
 813     return DAG.getNode(ISD::SHL, VT, N0,
 814                        DAG.getConstant(Log2_64(N1C->getValue()),
 815                                        TLI.getShiftAmountTy()));
 816   // fold (mul x, -(1 << c)) -> -(x << c) or (-x) << c
 817   if (N1C && isPowerOf2_64(-N1C->getSignExtended())) {
 818     // FIXME: If the input is something that is easily negated (e.g. a
 819     // single-use add), we should put the negate there.
 820     return DAG.getNode(ISD::SUB, VT, DAG.getConstant(0, VT),
 821                        DAG.getNode(ISD::SHL, VT, N0,
 822                             DAG.getConstant(Log2_64(-N1C->getSignExtended()),
 823                                             TLI.getShiftAmountTy())));
 824   }
 825
 826   // (mul (shl X, c1), c2) -> (mul X, c2 << c1)
 827   if (N1C && N0.getOpcode() == ISD::SHL &&
 828       isa<ConstantSDNode>(N0.getOperand(1))) {
 829     SDOperand C3 = DAG.getNode(ISD::SHL, VT, N1, N0.getOperand(1));
 830     AddToWorkList(C3.Val);
 831     return DAG.getNode(ISD::MUL, VT, N0.getOperand(0), C3);
 832   }
 833
 834   // Change (mul (shl X, C), Y) -> (shl (mul X, Y), C) when the shift has one
 835   // use.
 836   {
 837     SDOperand Sh(0,0), Y(0,0);
 838     // Check for both (mul (shl X, C), Y)  and  (mul Y, (shl X, C)).
 839     if (N0.getOpcode() == ISD::SHL && isa<ConstantSDNode>(N0.getOperand(1)) &&
 840         N0.Val->hasOneUse()) {
 841       Sh = N0; Y = N1;
 842     } else if (N1.getOpcode() == ISD::SHL &&
 843                isa<ConstantSDNode>(N1.getOperand(1)) && N1.Val->hasOneUse()) {
 844       Sh = N1; Y = N0;
 845     }
 846     if (Sh.Val) {
 847       SDOperand Mul = DAG.getNode(ISD::MUL, VT, Sh.getOperand(0), Y);
 848       return DAG.getNode(ISD::SHL, VT, Mul, Sh.getOperand(1));
 849     }
 850   }
 851   // fold (mul (add x, c1), c2) -> (add (mul x, c2), c1*c2)
 852   if (N1C && N0.getOpcode() == ISD::ADD && N0.Val->hasOneUse() &&
 853       isa<ConstantSDNode>(N0.getOperand(1))) {
 854     return DAG.getNode(ISD::ADD, VT,
 855                        DAG.getNode(ISD::MUL, VT, N0.getOperand(0), N1),
 856                        DAG.getNode(ISD::MUL, VT, N0.getOperand(1), N1));
 857   }
 858
 859   // reassociate mul
 860   SDOperand RMUL = ReassociateOps(ISD::MUL, N0, N1);
 861   if (RMUL.Val != 0)
 862     return RMUL;
 863   return SDOperand();
 864 }
 865
 866 SDOperand DAGCombiner::visitSDIV(SDNode *N) {
 867   SDOperand N0 = N->getOperand(0);
 868   SDOperand N1 = N->getOperand(1);
 869   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.Val);
 870   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val);
 871   MVT::ValueType VT = N->getValueType(0);
 872
 873   // fold (sdiv c1, c2) -> c1/c2
 874   if (N0C && N1C && !N1C->isNullValue())
 875     return DAG.getNode(ISD::SDIV, VT, N0, N1);
 876   // fold (sdiv X, 1) -> X
 877   if (N1C && N1C->getSignExtended() == 1LL)
 878     return N0;
 879   // fold (sdiv X, -1) -> 0-X
 880   if (N1C && N1C->isAllOnesValue())
 881     return DAG.getNode(ISD::SUB, VT, DAG.getConstant(0, VT), N0);
 882   // If we know the sign bits of both operands are zero, strength reduce to a
 883   // udiv instead.  Handles (X&15) /s 4 -> X&15 >> 2
 884   uint64_t SignBit = 1ULL << (MVT::getSizeInBits(VT)-1);
 885   if (TLI.MaskedValueIsZero(N1, SignBit) &&
 886       TLI.MaskedValueIsZero(N0, SignBit))
 887     return DAG.getNode(ISD::UDIV, N1.getValueType(), N0, N1);
 888   // fold (sdiv X, pow2) -> simple ops after legalize
 889   if (N1C && N1C->getValue() && !TLI.isIntDivCheap() &&
 890       (isPowerOf2_64(N1C->getSignExtended()) ||
 891        isPowerOf2_64(-N1C->getSignExtended()))) {
 892     // If dividing by powers of two is cheap, then don't perform the following
 893     // fold.
 894     if (TLI.isPow2DivCheap())
 895       return SDOperand();
 896     int64_t pow2 = N1C->getSignExtended();
 897     int64_t abs2 = pow2 > 0 ? pow2 : -pow2;
 898     unsigned lg2 = Log2_64(abs2);
 899     // Splat the sign bit into the register
 900     SDOperand SGN = DAG.getNode(ISD::SRA, VT, N0,
 901                                 DAG.getConstant(MVT::getSizeInBits(VT)-1,
 902                                                 TLI.getShiftAmountTy()));
 903     AddToWorkList(SGN.Val);
 904     // Add (N0 < 0) ? abs2 - 1 : 0;
 905     SDOperand SRL = DAG.getNode(ISD::SRL, VT, SGN,
 906                                 DAG.getConstant(MVT::getSizeInBits(VT)-lg2,
 907                                                 TLI.getShiftAmountTy()));
 908     SDOperand ADD = DAG.getNode(ISD::ADD, VT, N0, SRL);
 909     AddToWorkList(SRL.Val);
 910     AddToWorkList(ADD.Val);    // Divide by pow2
 911     SDOperand SRA = DAG.getNode(ISD::SRA, VT, ADD,
 912                                 DAG.getConstant(lg2, TLI.getShiftAmountTy()));
 913     // If we're dividing by a positive value, we're done.  Otherwise, we must
 914     // negate the result.
 915     if (pow2 > 0)
 916       return SRA;
 917     AddToWorkList(SRA.Val);
 918     return DAG.getNode(ISD::SUB, VT, DAG.getConstant(0, VT), SRA);
 919   }
 920   // if integer divide is expensive and we satisfy the requirements, emit an
 921   // alternate sequence.
 922   if (N1C && (N1C->getSignExtended() < -1 || N1C->getSignExtended() > 1) &&
 923       !TLI.isIntDivCheap()) {
 924     SDOperand Op = BuildSDIV(N);
 925     if (Op.Val) return Op;
 926   }
 927   return SDOperand();
 928 }
 929
 930 SDOperand DAGCombiner::visitUDIV(SDNode *N) {
 931   SDOperand N0 = N->getOperand(0);
 932   SDOperand N1 = N->getOperand(1);
 933   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.Val);
 934   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val);
 935   MVT::ValueType VT = N->getValueType(0);
 936
 937   // fold (udiv c1, c2) -> c1/c2
 938   if (N0C && N1C && !N1C->isNullValue())
 939     return DAG.getNode(ISD::UDIV, VT, N0, N1);
 940   // fold (udiv x, (1 << c)) -> x >>u c
 941   if (N1C && isPowerOf2_64(N1C->getValue()))
 942     return DAG.getNode(ISD::SRL, VT, N0,
 943                        DAG.getConstant(Log2_64(N1C->getValue()),
 944                                        TLI.getShiftAmountTy()));
 945   // fold (udiv x, (shl c, y)) -> x >>u (log2(c)+y) iff c is power of 2
 946   if (N1.getOpcode() == ISD::SHL) {
 947     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
 948       if (isPowerOf2_64(SHC->getValue())) {
 949         MVT::ValueType ADDVT = N1.getOperand(1).getValueType();
 950         SDOperand Add = DAG.getNode(ISD::ADD, ADDVT, N1.getOperand(1),
 951                                     DAG.getConstant(Log2_64(SHC->getValue()),
 952                                                     ADDVT));
 953         AddToWorkList(Add.Val);
 954         return DAG.getNode(ISD::SRL, VT, N0, Add);
 955       }
 956     }
 957   }
 958   // fold (udiv x, c) -> alternate
 959   if (N1C && N1C->getValue() && !TLI.isIntDivCheap()) {
 960     SDOperand Op = BuildUDIV(N);
 961     if (Op.Val) return Op;
 962   }
 963   return SDOperand();
 964 }
 965
 966 SDOperand DAGCombiner::visitSREM(SDNode *N) {
 967   SDOperand N0 = N->getOperand(0);
 968   SDOperand N1 = N->getOperand(1);
 969   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
 970   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
 971   MVT::ValueType VT = N->getValueType(0);
 972
 973   // fold (srem c1, c2) -> c1%c2
 974   if (N0C && N1C && !N1C->isNullValue())
 975     return DAG.getNode(ISD::SREM, VT, N0, N1);
 976   // If we know the sign bits of both operands are zero, strength reduce to a
 977   // urem instead.  Handles (X & 0x0FFFFFFF) %s 16 -> X&15
 978   uint64_t SignBit = 1ULL << (MVT::getSizeInBits(VT)-1);
 979   if (TLI.MaskedValueIsZero(N1, SignBit) &&
 980       TLI.MaskedValueIsZero(N0, SignBit))
 981     return DAG.getNode(ISD::UREM, VT, N0, N1);
 982   return SDOperand();
 983 }
 984
 985 SDOperand DAGCombiner::visitUREM(SDNode *N) {
 986   SDOperand N0 = N->getOperand(0);
 987   SDOperand N1 = N->getOperand(1);
 988   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
 989   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
 990   MVT::ValueType VT = N->getValueType(0);
 991
 992   // fold (urem c1, c2) -> c1%c2
 993   if (N0C && N1C && !N1C->isNullValue())
 994     return DAG.getNode(ISD::UREM, VT, N0, N1);
 995   // fold (urem x, pow2) -> (and x, pow2-1)
 996   if (N1C && !N1C->isNullValue() && isPowerOf2_64(N1C->getValue()))
 997     return DAG.getNode(ISD::AND, VT, N0, DAG.getConstant(N1C->getValue()-1,VT));
 998   // fold (urem x, (shl pow2, y)) -> (and x, (add (shl pow2, y), -1))
 999   if (N1.getOpcode() == ISD::SHL) {
1000     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
1001       if (isPowerOf2_64(SHC->getValue())) {
1002         SDOperand Add = DAG.getNode(ISD::ADD, VT, N1,DAG.getConstant(~0ULL,VT));
1003         AddToWorkList(Add.Val);
1004         return DAG.getNode(ISD::AND, VT, N0, Add);
1005       }
1006     }
1007   }
1008   return SDOperand();
1009 }
1010
1011 SDOperand DAGCombiner::visitMULHS(SDNode *N) {
1012   SDOperand N0 = N->getOperand(0);
1013   SDOperand N1 = N->getOperand(1);
1014   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1015
1016   // fold (mulhs x, 0) -> 0
1017   if (N1C && N1C->isNullValue())
1018     return N1;
1019   // fold (mulhs x, 1) -> (sra x, size(x)-1)
1020   if (N1C && N1C->getValue() == 1)
1021     return DAG.getNode(ISD::SRA, N0.getValueType(), N0,
1022                        DAG.getConstant(MVT::getSizeInBits(N0.getValueType())-1,
1023                                        TLI.getShiftAmountTy()));
1024   return SDOperand();
1025 }
1026
1027 SDOperand DAGCombiner::visitMULHU(SDNode *N) {
1028   SDOperand N0 = N->getOperand(0);
1029   SDOperand N1 = N->getOperand(1);
1030   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1031
1032   // fold (mulhu x, 0) -> 0
1033   if (N1C && N1C->isNullValue())
1034     return N1;
1035   // fold (mulhu x, 1) -> 0
1036   if (N1C && N1C->getValue() == 1)
1037     return DAG.getConstant(0, N0.getValueType());
1038   return SDOperand();
1039 }
1040
1041 /// SimplifyBinOpWithSameOpcodeHands - If this is a binary operator with
1042 /// two operands of the same opcode, try to simplify it.
1043 SDOperand DAGCombiner::SimplifyBinOpWithSameOpcodeHands(SDNode *N) {
1044   SDOperand N0 = N->getOperand(0), N1 = N->getOperand(1);
1045   MVT::ValueType VT = N0.getValueType();
1046   assert(N0.getOpcode() == N1.getOpcode() && "Bad input!");
1047
1048   // For each of OP in AND/OR/XOR:
1049   // fold (OP (zext x), (zext y)) -> (zext (OP x, y))
1050   // fold (OP (sext x), (sext y)) -> (sext (OP x, y))
1051   // fold (OP (aext x), (aext y)) -> (aext (OP x, y))
1052   // fold (OP (trunc x), (trunc y)) -> (trunc (OP x, y))
1053   if ((N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND||
1054        N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::TRUNCATE) &&
1055       N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType()) {
1056     SDOperand ORNode = DAG.getNode(N->getOpcode(),
1057                                    N0.getOperand(0).getValueType(),
1058                                    N0.getOperand(0), N1.getOperand(0));
1059     AddToWorkList(ORNode.Val);
1060     return DAG.getNode(N0.getOpcode(), VT, ORNode);
1061   }
1062
1063   // For each of OP in SHL/SRL/SRA/AND...
1064   //   fold (and (OP x, z), (OP y, z)) -> (OP (and x, y), z)
1065   //   fold (or  (OP x, z), (OP y, z)) -> (OP (or  x, y), z)
1066   //   fold (xor (OP x, z), (OP y, z)) -> (OP (xor x, y), z)
1067   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL ||
1068        N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::AND) &&
1069       N0.getOperand(1) == N1.getOperand(1)) {
1070     SDOperand ORNode = DAG.getNode(N->getOpcode(),
1071                                    N0.getOperand(0).getValueType(),
1072                                    N0.getOperand(0), N1.getOperand(0));
1073     AddToWorkList(ORNode.Val);
1074     return DAG.getNode(N0.getOpcode(), VT, ORNode, N0.getOperand(1));
1075   }
1076
1077   return SDOperand();
1078 }
1079
1080 SDOperand DAGCombiner::visitAND(SDNode *N) {
1081   SDOperand N0 = N->getOperand(0);
1082   SDOperand N1 = N->getOperand(1);
1083   SDOperand LL, LR, RL, RR, CC0, CC1;
1084   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1085   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1086   MVT::ValueType VT = N1.getValueType();
1087   unsigned OpSizeInBits = MVT::getSizeInBits(VT);
1088
1089   // fold (and c1, c2) -> c1&c2
1090   if (N0C && N1C)
1091     return DAG.getNode(ISD::AND, VT, N0, N1);
1092   // canonicalize constant to RHS
1093   if (N0C && !N1C)
1094     return DAG.getNode(ISD::AND, VT, N1, N0);
1095   // fold (and x, -1) -> x
1096   if (N1C && N1C->isAllOnesValue())
1097     return N0;
1098   // if (and x, c) is known to be zero, return 0
1099   if (N1C && TLI.MaskedValueIsZero(SDOperand(N, 0), MVT::getIntVTBitMask(VT)))
1100     return DAG.getConstant(0, VT);
1101   // reassociate and
1102   SDOperand RAND = ReassociateOps(ISD::AND, N0, N1);
1103   if (RAND.Val != 0)
1104     return RAND;
1105   // fold (and (or x, 0xFFFF), 0xFF) -> 0xFF
1106   if (N1C && N0.getOpcode() == ISD::OR)
1107     if (ConstantSDNode *ORI = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
1108       if ((ORI->getValue() & N1C->getValue()) == N1C->getValue())
1109         return N1;
1110   // fold (and (any_ext V), c) -> (zero_ext V) if 'and' only clears top bits.
1111   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
1112     unsigned InMask = MVT::getIntVTBitMask(N0.getOperand(0).getValueType());
1113     if (TLI.MaskedValueIsZero(N0.getOperand(0),
1114                               ~N1C->getValue() & InMask)) {
1115       SDOperand Zext = DAG.getNode(ISD::ZERO_EXTEND, N0.getValueType(),
1116                                    N0.getOperand(0));
1117
1118       // Replace uses of the AND with uses of the Zero extend node.
1119       CombineTo(N, Zext);
1120
1121       // We actually want to replace all uses of the any_extend with the
1122       // zero_extend, to avoid duplicating things.  This will later cause this
1123       // AND to be folded.
1124       CombineTo(N0.Val, Zext);
1125       return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
1126     }
1127   }
1128   // fold (and (setcc x), (setcc y)) -> (setcc (and x, y))
1129   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
1130     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
1131     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
1132
1133     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
1134         MVT::isInteger(LL.getValueType())) {
1135       // fold (X == 0) & (Y == 0) -> (X|Y == 0)
1136       if (cast<ConstantSDNode>(LR)->getValue() == 0 && Op1 == ISD::SETEQ) {
1137         SDOperand ORNode = DAG.getNode(ISD::OR, LR.getValueType(), LL, RL);
1138         AddToWorkList(ORNode.Val);
1139         return DAG.getSetCC(VT, ORNode, LR, Op1);
1140       }
1141       // fold (X == -1) & (Y == -1) -> (X&Y == -1)
1142       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETEQ) {
1143         SDOperand ANDNode = DAG.getNode(ISD::AND, LR.getValueType(), LL, RL);
1144         AddToWorkList(ANDNode.Val);
1145         return DAG.getSetCC(VT, ANDNode, LR, Op1);
1146       }
1147       // fold (X >  -1) & (Y >  -1) -> (X|Y > -1)
1148       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETGT) {
1149         SDOperand ORNode = DAG.getNode(ISD::OR, LR.getValueType(), LL, RL);
1150         AddToWorkList(ORNode.Val);
1151         return DAG.getSetCC(VT, ORNode, LR, Op1);
1152       }
1153     }
1154     // canonicalize equivalent to ll == rl
1155     if (LL == RR && LR == RL) {
1156       Op1 = ISD::getSetCCSwappedOperands(Op1);
1157       std::swap(RL, RR);
1158     }
1159     if (LL == RL && LR == RR) {
1160       bool isInteger = MVT::isInteger(LL.getValueType());
1161       ISD::CondCode Result = ISD::getSetCCAndOperation(Op0, Op1, isInteger);
1162       if (Result != ISD::SETCC_INVALID)
1163         return DAG.getSetCC(N0.getValueType(), LL, LR, Result);
1164     }
1165   }
1166
1167   // Simplify: and (op x...), (op y...)  -> (op (and x, y))
1168   if (N0.getOpcode() == N1.getOpcode()) {
1169     SDOperand Tmp = SimplifyBinOpWithSameOpcodeHands(N);
1170     if (Tmp.Val) return Tmp;
1171   }
1172
1173   // fold (and (sign_extend_inreg x, i16 to i32), 1) -> (and x, 1)
1174   // fold (and (sra)) -> (and (srl)) when possible.
1175   if (!MVT::isVector(VT) &&
1176       SimplifyDemandedBits(SDOperand(N, 0)))
1177     return SDOperand(N, 0);
1178   // fold (zext_inreg (extload x)) -> (zextload x)
1179   if (N0.getOpcode() == ISD::EXTLOAD) {
1180     MVT::ValueType EVT = cast<VTSDNode>(N0.getOperand(3))->getVT();
1181     // If we zero all the possible extended bits, then we can turn this into
1182     // a zextload if we are running before legalize or the operation is legal.
1183     if (TLI.MaskedValueIsZero(N1, ~0ULL << MVT::getSizeInBits(EVT)) &&
1184         (!AfterLegalize || TLI.isOperationLegal(ISD::ZEXTLOAD, EVT))) {
1185       SDOperand ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, VT, N0.getOperand(0),
1186                                          N0.getOperand(1), N0.getOperand(2),
1187                                          EVT);
1188       AddToWorkList(N);
1189       CombineTo(N0.Val, ExtLoad, ExtLoad.getValue(1));
1190       return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
1191     }
1192   }
1193   // fold (zext_inreg (sextload x)) -> (zextload x) iff load has one use
1194   if (N0.getOpcode() == ISD::SEXTLOAD && N0.hasOneUse()) {
1195     MVT::ValueType EVT = cast<VTSDNode>(N0.getOperand(3))->getVT();
1196     // If we zero all the possible extended bits, then we can turn this into
1197     // a zextload if we are running before legalize or the operation is legal.
1198     if (TLI.MaskedValueIsZero(N1, ~0ULL << MVT::getSizeInBits(EVT)) &&
1199         (!AfterLegalize || TLI.isOperationLegal(ISD::ZEXTLOAD, EVT))) {
1200       SDOperand ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, VT, N0.getOperand(0),
1201                                          N0.getOperand(1), N0.getOperand(2),
1202                                          EVT);
1203       AddToWorkList(N);
1204       CombineTo(N0.Val, ExtLoad, ExtLoad.getValue(1));
1205       return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
1206     }
1207   }
1208
1209   // fold (and (load x), 255) -> (zextload x, i8)
1210   // fold (and (extload x, i16), 255) -> (zextload x, i8)
1211   if (N1C &&
1212       (N0.getOpcode() == ISD::LOAD || N0.getOpcode() == ISD::EXTLOAD ||
1213        N0.getOpcode() == ISD::ZEXTLOAD) &&
1214       N0.hasOneUse()) {
1215     MVT::ValueType EVT, LoadedVT;
1216     if (N1C->getValue() == 255)
1217       EVT = MVT::i8;
1218     else if (N1C->getValue() == 65535)
1219       EVT = MVT::i16;
1220     else if (N1C->getValue() == ~0U)
1221       EVT = MVT::i32;
1222     else
1223       EVT = MVT::Other;
1224
1225     LoadedVT = N0.getOpcode() == ISD::LOAD ? VT :
1226                            cast<VTSDNode>(N0.getOperand(3))->getVT();
1227     if (EVT != MVT::Other && LoadedVT > EVT &&
1228         (!AfterLegalize || TLI.isOperationLegal(ISD::ZEXTLOAD, EVT))) {
1229       MVT::ValueType PtrType = N0.getOperand(1).getValueType();
1230       // For big endian targets, we need to add an offset to the pointer to load
1231       // the correct bytes.  For little endian systems, we merely need to read
1232       // fewer bytes from the same pointer.
1233       unsigned PtrOff =
1234         (MVT::getSizeInBits(LoadedVT) - MVT::getSizeInBits(EVT)) / 8;
1235       SDOperand NewPtr = N0.getOperand(1);
1236       if (!TLI.isLittleEndian())
1237         NewPtr = DAG.getNode(ISD::ADD, PtrType, NewPtr,
1238                              DAG.getConstant(PtrOff, PtrType));
1239       AddToWorkList(NewPtr.Val);
1240       SDOperand Load =
1241         DAG.getExtLoad(ISD::ZEXTLOAD, VT, N0.getOperand(0), NewPtr,
1242                        N0.getOperand(2), EVT);
1243       AddToWorkList(N);
1244       CombineTo(N0.Val, Load, Load.getValue(1));
1245       return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
1246     }
1247   }
1248
1249   return SDOperand();
1250 }
1251
1252 SDOperand DAGCombiner::visitOR(SDNode *N) {
1253   SDOperand N0 = N->getOperand(0);
1254   SDOperand N1 = N->getOperand(1);
1255   SDOperand LL, LR, RL, RR, CC0, CC1;
1256   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1257   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1258   MVT::ValueType VT = N1.getValueType();
1259   unsigned OpSizeInBits = MVT::getSizeInBits(VT);
1260
1261   // fold (or c1, c2) -> c1|c2
1262   if (N0C && N1C)
1263     return DAG.getNode(ISD::OR, VT, N0, N1);
1264   // canonicalize constant to RHS
1265   if (N0C && !N1C)
1266     return DAG.getNode(ISD::OR, VT, N1, N0);
1267   // fold (or x, 0) -> x
1268   if (N1C && N1C->isNullValue())
1269     return N0;
1270   // fold (or x, -1) -> -1
1271   if (N1C && N1C->isAllOnesValue())
1272     return N1;
1273   // fold (or x, c) -> c iff (x & ~c) == 0
1274   if (N1C &&
1275       TLI.MaskedValueIsZero(N0,~N1C->getValue() & (~0ULL>>(64-OpSizeInBits))))
1276     return N1;
1277   // reassociate or
1278   SDOperand ROR = ReassociateOps(ISD::OR, N0, N1);
1279   if (ROR.Val != 0)
1280     return ROR;
1281   // Canonicalize (or (and X, c1), c2) -> (and (or X, c2), c1|c2)
1282   if (N1C && N0.getOpcode() == ISD::AND && N0.Val->hasOneUse() &&
1283              isa<ConstantSDNode>(N0.getOperand(1))) {
1284     ConstantSDNode *C1 = cast<ConstantSDNode>(N0.getOperand(1));
1285     return DAG.getNode(ISD::AND, VT, DAG.getNode(ISD::OR, VT, N0.getOperand(0),
1286                                                  N1),
1287                        DAG.getConstant(N1C->getValue() | C1->getValue(), VT));
1288   }
1289   // fold (or (setcc x), (setcc y)) -> (setcc (or x, y))
1290   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
1291     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
1292     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
1293
1294     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
1295         MVT::isInteger(LL.getValueType())) {
1296       // fold (X != 0) | (Y != 0) -> (X|Y != 0)
1297       // fold (X <  0) | (Y <  0) -> (X|Y < 0)
1298       if (cast<ConstantSDNode>(LR)->getValue() == 0 &&
1299           (Op1 == ISD::SETNE || Op1 == ISD::SETLT)) {
1300         SDOperand ORNode = DAG.getNode(ISD::OR, LR.getValueType(), LL, RL);
1301         AddToWorkList(ORNode.Val);
1302         return DAG.getSetCC(VT, ORNode, LR, Op1);
1303       }
1304       // fold (X != -1) | (Y != -1) -> (X&Y != -1)
1305       // fold (X >  -1) | (Y >  -1) -> (X&Y >  -1)
1306       if (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
1307           (Op1 == ISD::SETNE || Op1 == ISD::SETGT)) {
1308         SDOperand ANDNode = DAG.getNode(ISD::AND, LR.getValueType(), LL, RL);
1309         AddToWorkList(ANDNode.Val);
1310         return DAG.getSetCC(VT, ANDNode, LR, Op1);
1311       }
1312     }
1313     // canonicalize equivalent to ll == rl
1314     if (LL == RR && LR == RL) {
1315       Op1 = ISD::getSetCCSwappedOperands(Op1);
1316       std::swap(RL, RR);
1317     }
1318     if (LL == RL && LR == RR) {
1319       bool isInteger = MVT::isInteger(LL.getValueType());
1320       ISD::CondCode Result = ISD::getSetCCOrOperation(Op0, Op1, isInteger);
1321       if (Result != ISD::SETCC_INVALID)
1322         return DAG.getSetCC(N0.getValueType(), LL, LR, Result);
1323     }
1324   }
1325
1326   // Simplify: or (op x...), (op y...)  -> (op (or x, y))
1327   if (N0.getOpcode() == N1.getOpcode()) {
1328     SDOperand Tmp = SimplifyBinOpWithSameOpcodeHands(N);
1329     if (Tmp.Val) return Tmp;
1330   }
1331
1332   // canonicalize shl to left side in a shl/srl pair, to match rotate
1333   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
1334     std::swap(N0, N1);
1335   // check for rotl, rotr
1336   if (N0.getOpcode() == ISD::SHL && N1.getOpcode() == ISD::SRL &&
1337       N0.getOperand(0) == N1.getOperand(0) &&
1338       TLI.isOperationLegal(ISD::ROTL, VT) && TLI.isTypeLegal(VT)) {
1339     // fold (or (shl x, C1), (srl x, C2)) -> (rotl x, C1)
1340     if (N0.getOperand(1).getOpcode() == ISD::Constant &&
1341         N1.getOperand(1).getOpcode() == ISD::Constant) {
1342       uint64_t c1val = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
1343       uint64_t c2val = cast<ConstantSDNode>(N1.getOperand(1))->getValue();
1344       if ((c1val + c2val) == OpSizeInBits)
1345         return DAG.getNode(ISD::ROTL, VT, N0.getOperand(0), N0.getOperand(1));
1346     }
1347     // fold (or (shl x, y), (srl x, (sub 32, y))) -> (rotl x, y)
1348     if (N1.getOperand(1).getOpcode() == ISD::SUB &&
1349         N0.getOperand(1) == N1.getOperand(1).getOperand(1))
1350       if (ConstantSDNode *SUBC =
1351           dyn_cast<ConstantSDNode>(N1.getOperand(1).getOperand(0)))
1352         if (SUBC->getValue() == OpSizeInBits)
1353           return DAG.getNode(ISD::ROTL, VT, N0.getOperand(0), N0.getOperand(1));
1354     // fold (or (shl x, (sub 32, y)), (srl x, r)) -> (rotr x, y)
1355     if (N0.getOperand(1).getOpcode() == ISD::SUB &&
1356         N1.getOperand(1) == N0.getOperand(1).getOperand(1))
1357       if (ConstantSDNode *SUBC =
1358           dyn_cast<ConstantSDNode>(N0.getOperand(1).getOperand(0)))
1359         if (SUBC->getValue() == OpSizeInBits) {
1360           if (TLI.isOperationLegal(ISD::ROTR, VT) && TLI.isTypeLegal(VT))
1361             return DAG.getNode(ISD::ROTR, VT, N0.getOperand(0),
1362                                N1.getOperand(1));
1363           else
1364             return DAG.getNode(ISD::ROTL, VT, N0.getOperand(0),
1365                                N0.getOperand(1));
1366         }
1367   }
1368   return SDOperand();
1369 }
1370
1371 SDOperand DAGCombiner::visitXOR(SDNode *N) {
1372   SDOperand N0 = N->getOperand(0);
1373   SDOperand N1 = N->getOperand(1);
1374   SDOperand LHS, RHS, CC;
1375   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1376   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1377   MVT::ValueType VT = N0.getValueType();
1378
1379   // fold (xor c1, c2) -> c1^c2
1380   if (N0C && N1C)
1381     return DAG.getNode(ISD::XOR, VT, N0, N1);
1382   // canonicalize constant to RHS
1383   if (N0C && !N1C)
1384     return DAG.getNode(ISD::XOR, VT, N1, N0);
1385   // fold (xor x, 0) -> x
1386   if (N1C && N1C->isNullValue())
1387     return N0;
1388   // reassociate xor
1389   SDOperand RXOR = ReassociateOps(ISD::XOR, N0, N1);
1390   if (RXOR.Val != 0)
1391     return RXOR;
1392   // fold !(x cc y) -> (x !cc y)
1393   if (N1C && N1C->getValue() == 1 && isSetCCEquivalent(N0, LHS, RHS, CC)) {
1394     bool isInt = MVT::isInteger(LHS.getValueType());
1395     ISD::CondCode NotCC = ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
1396                                                isInt);
1397     if (N0.getOpcode() == ISD::SETCC)
1398       return DAG.getSetCC(VT, LHS, RHS, NotCC);
1399     if (N0.getOpcode() == ISD::SELECT_CC)
1400       return DAG.getSelectCC(LHS, RHS, N0.getOperand(2),N0.getOperand(3),NotCC);
1401     assert(0 && "Unhandled SetCC Equivalent!");
1402     abort();
1403   }
1404   // fold !(x or y) -> (!x and !y) iff x or y are setcc
1405   if (N1C && N1C->getValue() == 1 &&
1406       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
1407     SDOperand LHS = N0.getOperand(0), RHS = N0.getOperand(1);
1408     if (isOneUseSetCC(RHS) || isOneUseSetCC(LHS)) {
1409       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
1410       LHS = DAG.getNode(ISD::XOR, VT, LHS, N1);  // RHS = ~LHS
1411       RHS = DAG.getNode(ISD::XOR, VT, RHS, N1);  // RHS = ~RHS
1412       AddToWorkList(LHS.Val); AddToWorkList(RHS.Val);
1413       return DAG.getNode(NewOpcode, VT, LHS, RHS);
1414     }
1415   }
1416   // fold !(x or y) -> (!x and !y) iff x or y are constants
1417   if (N1C && N1C->isAllOnesValue() &&
1418       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
1419     SDOperand LHS = N0.getOperand(0), RHS = N0.getOperand(1);
1420     if (isa<ConstantSDNode>(RHS) || isa<ConstantSDNode>(LHS)) {
1421       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
1422       LHS = DAG.getNode(ISD::XOR, VT, LHS, N1);  // RHS = ~LHS
1423       RHS = DAG.getNode(ISD::XOR, VT, RHS, N1);  // RHS = ~RHS
1424       AddToWorkList(LHS.Val); AddToWorkList(RHS.Val);
1425       return DAG.getNode(NewOpcode, VT, LHS, RHS);
1426     }
1427   }
1428   // fold (xor (xor x, c1), c2) -> (xor x, c1^c2)
1429   if (N1C && N0.getOpcode() == ISD::XOR) {
1430     ConstantSDNode *N00C = dyn_cast<ConstantSDNode>(N0.getOperand(0));
1431     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
1432     if (N00C)
1433       return DAG.getNode(ISD::XOR, VT, N0.getOperand(1),
1434                          DAG.getConstant(N1C->getValue()^N00C->getValue(), VT));
1435     if (N01C)
1436       return DAG.getNode(ISD::XOR, VT, N0.getOperand(0),
1437                          DAG.getConstant(N1C->getValue()^N01C->getValue(), VT));
1438   }
1439   // fold (xor x, x) -> 0
1440   if (N0 == N1) {
1441     if (!MVT::isVector(VT)) {
1442       return DAG.getConstant(0, VT);
1443     } else if (!AfterLegalize || TLI.isOperationLegal(ISD::BUILD_VECTOR, VT)) {
1444       // Produce a vector of zeros.
1445       SDOperand El = DAG.getConstant(0, MVT::getVectorBaseType(VT));
1446       std::vector<SDOperand> Ops(MVT::getVectorNumElements(VT), El);
1447       return DAG.getNode(ISD::BUILD_VECTOR, VT, Ops);
1448     }
1449   }
1450
1451   // Simplify: xor (op x...), (op y...)  -> (op (xor x, y))
1452   if (N0.getOpcode() == N1.getOpcode()) {
1453     SDOperand Tmp = SimplifyBinOpWithSameOpcodeHands(N);
1454     if (Tmp.Val) return Tmp;
1455   }
1456
1457   // Simplify the expression using non-local knowledge.
1458   if (!MVT::isVector(VT) &&
1459       SimplifyDemandedBits(SDOperand(N, 0)))
1460     return SDOperand(N, 0);
1461
1462   return SDOperand();
1463 }
1464
1465 SDOperand DAGCombiner::visitSHL(SDNode *N) {
1466   SDOperand N0 = N->getOperand(0);
1467   SDOperand N1 = N->getOperand(1);
1468   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1469   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1470   MVT::ValueType VT = N0.getValueType();
1471   unsigned OpSizeInBits = MVT::getSizeInBits(VT);
1472
1473   // fold (shl c1, c2) -> c1<<c2
1474   if (N0C && N1C)
1475     return DAG.getNode(ISD::SHL, VT, N0, N1);
1476   // fold (shl 0, x) -> 0
1477   if (N0C && N0C->isNullValue())
1478     return N0;
1479   // fold (shl x, c >= size(x)) -> undef
1480   if (N1C && N1C->getValue() >= OpSizeInBits)
1481     return DAG.getNode(ISD::UNDEF, VT);
1482   // fold (shl x, 0) -> x
1483   if (N1C && N1C->isNullValue())
1484     return N0;
1485   // if (shl x, c) is known to be zero, return 0
1486   if (TLI.MaskedValueIsZero(SDOperand(N, 0), MVT::getIntVTBitMask(VT)))
1487     return DAG.getConstant(0, VT);
1488   if (SimplifyDemandedBits(SDOperand(N, 0)))
1489     return SDOperand(N, 0);
1490   // fold (shl (shl x, c1), c2) -> 0 or (shl x, c1+c2)
1491   if (N1C && N0.getOpcode() == ISD::SHL &&
1492       N0.getOperand(1).getOpcode() == ISD::Constant) {
1493     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
1494     uint64_t c2 = N1C->getValue();
1495     if (c1 + c2 > OpSizeInBits)
1496       return DAG.getConstant(0, VT);
1497     return DAG.getNode(ISD::SHL, VT, N0.getOperand(0),
1498                        DAG.getConstant(c1 + c2, N1.getValueType()));
1499   }
1500   // fold (shl (srl x, c1), c2) -> (shl (and x, -1 << c1), c2-c1) or
1501   //                               (srl (and x, -1 << c1), c1-c2)
1502   if (N1C && N0.getOpcode() == ISD::SRL &&
1503       N0.getOperand(1).getOpcode() == ISD::Constant) {
1504     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
1505     uint64_t c2 = N1C->getValue();
1506     SDOperand Mask = DAG.getNode(ISD::AND, VT, N0.getOperand(0),
1507                                  DAG.getConstant(~0ULL << c1, VT));
1508     if (c2 > c1)
1509       return DAG.getNode(ISD::SHL, VT, Mask,
1510                          DAG.getConstant(c2-c1, N1.getValueType()));
1511     else
1512       return DAG.getNode(ISD::SRL, VT, Mask,
1513                          DAG.getConstant(c1-c2, N1.getValueType()));
1514   }
1515   // fold (shl (sra x, c1), c1) -> (and x, -1 << c1)
1516   if (N1C && N0.getOpcode() == ISD::SRA && N1 == N0.getOperand(1))
1517     return DAG.getNode(ISD::AND, VT, N0.getOperand(0),
1518                        DAG.getConstant(~0ULL << N1C->getValue(), VT));
1519   // fold (shl (add x, c1), c2) -> (add (shl x, c2), c1<<c2)
1520   if (N1C && N0.getOpcode() == ISD::ADD && N0.Val->hasOneUse() &&
1521       isa<ConstantSDNode>(N0.getOperand(1))) {
1522     return DAG.getNode(ISD::ADD, VT,
1523                        DAG.getNode(ISD::SHL, VT, N0.getOperand(0), N1),
1524                        DAG.getNode(ISD::SHL, VT, N0.getOperand(1), N1));
1525   }
1526   return SDOperand();
1527 }
1528
1529 SDOperand DAGCombiner::visitSRA(SDNode *N) {
1530   SDOperand N0 = N->getOperand(0);
1531   SDOperand N1 = N->getOperand(1);
1532   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1533   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1534   MVT::ValueType VT = N0.getValueType();
1535
1536   // fold (sra c1, c2) -> c1>>c2
1537   if (N0C && N1C)
1538     return DAG.getNode(ISD::SRA, VT, N0, N1);
1539   // fold (sra 0, x) -> 0
1540   if (N0C && N0C->isNullValue())
1541     return N0;
1542   // fold (sra -1, x) -> -1
1543   if (N0C && N0C->isAllOnesValue())
1544     return N0;
1545   // fold (sra x, c >= size(x)) -> undef
1546   if (N1C && N1C->getValue() >= MVT::getSizeInBits(VT))
1547     return DAG.getNode(ISD::UNDEF, VT);
1548   // fold (sra x, 0) -> x
1549   if (N1C && N1C->isNullValue())
1550     return N0;
1551   // fold (sra (shl x, c1), c1) -> sext_inreg for some c1 and target supports
1552   // sext_inreg.
1553   if (N1C && N0.getOpcode() == ISD::SHL && N1 == N0.getOperand(1)) {
1554     unsigned LowBits = MVT::getSizeInBits(VT) - (unsigned)N1C->getValue();
1555     MVT::ValueType EVT;
1556     switch (LowBits) {
1557     default: EVT = MVT::Other; break;
1558     case  1: EVT = MVT::i1;    break;
1559     case  8: EVT = MVT::i8;    break;
1560     case 16: EVT = MVT::i16;   break;
1561     case 32: EVT = MVT::i32;   break;
1562     }
1563     if (EVT > MVT::Other && TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, EVT))
1564       return DAG.getNode(ISD::SIGN_EXTEND_INREG, VT, N0.getOperand(0),
1565                          DAG.getValueType(EVT));
1566   }
1567
1568   // fold (sra (sra x, c1), c2) -> (sra x, c1+c2)
1569   if (N1C && N0.getOpcode() == ISD::SRA) {
1570     if (ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1571       unsigned Sum = N1C->getValue() + C1->getValue();
1572       if (Sum >= MVT::getSizeInBits(VT)) Sum = MVT::getSizeInBits(VT)-1;
1573       return DAG.getNode(ISD::SRA, VT, N0.getOperand(0),
1574                          DAG.getConstant(Sum, N1C->getValueType(0)));
1575     }
1576   }
1577
1578   // Simplify, based on bits shifted out of the LHS.
1579   if (N1C && SimplifyDemandedBits(SDOperand(N, 0)))
1580     return SDOperand(N, 0);
1581
1582
1583   // If the sign bit is known to be zero, switch this to a SRL.
1584   if (TLI.MaskedValueIsZero(N0, MVT::getIntVTSignBit(VT)))
1585     return DAG.getNode(ISD::SRL, VT, N0, N1);
1586   return SDOperand();
1587 }
1588
1589 SDOperand DAGCombiner::visitSRL(SDNode *N) {
1590   SDOperand N0 = N->getOperand(0);
1591   SDOperand N1 = N->getOperand(1);
1592   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1593   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1594   MVT::ValueType VT = N0.getValueType();
1595   unsigned OpSizeInBits = MVT::getSizeInBits(VT);
1596
1597   // fold (srl c1, c2) -> c1 >>u c2
1598   if (N0C && N1C)
1599     return DAG.getNode(ISD::SRL, VT, N0, N1);
1600   // fold (srl 0, x) -> 0
1601   if (N0C && N0C->isNullValue())
1602     return N0;
1603   // fold (srl x, c >= size(x)) -> undef
1604   if (N1C && N1C->getValue() >= OpSizeInBits)
1605     return DAG.getNode(ISD::UNDEF, VT);
1606   // fold (srl x, 0) -> x
1607   if (N1C && N1C->isNullValue())
1608     return N0;
1609   // if (srl x, c) is known to be zero, return 0
1610   if (N1C && TLI.MaskedValueIsZero(SDOperand(N, 0), ~0ULL >> (64-OpSizeInBits)))
1611     return DAG.getConstant(0, VT);
1612   // fold (srl (srl x, c1), c2) -> 0 or (srl x, c1+c2)
1613   if (N1C && N0.getOpcode() == ISD::SRL &&
1614       N0.getOperand(1).getOpcode() == ISD::Constant) {
1615     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
1616     uint64_t c2 = N1C->getValue();
1617     if (c1 + c2 > OpSizeInBits)
1618       return DAG.getConstant(0, VT);
1619     return DAG.getNode(ISD::SRL, VT, N0.getOperand(0),
1620                        DAG.getConstant(c1 + c2, N1.getValueType()));
1621   }
1622
1623   // fold (srl (anyextend x), c) -> (anyextend (srl x, c))
1624   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
1625     // Shifting in all undef bits?
1626     MVT::ValueType SmallVT = N0.getOperand(0).getValueType();
1627     if (N1C->getValue() >= MVT::getSizeInBits(SmallVT))
1628       return DAG.getNode(ISD::UNDEF, VT);
1629
1630     SDOperand SmallShift = DAG.getNode(ISD::SRL, SmallVT, N0.getOperand(0), N1);
1631     AddToWorkList(SmallShift.Val);
1632     return DAG.getNode(ISD::ANY_EXTEND, VT, SmallShift);
1633   }
1634
1635   // fold (srl (ctlz x), "5") -> x  iff x has one bit set (the low bit).
1636   if (N1C && N0.getOpcode() == ISD::CTLZ &&
1637       N1C->getValue() == Log2_32(MVT::getSizeInBits(VT))) {
1638     uint64_t KnownZero, KnownOne, Mask = MVT::getIntVTBitMask(VT);
1639     TLI.ComputeMaskedBits(N0.getOperand(0), Mask, KnownZero, KnownOne);
1640
1641     // If any of the input bits are KnownOne, then the input couldn't be all
1642     // zeros, thus the result of the srl will always be zero.
1643     if (KnownOne) return DAG.getConstant(0, VT);
1644
1645     // If all of the bits input the to ctlz node are known to be zero, then
1646     // the result of the ctlz is "32" and the result of the shift is one.
1647     uint64_t UnknownBits = ~KnownZero & Mask;
1648     if (UnknownBits == 0) return DAG.getConstant(1, VT);
1649
1650     // Otherwise, check to see if there is exactly one bit input to the ctlz.
1651     if ((UnknownBits & (UnknownBits-1)) == 0) {
1652       // Okay, we know that only that the single bit specified by UnknownBits
1653       // could be set on input to the CTLZ node.  If this bit is set, the SRL
1654       // will return 0, if it is clear, it returns 1.  Change the CTLZ/SRL pair
1655       // to an SRL,XOR pair, which is likely to simplify more.
1656       unsigned ShAmt = CountTrailingZeros_64(UnknownBits);
1657       SDOperand Op = N0.getOperand(0);
1658       if (ShAmt) {
1659         Op = DAG.getNode(ISD::SRL, VT, Op,
1660                          DAG.getConstant(ShAmt, TLI.getShiftAmountTy()));
1661         AddToWorkList(Op.Val);
1662       }
1663       return DAG.getNode(ISD::XOR, VT, Op, DAG.getConstant(1, VT));
1664     }
1665   }
1666
1667   return SDOperand();
1668 }
1669
1670 SDOperand DAGCombiner::visitCTLZ(SDNode *N) {
1671   SDOperand N0 = N->getOperand(0);
1672   MVT::ValueType VT = N->getValueType(0);
1673
1674   // fold (ctlz c1) -> c2
1675   if (isa<ConstantSDNode>(N0))
1676     return DAG.getNode(ISD::CTLZ, VT, N0);
1677   return SDOperand();
1678 }
1679
1680 SDOperand DAGCombiner::visitCTTZ(SDNode *N) {
1681   SDOperand N0 = N->getOperand(0);
1682   MVT::ValueType VT = N->getValueType(0);
1683
1684   // fold (cttz c1) -> c2
1685   if (isa<ConstantSDNode>(N0))
1686     return DAG.getNode(ISD::CTTZ, VT, N0);
1687   return SDOperand();
1688 }
1689
1690 SDOperand DAGCombiner::visitCTPOP(SDNode *N) {
1691   SDOperand N0 = N->getOperand(0);
1692   MVT::ValueType VT = N->getValueType(0);
1693
1694   // fold (ctpop c1) -> c2
1695   if (isa<ConstantSDNode>(N0))
1696     return DAG.getNode(ISD::CTPOP, VT, N0);
1697   return SDOperand();
1698 }
1699
1700 SDOperand DAGCombiner::visitSELECT(SDNode *N) {
1701   SDOperand N0 = N->getOperand(0);
1702   SDOperand N1 = N->getOperand(1);
1703   SDOperand N2 = N->getOperand(2);
1704   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1705   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1706   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
1707   MVT::ValueType VT = N->getValueType(0);
1708
1709   // fold select C, X, X -> X
1710   if (N1 == N2)
1711     return N1;
1712   // fold select true, X, Y -> X
1713   if (N0C && !N0C->isNullValue())
1714     return N1;
1715   // fold select false, X, Y -> Y
1716   if (N0C && N0C->isNullValue())
1717     return N2;
1718   // fold select C, 1, X -> C | X
1719   if (MVT::i1 == VT && N1C && N1C->getValue() == 1)
1720     return DAG.getNode(ISD::OR, VT, N0, N2);
1721   // fold select C, 0, X -> ~C & X
1722   // FIXME: this should check for C type == X type, not i1?
1723   if (MVT::i1 == VT && N1C && N1C->isNullValue()) {
1724     SDOperand XORNode = DAG.getNode(ISD::XOR, VT, N0, DAG.getConstant(1, VT));
1725     AddToWorkList(XORNode.Val);
1726     return DAG.getNode(ISD::AND, VT, XORNode, N2);
1727   }
1728   // fold select C, X, 1 -> ~C | X
1729   if (MVT::i1 == VT && N2C && N2C->getValue() == 1) {
1730     SDOperand XORNode = DAG.getNode(ISD::XOR, VT, N0, DAG.getConstant(1, VT));
1731     AddToWorkList(XORNode.Val);
1732     return DAG.getNode(ISD::OR, VT, XORNode, N1);
1733   }
1734   // fold select C, X, 0 -> C & X
1735   // FIXME: this should check for C type == X type, not i1?
1736   if (MVT::i1 == VT && N2C && N2C->isNullValue())
1737     return DAG.getNode(ISD::AND, VT, N0, N1);
1738   // fold  X ? X : Y --> X ? 1 : Y --> X | Y
1739   if (MVT::i1 == VT && N0 == N1)
1740     return DAG.getNode(ISD::OR, VT, N0, N2);
1741   // fold X ? Y : X --> X ? Y : 0 --> X & Y
1742   if (MVT::i1 == VT && N0 == N2)
1743     return DAG.getNode(ISD::AND, VT, N0, N1);
1744   // If we can fold this based on the true/false value, do so.
1745   if (SimplifySelectOps(N, N1, N2))
1746     return SDOperand();
1747   // fold selects based on a setcc into other things, such as min/max/abs
1748   if (N0.getOpcode() == ISD::SETCC)
1749     // FIXME:
1750     // Check against MVT::Other for SELECT_CC, which is a workaround for targets
1751     // having to say they don't support SELECT_CC on every type the DAG knows
1752     // about, since there is no way to mark an opcode illegal at all value types
1753     if (TLI.isOperationLegal(ISD::SELECT_CC, MVT::Other))
1754       return DAG.getNode(ISD::SELECT_CC, VT, N0.getOperand(0), N0.getOperand(1),
1755                          N1, N2, N0.getOperand(2));
1756     else
1757       return SimplifySelect(N0, N1, N2);
1758   return SDOperand();
1759 }
1760
1761 SDOperand DAGCombiner::visitSELECT_CC(SDNode *N) {
1762   SDOperand N0 = N->getOperand(0);
1763   SDOperand N1 = N->getOperand(1);
1764   SDOperand N2 = N->getOperand(2);
1765   SDOperand N3 = N->getOperand(3);
1766   SDOperand N4 = N->getOperand(4);
1767   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1768   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1769   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
1770   ISD::CondCode CC = cast<CondCodeSDNode>(N4)->get();
1771
1772   // Determine if the condition we're dealing with is constant
1773   SDOperand SCC = SimplifySetCC(TLI.getSetCCResultTy(), N0, N1, CC, false);
1774   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.Val);
1775
1776   // fold select_cc lhs, rhs, x, x, cc -> x
1777   if (N2 == N3)
1778     return N2;
1779
1780   // If we can fold this based on the true/false value, do so.
1781   if (SimplifySelectOps(N, N2, N3))
1782     return SDOperand();
1783
1784   // fold select_cc into other things, such as min/max/abs
1785   return SimplifySelectCC(N0, N1, N2, N3, CC);
1786 }
1787
1788 SDOperand DAGCombiner::visitSETCC(SDNode *N) {
1789   return SimplifySetCC(N->getValueType(0), N->getOperand(0), N->getOperand(1),
1790                        cast<CondCodeSDNode>(N->getOperand(2))->get());
1791 }
1792
1793 SDOperand DAGCombiner::visitSIGN_EXTEND(SDNode *N) {
1794   SDOperand N0 = N->getOperand(0);
1795   MVT::ValueType VT = N->getValueType(0);
1796
1797   // fold (sext c1) -> c1
1798   if (ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0))
1799     return DAG.getNode(ISD::SIGN_EXTEND, VT, N0);
1800
1801   // fold (sext (sext x)) -> (sext x)
1802   // fold (sext (aext x)) -> (sext x)
1803   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
1804     return DAG.getNode(ISD::SIGN_EXTEND, VT, N0.getOperand(0));
1805
1806   // fold (sext (truncate x)) -> (sextinreg x) iff x size == sext size.
1807   if (N0.getOpcode() == ISD::TRUNCATE && N0.getOperand(0).getValueType() == VT&&
1808       (!AfterLegalize ||
1809        TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, N0.getValueType())))
1810     return DAG.getNode(ISD::SIGN_EXTEND_INREG, VT, N0.getOperand(0),
1811                        DAG.getValueType(N0.getValueType()));
1812
1813   // fold (sext (load x)) -> (sext (truncate (sextload x)))
1814   if (N0.getOpcode() == ISD::LOAD && N0.hasOneUse() &&
1815       (!AfterLegalize||TLI.isOperationLegal(ISD::SEXTLOAD, N0.getValueType()))){
1816     SDOperand ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, VT, N0.getOperand(0),
1817                                        N0.getOperand(1), N0.getOperand(2),
1818                                        N0.getValueType());
1819     CombineTo(N, ExtLoad);
1820     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
1821               ExtLoad.getValue(1));
1822     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
1823   }
1824
1825   // fold (sext (sextload x)) -> (sext (truncate (sextload x)))
1826   // fold (sext ( extload x)) -> (sext (truncate (sextload x)))
1827   if ((N0.getOpcode() == ISD::SEXTLOAD || N0.getOpcode() == ISD::EXTLOAD) &&
1828       N0.hasOneUse()) {
1829     MVT::ValueType EVT = cast<VTSDNode>(N0.getOperand(3))->getVT();
1830     SDOperand ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, VT, N0.getOperand(0),
1831                                        N0.getOperand(1), N0.getOperand(2), EVT);
1832     CombineTo(N, ExtLoad);
1833     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
1834               ExtLoad.getValue(1));
1835     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
1836   }
1837
1838   return SDOperand();
1839 }
1840
1841 SDOperand DAGCombiner::visitZERO_EXTEND(SDNode *N) {
1842   SDOperand N0 = N->getOperand(0);
1843   MVT::ValueType VT = N->getValueType(0);
1844
1845   // fold (zext c1) -> c1
1846   if (ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0))
1847     return DAG.getNode(ISD::ZERO_EXTEND, VT, N0);
1848   // fold (zext (zext x)) -> (zext x)
1849   // fold (zext (aext x)) -> (zext x)
1850   if (N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
1851     return DAG.getNode(ISD::ZERO_EXTEND, VT, N0.getOperand(0));
1852   // fold (zext (truncate x)) -> (zextinreg x) iff x size == zext size.
1853   if (N0.getOpcode() == ISD::TRUNCATE && N0.getOperand(0).getValueType() == VT&&
1854       (!AfterLegalize || TLI.isOperationLegal(ISD::AND, N0.getValueType())))
1855     return DAG.getZeroExtendInReg(N0.getOperand(0), N0.getValueType());
1856   // fold (zext (load x)) -> (zext (truncate (zextload x)))
1857   if (N0.getOpcode() == ISD::LOAD && N0.hasOneUse() &&
1858       (!AfterLegalize||TLI.isOperationLegal(ISD::ZEXTLOAD, N0.getValueType()))){
1859     SDOperand ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, VT, N0.getOperand(0),
1860                                        N0.getOperand(1), N0.getOperand(2),
1861                                        N0.getValueType());
1862     CombineTo(N, ExtLoad);
1863     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
1864               ExtLoad.getValue(1));
1865     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
1866   }
1867
1868   // fold (zext (zextload x)) -> (zext (truncate (zextload x)))
1869   // fold (zext ( extload x)) -> (zext (truncate (zextload x)))
1870   if ((N0.getOpcode() == ISD::ZEXTLOAD || N0.getOpcode() == ISD::EXTLOAD) &&
1871       N0.hasOneUse()) {
1872     MVT::ValueType EVT = cast<VTSDNode>(N0.getOperand(3))->getVT();
1873     SDOperand ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, VT, N0.getOperand(0),
1874                                        N0.getOperand(1), N0.getOperand(2), EVT);
1875     CombineTo(N, ExtLoad);
1876     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
1877               ExtLoad.getValue(1));
1878     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
1879   }
1880   return SDOperand();
1881 }
1882
1883 SDOperand DAGCombiner::visitANY_EXTEND(SDNode *N) {
1884   SDOperand N0 = N->getOperand(0);
1885   MVT::ValueType VT = N->getValueType(0);
1886
1887   // fold (aext c1) -> c1
1888   if (isa<ConstantSDNode>(N0))
1889     return DAG.getNode(ISD::ANY_EXTEND, VT, N0);
1890   // fold (aext (aext x)) -> (aext x)
1891   // fold (aext (zext x)) -> (zext x)
1892   // fold (aext (sext x)) -> (sext x)
1893   if (N0.getOpcode() == ISD::ANY_EXTEND  ||
1894       N0.getOpcode() == ISD::ZERO_EXTEND ||
1895       N0.getOpcode() == ISD::SIGN_EXTEND)
1896     return DAG.getNode(N0.getOpcode(), VT, N0.getOperand(0));
1897
1898   // fold (aext (truncate x)) -> x iff x size == zext size.
1899   if (N0.getOpcode() == ISD::TRUNCATE && N0.getOperand(0).getValueType() == VT)
1900     return N0.getOperand(0);
1901   // fold (aext (load x)) -> (aext (truncate (extload x)))
1902   if (N0.getOpcode() == ISD::LOAD && N0.hasOneUse() &&
1903       (!AfterLegalize||TLI.isOperationLegal(ISD::EXTLOAD, N0.getValueType()))) {
1904     SDOperand ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, VT, N0.getOperand(0),
1905                                        N0.getOperand(1), N0.getOperand(2),
1906                                        N0.getValueType());
1907     CombineTo(N, ExtLoad);
1908     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
1909               ExtLoad.getValue(1));
1910     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
1911   }
1912
1913   // fold (aext (zextload x)) -> (aext (truncate (zextload x)))
1914   // fold (aext (sextload x)) -> (aext (truncate (sextload x)))
1915   // fold (aext ( extload x)) -> (aext (truncate (extload  x)))
1916   if ((N0.getOpcode() == ISD::ZEXTLOAD || N0.getOpcode() == ISD::EXTLOAD ||
1917        N0.getOpcode() == ISD::SEXTLOAD) &&
1918       N0.hasOneUse()) {
1919     MVT::ValueType EVT = cast<VTSDNode>(N0.getOperand(3))->getVT();
1920     SDOperand ExtLoad = DAG.getExtLoad(N0.getOpcode(), VT, N0.getOperand(0),
1921                                        N0.getOperand(1), N0.getOperand(2), EVT);
1922     CombineTo(N, ExtLoad);
1923     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
1924               ExtLoad.getValue(1));
1925     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
1926   }
1927   return SDOperand();
1928 }
1929
1930
1931 SDOperand DAGCombiner::visitSIGN_EXTEND_INREG(SDNode *N) {
1932   SDOperand N0 = N->getOperand(0);
1933   SDOperand N1 = N->getOperand(1);
1934   MVT::ValueType VT = N->getValueType(0);
1935   MVT::ValueType EVT = cast<VTSDNode>(N1)->getVT();
1936   unsigned EVTBits = MVT::getSizeInBits(EVT);
1937
1938   // fold (sext_in_reg c1) -> c1
1939   if (isa<ConstantSDNode>(N0) || N0.getOpcode() == ISD::UNDEF)
1940     return DAG.getNode(ISD::SIGN_EXTEND_INREG, VT, N0, N1);
1941
1942   // If the input is already sign extended, just drop the extension.
1943   if (TLI.ComputeNumSignBits(N0) >= MVT::getSizeInBits(VT)-EVTBits+1)
1944     return N0;
1945
1946   // fold (sext_in_reg (sext_in_reg x, VT2), VT1) -> (sext_in_reg x, minVT) pt2
1947   if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
1948       EVT < cast<VTSDNode>(N0.getOperand(1))->getVT()) {
1949     return DAG.getNode(ISD::SIGN_EXTEND_INREG, VT, N0.getOperand(0), N1);
1950   }
1951
1952   // fold (sext_in_reg (srl X, 24), i8) -> sra X, 24
1953   if (N0.getOpcode() == ISD::SRL) {
1954     if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
1955       if (ShAmt->getValue()+EVTBits == MVT::getSizeInBits(VT))
1956         return DAG.getNode(ISD::SRA, VT, N0.getOperand(0), N0.getOperand(1));
1957   }
1958
1959   // fold (sext_in_reg x) -> (zext_in_reg x) if the sign bit is zero
1960   if (TLI.MaskedValueIsZero(N0, 1ULL << (EVTBits-1)))
1961     return DAG.getZeroExtendInReg(N0, EVT);
1962   // fold (sext_inreg (extload x)) -> (sextload x)
1963   if (N0.getOpcode() == ISD::EXTLOAD &&
1964       EVT == cast<VTSDNode>(N0.getOperand(3))->getVT() &&
1965       (!AfterLegalize || TLI.isOperationLegal(ISD::SEXTLOAD, EVT))) {
1966     SDOperand ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, VT, N0.getOperand(0),
1967                                        N0.getOperand(1), N0.getOperand(2),
1968                                        EVT);
1969     CombineTo(N, ExtLoad);
1970     CombineTo(N0.Val, ExtLoad, ExtLoad.getValue(1));
1971     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
1972   }
1973   // fold (sext_inreg (zextload x)) -> (sextload x) iff load has one use
1974   if (N0.getOpcode() == ISD::ZEXTLOAD && N0.hasOneUse() &&
1975       EVT == cast<VTSDNode>(N0.getOperand(3))->getVT() &&
1976       (!AfterLegalize || TLI.isOperationLegal(ISD::SEXTLOAD, EVT))) {
1977     SDOperand ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, VT, N0.getOperand(0),
1978                                        N0.getOperand(1), N0.getOperand(2),
1979                                        EVT);
1980     CombineTo(N, ExtLoad);
1981     CombineTo(N0.Val, ExtLoad, ExtLoad.getValue(1));
1982     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
1983   }
1984   return SDOperand();
1985 }
1986
1987 SDOperand DAGCombiner::visitTRUNCATE(SDNode *N) {
1988   SDOperand N0 = N->getOperand(0);
1989   MVT::ValueType VT = N->getValueType(0);
1990
1991   // noop truncate
1992   if (N0.getValueType() == N->getValueType(0))
1993     return N0;
1994   // fold (truncate c1) -> c1
1995   if (isa<ConstantSDNode>(N0))
1996     return DAG.getNode(ISD::TRUNCATE, VT, N0);
1997   // fold (truncate (truncate x)) -> (truncate x)
1998   if (N0.getOpcode() == ISD::TRUNCATE)
1999     return DAG.getNode(ISD::TRUNCATE, VT, N0.getOperand(0));
2000   // fold (truncate (ext x)) -> (ext x) or (truncate x) or x
2001   if (N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::SIGN_EXTEND||
2002       N0.getOpcode() == ISD::ANY_EXTEND) {
2003     if (N0.getValueType() < VT)
2004       // if the source is smaller than the dest, we still need an extend
2005       return DAG.getNode(N0.getOpcode(), VT, N0.getOperand(0));
2006     else if (N0.getValueType() > VT)
2007       // if the source is larger than the dest, than we just need the truncate
2008       return DAG.getNode(ISD::TRUNCATE, VT, N0.getOperand(0));
2009     else
2010       // if the source and dest are the same type, we can drop both the extend
2011       // and the truncate
2012       return N0.getOperand(0);
2013   }
2014   // fold (truncate (load x)) -> (smaller load x)
2015   if (N0.getOpcode() == ISD::LOAD && N0.hasOneUse()) {
2016     assert(MVT::getSizeInBits(N0.getValueType()) > MVT::getSizeInBits(VT) &&
2017            "Cannot truncate to larger type!");
2018     MVT::ValueType PtrType = N0.getOperand(1).getValueType();
2019     // For big endian targets, we need to add an offset to the pointer to load
2020     // the correct bytes.  For little endian systems, we merely need to read
2021     // fewer bytes from the same pointer.
2022     uint64_t PtrOff =
2023       (MVT::getSizeInBits(N0.getValueType()) - MVT::getSizeInBits(VT)) / 8;
2024     SDOperand NewPtr = TLI.isLittleEndian() ? N0.getOperand(1) :
2025       DAG.getNode(ISD::ADD, PtrType, N0.getOperand(1),
2026                   DAG.getConstant(PtrOff, PtrType));
2027     AddToWorkList(NewPtr.Val);
2028     SDOperand Load = DAG.getLoad(VT, N0.getOperand(0), NewPtr,N0.getOperand(2));
2029     AddToWorkList(N);
2030     CombineTo(N0.Val, Load, Load.getValue(1));
2031     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2032   }
2033   return SDOperand();
2034 }
2035
2036 SDOperand DAGCombiner::visitBIT_CONVERT(SDNode *N) {
2037   SDOperand N0 = N->getOperand(0);
2038   MVT::ValueType VT = N->getValueType(0);
2039
2040   // If the input is a constant, let getNode() fold it.
2041   if (isa<ConstantSDNode>(N0) || isa<ConstantFPSDNode>(N0)) {
2042     SDOperand Res = DAG.getNode(ISD::BIT_CONVERT, VT, N0);
2043     if (Res.Val != N) return Res;
2044   }
2045
2046   if (N0.getOpcode() == ISD::BIT_CONVERT)  // conv(conv(x,t1),t2) -> conv(x,t2)
2047     return DAG.getNode(ISD::BIT_CONVERT, VT, N0.getOperand(0));
2048
2049   // fold (conv (load x)) -> (load (conv*)x)
2050   // FIXME: These xforms need to know that the resultant load doesn't need a
2051   // higher alignment than the original!
2052   if (0 && N0.getOpcode() == ISD::LOAD && N0.hasOneUse()) {
2053     SDOperand Load = DAG.getLoad(VT, N0.getOperand(0), N0.getOperand(1),
2054                                  N0.getOperand(2));
2055     AddToWorkList(N);
2056     CombineTo(N0.Val, DAG.getNode(ISD::BIT_CONVERT, N0.getValueType(), Load),
2057               Load.getValue(1));
2058     return Load;
2059   }
2060
2061   return SDOperand();
2062 }
2063
2064 SDOperand DAGCombiner::visitVBIT_CONVERT(SDNode *N) {
2065   SDOperand N0 = N->getOperand(0);
2066   MVT::ValueType VT = N->getValueType(0);
2067
2068   // If the input is a VBUILD_VECTOR with all constant elements, fold this now.
2069   // First check to see if this is all constant.
2070   if (N0.getOpcode() == ISD::VBUILD_VECTOR && N0.Val->hasOneUse() &&
2071       VT == MVT::Vector) {
2072     bool isSimple = true;
2073     for (unsigned i = 0, e = N0.getNumOperands()-2; i != e; ++i)
2074       if (N0.getOperand(i).getOpcode() != ISD::UNDEF &&
2075           N0.getOperand(i).getOpcode() != ISD::Constant &&
2076           N0.getOperand(i).getOpcode() != ISD::ConstantFP) {
2077         isSimple = false;
2078         break;
2079       }
2080
2081     MVT::ValueType DestEltVT = cast<VTSDNode>(N->getOperand(2))->getVT();
2082     if (isSimple && !MVT::isVector(DestEltVT)) {
2083       return ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(N0.Val, DestEltVT);
2084     }
2085   }
2086
2087   return SDOperand();
2088 }
2089
2090 /// ConstantFoldVBIT_CONVERTofVBUILD_VECTOR - We know that BV is a vbuild_vector
2091 /// node with Constant, ConstantFP or Undef operands.  DstEltVT indicates the
2092 /// destination element value type.
2093 SDOperand DAGCombiner::
2094 ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(SDNode *BV, MVT::ValueType DstEltVT) {
2095   MVT::ValueType SrcEltVT = BV->getOperand(0).getValueType();
2096
2097   // If this is already the right type, we're done.
2098   if (SrcEltVT == DstEltVT) return SDOperand(BV, 0);
2099
2100   unsigned SrcBitSize = MVT::getSizeInBits(SrcEltVT);
2101   unsigned DstBitSize = MVT::getSizeInBits(DstEltVT);
2102
2103   // If this is a conversion of N elements of one type to N elements of another
2104   // type, convert each element.  This handles FP<->INT cases.
2105   if (SrcBitSize == DstBitSize) {
2106     std::vector<SDOperand> Ops;
2107     for (unsigned i = 0, e = BV->getNumOperands()-2; i != e; ++i) {
2108       Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, DstEltVT, BV->getOperand(i)));
2109       AddToWorkList(Ops.back().Val);
2110     }
2111     Ops.push_back(*(BV->op_end()-2)); // Add num elements.
2112     Ops.push_back(DAG.getValueType(DstEltVT));
2113     return DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector, Ops);
2114   }
2115
2116   // Otherwise, we're growing or shrinking the elements.  To avoid having to
2117   // handle annoying details of growing/shrinking FP values, we convert them to
2118   // int first.
2119   if (MVT::isFloatingPoint(SrcEltVT)) {
2120     // Convert the input float vector to a int vector where the elements are the
2121     // same sizes.
2122     assert((SrcEltVT == MVT::f32 || SrcEltVT == MVT::f64) && "Unknown FP VT!");
2123     MVT::ValueType IntVT = SrcEltVT == MVT::f32 ? MVT::i32 : MVT::i64;
2124     BV = ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(BV, IntVT).Val;
2125     SrcEltVT = IntVT;
2126   }
2127
2128   // Now we know the input is an integer vector.  If the output is a FP type,
2129   // convert to integer first, then to FP of the right size.
2130   if (MVT::isFloatingPoint(DstEltVT)) {
2131     assert((DstEltVT == MVT::f32 || DstEltVT == MVT::f64) && "Unknown FP VT!");
2132     MVT::ValueType TmpVT = DstEltVT == MVT::f32 ? MVT::i32 : MVT::i64;
2133     SDNode *Tmp = ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(BV, TmpVT).Val;
2134
2135     // Next, convert to FP elements of the same size.
2136     return ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(Tmp, DstEltVT);
2137   }
2138
2139   // Okay, we know the src/dst types are both integers of differing types.
2140   // Handling growing first.
2141   assert(MVT::isInteger(SrcEltVT) && MVT::isInteger(DstEltVT));
2142   if (SrcBitSize < DstBitSize) {
2143     unsigned NumInputsPerOutput = DstBitSize/SrcBitSize;
2144
2145     std::vector<SDOperand> Ops;
2146     for (unsigned i = 0, e = BV->getNumOperands()-2; i != e;
2147          i += NumInputsPerOutput) {
2148       bool isLE = TLI.isLittleEndian();
2149       uint64_t NewBits = 0;
2150       bool EltIsUndef = true;
2151       for (unsigned j = 0; j != NumInputsPerOutput; ++j) {
2152         // Shift the previously computed bits over.
2153         NewBits <<= SrcBitSize;
2154         SDOperand Op = BV->getOperand(i+ (isLE ? (NumInputsPerOutput-j-1) : j));
2155         if (Op.getOpcode() == ISD::UNDEF) continue;
2156         EltIsUndef = false;
2157
2158         NewBits |= cast<ConstantSDNode>(Op)->getValue();
2159       }
2160
2161       if (EltIsUndef)
2162         Ops.push_back(DAG.getNode(ISD::UNDEF, DstEltVT));
2163       else
2164         Ops.push_back(DAG.getConstant(NewBits, DstEltVT));
2165     }
2166
2167     Ops.push_back(DAG.getConstant(Ops.size(), MVT::i32)); // Add num elements.
2168     Ops.push_back(DAG.getValueType(DstEltVT));            // Add element size.
2169     return DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector, Ops);
2170   }
2171
2172   // Finally, this must be the case where we are shrinking elements: each input
2173   // turns into multiple outputs.
2174   unsigned NumOutputsPerInput = SrcBitSize/DstBitSize;
2175   std::vector<SDOperand> Ops;
2176   for (unsigned i = 0, e = BV->getNumOperands()-2; i != e; ++i) {
2177     if (BV->getOperand(i).getOpcode() == ISD::UNDEF) {
2178       for (unsigned j = 0; j != NumOutputsPerInput; ++j)
2179         Ops.push_back(DAG.getNode(ISD::UNDEF, DstEltVT));
2180       continue;
2181     }
2182     uint64_t OpVal = cast<ConstantSDNode>(BV->getOperand(i))->getValue();
2183
2184     for (unsigned j = 0; j != NumOutputsPerInput; ++j) {
2185       unsigned ThisVal = OpVal & ((1ULL << DstBitSize)-1);
2186       OpVal >>= DstBitSize;
2187       Ops.push_back(DAG.getConstant(ThisVal, DstEltVT));
2188     }
2189
2190     // For big endian targets, swap the order of the pieces of each element.
2191     if (!TLI.isLittleEndian())
2192       std::reverse(Ops.end()-NumOutputsPerInput, Ops.end());
2193   }
2194   Ops.push_back(DAG.getConstant(Ops.size(), MVT::i32)); // Add num elements.
2195   Ops.push_back(DAG.getValueType(DstEltVT));            // Add element size.
2196   return DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector, Ops);
2197 }
2198
2199
2200
2201 SDOperand DAGCombiner::visitFADD(SDNode *N) {
2202   SDOperand N0 = N->getOperand(0);
2203   SDOperand N1 = N->getOperand(1);
2204   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2205   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2206   MVT::ValueType VT = N->getValueType(0);
2207
2208   // fold (fadd c1, c2) -> c1+c2
2209   if (N0CFP && N1CFP)
2210     return DAG.getNode(ISD::FADD, VT, N0, N1);
2211   // canonicalize constant to RHS
2212   if (N0CFP && !N1CFP)
2213     return DAG.getNode(ISD::FADD, VT, N1, N0);
2214   // fold (A + (-B)) -> A-B
2215   if (N1.getOpcode() == ISD::FNEG)
2216     return DAG.getNode(ISD::FSUB, VT, N0, N1.getOperand(0));
2217   // fold ((-A) + B) -> B-A
2218   if (N0.getOpcode() == ISD::FNEG)
2219     return DAG.getNode(ISD::FSUB, VT, N1, N0.getOperand(0));
2220   return SDOperand();
2221 }
2222
2223 SDOperand DAGCombiner::visitFSUB(SDNode *N) {
2224   SDOperand N0 = N->getOperand(0);
2225   SDOperand N1 = N->getOperand(1);
2226   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2227   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2228   MVT::ValueType VT = N->getValueType(0);
2229
2230   // fold (fsub c1, c2) -> c1-c2
2231   if (N0CFP && N1CFP)
2232     return DAG.getNode(ISD::FSUB, VT, N0, N1);
2233   // fold (A-(-B)) -> A+B
2234   if (N1.getOpcode() == ISD::FNEG)
2235     return DAG.getNode(ISD::FADD, VT, N0, N1.getOperand(0));
2236   return SDOperand();
2237 }
2238
2239 SDOperand DAGCombiner::visitFMUL(SDNode *N) {
2240   SDOperand N0 = N->getOperand(0);
2241   SDOperand N1 = N->getOperand(1);
2242   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2243   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2244   MVT::ValueType VT = N->getValueType(0);
2245
2246   // fold (fmul c1, c2) -> c1*c2
2247   if (N0CFP && N1CFP)
2248     return DAG.getNode(ISD::FMUL, VT, N0, N1);
2249   // canonicalize constant to RHS
2250   if (N0CFP && !N1CFP)
2251     return DAG.getNode(ISD::FMUL, VT, N1, N0);
2252   // fold (fmul X, 2.0) -> (fadd X, X)
2253   if (N1CFP && N1CFP->isExactlyValue(+2.0))
2254     return DAG.getNode(ISD::FADD, VT, N0, N0);
2255   return SDOperand();
2256 }
2257
2258 SDOperand DAGCombiner::visitFDIV(SDNode *N) {
2259   SDOperand N0 = N->getOperand(0);
2260   SDOperand N1 = N->getOperand(1);
2261   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2262   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2263   MVT::ValueType VT = N->getValueType(0);
2264
2265   // fold (fdiv c1, c2) -> c1/c2
2266   if (N0CFP && N1CFP)
2267     return DAG.getNode(ISD::FDIV, VT, N0, N1);
2268   return SDOperand();
2269 }
2270
2271 SDOperand DAGCombiner::visitFREM(SDNode *N) {
2272   SDOperand N0 = N->getOperand(0);
2273   SDOperand N1 = N->getOperand(1);
2274   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2275   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2276   MVT::ValueType VT = N->getValueType(0);
2277
2278   // fold (frem c1, c2) -> fmod(c1,c2)
2279   if (N0CFP && N1CFP)
2280     return DAG.getNode(ISD::FREM, VT, N0, N1);
2281   return SDOperand();
2282 }
2283
2284 SDOperand DAGCombiner::visitFCOPYSIGN(SDNode *N) {
2285   SDOperand N0 = N->getOperand(0);
2286   SDOperand N1 = N->getOperand(1);
2287   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2288   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2289   MVT::ValueType VT = N->getValueType(0);
2290
2291   if (N0CFP && N1CFP)  // Constant fold
2292     return DAG.getNode(ISD::FCOPYSIGN, VT, N0, N1);
2293
2294   if (N1CFP) {
2295     // copysign(x, c1) -> fabs(x)       iff ispos(c1)
2296     // copysign(x, c1) -> fneg(fabs(x)) iff isneg(c1)
2297     union {
2298       double d;
2299       int64_t i;
2300     } u;
2301     u.d = N1CFP->getValue();
2302     if (u.i >= 0)
2303       return DAG.getNode(ISD::FABS, VT, N0);
2304     else
2305       return DAG.getNode(ISD::FNEG, VT, DAG.getNode(ISD::FABS, VT, N0));
2306   }
2307
2308   // copysign(fabs(x), y) -> copysign(x, y)
2309   // copysign(fneg(x), y) -> copysign(x, y)
2310   // copysign(copysign(x,z), y) -> copysign(x, y)
2311   if (N0.getOpcode() == ISD::FABS || N0.getOpcode() == ISD::FNEG ||
2312       N0.getOpcode() == ISD::FCOPYSIGN)
2313     return DAG.getNode(ISD::FCOPYSIGN, VT, N0.getOperand(0), N1);
2314
2315   // copysign(x, abs(y)) -> abs(x)
2316   if (N1.getOpcode() == ISD::FABS)
2317     return DAG.getNode(ISD::FABS, VT, N0);
2318
2319   // copysign(x, copysign(y,z)) -> copysign(x, z)
2320   if (N1.getOpcode() == ISD::FCOPYSIGN)
2321     return DAG.getNode(ISD::FCOPYSIGN, VT, N0, N1.getOperand(1));
2322
2323   // copysign(x, fp_extend(y)) -> copysign(x, y)
2324   // copysign(x, fp_round(y)) -> copysign(x, y)
2325   if (N1.getOpcode() == ISD::FP_EXTEND || N1.getOpcode() == ISD::FP_ROUND)
2326     return DAG.getNode(ISD::FCOPYSIGN, VT, N0, N1.getOperand(0));
2327
2328   return SDOperand();
2329 }
2330
2331
2332
2333 SDOperand DAGCombiner::visitSINT_TO_FP(SDNode *N) {
2334   SDOperand N0 = N->getOperand(0);
2335   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2336   MVT::ValueType VT = N->getValueType(0);
2337
2338   // fold (sint_to_fp c1) -> c1fp
2339   if (N0C)
2340     return DAG.getNode(ISD::SINT_TO_FP, VT, N0);
2341   return SDOperand();
2342 }
2343
2344 SDOperand DAGCombiner::visitUINT_TO_FP(SDNode *N) {
2345   SDOperand N0 = N->getOperand(0);
2346   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2347   MVT::ValueType VT = N->getValueType(0);
2348
2349   // fold (uint_to_fp c1) -> c1fp
2350   if (N0C)
2351     return DAG.getNode(ISD::UINT_TO_FP, VT, N0);
2352   return SDOperand();
2353 }
2354
2355 SDOperand DAGCombiner::visitFP_TO_SINT(SDNode *N) {
2356   SDOperand N0 = N->getOperand(0);
2357   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2358   MVT::ValueType VT = N->getValueType(0);
2359
2360   // fold (fp_to_sint c1fp) -> c1
2361   if (N0CFP)
2362     return DAG.getNode(ISD::FP_TO_SINT, VT, N0);
2363   return SDOperand();
2364 }
2365
2366 SDOperand DAGCombiner::visitFP_TO_UINT(SDNode *N) {
2367   SDOperand N0 = N->getOperand(0);
2368   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2369   MVT::ValueType VT = N->getValueType(0);
2370
2371   // fold (fp_to_uint c1fp) -> c1
2372   if (N0CFP)
2373     return DAG.getNode(ISD::FP_TO_UINT, VT, N0);
2374   return SDOperand();
2375 }
2376
2377 SDOperand DAGCombiner::visitFP_ROUND(SDNode *N) {
2378   SDOperand N0 = N->getOperand(0);
2379   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2380   MVT::ValueType VT = N->getValueType(0);
2381
2382   // fold (fp_round c1fp) -> c1fp
2383   if (N0CFP)
2384     return DAG.getNode(ISD::FP_ROUND, VT, N0);
2385
2386   // fold (fp_round (fp_extend x)) -> x
2387   if (N0.getOpcode() == ISD::FP_EXTEND && VT == N0.getOperand(0).getValueType())
2388     return N0.getOperand(0);
2389
2390   // fold (fp_round (copysign X, Y)) -> (copysign (fp_round X), Y)
2391   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.Val->hasOneUse()) {
2392     SDOperand Tmp = DAG.getNode(ISD::FP_ROUND, VT, N0.getOperand(0));
2393     AddToWorkList(Tmp.Val);
2394     return DAG.getNode(ISD::FCOPYSIGN, VT, Tmp, N0.getOperand(1));
2395   }
2396
2397   return SDOperand();
2398 }
2399
2400 SDOperand DAGCombiner::visitFP_ROUND_INREG(SDNode *N) {
2401   SDOperand N0 = N->getOperand(0);
2402   MVT::ValueType VT = N->getValueType(0);
2403   MVT::ValueType EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
2404   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2405
2406   // fold (fp_round_inreg c1fp) -> c1fp
2407   if (N0CFP) {
2408     SDOperand Round = DAG.getConstantFP(N0CFP->getValue(), EVT);
2409     return DAG.getNode(ISD::FP_EXTEND, VT, Round);
2410   }
2411   return SDOperand();
2412 }
2413
2414 SDOperand DAGCombiner::visitFP_EXTEND(SDNode *N) {
2415   SDOperand N0 = N->getOperand(0);
2416   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2417   MVT::ValueType VT = N->getValueType(0);
2418
2419   // fold (fp_extend c1fp) -> c1fp
2420   if (N0CFP)
2421     return DAG.getNode(ISD::FP_EXTEND, VT, N0);
2422
2423   // fold (fpext (load x)) -> (fpext (fpround (extload x)))
2424   if (N0.getOpcode() == ISD::LOAD && N0.hasOneUse() &&
2425       (!AfterLegalize||TLI.isOperationLegal(ISD::EXTLOAD, N0.getValueType()))) {
2426     SDOperand ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, VT, N0.getOperand(0),
2427                                        N0.getOperand(1), N0.getOperand(2),
2428                                        N0.getValueType());
2429     CombineTo(N, ExtLoad);
2430     CombineTo(N0.Val, DAG.getNode(ISD::FP_ROUND, N0.getValueType(), ExtLoad),
2431               ExtLoad.getValue(1));
2432     return SDOperand(N, 0);   // Return N so it doesn't get rechecked!
2433   }
2434
2435
2436   return SDOperand();
2437 }
2438
2439 SDOperand DAGCombiner::visitFNEG(SDNode *N) {
2440   SDOperand N0 = N->getOperand(0);
2441   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2442   MVT::ValueType VT = N->getValueType(0);
2443
2444   // fold (fneg c1) -> -c1
2445   if (N0CFP)
2446     return DAG.getNode(ISD::FNEG, VT, N0);
2447   // fold (fneg (sub x, y)) -> (sub y, x)
2448   if (N0.getOpcode() == ISD::SUB)
2449     return DAG.getNode(ISD::SUB, VT, N0.getOperand(1), N0.getOperand(0));
2450   // fold (fneg (fneg x)) -> x
2451   if (N0.getOpcode() == ISD::FNEG)
2452     return N0.getOperand(0);
2453   return SDOperand();
2454 }
2455
2456 SDOperand DAGCombiner::visitFABS(SDNode *N) {
2457   SDOperand N0 = N->getOperand(0);
2458   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2459   MVT::ValueType VT = N->getValueType(0);
2460
2461   // fold (fabs c1) -> fabs(c1)
2462   if (N0CFP)
2463     return DAG.getNode(ISD::FABS, VT, N0);
2464   // fold (fabs (fabs x)) -> (fabs x)
2465   if (N0.getOpcode() == ISD::FABS)
2466     return N->getOperand(0);
2467   // fold (fabs (fneg x)) -> (fabs x)
2468   // fold (fabs (fcopysign x, y)) -> (fabs x)
2469   if (N0.getOpcode() == ISD::FNEG || N0.getOpcode() == ISD::FCOPYSIGN)
2470     return DAG.getNode(ISD::FABS, VT, N0.getOperand(0));
2471
2472   return SDOperand();
2473 }
2474
2475 SDOperand DAGCombiner::visitBRCOND(SDNode *N) {
2476   SDOperand Chain = N->getOperand(0);
2477   SDOperand N1 = N->getOperand(1);
2478   SDOperand N2 = N->getOperand(2);
2479   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2480
2481   // never taken branch, fold to chain
2482   if (N1C && N1C->isNullValue())
2483     return Chain;
2484   // unconditional branch
2485   if (N1C && N1C->getValue() == 1)
2486     return DAG.getNode(ISD::BR, MVT::Other, Chain, N2);
2487   // fold a brcond with a setcc condition into a BR_CC node if BR_CC is legal
2488   // on the target.
2489   if (N1.getOpcode() == ISD::SETCC &&
2490       TLI.isOperationLegal(ISD::BR_CC, MVT::Other)) {
2491     return DAG.getNode(ISD::BR_CC, MVT::Other, Chain, N1.getOperand(2),
2492                        N1.getOperand(0), N1.getOperand(1), N2);
2493   }
2494   return SDOperand();
2495 }
2496
2497 // Operand List for BR_CC: Chain, CondCC, CondLHS, CondRHS, DestBB.
2498 //
2499 SDOperand DAGCombiner::visitBR_CC(SDNode *N) {
2500   CondCodeSDNode *CC = cast<CondCodeSDNode>(N->getOperand(1));
2501   SDOperand CondLHS = N->getOperand(2), CondRHS = N->getOperand(3);
2502
2503   // Use SimplifySetCC  to simplify SETCC's.
2504   SDOperand Simp = SimplifySetCC(MVT::i1, CondLHS, CondRHS, CC->get(), false);
2505   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(Simp.Val);
2506
2507   // fold br_cc true, dest -> br dest (unconditional branch)
2508   if (SCCC && SCCC->getValue())
2509     return DAG.getNode(ISD::BR, MVT::Other, N->getOperand(0),
2510                        N->getOperand(4));
2511   // fold br_cc false, dest -> unconditional fall through
2512   if (SCCC && SCCC->isNullValue())
2513     return N->getOperand(0);
2514   // fold to a simpler setcc
2515   if (Simp.Val && Simp.getOpcode() == ISD::SETCC)
2516     return DAG.getNode(ISD::BR_CC, MVT::Other, N->getOperand(0),
2517                        Simp.getOperand(2), Simp.getOperand(0),
2518                        Simp.getOperand(1), N->getOperand(4));
2519   return SDOperand();
2520 }
2521
2522 SDOperand DAGCombiner::visitLOAD(SDNode *N) {
2523   SDOperand Chain    = N->getOperand(0);
2524   SDOperand Ptr      = N->getOperand(1);
2525   SDOperand SrcValue = N->getOperand(2);
2526
2527   // If there are no uses of the loaded value, change uses of the chain value
2528   // into uses of the chain input (i.e. delete the dead load).
2529   if (N->hasNUsesOfValue(0, 0))
2530     return CombineTo(N, DAG.getNode(ISD::UNDEF, N->getValueType(0)), Chain);
2531
2532   // If this load is directly stored, replace the load value with the stored
2533   // value.
2534   // TODO: Handle store large -> read small portion.
2535   // TODO: Handle TRUNCSTORE/EXTLOAD
2536   if (Chain.getOpcode() == ISD::STORE && Chain.getOperand(2) == Ptr &&
2537       Chain.getOperand(1).getValueType() == N->getValueType(0))
2538     return CombineTo(N, Chain.getOperand(1), Chain);
2539
2540   return SDOperand();
2541 }
2542
2543 /// visitXEXTLOAD - Handle EXTLOAD/ZEXTLOAD/SEXTLOAD.
2544 SDOperand DAGCombiner::visitXEXTLOAD(SDNode *N) {
2545   SDOperand Chain    = N->getOperand(0);
2546   SDOperand Ptr      = N->getOperand(1);
2547   SDOperand SrcValue = N->getOperand(2);
2548   SDOperand EVT      = N->getOperand(3);
2549
2550   // If there are no uses of the loaded value, change uses of the chain value
2551   // into uses of the chain input (i.e. delete the dead load).
2552   if (N->hasNUsesOfValue(0, 0))
2553     return CombineTo(N, DAG.getNode(ISD::UNDEF, N->getValueType(0)), Chain);
2554
2555   return SDOperand();
2556 }
2557
2558 SDOperand DAGCombiner::visitSTORE(SDNode *N) {
2559   SDOperand Chain    = N->getOperand(0);
2560   SDOperand Value    = N->getOperand(1);
2561   SDOperand Ptr      = N->getOperand(2);
2562   SDOperand SrcValue = N->getOperand(3);
2563
2564   // If this is a store that kills a previous store, remove the previous store.
2565   if (Chain.getOpcode() == ISD::STORE && Chain.getOperand(2) == Ptr &&
2566       Chain.Val->hasOneUse() /* Avoid introducing DAG cycles */ &&
2567       // Make sure that these stores are the same value type:
2568       // FIXME: we really care that the second store is >= size of the first.
2569       Value.getValueType() == Chain.getOperand(1).getValueType()) {
2570     // Create a new store of Value that replaces both stores.
2571     SDNode *PrevStore = Chain.Val;
2572     if (PrevStore->getOperand(1) == Value) // Same value multiply stored.
2573       return Chain;
2574     SDOperand NewStore = DAG.getNode(ISD::STORE, MVT::Other,
2575                                      PrevStore->getOperand(0), Value, Ptr,
2576                                      SrcValue);
2577     CombineTo(N, NewStore);                 // Nuke this store.
2578     CombineTo(PrevStore, NewStore);  // Nuke the previous store.
2579     return SDOperand(N, 0);
2580   }
2581
2582   // If this is a store of a bit convert, store the input value.
2583   // FIXME: This needs to know that the resultant store does not need a
2584   // higher alignment than the original.
2585   if (0 && Value.getOpcode() == ISD::BIT_CONVERT)
2586     return DAG.getNode(ISD::STORE, MVT::Other, Chain, Value.getOperand(0),
2587                        Ptr, SrcValue);
2588
2589   return SDOperand();
2590 }
2591
2592 SDOperand DAGCombiner::visitINSERT_VECTOR_ELT(SDNode *N) {
2593   SDOperand InVec = N->getOperand(0);
2594   SDOperand InVal = N->getOperand(1);
2595   SDOperand EltNo = N->getOperand(2);
2596
2597   // If the invec is a BUILD_VECTOR and if EltNo is a constant, build a new
2598   // vector with the inserted element.
2599   if (InVec.getOpcode() == ISD::BUILD_VECTOR && isa<ConstantSDNode>(EltNo)) {
2600     unsigned Elt = cast<ConstantSDNode>(EltNo)->getValue();
2601     std::vector<SDOperand> Ops(InVec.Val->op_begin(), InVec.Val->op_end());
2602     if (Elt < Ops.size())
2603       Ops[Elt] = InVal;
2604     return DAG.getNode(ISD::BUILD_VECTOR, InVec.getValueType(), Ops);
2605   }
2606
2607   return SDOperand();
2608 }
2609
2610 SDOperand DAGCombiner::visitVINSERT_VECTOR_ELT(SDNode *N) {
2611   SDOperand InVec = N->getOperand(0);
2612   SDOperand InVal = N->getOperand(1);
2613   SDOperand EltNo = N->getOperand(2);
2614   SDOperand NumElts = N->getOperand(3);
2615   SDOperand EltType = N->getOperand(4);
2616
2617   // If the invec is a VBUILD_VECTOR and if EltNo is a constant, build a new
2618   // vector with the inserted element.
2619   if (InVec.getOpcode() == ISD::VBUILD_VECTOR && isa<ConstantSDNode>(EltNo)) {
2620     unsigned Elt = cast<ConstantSDNode>(EltNo)->getValue();
2621     std::vector<SDOperand> Ops(InVec.Val->op_begin(), InVec.Val->op_end());
2622     if (Elt < Ops.size()-2)
2623       Ops[Elt] = InVal;
2624     return DAG.getNode(ISD::VBUILD_VECTOR, InVec.getValueType(), Ops);
2625   }
2626
2627   return SDOperand();
2628 }
2629
2630 SDOperand DAGCombiner::visitVBUILD_VECTOR(SDNode *N) {
2631   unsigned NumInScalars = N->getNumOperands()-2;
2632   SDOperand NumElts = N->getOperand(NumInScalars);
2633   SDOperand EltType = N->getOperand(NumInScalars+1);
2634
2635   // Check to see if this is a VBUILD_VECTOR of a bunch of VEXTRACT_VECTOR_ELT
2636   // operations.  If so, and if the EXTRACT_ELT vector inputs come from at most
2637   // two distinct vectors, turn this into a shuffle node.
2638   SDOperand VecIn1, VecIn2;
2639   for (unsigned i = 0; i != NumInScalars; ++i) {
2640     // Ignore undef inputs.
2641     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
2642
2643     // If this input is something other than a VEXTRACT_VECTOR_ELT with a
2644     // constant index, bail out.
2645     if (N->getOperand(i).getOpcode() != ISD::VEXTRACT_VECTOR_ELT ||
2646         !isa<ConstantSDNode>(N->getOperand(i).getOperand(1))) {
2647       VecIn1 = VecIn2 = SDOperand(0, 0);
2648       break;
2649     }
2650
2651     // If the input vector type disagrees with the result of the vbuild_vector,
2652     // we can't make a shuffle.
2653     SDOperand ExtractedFromVec = N->getOperand(i).getOperand(0);
2654     if (*(ExtractedFromVec.Val->op_end()-2) != NumElts ||
2655         *(ExtractedFromVec.Val->op_end()-1) != EltType) {
2656       VecIn1 = VecIn2 = SDOperand(0, 0);
2657       break;
2658     }
2659
2660     // Otherwise, remember this.  We allow up to two distinct input vectors.
2661     if (ExtractedFromVec == VecIn1 || ExtractedFromVec == VecIn2)
2662       continue;
2663
2664     if (VecIn1.Val == 0) {
2665       VecIn1 = ExtractedFromVec;
2666     } else if (VecIn2.Val == 0) {
2667       VecIn2 = ExtractedFromVec;
2668     } else {
2669       // Too many inputs.
2670       VecIn1 = VecIn2 = SDOperand(0, 0);
2671       break;
2672     }
2673   }
2674
2675   // If everything is good, we can make a shuffle operation.
2676   if (VecIn1.Val) {
2677     std::vector<SDOperand> BuildVecIndices;
2678     for (unsigned i = 0; i != NumInScalars; ++i) {
2679       if (N->getOperand(i).getOpcode() == ISD::UNDEF) {
2680         BuildVecIndices.push_back(DAG.getNode(ISD::UNDEF, MVT::i32));
2681         continue;
2682       }
2683
2684       SDOperand Extract = N->getOperand(i);
2685
2686       // If extracting from the first vector, just use the index directly.
2687       if (Extract.getOperand(0) == VecIn1) {
2688         BuildVecIndices.push_back(Extract.getOperand(1));
2689         continue;
2690       }
2691
2692       // Otherwise, use InIdx + VecSize
2693       unsigned Idx = cast<ConstantSDNode>(Extract.getOperand(1))->getValue();
2694       BuildVecIndices.push_back(DAG.getConstant(Idx+NumInScalars, MVT::i32));
2695     }
2696
2697     // Add count and size info.
2698     BuildVecIndices.push_back(NumElts);
2699     BuildVecIndices.push_back(DAG.getValueType(MVT::i32));
2700
2701     // Return the new VVECTOR_SHUFFLE node.
2702     std::vector<SDOperand> Ops;
2703     Ops.push_back(VecIn1);
2704     if (VecIn2.Val) {
2705       Ops.push_back(VecIn2);
2706     } else {
2707        // Use an undef vbuild_vector as input for the second operand.
2708       std::vector<SDOperand> UnOps(NumInScalars,
2709                                    DAG.getNode(ISD::UNDEF,
2710                                            cast<VTSDNode>(EltType)->getVT()));
2711       UnOps.push_back(NumElts);
2712       UnOps.push_back(EltType);
2713       Ops.push_back(DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector, UnOps));
2714       AddToWorkList(Ops.back().Val);
2715     }
2716     Ops.push_back(DAG.getNode(ISD::VBUILD_VECTOR,MVT::Vector, BuildVecIndices));
2717     Ops.push_back(NumElts);
2718     Ops.push_back(EltType);
2719     return DAG.getNode(ISD::VVECTOR_SHUFFLE, MVT::Vector, Ops);
2720   }
2721
2722   return SDOperand();
2723 }
2724
2725 SDOperand DAGCombiner::visitVECTOR_SHUFFLE(SDNode *N) {
2726   SDOperand ShufMask = N->getOperand(2);
2727   unsigned NumElts = ShufMask.getNumOperands();
2728
2729   // If the shuffle mask is an identity operation on the LHS, return the LHS.
2730   bool isIdentity = true;
2731   for (unsigned i = 0; i != NumElts; ++i) {
2732     if (ShufMask.getOperand(i).getOpcode() != ISD::UNDEF &&
2733         cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() != i) {
2734       isIdentity = false;
2735       break;
2736     }
2737   }
2738   if (isIdentity) return N->getOperand(0);
2739
2740   // If the shuffle mask is an identity operation on the RHS, return the RHS.
2741   isIdentity = true;
2742   for (unsigned i = 0; i != NumElts; ++i) {
2743     if (ShufMask.getOperand(i).getOpcode() != ISD::UNDEF &&
2744         cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() != i+NumElts) {
2745       isIdentity = false;
2746       break;
2747     }
2748   }
2749   if (isIdentity) return N->getOperand(1);
2750
2751   // If the LHS and the RHS are the same node, turn the RHS into an undef.
2752   if (N->getOperand(0) == N->getOperand(1)) {
2753     if (N->getOperand(0).getOpcode() == ISD::UNDEF)
2754       return DAG.getNode(ISD::UNDEF, N->getValueType(0));
2755     // Check the SHUFFLE mask, mapping any inputs from the 2nd operand into the
2756     // first operand.
2757     std::vector<SDOperand> MappedOps;
2758     for (unsigned i = 0, e = ShufMask.getNumOperands(); i != e; ++i) {
2759       if (ShufMask.getOperand(i).getOpcode() == ISD::UNDEF ||
2760           cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() < NumElts) {
2761         MappedOps.push_back(ShufMask.getOperand(i));
2762       } else {
2763         unsigned NewIdx =
2764            cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() - NumElts;
2765         MappedOps.push_back(DAG.getConstant(NewIdx, MVT::i32));
2766       }
2767     }
2768     ShufMask = DAG.getNode(ISD::BUILD_VECTOR, ShufMask.getValueType(),
2769                            MappedOps);
2770     AddToWorkList(ShufMask.Val);
2771     return DAG.getNode(ISD::VECTOR_SHUFFLE, N->getValueType(0),
2772                        N->getOperand(0),
2773                        DAG.getNode(ISD::UNDEF, N->getValueType(0)),
2774                        ShufMask);
2775   }
2776
2777   return SDOperand();
2778 }
2779
2780 SDOperand DAGCombiner::visitVVECTOR_SHUFFLE(SDNode *N) {
2781   SDOperand ShufMask = N->getOperand(2);
2782   unsigned NumElts = ShufMask.getNumOperands()-2;
2783
2784   // If the shuffle mask is an identity operation on the LHS, return the LHS.
2785   bool isIdentity = true;
2786   for (unsigned i = 0; i != NumElts; ++i) {
2787     if (ShufMask.getOperand(i).getOpcode() != ISD::UNDEF &&
2788         cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() != i) {
2789       isIdentity = false;
2790       break;
2791     }
2792   }
2793   if (isIdentity) return N->getOperand(0);
2794
2795   // If the shuffle mask is an identity operation on the RHS, return the RHS.
2796   isIdentity = true;
2797   for (unsigned i = 0; i != NumElts; ++i) {
2798     if (ShufMask.getOperand(i).getOpcode() != ISD::UNDEF &&
2799         cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() != i+NumElts) {
2800       isIdentity = false;
2801       break;
2802     }
2803   }
2804   if (isIdentity) return N->getOperand(1);
2805
2806   // If the LHS and the RHS are the same node, turn the RHS into an undef.
2807   if (N->getOperand(0) == N->getOperand(1)) {
2808     // Check the SHUFFLE mask, mapping any inputs from the 2nd operand into the
2809     // first operand.
2810     std::vector<SDOperand> MappedOps;
2811     for (unsigned i = 0; i != NumElts; ++i) {
2812       if (ShufMask.getOperand(i).getOpcode() == ISD::UNDEF ||
2813           cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() < NumElts) {
2814         MappedOps.push_back(ShufMask.getOperand(i));
2815       } else {
2816         unsigned NewIdx =
2817           cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() - NumElts;
2818         MappedOps.push_back(DAG.getConstant(NewIdx, MVT::i32));
2819       }
2820     }
2821     // Add the type/#elts values.
2822     MappedOps.push_back(ShufMask.getOperand(NumElts));
2823     MappedOps.push_back(ShufMask.getOperand(NumElts+1));
2824
2825     ShufMask = DAG.getNode(ISD::VBUILD_VECTOR, ShufMask.getValueType(),
2826                            MappedOps);
2827     AddToWorkList(ShufMask.Val);
2828
2829     // Build the undef vector.
2830     SDOperand UDVal = DAG.getNode(ISD::UNDEF, MappedOps[0].getValueType());
2831     for (unsigned i = 0; i != NumElts; ++i)
2832       MappedOps[i] = UDVal;
2833     MappedOps[NumElts  ] = *(N->getOperand(0).Val->op_end()-2);
2834     MappedOps[NumElts+1] = *(N->getOperand(0).Val->op_end()-1);
2835     UDVal = DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector, MappedOps);
2836
2837     return DAG.getNode(ISD::VVECTOR_SHUFFLE, MVT::Vector,
2838                        N->getOperand(0), UDVal, ShufMask,
2839                        MappedOps[NumElts], MappedOps[NumElts+1]);
2840   }
2841
2842   return SDOperand();
2843 }
2844
2845 /// XformToShuffleWithZero - Returns a vector_shuffle if it able to transform
2846 /// a VAND to a vector_shuffle with the destination vector and a zero vector.
2847 /// e.g. VAND V, <0xffffffff, 0, 0xffffffff, 0>. ==>
2848 ///      vector_shuffle V, Zero, <0, 4, 2, 4>
2849 SDOperand DAGCombiner::XformToShuffleWithZero(SDNode *N) {
2850   SDOperand LHS = N->getOperand(0);
2851   SDOperand RHS = N->getOperand(1);
2852   if (N->getOpcode() == ISD::VAND) {
2853     SDOperand DstVecSize = *(LHS.Val->op_end()-2);
2854     SDOperand DstVecEVT  = *(LHS.Val->op_end()-1);
2855     if (RHS.getOpcode() == ISD::VBIT_CONVERT)
2856       RHS = RHS.getOperand(0);
2857     if (RHS.getOpcode() == ISD::VBUILD_VECTOR) {
2858       std::vector<SDOperand> IdxOps;
2859       unsigned NumOps = RHS.getNumOperands();
2860       unsigned NumElts = NumOps-2;
2861       MVT::ValueType EVT = cast<VTSDNode>(RHS.getOperand(NumOps-1))->getVT();
2862       for (unsigned i = 0; i != NumElts; ++i) {
2863         SDOperand Elt = RHS.getOperand(i);
2864         if (!isa<ConstantSDNode>(Elt))
2865           return SDOperand();
2866         else if (cast<ConstantSDNode>(Elt)->isAllOnesValue())
2867           IdxOps.push_back(DAG.getConstant(i, EVT));
2868         else if (cast<ConstantSDNode>(Elt)->isNullValue())
2869           IdxOps.push_back(DAG.getConstant(NumElts, EVT));
2870         else
2871           return SDOperand();
2872       }
2873
2874       // Let's see if the target supports this vector_shuffle.
2875       if (!TLI.isVectorClearMaskLegal(IdxOps, EVT, DAG))
2876         return SDOperand();
2877
2878       // Return the new VVECTOR_SHUFFLE node.
2879       SDOperand NumEltsNode = DAG.getConstant(NumElts, MVT::i32);
2880       SDOperand EVTNode = DAG.getValueType(EVT);
2881       std::vector<SDOperand> Ops;
2882       LHS = DAG.getNode(ISD::VBIT_CONVERT, MVT::Vector, LHS, NumEltsNode, EVTNode);
2883       Ops.push_back(LHS);
2884       AddToWorkList(LHS.Val);
2885       std::vector<SDOperand> ZeroOps(NumElts, DAG.getConstant(0, EVT));
2886       ZeroOps.push_back(NumEltsNode);
2887       ZeroOps.push_back(EVTNode);
2888       Ops.push_back(DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector, ZeroOps));
2889       IdxOps.push_back(NumEltsNode);
2890       IdxOps.push_back(EVTNode);
2891       Ops.push_back(DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector, IdxOps));
2892       Ops.push_back(NumEltsNode);
2893       Ops.push_back(EVTNode);
2894       SDOperand Result = DAG.getNode(ISD::VVECTOR_SHUFFLE, MVT::Vector, Ops);
2895       if (NumEltsNode != DstVecSize || EVTNode != DstVecEVT) {
2896         Result = DAG.getNode(ISD::VBIT_CONVERT, MVT::Vector, Result,
2897                              DstVecSize, DstVecEVT);
2898       }
2899       return Result;
2900     }
2901   }
2902   return SDOperand();
2903 }
2904
2905 /// visitVBinOp - Visit a binary vector operation, like VADD.  IntOp indicates
2906 /// the scalar operation of the vop if it is operating on an integer vector
2907 /// (e.g. ADD) and FPOp indicates the FP version (e.g. FADD).
2908 SDOperand DAGCombiner::visitVBinOp(SDNode *N, ISD::NodeType IntOp,
2909                                    ISD::NodeType FPOp) {
2910   MVT::ValueType EltType = cast<VTSDNode>(*(N->op_end()-1))->getVT();
2911   ISD::NodeType ScalarOp = MVT::isInteger(EltType) ? IntOp : FPOp;
2912   SDOperand LHS = N->getOperand(0);
2913   SDOperand RHS = N->getOperand(1);
2914   SDOperand Shuffle = XformToShuffleWithZero(N);
2915   if (Shuffle.Val) return Shuffle;
2916
2917   // If the LHS and RHS are VBUILD_VECTOR nodes, see if we can constant fold
2918   // this operation.
2919   if (LHS.getOpcode() == ISD::VBUILD_VECTOR &&
2920       RHS.getOpcode() == ISD::VBUILD_VECTOR) {
2921     std::vector<SDOperand> Ops;
2922     for (unsigned i = 0, e = LHS.getNumOperands()-2; i != e; ++i) {
2923       SDOperand LHSOp = LHS.getOperand(i);
2924       SDOperand RHSOp = RHS.getOperand(i);
2925       // If these two elements can't be folded, bail out.
2926       if ((LHSOp.getOpcode() != ISD::UNDEF &&
2927            LHSOp.getOpcode() != ISD::Constant &&
2928            LHSOp.getOpcode() != ISD::ConstantFP) ||
2929           (RHSOp.getOpcode() != ISD::UNDEF &&
2930            RHSOp.getOpcode() != ISD::Constant &&
2931            RHSOp.getOpcode() != ISD::ConstantFP))
2932         break;
2933       Ops.push_back(DAG.getNode(ScalarOp, EltType, LHSOp, RHSOp));
2934       AddToWorkList(Ops.back().Val);
2935       assert((Ops.back().getOpcode() == ISD::UNDEF ||
2936               Ops.back().getOpcode() == ISD::Constant ||
2937               Ops.back().getOpcode() == ISD::ConstantFP) &&
2938              "Scalar binop didn't fold!");
2939     }
2940
2941     if (Ops.size() == LHS.getNumOperands()-2) {
2942       Ops.push_back(*(LHS.Val->op_end()-2));
2943       Ops.push_back(*(LHS.Val->op_end()-1));
2944       return DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector, Ops);
2945     }
2946   }
2947
2948   return SDOperand();
2949 }
2950
2951 SDOperand DAGCombiner::SimplifySelect(SDOperand N0, SDOperand N1, SDOperand N2){
2952   assert(N0.getOpcode() ==ISD::SETCC && "First argument must be a SetCC node!");
2953
2954   SDOperand SCC = SimplifySelectCC(N0.getOperand(0), N0.getOperand(1), N1, N2,
2955                                  cast<CondCodeSDNode>(N0.getOperand(2))->get());
2956   // If we got a simplified select_cc node back from SimplifySelectCC, then
2957   // break it down into a new SETCC node, and a new SELECT node, and then return
2958   // the SELECT node, since we were called with a SELECT node.
2959   if (SCC.Val) {
2960     // Check to see if we got a select_cc back (to turn into setcc/select).
2961     // Otherwise, just return whatever node we got back, like fabs.
2962     if (SCC.getOpcode() == ISD::SELECT_CC) {
2963       SDOperand SETCC = DAG.getNode(ISD::SETCC, N0.getValueType(),
2964                                     SCC.getOperand(0), SCC.getOperand(1),
2965                                     SCC.getOperand(4));
2966       AddToWorkList(SETCC.Val);
2967       return DAG.getNode(ISD::SELECT, SCC.getValueType(), SCC.getOperand(2),
2968                          SCC.getOperand(3), SETCC);
2969     }
2970     return SCC;
2971   }
2972   return SDOperand();
2973 }
2974
2975 /// SimplifySelectOps - Given a SELECT or a SELECT_CC node, where LHS and RHS
2976 /// are the two values being selected between, see if we can simplify the
2977 /// select.
2978 ///
2979 bool DAGCombiner::SimplifySelectOps(SDNode *TheSelect, SDOperand LHS,
2980                                     SDOperand RHS) {
2981
2982   // If this is a select from two identical things, try to pull the operation
2983   // through the select.
2984   if (LHS.getOpcode() == RHS.getOpcode() && LHS.hasOneUse() && RHS.hasOneUse()){
2985 #if 0
2986     std::cerr << "SELECT: ["; LHS.Val->dump();
2987     std::cerr << "] ["; RHS.Val->dump();
2988     std::cerr << "]\n";
2989 #endif
2990
2991     // If this is a load and the token chain is identical, replace the select
2992     // of two loads with a load through a select of the address to load from.
2993     // This triggers in things like "select bool X, 10.0, 123.0" after the FP
2994     // constants have been dropped into the constant pool.
2995     if ((LHS.getOpcode() == ISD::LOAD ||
2996          LHS.getOpcode() == ISD::EXTLOAD ||
2997          LHS.getOpcode() == ISD::ZEXTLOAD ||
2998          LHS.getOpcode() == ISD::SEXTLOAD) &&
2999         // Token chains must be identical.
3000         LHS.getOperand(0) == RHS.getOperand(0) &&
3001         // If this is an EXTLOAD, the VT's must match.
3002         (LHS.getOpcode() == ISD::LOAD ||
3003          LHS.getOperand(3) == RHS.getOperand(3))) {
3004       // FIXME: this conflates two src values, discarding one.  This is not
3005       // the right thing to do, but nothing uses srcvalues now.  When they do,
3006       // turn SrcValue into a list of locations.
3007       SDOperand Addr;
3008       if (TheSelect->getOpcode() == ISD::SELECT)
3009         Addr = DAG.getNode(ISD::SELECT, LHS.getOperand(1).getValueType(),
3010                            TheSelect->getOperand(0), LHS.getOperand(1),
3011                            RHS.getOperand(1));
3012       else
3013         Addr = DAG.getNode(ISD::SELECT_CC, LHS.getOperand(1).getValueType(),
3014                            TheSelect->getOperand(0),
3015                            TheSelect->getOperand(1),
3016                            LHS.getOperand(1), RHS.getOperand(1),
3017                            TheSelect->getOperand(4));
3018
3019       SDOperand Load;
3020       if (LHS.getOpcode() == ISD::LOAD)
3021         Load = DAG.getLoad(TheSelect->getValueType(0), LHS.getOperand(0),
3022                            Addr, LHS.getOperand(2));
3023       else
3024         Load = DAG.getExtLoad(LHS.getOpcode(), TheSelect->getValueType(0),
3025                               LHS.getOperand(0), Addr, LHS.getOperand(2),
3026                               cast<VTSDNode>(LHS.getOperand(3))->getVT());
3027       // Users of the select now use the result of the load.
3028       CombineTo(TheSelect, Load);
3029
3030       // Users of the old loads now use the new load's chain.  We know the
3031       // old-load value is dead now.
3032       CombineTo(LHS.Val, Load.getValue(0), Load.getValue(1));
3033       CombineTo(RHS.Val, Load.getValue(0), Load.getValue(1));
3034       return true;
3035     }
3036   }
3037
3038   return false;
3039 }
3040
3041 SDOperand DAGCombiner::SimplifySelectCC(SDOperand N0, SDOperand N1,
3042                                         SDOperand N2, SDOperand N3,
3043                                         ISD::CondCode CC) {
3044
3045   MVT::ValueType VT = N2.getValueType();
3046   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.Val);
3047   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val);
3048   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2.Val);
3049   ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N3.Val);
3050
3051   // Determine if the condition we're dealing with is constant
3052   SDOperand SCC = SimplifySetCC(TLI.getSetCCResultTy(), N0, N1, CC, false);
3053   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.Val);
3054
3055   // fold select_cc true, x, y -> x
3056   if (SCCC && SCCC->getValue())
3057     return N2;
3058   // fold select_cc false, x, y -> y
3059   if (SCCC && SCCC->getValue() == 0)
3060     return N3;
3061
3062   // Check to see if we can simplify the select into an fabs node
3063   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1)) {
3064     // Allow either -0.0 or 0.0
3065     if (CFP->getValue() == 0.0) {
3066       // select (setg[te] X, +/-0.0), X, fneg(X) -> fabs
3067       if ((CC == ISD::SETGE || CC == ISD::SETGT) &&
3068           N0 == N2 && N3.getOpcode() == ISD::FNEG &&
3069           N2 == N3.getOperand(0))
3070         return DAG.getNode(ISD::FABS, VT, N0);
3071
3072       // select (setl[te] X, +/-0.0), fneg(X), X -> fabs
3073       if ((CC == ISD::SETLT || CC == ISD::SETLE) &&
3074           N0 == N3 && N2.getOpcode() == ISD::FNEG &&
3075           N2.getOperand(0) == N3)
3076         return DAG.getNode(ISD::FABS, VT, N3);
3077     }
3078   }
3079
3080   // Check to see if we can perform the "gzip trick", transforming
3081   // select_cc setlt X, 0, A, 0 -> and (sra X, size(X)-1), A
3082   if (N1C && N1C->isNullValue() && N3C && N3C->isNullValue() &&
3083       MVT::isInteger(N0.getValueType()) &&
3084       MVT::isInteger(N2.getValueType()) && CC == ISD::SETLT) {
3085     MVT::ValueType XType = N0.getValueType();
3086     MVT::ValueType AType = N2.getValueType();
3087     if (XType >= AType) {
3088       // and (sra X, size(X)-1, A) -> "and (srl X, C2), A" iff A is a
3089       // single-bit constant.
3090       if (N2C && ((N2C->getValue() & (N2C->getValue()-1)) == 0)) {
3091         unsigned ShCtV = Log2_64(N2C->getValue());
3092         ShCtV = MVT::getSizeInBits(XType)-ShCtV-1;
3093         SDOperand ShCt = DAG.getConstant(ShCtV, TLI.getShiftAmountTy());
3094         SDOperand Shift = DAG.getNode(ISD::SRL, XType, N0, ShCt);
3095         AddToWorkList(Shift.Val);
3096         if (XType > AType) {
3097           Shift = DAG.getNode(ISD::TRUNCATE, AType, Shift);
3098           AddToWorkList(Shift.Val);
3099         }
3100         return DAG.getNode(ISD::AND, AType, Shift, N2);
3101       }
3102       SDOperand Shift = DAG.getNode(ISD::SRA, XType, N0,
3103                                     DAG.getConstant(MVT::getSizeInBits(XType)-1,
3104                                                     TLI.getShiftAmountTy()));
3105       AddToWorkList(Shift.Val);
3106       if (XType > AType) {
3107         Shift = DAG.getNode(ISD::TRUNCATE, AType, Shift);
3108         AddToWorkList(Shift.Val);
3109       }
3110       return DAG.getNode(ISD::AND, AType, Shift, N2);
3111     }
3112   }
3113
3114   // fold select C, 16, 0 -> shl C, 4
3115   if (N2C && N3C && N3C->isNullValue() && isPowerOf2_64(N2C->getValue()) &&
3116       TLI.getSetCCResultContents() == TargetLowering::ZeroOrOneSetCCResult) {
3117     // Get a SetCC of the condition
3118     // FIXME: Should probably make sure that setcc is legal if we ever have a
3119     // target where it isn't.
3120     SDOperand Temp, SCC;
3121     // cast from setcc result type to select result type
3122     if (AfterLegalize) {
3123       SCC  = DAG.getSetCC(TLI.getSetCCResultTy(), N0, N1, CC);
3124       Temp = DAG.getZeroExtendInReg(SCC, N2.getValueType());
3125     } else {
3126       SCC  = DAG.getSetCC(MVT::i1, N0, N1, CC);
3127       Temp = DAG.getNode(ISD::ZERO_EXTEND, N2.getValueType(), SCC);
3128     }
3129     AddToWorkList(SCC.Val);
3130     AddToWorkList(Temp.Val);
3131     // shl setcc result by log2 n2c
3132     return DAG.getNode(ISD::SHL, N2.getValueType(), Temp,
3133                        DAG.getConstant(Log2_64(N2C->getValue()),
3134                                        TLI.getShiftAmountTy()));
3135   }
3136
3137   // Check to see if this is the equivalent of setcc
3138   // FIXME: Turn all of these into setcc if setcc if setcc is legal
3139   // otherwise, go ahead with the folds.
3140   if (0 && N3C && N3C->isNullValue() && N2C && (N2C->getValue() == 1ULL)) {
3141     MVT::ValueType XType = N0.getValueType();
3142     if (TLI.isOperationLegal(ISD::SETCC, TLI.getSetCCResultTy())) {
3143       SDOperand Res = DAG.getSetCC(TLI.getSetCCResultTy(), N0, N1, CC);
3144       if (Res.getValueType() != VT)
3145         Res = DAG.getNode(ISD::ZERO_EXTEND, VT, Res);
3146       return Res;
3147     }
3148
3149     // seteq X, 0 -> srl (ctlz X, log2(size(X)))
3150     if (N1C && N1C->isNullValue() && CC == ISD::SETEQ &&
3151         TLI.isOperationLegal(ISD::CTLZ, XType)) {
3152       SDOperand Ctlz = DAG.getNode(ISD::CTLZ, XType, N0);
3153       return DAG.getNode(ISD::SRL, XType, Ctlz,
3154                          DAG.getConstant(Log2_32(MVT::getSizeInBits(XType)),
3155                                          TLI.getShiftAmountTy()));
3156     }
3157     // setgt X, 0 -> srl (and (-X, ~X), size(X)-1)
3158     if (N1C && N1C->isNullValue() && CC == ISD::SETGT) {
3159       SDOperand NegN0 = DAG.getNode(ISD::SUB, XType, DAG.getConstant(0, XType),
3160                                     N0);
3161       SDOperand NotN0 = DAG.getNode(ISD::XOR, XType, N0,
3162                                     DAG.getConstant(~0ULL, XType));
3163       return DAG.getNode(ISD::SRL, XType,
3164                          DAG.getNode(ISD::AND, XType, NegN0, NotN0),
3165                          DAG.getConstant(MVT::getSizeInBits(XType)-1,
3166                                          TLI.getShiftAmountTy()));
3167     }
3168     // setgt X, -1 -> xor (srl (X, size(X)-1), 1)
3169     if (N1C && N1C->isAllOnesValue() && CC == ISD::SETGT) {
3170       SDOperand Sign = DAG.getNode(ISD::SRL, XType, N0,
3171                                    DAG.getConstant(MVT::getSizeInBits(XType)-1,
3172                                                    TLI.getShiftAmountTy()));
3173       return DAG.getNode(ISD::XOR, XType, Sign, DAG.getConstant(1, XType));
3174     }
3175   }
3176
3177   // Check to see if this is an integer abs. select_cc setl[te] X, 0, -X, X ->
3178   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
3179   if (N1C && N1C->isNullValue() && (CC == ISD::SETLT || CC == ISD::SETLE) &&
3180       N0 == N3 && N2.getOpcode() == ISD::SUB && N0 == N2.getOperand(1)) {
3181     if (ConstantSDNode *SubC = dyn_cast<ConstantSDNode>(N2.getOperand(0))) {
3182       MVT::ValueType XType = N0.getValueType();
3183       if (SubC->isNullValue() && MVT::isInteger(XType)) {
3184         SDOperand Shift = DAG.getNode(ISD::SRA, XType, N0,
3185                                     DAG.getConstant(MVT::getSizeInBits(XType)-1,
3186                                                     TLI.getShiftAmountTy()));
3187         SDOperand Add = DAG.getNode(ISD::ADD, XType, N0, Shift);
3188         AddToWorkList(Shift.Val);
3189         AddToWorkList(Add.Val);
3190         return DAG.getNode(ISD::XOR, XType, Add, Shift);
3191       }
3192     }
3193   }
3194
3195   return SDOperand();
3196 }
3197
3198 SDOperand DAGCombiner::SimplifySetCC(MVT::ValueType VT, SDOperand N0,
3199                                      SDOperand N1, ISD::CondCode Cond,
3200                                      bool foldBooleans) {
3201   // These setcc operations always fold.
3202   switch (Cond) {
3203   default: break;
3204   case ISD::SETFALSE:
3205   case ISD::SETFALSE2: return DAG.getConstant(0, VT);
3206   case ISD::SETTRUE:
3207   case ISD::SETTRUE2:  return DAG.getConstant(1, VT);
3208   }
3209
3210   if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val)) {
3211     uint64_t C1 = N1C->getValue();
3212     if (ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.Val)) {
3213       uint64_t C0 = N0C->getValue();
3214
3215       // Sign extend the operands if required
3216       if (ISD::isSignedIntSetCC(Cond)) {
3217         C0 = N0C->getSignExtended();
3218         C1 = N1C->getSignExtended();
3219       }
3220
3221       switch (Cond) {
3222       default: assert(0 && "Unknown integer setcc!");
3223       case ISD::SETEQ:  return DAG.getConstant(C0 == C1, VT);
3224       case ISD::SETNE:  return DAG.getConstant(C0 != C1, VT);
3225       case ISD::SETULT: return DAG.getConstant(C0 <  C1, VT);
3226       case ISD::SETUGT: return DAG.getConstant(C0 >  C1, VT);
3227       case ISD::SETULE: return DAG.getConstant(C0 <= C1, VT);
3228       case ISD::SETUGE: return DAG.getConstant(C0 >= C1, VT);
3229       case ISD::SETLT:  return DAG.getConstant((int64_t)C0 <  (int64_t)C1, VT);
3230       case ISD::SETGT:  return DAG.getConstant((int64_t)C0 >  (int64_t)C1, VT);
3231       case ISD::SETLE:  return DAG.getConstant((int64_t)C0 <= (int64_t)C1, VT);
3232       case ISD::SETGE:  return DAG.getConstant((int64_t)C0 >= (int64_t)C1, VT);
3233       }
3234     } else {
3235       // If the LHS is a ZERO_EXTEND, perform the comparison on the input.
3236       if (N0.getOpcode() == ISD::ZERO_EXTEND) {
3237         unsigned InSize = MVT::getSizeInBits(N0.getOperand(0).getValueType());
3238
3239         // If the comparison constant has bits in the upper part, the
3240         // zero-extended value could never match.
3241         if (C1 & (~0ULL << InSize)) {
3242           unsigned VSize = MVT::getSizeInBits(N0.getValueType());
3243           switch (Cond) {
3244           case ISD::SETUGT:
3245           case ISD::SETUGE:
3246           case ISD::SETEQ: return DAG.getConstant(0, VT);
3247           case ISD::SETULT:
3248           case ISD::SETULE:
3249           case ISD::SETNE: return DAG.getConstant(1, VT);
3250           case ISD::SETGT:
3251           case ISD::SETGE:
3252             // True if the sign bit of C1 is set.
3253             return DAG.getConstant((C1 & (1ULL << VSize)) != 0, VT);
3254           case ISD::SETLT:
3255           case ISD::SETLE:
3256             // True if the sign bit of C1 isn't set.
3257             return DAG.getConstant((C1 & (1ULL << VSize)) == 0, VT);
3258           default:
3259             break;
3260           }
3261         }
3262
3263         // Otherwise, we can perform the comparison with the low bits.
3264         switch (Cond) {
3265         case ISD::SETEQ:
3266         case ISD::SETNE:
3267         case ISD::SETUGT:
3268         case ISD::SETUGE:
3269         case ISD::SETULT:
3270         case ISD::SETULE:
3271           return DAG.getSetCC(VT, N0.getOperand(0),
3272                           DAG.getConstant(C1, N0.getOperand(0).getValueType()),
3273                           Cond);
3274         default:
3275           break;   // todo, be more careful with signed comparisons
3276         }
3277       } else if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
3278                  (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
3279         MVT::ValueType ExtSrcTy = cast<VTSDNode>(N0.getOperand(1))->getVT();
3280         unsigned ExtSrcTyBits = MVT::getSizeInBits(ExtSrcTy);
3281         MVT::ValueType ExtDstTy = N0.getValueType();
3282         unsigned ExtDstTyBits = MVT::getSizeInBits(ExtDstTy);
3283
3284         // If the extended part has any inconsistent bits, it cannot ever
3285         // compare equal.  In other words, they have to be all ones or all
3286         // zeros.
3287         uint64_t ExtBits =
3288           (~0ULL >> (64-ExtSrcTyBits)) & (~0ULL << (ExtDstTyBits-1));
3289         if ((C1 & ExtBits) != 0 && (C1 & ExtBits) != ExtBits)
3290           return DAG.getConstant(Cond == ISD::SETNE, VT);
3291
3292         SDOperand ZextOp;
3293         MVT::ValueType Op0Ty = N0.getOperand(0).getValueType();
3294         if (Op0Ty == ExtSrcTy) {
3295           ZextOp = N0.getOperand(0);
3296         } else {
3297           int64_t Imm = ~0ULL >> (64-ExtSrcTyBits);
3298           ZextOp = DAG.getNode(ISD::AND, Op0Ty, N0.getOperand(0),
3299                                DAG.getConstant(Imm, Op0Ty));
3300         }
3301         AddToWorkList(ZextOp.Val);
3302         // Otherwise, make this a use of a zext.
3303         return DAG.getSetCC(VT, ZextOp,
3304                             DAG.getConstant(C1 & (~0ULL>>(64-ExtSrcTyBits)),
3305                                             ExtDstTy),
3306                             Cond);
3307       } else if ((N1C->getValue() == 0 || N1C->getValue() == 1) &&
3308                  (Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
3309                  (N0.getOpcode() == ISD::XOR ||
3310                   (N0.getOpcode() == ISD::AND &&
3311                    N0.getOperand(0).getOpcode() == ISD::XOR &&
3312                    N0.getOperand(1) == N0.getOperand(0).getOperand(1))) &&
3313                  isa<ConstantSDNode>(N0.getOperand(1)) &&
3314                  cast<ConstantSDNode>(N0.getOperand(1))->getValue() == 1) {
3315         // If this is (X^1) == 0/1, swap the RHS and eliminate the xor.  We can
3316         // only do this if the top bits are known zero.
3317         if (TLI.MaskedValueIsZero(N1,
3318                                   MVT::getIntVTBitMask(N0.getValueType())-1)) {
3319           // Okay, get the un-inverted input value.
3320           SDOperand Val;
3321           if (N0.getOpcode() == ISD::XOR)
3322             Val = N0.getOperand(0);
3323           else {
3324             assert(N0.getOpcode() == ISD::AND &&
3325                    N0.getOperand(0).getOpcode() == ISD::XOR);
3326             // ((X^1)&1)^1 -> X & 1
3327             Val = DAG.getNode(ISD::AND, N0.getValueType(),
3328                               N0.getOperand(0).getOperand(0), N0.getOperand(1));
3329           }
3330           return DAG.getSetCC(VT, Val, N1,
3331                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
3332         }
3333       }
3334
3335       uint64_t MinVal, MaxVal;
3336       unsigned OperandBitSize = MVT::getSizeInBits(N1C->getValueType(0));
3337       if (ISD::isSignedIntSetCC(Cond)) {
3338         MinVal = 1ULL << (OperandBitSize-1);
3339         if (OperandBitSize != 1)   // Avoid X >> 64, which is undefined.
3340           MaxVal = ~0ULL >> (65-OperandBitSize);
3341         else
3342           MaxVal = 0;
3343       } else {
3344         MinVal = 0;
3345         MaxVal = ~0ULL >> (64-OperandBitSize);
3346       }
3347
3348       // Canonicalize GE/LE comparisons to use GT/LT comparisons.
3349       if (Cond == ISD::SETGE || Cond == ISD::SETUGE) {
3350         if (C1 == MinVal) return DAG.getConstant(1, VT);   // X >= MIN --> true
3351         --C1;                                          // X >= C0 --> X > (C0-1)
3352         return DAG.getSetCC(VT, N0, DAG.getConstant(C1, N1.getValueType()),
3353                         (Cond == ISD::SETGE) ? ISD::SETGT : ISD::SETUGT);
3354       }
3355
3356       if (Cond == ISD::SETLE || Cond == ISD::SETULE) {
3357         if (C1 == MaxVal) return DAG.getConstant(1, VT);   // X <= MAX --> true
3358         ++C1;                                          // X <= C0 --> X < (C0+1)
3359         return DAG.getSetCC(VT, N0, DAG.getConstant(C1, N1.getValueType()),
3360                         (Cond == ISD::SETLE) ? ISD::SETLT : ISD::SETULT);
3361       }
3362
3363       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal)
3364         return DAG.getConstant(0, VT);      // X < MIN --> false
3365
3366       // Canonicalize setgt X, Min --> setne X, Min
3367       if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MinVal)
3368         return DAG.getSetCC(VT, N0, N1, ISD::SETNE);
3369       // Canonicalize setlt X, Max --> setne X, Max
3370       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MaxVal)
3371         return DAG.getSetCC(VT, N0, N1, ISD::SETNE);
3372
3373       // If we have setult X, 1, turn it into seteq X, 0
3374       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal+1)
3375         return DAG.getSetCC(VT, N0, DAG.getConstant(MinVal, N0.getValueType()),
3376                         ISD::SETEQ);
3377       // If we have setugt X, Max-1, turn it into seteq X, Max
3378       else if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal-1)
3379         return DAG.getSetCC(VT, N0, DAG.getConstant(MaxVal, N0.getValueType()),
3380                         ISD::SETEQ);
3381
3382       // If we have "setcc X, C0", check to see if we can shrink the immediate
3383       // by changing cc.
3384
3385       // SETUGT X, SINTMAX  -> SETLT X, 0
3386       if (Cond == ISD::SETUGT && OperandBitSize != 1 &&
3387           C1 == (~0ULL >> (65-OperandBitSize)))
3388         return DAG.getSetCC(VT, N0, DAG.getConstant(0, N1.getValueType()),
3389                             ISD::SETLT);
3390
3391       // FIXME: Implement the rest of these.
3392
3393       // Fold bit comparisons when we can.
3394       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
3395           VT == N0.getValueType() && N0.getOpcode() == ISD::AND)
3396         if (ConstantSDNode *AndRHS =
3397                     dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
3398           if (Cond == ISD::SETNE && C1 == 0) {// (X & 8) != 0  -->  (X & 8) >> 3
3399             // Perform the xform if the AND RHS is a single bit.
3400             if ((AndRHS->getValue() & (AndRHS->getValue()-1)) == 0) {
3401               return DAG.getNode(ISD::SRL, VT, N0,
3402                              DAG.getConstant(Log2_64(AndRHS->getValue()),
3403                                                    TLI.getShiftAmountTy()));
3404             }
3405           } else if (Cond == ISD::SETEQ && C1 == AndRHS->getValue()) {
3406             // (X & 8) == 8  -->  (X & 8) >> 3
3407             // Perform the xform if C1 is a single bit.
3408             if ((C1 & (C1-1)) == 0) {
3409               return DAG.getNode(ISD::SRL, VT, N0,
3410                              DAG.getConstant(Log2_64(C1),TLI.getShiftAmountTy()));
3411             }
3412           }
3413         }
3414     }
3415   } else if (isa<ConstantSDNode>(N0.Val)) {
3416       // Ensure that the constant occurs on the RHS.
3417     return DAG.getSetCC(VT, N1, N0, ISD::getSetCCSwappedOperands(Cond));
3418   }
3419
3420   if (ConstantFPSDNode *N0C = dyn_cast<ConstantFPSDNode>(N0.Val))
3421     if (ConstantFPSDNode *N1C = dyn_cast<ConstantFPSDNode>(N1.Val)) {
3422       double C0 = N0C->getValue(), C1 = N1C->getValue();
3423
3424       switch (Cond) {
3425       default: break; // FIXME: Implement the rest of these!
3426       case ISD::SETEQ:  return DAG.getConstant(C0 == C1, VT);
3427       case ISD::SETNE:  return DAG.getConstant(C0 != C1, VT);
3428       case ISD::SETLT:  return DAG.getConstant(C0 < C1, VT);
3429       case ISD::SETGT:  return DAG.getConstant(C0 > C1, VT);
3430       case ISD::SETLE:  return DAG.getConstant(C0 <= C1, VT);
3431       case ISD::SETGE:  return DAG.getConstant(C0 >= C1, VT);
3432       }
3433     } else {
3434       // Ensure that the constant occurs on the RHS.
3435       return DAG.getSetCC(VT, N1, N0, ISD::getSetCCSwappedOperands(Cond));
3436     }
3437
3438   if (N0 == N1) {
3439     // We can always fold X == Y for integer setcc's.
3440     if (MVT::isInteger(N0.getValueType()))
3441       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
3442     unsigned UOF = ISD::getUnorderedFlavor(Cond);
3443     if (UOF == 2)   // FP operators that are undefined on NaNs.
3444       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
3445     if (UOF == unsigned(ISD::isTrueWhenEqual(Cond)))
3446       return DAG.getConstant(UOF, VT);
3447     // Otherwise, we can't fold it.  However, we can simplify it to SETUO/SETO
3448     // if it is not already.
3449     ISD::CondCode NewCond = UOF == 0 ? ISD::SETO : ISD::SETUO;
3450     if (NewCond != Cond)
3451       return DAG.getSetCC(VT, N0, N1, NewCond);
3452   }
3453
3454   if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
3455       MVT::isInteger(N0.getValueType())) {
3456     if (N0.getOpcode() == ISD::ADD || N0.getOpcode() == ISD::SUB ||
3457         N0.getOpcode() == ISD::XOR) {
3458       // Simplify (X+Y) == (X+Z) -->  Y == Z
3459       if (N0.getOpcode() == N1.getOpcode()) {
3460         if (N0.getOperand(0) == N1.getOperand(0))
3461           return DAG.getSetCC(VT, N0.getOperand(1), N1.getOperand(1), Cond);
3462         if (N0.getOperand(1) == N1.getOperand(1))
3463           return DAG.getSetCC(VT, N0.getOperand(0), N1.getOperand(0), Cond);
3464         if (isCommutativeBinOp(N0.getOpcode())) {
3465           // If X op Y == Y op X, try other combinations.
3466           if (N0.getOperand(0) == N1.getOperand(1))
3467             return DAG.getSetCC(VT, N0.getOperand(1), N1.getOperand(0), Cond);
3468           if (N0.getOperand(1) == N1.getOperand(0))
3469             return DAG.getSetCC(VT, N0.getOperand(0), N1.getOperand(1), Cond);
3470         }
3471       }
3472
3473       if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(N1)) {
3474         if (ConstantSDNode *LHSR = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
3475           // Turn (X+C1) == C2 --> X == C2-C1
3476           if (N0.getOpcode() == ISD::ADD && N0.Val->hasOneUse()) {
3477             return DAG.getSetCC(VT, N0.getOperand(0),
3478                               DAG.getConstant(RHSC->getValue()-LHSR->getValue(),
3479                                 N0.getValueType()), Cond);
3480           }
3481
3482           // Turn (X^C1) == C2 into X == C1^C2 iff X&~C1 = 0.
3483           if (N0.getOpcode() == ISD::XOR)
3484             // If we know that all of the inverted bits are zero, don't bother
3485             // performing the inversion.
3486             if (TLI.MaskedValueIsZero(N0.getOperand(0), ~LHSR->getValue()))
3487               return DAG.getSetCC(VT, N0.getOperand(0),
3488                               DAG.getConstant(LHSR->getValue()^RHSC->getValue(),
3489                                               N0.getValueType()), Cond);
3490         }
3491
3492         // Turn (C1-X) == C2 --> X == C1-C2
3493         if (ConstantSDNode *SUBC = dyn_cast<ConstantSDNode>(N0.getOperand(0))) {
3494           if (N0.getOpcode() == ISD::SUB && N0.Val->hasOneUse()) {
3495             return DAG.getSetCC(VT, N0.getOperand(1),
3496                              DAG.getConstant(SUBC->getValue()-RHSC->getValue(),
3497                                              N0.getValueType()), Cond);
3498           }
3499         }
3500       }
3501
3502       // Simplify (X+Z) == X -->  Z == 0
3503       if (N0.getOperand(0) == N1)
3504         return DAG.getSetCC(VT, N0.getOperand(1),
3505                         DAG.getConstant(0, N0.getValueType()), Cond);
3506       if (N0.getOperand(1) == N1) {
3507         if (isCommutativeBinOp(N0.getOpcode()))
3508           return DAG.getSetCC(VT, N0.getOperand(0),
3509                           DAG.getConstant(0, N0.getValueType()), Cond);
3510         else {
3511           assert(N0.getOpcode() == ISD::SUB && "Unexpected operation!");
3512           // (Z-X) == X  --> Z == X<<1
3513           SDOperand SH = DAG.getNode(ISD::SHL, N1.getValueType(),
3514                                      N1,
3515                                      DAG.getConstant(1,TLI.getShiftAmountTy()));
3516           AddToWorkList(SH.Val);
3517           return DAG.getSetCC(VT, N0.getOperand(0), SH, Cond);
3518         }
3519       }
3520     }
3521
3522     if (N1.getOpcode() == ISD::ADD || N1.getOpcode() == ISD::SUB ||
3523         N1.getOpcode() == ISD::XOR) {
3524       // Simplify  X == (X+Z) -->  Z == 0
3525       if (N1.getOperand(0) == N0) {
3526         return DAG.getSetCC(VT, N1.getOperand(1),
3527                         DAG.getConstant(0, N1.getValueType()), Cond);
3528       } else if (N1.getOperand(1) == N0) {
3529         if (isCommutativeBinOp(N1.getOpcode())) {
3530           return DAG.getSetCC(VT, N1.getOperand(0),
3531                           DAG.getConstant(0, N1.getValueType()), Cond);
3532         } else {
3533           assert(N1.getOpcode() == ISD::SUB && "Unexpected operation!");
3534           // X == (Z-X)  --> X<<1 == Z
3535           SDOperand SH = DAG.getNode(ISD::SHL, N1.getValueType(), N0,
3536                                      DAG.getConstant(1,TLI.getShiftAmountTy()));
3537           AddToWorkList(SH.Val);
3538           return DAG.getSetCC(VT, SH, N1.getOperand(0), Cond);
3539         }
3540       }
3541     }
3542   }
3543
3544   // Fold away ALL boolean setcc's.
3545   SDOperand Temp;
3546   if (N0.getValueType() == MVT::i1 && foldBooleans) {
3547     switch (Cond) {
3548     default: assert(0 && "Unknown integer setcc!");
3549     case ISD::SETEQ:  // X == Y  -> (X^Y)^1
3550       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, N1);
3551       N0 = DAG.getNode(ISD::XOR, MVT::i1, Temp, DAG.getConstant(1, MVT::i1));
3552       AddToWorkList(Temp.Val);
3553       break;
3554     case ISD::SETNE:  // X != Y   -->  (X^Y)
3555       N0 = DAG.getNode(ISD::XOR, MVT::i1, N0, N1);
3556       break;
3557     case ISD::SETGT:  // X >s Y   -->  X == 0 & Y == 1  -->  X^1 & Y
3558     case ISD::SETULT: // X <u Y   -->  X == 0 & Y == 1  -->  X^1 & Y
3559       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, DAG.getConstant(1, MVT::i1));
3560       N0 = DAG.getNode(ISD::AND, MVT::i1, N1, Temp);
3561       AddToWorkList(Temp.Val);
3562       break;
3563     case ISD::SETLT:  // X <s Y   --> X == 1 & Y == 0  -->  Y^1 & X
3564     case ISD::SETUGT: // X >u Y   --> X == 1 & Y == 0  -->  Y^1 & X
3565       Temp = DAG.getNode(ISD::XOR, MVT::i1, N1, DAG.getConstant(1, MVT::i1));
3566       N0 = DAG.getNode(ISD::AND, MVT::i1, N0, Temp);
3567       AddToWorkList(Temp.Val);
3568       break;
3569     case ISD::SETULE: // X <=u Y  --> X == 0 | Y == 1  -->  X^1 | Y
3570     case ISD::SETGE:  // X >=s Y  --> X == 0 | Y == 1  -->  X^1 | Y
3571       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, DAG.getConstant(1, MVT::i1));
3572       N0 = DAG.getNode(ISD::OR, MVT::i1, N1, Temp);
3573       AddToWorkList(Temp.Val);
3574       break;
3575     case ISD::SETUGE: // X >=u Y  --> X == 1 | Y == 0  -->  Y^1 | X
3576     case ISD::SETLE:  // X <=s Y  --> X == 1 | Y == 0  -->  Y^1 | X
3577       Temp = DAG.getNode(ISD::XOR, MVT::i1, N1, DAG.getConstant(1, MVT::i1));
3578       N0 = DAG.getNode(ISD::OR, MVT::i1, N0, Temp);
3579       break;
3580     }
3581     if (VT != MVT::i1) {
3582       AddToWorkList(N0.Val);
3583       // FIXME: If running after legalize, we probably can't do this.
3584       N0 = DAG.getNode(ISD::ZERO_EXTEND, VT, N0);
3585     }
3586     return N0;
3587   }
3588
3589   // Could not fold it.
3590   return SDOperand();
3591 }
3592
3593 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
3594 /// return a DAG expression to select that will generate the same value by
3595 /// multiplying by a magic number.  See:
3596 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
3597 SDOperand DAGCombiner::BuildSDIV(SDNode *N) {
3598   MVT::ValueType VT = N->getValueType(0);
3599
3600   // Check to see if we can do this.
3601   if (!TLI.isTypeLegal(VT) || (VT != MVT::i32 && VT != MVT::i64))
3602     return SDOperand();       // BuildSDIV only operates on i32 or i64
3603   if (!TLI.isOperationLegal(ISD::MULHS, VT))
3604     return SDOperand();       // Make sure the target supports MULHS.
3605
3606   int64_t d = cast<ConstantSDNode>(N->getOperand(1))->getSignExtended();
3607   ms magics = (VT == MVT::i32) ? magic32(d) : magic64(d);
3608
3609   // Multiply the numerator (operand 0) by the magic value
3610   SDOperand Q = DAG.getNode(ISD::MULHS, VT, N->getOperand(0),
3611                             DAG.getConstant(magics.m, VT));
3612   // If d > 0 and m < 0, add the numerator
3613   if (d > 0 && magics.m < 0) {
3614     Q = DAG.getNode(ISD::ADD, VT, Q, N->getOperand(0));
3615     AddToWorkList(Q.Val);
3616   }
3617   // If d < 0 and m > 0, subtract the numerator.
3618   if (d < 0 && magics.m > 0) {
3619     Q = DAG.getNode(ISD::SUB, VT, Q, N->getOperand(0));
3620     AddToWorkList(Q.Val);
3621   }
3622   // Shift right algebraic if shift value is nonzero
3623   if (magics.s > 0) {
3624     Q = DAG.getNode(ISD::SRA, VT, Q,
3625                     DAG.getConstant(magics.s, TLI.getShiftAmountTy()));
3626     AddToWorkList(Q.Val);
3627   }
3628   // Extract the sign bit and add it to the quotient
3629   SDOperand T =
3630     DAG.getNode(ISD::SRL, VT, Q, DAG.getConstant(MVT::getSizeInBits(VT)-1,
3631                                                  TLI.getShiftAmountTy()));
3632   AddToWorkList(T.Val);
3633   return DAG.getNode(ISD::ADD, VT, Q, T);
3634 }
3635
3636 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
3637 /// return a DAG expression to select that will generate the same value by
3638 /// multiplying by a magic number.  See:
3639 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
3640 SDOperand DAGCombiner::BuildUDIV(SDNode *N) {
3641   MVT::ValueType VT = N->getValueType(0);
3642
3643   // Check to see if we can do this.
3644   if (!TLI.isTypeLegal(VT) || (VT != MVT::i32 && VT != MVT::i64))
3645     return SDOperand();       // BuildUDIV only operates on i32 or i64
3646   if (!TLI.isOperationLegal(ISD::MULHU, VT))
3647     return SDOperand();       // Make sure the target supports MULHU.
3648
3649   uint64_t d = cast<ConstantSDNode>(N->getOperand(1))->getValue();
3650   mu magics = (VT == MVT::i32) ? magicu32(d) : magicu64(d);
3651
3652   // Multiply the numerator (operand 0) by the magic value
3653   SDOperand Q = DAG.getNode(ISD::MULHU, VT, N->getOperand(0),
3654                             DAG.getConstant(magics.m, VT));
3655   AddToWorkList(Q.Val);
3656
3657   if (magics.a == 0) {
3658     return DAG.getNode(ISD::SRL, VT, Q,
3659                        DAG.getConstant(magics.s, TLI.getShiftAmountTy()));
3660   } else {
3661     SDOperand NPQ = DAG.getNode(ISD::SUB, VT, N->getOperand(0), Q);
3662     AddToWorkList(NPQ.Val);
3663     NPQ = DAG.getNode(ISD::SRL, VT, NPQ,
3664                       DAG.getConstant(1, TLI.getShiftAmountTy()));
3665     AddToWorkList(NPQ.Val);
3666     NPQ = DAG.getNode(ISD::ADD, VT, NPQ, Q);
3667     AddToWorkList(NPQ.Val);
3668     return DAG.getNode(ISD::SRL, VT, NPQ,
3669                        DAG.getConstant(magics.s-1, TLI.getShiftAmountTy()));
3670   }
3671 }
3672
3673 // SelectionDAG::Combine - This is the entry point for the file.
3674 //
3675 void SelectionDAG::Combine(bool RunningAfterLegalize) {
3676   /// run - This is the main entry point to this class.
3677   ///
3678   DAGCombiner(*this).Run(RunningAfterLegalize);
3679 }