lib/CodeGen/SelectionDAG/DAGCombiner.cpp

   1 //===-- DAGCombiner.cpp - Implement a DAG node combiner -------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Nate Begeman and is distributed under the
   6 // University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This pass combines dag nodes to form fewer, simpler DAG nodes.  It can be run
  11 // both before and after the DAG is legalized.
  12 //
  13 // FIXME: Missing folds
  14 // sdiv, udiv, srem, urem (X, const) where X is an integer can be expanded into
  15 //  a sequence of multiplies, shifts, and adds.  This should be controlled by
  16 //  some kind of hint from the target that int div is expensive.
  17 // various folds of mulh[s,u] by constants such as -1, powers of 2, etc.
  18 //
  19 // FIXME: select C, pow2, pow2 -> something smart
  20 // FIXME: trunc(select X, Y, Z) -> select X, trunc(Y), trunc(Z)
  21 // FIXME: Dead stores -> nuke
  22 // FIXME: shr X, (and Y,31) -> shr X, Y   (TRICKY!)
  23 // FIXME: mul (x, const) -> shifts + adds
  24 // FIXME: undef values
  25 // FIXME: make truncate see through SIGN_EXTEND and AND
  26 // FIXME: divide by zero is currently left unfolded.  do we want to turn this
  27 //        into an undef?
  28 // FIXME: select ne (select cc, 1, 0), 0, true, false -> select cc, true, false
  29 //
  30 //===----------------------------------------------------------------------===//
  31
  32 #define DEBUG_TYPE "dagcombine"
  33 #include "llvm/ADT/Statistic.h"
  34 #include "llvm/CodeGen/SelectionDAG.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Target/TargetLowering.h"
  38 #include <algorithm>
  39 #include <cmath>
  40 #include <iostream>
  41 using namespace llvm;
  42
  43 namespace {
  44   Statistic<> NodesCombined ("dagcombiner", "Number of dag nodes combined");
  45
  46   class DAGCombiner {
  47     SelectionDAG &DAG;
  48     TargetLowering &TLI;
  49     bool AfterLegalize;
  50
  51     // Worklist of all of the nodes that need to be simplified.
  52     std::vector<SDNode*> WorkList;
  53
  54     /// AddUsersToWorkList - When an instruction is simplified, add all users of
  55     /// the instruction to the work lists because they might get more simplified
  56     /// now.
  57     ///
  58     void AddUsersToWorkList(SDNode *N) {
  59       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
  60            UI != UE; ++UI)
  61         WorkList.push_back(*UI);
  62     }
  63
  64     /// removeFromWorkList - remove all instances of N from the worklist.
  65     ///
  66     void removeFromWorkList(SDNode *N) {
  67       WorkList.erase(std::remove(WorkList.begin(), WorkList.end(), N),
  68                      WorkList.end());
  69     }
  70
  71   public:
  72     void AddToWorkList(SDNode *N) {
  73       WorkList.push_back(N);
  74     }
  75
  76     SDOperand CombineTo(SDNode *N, const std::vector<SDOperand> &To) {
  77       ++NodesCombined;
  78       DEBUG(std::cerr << "\nReplacing "; N->dump();
  79             std::cerr << "\nWith: "; To[0].Val->dump();
  80             std::cerr << " and " << To.size()-1 << " other values\n");
  81       std::vector<SDNode*> NowDead;
  82       DAG.ReplaceAllUsesWith(N, To, &NowDead);
  83
  84       // Push the new nodes and any users onto the worklist
  85       for (unsigned i = 0, e = To.size(); i != e; ++i) {
  86         WorkList.push_back(To[i].Val);
  87         AddUsersToWorkList(To[i].Val);
  88       }
  89
  90       // Nodes can end up on the worklist more than once.  Make sure we do
  91       // not process a node that has been replaced.
  92       removeFromWorkList(N);
  93       for (unsigned i = 0, e = NowDead.size(); i != e; ++i)
  94         removeFromWorkList(NowDead[i]);
  95
  96       // Finally, since the node is now dead, remove it from the graph.
  97       DAG.DeleteNode(N);
  98       return SDOperand(N, 0);
  99     }
 100
 101     SDOperand CombineTo(SDNode *N, SDOperand Res) {
 102       std::vector<SDOperand> To;
 103       To.push_back(Res);
 104       return CombineTo(N, To);
 105     }
 106
 107     SDOperand CombineTo(SDNode *N, SDOperand Res0, SDOperand Res1) {
 108       std::vector<SDOperand> To;
 109       To.push_back(Res0);
 110       To.push_back(Res1);
 111       return CombineTo(N, To);
 112     }
 113   private:
 114
 115     /// SimplifyDemandedBits - Check the specified integer node value to see if
 116     /// it can be simplified or if things it uses can be simplified by bit
 117     /// propagation.  If so, return true.
 118     bool SimplifyDemandedBits(SDOperand Op) {
 119       TargetLowering::TargetLoweringOpt TLO(DAG);
 120       uint64_t KnownZero, KnownOne;
 121       uint64_t Demanded = MVT::getIntVTBitMask(Op.getValueType());
 122       if (!TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
 123         return false;
 124
 125       // Revisit the node.
 126       WorkList.push_back(Op.Val);
 127
 128       // Replace the old value with the new one.
 129       ++NodesCombined;
 130       DEBUG(std::cerr << "\nReplacing "; TLO.Old.Val->dump();
 131             std::cerr << "\nWith: "; TLO.New.Val->dump());
 132
 133       std::vector<SDNode*> NowDead;
 134       DAG.ReplaceAllUsesOfValueWith(TLO.Old, TLO.New, NowDead);
 135
 136       // Push the new node and any (possibly new) users onto the worklist.
 137       WorkList.push_back(TLO.New.Val);
 138       AddUsersToWorkList(TLO.New.Val);
 139
 140       // Nodes can end up on the worklist more than once.  Make sure we do
 141       // not process a node that has been replaced.
 142       for (unsigned i = 0, e = NowDead.size(); i != e; ++i)
 143         removeFromWorkList(NowDead[i]);
 144
 145       // Finally, if the node is now dead, remove it from the graph.  The node
 146       // may not be dead if the replacement process recursively simplified to
 147       // something else needing this node.
 148       if (TLO.Old.Val->use_empty()) {
 149         removeFromWorkList(TLO.Old.Val);
 150         DAG.DeleteNode(TLO.Old.Val);
 151       }
 152       return true;
 153     }
 154
 155     /// visit - call the node-specific routine that knows how to fold each
 156     /// particular type of node.
 157     SDOperand visit(SDNode *N);
 158
 159     // Visitation implementation - Implement dag node combining for different
 160     // node types.  The semantics are as follows:
 161     // Return Value:
 162     //   SDOperand.Val == 0   - No change was made
 163     //   SDOperand.Val == N   - N was replaced, is dead, and is already handled.
 164     //   otherwise            - N should be replaced by the returned Operand.
 165     //
 166     SDOperand visitTokenFactor(SDNode *N);
 167     SDOperand visitADD(SDNode *N);
 168     SDOperand visitSUB(SDNode *N);
 169     SDOperand visitMUL(SDNode *N);
 170     SDOperand visitSDIV(SDNode *N);
 171     SDOperand visitUDIV(SDNode *N);
 172     SDOperand visitSREM(SDNode *N);
 173     SDOperand visitUREM(SDNode *N);
 174     SDOperand visitMULHU(SDNode *N);
 175     SDOperand visitMULHS(SDNode *N);
 176     SDOperand visitAND(SDNode *N);
 177     SDOperand visitOR(SDNode *N);
 178     SDOperand visitXOR(SDNode *N);
 179     SDOperand visitVBinOp(SDNode *N, ISD::NodeType IntOp, ISD::NodeType FPOp);
 180     SDOperand visitSHL(SDNode *N);
 181     SDOperand visitSRA(SDNode *N);
 182     SDOperand visitSRL(SDNode *N);
 183     SDOperand visitCTLZ(SDNode *N);
 184     SDOperand visitCTTZ(SDNode *N);
 185     SDOperand visitCTPOP(SDNode *N);
 186     SDOperand visitSELECT(SDNode *N);
 187     SDOperand visitSELECT_CC(SDNode *N);
 188     SDOperand visitSETCC(SDNode *N);
 189     SDOperand visitSIGN_EXTEND(SDNode *N);
 190     SDOperand visitZERO_EXTEND(SDNode *N);
 191     SDOperand visitSIGN_EXTEND_INREG(SDNode *N);
 192     SDOperand visitTRUNCATE(SDNode *N);
 193     SDOperand visitBIT_CONVERT(SDNode *N);
 194     SDOperand visitVBIT_CONVERT(SDNode *N);
 195     SDOperand visitFADD(SDNode *N);
 196     SDOperand visitFSUB(SDNode *N);
 197     SDOperand visitFMUL(SDNode *N);
 198     SDOperand visitFDIV(SDNode *N);
 199     SDOperand visitFREM(SDNode *N);
 200     SDOperand visitFCOPYSIGN(SDNode *N);
 201     SDOperand visitSINT_TO_FP(SDNode *N);
 202     SDOperand visitUINT_TO_FP(SDNode *N);
 203     SDOperand visitFP_TO_SINT(SDNode *N);
 204     SDOperand visitFP_TO_UINT(SDNode *N);
 205     SDOperand visitFP_ROUND(SDNode *N);
 206     SDOperand visitFP_ROUND_INREG(SDNode *N);
 207     SDOperand visitFP_EXTEND(SDNode *N);
 208     SDOperand visitFNEG(SDNode *N);
 209     SDOperand visitFABS(SDNode *N);
 210     SDOperand visitBRCOND(SDNode *N);
 211     SDOperand visitBR_CC(SDNode *N);
 212     SDOperand visitLOAD(SDNode *N);
 213     SDOperand visitXEXTLOAD(SDNode *N);
 214     SDOperand visitSTORE(SDNode *N);
 215     SDOperand visitINSERT_VECTOR_ELT(SDNode *N);
 216     SDOperand visitVINSERT_VECTOR_ELT(SDNode *N);
 217     SDOperand visitVBUILD_VECTOR(SDNode *N);
 218     SDOperand visitVECTOR_SHUFFLE(SDNode *N);
 219     SDOperand visitVVECTOR_SHUFFLE(SDNode *N);
 220
 221     SDOperand ReassociateOps(unsigned Opc, SDOperand LHS, SDOperand RHS);
 222
 223     bool SimplifySelectOps(SDNode *SELECT, SDOperand LHS, SDOperand RHS);
 224     SDOperand SimplifySelect(SDOperand N0, SDOperand N1, SDOperand N2);
 225     SDOperand SimplifySelectCC(SDOperand N0, SDOperand N1, SDOperand N2,
 226                                SDOperand N3, ISD::CondCode CC);
 227     SDOperand SimplifySetCC(MVT::ValueType VT, SDOperand N0, SDOperand N1,
 228                             ISD::CondCode Cond, bool foldBooleans = true);
 229     SDOperand ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(SDNode *, MVT::ValueType);
 230     SDOperand BuildSDIV(SDNode *N);
 231     SDOperand BuildUDIV(SDNode *N);
 232 public:
 233     DAGCombiner(SelectionDAG &D)
 234       : DAG(D), TLI(D.getTargetLoweringInfo()), AfterLegalize(false) {}
 235
 236     /// Run - runs the dag combiner on all nodes in the work list
 237     void Run(bool RunningAfterLegalize);
 238   };
 239 }
 240
 241 //===----------------------------------------------------------------------===//
 242 //  TargetLowering::DAGCombinerInfo implementation
 243 //===----------------------------------------------------------------------===//
 244
 245 void TargetLowering::DAGCombinerInfo::AddToWorklist(SDNode *N) {
 246   ((DAGCombiner*)DC)->AddToWorkList(N);
 247 }
 248
 249 SDOperand TargetLowering::DAGCombinerInfo::
 250 CombineTo(SDNode *N, const std::vector<SDOperand> &To) {
 251   return ((DAGCombiner*)DC)->CombineTo(N, To);
 252 }
 253
 254 SDOperand TargetLowering::DAGCombinerInfo::
 255 CombineTo(SDNode *N, SDOperand Res) {
 256   return ((DAGCombiner*)DC)->CombineTo(N, Res);
 257 }
 258
 259
 260 SDOperand TargetLowering::DAGCombinerInfo::
 261 CombineTo(SDNode *N, SDOperand Res0, SDOperand Res1) {
 262   return ((DAGCombiner*)DC)->CombineTo(N, Res0, Res1);
 263 }
 264
 265
 266
 267
 268 //===----------------------------------------------------------------------===//
 269
 270
 271 struct ms {
 272   int64_t m;  // magic number
 273   int64_t s;  // shift amount
 274 };
 275
 276 struct mu {
 277   uint64_t m; // magic number
 278   int64_t a;  // add indicator
 279   int64_t s;  // shift amount
 280 };
 281
 282 /// magic - calculate the magic numbers required to codegen an integer sdiv as
 283 /// a sequence of multiply and shifts.  Requires that the divisor not be 0, 1,
 284 /// or -1.
 285 static ms magic32(int32_t d) {
 286   int32_t p;
 287   uint32_t ad, anc, delta, q1, r1, q2, r2, t;
 288   const uint32_t two31 = 0x80000000U;
 289   struct ms mag;
 290
 291   ad = abs(d);
 292   t = two31 + ((uint32_t)d >> 31);
 293   anc = t - 1 - t%ad;   // absolute value of nc
 294   p = 31;               // initialize p
 295   q1 = two31/anc;       // initialize q1 = 2p/abs(nc)
 296   r1 = two31 - q1*anc;  // initialize r1 = rem(2p,abs(nc))
 297   q2 = two31/ad;        // initialize q2 = 2p/abs(d)
 298   r2 = two31 - q2*ad;   // initialize r2 = rem(2p,abs(d))
 299   do {
 300     p = p + 1;
 301     q1 = 2*q1;        // update q1 = 2p/abs(nc)
 302     r1 = 2*r1;        // update r1 = rem(2p/abs(nc))
 303     if (r1 >= anc) {  // must be unsigned comparison
 304       q1 = q1 + 1;
 305       r1 = r1 - anc;
 306     }
 307     q2 = 2*q2;        // update q2 = 2p/abs(d)
 308     r2 = 2*r2;        // update r2 = rem(2p/abs(d))
 309     if (r2 >= ad) {   // must be unsigned comparison
 310       q2 = q2 + 1;
 311       r2 = r2 - ad;
 312     }
 313     delta = ad - r2;
 314   } while (q1 < delta || (q1 == delta && r1 == 0));
 315
 316   mag.m = (int32_t)(q2 + 1); // make sure to sign extend
 317   if (d < 0) mag.m = -mag.m; // resulting magic number
 318   mag.s = p - 32;            // resulting shift
 319   return mag;
 320 }
 321
 322 /// magicu - calculate the magic numbers required to codegen an integer udiv as
 323 /// a sequence of multiply, add and shifts.  Requires that the divisor not be 0.
 324 static mu magicu32(uint32_t d) {
 325   int32_t p;
 326   uint32_t nc, delta, q1, r1, q2, r2;
 327   struct mu magu;
 328   magu.a = 0;               // initialize "add" indicator
 329   nc = - 1 - (-d)%d;
 330   p = 31;                   // initialize p
 331   q1 = 0x80000000/nc;       // initialize q1 = 2p/nc
 332   r1 = 0x80000000 - q1*nc;  // initialize r1 = rem(2p,nc)
 333   q2 = 0x7FFFFFFF/d;        // initialize q2 = (2p-1)/d
 334   r2 = 0x7FFFFFFF - q2*d;   // initialize r2 = rem((2p-1),d)
 335   do {
 336     p = p + 1;
 337     if (r1 >= nc - r1 ) {
 338       q1 = 2*q1 + 1;  // update q1
 339       r1 = 2*r1 - nc; // update r1
 340     }
 341     else {
 342       q1 = 2*q1; // update q1
 343       r1 = 2*r1; // update r1
 344     }
 345     if (r2 + 1 >= d - r2) {
 346       if (q2 >= 0x7FFFFFFF) magu.a = 1;
 347       q2 = 2*q2 + 1;     // update q2
 348       r2 = 2*r2 + 1 - d; // update r2
 349     }
 350     else {
 351       if (q2 >= 0x80000000) magu.a = 1;
 352       q2 = 2*q2;     // update q2
 353       r2 = 2*r2 + 1; // update r2
 354     }
 355     delta = d - 1 - r2;
 356   } while (p < 64 && (q1 < delta || (q1 == delta && r1 == 0)));
 357   magu.m = q2 + 1; // resulting magic number
 358   magu.s = p - 32;  // resulting shift
 359   return magu;
 360 }
 361
 362 /// magic - calculate the magic numbers required to codegen an integer sdiv as
 363 /// a sequence of multiply and shifts.  Requires that the divisor not be 0, 1,
 364 /// or -1.
 365 static ms magic64(int64_t d) {
 366   int64_t p;
 367   uint64_t ad, anc, delta, q1, r1, q2, r2, t;
 368   const uint64_t two63 = 9223372036854775808ULL; // 2^63
 369   struct ms mag;
 370
 371   ad = d >= 0 ? d : -d;
 372   t = two63 + ((uint64_t)d >> 63);
 373   anc = t - 1 - t%ad;   // absolute value of nc
 374   p = 63;               // initialize p
 375   q1 = two63/anc;       // initialize q1 = 2p/abs(nc)
 376   r1 = two63 - q1*anc;  // initialize r1 = rem(2p,abs(nc))
 377   q2 = two63/ad;        // initialize q2 = 2p/abs(d)
 378   r2 = two63 - q2*ad;   // initialize r2 = rem(2p,abs(d))
 379   do {
 380     p = p + 1;
 381     q1 = 2*q1;        // update q1 = 2p/abs(nc)
 382     r1 = 2*r1;        // update r1 = rem(2p/abs(nc))
 383     if (r1 >= anc) {  // must be unsigned comparison
 384       q1 = q1 + 1;
 385       r1 = r1 - anc;
 386     }
 387     q2 = 2*q2;        // update q2 = 2p/abs(d)
 388     r2 = 2*r2;        // update r2 = rem(2p/abs(d))
 389     if (r2 >= ad) {   // must be unsigned comparison
 390       q2 = q2 + 1;
 391       r2 = r2 - ad;
 392     }
 393     delta = ad - r2;
 394   } while (q1 < delta || (q1 == delta && r1 == 0));
 395
 396   mag.m = q2 + 1;
 397   if (d < 0) mag.m = -mag.m; // resulting magic number
 398   mag.s = p - 64;            // resulting shift
 399   return mag;
 400 }
 401
 402 /// magicu - calculate the magic numbers required to codegen an integer udiv as
 403 /// a sequence of multiply, add and shifts.  Requires that the divisor not be 0.
 404 static mu magicu64(uint64_t d)
 405 {
 406   int64_t p;
 407   uint64_t nc, delta, q1, r1, q2, r2;
 408   struct mu magu;
 409   magu.a = 0;               // initialize "add" indicator
 410   nc = - 1 - (-d)%d;
 411   p = 63;                   // initialize p
 412   q1 = 0x8000000000000000ull/nc;       // initialize q1 = 2p/nc
 413   r1 = 0x8000000000000000ull - q1*nc;  // initialize r1 = rem(2p,nc)
 414   q2 = 0x7FFFFFFFFFFFFFFFull/d;        // initialize q2 = (2p-1)/d
 415   r2 = 0x7FFFFFFFFFFFFFFFull - q2*d;   // initialize r2 = rem((2p-1),d)
 416   do {
 417     p = p + 1;
 418     if (r1 >= nc - r1 ) {
 419       q1 = 2*q1 + 1;  // update q1
 420       r1 = 2*r1 - nc; // update r1
 421     }
 422     else {
 423       q1 = 2*q1; // update q1
 424       r1 = 2*r1; // update r1
 425     }
 426     if (r2 + 1 >= d - r2) {
 427       if (q2 >= 0x7FFFFFFFFFFFFFFFull) magu.a = 1;
 428       q2 = 2*q2 + 1;     // update q2
 429       r2 = 2*r2 + 1 - d; // update r2
 430     }
 431     else {
 432       if (q2 >= 0x8000000000000000ull) magu.a = 1;
 433       q2 = 2*q2;     // update q2
 434       r2 = 2*r2 + 1; // update r2
 435     }
 436     delta = d - 1 - r2;
 437   } while (p < 64 && (q1 < delta || (q1 == delta && r1 == 0)));
 438   magu.m = q2 + 1; // resulting magic number
 439   magu.s = p - 64;  // resulting shift
 440   return magu;
 441 }
 442
 443 // isSetCCEquivalent - Return true if this node is a setcc, or is a select_cc
 444 // that selects between the values 1 and 0, making it equivalent to a setcc.
 445 // Also, set the incoming LHS, RHS, and CC references to the appropriate
 446 // nodes based on the type of node we are checking.  This simplifies life a
 447 // bit for the callers.
 448 static bool isSetCCEquivalent(SDOperand N, SDOperand &LHS, SDOperand &RHS,
 449                               SDOperand &CC) {
 450   if (N.getOpcode() == ISD::SETCC) {
 451     LHS = N.getOperand(0);
 452     RHS = N.getOperand(1);
 453     CC  = N.getOperand(2);
 454     return true;
 455   }
 456   if (N.getOpcode() == ISD::SELECT_CC &&
 457       N.getOperand(2).getOpcode() == ISD::Constant &&
 458       N.getOperand(3).getOpcode() == ISD::Constant &&
 459       cast<ConstantSDNode>(N.getOperand(2))->getValue() == 1 &&
 460       cast<ConstantSDNode>(N.getOperand(3))->isNullValue()) {
 461     LHS = N.getOperand(0);
 462     RHS = N.getOperand(1);
 463     CC  = N.getOperand(4);
 464     return true;
 465   }
 466   return false;
 467 }
 468
 469 // isOneUseSetCC - Return true if this is a SetCC-equivalent operation with only
 470 // one use.  If this is true, it allows the users to invert the operation for
 471 // free when it is profitable to do so.
 472 static bool isOneUseSetCC(SDOperand N) {
 473   SDOperand N0, N1, N2;
 474   if (isSetCCEquivalent(N, N0, N1, N2) && N.Val->hasOneUse())
 475     return true;
 476   return false;
 477 }
 478
 479 // FIXME: This should probably go in the ISD class rather than being duplicated
 480 // in several files.
 481 static bool isCommutativeBinOp(unsigned Opcode) {
 482   switch (Opcode) {
 483     case ISD::ADD:
 484     case ISD::MUL:
 485     case ISD::AND:
 486     case ISD::OR:
 487     case ISD::XOR: return true;
 488     default: return false; // FIXME: Need commutative info for user ops!
 489   }
 490 }
 491
 492 SDOperand DAGCombiner::ReassociateOps(unsigned Opc, SDOperand N0, SDOperand N1){
 493   MVT::ValueType VT = N0.getValueType();
 494   // reassoc. (op (op x, c1), y) -> (op (op x, y), c1) iff x+c1 has one use
 495   // reassoc. (op (op x, c1), c2) -> (op x, (op c1, c2))
 496   if (N0.getOpcode() == Opc && isa<ConstantSDNode>(N0.getOperand(1))) {
 497     if (isa<ConstantSDNode>(N1)) {
 498       SDOperand OpNode = DAG.getNode(Opc, VT, N0.getOperand(1), N1);
 499       AddToWorkList(OpNode.Val);
 500       return DAG.getNode(Opc, VT, OpNode, N0.getOperand(0));
 501     } else if (N0.hasOneUse()) {
 502       SDOperand OpNode = DAG.getNode(Opc, VT, N0.getOperand(0), N1);
 503       AddToWorkList(OpNode.Val);
 504       return DAG.getNode(Opc, VT, OpNode, N0.getOperand(1));
 505     }
 506   }
 507   // reassoc. (op y, (op x, c1)) -> (op (op x, y), c1) iff x+c1 has one use
 508   // reassoc. (op c2, (op x, c1)) -> (op x, (op c1, c2))
 509   if (N1.getOpcode() == Opc && isa<ConstantSDNode>(N1.getOperand(1))) {
 510     if (isa<ConstantSDNode>(N0)) {
 511       SDOperand OpNode = DAG.getNode(Opc, VT, N1.getOperand(1), N0);
 512       AddToWorkList(OpNode.Val);
 513       return DAG.getNode(Opc, VT, OpNode, N1.getOperand(0));
 514     } else if (N1.hasOneUse()) {
 515       SDOperand OpNode = DAG.getNode(Opc, VT, N1.getOperand(0), N0);
 516       AddToWorkList(OpNode.Val);
 517       return DAG.getNode(Opc, VT, OpNode, N1.getOperand(1));
 518     }
 519   }
 520   return SDOperand();
 521 }
 522
 523 void DAGCombiner::Run(bool RunningAfterLegalize) {
 524   // set the instance variable, so that the various visit routines may use it.
 525   AfterLegalize = RunningAfterLegalize;
 526
 527   // Add all the dag nodes to the worklist.
 528   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
 529        E = DAG.allnodes_end(); I != E; ++I)
 530     WorkList.push_back(I);
 531
 532   // Create a dummy node (which is not added to allnodes), that adds a reference
 533   // to the root node, preventing it from being deleted, and tracking any
 534   // changes of the root.
 535   HandleSDNode Dummy(DAG.getRoot());
 536
 537
 538   /// DagCombineInfo - Expose the DAG combiner to the target combiner impls.
 539   TargetLowering::DAGCombinerInfo
 540     DagCombineInfo(DAG, !RunningAfterLegalize, this);
 541
 542   // while the worklist isn't empty, inspect the node on the end of it and
 543   // try and combine it.
 544   while (!WorkList.empty()) {
 545     SDNode *N = WorkList.back();
 546     WorkList.pop_back();
 547
 548     // If N has no uses, it is dead.  Make sure to revisit all N's operands once
 549     // N is deleted from the DAG, since they too may now be dead or may have a
 550     // reduced number of uses, allowing other xforms.
 551     if (N->use_empty() && N != &Dummy) {
 552       for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
 553         WorkList.push_back(N->getOperand(i).Val);
 554
 555       removeFromWorkList(N);
 556       DAG.DeleteNode(N);
 557       continue;
 558     }
 559
 560     SDOperand RV = visit(N);
 561
 562     // If nothing happened, try a target-specific DAG combine.
 563     if (RV.Val == 0) {
 564       if (N->getOpcode() >= ISD::BUILTIN_OP_END ||
 565           TLI.hasTargetDAGCombine((ISD::NodeType)N->getOpcode()))
 566         RV = TLI.PerformDAGCombine(N, DagCombineInfo);
 567     }
 568
 569     if (RV.Val) {
 570       ++NodesCombined;
 571       // If we get back the same node we passed in, rather than a new node or
 572       // zero, we know that the node must have defined multiple values and
 573       // CombineTo was used.  Since CombineTo takes care of the worklist
 574       // mechanics for us, we have no work to do in this case.
 575       if (RV.Val != N) {
 576         DEBUG(std::cerr << "\nReplacing "; N->dump();
 577               std::cerr << "\nWith: "; RV.Val->dump();
 578               std::cerr << '\n');
 579         std::vector<SDNode*> NowDead;
 580         DAG.ReplaceAllUsesWith(N, std::vector<SDOperand>(1, RV), &NowDead);
 581
 582         // Push the new node and any users onto the worklist
 583         WorkList.push_back(RV.Val);
 584         AddUsersToWorkList(RV.Val);
 585
 586         // Nodes can end up on the worklist more than once.  Make sure we do
 587         // not process a node that has been replaced.
 588         removeFromWorkList(N);
 589         for (unsigned i = 0, e = NowDead.size(); i != e; ++i)
 590           removeFromWorkList(NowDead[i]);
 591
 592         // Finally, since the node is now dead, remove it from the graph.
 593         DAG.DeleteNode(N);
 594       }
 595     }
 596   }
 597
 598   // If the root changed (e.g. it was a dead load, update the root).
 599   DAG.setRoot(Dummy.getValue());
 600 }
 601
 602 SDOperand DAGCombiner::visit(SDNode *N) {
 603   switch(N->getOpcode()) {
 604   default: break;
 605   case ISD::TokenFactor:        return visitTokenFactor(N);
 606   case ISD::ADD:                return visitADD(N);
 607   case ISD::SUB:                return visitSUB(N);
 608   case ISD::MUL:                return visitMUL(N);
 609   case ISD::SDIV:               return visitSDIV(N);
 610   case ISD::UDIV:               return visitUDIV(N);
 611   case ISD::SREM:               return visitSREM(N);
 612   case ISD::UREM:               return visitUREM(N);
 613   case ISD::MULHU:              return visitMULHU(N);
 614   case ISD::MULHS:              return visitMULHS(N);
 615   case ISD::AND:                return visitAND(N);
 616   case ISD::OR:                 return visitOR(N);
 617   case ISD::XOR:                return visitXOR(N);
 618   case ISD::SHL:                return visitSHL(N);
 619   case ISD::SRA:                return visitSRA(N);
 620   case ISD::SRL:                return visitSRL(N);
 621   case ISD::CTLZ:               return visitCTLZ(N);
 622   case ISD::CTTZ:               return visitCTTZ(N);
 623   case ISD::CTPOP:              return visitCTPOP(N);
 624   case ISD::SELECT:             return visitSELECT(N);
 625   case ISD::SELECT_CC:          return visitSELECT_CC(N);
 626   case ISD::SETCC:              return visitSETCC(N);
 627   case ISD::SIGN_EXTEND:        return visitSIGN_EXTEND(N);
 628   case ISD::ZERO_EXTEND:        return visitZERO_EXTEND(N);
 629   case ISD::SIGN_EXTEND_INREG:  return visitSIGN_EXTEND_INREG(N);
 630   case ISD::TRUNCATE:           return visitTRUNCATE(N);
 631   case ISD::BIT_CONVERT:        return visitBIT_CONVERT(N);
 632   case ISD::VBIT_CONVERT:       return visitVBIT_CONVERT(N);
 633   case ISD::FADD:               return visitFADD(N);
 634   case ISD::FSUB:               return visitFSUB(N);
 635   case ISD::FMUL:               return visitFMUL(N);
 636   case ISD::FDIV:               return visitFDIV(N);
 637   case ISD::FREM:               return visitFREM(N);
 638   case ISD::FCOPYSIGN:          return visitFCOPYSIGN(N);
 639   case ISD::SINT_TO_FP:         return visitSINT_TO_FP(N);
 640   case ISD::UINT_TO_FP:         return visitUINT_TO_FP(N);
 641   case ISD::FP_TO_SINT:         return visitFP_TO_SINT(N);
 642   case ISD::FP_TO_UINT:         return visitFP_TO_UINT(N);
 643   case ISD::FP_ROUND:           return visitFP_ROUND(N);
 644   case ISD::FP_ROUND_INREG:     return visitFP_ROUND_INREG(N);
 645   case ISD::FP_EXTEND:          return visitFP_EXTEND(N);
 646   case ISD::FNEG:               return visitFNEG(N);
 647   case ISD::FABS:               return visitFABS(N);
 648   case ISD::BRCOND:             return visitBRCOND(N);
 649   case ISD::BR_CC:              return visitBR_CC(N);
 650   case ISD::LOAD:               return visitLOAD(N);
 651   case ISD::EXTLOAD:
 652   case ISD::SEXTLOAD:
 653   case ISD::ZEXTLOAD:           return visitXEXTLOAD(N);
 654   case ISD::STORE:              return visitSTORE(N);
 655   case ISD::INSERT_VECTOR_ELT:  return visitINSERT_VECTOR_ELT(N);
 656   case ISD::VINSERT_VECTOR_ELT: return visitVINSERT_VECTOR_ELT(N);
 657   case ISD::VBUILD_VECTOR:      return visitVBUILD_VECTOR(N);
 658   case ISD::VECTOR_SHUFFLE:     return visitVECTOR_SHUFFLE(N);
 659   case ISD::VVECTOR_SHUFFLE:    return visitVVECTOR_SHUFFLE(N);
 660   case ISD::VADD:               return visitVBinOp(N, ISD::ADD , ISD::FADD);
 661   case ISD::VSUB:               return visitVBinOp(N, ISD::SUB , ISD::FSUB);
 662   case ISD::VMUL:               return visitVBinOp(N, ISD::MUL , ISD::FMUL);
 663   case ISD::VSDIV:              return visitVBinOp(N, ISD::SDIV, ISD::FDIV);
 664   case ISD::VUDIV:              return visitVBinOp(N, ISD::UDIV, ISD::UDIV);
 665   case ISD::VAND:               return visitVBinOp(N, ISD::AND , ISD::AND);
 666   case ISD::VOR:                return visitVBinOp(N, ISD::OR  , ISD::OR);
 667   case ISD::VXOR:               return visitVBinOp(N, ISD::XOR , ISD::XOR);
 668   }
 669   return SDOperand();
 670 }
 671
 672 SDOperand DAGCombiner::visitTokenFactor(SDNode *N) {
 673   std::vector<SDOperand> Ops;
 674   bool Changed = false;
 675
 676   // If the token factor has two operands and one is the entry token, replace
 677   // the token factor with the other operand.
 678   if (N->getNumOperands() == 2) {
 679     if (N->getOperand(0).getOpcode() == ISD::EntryToken)
 680       return N->getOperand(1);
 681     if (N->getOperand(1).getOpcode() == ISD::EntryToken)
 682       return N->getOperand(0);
 683   }
 684
 685   // fold (tokenfactor (tokenfactor)) -> tokenfactor
 686   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 687     SDOperand Op = N->getOperand(i);
 688     if (Op.getOpcode() == ISD::TokenFactor && Op.hasOneUse()) {
 689       AddToWorkList(Op.Val);  // Remove dead node.
 690       Changed = true;
 691       for (unsigned j = 0, e = Op.getNumOperands(); j != e; ++j)
 692         Ops.push_back(Op.getOperand(j));
 693     } else {
 694       Ops.push_back(Op);
 695     }
 696   }
 697   if (Changed)
 698     return DAG.getNode(ISD::TokenFactor, MVT::Other, Ops);
 699   return SDOperand();
 700 }
 701
 702 SDOperand DAGCombiner::visitADD(SDNode *N) {
 703   SDOperand N0 = N->getOperand(0);
 704   SDOperand N1 = N->getOperand(1);
 705   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
 706   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
 707   MVT::ValueType VT = N0.getValueType();
 708
 709   // fold (add c1, c2) -> c1+c2
 710   if (N0C && N1C)
 711     return DAG.getNode(ISD::ADD, VT, N0, N1);
 712   // canonicalize constant to RHS
 713   if (N0C && !N1C)
 714     return DAG.getNode(ISD::ADD, VT, N1, N0);
 715   // fold (add x, 0) -> x
 716   if (N1C && N1C->isNullValue())
 717     return N0;
 718   // fold ((c1-A)+c2) -> (c1+c2)-A
 719   if (N1C && N0.getOpcode() == ISD::SUB)
 720     if (ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getOperand(0)))
 721       return DAG.getNode(ISD::SUB, VT,
 722                          DAG.getConstant(N1C->getValue()+N0C->getValue(), VT),
 723                          N0.getOperand(1));
 724   // reassociate add
 725   SDOperand RADD = ReassociateOps(ISD::ADD, N0, N1);
 726   if (RADD.Val != 0)
 727     return RADD;
 728   // fold ((0-A) + B) -> B-A
 729   if (N0.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N0.getOperand(0)) &&
 730       cast<ConstantSDNode>(N0.getOperand(0))->isNullValue())
 731     return DAG.getNode(ISD::SUB, VT, N1, N0.getOperand(1));
 732   // fold (A + (0-B)) -> A-B
 733   if (N1.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N1.getOperand(0)) &&
 734       cast<ConstantSDNode>(N1.getOperand(0))->isNullValue())
 735     return DAG.getNode(ISD::SUB, VT, N0, N1.getOperand(1));
 736   // fold (A+(B-A)) -> B
 737   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(1))
 738     return N1.getOperand(0);
 739
 740   if (!MVT::isVector(VT) && SimplifyDemandedBits(SDOperand(N, 0)))
 741     return SDOperand();
 742
 743   // fold (a+b) -> (a|b) iff a and b share no bits.
 744   if (MVT::isInteger(VT) && !MVT::isVector(VT)) {
 745     uint64_t LHSZero, LHSOne;
 746     uint64_t RHSZero, RHSOne;
 747     uint64_t Mask = MVT::getIntVTBitMask(VT);
 748     TLI.ComputeMaskedBits(N0, Mask, LHSZero, LHSOne);
 749     if (LHSZero) {
 750       TLI.ComputeMaskedBits(N1, Mask, RHSZero, RHSOne);
 751
 752       // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
 753       // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
 754       if ((RHSZero & (~LHSZero & Mask)) == (~LHSZero & Mask) ||
 755           (LHSZero & (~RHSZero & Mask)) == (~RHSZero & Mask))
 756         return DAG.getNode(ISD::OR, VT, N0, N1);
 757     }
 758   }
 759
 760   return SDOperand();
 761 }
 762
 763 SDOperand DAGCombiner::visitSUB(SDNode *N) {
 764   SDOperand N0 = N->getOperand(0);
 765   SDOperand N1 = N->getOperand(1);
 766   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.Val);
 767   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val);
 768   MVT::ValueType VT = N0.getValueType();
 769
 770   // fold (sub x, x) -> 0
 771   if (N0 == N1)
 772     return DAG.getConstant(0, N->getValueType(0));
 773   // fold (sub c1, c2) -> c1-c2
 774   if (N0C && N1C)
 775     return DAG.getNode(ISD::SUB, VT, N0, N1);
 776   // fold (sub x, c) -> (add x, -c)
 777   if (N1C)
 778     return DAG.getNode(ISD::ADD, VT, N0, DAG.getConstant(-N1C->getValue(), VT));
 779   // fold (A+B)-A -> B
 780   if (N0.getOpcode() == ISD::ADD && N0.getOperand(0) == N1)
 781     return N0.getOperand(1);
 782   // fold (A+B)-B -> A
 783   if (N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1)
 784     return N0.getOperand(0);
 785   return SDOperand();
 786 }
 787
 788 SDOperand DAGCombiner::visitMUL(SDNode *N) {
 789   SDOperand N0 = N->getOperand(0);
 790   SDOperand N1 = N->getOperand(1);
 791   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
 792   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
 793   MVT::ValueType VT = N0.getValueType();
 794
 795   // fold (mul c1, c2) -> c1*c2
 796   if (N0C && N1C)
 797     return DAG.getNode(ISD::MUL, VT, N0, N1);
 798   // canonicalize constant to RHS
 799   if (N0C && !N1C)
 800     return DAG.getNode(ISD::MUL, VT, N1, N0);
 801   // fold (mul x, 0) -> 0
 802   if (N1C && N1C->isNullValue())
 803     return N1;
 804   // fold (mul x, -1) -> 0-x
 805   if (N1C && N1C->isAllOnesValue())
 806     return DAG.getNode(ISD::SUB, VT, DAG.getConstant(0, VT), N0);
 807   // fold (mul x, (1 << c)) -> x << c
 808   if (N1C && isPowerOf2_64(N1C->getValue()))
 809     return DAG.getNode(ISD::SHL, VT, N0,
 810                        DAG.getConstant(Log2_64(N1C->getValue()),
 811                                        TLI.getShiftAmountTy()));
 812   // fold (mul x, -(1 << c)) -> -(x << c) or (-x) << c
 813   if (N1C && isPowerOf2_64(-N1C->getSignExtended())) {
 814     // FIXME: If the input is something that is easily negated (e.g. a
 815     // single-use add), we should put the negate there.
 816     return DAG.getNode(ISD::SUB, VT, DAG.getConstant(0, VT),
 817                        DAG.getNode(ISD::SHL, VT, N0,
 818                             DAG.getConstant(Log2_64(-N1C->getSignExtended()),
 819                                             TLI.getShiftAmountTy())));
 820   }
 821
 822   // (mul (shl X, c1), c2) -> (mul X, c2 << c1)
 823   if (N1C && N0.getOpcode() == ISD::SHL &&
 824       isa<ConstantSDNode>(N0.getOperand(1))) {
 825     SDOperand C3 = DAG.getNode(ISD::SHL, VT, N1, N0.getOperand(1));
 826     AddToWorkList(C3.Val);
 827     return DAG.getNode(ISD::MUL, VT, N0.getOperand(0), C3);
 828   }
 829
 830   // Change (mul (shl X, C), Y) -> (shl (mul X, Y), C) when the shift has one
 831   // use.
 832   {
 833     SDOperand Sh(0,0), Y(0,0);
 834     // Check for both (mul (shl X, C), Y)  and  (mul Y, (shl X, C)).
 835     if (N0.getOpcode() == ISD::SHL && isa<ConstantSDNode>(N0.getOperand(1)) &&
 836         N0.Val->hasOneUse()) {
 837       Sh = N0; Y = N1;
 838     } else if (N1.getOpcode() == ISD::SHL &&
 839                isa<ConstantSDNode>(N1.getOperand(1)) && N1.Val->hasOneUse()) {
 840       Sh = N1; Y = N0;
 841     }
 842     if (Sh.Val) {
 843       SDOperand Mul = DAG.getNode(ISD::MUL, VT, Sh.getOperand(0), Y);
 844       return DAG.getNode(ISD::SHL, VT, Mul, Sh.getOperand(1));
 845     }
 846   }
 847   // fold (mul (add x, c1), c2) -> (add (mul x, c2), c1*c2)
 848   if (N1C && N0.getOpcode() == ISD::ADD && N0.Val->hasOneUse() &&
 849       isa<ConstantSDNode>(N0.getOperand(1))) {
 850     return DAG.getNode(ISD::ADD, VT,
 851                        DAG.getNode(ISD::MUL, VT, N0.getOperand(0), N1),
 852                        DAG.getNode(ISD::MUL, VT, N0.getOperand(1), N1));
 853   }
 854
 855   // reassociate mul
 856   SDOperand RMUL = ReassociateOps(ISD::MUL, N0, N1);
 857   if (RMUL.Val != 0)
 858     return RMUL;
 859   return SDOperand();
 860 }
 861
 862 SDOperand DAGCombiner::visitSDIV(SDNode *N) {
 863   SDOperand N0 = N->getOperand(0);
 864   SDOperand N1 = N->getOperand(1);
 865   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.Val);
 866   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val);
 867   MVT::ValueType VT = N->getValueType(0);
 868
 869   // fold (sdiv c1, c2) -> c1/c2
 870   if (N0C && N1C && !N1C->isNullValue())
 871     return DAG.getNode(ISD::SDIV, VT, N0, N1);
 872   // fold (sdiv X, 1) -> X
 873   if (N1C && N1C->getSignExtended() == 1LL)
 874     return N0;
 875   // fold (sdiv X, -1) -> 0-X
 876   if (N1C && N1C->isAllOnesValue())
 877     return DAG.getNode(ISD::SUB, VT, DAG.getConstant(0, VT), N0);
 878   // If we know the sign bits of both operands are zero, strength reduce to a
 879   // udiv instead.  Handles (X&15) /s 4 -> X&15 >> 2
 880   uint64_t SignBit = 1ULL << (MVT::getSizeInBits(VT)-1);
 881   if (TLI.MaskedValueIsZero(N1, SignBit) &&
 882       TLI.MaskedValueIsZero(N0, SignBit))
 883     return DAG.getNode(ISD::UDIV, N1.getValueType(), N0, N1);
 884   // fold (sdiv X, pow2) -> simple ops after legalize
 885   if (N1C && N1C->getValue() && !TLI.isIntDivCheap() &&
 886       (isPowerOf2_64(N1C->getSignExtended()) ||
 887        isPowerOf2_64(-N1C->getSignExtended()))) {
 888     // If dividing by powers of two is cheap, then don't perform the following
 889     // fold.
 890     if (TLI.isPow2DivCheap())
 891       return SDOperand();
 892     int64_t pow2 = N1C->getSignExtended();
 893     int64_t abs2 = pow2 > 0 ? pow2 : -pow2;
 894     unsigned lg2 = Log2_64(abs2);
 895     // Splat the sign bit into the register
 896     SDOperand SGN = DAG.getNode(ISD::SRA, VT, N0,
 897                                 DAG.getConstant(MVT::getSizeInBits(VT)-1,
 898                                                 TLI.getShiftAmountTy()));
 899     AddToWorkList(SGN.Val);
 900     // Add (N0 < 0) ? abs2 - 1 : 0;
 901     SDOperand SRL = DAG.getNode(ISD::SRL, VT, SGN,
 902                                 DAG.getConstant(MVT::getSizeInBits(VT)-lg2,
 903                                                 TLI.getShiftAmountTy()));
 904     SDOperand ADD = DAG.getNode(ISD::ADD, VT, N0, SRL);
 905     AddToWorkList(SRL.Val);
 906     AddToWorkList(ADD.Val);    // Divide by pow2
 907     SDOperand SRA = DAG.getNode(ISD::SRA, VT, ADD,
 908                                 DAG.getConstant(lg2, TLI.getShiftAmountTy()));
 909     // If we're dividing by a positive value, we're done.  Otherwise, we must
 910     // negate the result.
 911     if (pow2 > 0)
 912       return SRA;
 913     AddToWorkList(SRA.Val);
 914     return DAG.getNode(ISD::SUB, VT, DAG.getConstant(0, VT), SRA);
 915   }
 916   // if integer divide is expensive and we satisfy the requirements, emit an
 917   // alternate sequence.
 918   if (N1C && (N1C->getSignExtended() < -1 || N1C->getSignExtended() > 1) &&
 919       !TLI.isIntDivCheap()) {
 920     SDOperand Op = BuildSDIV(N);
 921     if (Op.Val) return Op;
 922   }
 923   return SDOperand();
 924 }
 925
 926 SDOperand DAGCombiner::visitUDIV(SDNode *N) {
 927   SDOperand N0 = N->getOperand(0);
 928   SDOperand N1 = N->getOperand(1);
 929   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.Val);
 930   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val);
 931   MVT::ValueType VT = N->getValueType(0);
 932
 933   // fold (udiv c1, c2) -> c1/c2
 934   if (N0C && N1C && !N1C->isNullValue())
 935     return DAG.getNode(ISD::UDIV, VT, N0, N1);
 936   // fold (udiv x, (1 << c)) -> x >>u c
 937   if (N1C && isPowerOf2_64(N1C->getValue()))
 938     return DAG.getNode(ISD::SRL, VT, N0,
 939                        DAG.getConstant(Log2_64(N1C->getValue()),
 940                                        TLI.getShiftAmountTy()));
 941   // fold (udiv x, (shl c, y)) -> x >>u (log2(c)+y) iff c is power of 2
 942   if (N1.getOpcode() == ISD::SHL) {
 943     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
 944       if (isPowerOf2_64(SHC->getValue())) {
 945         MVT::ValueType ADDVT = N1.getOperand(1).getValueType();
 946         SDOperand Add = DAG.getNode(ISD::ADD, ADDVT, N1.getOperand(1),
 947                                     DAG.getConstant(Log2_64(SHC->getValue()),
 948                                                     ADDVT));
 949         AddToWorkList(Add.Val);
 950         return DAG.getNode(ISD::SRL, VT, N0, Add);
 951       }
 952     }
 953   }
 954   // fold (udiv x, c) -> alternate
 955   if (N1C && N1C->getValue() && !TLI.isIntDivCheap()) {
 956     SDOperand Op = BuildUDIV(N);
 957     if (Op.Val) return Op;
 958   }
 959   return SDOperand();
 960 }
 961
 962 SDOperand DAGCombiner::visitSREM(SDNode *N) {
 963   SDOperand N0 = N->getOperand(0);
 964   SDOperand N1 = N->getOperand(1);
 965   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
 966   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
 967   MVT::ValueType VT = N->getValueType(0);
 968
 969   // fold (srem c1, c2) -> c1%c2
 970   if (N0C && N1C && !N1C->isNullValue())
 971     return DAG.getNode(ISD::SREM, VT, N0, N1);
 972   // If we know the sign bits of both operands are zero, strength reduce to a
 973   // urem instead.  Handles (X & 0x0FFFFFFF) %s 16 -> X&15
 974   uint64_t SignBit = 1ULL << (MVT::getSizeInBits(VT)-1);
 975   if (TLI.MaskedValueIsZero(N1, SignBit) &&
 976       TLI.MaskedValueIsZero(N0, SignBit))
 977     return DAG.getNode(ISD::UREM, VT, N0, N1);
 978   return SDOperand();
 979 }
 980
 981 SDOperand DAGCombiner::visitUREM(SDNode *N) {
 982   SDOperand N0 = N->getOperand(0);
 983   SDOperand N1 = N->getOperand(1);
 984   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
 985   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
 986   MVT::ValueType VT = N->getValueType(0);
 987
 988   // fold (urem c1, c2) -> c1%c2
 989   if (N0C && N1C && !N1C->isNullValue())
 990     return DAG.getNode(ISD::UREM, VT, N0, N1);
 991   // fold (urem x, pow2) -> (and x, pow2-1)
 992   if (N1C && !N1C->isNullValue() && isPowerOf2_64(N1C->getValue()))
 993     return DAG.getNode(ISD::AND, VT, N0, DAG.getConstant(N1C->getValue()-1,VT));
 994   // fold (urem x, (shl pow2, y)) -> (and x, (add (shl pow2, y), -1))
 995   if (N1.getOpcode() == ISD::SHL) {
 996     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
 997       if (isPowerOf2_64(SHC->getValue())) {
 998         SDOperand Add = DAG.getNode(ISD::ADD, VT, N1,DAG.getConstant(~0ULL,VT));
 999         AddToWorkList(Add.Val);
1000         return DAG.getNode(ISD::AND, VT, N0, Add);
1001       }
1002     }
1003   }
1004   return SDOperand();
1005 }
1006
1007 SDOperand DAGCombiner::visitMULHS(SDNode *N) {
1008   SDOperand N0 = N->getOperand(0);
1009   SDOperand N1 = N->getOperand(1);
1010   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1011
1012   // fold (mulhs x, 0) -> 0
1013   if (N1C && N1C->isNullValue())
1014     return N1;
1015   // fold (mulhs x, 1) -> (sra x, size(x)-1)
1016   if (N1C && N1C->getValue() == 1)
1017     return DAG.getNode(ISD::SRA, N0.getValueType(), N0,
1018                        DAG.getConstant(MVT::getSizeInBits(N0.getValueType())-1,
1019                                        TLI.getShiftAmountTy()));
1020   return SDOperand();
1021 }
1022
1023 SDOperand DAGCombiner::visitMULHU(SDNode *N) {
1024   SDOperand N0 = N->getOperand(0);
1025   SDOperand N1 = N->getOperand(1);
1026   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1027
1028   // fold (mulhu x, 0) -> 0
1029   if (N1C && N1C->isNullValue())
1030     return N1;
1031   // fold (mulhu x, 1) -> 0
1032   if (N1C && N1C->getValue() == 1)
1033     return DAG.getConstant(0, N0.getValueType());
1034   return SDOperand();
1035 }
1036
1037 SDOperand DAGCombiner::visitAND(SDNode *N) {
1038   SDOperand N0 = N->getOperand(0);
1039   SDOperand N1 = N->getOperand(1);
1040   SDOperand LL, LR, RL, RR, CC0, CC1;
1041   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1042   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1043   MVT::ValueType VT = N1.getValueType();
1044   unsigned OpSizeInBits = MVT::getSizeInBits(VT);
1045
1046   // fold (and c1, c2) -> c1&c2
1047   if (N0C && N1C)
1048     return DAG.getNode(ISD::AND, VT, N0, N1);
1049   // canonicalize constant to RHS
1050   if (N0C && !N1C)
1051     return DAG.getNode(ISD::AND, VT, N1, N0);
1052   // fold (and x, -1) -> x
1053   if (N1C && N1C->isAllOnesValue())
1054     return N0;
1055   // if (and x, c) is known to be zero, return 0
1056   if (N1C && TLI.MaskedValueIsZero(SDOperand(N, 0), MVT::getIntVTBitMask(VT)))
1057     return DAG.getConstant(0, VT);
1058   // reassociate and
1059   SDOperand RAND = ReassociateOps(ISD::AND, N0, N1);
1060   if (RAND.Val != 0)
1061     return RAND;
1062   // fold (and (or x, 0xFFFF), 0xFF) -> 0xFF
1063   if (N1C && N0.getOpcode() == ISD::OR)
1064     if (ConstantSDNode *ORI = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
1065       if ((ORI->getValue() & N1C->getValue()) == N1C->getValue())
1066         return N1;
1067   // fold (and (any_ext V), c) -> (zero_ext V) if 'and' only clears top bits.
1068   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
1069     unsigned InMask = MVT::getIntVTBitMask(N0.getOperand(0).getValueType());
1070     if (TLI.MaskedValueIsZero(N0.getOperand(0),
1071                               ~N1C->getValue() & InMask)) {
1072       SDOperand Zext = DAG.getNode(ISD::ZERO_EXTEND, N0.getValueType(),
1073                                    N0.getOperand(0));
1074
1075       // Replace uses of the AND with uses of the Zero extend node.
1076       CombineTo(N, Zext);
1077
1078       // We actually want to replace all uses of the any_extend with the
1079       // zero_extend, to avoid duplicating things.  This will later cause this
1080       // AND to be folded.
1081       CombineTo(N0.Val, Zext);
1082       return SDOperand();
1083     }
1084   }
1085   // fold (and (setcc x), (setcc y)) -> (setcc (and x, y))
1086   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
1087     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
1088     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
1089
1090     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
1091         MVT::isInteger(LL.getValueType())) {
1092       // fold (X == 0) & (Y == 0) -> (X|Y == 0)
1093       if (cast<ConstantSDNode>(LR)->getValue() == 0 && Op1 == ISD::SETEQ) {
1094         SDOperand ORNode = DAG.getNode(ISD::OR, LR.getValueType(), LL, RL);
1095         AddToWorkList(ORNode.Val);
1096         return DAG.getSetCC(VT, ORNode, LR, Op1);
1097       }
1098       // fold (X == -1) & (Y == -1) -> (X&Y == -1)
1099       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETEQ) {
1100         SDOperand ANDNode = DAG.getNode(ISD::AND, LR.getValueType(), LL, RL);
1101         AddToWorkList(ANDNode.Val);
1102         return DAG.getSetCC(VT, ANDNode, LR, Op1);
1103       }
1104       // fold (X >  -1) & (Y >  -1) -> (X|Y > -1)
1105       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETGT) {
1106         SDOperand ORNode = DAG.getNode(ISD::OR, LR.getValueType(), LL, RL);
1107         AddToWorkList(ORNode.Val);
1108         return DAG.getSetCC(VT, ORNode, LR, Op1);
1109       }
1110     }
1111     // canonicalize equivalent to ll == rl
1112     if (LL == RR && LR == RL) {
1113       Op1 = ISD::getSetCCSwappedOperands(Op1);
1114       std::swap(RL, RR);
1115     }
1116     if (LL == RL && LR == RR) {
1117       bool isInteger = MVT::isInteger(LL.getValueType());
1118       ISD::CondCode Result = ISD::getSetCCAndOperation(Op0, Op1, isInteger);
1119       if (Result != ISD::SETCC_INVALID)
1120         return DAG.getSetCC(N0.getValueType(), LL, LR, Result);
1121     }
1122   }
1123   // fold (and (zext x), (zext y)) -> (zext (and x, y))
1124   if (N0.getOpcode() == ISD::ZERO_EXTEND &&
1125       N1.getOpcode() == ISD::ZERO_EXTEND &&
1126       N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType()) {
1127     SDOperand ANDNode = DAG.getNode(ISD::AND, N0.getOperand(0).getValueType(),
1128                                     N0.getOperand(0), N1.getOperand(0));
1129     AddToWorkList(ANDNode.Val);
1130     return DAG.getNode(ISD::ZERO_EXTEND, VT, ANDNode);
1131   }
1132   // fold (and (shl/srl/sra x), (shl/srl/sra y)) -> (shl/srl/sra (and x, y))
1133   if (((N0.getOpcode() == ISD::SHL && N1.getOpcode() == ISD::SHL) ||
1134        (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SRL) ||
1135        (N0.getOpcode() == ISD::SRA && N1.getOpcode() == ISD::SRA)) &&
1136       N0.getOperand(1) == N1.getOperand(1)) {
1137     SDOperand ANDNode = DAG.getNode(ISD::AND, N0.getOperand(0).getValueType(),
1138                                     N0.getOperand(0), N1.getOperand(0));
1139     AddToWorkList(ANDNode.Val);
1140     return DAG.getNode(N0.getOpcode(), VT, ANDNode, N0.getOperand(1));
1141   }
1142   // fold (and (sign_extend_inreg x, i16 to i32), 1) -> (and x, 1)
1143   // fold (and (sra)) -> (and (srl)) when possible.
1144   if (!MVT::isVector(VT) &&
1145       SimplifyDemandedBits(SDOperand(N, 0)))
1146     return SDOperand();
1147   // fold (zext_inreg (extload x)) -> (zextload x)
1148   if (N0.getOpcode() == ISD::EXTLOAD) {
1149     MVT::ValueType EVT = cast<VTSDNode>(N0.getOperand(3))->getVT();
1150     // If we zero all the possible extended bits, then we can turn this into
1151     // a zextload if we are running before legalize or the operation is legal.
1152     if (TLI.MaskedValueIsZero(N1, ~0ULL << MVT::getSizeInBits(EVT)) &&
1153         (!AfterLegalize || TLI.isOperationLegal(ISD::ZEXTLOAD, EVT))) {
1154       SDOperand ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, VT, N0.getOperand(0),
1155                                          N0.getOperand(1), N0.getOperand(2),
1156                                          EVT);
1157       AddToWorkList(N);
1158       CombineTo(N0.Val, ExtLoad, ExtLoad.getValue(1));
1159       return SDOperand();
1160     }
1161   }
1162   // fold (zext_inreg (sextload x)) -> (zextload x) iff load has one use
1163   if (N0.getOpcode() == ISD::SEXTLOAD && N0.hasOneUse()) {
1164     MVT::ValueType EVT = cast<VTSDNode>(N0.getOperand(3))->getVT();
1165     // If we zero all the possible extended bits, then we can turn this into
1166     // a zextload if we are running before legalize or the operation is legal.
1167     if (TLI.MaskedValueIsZero(N1, ~0ULL << MVT::getSizeInBits(EVT)) &&
1168         (!AfterLegalize || TLI.isOperationLegal(ISD::ZEXTLOAD, EVT))) {
1169       SDOperand ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, VT, N0.getOperand(0),
1170                                          N0.getOperand(1), N0.getOperand(2),
1171                                          EVT);
1172       AddToWorkList(N);
1173       CombineTo(N0.Val, ExtLoad, ExtLoad.getValue(1));
1174       return SDOperand();
1175     }
1176   }
1177
1178   // fold (and (load x), 255) -> (zextload x, i8)
1179   // fold (and (extload x, i16), 255) -> (zextload x, i8)
1180   if (N1C &&
1181       (N0.getOpcode() == ISD::LOAD || N0.getOpcode() == ISD::EXTLOAD ||
1182        N0.getOpcode() == ISD::ZEXTLOAD) &&
1183       N0.hasOneUse()) {
1184     MVT::ValueType EVT, LoadedVT;
1185     if (N1C->getValue() == 255)
1186       EVT = MVT::i8;
1187     else if (N1C->getValue() == 65535)
1188       EVT = MVT::i16;
1189     else if (N1C->getValue() == ~0U)
1190       EVT = MVT::i32;
1191     else
1192       EVT = MVT::Other;
1193
1194     LoadedVT = N0.getOpcode() == ISD::LOAD ? VT :
1195                            cast<VTSDNode>(N0.getOperand(3))->getVT();
1196     if (EVT != MVT::Other && LoadedVT > EVT) {
1197       MVT::ValueType PtrType = N0.getOperand(1).getValueType();
1198       // For big endian targets, we need to add an offset to the pointer to load
1199       // the correct bytes.  For little endian systems, we merely need to read
1200       // fewer bytes from the same pointer.
1201       unsigned PtrOff =
1202         (MVT::getSizeInBits(LoadedVT) - MVT::getSizeInBits(EVT)) / 8;
1203       SDOperand NewPtr = N0.getOperand(1);
1204       if (!TLI.isLittleEndian())
1205         NewPtr = DAG.getNode(ISD::ADD, PtrType, NewPtr,
1206                              DAG.getConstant(PtrOff, PtrType));
1207       AddToWorkList(NewPtr.Val);
1208       SDOperand Load =
1209         DAG.getExtLoad(ISD::ZEXTLOAD, VT, N0.getOperand(0), NewPtr,
1210                        N0.getOperand(2), EVT);
1211       AddToWorkList(N);
1212       CombineTo(N0.Val, Load, Load.getValue(1));
1213       return SDOperand();
1214     }
1215   }
1216
1217   return SDOperand();
1218 }
1219
1220 SDOperand DAGCombiner::visitOR(SDNode *N) {
1221   SDOperand N0 = N->getOperand(0);
1222   SDOperand N1 = N->getOperand(1);
1223   SDOperand LL, LR, RL, RR, CC0, CC1;
1224   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1225   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1226   MVT::ValueType VT = N1.getValueType();
1227   unsigned OpSizeInBits = MVT::getSizeInBits(VT);
1228
1229   // fold (or c1, c2) -> c1|c2
1230   if (N0C && N1C)
1231     return DAG.getNode(ISD::OR, VT, N0, N1);
1232   // canonicalize constant to RHS
1233   if (N0C && !N1C)
1234     return DAG.getNode(ISD::OR, VT, N1, N0);
1235   // fold (or x, 0) -> x
1236   if (N1C && N1C->isNullValue())
1237     return N0;
1238   // fold (or x, -1) -> -1
1239   if (N1C && N1C->isAllOnesValue())
1240     return N1;
1241   // fold (or x, c) -> c iff (x & ~c) == 0
1242   if (N1C &&
1243       TLI.MaskedValueIsZero(N0,~N1C->getValue() & (~0ULL>>(64-OpSizeInBits))))
1244     return N1;
1245   // reassociate or
1246   SDOperand ROR = ReassociateOps(ISD::OR, N0, N1);
1247   if (ROR.Val != 0)
1248     return ROR;
1249   // Canonicalize (or (and X, c1), c2) -> (and (or X, c2), c1|c2)
1250   if (N1C && N0.getOpcode() == ISD::AND && N0.Val->hasOneUse() &&
1251              isa<ConstantSDNode>(N0.getOperand(1))) {
1252     ConstantSDNode *C1 = cast<ConstantSDNode>(N0.getOperand(1));
1253     return DAG.getNode(ISD::AND, VT, DAG.getNode(ISD::OR, VT, N0.getOperand(0),
1254                                                  N1),
1255                        DAG.getConstant(N1C->getValue() | C1->getValue(), VT));
1256   }
1257   // fold (or (setcc x), (setcc y)) -> (setcc (or x, y))
1258   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
1259     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
1260     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
1261
1262     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
1263         MVT::isInteger(LL.getValueType())) {
1264       // fold (X != 0) | (Y != 0) -> (X|Y != 0)
1265       // fold (X <  0) | (Y <  0) -> (X|Y < 0)
1266       if (cast<ConstantSDNode>(LR)->getValue() == 0 &&
1267           (Op1 == ISD::SETNE || Op1 == ISD::SETLT)) {
1268         SDOperand ORNode = DAG.getNode(ISD::OR, LR.getValueType(), LL, RL);
1269         AddToWorkList(ORNode.Val);
1270         return DAG.getSetCC(VT, ORNode, LR, Op1);
1271       }
1272       // fold (X != -1) | (Y != -1) -> (X&Y != -1)
1273       // fold (X >  -1) | (Y >  -1) -> (X&Y >  -1)
1274       if (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
1275           (Op1 == ISD::SETNE || Op1 == ISD::SETGT)) {
1276         SDOperand ANDNode = DAG.getNode(ISD::AND, LR.getValueType(), LL, RL);
1277         AddToWorkList(ANDNode.Val);
1278         return DAG.getSetCC(VT, ANDNode, LR, Op1);
1279       }
1280     }
1281     // canonicalize equivalent to ll == rl
1282     if (LL == RR && LR == RL) {
1283       Op1 = ISD::getSetCCSwappedOperands(Op1);
1284       std::swap(RL, RR);
1285     }
1286     if (LL == RL && LR == RR) {
1287       bool isInteger = MVT::isInteger(LL.getValueType());
1288       ISD::CondCode Result = ISD::getSetCCOrOperation(Op0, Op1, isInteger);
1289       if (Result != ISD::SETCC_INVALID)
1290         return DAG.getSetCC(N0.getValueType(), LL, LR, Result);
1291     }
1292   }
1293   // fold (or (zext x), (zext y)) -> (zext (or x, y))
1294   if (N0.getOpcode() == ISD::ZERO_EXTEND &&
1295       N1.getOpcode() == ISD::ZERO_EXTEND &&
1296       N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType()) {
1297     SDOperand ORNode = DAG.getNode(ISD::OR, N0.getOperand(0).getValueType(),
1298                                    N0.getOperand(0), N1.getOperand(0));
1299     AddToWorkList(ORNode.Val);
1300     return DAG.getNode(ISD::ZERO_EXTEND, VT, ORNode);
1301   }
1302   // fold (or (shl/srl/sra x), (shl/srl/sra y)) -> (shl/srl/sra (or x, y))
1303   if (((N0.getOpcode() == ISD::SHL && N1.getOpcode() == ISD::SHL) ||
1304        (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SRL) ||
1305        (N0.getOpcode() == ISD::SRA && N1.getOpcode() == ISD::SRA)) &&
1306       N0.getOperand(1) == N1.getOperand(1)) {
1307     SDOperand ORNode = DAG.getNode(ISD::OR, N0.getOperand(0).getValueType(),
1308                                    N0.getOperand(0), N1.getOperand(0));
1309     AddToWorkList(ORNode.Val);
1310     return DAG.getNode(N0.getOpcode(), VT, ORNode, N0.getOperand(1));
1311   }
1312   // canonicalize shl to left side in a shl/srl pair, to match rotate
1313   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
1314     std::swap(N0, N1);
1315   // check for rotl, rotr
1316   if (N0.getOpcode() == ISD::SHL && N1.getOpcode() == ISD::SRL &&
1317       N0.getOperand(0) == N1.getOperand(0) &&
1318       TLI.isOperationLegal(ISD::ROTL, VT) && TLI.isTypeLegal(VT)) {
1319     // fold (or (shl x, C1), (srl x, C2)) -> (rotl x, C1)
1320     if (N0.getOperand(1).getOpcode() == ISD::Constant &&
1321         N1.getOperand(1).getOpcode() == ISD::Constant) {
1322       uint64_t c1val = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
1323       uint64_t c2val = cast<ConstantSDNode>(N1.getOperand(1))->getValue();
1324       if ((c1val + c2val) == OpSizeInBits)
1325         return DAG.getNode(ISD::ROTL, VT, N0.getOperand(0), N0.getOperand(1));
1326     }
1327     // fold (or (shl x, y), (srl x, (sub 32, y))) -> (rotl x, y)
1328     if (N1.getOperand(1).getOpcode() == ISD::SUB &&
1329         N0.getOperand(1) == N1.getOperand(1).getOperand(1))
1330       if (ConstantSDNode *SUBC =
1331           dyn_cast<ConstantSDNode>(N1.getOperand(1).getOperand(0)))
1332         if (SUBC->getValue() == OpSizeInBits)
1333           return DAG.getNode(ISD::ROTL, VT, N0.getOperand(0), N0.getOperand(1));
1334     // fold (or (shl x, (sub 32, y)), (srl x, r)) -> (rotr x, y)
1335     if (N0.getOperand(1).getOpcode() == ISD::SUB &&
1336         N1.getOperand(1) == N0.getOperand(1).getOperand(1))
1337       if (ConstantSDNode *SUBC =
1338           dyn_cast<ConstantSDNode>(N0.getOperand(1).getOperand(0)))
1339         if (SUBC->getValue() == OpSizeInBits) {
1340           if (TLI.isOperationLegal(ISD::ROTR, VT) && TLI.isTypeLegal(VT))
1341             return DAG.getNode(ISD::ROTR, VT, N0.getOperand(0),
1342                                N1.getOperand(1));
1343           else
1344             return DAG.getNode(ISD::ROTL, VT, N0.getOperand(0),
1345                                N0.getOperand(1));
1346         }
1347   }
1348   return SDOperand();
1349 }
1350
1351 SDOperand DAGCombiner::visitXOR(SDNode *N) {
1352   SDOperand N0 = N->getOperand(0);
1353   SDOperand N1 = N->getOperand(1);
1354   SDOperand LHS, RHS, CC;
1355   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1356   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1357   MVT::ValueType VT = N0.getValueType();
1358
1359   // fold (xor c1, c2) -> c1^c2
1360   if (N0C && N1C)
1361     return DAG.getNode(ISD::XOR, VT, N0, N1);
1362   // canonicalize constant to RHS
1363   if (N0C && !N1C)
1364     return DAG.getNode(ISD::XOR, VT, N1, N0);
1365   // fold (xor x, 0) -> x
1366   if (N1C && N1C->isNullValue())
1367     return N0;
1368   // reassociate xor
1369   SDOperand RXOR = ReassociateOps(ISD::XOR, N0, N1);
1370   if (RXOR.Val != 0)
1371     return RXOR;
1372   // fold !(x cc y) -> (x !cc y)
1373   if (N1C && N1C->getValue() == 1 && isSetCCEquivalent(N0, LHS, RHS, CC)) {
1374     bool isInt = MVT::isInteger(LHS.getValueType());
1375     ISD::CondCode NotCC = ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
1376                                                isInt);
1377     if (N0.getOpcode() == ISD::SETCC)
1378       return DAG.getSetCC(VT, LHS, RHS, NotCC);
1379     if (N0.getOpcode() == ISD::SELECT_CC)
1380       return DAG.getSelectCC(LHS, RHS, N0.getOperand(2),N0.getOperand(3),NotCC);
1381     assert(0 && "Unhandled SetCC Equivalent!");
1382     abort();
1383   }
1384   // fold !(x or y) -> (!x and !y) iff x or y are setcc
1385   if (N1C && N1C->getValue() == 1 &&
1386       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
1387     SDOperand LHS = N0.getOperand(0), RHS = N0.getOperand(1);
1388     if (isOneUseSetCC(RHS) || isOneUseSetCC(LHS)) {
1389       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
1390       LHS = DAG.getNode(ISD::XOR, VT, LHS, N1);  // RHS = ~LHS
1391       RHS = DAG.getNode(ISD::XOR, VT, RHS, N1);  // RHS = ~RHS
1392       AddToWorkList(LHS.Val); AddToWorkList(RHS.Val);
1393       return DAG.getNode(NewOpcode, VT, LHS, RHS);
1394     }
1395   }
1396   // fold !(x or y) -> (!x and !y) iff x or y are constants
1397   if (N1C && N1C->isAllOnesValue() &&
1398       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
1399     SDOperand LHS = N0.getOperand(0), RHS = N0.getOperand(1);
1400     if (isa<ConstantSDNode>(RHS) || isa<ConstantSDNode>(LHS)) {
1401       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
1402       LHS = DAG.getNode(ISD::XOR, VT, LHS, N1);  // RHS = ~LHS
1403       RHS = DAG.getNode(ISD::XOR, VT, RHS, N1);  // RHS = ~RHS
1404       AddToWorkList(LHS.Val); AddToWorkList(RHS.Val);
1405       return DAG.getNode(NewOpcode, VT, LHS, RHS);
1406     }
1407   }
1408   // fold (xor (xor x, c1), c2) -> (xor x, c1^c2)
1409   if (N1C && N0.getOpcode() == ISD::XOR) {
1410     ConstantSDNode *N00C = dyn_cast<ConstantSDNode>(N0.getOperand(0));
1411     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
1412     if (N00C)
1413       return DAG.getNode(ISD::XOR, VT, N0.getOperand(1),
1414                          DAG.getConstant(N1C->getValue()^N00C->getValue(), VT));
1415     if (N01C)
1416       return DAG.getNode(ISD::XOR, VT, N0.getOperand(0),
1417                          DAG.getConstant(N1C->getValue()^N01C->getValue(), VT));
1418   }
1419   // fold (xor x, x) -> 0
1420   if (N0 == N1) {
1421     if (!MVT::isVector(VT)) {
1422       return DAG.getConstant(0, VT);
1423     } else if (!AfterLegalize || TLI.isOperationLegal(ISD::BUILD_VECTOR, VT)) {
1424       // Produce a vector of zeros.
1425       SDOperand El = DAG.getConstant(0, MVT::getVectorBaseType(VT));
1426       std::vector<SDOperand> Ops(MVT::getVectorNumElements(VT), El);
1427       return DAG.getNode(ISD::BUILD_VECTOR, VT, Ops);
1428     }
1429   }
1430   // fold (xor (zext x), (zext y)) -> (zext (xor x, y))
1431   if (N0.getOpcode() == ISD::ZERO_EXTEND &&
1432       N1.getOpcode() == ISD::ZERO_EXTEND &&
1433       N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType()) {
1434     SDOperand XORNode = DAG.getNode(ISD::XOR, N0.getOperand(0).getValueType(),
1435                                    N0.getOperand(0), N1.getOperand(0));
1436     AddToWorkList(XORNode.Val);
1437     return DAG.getNode(ISD::ZERO_EXTEND, VT, XORNode);
1438   }
1439   // fold (xor (shl/srl/sra x), (shl/srl/sra y)) -> (shl/srl/sra (xor x, y))
1440   if (((N0.getOpcode() == ISD::SHL && N1.getOpcode() == ISD::SHL) ||
1441        (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SRL) ||
1442        (N0.getOpcode() == ISD::SRA && N1.getOpcode() == ISD::SRA)) &&
1443       N0.getOperand(1) == N1.getOperand(1)) {
1444     SDOperand XORNode = DAG.getNode(ISD::XOR, N0.getOperand(0).getValueType(),
1445                                     N0.getOperand(0), N1.getOperand(0));
1446     AddToWorkList(XORNode.Val);
1447     return DAG.getNode(N0.getOpcode(), VT, XORNode, N0.getOperand(1));
1448   }
1449   return SDOperand();
1450 }
1451
1452 SDOperand DAGCombiner::visitSHL(SDNode *N) {
1453   SDOperand N0 = N->getOperand(0);
1454   SDOperand N1 = N->getOperand(1);
1455   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1456   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1457   MVT::ValueType VT = N0.getValueType();
1458   unsigned OpSizeInBits = MVT::getSizeInBits(VT);
1459
1460   // fold (shl c1, c2) -> c1<<c2
1461   if (N0C && N1C)
1462     return DAG.getNode(ISD::SHL, VT, N0, N1);
1463   // fold (shl 0, x) -> 0
1464   if (N0C && N0C->isNullValue())
1465     return N0;
1466   // fold (shl x, c >= size(x)) -> undef
1467   if (N1C && N1C->getValue() >= OpSizeInBits)
1468     return DAG.getNode(ISD::UNDEF, VT);
1469   // fold (shl x, 0) -> x
1470   if (N1C && N1C->isNullValue())
1471     return N0;
1472   // if (shl x, c) is known to be zero, return 0
1473   if (TLI.MaskedValueIsZero(SDOperand(N, 0), MVT::getIntVTBitMask(VT)))
1474     return DAG.getConstant(0, VT);
1475   if (SimplifyDemandedBits(SDOperand(N, 0)))
1476     return SDOperand();
1477   // fold (shl (shl x, c1), c2) -> 0 or (shl x, c1+c2)
1478   if (N1C && N0.getOpcode() == ISD::SHL &&
1479       N0.getOperand(1).getOpcode() == ISD::Constant) {
1480     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
1481     uint64_t c2 = N1C->getValue();
1482     if (c1 + c2 > OpSizeInBits)
1483       return DAG.getConstant(0, VT);
1484     return DAG.getNode(ISD::SHL, VT, N0.getOperand(0),
1485                        DAG.getConstant(c1 + c2, N1.getValueType()));
1486   }
1487   // fold (shl (srl x, c1), c2) -> (shl (and x, -1 << c1), c2-c1) or
1488   //                               (srl (and x, -1 << c1), c1-c2)
1489   if (N1C && N0.getOpcode() == ISD::SRL &&
1490       N0.getOperand(1).getOpcode() == ISD::Constant) {
1491     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
1492     uint64_t c2 = N1C->getValue();
1493     SDOperand Mask = DAG.getNode(ISD::AND, VT, N0.getOperand(0),
1494                                  DAG.getConstant(~0ULL << c1, VT));
1495     if (c2 > c1)
1496       return DAG.getNode(ISD::SHL, VT, Mask,
1497                          DAG.getConstant(c2-c1, N1.getValueType()));
1498     else
1499       return DAG.getNode(ISD::SRL, VT, Mask,
1500                          DAG.getConstant(c1-c2, N1.getValueType()));
1501   }
1502   // fold (shl (sra x, c1), c1) -> (and x, -1 << c1)
1503   if (N1C && N0.getOpcode() == ISD::SRA && N1 == N0.getOperand(1))
1504     return DAG.getNode(ISD::AND, VT, N0.getOperand(0),
1505                        DAG.getConstant(~0ULL << N1C->getValue(), VT));
1506   // fold (shl (add x, c1), c2) -> (add (shl x, c2), c1<<c2)
1507   if (N1C && N0.getOpcode() == ISD::ADD && N0.Val->hasOneUse() &&
1508       isa<ConstantSDNode>(N0.getOperand(1))) {
1509     return DAG.getNode(ISD::ADD, VT,
1510                        DAG.getNode(ISD::SHL, VT, N0.getOperand(0), N1),
1511                        DAG.getNode(ISD::SHL, VT, N0.getOperand(1), N1));
1512   }
1513   return SDOperand();
1514 }
1515
1516 SDOperand DAGCombiner::visitSRA(SDNode *N) {
1517   SDOperand N0 = N->getOperand(0);
1518   SDOperand N1 = N->getOperand(1);
1519   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1520   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1521   MVT::ValueType VT = N0.getValueType();
1522
1523   // fold (sra c1, c2) -> c1>>c2
1524   if (N0C && N1C)
1525     return DAG.getNode(ISD::SRA, VT, N0, N1);
1526   // fold (sra 0, x) -> 0
1527   if (N0C && N0C->isNullValue())
1528     return N0;
1529   // fold (sra -1, x) -> -1
1530   if (N0C && N0C->isAllOnesValue())
1531     return N0;
1532   // fold (sra x, c >= size(x)) -> undef
1533   if (N1C && N1C->getValue() >= MVT::getSizeInBits(VT))
1534     return DAG.getNode(ISD::UNDEF, VT);
1535   // fold (sra x, 0) -> x
1536   if (N1C && N1C->isNullValue())
1537     return N0;
1538   // fold (sra (shl x, c1), c1) -> sext_inreg for some c1 and target supports
1539   // sext_inreg.
1540   if (N1C && N0.getOpcode() == ISD::SHL && N1 == N0.getOperand(1)) {
1541     unsigned LowBits = MVT::getSizeInBits(VT) - (unsigned)N1C->getValue();
1542     MVT::ValueType EVT;
1543     switch (LowBits) {
1544     default: EVT = MVT::Other; break;
1545     case  1: EVT = MVT::i1;    break;
1546     case  8: EVT = MVT::i8;    break;
1547     case 16: EVT = MVT::i16;   break;
1548     case 32: EVT = MVT::i32;   break;
1549     }
1550     if (EVT > MVT::Other && TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, EVT))
1551       return DAG.getNode(ISD::SIGN_EXTEND_INREG, VT, N0.getOperand(0),
1552                          DAG.getValueType(EVT));
1553   }
1554
1555   // fold (sra (sra x, c1), c2) -> (sra x, c1+c2)
1556   if (N1C && N0.getOpcode() == ISD::SRA) {
1557     if (ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1558       unsigned Sum = N1C->getValue() + C1->getValue();
1559       if (Sum >= MVT::getSizeInBits(VT)) Sum = MVT::getSizeInBits(VT)-1;
1560       return DAG.getNode(ISD::SRA, VT, N0.getOperand(0),
1561                          DAG.getConstant(Sum, N1C->getValueType(0)));
1562     }
1563   }
1564
1565   // If the sign bit is known to be zero, switch this to a SRL.
1566   if (TLI.MaskedValueIsZero(N0, MVT::getIntVTSignBit(VT)))
1567     return DAG.getNode(ISD::SRL, VT, N0, N1);
1568   return SDOperand();
1569 }
1570
1571 SDOperand DAGCombiner::visitSRL(SDNode *N) {
1572   SDOperand N0 = N->getOperand(0);
1573   SDOperand N1 = N->getOperand(1);
1574   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1575   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1576   MVT::ValueType VT = N0.getValueType();
1577   unsigned OpSizeInBits = MVT::getSizeInBits(VT);
1578
1579   // fold (srl c1, c2) -> c1 >>u c2
1580   if (N0C && N1C)
1581     return DAG.getNode(ISD::SRL, VT, N0, N1);
1582   // fold (srl 0, x) -> 0
1583   if (N0C && N0C->isNullValue())
1584     return N0;
1585   // fold (srl x, c >= size(x)) -> undef
1586   if (N1C && N1C->getValue() >= OpSizeInBits)
1587     return DAG.getNode(ISD::UNDEF, VT);
1588   // fold (srl x, 0) -> x
1589   if (N1C && N1C->isNullValue())
1590     return N0;
1591   // if (srl x, c) is known to be zero, return 0
1592   if (N1C && TLI.MaskedValueIsZero(SDOperand(N, 0), ~0ULL >> (64-OpSizeInBits)))
1593     return DAG.getConstant(0, VT);
1594   // fold (srl (srl x, c1), c2) -> 0 or (srl x, c1+c2)
1595   if (N1C && N0.getOpcode() == ISD::SRL &&
1596       N0.getOperand(1).getOpcode() == ISD::Constant) {
1597     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getValue();
1598     uint64_t c2 = N1C->getValue();
1599     if (c1 + c2 > OpSizeInBits)
1600       return DAG.getConstant(0, VT);
1601     return DAG.getNode(ISD::SRL, VT, N0.getOperand(0),
1602                        DAG.getConstant(c1 + c2, N1.getValueType()));
1603   }
1604   return SDOperand();
1605 }
1606
1607 SDOperand DAGCombiner::visitCTLZ(SDNode *N) {
1608   SDOperand N0 = N->getOperand(0);
1609   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1610   MVT::ValueType VT = N->getValueType(0);
1611
1612   // fold (ctlz c1) -> c2
1613   if (N0C)
1614     return DAG.getNode(ISD::CTLZ, VT, N0);
1615   return SDOperand();
1616 }
1617
1618 SDOperand DAGCombiner::visitCTTZ(SDNode *N) {
1619   SDOperand N0 = N->getOperand(0);
1620   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1621   MVT::ValueType VT = N->getValueType(0);
1622
1623   // fold (cttz c1) -> c2
1624   if (N0C)
1625     return DAG.getNode(ISD::CTTZ, VT, N0);
1626   return SDOperand();
1627 }
1628
1629 SDOperand DAGCombiner::visitCTPOP(SDNode *N) {
1630   SDOperand N0 = N->getOperand(0);
1631   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1632   MVT::ValueType VT = N->getValueType(0);
1633
1634   // fold (ctpop c1) -> c2
1635   if (N0C)
1636     return DAG.getNode(ISD::CTPOP, VT, N0);
1637   return SDOperand();
1638 }
1639
1640 SDOperand DAGCombiner::visitSELECT(SDNode *N) {
1641   SDOperand N0 = N->getOperand(0);
1642   SDOperand N1 = N->getOperand(1);
1643   SDOperand N2 = N->getOperand(2);
1644   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1645   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1646   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
1647   MVT::ValueType VT = N->getValueType(0);
1648
1649   // fold select C, X, X -> X
1650   if (N1 == N2)
1651     return N1;
1652   // fold select true, X, Y -> X
1653   if (N0C && !N0C->isNullValue())
1654     return N1;
1655   // fold select false, X, Y -> Y
1656   if (N0C && N0C->isNullValue())
1657     return N2;
1658   // fold select C, 1, X -> C | X
1659   if (MVT::i1 == VT && N1C && N1C->getValue() == 1)
1660     return DAG.getNode(ISD::OR, VT, N0, N2);
1661   // fold select C, 0, X -> ~C & X
1662   // FIXME: this should check for C type == X type, not i1?
1663   if (MVT::i1 == VT && N1C && N1C->isNullValue()) {
1664     SDOperand XORNode = DAG.getNode(ISD::XOR, VT, N0, DAG.getConstant(1, VT));
1665     AddToWorkList(XORNode.Val);
1666     return DAG.getNode(ISD::AND, VT, XORNode, N2);
1667   }
1668   // fold select C, X, 1 -> ~C | X
1669   if (MVT::i1 == VT && N2C && N2C->getValue() == 1) {
1670     SDOperand XORNode = DAG.getNode(ISD::XOR, VT, N0, DAG.getConstant(1, VT));
1671     AddToWorkList(XORNode.Val);
1672     return DAG.getNode(ISD::OR, VT, XORNode, N1);
1673   }
1674   // fold select C, X, 0 -> C & X
1675   // FIXME: this should check for C type == X type, not i1?
1676   if (MVT::i1 == VT && N2C && N2C->isNullValue())
1677     return DAG.getNode(ISD::AND, VT, N0, N1);
1678   // fold  X ? X : Y --> X ? 1 : Y --> X | Y
1679   if (MVT::i1 == VT && N0 == N1)
1680     return DAG.getNode(ISD::OR, VT, N0, N2);
1681   // fold X ? Y : X --> X ? Y : 0 --> X & Y
1682   if (MVT::i1 == VT && N0 == N2)
1683     return DAG.getNode(ISD::AND, VT, N0, N1);
1684   // If we can fold this based on the true/false value, do so.
1685   if (SimplifySelectOps(N, N1, N2))
1686     return SDOperand();
1687   // fold selects based on a setcc into other things, such as min/max/abs
1688   if (N0.getOpcode() == ISD::SETCC)
1689     // FIXME:
1690     // Check against MVT::Other for SELECT_CC, which is a workaround for targets
1691     // having to say they don't support SELECT_CC on every type the DAG knows
1692     // about, since there is no way to mark an opcode illegal at all value types
1693     if (TLI.isOperationLegal(ISD::SELECT_CC, MVT::Other))
1694       return DAG.getNode(ISD::SELECT_CC, VT, N0.getOperand(0), N0.getOperand(1),
1695                          N1, N2, N0.getOperand(2));
1696     else
1697       return SimplifySelect(N0, N1, N2);
1698   return SDOperand();
1699 }
1700
1701 SDOperand DAGCombiner::visitSELECT_CC(SDNode *N) {
1702   SDOperand N0 = N->getOperand(0);
1703   SDOperand N1 = N->getOperand(1);
1704   SDOperand N2 = N->getOperand(2);
1705   SDOperand N3 = N->getOperand(3);
1706   SDOperand N4 = N->getOperand(4);
1707   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1708   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1709   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
1710   ISD::CondCode CC = cast<CondCodeSDNode>(N4)->get();
1711
1712   // Determine if the condition we're dealing with is constant
1713   SDOperand SCC = SimplifySetCC(TLI.getSetCCResultTy(), N0, N1, CC, false);
1714   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.Val);
1715
1716   // fold select_cc lhs, rhs, x, x, cc -> x
1717   if (N2 == N3)
1718     return N2;
1719
1720   // If we can fold this based on the true/false value, do so.
1721   if (SimplifySelectOps(N, N2, N3))
1722     return SDOperand();
1723
1724   // fold select_cc into other things, such as min/max/abs
1725   return SimplifySelectCC(N0, N1, N2, N3, CC);
1726 }
1727
1728 SDOperand DAGCombiner::visitSETCC(SDNode *N) {
1729   return SimplifySetCC(N->getValueType(0), N->getOperand(0), N->getOperand(1),
1730                        cast<CondCodeSDNode>(N->getOperand(2))->get());
1731 }
1732
1733 SDOperand DAGCombiner::visitSIGN_EXTEND(SDNode *N) {
1734   SDOperand N0 = N->getOperand(0);
1735   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1736   MVT::ValueType VT = N->getValueType(0);
1737
1738   // fold (sext c1) -> c1
1739   if (N0C)
1740     return DAG.getNode(ISD::SIGN_EXTEND, VT, N0);
1741   // fold (sext (sext x)) -> (sext x)
1742   if (N0.getOpcode() == ISD::SIGN_EXTEND)
1743     return DAG.getNode(ISD::SIGN_EXTEND, VT, N0.getOperand(0));
1744   // fold (sext (truncate x)) -> (sextinreg x) iff x size == sext size.
1745   if (N0.getOpcode() == ISD::TRUNCATE && N0.getOperand(0).getValueType() == VT&&
1746       (!AfterLegalize ||
1747        TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, N0.getValueType())))
1748     return DAG.getNode(ISD::SIGN_EXTEND_INREG, VT, N0.getOperand(0),
1749                        DAG.getValueType(N0.getValueType()));
1750   // fold (sext (load x)) -> (sext (truncate (sextload x)))
1751   if (N0.getOpcode() == ISD::LOAD && N0.hasOneUse() &&
1752       (!AfterLegalize||TLI.isOperationLegal(ISD::SEXTLOAD, N0.getValueType()))){
1753     SDOperand ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, VT, N0.getOperand(0),
1754                                        N0.getOperand(1), N0.getOperand(2),
1755                                        N0.getValueType());
1756     CombineTo(N, ExtLoad);
1757     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
1758               ExtLoad.getValue(1));
1759     return SDOperand();
1760   }
1761
1762   // fold (sext (sextload x)) -> (sext (truncate (sextload x)))
1763   // fold (sext ( extload x)) -> (sext (truncate (sextload x)))
1764   if ((N0.getOpcode() == ISD::SEXTLOAD || N0.getOpcode() == ISD::EXTLOAD) &&
1765       N0.hasOneUse()) {
1766     SDOperand ExtLoad = DAG.getNode(ISD::SEXTLOAD, VT, N0.getOperand(0),
1767                                     N0.getOperand(1), N0.getOperand(2),
1768                                     N0.getOperand(3));
1769     CombineTo(N, ExtLoad);
1770     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
1771               ExtLoad.getValue(1));
1772     return SDOperand();
1773   }
1774
1775   return SDOperand();
1776 }
1777
1778 SDOperand DAGCombiner::visitZERO_EXTEND(SDNode *N) {
1779   SDOperand N0 = N->getOperand(0);
1780   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1781   MVT::ValueType VT = N->getValueType(0);
1782
1783   // fold (zext c1) -> c1
1784   if (N0C)
1785     return DAG.getNode(ISD::ZERO_EXTEND, VT, N0);
1786   // fold (zext (zext x)) -> (zext x)
1787   if (N0.getOpcode() == ISD::ZERO_EXTEND)
1788     return DAG.getNode(ISD::ZERO_EXTEND, VT, N0.getOperand(0));
1789   // fold (zext (truncate x)) -> (zextinreg x) iff x size == zext size.
1790   if (N0.getOpcode() == ISD::TRUNCATE && N0.getOperand(0).getValueType() == VT&&
1791       (!AfterLegalize || TLI.isOperationLegal(ISD::AND, N0.getValueType())))
1792     return DAG.getZeroExtendInReg(N0.getOperand(0), N0.getValueType());
1793   // fold (zext (load x)) -> (zext (truncate (zextload x)))
1794   if (N0.getOpcode() == ISD::LOAD && N0.hasOneUse() &&
1795       (!AfterLegalize||TLI.isOperationLegal(ISD::ZEXTLOAD, N0.getValueType()))){
1796     SDOperand ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, VT, N0.getOperand(0),
1797                                        N0.getOperand(1), N0.getOperand(2),
1798                                        N0.getValueType());
1799     CombineTo(N, ExtLoad);
1800     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
1801               ExtLoad.getValue(1));
1802     return SDOperand();
1803   }
1804
1805   // fold (zext (zextload x)) -> (zext (truncate (zextload x)))
1806   // fold (zext ( extload x)) -> (zext (truncate (zextload x)))
1807   if ((N0.getOpcode() == ISD::ZEXTLOAD || N0.getOpcode() == ISD::EXTLOAD) &&
1808       N0.hasOneUse()) {
1809     SDOperand ExtLoad = DAG.getNode(ISD::ZEXTLOAD, VT, N0.getOperand(0),
1810                                     N0.getOperand(1), N0.getOperand(2),
1811                                     N0.getOperand(3));
1812     CombineTo(N, ExtLoad);
1813     CombineTo(N0.Val, DAG.getNode(ISD::TRUNCATE, N0.getValueType(), ExtLoad),
1814               ExtLoad.getValue(1));
1815     return SDOperand();
1816   }
1817   return SDOperand();
1818 }
1819
1820 SDOperand DAGCombiner::visitSIGN_EXTEND_INREG(SDNode *N) {
1821   SDOperand N0 = N->getOperand(0);
1822   SDOperand N1 = N->getOperand(1);
1823   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1824   MVT::ValueType VT = N->getValueType(0);
1825   MVT::ValueType EVT = cast<VTSDNode>(N1)->getVT();
1826   unsigned EVTBits = MVT::getSizeInBits(EVT);
1827
1828   // fold (sext_in_reg c1) -> c1
1829   if (N0C) {
1830     SDOperand Truncate = DAG.getConstant(N0C->getValue(), EVT);
1831     return DAG.getNode(ISD::SIGN_EXTEND, VT, Truncate);
1832   }
1833   // fold (sext_in_reg (sext_in_reg x, VT2), VT1) -> (sext_in_reg x, minVT) pt1
1834   if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
1835       cast<VTSDNode>(N0.getOperand(1))->getVT() <= EVT) {
1836     return N0;
1837   }
1838   // fold (sext_in_reg (sext_in_reg x, VT2), VT1) -> (sext_in_reg x, minVT) pt2
1839   if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
1840       EVT < cast<VTSDNode>(N0.getOperand(1))->getVT()) {
1841     return DAG.getNode(ISD::SIGN_EXTEND_INREG, VT, N0.getOperand(0), N1);
1842   }
1843   // fold (sext_in_reg (assert_sext x)) -> (assert_sext x)
1844   if (N0.getOpcode() == ISD::AssertSext &&
1845       cast<VTSDNode>(N0.getOperand(1))->getVT() <= EVT) {
1846     return N0;
1847   }
1848   // fold (sext_in_reg (sextload x)) -> (sextload x)
1849   if (N0.getOpcode() == ISD::SEXTLOAD &&
1850       cast<VTSDNode>(N0.getOperand(3))->getVT() <= EVT) {
1851     return N0;
1852   }
1853   // fold (sext_in_reg (setcc x)) -> setcc x iff (setcc x) == 0 or -1
1854   if (N0.getOpcode() == ISD::SETCC &&
1855       TLI.getSetCCResultContents() ==
1856         TargetLowering::ZeroOrNegativeOneSetCCResult)
1857     return N0;
1858   // fold (sext_in_reg x) -> (zext_in_reg x) if the sign bit is zero
1859   if (TLI.MaskedValueIsZero(N0, 1ULL << (EVTBits-1)))
1860     return DAG.getZeroExtendInReg(N0, EVT);
1861   // fold (sext_in_reg (srl x)) -> sra x
1862   if (N0.getOpcode() == ISD::SRL &&
1863       N0.getOperand(1).getOpcode() == ISD::Constant &&
1864       cast<ConstantSDNode>(N0.getOperand(1))->getValue() == EVTBits) {
1865     return DAG.getNode(ISD::SRA, N0.getValueType(), N0.getOperand(0),
1866                        N0.getOperand(1));
1867   }
1868   // fold (sext_inreg (extload x)) -> (sextload x)
1869   if (N0.getOpcode() == ISD::EXTLOAD &&
1870       EVT == cast<VTSDNode>(N0.getOperand(3))->getVT() &&
1871       (!AfterLegalize || TLI.isOperationLegal(ISD::SEXTLOAD, EVT))) {
1872     SDOperand ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, VT, N0.getOperand(0),
1873                                        N0.getOperand(1), N0.getOperand(2),
1874                                        EVT);
1875     CombineTo(N, ExtLoad);
1876     CombineTo(N0.Val, ExtLoad, ExtLoad.getValue(1));
1877     return SDOperand();
1878   }
1879   // fold (sext_inreg (zextload x)) -> (sextload x) iff load has one use
1880   if (N0.getOpcode() == ISD::ZEXTLOAD && N0.hasOneUse() &&
1881       EVT == cast<VTSDNode>(N0.getOperand(3))->getVT() &&
1882       (!AfterLegalize || TLI.isOperationLegal(ISD::SEXTLOAD, EVT))) {
1883     SDOperand ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, VT, N0.getOperand(0),
1884                                        N0.getOperand(1), N0.getOperand(2),
1885                                        EVT);
1886     CombineTo(N, ExtLoad);
1887     CombineTo(N0.Val, ExtLoad, ExtLoad.getValue(1));
1888     return SDOperand();
1889   }
1890   return SDOperand();
1891 }
1892
1893 SDOperand DAGCombiner::visitTRUNCATE(SDNode *N) {
1894   SDOperand N0 = N->getOperand(0);
1895   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1896   MVT::ValueType VT = N->getValueType(0);
1897
1898   // noop truncate
1899   if (N0.getValueType() == N->getValueType(0))
1900     return N0;
1901   // fold (truncate c1) -> c1
1902   if (N0C)
1903     return DAG.getNode(ISD::TRUNCATE, VT, N0);
1904   // fold (truncate (truncate x)) -> (truncate x)
1905   if (N0.getOpcode() == ISD::TRUNCATE)
1906     return DAG.getNode(ISD::TRUNCATE, VT, N0.getOperand(0));
1907   // fold (truncate (ext x)) -> (ext x) or (truncate x) or x
1908   if (N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::SIGN_EXTEND){
1909     if (N0.getValueType() < VT)
1910       // if the source is smaller than the dest, we still need an extend
1911       return DAG.getNode(N0.getOpcode(), VT, N0.getOperand(0));
1912     else if (N0.getValueType() > VT)
1913       // if the source is larger than the dest, than we just need the truncate
1914       return DAG.getNode(ISD::TRUNCATE, VT, N0.getOperand(0));
1915     else
1916       // if the source and dest are the same type, we can drop both the extend
1917       // and the truncate
1918       return N0.getOperand(0);
1919   }
1920   // fold (truncate (load x)) -> (smaller load x)
1921   if (N0.getOpcode() == ISD::LOAD && N0.hasOneUse()) {
1922     assert(MVT::getSizeInBits(N0.getValueType()) > MVT::getSizeInBits(VT) &&
1923            "Cannot truncate to larger type!");
1924     MVT::ValueType PtrType = N0.getOperand(1).getValueType();
1925     // For big endian targets, we need to add an offset to the pointer to load
1926     // the correct bytes.  For little endian systems, we merely need to read
1927     // fewer bytes from the same pointer.
1928     uint64_t PtrOff =
1929       (MVT::getSizeInBits(N0.getValueType()) - MVT::getSizeInBits(VT)) / 8;
1930     SDOperand NewPtr = TLI.isLittleEndian() ? N0.getOperand(1) :
1931       DAG.getNode(ISD::ADD, PtrType, N0.getOperand(1),
1932                   DAG.getConstant(PtrOff, PtrType));
1933     AddToWorkList(NewPtr.Val);
1934     SDOperand Load = DAG.getLoad(VT, N0.getOperand(0), NewPtr,N0.getOperand(2));
1935     AddToWorkList(N);
1936     CombineTo(N0.Val, Load, Load.getValue(1));
1937     return SDOperand();
1938   }
1939   return SDOperand();
1940 }
1941
1942 SDOperand DAGCombiner::visitBIT_CONVERT(SDNode *N) {
1943   SDOperand N0 = N->getOperand(0);
1944   MVT::ValueType VT = N->getValueType(0);
1945
1946   // If the input is a constant, let getNode() fold it.
1947   if (isa<ConstantSDNode>(N0) || isa<ConstantFPSDNode>(N0)) {
1948     SDOperand Res = DAG.getNode(ISD::BIT_CONVERT, VT, N0);
1949     if (Res.Val != N) return Res;
1950   }
1951
1952   if (N0.getOpcode() == ISD::BIT_CONVERT)  // conv(conv(x,t1),t2) -> conv(x,t2)
1953     return DAG.getNode(ISD::BIT_CONVERT, VT, N0.getOperand(0));
1954
1955   // fold (conv (load x)) -> (load (conv*)x)
1956   // FIXME: These xforms need to know that the resultant load doesn't need a
1957   // higher alignment than the original!
1958   if (0 && N0.getOpcode() == ISD::LOAD && N0.hasOneUse()) {
1959     SDOperand Load = DAG.getLoad(VT, N0.getOperand(0), N0.getOperand(1),
1960                                  N0.getOperand(2));
1961     AddToWorkList(N);
1962     CombineTo(N0.Val, DAG.getNode(ISD::BIT_CONVERT, N0.getValueType(), Load),
1963               Load.getValue(1));
1964     return Load;
1965   }
1966
1967   return SDOperand();
1968 }
1969
1970 SDOperand DAGCombiner::visitVBIT_CONVERT(SDNode *N) {
1971   SDOperand N0 = N->getOperand(0);
1972   MVT::ValueType VT = N->getValueType(0);
1973
1974   // If the input is a VBUILD_VECTOR with all constant elements, fold this now.
1975   // First check to see if this is all constant.
1976   if (N0.getOpcode() == ISD::VBUILD_VECTOR && N0.Val->hasOneUse() &&
1977       VT == MVT::Vector) {
1978     bool isSimple = true;
1979     for (unsigned i = 0, e = N0.getNumOperands()-2; i != e; ++i)
1980       if (N0.getOperand(i).getOpcode() != ISD::UNDEF &&
1981           N0.getOperand(i).getOpcode() != ISD::Constant &&
1982           N0.getOperand(i).getOpcode() != ISD::ConstantFP) {
1983         isSimple = false;
1984         break;
1985       }
1986
1987     if (isSimple) {
1988       MVT::ValueType DestEltVT = cast<VTSDNode>(N->getOperand(2))->getVT();
1989       return ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(N0.Val, DestEltVT);
1990     }
1991   }
1992
1993   return SDOperand();
1994 }
1995
1996 /// ConstantFoldVBIT_CONVERTofVBUILD_VECTOR - We know that BV is a vbuild_vector
1997 /// node with Constant, ConstantFP or Undef operands.  DstEltVT indicates the
1998 /// destination element value type.
1999 SDOperand DAGCombiner::
2000 ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(SDNode *BV, MVT::ValueType DstEltVT) {
2001   MVT::ValueType SrcEltVT = BV->getOperand(0).getValueType();
2002
2003   // If this is already the right type, we're done.
2004   if (SrcEltVT == DstEltVT) return SDOperand(BV, 0);
2005
2006   unsigned SrcBitSize = MVT::getSizeInBits(SrcEltVT);
2007   unsigned DstBitSize = MVT::getSizeInBits(DstEltVT);
2008
2009   // If this is a conversion of N elements of one type to N elements of another
2010   // type, convert each element.  This handles FP<->INT cases.
2011   if (SrcBitSize == DstBitSize) {
2012     std::vector<SDOperand> Ops;
2013     for (unsigned i = 0, e = BV->getNumOperands()-2; i != e; ++i)
2014       Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, DstEltVT, BV->getOperand(i)));
2015     Ops.push_back(*(BV->op_end()-2)); // Add num elements.
2016     Ops.push_back(DAG.getValueType(DstEltVT));
2017     return DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector, Ops);
2018   }
2019
2020   // Otherwise, we're growing or shrinking the elements.  To avoid having to
2021   // handle annoying details of growing/shrinking FP values, we convert them to
2022   // int first.
2023   if (MVT::isFloatingPoint(SrcEltVT)) {
2024     // Convert the input float vector to a int vector where the elements are the
2025     // same sizes.
2026     assert((SrcEltVT == MVT::f32 || SrcEltVT == MVT::f64) && "Unknown FP VT!");
2027     MVT::ValueType IntVT = SrcEltVT == MVT::f32 ? MVT::i32 : MVT::i64;
2028     BV = ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(BV, IntVT).Val;
2029     SrcEltVT = IntVT;
2030   }
2031
2032   // Now we know the input is an integer vector.  If the output is a FP type,
2033   // convert to integer first, then to FP of the right size.
2034   if (MVT::isFloatingPoint(DstEltVT)) {
2035     assert((DstEltVT == MVT::f32 || DstEltVT == MVT::f64) && "Unknown FP VT!");
2036     MVT::ValueType TmpVT = DstEltVT == MVT::f32 ? MVT::i32 : MVT::i64;
2037     SDNode *Tmp = ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(BV, TmpVT).Val;
2038
2039     // Next, convert to FP elements of the same size.
2040     return ConstantFoldVBIT_CONVERTofVBUILD_VECTOR(Tmp, DstEltVT);
2041   }
2042
2043   // Okay, we know the src/dst types are both integers of differing types.
2044   // Handling growing first.
2045   assert(MVT::isInteger(SrcEltVT) && MVT::isInteger(DstEltVT));
2046   if (SrcBitSize < DstBitSize) {
2047     unsigned NumInputsPerOutput = DstBitSize/SrcBitSize;
2048
2049     std::vector<SDOperand> Ops;
2050     for (unsigned i = 0, e = BV->getNumOperands()-2; i != e;
2051          i += NumInputsPerOutput) {
2052       bool isLE = TLI.isLittleEndian();
2053       uint64_t NewBits = 0;
2054       bool EltIsUndef = true;
2055       for (unsigned j = 0; j != NumInputsPerOutput; ++j) {
2056         // Shift the previously computed bits over.
2057         NewBits <<= SrcBitSize;
2058         SDOperand Op = BV->getOperand(i+ (isLE ? (NumInputsPerOutput-j-1) : j));
2059         if (Op.getOpcode() == ISD::UNDEF) continue;
2060         EltIsUndef = false;
2061
2062         NewBits |= cast<ConstantSDNode>(Op)->getValue();
2063       }
2064
2065       if (EltIsUndef)
2066         Ops.push_back(DAG.getNode(ISD::UNDEF, DstEltVT));
2067       else
2068         Ops.push_back(DAG.getConstant(NewBits, DstEltVT));
2069     }
2070
2071     Ops.push_back(DAG.getConstant(Ops.size(), MVT::i32)); // Add num elements.
2072     Ops.push_back(DAG.getValueType(DstEltVT));            // Add element size.
2073     return DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector, Ops);
2074   }
2075
2076   // Finally, this must be the case where we are shrinking elements: each input
2077   // turns into multiple outputs.
2078   unsigned NumOutputsPerInput = SrcBitSize/DstBitSize;
2079   std::vector<SDOperand> Ops;
2080   for (unsigned i = 0, e = BV->getNumOperands()-2; i != e; ++i) {
2081     if (BV->getOperand(i).getOpcode() == ISD::UNDEF) {
2082       for (unsigned j = 0; j != NumOutputsPerInput; ++j)
2083         Ops.push_back(DAG.getNode(ISD::UNDEF, DstEltVT));
2084       continue;
2085     }
2086     uint64_t OpVal = cast<ConstantSDNode>(BV->getOperand(i))->getValue();
2087
2088     for (unsigned j = 0; j != NumOutputsPerInput; ++j) {
2089       unsigned ThisVal = OpVal & ((1ULL << DstBitSize)-1);
2090       OpVal >>= DstBitSize;
2091       Ops.push_back(DAG.getConstant(ThisVal, DstEltVT));
2092     }
2093
2094     // For big endian targets, swap the order of the pieces of each element.
2095     if (!TLI.isLittleEndian())
2096       std::reverse(Ops.end()-NumOutputsPerInput, Ops.end());
2097   }
2098   Ops.push_back(DAG.getConstant(Ops.size(), MVT::i32)); // Add num elements.
2099   Ops.push_back(DAG.getValueType(DstEltVT));            // Add element size.
2100   return DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector, Ops);
2101 }
2102
2103
2104
2105 SDOperand DAGCombiner::visitFADD(SDNode *N) {
2106   SDOperand N0 = N->getOperand(0);
2107   SDOperand N1 = N->getOperand(1);
2108   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2109   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2110   MVT::ValueType VT = N->getValueType(0);
2111
2112   // fold (fadd c1, c2) -> c1+c2
2113   if (N0CFP && N1CFP)
2114     return DAG.getNode(ISD::FADD, VT, N0, N1);
2115   // canonicalize constant to RHS
2116   if (N0CFP && !N1CFP)
2117     return DAG.getNode(ISD::FADD, VT, N1, N0);
2118   // fold (A + (-B)) -> A-B
2119   if (N1.getOpcode() == ISD::FNEG)
2120     return DAG.getNode(ISD::FSUB, VT, N0, N1.getOperand(0));
2121   // fold ((-A) + B) -> B-A
2122   if (N0.getOpcode() == ISD::FNEG)
2123     return DAG.getNode(ISD::FSUB, VT, N1, N0.getOperand(0));
2124   return SDOperand();
2125 }
2126
2127 SDOperand DAGCombiner::visitFSUB(SDNode *N) {
2128   SDOperand N0 = N->getOperand(0);
2129   SDOperand N1 = N->getOperand(1);
2130   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2131   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2132   MVT::ValueType VT = N->getValueType(0);
2133
2134   // fold (fsub c1, c2) -> c1-c2
2135   if (N0CFP && N1CFP)
2136     return DAG.getNode(ISD::FSUB, VT, N0, N1);
2137   // fold (A-(-B)) -> A+B
2138   if (N1.getOpcode() == ISD::FNEG)
2139     return DAG.getNode(ISD::FADD, VT, N0, N1.getOperand(0));
2140   return SDOperand();
2141 }
2142
2143 SDOperand DAGCombiner::visitFMUL(SDNode *N) {
2144   SDOperand N0 = N->getOperand(0);
2145   SDOperand N1 = N->getOperand(1);
2146   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2147   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2148   MVT::ValueType VT = N->getValueType(0);
2149
2150   // fold (fmul c1, c2) -> c1*c2
2151   if (N0CFP && N1CFP)
2152     return DAG.getNode(ISD::FMUL, VT, N0, N1);
2153   // canonicalize constant to RHS
2154   if (N0CFP && !N1CFP)
2155     return DAG.getNode(ISD::FMUL, VT, N1, N0);
2156   // fold (fmul X, 2.0) -> (fadd X, X)
2157   if (N1CFP && N1CFP->isExactlyValue(+2.0))
2158     return DAG.getNode(ISD::FADD, VT, N0, N0);
2159   return SDOperand();
2160 }
2161
2162 SDOperand DAGCombiner::visitFDIV(SDNode *N) {
2163   SDOperand N0 = N->getOperand(0);
2164   SDOperand N1 = N->getOperand(1);
2165   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2166   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2167   MVT::ValueType VT = N->getValueType(0);
2168
2169   // fold (fdiv c1, c2) -> c1/c2
2170   if (N0CFP && N1CFP)
2171     return DAG.getNode(ISD::FDIV, VT, N0, N1);
2172   return SDOperand();
2173 }
2174
2175 SDOperand DAGCombiner::visitFREM(SDNode *N) {
2176   SDOperand N0 = N->getOperand(0);
2177   SDOperand N1 = N->getOperand(1);
2178   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2179   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2180   MVT::ValueType VT = N->getValueType(0);
2181
2182   // fold (frem c1, c2) -> fmod(c1,c2)
2183   if (N0CFP && N1CFP)
2184     return DAG.getNode(ISD::FREM, VT, N0, N1);
2185   return SDOperand();
2186 }
2187
2188 SDOperand DAGCombiner::visitFCOPYSIGN(SDNode *N) {
2189   SDOperand N0 = N->getOperand(0);
2190   SDOperand N1 = N->getOperand(1);
2191   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2192   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
2193   MVT::ValueType VT = N->getValueType(0);
2194
2195   if (N0CFP && N1CFP)  // Constant fold
2196     return DAG.getNode(ISD::FCOPYSIGN, VT, N0, N1);
2197
2198   if (N1CFP) {
2199     // copysign(x, c1) -> fabs(x)       iff ispos(c1)
2200     // copysign(x, c1) -> fneg(fabs(x)) iff isneg(c1)
2201     union {
2202       double d;
2203       int64_t i;
2204     } u;
2205     u.d = N1CFP->getValue();
2206     if (u.i >= 0)
2207       return DAG.getNode(ISD::FABS, VT, N0);
2208     else
2209       return DAG.getNode(ISD::FNEG, VT, DAG.getNode(ISD::FABS, VT, N0));
2210   }
2211
2212   // copysign(fabs(x), y) -> copysign(x, y)
2213   // copysign(fneg(x), y) -> copysign(x, y)
2214   // copysign(copysign(x,z), y) -> copysign(x, y)
2215   if (N0.getOpcode() == ISD::FABS || N0.getOpcode() == ISD::FNEG ||
2216       N0.getOpcode() == ISD::FCOPYSIGN)
2217     return DAG.getNode(ISD::FCOPYSIGN, VT, N0.getOperand(0), N1);
2218
2219   // copysign(x, abs(y)) -> abs(x)
2220   if (N1.getOpcode() == ISD::FABS)
2221     return DAG.getNode(ISD::FABS, VT, N0);
2222
2223   // copysign(x, copysign(y,z)) -> copysign(x, z)
2224   if (N1.getOpcode() == ISD::FCOPYSIGN)
2225     return DAG.getNode(ISD::FCOPYSIGN, VT, N0, N1.getOperand(1));
2226
2227   // copysign(x, fp_extend(y)) -> copysign(x, y)
2228   // copysign(x, fp_round(y)) -> copysign(x, y)
2229   if (N1.getOpcode() == ISD::FP_EXTEND || N1.getOpcode() == ISD::FP_ROUND)
2230     return DAG.getNode(ISD::FCOPYSIGN, VT, N0, N1.getOperand(0));
2231
2232   return SDOperand();
2233 }
2234
2235
2236
2237 SDOperand DAGCombiner::visitSINT_TO_FP(SDNode *N) {
2238   SDOperand N0 = N->getOperand(0);
2239   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2240   MVT::ValueType VT = N->getValueType(0);
2241
2242   // fold (sint_to_fp c1) -> c1fp
2243   if (N0C)
2244     return DAG.getNode(ISD::SINT_TO_FP, VT, N0);
2245   return SDOperand();
2246 }
2247
2248 SDOperand DAGCombiner::visitUINT_TO_FP(SDNode *N) {
2249   SDOperand N0 = N->getOperand(0);
2250   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2251   MVT::ValueType VT = N->getValueType(0);
2252
2253   // fold (uint_to_fp c1) -> c1fp
2254   if (N0C)
2255     return DAG.getNode(ISD::UINT_TO_FP, VT, N0);
2256   return SDOperand();
2257 }
2258
2259 SDOperand DAGCombiner::visitFP_TO_SINT(SDNode *N) {
2260   SDOperand N0 = N->getOperand(0);
2261   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2262   MVT::ValueType VT = N->getValueType(0);
2263
2264   // fold (fp_to_sint c1fp) -> c1
2265   if (N0CFP)
2266     return DAG.getNode(ISD::FP_TO_SINT, VT, N0);
2267   return SDOperand();
2268 }
2269
2270 SDOperand DAGCombiner::visitFP_TO_UINT(SDNode *N) {
2271   SDOperand N0 = N->getOperand(0);
2272   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2273   MVT::ValueType VT = N->getValueType(0);
2274
2275   // fold (fp_to_uint c1fp) -> c1
2276   if (N0CFP)
2277     return DAG.getNode(ISD::FP_TO_UINT, VT, N0);
2278   return SDOperand();
2279 }
2280
2281 SDOperand DAGCombiner::visitFP_ROUND(SDNode *N) {
2282   SDOperand N0 = N->getOperand(0);
2283   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2284   MVT::ValueType VT = N->getValueType(0);
2285
2286   // fold (fp_round c1fp) -> c1fp
2287   if (N0CFP)
2288     return DAG.getNode(ISD::FP_ROUND, VT, N0);
2289
2290   // fold (fp_round (fp_extend x)) -> x
2291   if (N0.getOpcode() == ISD::FP_EXTEND && VT == N0.getOperand(0).getValueType())
2292     return N0.getOperand(0);
2293
2294   // fold (fp_round (copysign X, Y)) -> (copysign (fp_round X), Y)
2295   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.Val->hasOneUse()) {
2296     SDOperand Tmp = DAG.getNode(ISD::FP_ROUND, VT, N0.getOperand(0));
2297     AddToWorkList(Tmp.Val);
2298     return DAG.getNode(ISD::FCOPYSIGN, VT, Tmp, N0.getOperand(1));
2299   }
2300
2301   return SDOperand();
2302 }
2303
2304 SDOperand DAGCombiner::visitFP_ROUND_INREG(SDNode *N) {
2305   SDOperand N0 = N->getOperand(0);
2306   MVT::ValueType VT = N->getValueType(0);
2307   MVT::ValueType EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
2308   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2309
2310   // fold (fp_round_inreg c1fp) -> c1fp
2311   if (N0CFP) {
2312     SDOperand Round = DAG.getConstantFP(N0CFP->getValue(), EVT);
2313     return DAG.getNode(ISD::FP_EXTEND, VT, Round);
2314   }
2315   return SDOperand();
2316 }
2317
2318 SDOperand DAGCombiner::visitFP_EXTEND(SDNode *N) {
2319   SDOperand N0 = N->getOperand(0);
2320   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2321   MVT::ValueType VT = N->getValueType(0);
2322
2323   // fold (fp_extend c1fp) -> c1fp
2324   if (N0CFP)
2325     return DAG.getNode(ISD::FP_EXTEND, VT, N0);
2326   return SDOperand();
2327 }
2328
2329 SDOperand DAGCombiner::visitFNEG(SDNode *N) {
2330   SDOperand N0 = N->getOperand(0);
2331   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2332   MVT::ValueType VT = N->getValueType(0);
2333
2334   // fold (fneg c1) -> -c1
2335   if (N0CFP)
2336     return DAG.getNode(ISD::FNEG, VT, N0);
2337   // fold (fneg (sub x, y)) -> (sub y, x)
2338   if (N0.getOpcode() == ISD::SUB)
2339     return DAG.getNode(ISD::SUB, VT, N0.getOperand(1), N0.getOperand(0));
2340   // fold (fneg (fneg x)) -> x
2341   if (N0.getOpcode() == ISD::FNEG)
2342     return N0.getOperand(0);
2343   return SDOperand();
2344 }
2345
2346 SDOperand DAGCombiner::visitFABS(SDNode *N) {
2347   SDOperand N0 = N->getOperand(0);
2348   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
2349   MVT::ValueType VT = N->getValueType(0);
2350
2351   // fold (fabs c1) -> fabs(c1)
2352   if (N0CFP)
2353     return DAG.getNode(ISD::FABS, VT, N0);
2354   // fold (fabs (fabs x)) -> (fabs x)
2355   if (N0.getOpcode() == ISD::FABS)
2356     return N->getOperand(0);
2357   // fold (fabs (fneg x)) -> (fabs x)
2358   // fold (fabs (fcopysign x, y)) -> (fabs x)
2359   if (N0.getOpcode() == ISD::FNEG || N0.getOpcode() == ISD::FCOPYSIGN)
2360     return DAG.getNode(ISD::FABS, VT, N0.getOperand(0));
2361
2362   return SDOperand();
2363 }
2364
2365 SDOperand DAGCombiner::visitBRCOND(SDNode *N) {
2366   SDOperand Chain = N->getOperand(0);
2367   SDOperand N1 = N->getOperand(1);
2368   SDOperand N2 = N->getOperand(2);
2369   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2370
2371   // never taken branch, fold to chain
2372   if (N1C && N1C->isNullValue())
2373     return Chain;
2374   // unconditional branch
2375   if (N1C && N1C->getValue() == 1)
2376     return DAG.getNode(ISD::BR, MVT::Other, Chain, N2);
2377   // fold a brcond with a setcc condition into a BR_CC node if BR_CC is legal
2378   // on the target.
2379   if (N1.getOpcode() == ISD::SETCC &&
2380       TLI.isOperationLegal(ISD::BR_CC, MVT::Other)) {
2381     return DAG.getNode(ISD::BR_CC, MVT::Other, Chain, N1.getOperand(2),
2382                        N1.getOperand(0), N1.getOperand(1), N2);
2383   }
2384   return SDOperand();
2385 }
2386
2387 // Operand List for BR_CC: Chain, CondCC, CondLHS, CondRHS, DestBB.
2388 //
2389 SDOperand DAGCombiner::visitBR_CC(SDNode *N) {
2390   CondCodeSDNode *CC = cast<CondCodeSDNode>(N->getOperand(1));
2391   SDOperand CondLHS = N->getOperand(2), CondRHS = N->getOperand(3);
2392
2393   // Use SimplifySetCC  to simplify SETCC's.
2394   SDOperand Simp = SimplifySetCC(MVT::i1, CondLHS, CondRHS, CC->get(), false);
2395   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(Simp.Val);
2396
2397   // fold br_cc true, dest -> br dest (unconditional branch)
2398   if (SCCC && SCCC->getValue())
2399     return DAG.getNode(ISD::BR, MVT::Other, N->getOperand(0),
2400                        N->getOperand(4));
2401   // fold br_cc false, dest -> unconditional fall through
2402   if (SCCC && SCCC->isNullValue())
2403     return N->getOperand(0);
2404   // fold to a simpler setcc
2405   if (Simp.Val && Simp.getOpcode() == ISD::SETCC)
2406     return DAG.getNode(ISD::BR_CC, MVT::Other, N->getOperand(0),
2407                        Simp.getOperand(2), Simp.getOperand(0),
2408                        Simp.getOperand(1), N->getOperand(4));
2409   return SDOperand();
2410 }
2411
2412 SDOperand DAGCombiner::visitLOAD(SDNode *N) {
2413   SDOperand Chain    = N->getOperand(0);
2414   SDOperand Ptr      = N->getOperand(1);
2415   SDOperand SrcValue = N->getOperand(2);
2416
2417   // If there are no uses of the loaded value, change uses of the chain value
2418   // into uses of the chain input (i.e. delete the dead load).
2419   if (N->hasNUsesOfValue(0, 0))
2420     return CombineTo(N, DAG.getNode(ISD::UNDEF, N->getValueType(0)), Chain);
2421
2422   // If this load is directly stored, replace the load value with the stored
2423   // value.
2424   // TODO: Handle store large -> read small portion.
2425   // TODO: Handle TRUNCSTORE/EXTLOAD
2426   if (Chain.getOpcode() == ISD::STORE && Chain.getOperand(2) == Ptr &&
2427       Chain.getOperand(1).getValueType() == N->getValueType(0))
2428     return CombineTo(N, Chain.getOperand(1), Chain);
2429
2430   return SDOperand();
2431 }
2432
2433 /// visitXEXTLOAD - Handle EXTLOAD/ZEXTLOAD/SEXTLOAD.
2434 SDOperand DAGCombiner::visitXEXTLOAD(SDNode *N) {
2435   SDOperand Chain    = N->getOperand(0);
2436   SDOperand Ptr      = N->getOperand(1);
2437   SDOperand SrcValue = N->getOperand(2);
2438   SDOperand EVT      = N->getOperand(3);
2439
2440   // If there are no uses of the loaded value, change uses of the chain value
2441   // into uses of the chain input (i.e. delete the dead load).
2442   if (N->hasNUsesOfValue(0, 0))
2443     return CombineTo(N, DAG.getNode(ISD::UNDEF, N->getValueType(0)), Chain);
2444
2445   return SDOperand();
2446 }
2447
2448 SDOperand DAGCombiner::visitSTORE(SDNode *N) {
2449   SDOperand Chain    = N->getOperand(0);
2450   SDOperand Value    = N->getOperand(1);
2451   SDOperand Ptr      = N->getOperand(2);
2452   SDOperand SrcValue = N->getOperand(3);
2453
2454   // If this is a store that kills a previous store, remove the previous store.
2455   if (Chain.getOpcode() == ISD::STORE && Chain.getOperand(2) == Ptr &&
2456       Chain.Val->hasOneUse() /* Avoid introducing DAG cycles */ &&
2457       // Make sure that these stores are the same value type:
2458       // FIXME: we really care that the second store is >= size of the first.
2459       Value.getValueType() == Chain.getOperand(1).getValueType()) {
2460     // Create a new store of Value that replaces both stores.
2461     SDNode *PrevStore = Chain.Val;
2462     if (PrevStore->getOperand(1) == Value) // Same value multiply stored.
2463       return Chain;
2464     SDOperand NewStore = DAG.getNode(ISD::STORE, MVT::Other,
2465                                      PrevStore->getOperand(0), Value, Ptr,
2466                                      SrcValue);
2467     CombineTo(N, NewStore);                 // Nuke this store.
2468     CombineTo(PrevStore, NewStore);  // Nuke the previous store.
2469     return SDOperand(N, 0);
2470   }
2471
2472   // If this is a store of a bit convert, store the input value.
2473   // FIXME: This needs to know that the resultant store does not need a
2474   // higher alignment than the original.
2475   if (0 && Value.getOpcode() == ISD::BIT_CONVERT)
2476     return DAG.getNode(ISD::STORE, MVT::Other, Chain, Value.getOperand(0),
2477                        Ptr, SrcValue);
2478
2479   return SDOperand();
2480 }
2481
2482 SDOperand DAGCombiner::visitINSERT_VECTOR_ELT(SDNode *N) {
2483   SDOperand InVec = N->getOperand(0);
2484   SDOperand InVal = N->getOperand(1);
2485   SDOperand EltNo = N->getOperand(2);
2486
2487   // If the invec is a BUILD_VECTOR and if EltNo is a constant, build a new
2488   // vector with the inserted element.
2489   if (InVec.getOpcode() == ISD::BUILD_VECTOR && isa<ConstantSDNode>(EltNo)) {
2490     unsigned Elt = cast<ConstantSDNode>(EltNo)->getValue();
2491     std::vector<SDOperand> Ops(InVec.Val->op_begin(), InVec.Val->op_end());
2492     if (Elt < Ops.size())
2493       Ops[Elt] = InVal;
2494     return DAG.getNode(ISD::BUILD_VECTOR, InVec.getValueType(), Ops);
2495   }
2496
2497   return SDOperand();
2498 }
2499
2500 SDOperand DAGCombiner::visitVINSERT_VECTOR_ELT(SDNode *N) {
2501   SDOperand InVec = N->getOperand(0);
2502   SDOperand InVal = N->getOperand(1);
2503   SDOperand EltNo = N->getOperand(2);
2504   SDOperand NumElts = N->getOperand(3);
2505   SDOperand EltType = N->getOperand(4);
2506
2507   // If the invec is a VBUILD_VECTOR and if EltNo is a constant, build a new
2508   // vector with the inserted element.
2509   if (InVec.getOpcode() == ISD::VBUILD_VECTOR && isa<ConstantSDNode>(EltNo)) {
2510     unsigned Elt = cast<ConstantSDNode>(EltNo)->getValue();
2511     std::vector<SDOperand> Ops(InVec.Val->op_begin(), InVec.Val->op_end());
2512     if (Elt < Ops.size()-2)
2513       Ops[Elt] = InVal;
2514     return DAG.getNode(ISD::VBUILD_VECTOR, InVec.getValueType(), Ops);
2515   }
2516
2517   return SDOperand();
2518 }
2519
2520 SDOperand DAGCombiner::visitVBUILD_VECTOR(SDNode *N) {
2521   unsigned NumInScalars = N->getNumOperands()-2;
2522   SDOperand NumElts = N->getOperand(NumInScalars);
2523   SDOperand EltType = N->getOperand(NumInScalars+1);
2524
2525   // Check to see if this is a VBUILD_VECTOR of a bunch of VEXTRACT_VECTOR_ELT
2526   // operations.  If so, and if the EXTRACT_ELT vector inputs come from at most
2527   // two distinct vectors, turn this into a shuffle node.
2528   SDOperand VecIn1, VecIn2;
2529   for (unsigned i = 0; i != NumInScalars; ++i) {
2530     // Ignore undef inputs.
2531     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
2532
2533     // If this input is something other than a VEXTRACT_VECTOR_ELT with a
2534     // constant index, bail out.
2535     if (N->getOperand(i).getOpcode() != ISD::VEXTRACT_VECTOR_ELT ||
2536         !isa<ConstantSDNode>(N->getOperand(i).getOperand(1))) {
2537       VecIn1 = VecIn2 = SDOperand(0, 0);
2538       break;
2539     }
2540
2541     // If the input vector type disagrees with the result of the vbuild_vector,
2542     // we can't make a shuffle.
2543     SDOperand ExtractedFromVec = N->getOperand(i).getOperand(0);
2544     if (*(ExtractedFromVec.Val->op_end()-2) != NumElts ||
2545         *(ExtractedFromVec.Val->op_end()-1) != EltType) {
2546       VecIn1 = VecIn2 = SDOperand(0, 0);
2547       break;
2548     }
2549
2550     // Otherwise, remember this.  We allow up to two distinct input vectors.
2551     if (ExtractedFromVec == VecIn1 || ExtractedFromVec == VecIn2)
2552       continue;
2553
2554     if (VecIn1.Val == 0) {
2555       VecIn1 = ExtractedFromVec;
2556     } else if (VecIn2.Val == 0) {
2557       VecIn2 = ExtractedFromVec;
2558     } else {
2559       // Too many inputs.
2560       VecIn1 = VecIn2 = SDOperand(0, 0);
2561       break;
2562     }
2563   }
2564
2565   // If everything is good, we can make a shuffle operation.
2566   if (VecIn1.Val) {
2567     std::vector<SDOperand> BuildVecIndices;
2568     for (unsigned i = 0; i != NumInScalars; ++i) {
2569       if (N->getOperand(i).getOpcode() == ISD::UNDEF) {
2570         BuildVecIndices.push_back(DAG.getNode(ISD::UNDEF, MVT::i32));
2571         continue;
2572       }
2573
2574       SDOperand Extract = N->getOperand(i);
2575
2576       // If extracting from the first vector, just use the index directly.
2577       if (Extract.getOperand(0) == VecIn1) {
2578         BuildVecIndices.push_back(Extract.getOperand(1));
2579         continue;
2580       }
2581
2582       // Otherwise, use InIdx + VecSize
2583       unsigned Idx = cast<ConstantSDNode>(Extract.getOperand(1))->getValue();
2584       BuildVecIndices.push_back(DAG.getConstant(Idx+NumInScalars, MVT::i32));
2585     }
2586
2587     // Add count and size info.
2588     BuildVecIndices.push_back(NumElts);
2589     BuildVecIndices.push_back(DAG.getValueType(MVT::i32));
2590
2591     // Return the new VVECTOR_SHUFFLE node.
2592     std::vector<SDOperand> Ops;
2593     Ops.push_back(VecIn1);
2594     if (VecIn2.Val) {
2595       Ops.push_back(VecIn2);
2596     } else {
2597        // Use an undef vbuild_vector as input for the second operand.
2598       std::vector<SDOperand> UnOps(NumInScalars,
2599                                    DAG.getNode(ISD::UNDEF,
2600                                            cast<VTSDNode>(EltType)->getVT()));
2601       UnOps.push_back(NumElts);
2602       UnOps.push_back(EltType);
2603       Ops.push_back(DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector, UnOps));
2604     }
2605     Ops.push_back(DAG.getNode(ISD::VBUILD_VECTOR,MVT::Vector, BuildVecIndices));
2606     Ops.push_back(NumElts);
2607     Ops.push_back(EltType);
2608     return DAG.getNode(ISD::VVECTOR_SHUFFLE, MVT::Vector, Ops);
2609   }
2610
2611   return SDOperand();
2612 }
2613
2614 SDOperand DAGCombiner::visitVECTOR_SHUFFLE(SDNode *N) {
2615   SDOperand ShufMask = N->getOperand(2);
2616   unsigned NumElts = ShufMask.getNumOperands();
2617
2618   // If the shuffle mask is an identity operation on the LHS, return the LHS.
2619   bool isIdentity = true;
2620   for (unsigned i = 0; i != NumElts; ++i) {
2621     if (ShufMask.getOperand(i).getOpcode() != ISD::UNDEF &&
2622         cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() != i) {
2623       isIdentity = false;
2624       break;
2625     }
2626   }
2627   if (isIdentity) return N->getOperand(0);
2628
2629   // If the shuffle mask is an identity operation on the RHS, return the RHS.
2630   isIdentity = true;
2631   for (unsigned i = 0; i != NumElts; ++i) {
2632     if (ShufMask.getOperand(i).getOpcode() != ISD::UNDEF &&
2633         cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() != i+NumElts) {
2634       isIdentity = false;
2635       break;
2636     }
2637   }
2638   if (isIdentity) return N->getOperand(1);
2639
2640   // If the LHS and the RHS are the same node, turn the RHS into an undef.
2641   if (N->getOperand(0) == N->getOperand(1)) {
2642     // Check the SHUFFLE mask, mapping any inputs from the 2nd operand into the
2643     // first operand.
2644     std::vector<SDOperand> MappedOps;
2645     for (unsigned i = 0, e = ShufMask.getNumOperands(); i != e; ++i) {
2646       if (cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() >= NumElts) {
2647         unsigned NewIdx =
2648            cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() - NumElts;
2649         MappedOps.push_back(DAG.getConstant(NewIdx, MVT::i32));
2650       } else {
2651         MappedOps.push_back(ShufMask.getOperand(i));
2652       }
2653     }
2654     ShufMask = DAG.getNode(ISD::BUILD_VECTOR, ShufMask.getValueType(),
2655                            MappedOps);
2656     return DAG.getNode(ISD::VECTOR_SHUFFLE, N->getValueType(0),
2657                        N->getOperand(0),
2658                        DAG.getNode(ISD::UNDEF, N->getValueType(0)),
2659                        ShufMask);
2660   }
2661
2662   return SDOperand();
2663 }
2664
2665 SDOperand DAGCombiner::visitVVECTOR_SHUFFLE(SDNode *N) {
2666   SDOperand ShufMask = N->getOperand(2);
2667   unsigned NumElts = ShufMask.getNumOperands()-2;
2668
2669   // If the shuffle mask is an identity operation on the LHS, return the LHS.
2670   bool isIdentity = true;
2671   for (unsigned i = 0; i != NumElts; ++i) {
2672     if (ShufMask.getOperand(i).getOpcode() != ISD::UNDEF &&
2673         cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() != i) {
2674       isIdentity = false;
2675       break;
2676     }
2677   }
2678   if (isIdentity) return N->getOperand(0);
2679
2680   // If the shuffle mask is an identity operation on the RHS, return the RHS.
2681   isIdentity = true;
2682   for (unsigned i = 0; i != NumElts; ++i) {
2683     if (ShufMask.getOperand(i).getOpcode() != ISD::UNDEF &&
2684         cast<ConstantSDNode>(ShufMask.getOperand(i))->getValue() != i+NumElts) {
2685       isIdentity = false;
2686       break;
2687     }
2688   }
2689   if (isIdentity) return N->getOperand(1);
2690
2691   return SDOperand();
2692 }
2693
2694 /// visitVBinOp - Visit a binary vector operation, like VADD.  IntOp indicates
2695 /// the scalar operation of the vop if it is operating on an integer vector
2696 /// (e.g. ADD) and FPOp indicates the FP version (e.g. FADD).
2697 SDOperand DAGCombiner::visitVBinOp(SDNode *N, ISD::NodeType IntOp,
2698                                    ISD::NodeType FPOp) {
2699   MVT::ValueType EltType = cast<VTSDNode>(*(N->op_end()-1))->getVT();
2700   ISD::NodeType ScalarOp = MVT::isInteger(EltType) ? IntOp : FPOp;
2701   SDOperand LHS = N->getOperand(0);
2702   SDOperand RHS = N->getOperand(1);
2703
2704   // If the LHS and RHS are VBUILD_VECTOR nodes, see if we can constant fold
2705   // this operation.
2706   if (LHS.getOpcode() == ISD::VBUILD_VECTOR &&
2707       RHS.getOpcode() == ISD::VBUILD_VECTOR) {
2708     std::vector<SDOperand> Ops;
2709     for (unsigned i = 0, e = LHS.getNumOperands()-2; i != e; ++i) {
2710       SDOperand LHSOp = LHS.getOperand(i);
2711       SDOperand RHSOp = RHS.getOperand(i);
2712       // If these two elements can't be folded, bail out.
2713       if ((LHSOp.getOpcode() != ISD::UNDEF &&
2714            LHSOp.getOpcode() != ISD::Constant &&
2715            LHSOp.getOpcode() != ISD::ConstantFP) ||
2716           (RHSOp.getOpcode() != ISD::UNDEF &&
2717            RHSOp.getOpcode() != ISD::Constant &&
2718            RHSOp.getOpcode() != ISD::ConstantFP))
2719         break;
2720       Ops.push_back(DAG.getNode(ScalarOp, EltType, LHSOp, RHSOp));
2721       assert((Ops.back().getOpcode() == ISD::UNDEF ||
2722               Ops.back().getOpcode() == ISD::Constant ||
2723               Ops.back().getOpcode() == ISD::ConstantFP) &&
2724              "Scalar binop didn't fold!");
2725     }
2726     Ops.push_back(*(LHS.Val->op_end()-2));
2727     Ops.push_back(*(LHS.Val->op_end()-1));
2728     return DAG.getNode(ISD::VBUILD_VECTOR, MVT::Vector, Ops);
2729   }
2730
2731   return SDOperand();
2732 }
2733
2734 SDOperand DAGCombiner::SimplifySelect(SDOperand N0, SDOperand N1, SDOperand N2){
2735   assert(N0.getOpcode() ==ISD::SETCC && "First argument must be a SetCC node!");
2736
2737   SDOperand SCC = SimplifySelectCC(N0.getOperand(0), N0.getOperand(1), N1, N2,
2738                                  cast<CondCodeSDNode>(N0.getOperand(2))->get());
2739   // If we got a simplified select_cc node back from SimplifySelectCC, then
2740   // break it down into a new SETCC node, and a new SELECT node, and then return
2741   // the SELECT node, since we were called with a SELECT node.
2742   if (SCC.Val) {
2743     // Check to see if we got a select_cc back (to turn into setcc/select).
2744     // Otherwise, just return whatever node we got back, like fabs.
2745     if (SCC.getOpcode() == ISD::SELECT_CC) {
2746       SDOperand SETCC = DAG.getNode(ISD::SETCC, N0.getValueType(),
2747                                     SCC.getOperand(0), SCC.getOperand(1),
2748                                     SCC.getOperand(4));
2749       AddToWorkList(SETCC.Val);
2750       return DAG.getNode(ISD::SELECT, SCC.getValueType(), SCC.getOperand(2),
2751                          SCC.getOperand(3), SETCC);
2752     }
2753     return SCC;
2754   }
2755   return SDOperand();
2756 }
2757
2758 /// SimplifySelectOps - Given a SELECT or a SELECT_CC node, where LHS and RHS
2759 /// are the two values being selected between, see if we can simplify the
2760 /// select.
2761 ///
2762 bool DAGCombiner::SimplifySelectOps(SDNode *TheSelect, SDOperand LHS,
2763                                     SDOperand RHS) {
2764
2765   // If this is a select from two identical things, try to pull the operation
2766   // through the select.
2767   if (LHS.getOpcode() == RHS.getOpcode() && LHS.hasOneUse() && RHS.hasOneUse()){
2768 #if 0
2769     std::cerr << "SELECT: ["; LHS.Val->dump();
2770     std::cerr << "] ["; RHS.Val->dump();
2771     std::cerr << "]\n";
2772 #endif
2773
2774     // If this is a load and the token chain is identical, replace the select
2775     // of two loads with a load through a select of the address to load from.
2776     // This triggers in things like "select bool X, 10.0, 123.0" after the FP
2777     // constants have been dropped into the constant pool.
2778     if ((LHS.getOpcode() == ISD::LOAD ||
2779          LHS.getOpcode() == ISD::EXTLOAD ||
2780          LHS.getOpcode() == ISD::ZEXTLOAD ||
2781          LHS.getOpcode() == ISD::SEXTLOAD) &&
2782         // Token chains must be identical.
2783         LHS.getOperand(0) == RHS.getOperand(0) &&
2784         // If this is an EXTLOAD, the VT's must match.
2785         (LHS.getOpcode() == ISD::LOAD ||
2786          LHS.getOperand(3) == RHS.getOperand(3))) {
2787       // FIXME: this conflates two src values, discarding one.  This is not
2788       // the right thing to do, but nothing uses srcvalues now.  When they do,
2789       // turn SrcValue into a list of locations.
2790       SDOperand Addr;
2791       if (TheSelect->getOpcode() == ISD::SELECT)
2792         Addr = DAG.getNode(ISD::SELECT, LHS.getOperand(1).getValueType(),
2793                            TheSelect->getOperand(0), LHS.getOperand(1),
2794                            RHS.getOperand(1));
2795       else
2796         Addr = DAG.getNode(ISD::SELECT_CC, LHS.getOperand(1).getValueType(),
2797                            TheSelect->getOperand(0),
2798                            TheSelect->getOperand(1),
2799                            LHS.getOperand(1), RHS.getOperand(1),
2800                            TheSelect->getOperand(4));
2801
2802       SDOperand Load;
2803       if (LHS.getOpcode() == ISD::LOAD)
2804         Load = DAG.getLoad(TheSelect->getValueType(0), LHS.getOperand(0),
2805                            Addr, LHS.getOperand(2));
2806       else
2807         Load = DAG.getExtLoad(LHS.getOpcode(), TheSelect->getValueType(0),
2808                               LHS.getOperand(0), Addr, LHS.getOperand(2),
2809                               cast<VTSDNode>(LHS.getOperand(3))->getVT());
2810       // Users of the select now use the result of the load.
2811       CombineTo(TheSelect, Load);
2812
2813       // Users of the old loads now use the new load's chain.  We know the
2814       // old-load value is dead now.
2815       CombineTo(LHS.Val, Load.getValue(0), Load.getValue(1));
2816       CombineTo(RHS.Val, Load.getValue(0), Load.getValue(1));
2817       return true;
2818     }
2819   }
2820
2821   return false;
2822 }
2823
2824 SDOperand DAGCombiner::SimplifySelectCC(SDOperand N0, SDOperand N1,
2825                                         SDOperand N2, SDOperand N3,
2826                                         ISD::CondCode CC) {
2827
2828   MVT::ValueType VT = N2.getValueType();
2829   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.Val);
2830   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val);
2831   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2.Val);
2832   ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N3.Val);
2833
2834   // Determine if the condition we're dealing with is constant
2835   SDOperand SCC = SimplifySetCC(TLI.getSetCCResultTy(), N0, N1, CC, false);
2836   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.Val);
2837
2838   // fold select_cc true, x, y -> x
2839   if (SCCC && SCCC->getValue())
2840     return N2;
2841   // fold select_cc false, x, y -> y
2842   if (SCCC && SCCC->getValue() == 0)
2843     return N3;
2844
2845   // Check to see if we can simplify the select into an fabs node
2846   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1)) {
2847     // Allow either -0.0 or 0.0
2848     if (CFP->getValue() == 0.0) {
2849       // select (setg[te] X, +/-0.0), X, fneg(X) -> fabs
2850       if ((CC == ISD::SETGE || CC == ISD::SETGT) &&
2851           N0 == N2 && N3.getOpcode() == ISD::FNEG &&
2852           N2 == N3.getOperand(0))
2853         return DAG.getNode(ISD::FABS, VT, N0);
2854
2855       // select (setl[te] X, +/-0.0), fneg(X), X -> fabs
2856       if ((CC == ISD::SETLT || CC == ISD::SETLE) &&
2857           N0 == N3 && N2.getOpcode() == ISD::FNEG &&
2858           N2.getOperand(0) == N3)
2859         return DAG.getNode(ISD::FABS, VT, N3);
2860     }
2861   }
2862
2863   // Check to see if we can perform the "gzip trick", transforming
2864   // select_cc setlt X, 0, A, 0 -> and (sra X, size(X)-1), A
2865   if (N1C && N1C->isNullValue() && N3C && N3C->isNullValue() &&
2866       MVT::isInteger(N0.getValueType()) &&
2867       MVT::isInteger(N2.getValueType()) && CC == ISD::SETLT) {
2868     MVT::ValueType XType = N0.getValueType();
2869     MVT::ValueType AType = N2.getValueType();
2870     if (XType >= AType) {
2871       // and (sra X, size(X)-1, A) -> "and (srl X, C2), A" iff A is a
2872       // single-bit constant.
2873       if (N2C && ((N2C->getValue() & (N2C->getValue()-1)) == 0)) {
2874         unsigned ShCtV = Log2_64(N2C->getValue());
2875         ShCtV = MVT::getSizeInBits(XType)-ShCtV-1;
2876         SDOperand ShCt = DAG.getConstant(ShCtV, TLI.getShiftAmountTy());
2877         SDOperand Shift = DAG.getNode(ISD::SRL, XType, N0, ShCt);
2878         AddToWorkList(Shift.Val);
2879         if (XType > AType) {
2880           Shift = DAG.getNode(ISD::TRUNCATE, AType, Shift);
2881           AddToWorkList(Shift.Val);
2882         }
2883         return DAG.getNode(ISD::AND, AType, Shift, N2);
2884       }
2885       SDOperand Shift = DAG.getNode(ISD::SRA, XType, N0,
2886                                     DAG.getConstant(MVT::getSizeInBits(XType)-1,
2887                                                     TLI.getShiftAmountTy()));
2888       AddToWorkList(Shift.Val);
2889       if (XType > AType) {
2890         Shift = DAG.getNode(ISD::TRUNCATE, AType, Shift);
2891         AddToWorkList(Shift.Val);
2892       }
2893       return DAG.getNode(ISD::AND, AType, Shift, N2);
2894     }
2895   }
2896
2897   // fold select C, 16, 0 -> shl C, 4
2898   if (N2C && N3C && N3C->isNullValue() && isPowerOf2_64(N2C->getValue()) &&
2899       TLI.getSetCCResultContents() == TargetLowering::ZeroOrOneSetCCResult) {
2900     // Get a SetCC of the condition
2901     // FIXME: Should probably make sure that setcc is legal if we ever have a
2902     // target where it isn't.
2903     SDOperand Temp, SCC;
2904     // cast from setcc result type to select result type
2905     if (AfterLegalize) {
2906       SCC  = DAG.getSetCC(TLI.getSetCCResultTy(), N0, N1, CC);
2907       Temp = DAG.getZeroExtendInReg(SCC, N2.getValueType());
2908     } else {
2909       SCC  = DAG.getSetCC(MVT::i1, N0, N1, CC);
2910       Temp = DAG.getNode(ISD::ZERO_EXTEND, N2.getValueType(), SCC);
2911     }
2912     AddToWorkList(SCC.Val);
2913     AddToWorkList(Temp.Val);
2914     // shl setcc result by log2 n2c
2915     return DAG.getNode(ISD::SHL, N2.getValueType(), Temp,
2916                        DAG.getConstant(Log2_64(N2C->getValue()),
2917                                        TLI.getShiftAmountTy()));
2918   }
2919
2920   // Check to see if this is the equivalent of setcc
2921   // FIXME: Turn all of these into setcc if setcc if setcc is legal
2922   // otherwise, go ahead with the folds.
2923   if (0 && N3C && N3C->isNullValue() && N2C && (N2C->getValue() == 1ULL)) {
2924     MVT::ValueType XType = N0.getValueType();
2925     if (TLI.isOperationLegal(ISD::SETCC, TLI.getSetCCResultTy())) {
2926       SDOperand Res = DAG.getSetCC(TLI.getSetCCResultTy(), N0, N1, CC);
2927       if (Res.getValueType() != VT)
2928         Res = DAG.getNode(ISD::ZERO_EXTEND, VT, Res);
2929       return Res;
2930     }
2931
2932     // seteq X, 0 -> srl (ctlz X, log2(size(X)))
2933     if (N1C && N1C->isNullValue() && CC == ISD::SETEQ &&
2934         TLI.isOperationLegal(ISD::CTLZ, XType)) {
2935       SDOperand Ctlz = DAG.getNode(ISD::CTLZ, XType, N0);
2936       return DAG.getNode(ISD::SRL, XType, Ctlz,
2937                          DAG.getConstant(Log2_32(MVT::getSizeInBits(XType)),
2938                                          TLI.getShiftAmountTy()));
2939     }
2940     // setgt X, 0 -> srl (and (-X, ~X), size(X)-1)
2941     if (N1C && N1C->isNullValue() && CC == ISD::SETGT) {
2942       SDOperand NegN0 = DAG.getNode(ISD::SUB, XType, DAG.getConstant(0, XType),
2943                                     N0);
2944       SDOperand NotN0 = DAG.getNode(ISD::XOR, XType, N0,
2945                                     DAG.getConstant(~0ULL, XType));
2946       return DAG.getNode(ISD::SRL, XType,
2947                          DAG.getNode(ISD::AND, XType, NegN0, NotN0),
2948                          DAG.getConstant(MVT::getSizeInBits(XType)-1,
2949                                          TLI.getShiftAmountTy()));
2950     }
2951     // setgt X, -1 -> xor (srl (X, size(X)-1), 1)
2952     if (N1C && N1C->isAllOnesValue() && CC == ISD::SETGT) {
2953       SDOperand Sign = DAG.getNode(ISD::SRL, XType, N0,
2954                                    DAG.getConstant(MVT::getSizeInBits(XType)-1,
2955                                                    TLI.getShiftAmountTy()));
2956       return DAG.getNode(ISD::XOR, XType, Sign, DAG.getConstant(1, XType));
2957     }
2958   }
2959
2960   // Check to see if this is an integer abs. select_cc setl[te] X, 0, -X, X ->
2961   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
2962   if (N1C && N1C->isNullValue() && (CC == ISD::SETLT || CC == ISD::SETLE) &&
2963       N0 == N3 && N2.getOpcode() == ISD::SUB && N0 == N2.getOperand(1)) {
2964     if (ConstantSDNode *SubC = dyn_cast<ConstantSDNode>(N2.getOperand(0))) {
2965       MVT::ValueType XType = N0.getValueType();
2966       if (SubC->isNullValue() && MVT::isInteger(XType)) {
2967         SDOperand Shift = DAG.getNode(ISD::SRA, XType, N0,
2968                                     DAG.getConstant(MVT::getSizeInBits(XType)-1,
2969                                                     TLI.getShiftAmountTy()));
2970         SDOperand Add = DAG.getNode(ISD::ADD, XType, N0, Shift);
2971         AddToWorkList(Shift.Val);
2972         AddToWorkList(Add.Val);
2973         return DAG.getNode(ISD::XOR, XType, Add, Shift);
2974       }
2975     }
2976   }
2977
2978   return SDOperand();
2979 }
2980
2981 SDOperand DAGCombiner::SimplifySetCC(MVT::ValueType VT, SDOperand N0,
2982                                      SDOperand N1, ISD::CondCode Cond,
2983                                      bool foldBooleans) {
2984   // These setcc operations always fold.
2985   switch (Cond) {
2986   default: break;
2987   case ISD::SETFALSE:
2988   case ISD::SETFALSE2: return DAG.getConstant(0, VT);
2989   case ISD::SETTRUE:
2990   case ISD::SETTRUE2:  return DAG.getConstant(1, VT);
2991   }
2992
2993   if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.Val)) {
2994     uint64_t C1 = N1C->getValue();
2995     if (ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.Val)) {
2996       uint64_t C0 = N0C->getValue();
2997
2998       // Sign extend the operands if required
2999       if (ISD::isSignedIntSetCC(Cond)) {
3000         C0 = N0C->getSignExtended();
3001         C1 = N1C->getSignExtended();
3002       }
3003
3004       switch (Cond) {
3005       default: assert(0 && "Unknown integer setcc!");
3006       case ISD::SETEQ:  return DAG.getConstant(C0 == C1, VT);
3007       case ISD::SETNE:  return DAG.getConstant(C0 != C1, VT);
3008       case ISD::SETULT: return DAG.getConstant(C0 <  C1, VT);
3009       case ISD::SETUGT: return DAG.getConstant(C0 >  C1, VT);
3010       case ISD::SETULE: return DAG.getConstant(C0 <= C1, VT);
3011       case ISD::SETUGE: return DAG.getConstant(C0 >= C1, VT);
3012       case ISD::SETLT:  return DAG.getConstant((int64_t)C0 <  (int64_t)C1, VT);
3013       case ISD::SETGT:  return DAG.getConstant((int64_t)C0 >  (int64_t)C1, VT);
3014       case ISD::SETLE:  return DAG.getConstant((int64_t)C0 <= (int64_t)C1, VT);
3015       case ISD::SETGE:  return DAG.getConstant((int64_t)C0 >= (int64_t)C1, VT);
3016       }
3017     } else {
3018       // If the LHS is a ZERO_EXTEND, perform the comparison on the input.
3019       if (N0.getOpcode() == ISD::ZERO_EXTEND) {
3020         unsigned InSize = MVT::getSizeInBits(N0.getOperand(0).getValueType());
3021
3022         // If the comparison constant has bits in the upper part, the
3023         // zero-extended value could never match.
3024         if (C1 & (~0ULL << InSize)) {
3025           unsigned VSize = MVT::getSizeInBits(N0.getValueType());
3026           switch (Cond) {
3027           case ISD::SETUGT:
3028           case ISD::SETUGE:
3029           case ISD::SETEQ: return DAG.getConstant(0, VT);
3030           case ISD::SETULT:
3031           case ISD::SETULE:
3032           case ISD::SETNE: return DAG.getConstant(1, VT);
3033           case ISD::SETGT:
3034           case ISD::SETGE:
3035             // True if the sign bit of C1 is set.
3036             return DAG.getConstant((C1 & (1ULL << VSize)) != 0, VT);
3037           case ISD::SETLT:
3038           case ISD::SETLE:
3039             // True if the sign bit of C1 isn't set.
3040             return DAG.getConstant((C1 & (1ULL << VSize)) == 0, VT);
3041           default:
3042             break;
3043           }
3044         }
3045
3046         // Otherwise, we can perform the comparison with the low bits.
3047         switch (Cond) {
3048         case ISD::SETEQ:
3049         case ISD::SETNE:
3050         case ISD::SETUGT:
3051         case ISD::SETUGE:
3052         case ISD::SETULT:
3053         case ISD::SETULE:
3054           return DAG.getSetCC(VT, N0.getOperand(0),
3055                           DAG.getConstant(C1, N0.getOperand(0).getValueType()),
3056                           Cond);
3057         default:
3058           break;   // todo, be more careful with signed comparisons
3059         }
3060       } else if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
3061                  (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
3062         MVT::ValueType ExtSrcTy = cast<VTSDNode>(N0.getOperand(1))->getVT();
3063         unsigned ExtSrcTyBits = MVT::getSizeInBits(ExtSrcTy);
3064         MVT::ValueType ExtDstTy = N0.getValueType();
3065         unsigned ExtDstTyBits = MVT::getSizeInBits(ExtDstTy);
3066
3067         // If the extended part has any inconsistent bits, it cannot ever
3068         // compare equal.  In other words, they have to be all ones or all
3069         // zeros.
3070         uint64_t ExtBits =
3071           (~0ULL >> (64-ExtSrcTyBits)) & (~0ULL << (ExtDstTyBits-1));
3072         if ((C1 & ExtBits) != 0 && (C1 & ExtBits) != ExtBits)
3073           return DAG.getConstant(Cond == ISD::SETNE, VT);
3074
3075         SDOperand ZextOp;
3076         MVT::ValueType Op0Ty = N0.getOperand(0).getValueType();
3077         if (Op0Ty == ExtSrcTy) {
3078           ZextOp = N0.getOperand(0);
3079         } else {
3080           int64_t Imm = ~0ULL >> (64-ExtSrcTyBits);
3081           ZextOp = DAG.getNode(ISD::AND, Op0Ty, N0.getOperand(0),
3082                                DAG.getConstant(Imm, Op0Ty));
3083         }
3084         AddToWorkList(ZextOp.Val);
3085         // Otherwise, make this a use of a zext.
3086         return DAG.getSetCC(VT, ZextOp,
3087                             DAG.getConstant(C1 & (~0ULL>>(64-ExtSrcTyBits)),
3088                                             ExtDstTy),
3089                             Cond);
3090       } else if ((N1C->getValue() == 0 || N1C->getValue() == 1) &&
3091                  (Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
3092                  (N0.getOpcode() == ISD::XOR ||
3093                   (N0.getOpcode() == ISD::AND &&
3094                    N0.getOperand(0).getOpcode() == ISD::XOR &&
3095                    N0.getOperand(1) == N0.getOperand(0).getOperand(1))) &&
3096                  isa<ConstantSDNode>(N0.getOperand(1)) &&
3097                  cast<ConstantSDNode>(N0.getOperand(1))->getValue() == 1) {
3098         // If this is (X^1) == 0/1, swap the RHS and eliminate the xor.  We can
3099         // only do this if the top bits are known zero.
3100         if (TLI.MaskedValueIsZero(N1,
3101                                   MVT::getIntVTBitMask(N0.getValueType())-1)) {
3102           // Okay, get the un-inverted input value.
3103           SDOperand Val;
3104           if (N0.getOpcode() == ISD::XOR)
3105             Val = N0.getOperand(0);
3106           else {
3107             assert(N0.getOpcode() == ISD::AND &&
3108                    N0.getOperand(0).getOpcode() == ISD::XOR);
3109             // ((X^1)&1)^1 -> X & 1
3110             Val = DAG.getNode(ISD::AND, N0.getValueType(),
3111                               N0.getOperand(0).getOperand(0), N0.getOperand(1));
3112           }
3113           return DAG.getSetCC(VT, Val, N1,
3114                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
3115         }
3116       }
3117
3118       uint64_t MinVal, MaxVal;
3119       unsigned OperandBitSize = MVT::getSizeInBits(N1C->getValueType(0));
3120       if (ISD::isSignedIntSetCC(Cond)) {
3121         MinVal = 1ULL << (OperandBitSize-1);
3122         if (OperandBitSize != 1)   // Avoid X >> 64, which is undefined.
3123           MaxVal = ~0ULL >> (65-OperandBitSize);
3124         else
3125           MaxVal = 0;
3126       } else {
3127         MinVal = 0;
3128         MaxVal = ~0ULL >> (64-OperandBitSize);
3129       }
3130
3131       // Canonicalize GE/LE comparisons to use GT/LT comparisons.
3132       if (Cond == ISD::SETGE || Cond == ISD::SETUGE) {
3133         if (C1 == MinVal) return DAG.getConstant(1, VT);   // X >= MIN --> true
3134         --C1;                                          // X >= C0 --> X > (C0-1)
3135         return DAG.getSetCC(VT, N0, DAG.getConstant(C1, N1.getValueType()),
3136                         (Cond == ISD::SETGE) ? ISD::SETGT : ISD::SETUGT);
3137       }
3138
3139       if (Cond == ISD::SETLE || Cond == ISD::SETULE) {
3140         if (C1 == MaxVal) return DAG.getConstant(1, VT);   // X <= MAX --> true
3141         ++C1;                                          // X <= C0 --> X < (C0+1)
3142         return DAG.getSetCC(VT, N0, DAG.getConstant(C1, N1.getValueType()),
3143                         (Cond == ISD::SETLE) ? ISD::SETLT : ISD::SETULT);
3144       }
3145
3146       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal)
3147         return DAG.getConstant(0, VT);      // X < MIN --> false
3148
3149       // Canonicalize setgt X, Min --> setne X, Min
3150       if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MinVal)
3151         return DAG.getSetCC(VT, N0, N1, ISD::SETNE);
3152       // Canonicalize setlt X, Max --> setne X, Max
3153       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MaxVal)
3154         return DAG.getSetCC(VT, N0, N1, ISD::SETNE);
3155
3156       // If we have setult X, 1, turn it into seteq X, 0
3157       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal+1)
3158         return DAG.getSetCC(VT, N0, DAG.getConstant(MinVal, N0.getValueType()),
3159                         ISD::SETEQ);
3160       // If we have setugt X, Max-1, turn it into seteq X, Max
3161       else if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal-1)
3162         return DAG.getSetCC(VT, N0, DAG.getConstant(MaxVal, N0.getValueType()),
3163                         ISD::SETEQ);
3164
3165       // If we have "setcc X, C0", check to see if we can shrink the immediate
3166       // by changing cc.
3167
3168       // SETUGT X, SINTMAX  -> SETLT X, 0
3169       if (Cond == ISD::SETUGT && OperandBitSize != 1 &&
3170           C1 == (~0ULL >> (65-OperandBitSize)))
3171         return DAG.getSetCC(VT, N0, DAG.getConstant(0, N1.getValueType()),
3172                             ISD::SETLT);
3173
3174       // FIXME: Implement the rest of these.
3175
3176       // Fold bit comparisons when we can.
3177       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
3178           VT == N0.getValueType() && N0.getOpcode() == ISD::AND)
3179         if (ConstantSDNode *AndRHS =
3180                     dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
3181           if (Cond == ISD::SETNE && C1 == 0) {// (X & 8) != 0  -->  (X & 8) >> 3
3182             // Perform the xform if the AND RHS is a single bit.
3183             if ((AndRHS->getValue() & (AndRHS->getValue()-1)) == 0) {
3184               return DAG.getNode(ISD::SRL, VT, N0,
3185                              DAG.getConstant(Log2_64(AndRHS->getValue()),
3186                                                    TLI.getShiftAmountTy()));
3187             }
3188           } else if (Cond == ISD::SETEQ && C1 == AndRHS->getValue()) {
3189             // (X & 8) == 8  -->  (X & 8) >> 3
3190             // Perform the xform if C1 is a single bit.
3191             if ((C1 & (C1-1)) == 0) {
3192               return DAG.getNode(ISD::SRL, VT, N0,
3193                              DAG.getConstant(Log2_64(C1),TLI.getShiftAmountTy()));
3194             }
3195           }
3196         }
3197     }
3198   } else if (isa<ConstantSDNode>(N0.Val)) {
3199       // Ensure that the constant occurs on the RHS.
3200     return DAG.getSetCC(VT, N1, N0, ISD::getSetCCSwappedOperands(Cond));
3201   }
3202
3203   if (ConstantFPSDNode *N0C = dyn_cast<ConstantFPSDNode>(N0.Val))
3204     if (ConstantFPSDNode *N1C = dyn_cast<ConstantFPSDNode>(N1.Val)) {
3205       double C0 = N0C->getValue(), C1 = N1C->getValue();
3206
3207       switch (Cond) {
3208       default: break; // FIXME: Implement the rest of these!
3209       case ISD::SETEQ:  return DAG.getConstant(C0 == C1, VT);
3210       case ISD::SETNE:  return DAG.getConstant(C0 != C1, VT);
3211       case ISD::SETLT:  return DAG.getConstant(C0 < C1, VT);
3212       case ISD::SETGT:  return DAG.getConstant(C0 > C1, VT);
3213       case ISD::SETLE:  return DAG.getConstant(C0 <= C1, VT);
3214       case ISD::SETGE:  return DAG.getConstant(C0 >= C1, VT);
3215       }
3216     } else {
3217       // Ensure that the constant occurs on the RHS.
3218       return DAG.getSetCC(VT, N1, N0, ISD::getSetCCSwappedOperands(Cond));
3219     }
3220
3221   if (N0 == N1) {
3222     // We can always fold X == Y for integer setcc's.
3223     if (MVT::isInteger(N0.getValueType()))
3224       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
3225     unsigned UOF = ISD::getUnorderedFlavor(Cond);
3226     if (UOF == 2)   // FP operators that are undefined on NaNs.
3227       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
3228     if (UOF == unsigned(ISD::isTrueWhenEqual(Cond)))
3229       return DAG.getConstant(UOF, VT);
3230     // Otherwise, we can't fold it.  However, we can simplify it to SETUO/SETO
3231     // if it is not already.
3232     ISD::CondCode NewCond = UOF == 0 ? ISD::SETO : ISD::SETUO;
3233     if (NewCond != Cond)
3234       return DAG.getSetCC(VT, N0, N1, NewCond);
3235   }
3236
3237   if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
3238       MVT::isInteger(N0.getValueType())) {
3239     if (N0.getOpcode() == ISD::ADD || N0.getOpcode() == ISD::SUB ||
3240         N0.getOpcode() == ISD::XOR) {
3241       // Simplify (X+Y) == (X+Z) -->  Y == Z
3242       if (N0.getOpcode() == N1.getOpcode()) {
3243         if (N0.getOperand(0) == N1.getOperand(0))
3244           return DAG.getSetCC(VT, N0.getOperand(1), N1.getOperand(1), Cond);
3245         if (N0.getOperand(1) == N1.getOperand(1))
3246           return DAG.getSetCC(VT, N0.getOperand(0), N1.getOperand(0), Cond);
3247         if (isCommutativeBinOp(N0.getOpcode())) {
3248           // If X op Y == Y op X, try other combinations.
3249           if (N0.getOperand(0) == N1.getOperand(1))
3250             return DAG.getSetCC(VT, N0.getOperand(1), N1.getOperand(0), Cond);
3251           if (N0.getOperand(1) == N1.getOperand(0))
3252             return DAG.getSetCC(VT, N0.getOperand(0), N1.getOperand(1), Cond);
3253         }
3254       }
3255
3256       if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(N1)) {
3257         if (ConstantSDNode *LHSR = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
3258           // Turn (X+C1) == C2 --> X == C2-C1
3259           if (N0.getOpcode() == ISD::ADD && N0.Val->hasOneUse()) {
3260             return DAG.getSetCC(VT, N0.getOperand(0),
3261                               DAG.getConstant(RHSC->getValue()-LHSR->getValue(),
3262                                 N0.getValueType()), Cond);
3263           }
3264
3265           // Turn (X^C1) == C2 into X == C1^C2 iff X&~C1 = 0.
3266           if (N0.getOpcode() == ISD::XOR)
3267             // If we know that all of the inverted bits are zero, don't bother
3268             // performing the inversion.
3269             if (TLI.MaskedValueIsZero(N0.getOperand(0), ~LHSR->getValue()))
3270               return DAG.getSetCC(VT, N0.getOperand(0),
3271                               DAG.getConstant(LHSR->getValue()^RHSC->getValue(),
3272                                               N0.getValueType()), Cond);
3273         }
3274
3275         // Turn (C1-X) == C2 --> X == C1-C2
3276         if (ConstantSDNode *SUBC = dyn_cast<ConstantSDNode>(N0.getOperand(0))) {
3277           if (N0.getOpcode() == ISD::SUB && N0.Val->hasOneUse()) {
3278             return DAG.getSetCC(VT, N0.getOperand(1),
3279                              DAG.getConstant(SUBC->getValue()-RHSC->getValue(),
3280                                              N0.getValueType()), Cond);
3281           }
3282         }
3283       }
3284
3285       // Simplify (X+Z) == X -->  Z == 0
3286       if (N0.getOperand(0) == N1)
3287         return DAG.getSetCC(VT, N0.getOperand(1),
3288                         DAG.getConstant(0, N0.getValueType()), Cond);
3289       if (N0.getOperand(1) == N1) {
3290         if (isCommutativeBinOp(N0.getOpcode()))
3291           return DAG.getSetCC(VT, N0.getOperand(0),
3292                           DAG.getConstant(0, N0.getValueType()), Cond);
3293         else {
3294           assert(N0.getOpcode() == ISD::SUB && "Unexpected operation!");
3295           // (Z-X) == X  --> Z == X<<1
3296           SDOperand SH = DAG.getNode(ISD::SHL, N1.getValueType(),
3297                                      N1,
3298                                      DAG.getConstant(1,TLI.getShiftAmountTy()));
3299           AddToWorkList(SH.Val);
3300           return DAG.getSetCC(VT, N0.getOperand(0), SH, Cond);
3301         }
3302       }
3303     }
3304
3305     if (N1.getOpcode() == ISD::ADD || N1.getOpcode() == ISD::SUB ||
3306         N1.getOpcode() == ISD::XOR) {
3307       // Simplify  X == (X+Z) -->  Z == 0
3308       if (N1.getOperand(0) == N0) {
3309         return DAG.getSetCC(VT, N1.getOperand(1),
3310                         DAG.getConstant(0, N1.getValueType()), Cond);
3311       } else if (N1.getOperand(1) == N0) {
3312         if (isCommutativeBinOp(N1.getOpcode())) {
3313           return DAG.getSetCC(VT, N1.getOperand(0),
3314                           DAG.getConstant(0, N1.getValueType()), Cond);
3315         } else {
3316           assert(N1.getOpcode() == ISD::SUB && "Unexpected operation!");
3317           // X == (Z-X)  --> X<<1 == Z
3318           SDOperand SH = DAG.getNode(ISD::SHL, N1.getValueType(), N0,
3319                                      DAG.getConstant(1,TLI.getShiftAmountTy()));
3320           AddToWorkList(SH.Val);
3321           return DAG.getSetCC(VT, SH, N1.getOperand(0), Cond);
3322         }
3323       }
3324     }
3325   }
3326
3327   // Fold away ALL boolean setcc's.
3328   SDOperand Temp;
3329   if (N0.getValueType() == MVT::i1 && foldBooleans) {
3330     switch (Cond) {
3331     default: assert(0 && "Unknown integer setcc!");
3332     case ISD::SETEQ:  // X == Y  -> (X^Y)^1
3333       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, N1);
3334       N0 = DAG.getNode(ISD::XOR, MVT::i1, Temp, DAG.getConstant(1, MVT::i1));
3335       AddToWorkList(Temp.Val);
3336       break;
3337     case ISD::SETNE:  // X != Y   -->  (X^Y)
3338       N0 = DAG.getNode(ISD::XOR, MVT::i1, N0, N1);
3339       break;
3340     case ISD::SETGT:  // X >s Y   -->  X == 0 & Y == 1  -->  X^1 & Y
3341     case ISD::SETULT: // X <u Y   -->  X == 0 & Y == 1  -->  X^1 & Y
3342       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, DAG.getConstant(1, MVT::i1));
3343       N0 = DAG.getNode(ISD::AND, MVT::i1, N1, Temp);
3344       AddToWorkList(Temp.Val);
3345       break;
3346     case ISD::SETLT:  // X <s Y   --> X == 1 & Y == 0  -->  Y^1 & X
3347     case ISD::SETUGT: // X >u Y   --> X == 1 & Y == 0  -->  Y^1 & X
3348       Temp = DAG.getNode(ISD::XOR, MVT::i1, N1, DAG.getConstant(1, MVT::i1));
3349       N0 = DAG.getNode(ISD::AND, MVT::i1, N0, Temp);
3350       AddToWorkList(Temp.Val);
3351       break;
3352     case ISD::SETULE: // X <=u Y  --> X == 0 | Y == 1  -->  X^1 | Y
3353     case ISD::SETGE:  // X >=s Y  --> X == 0 | Y == 1  -->  X^1 | Y
3354       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, DAG.getConstant(1, MVT::i1));
3355       N0 = DAG.getNode(ISD::OR, MVT::i1, N1, Temp);
3356       AddToWorkList(Temp.Val);
3357       break;
3358     case ISD::SETUGE: // X >=u Y  --> X == 1 | Y == 0  -->  Y^1 | X
3359     case ISD::SETLE:  // X <=s Y  --> X == 1 | Y == 0  -->  Y^1 | X
3360       Temp = DAG.getNode(ISD::XOR, MVT::i1, N1, DAG.getConstant(1, MVT::i1));
3361       N0 = DAG.getNode(ISD::OR, MVT::i1, N0, Temp);
3362       break;
3363     }
3364     if (VT != MVT::i1) {
3365       AddToWorkList(N0.Val);
3366       // FIXME: If running after legalize, we probably can't do this.
3367       N0 = DAG.getNode(ISD::ZERO_EXTEND, VT, N0);
3368     }
3369     return N0;
3370   }
3371
3372   // Could not fold it.
3373   return SDOperand();
3374 }
3375
3376 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
3377 /// return a DAG expression to select that will generate the same value by
3378 /// multiplying by a magic number.  See:
3379 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
3380 SDOperand DAGCombiner::BuildSDIV(SDNode *N) {
3381   MVT::ValueType VT = N->getValueType(0);
3382
3383   // Check to see if we can do this.
3384   if (!TLI.isTypeLegal(VT) || (VT != MVT::i32 && VT != MVT::i64))
3385     return SDOperand();       // BuildSDIV only operates on i32 or i64
3386   if (!TLI.isOperationLegal(ISD::MULHS, VT))
3387     return SDOperand();       // Make sure the target supports MULHS.
3388
3389   int64_t d = cast<ConstantSDNode>(N->getOperand(1))->getSignExtended();
3390   ms magics = (VT == MVT::i32) ? magic32(d) : magic64(d);
3391
3392   // Multiply the numerator (operand 0) by the magic value
3393   SDOperand Q = DAG.getNode(ISD::MULHS, VT, N->getOperand(0),
3394                             DAG.getConstant(magics.m, VT));
3395   // If d > 0 and m < 0, add the numerator
3396   if (d > 0 && magics.m < 0) {
3397     Q = DAG.getNode(ISD::ADD, VT, Q, N->getOperand(0));
3398     AddToWorkList(Q.Val);
3399   }
3400   // If d < 0 and m > 0, subtract the numerator.
3401   if (d < 0 && magics.m > 0) {
3402     Q = DAG.getNode(ISD::SUB, VT, Q, N->getOperand(0));
3403     AddToWorkList(Q.Val);
3404   }
3405   // Shift right algebraic if shift value is nonzero
3406   if (magics.s > 0) {
3407     Q = DAG.getNode(ISD::SRA, VT, Q,
3408                     DAG.getConstant(magics.s, TLI.getShiftAmountTy()));
3409     AddToWorkList(Q.Val);
3410   }
3411   // Extract the sign bit and add it to the quotient
3412   SDOperand T =
3413     DAG.getNode(ISD::SRL, VT, Q, DAG.getConstant(MVT::getSizeInBits(VT)-1,
3414                                                  TLI.getShiftAmountTy()));
3415   AddToWorkList(T.Val);
3416   return DAG.getNode(ISD::ADD, VT, Q, T);
3417 }
3418
3419 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
3420 /// return a DAG expression to select that will generate the same value by
3421 /// multiplying by a magic number.  See:
3422 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
3423 SDOperand DAGCombiner::BuildUDIV(SDNode *N) {
3424   MVT::ValueType VT = N->getValueType(0);
3425
3426   // Check to see if we can do this.
3427   if (!TLI.isTypeLegal(VT) || (VT != MVT::i32 && VT != MVT::i64))
3428     return SDOperand();       // BuildUDIV only operates on i32 or i64
3429   if (!TLI.isOperationLegal(ISD::MULHU, VT))
3430     return SDOperand();       // Make sure the target supports MULHU.
3431
3432   uint64_t d = cast<ConstantSDNode>(N->getOperand(1))->getValue();
3433   mu magics = (VT == MVT::i32) ? magicu32(d) : magicu64(d);
3434
3435   // Multiply the numerator (operand 0) by the magic value
3436   SDOperand Q = DAG.getNode(ISD::MULHU, VT, N->getOperand(0),
3437                             DAG.getConstant(magics.m, VT));
3438   AddToWorkList(Q.Val);
3439
3440   if (magics.a == 0) {
3441     return DAG.getNode(ISD::SRL, VT, Q,
3442                        DAG.getConstant(magics.s, TLI.getShiftAmountTy()));
3443   } else {
3444     SDOperand NPQ = DAG.getNode(ISD::SUB, VT, N->getOperand(0), Q);
3445     AddToWorkList(NPQ.Val);
3446     NPQ = DAG.getNode(ISD::SRL, VT, NPQ,
3447                       DAG.getConstant(1, TLI.getShiftAmountTy()));
3448     AddToWorkList(NPQ.Val);
3449     NPQ = DAG.getNode(ISD::ADD, VT, NPQ, Q);
3450     AddToWorkList(NPQ.Val);
3451     return DAG.getNode(ISD::SRL, VT, NPQ,
3452                        DAG.getConstant(magics.s-1, TLI.getShiftAmountTy()));
3453   }
3454 }
3455
3456 // SelectionDAG::Combine - This is the entry point for the file.
3457 //
3458 void SelectionDAG::Combine(bool RunningAfterLegalize) {
3459   /// run - This is the main entry point to this class.
3460   ///
3461   DAGCombiner(*this).Run(RunningAfterLegalize);
3462 }