lib/CodeGen/SelectionDAG/FastISel.cpp

   1 ///===-- FastISel.cpp - Implementation of the FastISel class --------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the implementation of the FastISel class.
  11 //
  12 // "Fast" instruction selection is designed to emit very poor code quickly.
  13 // Also, it is not designed to be able to do much lowering, so most illegal
  14 // types (e.g. i64 on 32-bit targets) and operations are not supported.  It is
  15 // also not intended to be able to do much optimization, except in a few cases
  16 // where doing optimizations reduces overall compile time.  For example, folding
  17 // constants into immediate fields is often done, because it's cheap and it
  18 // reduces the number of instructions later phases have to examine.
  19 //
  20 // "Fast" instruction selection is able to fail gracefully and transfer
  21 // control to the SelectionDAG selector for operations that it doesn't
  22 // support.  In many cases, this allows us to avoid duplicating a lot of
  23 // the complicated lowering logic that SelectionDAG currently has.
  24 //
  25 // The intended use for "fast" instruction selection is "-O0" mode
  26 // compilation, where the quality of the generated code is irrelevant when
  27 // weighed against the speed at which the code can be generated.  Also,
  28 // at -O0, the LLVM optimizers are not running, and this makes the
  29 // compile time of codegen a much higher portion of the overall compile
  30 // time.  Despite its limitations, "fast" instruction selection is able to
  31 // handle enough code on its own to provide noticeable overall speedups
  32 // in -O0 compiles.
  33 //
  34 // Basic operations are supported in a target-independent way, by reading
  35 // the same instruction descriptions that the SelectionDAG selector reads,
  36 // and identifying simple arithmetic operations that can be directly selected
  37 // from simple operators.  More complicated operations currently require
  38 // target-specific code.
  39 //
  40 //===----------------------------------------------------------------------===//
  41
  42 #include "llvm/Function.h"
  43 #include "llvm/GlobalVariable.h"
  44 #include "llvm/Instructions.h"
  45 #include "llvm/IntrinsicInst.h"
  46 #include "llvm/CodeGen/FastISel.h"
  47 #include "llvm/CodeGen/MachineInstrBuilder.h"
  48 #include "llvm/CodeGen/MachineModuleInfo.h"
  49 #include "llvm/CodeGen/MachineRegisterInfo.h"
  50 #include "llvm/CodeGen/DwarfWriter.h"
  51 #include "llvm/Analysis/DebugInfo.h"
  52 #include "llvm/Target/TargetData.h"
  53 #include "llvm/Target/TargetInstrInfo.h"
  54 #include "llvm/Target/TargetLowering.h"
  55 #include "llvm/Target/TargetMachine.h"
  56 #include "SelectionDAGBuild.h"
  57 using namespace llvm;
  58
  59 unsigned FastISel::getRegForValue(Value *V) {
  60   MVT::SimpleValueType VT = TLI.getValueType(V->getType()).getSimpleVT();
  61
  62   // Ignore illegal types. We must do this before looking up the value
  63   // in ValueMap because Arguments are given virtual registers regardless
  64   // of whether FastISel can handle them.
  65   if (!TLI.isTypeLegal(VT)) {
  66     // Promote MVT::i1 to a legal type though, because it's common and easy.
  67     if (VT == MVT::i1)
  68       VT = TLI.getTypeToTransformTo(VT).getSimpleVT();
  69     else
  70       return 0;
  71   }
  72
  73   // Look up the value to see if we already have a register for it. We
  74   // cache values defined by Instructions across blocks, and other values
  75   // only locally. This is because Instructions already have the SSA
  76   // def-dominatess-use requirement enforced.
  77   if (ValueMap.count(V))
  78     return ValueMap[V];
  79   unsigned Reg = LocalValueMap[V];
  80   if (Reg != 0)
  81     return Reg;
  82
  83   if (ConstantInt *CI = dyn_cast<ConstantInt>(V)) {
  84     if (CI->getValue().getActiveBits() <= 64)
  85       Reg = FastEmit_i(VT, VT, ISD::Constant, CI->getZExtValue());
  86   } else if (isa<AllocaInst>(V)) {
  87     Reg = TargetMaterializeAlloca(cast<AllocaInst>(V));
  88   } else if (isa<ConstantPointerNull>(V)) {
  89     // Translate this as an integer zero so that it can be
  90     // local-CSE'd with actual integer zeros.
  91     Reg = getRegForValue(Constant::getNullValue(TD.getIntPtrType()));
  92   } else if (ConstantFP *CF = dyn_cast<ConstantFP>(V)) {
  93     Reg = FastEmit_f(VT, VT, ISD::ConstantFP, CF);
  94
  95     if (!Reg) {
  96       const APFloat &Flt = CF->getValueAPF();
  97       MVT IntVT = TLI.getPointerTy();
  98
  99       uint64_t x[2];
 100       uint32_t IntBitWidth = IntVT.getSizeInBits();
 101       bool isExact;
 102       (void) Flt.convertToInteger(x, IntBitWidth, /*isSigned=*/true,
 103                                 APFloat::rmTowardZero, &isExact);
 104       if (isExact) {
 105         APInt IntVal(IntBitWidth, 2, x);
 106
 107         unsigned IntegerReg = getRegForValue(ConstantInt::get(IntVal));
 108         if (IntegerReg != 0)
 109           Reg = FastEmit_r(IntVT.getSimpleVT(), VT, ISD::SINT_TO_FP, IntegerReg);
 110       }
 111     }
 112   } else if (ConstantExpr *CE = dyn_cast<ConstantExpr>(V)) {
 113     if (!SelectOperator(CE, CE->getOpcode())) return 0;
 114     Reg = LocalValueMap[CE];
 115   } else if (isa<UndefValue>(V)) {
 116     Reg = createResultReg(TLI.getRegClassFor(VT));
 117     BuildMI(MBB, DL, TII.get(TargetInstrInfo::IMPLICIT_DEF), Reg);
 118   }
 119
 120   // If target-independent code couldn't handle the value, give target-specific
 121   // code a try.
 122   if (!Reg && isa<Constant>(V))
 123     Reg = TargetMaterializeConstant(cast<Constant>(V));
 124
 125   // Don't cache constant materializations in the general ValueMap.
 126   // To do so would require tracking what uses they dominate.
 127   if (Reg != 0)
 128     LocalValueMap[V] = Reg;
 129   return Reg;
 130 }
 131
 132 unsigned FastISel::lookUpRegForValue(Value *V) {
 133   // Look up the value to see if we already have a register for it. We
 134   // cache values defined by Instructions across blocks, and other values
 135   // only locally. This is because Instructions already have the SSA
 136   // def-dominatess-use requirement enforced.
 137   if (ValueMap.count(V))
 138     return ValueMap[V];
 139   return LocalValueMap[V];
 140 }
 141
 142 /// UpdateValueMap - Update the value map to include the new mapping for this
 143 /// instruction, or insert an extra copy to get the result in a previous
 144 /// determined register.
 145 /// NOTE: This is only necessary because we might select a block that uses
 146 /// a value before we select the block that defines the value.  It might be
 147 /// possible to fix this by selecting blocks in reverse postorder.
 148 void FastISel::UpdateValueMap(Value* I, unsigned Reg) {
 149   if (!isa<Instruction>(I)) {
 150     LocalValueMap[I] = Reg;
 151     return;
 152   }
 153   if (!ValueMap.count(I))
 154     ValueMap[I] = Reg;
 155   else
 156     TII.copyRegToReg(*MBB, MBB->end(), ValueMap[I],
 157                      Reg, MRI.getRegClass(Reg), MRI.getRegClass(Reg));
 158 }
 159
 160 unsigned FastISel::getRegForGEPIndex(Value *Idx) {
 161   unsigned IdxN = getRegForValue(Idx);
 162   if (IdxN == 0)
 163     // Unhandled operand. Halt "fast" selection and bail.
 164     return 0;
 165
 166   // If the index is smaller or larger than intptr_t, truncate or extend it.
 167   MVT PtrVT = TLI.getPointerTy();
 168   MVT IdxVT = MVT::getMVT(Idx->getType(), /*HandleUnknown=*/false);
 169   if (IdxVT.bitsLT(PtrVT))
 170     IdxN = FastEmit_r(IdxVT.getSimpleVT(), PtrVT.getSimpleVT(),
 171                       ISD::SIGN_EXTEND, IdxN);
 172   else if (IdxVT.bitsGT(PtrVT))
 173     IdxN = FastEmit_r(IdxVT.getSimpleVT(), PtrVT.getSimpleVT(),
 174                       ISD::TRUNCATE, IdxN);
 175   return IdxN;
 176 }
 177
 178 /// SelectBinaryOp - Select and emit code for a binary operator instruction,
 179 /// which has an opcode which directly corresponds to the given ISD opcode.
 180 ///
 181 bool FastISel::SelectBinaryOp(User *I, ISD::NodeType ISDOpcode) {
 182   MVT VT = MVT::getMVT(I->getType(), /*HandleUnknown=*/true);
 183   if (VT == MVT::Other || !VT.isSimple())
 184     // Unhandled type. Halt "fast" selection and bail.
 185     return false;
 186
 187   // We only handle legal types. For example, on x86-32 the instruction
 188   // selector contains all of the 64-bit instructions from x86-64,
 189   // under the assumption that i64 won't be used if the target doesn't
 190   // support it.
 191   if (!TLI.isTypeLegal(VT)) {
 192     // MVT::i1 is special. Allow AND, OR, or XOR because they
 193     // don't require additional zeroing, which makes them easy.
 194     if (VT == MVT::i1 &&
 195         (ISDOpcode == ISD::AND || ISDOpcode == ISD::OR ||
 196          ISDOpcode == ISD::XOR))
 197       VT = TLI.getTypeToTransformTo(VT);
 198     else
 199       return false;
 200   }
 201
 202   unsigned Op0 = getRegForValue(I->getOperand(0));
 203   if (Op0 == 0)
 204     // Unhandled operand. Halt "fast" selection and bail.
 205     return false;
 206
 207   // Check if the second operand is a constant and handle it appropriately.
 208   if (ConstantInt *CI = dyn_cast<ConstantInt>(I->getOperand(1))) {
 209     unsigned ResultReg = FastEmit_ri(VT.getSimpleVT(), VT.getSimpleVT(),
 210                                      ISDOpcode, Op0, CI->getZExtValue());
 211     if (ResultReg != 0) {
 212       // We successfully emitted code for the given LLVM Instruction.
 213       UpdateValueMap(I, ResultReg);
 214       return true;
 215     }
 216   }
 217
 218   // Check if the second operand is a constant float.
 219   if (ConstantFP *CF = dyn_cast<ConstantFP>(I->getOperand(1))) {
 220     unsigned ResultReg = FastEmit_rf(VT.getSimpleVT(), VT.getSimpleVT(),
 221                                      ISDOpcode, Op0, CF);
 222     if (ResultReg != 0) {
 223       // We successfully emitted code for the given LLVM Instruction.
 224       UpdateValueMap(I, ResultReg);
 225       return true;
 226     }
 227   }
 228
 229   unsigned Op1 = getRegForValue(I->getOperand(1));
 230   if (Op1 == 0)
 231     // Unhandled operand. Halt "fast" selection and bail.
 232     return false;
 233
 234   // Now we have both operands in registers. Emit the instruction.
 235   unsigned ResultReg = FastEmit_rr(VT.getSimpleVT(), VT.getSimpleVT(),
 236                                    ISDOpcode, Op0, Op1);
 237   if (ResultReg == 0)
 238     // Target-specific code wasn't able to find a machine opcode for
 239     // the given ISD opcode and type. Halt "fast" selection and bail.
 240     return false;
 241
 242   // We successfully emitted code for the given LLVM Instruction.
 243   UpdateValueMap(I, ResultReg);
 244   return true;
 245 }
 246
 247 bool FastISel::SelectGetElementPtr(User *I) {
 248   unsigned N = getRegForValue(I->getOperand(0));
 249   if (N == 0)
 250     // Unhandled operand. Halt "fast" selection and bail.
 251     return false;
 252
 253   const Type *Ty = I->getOperand(0)->getType();
 254   MVT::SimpleValueType VT = TLI.getPointerTy().getSimpleVT();
 255   for (GetElementPtrInst::op_iterator OI = I->op_begin()+1, E = I->op_end();
 256        OI != E; ++OI) {
 257     Value *Idx = *OI;
 258     if (const StructType *StTy = dyn_cast<StructType>(Ty)) {
 259       unsigned Field = cast<ConstantInt>(Idx)->getZExtValue();
 260       if (Field) {
 261         // N = N + Offset
 262         uint64_t Offs = TD.getStructLayout(StTy)->getElementOffset(Field);
 263         // FIXME: This can be optimized by combining the add with a
 264         // subsequent one.
 265         N = FastEmit_ri_(VT, ISD::ADD, N, Offs, VT);
 266         if (N == 0)
 267           // Unhandled operand. Halt "fast" selection and bail.
 268           return false;
 269       }
 270       Ty = StTy->getElementType(Field);
 271     } else {
 272       Ty = cast<SequentialType>(Ty)->getElementType();
 273
 274       // If this is a constant subscript, handle it quickly.
 275       if (ConstantInt *CI = dyn_cast<ConstantInt>(Idx)) {
 276         if (CI->getZExtValue() == 0) continue;
 277         uint64_t Offs =
 278           TD.getTypePaddedSize(Ty)*cast<ConstantInt>(CI)->getSExtValue();
 279         N = FastEmit_ri_(VT, ISD::ADD, N, Offs, VT);
 280         if (N == 0)
 281           // Unhandled operand. Halt "fast" selection and bail.
 282           return false;
 283         continue;
 284       }
 285
 286       // N = N + Idx * ElementSize;
 287       uint64_t ElementSize = TD.getTypePaddedSize(Ty);
 288       unsigned IdxN = getRegForGEPIndex(Idx);
 289       if (IdxN == 0)
 290         // Unhandled operand. Halt "fast" selection and bail.
 291         return false;
 292
 293       if (ElementSize != 1) {
 294         IdxN = FastEmit_ri_(VT, ISD::MUL, IdxN, ElementSize, VT);
 295         if (IdxN == 0)
 296           // Unhandled operand. Halt "fast" selection and bail.
 297           return false;
 298       }
 299       N = FastEmit_rr(VT, VT, ISD::ADD, N, IdxN);
 300       if (N == 0)
 301         // Unhandled operand. Halt "fast" selection and bail.
 302         return false;
 303     }
 304   }
 305
 306   // We successfully emitted code for the given LLVM Instruction.
 307   UpdateValueMap(I, N);
 308   return true;
 309 }
 310
 311 bool FastISel::SelectCall(User *I) {
 312   Function *F = cast<CallInst>(I)->getCalledFunction();
 313   if (!F) return false;
 314
 315   unsigned IID = F->getIntrinsicID();
 316   switch (IID) {
 317   default: break;
 318   case Intrinsic::dbg_stoppoint: {
 319     DbgStopPointInst *SPI = cast<DbgStopPointInst>(I);
 320     if (DW && DW->ValidDebugInfo(SPI->getContext())) {
 321       DICompileUnit CU(cast<GlobalVariable>(SPI->getContext()));
 322       std::string Dir, FN;
 323       unsigned SrcFile = DW->getOrCreateSourceID(CU.getDirectory(Dir),
 324                                                  CU.getFilename(FN));
 325       unsigned Line = SPI->getLine();
 326       unsigned Col = SPI->getColumn();
 327       unsigned ID = DW->RecordSourceLine(Line, Col, SrcFile);
 328       unsigned Idx = MF.getOrCreateDebugLocID(SrcFile, Line, Col);
 329       setCurDebugLoc(DebugLoc::get(Idx));
 330       const TargetInstrDesc &II = TII.get(TargetInstrInfo::DBG_LABEL);
 331       BuildMI(MBB, DL, II).addImm(ID);
 332     }
 333     return true;
 334   }
 335   case Intrinsic::dbg_region_start: {
 336     DbgRegionStartInst *RSI = cast<DbgRegionStartInst>(I);
 337     if (DW && DW->ValidDebugInfo(RSI->getContext())) {
 338       unsigned ID =
 339         DW->RecordRegionStart(cast<GlobalVariable>(RSI->getContext()));
 340       const TargetInstrDesc &II = TII.get(TargetInstrInfo::DBG_LABEL);
 341       BuildMI(MBB, DL, II).addImm(ID);
 342     }
 343     return true;
 344   }
 345   case Intrinsic::dbg_region_end: {
 346     DbgRegionEndInst *REI = cast<DbgRegionEndInst>(I);
 347     if (DW && DW->ValidDebugInfo(REI->getContext())) {
 348       unsigned ID =
 349         DW->RecordRegionEnd(cast<GlobalVariable>(REI->getContext()));
 350       const TargetInstrDesc &II = TII.get(TargetInstrInfo::DBG_LABEL);
 351       BuildMI(MBB, DL, II).addImm(ID);
 352     }
 353     return true;
 354   }
 355   case Intrinsic::dbg_func_start: {
 356     if (!DW) return true;
 357     DbgFuncStartInst *FSI = cast<DbgFuncStartInst>(I);
 358     Value *SP = FSI->getSubprogram();
 359
 360     if (DW->ValidDebugInfo(SP)) {
 361       // llvm.dbg.func.start implicitly defines a dbg_stoppoint which is what
 362       // (most?) gdb expects.
 363       DISubprogram Subprogram(cast<GlobalVariable>(SP));
 364       DICompileUnit CompileUnit = Subprogram.getCompileUnit();
 365       std::string Dir, FN;
 366       unsigned SrcFile = DW->getOrCreateSourceID(CompileUnit.getDirectory(Dir),
 367                                                  CompileUnit.getFilename(FN));
 368
 369       // Record the source line but does not create a label for the normal
 370       // function start. It will be emitted at asm emission time. However,
 371       // create a label if this is a beginning of inlined function.
 372       unsigned Line = Subprogram.getLineNumber();
 373       unsigned LabelID = DW->RecordSourceLine(Line, 0, SrcFile);
 374       setCurDebugLoc(DebugLoc::get(MF.getOrCreateDebugLocID(SrcFile, Line, 0)));
 375
 376       if (DW->getRecordSourceLineCount() != 1) {
 377         const TargetInstrDesc &II = TII.get(TargetInstrInfo::DBG_LABEL);
 378         BuildMI(MBB, DL, II).addImm(LabelID);
 379       }
 380     }
 381
 382     return true;
 383   }
 384   case Intrinsic::dbg_declare: {
 385     DbgDeclareInst *DI = cast<DbgDeclareInst>(I);
 386     Value *Variable = DI->getVariable();
 387     if (DW && DW->ValidDebugInfo(Variable)) {
 388       // Determine the address of the declared object.
 389       Value *Address = DI->getAddress();
 390       if (BitCastInst *BCI = dyn_cast<BitCastInst>(Address))
 391         Address = BCI->getOperand(0);
 392       AllocaInst *AI = dyn_cast<AllocaInst>(Address);
 393       // Don't handle byval struct arguments or VLAs, for example.
 394       if (!AI) break;
 395       DenseMap<const AllocaInst*, int>::iterator SI =
 396         StaticAllocaMap.find(AI);
 397       if (SI == StaticAllocaMap.end()) break; // VLAs.
 398       int FI = SI->second;
 399
 400       // Determine the debug globalvariable.
 401       GlobalValue *GV = cast<GlobalVariable>(Variable);
 402
 403       // Build the DECLARE instruction.
 404       const TargetInstrDesc &II = TII.get(TargetInstrInfo::DECLARE);
 405       BuildMI(MBB, DL, II).addFrameIndex(FI).addGlobalAddress(GV);
 406     }
 407     return true;
 408   }
 409   case Intrinsic::eh_exception: {
 410     MVT VT = TLI.getValueType(I->getType());
 411     switch (TLI.getOperationAction(ISD::EXCEPTIONADDR, VT)) {
 412     default: break;
 413     case TargetLowering::Expand: {
 414       if (!MBB->isLandingPad()) {
 415         // FIXME: Mark exception register as live in.  Hack for PR1508.
 416         unsigned Reg = TLI.getExceptionAddressRegister();
 417         if (Reg) MBB->addLiveIn(Reg);
 418       }
 419       unsigned Reg = TLI.getExceptionAddressRegister();
 420       const TargetRegisterClass *RC = TLI.getRegClassFor(VT);
 421       unsigned ResultReg = createResultReg(RC);
 422       bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 423                                            Reg, RC, RC);
 424       assert(InsertedCopy && "Can't copy address registers!");
 425       InsertedCopy = InsertedCopy;
 426       UpdateValueMap(I, ResultReg);
 427       return true;
 428     }
 429     }
 430     break;
 431   }
 432   case Intrinsic::eh_selector_i32:
 433   case Intrinsic::eh_selector_i64: {
 434     MVT VT = TLI.getValueType(I->getType());
 435     switch (TLI.getOperationAction(ISD::EHSELECTION, VT)) {
 436     default: break;
 437     case TargetLowering::Expand: {
 438       MVT VT = (IID == Intrinsic::eh_selector_i32 ?
 439                            MVT::i32 : MVT::i64);
 440
 441       if (MMI) {
 442         if (MBB->isLandingPad())
 443           AddCatchInfo(*cast<CallInst>(I), MMI, MBB);
 444         else {
 445 #ifndef NDEBUG
 446           CatchInfoLost.insert(cast<CallInst>(I));
 447 #endif
 448           // FIXME: Mark exception selector register as live in.  Hack for PR1508.
 449           unsigned Reg = TLI.getExceptionSelectorRegister();
 450           if (Reg) MBB->addLiveIn(Reg);
 451         }
 452
 453         unsigned Reg = TLI.getExceptionSelectorRegister();
 454         const TargetRegisterClass *RC = TLI.getRegClassFor(VT);
 455         unsigned ResultReg = createResultReg(RC);
 456         bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 457                                              Reg, RC, RC);
 458         assert(InsertedCopy && "Can't copy address registers!");
 459         InsertedCopy = InsertedCopy;
 460         UpdateValueMap(I, ResultReg);
 461       } else {
 462         unsigned ResultReg =
 463           getRegForValue(Constant::getNullValue(I->getType()));
 464         UpdateValueMap(I, ResultReg);
 465       }
 466       return true;
 467     }
 468     }
 469     break;
 470   }
 471   }
 472   return false;
 473 }
 474
 475 bool FastISel::SelectCast(User *I, ISD::NodeType Opcode) {
 476   MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 477   MVT DstVT = TLI.getValueType(I->getType());
 478
 479   if (SrcVT == MVT::Other || !SrcVT.isSimple() ||
 480       DstVT == MVT::Other || !DstVT.isSimple() ||
 481       !TLI.isTypeLegal(DstVT))
 482     // Unhandled type. Halt "fast" selection and bail.
 483     return false;
 484
 485   // Check if the source operand is legal. Or as a special case,
 486   // it may be i1 if we're doing zero-extension because that's
 487   // trivially easy and somewhat common.
 488   if (!TLI.isTypeLegal(SrcVT)) {
 489     if (SrcVT == MVT::i1 && Opcode == ISD::ZERO_EXTEND)
 490       SrcVT = TLI.getTypeToTransformTo(SrcVT);
 491     else
 492       // Unhandled type. Halt "fast" selection and bail.
 493       return false;
 494   }
 495
 496   unsigned InputReg = getRegForValue(I->getOperand(0));
 497   if (!InputReg)
 498     // Unhandled operand.  Halt "fast" selection and bail.
 499     return false;
 500
 501   // If the operand is i1, arrange for the high bits in the register to be zero.
 502   if (I->getOperand(0)->getType() == Type::Int1Ty) {
 503    InputReg = FastEmitZExtFromI1(SrcVT.getSimpleVT(), InputReg);
 504    if (!InputReg)
 505      return false;
 506   }
 507
 508   unsigned ResultReg = FastEmit_r(SrcVT.getSimpleVT(),
 509                                   DstVT.getSimpleVT(),
 510                                   Opcode,
 511                                   InputReg);
 512   if (!ResultReg)
 513     return false;
 514
 515   UpdateValueMap(I, ResultReg);
 516   return true;
 517 }
 518
 519 bool FastISel::SelectBitCast(User *I) {
 520   // If the bitcast doesn't change the type, just use the operand value.
 521   if (I->getType() == I->getOperand(0)->getType()) {
 522     unsigned Reg = getRegForValue(I->getOperand(0));
 523     if (Reg == 0)
 524       return false;
 525     UpdateValueMap(I, Reg);
 526     return true;
 527   }
 528
 529   // Bitcasts of other values become reg-reg copies or BIT_CONVERT operators.
 530   MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 531   MVT DstVT = TLI.getValueType(I->getType());
 532
 533   if (SrcVT == MVT::Other || !SrcVT.isSimple() ||
 534       DstVT == MVT::Other || !DstVT.isSimple() ||
 535       !TLI.isTypeLegal(SrcVT) || !TLI.isTypeLegal(DstVT))
 536     // Unhandled type. Halt "fast" selection and bail.
 537     return false;
 538
 539   unsigned Op0 = getRegForValue(I->getOperand(0));
 540   if (Op0 == 0)
 541     // Unhandled operand. Halt "fast" selection and bail.
 542     return false;
 543
 544   // First, try to perform the bitcast by inserting a reg-reg copy.
 545   unsigned ResultReg = 0;
 546   if (SrcVT.getSimpleVT() == DstVT.getSimpleVT()) {
 547     TargetRegisterClass* SrcClass = TLI.getRegClassFor(SrcVT);
 548     TargetRegisterClass* DstClass = TLI.getRegClassFor(DstVT);
 549     ResultReg = createResultReg(DstClass);
 550
 551     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 552                                          Op0, DstClass, SrcClass);
 553     if (!InsertedCopy)
 554       ResultReg = 0;
 555   }
 556
 557   // If the reg-reg copy failed, select a BIT_CONVERT opcode.
 558   if (!ResultReg)
 559     ResultReg = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(),
 560                            ISD::BIT_CONVERT, Op0);
 561
 562   if (!ResultReg)
 563     return false;
 564
 565   UpdateValueMap(I, ResultReg);
 566   return true;
 567 }
 568
 569 bool
 570 FastISel::SelectInstruction(Instruction *I) {
 571   return SelectOperator(I, I->getOpcode());
 572 }
 573
 574 /// FastEmitBranch - Emit an unconditional branch to the given block,
 575 /// unless it is the immediate (fall-through) successor, and update
 576 /// the CFG.
 577 void
 578 FastISel::FastEmitBranch(MachineBasicBlock *MSucc) {
 579   MachineFunction::iterator NextMBB =
 580      next(MachineFunction::iterator(MBB));
 581
 582   if (MBB->isLayoutSuccessor(MSucc)) {
 583     // The unconditional fall-through case, which needs no instructions.
 584   } else {
 585     // The unconditional branch case.
 586     TII.InsertBranch(*MBB, MSucc, NULL, SmallVector<MachineOperand, 0>());
 587   }
 588   MBB->addSuccessor(MSucc);
 589 }
 590
 591 bool
 592 FastISel::SelectOperator(User *I, unsigned Opcode) {
 593   switch (Opcode) {
 594   case Instruction::Add: {
 595     ISD::NodeType Opc = I->getType()->isFPOrFPVector() ? ISD::FADD : ISD::ADD;
 596     return SelectBinaryOp(I, Opc);
 597   }
 598   case Instruction::Sub: {
 599     ISD::NodeType Opc = I->getType()->isFPOrFPVector() ? ISD::FSUB : ISD::SUB;
 600     return SelectBinaryOp(I, Opc);
 601   }
 602   case Instruction::Mul: {
 603     ISD::NodeType Opc = I->getType()->isFPOrFPVector() ? ISD::FMUL : ISD::MUL;
 604     return SelectBinaryOp(I, Opc);
 605   }
 606   case Instruction::SDiv:
 607     return SelectBinaryOp(I, ISD::SDIV);
 608   case Instruction::UDiv:
 609     return SelectBinaryOp(I, ISD::UDIV);
 610   case Instruction::FDiv:
 611     return SelectBinaryOp(I, ISD::FDIV);
 612   case Instruction::SRem:
 613     return SelectBinaryOp(I, ISD::SREM);
 614   case Instruction::URem:
 615     return SelectBinaryOp(I, ISD::UREM);
 616   case Instruction::FRem:
 617     return SelectBinaryOp(I, ISD::FREM);
 618   case Instruction::Shl:
 619     return SelectBinaryOp(I, ISD::SHL);
 620   case Instruction::LShr:
 621     return SelectBinaryOp(I, ISD::SRL);
 622   case Instruction::AShr:
 623     return SelectBinaryOp(I, ISD::SRA);
 624   case Instruction::And:
 625     return SelectBinaryOp(I, ISD::AND);
 626   case Instruction::Or:
 627     return SelectBinaryOp(I, ISD::OR);
 628   case Instruction::Xor:
 629     return SelectBinaryOp(I, ISD::XOR);
 630
 631   case Instruction::GetElementPtr:
 632     return SelectGetElementPtr(I);
 633
 634   case Instruction::Br: {
 635     BranchInst *BI = cast<BranchInst>(I);
 636
 637     if (BI->isUnconditional()) {
 638       BasicBlock *LLVMSucc = BI->getSuccessor(0);
 639       MachineBasicBlock *MSucc = MBBMap[LLVMSucc];
 640       FastEmitBranch(MSucc);
 641       return true;
 642     }
 643
 644     // Conditional branches are not handed yet.
 645     // Halt "fast" selection and bail.
 646     return false;
 647   }
 648
 649   case Instruction::Unreachable:
 650     // Nothing to emit.
 651     return true;
 652
 653   case Instruction::PHI:
 654     // PHI nodes are already emitted.
 655     return true;
 656
 657   case Instruction::Alloca:
 658     // FunctionLowering has the static-sized case covered.
 659     if (StaticAllocaMap.count(cast<AllocaInst>(I)))
 660       return true;
 661
 662     // Dynamic-sized alloca is not handled yet.
 663     return false;
 664
 665   case Instruction::Call:
 666     return SelectCall(I);
 667
 668   case Instruction::BitCast:
 669     return SelectBitCast(I);
 670
 671   case Instruction::FPToSI:
 672     return SelectCast(I, ISD::FP_TO_SINT);
 673   case Instruction::ZExt:
 674     return SelectCast(I, ISD::ZERO_EXTEND);
 675   case Instruction::SExt:
 676     return SelectCast(I, ISD::SIGN_EXTEND);
 677   case Instruction::Trunc:
 678     return SelectCast(I, ISD::TRUNCATE);
 679   case Instruction::SIToFP:
 680     return SelectCast(I, ISD::SINT_TO_FP);
 681
 682   case Instruction::IntToPtr: // Deliberate fall-through.
 683   case Instruction::PtrToInt: {
 684     MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 685     MVT DstVT = TLI.getValueType(I->getType());
 686     if (DstVT.bitsGT(SrcVT))
 687       return SelectCast(I, ISD::ZERO_EXTEND);
 688     if (DstVT.bitsLT(SrcVT))
 689       return SelectCast(I, ISD::TRUNCATE);
 690     unsigned Reg = getRegForValue(I->getOperand(0));
 691     if (Reg == 0) return false;
 692     UpdateValueMap(I, Reg);
 693     return true;
 694   }
 695
 696   default:
 697     // Unhandled instruction. Halt "fast" selection and bail.
 698     return false;
 699   }
 700 }
 701
 702 FastISel::FastISel(MachineFunction &mf,
 703                    MachineModuleInfo *mmi,
 704                    DwarfWriter *dw,
 705                    DenseMap<const Value *, unsigned> &vm,
 706                    DenseMap<const BasicBlock *, MachineBasicBlock *> &bm,
 707                    DenseMap<const AllocaInst *, int> &am
 708 #ifndef NDEBUG
 709                    , SmallSet<Instruction*, 8> &cil
 710 #endif
 711                    )
 712   : MBB(0),
 713     ValueMap(vm),
 714     MBBMap(bm),
 715     StaticAllocaMap(am),
 716 #ifndef NDEBUG
 717     CatchInfoLost(cil),
 718 #endif
 719     MF(mf),
 720     MMI(mmi),
 721     DW(dw),
 722     MRI(MF.getRegInfo()),
 723     MFI(*MF.getFrameInfo()),
 724     MCP(*MF.getConstantPool()),
 725     TM(MF.getTarget()),
 726     TD(*TM.getTargetData()),
 727     TII(*TM.getInstrInfo()),
 728     TLI(*TM.getTargetLowering()) {
 729 }
 730
 731 FastISel::~FastISel() {}
 732
 733 unsigned FastISel::FastEmit_(MVT::SimpleValueType, MVT::SimpleValueType,
 734                              ISD::NodeType) {
 735   return 0;
 736 }
 737
 738 unsigned FastISel::FastEmit_r(MVT::SimpleValueType, MVT::SimpleValueType,
 739                               ISD::NodeType, unsigned /*Op0*/) {
 740   return 0;
 741 }
 742
 743 unsigned FastISel::FastEmit_rr(MVT::SimpleValueType, MVT::SimpleValueType,
 744                                ISD::NodeType, unsigned /*Op0*/,
 745                                unsigned /*Op0*/) {
 746   return 0;
 747 }
 748
 749 unsigned FastISel::FastEmit_i(MVT::SimpleValueType, MVT::SimpleValueType,
 750                               ISD::NodeType, uint64_t /*Imm*/) {
 751   return 0;
 752 }
 753
 754 unsigned FastISel::FastEmit_f(MVT::SimpleValueType, MVT::SimpleValueType,
 755                               ISD::NodeType, ConstantFP * /*FPImm*/) {
 756   return 0;
 757 }
 758
 759 unsigned FastISel::FastEmit_ri(MVT::SimpleValueType, MVT::SimpleValueType,
 760                                ISD::NodeType, unsigned /*Op0*/,
 761                                uint64_t /*Imm*/) {
 762   return 0;
 763 }
 764
 765 unsigned FastISel::FastEmit_rf(MVT::SimpleValueType, MVT::SimpleValueType,
 766                                ISD::NodeType, unsigned /*Op0*/,
 767                                ConstantFP * /*FPImm*/) {
 768   return 0;
 769 }
 770
 771 unsigned FastISel::FastEmit_rri(MVT::SimpleValueType, MVT::SimpleValueType,
 772                                 ISD::NodeType,
 773                                 unsigned /*Op0*/, unsigned /*Op1*/,
 774                                 uint64_t /*Imm*/) {
 775   return 0;
 776 }
 777
 778 /// FastEmit_ri_ - This method is a wrapper of FastEmit_ri. It first tries
 779 /// to emit an instruction with an immediate operand using FastEmit_ri.
 780 /// If that fails, it materializes the immediate into a register and try
 781 /// FastEmit_rr instead.
 782 unsigned FastISel::FastEmit_ri_(MVT::SimpleValueType VT, ISD::NodeType Opcode,
 783                                 unsigned Op0, uint64_t Imm,
 784                                 MVT::SimpleValueType ImmType) {
 785   // First check if immediate type is legal. If not, we can't use the ri form.
 786   unsigned ResultReg = FastEmit_ri(VT, VT, Opcode, Op0, Imm);
 787   if (ResultReg != 0)
 788     return ResultReg;
 789   unsigned MaterialReg = FastEmit_i(ImmType, ImmType, ISD::Constant, Imm);
 790   if (MaterialReg == 0)
 791     return 0;
 792   return FastEmit_rr(VT, VT, Opcode, Op0, MaterialReg);
 793 }
 794
 795 /// FastEmit_rf_ - This method is a wrapper of FastEmit_ri. It first tries
 796 /// to emit an instruction with a floating-point immediate operand using
 797 /// FastEmit_rf. If that fails, it materializes the immediate into a register
 798 /// and try FastEmit_rr instead.
 799 unsigned FastISel::FastEmit_rf_(MVT::SimpleValueType VT, ISD::NodeType Opcode,
 800                                 unsigned Op0, ConstantFP *FPImm,
 801                                 MVT::SimpleValueType ImmType) {
 802   // First check if immediate type is legal. If not, we can't use the rf form.
 803   unsigned ResultReg = FastEmit_rf(VT, VT, Opcode, Op0, FPImm);
 804   if (ResultReg != 0)
 805     return ResultReg;
 806
 807   // Materialize the constant in a register.
 808   unsigned MaterialReg = FastEmit_f(ImmType, ImmType, ISD::ConstantFP, FPImm);
 809   if (MaterialReg == 0) {
 810     // If the target doesn't have a way to directly enter a floating-point
 811     // value into a register, use an alternate approach.
 812     // TODO: The current approach only supports floating-point constants
 813     // that can be constructed by conversion from integer values. This should
 814     // be replaced by code that creates a load from a constant-pool entry,
 815     // which will require some target-specific work.
 816     const APFloat &Flt = FPImm->getValueAPF();
 817     MVT IntVT = TLI.getPointerTy();
 818
 819     uint64_t x[2];
 820     uint32_t IntBitWidth = IntVT.getSizeInBits();
 821     bool isExact;
 822     (void) Flt.convertToInteger(x, IntBitWidth, /*isSigned=*/true,
 823                              APFloat::rmTowardZero, &isExact);
 824     if (!isExact)
 825       return 0;
 826     APInt IntVal(IntBitWidth, 2, x);
 827
 828     unsigned IntegerReg = FastEmit_i(IntVT.getSimpleVT(), IntVT.getSimpleVT(),
 829                                      ISD::Constant, IntVal.getZExtValue());
 830     if (IntegerReg == 0)
 831       return 0;
 832     MaterialReg = FastEmit_r(IntVT.getSimpleVT(), VT,
 833                              ISD::SINT_TO_FP, IntegerReg);
 834     if (MaterialReg == 0)
 835       return 0;
 836   }
 837   return FastEmit_rr(VT, VT, Opcode, Op0, MaterialReg);
 838 }
 839
 840 unsigned FastISel::createResultReg(const TargetRegisterClass* RC) {
 841   return MRI.createVirtualRegister(RC);
 842 }
 843
 844 unsigned FastISel::FastEmitInst_(unsigned MachineInstOpcode,
 845                                  const TargetRegisterClass* RC) {
 846   unsigned ResultReg = createResultReg(RC);
 847   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 848
 849   BuildMI(MBB, DL, II, ResultReg);
 850   return ResultReg;
 851 }
 852
 853 unsigned FastISel::FastEmitInst_r(unsigned MachineInstOpcode,
 854                                   const TargetRegisterClass *RC,
 855                                   unsigned Op0) {
 856   unsigned ResultReg = createResultReg(RC);
 857   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 858
 859   if (II.getNumDefs() >= 1)
 860     BuildMI(MBB, DL, II, ResultReg).addReg(Op0);
 861   else {
 862     BuildMI(MBB, DL, II).addReg(Op0);
 863     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 864                                          II.ImplicitDefs[0], RC, RC);
 865     if (!InsertedCopy)
 866       ResultReg = 0;
 867   }
 868
 869   return ResultReg;
 870 }
 871
 872 unsigned FastISel::FastEmitInst_rr(unsigned MachineInstOpcode,
 873                                    const TargetRegisterClass *RC,
 874                                    unsigned Op0, unsigned Op1) {
 875   unsigned ResultReg = createResultReg(RC);
 876   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 877
 878   if (II.getNumDefs() >= 1)
 879     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addReg(Op1);
 880   else {
 881     BuildMI(MBB, DL, II).addReg(Op0).addReg(Op1);
 882     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 883                                          II.ImplicitDefs[0], RC, RC);
 884     if (!InsertedCopy)
 885       ResultReg = 0;
 886   }
 887   return ResultReg;
 888 }
 889
 890 unsigned FastISel::FastEmitInst_ri(unsigned MachineInstOpcode,
 891                                    const TargetRegisterClass *RC,
 892                                    unsigned Op0, uint64_t Imm) {
 893   unsigned ResultReg = createResultReg(RC);
 894   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 895
 896   if (II.getNumDefs() >= 1)
 897     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addImm(Imm);
 898   else {
 899     BuildMI(MBB, DL, II).addReg(Op0).addImm(Imm);
 900     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 901                                          II.ImplicitDefs[0], RC, RC);
 902     if (!InsertedCopy)
 903       ResultReg = 0;
 904   }
 905   return ResultReg;
 906 }
 907
 908 unsigned FastISel::FastEmitInst_rf(unsigned MachineInstOpcode,
 909                                    const TargetRegisterClass *RC,
 910                                    unsigned Op0, ConstantFP *FPImm) {
 911   unsigned ResultReg = createResultReg(RC);
 912   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 913
 914   if (II.getNumDefs() >= 1)
 915     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addFPImm(FPImm);
 916   else {
 917     BuildMI(MBB, DL, II).addReg(Op0).addFPImm(FPImm);
 918     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 919                                          II.ImplicitDefs[0], RC, RC);
 920     if (!InsertedCopy)
 921       ResultReg = 0;
 922   }
 923   return ResultReg;
 924 }
 925
 926 unsigned FastISel::FastEmitInst_rri(unsigned MachineInstOpcode,
 927                                     const TargetRegisterClass *RC,
 928                                     unsigned Op0, unsigned Op1, uint64_t Imm) {
 929   unsigned ResultReg = createResultReg(RC);
 930   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 931
 932   if (II.getNumDefs() >= 1)
 933     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addReg(Op1).addImm(Imm);
 934   else {
 935     BuildMI(MBB, DL, II).addReg(Op0).addReg(Op1).addImm(Imm);
 936     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 937                                          II.ImplicitDefs[0], RC, RC);
 938     if (!InsertedCopy)
 939       ResultReg = 0;
 940   }
 941   return ResultReg;
 942 }
 943
 944 unsigned FastISel::FastEmitInst_i(unsigned MachineInstOpcode,
 945                                   const TargetRegisterClass *RC,
 946                                   uint64_t Imm) {
 947   unsigned ResultReg = createResultReg(RC);
 948   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 949
 950   if (II.getNumDefs() >= 1)
 951     BuildMI(MBB, DL, II, ResultReg).addImm(Imm);
 952   else {
 953     BuildMI(MBB, DL, II).addImm(Imm);
 954     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 955                                          II.ImplicitDefs[0], RC, RC);
 956     if (!InsertedCopy)
 957       ResultReg = 0;
 958   }
 959   return ResultReg;
 960 }
 961
 962 unsigned FastISel::FastEmitInst_extractsubreg(MVT::SimpleValueType RetVT,
 963                                               unsigned Op0, uint32_t Idx) {
 964   const TargetRegisterClass* RC = MRI.getRegClass(Op0);
 965
 966   unsigned ResultReg = createResultReg(TLI.getRegClassFor(RetVT));
 967   const TargetInstrDesc &II = TII.get(TargetInstrInfo::EXTRACT_SUBREG);
 968
 969   if (II.getNumDefs() >= 1)
 970     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addImm(Idx);
 971   else {
 972     BuildMI(MBB, DL, II).addReg(Op0).addImm(Idx);
 973     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 974                                          II.ImplicitDefs[0], RC, RC);
 975     if (!InsertedCopy)
 976       ResultReg = 0;
 977   }
 978   return ResultReg;
 979 }
 980
 981 /// FastEmitZExtFromI1 - Emit MachineInstrs to compute the value of Op
 982 /// with all but the least significant bit set to zero.
 983 unsigned FastISel::FastEmitZExtFromI1(MVT::SimpleValueType VT, unsigned Op) {
 984   return FastEmit_ri(VT, VT, ISD::AND, Op, 1);
 985 }