lib/CodeGen/SelectionDAG/FastISel.cpp

   1 //===-- FastISel.cpp - Implementation of the FastISel class ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the implementation of the FastISel class.
  11 //
  12 // "Fast" instruction selection is designed to emit very poor code quickly.
  13 // Also, it is not designed to be able to do much lowering, so most illegal
  14 // types (e.g. i64 on 32-bit targets) and operations are not supported.  It is
  15 // also not intended to be able to do much optimization, except in a few cases
  16 // where doing optimizations reduces overall compile time.  For example, folding
  17 // constants into immediate fields is often done, because it's cheap and it
  18 // reduces the number of instructions later phases have to examine.
  19 //
  20 // "Fast" instruction selection is able to fail gracefully and transfer
  21 // control to the SelectionDAG selector for operations that it doesn't
  22 // support.  In many cases, this allows us to avoid duplicating a lot of
  23 // the complicated lowering logic that SelectionDAG currently has.
  24 //
  25 // The intended use for "fast" instruction selection is "-O0" mode
  26 // compilation, where the quality of the generated code is irrelevant when
  27 // weighed against the speed at which the code can be generated.  Also,
  28 // at -O0, the LLVM optimizers are not running, and this makes the
  29 // compile time of codegen a much higher portion of the overall compile
  30 // time.  Despite its limitations, "fast" instruction selection is able to
  31 // handle enough code on its own to provide noticeable overall speedups
  32 // in -O0 compiles.
  33 //
  34 // Basic operations are supported in a target-independent way, by reading
  35 // the same instruction descriptions that the SelectionDAG selector reads,
  36 // and identifying simple arithmetic operations that can be directly selected
  37 // from simple operators.  More complicated operations currently require
  38 // target-specific code.
  39 //
  40 //===----------------------------------------------------------------------===//
  41
  42 #include "llvm/Function.h"
  43 #include "llvm/GlobalVariable.h"
  44 #include "llvm/Instructions.h"
  45 #include "llvm/IntrinsicInst.h"
  46 #include "llvm/CodeGen/FastISel.h"
  47 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  48 #include "llvm/CodeGen/MachineInstrBuilder.h"
  49 #include "llvm/CodeGen/MachineModuleInfo.h"
  50 #include "llvm/CodeGen/MachineRegisterInfo.h"
  51 #include "llvm/Analysis/DebugInfo.h"
  52 #include "llvm/Analysis/Loads.h"
  53 #include "llvm/Target/TargetData.h"
  54 #include "llvm/Target/TargetInstrInfo.h"
  55 #include "llvm/Target/TargetLowering.h"
  56 #include "llvm/Target/TargetMachine.h"
  57 #include "llvm/Support/ErrorHandling.h"
  58 using namespace llvm;
  59
  60 /// startNewBlock - Set the current block to which generated machine
  61 /// instructions will be appended, and clear the local CSE map.
  62 ///
  63 void FastISel::startNewBlock() {
  64   LocalValueMap.clear();
  65
  66   // Start out as end(), meaining no local-value instructions have
  67   // been emitted.
  68   LastLocalValue = FuncInfo.MBB->end();
  69 }
  70
  71 bool FastISel::hasTrivialKill(const Value *V) const {
  72   // Don't consider constants or arguments to have trivial kills.
  73   const Instruction *I = dyn_cast<Instruction>(V);
  74   if (!I)
  75     return false;
  76
  77   // No-op casts are trivially coalesced by fast-isel.
  78   if (const CastInst *Cast = dyn_cast<CastInst>(I))
  79     if (Cast->isNoopCast(TD.getIntPtrType(Cast->getContext())) &&
  80         !hasTrivialKill(Cast->getOperand(0)))
  81       return false;
  82
  83   // Only instructions with a single use in the same basic block are considered
  84   // to have trivial kills.
  85   return I->hasOneUse() &&
  86          !(I->getOpcode() == Instruction::BitCast ||
  87            I->getOpcode() == Instruction::PtrToInt ||
  88            I->getOpcode() == Instruction::IntToPtr) &&
  89          cast<Instruction>(I->use_begin())->getParent() == I->getParent();
  90 }
  91
  92 unsigned FastISel::getRegForValue(const Value *V) {
  93   EVT RealVT = TLI.getValueType(V->getType(), /*AllowUnknown=*/true);
  94   // Don't handle non-simple values in FastISel.
  95   if (!RealVT.isSimple())
  96     return 0;
  97
  98   // Ignore illegal types. We must do this before looking up the value
  99   // in ValueMap because Arguments are given virtual registers regardless
 100   // of whether FastISel can handle them.
 101   MVT VT = RealVT.getSimpleVT();
 102   if (!TLI.isTypeLegal(VT)) {
 103     // Promote MVT::i1 to a legal type though, because it's common and easy.
 104     if (VT == MVT::i1)
 105       VT = TLI.getTypeToTransformTo(V->getContext(), VT).getSimpleVT();
 106     else
 107       return 0;
 108   }
 109
 110   // Look up the value to see if we already have a register for it. We
 111   // cache values defined by Instructions across blocks, and other values
 112   // only locally. This is because Instructions already have the SSA
 113   // def-dominates-use requirement enforced.
 114   DenseMap<const Value *, unsigned>::iterator I = FuncInfo.ValueMap.find(V);
 115   if (I != FuncInfo.ValueMap.end())
 116     return I->second;
 117   unsigned Reg = LocalValueMap[V];
 118   if (Reg != 0)
 119     return Reg;
 120
 121   // In bottom-up mode, just create the virtual register which will be used
 122   // to hold the value. It will be materialized later.
 123   if (isa<Instruction>(V) &&
 124       (!isa<AllocaInst>(V) ||
 125        !FuncInfo.StaticAllocaMap.count(cast<AllocaInst>(V)))) {
 126     Reg = createResultReg(TLI.getRegClassFor(VT));
 127     FuncInfo.ValueMap[V] = Reg;
 128     return Reg;
 129   }
 130
 131   return materializeRegForValue(V, VT);
 132 }
 133
 134 /// materializeRegForValue - Helper for getRegForVale. This function is
 135 /// called when the value isn't already available in a register and must
 136 /// be materialized with new instructions.
 137 unsigned FastISel::materializeRegForValue(const Value *V, MVT VT) {
 138   unsigned Reg = 0;
 139
 140   if (const ConstantInt *CI = dyn_cast<ConstantInt>(V)) {
 141     if (CI->getValue().getActiveBits() <= 64)
 142       Reg = FastEmit_i(VT, VT, ISD::Constant, CI->getZExtValue());
 143   } else if (isa<AllocaInst>(V)) {
 144     Reg = TargetMaterializeAlloca(cast<AllocaInst>(V));
 145   } else if (isa<ConstantPointerNull>(V)) {
 146     // Translate this as an integer zero so that it can be
 147     // local-CSE'd with actual integer zeros.
 148     Reg =
 149       getRegForValue(Constant::getNullValue(TD.getIntPtrType(V->getContext())));
 150   } else if (const ConstantFP *CF = dyn_cast<ConstantFP>(V)) {
 151     // Try to emit the constant directly.
 152     Reg = FastEmit_f(VT, VT, ISD::ConstantFP, CF);
 153
 154     if (!Reg) {
 155       // Try to emit the constant by using an integer constant with a cast.
 156       const APFloat &Flt = CF->getValueAPF();
 157       EVT IntVT = TLI.getPointerTy();
 158
 159       uint64_t x[2];
 160       uint32_t IntBitWidth = IntVT.getSizeInBits();
 161       bool isExact;
 162       (void) Flt.convertToInteger(x, IntBitWidth, /*isSigned=*/true,
 163                                 APFloat::rmTowardZero, &isExact);
 164       if (isExact) {
 165         APInt IntVal(IntBitWidth, 2, x);
 166
 167         unsigned IntegerReg =
 168           getRegForValue(ConstantInt::get(V->getContext(), IntVal));
 169         if (IntegerReg != 0)
 170           Reg = FastEmit_r(IntVT.getSimpleVT(), VT, ISD::SINT_TO_FP,
 171                            IntegerReg, /*Kill=*/false);
 172       }
 173     }
 174   } else if (const Operator *Op = dyn_cast<Operator>(V)) {
 175     if (!SelectOperator(Op, Op->getOpcode()))
 176       if (!isa<Instruction>(Op) ||
 177           !TargetSelectInstruction(cast<Instruction>(Op)))
 178         return 0;
 179     Reg = lookUpRegForValue(Op);
 180   } else if (isa<UndefValue>(V)) {
 181     Reg = createResultReg(TLI.getRegClassFor(VT));
 182     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 183             TII.get(TargetOpcode::IMPLICIT_DEF), Reg);
 184   }
 185
 186   // If target-independent code couldn't handle the value, give target-specific
 187   // code a try.
 188   if (!Reg && isa<Constant>(V))
 189     Reg = TargetMaterializeConstant(cast<Constant>(V));
 190
 191   // Don't cache constant materializations in the general ValueMap.
 192   // To do so would require tracking what uses they dominate.
 193   if (Reg != 0) {
 194     LocalValueMap[V] = Reg;
 195     LastLocalValue = MRI.getVRegDef(Reg);
 196   }
 197   return Reg;
 198 }
 199
 200 unsigned FastISel::lookUpRegForValue(const Value *V) {
 201   // Look up the value to see if we already have a register for it. We
 202   // cache values defined by Instructions across blocks, and other values
 203   // only locally. This is because Instructions already have the SSA
 204   // def-dominates-use requirement enforced.
 205   DenseMap<const Value *, unsigned>::iterator I = FuncInfo.ValueMap.find(V);
 206   if (I != FuncInfo.ValueMap.end())
 207     return I->second;
 208   return LocalValueMap[V];
 209 }
 210
 211 /// UpdateValueMap - Update the value map to include the new mapping for this
 212 /// instruction, or insert an extra copy to get the result in a previous
 213 /// determined register.
 214 /// NOTE: This is only necessary because we might select a block that uses
 215 /// a value before we select the block that defines the value.  It might be
 216 /// possible to fix this by selecting blocks in reverse postorder.
 217 unsigned FastISel::UpdateValueMap(const Value *I, unsigned Reg) {
 218   if (!isa<Instruction>(I)) {
 219     LocalValueMap[I] = Reg;
 220     return Reg;
 221   }
 222
 223   unsigned &AssignedReg = FuncInfo.ValueMap[I];
 224   if (AssignedReg == 0)
 225     // Use the new register.
 226     AssignedReg = Reg;
 227   else if (Reg != AssignedReg) {
 228     // We already have a register for this value. Replace uses of
 229     // the existing register with uses of the new one.
 230     MRI.replaceRegWith(AssignedReg, Reg);
 231     // Replace uses of the existing register in PHINodesToUpdate too.
 232     for (unsigned i = 0, e = FuncInfo.PHINodesToUpdate.size(); i != e; ++i)
 233       if (FuncInfo.PHINodesToUpdate[i].second == AssignedReg)
 234         FuncInfo.PHINodesToUpdate[i].second = Reg;
 235     // And update the ValueMap.
 236     AssignedReg = Reg;
 237   }
 238
 239   return AssignedReg;
 240 }
 241
 242 std::pair<unsigned, bool> FastISel::getRegForGEPIndex(const Value *Idx) {
 243   unsigned IdxN = getRegForValue(Idx);
 244   if (IdxN == 0)
 245     // Unhandled operand. Halt "fast" selection and bail.
 246     return std::pair<unsigned, bool>(0, false);
 247
 248   bool IdxNIsKill = hasTrivialKill(Idx);
 249
 250   // If the index is smaller or larger than intptr_t, truncate or extend it.
 251   MVT PtrVT = TLI.getPointerTy();
 252   EVT IdxVT = EVT::getEVT(Idx->getType(), /*HandleUnknown=*/false);
 253   if (IdxVT.bitsLT(PtrVT)) {
 254     IdxN = FastEmit_r(IdxVT.getSimpleVT(), PtrVT, ISD::SIGN_EXTEND,
 255                       IdxN, IdxNIsKill);
 256     IdxNIsKill = true;
 257   }
 258   else if (IdxVT.bitsGT(PtrVT)) {
 259     IdxN = FastEmit_r(IdxVT.getSimpleVT(), PtrVT, ISD::TRUNCATE,
 260                       IdxN, IdxNIsKill);
 261     IdxNIsKill = true;
 262   }
 263   return std::pair<unsigned, bool>(IdxN, IdxNIsKill);
 264 }
 265
 266 /// SelectBinaryOp - Select and emit code for a binary operator instruction,
 267 /// which has an opcode which directly corresponds to the given ISD opcode.
 268 ///
 269 bool FastISel::SelectBinaryOp(const User *I, unsigned ISDOpcode) {
 270   EVT VT = EVT::getEVT(I->getType(), /*HandleUnknown=*/true);
 271   if (VT == MVT::Other || !VT.isSimple())
 272     // Unhandled type. Halt "fast" selection and bail.
 273     return false;
 274
 275   // We only handle legal types. For example, on x86-32 the instruction
 276   // selector contains all of the 64-bit instructions from x86-64,
 277   // under the assumption that i64 won't be used if the target doesn't
 278   // support it.
 279   if (!TLI.isTypeLegal(VT)) {
 280     // MVT::i1 is special. Allow AND, OR, or XOR because they
 281     // don't require additional zeroing, which makes them easy.
 282     if (VT == MVT::i1 &&
 283         (ISDOpcode == ISD::AND || ISDOpcode == ISD::OR ||
 284          ISDOpcode == ISD::XOR))
 285       VT = TLI.getTypeToTransformTo(I->getContext(), VT);
 286     else
 287       return false;
 288   }
 289
 290   unsigned Op0 = getRegForValue(I->getOperand(0));
 291   if (Op0 == 0)
 292     // Unhandled operand. Halt "fast" selection and bail.
 293     return false;
 294
 295   bool Op0IsKill = hasTrivialKill(I->getOperand(0));
 296
 297   // Check if the second operand is a constant and handle it appropriately.
 298   if (ConstantInt *CI = dyn_cast<ConstantInt>(I->getOperand(1))) {
 299     unsigned ResultReg = FastEmit_ri(VT.getSimpleVT(), VT.getSimpleVT(),
 300                                      ISDOpcode, Op0, Op0IsKill,
 301                                      CI->getZExtValue());
 302     if (ResultReg != 0) {
 303       // We successfully emitted code for the given LLVM Instruction.
 304       UpdateValueMap(I, ResultReg);
 305       return true;
 306     }
 307   }
 308
 309   // Check if the second operand is a constant float.
 310   if (ConstantFP *CF = dyn_cast<ConstantFP>(I->getOperand(1))) {
 311     unsigned ResultReg = FastEmit_rf(VT.getSimpleVT(), VT.getSimpleVT(),
 312                                      ISDOpcode, Op0, Op0IsKill, CF);
 313     if (ResultReg != 0) {
 314       // We successfully emitted code for the given LLVM Instruction.
 315       UpdateValueMap(I, ResultReg);
 316       return true;
 317     }
 318   }
 319
 320   unsigned Op1 = getRegForValue(I->getOperand(1));
 321   if (Op1 == 0)
 322     // Unhandled operand. Halt "fast" selection and bail.
 323     return false;
 324
 325   bool Op1IsKill = hasTrivialKill(I->getOperand(1));
 326
 327   // Now we have both operands in registers. Emit the instruction.
 328   unsigned ResultReg = FastEmit_rr(VT.getSimpleVT(), VT.getSimpleVT(),
 329                                    ISDOpcode,
 330                                    Op0, Op0IsKill,
 331                                    Op1, Op1IsKill);
 332   if (ResultReg == 0)
 333     // Target-specific code wasn't able to find a machine opcode for
 334     // the given ISD opcode and type. Halt "fast" selection and bail.
 335     return false;
 336
 337   // We successfully emitted code for the given LLVM Instruction.
 338   UpdateValueMap(I, ResultReg);
 339   return true;
 340 }
 341
 342 bool FastISel::SelectGetElementPtr(const User *I) {
 343   unsigned N = getRegForValue(I->getOperand(0));
 344   if (N == 0)
 345     // Unhandled operand. Halt "fast" selection and bail.
 346     return false;
 347
 348   bool NIsKill = hasTrivialKill(I->getOperand(0));
 349
 350   const Type *Ty = I->getOperand(0)->getType();
 351   MVT VT = TLI.getPointerTy();
 352   for (GetElementPtrInst::const_op_iterator OI = I->op_begin()+1,
 353        E = I->op_end(); OI != E; ++OI) {
 354     const Value *Idx = *OI;
 355     if (const StructType *StTy = dyn_cast<StructType>(Ty)) {
 356       unsigned Field = cast<ConstantInt>(Idx)->getZExtValue();
 357       if (Field) {
 358         // N = N + Offset
 359         uint64_t Offs = TD.getStructLayout(StTy)->getElementOffset(Field);
 360         // FIXME: This can be optimized by combining the add with a
 361         // subsequent one.
 362         N = FastEmit_ri_(VT, ISD::ADD, N, NIsKill, Offs, VT);
 363         if (N == 0)
 364           // Unhandled operand. Halt "fast" selection and bail.
 365           return false;
 366         NIsKill = true;
 367       }
 368       Ty = StTy->getElementType(Field);
 369     } else {
 370       Ty = cast<SequentialType>(Ty)->getElementType();
 371
 372       // If this is a constant subscript, handle it quickly.
 373       if (const ConstantInt *CI = dyn_cast<ConstantInt>(Idx)) {
 374         if (CI->isZero()) continue;
 375         uint64_t Offs =
 376           TD.getTypeAllocSize(Ty)*cast<ConstantInt>(CI)->getSExtValue();
 377         N = FastEmit_ri_(VT, ISD::ADD, N, NIsKill, Offs, VT);
 378         if (N == 0)
 379           // Unhandled operand. Halt "fast" selection and bail.
 380           return false;
 381         NIsKill = true;
 382         continue;
 383       }
 384
 385       // N = N + Idx * ElementSize;
 386       uint64_t ElementSize = TD.getTypeAllocSize(Ty);
 387       std::pair<unsigned, bool> Pair = getRegForGEPIndex(Idx);
 388       unsigned IdxN = Pair.first;
 389       bool IdxNIsKill = Pair.second;
 390       if (IdxN == 0)
 391         // Unhandled operand. Halt "fast" selection and bail.
 392         return false;
 393
 394       if (ElementSize != 1) {
 395         IdxN = FastEmit_ri_(VT, ISD::MUL, IdxN, IdxNIsKill, ElementSize, VT);
 396         if (IdxN == 0)
 397           // Unhandled operand. Halt "fast" selection and bail.
 398           return false;
 399         IdxNIsKill = true;
 400       }
 401       N = FastEmit_rr(VT, VT, ISD::ADD, N, NIsKill, IdxN, IdxNIsKill);
 402       if (N == 0)
 403         // Unhandled operand. Halt "fast" selection and bail.
 404         return false;
 405     }
 406   }
 407
 408   // We successfully emitted code for the given LLVM Instruction.
 409   UpdateValueMap(I, N);
 410   return true;
 411 }
 412
 413 bool FastISel::SelectCall(const User *I) {
 414   const Function *F = cast<CallInst>(I)->getCalledFunction();
 415   if (!F) return false;
 416
 417   // Handle selected intrinsic function calls.
 418   unsigned IID = F->getIntrinsicID();
 419   switch (IID) {
 420   default: break;
 421   case Intrinsic::dbg_declare: {
 422     const DbgDeclareInst *DI = cast<DbgDeclareInst>(I);
 423     if (!DIVariable(DI->getVariable()).Verify() ||
 424         !FuncInfo.MF->getMMI().hasDebugInfo())
 425       return true;
 426
 427     const Value *Address = DI->getAddress();
 428     if (!Address)
 429       return true;
 430     if (isa<UndefValue>(Address))
 431       return true;
 432     const AllocaInst *AI = dyn_cast<AllocaInst>(Address);
 433     // Don't handle byval struct arguments or VLAs, for example.
 434     // Note that if we have a byval struct argument, fast ISel is turned off;
 435     // those are handled in SelectionDAGBuilder.
 436     if (AI) {
 437       DenseMap<const AllocaInst*, int>::iterator SI =
 438         FuncInfo.StaticAllocaMap.find(AI);
 439       if (SI == FuncInfo.StaticAllocaMap.end()) break; // VLAs.
 440       int FI = SI->second;
 441       if (!DI->getDebugLoc().isUnknown())
 442         FuncInfo.MF->getMMI().setVariableDbgInfo(DI->getVariable(),
 443                                                  FI, DI->getDebugLoc());
 444     } else
 445       // Building the map above is target independent.  Generating DBG_VALUE
 446       // inline is target dependent; do this now.
 447       (void)TargetSelectInstruction(cast<Instruction>(I));
 448     return true;
 449   }
 450   case Intrinsic::dbg_value: {
 451     // This form of DBG_VALUE is target-independent.
 452     const DbgValueInst *DI = cast<DbgValueInst>(I);
 453     const TargetInstrDesc &II = TII.get(TargetOpcode::DBG_VALUE);
 454     const Value *V = DI->getValue();
 455     if (!V) {
 456       // Currently the optimizer can produce this; insert an undef to
 457       // help debugging.  Probably the optimizer should not do this.
 458       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 459         .addReg(0U).addImm(DI->getOffset())
 460         .addMetadata(DI->getVariable());
 461     } else if (const ConstantInt *CI = dyn_cast<ConstantInt>(V)) {
 462       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 463         .addImm(CI->getZExtValue()).addImm(DI->getOffset())
 464         .addMetadata(DI->getVariable());
 465     } else if (const ConstantFP *CF = dyn_cast<ConstantFP>(V)) {
 466       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 467         .addFPImm(CF).addImm(DI->getOffset())
 468         .addMetadata(DI->getVariable());
 469     } else if (unsigned Reg = lookUpRegForValue(V)) {
 470       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 471         .addReg(Reg, RegState::Debug).addImm(DI->getOffset())
 472         .addMetadata(DI->getVariable());
 473     } else {
 474       // We can't yet handle anything else here because it would require
 475       // generating code, thus altering codegen because of debug info.
 476       // Insert an undef so we can see what we dropped.
 477       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 478         .addReg(0U).addImm(DI->getOffset())
 479         .addMetadata(DI->getVariable());
 480     }
 481     return true;
 482   }
 483   case Intrinsic::eh_exception: {
 484     EVT VT = TLI.getValueType(I->getType());
 485     switch (TLI.getOperationAction(ISD::EXCEPTIONADDR, VT)) {
 486     default: break;
 487     case TargetLowering::Expand: {
 488       assert(FuncInfo.MBB->isLandingPad() &&
 489              "Call to eh.exception not in landing pad!");
 490       unsigned Reg = TLI.getExceptionAddressRegister();
 491       const TargetRegisterClass *RC = TLI.getRegClassFor(VT);
 492       unsigned ResultReg = createResultReg(RC);
 493       bool InsertedCopy = TII.copyRegToReg(*FuncInfo.MBB, FuncInfo.InsertPt,
 494                                            ResultReg, Reg, RC, RC, DL);
 495       assert(InsertedCopy && "Can't copy address registers!");
 496       InsertedCopy = InsertedCopy;
 497       UpdateValueMap(I, ResultReg);
 498       return true;
 499     }
 500     }
 501     break;
 502   }
 503   case Intrinsic::eh_selector: {
 504     EVT VT = TLI.getValueType(I->getType());
 505     switch (TLI.getOperationAction(ISD::EHSELECTION, VT)) {
 506     default: break;
 507     case TargetLowering::Expand: {
 508       if (FuncInfo.MBB->isLandingPad())
 509         AddCatchInfo(*cast<CallInst>(I), &FuncInfo.MF->getMMI(), FuncInfo.MBB);
 510       else {
 511 #ifndef NDEBUG
 512         FuncInfo.CatchInfoLost.insert(cast<CallInst>(I));
 513 #endif
 514         // FIXME: Mark exception selector register as live in.  Hack for PR1508.
 515         unsigned Reg = TLI.getExceptionSelectorRegister();
 516         if (Reg) FuncInfo.MBB->addLiveIn(Reg);
 517       }
 518
 519       unsigned Reg = TLI.getExceptionSelectorRegister();
 520       EVT SrcVT = TLI.getPointerTy();
 521       const TargetRegisterClass *RC = TLI.getRegClassFor(SrcVT);
 522       unsigned ResultReg = createResultReg(RC);
 523       bool InsertedCopy = TII.copyRegToReg(*FuncInfo.MBB, FuncInfo.InsertPt,
 524                                            ResultReg, Reg, RC, RC, DL);
 525       assert(InsertedCopy && "Can't copy address registers!");
 526       InsertedCopy = InsertedCopy;
 527
 528       bool ResultRegIsKill = hasTrivialKill(I);
 529
 530       // Cast the register to the type of the selector.
 531       if (SrcVT.bitsGT(MVT::i32))
 532         ResultReg = FastEmit_r(SrcVT.getSimpleVT(), MVT::i32, ISD::TRUNCATE,
 533                                ResultReg, ResultRegIsKill);
 534       else if (SrcVT.bitsLT(MVT::i32))
 535         ResultReg = FastEmit_r(SrcVT.getSimpleVT(), MVT::i32,
 536                                ISD::SIGN_EXTEND, ResultReg, ResultRegIsKill);
 537       if (ResultReg == 0)
 538         // Unhandled operand. Halt "fast" selection and bail.
 539         return false;
 540
 541       UpdateValueMap(I, ResultReg);
 542
 543       return true;
 544     }
 545     }
 546     break;
 547   }
 548   }
 549
 550   // An arbitrary call. Bail.
 551   return false;
 552 }
 553
 554 bool FastISel::SelectCast(const User *I, unsigned Opcode) {
 555   EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 556   EVT DstVT = TLI.getValueType(I->getType());
 557
 558   if (SrcVT == MVT::Other || !SrcVT.isSimple() ||
 559       DstVT == MVT::Other || !DstVT.isSimple())
 560     // Unhandled type. Halt "fast" selection and bail.
 561     return false;
 562
 563   // Check if the destination type is legal. Or as a special case,
 564   // it may be i1 if we're doing a truncate because that's
 565   // easy and somewhat common.
 566   if (!TLI.isTypeLegal(DstVT))
 567     if (DstVT != MVT::i1 || Opcode != ISD::TRUNCATE)
 568       // Unhandled type. Halt "fast" selection and bail.
 569       return false;
 570
 571   // Check if the source operand is legal. Or as a special case,
 572   // it may be i1 if we're doing zero-extension because that's
 573   // easy and somewhat common.
 574   if (!TLI.isTypeLegal(SrcVT))
 575     if (SrcVT != MVT::i1 || Opcode != ISD::ZERO_EXTEND)
 576       // Unhandled type. Halt "fast" selection and bail.
 577       return false;
 578
 579   unsigned InputReg = getRegForValue(I->getOperand(0));
 580   if (!InputReg)
 581     // Unhandled operand.  Halt "fast" selection and bail.
 582     return false;
 583
 584   bool InputRegIsKill = hasTrivialKill(I->getOperand(0));
 585
 586   // If the operand is i1, arrange for the high bits in the register to be zero.
 587   if (SrcVT == MVT::i1) {
 588    SrcVT = TLI.getTypeToTransformTo(I->getContext(), SrcVT);
 589    InputReg = FastEmitZExtFromI1(SrcVT.getSimpleVT(), InputReg, InputRegIsKill);
 590    if (!InputReg)
 591      return false;
 592    InputRegIsKill = true;
 593   }
 594   // If the result is i1, truncate to the target's type for i1 first.
 595   if (DstVT == MVT::i1)
 596     DstVT = TLI.getTypeToTransformTo(I->getContext(), DstVT);
 597
 598   unsigned ResultReg = FastEmit_r(SrcVT.getSimpleVT(),
 599                                   DstVT.getSimpleVT(),
 600                                   Opcode,
 601                                   InputReg, InputRegIsKill);
 602   if (!ResultReg)
 603     return false;
 604
 605   UpdateValueMap(I, ResultReg);
 606   return true;
 607 }
 608
 609 bool FastISel::SelectBitCast(const User *I) {
 610   // If the bitcast doesn't change the type, just use the operand value.
 611   if (I->getType() == I->getOperand(0)->getType()) {
 612     unsigned Reg = getRegForValue(I->getOperand(0));
 613     if (Reg == 0)
 614       return false;
 615     UpdateValueMap(I, Reg);
 616     return true;
 617   }
 618
 619   // Bitcasts of other values become reg-reg copies or BIT_CONVERT operators.
 620   EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 621   EVT DstVT = TLI.getValueType(I->getType());
 622
 623   if (SrcVT == MVT::Other || !SrcVT.isSimple() ||
 624       DstVT == MVT::Other || !DstVT.isSimple() ||
 625       !TLI.isTypeLegal(SrcVT) || !TLI.isTypeLegal(DstVT))
 626     // Unhandled type. Halt "fast" selection and bail.
 627     return false;
 628
 629   unsigned Op0 = getRegForValue(I->getOperand(0));
 630   if (Op0 == 0)
 631     // Unhandled operand. Halt "fast" selection and bail.
 632     return false;
 633
 634   bool Op0IsKill = hasTrivialKill(I->getOperand(0));
 635
 636   // First, try to perform the bitcast by inserting a reg-reg copy.
 637   unsigned ResultReg = 0;
 638   if (SrcVT.getSimpleVT() == DstVT.getSimpleVT()) {
 639     TargetRegisterClass* SrcClass = TLI.getRegClassFor(SrcVT);
 640     TargetRegisterClass* DstClass = TLI.getRegClassFor(DstVT);
 641     ResultReg = createResultReg(DstClass);
 642
 643     bool InsertedCopy = TII.copyRegToReg(*FuncInfo.MBB, FuncInfo.InsertPt,
 644                                          ResultReg, Op0,
 645                                          DstClass, SrcClass, DL);
 646     if (!InsertedCopy)
 647       ResultReg = 0;
 648   }
 649
 650   // If the reg-reg copy failed, select a BIT_CONVERT opcode.
 651   if (!ResultReg)
 652     ResultReg = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(),
 653                            ISD::BIT_CONVERT, Op0, Op0IsKill);
 654
 655   if (!ResultReg)
 656     return false;
 657
 658   UpdateValueMap(I, ResultReg);
 659   return true;
 660 }
 661
 662 bool
 663 FastISel::SelectInstruction(const Instruction *I) {
 664   // Just before the terminator instruction, insert instructions to
 665   // feed PHI nodes in successor blocks.
 666   if (isa<TerminatorInst>(I))
 667     if (!HandlePHINodesInSuccessorBlocks(I->getParent()))
 668       return false;
 669
 670   DL = I->getDebugLoc();
 671
 672   // First, try doing target-independent selection.
 673   if (SelectOperator(I, I->getOpcode())) {
 674     DL = DebugLoc();
 675     return true;
 676   }
 677
 678   // Next, try calling the target to attempt to handle the instruction.
 679   if (TargetSelectInstruction(I)) {
 680     DL = DebugLoc();
 681     return true;
 682   }
 683
 684   DL = DebugLoc();
 685   return false;
 686 }
 687
 688 /// FastEmitBranch - Emit an unconditional branch to the given block,
 689 /// unless it is the immediate (fall-through) successor, and update
 690 /// the CFG.
 691 void
 692 FastISel::FastEmitBranch(MachineBasicBlock *MSucc, DebugLoc DL) {
 693   if (FuncInfo.MBB->isLayoutSuccessor(MSucc)) {
 694     // The unconditional fall-through case, which needs no instructions.
 695   } else {
 696     // The unconditional branch case.
 697     TII.InsertBranch(*FuncInfo.MBB, MSucc, NULL,
 698                      SmallVector<MachineOperand, 0>(), DL);
 699   }
 700   FuncInfo.MBB->addSuccessor(MSucc);
 701 }
 702
 703 /// SelectFNeg - Emit an FNeg operation.
 704 ///
 705 bool
 706 FastISel::SelectFNeg(const User *I) {
 707   unsigned OpReg = getRegForValue(BinaryOperator::getFNegArgument(I));
 708   if (OpReg == 0) return false;
 709
 710   bool OpRegIsKill = hasTrivialKill(I);
 711
 712   // If the target has ISD::FNEG, use it.
 713   EVT VT = TLI.getValueType(I->getType());
 714   unsigned ResultReg = FastEmit_r(VT.getSimpleVT(), VT.getSimpleVT(),
 715                                   ISD::FNEG, OpReg, OpRegIsKill);
 716   if (ResultReg != 0) {
 717     UpdateValueMap(I, ResultReg);
 718     return true;
 719   }
 720
 721   // Bitcast the value to integer, twiddle the sign bit with xor,
 722   // and then bitcast it back to floating-point.
 723   if (VT.getSizeInBits() > 64) return false;
 724   EVT IntVT = EVT::getIntegerVT(I->getContext(), VT.getSizeInBits());
 725   if (!TLI.isTypeLegal(IntVT))
 726     return false;
 727
 728   unsigned IntReg = FastEmit_r(VT.getSimpleVT(), IntVT.getSimpleVT(),
 729                                ISD::BIT_CONVERT, OpReg, OpRegIsKill);
 730   if (IntReg == 0)
 731     return false;
 732
 733   unsigned IntResultReg = FastEmit_ri_(IntVT.getSimpleVT(), ISD::XOR,
 734                                        IntReg, /*Kill=*/true,
 735                                        UINT64_C(1) << (VT.getSizeInBits()-1),
 736                                        IntVT.getSimpleVT());
 737   if (IntResultReg == 0)
 738     return false;
 739
 740   ResultReg = FastEmit_r(IntVT.getSimpleVT(), VT.getSimpleVT(),
 741                          ISD::BIT_CONVERT, IntResultReg, /*Kill=*/true);
 742   if (ResultReg == 0)
 743     return false;
 744
 745   UpdateValueMap(I, ResultReg);
 746   return true;
 747 }
 748
 749 bool
 750 FastISel::SelectLoad(const User *I) {
 751   LoadInst *LI = const_cast<LoadInst *>(cast<LoadInst>(I));
 752
 753   // For a load from an alloca, make a limited effort to find the value
 754   // already available in a register, avoiding redundant loads.
 755   if (!LI->isVolatile() && isa<AllocaInst>(LI->getPointerOperand())) {
 756     BasicBlock::iterator ScanFrom = LI;
 757     if (const Value *V = FindAvailableLoadedValue(LI->getPointerOperand(),
 758                                                   LI->getParent(), ScanFrom)) {
 759       if (!isa<Instruction>(V) ||
 760           cast<Instruction>(V)->getParent() == LI->getParent() ||
 761           (isa<AllocaInst>(V) && FuncInfo.StaticAllocaMap.count(cast<AllocaInst>(V)))) {
 762       unsigned ResultReg = getRegForValue(V);
 763       if (ResultReg != 0) {
 764         UpdateValueMap(I, ResultReg);
 765         return true;
 766       }
 767       }
 768     }
 769   }
 770
 771   return false;
 772 }
 773
 774 bool
 775 FastISel::SelectOperator(const User *I, unsigned Opcode) {
 776   switch (Opcode) {
 777   case Instruction::Load:
 778     return SelectLoad(I);
 779   case Instruction::Add:
 780     return SelectBinaryOp(I, ISD::ADD);
 781   case Instruction::FAdd:
 782     return SelectBinaryOp(I, ISD::FADD);
 783   case Instruction::Sub:
 784     return SelectBinaryOp(I, ISD::SUB);
 785   case Instruction::FSub:
 786     // FNeg is currently represented in LLVM IR as a special case of FSub.
 787     if (BinaryOperator::isFNeg(I))
 788       return SelectFNeg(I);
 789     return SelectBinaryOp(I, ISD::FSUB);
 790   case Instruction::Mul:
 791     return SelectBinaryOp(I, ISD::MUL);
 792   case Instruction::FMul:
 793     return SelectBinaryOp(I, ISD::FMUL);
 794   case Instruction::SDiv:
 795     return SelectBinaryOp(I, ISD::SDIV);
 796   case Instruction::UDiv:
 797     return SelectBinaryOp(I, ISD::UDIV);
 798   case Instruction::FDiv:
 799     return SelectBinaryOp(I, ISD::FDIV);
 800   case Instruction::SRem:
 801     return SelectBinaryOp(I, ISD::SREM);
 802   case Instruction::URem:
 803     return SelectBinaryOp(I, ISD::UREM);
 804   case Instruction::FRem:
 805     return SelectBinaryOp(I, ISD::FREM);
 806   case Instruction::Shl:
 807     return SelectBinaryOp(I, ISD::SHL);
 808   case Instruction::LShr:
 809     return SelectBinaryOp(I, ISD::SRL);
 810   case Instruction::AShr:
 811     return SelectBinaryOp(I, ISD::SRA);
 812   case Instruction::And:
 813     return SelectBinaryOp(I, ISD::AND);
 814   case Instruction::Or:
 815     return SelectBinaryOp(I, ISD::OR);
 816   case Instruction::Xor:
 817     return SelectBinaryOp(I, ISD::XOR);
 818
 819   case Instruction::GetElementPtr:
 820     return SelectGetElementPtr(I);
 821
 822   case Instruction::Br: {
 823     const BranchInst *BI = cast<BranchInst>(I);
 824
 825     if (BI->isUnconditional()) {
 826       const BasicBlock *LLVMSucc = BI->getSuccessor(0);
 827       MachineBasicBlock *MSucc = FuncInfo.MBBMap[LLVMSucc];
 828       FastEmitBranch(MSucc, BI->getDebugLoc());
 829       return true;
 830     }
 831
 832     // Conditional branches are not handed yet.
 833     // Halt "fast" selection and bail.
 834     return false;
 835   }
 836
 837   case Instruction::Unreachable:
 838     // Nothing to emit.
 839     return true;
 840
 841   case Instruction::Alloca:
 842     // FunctionLowering has the static-sized case covered.
 843     if (FuncInfo.StaticAllocaMap.count(cast<AllocaInst>(I)))
 844       return true;
 845
 846     // Dynamic-sized alloca is not handled yet.
 847     return false;
 848
 849   case Instruction::Call:
 850     return SelectCall(I);
 851
 852   case Instruction::BitCast:
 853     return SelectBitCast(I);
 854
 855   case Instruction::FPToSI:
 856     return SelectCast(I, ISD::FP_TO_SINT);
 857   case Instruction::ZExt:
 858     return SelectCast(I, ISD::ZERO_EXTEND);
 859   case Instruction::SExt:
 860     return SelectCast(I, ISD::SIGN_EXTEND);
 861   case Instruction::Trunc:
 862     return SelectCast(I, ISD::TRUNCATE);
 863   case Instruction::SIToFP:
 864     return SelectCast(I, ISD::SINT_TO_FP);
 865
 866   case Instruction::IntToPtr: // Deliberate fall-through.
 867   case Instruction::PtrToInt: {
 868     EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 869     EVT DstVT = TLI.getValueType(I->getType());
 870     if (DstVT.bitsGT(SrcVT))
 871       return SelectCast(I, ISD::ZERO_EXTEND);
 872     if (DstVT.bitsLT(SrcVT))
 873       return SelectCast(I, ISD::TRUNCATE);
 874     unsigned Reg = getRegForValue(I->getOperand(0));
 875     if (Reg == 0) return false;
 876     UpdateValueMap(I, Reg);
 877     return true;
 878   }
 879
 880   case Instruction::PHI:
 881     llvm_unreachable("FastISel shouldn't visit PHI nodes!");
 882
 883   default:
 884     // Unhandled instruction. Halt "fast" selection and bail.
 885     return false;
 886   }
 887 }
 888
 889 FastISel::FastISel(FunctionLoweringInfo &funcInfo)
 890   : FuncInfo(funcInfo),
 891     MRI(FuncInfo.MF->getRegInfo()),
 892     MFI(*FuncInfo.MF->getFrameInfo()),
 893     MCP(*FuncInfo.MF->getConstantPool()),
 894     TM(FuncInfo.MF->getTarget()),
 895     TD(*TM.getTargetData()),
 896     TII(*TM.getInstrInfo()),
 897     TLI(*TM.getTargetLowering()),
 898     TRI(*TM.getRegisterInfo()) {
 899 }
 900
 901 FastISel::~FastISel() {}
 902
 903 unsigned FastISel::FastEmit_(MVT, MVT,
 904                              unsigned) {
 905   return 0;
 906 }
 907
 908 unsigned FastISel::FastEmit_r(MVT, MVT,
 909                               unsigned,
 910                               unsigned /*Op0*/, bool /*Op0IsKill*/) {
 911   return 0;
 912 }
 913
 914 unsigned FastISel::FastEmit_rr(MVT, MVT,
 915                                unsigned,
 916                                unsigned /*Op0*/, bool /*Op0IsKill*/,
 917                                unsigned /*Op1*/, bool /*Op1IsKill*/) {
 918   return 0;
 919 }
 920
 921 unsigned FastISel::FastEmit_i(MVT, MVT, unsigned, uint64_t /*Imm*/) {
 922   return 0;
 923 }
 924
 925 unsigned FastISel::FastEmit_f(MVT, MVT,
 926                               unsigned, const ConstantFP * /*FPImm*/) {
 927   return 0;
 928 }
 929
 930 unsigned FastISel::FastEmit_ri(MVT, MVT,
 931                                unsigned,
 932                                unsigned /*Op0*/, bool /*Op0IsKill*/,
 933                                uint64_t /*Imm*/) {
 934   return 0;
 935 }
 936
 937 unsigned FastISel::FastEmit_rf(MVT, MVT,
 938                                unsigned,
 939                                unsigned /*Op0*/, bool /*Op0IsKill*/,
 940                                const ConstantFP * /*FPImm*/) {
 941   return 0;
 942 }
 943
 944 unsigned FastISel::FastEmit_rri(MVT, MVT,
 945                                 unsigned,
 946                                 unsigned /*Op0*/, bool /*Op0IsKill*/,
 947                                 unsigned /*Op1*/, bool /*Op1IsKill*/,
 948                                 uint64_t /*Imm*/) {
 949   return 0;
 950 }
 951
 952 /// FastEmit_ri_ - This method is a wrapper of FastEmit_ri. It first tries
 953 /// to emit an instruction with an immediate operand using FastEmit_ri.
 954 /// If that fails, it materializes the immediate into a register and try
 955 /// FastEmit_rr instead.
 956 unsigned FastISel::FastEmit_ri_(MVT VT, unsigned Opcode,
 957                                 unsigned Op0, bool Op0IsKill,
 958                                 uint64_t Imm, MVT ImmType) {
 959   // First check if immediate type is legal. If not, we can't use the ri form.
 960   unsigned ResultReg = FastEmit_ri(VT, VT, Opcode, Op0, Op0IsKill, Imm);
 961   if (ResultReg != 0)
 962     return ResultReg;
 963   unsigned MaterialReg = FastEmit_i(ImmType, ImmType, ISD::Constant, Imm);
 964   if (MaterialReg == 0)
 965     return 0;
 966   return FastEmit_rr(VT, VT, Opcode,
 967                      Op0, Op0IsKill,
 968                      MaterialReg, /*Kill=*/true);
 969 }
 970
 971 /// FastEmit_rf_ - This method is a wrapper of FastEmit_ri. It first tries
 972 /// to emit an instruction with a floating-point immediate operand using
 973 /// FastEmit_rf. If that fails, it materializes the immediate into a register
 974 /// and try FastEmit_rr instead.
 975 unsigned FastISel::FastEmit_rf_(MVT VT, unsigned Opcode,
 976                                 unsigned Op0, bool Op0IsKill,
 977                                 const ConstantFP *FPImm, MVT ImmType) {
 978   // First check if immediate type is legal. If not, we can't use the rf form.
 979   unsigned ResultReg = FastEmit_rf(VT, VT, Opcode, Op0, Op0IsKill, FPImm);
 980   if (ResultReg != 0)
 981     return ResultReg;
 982
 983   // Materialize the constant in a register.
 984   unsigned MaterialReg = FastEmit_f(ImmType, ImmType, ISD::ConstantFP, FPImm);
 985   if (MaterialReg == 0) {
 986     // If the target doesn't have a way to directly enter a floating-point
 987     // value into a register, use an alternate approach.
 988     // TODO: The current approach only supports floating-point constants
 989     // that can be constructed by conversion from integer values. This should
 990     // be replaced by code that creates a load from a constant-pool entry,
 991     // which will require some target-specific work.
 992     const APFloat &Flt = FPImm->getValueAPF();
 993     EVT IntVT = TLI.getPointerTy();
 994
 995     uint64_t x[2];
 996     uint32_t IntBitWidth = IntVT.getSizeInBits();
 997     bool isExact;
 998     (void) Flt.convertToInteger(x, IntBitWidth, /*isSigned=*/true,
 999                              APFloat::rmTowardZero, &isExact);
1000     if (!isExact)
1001       return 0;
1002     APInt IntVal(IntBitWidth, 2, x);
1003
1004     unsigned IntegerReg = FastEmit_i(IntVT.getSimpleVT(), IntVT.getSimpleVT(),
1005                                      ISD::Constant, IntVal.getZExtValue());
1006     if (IntegerReg == 0)
1007       return 0;
1008     MaterialReg = FastEmit_r(IntVT.getSimpleVT(), VT,
1009                              ISD::SINT_TO_FP, IntegerReg, /*Kill=*/true);
1010     if (MaterialReg == 0)
1011       return 0;
1012   }
1013   return FastEmit_rr(VT, VT, Opcode,
1014                      Op0, Op0IsKill,
1015                      MaterialReg, /*Kill=*/true);
1016 }
1017
1018 unsigned FastISel::createResultReg(const TargetRegisterClass* RC) {
1019   return MRI.createVirtualRegister(RC);
1020 }
1021
1022 unsigned FastISel::FastEmitInst_(unsigned MachineInstOpcode,
1023                                  const TargetRegisterClass* RC) {
1024   unsigned ResultReg = createResultReg(RC);
1025   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
1026
1027   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg);
1028   return ResultReg;
1029 }
1030
1031 unsigned FastISel::FastEmitInst_r(unsigned MachineInstOpcode,
1032                                   const TargetRegisterClass *RC,
1033                                   unsigned Op0, bool Op0IsKill) {
1034   unsigned ResultReg = createResultReg(RC);
1035   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
1036
1037   if (II.getNumDefs() >= 1)
1038     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
1039       .addReg(Op0, Op0IsKill * RegState::Kill);
1040   else {
1041     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
1042       .addReg(Op0, Op0IsKill * RegState::Kill);
1043     bool InsertedCopy = TII.copyRegToReg(*FuncInfo.MBB, FuncInfo.InsertPt,
1044                                          ResultReg, II.ImplicitDefs[0],
1045                                          RC, RC, DL);
1046     if (!InsertedCopy)
1047       ResultReg = 0;
1048   }
1049
1050   return ResultReg;
1051 }
1052
1053 unsigned FastISel::FastEmitInst_rr(unsigned MachineInstOpcode,
1054                                    const TargetRegisterClass *RC,
1055                                    unsigned Op0, bool Op0IsKill,
1056                                    unsigned Op1, bool Op1IsKill) {
1057   unsigned ResultReg = createResultReg(RC);
1058   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
1059
1060   if (II.getNumDefs() >= 1)
1061     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
1062       .addReg(Op0, Op0IsKill * RegState::Kill)
1063       .addReg(Op1, Op1IsKill * RegState::Kill);
1064   else {
1065     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
1066       .addReg(Op0, Op0IsKill * RegState::Kill)
1067       .addReg(Op1, Op1IsKill * RegState::Kill);
1068     bool InsertedCopy = TII.copyRegToReg(*FuncInfo.MBB, FuncInfo.InsertPt,
1069                                          ResultReg, II.ImplicitDefs[0],
1070                                          RC, RC, DL);
1071     if (!InsertedCopy)
1072       ResultReg = 0;
1073   }
1074   return ResultReg;
1075 }
1076
1077 unsigned FastISel::FastEmitInst_ri(unsigned MachineInstOpcode,
1078                                    const TargetRegisterClass *RC,
1079                                    unsigned Op0, bool Op0IsKill,
1080                                    uint64_t Imm) {
1081   unsigned ResultReg = createResultReg(RC);
1082   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
1083
1084   if (II.getNumDefs() >= 1)
1085     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
1086       .addReg(Op0, Op0IsKill * RegState::Kill)
1087       .addImm(Imm);
1088   else {
1089     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
1090       .addReg(Op0, Op0IsKill * RegState::Kill)
1091       .addImm(Imm);
1092     bool InsertedCopy = TII.copyRegToReg(*FuncInfo.MBB, FuncInfo.InsertPt,
1093                                          ResultReg, II.ImplicitDefs[0],
1094                                          RC, RC, DL);
1095     if (!InsertedCopy)
1096       ResultReg = 0;
1097   }
1098   return ResultReg;
1099 }
1100
1101 unsigned FastISel::FastEmitInst_rf(unsigned MachineInstOpcode,
1102                                    const TargetRegisterClass *RC,
1103                                    unsigned Op0, bool Op0IsKill,
1104                                    const ConstantFP *FPImm) {
1105   unsigned ResultReg = createResultReg(RC);
1106   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
1107
1108   if (II.getNumDefs() >= 1)
1109     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
1110       .addReg(Op0, Op0IsKill * RegState::Kill)
1111       .addFPImm(FPImm);
1112   else {
1113     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
1114       .addReg(Op0, Op0IsKill * RegState::Kill)
1115       .addFPImm(FPImm);
1116     bool InsertedCopy = TII.copyRegToReg(*FuncInfo.MBB, FuncInfo.InsertPt,
1117                                          ResultReg, II.ImplicitDefs[0],
1118                                          RC, RC, DL);
1119     if (!InsertedCopy)
1120       ResultReg = 0;
1121   }
1122   return ResultReg;
1123 }
1124
1125 unsigned FastISel::FastEmitInst_rri(unsigned MachineInstOpcode,
1126                                     const TargetRegisterClass *RC,
1127                                     unsigned Op0, bool Op0IsKill,
1128                                     unsigned Op1, bool Op1IsKill,
1129                                     uint64_t Imm) {
1130   unsigned ResultReg = createResultReg(RC);
1131   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
1132
1133   if (II.getNumDefs() >= 1)
1134     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
1135       .addReg(Op0, Op0IsKill * RegState::Kill)
1136       .addReg(Op1, Op1IsKill * RegState::Kill)
1137       .addImm(Imm);
1138   else {
1139     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
1140       .addReg(Op0, Op0IsKill * RegState::Kill)
1141       .addReg(Op1, Op1IsKill * RegState::Kill)
1142       .addImm(Imm);
1143     bool InsertedCopy = TII.copyRegToReg(*FuncInfo.MBB, FuncInfo.InsertPt,
1144                                          ResultReg, II.ImplicitDefs[0],
1145                                          RC, RC, DL);
1146     if (!InsertedCopy)
1147       ResultReg = 0;
1148   }
1149   return ResultReg;
1150 }
1151
1152 unsigned FastISel::FastEmitInst_i(unsigned MachineInstOpcode,
1153                                   const TargetRegisterClass *RC,
1154                                   uint64_t Imm) {
1155   unsigned ResultReg = createResultReg(RC);
1156   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
1157
1158   if (II.getNumDefs() >= 1)
1159     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg).addImm(Imm);
1160   else {
1161     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II).addImm(Imm);
1162     bool InsertedCopy = TII.copyRegToReg(*FuncInfo.MBB, FuncInfo.InsertPt,
1163                                          ResultReg, II.ImplicitDefs[0],
1164                                          RC, RC, DL);
1165     if (!InsertedCopy)
1166       ResultReg = 0;
1167   }
1168   return ResultReg;
1169 }
1170
1171 unsigned FastISel::FastEmitInst_extractsubreg(MVT RetVT,
1172                                               unsigned Op0, bool Op0IsKill,
1173                                               uint32_t Idx) {
1174   const TargetRegisterClass* RC = MRI.getRegClass(Op0);
1175
1176   unsigned ResultReg = createResultReg(TLI.getRegClassFor(RetVT));
1177   const TargetInstrDesc &II = TII.get(TargetOpcode::EXTRACT_SUBREG);
1178
1179   if (II.getNumDefs() >= 1)
1180     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
1181       .addReg(Op0, Op0IsKill * RegState::Kill)
1182       .addImm(Idx);
1183   else {
1184     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
1185       .addReg(Op0, Op0IsKill * RegState::Kill)
1186       .addImm(Idx);
1187     bool InsertedCopy = TII.copyRegToReg(*FuncInfo.MBB, FuncInfo.InsertPt,
1188                                          ResultReg, II.ImplicitDefs[0],
1189                                          RC, RC, DL);
1190     if (!InsertedCopy)
1191       ResultReg = 0;
1192   }
1193   return ResultReg;
1194 }
1195
1196 /// FastEmitZExtFromI1 - Emit MachineInstrs to compute the value of Op
1197 /// with all but the least significant bit set to zero.
1198 unsigned FastISel::FastEmitZExtFromI1(MVT VT, unsigned Op0, bool Op0IsKill) {
1199   return FastEmit_ri(VT, VT, ISD::AND, Op0, Op0IsKill, 1);
1200 }
1201
1202 /// HandlePHINodesInSuccessorBlocks - Handle PHI nodes in successor blocks.
1203 /// Emit code to ensure constants are copied into registers when needed.
1204 /// Remember the virtual registers that need to be added to the Machine PHI
1205 /// nodes as input.  We cannot just directly add them, because expansion
1206 /// might result in multiple MBB's for one BB.  As such, the start of the
1207 /// BB might correspond to a different MBB than the end.
1208 bool FastISel::HandlePHINodesInSuccessorBlocks(const BasicBlock *LLVMBB) {
1209   const TerminatorInst *TI = LLVMBB->getTerminator();
1210
1211   SmallPtrSet<MachineBasicBlock *, 4> SuccsHandled;
1212   unsigned OrigNumPHINodesToUpdate = FuncInfo.PHINodesToUpdate.size();
1213
1214   // Check successor nodes' PHI nodes that expect a constant to be available
1215   // from this block.
1216   for (unsigned succ = 0, e = TI->getNumSuccessors(); succ != e; ++succ) {
1217     const BasicBlock *SuccBB = TI->getSuccessor(succ);
1218     if (!isa<PHINode>(SuccBB->begin())) continue;
1219     MachineBasicBlock *SuccMBB = FuncInfo.MBBMap[SuccBB];
1220
1221     // If this terminator has multiple identical successors (common for
1222     // switches), only handle each succ once.
1223     if (!SuccsHandled.insert(SuccMBB)) continue;
1224
1225     MachineBasicBlock::iterator MBBI = SuccMBB->begin();
1226
1227     // At this point we know that there is a 1-1 correspondence between LLVM PHI
1228     // nodes and Machine PHI nodes, but the incoming operands have not been
1229     // emitted yet.
1230     for (BasicBlock::const_iterator I = SuccBB->begin();
1231          const PHINode *PN = dyn_cast<PHINode>(I); ++I) {
1232
1233       // Ignore dead phi's.
1234       if (PN->use_empty()) continue;
1235
1236       // Only handle legal types. Two interesting things to note here. First,
1237       // by bailing out early, we may leave behind some dead instructions,
1238       // since SelectionDAG's HandlePHINodesInSuccessorBlocks will insert its
1239       // own moves. Second, this check is necessary becuase FastISel doesn't
1240       // use CreateRegs to create registers, so it always creates
1241       // exactly one register for each non-void instruction.
1242       EVT VT = TLI.getValueType(PN->getType(), /*AllowUnknown=*/true);
1243       if (VT == MVT::Other || !TLI.isTypeLegal(VT)) {
1244         // Promote MVT::i1.
1245         if (VT == MVT::i1)
1246           VT = TLI.getTypeToTransformTo(LLVMBB->getContext(), VT);
1247         else {
1248           FuncInfo.PHINodesToUpdate.resize(OrigNumPHINodesToUpdate);
1249           return false;
1250         }
1251       }
1252
1253       const Value *PHIOp = PN->getIncomingValueForBlock(LLVMBB);
1254
1255       // Set the DebugLoc for the copy. Prefer the location of the operand
1256       // if there is one; use the location of the PHI otherwise.
1257       DL = PN->getDebugLoc();
1258       if (const Instruction *Inst = dyn_cast<Instruction>(PHIOp))
1259         DL = Inst->getDebugLoc();
1260
1261       unsigned Reg = getRegForValue(PHIOp);
1262       if (Reg == 0) {
1263         FuncInfo.PHINodesToUpdate.resize(OrigNumPHINodesToUpdate);
1264         return false;
1265       }
1266       FuncInfo.PHINodesToUpdate.push_back(std::make_pair(MBBI++, Reg));
1267       DL = DebugLoc();
1268     }
1269   }
1270
1271   return true;
1272 }