lib/CodeGen/SelectionDAG/InstrEmitter.cpp

   1 //==--- InstrEmitter.cpp - Emit MachineInstrs for the SelectionDAG class ---==//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the Emit routines for the SelectionDAG class, which creates
  11 // MachineInstrs based on the decisions of the SelectionDAG instruction
  12 // selection.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #define DEBUG_TYPE "instr-emitter"
  17 #include "InstrEmitter.h"
  18 #include "SDNodeDbgValue.h"
  19 #include "llvm/CodeGen/MachineConstantPool.h"
  20 #include "llvm/CodeGen/MachineFunction.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/Target/TargetData.h"
  24 #include "llvm/Target/TargetMachine.h"
  25 #include "llvm/Target/TargetInstrInfo.h"
  26 #include "llvm/Target/TargetLowering.h"
  27 #include "llvm/ADT/Statistic.h"
  28 #include "llvm/Support/Debug.h"
  29 #include "llvm/Support/ErrorHandling.h"
  30 #include "llvm/Support/MathExtras.h"
  31 using namespace llvm;
  32
  33 /// CountResults - The results of target nodes have register or immediate
  34 /// operands first, then an optional chain, and optional glue operands (which do
  35 /// not go into the resulting MachineInstr).
  36 unsigned InstrEmitter::CountResults(SDNode *Node) {
  37   unsigned N = Node->getNumValues();
  38   while (N && Node->getValueType(N - 1) == MVT::Glue)
  39     --N;
  40   if (N && Node->getValueType(N - 1) == MVT::Other)
  41     --N;    // Skip over chain result.
  42   return N;
  43 }
  44
  45 /// CountOperands - The inputs to target nodes have any actual inputs first,
  46 /// followed by an optional chain operand, then an optional glue operand.
  47 /// Compute the number of actual operands that will go into the resulting
  48 /// MachineInstr.
  49 unsigned InstrEmitter::CountOperands(SDNode *Node) {
  50   unsigned N = Node->getNumOperands();
  51   while (N && Node->getOperand(N - 1).getValueType() == MVT::Glue)
  52     --N;
  53   if (N && Node->getOperand(N - 1).getValueType() == MVT::Other)
  54     --N; // Ignore chain if it exists.
  55   return N;
  56 }
  57
  58 /// EmitCopyFromReg - Generate machine code for an CopyFromReg node or an
  59 /// implicit physical register output.
  60 void InstrEmitter::
  61 EmitCopyFromReg(SDNode *Node, unsigned ResNo, bool IsClone, bool IsCloned,
  62                 unsigned SrcReg, DenseMap<SDValue, unsigned> &VRBaseMap) {
  63   unsigned VRBase = 0;
  64   if (TargetRegisterInfo::isVirtualRegister(SrcReg)) {
  65     // Just use the input register directly!
  66     SDValue Op(Node, ResNo);
  67     if (IsClone)
  68       VRBaseMap.erase(Op);
  69     bool isNew = VRBaseMap.insert(std::make_pair(Op, SrcReg)).second;
  70     (void)isNew; // Silence compiler warning.
  71     assert(isNew && "Node emitted out of order - early");
  72     return;
  73   }
  74
  75   // If the node is only used by a CopyToReg and the dest reg is a vreg, use
  76   // the CopyToReg'd destination register instead of creating a new vreg.
  77   bool MatchReg = true;
  78   const TargetRegisterClass *UseRC = NULL;
  79   EVT VT = Node->getValueType(ResNo);
  80
  81   // Stick to the preferred register classes for legal types.
  82   if (TLI->isTypeLegal(VT))
  83     UseRC = TLI->getRegClassFor(VT);
  84
  85   if (!IsClone && !IsCloned)
  86     for (SDNode::use_iterator UI = Node->use_begin(), E = Node->use_end();
  87          UI != E; ++UI) {
  88       SDNode *User = *UI;
  89       bool Match = true;
  90       if (User->getOpcode() == ISD::CopyToReg &&
  91           User->getOperand(2).getNode() == Node &&
  92           User->getOperand(2).getResNo() == ResNo) {
  93         unsigned DestReg = cast<RegisterSDNode>(User->getOperand(1))->getReg();
  94         if (TargetRegisterInfo::isVirtualRegister(DestReg)) {
  95           VRBase = DestReg;
  96           Match = false;
  97         } else if (DestReg != SrcReg)
  98           Match = false;
  99       } else {
 100         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
 101           SDValue Op = User->getOperand(i);
 102           if (Op.getNode() != Node || Op.getResNo() != ResNo)
 103             continue;
 104           EVT VT = Node->getValueType(Op.getResNo());
 105           if (VT == MVT::Other || VT == MVT::Glue)
 106             continue;
 107           Match = false;
 108           if (User->isMachineOpcode()) {
 109             const MCInstrDesc &II = TII->get(User->getMachineOpcode());
 110             const TargetRegisterClass *RC = 0;
 111             if (i+II.getNumDefs() < II.getNumOperands())
 112               RC = TII->getRegClass(II, i+II.getNumDefs(), TRI);
 113             if (!UseRC)
 114               UseRC = RC;
 115             else if (RC) {
 116               const TargetRegisterClass *ComRC =
 117                 TRI->getCommonSubClass(UseRC, RC);
 118               // If multiple uses expect disjoint register classes, we emit
 119               // copies in AddRegisterOperand.
 120               if (ComRC)
 121                 UseRC = ComRC;
 122             }
 123           }
 124         }
 125       }
 126       MatchReg &= Match;
 127       if (VRBase)
 128         break;
 129     }
 130
 131   const TargetRegisterClass *SrcRC = 0, *DstRC = 0;
 132   SrcRC = TRI->getMinimalPhysRegClass(SrcReg, VT);
 133
 134   // Figure out the register class to create for the destreg.
 135   if (VRBase) {
 136     DstRC = MRI->getRegClass(VRBase);
 137   } else if (UseRC) {
 138     assert(UseRC->hasType(VT) && "Incompatible phys register def and uses!");
 139     DstRC = UseRC;
 140   } else {
 141     DstRC = TLI->getRegClassFor(VT);
 142   }
 143
 144   // If all uses are reading from the src physical register and copying the
 145   // register is either impossible or very expensive, then don't create a copy.
 146   if (MatchReg && SrcRC->getCopyCost() < 0) {
 147     VRBase = SrcReg;
 148   } else {
 149     // Create the reg, emit the copy.
 150     VRBase = MRI->createVirtualRegister(DstRC);
 151     BuildMI(*MBB, InsertPos, Node->getDebugLoc(), TII->get(TargetOpcode::COPY),
 152             VRBase).addReg(SrcReg);
 153   }
 154
 155   SDValue Op(Node, ResNo);
 156   if (IsClone)
 157     VRBaseMap.erase(Op);
 158   bool isNew = VRBaseMap.insert(std::make_pair(Op, VRBase)).second;
 159   (void)isNew; // Silence compiler warning.
 160   assert(isNew && "Node emitted out of order - early");
 161 }
 162
 163 /// getDstOfCopyToRegUse - If the only use of the specified result number of
 164 /// node is a CopyToReg, return its destination register. Return 0 otherwise.
 165 unsigned InstrEmitter::getDstOfOnlyCopyToRegUse(SDNode *Node,
 166                                                 unsigned ResNo) const {
 167   if (!Node->hasOneUse())
 168     return 0;
 169
 170   SDNode *User = *Node->use_begin();
 171   if (User->getOpcode() == ISD::CopyToReg &&
 172       User->getOperand(2).getNode() == Node &&
 173       User->getOperand(2).getResNo() == ResNo) {
 174     unsigned Reg = cast<RegisterSDNode>(User->getOperand(1))->getReg();
 175     if (TargetRegisterInfo::isVirtualRegister(Reg))
 176       return Reg;
 177   }
 178   return 0;
 179 }
 180
 181 void InstrEmitter::CreateVirtualRegisters(SDNode *Node, MachineInstr *MI,
 182                                        const MCInstrDesc &II,
 183                                        bool IsClone, bool IsCloned,
 184                                        DenseMap<SDValue, unsigned> &VRBaseMap) {
 185   assert(Node->getMachineOpcode() != TargetOpcode::IMPLICIT_DEF &&
 186          "IMPLICIT_DEF should have been handled as a special case elsewhere!");
 187
 188   for (unsigned i = 0; i < II.getNumDefs(); ++i) {
 189     // If the specific node value is only used by a CopyToReg and the dest reg
 190     // is a vreg in the same register class, use the CopyToReg'd destination
 191     // register instead of creating a new vreg.
 192     unsigned VRBase = 0;
 193     const TargetRegisterClass *RC = TII->getRegClass(II, i, TRI);
 194     if (II.OpInfo[i].isOptionalDef()) {
 195       // Optional def must be a physical register.
 196       unsigned NumResults = CountResults(Node);
 197       VRBase = cast<RegisterSDNode>(Node->getOperand(i-NumResults))->getReg();
 198       assert(TargetRegisterInfo::isPhysicalRegister(VRBase));
 199       MI->addOperand(MachineOperand::CreateReg(VRBase, true));
 200     }
 201
 202     if (!VRBase && !IsClone && !IsCloned)
 203       for (SDNode::use_iterator UI = Node->use_begin(), E = Node->use_end();
 204            UI != E; ++UI) {
 205         SDNode *User = *UI;
 206         if (User->getOpcode() == ISD::CopyToReg &&
 207             User->getOperand(2).getNode() == Node &&
 208             User->getOperand(2).getResNo() == i) {
 209           unsigned Reg = cast<RegisterSDNode>(User->getOperand(1))->getReg();
 210           if (TargetRegisterInfo::isVirtualRegister(Reg)) {
 211             const TargetRegisterClass *RegRC = MRI->getRegClass(Reg);
 212             if (RegRC == RC) {
 213               VRBase = Reg;
 214               MI->addOperand(MachineOperand::CreateReg(Reg, true));
 215               break;
 216             }
 217           }
 218         }
 219       }
 220
 221     // Create the result registers for this node and add the result regs to
 222     // the machine instruction.
 223     if (VRBase == 0) {
 224       assert(RC && "Isn't a register operand!");
 225       VRBase = MRI->createVirtualRegister(RC);
 226       MI->addOperand(MachineOperand::CreateReg(VRBase, true));
 227     }
 228
 229     SDValue Op(Node, i);
 230     if (IsClone)
 231       VRBaseMap.erase(Op);
 232     bool isNew = VRBaseMap.insert(std::make_pair(Op, VRBase)).second;
 233     (void)isNew; // Silence compiler warning.
 234     assert(isNew && "Node emitted out of order - early");
 235   }
 236 }
 237
 238 /// getVR - Return the virtual register corresponding to the specified result
 239 /// of the specified node.
 240 unsigned InstrEmitter::getVR(SDValue Op,
 241                              DenseMap<SDValue, unsigned> &VRBaseMap) {
 242   if (Op.isMachineOpcode() &&
 243       Op.getMachineOpcode() == TargetOpcode::IMPLICIT_DEF) {
 244     // Add an IMPLICIT_DEF instruction before every use.
 245     unsigned VReg = getDstOfOnlyCopyToRegUse(Op.getNode(), Op.getResNo());
 246     // IMPLICIT_DEF can produce any type of result so its MCInstrDesc
 247     // does not include operand register class info.
 248     if (!VReg) {
 249       const TargetRegisterClass *RC = TLI->getRegClassFor(Op.getValueType());
 250       VReg = MRI->createVirtualRegister(RC);
 251     }
 252     BuildMI(*MBB, InsertPos, Op.getDebugLoc(),
 253             TII->get(TargetOpcode::IMPLICIT_DEF), VReg);
 254     return VReg;
 255   }
 256
 257   DenseMap<SDValue, unsigned>::iterator I = VRBaseMap.find(Op);
 258   assert(I != VRBaseMap.end() && "Node emitted out of order - late");
 259   return I->second;
 260 }
 261
 262
 263 /// AddRegisterOperand - Add the specified register as an operand to the
 264 /// specified machine instr. Insert register copies if the register is
 265 /// not in the required register class.
 266 void
 267 InstrEmitter::AddRegisterOperand(MachineInstr *MI, SDValue Op,
 268                                  unsigned IIOpNum,
 269                                  const MCInstrDesc *II,
 270                                  DenseMap<SDValue, unsigned> &VRBaseMap,
 271                                  bool IsDebug, bool IsClone, bool IsCloned) {
 272   assert(Op.getValueType() != MVT::Other &&
 273          Op.getValueType() != MVT::Glue &&
 274          "Chain and glue operands should occur at end of operand list!");
 275   // Get/emit the operand.
 276   unsigned VReg = getVR(Op, VRBaseMap);
 277   assert(TargetRegisterInfo::isVirtualRegister(VReg) && "Not a vreg?");
 278
 279   const MCInstrDesc &MCID = MI->getDesc();
 280   bool isOptDef = IIOpNum < MCID.getNumOperands() &&
 281     MCID.OpInfo[IIOpNum].isOptionalDef();
 282
 283   // If the instruction requires a register in a different class, create
 284   // a new virtual register and copy the value into it, but first attempt to
 285   // shrink VReg's register class within reason.  For example, if VReg == GR32
 286   // and II requires a GR32_NOSP, just constrain VReg to GR32_NOSP.
 287   const unsigned MinRCSize = 4;
 288   if (II) {
 289     const TargetRegisterClass *DstRC = 0;
 290     if (IIOpNum < II->getNumOperands())
 291       DstRC = TII->getRegClass(*II, IIOpNum, TRI);
 292     assert((DstRC || (MCID.isVariadic() && IIOpNum >= MCID.getNumOperands())) &&
 293            "Don't have operand info for this instruction!");
 294     if (DstRC && !MRI->constrainRegClass(VReg, DstRC, MinRCSize)) {
 295       unsigned NewVReg = MRI->createVirtualRegister(DstRC);
 296       BuildMI(*MBB, InsertPos, Op.getNode()->getDebugLoc(),
 297               TII->get(TargetOpcode::COPY), NewVReg).addReg(VReg);
 298       VReg = NewVReg;
 299     }
 300   }
 301
 302   // If this value has only one use, that use is a kill. This is a
 303   // conservative approximation. InstrEmitter does trivial coalescing
 304   // with CopyFromReg nodes, so don't emit kill flags for them.
 305   // Avoid kill flags on Schedule cloned nodes, since there will be
 306   // multiple uses.
 307   // Tied operands are never killed, so we need to check that. And that
 308   // means we need to determine the index of the operand.
 309   bool isKill = Op.hasOneUse() &&
 310                 Op.getNode()->getOpcode() != ISD::CopyFromReg &&
 311                 !IsDebug &&
 312                 !(IsClone || IsCloned);
 313   if (isKill) {
 314     unsigned Idx = MI->getNumOperands();
 315     while (Idx > 0 &&
 316            MI->getOperand(Idx-1).isReg() && MI->getOperand(Idx-1).isImplicit())
 317       --Idx;
 318     bool isTied = MI->getDesc().getOperandConstraint(Idx, MCOI::TIED_TO) != -1;
 319     if (isTied)
 320       isKill = false;
 321   }
 322
 323   MI->addOperand(MachineOperand::CreateReg(VReg, isOptDef,
 324                                            false/*isImp*/, isKill,
 325                                            false/*isDead*/, false/*isUndef*/,
 326                                            false/*isEarlyClobber*/,
 327                                            0/*SubReg*/, IsDebug));
 328 }
 329
 330 /// AddOperand - Add the specified operand to the specified machine instr.  II
 331 /// specifies the instruction information for the node, and IIOpNum is the
 332 /// operand number (in the II) that we are adding. IIOpNum and II are used for
 333 /// assertions only.
 334 void InstrEmitter::AddOperand(MachineInstr *MI, SDValue Op,
 335                               unsigned IIOpNum,
 336                               const MCInstrDesc *II,
 337                               DenseMap<SDValue, unsigned> &VRBaseMap,
 338                               bool IsDebug, bool IsClone, bool IsCloned) {
 339   if (Op.isMachineOpcode()) {
 340     AddRegisterOperand(MI, Op, IIOpNum, II, VRBaseMap,
 341                        IsDebug, IsClone, IsCloned);
 342   } else if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
 343     MI->addOperand(MachineOperand::CreateImm(C->getSExtValue()));
 344   } else if (ConstantFPSDNode *F = dyn_cast<ConstantFPSDNode>(Op)) {
 345     const ConstantFP *CFP = F->getConstantFPValue();
 346     MI->addOperand(MachineOperand::CreateFPImm(CFP));
 347   } else if (RegisterSDNode *R = dyn_cast<RegisterSDNode>(Op)) {
 348     MI->addOperand(MachineOperand::CreateReg(R->getReg(), false));
 349   } else if (GlobalAddressSDNode *TGA = dyn_cast<GlobalAddressSDNode>(Op)) {
 350     MI->addOperand(MachineOperand::CreateGA(TGA->getGlobal(), TGA->getOffset(),
 351                                             TGA->getTargetFlags()));
 352   } else if (BasicBlockSDNode *BBNode = dyn_cast<BasicBlockSDNode>(Op)) {
 353     MI->addOperand(MachineOperand::CreateMBB(BBNode->getBasicBlock()));
 354   } else if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(Op)) {
 355     MI->addOperand(MachineOperand::CreateFI(FI->getIndex()));
 356   } else if (JumpTableSDNode *JT = dyn_cast<JumpTableSDNode>(Op)) {
 357     MI->addOperand(MachineOperand::CreateJTI(JT->getIndex(),
 358                                              JT->getTargetFlags()));
 359   } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op)) {
 360     int Offset = CP->getOffset();
 361     unsigned Align = CP->getAlignment();
 362     Type *Type = CP->getType();
 363     // MachineConstantPool wants an explicit alignment.
 364     if (Align == 0) {
 365       Align = TM->getTargetData()->getPrefTypeAlignment(Type);
 366       if (Align == 0) {
 367         // Alignment of vector types.  FIXME!
 368         Align = TM->getTargetData()->getTypeAllocSize(Type);
 369       }
 370     }
 371
 372     unsigned Idx;
 373     MachineConstantPool *MCP = MF->getConstantPool();
 374     if (CP->isMachineConstantPoolEntry())
 375       Idx = MCP->getConstantPoolIndex(CP->getMachineCPVal(), Align);
 376     else
 377       Idx = MCP->getConstantPoolIndex(CP->getConstVal(), Align);
 378     MI->addOperand(MachineOperand::CreateCPI(Idx, Offset,
 379                                              CP->getTargetFlags()));
 380   } else if (ExternalSymbolSDNode *ES = dyn_cast<ExternalSymbolSDNode>(Op)) {
 381     MI->addOperand(MachineOperand::CreateES(ES->getSymbol(),
 382                                             ES->getTargetFlags()));
 383   } else if (BlockAddressSDNode *BA = dyn_cast<BlockAddressSDNode>(Op)) {
 384     MI->addOperand(MachineOperand::CreateBA(BA->getBlockAddress(),
 385                                             BA->getTargetFlags()));
 386   } else {
 387     assert(Op.getValueType() != MVT::Other &&
 388            Op.getValueType() != MVT::Glue &&
 389            "Chain and glue operands should occur at end of operand list!");
 390     AddRegisterOperand(MI, Op, IIOpNum, II, VRBaseMap,
 391                        IsDebug, IsClone, IsCloned);
 392   }
 393 }
 394
 395 /// getSuperRegisterRegClass - Returns the register class of a superreg A whose
 396 /// "SubIdx"'th sub-register class is the specified register class and whose
 397 /// type matches the specified type.
 398 static const TargetRegisterClass*
 399 getSuperRegisterRegClass(const TargetRegisterClass *TRC,
 400                          unsigned SubIdx, EVT VT) {
 401   // Pick the register class of the superegister for this type
 402   for (TargetRegisterInfo::regclass_iterator I = TRC->superregclasses_begin(),
 403          E = TRC->superregclasses_end(); I != E; ++I)
 404     if ((*I)->hasType(VT) && (*I)->getSubRegisterRegClass(SubIdx) == TRC)
 405       return *I;
 406   assert(false && "Couldn't find the register class");
 407   return 0;
 408 }
 409
 410 /// EmitSubregNode - Generate machine code for subreg nodes.
 411 ///
 412 void InstrEmitter::EmitSubregNode(SDNode *Node,
 413                                   DenseMap<SDValue, unsigned> &VRBaseMap,
 414                                   bool IsClone, bool IsCloned) {
 415   unsigned VRBase = 0;
 416   unsigned Opc = Node->getMachineOpcode();
 417
 418   // If the node is only used by a CopyToReg and the dest reg is a vreg, use
 419   // the CopyToReg'd destination register instead of creating a new vreg.
 420   for (SDNode::use_iterator UI = Node->use_begin(), E = Node->use_end();
 421        UI != E; ++UI) {
 422     SDNode *User = *UI;
 423     if (User->getOpcode() == ISD::CopyToReg &&
 424         User->getOperand(2).getNode() == Node) {
 425       unsigned DestReg = cast<RegisterSDNode>(User->getOperand(1))->getReg();
 426       if (TargetRegisterInfo::isVirtualRegister(DestReg)) {
 427         VRBase = DestReg;
 428         break;
 429       }
 430     }
 431   }
 432
 433   if (Opc == TargetOpcode::EXTRACT_SUBREG) {
 434     // EXTRACT_SUBREG is lowered as %dst = COPY %src:sub
 435     unsigned SubIdx = cast<ConstantSDNode>(Node->getOperand(1))->getZExtValue();
 436
 437     // Figure out the register class to create for the destreg.
 438     unsigned VReg = getVR(Node->getOperand(0), VRBaseMap);
 439     MachineInstr *DefMI = MRI->getVRegDef(VReg);
 440     unsigned SrcReg, DstReg, DefSubIdx;
 441     if (DefMI &&
 442         TII->isCoalescableExtInstr(*DefMI, SrcReg, DstReg, DefSubIdx) &&
 443         SubIdx == DefSubIdx) {
 444       // Optimize these:
 445       // r1025 = s/zext r1024, 4
 446       // r1026 = extract_subreg r1025, 4
 447       // to a copy
 448       // r1026 = copy r1024
 449       const TargetRegisterClass *TRC = MRI->getRegClass(SrcReg);
 450       VRBase = MRI->createVirtualRegister(TRC);
 451       BuildMI(*MBB, InsertPos, Node->getDebugLoc(),
 452               TII->get(TargetOpcode::COPY), VRBase).addReg(SrcReg);
 453     } else {
 454       const TargetRegisterClass *TRC = MRI->getRegClass(VReg);
 455       const TargetRegisterClass *SRC = TRC->getSubRegisterRegClass(SubIdx);
 456       assert(SRC && "Invalid subregister index in EXTRACT_SUBREG");
 457
 458       // Figure out the register class to create for the destreg.
 459       // Note that if we're going to directly use an existing register,
 460       // it must be precisely the required class, and not a subclass
 461       // thereof.
 462       if (VRBase == 0 || SRC != MRI->getRegClass(VRBase)) {
 463         // Create the reg
 464         assert(SRC && "Couldn't find source register class");
 465         VRBase = MRI->createVirtualRegister(SRC);
 466       }
 467
 468       // Create the extract_subreg machine instruction.
 469       MachineInstr *MI = BuildMI(*MF, Node->getDebugLoc(),
 470                                  TII->get(TargetOpcode::COPY), VRBase);
 471
 472       // Add source, and subreg index
 473       AddOperand(MI, Node->getOperand(0), 0, 0, VRBaseMap, /*IsDebug=*/false,
 474                  IsClone, IsCloned);
 475       assert(TargetRegisterInfo::isVirtualRegister(MI->getOperand(1).getReg())&&
 476              "Cannot yet extract from physregs");
 477       MI->getOperand(1).setSubReg(SubIdx);
 478       MBB->insert(InsertPos, MI);
 479     }
 480   } else if (Opc == TargetOpcode::INSERT_SUBREG ||
 481              Opc == TargetOpcode::SUBREG_TO_REG) {
 482     SDValue N0 = Node->getOperand(0);
 483     SDValue N1 = Node->getOperand(1);
 484     SDValue N2 = Node->getOperand(2);
 485     unsigned SubReg = getVR(N1, VRBaseMap);
 486     unsigned SubIdx = cast<ConstantSDNode>(N2)->getZExtValue();
 487     const TargetRegisterClass *TRC = MRI->getRegClass(SubReg);
 488     const TargetRegisterClass *SRC =
 489       getSuperRegisterRegClass(TRC, SubIdx, Node->getValueType(0));
 490
 491     // Figure out the register class to create for the destreg.
 492     // Note that if we're going to directly use an existing register,
 493     // it must be precisely the required class, and not a subclass
 494     // thereof.
 495     if (VRBase == 0 || SRC != MRI->getRegClass(VRBase)) {
 496       // Create the reg
 497       assert(SRC && "Couldn't find source register class");
 498       VRBase = MRI->createVirtualRegister(SRC);
 499     }
 500
 501     // Create the insert_subreg or subreg_to_reg machine instruction.
 502     MachineInstr *MI = BuildMI(*MF, Node->getDebugLoc(), TII->get(Opc));
 503     MI->addOperand(MachineOperand::CreateReg(VRBase, true));
 504
 505     // If creating a subreg_to_reg, then the first input operand
 506     // is an implicit value immediate, otherwise it's a register
 507     if (Opc == TargetOpcode::SUBREG_TO_REG) {
 508       const ConstantSDNode *SD = cast<ConstantSDNode>(N0);
 509       MI->addOperand(MachineOperand::CreateImm(SD->getZExtValue()));
 510     } else
 511       AddOperand(MI, N0, 0, 0, VRBaseMap, /*IsDebug=*/false,
 512                  IsClone, IsCloned);
 513     // Add the subregster being inserted
 514     AddOperand(MI, N1, 0, 0, VRBaseMap, /*IsDebug=*/false,
 515                IsClone, IsCloned);
 516     MI->addOperand(MachineOperand::CreateImm(SubIdx));
 517     MBB->insert(InsertPos, MI);
 518   } else
 519     llvm_unreachable("Node is not insert_subreg, extract_subreg, or subreg_to_reg");
 520
 521   SDValue Op(Node, 0);
 522   bool isNew = VRBaseMap.insert(std::make_pair(Op, VRBase)).second;
 523   (void)isNew; // Silence compiler warning.
 524   assert(isNew && "Node emitted out of order - early");
 525 }
 526
 527 /// EmitCopyToRegClassNode - Generate machine code for COPY_TO_REGCLASS nodes.
 528 /// COPY_TO_REGCLASS is just a normal copy, except that the destination
 529 /// register is constrained to be in a particular register class.
 530 ///
 531 void
 532 InstrEmitter::EmitCopyToRegClassNode(SDNode *Node,
 533                                      DenseMap<SDValue, unsigned> &VRBaseMap) {
 534   unsigned VReg = getVR(Node->getOperand(0), VRBaseMap);
 535
 536   // Create the new VReg in the destination class and emit a copy.
 537   unsigned DstRCIdx = cast<ConstantSDNode>(Node->getOperand(1))->getZExtValue();
 538   const TargetRegisterClass *DstRC = TRI->getRegClass(DstRCIdx);
 539   unsigned NewVReg = MRI->createVirtualRegister(DstRC);
 540   BuildMI(*MBB, InsertPos, Node->getDebugLoc(), TII->get(TargetOpcode::COPY),
 541     NewVReg).addReg(VReg);
 542
 543   SDValue Op(Node, 0);
 544   bool isNew = VRBaseMap.insert(std::make_pair(Op, NewVReg)).second;
 545   (void)isNew; // Silence compiler warning.
 546   assert(isNew && "Node emitted out of order - early");
 547 }
 548
 549 /// EmitRegSequence - Generate machine code for REG_SEQUENCE nodes.
 550 ///
 551 void InstrEmitter::EmitRegSequence(SDNode *Node,
 552                                   DenseMap<SDValue, unsigned> &VRBaseMap,
 553                                   bool IsClone, bool IsCloned) {
 554   unsigned DstRCIdx = cast<ConstantSDNode>(Node->getOperand(0))->getZExtValue();
 555   const TargetRegisterClass *RC = TRI->getRegClass(DstRCIdx);
 556   unsigned NewVReg = MRI->createVirtualRegister(RC);
 557   MachineInstr *MI = BuildMI(*MF, Node->getDebugLoc(),
 558                              TII->get(TargetOpcode::REG_SEQUENCE), NewVReg);
 559   unsigned NumOps = Node->getNumOperands();
 560   assert((NumOps & 1) == 1 &&
 561          "REG_SEQUENCE must have an odd number of operands!");
 562   const MCInstrDesc &II = TII->get(TargetOpcode::REG_SEQUENCE);
 563   for (unsigned i = 1; i != NumOps; ++i) {
 564     SDValue Op = Node->getOperand(i);
 565     if ((i & 1) == 0) {
 566       unsigned SubIdx = cast<ConstantSDNode>(Op)->getZExtValue();
 567       unsigned SubReg = getVR(Node->getOperand(i-1), VRBaseMap);
 568       const TargetRegisterClass *TRC = MRI->getRegClass(SubReg);
 569       const TargetRegisterClass *SRC =
 570         TRI->getMatchingSuperRegClass(RC, TRC, SubIdx);
 571       if (SRC && SRC != RC) {
 572         MRI->setRegClass(NewVReg, SRC);
 573         RC = SRC;
 574       }
 575     }
 576     AddOperand(MI, Op, i+1, &II, VRBaseMap, /*IsDebug=*/false,
 577                IsClone, IsCloned);
 578   }
 579
 580   MBB->insert(InsertPos, MI);
 581   SDValue Op(Node, 0);
 582   bool isNew = VRBaseMap.insert(std::make_pair(Op, NewVReg)).second;
 583   (void)isNew; // Silence compiler warning.
 584   assert(isNew && "Node emitted out of order - early");
 585 }
 586
 587 /// EmitDbgValue - Generate machine instruction for a dbg_value node.
 588 ///
 589 MachineInstr *
 590 InstrEmitter::EmitDbgValue(SDDbgValue *SD,
 591                            DenseMap<SDValue, unsigned> &VRBaseMap) {
 592   uint64_t Offset = SD->getOffset();
 593   MDNode* MDPtr = SD->getMDPtr();
 594   DebugLoc DL = SD->getDebugLoc();
 595
 596   if (SD->getKind() == SDDbgValue::FRAMEIX) {
 597     // Stack address; this needs to be lowered in target-dependent fashion.
 598     // EmitTargetCodeForFrameDebugValue is responsible for allocation.
 599     unsigned FrameIx = SD->getFrameIx();
 600     return TII->emitFrameIndexDebugValue(*MF, FrameIx, Offset, MDPtr, DL);
 601   }
 602   // Otherwise, we're going to create an instruction here.
 603   const MCInstrDesc &II = TII->get(TargetOpcode::DBG_VALUE);
 604   MachineInstrBuilder MIB = BuildMI(*MF, DL, II);
 605   if (SD->getKind() == SDDbgValue::SDNODE) {
 606     SDNode *Node = SD->getSDNode();
 607     SDValue Op = SDValue(Node, SD->getResNo());
 608     // It's possible we replaced this SDNode with other(s) and therefore
 609     // didn't generate code for it.  It's better to catch these cases where
 610     // they happen and transfer the debug info, but trying to guarantee that
 611     // in all cases would be very fragile; this is a safeguard for any
 612     // that were missed.
 613     DenseMap<SDValue, unsigned>::iterator I = VRBaseMap.find(Op);
 614     if (I==VRBaseMap.end())
 615       MIB.addReg(0U);       // undef
 616     else
 617       AddOperand(&*MIB, Op, (*MIB).getNumOperands(), &II, VRBaseMap,
 618                  /*IsDebug=*/true, /*IsClone=*/false, /*IsCloned=*/false);
 619   } else if (SD->getKind() == SDDbgValue::CONST) {
 620     const Value *V = SD->getConst();
 621     if (const ConstantInt *CI = dyn_cast<ConstantInt>(V)) {
 622       if (CI->getBitWidth() > 64)
 623         MIB.addCImm(CI);
 624       else
 625         MIB.addImm(CI->getSExtValue());
 626     } else if (const ConstantFP *CF = dyn_cast<ConstantFP>(V)) {
 627       MIB.addFPImm(CF);
 628     } else {
 629       // Could be an Undef.  In any case insert an Undef so we can see what we
 630       // dropped.
 631       MIB.addReg(0U);
 632     }
 633   } else {
 634     // Insert an Undef so we can see what we dropped.
 635     MIB.addReg(0U);
 636   }
 637
 638   MIB.addImm(Offset).addMetadata(MDPtr);
 639   return &*MIB;
 640 }
 641
 642 /// EmitMachineNode - Generate machine code for a target-specific node and
 643 /// needed dependencies.
 644 ///
 645 void InstrEmitter::
 646 EmitMachineNode(SDNode *Node, bool IsClone, bool IsCloned,
 647                 DenseMap<SDValue, unsigned> &VRBaseMap) {
 648   unsigned Opc = Node->getMachineOpcode();
 649
 650   // Handle subreg insert/extract specially
 651   if (Opc == TargetOpcode::EXTRACT_SUBREG ||
 652       Opc == TargetOpcode::INSERT_SUBREG ||
 653       Opc == TargetOpcode::SUBREG_TO_REG) {
 654     EmitSubregNode(Node, VRBaseMap, IsClone, IsCloned);
 655     return;
 656   }
 657
 658   // Handle COPY_TO_REGCLASS specially.
 659   if (Opc == TargetOpcode::COPY_TO_REGCLASS) {
 660     EmitCopyToRegClassNode(Node, VRBaseMap);
 661     return;
 662   }
 663
 664   // Handle REG_SEQUENCE specially.
 665   if (Opc == TargetOpcode::REG_SEQUENCE) {
 666     EmitRegSequence(Node, VRBaseMap, IsClone, IsCloned);
 667     return;
 668   }
 669
 670   if (Opc == TargetOpcode::IMPLICIT_DEF)
 671     // We want a unique VR for each IMPLICIT_DEF use.
 672     return;
 673
 674   const MCInstrDesc &II = TII->get(Opc);
 675   unsigned NumResults = CountResults(Node);
 676   unsigned NodeOperands = CountOperands(Node);
 677   bool HasPhysRegOuts = NumResults > II.getNumDefs() && II.getImplicitDefs()!=0;
 678 #ifndef NDEBUG
 679   unsigned NumMIOperands = NodeOperands + NumResults;
 680   if (II.isVariadic())
 681     assert(NumMIOperands >= II.getNumOperands() &&
 682            "Too few operands for a variadic node!");
 683   else
 684     assert(NumMIOperands >= II.getNumOperands() &&
 685            NumMIOperands <= II.getNumOperands()+II.getNumImplicitDefs() &&
 686            "#operands for dag node doesn't match .td file!");
 687 #endif
 688
 689   // Create the new machine instruction.
 690   MachineInstr *MI = BuildMI(*MF, Node->getDebugLoc(), II);
 691
 692   // The MachineInstr constructor adds implicit-def operands. Scan through
 693   // these to determine which are dead.
 694   if (MI->getNumOperands() != 0 &&
 695       Node->getValueType(Node->getNumValues()-1) == MVT::Glue) {
 696     // First, collect all used registers.
 697     SmallVector<unsigned, 8> UsedRegs;
 698     for (SDNode *F = Node->getGluedUser(); F; F = F->getGluedUser())
 699       if (F->getOpcode() == ISD::CopyFromReg)
 700         UsedRegs.push_back(cast<RegisterSDNode>(F->getOperand(1))->getReg());
 701       else {
 702         // Collect declared implicit uses.
 703         const MCInstrDesc &MCID = TII->get(F->getMachineOpcode());
 704         UsedRegs.append(MCID.getImplicitUses(),
 705                         MCID.getImplicitUses() + MCID.getNumImplicitUses());
 706         // In addition to declared implicit uses, we must also check for
 707         // direct RegisterSDNode operands.
 708         for (unsigned i = 0, e = F->getNumOperands(); i != e; ++i)
 709           if (RegisterSDNode *R = dyn_cast<RegisterSDNode>(F->getOperand(i))) {
 710             unsigned Reg = R->getReg();
 711             if (TargetRegisterInfo::isPhysicalRegister(Reg))
 712               UsedRegs.push_back(Reg);
 713           }
 714       }
 715     // Then mark unused registers as dead.
 716     MI->setPhysRegsDeadExcept(UsedRegs, *TRI);
 717   }
 718
 719   // Add result register values for things that are defined by this
 720   // instruction.
 721   if (NumResults)
 722     CreateVirtualRegisters(Node, MI, II, IsClone, IsCloned, VRBaseMap);
 723
 724   // Emit all of the actual operands of this instruction, adding them to the
 725   // instruction as appropriate.
 726   bool HasOptPRefs = II.getNumDefs() > NumResults;
 727   assert((!HasOptPRefs || !HasPhysRegOuts) &&
 728          "Unable to cope with optional defs and phys regs defs!");
 729   unsigned NumSkip = HasOptPRefs ? II.getNumDefs() - NumResults : 0;
 730   for (unsigned i = NumSkip; i != NodeOperands; ++i)
 731     AddOperand(MI, Node->getOperand(i), i-NumSkip+II.getNumDefs(), &II,
 732                VRBaseMap, /*IsDebug=*/false, IsClone, IsCloned);
 733
 734   // Transfer all of the memory reference descriptions of this instruction.
 735   MI->setMemRefs(cast<MachineSDNode>(Node)->memoperands_begin(),
 736                  cast<MachineSDNode>(Node)->memoperands_end());
 737
 738   // Insert the instruction into position in the block. This needs to
 739   // happen before any custom inserter hook is called so that the
 740   // hook knows where in the block to insert the replacement code.
 741   MBB->insert(InsertPos, MI);
 742
 743   // Additional results must be physical register defs.
 744   if (HasPhysRegOuts) {
 745     for (unsigned i = II.getNumDefs(); i < NumResults; ++i) {
 746       unsigned Reg = II.getImplicitDefs()[i - II.getNumDefs()];
 747       if (Node->hasAnyUseOfValue(i))
 748         EmitCopyFromReg(Node, i, IsClone, IsCloned, Reg, VRBaseMap);
 749       // If there are no uses, mark the register as dead now, so that
 750       // MachineLICM/Sink can see that it's dead. Don't do this if the
 751       // node has a Glue value, for the benefit of targets still using
 752       // Glue for values in physregs.
 753       else if (Node->getValueType(Node->getNumValues()-1) != MVT::Glue)
 754         MI->addRegisterDead(Reg, TRI);
 755     }
 756   }
 757
 758   // If the instruction has implicit defs and the node doesn't, mark the
 759   // implicit def as dead.  If the node has any glue outputs, we don't do this
 760   // because we don't know what implicit defs are being used by glued nodes.
 761   if (Node->getValueType(Node->getNumValues()-1) != MVT::Glue)
 762     if (const unsigned *IDList = II.getImplicitDefs()) {
 763       for (unsigned i = NumResults, e = II.getNumDefs()+II.getNumImplicitDefs();
 764            i != e; ++i)
 765         MI->addRegisterDead(IDList[i-II.getNumDefs()], TRI);
 766     }
 767
 768   // Run post-isel target hook to adjust this instruction if needed.
 769 #ifdef NDEBUG
 770   if (II.hasPostISelHook())
 771 #endif
 772     TLI->AdjustInstrPostInstrSelection(MI, Node);
 773 }
 774
 775 /// EmitSpecialNode - Generate machine code for a target-independent node and
 776 /// needed dependencies.
 777 void InstrEmitter::
 778 EmitSpecialNode(SDNode *Node, bool IsClone, bool IsCloned,
 779                 DenseMap<SDValue, unsigned> &VRBaseMap) {
 780   switch (Node->getOpcode()) {
 781   default:
 782 #ifndef NDEBUG
 783     Node->dump();
 784 #endif
 785     llvm_unreachable("This target-independent node should have been selected!");
 786     break;
 787   case ISD::EntryToken:
 788     llvm_unreachable("EntryToken should have been excluded from the schedule!");
 789     break;
 790   case ISD::MERGE_VALUES:
 791   case ISD::TokenFactor: // fall thru
 792     break;
 793   case ISD::CopyToReg: {
 794     unsigned SrcReg;
 795     SDValue SrcVal = Node->getOperand(2);
 796     if (RegisterSDNode *R = dyn_cast<RegisterSDNode>(SrcVal))
 797       SrcReg = R->getReg();
 798     else
 799       SrcReg = getVR(SrcVal, VRBaseMap);
 800
 801     unsigned DestReg = cast<RegisterSDNode>(Node->getOperand(1))->getReg();
 802     if (SrcReg == DestReg) // Coalesced away the copy? Ignore.
 803       break;
 804
 805     BuildMI(*MBB, InsertPos, Node->getDebugLoc(), TII->get(TargetOpcode::COPY),
 806             DestReg).addReg(SrcReg);
 807     break;
 808   }
 809   case ISD::CopyFromReg: {
 810     unsigned SrcReg = cast<RegisterSDNode>(Node->getOperand(1))->getReg();
 811     EmitCopyFromReg(Node, 0, IsClone, IsCloned, SrcReg, VRBaseMap);
 812     break;
 813   }
 814   case ISD::EH_LABEL: {
 815     MCSymbol *S = cast<EHLabelSDNode>(Node)->getLabel();
 816     BuildMI(*MBB, InsertPos, Node->getDebugLoc(),
 817             TII->get(TargetOpcode::EH_LABEL)).addSym(S);
 818     break;
 819   }
 820
 821   case ISD::INLINEASM: {
 822     unsigned NumOps = Node->getNumOperands();
 823     if (Node->getOperand(NumOps-1).getValueType() == MVT::Glue)
 824       --NumOps;  // Ignore the glue operand.
 825
 826     // Create the inline asm machine instruction.
 827     MachineInstr *MI = BuildMI(*MF, Node->getDebugLoc(),
 828                                TII->get(TargetOpcode::INLINEASM));
 829
 830     // Add the asm string as an external symbol operand.
 831     SDValue AsmStrV = Node->getOperand(InlineAsm::Op_AsmString);
 832     const char *AsmStr = cast<ExternalSymbolSDNode>(AsmStrV)->getSymbol();
 833     MI->addOperand(MachineOperand::CreateES(AsmStr));
 834
 835     // Add the HasSideEffect and isAlignStack bits.
 836     int64_t ExtraInfo =
 837       cast<ConstantSDNode>(Node->getOperand(InlineAsm::Op_ExtraInfo))->
 838                           getZExtValue();
 839     MI->addOperand(MachineOperand::CreateImm(ExtraInfo));
 840
 841     // Add all of the operand registers to the instruction.
 842     for (unsigned i = InlineAsm::Op_FirstOperand; i != NumOps;) {
 843       unsigned Flags =
 844         cast<ConstantSDNode>(Node->getOperand(i))->getZExtValue();
 845       unsigned NumVals = InlineAsm::getNumOperandRegisters(Flags);
 846
 847       MI->addOperand(MachineOperand::CreateImm(Flags));
 848       ++i;  // Skip the ID value.
 849
 850       switch (InlineAsm::getKind(Flags)) {
 851       default: llvm_unreachable("Bad flags!");
 852         case InlineAsm::Kind_RegDef:
 853         for (; NumVals; --NumVals, ++i) {
 854           unsigned Reg = cast<RegisterSDNode>(Node->getOperand(i))->getReg();
 855           // FIXME: Add dead flags for physical and virtual registers defined.
 856           // For now, mark physical register defs as implicit to help fast
 857           // regalloc. This makes inline asm look a lot like calls.
 858           MI->addOperand(MachineOperand::CreateReg(Reg, true,
 859                        /*isImp=*/ TargetRegisterInfo::isPhysicalRegister(Reg)));
 860         }
 861         break;
 862       case InlineAsm::Kind_RegDefEarlyClobber:
 863       case InlineAsm::Kind_Clobber:
 864         for (; NumVals; --NumVals, ++i) {
 865           unsigned Reg = cast<RegisterSDNode>(Node->getOperand(i))->getReg();
 866           MI->addOperand(MachineOperand::CreateReg(Reg, /*isDef=*/ true,
 867                          /*isImp=*/ TargetRegisterInfo::isPhysicalRegister(Reg),
 868                                                    /*isKill=*/ false,
 869                                                    /*isDead=*/ false,
 870                                                    /*isUndef=*/false,
 871                                                    /*isEarlyClobber=*/ true));
 872         }
 873         break;
 874       case InlineAsm::Kind_RegUse:  // Use of register.
 875       case InlineAsm::Kind_Imm:  // Immediate.
 876       case InlineAsm::Kind_Mem:  // Addressing mode.
 877         // The addressing mode has been selected, just add all of the
 878         // operands to the machine instruction.
 879         for (; NumVals; --NumVals, ++i)
 880           AddOperand(MI, Node->getOperand(i), 0, 0, VRBaseMap,
 881                      /*IsDebug=*/false, IsClone, IsCloned);
 882         break;
 883       }
 884     }
 885
 886     // Get the mdnode from the asm if it exists and add it to the instruction.
 887     SDValue MDV = Node->getOperand(InlineAsm::Op_MDNode);
 888     const MDNode *MD = cast<MDNodeSDNode>(MDV)->getMD();
 889     if (MD)
 890       MI->addOperand(MachineOperand::CreateMetadata(MD));
 891
 892     MBB->insert(InsertPos, MI);
 893     break;
 894   }
 895   }
 896 }
 897
 898 /// InstrEmitter - Construct an InstrEmitter and set it to start inserting
 899 /// at the given position in the given block.
 900 InstrEmitter::InstrEmitter(MachineBasicBlock *mbb,
 901                            MachineBasicBlock::iterator insertpos)
 902   : MF(mbb->getParent()),
 903     MRI(&MF->getRegInfo()),
 904     TM(&MF->getTarget()),
 905     TII(TM->getInstrInfo()),
 906     TRI(TM->getRegisterInfo()),
 907     TLI(TM->getTargetLowering()),
 908     MBB(mbb), InsertPos(insertpos) {
 909 }