lib/CodeGen/SelectionDAG/LegalizeDAG.cpp

   1 //===-- LegalizeDAG.cpp - Implement SelectionDAG::Legalize ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the SelectionDAG::Legalize method.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Analysis/DebugInfo.h"
  15 #include "llvm/CodeGen/Analysis.h"
  16 #include "llvm/CodeGen/MachineFunction.h"
  17 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  18 #include "llvm/CodeGen/SelectionDAG.h"
  19 #include "llvm/Target/TargetFrameLowering.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetData.h"
  22 #include "llvm/Target/TargetMachine.h"
  23 #include "llvm/CallingConv.h"
  24 #include "llvm/Constants.h"
  25 #include "llvm/DerivedTypes.h"
  26 #include "llvm/LLVMContext.h"
  27 #include "llvm/Support/Debug.h"
  28 #include "llvm/Support/ErrorHandling.h"
  29 #include "llvm/Support/MathExtras.h"
  30 #include "llvm/Support/raw_ostream.h"
  31 #include "llvm/ADT/DenseMap.h"
  32 #include "llvm/ADT/SmallVector.h"
  33 #include "llvm/ADT/SmallPtrSet.h"
  34 using namespace llvm;
  35
  36 //===----------------------------------------------------------------------===//
  37 /// SelectionDAGLegalize - This takes an arbitrary SelectionDAG as input and
  38 /// hacks on it until the target machine can handle it.  This involves
  39 /// eliminating value sizes the machine cannot handle (promoting small sizes to
  40 /// large sizes or splitting up large values into small values) as well as
  41 /// eliminating operations the machine cannot handle.
  42 ///
  43 /// This code also does a small amount of optimization and recognition of idioms
  44 /// as part of its processing.  For example, if a target does not support a
  45 /// 'setcc' instruction efficiently, but does support 'brcc' instruction, this
  46 /// will attempt merge setcc and brc instructions into brcc's.
  47 ///
  48 namespace {
  49 class SelectionDAGLegalize : public SelectionDAG::DAGUpdateListener {
  50   const TargetMachine &TM;
  51   const TargetLowering &TLI;
  52   SelectionDAG &DAG;
  53
  54   /// LegalizePosition - The iterator for walking through the node list.
  55   SelectionDAG::allnodes_iterator LegalizePosition;
  56
  57   /// LegalizedNodes - The set of nodes which have already been legalized.
  58   SmallPtrSet<SDNode *, 16> LegalizedNodes;
  59
  60   // Libcall insertion helpers.
  61
  62 public:
  63   explicit SelectionDAGLegalize(SelectionDAG &DAG);
  64
  65   void LegalizeDAG();
  66
  67 private:
  68   /// LegalizeOp - Legalizes the given operation.
  69   void LegalizeOp(SDNode *Node);
  70
  71   SDValue OptimizeFloatStore(StoreSDNode *ST);
  72
  73   /// PerformInsertVectorEltInMemory - Some target cannot handle a variable
  74   /// insertion index for the INSERT_VECTOR_ELT instruction.  In this case, it
  75   /// is necessary to spill the vector being inserted into to memory, perform
  76   /// the insert there, and then read the result back.
  77   SDValue PerformInsertVectorEltInMemory(SDValue Vec, SDValue Val,
  78                                          SDValue Idx, DebugLoc dl);
  79   SDValue ExpandINSERT_VECTOR_ELT(SDValue Vec, SDValue Val,
  80                                   SDValue Idx, DebugLoc dl);
  81
  82   /// ShuffleWithNarrowerEltType - Return a vector shuffle operation which
  83   /// performs the same shuffe in terms of order or result bytes, but on a type
  84   /// whose vector element type is narrower than the original shuffle type.
  85   /// e.g. <v4i32> <0, 1, 0, 1> -> v8i16 <0, 1, 2, 3, 0, 1, 2, 3>
  86   SDValue ShuffleWithNarrowerEltType(EVT NVT, EVT VT, DebugLoc dl,
  87                                      SDValue N1, SDValue N2,
  88                                      SmallVectorImpl<int> &Mask) const;
  89
  90   void LegalizeSetCCCondCode(EVT VT, SDValue &LHS, SDValue &RHS, SDValue &CC,
  91                              DebugLoc dl);
  92
  93   SDValue ExpandLibCall(RTLIB::Libcall LC, SDNode *Node, bool isSigned);
  94   SDValue ExpandLibCall(RTLIB::Libcall LC, EVT RetVT, const SDValue *Ops,
  95                         unsigned NumOps, bool isSigned, DebugLoc dl);
  96
  97   std::pair<SDValue, SDValue> ExpandChainLibCall(RTLIB::Libcall LC,
  98                                                  SDNode *Node, bool isSigned);
  99   SDValue ExpandFPLibCall(SDNode *Node, RTLIB::Libcall Call_F32,
 100                           RTLIB::Libcall Call_F64, RTLIB::Libcall Call_F80,
 101                           RTLIB::Libcall Call_PPCF128);
 102   SDValue ExpandIntLibCall(SDNode *Node, bool isSigned,
 103                            RTLIB::Libcall Call_I8,
 104                            RTLIB::Libcall Call_I16,
 105                            RTLIB::Libcall Call_I32,
 106                            RTLIB::Libcall Call_I64,
 107                            RTLIB::Libcall Call_I128);
 108   void ExpandDivRemLibCall(SDNode *Node, SmallVectorImpl<SDValue> &Results);
 109
 110   SDValue EmitStackConvert(SDValue SrcOp, EVT SlotVT, EVT DestVT, DebugLoc dl);
 111   SDValue ExpandBUILD_VECTOR(SDNode *Node);
 112   SDValue ExpandSCALAR_TO_VECTOR(SDNode *Node);
 113   void ExpandDYNAMIC_STACKALLOC(SDNode *Node,
 114                                 SmallVectorImpl<SDValue> &Results);
 115   SDValue ExpandFCOPYSIGN(SDNode *Node);
 116   SDValue ExpandLegalINT_TO_FP(bool isSigned, SDValue LegalOp, EVT DestVT,
 117                                DebugLoc dl);
 118   SDValue PromoteLegalINT_TO_FP(SDValue LegalOp, EVT DestVT, bool isSigned,
 119                                 DebugLoc dl);
 120   SDValue PromoteLegalFP_TO_INT(SDValue LegalOp, EVT DestVT, bool isSigned,
 121                                 DebugLoc dl);
 122
 123   SDValue ExpandBSWAP(SDValue Op, DebugLoc dl);
 124   SDValue ExpandBitCount(unsigned Opc, SDValue Op, DebugLoc dl);
 125
 126   SDValue ExpandExtractFromVectorThroughStack(SDValue Op);
 127   SDValue ExpandInsertToVectorThroughStack(SDValue Op);
 128   SDValue ExpandVectorBuildThroughStack(SDNode* Node);
 129
 130   SDValue ExpandConstantFP(ConstantFPSDNode *CFP, bool UseCP);
 131
 132   std::pair<SDValue, SDValue> ExpandAtomic(SDNode *Node);
 133
 134   void ExpandNode(SDNode *Node);
 135   void PromoteNode(SDNode *Node);
 136
 137   void ForgetNode(SDNode *N) {
 138     LegalizedNodes.erase(N);
 139     if (LegalizePosition == SelectionDAG::allnodes_iterator(N))
 140       ++LegalizePosition;
 141   }
 142
 143 public:
 144   // DAGUpdateListener implementation.
 145   virtual void NodeDeleted(SDNode *N, SDNode *E) {
 146     ForgetNode(N);
 147   }
 148   virtual void NodeUpdated(SDNode *N) {}
 149
 150   // Node replacement helpers
 151   void ReplacedNode(SDNode *N) {
 152     if (N->use_empty()) {
 153       DAG.RemoveDeadNode(N, this);
 154     } else {
 155       ForgetNode(N);
 156     }
 157   }
 158   void ReplaceNode(SDNode *Old, SDNode *New) {
 159     DAG.ReplaceAllUsesWith(Old, New, this);
 160     ReplacedNode(Old);
 161   }
 162   void ReplaceNode(SDValue Old, SDValue New) {
 163     DAG.ReplaceAllUsesWith(Old, New, this);
 164     ReplacedNode(Old.getNode());
 165   }
 166   void ReplaceNode(SDNode *Old, const SDValue *New) {
 167     DAG.ReplaceAllUsesWith(Old, New, this);
 168     ReplacedNode(Old);
 169   }
 170 };
 171 }
 172
 173 /// ShuffleWithNarrowerEltType - Return a vector shuffle operation which
 174 /// performs the same shuffe in terms of order or result bytes, but on a type
 175 /// whose vector element type is narrower than the original shuffle type.
 176 /// e.g. <v4i32> <0, 1, 0, 1> -> v8i16 <0, 1, 2, 3, 0, 1, 2, 3>
 177 SDValue
 178 SelectionDAGLegalize::ShuffleWithNarrowerEltType(EVT NVT, EVT VT,  DebugLoc dl,
 179                                                  SDValue N1, SDValue N2,
 180                                              SmallVectorImpl<int> &Mask) const {
 181   unsigned NumMaskElts = VT.getVectorNumElements();
 182   unsigned NumDestElts = NVT.getVectorNumElements();
 183   unsigned NumEltsGrowth = NumDestElts / NumMaskElts;
 184
 185   assert(NumEltsGrowth && "Cannot promote to vector type with fewer elts!");
 186
 187   if (NumEltsGrowth == 1)
 188     return DAG.getVectorShuffle(NVT, dl, N1, N2, &Mask[0]);
 189
 190   SmallVector<int, 8> NewMask;
 191   for (unsigned i = 0; i != NumMaskElts; ++i) {
 192     int Idx = Mask[i];
 193     for (unsigned j = 0; j != NumEltsGrowth; ++j) {
 194       if (Idx < 0)
 195         NewMask.push_back(-1);
 196       else
 197         NewMask.push_back(Idx * NumEltsGrowth + j);
 198     }
 199   }
 200   assert(NewMask.size() == NumDestElts && "Non-integer NumEltsGrowth?");
 201   assert(TLI.isShuffleMaskLegal(NewMask, NVT) && "Shuffle not legal?");
 202   return DAG.getVectorShuffle(NVT, dl, N1, N2, &NewMask[0]);
 203 }
 204
 205 SelectionDAGLegalize::SelectionDAGLegalize(SelectionDAG &dag)
 206   : TM(dag.getTarget()), TLI(dag.getTargetLoweringInfo()),
 207     DAG(dag) {
 208 }
 209
 210 void SelectionDAGLegalize::LegalizeDAG() {
 211   DAG.AssignTopologicalOrder();
 212
 213   // Visit all the nodes. We start in topological order, so that we see
 214   // nodes with their original operands intact. Legalization can produce
 215   // new nodes which may themselves need to be legalized. Iterate until all
 216   // nodes have been legalized.
 217   for (;;) {
 218     bool AnyLegalized = false;
 219     for (LegalizePosition = DAG.allnodes_end();
 220          LegalizePosition != DAG.allnodes_begin(); ) {
 221       --LegalizePosition;
 222
 223       SDNode *N = LegalizePosition;
 224       if (LegalizedNodes.insert(N)) {
 225         AnyLegalized = true;
 226         LegalizeOp(N);
 227       }
 228     }
 229     if (!AnyLegalized)
 230       break;
 231
 232   }
 233
 234   // Remove dead nodes now.
 235   DAG.RemoveDeadNodes();
 236 }
 237
 238 /// ExpandConstantFP - Expands the ConstantFP node to an integer constant or
 239 /// a load from the constant pool.
 240 SDValue
 241 SelectionDAGLegalize::ExpandConstantFP(ConstantFPSDNode *CFP, bool UseCP) {
 242   bool Extend = false;
 243   DebugLoc dl = CFP->getDebugLoc();
 244
 245   // If a FP immediate is precise when represented as a float and if the
 246   // target can do an extending load from float to double, we put it into
 247   // the constant pool as a float, even if it's is statically typed as a
 248   // double.  This shrinks FP constants and canonicalizes them for targets where
 249   // an FP extending load is the same cost as a normal load (such as on the x87
 250   // fp stack or PPC FP unit).
 251   EVT VT = CFP->getValueType(0);
 252   ConstantFP *LLVMC = const_cast<ConstantFP*>(CFP->getConstantFPValue());
 253   if (!UseCP) {
 254     assert((VT == MVT::f64 || VT == MVT::f32) && "Invalid type expansion");
 255     return DAG.getConstant(LLVMC->getValueAPF().bitcastToAPInt(),
 256                            (VT == MVT::f64) ? MVT::i64 : MVT::i32);
 257   }
 258
 259   EVT OrigVT = VT;
 260   EVT SVT = VT;
 261   while (SVT != MVT::f32) {
 262     SVT = (MVT::SimpleValueType)(SVT.getSimpleVT().SimpleTy - 1);
 263     if (ConstantFPSDNode::isValueValidForType(SVT, CFP->getValueAPF()) &&
 264         // Only do this if the target has a native EXTLOAD instruction from
 265         // smaller type.
 266         TLI.isLoadExtLegal(ISD::EXTLOAD, SVT) &&
 267         TLI.ShouldShrinkFPConstant(OrigVT)) {
 268       Type *SType = SVT.getTypeForEVT(*DAG.getContext());
 269       LLVMC = cast<ConstantFP>(ConstantExpr::getFPTrunc(LLVMC, SType));
 270       VT = SVT;
 271       Extend = true;
 272     }
 273   }
 274
 275   SDValue CPIdx = DAG.getConstantPool(LLVMC, TLI.getPointerTy());
 276   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
 277   if (Extend) {
 278     SDValue Result =
 279       DAG.getExtLoad(ISD::EXTLOAD, dl, OrigVT,
 280                      DAG.getEntryNode(),
 281                      CPIdx, MachinePointerInfo::getConstantPool(),
 282                      VT, false, false, Alignment);
 283     return Result;
 284   }
 285   SDValue Result =
 286     DAG.getLoad(OrigVT, dl, DAG.getEntryNode(), CPIdx,
 287                 MachinePointerInfo::getConstantPool(), false, false, false,
 288                 Alignment);
 289   return Result;
 290 }
 291
 292 /// ExpandUnalignedStore - Expands an unaligned store to 2 half-size stores.
 293 static void ExpandUnalignedStore(StoreSDNode *ST, SelectionDAG &DAG,
 294                                  const TargetLowering &TLI,
 295                                  SelectionDAGLegalize *DAGLegalize) {
 296   assert(ST->getAddressingMode() == ISD::UNINDEXED &&
 297          "unaligned indexed stores not implemented!");
 298   SDValue Chain = ST->getChain();
 299   SDValue Ptr = ST->getBasePtr();
 300   SDValue Val = ST->getValue();
 301   EVT VT = Val.getValueType();
 302   int Alignment = ST->getAlignment();
 303   DebugLoc dl = ST->getDebugLoc();
 304   if (ST->getMemoryVT().isFloatingPoint() ||
 305       ST->getMemoryVT().isVector()) {
 306     EVT intVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits());
 307     if (TLI.isTypeLegal(intVT)) {
 308       // Expand to a bitconvert of the value to the integer type of the
 309       // same size, then a (misaligned) int store.
 310       // FIXME: Does not handle truncating floating point stores!
 311       SDValue Result = DAG.getNode(ISD::BITCAST, dl, intVT, Val);
 312       Result = DAG.getStore(Chain, dl, Result, Ptr, ST->getPointerInfo(),
 313                            ST->isVolatile(), ST->isNonTemporal(), Alignment);
 314       DAGLegalize->ReplaceNode(SDValue(ST, 0), Result);
 315       return;
 316     }
 317     // Do a (aligned) store to a stack slot, then copy from the stack slot
 318     // to the final destination using (unaligned) integer loads and stores.
 319     EVT StoredVT = ST->getMemoryVT();
 320     EVT RegVT =
 321       TLI.getRegisterType(*DAG.getContext(),
 322                           EVT::getIntegerVT(*DAG.getContext(),
 323                                             StoredVT.getSizeInBits()));
 324     unsigned StoredBytes = StoredVT.getSizeInBits() / 8;
 325     unsigned RegBytes = RegVT.getSizeInBits() / 8;
 326     unsigned NumRegs = (StoredBytes + RegBytes - 1) / RegBytes;
 327
 328     // Make sure the stack slot is also aligned for the register type.
 329     SDValue StackPtr = DAG.CreateStackTemporary(StoredVT, RegVT);
 330
 331     // Perform the original store, only redirected to the stack slot.
 332     SDValue Store = DAG.getTruncStore(Chain, dl,
 333                                       Val, StackPtr, MachinePointerInfo(),
 334                                       StoredVT, false, false, 0);
 335     SDValue Increment = DAG.getConstant(RegBytes, TLI.getPointerTy());
 336     SmallVector<SDValue, 8> Stores;
 337     unsigned Offset = 0;
 338
 339     // Do all but one copies using the full register width.
 340     for (unsigned i = 1; i < NumRegs; i++) {
 341       // Load one integer register's worth from the stack slot.
 342       SDValue Load = DAG.getLoad(RegVT, dl, Store, StackPtr,
 343                                  MachinePointerInfo(),
 344                                  false, false, false, 0);
 345       // Store it to the final location.  Remember the store.
 346       Stores.push_back(DAG.getStore(Load.getValue(1), dl, Load, Ptr,
 347                                   ST->getPointerInfo().getWithOffset(Offset),
 348                                     ST->isVolatile(), ST->isNonTemporal(),
 349                                     MinAlign(ST->getAlignment(), Offset)));
 350       // Increment the pointers.
 351       Offset += RegBytes;
 352       StackPtr = DAG.getNode(ISD::ADD, dl, StackPtr.getValueType(), StackPtr,
 353                              Increment);
 354       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
 355     }
 356
 357     // The last store may be partial.  Do a truncating store.  On big-endian
 358     // machines this requires an extending load from the stack slot to ensure
 359     // that the bits are in the right place.
 360     EVT MemVT = EVT::getIntegerVT(*DAG.getContext(),
 361                                   8 * (StoredBytes - Offset));
 362
 363     // Load from the stack slot.
 364     SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, RegVT, Store, StackPtr,
 365                                   MachinePointerInfo(),
 366                                   MemVT, false, false, 0);
 367
 368     Stores.push_back(DAG.getTruncStore(Load.getValue(1), dl, Load, Ptr,
 369                                        ST->getPointerInfo()
 370                                          .getWithOffset(Offset),
 371                                        MemVT, ST->isVolatile(),
 372                                        ST->isNonTemporal(),
 373                                        MinAlign(ST->getAlignment(), Offset)));
 374     // The order of the stores doesn't matter - say it with a TokenFactor.
 375     SDValue Result =
 376       DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &Stores[0],
 377                   Stores.size());
 378     DAGLegalize->ReplaceNode(SDValue(ST, 0), Result);
 379     return;
 380   }
 381   assert(ST->getMemoryVT().isInteger() &&
 382          !ST->getMemoryVT().isVector() &&
 383          "Unaligned store of unknown type.");
 384   // Get the half-size VT
 385   EVT NewStoredVT = ST->getMemoryVT().getHalfSizedIntegerVT(*DAG.getContext());
 386   int NumBits = NewStoredVT.getSizeInBits();
 387   int IncrementSize = NumBits / 8;
 388
 389   // Divide the stored value in two parts.
 390   SDValue ShiftAmount = DAG.getConstant(NumBits,
 391                                       TLI.getShiftAmountTy(Val.getValueType()));
 392   SDValue Lo = Val;
 393   SDValue Hi = DAG.getNode(ISD::SRL, dl, VT, Val, ShiftAmount);
 394
 395   // Store the two parts
 396   SDValue Store1, Store2;
 397   Store1 = DAG.getTruncStore(Chain, dl, TLI.isLittleEndian()?Lo:Hi, Ptr,
 398                              ST->getPointerInfo(), NewStoredVT,
 399                              ST->isVolatile(), ST->isNonTemporal(), Alignment);
 400   Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 401                     DAG.getConstant(IncrementSize, TLI.getPointerTy()));
 402   Alignment = MinAlign(Alignment, IncrementSize);
 403   Store2 = DAG.getTruncStore(Chain, dl, TLI.isLittleEndian()?Hi:Lo, Ptr,
 404                              ST->getPointerInfo().getWithOffset(IncrementSize),
 405                              NewStoredVT, ST->isVolatile(), ST->isNonTemporal(),
 406                              Alignment);
 407
 408   SDValue Result =
 409     DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Store1, Store2);
 410   DAGLegalize->ReplaceNode(SDValue(ST, 0), Result);
 411 }
 412
 413 /// ExpandUnalignedLoad - Expands an unaligned load to 2 half-size loads.
 414 static void
 415 ExpandUnalignedLoad(LoadSDNode *LD, SelectionDAG &DAG,
 416                     const TargetLowering &TLI,
 417                     SDValue &ValResult, SDValue &ChainResult) {
 418   assert(LD->getAddressingMode() == ISD::UNINDEXED &&
 419          "unaligned indexed loads not implemented!");
 420   SDValue Chain = LD->getChain();
 421   SDValue Ptr = LD->getBasePtr();
 422   EVT VT = LD->getValueType(0);
 423   EVT LoadedVT = LD->getMemoryVT();
 424   DebugLoc dl = LD->getDebugLoc();
 425   if (VT.isFloatingPoint() || VT.isVector()) {
 426     EVT intVT = EVT::getIntegerVT(*DAG.getContext(), LoadedVT.getSizeInBits());
 427     if (TLI.isTypeLegal(intVT)) {
 428       // Expand to a (misaligned) integer load of the same size,
 429       // then bitconvert to floating point or vector.
 430       SDValue newLoad = DAG.getLoad(intVT, dl, Chain, Ptr, LD->getPointerInfo(),
 431                                     LD->isVolatile(),
 432                                     LD->isNonTemporal(),
 433                                     LD->isInvariant(), LD->getAlignment());
 434       SDValue Result = DAG.getNode(ISD::BITCAST, dl, LoadedVT, newLoad);
 435       if (VT.isFloatingPoint() && LoadedVT != VT)
 436         Result = DAG.getNode(ISD::FP_EXTEND, dl, VT, Result);
 437
 438       ValResult = Result;
 439       ChainResult = Chain;
 440       return;
 441     }
 442
 443     // Copy the value to a (aligned) stack slot using (unaligned) integer
 444     // loads and stores, then do a (aligned) load from the stack slot.
 445     EVT RegVT = TLI.getRegisterType(*DAG.getContext(), intVT);
 446     unsigned LoadedBytes = LoadedVT.getSizeInBits() / 8;
 447     unsigned RegBytes = RegVT.getSizeInBits() / 8;
 448     unsigned NumRegs = (LoadedBytes + RegBytes - 1) / RegBytes;
 449
 450     // Make sure the stack slot is also aligned for the register type.
 451     SDValue StackBase = DAG.CreateStackTemporary(LoadedVT, RegVT);
 452
 453     SDValue Increment = DAG.getConstant(RegBytes, TLI.getPointerTy());
 454     SmallVector<SDValue, 8> Stores;
 455     SDValue StackPtr = StackBase;
 456     unsigned Offset = 0;
 457
 458     // Do all but one copies using the full register width.
 459     for (unsigned i = 1; i < NumRegs; i++) {
 460       // Load one integer register's worth from the original location.
 461       SDValue Load = DAG.getLoad(RegVT, dl, Chain, Ptr,
 462                                  LD->getPointerInfo().getWithOffset(Offset),
 463                                  LD->isVolatile(), LD->isNonTemporal(),
 464                                  LD->isInvariant(),
 465                                  MinAlign(LD->getAlignment(), Offset));
 466       // Follow the load with a store to the stack slot.  Remember the store.
 467       Stores.push_back(DAG.getStore(Load.getValue(1), dl, Load, StackPtr,
 468                                     MachinePointerInfo(), false, false, 0));
 469       // Increment the pointers.
 470       Offset += RegBytes;
 471       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
 472       StackPtr = DAG.getNode(ISD::ADD, dl, StackPtr.getValueType(), StackPtr,
 473                              Increment);
 474     }
 475
 476     // The last copy may be partial.  Do an extending load.
 477     EVT MemVT = EVT::getIntegerVT(*DAG.getContext(),
 478                                   8 * (LoadedBytes - Offset));
 479     SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, RegVT, Chain, Ptr,
 480                                   LD->getPointerInfo().getWithOffset(Offset),
 481                                   MemVT, LD->isVolatile(),
 482                                   LD->isNonTemporal(),
 483                                   MinAlign(LD->getAlignment(), Offset));
 484     // Follow the load with a store to the stack slot.  Remember the store.
 485     // On big-endian machines this requires a truncating store to ensure
 486     // that the bits end up in the right place.
 487     Stores.push_back(DAG.getTruncStore(Load.getValue(1), dl, Load, StackPtr,
 488                                        MachinePointerInfo(), MemVT,
 489                                        false, false, 0));
 490
 491     // The order of the stores doesn't matter - say it with a TokenFactor.
 492     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &Stores[0],
 493                              Stores.size());
 494
 495     // Finally, perform the original load only redirected to the stack slot.
 496     Load = DAG.getExtLoad(LD->getExtensionType(), dl, VT, TF, StackBase,
 497                           MachinePointerInfo(), LoadedVT, false, false, 0);
 498
 499     // Callers expect a MERGE_VALUES node.
 500     ValResult = Load;
 501     ChainResult = TF;
 502     return;
 503   }
 504   assert(LoadedVT.isInteger() && !LoadedVT.isVector() &&
 505          "Unaligned load of unsupported type.");
 506
 507   // Compute the new VT that is half the size of the old one.  This is an
 508   // integer MVT.
 509   unsigned NumBits = LoadedVT.getSizeInBits();
 510   EVT NewLoadedVT;
 511   NewLoadedVT = EVT::getIntegerVT(*DAG.getContext(), NumBits/2);
 512   NumBits >>= 1;
 513
 514   unsigned Alignment = LD->getAlignment();
 515   unsigned IncrementSize = NumBits / 8;
 516   ISD::LoadExtType HiExtType = LD->getExtensionType();
 517
 518   // If the original load is NON_EXTLOAD, the hi part load must be ZEXTLOAD.
 519   if (HiExtType == ISD::NON_EXTLOAD)
 520     HiExtType = ISD::ZEXTLOAD;
 521
 522   // Load the value in two parts
 523   SDValue Lo, Hi;
 524   if (TLI.isLittleEndian()) {
 525     Lo = DAG.getExtLoad(ISD::ZEXTLOAD, dl, VT, Chain, Ptr, LD->getPointerInfo(),
 526                         NewLoadedVT, LD->isVolatile(),
 527                         LD->isNonTemporal(), Alignment);
 528     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 529                       DAG.getConstant(IncrementSize, TLI.getPointerTy()));
 530     Hi = DAG.getExtLoad(HiExtType, dl, VT, Chain, Ptr,
 531                         LD->getPointerInfo().getWithOffset(IncrementSize),
 532                         NewLoadedVT, LD->isVolatile(),
 533                         LD->isNonTemporal(), MinAlign(Alignment,IncrementSize));
 534   } else {
 535     Hi = DAG.getExtLoad(HiExtType, dl, VT, Chain, Ptr, LD->getPointerInfo(),
 536                         NewLoadedVT, LD->isVolatile(),
 537                         LD->isNonTemporal(), Alignment);
 538     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 539                       DAG.getConstant(IncrementSize, TLI.getPointerTy()));
 540     Lo = DAG.getExtLoad(ISD::ZEXTLOAD, dl, VT, Chain, Ptr,
 541                         LD->getPointerInfo().getWithOffset(IncrementSize),
 542                         NewLoadedVT, LD->isVolatile(),
 543                         LD->isNonTemporal(), MinAlign(Alignment,IncrementSize));
 544   }
 545
 546   // aggregate the two parts
 547   SDValue ShiftAmount = DAG.getConstant(NumBits,
 548                                        TLI.getShiftAmountTy(Hi.getValueType()));
 549   SDValue Result = DAG.getNode(ISD::SHL, dl, VT, Hi, ShiftAmount);
 550   Result = DAG.getNode(ISD::OR, dl, VT, Result, Lo);
 551
 552   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
 553                              Hi.getValue(1));
 554
 555   ValResult = Result;
 556   ChainResult = TF;
 557 }
 558
 559 /// PerformInsertVectorEltInMemory - Some target cannot handle a variable
 560 /// insertion index for the INSERT_VECTOR_ELT instruction.  In this case, it
 561 /// is necessary to spill the vector being inserted into to memory, perform
 562 /// the insert there, and then read the result back.
 563 SDValue SelectionDAGLegalize::
 564 PerformInsertVectorEltInMemory(SDValue Vec, SDValue Val, SDValue Idx,
 565                                DebugLoc dl) {
 566   SDValue Tmp1 = Vec;
 567   SDValue Tmp2 = Val;
 568   SDValue Tmp3 = Idx;
 569
 570   // If the target doesn't support this, we have to spill the input vector
 571   // to a temporary stack slot, update the element, then reload it.  This is
 572   // badness.  We could also load the value into a vector register (either
 573   // with a "move to register" or "extload into register" instruction, then
 574   // permute it into place, if the idx is a constant and if the idx is
 575   // supported by the target.
 576   EVT VT    = Tmp1.getValueType();
 577   EVT EltVT = VT.getVectorElementType();
 578   EVT IdxVT = Tmp3.getValueType();
 579   EVT PtrVT = TLI.getPointerTy();
 580   SDValue StackPtr = DAG.CreateStackTemporary(VT);
 581
 582   int SPFI = cast<FrameIndexSDNode>(StackPtr.getNode())->getIndex();
 583
 584   // Store the vector.
 585   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, Tmp1, StackPtr,
 586                             MachinePointerInfo::getFixedStack(SPFI),
 587                             false, false, 0);
 588
 589   // Truncate or zero extend offset to target pointer type.
 590   unsigned CastOpc = IdxVT.bitsGT(PtrVT) ? ISD::TRUNCATE : ISD::ZERO_EXTEND;
 591   Tmp3 = DAG.getNode(CastOpc, dl, PtrVT, Tmp3);
 592   // Add the offset to the index.
 593   unsigned EltSize = EltVT.getSizeInBits()/8;
 594   Tmp3 = DAG.getNode(ISD::MUL, dl, IdxVT, Tmp3,DAG.getConstant(EltSize, IdxVT));
 595   SDValue StackPtr2 = DAG.getNode(ISD::ADD, dl, IdxVT, Tmp3, StackPtr);
 596   // Store the scalar value.
 597   Ch = DAG.getTruncStore(Ch, dl, Tmp2, StackPtr2, MachinePointerInfo(), EltVT,
 598                          false, false, 0);
 599   // Load the updated vector.
 600   return DAG.getLoad(VT, dl, Ch, StackPtr,
 601                      MachinePointerInfo::getFixedStack(SPFI), false, false,
 602                      false, 0);
 603 }
 604
 605
 606 SDValue SelectionDAGLegalize::
 607 ExpandINSERT_VECTOR_ELT(SDValue Vec, SDValue Val, SDValue Idx, DebugLoc dl) {
 608   if (ConstantSDNode *InsertPos = dyn_cast<ConstantSDNode>(Idx)) {
 609     // SCALAR_TO_VECTOR requires that the type of the value being inserted
 610     // match the element type of the vector being created, except for
 611     // integers in which case the inserted value can be over width.
 612     EVT EltVT = Vec.getValueType().getVectorElementType();
 613     if (Val.getValueType() == EltVT ||
 614         (EltVT.isInteger() && Val.getValueType().bitsGE(EltVT))) {
 615       SDValue ScVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
 616                                   Vec.getValueType(), Val);
 617
 618       unsigned NumElts = Vec.getValueType().getVectorNumElements();
 619       // We generate a shuffle of InVec and ScVec, so the shuffle mask
 620       // should be 0,1,2,3,4,5... with the appropriate element replaced with
 621       // elt 0 of the RHS.
 622       SmallVector<int, 8> ShufOps;
 623       for (unsigned i = 0; i != NumElts; ++i)
 624         ShufOps.push_back(i != InsertPos->getZExtValue() ? i : NumElts);
 625
 626       return DAG.getVectorShuffle(Vec.getValueType(), dl, Vec, ScVec,
 627                                   &ShufOps[0]);
 628     }
 629   }
 630   return PerformInsertVectorEltInMemory(Vec, Val, Idx, dl);
 631 }
 632
 633 SDValue SelectionDAGLegalize::OptimizeFloatStore(StoreSDNode* ST) {
 634   // Turn 'store float 1.0, Ptr' -> 'store int 0x12345678, Ptr'
 635   // FIXME: We shouldn't do this for TargetConstantFP's.
 636   // FIXME: move this to the DAG Combiner!  Note that we can't regress due
 637   // to phase ordering between legalized code and the dag combiner.  This
 638   // probably means that we need to integrate dag combiner and legalizer
 639   // together.
 640   // We generally can't do this one for long doubles.
 641   SDValue Tmp1 = ST->getChain();
 642   SDValue Tmp2 = ST->getBasePtr();
 643   SDValue Tmp3;
 644   unsigned Alignment = ST->getAlignment();
 645   bool isVolatile = ST->isVolatile();
 646   bool isNonTemporal = ST->isNonTemporal();
 647   DebugLoc dl = ST->getDebugLoc();
 648   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(ST->getValue())) {
 649     if (CFP->getValueType(0) == MVT::f32 &&
 650         TLI.isTypeLegal(MVT::i32)) {
 651       Tmp3 = DAG.getConstant(CFP->getValueAPF().
 652                                       bitcastToAPInt().zextOrTrunc(32),
 653                               MVT::i32);
 654       return DAG.getStore(Tmp1, dl, Tmp3, Tmp2, ST->getPointerInfo(),
 655                           isVolatile, isNonTemporal, Alignment);
 656     }
 657
 658     if (CFP->getValueType(0) == MVT::f64) {
 659       // If this target supports 64-bit registers, do a single 64-bit store.
 660       if (TLI.isTypeLegal(MVT::i64)) {
 661         Tmp3 = DAG.getConstant(CFP->getValueAPF().bitcastToAPInt().
 662                                   zextOrTrunc(64), MVT::i64);
 663         return DAG.getStore(Tmp1, dl, Tmp3, Tmp2, ST->getPointerInfo(),
 664                             isVolatile, isNonTemporal, Alignment);
 665       }
 666
 667       if (TLI.isTypeLegal(MVT::i32) && !ST->isVolatile()) {
 668         // Otherwise, if the target supports 32-bit registers, use 2 32-bit
 669         // stores.  If the target supports neither 32- nor 64-bits, this
 670         // xform is certainly not worth it.
 671         const APInt &IntVal =CFP->getValueAPF().bitcastToAPInt();
 672         SDValue Lo = DAG.getConstant(IntVal.trunc(32), MVT::i32);
 673         SDValue Hi = DAG.getConstant(IntVal.lshr(32).trunc(32), MVT::i32);
 674         if (TLI.isBigEndian()) std::swap(Lo, Hi);
 675
 676         Lo = DAG.getStore(Tmp1, dl, Lo, Tmp2, ST->getPointerInfo(), isVolatile,
 677                           isNonTemporal, Alignment);
 678         Tmp2 = DAG.getNode(ISD::ADD, dl, Tmp2.getValueType(), Tmp2,
 679                             DAG.getIntPtrConstant(4));
 680         Hi = DAG.getStore(Tmp1, dl, Hi, Tmp2,
 681                           ST->getPointerInfo().getWithOffset(4),
 682                           isVolatile, isNonTemporal, MinAlign(Alignment, 4U));
 683
 684         return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo, Hi);
 685       }
 686     }
 687   }
 688   return SDValue(0, 0);
 689 }
 690
 691 /// LegalizeOp - Return a legal replacement for the given operation, with
 692 /// all legal operands.
 693 void SelectionDAGLegalize::LegalizeOp(SDNode *Node) {
 694   if (Node->getOpcode() == ISD::TargetConstant) // Allow illegal target nodes.
 695     return;
 696
 697   DebugLoc dl = Node->getDebugLoc();
 698
 699   for (unsigned i = 0, e = Node->getNumValues(); i != e; ++i)
 700     assert(TLI.getTypeAction(*DAG.getContext(), Node->getValueType(i)) ==
 701              TargetLowering::TypeLegal &&
 702            "Unexpected illegal type!");
 703
 704   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i)
 705     assert((TLI.getTypeAction(*DAG.getContext(),
 706                               Node->getOperand(i).getValueType()) ==
 707               TargetLowering::TypeLegal ||
 708             Node->getOperand(i).getOpcode() == ISD::TargetConstant) &&
 709            "Unexpected illegal type!");
 710
 711   SDValue Tmp1, Tmp2, Tmp3, Tmp4;
 712   bool isCustom = false;
 713
 714   // Figure out the correct action; the way to query this varies by opcode
 715   TargetLowering::LegalizeAction Action = TargetLowering::Legal;
 716   bool SimpleFinishLegalizing = true;
 717   switch (Node->getOpcode()) {
 718   case ISD::INTRINSIC_W_CHAIN:
 719   case ISD::INTRINSIC_WO_CHAIN:
 720   case ISD::INTRINSIC_VOID:
 721   case ISD::VAARG:
 722   case ISD::STACKSAVE:
 723     Action = TLI.getOperationAction(Node->getOpcode(), MVT::Other);
 724     break;
 725   case ISD::SINT_TO_FP:
 726   case ISD::UINT_TO_FP:
 727   case ISD::EXTRACT_VECTOR_ELT:
 728     Action = TLI.getOperationAction(Node->getOpcode(),
 729                                     Node->getOperand(0).getValueType());
 730     break;
 731   case ISD::FP_ROUND_INREG:
 732   case ISD::SIGN_EXTEND_INREG: {
 733     EVT InnerType = cast<VTSDNode>(Node->getOperand(1))->getVT();
 734     Action = TLI.getOperationAction(Node->getOpcode(), InnerType);
 735     break;
 736   }
 737   case ISD::ATOMIC_STORE: {
 738     Action = TLI.getOperationAction(Node->getOpcode(),
 739                                     Node->getOperand(2).getValueType());
 740     break;
 741   }
 742   case ISD::SELECT_CC:
 743   case ISD::SETCC:
 744   case ISD::BR_CC: {
 745     unsigned CCOperand = Node->getOpcode() == ISD::SELECT_CC ? 4 :
 746                          Node->getOpcode() == ISD::SETCC ? 2 : 1;
 747     unsigned CompareOperand = Node->getOpcode() == ISD::BR_CC ? 2 : 0;
 748     EVT OpVT = Node->getOperand(CompareOperand).getValueType();
 749     ISD::CondCode CCCode =
 750         cast<CondCodeSDNode>(Node->getOperand(CCOperand))->get();
 751     Action = TLI.getCondCodeAction(CCCode, OpVT);
 752     if (Action == TargetLowering::Legal) {
 753       if (Node->getOpcode() == ISD::SELECT_CC)
 754         Action = TLI.getOperationAction(Node->getOpcode(),
 755                                         Node->getValueType(0));
 756       else
 757         Action = TLI.getOperationAction(Node->getOpcode(), OpVT);
 758     }
 759     break;
 760   }
 761   case ISD::LOAD:
 762   case ISD::STORE:
 763     // FIXME: Model these properly.  LOAD and STORE are complicated, and
 764     // STORE expects the unlegalized operand in some cases.
 765     SimpleFinishLegalizing = false;
 766     break;
 767   case ISD::CALLSEQ_START:
 768   case ISD::CALLSEQ_END:
 769     // FIXME: This shouldn't be necessary.  These nodes have special properties
 770     // dealing with the recursive nature of legalization.  Removing this
 771     // special case should be done as part of making LegalizeDAG non-recursive.
 772     SimpleFinishLegalizing = false;
 773     break;
 774   case ISD::EXTRACT_ELEMENT:
 775   case ISD::FLT_ROUNDS_:
 776   case ISD::SADDO:
 777   case ISD::SSUBO:
 778   case ISD::UADDO:
 779   case ISD::USUBO:
 780   case ISD::SMULO:
 781   case ISD::UMULO:
 782   case ISD::FPOWI:
 783   case ISD::MERGE_VALUES:
 784   case ISD::EH_RETURN:
 785   case ISD::FRAME_TO_ARGS_OFFSET:
 786   case ISD::EH_SJLJ_SETJMP:
 787   case ISD::EH_SJLJ_LONGJMP:
 788   case ISD::EH_SJLJ_DISPATCHSETUP:
 789     // These operations lie about being legal: when they claim to be legal,
 790     // they should actually be expanded.
 791     Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
 792     if (Action == TargetLowering::Legal)
 793       Action = TargetLowering::Expand;
 794     break;
 795   case ISD::INIT_TRAMPOLINE:
 796   case ISD::ADJUST_TRAMPOLINE:
 797   case ISD::FRAMEADDR:
 798   case ISD::RETURNADDR:
 799     // These operations lie about being legal: when they claim to be legal,
 800     // they should actually be custom-lowered.
 801     Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
 802     if (Action == TargetLowering::Legal)
 803       Action = TargetLowering::Custom;
 804     break;
 805   default:
 806     if (Node->getOpcode() >= ISD::BUILTIN_OP_END) {
 807       Action = TargetLowering::Legal;
 808     } else {
 809       Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
 810     }
 811     break;
 812   }
 813
 814   if (SimpleFinishLegalizing) {
 815     SmallVector<SDValue, 8> Ops;
 816     for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i)
 817       Ops.push_back(Node->getOperand(i));
 818     switch (Node->getOpcode()) {
 819     default: break;
 820     case ISD::SHL:
 821     case ISD::SRL:
 822     case ISD::SRA:
 823     case ISD::ROTL:
 824     case ISD::ROTR:
 825       // Legalizing shifts/rotates requires adjusting the shift amount
 826       // to the appropriate width.
 827       if (!Ops[1].getValueType().isVector()) {
 828         SDValue SAO = DAG.getShiftAmountOperand(Ops[0].getValueType(), Ops[1]);
 829         HandleSDNode Handle(SAO);
 830         LegalizeOp(SAO.getNode());
 831         Ops[1] = Handle.getValue();
 832       }
 833       break;
 834     case ISD::SRL_PARTS:
 835     case ISD::SRA_PARTS:
 836     case ISD::SHL_PARTS:
 837       // Legalizing shifts/rotates requires adjusting the shift amount
 838       // to the appropriate width.
 839       if (!Ops[2].getValueType().isVector()) {
 840         SDValue SAO = DAG.getShiftAmountOperand(Ops[0].getValueType(), Ops[2]);
 841         HandleSDNode Handle(SAO);
 842         LegalizeOp(SAO.getNode());
 843         Ops[2] = Handle.getValue();
 844       }
 845       break;
 846     }
 847
 848     SDNode *NewNode = DAG.UpdateNodeOperands(Node, Ops.data(), Ops.size());
 849     if (NewNode != Node) {
 850       DAG.ReplaceAllUsesWith(Node, NewNode, this);
 851       for (unsigned i = 0, e = Node->getNumValues(); i != e; ++i)
 852         DAG.TransferDbgValues(SDValue(Node, i), SDValue(NewNode, i));
 853       ReplacedNode(Node);
 854       Node = NewNode;
 855     }
 856     switch (Action) {
 857     case TargetLowering::Legal:
 858       return;
 859     case TargetLowering::Custom:
 860       // FIXME: The handling for custom lowering with multiple results is
 861       // a complete mess.
 862       Tmp1 = TLI.LowerOperation(SDValue(Node, 0), DAG);
 863       if (Tmp1.getNode()) {
 864         SmallVector<SDValue, 8> ResultVals;
 865         for (unsigned i = 0, e = Node->getNumValues(); i != e; ++i) {
 866           if (e == 1)
 867             ResultVals.push_back(Tmp1);
 868           else
 869             ResultVals.push_back(Tmp1.getValue(i));
 870         }
 871         if (Tmp1.getNode() != Node || Tmp1.getResNo() != 0) {
 872           DAG.ReplaceAllUsesWith(Node, ResultVals.data(), this);
 873           for (unsigned i = 0, e = Node->getNumValues(); i != e; ++i)
 874             DAG.TransferDbgValues(SDValue(Node, i), ResultVals[i]);
 875           ReplacedNode(Node);
 876         }
 877         return;
 878       }
 879
 880       // FALL THROUGH
 881     case TargetLowering::Expand:
 882       ExpandNode(Node);
 883       return;
 884     case TargetLowering::Promote:
 885       PromoteNode(Node);
 886       return;
 887     }
 888   }
 889
 890   switch (Node->getOpcode()) {
 891   default:
 892 #ifndef NDEBUG
 893     dbgs() << "NODE: ";
 894     Node->dump( &DAG);
 895     dbgs() << "\n";
 896 #endif
 897     assert(0 && "Do not know how to legalize this operator!");
 898
 899   case ISD::CALLSEQ_START:
 900   case ISD::CALLSEQ_END:
 901     break;
 902   case ISD::LOAD: {
 903     LoadSDNode *LD = cast<LoadSDNode>(Node);
 904     Tmp1 = LD->getChain();   // Legalize the chain.
 905     Tmp2 = LD->getBasePtr(); // Legalize the base pointer.
 906
 907     ISD::LoadExtType ExtType = LD->getExtensionType();
 908     if (ExtType == ISD::NON_EXTLOAD) {
 909       EVT VT = Node->getValueType(0);
 910       Tmp3 = SDValue(Node, 0);
 911       Tmp4 = SDValue(Node, 1);
 912
 913       switch (TLI.getOperationAction(Node->getOpcode(), VT)) {
 914       default: assert(0 && "This action is not supported yet!");
 915       case TargetLowering::Legal:
 916         // If this is an unaligned load and the target doesn't support it,
 917         // expand it.
 918         if (!TLI.allowsUnalignedMemoryAccesses(LD->getMemoryVT())) {
 919           Type *Ty = LD->getMemoryVT().getTypeForEVT(*DAG.getContext());
 920           unsigned ABIAlignment = TLI.getTargetData()->getABITypeAlignment(Ty);
 921           if (LD->getAlignment() < ABIAlignment){
 922             ExpandUnalignedLoad(cast<LoadSDNode>(Node),
 923                                 DAG, TLI, Tmp3, Tmp4);
 924           }
 925         }
 926         break;
 927       case TargetLowering::Custom:
 928         Tmp1 = TLI.LowerOperation(Tmp3, DAG);
 929         if (Tmp1.getNode()) {
 930           Tmp3 = Tmp1;
 931           Tmp4 = Tmp1.getValue(1);
 932         }
 933         break;
 934       case TargetLowering::Promote: {
 935         // Only promote a load of vector type to another.
 936         assert(VT.isVector() && "Cannot promote this load!");
 937         // Change base type to a different vector type.
 938         EVT NVT = TLI.getTypeToPromoteTo(Node->getOpcode(), VT);
 939
 940         Tmp1 = DAG.getLoad(NVT, dl, Tmp1, Tmp2, LD->getPointerInfo(),
 941                            LD->isVolatile(), LD->isNonTemporal(),
 942                            LD->isInvariant(), LD->getAlignment());
 943         Tmp3 = DAG.getNode(ISD::BITCAST, dl, VT, Tmp1);
 944         Tmp4 = Tmp1.getValue(1);
 945         break;
 946       }
 947       }
 948       if (Tmp4.getNode() != Node) {
 949         assert(Tmp3.getNode() != Node && "Load must be completely replaced");
 950         DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 0), Tmp3);
 951         DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 1), Tmp4);
 952         ReplacedNode(Node);
 953       }
 954       return;
 955     }
 956
 957     EVT SrcVT = LD->getMemoryVT();
 958     unsigned SrcWidth = SrcVT.getSizeInBits();
 959     unsigned Alignment = LD->getAlignment();
 960     bool isVolatile = LD->isVolatile();
 961     bool isNonTemporal = LD->isNonTemporal();
 962
 963     if (SrcWidth != SrcVT.getStoreSizeInBits() &&
 964         // Some targets pretend to have an i1 loading operation, and actually
 965         // load an i8.  This trick is correct for ZEXTLOAD because the top 7
 966         // bits are guaranteed to be zero; it helps the optimizers understand
 967         // that these bits are zero.  It is also useful for EXTLOAD, since it
 968         // tells the optimizers that those bits are undefined.  It would be
 969         // nice to have an effective generic way of getting these benefits...
 970         // Until such a way is found, don't insist on promoting i1 here.
 971         (SrcVT != MVT::i1 ||
 972          TLI.getLoadExtAction(ExtType, MVT::i1) == TargetLowering::Promote)) {
 973       // Promote to a byte-sized load if not loading an integral number of
 974       // bytes.  For example, promote EXTLOAD:i20 -> EXTLOAD:i24.
 975       unsigned NewWidth = SrcVT.getStoreSizeInBits();
 976       EVT NVT = EVT::getIntegerVT(*DAG.getContext(), NewWidth);
 977       SDValue Ch;
 978
 979       // The extra bits are guaranteed to be zero, since we stored them that
 980       // way.  A zext load from NVT thus automatically gives zext from SrcVT.
 981
 982       ISD::LoadExtType NewExtType =
 983         ExtType == ISD::ZEXTLOAD ? ISD::ZEXTLOAD : ISD::EXTLOAD;
 984
 985       SDValue Result =
 986         DAG.getExtLoad(NewExtType, dl, Node->getValueType(0),
 987                        Tmp1, Tmp2, LD->getPointerInfo(),
 988                        NVT, isVolatile, isNonTemporal, Alignment);
 989
 990       Ch = Result.getValue(1); // The chain.
 991
 992       if (ExtType == ISD::SEXTLOAD)
 993         // Having the top bits zero doesn't help when sign extending.
 994         Result = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl,
 995                              Result.getValueType(),
 996                              Result, DAG.getValueType(SrcVT));
 997       else if (ExtType == ISD::ZEXTLOAD || NVT == Result.getValueType())
 998         // All the top bits are guaranteed to be zero - inform the optimizers.
 999         Result = DAG.getNode(ISD::AssertZext, dl,
1000                              Result.getValueType(), Result,
1001                              DAG.getValueType(SrcVT));
1002
1003       Tmp1 = Result;
1004       Tmp2 = Ch;
1005     } else if (SrcWidth & (SrcWidth - 1)) {
1006       // If not loading a power-of-2 number of bits, expand as two loads.
1007       assert(!SrcVT.isVector() && "Unsupported extload!");
1008       unsigned RoundWidth = 1 << Log2_32(SrcWidth);
1009       assert(RoundWidth < SrcWidth);
1010       unsigned ExtraWidth = SrcWidth - RoundWidth;
1011       assert(ExtraWidth < RoundWidth);
1012       assert(!(RoundWidth % 8) && !(ExtraWidth % 8) &&
1013              "Load size not an integral number of bytes!");
1014       EVT RoundVT = EVT::getIntegerVT(*DAG.getContext(), RoundWidth);
1015       EVT ExtraVT = EVT::getIntegerVT(*DAG.getContext(), ExtraWidth);
1016       SDValue Lo, Hi, Ch;
1017       unsigned IncrementSize;
1018
1019       if (TLI.isLittleEndian()) {
1020         // EXTLOAD:i24 -> ZEXTLOAD:i16 | (shl EXTLOAD@+2:i8, 16)
1021         // Load the bottom RoundWidth bits.
1022         Lo = DAG.getExtLoad(ISD::ZEXTLOAD, dl, Node->getValueType(0),
1023                             Tmp1, Tmp2,
1024                             LD->getPointerInfo(), RoundVT, isVolatile,
1025                             isNonTemporal, Alignment);
1026
1027         // Load the remaining ExtraWidth bits.
1028         IncrementSize = RoundWidth / 8;
1029         Tmp2 = DAG.getNode(ISD::ADD, dl, Tmp2.getValueType(), Tmp2,
1030                            DAG.getIntPtrConstant(IncrementSize));
1031         Hi = DAG.getExtLoad(ExtType, dl, Node->getValueType(0), Tmp1, Tmp2,
1032                             LD->getPointerInfo().getWithOffset(IncrementSize),
1033                             ExtraVT, isVolatile, isNonTemporal,
1034                             MinAlign(Alignment, IncrementSize));
1035
1036         // Build a factor node to remember that this load is independent of
1037         // the other one.
1038         Ch = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
1039                          Hi.getValue(1));
1040
1041         // Move the top bits to the right place.
1042         Hi = DAG.getNode(ISD::SHL, dl, Hi.getValueType(), Hi,
1043                          DAG.getConstant(RoundWidth,
1044                                       TLI.getShiftAmountTy(Hi.getValueType())));
1045
1046         // Join the hi and lo parts.
1047         Tmp1 = DAG.getNode(ISD::OR, dl, Node->getValueType(0), Lo, Hi);
1048       } else {
1049         // Big endian - avoid unaligned loads.
1050         // EXTLOAD:i24 -> (shl EXTLOAD:i16, 8) | ZEXTLOAD@+2:i8
1051         // Load the top RoundWidth bits.
1052         Hi = DAG.getExtLoad(ExtType, dl, Node->getValueType(0), Tmp1, Tmp2,
1053                             LD->getPointerInfo(), RoundVT, isVolatile,
1054                             isNonTemporal, Alignment);
1055
1056         // Load the remaining ExtraWidth bits.
1057         IncrementSize = RoundWidth / 8;
1058         Tmp2 = DAG.getNode(ISD::ADD, dl, Tmp2.getValueType(), Tmp2,
1059                            DAG.getIntPtrConstant(IncrementSize));
1060         Lo = DAG.getExtLoad(ISD::ZEXTLOAD,
1061                             dl, Node->getValueType(0), Tmp1, Tmp2,
1062                             LD->getPointerInfo().getWithOffset(IncrementSize),
1063                             ExtraVT, isVolatile, isNonTemporal,
1064                             MinAlign(Alignment, IncrementSize));
1065
1066         // Build a factor node to remember that this load is independent of
1067         // the other one.
1068         Ch = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
1069                          Hi.getValue(1));
1070
1071         // Move the top bits to the right place.
1072         Hi = DAG.getNode(ISD::SHL, dl, Hi.getValueType(), Hi,
1073                          DAG.getConstant(ExtraWidth,
1074                                       TLI.getShiftAmountTy(Hi.getValueType())));
1075
1076         // Join the hi and lo parts.
1077         Tmp1 = DAG.getNode(ISD::OR, dl, Node->getValueType(0), Lo, Hi);
1078       }
1079
1080       Tmp2 = Ch;
1081     } else {
1082       switch (TLI.getLoadExtAction(ExtType, SrcVT)) {
1083       default: assert(0 && "This action is not supported yet!");
1084       case TargetLowering::Custom:
1085         isCustom = true;
1086         // FALLTHROUGH
1087       case TargetLowering::Legal:
1088         Tmp1 = SDValue(Node, 0);
1089         Tmp2 = SDValue(Node, 1);
1090
1091         if (isCustom) {
1092           Tmp3 = TLI.LowerOperation(SDValue(Node, 0), DAG);
1093           if (Tmp3.getNode()) {
1094             Tmp1 = Tmp3;
1095             Tmp2 = Tmp3.getValue(1);
1096           }
1097         } else {
1098           // If this is an unaligned load and the target doesn't support it,
1099           // expand it.
1100           if (!TLI.allowsUnalignedMemoryAccesses(LD->getMemoryVT())) {
1101             Type *Ty =
1102               LD->getMemoryVT().getTypeForEVT(*DAG.getContext());
1103             unsigned ABIAlignment =
1104               TLI.getTargetData()->getABITypeAlignment(Ty);
1105             if (LD->getAlignment() < ABIAlignment){
1106               ExpandUnalignedLoad(cast<LoadSDNode>(Node),
1107                                   DAG, TLI, Tmp1, Tmp2);
1108             }
1109           }
1110         }
1111         break;
1112       case TargetLowering::Expand:
1113         if (!TLI.isLoadExtLegal(ISD::EXTLOAD, SrcVT) && TLI.isTypeLegal(SrcVT)) {
1114           SDValue Load = DAG.getLoad(SrcVT, dl, Tmp1, Tmp2,
1115                                      LD->getPointerInfo(),
1116                                      LD->isVolatile(), LD->isNonTemporal(),
1117                                      LD->isInvariant(), LD->getAlignment());
1118           unsigned ExtendOp;
1119           switch (ExtType) {
1120           case ISD::EXTLOAD:
1121             ExtendOp = (SrcVT.isFloatingPoint() ?
1122                         ISD::FP_EXTEND : ISD::ANY_EXTEND);
1123             break;
1124           case ISD::SEXTLOAD: ExtendOp = ISD::SIGN_EXTEND; break;
1125           case ISD::ZEXTLOAD: ExtendOp = ISD::ZERO_EXTEND; break;
1126           default: llvm_unreachable("Unexpected extend load type!");
1127           }
1128           Tmp1 = DAG.getNode(ExtendOp, dl, Node->getValueType(0), Load);
1129           Tmp2 = Load.getValue(1);
1130           break;
1131         }
1132
1133         assert(!SrcVT.isVector() &&
1134                "Vector Loads are handled in LegalizeVectorOps");
1135
1136         // FIXME: This does not work for vectors on most targets.  Sign- and
1137         // zero-extend operations are currently folded into extending loads,
1138         // whether they are legal or not, and then we end up here without any
1139         // support for legalizing them.
1140         assert(ExtType != ISD::EXTLOAD &&
1141                "EXTLOAD should always be supported!");
1142         // Turn the unsupported load into an EXTLOAD followed by an explicit
1143         // zero/sign extend inreg.
1144         SDValue Result = DAG.getExtLoad(ISD::EXTLOAD, dl, Node->getValueType(0),
1145                                         Tmp1, Tmp2, LD->getPointerInfo(), SrcVT,
1146                                         LD->isVolatile(), LD->isNonTemporal(),
1147                                         LD->getAlignment());
1148         SDValue ValRes;
1149         if (ExtType == ISD::SEXTLOAD)
1150           ValRes = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl,
1151                                Result.getValueType(),
1152                                Result, DAG.getValueType(SrcVT));
1153         else
1154           ValRes = DAG.getZeroExtendInReg(Result, dl, SrcVT.getScalarType());
1155         Tmp1 = ValRes;
1156         Tmp2 = Result.getValue(1);
1157         break;
1158       }
1159     }
1160
1161     // Since loads produce two values, make sure to remember that we legalized
1162     // both of them.
1163     if (Tmp2.getNode() != Node) {
1164       assert(Tmp1.getNode() != Node && "Load must be completely replaced");
1165       DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 0), Tmp1);
1166       DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 1), Tmp2);
1167       ReplacedNode(Node);
1168     }
1169     break;
1170   }
1171   case ISD::STORE: {
1172     StoreSDNode *ST = cast<StoreSDNode>(Node);
1173     Tmp1 = ST->getChain();
1174     Tmp2 = ST->getBasePtr();
1175     unsigned Alignment = ST->getAlignment();
1176     bool isVolatile = ST->isVolatile();
1177     bool isNonTemporal = ST->isNonTemporal();
1178
1179     if (!ST->isTruncatingStore()) {
1180       if (SDNode *OptStore = OptimizeFloatStore(ST).getNode()) {
1181         ReplaceNode(ST, OptStore);
1182         break;
1183       }
1184
1185       {
1186         Tmp3 = ST->getValue();
1187         EVT VT = Tmp3.getValueType();
1188         switch (TLI.getOperationAction(ISD::STORE, VT)) {
1189         default: assert(0 && "This action is not supported yet!");
1190         case TargetLowering::Legal:
1191           // If this is an unaligned store and the target doesn't support it,
1192           // expand it.
1193           if (!TLI.allowsUnalignedMemoryAccesses(ST->getMemoryVT())) {
1194             Type *Ty = ST->getMemoryVT().getTypeForEVT(*DAG.getContext());
1195             unsigned ABIAlignment= TLI.getTargetData()->getABITypeAlignment(Ty);
1196             if (ST->getAlignment() < ABIAlignment)
1197               ExpandUnalignedStore(cast<StoreSDNode>(Node),
1198                                    DAG, TLI, this);
1199           }
1200           break;
1201         case TargetLowering::Custom:
1202           Tmp1 = TLI.LowerOperation(SDValue(Node, 0), DAG);
1203           if (Tmp1.getNode())
1204             ReplaceNode(SDValue(Node, 0), Tmp1);
1205           break;
1206         case TargetLowering::Promote: {
1207           assert(VT.isVector() && "Unknown legal promote case!");
1208           Tmp3 = DAG.getNode(ISD::BITCAST, dl,
1209                              TLI.getTypeToPromoteTo(ISD::STORE, VT), Tmp3);
1210           SDValue Result =
1211             DAG.getStore(Tmp1, dl, Tmp3, Tmp2,
1212                          ST->getPointerInfo(), isVolatile,
1213                          isNonTemporal, Alignment);
1214           ReplaceNode(SDValue(Node, 0), Result);
1215           break;
1216         }
1217         }
1218         break;
1219       }
1220     } else {
1221       Tmp3 = ST->getValue();
1222
1223       EVT StVT = ST->getMemoryVT();
1224       unsigned StWidth = StVT.getSizeInBits();
1225
1226       if (StWidth != StVT.getStoreSizeInBits()) {
1227         // Promote to a byte-sized store with upper bits zero if not
1228         // storing an integral number of bytes.  For example, promote
1229         // TRUNCSTORE:i1 X -> TRUNCSTORE:i8 (and X, 1)
1230         EVT NVT = EVT::getIntegerVT(*DAG.getContext(),
1231                                     StVT.getStoreSizeInBits());
1232         Tmp3 = DAG.getZeroExtendInReg(Tmp3, dl, StVT);
1233         SDValue Result =
1234           DAG.getTruncStore(Tmp1, dl, Tmp3, Tmp2, ST->getPointerInfo(),
1235                             NVT, isVolatile, isNonTemporal, Alignment);
1236         ReplaceNode(SDValue(Node, 0), Result);
1237       } else if (StWidth & (StWidth - 1)) {
1238         // If not storing a power-of-2 number of bits, expand as two stores.
1239         assert(!StVT.isVector() && "Unsupported truncstore!");
1240         unsigned RoundWidth = 1 << Log2_32(StWidth);
1241         assert(RoundWidth < StWidth);
1242         unsigned ExtraWidth = StWidth - RoundWidth;
1243         assert(ExtraWidth < RoundWidth);
1244         assert(!(RoundWidth % 8) && !(ExtraWidth % 8) &&
1245                "Store size not an integral number of bytes!");
1246         EVT RoundVT = EVT::getIntegerVT(*DAG.getContext(), RoundWidth);
1247         EVT ExtraVT = EVT::getIntegerVT(*DAG.getContext(), ExtraWidth);
1248         SDValue Lo, Hi;
1249         unsigned IncrementSize;
1250
1251         if (TLI.isLittleEndian()) {
1252           // TRUNCSTORE:i24 X -> TRUNCSTORE:i16 X, TRUNCSTORE@+2:i8 (srl X, 16)
1253           // Store the bottom RoundWidth bits.
1254           Lo = DAG.getTruncStore(Tmp1, dl, Tmp3, Tmp2, ST->getPointerInfo(),
1255                                  RoundVT,
1256                                  isVolatile, isNonTemporal, Alignment);
1257
1258           // Store the remaining ExtraWidth bits.
1259           IncrementSize = RoundWidth / 8;
1260           Tmp2 = DAG.getNode(ISD::ADD, dl, Tmp2.getValueType(), Tmp2,
1261                              DAG.getIntPtrConstant(IncrementSize));
1262           Hi = DAG.getNode(ISD::SRL, dl, Tmp3.getValueType(), Tmp3,
1263                            DAG.getConstant(RoundWidth,
1264                                     TLI.getShiftAmountTy(Tmp3.getValueType())));
1265           Hi = DAG.getTruncStore(Tmp1, dl, Hi, Tmp2,
1266                              ST->getPointerInfo().getWithOffset(IncrementSize),
1267                                  ExtraVT, isVolatile, isNonTemporal,
1268                                  MinAlign(Alignment, IncrementSize));
1269         } else {
1270           // Big endian - avoid unaligned stores.
1271           // TRUNCSTORE:i24 X -> TRUNCSTORE:i16 (srl X, 8), TRUNCSTORE@+2:i8 X
1272           // Store the top RoundWidth bits.
1273           Hi = DAG.getNode(ISD::SRL, dl, Tmp3.getValueType(), Tmp3,
1274                            DAG.getConstant(ExtraWidth,
1275                                     TLI.getShiftAmountTy(Tmp3.getValueType())));
1276           Hi = DAG.getTruncStore(Tmp1, dl, Hi, Tmp2, ST->getPointerInfo(),
1277                                  RoundVT, isVolatile, isNonTemporal, Alignment);
1278
1279           // Store the remaining ExtraWidth bits.
1280           IncrementSize = RoundWidth / 8;
1281           Tmp2 = DAG.getNode(ISD::ADD, dl, Tmp2.getValueType(), Tmp2,
1282                              DAG.getIntPtrConstant(IncrementSize));
1283           Lo = DAG.getTruncStore(Tmp1, dl, Tmp3, Tmp2,
1284                               ST->getPointerInfo().getWithOffset(IncrementSize),
1285                                  ExtraVT, isVolatile, isNonTemporal,
1286                                  MinAlign(Alignment, IncrementSize));
1287         }
1288
1289         // The order of the stores doesn't matter.
1290         SDValue Result = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo, Hi);
1291         ReplaceNode(SDValue(Node, 0), Result);
1292       } else {
1293         switch (TLI.getTruncStoreAction(ST->getValue().getValueType(), StVT)) {
1294         default: assert(0 && "This action is not supported yet!");
1295         case TargetLowering::Legal:
1296           // If this is an unaligned store and the target doesn't support it,
1297           // expand it.
1298           if (!TLI.allowsUnalignedMemoryAccesses(ST->getMemoryVT())) {
1299             Type *Ty = ST->getMemoryVT().getTypeForEVT(*DAG.getContext());
1300             unsigned ABIAlignment= TLI.getTargetData()->getABITypeAlignment(Ty);
1301             if (ST->getAlignment() < ABIAlignment)
1302               ExpandUnalignedStore(cast<StoreSDNode>(Node), DAG, TLI, this);
1303           }
1304           break;
1305         case TargetLowering::Custom:
1306           ReplaceNode(SDValue(Node, 0),
1307                       TLI.LowerOperation(SDValue(Node, 0), DAG));
1308           break;
1309         case TargetLowering::Expand:
1310           assert(!StVT.isVector() &&
1311                  "Vector Stores are handled in LegalizeVectorOps");
1312
1313           // TRUNCSTORE:i16 i32 -> STORE i16
1314           assert(TLI.isTypeLegal(StVT) && "Do not know how to expand this store!");
1315           Tmp3 = DAG.getNode(ISD::TRUNCATE, dl, StVT, Tmp3);
1316           SDValue Result =
1317             DAG.getStore(Tmp1, dl, Tmp3, Tmp2, ST->getPointerInfo(),
1318                          isVolatile, isNonTemporal, Alignment);
1319           ReplaceNode(SDValue(Node, 0), Result);
1320           break;
1321         }
1322       }
1323     }
1324     break;
1325   }
1326   }
1327 }
1328
1329 SDValue SelectionDAGLegalize::ExpandExtractFromVectorThroughStack(SDValue Op) {
1330   SDValue Vec = Op.getOperand(0);
1331   SDValue Idx = Op.getOperand(1);
1332   DebugLoc dl = Op.getDebugLoc();
1333   // Store the value to a temporary stack slot, then LOAD the returned part.
1334   SDValue StackPtr = DAG.CreateStackTemporary(Vec.getValueType());
1335   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, Vec, StackPtr,
1336                             MachinePointerInfo(), false, false, 0);
1337
1338   // Add the offset to the index.
1339   unsigned EltSize =
1340       Vec.getValueType().getVectorElementType().getSizeInBits()/8;
1341   Idx = DAG.getNode(ISD::MUL, dl, Idx.getValueType(), Idx,
1342                     DAG.getConstant(EltSize, Idx.getValueType()));
1343
1344   if (Idx.getValueType().bitsGT(TLI.getPointerTy()))
1345     Idx = DAG.getNode(ISD::TRUNCATE, dl, TLI.getPointerTy(), Idx);
1346   else
1347     Idx = DAG.getNode(ISD::ZERO_EXTEND, dl, TLI.getPointerTy(), Idx);
1348
1349   StackPtr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), Idx, StackPtr);
1350
1351   if (Op.getValueType().isVector())
1352     return DAG.getLoad(Op.getValueType(), dl, Ch, StackPtr,MachinePointerInfo(),
1353                        false, false, false, 0);
1354   return DAG.getExtLoad(ISD::EXTLOAD, dl, Op.getValueType(), Ch, StackPtr,
1355                         MachinePointerInfo(),
1356                         Vec.getValueType().getVectorElementType(),
1357                         false, false, 0);
1358 }
1359
1360 SDValue SelectionDAGLegalize::ExpandInsertToVectorThroughStack(SDValue Op) {
1361   assert(Op.getValueType().isVector() && "Non-vector insert subvector!");
1362
1363   SDValue Vec  = Op.getOperand(0);
1364   SDValue Part = Op.getOperand(1);
1365   SDValue Idx  = Op.getOperand(2);
1366   DebugLoc dl  = Op.getDebugLoc();
1367
1368   // Store the value to a temporary stack slot, then LOAD the returned part.
1369
1370   SDValue StackPtr = DAG.CreateStackTemporary(Vec.getValueType());
1371   int FI = cast<FrameIndexSDNode>(StackPtr.getNode())->getIndex();
1372   MachinePointerInfo PtrInfo = MachinePointerInfo::getFixedStack(FI);
1373
1374   // First store the whole vector.
1375   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, Vec, StackPtr, PtrInfo,
1376                             false, false, 0);
1377
1378   // Then store the inserted part.
1379
1380   // Add the offset to the index.
1381   unsigned EltSize =
1382       Vec.getValueType().getVectorElementType().getSizeInBits()/8;
1383
1384   Idx = DAG.getNode(ISD::MUL, dl, Idx.getValueType(), Idx,
1385                     DAG.getConstant(EltSize, Idx.getValueType()));
1386
1387   if (Idx.getValueType().bitsGT(TLI.getPointerTy()))
1388     Idx = DAG.getNode(ISD::TRUNCATE, dl, TLI.getPointerTy(), Idx);
1389   else
1390     Idx = DAG.getNode(ISD::ZERO_EXTEND, dl, TLI.getPointerTy(), Idx);
1391
1392   SDValue SubStackPtr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), Idx,
1393                                     StackPtr);
1394
1395   // Store the subvector.
1396   Ch = DAG.getStore(DAG.getEntryNode(), dl, Part, SubStackPtr,
1397                     MachinePointerInfo(), false, false, 0);
1398
1399   // Finally, load the updated vector.
1400   return DAG.getLoad(Op.getValueType(), dl, Ch, StackPtr, PtrInfo,
1401                      false, false, false, 0);
1402 }
1403
1404 SDValue SelectionDAGLegalize::ExpandVectorBuildThroughStack(SDNode* Node) {
1405   // We can't handle this case efficiently.  Allocate a sufficiently
1406   // aligned object on the stack, store each element into it, then load
1407   // the result as a vector.
1408   // Create the stack frame object.
1409   EVT VT = Node->getValueType(0);
1410   EVT EltVT = VT.getVectorElementType();
1411   DebugLoc dl = Node->getDebugLoc();
1412   SDValue FIPtr = DAG.CreateStackTemporary(VT);
1413   int FI = cast<FrameIndexSDNode>(FIPtr.getNode())->getIndex();
1414   MachinePointerInfo PtrInfo = MachinePointerInfo::getFixedStack(FI);
1415
1416   // Emit a store of each element to the stack slot.
1417   SmallVector<SDValue, 8> Stores;
1418   unsigned TypeByteSize = EltVT.getSizeInBits() / 8;
1419   // Store (in the right endianness) the elements to memory.
1420   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i) {
1421     // Ignore undef elements.
1422     if (Node->getOperand(i).getOpcode() == ISD::UNDEF) continue;
1423
1424     unsigned Offset = TypeByteSize*i;
1425
1426     SDValue Idx = DAG.getConstant(Offset, FIPtr.getValueType());
1427     Idx = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr, Idx);
1428
1429     // If the destination vector element type is narrower than the source
1430     // element type, only store the bits necessary.
1431     if (EltVT.bitsLT(Node->getOperand(i).getValueType().getScalarType())) {
1432       Stores.push_back(DAG.getTruncStore(DAG.getEntryNode(), dl,
1433                                          Node->getOperand(i), Idx,
1434                                          PtrInfo.getWithOffset(Offset),
1435                                          EltVT, false, false, 0));
1436     } else
1437       Stores.push_back(DAG.getStore(DAG.getEntryNode(), dl,
1438                                     Node->getOperand(i), Idx,
1439                                     PtrInfo.getWithOffset(Offset),
1440                                     false, false, 0));
1441   }
1442
1443   SDValue StoreChain;
1444   if (!Stores.empty())    // Not all undef elements?
1445     StoreChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1446                              &Stores[0], Stores.size());
1447   else
1448     StoreChain = DAG.getEntryNode();
1449
1450   // Result is a load from the stack slot.
1451   return DAG.getLoad(VT, dl, StoreChain, FIPtr, PtrInfo,
1452                      false, false, false, 0);
1453 }
1454
1455 SDValue SelectionDAGLegalize::ExpandFCOPYSIGN(SDNode* Node) {
1456   DebugLoc dl = Node->getDebugLoc();
1457   SDValue Tmp1 = Node->getOperand(0);
1458   SDValue Tmp2 = Node->getOperand(1);
1459
1460   // Get the sign bit of the RHS.  First obtain a value that has the same
1461   // sign as the sign bit, i.e. negative if and only if the sign bit is 1.
1462   SDValue SignBit;
1463   EVT FloatVT = Tmp2.getValueType();
1464   EVT IVT = EVT::getIntegerVT(*DAG.getContext(), FloatVT.getSizeInBits());
1465   if (TLI.isTypeLegal(IVT)) {
1466     // Convert to an integer with the same sign bit.
1467     SignBit = DAG.getNode(ISD::BITCAST, dl, IVT, Tmp2);
1468   } else {
1469     // Store the float to memory, then load the sign part out as an integer.
1470     MVT LoadTy = TLI.getPointerTy();
1471     // First create a temporary that is aligned for both the load and store.
1472     SDValue StackPtr = DAG.CreateStackTemporary(FloatVT, LoadTy);
1473     // Then store the float to it.
1474     SDValue Ch =
1475       DAG.getStore(DAG.getEntryNode(), dl, Tmp2, StackPtr, MachinePointerInfo(),
1476                    false, false, 0);
1477     if (TLI.isBigEndian()) {
1478       assert(FloatVT.isByteSized() && "Unsupported floating point type!");
1479       // Load out a legal integer with the same sign bit as the float.
1480       SignBit = DAG.getLoad(LoadTy, dl, Ch, StackPtr, MachinePointerInfo(),
1481                             false, false, false, 0);
1482     } else { // Little endian
1483       SDValue LoadPtr = StackPtr;
1484       // The float may be wider than the integer we are going to load.  Advance
1485       // the pointer so that the loaded integer will contain the sign bit.
1486       unsigned Strides = (FloatVT.getSizeInBits()-1)/LoadTy.getSizeInBits();
1487       unsigned ByteOffset = (Strides * LoadTy.getSizeInBits()) / 8;
1488       LoadPtr = DAG.getNode(ISD::ADD, dl, LoadPtr.getValueType(),
1489                             LoadPtr, DAG.getIntPtrConstant(ByteOffset));
1490       // Load a legal integer containing the sign bit.
1491       SignBit = DAG.getLoad(LoadTy, dl, Ch, LoadPtr, MachinePointerInfo(),
1492                             false, false, false, 0);
1493       // Move the sign bit to the top bit of the loaded integer.
1494       unsigned BitShift = LoadTy.getSizeInBits() -
1495         (FloatVT.getSizeInBits() - 8 * ByteOffset);
1496       assert(BitShift < LoadTy.getSizeInBits() && "Pointer advanced wrong?");
1497       if (BitShift)
1498         SignBit = DAG.getNode(ISD::SHL, dl, LoadTy, SignBit,
1499                               DAG.getConstant(BitShift,
1500                                  TLI.getShiftAmountTy(SignBit.getValueType())));
1501     }
1502   }
1503   // Now get the sign bit proper, by seeing whether the value is negative.
1504   SignBit = DAG.getSetCC(dl, TLI.getSetCCResultType(SignBit.getValueType()),
1505                          SignBit, DAG.getConstant(0, SignBit.getValueType()),
1506                          ISD::SETLT);
1507   // Get the absolute value of the result.
1508   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, Tmp1.getValueType(), Tmp1);
1509   // Select between the nabs and abs value based on the sign bit of
1510   // the input.
1511   return DAG.getNode(ISD::SELECT, dl, AbsVal.getValueType(), SignBit,
1512                      DAG.getNode(ISD::FNEG, dl, AbsVal.getValueType(), AbsVal),
1513                      AbsVal);
1514 }
1515
1516 void SelectionDAGLegalize::ExpandDYNAMIC_STACKALLOC(SDNode* Node,
1517                                            SmallVectorImpl<SDValue> &Results) {
1518   unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
1519   assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
1520           " not tell us which reg is the stack pointer!");
1521   DebugLoc dl = Node->getDebugLoc();
1522   EVT VT = Node->getValueType(0);
1523   SDValue Tmp1 = SDValue(Node, 0);
1524   SDValue Tmp2 = SDValue(Node, 1);
1525   SDValue Tmp3 = Node->getOperand(2);
1526   SDValue Chain = Tmp1.getOperand(0);
1527
1528   // Chain the dynamic stack allocation so that it doesn't modify the stack
1529   // pointer when other instructions are using the stack.
1530   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
1531
1532   SDValue Size  = Tmp2.getOperand(1);
1533   SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
1534   Chain = SP.getValue(1);
1535   unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
1536   unsigned StackAlign = TM.getFrameLowering()->getStackAlignment();
1537   if (Align > StackAlign)
1538     SP = DAG.getNode(ISD::AND, dl, VT, SP,
1539                       DAG.getConstant(-(uint64_t)Align, VT));
1540   Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size);       // Value
1541   Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1);     // Output chain
1542
1543   Tmp2 = DAG.getCALLSEQ_END(Chain,  DAG.getIntPtrConstant(0, true),
1544                             DAG.getIntPtrConstant(0, true), SDValue());
1545
1546   Results.push_back(Tmp1);
1547   Results.push_back(Tmp2);
1548 }
1549
1550 /// LegalizeSetCCCondCode - Legalize a SETCC with given LHS and RHS and
1551 /// condition code CC on the current target. This routine expands SETCC with
1552 /// illegal condition code into AND / OR of multiple SETCC values.
1553 void SelectionDAGLegalize::LegalizeSetCCCondCode(EVT VT,
1554                                                  SDValue &LHS, SDValue &RHS,
1555                                                  SDValue &CC,
1556                                                  DebugLoc dl) {
1557   EVT OpVT = LHS.getValueType();
1558   ISD::CondCode CCCode = cast<CondCodeSDNode>(CC)->get();
1559   switch (TLI.getCondCodeAction(CCCode, OpVT)) {
1560   default: assert(0 && "Unknown condition code action!");
1561   case TargetLowering::Legal:
1562     // Nothing to do.
1563     break;
1564   case TargetLowering::Expand: {
1565     ISD::CondCode CC1 = ISD::SETCC_INVALID, CC2 = ISD::SETCC_INVALID;
1566     unsigned Opc = 0;
1567     switch (CCCode) {
1568     default: assert(0 && "Don't know how to expand this condition!");
1569     case ISD::SETOEQ: CC1 = ISD::SETEQ; CC2 = ISD::SETO;  Opc = ISD::AND; break;
1570     case ISD::SETOGT: CC1 = ISD::SETGT; CC2 = ISD::SETO;  Opc = ISD::AND; break;
1571     case ISD::SETOGE: CC1 = ISD::SETGE; CC2 = ISD::SETO;  Opc = ISD::AND; break;
1572     case ISD::SETOLT: CC1 = ISD::SETLT; CC2 = ISD::SETO;  Opc = ISD::AND; break;
1573     case ISD::SETOLE: CC1 = ISD::SETLE; CC2 = ISD::SETO;  Opc = ISD::AND; break;
1574     case ISD::SETONE: CC1 = ISD::SETNE; CC2 = ISD::SETO;  Opc = ISD::AND; break;
1575     case ISD::SETUEQ: CC1 = ISD::SETEQ; CC2 = ISD::SETUO; Opc = ISD::OR;  break;
1576     case ISD::SETUGT: CC1 = ISD::SETGT; CC2 = ISD::SETUO; Opc = ISD::OR;  break;
1577     case ISD::SETUGE: CC1 = ISD::SETGE; CC2 = ISD::SETUO; Opc = ISD::OR;  break;
1578     case ISD::SETULT: CC1 = ISD::SETLT; CC2 = ISD::SETUO; Opc = ISD::OR;  break;
1579     case ISD::SETULE: CC1 = ISD::SETLE; CC2 = ISD::SETUO; Opc = ISD::OR;  break;
1580     case ISD::SETUNE: CC1 = ISD::SETNE; CC2 = ISD::SETUO; Opc = ISD::OR;  break;
1581     // FIXME: Implement more expansions.
1582     }
1583
1584     SDValue SetCC1 = DAG.getSetCC(dl, VT, LHS, RHS, CC1);
1585     SDValue SetCC2 = DAG.getSetCC(dl, VT, LHS, RHS, CC2);
1586     LHS = DAG.getNode(Opc, dl, VT, SetCC1, SetCC2);
1587     RHS = SDValue();
1588     CC  = SDValue();
1589     break;
1590   }
1591   }
1592 }
1593
1594 /// EmitStackConvert - Emit a store/load combination to the stack.  This stores
1595 /// SrcOp to a stack slot of type SlotVT, truncating it if needed.  It then does
1596 /// a load from the stack slot to DestVT, extending it if needed.
1597 /// The resultant code need not be legal.
1598 SDValue SelectionDAGLegalize::EmitStackConvert(SDValue SrcOp,
1599                                                EVT SlotVT,
1600                                                EVT DestVT,
1601                                                DebugLoc dl) {
1602   // Create the stack frame object.
1603   unsigned SrcAlign =
1604     TLI.getTargetData()->getPrefTypeAlignment(SrcOp.getValueType().
1605                                               getTypeForEVT(*DAG.getContext()));
1606   SDValue FIPtr = DAG.CreateStackTemporary(SlotVT, SrcAlign);
1607
1608   FrameIndexSDNode *StackPtrFI = cast<FrameIndexSDNode>(FIPtr);
1609   int SPFI = StackPtrFI->getIndex();
1610   MachinePointerInfo PtrInfo = MachinePointerInfo::getFixedStack(SPFI);
1611
1612   unsigned SrcSize = SrcOp.getValueType().getSizeInBits();
1613   unsigned SlotSize = SlotVT.getSizeInBits();
1614   unsigned DestSize = DestVT.getSizeInBits();
1615   Type *DestType = DestVT.getTypeForEVT(*DAG.getContext());
1616   unsigned DestAlign = TLI.getTargetData()->getPrefTypeAlignment(DestType);
1617
1618   // Emit a store to the stack slot.  Use a truncstore if the input value is
1619   // later than DestVT.
1620   SDValue Store;
1621
1622   if (SrcSize > SlotSize)
1623     Store = DAG.getTruncStore(DAG.getEntryNode(), dl, SrcOp, FIPtr,
1624                               PtrInfo, SlotVT, false, false, SrcAlign);
1625   else {
1626     assert(SrcSize == SlotSize && "Invalid store");
1627     Store = DAG.getStore(DAG.getEntryNode(), dl, SrcOp, FIPtr,
1628                          PtrInfo, false, false, SrcAlign);
1629   }
1630
1631   // Result is a load from the stack slot.
1632   if (SlotSize == DestSize)
1633     return DAG.getLoad(DestVT, dl, Store, FIPtr, PtrInfo,
1634                        false, false, false, DestAlign);
1635
1636   assert(SlotSize < DestSize && "Unknown extension!");
1637   return DAG.getExtLoad(ISD::EXTLOAD, dl, DestVT, Store, FIPtr,
1638                         PtrInfo, SlotVT, false, false, DestAlign);
1639 }
1640
1641 SDValue SelectionDAGLegalize::ExpandSCALAR_TO_VECTOR(SDNode *Node) {
1642   DebugLoc dl = Node->getDebugLoc();
1643   // Create a vector sized/aligned stack slot, store the value to element #0,
1644   // then load the whole vector back out.
1645   SDValue StackPtr = DAG.CreateStackTemporary(Node->getValueType(0));
1646
1647   FrameIndexSDNode *StackPtrFI = cast<FrameIndexSDNode>(StackPtr);
1648   int SPFI = StackPtrFI->getIndex();
1649
1650   SDValue Ch = DAG.getTruncStore(DAG.getEntryNode(), dl, Node->getOperand(0),
1651                                  StackPtr,
1652                                  MachinePointerInfo::getFixedStack(SPFI),
1653                                  Node->getValueType(0).getVectorElementType(),
1654                                  false, false, 0);
1655   return DAG.getLoad(Node->getValueType(0), dl, Ch, StackPtr,
1656                      MachinePointerInfo::getFixedStack(SPFI),
1657                      false, false, false, 0);
1658 }
1659
1660
1661 /// ExpandBUILD_VECTOR - Expand a BUILD_VECTOR node on targets that don't
1662 /// support the operation, but do support the resultant vector type.
1663 SDValue SelectionDAGLegalize::ExpandBUILD_VECTOR(SDNode *Node) {
1664   unsigned NumElems = Node->getNumOperands();
1665   SDValue Value1, Value2;
1666   DebugLoc dl = Node->getDebugLoc();
1667   EVT VT = Node->getValueType(0);
1668   EVT OpVT = Node->getOperand(0).getValueType();
1669   EVT EltVT = VT.getVectorElementType();
1670
1671   // If the only non-undef value is the low element, turn this into a
1672   // SCALAR_TO_VECTOR node.  If this is { X, X, X, X }, determine X.
1673   bool isOnlyLowElement = true;
1674   bool MoreThanTwoValues = false;
1675   bool isConstant = true;
1676   for (unsigned i = 0; i < NumElems; ++i) {
1677     SDValue V = Node->getOperand(i);
1678     if (V.getOpcode() == ISD::UNDEF)
1679       continue;
1680     if (i > 0)
1681       isOnlyLowElement = false;
1682     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
1683       isConstant = false;
1684
1685     if (!Value1.getNode()) {
1686       Value1 = V;
1687     } else if (!Value2.getNode()) {
1688       if (V != Value1)
1689         Value2 = V;
1690     } else if (V != Value1 && V != Value2) {
1691       MoreThanTwoValues = true;
1692     }
1693   }
1694
1695   if (!Value1.getNode())
1696     return DAG.getUNDEF(VT);
1697
1698   if (isOnlyLowElement)
1699     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Node->getOperand(0));
1700
1701   // If all elements are constants, create a load from the constant pool.
1702   if (isConstant) {
1703     std::vector<Constant*> CV;
1704     for (unsigned i = 0, e = NumElems; i != e; ++i) {
1705       if (ConstantFPSDNode *V =
1706           dyn_cast<ConstantFPSDNode>(Node->getOperand(i))) {
1707         CV.push_back(const_cast<ConstantFP *>(V->getConstantFPValue()));
1708       } else if (ConstantSDNode *V =
1709                  dyn_cast<ConstantSDNode>(Node->getOperand(i))) {
1710         if (OpVT==EltVT)
1711           CV.push_back(const_cast<ConstantInt *>(V->getConstantIntValue()));
1712         else {
1713           // If OpVT and EltVT don't match, EltVT is not legal and the
1714           // element values have been promoted/truncated earlier.  Undo this;
1715           // we don't want a v16i8 to become a v16i32 for example.
1716           const ConstantInt *CI = V->getConstantIntValue();
1717           CV.push_back(ConstantInt::get(EltVT.getTypeForEVT(*DAG.getContext()),
1718                                         CI->getZExtValue()));
1719         }
1720       } else {
1721         assert(Node->getOperand(i).getOpcode() == ISD::UNDEF);
1722         Type *OpNTy = EltVT.getTypeForEVT(*DAG.getContext());
1723         CV.push_back(UndefValue::get(OpNTy));
1724       }
1725     }
1726     Constant *CP = ConstantVector::get(CV);
1727     SDValue CPIdx = DAG.getConstantPool(CP, TLI.getPointerTy());
1728     unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
1729     return DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
1730                        MachinePointerInfo::getConstantPool(),
1731                        false, false, false, Alignment);
1732   }
1733
1734   if (!MoreThanTwoValues) {
1735     SmallVector<int, 8> ShuffleVec(NumElems, -1);
1736     for (unsigned i = 0; i < NumElems; ++i) {
1737       SDValue V = Node->getOperand(i);
1738       if (V.getOpcode() == ISD::UNDEF)
1739         continue;
1740       ShuffleVec[i] = V == Value1 ? 0 : NumElems;
1741     }
1742     if (TLI.isShuffleMaskLegal(ShuffleVec, Node->getValueType(0))) {
1743       // Get the splatted value into the low element of a vector register.
1744       SDValue Vec1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value1);
1745       SDValue Vec2;
1746       if (Value2.getNode())
1747         Vec2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value2);
1748       else
1749         Vec2 = DAG.getUNDEF(VT);
1750
1751       // Return shuffle(LowValVec, undef, <0,0,0,0>)
1752       return DAG.getVectorShuffle(VT, dl, Vec1, Vec2, ShuffleVec.data());
1753     }
1754   }
1755
1756   // Otherwise, we can't handle this case efficiently.
1757   return ExpandVectorBuildThroughStack(Node);
1758 }
1759
1760 // ExpandLibCall - Expand a node into a call to a libcall.  If the result value
1761 // does not fit into a register, return the lo part and set the hi part to the
1762 // by-reg argument.  If it does fit into a single register, return the result
1763 // and leave the Hi part unset.
1764 SDValue SelectionDAGLegalize::ExpandLibCall(RTLIB::Libcall LC, SDNode *Node,
1765                                             bool isSigned) {
1766   // The input chain to this libcall is the entry node of the function.
1767   // Legalizing the call will automatically add the previous call to the
1768   // dependence.
1769   SDValue InChain = DAG.getEntryNode();
1770
1771   TargetLowering::ArgListTy Args;
1772   TargetLowering::ArgListEntry Entry;
1773   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i) {
1774     EVT ArgVT = Node->getOperand(i).getValueType();
1775     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1776     Entry.Node = Node->getOperand(i); Entry.Ty = ArgTy;
1777     Entry.isSExt = isSigned;
1778     Entry.isZExt = !isSigned;
1779     Args.push_back(Entry);
1780   }
1781   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
1782                                          TLI.getPointerTy());
1783
1784   Type *RetTy = Node->getValueType(0).getTypeForEVT(*DAG.getContext());
1785
1786   // isTailCall may be true since the callee does not reference caller stack
1787   // frame. Check if it's in the right position.
1788   bool isTailCall = isInTailCallPosition(DAG, Node, TLI);
1789   std::pair<SDValue, SDValue> CallInfo =
1790     TLI.LowerCallTo(InChain, RetTy, isSigned, !isSigned, false, false,
1791                     0, TLI.getLibcallCallingConv(LC), isTailCall,
1792                     /*isReturnValueUsed=*/true,
1793                     Callee, Args, DAG, Node->getDebugLoc());
1794
1795   if (!CallInfo.second.getNode())
1796     // It's a tailcall, return the chain (which is the DAG root).
1797     return DAG.getRoot();
1798
1799   return CallInfo.first;
1800 }
1801
1802 /// ExpandLibCall - Generate a libcall taking the given operands as arguments
1803 /// and returning a result of type RetVT.
1804 SDValue SelectionDAGLegalize::ExpandLibCall(RTLIB::Libcall LC, EVT RetVT,
1805                                             const SDValue *Ops, unsigned NumOps,
1806                                             bool isSigned, DebugLoc dl) {
1807   TargetLowering::ArgListTy Args;
1808   Args.reserve(NumOps);
1809
1810   TargetLowering::ArgListEntry Entry;
1811   for (unsigned i = 0; i != NumOps; ++i) {
1812     Entry.Node = Ops[i];
1813     Entry.Ty = Entry.Node.getValueType().getTypeForEVT(*DAG.getContext());
1814     Entry.isSExt = isSigned;
1815     Entry.isZExt = !isSigned;
1816     Args.push_back(Entry);
1817   }
1818   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
1819                                          TLI.getPointerTy());
1820
1821   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
1822   std::pair<SDValue,SDValue> CallInfo =
1823   TLI.LowerCallTo(DAG.getEntryNode(), RetTy, isSigned, !isSigned, false,
1824                   false, 0, TLI.getLibcallCallingConv(LC), false,
1825                   /*isReturnValueUsed=*/true,
1826                   Callee, Args, DAG, dl);
1827
1828   return CallInfo.first;
1829 }
1830
1831 // ExpandChainLibCall - Expand a node into a call to a libcall. Similar to
1832 // ExpandLibCall except that the first operand is the in-chain.
1833 std::pair<SDValue, SDValue>
1834 SelectionDAGLegalize::ExpandChainLibCall(RTLIB::Libcall LC,
1835                                          SDNode *Node,
1836                                          bool isSigned) {
1837   SDValue InChain = Node->getOperand(0);
1838
1839   TargetLowering::ArgListTy Args;
1840   TargetLowering::ArgListEntry Entry;
1841   for (unsigned i = 1, e = Node->getNumOperands(); i != e; ++i) {
1842     EVT ArgVT = Node->getOperand(i).getValueType();
1843     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1844     Entry.Node = Node->getOperand(i);
1845     Entry.Ty = ArgTy;
1846     Entry.isSExt = isSigned;
1847     Entry.isZExt = !isSigned;
1848     Args.push_back(Entry);
1849   }
1850   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
1851                                          TLI.getPointerTy());
1852
1853   Type *RetTy = Node->getValueType(0).getTypeForEVT(*DAG.getContext());
1854   std::pair<SDValue, SDValue> CallInfo =
1855     TLI.LowerCallTo(InChain, RetTy, isSigned, !isSigned, false, false,
1856                     0, TLI.getLibcallCallingConv(LC), /*isTailCall=*/false,
1857                     /*isReturnValueUsed=*/true,
1858                     Callee, Args, DAG, Node->getDebugLoc());
1859
1860   return CallInfo;
1861 }
1862
1863 SDValue SelectionDAGLegalize::ExpandFPLibCall(SDNode* Node,
1864                                               RTLIB::Libcall Call_F32,
1865                                               RTLIB::Libcall Call_F64,
1866                                               RTLIB::Libcall Call_F80,
1867                                               RTLIB::Libcall Call_PPCF128) {
1868   RTLIB::Libcall LC;
1869   switch (Node->getValueType(0).getSimpleVT().SimpleTy) {
1870   default: assert(0 && "Unexpected request for libcall!");
1871   case MVT::f32: LC = Call_F32; break;
1872   case MVT::f64: LC = Call_F64; break;
1873   case MVT::f80: LC = Call_F80; break;
1874   case MVT::ppcf128: LC = Call_PPCF128; break;
1875   }
1876   return ExpandLibCall(LC, Node, false);
1877 }
1878
1879 SDValue SelectionDAGLegalize::ExpandIntLibCall(SDNode* Node, bool isSigned,
1880                                                RTLIB::Libcall Call_I8,
1881                                                RTLIB::Libcall Call_I16,
1882                                                RTLIB::Libcall Call_I32,
1883                                                RTLIB::Libcall Call_I64,
1884                                                RTLIB::Libcall Call_I128) {
1885   RTLIB::Libcall LC;
1886   switch (Node->getValueType(0).getSimpleVT().SimpleTy) {
1887   default: assert(0 && "Unexpected request for libcall!");
1888   case MVT::i8:   LC = Call_I8; break;
1889   case MVT::i16:  LC = Call_I16; break;
1890   case MVT::i32:  LC = Call_I32; break;
1891   case MVT::i64:  LC = Call_I64; break;
1892   case MVT::i128: LC = Call_I128; break;
1893   }
1894   return ExpandLibCall(LC, Node, isSigned);
1895 }
1896
1897 /// isDivRemLibcallAvailable - Return true if divmod libcall is available.
1898 static bool isDivRemLibcallAvailable(SDNode *Node, bool isSigned,
1899                                      const TargetLowering &TLI) {
1900   RTLIB::Libcall LC;
1901   switch (Node->getValueType(0).getSimpleVT().SimpleTy) {
1902   default: assert(0 && "Unexpected request for libcall!");
1903   case MVT::i8:   LC= isSigned ? RTLIB::SDIVREM_I8  : RTLIB::UDIVREM_I8;  break;
1904   case MVT::i16:  LC= isSigned ? RTLIB::SDIVREM_I16 : RTLIB::UDIVREM_I16; break;
1905   case MVT::i32:  LC= isSigned ? RTLIB::SDIVREM_I32 : RTLIB::UDIVREM_I32; break;
1906   case MVT::i64:  LC= isSigned ? RTLIB::SDIVREM_I64 : RTLIB::UDIVREM_I64; break;
1907   case MVT::i128: LC= isSigned ? RTLIB::SDIVREM_I128:RTLIB::UDIVREM_I128; break;
1908   }
1909
1910   return TLI.getLibcallName(LC) != 0;
1911 }
1912
1913 /// UseDivRem - Only issue divrem libcall if both quotient and remainder are
1914 /// needed.
1915 static bool UseDivRem(SDNode *Node, bool isSigned, bool isDIV) {
1916   unsigned OtherOpcode = 0;
1917   if (isSigned)
1918     OtherOpcode = isDIV ? ISD::SREM : ISD::SDIV;
1919   else
1920     OtherOpcode = isDIV ? ISD::UREM : ISD::UDIV;
1921
1922   SDValue Op0 = Node->getOperand(0);
1923   SDValue Op1 = Node->getOperand(1);
1924   for (SDNode::use_iterator UI = Op0.getNode()->use_begin(),
1925          UE = Op0.getNode()->use_end(); UI != UE; ++UI) {
1926     SDNode *User = *UI;
1927     if (User == Node)
1928       continue;
1929     if (User->getOpcode() == OtherOpcode &&
1930         User->getOperand(0) == Op0 &&
1931         User->getOperand(1) == Op1)
1932       return true;
1933   }
1934   return false;
1935 }
1936
1937 /// ExpandDivRemLibCall - Issue libcalls to __{u}divmod to compute div / rem
1938 /// pairs.
1939 void
1940 SelectionDAGLegalize::ExpandDivRemLibCall(SDNode *Node,
1941                                           SmallVectorImpl<SDValue> &Results) {
1942   unsigned Opcode = Node->getOpcode();
1943   bool isSigned = Opcode == ISD::SDIVREM;
1944
1945   RTLIB::Libcall LC;
1946   switch (Node->getValueType(0).getSimpleVT().SimpleTy) {
1947   default: assert(0 && "Unexpected request for libcall!");
1948   case MVT::i8:   LC= isSigned ? RTLIB::SDIVREM_I8  : RTLIB::UDIVREM_I8;  break;
1949   case MVT::i16:  LC= isSigned ? RTLIB::SDIVREM_I16 : RTLIB::UDIVREM_I16; break;
1950   case MVT::i32:  LC= isSigned ? RTLIB::SDIVREM_I32 : RTLIB::UDIVREM_I32; break;
1951   case MVT::i64:  LC= isSigned ? RTLIB::SDIVREM_I64 : RTLIB::UDIVREM_I64; break;
1952   case MVT::i128: LC= isSigned ? RTLIB::SDIVREM_I128:RTLIB::UDIVREM_I128; break;
1953   }
1954
1955   // The input chain to this libcall is the entry node of the function.
1956   // Legalizing the call will automatically add the previous call to the
1957   // dependence.
1958   SDValue InChain = DAG.getEntryNode();
1959
1960   EVT RetVT = Node->getValueType(0);
1961   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
1962
1963   TargetLowering::ArgListTy Args;
1964   TargetLowering::ArgListEntry Entry;
1965   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i) {
1966     EVT ArgVT = Node->getOperand(i).getValueType();
1967     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1968     Entry.Node = Node->getOperand(i); Entry.Ty = ArgTy;
1969     Entry.isSExt = isSigned;
1970     Entry.isZExt = !isSigned;
1971     Args.push_back(Entry);
1972   }
1973
1974   // Also pass the return address of the remainder.
1975   SDValue FIPtr = DAG.CreateStackTemporary(RetVT);
1976   Entry.Node = FIPtr;
1977   Entry.Ty = RetTy->getPointerTo();
1978   Entry.isSExt = isSigned;
1979   Entry.isZExt = !isSigned;
1980   Args.push_back(Entry);
1981
1982   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
1983                                          TLI.getPointerTy());
1984
1985   DebugLoc dl = Node->getDebugLoc();
1986   std::pair<SDValue, SDValue> CallInfo =
1987     TLI.LowerCallTo(InChain, RetTy, isSigned, !isSigned, false, false,
1988                     0, TLI.getLibcallCallingConv(LC), /*isTailCall=*/false,
1989                     /*isReturnValueUsed=*/true, Callee, Args, DAG, dl);
1990
1991   // Remainder is loaded back from the stack frame.
1992   SDValue Rem = DAG.getLoad(RetVT, dl, CallInfo.second, FIPtr,
1993                             MachinePointerInfo(), false, false, false, 0);
1994   Results.push_back(CallInfo.first);
1995   Results.push_back(Rem);
1996 }
1997
1998 /// ExpandLegalINT_TO_FP - This function is responsible for legalizing a
1999 /// INT_TO_FP operation of the specified operand when the target requests that
2000 /// we expand it.  At this point, we know that the result and operand types are
2001 /// legal for the target.
2002 SDValue SelectionDAGLegalize::ExpandLegalINT_TO_FP(bool isSigned,
2003                                                    SDValue Op0,
2004                                                    EVT DestVT,
2005                                                    DebugLoc dl) {
2006   if (Op0.getValueType() == MVT::i32) {
2007     // simple 32-bit [signed|unsigned] integer to float/double expansion
2008
2009     // Get the stack frame index of a 8 byte buffer.
2010     SDValue StackSlot = DAG.CreateStackTemporary(MVT::f64);
2011
2012     // word offset constant for Hi/Lo address computation
2013     SDValue WordOff = DAG.getConstant(sizeof(int), TLI.getPointerTy());
2014     // set up Hi and Lo (into buffer) address based on endian
2015     SDValue Hi = StackSlot;
2016     SDValue Lo = DAG.getNode(ISD::ADD, dl,
2017                              TLI.getPointerTy(), StackSlot, WordOff);
2018     if (TLI.isLittleEndian())
2019       std::swap(Hi, Lo);
2020
2021     // if signed map to unsigned space
2022     SDValue Op0Mapped;
2023     if (isSigned) {
2024       // constant used to invert sign bit (signed to unsigned mapping)
2025       SDValue SignBit = DAG.getConstant(0x80000000u, MVT::i32);
2026       Op0Mapped = DAG.getNode(ISD::XOR, dl, MVT::i32, Op0, SignBit);
2027     } else {
2028       Op0Mapped = Op0;
2029     }
2030     // store the lo of the constructed double - based on integer input
2031     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl,
2032                                   Op0Mapped, Lo, MachinePointerInfo(),
2033                                   false, false, 0);
2034     // initial hi portion of constructed double
2035     SDValue InitialHi = DAG.getConstant(0x43300000u, MVT::i32);
2036     // store the hi of the constructed double - biased exponent
2037     SDValue Store2 = DAG.getStore(Store1, dl, InitialHi, Hi,
2038                                   MachinePointerInfo(),
2039                                   false, false, 0);
2040     // load the constructed double
2041     SDValue Load = DAG.getLoad(MVT::f64, dl, Store2, StackSlot,
2042                                MachinePointerInfo(), false, false, false, 0);
2043     // FP constant to bias correct the final result
2044     SDValue Bias = DAG.getConstantFP(isSigned ?
2045                                      BitsToDouble(0x4330000080000000ULL) :
2046                                      BitsToDouble(0x4330000000000000ULL),
2047                                      MVT::f64);
2048     // subtract the bias
2049     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Load, Bias);
2050     // final result
2051     SDValue Result;
2052     // handle final rounding
2053     if (DestVT == MVT::f64) {
2054       // do nothing
2055       Result = Sub;
2056     } else if (DestVT.bitsLT(MVT::f64)) {
2057       Result = DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
2058                            DAG.getIntPtrConstant(0));
2059     } else if (DestVT.bitsGT(MVT::f64)) {
2060       Result = DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
2061     }
2062     return Result;
2063   }
2064   assert(!isSigned && "Legalize cannot Expand SINT_TO_FP for i64 yet");
2065   // Code below here assumes !isSigned without checking again.
2066
2067   // Implementation of unsigned i64 to f64 following the algorithm in
2068   // __floatundidf in compiler_rt. This implementation has the advantage
2069   // of performing rounding correctly, both in the default rounding mode
2070   // and in all alternate rounding modes.
2071   // TODO: Generalize this for use with other types.
2072   if (Op0.getValueType() == MVT::i64 && DestVT == MVT::f64) {
2073     SDValue TwoP52 =
2074       DAG.getConstant(UINT64_C(0x4330000000000000), MVT::i64);
2075     SDValue TwoP84PlusTwoP52 =
2076       DAG.getConstantFP(BitsToDouble(UINT64_C(0x4530000000100000)), MVT::f64);
2077     SDValue TwoP84 =
2078       DAG.getConstant(UINT64_C(0x4530000000000000), MVT::i64);
2079
2080     SDValue Lo = DAG.getZeroExtendInReg(Op0, dl, MVT::i32);
2081     SDValue Hi = DAG.getNode(ISD::SRL, dl, MVT::i64, Op0,
2082                              DAG.getConstant(32, MVT::i64));
2083     SDValue LoOr = DAG.getNode(ISD::OR, dl, MVT::i64, Lo, TwoP52);
2084     SDValue HiOr = DAG.getNode(ISD::OR, dl, MVT::i64, Hi, TwoP84);
2085     SDValue LoFlt = DAG.getNode(ISD::BITCAST, dl, MVT::f64, LoOr);
2086     SDValue HiFlt = DAG.getNode(ISD::BITCAST, dl, MVT::f64, HiOr);
2087     SDValue HiSub = DAG.getNode(ISD::FSUB, dl, MVT::f64, HiFlt,
2088                                 TwoP84PlusTwoP52);
2089     return DAG.getNode(ISD::FADD, dl, MVT::f64, LoFlt, HiSub);
2090   }
2091
2092   // Implementation of unsigned i64 to f32.
2093   // TODO: Generalize this for use with other types.
2094   if (Op0.getValueType() == MVT::i64 && DestVT == MVT::f32) {
2095     // For unsigned conversions, convert them to signed conversions using the
2096     // algorithm from the x86_64 __floatundidf in compiler_rt.
2097     if (!isSigned) {
2098       SDValue Fast = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::f32, Op0);
2099
2100       SDValue ShiftConst =
2101           DAG.getConstant(1, TLI.getShiftAmountTy(Op0.getValueType()));
2102       SDValue Shr = DAG.getNode(ISD::SRL, dl, MVT::i64, Op0, ShiftConst);
2103       SDValue AndConst = DAG.getConstant(1, MVT::i64);
2104       SDValue And = DAG.getNode(ISD::AND, dl, MVT::i64, Op0, AndConst);
2105       SDValue Or = DAG.getNode(ISD::OR, dl, MVT::i64, And, Shr);
2106
2107       SDValue SignCvt = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::f32, Or);
2108       SDValue Slow = DAG.getNode(ISD::FADD, dl, MVT::f32, SignCvt, SignCvt);
2109
2110       // TODO: This really should be implemented using a branch rather than a
2111       // select.  We happen to get lucky and machinesink does the right
2112       // thing most of the time.  This would be a good candidate for a
2113       //pseudo-op, or, even better, for whole-function isel.
2114       SDValue SignBitTest = DAG.getSetCC(dl, TLI.getSetCCResultType(MVT::i64),
2115         Op0, DAG.getConstant(0, MVT::i64), ISD::SETLT);
2116       return DAG.getNode(ISD::SELECT, dl, MVT::f32, SignBitTest, Slow, Fast);
2117     }
2118
2119     // Otherwise, implement the fully general conversion.
2120
2121     SDValue And = DAG.getNode(ISD::AND, dl, MVT::i64, Op0,
2122          DAG.getConstant(UINT64_C(0xfffffffffffff800), MVT::i64));
2123     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::i64, And,
2124          DAG.getConstant(UINT64_C(0x800), MVT::i64));
2125     SDValue And2 = DAG.getNode(ISD::AND, dl, MVT::i64, Op0,
2126          DAG.getConstant(UINT64_C(0x7ff), MVT::i64));
2127     SDValue Ne = DAG.getSetCC(dl, TLI.getSetCCResultType(MVT::i64),
2128                    And2, DAG.getConstant(UINT64_C(0), MVT::i64), ISD::SETNE);
2129     SDValue Sel = DAG.getNode(ISD::SELECT, dl, MVT::i64, Ne, Or, Op0);
2130     SDValue Ge = DAG.getSetCC(dl, TLI.getSetCCResultType(MVT::i64),
2131                    Op0, DAG.getConstant(UINT64_C(0x0020000000000000), MVT::i64),
2132                    ISD::SETUGE);
2133     SDValue Sel2 = DAG.getNode(ISD::SELECT, dl, MVT::i64, Ge, Sel, Op0);
2134     EVT SHVT = TLI.getShiftAmountTy(Sel2.getValueType());
2135
2136     SDValue Sh = DAG.getNode(ISD::SRL, dl, MVT::i64, Sel2,
2137                              DAG.getConstant(32, SHVT));
2138     SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Sh);
2139     SDValue Fcvt = DAG.getNode(ISD::UINT_TO_FP, dl, MVT::f64, Trunc);
2140     SDValue TwoP32 =
2141       DAG.getConstantFP(BitsToDouble(UINT64_C(0x41f0000000000000)), MVT::f64);
2142     SDValue Fmul = DAG.getNode(ISD::FMUL, dl, MVT::f64, TwoP32, Fcvt);
2143     SDValue Lo = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Sel2);
2144     SDValue Fcvt2 = DAG.getNode(ISD::UINT_TO_FP, dl, MVT::f64, Lo);
2145     SDValue Fadd = DAG.getNode(ISD::FADD, dl, MVT::f64, Fmul, Fcvt2);
2146     return DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Fadd,
2147                        DAG.getIntPtrConstant(0));
2148   }
2149
2150   SDValue Tmp1 = DAG.getNode(ISD::SINT_TO_FP, dl, DestVT, Op0);
2151
2152   SDValue SignSet = DAG.getSetCC(dl, TLI.getSetCCResultType(Op0.getValueType()),
2153                                  Op0, DAG.getConstant(0, Op0.getValueType()),
2154                                  ISD::SETLT);
2155   SDValue Zero = DAG.getIntPtrConstant(0), Four = DAG.getIntPtrConstant(4);
2156   SDValue CstOffset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(),
2157                                     SignSet, Four, Zero);
2158
2159   // If the sign bit of the integer is set, the large number will be treated
2160   // as a negative number.  To counteract this, the dynamic code adds an
2161   // offset depending on the data type.
2162   uint64_t FF;
2163   switch (Op0.getValueType().getSimpleVT().SimpleTy) {
2164   default: assert(0 && "Unsupported integer type!");
2165   case MVT::i8 : FF = 0x43800000ULL; break;  // 2^8  (as a float)
2166   case MVT::i16: FF = 0x47800000ULL; break;  // 2^16 (as a float)
2167   case MVT::i32: FF = 0x4F800000ULL; break;  // 2^32 (as a float)
2168   case MVT::i64: FF = 0x5F800000ULL; break;  // 2^64 (as a float)
2169   }
2170   if (TLI.isLittleEndian()) FF <<= 32;
2171   Constant *FudgeFactor = ConstantInt::get(
2172                                        Type::getInt64Ty(*DAG.getContext()), FF);
2173
2174   SDValue CPIdx = DAG.getConstantPool(FudgeFactor, TLI.getPointerTy());
2175   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
2176   CPIdx = DAG.getNode(ISD::ADD, dl, TLI.getPointerTy(), CPIdx, CstOffset);
2177   Alignment = std::min(Alignment, 4u);
2178   SDValue FudgeInReg;
2179   if (DestVT == MVT::f32)
2180     FudgeInReg = DAG.getLoad(MVT::f32, dl, DAG.getEntryNode(), CPIdx,
2181                              MachinePointerInfo::getConstantPool(),
2182                              false, false, false, Alignment);
2183   else {
2184     SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, DestVT,
2185                                   DAG.getEntryNode(), CPIdx,
2186                                   MachinePointerInfo::getConstantPool(),
2187                                   MVT::f32, false, false, Alignment);
2188     HandleSDNode Handle(Load);
2189     LegalizeOp(Load.getNode());
2190     FudgeInReg = Handle.getValue();
2191   }
2192
2193   return DAG.getNode(ISD::FADD, dl, DestVT, Tmp1, FudgeInReg);
2194 }
2195
2196 /// PromoteLegalINT_TO_FP - This function is responsible for legalizing a
2197 /// *INT_TO_FP operation of the specified operand when the target requests that
2198 /// we promote it.  At this point, we know that the result and operand types are
2199 /// legal for the target, and that there is a legal UINT_TO_FP or SINT_TO_FP
2200 /// operation that takes a larger input.
2201 SDValue SelectionDAGLegalize::PromoteLegalINT_TO_FP(SDValue LegalOp,
2202                                                     EVT DestVT,
2203                                                     bool isSigned,
2204                                                     DebugLoc dl) {
2205   // First step, figure out the appropriate *INT_TO_FP operation to use.
2206   EVT NewInTy = LegalOp.getValueType();
2207
2208   unsigned OpToUse = 0;
2209
2210   // Scan for the appropriate larger type to use.
2211   while (1) {
2212     NewInTy = (MVT::SimpleValueType)(NewInTy.getSimpleVT().SimpleTy+1);
2213     assert(NewInTy.isInteger() && "Ran out of possibilities!");
2214
2215     // If the target supports SINT_TO_FP of this type, use it.
2216     if (TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, NewInTy)) {
2217       OpToUse = ISD::SINT_TO_FP;
2218       break;
2219     }
2220     if (isSigned) continue;
2221
2222     // If the target supports UINT_TO_FP of this type, use it.
2223     if (TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, NewInTy)) {
2224       OpToUse = ISD::UINT_TO_FP;
2225       break;
2226     }
2227
2228     // Otherwise, try a larger type.
2229   }
2230
2231   // Okay, we found the operation and type to use.  Zero extend our input to the
2232   // desired type then run the operation on it.
2233   return DAG.getNode(OpToUse, dl, DestVT,
2234                      DAG.getNode(isSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND,
2235                                  dl, NewInTy, LegalOp));
2236 }
2237
2238 /// PromoteLegalFP_TO_INT - This function is responsible for legalizing a
2239 /// FP_TO_*INT operation of the specified operand when the target requests that
2240 /// we promote it.  At this point, we know that the result and operand types are
2241 /// legal for the target, and that there is a legal FP_TO_UINT or FP_TO_SINT
2242 /// operation that returns a larger result.
2243 SDValue SelectionDAGLegalize::PromoteLegalFP_TO_INT(SDValue LegalOp,
2244                                                     EVT DestVT,
2245                                                     bool isSigned,
2246                                                     DebugLoc dl) {
2247   // First step, figure out the appropriate FP_TO*INT operation to use.
2248   EVT NewOutTy = DestVT;
2249
2250   unsigned OpToUse = 0;
2251
2252   // Scan for the appropriate larger type to use.
2253   while (1) {
2254     NewOutTy = (MVT::SimpleValueType)(NewOutTy.getSimpleVT().SimpleTy+1);
2255     assert(NewOutTy.isInteger() && "Ran out of possibilities!");
2256
2257     if (TLI.isOperationLegalOrCustom(ISD::FP_TO_SINT, NewOutTy)) {
2258       OpToUse = ISD::FP_TO_SINT;
2259       break;
2260     }
2261
2262     if (TLI.isOperationLegalOrCustom(ISD::FP_TO_UINT, NewOutTy)) {
2263       OpToUse = ISD::FP_TO_UINT;
2264       break;
2265     }
2266
2267     // Otherwise, try a larger type.
2268   }
2269
2270
2271   // Okay, we found the operation and type to use.
2272   SDValue Operation = DAG.getNode(OpToUse, dl, NewOutTy, LegalOp);
2273
2274   // Truncate the result of the extended FP_TO_*INT operation to the desired
2275   // size.
2276   return DAG.getNode(ISD::TRUNCATE, dl, DestVT, Operation);
2277 }
2278
2279 /// ExpandBSWAP - Open code the operations for BSWAP of the specified operation.
2280 ///
2281 SDValue SelectionDAGLegalize::ExpandBSWAP(SDValue Op, DebugLoc dl) {
2282   EVT VT = Op.getValueType();
2283   EVT SHVT = TLI.getShiftAmountTy(VT);
2284   SDValue Tmp1, Tmp2, Tmp3, Tmp4, Tmp5, Tmp6, Tmp7, Tmp8;
2285   switch (VT.getSimpleVT().SimpleTy) {
2286   default: assert(0 && "Unhandled Expand type in BSWAP!");
2287   case MVT::i16:
2288     Tmp2 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(8, SHVT));
2289     Tmp1 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(8, SHVT));
2290     return DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2291   case MVT::i32:
2292     Tmp4 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(24, SHVT));
2293     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(8, SHVT));
2294     Tmp2 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(8, SHVT));
2295     Tmp1 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(24, SHVT));
2296     Tmp3 = DAG.getNode(ISD::AND, dl, VT, Tmp3, DAG.getConstant(0xFF0000, VT));
2297     Tmp2 = DAG.getNode(ISD::AND, dl, VT, Tmp2, DAG.getConstant(0xFF00, VT));
2298     Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp3);
2299     Tmp2 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp1);
2300     return DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp2);
2301   case MVT::i64:
2302     Tmp8 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(56, SHVT));
2303     Tmp7 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(40, SHVT));
2304     Tmp6 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(24, SHVT));
2305     Tmp5 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(8, SHVT));
2306     Tmp4 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(8, SHVT));
2307     Tmp3 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(24, SHVT));
2308     Tmp2 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(40, SHVT));
2309     Tmp1 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(56, SHVT));
2310     Tmp7 = DAG.getNode(ISD::AND, dl, VT, Tmp7, DAG.getConstant(255ULL<<48, VT));
2311     Tmp6 = DAG.getNode(ISD::AND, dl, VT, Tmp6, DAG.getConstant(255ULL<<40, VT));
2312     Tmp5 = DAG.getNode(ISD::AND, dl, VT, Tmp5, DAG.getConstant(255ULL<<32, VT));
2313     Tmp4 = DAG.getNode(ISD::AND, dl, VT, Tmp4, DAG.getConstant(255ULL<<24, VT));
2314     Tmp3 = DAG.getNode(ISD::AND, dl, VT, Tmp3, DAG.getConstant(255ULL<<16, VT));
2315     Tmp2 = DAG.getNode(ISD::AND, dl, VT, Tmp2, DAG.getConstant(255ULL<<8 , VT));
2316     Tmp8 = DAG.getNode(ISD::OR, dl, VT, Tmp8, Tmp7);
2317     Tmp6 = DAG.getNode(ISD::OR, dl, VT, Tmp6, Tmp5);
2318     Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp3);
2319     Tmp2 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp1);
2320     Tmp8 = DAG.getNode(ISD::OR, dl, VT, Tmp8, Tmp6);
2321     Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp2);
2322     return DAG.getNode(ISD::OR, dl, VT, Tmp8, Tmp4);
2323   }
2324 }
2325
2326 /// SplatByte - Distribute ByteVal over NumBits bits.
2327 // FIXME: Move this helper to a common place.
2328 static APInt SplatByte(unsigned NumBits, uint8_t ByteVal) {
2329   APInt Val = APInt(NumBits, ByteVal);
2330   unsigned Shift = 8;
2331   for (unsigned i = NumBits; i > 8; i >>= 1) {
2332     Val = (Val << Shift) | Val;
2333     Shift <<= 1;
2334   }
2335   return Val;
2336 }
2337
2338 /// ExpandBitCount - Expand the specified bitcount instruction into operations.
2339 ///
2340 SDValue SelectionDAGLegalize::ExpandBitCount(unsigned Opc, SDValue Op,
2341                                              DebugLoc dl) {
2342   switch (Opc) {
2343   default: assert(0 && "Cannot expand this yet!");
2344   case ISD::CTPOP: {
2345     EVT VT = Op.getValueType();
2346     EVT ShVT = TLI.getShiftAmountTy(VT);
2347     unsigned Len = VT.getSizeInBits();
2348
2349     assert(VT.isInteger() && Len <= 128 && Len % 8 == 0 &&
2350            "CTPOP not implemented for this type.");
2351
2352     // This is the "best" algorithm from
2353     // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
2354
2355     SDValue Mask55 = DAG.getConstant(SplatByte(Len, 0x55), VT);
2356     SDValue Mask33 = DAG.getConstant(SplatByte(Len, 0x33), VT);
2357     SDValue Mask0F = DAG.getConstant(SplatByte(Len, 0x0F), VT);
2358     SDValue Mask01 = DAG.getConstant(SplatByte(Len, 0x01), VT);
2359
2360     // v = v - ((v >> 1) & 0x55555555...)
2361     Op = DAG.getNode(ISD::SUB, dl, VT, Op,
2362                      DAG.getNode(ISD::AND, dl, VT,
2363                                  DAG.getNode(ISD::SRL, dl, VT, Op,
2364                                              DAG.getConstant(1, ShVT)),
2365                                  Mask55));
2366     // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
2367     Op = DAG.getNode(ISD::ADD, dl, VT,
2368                      DAG.getNode(ISD::AND, dl, VT, Op, Mask33),
2369                      DAG.getNode(ISD::AND, dl, VT,
2370                                  DAG.getNode(ISD::SRL, dl, VT, Op,
2371                                              DAG.getConstant(2, ShVT)),
2372                                  Mask33));
2373     // v = (v + (v >> 4)) & 0x0F0F0F0F...
2374     Op = DAG.getNode(ISD::AND, dl, VT,
2375                      DAG.getNode(ISD::ADD, dl, VT, Op,
2376                                  DAG.getNode(ISD::SRL, dl, VT, Op,
2377                                              DAG.getConstant(4, ShVT))),
2378                      Mask0F);
2379     // v = (v * 0x01010101...) >> (Len - 8)
2380     Op = DAG.getNode(ISD::SRL, dl, VT,
2381                      DAG.getNode(ISD::MUL, dl, VT, Op, Mask01),
2382                      DAG.getConstant(Len - 8, ShVT));
2383
2384     return Op;
2385   }
2386   case ISD::CTLZ: {
2387     // for now, we do this:
2388     // x = x | (x >> 1);
2389     // x = x | (x >> 2);
2390     // ...
2391     // x = x | (x >>16);
2392     // x = x | (x >>32); // for 64-bit input
2393     // return popcount(~x);
2394     //
2395     // but see also: http://www.hackersdelight.org/HDcode/nlz.cc
2396     EVT VT = Op.getValueType();
2397     EVT ShVT = TLI.getShiftAmountTy(VT);
2398     unsigned len = VT.getSizeInBits();
2399     for (unsigned i = 0; (1U << i) <= (len / 2); ++i) {
2400       SDValue Tmp3 = DAG.getConstant(1ULL << i, ShVT);
2401       Op = DAG.getNode(ISD::OR, dl, VT, Op,
2402                        DAG.getNode(ISD::SRL, dl, VT, Op, Tmp3));
2403     }
2404     Op = DAG.getNOT(dl, Op, VT);
2405     return DAG.getNode(ISD::CTPOP, dl, VT, Op);
2406   }
2407   case ISD::CTTZ: {
2408     // for now, we use: { return popcount(~x & (x - 1)); }
2409     // unless the target has ctlz but not ctpop, in which case we use:
2410     // { return 32 - nlz(~x & (x-1)); }
2411     // see also http://www.hackersdelight.org/HDcode/ntz.cc
2412     EVT VT = Op.getValueType();
2413     SDValue Tmp3 = DAG.getNode(ISD::AND, dl, VT,
2414                                DAG.getNOT(dl, Op, VT),
2415                                DAG.getNode(ISD::SUB, dl, VT, Op,
2416                                            DAG.getConstant(1, VT)));
2417     // If ISD::CTLZ is legal and CTPOP isn't, then do that instead.
2418     if (!TLI.isOperationLegalOrCustom(ISD::CTPOP, VT) &&
2419         TLI.isOperationLegalOrCustom(ISD::CTLZ, VT))
2420       return DAG.getNode(ISD::SUB, dl, VT,
2421                          DAG.getConstant(VT.getSizeInBits(), VT),
2422                          DAG.getNode(ISD::CTLZ, dl, VT, Tmp3));
2423     return DAG.getNode(ISD::CTPOP, dl, VT, Tmp3);
2424   }
2425   }
2426 }
2427
2428 std::pair <SDValue, SDValue> SelectionDAGLegalize::ExpandAtomic(SDNode *Node) {
2429   unsigned Opc = Node->getOpcode();
2430   MVT VT = cast<AtomicSDNode>(Node)->getMemoryVT().getSimpleVT();
2431   RTLIB::Libcall LC;
2432
2433   switch (Opc) {
2434   default:
2435     llvm_unreachable("Unhandled atomic intrinsic Expand!");
2436     break;
2437   case ISD::ATOMIC_SWAP:
2438     switch (VT.SimpleTy) {
2439     default: llvm_unreachable("Unexpected value type for atomic!");
2440     case MVT::i8:  LC = RTLIB::SYNC_LOCK_TEST_AND_SET_1; break;
2441     case MVT::i16: LC = RTLIB::SYNC_LOCK_TEST_AND_SET_2; break;
2442     case MVT::i32: LC = RTLIB::SYNC_LOCK_TEST_AND_SET_4; break;
2443     case MVT::i64: LC = RTLIB::SYNC_LOCK_TEST_AND_SET_8; break;
2444     }
2445     break;
2446   case ISD::ATOMIC_CMP_SWAP:
2447     switch (VT.SimpleTy) {
2448     default: llvm_unreachable("Unexpected value type for atomic!");
2449     case MVT::i8:  LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_1; break;
2450     case MVT::i16: LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_2; break;
2451     case MVT::i32: LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_4; break;
2452     case MVT::i64: LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_8; break;
2453     }
2454     break;
2455   case ISD::ATOMIC_LOAD_ADD:
2456     switch (VT.SimpleTy) {
2457     default: llvm_unreachable("Unexpected value type for atomic!");
2458     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_ADD_1; break;
2459     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_ADD_2; break;
2460     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_ADD_4; break;
2461     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_ADD_8; break;
2462     }
2463     break;
2464   case ISD::ATOMIC_LOAD_SUB:
2465     switch (VT.SimpleTy) {
2466     default: llvm_unreachable("Unexpected value type for atomic!");
2467     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_SUB_1; break;
2468     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_SUB_2; break;
2469     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_SUB_4; break;
2470     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_SUB_8; break;
2471     }
2472     break;
2473   case ISD::ATOMIC_LOAD_AND:
2474     switch (VT.SimpleTy) {
2475     default: llvm_unreachable("Unexpected value type for atomic!");
2476     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_AND_1; break;
2477     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_AND_2; break;
2478     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_AND_4; break;
2479     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_AND_8; break;
2480     }
2481     break;
2482   case ISD::ATOMIC_LOAD_OR:
2483     switch (VT.SimpleTy) {
2484     default: llvm_unreachable("Unexpected value type for atomic!");
2485     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_OR_1; break;
2486     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_OR_2; break;
2487     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_OR_4; break;
2488     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_OR_8; break;
2489     }
2490     break;
2491   case ISD::ATOMIC_LOAD_XOR:
2492     switch (VT.SimpleTy) {
2493     default: llvm_unreachable("Unexpected value type for atomic!");
2494     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_XOR_1; break;
2495     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_XOR_2; break;
2496     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_XOR_4; break;
2497     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_XOR_8; break;
2498     }
2499     break;
2500   case ISD::ATOMIC_LOAD_NAND:
2501     switch (VT.SimpleTy) {
2502     default: llvm_unreachable("Unexpected value type for atomic!");
2503     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_NAND_1; break;
2504     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_NAND_2; break;
2505     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_NAND_4; break;
2506     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_NAND_8; break;
2507     }
2508     break;
2509   }
2510
2511   return ExpandChainLibCall(LC, Node, false);
2512 }
2513
2514 void SelectionDAGLegalize::ExpandNode(SDNode *Node) {
2515   SmallVector<SDValue, 8> Results;
2516   DebugLoc dl = Node->getDebugLoc();
2517   SDValue Tmp1, Tmp2, Tmp3, Tmp4;
2518   switch (Node->getOpcode()) {
2519   case ISD::CTPOP:
2520   case ISD::CTLZ:
2521   case ISD::CTTZ:
2522     Tmp1 = ExpandBitCount(Node->getOpcode(), Node->getOperand(0), dl);
2523     Results.push_back(Tmp1);
2524     break;
2525   case ISD::BSWAP:
2526     Results.push_back(ExpandBSWAP(Node->getOperand(0), dl));
2527     break;
2528   case ISD::FRAMEADDR:
2529   case ISD::RETURNADDR:
2530   case ISD::FRAME_TO_ARGS_OFFSET:
2531     Results.push_back(DAG.getConstant(0, Node->getValueType(0)));
2532     break;
2533   case ISD::FLT_ROUNDS_:
2534     Results.push_back(DAG.getConstant(1, Node->getValueType(0)));
2535     break;
2536   case ISD::EH_RETURN:
2537   case ISD::EH_LABEL:
2538   case ISD::PREFETCH:
2539   case ISD::VAEND:
2540   case ISD::EH_SJLJ_LONGJMP:
2541   case ISD::EH_SJLJ_DISPATCHSETUP:
2542     // If the target didn't expand these, there's nothing to do, so just
2543     // preserve the chain and be done.
2544     Results.push_back(Node->getOperand(0));
2545     break;
2546   case ISD::EH_SJLJ_SETJMP:
2547     // If the target didn't expand this, just return 'zero' and preserve the
2548     // chain.
2549     Results.push_back(DAG.getConstant(0, MVT::i32));
2550     Results.push_back(Node->getOperand(0));
2551     break;
2552   case ISD::ATOMIC_FENCE:
2553   case ISD::MEMBARRIER: {
2554     // If the target didn't lower this, lower it to '__sync_synchronize()' call
2555     // FIXME: handle "fence singlethread" more efficiently.
2556     TargetLowering::ArgListTy Args;
2557     std::pair<SDValue, SDValue> CallResult =
2558       TLI.LowerCallTo(Node->getOperand(0), Type::getVoidTy(*DAG.getContext()),
2559                       false, false, false, false, 0, CallingConv::C,
2560                       /*isTailCall=*/false,
2561                       /*isReturnValueUsed=*/true,
2562                       DAG.getExternalSymbol("__sync_synchronize",
2563                                             TLI.getPointerTy()),
2564                       Args, DAG, dl);
2565     Results.push_back(CallResult.second);
2566     break;
2567   }
2568   case ISD::ATOMIC_LOAD: {
2569     // There is no libcall for atomic load; fake it with ATOMIC_CMP_SWAP.
2570     SDValue Zero = DAG.getConstant(0, Node->getValueType(0));
2571     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_CMP_SWAP, dl,
2572                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
2573                                  Node->getOperand(0),
2574                                  Node->getOperand(1), Zero, Zero,
2575                                  cast<AtomicSDNode>(Node)->getMemOperand(),
2576                                  cast<AtomicSDNode>(Node)->getOrdering(),
2577                                  cast<AtomicSDNode>(Node)->getSynchScope());
2578     Results.push_back(Swap.getValue(0));
2579     Results.push_back(Swap.getValue(1));
2580     break;
2581   }
2582   case ISD::ATOMIC_STORE: {
2583     // There is no libcall for atomic store; fake it with ATOMIC_SWAP.
2584     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
2585                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
2586                                  Node->getOperand(0),
2587                                  Node->getOperand(1), Node->getOperand(2),
2588                                  cast<AtomicSDNode>(Node)->getMemOperand(),
2589                                  cast<AtomicSDNode>(Node)->getOrdering(),
2590                                  cast<AtomicSDNode>(Node)->getSynchScope());
2591     Results.push_back(Swap.getValue(1));
2592     break;
2593   }
2594   // By default, atomic intrinsics are marked Legal and lowered. Targets
2595   // which don't support them directly, however, may want libcalls, in which
2596   // case they mark them Expand, and we get here.
2597   case ISD::ATOMIC_SWAP:
2598   case ISD::ATOMIC_LOAD_ADD:
2599   case ISD::ATOMIC_LOAD_SUB:
2600   case ISD::ATOMIC_LOAD_AND:
2601   case ISD::ATOMIC_LOAD_OR:
2602   case ISD::ATOMIC_LOAD_XOR:
2603   case ISD::ATOMIC_LOAD_NAND:
2604   case ISD::ATOMIC_LOAD_MIN:
2605   case ISD::ATOMIC_LOAD_MAX:
2606   case ISD::ATOMIC_LOAD_UMIN:
2607   case ISD::ATOMIC_LOAD_UMAX:
2608   case ISD::ATOMIC_CMP_SWAP: {
2609     std::pair<SDValue, SDValue> Tmp = ExpandAtomic(Node);
2610     Results.push_back(Tmp.first);
2611     Results.push_back(Tmp.second);
2612     break;
2613   }
2614   case ISD::DYNAMIC_STACKALLOC:
2615     ExpandDYNAMIC_STACKALLOC(Node, Results);
2616     break;
2617   case ISD::MERGE_VALUES:
2618     for (unsigned i = 0; i < Node->getNumValues(); i++)
2619       Results.push_back(Node->getOperand(i));
2620     break;
2621   case ISD::UNDEF: {
2622     EVT VT = Node->getValueType(0);
2623     if (VT.isInteger())
2624       Results.push_back(DAG.getConstant(0, VT));
2625     else {
2626       assert(VT.isFloatingPoint() && "Unknown value type!");
2627       Results.push_back(DAG.getConstantFP(0, VT));
2628     }
2629     break;
2630   }
2631   case ISD::TRAP: {
2632     // If this operation is not supported, lower it to 'abort()' call
2633     TargetLowering::ArgListTy Args;
2634     std::pair<SDValue, SDValue> CallResult =
2635       TLI.LowerCallTo(Node->getOperand(0), Type::getVoidTy(*DAG.getContext()),
2636                       false, false, false, false, 0, CallingConv::C,
2637                       /*isTailCall=*/false,
2638                       /*isReturnValueUsed=*/true,
2639                       DAG.getExternalSymbol("abort", TLI.getPointerTy()),
2640                       Args, DAG, dl);
2641     Results.push_back(CallResult.second);
2642     break;
2643   }
2644   case ISD::FP_ROUND:
2645   case ISD::BITCAST:
2646     Tmp1 = EmitStackConvert(Node->getOperand(0), Node->getValueType(0),
2647                             Node->getValueType(0), dl);
2648     Results.push_back(Tmp1);
2649     break;
2650   case ISD::FP_EXTEND:
2651     Tmp1 = EmitStackConvert(Node->getOperand(0),
2652                             Node->getOperand(0).getValueType(),
2653                             Node->getValueType(0), dl);
2654     Results.push_back(Tmp1);
2655     break;
2656   case ISD::SIGN_EXTEND_INREG: {
2657     // NOTE: we could fall back on load/store here too for targets without
2658     // SAR.  However, it is doubtful that any exist.
2659     EVT ExtraVT = cast<VTSDNode>(Node->getOperand(1))->getVT();
2660     EVT VT = Node->getValueType(0);
2661     EVT ShiftAmountTy = TLI.getShiftAmountTy(VT);
2662     if (VT.isVector())
2663       ShiftAmountTy = VT;
2664     unsigned BitsDiff = VT.getScalarType().getSizeInBits() -
2665                         ExtraVT.getScalarType().getSizeInBits();
2666     SDValue ShiftCst = DAG.getConstant(BitsDiff, ShiftAmountTy);
2667     Tmp1 = DAG.getNode(ISD::SHL, dl, Node->getValueType(0),
2668                        Node->getOperand(0), ShiftCst);
2669     Tmp1 = DAG.getNode(ISD::SRA, dl, Node->getValueType(0), Tmp1, ShiftCst);
2670     Results.push_back(Tmp1);
2671     break;
2672   }
2673   case ISD::FP_ROUND_INREG: {
2674     // The only way we can lower this is to turn it into a TRUNCSTORE,
2675     // EXTLOAD pair, targeting a temporary location (a stack slot).
2676
2677     // NOTE: there is a choice here between constantly creating new stack
2678     // slots and always reusing the same one.  We currently always create
2679     // new ones, as reuse may inhibit scheduling.
2680     EVT ExtraVT = cast<VTSDNode>(Node->getOperand(1))->getVT();
2681     Tmp1 = EmitStackConvert(Node->getOperand(0), ExtraVT,
2682                             Node->getValueType(0), dl);
2683     Results.push_back(Tmp1);
2684     break;
2685   }
2686   case ISD::SINT_TO_FP:
2687   case ISD::UINT_TO_FP:
2688     Tmp1 = ExpandLegalINT_TO_FP(Node->getOpcode() == ISD::SINT_TO_FP,
2689                                 Node->getOperand(0), Node->getValueType(0), dl);
2690     Results.push_back(Tmp1);
2691     break;
2692   case ISD::FP_TO_UINT: {
2693     SDValue True, False;
2694     EVT VT =  Node->getOperand(0).getValueType();
2695     EVT NVT = Node->getValueType(0);
2696     APFloat apf(APInt::getNullValue(VT.getSizeInBits()));
2697     APInt x = APInt::getSignBit(NVT.getSizeInBits());
2698     (void)apf.convertFromAPInt(x, false, APFloat::rmNearestTiesToEven);
2699     Tmp1 = DAG.getConstantFP(apf, VT);
2700     Tmp2 = DAG.getSetCC(dl, TLI.getSetCCResultType(VT),
2701                         Node->getOperand(0),
2702                         Tmp1, ISD::SETLT);
2703     True = DAG.getNode(ISD::FP_TO_SINT, dl, NVT, Node->getOperand(0));
2704     False = DAG.getNode(ISD::FP_TO_SINT, dl, NVT,
2705                         DAG.getNode(ISD::FSUB, dl, VT,
2706                                     Node->getOperand(0), Tmp1));
2707     False = DAG.getNode(ISD::XOR, dl, NVT, False,
2708                         DAG.getConstant(x, NVT));
2709     Tmp1 = DAG.getNode(ISD::SELECT, dl, NVT, Tmp2, True, False);
2710     Results.push_back(Tmp1);
2711     break;
2712   }
2713   case ISD::VAARG: {
2714     const Value *V = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
2715     EVT VT = Node->getValueType(0);
2716     Tmp1 = Node->getOperand(0);
2717     Tmp2 = Node->getOperand(1);
2718     unsigned Align = Node->getConstantOperandVal(3);
2719
2720     SDValue VAListLoad = DAG.getLoad(TLI.getPointerTy(), dl, Tmp1, Tmp2,
2721                                      MachinePointerInfo(V),
2722                                      false, false, false, 0);
2723     SDValue VAList = VAListLoad;
2724
2725     if (Align > TLI.getMinStackArgumentAlignment()) {
2726       assert(((Align & (Align-1)) == 0) && "Expected Align to be a power of 2");
2727
2728       VAList = DAG.getNode(ISD::ADD, dl, TLI.getPointerTy(), VAList,
2729                            DAG.getConstant(Align - 1,
2730                                            TLI.getPointerTy()));
2731
2732       VAList = DAG.getNode(ISD::AND, dl, TLI.getPointerTy(), VAList,
2733                            DAG.getConstant(-(int64_t)Align,
2734                                            TLI.getPointerTy()));
2735     }
2736
2737     // Increment the pointer, VAList, to the next vaarg
2738     Tmp3 = DAG.getNode(ISD::ADD, dl, TLI.getPointerTy(), VAList,
2739                        DAG.getConstant(TLI.getTargetData()->
2740                           getTypeAllocSize(VT.getTypeForEVT(*DAG.getContext())),
2741                                        TLI.getPointerTy()));
2742     // Store the incremented VAList to the legalized pointer
2743     Tmp3 = DAG.getStore(VAListLoad.getValue(1), dl, Tmp3, Tmp2,
2744                         MachinePointerInfo(V), false, false, 0);
2745     // Load the actual argument out of the pointer VAList
2746     Results.push_back(DAG.getLoad(VT, dl, Tmp3, VAList, MachinePointerInfo(),
2747                                   false, false, false, 0));
2748     Results.push_back(Results[0].getValue(1));
2749     break;
2750   }
2751   case ISD::VACOPY: {
2752     // This defaults to loading a pointer from the input and storing it to the
2753     // output, returning the chain.
2754     const Value *VD = cast<SrcValueSDNode>(Node->getOperand(3))->getValue();
2755     const Value *VS = cast<SrcValueSDNode>(Node->getOperand(4))->getValue();
2756     Tmp1 = DAG.getLoad(TLI.getPointerTy(), dl, Node->getOperand(0),
2757                        Node->getOperand(2), MachinePointerInfo(VS),
2758                        false, false, false, 0);
2759     Tmp1 = DAG.getStore(Tmp1.getValue(1), dl, Tmp1, Node->getOperand(1),
2760                         MachinePointerInfo(VD), false, false, 0);
2761     Results.push_back(Tmp1);
2762     break;
2763   }
2764   case ISD::EXTRACT_VECTOR_ELT:
2765     if (Node->getOperand(0).getValueType().getVectorNumElements() == 1)
2766       // This must be an access of the only element.  Return it.
2767       Tmp1 = DAG.getNode(ISD::BITCAST, dl, Node->getValueType(0),
2768                          Node->getOperand(0));
2769     else
2770       Tmp1 = ExpandExtractFromVectorThroughStack(SDValue(Node, 0));
2771     Results.push_back(Tmp1);
2772     break;
2773   case ISD::EXTRACT_SUBVECTOR:
2774     Results.push_back(ExpandExtractFromVectorThroughStack(SDValue(Node, 0)));
2775     break;
2776   case ISD::INSERT_SUBVECTOR:
2777     Results.push_back(ExpandInsertToVectorThroughStack(SDValue(Node, 0)));
2778     break;
2779   case ISD::CONCAT_VECTORS: {
2780     Results.push_back(ExpandVectorBuildThroughStack(Node));
2781     break;
2782   }
2783   case ISD::SCALAR_TO_VECTOR:
2784     Results.push_back(ExpandSCALAR_TO_VECTOR(Node));
2785     break;
2786   case ISD::INSERT_VECTOR_ELT:
2787     Results.push_back(ExpandINSERT_VECTOR_ELT(Node->getOperand(0),
2788                                               Node->getOperand(1),
2789                                               Node->getOperand(2), dl));
2790     break;
2791   case ISD::VECTOR_SHUFFLE: {
2792     SmallVector<int, 8> Mask;
2793     cast<ShuffleVectorSDNode>(Node)->getMask(Mask);
2794
2795     EVT VT = Node->getValueType(0);
2796     EVT EltVT = VT.getVectorElementType();
2797     if (!TLI.isTypeLegal(EltVT))
2798       EltVT = TLI.getTypeToTransformTo(*DAG.getContext(), EltVT);
2799     unsigned NumElems = VT.getVectorNumElements();
2800     SmallVector<SDValue, 8> Ops;
2801     for (unsigned i = 0; i != NumElems; ++i) {
2802       if (Mask[i] < 0) {
2803         Ops.push_back(DAG.getUNDEF(EltVT));
2804         continue;
2805       }
2806       unsigned Idx = Mask[i];
2807       if (Idx < NumElems)
2808         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
2809                                   Node->getOperand(0),
2810                                   DAG.getIntPtrConstant(Idx)));
2811       else
2812         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
2813                                   Node->getOperand(1),
2814                                   DAG.getIntPtrConstant(Idx - NumElems)));
2815     }
2816     Tmp1 = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &Ops[0], Ops.size());
2817     Results.push_back(Tmp1);
2818     break;
2819   }
2820   case ISD::EXTRACT_ELEMENT: {
2821     EVT OpTy = Node->getOperand(0).getValueType();
2822     if (cast<ConstantSDNode>(Node->getOperand(1))->getZExtValue()) {
2823       // 1 -> Hi
2824       Tmp1 = DAG.getNode(ISD::SRL, dl, OpTy, Node->getOperand(0),
2825                          DAG.getConstant(OpTy.getSizeInBits()/2,
2826                     TLI.getShiftAmountTy(Node->getOperand(0).getValueType())));
2827       Tmp1 = DAG.getNode(ISD::TRUNCATE, dl, Node->getValueType(0), Tmp1);
2828     } else {
2829       // 0 -> Lo
2830       Tmp1 = DAG.getNode(ISD::TRUNCATE, dl, Node->getValueType(0),
2831                          Node->getOperand(0));
2832     }
2833     Results.push_back(Tmp1);
2834     break;
2835   }
2836   case ISD::STACKSAVE:
2837     // Expand to CopyFromReg if the target set
2838     // StackPointerRegisterToSaveRestore.
2839     if (unsigned SP = TLI.getStackPointerRegisterToSaveRestore()) {
2840       Results.push_back(DAG.getCopyFromReg(Node->getOperand(0), dl, SP,
2841                                            Node->getValueType(0)));
2842       Results.push_back(Results[0].getValue(1));
2843     } else {
2844       Results.push_back(DAG.getUNDEF(Node->getValueType(0)));
2845       Results.push_back(Node->getOperand(0));
2846     }
2847     break;
2848   case ISD::STACKRESTORE:
2849     // Expand to CopyToReg if the target set
2850     // StackPointerRegisterToSaveRestore.
2851     if (unsigned SP = TLI.getStackPointerRegisterToSaveRestore()) {
2852       Results.push_back(DAG.getCopyToReg(Node->getOperand(0), dl, SP,
2853                                          Node->getOperand(1)));
2854     } else {
2855       Results.push_back(Node->getOperand(0));
2856     }
2857     break;
2858   case ISD::FCOPYSIGN:
2859     Results.push_back(ExpandFCOPYSIGN(Node));
2860     break;
2861   case ISD::FNEG:
2862     // Expand Y = FNEG(X) ->  Y = SUB -0.0, X
2863     Tmp1 = DAG.getConstantFP(-0.0, Node->getValueType(0));
2864     Tmp1 = DAG.getNode(ISD::FSUB, dl, Node->getValueType(0), Tmp1,
2865                        Node->getOperand(0));
2866     Results.push_back(Tmp1);
2867     break;
2868   case ISD::FABS: {
2869     // Expand Y = FABS(X) -> Y = (X >u 0.0) ? X : fneg(X).
2870     EVT VT = Node->getValueType(0);
2871     Tmp1 = Node->getOperand(0);
2872     Tmp2 = DAG.getConstantFP(0.0, VT);
2873     Tmp2 = DAG.getSetCC(dl, TLI.getSetCCResultType(Tmp1.getValueType()),
2874                         Tmp1, Tmp2, ISD::SETUGT);
2875     Tmp3 = DAG.getNode(ISD::FNEG, dl, VT, Tmp1);
2876     Tmp1 = DAG.getNode(ISD::SELECT, dl, VT, Tmp2, Tmp1, Tmp3);
2877     Results.push_back(Tmp1);
2878     break;
2879   }
2880   case ISD::FSQRT:
2881     Results.push_back(ExpandFPLibCall(Node, RTLIB::SQRT_F32, RTLIB::SQRT_F64,
2882                                       RTLIB::SQRT_F80, RTLIB::SQRT_PPCF128));
2883     break;
2884   case ISD::FSIN:
2885     Results.push_back(ExpandFPLibCall(Node, RTLIB::SIN_F32, RTLIB::SIN_F64,
2886                                       RTLIB::SIN_F80, RTLIB::SIN_PPCF128));
2887     break;
2888   case ISD::FCOS:
2889     Results.push_back(ExpandFPLibCall(Node, RTLIB::COS_F32, RTLIB::COS_F64,
2890                                       RTLIB::COS_F80, RTLIB::COS_PPCF128));
2891     break;
2892   case ISD::FLOG:
2893     Results.push_back(ExpandFPLibCall(Node, RTLIB::LOG_F32, RTLIB::LOG_F64,
2894                                       RTLIB::LOG_F80, RTLIB::LOG_PPCF128));
2895     break;
2896   case ISD::FLOG2:
2897     Results.push_back(ExpandFPLibCall(Node, RTLIB::LOG2_F32, RTLIB::LOG2_F64,
2898                                       RTLIB::LOG2_F80, RTLIB::LOG2_PPCF128));
2899     break;
2900   case ISD::FLOG10:
2901     Results.push_back(ExpandFPLibCall(Node, RTLIB::LOG10_F32, RTLIB::LOG10_F64,
2902                                       RTLIB::LOG10_F80, RTLIB::LOG10_PPCF128));
2903     break;
2904   case ISD::FEXP:
2905     Results.push_back(ExpandFPLibCall(Node, RTLIB::EXP_F32, RTLIB::EXP_F64,
2906                                       RTLIB::EXP_F80, RTLIB::EXP_PPCF128));
2907     break;
2908   case ISD::FEXP2:
2909     Results.push_back(ExpandFPLibCall(Node, RTLIB::EXP2_F32, RTLIB::EXP2_F64,
2910                                       RTLIB::EXP2_F80, RTLIB::EXP2_PPCF128));
2911     break;
2912   case ISD::FTRUNC:
2913     Results.push_back(ExpandFPLibCall(Node, RTLIB::TRUNC_F32, RTLIB::TRUNC_F64,
2914                                       RTLIB::TRUNC_F80, RTLIB::TRUNC_PPCF128));
2915     break;
2916   case ISD::FFLOOR:
2917     Results.push_back(ExpandFPLibCall(Node, RTLIB::FLOOR_F32, RTLIB::FLOOR_F64,
2918                                       RTLIB::FLOOR_F80, RTLIB::FLOOR_PPCF128));
2919     break;
2920   case ISD::FCEIL:
2921     Results.push_back(ExpandFPLibCall(Node, RTLIB::CEIL_F32, RTLIB::CEIL_F64,
2922                                       RTLIB::CEIL_F80, RTLIB::CEIL_PPCF128));
2923     break;
2924   case ISD::FRINT:
2925     Results.push_back(ExpandFPLibCall(Node, RTLIB::RINT_F32, RTLIB::RINT_F64,
2926                                       RTLIB::RINT_F80, RTLIB::RINT_PPCF128));
2927     break;
2928   case ISD::FNEARBYINT:
2929     Results.push_back(ExpandFPLibCall(Node, RTLIB::NEARBYINT_F32,
2930                                       RTLIB::NEARBYINT_F64,
2931                                       RTLIB::NEARBYINT_F80,
2932                                       RTLIB::NEARBYINT_PPCF128));
2933     break;
2934   case ISD::FPOWI:
2935     Results.push_back(ExpandFPLibCall(Node, RTLIB::POWI_F32, RTLIB::POWI_F64,
2936                                       RTLIB::POWI_F80, RTLIB::POWI_PPCF128));
2937     break;
2938   case ISD::FPOW:
2939     Results.push_back(ExpandFPLibCall(Node, RTLIB::POW_F32, RTLIB::POW_F64,
2940                                       RTLIB::POW_F80, RTLIB::POW_PPCF128));
2941     break;
2942   case ISD::FDIV:
2943     Results.push_back(ExpandFPLibCall(Node, RTLIB::DIV_F32, RTLIB::DIV_F64,
2944                                       RTLIB::DIV_F80, RTLIB::DIV_PPCF128));
2945     break;
2946   case ISD::FREM:
2947     Results.push_back(ExpandFPLibCall(Node, RTLIB::REM_F32, RTLIB::REM_F64,
2948                                       RTLIB::REM_F80, RTLIB::REM_PPCF128));
2949     break;
2950   case ISD::FMA:
2951     Results.push_back(ExpandFPLibCall(Node, RTLIB::FMA_F32, RTLIB::FMA_F64,
2952                                       RTLIB::FMA_F80, RTLIB::FMA_PPCF128));
2953     break;
2954   case ISD::FP16_TO_FP32:
2955     Results.push_back(ExpandLibCall(RTLIB::FPEXT_F16_F32, Node, false));
2956     break;
2957   case ISD::FP32_TO_FP16:
2958     Results.push_back(ExpandLibCall(RTLIB::FPROUND_F32_F16, Node, false));
2959     break;
2960   case ISD::ConstantFP: {
2961     ConstantFPSDNode *CFP = cast<ConstantFPSDNode>(Node);
2962     // Check to see if this FP immediate is already legal.
2963     // If this is a legal constant, turn it into a TargetConstantFP node.
2964     if (!TLI.isFPImmLegal(CFP->getValueAPF(), Node->getValueType(0)))
2965       Results.push_back(ExpandConstantFP(CFP, true));
2966     break;
2967   }
2968   case ISD::EHSELECTION: {
2969     unsigned Reg = TLI.getExceptionSelectorRegister();
2970     assert(Reg && "Can't expand to unknown register!");
2971     Results.push_back(DAG.getCopyFromReg(Node->getOperand(1), dl, Reg,
2972                                          Node->getValueType(0)));
2973     Results.push_back(Results[0].getValue(1));
2974     break;
2975   }
2976   case ISD::EXCEPTIONADDR: {
2977     unsigned Reg = TLI.getExceptionAddressRegister();
2978     assert(Reg && "Can't expand to unknown register!");
2979     Results.push_back(DAG.getCopyFromReg(Node->getOperand(0), dl, Reg,
2980                                          Node->getValueType(0)));
2981     Results.push_back(Results[0].getValue(1));
2982     break;
2983   }
2984   case ISD::SUB: {
2985     EVT VT = Node->getValueType(0);
2986     assert(TLI.isOperationLegalOrCustom(ISD::ADD, VT) &&
2987            TLI.isOperationLegalOrCustom(ISD::XOR, VT) &&
2988            "Don't know how to expand this subtraction!");
2989     Tmp1 = DAG.getNode(ISD::XOR, dl, VT, Node->getOperand(1),
2990                DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), VT));
2991     Tmp1 = DAG.getNode(ISD::ADD, dl, VT, Tmp2, DAG.getConstant(1, VT));
2992     Results.push_back(DAG.getNode(ISD::ADD, dl, VT, Node->getOperand(0), Tmp1));
2993     break;
2994   }
2995   case ISD::UREM:
2996   case ISD::SREM: {
2997     EVT VT = Node->getValueType(0);
2998     SDVTList VTs = DAG.getVTList(VT, VT);
2999     bool isSigned = Node->getOpcode() == ISD::SREM;
3000     unsigned DivOpc = isSigned ? ISD::SDIV : ISD::UDIV;
3001     unsigned DivRemOpc = isSigned ? ISD::SDIVREM : ISD::UDIVREM;
3002     Tmp2 = Node->getOperand(0);
3003     Tmp3 = Node->getOperand(1);
3004     if (TLI.isOperationLegalOrCustom(DivRemOpc, VT) ||
3005         (isDivRemLibcallAvailable(Node, isSigned, TLI) &&
3006          UseDivRem(Node, isSigned, false))) {
3007       Tmp1 = DAG.getNode(DivRemOpc, dl, VTs, Tmp2, Tmp3).getValue(1);
3008     } else if (TLI.isOperationLegalOrCustom(DivOpc, VT)) {
3009       // X % Y -> X-X/Y*Y
3010       Tmp1 = DAG.getNode(DivOpc, dl, VT, Tmp2, Tmp3);
3011       Tmp1 = DAG.getNode(ISD::MUL, dl, VT, Tmp1, Tmp3);
3012       Tmp1 = DAG.getNode(ISD::SUB, dl, VT, Tmp2, Tmp1);
3013     } else if (isSigned)
3014       Tmp1 = ExpandIntLibCall(Node, true,
3015                               RTLIB::SREM_I8,
3016                               RTLIB::SREM_I16, RTLIB::SREM_I32,
3017                               RTLIB::SREM_I64, RTLIB::SREM_I128);
3018     else
3019       Tmp1 = ExpandIntLibCall(Node, false,
3020                               RTLIB::UREM_I8,
3021                               RTLIB::UREM_I16, RTLIB::UREM_I32,
3022                               RTLIB::UREM_I64, RTLIB::UREM_I128);
3023     Results.push_back(Tmp1);
3024     break;
3025   }
3026   case ISD::UDIV:
3027   case ISD::SDIV: {
3028     bool isSigned = Node->getOpcode() == ISD::SDIV;
3029     unsigned DivRemOpc = isSigned ? ISD::SDIVREM : ISD::UDIVREM;
3030     EVT VT = Node->getValueType(0);
3031     SDVTList VTs = DAG.getVTList(VT, VT);
3032     if (TLI.isOperationLegalOrCustom(DivRemOpc, VT) ||
3033         (isDivRemLibcallAvailable(Node, isSigned, TLI) &&
3034          UseDivRem(Node, isSigned, true)))
3035       Tmp1 = DAG.getNode(DivRemOpc, dl, VTs, Node->getOperand(0),
3036                          Node->getOperand(1));
3037     else if (isSigned)
3038       Tmp1 = ExpandIntLibCall(Node, true,
3039                               RTLIB::SDIV_I8,
3040                               RTLIB::SDIV_I16, RTLIB::SDIV_I32,
3041                               RTLIB::SDIV_I64, RTLIB::SDIV_I128);
3042     else
3043       Tmp1 = ExpandIntLibCall(Node, false,
3044                               RTLIB::UDIV_I8,
3045                               RTLIB::UDIV_I16, RTLIB::UDIV_I32,
3046                               RTLIB::UDIV_I64, RTLIB::UDIV_I128);
3047     Results.push_back(Tmp1);
3048     break;
3049   }
3050   case ISD::MULHU:
3051   case ISD::MULHS: {
3052     unsigned ExpandOpcode = Node->getOpcode() == ISD::MULHU ? ISD::UMUL_LOHI :
3053                                                               ISD::SMUL_LOHI;
3054     EVT VT = Node->getValueType(0);
3055     SDVTList VTs = DAG.getVTList(VT, VT);
3056     assert(TLI.isOperationLegalOrCustom(ExpandOpcode, VT) &&
3057            "If this wasn't legal, it shouldn't have been created!");
3058     Tmp1 = DAG.getNode(ExpandOpcode, dl, VTs, Node->getOperand(0),
3059                        Node->getOperand(1));
3060     Results.push_back(Tmp1.getValue(1));
3061     break;
3062   }
3063   case ISD::SDIVREM:
3064   case ISD::UDIVREM:
3065     // Expand into divrem libcall
3066     ExpandDivRemLibCall(Node, Results);
3067     break;
3068   case ISD::MUL: {
3069     EVT VT = Node->getValueType(0);
3070     SDVTList VTs = DAG.getVTList(VT, VT);
3071     // See if multiply or divide can be lowered using two-result operations.
3072     // We just need the low half of the multiply; try both the signed
3073     // and unsigned forms. If the target supports both SMUL_LOHI and
3074     // UMUL_LOHI, form a preference by checking which forms of plain
3075     // MULH it supports.
3076     bool HasSMUL_LOHI = TLI.isOperationLegalOrCustom(ISD::SMUL_LOHI, VT);
3077     bool HasUMUL_LOHI = TLI.isOperationLegalOrCustom(ISD::UMUL_LOHI, VT);
3078     bool HasMULHS = TLI.isOperationLegalOrCustom(ISD::MULHS, VT);
3079     bool HasMULHU = TLI.isOperationLegalOrCustom(ISD::MULHU, VT);
3080     unsigned OpToUse = 0;
3081     if (HasSMUL_LOHI && !HasMULHS) {
3082       OpToUse = ISD::SMUL_LOHI;
3083     } else if (HasUMUL_LOHI && !HasMULHU) {
3084       OpToUse = ISD::UMUL_LOHI;
3085     } else if (HasSMUL_LOHI) {
3086       OpToUse = ISD::SMUL_LOHI;
3087     } else if (HasUMUL_LOHI) {
3088       OpToUse = ISD::UMUL_LOHI;
3089     }
3090     if (OpToUse) {
3091       Results.push_back(DAG.getNode(OpToUse, dl, VTs, Node->getOperand(0),
3092                                     Node->getOperand(1)));
3093       break;
3094     }
3095     Tmp1 = ExpandIntLibCall(Node, false,
3096                             RTLIB::MUL_I8,
3097                             RTLIB::MUL_I16, RTLIB::MUL_I32,
3098                             RTLIB::MUL_I64, RTLIB::MUL_I128);
3099     Results.push_back(Tmp1);
3100     break;
3101   }
3102   case ISD::SADDO:
3103   case ISD::SSUBO: {
3104     SDValue LHS = Node->getOperand(0);
3105     SDValue RHS = Node->getOperand(1);
3106     SDValue Sum = DAG.getNode(Node->getOpcode() == ISD::SADDO ?
3107                               ISD::ADD : ISD::SUB, dl, LHS.getValueType(),
3108                               LHS, RHS);
3109     Results.push_back(Sum);
3110     EVT OType = Node->getValueType(1);
3111
3112     SDValue Zero = DAG.getConstant(0, LHS.getValueType());
3113
3114     //   LHSSign -> LHS >= 0
3115     //   RHSSign -> RHS >= 0
3116     //   SumSign -> Sum >= 0
3117     //
3118     //   Add:
3119     //   Overflow -> (LHSSign == RHSSign) && (LHSSign != SumSign)
3120     //   Sub:
3121     //   Overflow -> (LHSSign != RHSSign) && (LHSSign != SumSign)
3122     //
3123     SDValue LHSSign = DAG.getSetCC(dl, OType, LHS, Zero, ISD::SETGE);
3124     SDValue RHSSign = DAG.getSetCC(dl, OType, RHS, Zero, ISD::SETGE);
3125     SDValue SignsMatch = DAG.getSetCC(dl, OType, LHSSign, RHSSign,
3126                                       Node->getOpcode() == ISD::SADDO ?
3127                                       ISD::SETEQ : ISD::SETNE);
3128
3129     SDValue SumSign = DAG.getSetCC(dl, OType, Sum, Zero, ISD::SETGE);
3130     SDValue SumSignNE = DAG.getSetCC(dl, OType, LHSSign, SumSign, ISD::SETNE);
3131
3132     SDValue Cmp = DAG.getNode(ISD::AND, dl, OType, SignsMatch, SumSignNE);
3133     Results.push_back(Cmp);
3134     break;
3135   }
3136   case ISD::UADDO:
3137   case ISD::USUBO: {
3138     SDValue LHS = Node->getOperand(0);
3139     SDValue RHS = Node->getOperand(1);
3140     SDValue Sum = DAG.getNode(Node->getOpcode() == ISD::UADDO ?
3141                               ISD::ADD : ISD::SUB, dl, LHS.getValueType(),
3142                               LHS, RHS);
3143     Results.push_back(Sum);
3144     Results.push_back(DAG.getSetCC(dl, Node->getValueType(1), Sum, LHS,
3145                                    Node->getOpcode () == ISD::UADDO ?
3146                                    ISD::SETULT : ISD::SETUGT));
3147     break;
3148   }
3149   case ISD::UMULO:
3150   case ISD::SMULO: {
3151     EVT VT = Node->getValueType(0);
3152     EVT WideVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits() * 2);
3153     SDValue LHS = Node->getOperand(0);
3154     SDValue RHS = Node->getOperand(1);
3155     SDValue BottomHalf;
3156     SDValue TopHalf;
3157     static const unsigned Ops[2][3] =
3158         { { ISD::MULHU, ISD::UMUL_LOHI, ISD::ZERO_EXTEND },
3159           { ISD::MULHS, ISD::SMUL_LOHI, ISD::SIGN_EXTEND }};
3160     bool isSigned = Node->getOpcode() == ISD::SMULO;
3161     if (TLI.isOperationLegalOrCustom(Ops[isSigned][0], VT)) {
3162       BottomHalf = DAG.getNode(ISD::MUL, dl, VT, LHS, RHS);
3163       TopHalf = DAG.getNode(Ops[isSigned][0], dl, VT, LHS, RHS);
3164     } else if (TLI.isOperationLegalOrCustom(Ops[isSigned][1], VT)) {
3165       BottomHalf = DAG.getNode(Ops[isSigned][1], dl, DAG.getVTList(VT, VT), LHS,
3166                                RHS);
3167       TopHalf = BottomHalf.getValue(1);
3168     } else if (TLI.isTypeLegal(EVT::getIntegerVT(*DAG.getContext(),
3169                                                  VT.getSizeInBits() * 2))) {
3170       LHS = DAG.getNode(Ops[isSigned][2], dl, WideVT, LHS);
3171       RHS = DAG.getNode(Ops[isSigned][2], dl, WideVT, RHS);
3172       Tmp1 = DAG.getNode(ISD::MUL, dl, WideVT, LHS, RHS);
3173       BottomHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Tmp1,
3174                                DAG.getIntPtrConstant(0));
3175       TopHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Tmp1,
3176                             DAG.getIntPtrConstant(1));
3177     } else {
3178       // We can fall back to a libcall with an illegal type for the MUL if we
3179       // have a libcall big enough.
3180       // Also, we can fall back to a division in some cases, but that's a big
3181       // performance hit in the general case.
3182       RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
3183       if (WideVT == MVT::i16)
3184         LC = RTLIB::MUL_I16;
3185       else if (WideVT == MVT::i32)
3186         LC = RTLIB::MUL_I32;
3187       else if (WideVT == MVT::i64)
3188         LC = RTLIB::MUL_I64;
3189       else if (WideVT == MVT::i128)
3190         LC = RTLIB::MUL_I128;
3191       assert(LC != RTLIB::UNKNOWN_LIBCALL && "Cannot expand this operation!");
3192
3193       // The high part is obtained by SRA'ing all but one of the bits of low
3194       // part.
3195       unsigned LoSize = VT.getSizeInBits();
3196       SDValue HiLHS = DAG.getNode(ISD::SRA, dl, VT, RHS,
3197                                 DAG.getConstant(LoSize-1, TLI.getPointerTy()));
3198       SDValue HiRHS = DAG.getNode(ISD::SRA, dl, VT, LHS,
3199                                 DAG.getConstant(LoSize-1, TLI.getPointerTy()));
3200
3201       // Here we're passing the 2 arguments explicitly as 4 arguments that are
3202       // pre-lowered to the correct types. This all depends upon WideVT not
3203       // being a legal type for the architecture and thus has to be split to
3204       // two arguments.
3205       SDValue Args[] = { LHS, HiLHS, RHS, HiRHS };
3206       SDValue Ret = ExpandLibCall(LC, WideVT, Args, 4, isSigned, dl);
3207       BottomHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Ret,
3208                                DAG.getIntPtrConstant(0));
3209       TopHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Ret,
3210                             DAG.getIntPtrConstant(1));
3211       // Ret is a node with an illegal type. Because such things are not
3212       // generally permitted during this phase of legalization, delete the
3213       // node. The above EXTRACT_ELEMENT nodes should have been folded.
3214       DAG.DeleteNode(Ret.getNode());
3215     }
3216
3217     if (isSigned) {
3218       Tmp1 = DAG.getConstant(VT.getSizeInBits() - 1,
3219                              TLI.getShiftAmountTy(BottomHalf.getValueType()));
3220       Tmp1 = DAG.getNode(ISD::SRA, dl, VT, BottomHalf, Tmp1);
3221       TopHalf = DAG.getSetCC(dl, TLI.getSetCCResultType(VT), TopHalf, Tmp1,
3222                              ISD::SETNE);
3223     } else {
3224       TopHalf = DAG.getSetCC(dl, TLI.getSetCCResultType(VT), TopHalf,
3225                              DAG.getConstant(0, VT), ISD::SETNE);
3226     }
3227     Results.push_back(BottomHalf);
3228     Results.push_back(TopHalf);
3229     break;
3230   }
3231   case ISD::BUILD_PAIR: {
3232     EVT PairTy = Node->getValueType(0);
3233     Tmp1 = DAG.getNode(ISD::ZERO_EXTEND, dl, PairTy, Node->getOperand(0));
3234     Tmp2 = DAG.getNode(ISD::ANY_EXTEND, dl, PairTy, Node->getOperand(1));
3235     Tmp2 = DAG.getNode(ISD::SHL, dl, PairTy, Tmp2,
3236                        DAG.getConstant(PairTy.getSizeInBits()/2,
3237                                        TLI.getShiftAmountTy(PairTy)));
3238     Results.push_back(DAG.getNode(ISD::OR, dl, PairTy, Tmp1, Tmp2));
3239     break;
3240   }
3241   case ISD::SELECT:
3242     Tmp1 = Node->getOperand(0);
3243     Tmp2 = Node->getOperand(1);
3244     Tmp3 = Node->getOperand(2);
3245     if (Tmp1.getOpcode() == ISD::SETCC) {
3246       Tmp1 = DAG.getSelectCC(dl, Tmp1.getOperand(0), Tmp1.getOperand(1),
3247                              Tmp2, Tmp3,
3248                              cast<CondCodeSDNode>(Tmp1.getOperand(2))->get());
3249     } else {
3250       Tmp1 = DAG.getSelectCC(dl, Tmp1,
3251                              DAG.getConstant(0, Tmp1.getValueType()),
3252                              Tmp2, Tmp3, ISD::SETNE);
3253     }
3254     Results.push_back(Tmp1);
3255     break;
3256   case ISD::BR_JT: {
3257     SDValue Chain = Node->getOperand(0);
3258     SDValue Table = Node->getOperand(1);
3259     SDValue Index = Node->getOperand(2);
3260
3261     EVT PTy = TLI.getPointerTy();
3262
3263     const TargetData &TD = *TLI.getTargetData();
3264     unsigned EntrySize =
3265       DAG.getMachineFunction().getJumpTableInfo()->getEntrySize(TD);
3266
3267     Index = DAG.getNode(ISD::MUL, dl, PTy,
3268                         Index, DAG.getConstant(EntrySize, PTy));
3269     SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
3270
3271     EVT MemVT = EVT::getIntegerVT(*DAG.getContext(), EntrySize * 8);
3272     SDValue LD = DAG.getExtLoad(ISD::SEXTLOAD, dl, PTy, Chain, Addr,
3273                                 MachinePointerInfo::getJumpTable(), MemVT,
3274                                 false, false, 0);
3275     Addr = LD;
3276     if (TM.getRelocationModel() == Reloc::PIC_) {
3277       // For PIC, the sequence is:
3278       // BRIND(load(Jumptable + index) + RelocBase)
3279       // RelocBase can be JumpTable, GOT or some sort of global base.
3280       Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr,
3281                           TLI.getPICJumpTableRelocBase(Table, DAG));
3282     }
3283     Tmp1 = DAG.getNode(ISD::BRIND, dl, MVT::Other, LD.getValue(1), Addr);
3284     Results.push_back(Tmp1);
3285     break;
3286   }
3287   case ISD::BRCOND:
3288     // Expand brcond's setcc into its constituent parts and create a BR_CC
3289     // Node.
3290     Tmp1 = Node->getOperand(0);
3291     Tmp2 = Node->getOperand(1);
3292     if (Tmp2.getOpcode() == ISD::SETCC) {
3293       Tmp1 = DAG.getNode(ISD::BR_CC, dl, MVT::Other,
3294                          Tmp1, Tmp2.getOperand(2),
3295                          Tmp2.getOperand(0), Tmp2.getOperand(1),
3296                          Node->getOperand(2));
3297     } else {
3298       // We test only the i1 bit.  Skip the AND if UNDEF.
3299       Tmp3 = (Tmp2.getOpcode() == ISD::UNDEF) ? Tmp2 :
3300         DAG.getNode(ISD::AND, dl, Tmp2.getValueType(), Tmp2,
3301                     DAG.getConstant(1, Tmp2.getValueType()));
3302       Tmp1 = DAG.getNode(ISD::BR_CC, dl, MVT::Other, Tmp1,
3303                          DAG.getCondCode(ISD::SETNE), Tmp3,
3304                          DAG.getConstant(0, Tmp3.getValueType()),
3305                          Node->getOperand(2));
3306     }
3307     Results.push_back(Tmp1);
3308     break;
3309   case ISD::SETCC: {
3310     Tmp1 = Node->getOperand(0);
3311     Tmp2 = Node->getOperand(1);
3312     Tmp3 = Node->getOperand(2);
3313     LegalizeSetCCCondCode(Node->getValueType(0), Tmp1, Tmp2, Tmp3, dl);
3314
3315     // If we expanded the SETCC into an AND/OR, return the new node
3316     if (Tmp2.getNode() == 0) {
3317       Results.push_back(Tmp1);
3318       break;
3319     }
3320
3321     // Otherwise, SETCC for the given comparison type must be completely
3322     // illegal; expand it into a SELECT_CC.
3323     EVT VT = Node->getValueType(0);
3324     Tmp1 = DAG.getNode(ISD::SELECT_CC, dl, VT, Tmp1, Tmp2,
3325                        DAG.getConstant(1, VT), DAG.getConstant(0, VT), Tmp3);
3326     Results.push_back(Tmp1);
3327     break;
3328   }
3329   case ISD::SELECT_CC: {
3330     Tmp1 = Node->getOperand(0);   // LHS
3331     Tmp2 = Node->getOperand(1);   // RHS
3332     Tmp3 = Node->getOperand(2);   // True
3333     Tmp4 = Node->getOperand(3);   // False
3334     SDValue CC = Node->getOperand(4);
3335
3336     LegalizeSetCCCondCode(TLI.getSetCCResultType(Tmp1.getValueType()),
3337                           Tmp1, Tmp2, CC, dl);
3338
3339     assert(!Tmp2.getNode() && "Can't legalize SELECT_CC with legal condition!");
3340     Tmp2 = DAG.getConstant(0, Tmp1.getValueType());
3341     CC = DAG.getCondCode(ISD::SETNE);
3342     Tmp1 = DAG.getNode(ISD::SELECT_CC, dl, Node->getValueType(0), Tmp1, Tmp2,
3343                        Tmp3, Tmp4, CC);
3344     Results.push_back(Tmp1);
3345     break;
3346   }
3347   case ISD::BR_CC: {
3348     Tmp1 = Node->getOperand(0);              // Chain
3349     Tmp2 = Node->getOperand(2);              // LHS
3350     Tmp3 = Node->getOperand(3);              // RHS
3351     Tmp4 = Node->getOperand(1);              // CC
3352
3353     LegalizeSetCCCondCode(TLI.getSetCCResultType(Tmp2.getValueType()),
3354                           Tmp2, Tmp3, Tmp4, dl);
3355
3356     assert(!Tmp3.getNode() && "Can't legalize BR_CC with legal condition!");
3357     Tmp3 = DAG.getConstant(0, Tmp2.getValueType());
3358     Tmp4 = DAG.getCondCode(ISD::SETNE);
3359     Tmp1 = DAG.getNode(ISD::BR_CC, dl, Node->getValueType(0), Tmp1, Tmp4, Tmp2,
3360                        Tmp3, Node->getOperand(4));
3361     Results.push_back(Tmp1);
3362     break;
3363   }
3364   case ISD::BUILD_VECTOR:
3365     Results.push_back(ExpandBUILD_VECTOR(Node));
3366     break;
3367   case ISD::SRA:
3368   case ISD::SRL:
3369   case ISD::SHL: {
3370     // Scalarize vector SRA/SRL/SHL.
3371     EVT VT = Node->getValueType(0);
3372     assert(VT.isVector() && "Unable to legalize non-vector shift");
3373     assert(TLI.isTypeLegal(VT.getScalarType())&& "Element type must be legal");
3374     unsigned NumElem = VT.getVectorNumElements();
3375
3376     SmallVector<SDValue, 8> Scalars;
3377     for (unsigned Idx = 0; Idx < NumElem; Idx++) {
3378       SDValue Ex = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
3379                                VT.getScalarType(),
3380                                Node->getOperand(0), DAG.getIntPtrConstant(Idx));
3381       SDValue Sh = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
3382                                VT.getScalarType(),
3383                                Node->getOperand(1), DAG.getIntPtrConstant(Idx));
3384       Scalars.push_back(DAG.getNode(Node->getOpcode(), dl,
3385                                     VT.getScalarType(), Ex, Sh));
3386     }
3387     SDValue Result =
3388       DAG.getNode(ISD::BUILD_VECTOR, dl, Node->getValueType(0),
3389                   &Scalars[0], Scalars.size());
3390     ReplaceNode(SDValue(Node, 0), Result);
3391     break;
3392   }
3393   case ISD::GLOBAL_OFFSET_TABLE:
3394   case ISD::GlobalAddress:
3395   case ISD::GlobalTLSAddress:
3396   case ISD::ExternalSymbol:
3397   case ISD::ConstantPool:
3398   case ISD::JumpTable:
3399   case ISD::INTRINSIC_W_CHAIN:
3400   case ISD::INTRINSIC_WO_CHAIN:
3401   case ISD::INTRINSIC_VOID:
3402     // FIXME: Custom lowering for these operations shouldn't return null!
3403     break;
3404   }
3405
3406   // Replace the original node with the legalized result.
3407   if (!Results.empty())
3408     ReplaceNode(Node, Results.data());
3409 }
3410
3411 void SelectionDAGLegalize::PromoteNode(SDNode *Node) {
3412   SmallVector<SDValue, 8> Results;
3413   EVT OVT = Node->getValueType(0);
3414   if (Node->getOpcode() == ISD::UINT_TO_FP ||
3415       Node->getOpcode() == ISD::SINT_TO_FP ||
3416       Node->getOpcode() == ISD::SETCC) {
3417     OVT = Node->getOperand(0).getValueType();
3418   }
3419   EVT NVT = TLI.getTypeToPromoteTo(Node->getOpcode(), OVT);
3420   DebugLoc dl = Node->getDebugLoc();
3421   SDValue Tmp1, Tmp2, Tmp3;
3422   switch (Node->getOpcode()) {
3423   case ISD::CTTZ:
3424   case ISD::CTLZ:
3425   case ISD::CTPOP:
3426     // Zero extend the argument.
3427     Tmp1 = DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, Node->getOperand(0));
3428     // Perform the larger operation.
3429     Tmp1 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1);
3430     if (Node->getOpcode() == ISD::CTTZ) {
3431       //if Tmp1 == sizeinbits(NVT) then Tmp1 = sizeinbits(Old VT)
3432       Tmp2 = DAG.getSetCC(dl, TLI.getSetCCResultType(NVT),
3433                           Tmp1, DAG.getConstant(NVT.getSizeInBits(), NVT),
3434                           ISD::SETEQ);
3435       Tmp1 = DAG.getNode(ISD::SELECT, dl, NVT, Tmp2,
3436                           DAG.getConstant(OVT.getSizeInBits(), NVT), Tmp1);
3437     } else if (Node->getOpcode() == ISD::CTLZ) {
3438       // Tmp1 = Tmp1 - (sizeinbits(NVT) - sizeinbits(Old VT))
3439       Tmp1 = DAG.getNode(ISD::SUB, dl, NVT, Tmp1,
3440                           DAG.getConstant(NVT.getSizeInBits() -
3441                                           OVT.getSizeInBits(), NVT));
3442     }
3443     Results.push_back(DAG.getNode(ISD::TRUNCATE, dl, OVT, Tmp1));
3444     break;
3445   case ISD::BSWAP: {
3446     unsigned DiffBits = NVT.getSizeInBits() - OVT.getSizeInBits();
3447     Tmp1 = DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, Node->getOperand(0));
3448     Tmp1 = DAG.getNode(ISD::BSWAP, dl, NVT, Tmp1);
3449     Tmp1 = DAG.getNode(ISD::SRL, dl, NVT, Tmp1,
3450                           DAG.getConstant(DiffBits, TLI.getShiftAmountTy(NVT)));
3451     Results.push_back(Tmp1);
3452     break;
3453   }
3454   case ISD::FP_TO_UINT:
3455   case ISD::FP_TO_SINT:
3456     Tmp1 = PromoteLegalFP_TO_INT(Node->getOperand(0), Node->getValueType(0),
3457                                  Node->getOpcode() == ISD::FP_TO_SINT, dl);
3458     Results.push_back(Tmp1);
3459     break;
3460   case ISD::UINT_TO_FP:
3461   case ISD::SINT_TO_FP:
3462     Tmp1 = PromoteLegalINT_TO_FP(Node->getOperand(0), Node->getValueType(0),
3463                                  Node->getOpcode() == ISD::SINT_TO_FP, dl);
3464     Results.push_back(Tmp1);
3465     break;
3466   case ISD::AND:
3467   case ISD::OR:
3468   case ISD::XOR: {
3469     unsigned ExtOp, TruncOp;
3470     if (OVT.isVector()) {
3471       ExtOp   = ISD::BITCAST;
3472       TruncOp = ISD::BITCAST;
3473     } else {
3474       assert(OVT.isInteger() && "Cannot promote logic operation");
3475       ExtOp   = ISD::ANY_EXTEND;
3476       TruncOp = ISD::TRUNCATE;
3477     }
3478     // Promote each of the values to the new type.
3479     Tmp1 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(0));
3480     Tmp2 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(1));
3481     // Perform the larger operation, then convert back
3482     Tmp1 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1, Tmp2);
3483     Results.push_back(DAG.getNode(TruncOp, dl, OVT, Tmp1));
3484     break;
3485   }
3486   case ISD::SELECT: {
3487     unsigned ExtOp, TruncOp;
3488     if (Node->getValueType(0).isVector()) {
3489       ExtOp   = ISD::BITCAST;
3490       TruncOp = ISD::BITCAST;
3491     } else if (Node->getValueType(0).isInteger()) {
3492       ExtOp   = ISD::ANY_EXTEND;
3493       TruncOp = ISD::TRUNCATE;
3494     } else {
3495       ExtOp   = ISD::FP_EXTEND;
3496       TruncOp = ISD::FP_ROUND;
3497     }
3498     Tmp1 = Node->getOperand(0);
3499     // Promote each of the values to the new type.
3500     Tmp2 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(1));
3501     Tmp3 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(2));
3502     // Perform the larger operation, then round down.
3503     Tmp1 = DAG.getNode(ISD::SELECT, dl, NVT, Tmp1, Tmp2, Tmp3);
3504     if (TruncOp != ISD::FP_ROUND)
3505       Tmp1 = DAG.getNode(TruncOp, dl, Node->getValueType(0), Tmp1);
3506     else
3507       Tmp1 = DAG.getNode(TruncOp, dl, Node->getValueType(0), Tmp1,
3508                          DAG.getIntPtrConstant(0));
3509     Results.push_back(Tmp1);
3510     break;
3511   }
3512   case ISD::VECTOR_SHUFFLE: {
3513     SmallVector<int, 8> Mask;
3514     cast<ShuffleVectorSDNode>(Node)->getMask(Mask);
3515
3516     // Cast the two input vectors.
3517     Tmp1 = DAG.getNode(ISD::BITCAST, dl, NVT, Node->getOperand(0));
3518     Tmp2 = DAG.getNode(ISD::BITCAST, dl, NVT, Node->getOperand(1));
3519
3520     // Convert the shuffle mask to the right # elements.
3521     Tmp1 = ShuffleWithNarrowerEltType(NVT, OVT, dl, Tmp1, Tmp2, Mask);
3522     Tmp1 = DAG.getNode(ISD::BITCAST, dl, OVT, Tmp1);
3523     Results.push_back(Tmp1);
3524     break;
3525   }
3526   case ISD::SETCC: {
3527     unsigned ExtOp = ISD::FP_EXTEND;
3528     if (NVT.isInteger()) {
3529       ISD::CondCode CCCode =
3530         cast<CondCodeSDNode>(Node->getOperand(2))->get();
3531       ExtOp = isSignedIntSetCC(CCCode) ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
3532     }
3533     Tmp1 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(0));
3534     Tmp2 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(1));
3535     Results.push_back(DAG.getNode(ISD::SETCC, dl, Node->getValueType(0),
3536                                   Tmp1, Tmp2, Node->getOperand(2)));
3537     break;
3538   }
3539   }
3540
3541   // Replace the original node with the legalized result.
3542   if (!Results.empty())
3543     ReplaceNode(Node, Results.data());
3544 }
3545
3546 // SelectionDAG::Legalize - This is the entry point for the file.
3547 //
3548 void SelectionDAG::Legalize() {
3549   /// run - This is the main entry point to this class.
3550   ///
3551   SelectionDAGLegalize(*this).LegalizeDAG();
3552 }