lib/CodeGen/SelectionDAG/ScheduleDAG.cpp

   1 //===---- ScheduleDAG.cpp - Implement the ScheduleDAG class ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements a simple two pass scheduler.  The first pass attempts to push
  11 // backward any lengthy instructions and critical paths.  The second pass packs
  12 // instructions into semi-optimal time slots.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #define DEBUG_TYPE "pre-RA-sched"
  17 #include "llvm/Type.h"
  18 #include "llvm/CodeGen/ScheduleDAG.h"
  19 #include "llvm/CodeGen/MachineConstantPool.h"
  20 #include "llvm/CodeGen/MachineFunction.h"
  21 #include "llvm/CodeGen/MachineRegisterInfo.h"
  22 #include "llvm/Target/TargetData.h"
  23 #include "llvm/Target/TargetMachine.h"
  24 #include "llvm/Target/TargetInstrInfo.h"
  25 #include "llvm/Target/TargetLowering.h"
  26 #include "llvm/Support/Debug.h"
  27 #include "llvm/Support/MathExtras.h"
  28 using namespace llvm;
  29
  30 ScheduleDAG::ScheduleDAG(SelectionDAG &dag, MachineBasicBlock *bb,
  31                          const TargetMachine &tm)
  32   : DAG(dag), BB(bb), TM(tm), RegInfo(BB->getParent()->getRegInfo()) {
  33     TII = TM.getInstrInfo();
  34     MF  = &DAG.getMachineFunction();
  35     MRI = TM.getRegisterInfo();
  36     ConstPool = BB->getParent()->getConstantPool();
  37 }
  38
  39 /// CheckForPhysRegDependency - Check if the dependency between def and use of
  40 /// a specified operand is a physical register dependency. If so, returns the
  41 /// register and the cost of copying the register.
  42 static void CheckForPhysRegDependency(SDNode *Def, SDNode *Use, unsigned Op,
  43                                       const MRegisterInfo *MRI,
  44                                       const TargetInstrInfo *TII,
  45                                       unsigned &PhysReg, int &Cost) {
  46   if (Op != 2 || Use->getOpcode() != ISD::CopyToReg)
  47     return;
  48
  49   unsigned Reg = cast<RegisterSDNode>(Use->getOperand(1))->getReg();
  50   if (MRegisterInfo::isVirtualRegister(Reg))
  51     return;
  52
  53   unsigned ResNo = Use->getOperand(2).ResNo;
  54   if (Def->isTargetOpcode()) {
  55     const TargetInstrDesc &II = TII->get(Def->getTargetOpcode());
  56     if (ResNo >= II.getNumDefs() &&
  57         II.ImplicitDefs[ResNo - II.getNumDefs()] == Reg) {
  58       PhysReg = Reg;
  59       const TargetRegisterClass *RC =
  60         MRI->getPhysicalRegisterRegClass(Def->getValueType(ResNo), Reg);
  61       Cost = RC->getCopyCost();
  62     }
  63   }
  64 }
  65
  66 SUnit *ScheduleDAG::Clone(SUnit *Old) {
  67   SUnit *SU = NewSUnit(Old->Node);
  68   for (unsigned i = 0, e = SU->FlaggedNodes.size(); i != e; ++i)
  69     SU->FlaggedNodes.push_back(SU->FlaggedNodes[i]);
  70   SU->InstanceNo = SUnitMap[Old->Node].size();
  71   SU->Latency = Old->Latency;
  72   SU->isTwoAddress = Old->isTwoAddress;
  73   SU->isCommutable = Old->isCommutable;
  74   SU->hasPhysRegDefs = Old->hasPhysRegDefs;
  75   SUnitMap[Old->Node].push_back(SU);
  76   return SU;
  77 }
  78
  79
  80 /// BuildSchedUnits - Build SUnits from the selection dag that we are input.
  81 /// This SUnit graph is similar to the SelectionDAG, but represents flagged
  82 /// together nodes with a single SUnit.
  83 void ScheduleDAG::BuildSchedUnits() {
  84   // Reserve entries in the vector for each of the SUnits we are creating.  This
  85   // ensure that reallocation of the vector won't happen, so SUnit*'s won't get
  86   // invalidated.
  87   SUnits.reserve(std::distance(DAG.allnodes_begin(), DAG.allnodes_end()));
  88
  89   for (SelectionDAG::allnodes_iterator NI = DAG.allnodes_begin(),
  90        E = DAG.allnodes_end(); NI != E; ++NI) {
  91     if (isPassiveNode(NI))  // Leaf node, e.g. a TargetImmediate.
  92       continue;
  93
  94     // If this node has already been processed, stop now.
  95     if (SUnitMap[NI].size()) continue;
  96
  97     SUnit *NodeSUnit = NewSUnit(NI);
  98
  99     // See if anything is flagged to this node, if so, add them to flagged
 100     // nodes.  Nodes can have at most one flag input and one flag output.  Flags
 101     // are required the be the last operand and result of a node.
 102
 103     // Scan up, adding flagged preds to FlaggedNodes.
 104     SDNode *N = NI;
 105     if (N->getNumOperands() &&
 106         N->getOperand(N->getNumOperands()-1).getValueType() == MVT::Flag) {
 107       do {
 108         N = N->getOperand(N->getNumOperands()-1).Val;
 109         NodeSUnit->FlaggedNodes.push_back(N);
 110         SUnitMap[N].push_back(NodeSUnit);
 111       } while (N->getNumOperands() &&
 112                N->getOperand(N->getNumOperands()-1).getValueType()== MVT::Flag);
 113       std::reverse(NodeSUnit->FlaggedNodes.begin(),
 114                    NodeSUnit->FlaggedNodes.end());
 115     }
 116
 117     // Scan down, adding this node and any flagged succs to FlaggedNodes if they
 118     // have a user of the flag operand.
 119     N = NI;
 120     while (N->getValueType(N->getNumValues()-1) == MVT::Flag) {
 121       SDOperand FlagVal(N, N->getNumValues()-1);
 122
 123       // There are either zero or one users of the Flag result.
 124       bool HasFlagUse = false;
 125       for (SDNode::use_iterator UI = N->use_begin(), E = N->use_end();
 126            UI != E; ++UI)
 127         if (FlagVal.isOperand(*UI)) {
 128           HasFlagUse = true;
 129           NodeSUnit->FlaggedNodes.push_back(N);
 130           SUnitMap[N].push_back(NodeSUnit);
 131           N = *UI;
 132           break;
 133         }
 134       if (!HasFlagUse) break;
 135     }
 136
 137     // Now all flagged nodes are in FlaggedNodes and N is the bottom-most node.
 138     // Update the SUnit
 139     NodeSUnit->Node = N;
 140     SUnitMap[N].push_back(NodeSUnit);
 141
 142     ComputeLatency(NodeSUnit);
 143   }
 144
 145   // Pass 2: add the preds, succs, etc.
 146   for (unsigned su = 0, e = SUnits.size(); su != e; ++su) {
 147     SUnit *SU = &SUnits[su];
 148     SDNode *MainNode = SU->Node;
 149
 150     if (MainNode->isTargetOpcode()) {
 151       unsigned Opc = MainNode->getTargetOpcode();
 152       const TargetInstrDesc &TID = TII->get(Opc);
 153       for (unsigned i = 0; i != TID.getNumOperands(); ++i) {
 154         if (TID.getOperandConstraint(i, TOI::TIED_TO) != -1) {
 155           SU->isTwoAddress = true;
 156           break;
 157         }
 158       }
 159       if (TID.isCommutable())
 160         SU->isCommutable = true;
 161     }
 162
 163     // Find all predecessors and successors of the group.
 164     // Temporarily add N to make code simpler.
 165     SU->FlaggedNodes.push_back(MainNode);
 166
 167     for (unsigned n = 0, e = SU->FlaggedNodes.size(); n != e; ++n) {
 168       SDNode *N = SU->FlaggedNodes[n];
 169       if (N->isTargetOpcode() &&
 170           TII->get(N->getTargetOpcode()).getImplicitDefs() &&
 171           CountResults(N) > TII->get(N->getTargetOpcode()).getNumDefs())
 172         SU->hasPhysRegDefs = true;
 173
 174       for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 175         SDNode *OpN = N->getOperand(i).Val;
 176         if (isPassiveNode(OpN)) continue;   // Not scheduled.
 177         SUnit *OpSU = SUnitMap[OpN].front();
 178         assert(OpSU && "Node has no SUnit!");
 179         if (OpSU == SU) continue;           // In the same group.
 180
 181         MVT::ValueType OpVT = N->getOperand(i).getValueType();
 182         assert(OpVT != MVT::Flag && "Flagged nodes should be in same sunit!");
 183         bool isChain = OpVT == MVT::Other;
 184
 185         unsigned PhysReg = 0;
 186         int Cost = 1;
 187         // Determine if this is a physical register dependency.
 188         CheckForPhysRegDependency(OpN, N, i, MRI, TII, PhysReg, Cost);
 189         SU->addPred(OpSU, isChain, false, PhysReg, Cost);
 190       }
 191     }
 192
 193     // Remove MainNode from FlaggedNodes again.
 194     SU->FlaggedNodes.pop_back();
 195   }
 196
 197   return;
 198 }
 199
 200 void ScheduleDAG::ComputeLatency(SUnit *SU) {
 201   const InstrItineraryData &InstrItins = TM.getInstrItineraryData();
 202
 203   // Compute the latency for the node.  We use the sum of the latencies for
 204   // all nodes flagged together into this SUnit.
 205   if (InstrItins.isEmpty()) {
 206     // No latency information.
 207     SU->Latency = 1;
 208   } else {
 209     SU->Latency = 0;
 210     if (SU->Node->isTargetOpcode()) {
 211       unsigned SchedClass =
 212         TII->get(SU->Node->getTargetOpcode()).getSchedClass();
 213       InstrStage *S = InstrItins.begin(SchedClass);
 214       InstrStage *E = InstrItins.end(SchedClass);
 215       for (; S != E; ++S)
 216         SU->Latency += S->Cycles;
 217     }
 218     for (unsigned i = 0, e = SU->FlaggedNodes.size(); i != e; ++i) {
 219       SDNode *FNode = SU->FlaggedNodes[i];
 220       if (FNode->isTargetOpcode()) {
 221         unsigned SchedClass =TII->get(FNode->getTargetOpcode()).getSchedClass();
 222         InstrStage *S = InstrItins.begin(SchedClass);
 223         InstrStage *E = InstrItins.end(SchedClass);
 224         for (; S != E; ++S)
 225           SU->Latency += S->Cycles;
 226       }
 227     }
 228   }
 229 }
 230
 231 void ScheduleDAG::CalculateDepths() {
 232   std::vector<std::pair<SUnit*, unsigned> > WorkList;
 233   for (unsigned i = 0, e = SUnits.size(); i != e; ++i)
 234     if (SUnits[i].Preds.empty())
 235       WorkList.push_back(std::make_pair(&SUnits[i], 0U));
 236
 237   while (!WorkList.empty()) {
 238     SUnit *SU = WorkList.back().first;
 239     unsigned Depth = WorkList.back().second;
 240     WorkList.pop_back();
 241     if (SU->Depth == 0 || Depth > SU->Depth) {
 242       SU->Depth = Depth;
 243       for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 244            I != E; ++I)
 245         WorkList.push_back(std::make_pair(I->Dep, Depth+1));
 246     }
 247   }
 248 }
 249
 250 void ScheduleDAG::CalculateHeights() {
 251   std::vector<std::pair<SUnit*, unsigned> > WorkList;
 252   SUnit *Root = SUnitMap[DAG.getRoot().Val].front();
 253   WorkList.push_back(std::make_pair(Root, 0U));
 254
 255   while (!WorkList.empty()) {
 256     SUnit *SU = WorkList.back().first;
 257     unsigned Height = WorkList.back().second;
 258     WorkList.pop_back();
 259     if (SU->Height == 0 || Height > SU->Height) {
 260       SU->Height = Height;
 261       for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 262            I != E; ++I)
 263         WorkList.push_back(std::make_pair(I->Dep, Height+1));
 264     }
 265   }
 266 }
 267
 268 /// CountResults - The results of target nodes have register or immediate
 269 /// operands first, then an optional chain, and optional flag operands (which do
 270 /// not go into the machine instrs.)
 271 unsigned ScheduleDAG::CountResults(SDNode *Node) {
 272   unsigned N = Node->getNumValues();
 273   while (N && Node->getValueType(N - 1) == MVT::Flag)
 274     --N;
 275   if (N && Node->getValueType(N - 1) == MVT::Other)
 276     --N;    // Skip over chain result.
 277   return N;
 278 }
 279
 280 /// CountOperands - The inputs to target nodes have any actual inputs first,
 281 /// followed by optional memory operands chain operand, then flag operands.
 282 /// Compute the number of actual operands that  will go into the machine istr.
 283 unsigned ScheduleDAG::CountOperands(SDNode *Node) {
 284   unsigned N = Node->getNumOperands();
 285   while (N && Node->getOperand(N - 1).getValueType() == MVT::Flag)
 286     --N;
 287   if (N && Node->getOperand(N - 1).getValueType() == MVT::Other)
 288     --N; // Ignore chain if it exists.
 289   while (N && MemOperandSDNode::classof(Node->getOperand(N - 1).Val))
 290     --N; // Ignore MemOperand nodes
 291   return N;
 292 }
 293
 294 /// CountMemOperands - Find the index of the last MemOperandSDNode operand
 295 unsigned ScheduleDAG::CountMemOperands(SDNode *Node) {
 296   unsigned N = Node->getNumOperands();
 297   while (N && Node->getOperand(N - 1).getValueType() == MVT::Flag)
 298     --N;
 299   if (N && Node->getOperand(N - 1).getValueType() == MVT::Other)
 300     --N; // Ignore chain if it exists.
 301   return N;
 302 }
 303
 304 static const TargetRegisterClass *getInstrOperandRegClass(
 305         const MRegisterInfo *MRI,
 306         const TargetInstrInfo *TII,
 307         const TargetInstrDesc &II,
 308         unsigned Op) {
 309   if (Op >= II.getNumOperands()) {
 310     assert(II.isVariadic() && "Invalid operand # of instruction");
 311     return NULL;
 312   }
 313   if (II.OpInfo[Op].isLookupPtrRegClass())
 314     return TII->getPointerRegClass();
 315   return MRI->getRegClass(II.OpInfo[Op].RegClass);
 316 }
 317
 318 void ScheduleDAG::EmitCopyFromReg(SDNode *Node, unsigned ResNo,
 319                                   unsigned InstanceNo, unsigned SrcReg,
 320                                   DenseMap<SDOperand, unsigned> &VRBaseMap) {
 321   unsigned VRBase = 0;
 322   if (MRegisterInfo::isVirtualRegister(SrcReg)) {
 323     // Just use the input register directly!
 324     if (InstanceNo > 0)
 325       VRBaseMap.erase(SDOperand(Node, ResNo));
 326     bool isNew = VRBaseMap.insert(std::make_pair(SDOperand(Node,ResNo),SrcReg));
 327     assert(isNew && "Node emitted out of order - early");
 328     return;
 329   }
 330
 331   // If the node is only used by a CopyToReg and the dest reg is a vreg, use
 332   // the CopyToReg'd destination register instead of creating a new vreg.
 333   bool MatchReg = true;
 334   for (SDNode::use_iterator UI = Node->use_begin(), E = Node->use_end();
 335        UI != E; ++UI) {
 336     SDNode *Use = *UI;
 337     bool Match = true;
 338     if (Use->getOpcode() == ISD::CopyToReg &&
 339         Use->getOperand(2).Val == Node &&
 340         Use->getOperand(2).ResNo == ResNo) {
 341       unsigned DestReg = cast<RegisterSDNode>(Use->getOperand(1))->getReg();
 342       if (MRegisterInfo::isVirtualRegister(DestReg)) {
 343         VRBase = DestReg;
 344         Match = false;
 345       } else if (DestReg != SrcReg)
 346         Match = false;
 347     } else {
 348       for (unsigned i = 0, e = Use->getNumOperands(); i != e; ++i) {
 349         SDOperand Op = Use->getOperand(i);
 350         if (Op.Val != Node || Op.ResNo != ResNo)
 351           continue;
 352         MVT::ValueType VT = Node->getValueType(Op.ResNo);
 353         if (VT != MVT::Other && VT != MVT::Flag)
 354           Match = false;
 355       }
 356     }
 357     MatchReg &= Match;
 358     if (VRBase)
 359       break;
 360   }
 361
 362   const TargetRegisterClass *TRC = 0;
 363   // Figure out the register class to create for the destreg.
 364   if (VRBase)
 365     TRC = RegInfo.getRegClass(VRBase);
 366   else
 367     TRC = MRI->getPhysicalRegisterRegClass(Node->getValueType(ResNo), SrcReg);
 368
 369   // If all uses are reading from the src physical register and copying the
 370   // register is either impossible or very expensive, then don't create a copy.
 371   if (MatchReg && TRC->getCopyCost() < 0) {
 372     VRBase = SrcReg;
 373   } else {
 374     // Create the reg, emit the copy.
 375     VRBase = RegInfo.createVirtualRegister(TRC);
 376     TII->copyRegToReg(*BB, BB->end(), VRBase, SrcReg, TRC, TRC);
 377   }
 378
 379   if (InstanceNo > 0)
 380     VRBaseMap.erase(SDOperand(Node, ResNo));
 381   bool isNew = VRBaseMap.insert(std::make_pair(SDOperand(Node,ResNo), VRBase));
 382   assert(isNew && "Node emitted out of order - early");
 383 }
 384
 385 void ScheduleDAG::CreateVirtualRegisters(SDNode *Node,
 386                                          MachineInstr *MI,
 387                                          const TargetInstrDesc &II,
 388                                      DenseMap<SDOperand, unsigned> &VRBaseMap) {
 389   for (unsigned i = 0; i < II.getNumDefs(); ++i) {
 390     // If the specific node value is only used by a CopyToReg and the dest reg
 391     // is a vreg, use the CopyToReg'd destination register instead of creating
 392     // a new vreg.
 393     unsigned VRBase = 0;
 394     for (SDNode::use_iterator UI = Node->use_begin(), E = Node->use_end();
 395          UI != E; ++UI) {
 396       SDNode *Use = *UI;
 397       if (Use->getOpcode() == ISD::CopyToReg &&
 398           Use->getOperand(2).Val == Node &&
 399           Use->getOperand(2).ResNo == i) {
 400         unsigned Reg = cast<RegisterSDNode>(Use->getOperand(1))->getReg();
 401         if (MRegisterInfo::isVirtualRegister(Reg)) {
 402           VRBase = Reg;
 403           MI->addOperand(MachineOperand::CreateReg(Reg, true));
 404           break;
 405         }
 406       }
 407     }
 408
 409     // Create the result registers for this node and add the result regs to
 410     // the machine instruction.
 411     if (VRBase == 0) {
 412       const TargetRegisterClass *RC = getInstrOperandRegClass(MRI, TII, II, i);
 413       assert(RC && "Isn't a register operand!");
 414       VRBase = RegInfo.createVirtualRegister(RC);
 415       MI->addOperand(MachineOperand::CreateReg(VRBase, true));
 416     }
 417
 418     bool isNew = VRBaseMap.insert(std::make_pair(SDOperand(Node,i), VRBase));
 419     assert(isNew && "Node emitted out of order - early");
 420   }
 421 }
 422
 423 /// getVR - Return the virtual register corresponding to the specified result
 424 /// of the specified node.
 425 static unsigned getVR(SDOperand Op, DenseMap<SDOperand, unsigned> &VRBaseMap) {
 426   DenseMap<SDOperand, unsigned>::iterator I = VRBaseMap.find(Op);
 427   assert(I != VRBaseMap.end() && "Node emitted out of order - late");
 428   return I->second;
 429 }
 430
 431
 432 /// AddOperand - Add the specified operand to the specified machine instr.  II
 433 /// specifies the instruction information for the node, and IIOpNum is the
 434 /// operand number (in the II) that we are adding. IIOpNum and II are used for
 435 /// assertions only.
 436 void ScheduleDAG::AddOperand(MachineInstr *MI, SDOperand Op,
 437                              unsigned IIOpNum,
 438                              const TargetInstrDesc *II,
 439                              DenseMap<SDOperand, unsigned> &VRBaseMap) {
 440   if (Op.isTargetOpcode()) {
 441     // Note that this case is redundant with the final else block, but we
 442     // include it because it is the most common and it makes the logic
 443     // simpler here.
 444     assert(Op.getValueType() != MVT::Other &&
 445            Op.getValueType() != MVT::Flag &&
 446            "Chain and flag operands should occur at end of operand list!");
 447
 448     // Get/emit the operand.
 449     unsigned VReg = getVR(Op, VRBaseMap);
 450     const TargetInstrDesc &TID = MI->getDesc();
 451     bool isOptDef = (IIOpNum < TID.getNumOperands())
 452       ? (TID.OpInfo[IIOpNum].isOptionalDef()) : false;
 453     MI->addOperand(MachineOperand::CreateReg(VReg, isOptDef));
 454
 455     // Verify that it is right.
 456     assert(MRegisterInfo::isVirtualRegister(VReg) && "Not a vreg?");
 457     if (II) {
 458       const TargetRegisterClass *RC =
 459                           getInstrOperandRegClass(MRI, TII, *II, IIOpNum);
 460       assert(RC && "Don't have operand info for this instruction!");
 461       const TargetRegisterClass *VRC = RegInfo.getRegClass(VReg);
 462       if (VRC != RC) {
 463         cerr << "Register class of operand and regclass of use don't agree!\n";
 464 #ifndef NDEBUG
 465         cerr << "Operand = " << IIOpNum << "\n";
 466         cerr << "Op->Val = "; Op.Val->dump(&DAG); cerr << "\n";
 467         cerr << "MI = "; MI->print(cerr);
 468         cerr << "VReg = " << VReg << "\n";
 469         cerr << "VReg RegClass     size = " << VRC->getSize()
 470              << ", align = " << VRC->getAlignment() << "\n";
 471         cerr << "Expected RegClass size = " << RC->getSize()
 472              << ", align = " << RC->getAlignment() << "\n";
 473 #endif
 474         cerr << "Fatal error, aborting.\n";
 475         abort();
 476       }
 477     }
 478   } else if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
 479     MI->addOperand(MachineOperand::CreateImm(C->getValue()));
 480   } else if (RegisterSDNode *R = dyn_cast<RegisterSDNode>(Op)) {
 481     MI->addOperand(MachineOperand::CreateReg(R->getReg(), false));
 482   } else if (GlobalAddressSDNode *TGA = dyn_cast<GlobalAddressSDNode>(Op)) {
 483     MI->addOperand(MachineOperand::CreateGA(TGA->getGlobal(),TGA->getOffset()));
 484   } else if (BasicBlockSDNode *BB = dyn_cast<BasicBlockSDNode>(Op)) {
 485     MI->addOperand(MachineOperand::CreateMBB(BB->getBasicBlock()));
 486   } else if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(Op)) {
 487     MI->addOperand(MachineOperand::CreateFI(FI->getIndex()));
 488   } else if (JumpTableSDNode *JT = dyn_cast<JumpTableSDNode>(Op)) {
 489     MI->addOperand(MachineOperand::CreateJTI(JT->getIndex()));
 490   } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op)) {
 491     int Offset = CP->getOffset();
 492     unsigned Align = CP->getAlignment();
 493     const Type *Type = CP->getType();
 494     // MachineConstantPool wants an explicit alignment.
 495     if (Align == 0) {
 496       Align = TM.getTargetData()->getPreferredTypeAlignmentShift(Type);
 497       if (Align == 0) {
 498         // Alignment of vector types.  FIXME!
 499         Align = TM.getTargetData()->getABITypeSize(Type);
 500         Align = Log2_64(Align);
 501       }
 502     }
 503
 504     unsigned Idx;
 505     if (CP->isMachineConstantPoolEntry())
 506       Idx = ConstPool->getConstantPoolIndex(CP->getMachineCPVal(), Align);
 507     else
 508       Idx = ConstPool->getConstantPoolIndex(CP->getConstVal(), Align);
 509     MI->addOperand(MachineOperand::CreateCPI(Idx, Offset));
 510   } else if (ExternalSymbolSDNode *ES = dyn_cast<ExternalSymbolSDNode>(Op)) {
 511     MI->addOperand(MachineOperand::CreateES(ES->getSymbol()));
 512   } else {
 513     assert(Op.getValueType() != MVT::Other &&
 514            Op.getValueType() != MVT::Flag &&
 515            "Chain and flag operands should occur at end of operand list!");
 516     unsigned VReg = getVR(Op, VRBaseMap);
 517     MI->addOperand(MachineOperand::CreateReg(VReg, false));
 518
 519     // Verify that it is right.
 520     assert(MRegisterInfo::isVirtualRegister(VReg) && "Not a vreg?");
 521     if (II) {
 522       const TargetRegisterClass *RC =
 523                             getInstrOperandRegClass(MRI, TII, *II, IIOpNum);
 524       assert(RC && "Don't have operand info for this instruction!");
 525       assert(RegInfo.getRegClass(VReg) == RC &&
 526              "Register class of operand and regclass of use don't agree!");
 527     }
 528   }
 529
 530 }
 531
 532 void ScheduleDAG::AddMemOperand(MachineInstr *MI, const MemOperand &MO) {
 533   MI->addMemOperand(MO);
 534 }
 535
 536 // Returns the Register Class of a subregister
 537 static const TargetRegisterClass *getSubRegisterRegClass(
 538         const TargetRegisterClass *TRC,
 539         unsigned SubIdx) {
 540   // Pick the register class of the subregister
 541   MRegisterInfo::regclass_iterator I = TRC->subregclasses_begin() + SubIdx-1;
 542   assert(I < TRC->subregclasses_end() &&
 543          "Invalid subregister index for register class");
 544   return *I;
 545 }
 546
 547 static const TargetRegisterClass *getSuperregRegisterClass(
 548         const TargetRegisterClass *TRC,
 549         unsigned SubIdx,
 550         MVT::ValueType VT) {
 551   // Pick the register class of the superegister for this type
 552   for (MRegisterInfo::regclass_iterator I = TRC->superregclasses_begin(),
 553          E = TRC->superregclasses_end(); I != E; ++I)
 554     if ((*I)->hasType(VT) && getSubRegisterRegClass(*I, SubIdx) == TRC)
 555       return *I;
 556   assert(false && "Couldn't find the register class");
 557   return 0;
 558 }
 559
 560 /// EmitSubregNode - Generate machine code for subreg nodes.
 561 ///
 562 void ScheduleDAG::EmitSubregNode(SDNode *Node,
 563                            DenseMap<SDOperand, unsigned> &VRBaseMap) {
 564   unsigned VRBase = 0;
 565   unsigned Opc = Node->getTargetOpcode();
 566   if (Opc == TargetInstrInfo::EXTRACT_SUBREG) {
 567     // If the node is only used by a CopyToReg and the dest reg is a vreg, use
 568     // the CopyToReg'd destination register instead of creating a new vreg.
 569     for (SDNode::use_iterator UI = Node->use_begin(), E = Node->use_end();
 570          UI != E; ++UI) {
 571       SDNode *Use = *UI;
 572       if (Use->getOpcode() == ISD::CopyToReg &&
 573           Use->getOperand(2).Val == Node) {
 574         unsigned DestReg = cast<RegisterSDNode>(Use->getOperand(1))->getReg();
 575         if (MRegisterInfo::isVirtualRegister(DestReg)) {
 576           VRBase = DestReg;
 577           break;
 578         }
 579       }
 580     }
 581
 582     unsigned SubIdx = cast<ConstantSDNode>(Node->getOperand(1))->getValue();
 583
 584     // TODO: If the node is a use of a CopyFromReg from a physical register
 585     // fold the extract into the copy now
 586
 587     // Create the extract_subreg machine instruction.
 588     MachineInstr *MI =
 589       new MachineInstr(BB, TII->get(TargetInstrInfo::EXTRACT_SUBREG));
 590
 591     // Figure out the register class to create for the destreg.
 592     unsigned VReg = getVR(Node->getOperand(0), VRBaseMap);
 593     const TargetRegisterClass *TRC = RegInfo.getRegClass(VReg);
 594     const TargetRegisterClass *SRC = getSubRegisterRegClass(TRC, SubIdx);
 595
 596     if (VRBase) {
 597       // Grab the destination register
 598       const TargetRegisterClass *DRC = 0;
 599       DRC = RegInfo.getRegClass(VRBase);
 600       assert(SRC && DRC && SRC == DRC &&
 601              "Source subregister and destination must have the same class");
 602     } else {
 603       // Create the reg
 604       assert(SRC && "Couldn't find source register class");
 605       VRBase = RegInfo.createVirtualRegister(SRC);
 606     }
 607
 608     // Add def, source, and subreg index
 609     MI->addOperand(MachineOperand::CreateReg(VRBase, true));
 610     AddOperand(MI, Node->getOperand(0), 0, 0, VRBaseMap);
 611     MI->addOperand(MachineOperand::CreateImm(SubIdx));
 612
 613   } else if (Opc == TargetInstrInfo::INSERT_SUBREG) {
 614     assert((Node->getNumOperands() == 2 || Node->getNumOperands() == 3) &&
 615             "Malformed insert_subreg node");
 616     bool isUndefInput = (Node->getNumOperands() == 2);
 617     unsigned SubReg = 0;
 618     unsigned SubIdx = 0;
 619
 620     if (isUndefInput) {
 621       SubReg = getVR(Node->getOperand(0), VRBaseMap);
 622       SubIdx = cast<ConstantSDNode>(Node->getOperand(1))->getValue();
 623     } else {
 624       SubReg = getVR(Node->getOperand(1), VRBaseMap);
 625       SubIdx = cast<ConstantSDNode>(Node->getOperand(2))->getValue();
 626     }
 627
 628     // TODO: Add tracking info to MachineRegisterInfo of which vregs are subregs
 629     // to allow coalescing in the allocator
 630
 631     // If the node is only used by a CopyToReg and the dest reg is a vreg, use
 632     // the CopyToReg'd destination register instead of creating a new vreg.
 633     // If the CopyToReg'd destination register is physical, then fold the
 634     // insert into the copy
 635     for (SDNode::use_iterator UI = Node->use_begin(), E = Node->use_end();
 636          UI != E; ++UI) {
 637       SDNode *Use = *UI;
 638       if (Use->getOpcode() == ISD::CopyToReg &&
 639           Use->getOperand(2).Val == Node) {
 640         unsigned DestReg = cast<RegisterSDNode>(Use->getOperand(1))->getReg();
 641         if (MRegisterInfo::isVirtualRegister(DestReg)) {
 642           VRBase = DestReg;
 643           break;
 644         }
 645       }
 646     }
 647
 648     // Create the insert_subreg machine instruction.
 649     MachineInstr *MI =
 650       new MachineInstr(BB, TII->get(TargetInstrInfo::INSERT_SUBREG));
 651
 652     // Figure out the register class to create for the destreg.
 653     const TargetRegisterClass *TRC = 0;
 654     if (VRBase) {
 655       TRC = RegInfo.getRegClass(VRBase);
 656     } else {
 657       TRC = getSuperregRegisterClass(RegInfo.getRegClass(SubReg), SubIdx,
 658                                      Node->getValueType(0));
 659       assert(TRC && "Couldn't determine register class for insert_subreg");
 660       VRBase = RegInfo.createVirtualRegister(TRC); // Create the reg
 661     }
 662
 663     MI->addOperand(MachineOperand::CreateReg(VRBase, true));
 664     AddOperand(MI, Node->getOperand(0), 0, 0, VRBaseMap);
 665     if (!isUndefInput)
 666       AddOperand(MI, Node->getOperand(1), 0, 0, VRBaseMap);
 667     MI->addOperand(MachineOperand::CreateImm(SubIdx));
 668   } else
 669     assert(0 && "Node is not a subreg insert or extract");
 670
 671   bool isNew = VRBaseMap.insert(std::make_pair(SDOperand(Node,0), VRBase));
 672   assert(isNew && "Node emitted out of order - early");
 673 }
 674
 675 /// EmitNode - Generate machine code for an node and needed dependencies.
 676 ///
 677 void ScheduleDAG::EmitNode(SDNode *Node, unsigned InstanceNo,
 678                            DenseMap<SDOperand, unsigned> &VRBaseMap) {
 679   // If machine instruction
 680   if (Node->isTargetOpcode()) {
 681     unsigned Opc = Node->getTargetOpcode();
 682
 683     // Handle subreg insert/extract specially
 684     if (Opc == TargetInstrInfo::EXTRACT_SUBREG ||
 685         Opc == TargetInstrInfo::INSERT_SUBREG) {
 686       EmitSubregNode(Node, VRBaseMap);
 687       return;
 688     }
 689
 690     const TargetInstrDesc &II = TII->get(Opc);
 691
 692     unsigned NumResults = CountResults(Node);
 693     unsigned NodeOperands = CountOperands(Node);
 694     unsigned NodeMemOperands = CountMemOperands(Node);
 695     unsigned NumMIOperands = NodeOperands + NumResults;
 696     bool HasPhysRegOuts = (NumResults > II.getNumDefs()) &&
 697                           II.getImplicitDefs() != 0;
 698 #ifndef NDEBUG
 699     assert((II.getNumOperands() == NumMIOperands ||
 700             HasPhysRegOuts || II.isVariadic()) &&
 701            "#operands for dag node doesn't match .td file!");
 702 #endif
 703
 704     // Create the new machine instruction.
 705     MachineInstr *MI = new MachineInstr(II);
 706
 707     // Add result register values for things that are defined by this
 708     // instruction.
 709     if (NumResults)
 710       CreateVirtualRegisters(Node, MI, II, VRBaseMap);
 711
 712     // Emit all of the actual operands of this instruction, adding them to the
 713     // instruction as appropriate.
 714     for (unsigned i = 0; i != NodeOperands; ++i)
 715       AddOperand(MI, Node->getOperand(i), i+II.getNumDefs(), &II, VRBaseMap);
 716
 717     // Emit all of the memory operands of this instruction
 718     for (unsigned i = NodeOperands; i != NodeMemOperands; ++i)
 719       AddMemOperand(MI, cast<MemOperandSDNode>(Node->getOperand(i))->MO);
 720
 721     // Commute node if it has been determined to be profitable.
 722     if (CommuteSet.count(Node)) {
 723       MachineInstr *NewMI = TII->commuteInstruction(MI);
 724       if (NewMI == 0)
 725         DOUT << "Sched: COMMUTING FAILED!\n";
 726       else {
 727         DOUT << "Sched: COMMUTED TO: " << *NewMI;
 728         if (MI != NewMI) {
 729           delete MI;
 730           MI = NewMI;
 731         }
 732       }
 733     }
 734
 735     if (II.usesCustomDAGSchedInsertionHook())
 736       // Insert this instruction into the basic block using a target
 737       // specific inserter which may returns a new basic block.
 738       BB = DAG.getTargetLoweringInfo().EmitInstrWithCustomInserter(MI, BB);
 739     else
 740       BB->push_back(MI);
 741
 742     // Additional results must be an physical register def.
 743     if (HasPhysRegOuts) {
 744       for (unsigned i = II.getNumDefs(); i < NumResults; ++i) {
 745         unsigned Reg = II.getImplicitDefs()[i - II.getNumDefs()];
 746         if (Node->hasAnyUseOfValue(i))
 747           EmitCopyFromReg(Node, i, InstanceNo, Reg, VRBaseMap);
 748       }
 749     }
 750   } else {
 751     switch (Node->getOpcode()) {
 752     default:
 753 #ifndef NDEBUG
 754       Node->dump(&DAG);
 755 #endif
 756       assert(0 && "This target-independent node should have been selected!");
 757     case ISD::EntryToken: // fall thru
 758     case ISD::TokenFactor:
 759     case ISD::LABEL:
 760     case ISD::DECLARE:
 761     case ISD::SRCVALUE:
 762       break;
 763     case ISD::CopyToReg: {
 764       unsigned InReg;
 765       if (RegisterSDNode *R = dyn_cast<RegisterSDNode>(Node->getOperand(2)))
 766         InReg = R->getReg();
 767       else
 768         InReg = getVR(Node->getOperand(2), VRBaseMap);
 769       unsigned DestReg = cast<RegisterSDNode>(Node->getOperand(1))->getReg();
 770       if (InReg != DestReg)  {// Coalesced away the copy?
 771         const TargetRegisterClass *TRC = 0;
 772         // Get the target register class
 773         if (MRegisterInfo::isVirtualRegister(InReg))
 774           TRC = RegInfo.getRegClass(InReg);
 775         else
 776           TRC =
 777             MRI->getPhysicalRegisterRegClass(Node->getOperand(2).getValueType(),
 778                                             InReg);
 779         TII->copyRegToReg(*BB, BB->end(), DestReg, InReg, TRC, TRC);
 780       }
 781       break;
 782     }
 783     case ISD::CopyFromReg: {
 784       unsigned SrcReg = cast<RegisterSDNode>(Node->getOperand(1))->getReg();
 785       EmitCopyFromReg(Node, 0, InstanceNo, SrcReg, VRBaseMap);
 786       break;
 787     }
 788     case ISD::INLINEASM: {
 789       unsigned NumOps = Node->getNumOperands();
 790       if (Node->getOperand(NumOps-1).getValueType() == MVT::Flag)
 791         --NumOps;  // Ignore the flag operand.
 792
 793       // Create the inline asm machine instruction.
 794       MachineInstr *MI =
 795         new MachineInstr(BB, TII->get(TargetInstrInfo::INLINEASM));
 796
 797       // Add the asm string as an external symbol operand.
 798       const char *AsmStr =
 799         cast<ExternalSymbolSDNode>(Node->getOperand(1))->getSymbol();
 800       MI->addOperand(MachineOperand::CreateES(AsmStr));
 801
 802       // Add all of the operand registers to the instruction.
 803       for (unsigned i = 2; i != NumOps;) {
 804         unsigned Flags = cast<ConstantSDNode>(Node->getOperand(i))->getValue();
 805         unsigned NumVals = Flags >> 3;
 806
 807         MI->addOperand(MachineOperand::CreateImm(Flags));
 808         ++i;  // Skip the ID value.
 809
 810         switch (Flags & 7) {
 811         default: assert(0 && "Bad flags!");
 812         case 1:  // Use of register.
 813           for (; NumVals; --NumVals, ++i) {
 814             unsigned Reg = cast<RegisterSDNode>(Node->getOperand(i))->getReg();
 815             MI->addOperand(MachineOperand::CreateReg(Reg, false));
 816           }
 817           break;
 818         case 2:   // Def of register.
 819           for (; NumVals; --NumVals, ++i) {
 820             unsigned Reg = cast<RegisterSDNode>(Node->getOperand(i))->getReg();
 821             MI->addOperand(MachineOperand::CreateReg(Reg, true));
 822           }
 823           break;
 824         case 3: { // Immediate.
 825           for (; NumVals; --NumVals, ++i) {
 826             if (ConstantSDNode *CS =
 827                    dyn_cast<ConstantSDNode>(Node->getOperand(i))) {
 828               MI->addOperand(MachineOperand::CreateImm(CS->getValue()));
 829             } else if (GlobalAddressSDNode *GA =
 830                   dyn_cast<GlobalAddressSDNode>(Node->getOperand(i))) {
 831               MI->addOperand(MachineOperand::CreateGA(GA->getGlobal(),
 832                                                       GA->getOffset()));
 833             } else {
 834               BasicBlockSDNode *BB =cast<BasicBlockSDNode>(Node->getOperand(i));
 835               MI->addOperand(MachineOperand::CreateMBB(BB->getBasicBlock()));
 836             }
 837           }
 838           break;
 839         }
 840         case 4:  // Addressing mode.
 841           // The addressing mode has been selected, just add all of the
 842           // operands to the machine instruction.
 843           for (; NumVals; --NumVals, ++i)
 844             AddOperand(MI, Node->getOperand(i), 0, 0, VRBaseMap);
 845           break;
 846         }
 847       }
 848       break;
 849     }
 850     }
 851   }
 852 }
 853
 854 void ScheduleDAG::EmitNoop() {
 855   TII->insertNoop(*BB, BB->end());
 856 }
 857
 858 void ScheduleDAG::EmitCrossRCCopy(SUnit *SU, DenseMap<SUnit*, unsigned> &VRBaseMap) {
 859   for (SUnit::const_pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 860        I != E; ++I) {
 861     if (I->isCtrl) continue;  // ignore chain preds
 862     if (!I->Dep->Node) {
 863       // Copy to physical register.
 864       DenseMap<SUnit*, unsigned>::iterator VRI = VRBaseMap.find(I->Dep);
 865       assert(VRI != VRBaseMap.end() && "Node emitted out of order - late");
 866       // Find the destination physical register.
 867       unsigned Reg = 0;
 868       for (SUnit::const_succ_iterator II = SU->Succs.begin(),
 869              EE = SU->Succs.end(); II != EE; ++II) {
 870         if (I->Reg) {
 871           Reg = I->Reg;
 872           break;
 873         }
 874       }
 875       assert(I->Reg && "Unknown physical register!");
 876       TII->copyRegToReg(*BB, BB->end(), Reg, VRI->second,
 877                         SU->CopyDstRC, SU->CopySrcRC);
 878     } else {
 879       // Copy from physical register.
 880       assert(I->Reg && "Unknown physical register!");
 881       unsigned VRBase = RegInfo.createVirtualRegister(SU->CopyDstRC);
 882       bool isNew = VRBaseMap.insert(std::make_pair(SU, VRBase));
 883       assert(isNew && "Node emitted out of order - early");
 884       TII->copyRegToReg(*BB, BB->end(), VRBase, I->Reg,
 885                         SU->CopyDstRC, SU->CopySrcRC);
 886     }
 887     break;
 888   }
 889 }
 890
 891 /// EmitSchedule - Emit the machine code in scheduled order.
 892 void ScheduleDAG::EmitSchedule() {
 893   // If this is the first basic block in the function, and if it has live ins
 894   // that need to be copied into vregs, emit the copies into the top of the
 895   // block before emitting the code for the block.
 896   if (&MF->front() == BB) {
 897     for (MachineRegisterInfo::livein_iterator LI = RegInfo.livein_begin(),
 898          E = RegInfo.livein_end(); LI != E; ++LI)
 899       if (LI->second) {
 900         const TargetRegisterClass *RC = RegInfo.getRegClass(LI->second);
 901         TII->copyRegToReg(*MF->begin(), MF->begin()->end(), LI->second,
 902                           LI->first, RC, RC);
 903       }
 904   }
 905
 906
 907   // Finally, emit the code for all of the scheduled instructions.
 908   DenseMap<SDOperand, unsigned> VRBaseMap;
 909   DenseMap<SUnit*, unsigned> CopyVRBaseMap;
 910   for (unsigned i = 0, e = Sequence.size(); i != e; i++) {
 911     if (SUnit *SU = Sequence[i]) {
 912       for (unsigned j = 0, ee = SU->FlaggedNodes.size(); j != ee; ++j)
 913         EmitNode(SU->FlaggedNodes[j], SU->InstanceNo, VRBaseMap);
 914       if (SU->Node)
 915         EmitNode(SU->Node, SU->InstanceNo, VRBaseMap);
 916       else
 917         EmitCrossRCCopy(SU, CopyVRBaseMap);
 918     } else {
 919       // Null SUnit* is a noop.
 920       EmitNoop();
 921     }
 922   }
 923 }
 924
 925 /// dump - dump the schedule.
 926 void ScheduleDAG::dumpSchedule() const {
 927   for (unsigned i = 0, e = Sequence.size(); i != e; i++) {
 928     if (SUnit *SU = Sequence[i])
 929       SU->dump(&DAG);
 930     else
 931       cerr << "**** NOOP ****\n";
 932   }
 933 }
 934
 935
 936 /// Run - perform scheduling.
 937 ///
 938 MachineBasicBlock *ScheduleDAG::Run() {
 939   Schedule();
 940   return BB;
 941 }
 942
 943 /// SUnit - Scheduling unit. It's an wrapper around either a single SDNode or
 944 /// a group of nodes flagged together.
 945 void SUnit::dump(const SelectionDAG *G) const {
 946   cerr << "SU(" << NodeNum << "): ";
 947   if (Node)
 948     Node->dump(G);
 949   else
 950     cerr << "CROSS RC COPY ";
 951   cerr << "\n";
 952   if (FlaggedNodes.size() != 0) {
 953     for (unsigned i = 0, e = FlaggedNodes.size(); i != e; i++) {
 954       cerr << "    ";
 955       FlaggedNodes[i]->dump(G);
 956       cerr << "\n";
 957     }
 958   }
 959 }
 960
 961 void SUnit::dumpAll(const SelectionDAG *G) const {
 962   dump(G);
 963
 964   cerr << "  # preds left       : " << NumPredsLeft << "\n";
 965   cerr << "  # succs left       : " << NumSuccsLeft << "\n";
 966   cerr << "  Latency            : " << Latency << "\n";
 967   cerr << "  Depth              : " << Depth << "\n";
 968   cerr << "  Height             : " << Height << "\n";
 969
 970   if (Preds.size() != 0) {
 971     cerr << "  Predecessors:\n";
 972     for (SUnit::const_succ_iterator I = Preds.begin(), E = Preds.end();
 973          I != E; ++I) {
 974       if (I->isCtrl)
 975         cerr << "   ch  #";
 976       else
 977         cerr << "   val #";
 978       cerr << I->Dep << " - SU(" << I->Dep->NodeNum << ")";
 979       if (I->isSpecial)
 980         cerr << " *";
 981       cerr << "\n";
 982     }
 983   }
 984   if (Succs.size() != 0) {
 985     cerr << "  Successors:\n";
 986     for (SUnit::const_succ_iterator I = Succs.begin(), E = Succs.end();
 987          I != E; ++I) {
 988       if (I->isCtrl)
 989         cerr << "   ch  #";
 990       else
 991         cerr << "   val #";
 992       cerr << I->Dep << " - SU(" << I->Dep->NodeNum << ")";
 993       if (I->isSpecial)
 994         cerr << " *";
 995       cerr << "\n";
 996     }
 997   }
 998   cerr << "\n";
 999 }