lib/CodeGen/SelectionDAG/ScheduleDAG.cpp

   1 //===---- ScheduleDAG.cpp - Implement the ScheduleDAG class ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements a simple two pass scheduler.  The first pass attempts to push
  11 // backward any lengthy instructions and critical paths.  The second pass packs
  12 // instructions into semi-optimal time slots.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #define DEBUG_TYPE "pre-RA-sched"
  17 #include "llvm/Constants.h"
  18 #include "llvm/Type.h"
  19 #include "llvm/CodeGen/ScheduleDAG.h"
  20 #include "llvm/CodeGen/MachineConstantPool.h"
  21 #include "llvm/CodeGen/MachineFunction.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/Target/TargetData.h"
  24 #include "llvm/Target/TargetMachine.h"
  25 #include "llvm/Target/TargetInstrInfo.h"
  26 #include "llvm/Target/TargetLowering.h"
  27 #include "llvm/ADT/Statistic.h"
  28 #include "llvm/Support/CommandLine.h"
  29 #include "llvm/Support/Debug.h"
  30 #include "llvm/Support/MathExtras.h"
  31 using namespace llvm;
  32
  33 STATISTIC(NumCommutes,   "Number of instructions commuted");
  34
  35 namespace {
  36   static cl::opt<bool>
  37   SchedLiveInCopies("schedule-livein-copies",
  38                     cl::desc("Schedule copies of livein registers"),
  39                     cl::init(false));
  40 }
  41
  42 ScheduleDAG::ScheduleDAG(SelectionDAG &dag, MachineBasicBlock *bb,
  43                          const TargetMachine &tm)
  44   : DAG(dag), BB(bb), TM(tm), MRI(BB->getParent()->getRegInfo()) {
  45     TII = TM.getInstrInfo();
  46     MF  = &DAG.getMachineFunction();
  47     TRI = TM.getRegisterInfo();
  48     ConstPool = BB->getParent()->getConstantPool();
  49 }
  50
  51 /// CheckForPhysRegDependency - Check if the dependency between def and use of
  52 /// a specified operand is a physical register dependency. If so, returns the
  53 /// register and the cost of copying the register.
  54 static void CheckForPhysRegDependency(SDNode *Def, SDNode *Use, unsigned Op,
  55                                       const TargetRegisterInfo *TRI,
  56                                       const TargetInstrInfo *TII,
  57                                       unsigned &PhysReg, int &Cost) {
  58   if (Op != 2 || Use->getOpcode() != ISD::CopyToReg)
  59     return;
  60
  61   unsigned Reg = cast<RegisterSDNode>(Use->getOperand(1))->getReg();
  62   if (TargetRegisterInfo::isVirtualRegister(Reg))
  63     return;
  64
  65   unsigned ResNo = Use->getOperand(2).ResNo;
  66   if (Def->isTargetOpcode()) {
  67     const TargetInstrDesc &II = TII->get(Def->getTargetOpcode());
  68     if (ResNo >= II.getNumDefs() &&
  69         II.ImplicitDefs[ResNo - II.getNumDefs()] == Reg) {
  70       PhysReg = Reg;
  71       const TargetRegisterClass *RC =
  72         TRI->getPhysicalRegisterRegClass(Reg, Def->getValueType(ResNo));
  73       Cost = RC->getCopyCost();
  74     }
  75   }
  76 }
  77
  78 SUnit *ScheduleDAG::Clone(SUnit *Old) {
  79   SUnit *SU = NewSUnit(Old->Node);
  80   SU->FlaggedNodes = Old->FlaggedNodes;
  81   SU->InstanceNo = SUnitMap[Old->Node].size();
  82   SU->Latency = Old->Latency;
  83   SU->isTwoAddress = Old->isTwoAddress;
  84   SU->isCommutable = Old->isCommutable;
  85   SU->hasPhysRegDefs = Old->hasPhysRegDefs;
  86   SUnitMap[Old->Node].push_back(SU);
  87   return SU;
  88 }
  89
  90
  91 /// BuildSchedUnits - Build SUnits from the selection dag that we are input.
  92 /// This SUnit graph is similar to the SelectionDAG, but represents flagged
  93 /// together nodes with a single SUnit.
  94 void ScheduleDAG::BuildSchedUnits() {
  95   // Reserve entries in the vector for each of the SUnits we are creating.  This
  96   // ensure that reallocation of the vector won't happen, so SUnit*'s won't get
  97   // invalidated.
  98   SUnits.reserve(std::distance(DAG.allnodes_begin(), DAG.allnodes_end()));
  99
 100   for (SelectionDAG::allnodes_iterator NI = DAG.allnodes_begin(),
 101        E = DAG.allnodes_end(); NI != E; ++NI) {
 102     if (isPassiveNode(NI))  // Leaf node, e.g. a TargetImmediate.
 103       continue;
 104
 105     // If this node has already been processed, stop now.
 106     if (SUnitMap[NI].size()) continue;
 107
 108     SUnit *NodeSUnit = NewSUnit(NI);
 109
 110     // See if anything is flagged to this node, if so, add them to flagged
 111     // nodes.  Nodes can have at most one flag input and one flag output.  Flags
 112     // are required the be the last operand and result of a node.
 113
 114     // Scan up, adding flagged preds to FlaggedNodes.
 115     SDNode *N = NI;
 116     if (N->getNumOperands() &&
 117         N->getOperand(N->getNumOperands()-1).getValueType() == MVT::Flag) {
 118       do {
 119         N = N->getOperand(N->getNumOperands()-1).Val;
 120         NodeSUnit->FlaggedNodes.push_back(N);
 121         SUnitMap[N].push_back(NodeSUnit);
 122       } while (N->getNumOperands() &&
 123                N->getOperand(N->getNumOperands()-1).getValueType()== MVT::Flag);
 124       std::reverse(NodeSUnit->FlaggedNodes.begin(),
 125                    NodeSUnit->FlaggedNodes.end());
 126     }
 127
 128     // Scan down, adding this node and any flagged succs to FlaggedNodes if they
 129     // have a user of the flag operand.
 130     N = NI;
 131     while (N->getValueType(N->getNumValues()-1) == MVT::Flag) {
 132       SDOperand FlagVal(N, N->getNumValues()-1);
 133
 134       // There are either zero or one users of the Flag result.
 135       bool HasFlagUse = false;
 136       for (SDNode::use_iterator UI = N->use_begin(), E = N->use_end();
 137            UI != E; ++UI)
 138         if (FlagVal.isOperandOf(*UI)) {
 139           HasFlagUse = true;
 140           NodeSUnit->FlaggedNodes.push_back(N);
 141           SUnitMap[N].push_back(NodeSUnit);
 142           N = *UI;
 143           break;
 144         }
 145       if (!HasFlagUse) break;
 146     }
 147
 148     // Now all flagged nodes are in FlaggedNodes and N is the bottom-most node.
 149     // Update the SUnit
 150     NodeSUnit->Node = N;
 151     SUnitMap[N].push_back(NodeSUnit);
 152
 153     ComputeLatency(NodeSUnit);
 154   }
 155
 156   // Pass 2: add the preds, succs, etc.
 157   for (unsigned su = 0, e = SUnits.size(); su != e; ++su) {
 158     SUnit *SU = &SUnits[su];
 159     SDNode *MainNode = SU->Node;
 160
 161     if (MainNode->isTargetOpcode()) {
 162       unsigned Opc = MainNode->getTargetOpcode();
 163       const TargetInstrDesc &TID = TII->get(Opc);
 164       for (unsigned i = 0; i != TID.getNumOperands(); ++i) {
 165         if (TID.getOperandConstraint(i, TOI::TIED_TO) != -1) {
 166           SU->isTwoAddress = true;
 167           break;
 168         }
 169       }
 170       if (TID.isCommutable())
 171         SU->isCommutable = true;
 172     }
 173
 174     // Find all predecessors and successors of the group.
 175     // Temporarily add N to make code simpler.
 176     SU->FlaggedNodes.push_back(MainNode);
 177
 178     for (unsigned n = 0, e = SU->FlaggedNodes.size(); n != e; ++n) {
 179       SDNode *N = SU->FlaggedNodes[n];
 180       if (N->isTargetOpcode() &&
 181           TII->get(N->getTargetOpcode()).getImplicitDefs() &&
 182           CountResults(N) > TII->get(N->getTargetOpcode()).getNumDefs())
 183         SU->hasPhysRegDefs = true;
 184
 185       for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 186         SDNode *OpN = N->getOperand(i).Val;
 187         if (isPassiveNode(OpN)) continue;   // Not scheduled.
 188         SUnit *OpSU = SUnitMap[OpN].front();
 189         assert(OpSU && "Node has no SUnit!");
 190         if (OpSU == SU) continue;           // In the same group.
 191
 192         MVT::ValueType OpVT = N->getOperand(i).getValueType();
 193         assert(OpVT != MVT::Flag && "Flagged nodes should be in same sunit!");
 194         bool isChain = OpVT == MVT::Other;
 195
 196         unsigned PhysReg = 0;
 197         int Cost = 1;
 198         // Determine if this is a physical register dependency.
 199         CheckForPhysRegDependency(OpN, N, i, TRI, TII, PhysReg, Cost);
 200         SU->addPred(OpSU, isChain, false, PhysReg, Cost);
 201       }
 202     }
 203
 204     // Remove MainNode from FlaggedNodes again.
 205     SU->FlaggedNodes.pop_back();
 206   }
 207
 208   return;
 209 }
 210
 211 void ScheduleDAG::ComputeLatency(SUnit *SU) {
 212   const InstrItineraryData &InstrItins = TM.getInstrItineraryData();
 213
 214   // Compute the latency for the node.  We use the sum of the latencies for
 215   // all nodes flagged together into this SUnit.
 216   if (InstrItins.isEmpty()) {
 217     // No latency information.
 218     SU->Latency = 1;
 219   } else {
 220     SU->Latency = 0;
 221     if (SU->Node->isTargetOpcode()) {
 222       unsigned SchedClass =
 223         TII->get(SU->Node->getTargetOpcode()).getSchedClass();
 224       InstrStage *S = InstrItins.begin(SchedClass);
 225       InstrStage *E = InstrItins.end(SchedClass);
 226       for (; S != E; ++S)
 227         SU->Latency += S->Cycles;
 228     }
 229     for (unsigned i = 0, e = SU->FlaggedNodes.size(); i != e; ++i) {
 230       SDNode *FNode = SU->FlaggedNodes[i];
 231       if (FNode->isTargetOpcode()) {
 232         unsigned SchedClass =TII->get(FNode->getTargetOpcode()).getSchedClass();
 233         InstrStage *S = InstrItins.begin(SchedClass);
 234         InstrStage *E = InstrItins.end(SchedClass);
 235         for (; S != E; ++S)
 236           SU->Latency += S->Cycles;
 237       }
 238     }
 239   }
 240 }
 241
 242 /// CalculateDepths - compute depths using algorithms for the longest
 243 /// paths in the DAG
 244 void ScheduleDAG::CalculateDepths() {
 245   unsigned DAGSize = SUnits.size();
 246   std::vector<unsigned> InDegree(DAGSize);
 247   std::vector<SUnit*> WorkList;
 248   WorkList.reserve(DAGSize);
 249
 250   // Initialize the data structures
 251   for (unsigned i = 0, e = DAGSize; i != e; ++i) {
 252     SUnit *SU = &SUnits[i];
 253     int NodeNum = SU->NodeNum;
 254     unsigned Degree = SU->Preds.size();
 255     InDegree[NodeNum] = Degree;
 256     SU->Depth = 0;
 257
 258     // Is it a node without dependencies?
 259     if (Degree == 0) {
 260         assert(SU->Preds.empty() && "SUnit should have no predecessors");
 261         // Collect leaf nodes
 262         WorkList.push_back(SU);
 263     }
 264   }
 265
 266   // Process nodes in the topological order
 267   while (!WorkList.empty()) {
 268     SUnit *SU = WorkList.back();
 269     WorkList.pop_back();
 270     unsigned &SUDepth  = SU->Depth;
 271
 272     // Use dynamic programming:
 273     // When current node is being processed, all of its dependencies
 274     // are already processed.
 275     // So, just iterate over all predecessors and take the longest path
 276     for (SUnit::const_pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 277          I != E; ++I) {
 278       unsigned PredDepth = I->Dep->Depth;
 279       if (PredDepth+1 > SUDepth) {
 280           SUDepth = PredDepth + 1;
 281       }
 282     }
 283
 284     // Update InDegrees of all nodes depending on current SUnit
 285     for (SUnit::const_succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 286          I != E; ++I) {
 287       SUnit *SU = I->Dep;
 288       if (!--InDegree[SU->NodeNum])
 289         // If all dependencies of the node are processed already,
 290         // then the longest path for the node can be computed now
 291         WorkList.push_back(SU);
 292     }
 293   }
 294 }
 295
 296 /// CalculateHeights - compute heights using algorithms for the longest
 297 /// paths in the DAG
 298 void ScheduleDAG::CalculateHeights() {
 299   unsigned DAGSize = SUnits.size();
 300   std::vector<unsigned> InDegree(DAGSize);
 301   std::vector<SUnit*> WorkList;
 302   WorkList.reserve(DAGSize);
 303
 304   // Initialize the data structures
 305   for (unsigned i = 0, e = DAGSize; i != e; ++i) {
 306     SUnit *SU = &SUnits[i];
 307     int NodeNum = SU->NodeNum;
 308     unsigned Degree = SU->Succs.size();
 309     InDegree[NodeNum] = Degree;
 310     SU->Height = 0;
 311
 312     // Is it a node without dependencies?
 313     if (Degree == 0) {
 314         assert(SU->Succs.empty() && "Something wrong");
 315         assert(WorkList.empty() && "Should be empty");
 316         // Collect leaf nodes
 317         WorkList.push_back(SU);
 318     }
 319   }
 320
 321   // Process nodes in the topological order
 322   while (!WorkList.empty()) {
 323     SUnit *SU = WorkList.back();
 324     WorkList.pop_back();
 325     unsigned &SUHeight  = SU->Height;
 326
 327     // Use dynamic programming:
 328     // When current node is being processed, all of its dependencies
 329     // are already processed.
 330     // So, just iterate over all successors and take the longest path
 331     for (SUnit::const_succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 332          I != E; ++I) {
 333       unsigned SuccHeight = I->Dep->Height;
 334       if (SuccHeight+1 > SUHeight) {
 335           SUHeight = SuccHeight + 1;
 336       }
 337     }
 338
 339     // Update InDegrees of all nodes depending on current SUnit
 340     for (SUnit::const_pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 341          I != E; ++I) {
 342       SUnit *SU = I->Dep;
 343       if (!--InDegree[SU->NodeNum])
 344         // If all dependencies of the node are processed already,
 345         // then the longest path for the node can be computed now
 346         WorkList.push_back(SU);
 347     }
 348   }
 349 }
 350
 351 /// CountResults - The results of target nodes have register or immediate
 352 /// operands first, then an optional chain, and optional flag operands (which do
 353 /// not go into the resulting MachineInstr).
 354 unsigned ScheduleDAG::CountResults(SDNode *Node) {
 355   unsigned N = Node->getNumValues();
 356   while (N && Node->getValueType(N - 1) == MVT::Flag)
 357     --N;
 358   if (N && Node->getValueType(N - 1) == MVT::Other)
 359     --N;    // Skip over chain result.
 360   return N;
 361 }
 362
 363 /// CountOperands - The inputs to target nodes have any actual inputs first,
 364 /// followed by special operands that describe memory references, then an
 365 /// optional chain operand, then flag operands.  Compute the number of
 366 /// actual operands that will go into the resulting MachineInstr.
 367 unsigned ScheduleDAG::CountOperands(SDNode *Node) {
 368   unsigned N = ComputeMemOperandsEnd(Node);
 369   while (N && isa<MemOperandSDNode>(Node->getOperand(N - 1).Val))
 370     --N; // Ignore MemOperand nodes
 371   return N;
 372 }
 373
 374 /// ComputeMemOperandsEnd - Find the index one past the last MemOperandSDNode
 375 /// operand
 376 unsigned ScheduleDAG::ComputeMemOperandsEnd(SDNode *Node) {
 377   unsigned N = Node->getNumOperands();
 378   while (N && Node->getOperand(N - 1).getValueType() == MVT::Flag)
 379     --N;
 380   if (N && Node->getOperand(N - 1).getValueType() == MVT::Other)
 381     --N; // Ignore chain if it exists.
 382   return N;
 383 }
 384
 385 static const TargetRegisterClass *getInstrOperandRegClass(
 386         const TargetRegisterInfo *TRI,
 387         const TargetInstrInfo *TII,
 388         const TargetInstrDesc &II,
 389         unsigned Op) {
 390   if (Op >= II.getNumOperands()) {
 391     assert(II.isVariadic() && "Invalid operand # of instruction");
 392     return NULL;
 393   }
 394   if (II.OpInfo[Op].isLookupPtrRegClass())
 395     return TII->getPointerRegClass();
 396   return TRI->getRegClass(II.OpInfo[Op].RegClass);
 397 }
 398
 399 void ScheduleDAG::EmitCopyFromReg(SDNode *Node, unsigned ResNo,
 400                                   unsigned InstanceNo, unsigned SrcReg,
 401                                   DenseMap<SDOperand, unsigned> &VRBaseMap) {
 402   unsigned VRBase = 0;
 403   if (TargetRegisterInfo::isVirtualRegister(SrcReg)) {
 404     // Just use the input register directly!
 405     if (InstanceNo > 0)
 406       VRBaseMap.erase(SDOperand(Node, ResNo));
 407     bool isNew = VRBaseMap.insert(std::make_pair(SDOperand(Node,ResNo),SrcReg));
 408     assert(isNew && "Node emitted out of order - early");
 409     return;
 410   }
 411
 412   // If the node is only used by a CopyToReg and the dest reg is a vreg, use
 413   // the CopyToReg'd destination register instead of creating a new vreg.
 414   bool MatchReg = true;
 415   for (SDNode::use_iterator UI = Node->use_begin(), E = Node->use_end();
 416        UI != E; ++UI) {
 417     SDNode *Use = *UI;
 418     bool Match = true;
 419     if (Use->getOpcode() == ISD::CopyToReg &&
 420         Use->getOperand(2).Val == Node &&
 421         Use->getOperand(2).ResNo == ResNo) {
 422       unsigned DestReg = cast<RegisterSDNode>(Use->getOperand(1))->getReg();
 423       if (TargetRegisterInfo::isVirtualRegister(DestReg)) {
 424         VRBase = DestReg;
 425         Match = false;
 426       } else if (DestReg != SrcReg)
 427         Match = false;
 428     } else {
 429       for (unsigned i = 0, e = Use->getNumOperands(); i != e; ++i) {
 430         SDOperand Op = Use->getOperand(i);
 431         if (Op.Val != Node || Op.ResNo != ResNo)
 432           continue;
 433         MVT::ValueType VT = Node->getValueType(Op.ResNo);
 434         if (VT != MVT::Other && VT != MVT::Flag)
 435           Match = false;
 436       }
 437     }
 438     MatchReg &= Match;
 439     if (VRBase)
 440       break;
 441   }
 442
 443   const TargetRegisterClass *SrcRC = 0, *DstRC = 0;
 444   SrcRC = TRI->getPhysicalRegisterRegClass(SrcReg, Node->getValueType(ResNo));
 445
 446   // Figure out the register class to create for the destreg.
 447   if (VRBase) {
 448     DstRC = MRI.getRegClass(VRBase);
 449   } else {
 450     DstRC = DAG.getTargetLoweringInfo()
 451              .getRegClassFor(Node->getValueType(ResNo));
 452   }
 453
 454   // If all uses are reading from the src physical register and copying the
 455   // register is either impossible or very expensive, then don't create a copy.
 456   if (MatchReg && SrcRC->getCopyCost() < 0) {
 457     VRBase = SrcReg;
 458   } else {
 459     // Create the reg, emit the copy.
 460     VRBase = MRI.createVirtualRegister(DstRC);
 461     TII->copyRegToReg(*BB, BB->end(), VRBase, SrcReg, DstRC, SrcRC);
 462   }
 463
 464   if (InstanceNo > 0)
 465     VRBaseMap.erase(SDOperand(Node, ResNo));
 466   bool isNew = VRBaseMap.insert(std::make_pair(SDOperand(Node,ResNo), VRBase));
 467   assert(isNew && "Node emitted out of order - early");
 468 }
 469
 470 void ScheduleDAG::CreateVirtualRegisters(SDNode *Node, MachineInstr *MI,
 471                                          const TargetInstrDesc &II,
 472                                      DenseMap<SDOperand, unsigned> &VRBaseMap) {
 473   for (unsigned i = 0; i < II.getNumDefs(); ++i) {
 474     // If the specific node value is only used by a CopyToReg and the dest reg
 475     // is a vreg, use the CopyToReg'd destination register instead of creating
 476     // a new vreg.
 477     unsigned VRBase = 0;
 478     for (SDNode::use_iterator UI = Node->use_begin(), E = Node->use_end();
 479          UI != E; ++UI) {
 480       SDNode *Use = *UI;
 481       if (Use->getOpcode() == ISD::CopyToReg &&
 482           Use->getOperand(2).Val == Node &&
 483           Use->getOperand(2).ResNo == i) {
 484         unsigned Reg = cast<RegisterSDNode>(Use->getOperand(1))->getReg();
 485         if (TargetRegisterInfo::isVirtualRegister(Reg)) {
 486           VRBase = Reg;
 487           MI->addOperand(MachineOperand::CreateReg(Reg, true));
 488           break;
 489         }
 490       }
 491     }
 492
 493     // Create the result registers for this node and add the result regs to
 494     // the machine instruction.
 495     if (VRBase == 0) {
 496       const TargetRegisterClass *RC;
 497       if (Node->getTargetOpcode() == TargetInstrInfo::IMPLICIT_DEF)
 498         // IMPLICIT_DEF can produce any type of result so its TargetInstrDesc
 499         // does not include operand register class info.
 500         RC = DAG.getTargetLoweringInfo().getRegClassFor(Node->getValueType(0));
 501       else
 502         RC = getInstrOperandRegClass(TRI, TII, II, i);
 503       assert(RC && "Isn't a register operand!");
 504       VRBase = MRI.createVirtualRegister(RC);
 505       MI->addOperand(MachineOperand::CreateReg(VRBase, true));
 506     }
 507
 508     bool isNew = VRBaseMap.insert(std::make_pair(SDOperand(Node,i), VRBase));
 509     assert(isNew && "Node emitted out of order - early");
 510   }
 511 }
 512
 513 /// getVR - Return the virtual register corresponding to the specified result
 514 /// of the specified node.
 515 static unsigned getVR(SDOperand Op, DenseMap<SDOperand, unsigned> &VRBaseMap) {
 516   DenseMap<SDOperand, unsigned>::iterator I = VRBaseMap.find(Op);
 517   assert(I != VRBaseMap.end() && "Node emitted out of order - late");
 518   return I->second;
 519 }
 520
 521
 522 /// AddOperand - Add the specified operand to the specified machine instr.  II
 523 /// specifies the instruction information for the node, and IIOpNum is the
 524 /// operand number (in the II) that we are adding. IIOpNum and II are used for
 525 /// assertions only.
 526 void ScheduleDAG::AddOperand(MachineInstr *MI, SDOperand Op,
 527                              unsigned IIOpNum,
 528                              const TargetInstrDesc *II,
 529                              DenseMap<SDOperand, unsigned> &VRBaseMap) {
 530   if (Op.isTargetOpcode()) {
 531     // Note that this case is redundant with the final else block, but we
 532     // include it because it is the most common and it makes the logic
 533     // simpler here.
 534     assert(Op.getValueType() != MVT::Other &&
 535            Op.getValueType() != MVT::Flag &&
 536            "Chain and flag operands should occur at end of operand list!");
 537
 538     // Get/emit the operand.
 539     unsigned VReg = getVR(Op, VRBaseMap);
 540     const TargetInstrDesc &TID = MI->getDesc();
 541     bool isOptDef = (IIOpNum < TID.getNumOperands())
 542       ? (TID.OpInfo[IIOpNum].isOptionalDef()) : false;
 543     MI->addOperand(MachineOperand::CreateReg(VReg, isOptDef));
 544
 545     // Verify that it is right.
 546     assert(TargetRegisterInfo::isVirtualRegister(VReg) && "Not a vreg?");
 547 #ifndef NDEBUG
 548     if (II) {
 549       // There may be no register class for this operand if it is a variadic
 550       // argument (RC will be NULL in this case).  In this case, we just assume
 551       // the regclass is ok.
 552       const TargetRegisterClass *RC =
 553                           getInstrOperandRegClass(TRI, TII, *II, IIOpNum);
 554       assert((RC || II->isVariadic()) && "Expected reg class info!");
 555       const TargetRegisterClass *VRC = MRI.getRegClass(VReg);
 556       if (RC && VRC != RC) {
 557         cerr << "Register class of operand and regclass of use don't agree!\n";
 558         cerr << "Operand = " << IIOpNum << "\n";
 559         cerr << "Op->Val = "; Op.Val->dump(&DAG); cerr << "\n";
 560         cerr << "MI = "; MI->print(cerr);
 561         cerr << "VReg = " << VReg << "\n";
 562         cerr << "VReg RegClass     size = " << VRC->getSize()
 563              << ", align = " << VRC->getAlignment() << "\n";
 564         cerr << "Expected RegClass size = " << RC->getSize()
 565              << ", align = " << RC->getAlignment() << "\n";
 566         cerr << "Fatal error, aborting.\n";
 567         abort();
 568       }
 569     }
 570 #endif
 571   } else if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
 572     MI->addOperand(MachineOperand::CreateImm(C->getValue()));
 573   } else if (ConstantFPSDNode *F = dyn_cast<ConstantFPSDNode>(Op)) {
 574     const Type *FType = MVT::getTypeForValueType(Op.getValueType());
 575     ConstantFP *CFP = ConstantFP::get(FType, F->getValueAPF());
 576     MI->addOperand(MachineOperand::CreateFPImm(CFP));
 577   } else if (RegisterSDNode *R = dyn_cast<RegisterSDNode>(Op)) {
 578     MI->addOperand(MachineOperand::CreateReg(R->getReg(), false));
 579   } else if (GlobalAddressSDNode *TGA = dyn_cast<GlobalAddressSDNode>(Op)) {
 580     MI->addOperand(MachineOperand::CreateGA(TGA->getGlobal(),TGA->getOffset()));
 581   } else if (BasicBlockSDNode *BB = dyn_cast<BasicBlockSDNode>(Op)) {
 582     MI->addOperand(MachineOperand::CreateMBB(BB->getBasicBlock()));
 583   } else if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(Op)) {
 584     MI->addOperand(MachineOperand::CreateFI(FI->getIndex()));
 585   } else if (JumpTableSDNode *JT = dyn_cast<JumpTableSDNode>(Op)) {
 586     MI->addOperand(MachineOperand::CreateJTI(JT->getIndex()));
 587   } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op)) {
 588     int Offset = CP->getOffset();
 589     unsigned Align = CP->getAlignment();
 590     const Type *Type = CP->getType();
 591     // MachineConstantPool wants an explicit alignment.
 592     if (Align == 0) {
 593       Align = TM.getTargetData()->getPreferredTypeAlignmentShift(Type);
 594       if (Align == 0) {
 595         // Alignment of vector types.  FIXME!
 596         Align = TM.getTargetData()->getABITypeSize(Type);
 597         Align = Log2_64(Align);
 598       }
 599     }
 600
 601     unsigned Idx;
 602     if (CP->isMachineConstantPoolEntry())
 603       Idx = ConstPool->getConstantPoolIndex(CP->getMachineCPVal(), Align);
 604     else
 605       Idx = ConstPool->getConstantPoolIndex(CP->getConstVal(), Align);
 606     MI->addOperand(MachineOperand::CreateCPI(Idx, Offset));
 607   } else if (ExternalSymbolSDNode *ES = dyn_cast<ExternalSymbolSDNode>(Op)) {
 608     MI->addOperand(MachineOperand::CreateES(ES->getSymbol()));
 609   } else {
 610     assert(Op.getValueType() != MVT::Other &&
 611            Op.getValueType() != MVT::Flag &&
 612            "Chain and flag operands should occur at end of operand list!");
 613     unsigned VReg = getVR(Op, VRBaseMap);
 614     MI->addOperand(MachineOperand::CreateReg(VReg, false));
 615
 616     // Verify that it is right.  Note that the reg class of the physreg and the
 617     // vreg don't necessarily need to match, but the target copy insertion has
 618     // to be able to handle it.  This handles things like copies from ST(0) to
 619     // an FP vreg on x86.
 620     assert(TargetRegisterInfo::isVirtualRegister(VReg) && "Not a vreg?");
 621     if (II && !II->isVariadic()) {
 622       assert(getInstrOperandRegClass(TRI, TII, *II, IIOpNum) &&
 623              "Don't have operand info for this instruction!");
 624     }
 625   }
 626
 627 }
 628
 629 void ScheduleDAG::AddMemOperand(MachineInstr *MI, const MemOperand &MO) {
 630   MI->addMemOperand(MO);
 631 }
 632
 633 // Returns the Register Class of a subregister
 634 static const TargetRegisterClass *getSubRegisterRegClass(
 635         const TargetRegisterClass *TRC,
 636         unsigned SubIdx) {
 637   // Pick the register class of the subregister
 638   TargetRegisterInfo::regclass_iterator I =
 639     TRC->subregclasses_begin() + SubIdx-1;
 640   assert(I < TRC->subregclasses_end() &&
 641          "Invalid subregister index for register class");
 642   return *I;
 643 }
 644
 645 static const TargetRegisterClass *getSuperregRegisterClass(
 646         const TargetRegisterClass *TRC,
 647         unsigned SubIdx,
 648         MVT::ValueType VT) {
 649   // Pick the register class of the superegister for this type
 650   for (TargetRegisterInfo::regclass_iterator I = TRC->superregclasses_begin(),
 651          E = TRC->superregclasses_end(); I != E; ++I)
 652     if ((*I)->hasType(VT) && getSubRegisterRegClass(*I, SubIdx) == TRC)
 653       return *I;
 654   assert(false && "Couldn't find the register class");
 655   return 0;
 656 }
 657
 658 /// EmitSubregNode - Generate machine code for subreg nodes.
 659 ///
 660 void ScheduleDAG::EmitSubregNode(SDNode *Node,
 661                            DenseMap<SDOperand, unsigned> &VRBaseMap) {
 662   unsigned VRBase = 0;
 663   unsigned Opc = Node->getTargetOpcode();
 664
 665   // If the node is only used by a CopyToReg and the dest reg is a vreg, use
 666   // the CopyToReg'd destination register instead of creating a new vreg.
 667   for (SDNode::use_iterator UI = Node->use_begin(), E = Node->use_end();
 668        UI != E; ++UI) {
 669     SDNode *Use = *UI;
 670     if (Use->getOpcode() == ISD::CopyToReg &&
 671         Use->getOperand(2).Val == Node) {
 672       unsigned DestReg = cast<RegisterSDNode>(Use->getOperand(1))->getReg();
 673       if (TargetRegisterInfo::isVirtualRegister(DestReg)) {
 674         VRBase = DestReg;
 675         break;
 676       }
 677     }
 678   }
 679
 680   if (Opc == TargetInstrInfo::EXTRACT_SUBREG) {
 681     unsigned SubIdx = cast<ConstantSDNode>(Node->getOperand(1))->getValue();
 682
 683     // Create the extract_subreg machine instruction.
 684     MachineInstr *MI =
 685       new MachineInstr(BB, TII->get(TargetInstrInfo::EXTRACT_SUBREG));
 686
 687     // Figure out the register class to create for the destreg.
 688     unsigned VReg = getVR(Node->getOperand(0), VRBaseMap);
 689     const TargetRegisterClass *TRC = MRI.getRegClass(VReg);
 690     const TargetRegisterClass *SRC = getSubRegisterRegClass(TRC, SubIdx);
 691
 692     if (VRBase) {
 693       // Grab the destination register
 694       const TargetRegisterClass *DRC = MRI.getRegClass(VRBase);
 695       assert(SRC && DRC && SRC == DRC &&
 696              "Source subregister and destination must have the same class");
 697     } else {
 698       // Create the reg
 699       assert(SRC && "Couldn't find source register class");
 700       VRBase = MRI.createVirtualRegister(SRC);
 701     }
 702
 703     // Add def, source, and subreg index
 704     MI->addOperand(MachineOperand::CreateReg(VRBase, true));
 705     AddOperand(MI, Node->getOperand(0), 0, 0, VRBaseMap);
 706     MI->addOperand(MachineOperand::CreateImm(SubIdx));
 707
 708   } else if (Opc == TargetInstrInfo::INSERT_SUBREG ||
 709              Opc == TargetInstrInfo::SUBREG_TO_REG) {
 710     SDOperand N0 = Node->getOperand(0);
 711     SDOperand N1 = Node->getOperand(1);
 712     SDOperand N2 = Node->getOperand(2);
 713     unsigned SubReg = getVR(N1, VRBaseMap);
 714     unsigned SubIdx = cast<ConstantSDNode>(N2)->getValue();
 715
 716
 717     // Figure out the register class to create for the destreg.
 718     const TargetRegisterClass *TRC = 0;
 719     if (VRBase) {
 720       TRC = MRI.getRegClass(VRBase);
 721     } else {
 722       TRC = getSuperregRegisterClass(MRI.getRegClass(SubReg), SubIdx,
 723                                      Node->getValueType(0));
 724       assert(TRC && "Couldn't determine register class for insert_subreg");
 725       VRBase = MRI.createVirtualRegister(TRC); // Create the reg
 726     }
 727
 728     // Create the insert_subreg or subreg_to_reg machine instruction.
 729     MachineInstr *MI =
 730       new MachineInstr(BB, TII->get(Opc));
 731     MI->addOperand(MachineOperand::CreateReg(VRBase, true));
 732
 733     // If creating a subreg_to_reg, then the first input operand
 734     // is an implicit value immediate, otherwise it's a register
 735     if (Opc == TargetInstrInfo::SUBREG_TO_REG) {
 736       const ConstantSDNode *SD = cast<ConstantSDNode>(N0);
 737       MI->addOperand(MachineOperand::CreateImm(SD->getValue()));
 738     } else
 739       AddOperand(MI, N0, 0, 0, VRBaseMap);
 740     // Add the subregster being inserted
 741     AddOperand(MI, N1, 0, 0, VRBaseMap);
 742     MI->addOperand(MachineOperand::CreateImm(SubIdx));
 743   } else
 744     assert(0 && "Node is not insert_subreg, extract_subreg, or subreg_to_reg");
 745
 746   bool isNew = VRBaseMap.insert(std::make_pair(SDOperand(Node,0), VRBase));
 747   assert(isNew && "Node emitted out of order - early");
 748 }
 749
 750 /// EmitNode - Generate machine code for an node and needed dependencies.
 751 ///
 752 void ScheduleDAG::EmitNode(SDNode *Node, unsigned InstanceNo,
 753                            DenseMap<SDOperand, unsigned> &VRBaseMap) {
 754   // If machine instruction
 755   if (Node->isTargetOpcode()) {
 756     unsigned Opc = Node->getTargetOpcode();
 757
 758     // Handle subreg insert/extract specially
 759     if (Opc == TargetInstrInfo::EXTRACT_SUBREG ||
 760         Opc == TargetInstrInfo::INSERT_SUBREG ||
 761         Opc == TargetInstrInfo::SUBREG_TO_REG) {
 762       EmitSubregNode(Node, VRBaseMap);
 763       return;
 764     }
 765
 766     const TargetInstrDesc &II = TII->get(Opc);
 767
 768     unsigned NumResults = CountResults(Node);
 769     unsigned NodeOperands = CountOperands(Node);
 770     unsigned MemOperandsEnd = ComputeMemOperandsEnd(Node);
 771     unsigned NumMIOperands = NodeOperands + NumResults;
 772     bool HasPhysRegOuts = (NumResults > II.getNumDefs()) &&
 773                           II.getImplicitDefs() != 0;
 774 #ifndef NDEBUG
 775     assert((II.getNumOperands() == NumMIOperands ||
 776             HasPhysRegOuts || II.isVariadic()) &&
 777            "#operands for dag node doesn't match .td file!");
 778 #endif
 779
 780     // Create the new machine instruction.
 781     MachineInstr *MI = new MachineInstr(II);
 782
 783     // Add result register values for things that are defined by this
 784     // instruction.
 785     if (NumResults)
 786       CreateVirtualRegisters(Node, MI, II, VRBaseMap);
 787
 788     // Emit all of the actual operands of this instruction, adding them to the
 789     // instruction as appropriate.
 790     for (unsigned i = 0; i != NodeOperands; ++i)
 791       AddOperand(MI, Node->getOperand(i), i+II.getNumDefs(), &II, VRBaseMap);
 792
 793     // Emit all of the memory operands of this instruction
 794     for (unsigned i = NodeOperands; i != MemOperandsEnd; ++i)
 795       AddMemOperand(MI, cast<MemOperandSDNode>(Node->getOperand(i))->MO);
 796
 797     // Commute node if it has been determined to be profitable.
 798     if (CommuteSet.count(Node)) {
 799       MachineInstr *NewMI = TII->commuteInstruction(MI);
 800       if (NewMI == 0)
 801         DOUT << "Sched: COMMUTING FAILED!\n";
 802       else {
 803         DOUT << "Sched: COMMUTED TO: " << *NewMI;
 804         if (MI != NewMI) {
 805           delete MI;
 806           MI = NewMI;
 807         }
 808         ++NumCommutes;
 809       }
 810     }
 811
 812     if (II.usesCustomDAGSchedInsertionHook())
 813       // Insert this instruction into the basic block using a target
 814       // specific inserter which may returns a new basic block.
 815       BB = DAG.getTargetLoweringInfo().EmitInstrWithCustomInserter(MI, BB);
 816     else
 817       BB->push_back(MI);
 818
 819     // Additional results must be an physical register def.
 820     if (HasPhysRegOuts) {
 821       for (unsigned i = II.getNumDefs(); i < NumResults; ++i) {
 822         unsigned Reg = II.getImplicitDefs()[i - II.getNumDefs()];
 823         if (Node->hasAnyUseOfValue(i))
 824           EmitCopyFromReg(Node, i, InstanceNo, Reg, VRBaseMap);
 825       }
 826     }
 827   } else {
 828     switch (Node->getOpcode()) {
 829     default:
 830 #ifndef NDEBUG
 831       Node->dump(&DAG);
 832 #endif
 833       assert(0 && "This target-independent node should have been selected!");
 834     case ISD::EntryToken: // fall thru
 835     case ISD::TokenFactor:
 836     case ISD::LABEL:
 837     case ISD::DECLARE:
 838     case ISD::SRCVALUE:
 839       break;
 840     case ISD::CopyToReg: {
 841       unsigned SrcReg;
 842       SDOperand SrcVal = Node->getOperand(2);
 843       if (RegisterSDNode *R = dyn_cast<RegisterSDNode>(SrcVal))
 844         SrcReg = R->getReg();
 845       else
 846         SrcReg = getVR(SrcVal, VRBaseMap);
 847
 848       unsigned DestReg = cast<RegisterSDNode>(Node->getOperand(1))->getReg();
 849       if (SrcReg == DestReg) // Coalesced away the copy? Ignore.
 850         break;
 851
 852       const TargetRegisterClass *SrcTRC = 0, *DstTRC = 0;
 853       // Get the register classes of the src/dst.
 854       if (TargetRegisterInfo::isVirtualRegister(SrcReg))
 855         SrcTRC = MRI.getRegClass(SrcReg);
 856       else
 857         SrcTRC = TRI->getPhysicalRegisterRegClass(SrcReg,SrcVal.getValueType());
 858
 859       if (TargetRegisterInfo::isVirtualRegister(DestReg))
 860         DstTRC = MRI.getRegClass(DestReg);
 861       else
 862         DstTRC = TRI->getPhysicalRegisterRegClass(DestReg,
 863                                             Node->getOperand(1).getValueType());
 864       TII->copyRegToReg(*BB, BB->end(), DestReg, SrcReg, DstTRC, SrcTRC);
 865       break;
 866     }
 867     case ISD::CopyFromReg: {
 868       unsigned SrcReg = cast<RegisterSDNode>(Node->getOperand(1))->getReg();
 869       EmitCopyFromReg(Node, 0, InstanceNo, SrcReg, VRBaseMap);
 870       break;
 871     }
 872     case ISD::INLINEASM: {
 873       unsigned NumOps = Node->getNumOperands();
 874       if (Node->getOperand(NumOps-1).getValueType() == MVT::Flag)
 875         --NumOps;  // Ignore the flag operand.
 876
 877       // Create the inline asm machine instruction.
 878       MachineInstr *MI =
 879         new MachineInstr(BB, TII->get(TargetInstrInfo::INLINEASM));
 880
 881       // Add the asm string as an external symbol operand.
 882       const char *AsmStr =
 883         cast<ExternalSymbolSDNode>(Node->getOperand(1))->getSymbol();
 884       MI->addOperand(MachineOperand::CreateES(AsmStr));
 885
 886       // Add all of the operand registers to the instruction.
 887       for (unsigned i = 2; i != NumOps;) {
 888         unsigned Flags = cast<ConstantSDNode>(Node->getOperand(i))->getValue();
 889         unsigned NumVals = Flags >> 3;
 890
 891         MI->addOperand(MachineOperand::CreateImm(Flags));
 892         ++i;  // Skip the ID value.
 893
 894         switch (Flags & 7) {
 895         default: assert(0 && "Bad flags!");
 896         case 1:  // Use of register.
 897           for (; NumVals; --NumVals, ++i) {
 898             unsigned Reg = cast<RegisterSDNode>(Node->getOperand(i))->getReg();
 899             MI->addOperand(MachineOperand::CreateReg(Reg, false));
 900           }
 901           break;
 902         case 2:   // Def of register.
 903           for (; NumVals; --NumVals, ++i) {
 904             unsigned Reg = cast<RegisterSDNode>(Node->getOperand(i))->getReg();
 905             MI->addOperand(MachineOperand::CreateReg(Reg, true));
 906           }
 907           break;
 908         case 3: { // Immediate.
 909           for (; NumVals; --NumVals, ++i) {
 910             if (ConstantSDNode *CS =
 911                    dyn_cast<ConstantSDNode>(Node->getOperand(i))) {
 912               MI->addOperand(MachineOperand::CreateImm(CS->getValue()));
 913             } else if (GlobalAddressSDNode *GA =
 914                   dyn_cast<GlobalAddressSDNode>(Node->getOperand(i))) {
 915               MI->addOperand(MachineOperand::CreateGA(GA->getGlobal(),
 916                                                       GA->getOffset()));
 917             } else {
 918               BasicBlockSDNode *BB =cast<BasicBlockSDNode>(Node->getOperand(i));
 919               MI->addOperand(MachineOperand::CreateMBB(BB->getBasicBlock()));
 920             }
 921           }
 922           break;
 923         }
 924         case 4:  // Addressing mode.
 925           // The addressing mode has been selected, just add all of the
 926           // operands to the machine instruction.
 927           for (; NumVals; --NumVals, ++i)
 928             AddOperand(MI, Node->getOperand(i), 0, 0, VRBaseMap);
 929           break;
 930         }
 931       }
 932       break;
 933     }
 934     }
 935   }
 936 }
 937
 938 void ScheduleDAG::EmitNoop() {
 939   TII->insertNoop(*BB, BB->end());
 940 }
 941
 942 void ScheduleDAG::EmitCrossRCCopy(SUnit *SU,
 943                                   DenseMap<SUnit*, unsigned> &VRBaseMap) {
 944   for (SUnit::const_pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 945        I != E; ++I) {
 946     if (I->isCtrl) continue;  // ignore chain preds
 947     if (!I->Dep->Node) {
 948       // Copy to physical register.
 949       DenseMap<SUnit*, unsigned>::iterator VRI = VRBaseMap.find(I->Dep);
 950       assert(VRI != VRBaseMap.end() && "Node emitted out of order - late");
 951       // Find the destination physical register.
 952       unsigned Reg = 0;
 953       for (SUnit::const_succ_iterator II = SU->Succs.begin(),
 954              EE = SU->Succs.end(); II != EE; ++II) {
 955         if (I->Reg) {
 956           Reg = I->Reg;
 957           break;
 958         }
 959       }
 960       assert(I->Reg && "Unknown physical register!");
 961       TII->copyRegToReg(*BB, BB->end(), Reg, VRI->second,
 962                         SU->CopyDstRC, SU->CopySrcRC);
 963     } else {
 964       // Copy from physical register.
 965       assert(I->Reg && "Unknown physical register!");
 966       unsigned VRBase = MRI.createVirtualRegister(SU->CopyDstRC);
 967       bool isNew = VRBaseMap.insert(std::make_pair(SU, VRBase));
 968       assert(isNew && "Node emitted out of order - early");
 969       TII->copyRegToReg(*BB, BB->end(), VRBase, I->Reg,
 970                         SU->CopyDstRC, SU->CopySrcRC);
 971     }
 972     break;
 973   }
 974 }
 975
 976 /// EmitLiveInCopy - Emit a copy for a live in physical register. If the
 977 /// physical register has only a single copy use, then coalesced the copy
 978 /// if possible.
 979 void ScheduleDAG::EmitLiveInCopy(MachineBasicBlock *MBB,
 980                                  MachineBasicBlock::iterator &InsertPos,
 981                                  unsigned VirtReg, unsigned PhysReg,
 982                                  const TargetRegisterClass *RC,
 983                                  DenseMap<MachineInstr*, unsigned> &CopyRegMap){
 984   unsigned NumUses = 0;
 985   MachineInstr *UseMI = NULL;
 986   for (MachineRegisterInfo::use_iterator UI = MRI.use_begin(VirtReg),
 987          UE = MRI.use_end(); UI != UE; ++UI) {
 988     UseMI = &*UI;
 989     if (++NumUses > 1)
 990       break;
 991   }
 992
 993   // If the number of uses is not one, or the use is not a move instruction,
 994   // don't coalesce. Also, only coalesce away a virtual register to virtual
 995   // register copy.
 996   bool Coalesced = false;
 997   unsigned SrcReg, DstReg;
 998   if (NumUses == 1 &&
 999       TII->isMoveInstr(*UseMI, SrcReg, DstReg) &&
1000       TargetRegisterInfo::isVirtualRegister(DstReg)) {
1001     VirtReg = DstReg;
1002     Coalesced = true;
1003   }
1004
1005   // Now find an ideal location to insert the copy.
1006   MachineBasicBlock::iterator Pos = InsertPos;
1007   while (Pos != MBB->begin()) {
1008     MachineInstr *PrevMI = prior(Pos);
1009     DenseMap<MachineInstr*, unsigned>::iterator RI = CopyRegMap.find(PrevMI);
1010     // copyRegToReg might emit multiple instructions to do a copy.
1011     unsigned CopyDstReg = (RI == CopyRegMap.end()) ? 0 : RI->second;
1012     if (CopyDstReg && !TRI->regsOverlap(CopyDstReg, PhysReg))
1013       // This is what the BB looks like right now:
1014       // r1024 = mov r0
1015       // ...
1016       // r1    = mov r1024
1017       //
1018       // We want to insert "r1025 = mov r1". Inserting this copy below the
1019       // move to r1024 makes it impossible for that move to be coalesced.
1020       //
1021       // r1025 = mov r1
1022       // r1024 = mov r0
1023       // ...
1024       // r1    = mov 1024
1025       // r2    = mov 1025
1026       break; // Woot! Found a good location.
1027     --Pos;
1028   }
1029
1030   TII->copyRegToReg(*MBB, Pos, VirtReg, PhysReg, RC, RC);
1031   CopyRegMap.insert(std::make_pair(prior(Pos), VirtReg));
1032   if (Coalesced) {
1033     if (&*InsertPos == UseMI) ++InsertPos;
1034     MBB->erase(UseMI);
1035   }
1036 }
1037
1038 /// EmitLiveInCopies - If this is the first basic block in the function,
1039 /// and if it has live ins that need to be copied into vregs, emit the
1040 /// copies into the top of the block.
1041 void ScheduleDAG::EmitLiveInCopies(MachineBasicBlock *MBB) {
1042   DenseMap<MachineInstr*, unsigned> CopyRegMap;
1043   MachineBasicBlock::iterator InsertPos = MBB->begin();
1044   for (MachineRegisterInfo::livein_iterator LI = MRI.livein_begin(),
1045          E = MRI.livein_end(); LI != E; ++LI)
1046     if (LI->second) {
1047       const TargetRegisterClass *RC = MRI.getRegClass(LI->second);
1048       EmitLiveInCopy(MBB, InsertPos, LI->second, LI->first, RC, CopyRegMap);
1049     }
1050 }
1051
1052 /// EmitSchedule - Emit the machine code in scheduled order.
1053 void ScheduleDAG::EmitSchedule() {
1054   bool isEntryBB = &MF->front() == BB;
1055
1056   if (isEntryBB && !SchedLiveInCopies) {
1057     // If this is the first basic block in the function, and if it has live ins
1058     // that need to be copied into vregs, emit the copies into the top of the
1059     // block before emitting the code for the block.
1060     for (MachineRegisterInfo::livein_iterator LI = MRI.livein_begin(),
1061            E = MRI.livein_end(); LI != E; ++LI)
1062       if (LI->second) {
1063         const TargetRegisterClass *RC = MRI.getRegClass(LI->second);
1064         TII->copyRegToReg(*MF->begin(), MF->begin()->end(), LI->second,
1065                           LI->first, RC, RC);
1066       }
1067   }
1068
1069   // Finally, emit the code for all of the scheduled instructions.
1070   DenseMap<SDOperand, unsigned> VRBaseMap;
1071   DenseMap<SUnit*, unsigned> CopyVRBaseMap;
1072   for (unsigned i = 0, e = Sequence.size(); i != e; i++) {
1073     if (SUnit *SU = Sequence[i]) {
1074       for (unsigned j = 0, ee = SU->FlaggedNodes.size(); j != ee; ++j)
1075         EmitNode(SU->FlaggedNodes[j], SU->InstanceNo, VRBaseMap);
1076       if (SU->Node)
1077         EmitNode(SU->Node, SU->InstanceNo, VRBaseMap);
1078       else
1079         EmitCrossRCCopy(SU, CopyVRBaseMap);
1080     } else {
1081       // Null SUnit* is a noop.
1082       EmitNoop();
1083     }
1084   }
1085
1086   if (isEntryBB && SchedLiveInCopies)
1087     EmitLiveInCopies(MF->begin());
1088 }
1089
1090 /// dump - dump the schedule.
1091 void ScheduleDAG::dumpSchedule() const {
1092   for (unsigned i = 0, e = Sequence.size(); i != e; i++) {
1093     if (SUnit *SU = Sequence[i])
1094       SU->dump(&DAG);
1095     else
1096       cerr << "**** NOOP ****\n";
1097   }
1098 }
1099
1100
1101 /// Run - perform scheduling.
1102 ///
1103 MachineBasicBlock *ScheduleDAG::Run() {
1104   Schedule();
1105   return BB;
1106 }
1107
1108 /// SUnit - Scheduling unit. It's an wrapper around either a single SDNode or
1109 /// a group of nodes flagged together.
1110 void SUnit::dump(const SelectionDAG *G) const {
1111   cerr << "SU(" << NodeNum << "): ";
1112   if (Node)
1113     Node->dump(G);
1114   else
1115     cerr << "CROSS RC COPY ";
1116   cerr << "\n";
1117   if (FlaggedNodes.size() != 0) {
1118     for (unsigned i = 0, e = FlaggedNodes.size(); i != e; i++) {
1119       cerr << "    ";
1120       FlaggedNodes[i]->dump(G);
1121       cerr << "\n";
1122     }
1123   }
1124 }
1125
1126 void SUnit::dumpAll(const SelectionDAG *G) const {
1127   dump(G);
1128
1129   cerr << "  # preds left       : " << NumPredsLeft << "\n";
1130   cerr << "  # succs left       : " << NumSuccsLeft << "\n";
1131   cerr << "  Latency            : " << Latency << "\n";
1132   cerr << "  Depth              : " << Depth << "\n";
1133   cerr << "  Height             : " << Height << "\n";
1134
1135   if (Preds.size() != 0) {
1136     cerr << "  Predecessors:\n";
1137     for (SUnit::const_succ_iterator I = Preds.begin(), E = Preds.end();
1138          I != E; ++I) {
1139       if (I->isCtrl)
1140         cerr << "   ch  #";
1141       else
1142         cerr << "   val #";
1143       cerr << I->Dep << " - SU(" << I->Dep->NodeNum << ")";
1144       if (I->isSpecial)
1145         cerr << " *";
1146       cerr << "\n";
1147     }
1148   }
1149   if (Succs.size() != 0) {
1150     cerr << "  Successors:\n";
1151     for (SUnit::const_succ_iterator I = Succs.begin(), E = Succs.end();
1152          I != E; ++I) {
1153       if (I->isCtrl)
1154         cerr << "   ch  #";
1155       else
1156         cerr << "   val #";
1157       cerr << I->Dep << " - SU(" << I->Dep->NodeNum << ")";
1158       if (I->isSpecial)
1159         cerr << " *";
1160       cerr << "\n";
1161     }
1162   }
1163   cerr << "\n";
1164 }