lib/CodeGen/SelectionDAG/ScheduleDAGRRList.cpp

   1 //===----- ScheduleDAGRRList.cpp - Reg pressure reduction list scheduler --===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements bottom-up and top-down register pressure reduction list
  11 // schedulers, using standard algorithms.  The basic approach uses a priority
  12 // queue of available nodes to schedule.  One at a time, nodes are taken from
  13 // the priority queue (thus in priority order), checked for legality to
  14 // schedule, and emitted if legal.
  15 //
  16 //===----------------------------------------------------------------------===//
  17
  18 #define DEBUG_TYPE "pre-RA-sched"
  19 #include "llvm/CodeGen/ScheduleDAG.h"
  20 #include "llvm/CodeGen/SchedulerRegistry.h"
  21 #include "llvm/Target/TargetRegisterInfo.h"
  22 #include "llvm/Target/TargetData.h"
  23 #include "llvm/Target/TargetMachine.h"
  24 #include "llvm/Target/TargetInstrInfo.h"
  25 #include "llvm/Support/Debug.h"
  26 #include "llvm/Support/Compiler.h"
  27 #include "llvm/ADT/BitVector.h"
  28 #include "llvm/ADT/PriorityQueue.h"
  29 #include "llvm/ADT/SmallPtrSet.h"
  30 #include "llvm/ADT/SmallSet.h"
  31 #include "llvm/ADT/Statistic.h"
  32 #include "llvm/ADT/STLExtras.h"
  33 #include <climits>
  34 #include "llvm/Support/CommandLine.h"
  35 using namespace llvm;
  36
  37 STATISTIC(NumBacktracks, "Number of times scheduler backtracked");
  38 STATISTIC(NumUnfolds,    "Number of nodes unfolded");
  39 STATISTIC(NumDups,       "Number of duplicated nodes");
  40 STATISTIC(NumCCCopies,   "Number of cross class copies");
  41
  42 static RegisterScheduler
  43   burrListDAGScheduler("list-burr",
  44                        "Bottom-up register reduction list scheduling",
  45                        createBURRListDAGScheduler);
  46 static RegisterScheduler
  47   tdrListrDAGScheduler("list-tdrr",
  48                        "Top-down register reduction list scheduling",
  49                        createTDRRListDAGScheduler);
  50
  51 namespace {
  52 //===----------------------------------------------------------------------===//
  53 /// ScheduleDAGRRList - The actual register reduction list scheduler
  54 /// implementation.  This supports both top-down and bottom-up scheduling.
  55 ///
  56 class VISIBILITY_HIDDEN ScheduleDAGRRList : public ScheduleDAG {
  57 private:
  58   /// isBottomUp - This is true if the scheduling problem is bottom-up, false if
  59   /// it is top-down.
  60   bool isBottomUp;
  61
  62   /// Fast - True if we are performing fast scheduling.
  63   ///
  64   bool Fast;
  65
  66   /// AvailableQueue - The priority queue to use for the available SUnits.
  67   SchedulingPriorityQueue *AvailableQueue;
  68
  69   /// LiveRegDefs - A set of physical registers and their definition
  70   /// that are "live". These nodes must be scheduled before any other nodes that
  71   /// modifies the registers can be scheduled.
  72   unsigned NumLiveRegs;
  73   std::vector<SUnit*> LiveRegDefs;
  74   std::vector<unsigned> LiveRegCycles;
  75
  76 public:
  77   ScheduleDAGRRList(SelectionDAG *dag, MachineBasicBlock *bb,
  78                     const TargetMachine &tm, bool isbottomup, bool f,
  79                     SchedulingPriorityQueue *availqueue)
  80     : ScheduleDAG(dag, bb, tm), isBottomUp(isbottomup), Fast(f),
  81       AvailableQueue(availqueue) {
  82     }
  83
  84   ~ScheduleDAGRRList() {
  85     delete AvailableQueue;
  86   }
  87
  88   void Schedule();
  89
  90   /// IsReachable - Checks if SU is reachable from TargetSU.
  91   bool IsReachable(const SUnit *SU, const SUnit *TargetSU);
  92
  93   /// willCreateCycle - Returns true if adding an edge from SU to TargetSU will
  94   /// create a cycle.
  95   bool WillCreateCycle(SUnit *SU, SUnit *TargetSU);
  96
  97   /// AddPred - This adds the specified node X as a predecessor of
  98   /// the current node Y if not already.
  99   /// This returns true if this is a new predecessor.
 100   /// Updates the topological ordering if required.
 101   bool AddPred(SUnit *Y, SUnit *X, bool isCtrl, bool isSpecial,
 102                unsigned PhyReg = 0, int Cost = 1);
 103
 104   /// RemovePred - This removes the specified node N from the predecessors of
 105   /// the current node M. Updates the topological ordering if required.
 106   bool RemovePred(SUnit *M, SUnit *N, bool isCtrl, bool isSpecial);
 107
 108 private:
 109   void ReleasePred(SUnit *SU, SUnit *PredSU, bool isChain);
 110   void ReleaseSucc(SUnit *SU, SUnit *SuccSU, bool isChain);
 111   void CapturePred(SUnit*, SUnit*, bool);
 112   void ScheduleNodeBottomUp(SUnit*, unsigned);
 113   void ScheduleNodeTopDown(SUnit*, unsigned);
 114   void UnscheduleNodeBottomUp(SUnit*);
 115   void BacktrackBottomUp(SUnit*, unsigned, unsigned&);
 116   SUnit *CopyAndMoveSuccessors(SUnit*);
 117   void InsertCCCopiesAndMoveSuccs(SUnit*, unsigned,
 118                                   const TargetRegisterClass*,
 119                                   const TargetRegisterClass*,
 120                                   SmallVector<SUnit*, 2>&);
 121   bool DelayForLiveRegsBottomUp(SUnit*, SmallVector<unsigned, 4>&);
 122   void ListScheduleTopDown();
 123   void ListScheduleBottomUp();
 124   void CommuteNodesToReducePressure();
 125
 126
 127   /// CreateNewSUnit - Creates a new SUnit and returns a pointer to it.
 128   /// Updates the topological ordering if required.
 129   SUnit *CreateNewSUnit(SDNode *N) {
 130     SUnit *NewNode = NewSUnit(N);
 131     // Update the topological ordering.
 132     if (NewNode->NodeNum >= Node2Index.size())
 133       InitDAGTopologicalSorting();
 134     return NewNode;
 135   }
 136
 137   /// CreateClone - Creates a new SUnit from an existing one.
 138   /// Updates the topological ordering if required.
 139   SUnit *CreateClone(SUnit *N) {
 140     SUnit *NewNode = Clone(N);
 141     // Update the topological ordering.
 142     if (NewNode->NodeNum >= Node2Index.size())
 143       InitDAGTopologicalSorting();
 144     return NewNode;
 145   }
 146
 147   /// Functions for preserving the topological ordering
 148   /// even after dynamic insertions of new edges.
 149   /// This allows a very fast implementation of IsReachable.
 150
 151   /// InitDAGTopologicalSorting - create the initial topological
 152   /// ordering from the DAG to be scheduled.
 153   void InitDAGTopologicalSorting();
 154
 155   /// DFS - make a DFS traversal and mark all nodes affected by the
 156   /// edge insertion. These nodes will later get new topological indexes
 157   /// by means of the Shift method.
 158   void DFS(const SUnit *SU, int UpperBound, bool& HasLoop);
 159
 160   /// Shift - reassign topological indexes for the nodes in the DAG
 161   /// to preserve the topological ordering.
 162   void Shift(BitVector& Visited, int LowerBound, int UpperBound);
 163
 164   /// Allocate - assign the topological index to the node n.
 165   void Allocate(int n, int index);
 166
 167   /// Index2Node - Maps topological index to the node number.
 168   std::vector<int> Index2Node;
 169   /// Node2Index - Maps the node number to its topological index.
 170   std::vector<int> Node2Index;
 171   /// Visited - a set of nodes visited during a DFS traversal.
 172   BitVector Visited;
 173 };
 174 }  // end anonymous namespace
 175
 176
 177 /// Schedule - Schedule the DAG using list scheduling.
 178 void ScheduleDAGRRList::Schedule() {
 179   DOUT << "********** List Scheduling **********\n";
 180
 181   NumLiveRegs = 0;
 182   LiveRegDefs.resize(TRI->getNumRegs(), NULL);
 183   LiveRegCycles.resize(TRI->getNumRegs(), 0);
 184
 185   // Build scheduling units.
 186   BuildSchedUnits();
 187
 188   DEBUG(for (unsigned su = 0, e = SUnits.size(); su != e; ++su)
 189           SUnits[su].dumpAll(this));
 190   if (!Fast) {
 191     CalculateDepths();
 192     CalculateHeights();
 193   }
 194   InitDAGTopologicalSorting();
 195
 196   AvailableQueue->initNodes(SUnits);
 197
 198   // Execute the actual scheduling loop Top-Down or Bottom-Up as appropriate.
 199   if (isBottomUp)
 200     ListScheduleBottomUp();
 201   else
 202     ListScheduleTopDown();
 203
 204   AvailableQueue->releaseState();
 205
 206   if (!Fast)
 207     CommuteNodesToReducePressure();
 208 }
 209
 210 /// CommuteNodesToReducePressure - If a node is two-address and commutable, and
 211 /// it is not the last use of its first operand, add it to the CommuteSet if
 212 /// possible. It will be commuted when it is translated to a MI.
 213 void ScheduleDAGRRList::CommuteNodesToReducePressure() {
 214   SmallPtrSet<SUnit*, 4> OperandSeen;
 215   for (unsigned i = Sequence.size(); i != 0; ) {
 216     --i;
 217     SUnit *SU = Sequence[i];
 218     if (!SU || !SU->getNode()) continue;
 219     if (SU->isCommutable) {
 220       unsigned Opc = SU->getNode()->getMachineOpcode();
 221       const TargetInstrDesc &TID = TII->get(Opc);
 222       unsigned NumRes = TID.getNumDefs();
 223       unsigned NumOps = TID.getNumOperands() - NumRes;
 224       for (unsigned j = 0; j != NumOps; ++j) {
 225         if (TID.getOperandConstraint(j+NumRes, TOI::TIED_TO) == -1)
 226           continue;
 227
 228         SDNode *OpN = SU->getNode()->getOperand(j).getNode();
 229         SUnit *OpSU = isPassiveNode(OpN) ? NULL : &SUnits[OpN->getNodeId()];
 230         if (OpSU && OperandSeen.count(OpSU) == 1) {
 231           // Ok, so SU is not the last use of OpSU, but SU is two-address so
 232           // it will clobber OpSU. Try to commute SU if no other source operands
 233           // are live below.
 234           bool DoCommute = true;
 235           for (unsigned k = 0; k < NumOps; ++k) {
 236             if (k != j) {
 237               OpN = SU->getNode()->getOperand(k).getNode();
 238               OpSU = isPassiveNode(OpN) ? NULL : &SUnits[OpN->getNodeId()];
 239               if (OpSU && OperandSeen.count(OpSU) == 1) {
 240                 DoCommute = false;
 241                 break;
 242               }
 243             }
 244           }
 245           if (DoCommute)
 246             CommuteSet.insert(SU->getNode());
 247         }
 248
 249         // Only look at the first use&def node for now.
 250         break;
 251       }
 252     }
 253
 254     for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 255          I != E; ++I) {
 256       if (!I->isCtrl)
 257         OperandSeen.insert(I->Dep->OrigNode);
 258     }
 259   }
 260 }
 261
 262 //===----------------------------------------------------------------------===//
 263 //  Bottom-Up Scheduling
 264 //===----------------------------------------------------------------------===//
 265
 266 /// ReleasePred - Decrement the NumSuccsLeft count of a predecessor. Add it to
 267 /// the AvailableQueue if the count reaches zero. Also update its cycle bound.
 268 void ScheduleDAGRRList::ReleasePred(SUnit *SU, SUnit *PredSU, bool isChain) {
 269   --PredSU->NumSuccsLeft;
 270
 271 #ifndef NDEBUG
 272   if (PredSU->NumSuccsLeft < 0) {
 273     cerr << "*** Scheduling failed! ***\n";
 274     PredSU->dump(this);
 275     cerr << " has been released too many times!\n";
 276     assert(0);
 277   }
 278 #endif
 279
 280   // Compute how many cycles it will be before this actually becomes
 281   // available.  This is the max of the start time of all predecessors plus
 282   // their latencies.
 283   // If this is a token edge, we don't need to wait for the latency of the
 284   // preceeding instruction (e.g. a long-latency load) unless there is also
 285   // some other data dependence.
 286   unsigned PredDoneCycle = SU->Cycle;
 287   if (!isChain)
 288     PredDoneCycle += PredSU->Latency;
 289   else if (SU->Latency)
 290     PredDoneCycle += 1;
 291   PredSU->CycleBound = std::max(PredSU->CycleBound, PredDoneCycle);
 292
 293   if (PredSU->NumSuccsLeft == 0) {
 294     PredSU->isAvailable = true;
 295     AvailableQueue->push(PredSU);
 296   }
 297 }
 298
 299 /// ScheduleNodeBottomUp - Add the node to the schedule. Decrement the pending
 300 /// count of its predecessors. If a predecessor pending count is zero, add it to
 301 /// the Available queue.
 302 void ScheduleDAGRRList::ScheduleNodeBottomUp(SUnit *SU, unsigned CurCycle) {
 303   DOUT << "*** Scheduling [" << CurCycle << "]: ";
 304   DEBUG(SU->dump(this));
 305   SU->Cycle = CurCycle;
 306
 307   AvailableQueue->ScheduledNode(SU);
 308
 309   // Bottom up: release predecessors
 310   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 311        I != E; ++I) {
 312     ReleasePred(SU, I->Dep, I->isCtrl);
 313     if (I->Cost < 0)  {
 314       // This is a physical register dependency and it's impossible or
 315       // expensive to copy the register. Make sure nothing that can
 316       // clobber the register is scheduled between the predecessor and
 317       // this node.
 318       if (!LiveRegDefs[I->Reg]) {
 319         ++NumLiveRegs;
 320         LiveRegDefs[I->Reg] = I->Dep;
 321         LiveRegCycles[I->Reg] = CurCycle;
 322       }
 323     }
 324   }
 325
 326   // Release all the implicit physical register defs that are live.
 327   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 328        I != E; ++I) {
 329     if (I->Cost < 0)  {
 330       if (LiveRegCycles[I->Reg] == I->Dep->Cycle) {
 331         assert(NumLiveRegs > 0 && "NumLiveRegs is already zero!");
 332         assert(LiveRegDefs[I->Reg] == SU &&
 333                "Physical register dependency violated?");
 334         --NumLiveRegs;
 335         LiveRegDefs[I->Reg] = NULL;
 336         LiveRegCycles[I->Reg] = 0;
 337       }
 338     }
 339   }
 340
 341   SU->isScheduled = true;
 342 }
 343
 344 /// CapturePred - This does the opposite of ReleasePred. Since SU is being
 345 /// unscheduled, incrcease the succ left count of its predecessors. Remove
 346 /// them from AvailableQueue if necessary.
 347 void ScheduleDAGRRList::CapturePred(SUnit *PredSU, SUnit *SU, bool isChain) {
 348   unsigned CycleBound = 0;
 349   for (SUnit::succ_iterator I = PredSU->Succs.begin(), E = PredSU->Succs.end();
 350        I != E; ++I) {
 351     if (I->Dep == SU)
 352       continue;
 353     CycleBound = std::max(CycleBound,
 354                           I->Dep->Cycle + PredSU->Latency);
 355   }
 356
 357   if (PredSU->isAvailable) {
 358     PredSU->isAvailable = false;
 359     if (!PredSU->isPending)
 360       AvailableQueue->remove(PredSU);
 361   }
 362
 363   PredSU->CycleBound = CycleBound;
 364   ++PredSU->NumSuccsLeft;
 365 }
 366
 367 /// UnscheduleNodeBottomUp - Remove the node from the schedule, update its and
 368 /// its predecessor states to reflect the change.
 369 void ScheduleDAGRRList::UnscheduleNodeBottomUp(SUnit *SU) {
 370   DOUT << "*** Unscheduling [" << SU->Cycle << "]: ";
 371   DEBUG(SU->dump(this));
 372
 373   AvailableQueue->UnscheduledNode(SU);
 374
 375   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 376        I != E; ++I) {
 377     CapturePred(I->Dep, SU, I->isCtrl);
 378     if (I->Cost < 0 && SU->Cycle == LiveRegCycles[I->Reg])  {
 379       assert(NumLiveRegs > 0 && "NumLiveRegs is already zero!");
 380       assert(LiveRegDefs[I->Reg] == I->Dep &&
 381              "Physical register dependency violated?");
 382       --NumLiveRegs;
 383       LiveRegDefs[I->Reg] = NULL;
 384       LiveRegCycles[I->Reg] = 0;
 385     }
 386   }
 387
 388   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 389        I != E; ++I) {
 390     if (I->Cost < 0)  {
 391       if (!LiveRegDefs[I->Reg]) {
 392         LiveRegDefs[I->Reg] = SU;
 393         ++NumLiveRegs;
 394       }
 395       if (I->Dep->Cycle < LiveRegCycles[I->Reg])
 396         LiveRegCycles[I->Reg] = I->Dep->Cycle;
 397     }
 398   }
 399
 400   SU->Cycle = 0;
 401   SU->isScheduled = false;
 402   SU->isAvailable = true;
 403   AvailableQueue->push(SU);
 404 }
 405
 406 /// IsReachable - Checks if SU is reachable from TargetSU.
 407 bool ScheduleDAGRRList::IsReachable(const SUnit *SU, const SUnit *TargetSU) {
 408   // If insertion of the edge SU->TargetSU would create a cycle
 409   // then there is a path from TargetSU to SU.
 410   int UpperBound, LowerBound;
 411   LowerBound = Node2Index[TargetSU->NodeNum];
 412   UpperBound = Node2Index[SU->NodeNum];
 413   bool HasLoop = false;
 414   // Is Ord(TargetSU) < Ord(SU) ?
 415   if (LowerBound < UpperBound) {
 416     Visited.reset();
 417     // There may be a path from TargetSU to SU. Check for it.
 418     DFS(TargetSU, UpperBound, HasLoop);
 419   }
 420   return HasLoop;
 421 }
 422
 423 /// Allocate - assign the topological index to the node n.
 424 inline void ScheduleDAGRRList::Allocate(int n, int index) {
 425   Node2Index[n] = index;
 426   Index2Node[index] = n;
 427 }
 428
 429 /// InitDAGTopologicalSorting - create the initial topological
 430 /// ordering from the DAG to be scheduled.
 431
 432 /// The idea of the algorithm is taken from
 433 /// "Online algorithms for managing the topological order of
 434 /// a directed acyclic graph" by David J. Pearce and Paul H.J. Kelly
 435 /// This is the MNR algorithm, which was first introduced by
 436 /// A. Marchetti-Spaccamela, U. Nanni and H. Rohnert in
 437 /// "Maintaining a topological order under edge insertions".
 438 ///
 439 /// Short description of the algorithm:
 440 ///
 441 /// Topological ordering, ord, of a DAG maps each node to a topological
 442 /// index so that for all edges X->Y it is the case that ord(X) < ord(Y).
 443 ///
 444 /// This means that if there is a path from the node X to the node Z,
 445 /// then ord(X) < ord(Z).
 446 ///
 447 /// This property can be used to check for reachability of nodes:
 448 /// if Z is reachable from X, then an insertion of the edge Z->X would
 449 /// create a cycle.
 450 ///
 451 /// The algorithm first computes a topological ordering for the DAG by
 452 /// initializing the Index2Node and Node2Index arrays and then tries to keep
 453 /// the ordering up-to-date after edge insertions by reordering the DAG.
 454 ///
 455 /// On insertion of the edge X->Y, the algorithm first marks by calling DFS
 456 /// the nodes reachable from Y, and then shifts them using Shift to lie
 457 /// immediately after X in Index2Node.
 458 void ScheduleDAGRRList::InitDAGTopologicalSorting() {
 459   unsigned DAGSize = SUnits.size();
 460   std::vector<SUnit*> WorkList;
 461   WorkList.reserve(DAGSize);
 462
 463   Index2Node.resize(DAGSize);
 464   Node2Index.resize(DAGSize);
 465
 466   // Initialize the data structures.
 467   for (unsigned i = 0, e = DAGSize; i != e; ++i) {
 468     SUnit *SU = &SUnits[i];
 469     int NodeNum = SU->NodeNum;
 470     unsigned Degree = SU->Succs.size();
 471     // Temporarily use the Node2Index array as scratch space for degree counts.
 472     Node2Index[NodeNum] = Degree;
 473
 474     // Is it a node without dependencies?
 475     if (Degree == 0) {
 476         assert(SU->Succs.empty() && "SUnit should have no successors");
 477         // Collect leaf nodes.
 478         WorkList.push_back(SU);
 479     }
 480   }
 481
 482   int Id = DAGSize;
 483   while (!WorkList.empty()) {
 484     SUnit *SU = WorkList.back();
 485     WorkList.pop_back();
 486     Allocate(SU->NodeNum, --Id);
 487     for (SUnit::const_pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 488          I != E; ++I) {
 489       SUnit *SU = I->Dep;
 490       if (!--Node2Index[SU->NodeNum])
 491         // If all dependencies of the node are processed already,
 492         // then the node can be computed now.
 493         WorkList.push_back(SU);
 494     }
 495   }
 496
 497   Visited.resize(DAGSize);
 498
 499 #ifndef NDEBUG
 500   // Check correctness of the ordering
 501   for (unsigned i = 0, e = DAGSize; i != e; ++i) {
 502     SUnit *SU = &SUnits[i];
 503     for (SUnit::const_pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 504          I != E; ++I) {
 505        assert(Node2Index[SU->NodeNum] > Node2Index[I->Dep->NodeNum] &&
 506        "Wrong topological sorting");
 507     }
 508   }
 509 #endif
 510 }
 511
 512 /// AddPred - adds an edge from SUnit X to SUnit Y.
 513 /// Updates the topological ordering if required.
 514 bool ScheduleDAGRRList::AddPred(SUnit *Y, SUnit *X, bool isCtrl, bool isSpecial,
 515                  unsigned PhyReg, int Cost) {
 516   int UpperBound, LowerBound;
 517   LowerBound = Node2Index[Y->NodeNum];
 518   UpperBound = Node2Index[X->NodeNum];
 519   bool HasLoop = false;
 520   // Is Ord(X) < Ord(Y) ?
 521   if (LowerBound < UpperBound) {
 522     // Update the topological order.
 523     Visited.reset();
 524     DFS(Y, UpperBound, HasLoop);
 525     assert(!HasLoop && "Inserted edge creates a loop!");
 526     // Recompute topological indexes.
 527     Shift(Visited, LowerBound, UpperBound);
 528   }
 529   // Now really insert the edge.
 530   return Y->addPred(X, isCtrl, isSpecial, PhyReg, Cost);
 531 }
 532
 533 /// RemovePred - This removes the specified node N from the predecessors of
 534 /// the current node M. Updates the topological ordering if required.
 535 bool ScheduleDAGRRList::RemovePred(SUnit *M, SUnit *N,
 536                                    bool isCtrl, bool isSpecial) {
 537   // InitDAGTopologicalSorting();
 538   return M->removePred(N, isCtrl, isSpecial);
 539 }
 540
 541 /// DFS - Make a DFS traversal to mark all nodes reachable from SU and mark
 542 /// all nodes affected by the edge insertion. These nodes will later get new
 543 /// topological indexes by means of the Shift method.
 544 void ScheduleDAGRRList::DFS(const SUnit *SU, int UpperBound, bool& HasLoop) {
 545   std::vector<const SUnit*> WorkList;
 546   WorkList.reserve(SUnits.size());
 547
 548   WorkList.push_back(SU);
 549   while (!WorkList.empty()) {
 550     SU = WorkList.back();
 551     WorkList.pop_back();
 552     Visited.set(SU->NodeNum);
 553     for (int I = SU->Succs.size()-1; I >= 0; --I) {
 554       int s = SU->Succs[I].Dep->NodeNum;
 555       if (Node2Index[s] == UpperBound) {
 556         HasLoop = true;
 557         return;
 558       }
 559       // Visit successors if not already and in affected region.
 560       if (!Visited.test(s) && Node2Index[s] < UpperBound) {
 561         WorkList.push_back(SU->Succs[I].Dep);
 562       }
 563     }
 564   }
 565 }
 566
 567 /// Shift - Renumber the nodes so that the topological ordering is
 568 /// preserved.
 569 void ScheduleDAGRRList::Shift(BitVector& Visited, int LowerBound,
 570                               int UpperBound) {
 571   std::vector<int> L;
 572   int shift = 0;
 573   int i;
 574
 575   for (i = LowerBound; i <= UpperBound; ++i) {
 576     // w is node at topological index i.
 577     int w = Index2Node[i];
 578     if (Visited.test(w)) {
 579       // Unmark.
 580       Visited.reset(w);
 581       L.push_back(w);
 582       shift = shift + 1;
 583     } else {
 584       Allocate(w, i - shift);
 585     }
 586   }
 587
 588   for (unsigned j = 0; j < L.size(); ++j) {
 589     Allocate(L[j], i - shift);
 590     i = i + 1;
 591   }
 592 }
 593
 594
 595 /// WillCreateCycle - Returns true if adding an edge from SU to TargetSU will
 596 /// create a cycle.
 597 bool ScheduleDAGRRList::WillCreateCycle(SUnit *SU, SUnit *TargetSU) {
 598   if (IsReachable(TargetSU, SU))
 599     return true;
 600   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 601        I != E; ++I)
 602     if (I->Cost < 0 && IsReachable(TargetSU, I->Dep))
 603       return true;
 604   return false;
 605 }
 606
 607 /// BacktrackBottomUp - Backtrack scheduling to a previous cycle specified in
 608 /// BTCycle in order to schedule a specific node. Returns the last unscheduled
 609 /// SUnit. Also returns if a successor is unscheduled in the process.
 610 void ScheduleDAGRRList::BacktrackBottomUp(SUnit *SU, unsigned BtCycle,
 611                                           unsigned &CurCycle) {
 612   SUnit *OldSU = NULL;
 613   while (CurCycle > BtCycle) {
 614     OldSU = Sequence.back();
 615     Sequence.pop_back();
 616     if (SU->isSucc(OldSU))
 617       // Don't try to remove SU from AvailableQueue.
 618       SU->isAvailable = false;
 619     UnscheduleNodeBottomUp(OldSU);
 620     --CurCycle;
 621   }
 622
 623
 624   if (SU->isSucc(OldSU)) {
 625     assert(false && "Something is wrong!");
 626     abort();
 627   }
 628
 629   ++NumBacktracks;
 630 }
 631
 632 /// CopyAndMoveSuccessors - Clone the specified node and move its scheduled
 633 /// successors to the newly created node.
 634 SUnit *ScheduleDAGRRList::CopyAndMoveSuccessors(SUnit *SU) {
 635   if (SU->getNode()->getFlaggedNode())
 636     return NULL;
 637
 638   SDNode *N = SU->getNode();
 639   if (!N)
 640     return NULL;
 641
 642   SUnit *NewSU;
 643   bool TryUnfold = false;
 644   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
 645     MVT VT = N->getValueType(i);
 646     if (VT == MVT::Flag)
 647       return NULL;
 648     else if (VT == MVT::Other)
 649       TryUnfold = true;
 650   }
 651   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 652     const SDValue &Op = N->getOperand(i);
 653     MVT VT = Op.getNode()->getValueType(Op.getResNo());
 654     if (VT == MVT::Flag)
 655       return NULL;
 656   }
 657
 658   if (TryUnfold) {
 659     SmallVector<SDNode*, 2> NewNodes;
 660     if (!TII->unfoldMemoryOperand(*DAG, N, NewNodes))
 661       return NULL;
 662
 663     DOUT << "Unfolding SU # " << SU->NodeNum << "\n";
 664     assert(NewNodes.size() == 2 && "Expected a load folding node!");
 665
 666     N = NewNodes[1];
 667     SDNode *LoadNode = NewNodes[0];
 668     unsigned NumVals = N->getNumValues();
 669     unsigned OldNumVals = SU->getNode()->getNumValues();
 670     for (unsigned i = 0; i != NumVals; ++i)
 671       DAG->ReplaceAllUsesOfValueWith(SDValue(SU->getNode(), i), SDValue(N, i));
 672     DAG->ReplaceAllUsesOfValueWith(SDValue(SU->getNode(), OldNumVals-1),
 673                                    SDValue(LoadNode, 1));
 674
 675     // LoadNode may already exist. This can happen when there is another
 676     // load from the same location and producing the same type of value
 677     // but it has different alignment or volatileness.
 678     bool isNewLoad = true;
 679     SUnit *LoadSU;
 680     if (LoadNode->getNodeId() != -1) {
 681       LoadSU = &SUnits[LoadNode->getNodeId()];
 682       isNewLoad = false;
 683     } else {
 684       LoadSU = CreateNewSUnit(LoadNode);
 685       LoadNode->setNodeId(LoadSU->NodeNum);
 686
 687       LoadSU->Depth = SU->Depth;
 688       LoadSU->Height = SU->Height;
 689       ComputeLatency(LoadSU);
 690     }
 691
 692     SUnit *NewSU = CreateNewSUnit(N);
 693     assert(N->getNodeId() == -1 && "Node already inserted!");
 694     N->setNodeId(NewSU->NodeNum);
 695
 696     const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 697     for (unsigned i = 0; i != TID.getNumOperands(); ++i) {
 698       if (TID.getOperandConstraint(i, TOI::TIED_TO) != -1) {
 699         NewSU->isTwoAddress = true;
 700         break;
 701       }
 702     }
 703     if (TID.isCommutable())
 704       NewSU->isCommutable = true;
 705     // FIXME: Calculate height / depth and propagate the changes?
 706     NewSU->Depth = SU->Depth;
 707     NewSU->Height = SU->Height;
 708     ComputeLatency(NewSU);
 709
 710     SUnit *ChainPred = NULL;
 711     SmallVector<SDep, 4> ChainSuccs;
 712     SmallVector<SDep, 4> LoadPreds;
 713     SmallVector<SDep, 4> NodePreds;
 714     SmallVector<SDep, 4> NodeSuccs;
 715     for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 716          I != E; ++I) {
 717       if (I->isCtrl)
 718         ChainPred = I->Dep;
 719       else if (I->Dep->getNode() && I->Dep->getNode()->isOperandOf(LoadNode))
 720         LoadPreds.push_back(SDep(I->Dep, I->Reg, I->Cost, false, false));
 721       else
 722         NodePreds.push_back(SDep(I->Dep, I->Reg, I->Cost, false, false));
 723     }
 724     for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 725          I != E; ++I) {
 726       if (I->isCtrl)
 727         ChainSuccs.push_back(SDep(I->Dep, I->Reg, I->Cost,
 728                                   I->isCtrl, I->isSpecial));
 729       else
 730         NodeSuccs.push_back(SDep(I->Dep, I->Reg, I->Cost,
 731                                  I->isCtrl, I->isSpecial));
 732     }
 733
 734     if (ChainPred) {
 735       RemovePred(SU, ChainPred, true, false);
 736       if (isNewLoad)
 737         AddPred(LoadSU, ChainPred, true, false);
 738     }
 739     for (unsigned i = 0, e = LoadPreds.size(); i != e; ++i) {
 740       SDep *Pred = &LoadPreds[i];
 741       RemovePred(SU, Pred->Dep, Pred->isCtrl, Pred->isSpecial);
 742       if (isNewLoad) {
 743         AddPred(LoadSU, Pred->Dep, Pred->isCtrl, Pred->isSpecial,
 744                 Pred->Reg, Pred->Cost);
 745       }
 746     }
 747     for (unsigned i = 0, e = NodePreds.size(); i != e; ++i) {
 748       SDep *Pred = &NodePreds[i];
 749       RemovePred(SU, Pred->Dep, Pred->isCtrl, Pred->isSpecial);
 750       AddPred(NewSU, Pred->Dep, Pred->isCtrl, Pred->isSpecial,
 751               Pred->Reg, Pred->Cost);
 752     }
 753     for (unsigned i = 0, e = NodeSuccs.size(); i != e; ++i) {
 754       SDep *Succ = &NodeSuccs[i];
 755       RemovePred(Succ->Dep, SU, Succ->isCtrl, Succ->isSpecial);
 756       AddPred(Succ->Dep, NewSU, Succ->isCtrl, Succ->isSpecial,
 757               Succ->Reg, Succ->Cost);
 758     }
 759     for (unsigned i = 0, e = ChainSuccs.size(); i != e; ++i) {
 760       SDep *Succ = &ChainSuccs[i];
 761       RemovePred(Succ->Dep, SU, Succ->isCtrl, Succ->isSpecial);
 762       if (isNewLoad) {
 763         AddPred(Succ->Dep, LoadSU, Succ->isCtrl, Succ->isSpecial,
 764                 Succ->Reg, Succ->Cost);
 765       }
 766     }
 767     if (isNewLoad) {
 768       AddPred(NewSU, LoadSU, false, false);
 769     }
 770
 771     if (isNewLoad)
 772       AvailableQueue->addNode(LoadSU);
 773     AvailableQueue->addNode(NewSU);
 774
 775     ++NumUnfolds;
 776
 777     if (NewSU->NumSuccsLeft == 0) {
 778       NewSU->isAvailable = true;
 779       return NewSU;
 780     }
 781     SU = NewSU;
 782   }
 783
 784   DOUT << "Duplicating SU # " << SU->NodeNum << "\n";
 785   NewSU = CreateClone(SU);
 786
 787   // New SUnit has the exact same predecessors.
 788   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 789        I != E; ++I)
 790     if (!I->isSpecial) {
 791       AddPred(NewSU, I->Dep, I->isCtrl, false, I->Reg, I->Cost);
 792       NewSU->Depth = std::max(NewSU->Depth, I->Dep->Depth+1);
 793     }
 794
 795   // Only copy scheduled successors. Cut them from old node's successor
 796   // list and move them over.
 797   SmallVector<std::pair<SUnit*, bool>, 4> DelDeps;
 798   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 799        I != E; ++I) {
 800     if (I->isSpecial)
 801       continue;
 802     if (I->Dep->isScheduled) {
 803       NewSU->Height = std::max(NewSU->Height, I->Dep->Height+1);
 804       AddPred(I->Dep, NewSU, I->isCtrl, false, I->Reg, I->Cost);
 805       DelDeps.push_back(std::make_pair(I->Dep, I->isCtrl));
 806     }
 807   }
 808   for (unsigned i = 0, e = DelDeps.size(); i != e; ++i) {
 809     SUnit *Succ = DelDeps[i].first;
 810     bool isCtrl = DelDeps[i].second;
 811     RemovePred(Succ, SU, isCtrl, false);
 812   }
 813
 814   AvailableQueue->updateNode(SU);
 815   AvailableQueue->addNode(NewSU);
 816
 817   ++NumDups;
 818   return NewSU;
 819 }
 820
 821 /// InsertCCCopiesAndMoveSuccs - Insert expensive cross register class copies
 822 /// and move all scheduled successors of the given SUnit to the last copy.
 823 void ScheduleDAGRRList::InsertCCCopiesAndMoveSuccs(SUnit *SU, unsigned Reg,
 824                                               const TargetRegisterClass *DestRC,
 825                                               const TargetRegisterClass *SrcRC,
 826                                                SmallVector<SUnit*, 2> &Copies) {
 827   SUnit *CopyFromSU = CreateNewSUnit(NULL);
 828   CopyFromSU->CopySrcRC = SrcRC;
 829   CopyFromSU->CopyDstRC = DestRC;
 830   CopyFromSU->Depth = SU->Depth;
 831   CopyFromSU->Height = SU->Height;
 832
 833   SUnit *CopyToSU = CreateNewSUnit(NULL);
 834   CopyToSU->CopySrcRC = DestRC;
 835   CopyToSU->CopyDstRC = SrcRC;
 836
 837   // Only copy scheduled successors. Cut them from old node's successor
 838   // list and move them over.
 839   SmallVector<std::pair<SUnit*, bool>, 4> DelDeps;
 840   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 841        I != E; ++I) {
 842     if (I->isSpecial)
 843       continue;
 844     if (I->Dep->isScheduled) {
 845       CopyToSU->Height = std::max(CopyToSU->Height, I->Dep->Height+1);
 846       AddPred(I->Dep, CopyToSU, I->isCtrl, false, I->Reg, I->Cost);
 847       DelDeps.push_back(std::make_pair(I->Dep, I->isCtrl));
 848     }
 849   }
 850   for (unsigned i = 0, e = DelDeps.size(); i != e; ++i) {
 851     SUnit *Succ = DelDeps[i].first;
 852     bool isCtrl = DelDeps[i].second;
 853     RemovePred(Succ, SU, isCtrl, false);
 854   }
 855
 856   AddPred(CopyFromSU, SU, false, false, Reg, -1);
 857   AddPred(CopyToSU, CopyFromSU, false, false, Reg, 1);
 858
 859   AvailableQueue->updateNode(SU);
 860   AvailableQueue->addNode(CopyFromSU);
 861   AvailableQueue->addNode(CopyToSU);
 862   Copies.push_back(CopyFromSU);
 863   Copies.push_back(CopyToSU);
 864
 865   ++NumCCCopies;
 866 }
 867
 868 /// getPhysicalRegisterVT - Returns the ValueType of the physical register
 869 /// definition of the specified node.
 870 /// FIXME: Move to SelectionDAG?
 871 static MVT getPhysicalRegisterVT(SDNode *N, unsigned Reg,
 872                                  const TargetInstrInfo *TII) {
 873   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 874   assert(TID.ImplicitDefs && "Physical reg def must be in implicit def list!");
 875   unsigned NumRes = TID.getNumDefs();
 876   for (const unsigned *ImpDef = TID.getImplicitDefs(); *ImpDef; ++ImpDef) {
 877     if (Reg == *ImpDef)
 878       break;
 879     ++NumRes;
 880   }
 881   return N->getValueType(NumRes);
 882 }
 883
 884 /// DelayForLiveRegsBottomUp - Returns true if it is necessary to delay
 885 /// scheduling of the given node to satisfy live physical register dependencies.
 886 /// If the specific node is the last one that's available to schedule, do
 887 /// whatever is necessary (i.e. backtracking or cloning) to make it possible.
 888 bool ScheduleDAGRRList::DelayForLiveRegsBottomUp(SUnit *SU,
 889                                                  SmallVector<unsigned, 4> &LRegs){
 890   if (NumLiveRegs == 0)
 891     return false;
 892
 893   SmallSet<unsigned, 4> RegAdded;
 894   // If this node would clobber any "live" register, then it's not ready.
 895   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 896        I != E; ++I) {
 897     if (I->Cost < 0)  {
 898       unsigned Reg = I->Reg;
 899       if (LiveRegDefs[Reg] && LiveRegDefs[Reg] != I->Dep) {
 900         if (RegAdded.insert(Reg))
 901           LRegs.push_back(Reg);
 902       }
 903       for (const unsigned *Alias = TRI->getAliasSet(Reg);
 904            *Alias; ++Alias)
 905         if (LiveRegDefs[*Alias] && LiveRegDefs[*Alias] != I->Dep) {
 906           if (RegAdded.insert(*Alias))
 907             LRegs.push_back(*Alias);
 908         }
 909     }
 910   }
 911
 912   for (SDNode *Node = SU->getNode(); Node; Node = Node->getFlaggedNode()) {
 913     if (!Node->isMachineOpcode())
 914       continue;
 915     const TargetInstrDesc &TID = TII->get(Node->getMachineOpcode());
 916     if (!TID.ImplicitDefs)
 917       continue;
 918     for (const unsigned *Reg = TID.ImplicitDefs; *Reg; ++Reg) {
 919       if (LiveRegDefs[*Reg] && LiveRegDefs[*Reg] != SU) {
 920         if (RegAdded.insert(*Reg))
 921           LRegs.push_back(*Reg);
 922       }
 923       for (const unsigned *Alias = TRI->getAliasSet(*Reg);
 924            *Alias; ++Alias)
 925         if (LiveRegDefs[*Alias] && LiveRegDefs[*Alias] != SU) {
 926           if (RegAdded.insert(*Alias))
 927             LRegs.push_back(*Alias);
 928         }
 929     }
 930   }
 931   return !LRegs.empty();
 932 }
 933
 934
 935 /// ListScheduleBottomUp - The main loop of list scheduling for bottom-up
 936 /// schedulers.
 937 void ScheduleDAGRRList::ListScheduleBottomUp() {
 938   unsigned CurCycle = 0;
 939   // Add root to Available queue.
 940   if (!SUnits.empty()) {
 941     SUnit *RootSU = &SUnits[DAG->getRoot().getNode()->getNodeId()];
 942     assert(RootSU->Succs.empty() && "Graph root shouldn't have successors!");
 943     RootSU->isAvailable = true;
 944     AvailableQueue->push(RootSU);
 945   }
 946
 947   // While Available queue is not empty, grab the node with the highest
 948   // priority. If it is not ready put it back.  Schedule the node.
 949   SmallVector<SUnit*, 4> NotReady;
 950   DenseMap<SUnit*, SmallVector<unsigned, 4> > LRegsMap;
 951   Sequence.reserve(SUnits.size());
 952   while (!AvailableQueue->empty()) {
 953     bool Delayed = false;
 954     LRegsMap.clear();
 955     SUnit *CurSU = AvailableQueue->pop();
 956     while (CurSU) {
 957       if (CurSU->CycleBound <= CurCycle) {
 958         SmallVector<unsigned, 4> LRegs;
 959         if (!DelayForLiveRegsBottomUp(CurSU, LRegs))
 960           break;
 961         Delayed = true;
 962         LRegsMap.insert(std::make_pair(CurSU, LRegs));
 963       }
 964
 965       CurSU->isPending = true;  // This SU is not in AvailableQueue right now.
 966       NotReady.push_back(CurSU);
 967       CurSU = AvailableQueue->pop();
 968     }
 969
 970     // All candidates are delayed due to live physical reg dependencies.
 971     // Try backtracking, code duplication, or inserting cross class copies
 972     // to resolve it.
 973     if (Delayed && !CurSU) {
 974       for (unsigned i = 0, e = NotReady.size(); i != e; ++i) {
 975         SUnit *TrySU = NotReady[i];
 976         SmallVector<unsigned, 4> &LRegs = LRegsMap[TrySU];
 977
 978         // Try unscheduling up to the point where it's safe to schedule
 979         // this node.
 980         unsigned LiveCycle = CurCycle;
 981         for (unsigned j = 0, ee = LRegs.size(); j != ee; ++j) {
 982           unsigned Reg = LRegs[j];
 983           unsigned LCycle = LiveRegCycles[Reg];
 984           LiveCycle = std::min(LiveCycle, LCycle);
 985         }
 986         SUnit *OldSU = Sequence[LiveCycle];
 987         if (!WillCreateCycle(TrySU, OldSU))  {
 988           BacktrackBottomUp(TrySU, LiveCycle, CurCycle);
 989           // Force the current node to be scheduled before the node that
 990           // requires the physical reg dep.
 991           if (OldSU->isAvailable) {
 992             OldSU->isAvailable = false;
 993             AvailableQueue->remove(OldSU);
 994           }
 995           AddPred(TrySU, OldSU, true, true);
 996           // If one or more successors has been unscheduled, then the current
 997           // node is no longer avaialable. Schedule a successor that's now
 998           // available instead.
 999           if (!TrySU->isAvailable)
1000             CurSU = AvailableQueue->pop();
1001           else {
1002             CurSU = TrySU;
1003             TrySU->isPending = false;
1004             NotReady.erase(NotReady.begin()+i);
1005           }
1006           break;
1007         }
1008       }
1009
1010       if (!CurSU) {
1011         // Can't backtrack. Try duplicating the nodes that produces these
1012         // "expensive to copy" values to break the dependency. In case even
1013         // that doesn't work, insert cross class copies.
1014         SUnit *TrySU = NotReady[0];
1015         SmallVector<unsigned, 4> &LRegs = LRegsMap[TrySU];
1016         assert(LRegs.size() == 1 && "Can't handle this yet!");
1017         unsigned Reg = LRegs[0];
1018         SUnit *LRDef = LiveRegDefs[Reg];
1019         SUnit *NewDef = CopyAndMoveSuccessors(LRDef);
1020         if (!NewDef) {
1021           // Issue expensive cross register class copies.
1022           MVT VT = getPhysicalRegisterVT(LRDef->getNode(), Reg, TII);
1023           const TargetRegisterClass *RC =
1024             TRI->getPhysicalRegisterRegClass(Reg, VT);
1025           const TargetRegisterClass *DestRC = TRI->getCrossCopyRegClass(RC);
1026           if (!DestRC) {
1027             assert(false && "Don't know how to copy this physical register!");
1028             abort();
1029           }
1030           SmallVector<SUnit*, 2> Copies;
1031           InsertCCCopiesAndMoveSuccs(LRDef, Reg, DestRC, RC, Copies);
1032           DOUT << "Adding an edge from SU # " << TrySU->NodeNum
1033                << " to SU #" << Copies.front()->NodeNum << "\n";
1034           AddPred(TrySU, Copies.front(), true, true);
1035           NewDef = Copies.back();
1036         }
1037
1038         DOUT << "Adding an edge from SU # " << NewDef->NodeNum
1039              << " to SU #" << TrySU->NodeNum << "\n";
1040         LiveRegDefs[Reg] = NewDef;
1041         AddPred(NewDef, TrySU, true, true);
1042         TrySU->isAvailable = false;
1043         CurSU = NewDef;
1044       }
1045
1046       if (!CurSU) {
1047         assert(false && "Unable to resolve live physical register dependencies!");
1048         abort();
1049       }
1050     }
1051
1052     // Add the nodes that aren't ready back onto the available list.
1053     for (unsigned i = 0, e = NotReady.size(); i != e; ++i) {
1054       NotReady[i]->isPending = false;
1055       // May no longer be available due to backtracking.
1056       if (NotReady[i]->isAvailable)
1057         AvailableQueue->push(NotReady[i]);
1058     }
1059     NotReady.clear();
1060
1061     if (!CurSU)
1062       Sequence.push_back(0);
1063     else {
1064       ScheduleNodeBottomUp(CurSU, CurCycle);
1065       Sequence.push_back(CurSU);
1066     }
1067     ++CurCycle;
1068   }
1069
1070   // Reverse the order if it is bottom up.
1071   std::reverse(Sequence.begin(), Sequence.end());
1072
1073
1074 #ifndef NDEBUG
1075   // Verify that all SUnits were scheduled.
1076   bool AnyNotSched = false;
1077   unsigned DeadNodes = 0;
1078   unsigned Noops = 0;
1079   for (unsigned i = 0, e = SUnits.size(); i != e; ++i) {
1080     if (!SUnits[i].isScheduled) {
1081       if (SUnits[i].NumPreds == 0 && SUnits[i].NumSuccs == 0) {
1082         ++DeadNodes;
1083         continue;
1084       }
1085       if (!AnyNotSched)
1086         cerr << "*** List scheduling failed! ***\n";
1087       SUnits[i].dump(this);
1088       cerr << "has not been scheduled!\n";
1089       AnyNotSched = true;
1090     }
1091     if (SUnits[i].NumSuccsLeft != 0) {
1092       if (!AnyNotSched)
1093         cerr << "*** List scheduling failed! ***\n";
1094       SUnits[i].dump(this);
1095       cerr << "has successors left!\n";
1096       AnyNotSched = true;
1097     }
1098   }
1099   for (unsigned i = 0, e = Sequence.size(); i != e; ++i)
1100     if (!Sequence[i])
1101       ++Noops;
1102   assert(!AnyNotSched);
1103   assert(Sequence.size() + DeadNodes - Noops == SUnits.size() &&
1104          "The number of nodes scheduled doesn't match the expected number!");
1105 #endif
1106 }
1107
1108 //===----------------------------------------------------------------------===//
1109 //  Top-Down Scheduling
1110 //===----------------------------------------------------------------------===//
1111
1112 /// ReleaseSucc - Decrement the NumPredsLeft count of a successor. Add it to
1113 /// the AvailableQueue if the count reaches zero. Also update its cycle bound.
1114 void ScheduleDAGRRList::ReleaseSucc(SUnit *SU, SUnit *SuccSU, bool isChain) {
1115   --SuccSU->NumPredsLeft;
1116
1117 #ifndef NDEBUG
1118   if (SuccSU->NumPredsLeft < 0) {
1119     cerr << "*** Scheduling failed! ***\n";
1120     SuccSU->dump(this);
1121     cerr << " has been released too many times!\n";
1122     assert(0);
1123   }
1124 #endif
1125
1126   // Compute how many cycles it will be before this actually becomes
1127   // available.  This is the max of the start time of all predecessors plus
1128   // their latencies.
1129   // If this is a token edge, we don't need to wait for the latency of the
1130   // preceeding instruction (e.g. a long-latency load) unless there is also
1131   // some other data dependence.
1132   unsigned PredDoneCycle = SU->Cycle;
1133   if (!isChain)
1134     PredDoneCycle += SU->Latency;
1135   else if (SU->Latency)
1136     PredDoneCycle += 1;
1137   SuccSU->CycleBound = std::max(SuccSU->CycleBound, PredDoneCycle);
1138
1139   if (SuccSU->NumPredsLeft == 0) {
1140     SuccSU->isAvailable = true;
1141     AvailableQueue->push(SuccSU);
1142   }
1143 }
1144
1145
1146 /// ScheduleNodeTopDown - Add the node to the schedule. Decrement the pending
1147 /// count of its successors. If a successor pending count is zero, add it to
1148 /// the Available queue.
1149 void ScheduleDAGRRList::ScheduleNodeTopDown(SUnit *SU, unsigned CurCycle) {
1150   DOUT << "*** Scheduling [" << CurCycle << "]: ";
1151   DEBUG(SU->dump(this));
1152
1153   SU->Cycle = CurCycle;
1154   Sequence.push_back(SU);
1155
1156   // Top down: release successors
1157   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
1158        I != E; ++I)
1159     ReleaseSucc(SU, I->Dep, I->isCtrl);
1160
1161   SU->isScheduled = true;
1162   AvailableQueue->ScheduledNode(SU);
1163 }
1164
1165 /// ListScheduleTopDown - The main loop of list scheduling for top-down
1166 /// schedulers.
1167 void ScheduleDAGRRList::ListScheduleTopDown() {
1168   unsigned CurCycle = 0;
1169
1170   // All leaves to Available queue.
1171   for (unsigned i = 0, e = SUnits.size(); i != e; ++i) {
1172     // It is available if it has no predecessors.
1173     if (SUnits[i].Preds.empty()) {
1174       AvailableQueue->push(&SUnits[i]);
1175       SUnits[i].isAvailable = true;
1176     }
1177   }
1178
1179   // While Available queue is not empty, grab the node with the highest
1180   // priority. If it is not ready put it back.  Schedule the node.
1181   std::vector<SUnit*> NotReady;
1182   Sequence.reserve(SUnits.size());
1183   while (!AvailableQueue->empty()) {
1184     SUnit *CurSU = AvailableQueue->pop();
1185     while (CurSU && CurSU->CycleBound > CurCycle) {
1186       NotReady.push_back(CurSU);
1187       CurSU = AvailableQueue->pop();
1188     }
1189
1190     // Add the nodes that aren't ready back onto the available list.
1191     AvailableQueue->push_all(NotReady);
1192     NotReady.clear();
1193
1194     if (!CurSU)
1195       Sequence.push_back(0);
1196     else {
1197       ScheduleNodeTopDown(CurSU, CurCycle);
1198     }
1199     ++CurCycle;
1200   }
1201
1202
1203 #ifndef NDEBUG
1204   // Verify that all SUnits were scheduled.
1205   bool AnyNotSched = false;
1206   unsigned DeadNodes = 0;
1207   unsigned Noops = 0;
1208   for (unsigned i = 0, e = SUnits.size(); i != e; ++i) {
1209     if (!SUnits[i].isScheduled) {
1210       if (SUnits[i].NumPreds == 0 && SUnits[i].NumSuccs == 0) {
1211         ++DeadNodes;
1212         continue;
1213       }
1214       if (!AnyNotSched)
1215         cerr << "*** List scheduling failed! ***\n";
1216       SUnits[i].dump(this);
1217       cerr << "has not been scheduled!\n";
1218       AnyNotSched = true;
1219     }
1220     if (SUnits[i].NumPredsLeft != 0) {
1221       if (!AnyNotSched)
1222         cerr << "*** List scheduling failed! ***\n";
1223       SUnits[i].dump(this);
1224       cerr << "has predecessors left!\n";
1225       AnyNotSched = true;
1226     }
1227   }
1228   for (unsigned i = 0, e = Sequence.size(); i != e; ++i)
1229     if (!Sequence[i])
1230       ++Noops;
1231   assert(!AnyNotSched);
1232   assert(Sequence.size() + DeadNodes - Noops == SUnits.size() &&
1233          "The number of nodes scheduled doesn't match the expected number!");
1234 #endif
1235 }
1236
1237
1238
1239 //===----------------------------------------------------------------------===//
1240 //                RegReductionPriorityQueue Implementation
1241 //===----------------------------------------------------------------------===//
1242 //
1243 // This is a SchedulingPriorityQueue that schedules using Sethi Ullman numbers
1244 // to reduce register pressure.
1245 //
1246 namespace {
1247   template<class SF>
1248   class RegReductionPriorityQueue;
1249
1250   /// Sorting functions for the Available queue.
1251   struct bu_ls_rr_sort : public std::binary_function<SUnit*, SUnit*, bool> {
1252     RegReductionPriorityQueue<bu_ls_rr_sort> *SPQ;
1253     bu_ls_rr_sort(RegReductionPriorityQueue<bu_ls_rr_sort> *spq) : SPQ(spq) {}
1254     bu_ls_rr_sort(const bu_ls_rr_sort &RHS) : SPQ(RHS.SPQ) {}
1255
1256     bool operator()(const SUnit* left, const SUnit* right) const;
1257   };
1258
1259   struct bu_ls_rr_fast_sort : public std::binary_function<SUnit*, SUnit*, bool>{
1260     RegReductionPriorityQueue<bu_ls_rr_fast_sort> *SPQ;
1261     bu_ls_rr_fast_sort(RegReductionPriorityQueue<bu_ls_rr_fast_sort> *spq)
1262       : SPQ(spq) {}
1263     bu_ls_rr_fast_sort(const bu_ls_rr_fast_sort &RHS) : SPQ(RHS.SPQ) {}
1264
1265     bool operator()(const SUnit* left, const SUnit* right) const;
1266   };
1267
1268   struct td_ls_rr_sort : public std::binary_function<SUnit*, SUnit*, bool> {
1269     RegReductionPriorityQueue<td_ls_rr_sort> *SPQ;
1270     td_ls_rr_sort(RegReductionPriorityQueue<td_ls_rr_sort> *spq) : SPQ(spq) {}
1271     td_ls_rr_sort(const td_ls_rr_sort &RHS) : SPQ(RHS.SPQ) {}
1272
1273     bool operator()(const SUnit* left, const SUnit* right) const;
1274   };
1275 }  // end anonymous namespace
1276
1277 static inline bool isCopyFromLiveIn(const SUnit *SU) {
1278   SDNode *N = SU->getNode();
1279   return N && N->getOpcode() == ISD::CopyFromReg &&
1280     N->getOperand(N->getNumOperands()-1).getValueType() != MVT::Flag;
1281 }
1282
1283 /// CalcNodeBUSethiUllmanNumber - Compute Sethi Ullman number for bottom up
1284 /// scheduling. Smaller number is the higher priority.
1285 static unsigned
1286 CalcNodeBUSethiUllmanNumber(const SUnit *SU, std::vector<unsigned> &SUNumbers) {
1287   unsigned &SethiUllmanNumber = SUNumbers[SU->NodeNum];
1288   if (SethiUllmanNumber != 0)
1289     return SethiUllmanNumber;
1290
1291   unsigned Extra = 0;
1292   for (SUnit::const_pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
1293        I != E; ++I) {
1294     if (I->isCtrl) continue;  // ignore chain preds
1295     SUnit *PredSU = I->Dep;
1296     unsigned PredSethiUllman = CalcNodeBUSethiUllmanNumber(PredSU, SUNumbers);
1297     if (PredSethiUllman > SethiUllmanNumber) {
1298       SethiUllmanNumber = PredSethiUllman;
1299       Extra = 0;
1300     } else if (PredSethiUllman == SethiUllmanNumber && !I->isCtrl)
1301       ++Extra;
1302   }
1303
1304   SethiUllmanNumber += Extra;
1305
1306   if (SethiUllmanNumber == 0)
1307     SethiUllmanNumber = 1;
1308
1309   return SethiUllmanNumber;
1310 }
1311
1312 /// CalcNodeTDSethiUllmanNumber - Compute Sethi Ullman number for top down
1313 /// scheduling. Smaller number is the higher priority.
1314 static unsigned
1315 CalcNodeTDSethiUllmanNumber(const SUnit *SU, std::vector<unsigned> &SUNumbers) {
1316   unsigned &SethiUllmanNumber = SUNumbers[SU->NodeNum];
1317   if (SethiUllmanNumber != 0)
1318     return SethiUllmanNumber;
1319
1320   unsigned Opc = SU->getNode() ? SU->getNode()->getOpcode() : 0;
1321   if (Opc == ISD::TokenFactor || Opc == ISD::CopyToReg)
1322     SethiUllmanNumber = 0xffff;
1323   else if (SU->NumSuccsLeft == 0)
1324     // If SU does not have a use, i.e. it doesn't produce a value that would
1325     // be consumed (e.g. store), then it terminates a chain of computation.
1326     // Give it a small SethiUllman number so it will be scheduled right before
1327     // its predecessors that it doesn't lengthen their live ranges.
1328     SethiUllmanNumber = 0;
1329   else if (SU->NumPredsLeft == 0 &&
1330            (Opc != ISD::CopyFromReg || isCopyFromLiveIn(SU)))
1331     SethiUllmanNumber = 0xffff;
1332   else {
1333     int Extra = 0;
1334     for (SUnit::const_pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
1335          I != E; ++I) {
1336       if (I->isCtrl) continue;  // ignore chain preds
1337       SUnit *PredSU = I->Dep;
1338       unsigned PredSethiUllman = CalcNodeTDSethiUllmanNumber(PredSU, SUNumbers);
1339       if (PredSethiUllman > SethiUllmanNumber) {
1340         SethiUllmanNumber = PredSethiUllman;
1341         Extra = 0;
1342       } else if (PredSethiUllman == SethiUllmanNumber && !I->isCtrl)
1343         ++Extra;
1344     }
1345
1346     SethiUllmanNumber += Extra;
1347   }
1348
1349   return SethiUllmanNumber;
1350 }
1351
1352
1353 namespace {
1354   template<class SF>
1355   class VISIBILITY_HIDDEN RegReductionPriorityQueue
1356    : public SchedulingPriorityQueue {
1357     PriorityQueue<SUnit*, std::vector<SUnit*>, SF> Queue;
1358     unsigned currentQueueId;
1359
1360   public:
1361     RegReductionPriorityQueue() :
1362     Queue(SF(this)), currentQueueId(0) {}
1363
1364     virtual void initNodes(std::vector<SUnit> &sunits) = 0;
1365
1366     virtual void addNode(const SUnit *SU) = 0;
1367
1368     virtual void updateNode(const SUnit *SU) = 0;
1369
1370     virtual void releaseState() = 0;
1371
1372     virtual unsigned getNodePriority(const SUnit *SU) const = 0;
1373
1374     unsigned size() const { return Queue.size(); }
1375
1376     bool empty() const { return Queue.empty(); }
1377
1378     void push(SUnit *U) {
1379       assert(!U->NodeQueueId && "Node in the queue already");
1380       U->NodeQueueId = ++currentQueueId;
1381       Queue.push(U);
1382     }
1383
1384     void push_all(const std::vector<SUnit *> &Nodes) {
1385       for (unsigned i = 0, e = Nodes.size(); i != e; ++i)
1386         push(Nodes[i]);
1387     }
1388
1389     SUnit *pop() {
1390       if (empty()) return NULL;
1391       SUnit *V = Queue.top();
1392       Queue.pop();
1393       V->NodeQueueId = 0;
1394       return V;
1395     }
1396
1397     void remove(SUnit *SU) {
1398       assert(!Queue.empty() && "Queue is empty!");
1399       assert(SU->NodeQueueId != 0 && "Not in queue!");
1400       Queue.erase_one(SU);
1401       SU->NodeQueueId = 0;
1402     }
1403   };
1404
1405   class VISIBILITY_HIDDEN BURegReductionPriorityQueue
1406    : public RegReductionPriorityQueue<bu_ls_rr_sort> {
1407     // SUnits - The SUnits for the current graph.
1408     std::vector<SUnit> *SUnits;
1409
1410     // SethiUllmanNumbers - The SethiUllman number for each node.
1411     std::vector<unsigned> SethiUllmanNumbers;
1412
1413     const TargetInstrInfo *TII;
1414     const TargetRegisterInfo *TRI;
1415     ScheduleDAGRRList *scheduleDAG;
1416
1417   public:
1418     explicit BURegReductionPriorityQueue(const TargetInstrInfo *tii,
1419                                          const TargetRegisterInfo *tri)
1420       : TII(tii), TRI(tri), scheduleDAG(NULL) {}
1421
1422     void initNodes(std::vector<SUnit> &sunits) {
1423       SUnits = &sunits;
1424       // Add pseudo dependency edges for two-address nodes.
1425       AddPseudoTwoAddrDeps();
1426       // Calculate node priorities.
1427       CalculateSethiUllmanNumbers();
1428     }
1429
1430     void addNode(const SUnit *SU) {
1431       unsigned SUSize = SethiUllmanNumbers.size();
1432       if (SUnits->size() > SUSize)
1433         SethiUllmanNumbers.resize(SUSize*2, 0);
1434       CalcNodeBUSethiUllmanNumber(SU, SethiUllmanNumbers);
1435     }
1436
1437     void updateNode(const SUnit *SU) {
1438       SethiUllmanNumbers[SU->NodeNum] = 0;
1439       CalcNodeBUSethiUllmanNumber(SU, SethiUllmanNumbers);
1440     }
1441
1442     void releaseState() {
1443       SUnits = 0;
1444       SethiUllmanNumbers.clear();
1445     }
1446
1447     unsigned getNodePriority(const SUnit *SU) const {
1448       assert(SU->NodeNum < SethiUllmanNumbers.size());
1449       unsigned Opc = SU->getNode() ? SU->getNode()->getOpcode() : 0;
1450       if (Opc == ISD::CopyFromReg && !isCopyFromLiveIn(SU))
1451         // CopyFromReg should be close to its def because it restricts
1452         // allocation choices. But if it is a livein then perhaps we want it
1453         // closer to its uses so it can be coalesced.
1454         return 0xffff;
1455       else if (Opc == ISD::TokenFactor || Opc == ISD::CopyToReg)
1456         // CopyToReg should be close to its uses to facilitate coalescing and
1457         // avoid spilling.
1458         return 0;
1459       else if (Opc == TargetInstrInfo::EXTRACT_SUBREG ||
1460                Opc == TargetInstrInfo::INSERT_SUBREG)
1461         // EXTRACT_SUBREG / INSERT_SUBREG should be close to its use to
1462         // facilitate coalescing.
1463         return 0;
1464       else if (SU->NumSuccs == 0)
1465         // If SU does not have a use, i.e. it doesn't produce a value that would
1466         // be consumed (e.g. store), then it terminates a chain of computation.
1467         // Give it a large SethiUllman number so it will be scheduled right
1468         // before its predecessors that it doesn't lengthen their live ranges.
1469         return 0xffff;
1470       else if (SU->NumPreds == 0)
1471         // If SU does not have a def, schedule it close to its uses because it
1472         // does not lengthen any live ranges.
1473         return 0;
1474       else
1475         return SethiUllmanNumbers[SU->NodeNum];
1476     }
1477
1478     void setScheduleDAG(ScheduleDAGRRList *scheduleDag) {
1479       scheduleDAG = scheduleDag;
1480     }
1481
1482   private:
1483     bool canClobber(const SUnit *SU, const SUnit *Op);
1484     void AddPseudoTwoAddrDeps();
1485     void CalculateSethiUllmanNumbers();
1486   };
1487
1488
1489   class VISIBILITY_HIDDEN BURegReductionFastPriorityQueue
1490    : public RegReductionPriorityQueue<bu_ls_rr_fast_sort> {
1491     // SUnits - The SUnits for the current graph.
1492     const std::vector<SUnit> *SUnits;
1493
1494     // SethiUllmanNumbers - The SethiUllman number for each node.
1495     std::vector<unsigned> SethiUllmanNumbers;
1496   public:
1497     explicit BURegReductionFastPriorityQueue() {}
1498
1499     void initNodes(std::vector<SUnit> &sunits) {
1500       SUnits = &sunits;
1501       // Calculate node priorities.
1502       CalculateSethiUllmanNumbers();
1503     }
1504
1505     void addNode(const SUnit *SU) {
1506       unsigned SUSize = SethiUllmanNumbers.size();
1507       if (SUnits->size() > SUSize)
1508         SethiUllmanNumbers.resize(SUSize*2, 0);
1509       CalcNodeBUSethiUllmanNumber(SU, SethiUllmanNumbers);
1510     }
1511
1512     void updateNode(const SUnit *SU) {
1513       SethiUllmanNumbers[SU->NodeNum] = 0;
1514       CalcNodeBUSethiUllmanNumber(SU, SethiUllmanNumbers);
1515     }
1516
1517     void releaseState() {
1518       SUnits = 0;
1519       SethiUllmanNumbers.clear();
1520     }
1521
1522     unsigned getNodePriority(const SUnit *SU) const {
1523       return SethiUllmanNumbers[SU->NodeNum];
1524     }
1525
1526   private:
1527     void CalculateSethiUllmanNumbers();
1528   };
1529
1530
1531   class VISIBILITY_HIDDEN TDRegReductionPriorityQueue
1532    : public RegReductionPriorityQueue<td_ls_rr_sort> {
1533     // SUnits - The SUnits for the current graph.
1534     const std::vector<SUnit> *SUnits;
1535
1536     // SethiUllmanNumbers - The SethiUllman number for each node.
1537     std::vector<unsigned> SethiUllmanNumbers;
1538
1539   public:
1540     TDRegReductionPriorityQueue() {}
1541
1542     void initNodes(std::vector<SUnit> &sunits) {
1543       SUnits = &sunits;
1544       // Calculate node priorities.
1545       CalculateSethiUllmanNumbers();
1546     }
1547
1548     void addNode(const SUnit *SU) {
1549       unsigned SUSize = SethiUllmanNumbers.size();
1550       if (SUnits->size() > SUSize)
1551         SethiUllmanNumbers.resize(SUSize*2, 0);
1552       CalcNodeTDSethiUllmanNumber(SU, SethiUllmanNumbers);
1553     }
1554
1555     void updateNode(const SUnit *SU) {
1556       SethiUllmanNumbers[SU->NodeNum] = 0;
1557       CalcNodeTDSethiUllmanNumber(SU, SethiUllmanNumbers);
1558     }
1559
1560     void releaseState() {
1561       SUnits = 0;
1562       SethiUllmanNumbers.clear();
1563     }
1564
1565     unsigned getNodePriority(const SUnit *SU) const {
1566       assert(SU->NodeNum < SethiUllmanNumbers.size());
1567       return SethiUllmanNumbers[SU->NodeNum];
1568     }
1569
1570   private:
1571     void CalculateSethiUllmanNumbers();
1572   };
1573 }
1574
1575 /// closestSucc - Returns the scheduled cycle of the successor which is
1576 /// closet to the current cycle.
1577 static unsigned closestSucc(const SUnit *SU) {
1578   unsigned MaxCycle = 0;
1579   for (SUnit::const_succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
1580        I != E; ++I) {
1581     unsigned Cycle = I->Dep->Cycle;
1582     // If there are bunch of CopyToRegs stacked up, they should be considered
1583     // to be at the same position.
1584     if (I->Dep->getNode() && I->Dep->getNode()->getOpcode() == ISD::CopyToReg)
1585       Cycle = closestSucc(I->Dep)+1;
1586     if (Cycle > MaxCycle)
1587       MaxCycle = Cycle;
1588   }
1589   return MaxCycle;
1590 }
1591
1592 /// calcMaxScratches - Returns an cost estimate of the worse case requirement
1593 /// for scratch registers. Live-in operands and live-out results don't count
1594 /// since they are "fixed".
1595 static unsigned calcMaxScratches(const SUnit *SU) {
1596   unsigned Scratches = 0;
1597   for (SUnit::const_pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
1598        I != E; ++I) {
1599     if (I->isCtrl) continue;  // ignore chain preds
1600     if (!I->Dep->getNode() || I->Dep->getNode()->getOpcode() != ISD::CopyFromReg)
1601       Scratches++;
1602   }
1603   for (SUnit::const_succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
1604        I != E; ++I) {
1605     if (I->isCtrl) continue;  // ignore chain succs
1606     if (!I->Dep->getNode() || I->Dep->getNode()->getOpcode() != ISD::CopyToReg)
1607       Scratches += 10;
1608   }
1609   return Scratches;
1610 }
1611
1612 // Bottom up
1613 bool bu_ls_rr_sort::operator()(const SUnit *left, const SUnit *right) const {
1614   unsigned LPriority = SPQ->getNodePriority(left);
1615   unsigned RPriority = SPQ->getNodePriority(right);
1616   if (LPriority != RPriority)
1617     return LPriority > RPriority;
1618
1619   // Try schedule def + use closer when Sethi-Ullman numbers are the same.
1620   // e.g.
1621   // t1 = op t2, c1
1622   // t3 = op t4, c2
1623   //
1624   // and the following instructions are both ready.
1625   // t2 = op c3
1626   // t4 = op c4
1627   //
1628   // Then schedule t2 = op first.
1629   // i.e.
1630   // t4 = op c4
1631   // t2 = op c3
1632   // t1 = op t2, c1
1633   // t3 = op t4, c2
1634   //
1635   // This creates more short live intervals.
1636   unsigned LDist = closestSucc(left);
1637   unsigned RDist = closestSucc(right);
1638   if (LDist != RDist)
1639     return LDist < RDist;
1640
1641   // Intuitively, it's good to push down instructions whose results are
1642   // liveout so their long live ranges won't conflict with other values
1643   // which are needed inside the BB. Further prioritize liveout instructions
1644   // by the number of operands which are calculated within the BB.
1645   unsigned LScratch = calcMaxScratches(left);
1646   unsigned RScratch = calcMaxScratches(right);
1647   if (LScratch != RScratch)
1648     return LScratch > RScratch;
1649
1650   if (left->Height != right->Height)
1651     return left->Height > right->Height;
1652
1653   if (left->Depth != right->Depth)
1654     return left->Depth < right->Depth;
1655
1656   if (left->CycleBound != right->CycleBound)
1657     return left->CycleBound > right->CycleBound;
1658
1659   assert(left->NodeQueueId && right->NodeQueueId &&
1660          "NodeQueueId cannot be zero");
1661   return (left->NodeQueueId > right->NodeQueueId);
1662 }
1663
1664 bool
1665 bu_ls_rr_fast_sort::operator()(const SUnit *left, const SUnit *right) const {
1666   unsigned LPriority = SPQ->getNodePriority(left);
1667   unsigned RPriority = SPQ->getNodePriority(right);
1668   if (LPriority != RPriority)
1669     return LPriority > RPriority;
1670   assert(left->NodeQueueId && right->NodeQueueId &&
1671          "NodeQueueId cannot be zero");
1672   return (left->NodeQueueId > right->NodeQueueId);
1673 }
1674
1675 bool
1676 BURegReductionPriorityQueue::canClobber(const SUnit *SU, const SUnit *Op) {
1677   if (SU->isTwoAddress) {
1678     unsigned Opc = SU->getNode()->getMachineOpcode();
1679     const TargetInstrDesc &TID = TII->get(Opc);
1680     unsigned NumRes = TID.getNumDefs();
1681     unsigned NumOps = TID.getNumOperands() - NumRes;
1682     for (unsigned i = 0; i != NumOps; ++i) {
1683       if (TID.getOperandConstraint(i+NumRes, TOI::TIED_TO) != -1) {
1684         SDNode *DU = SU->getNode()->getOperand(i).getNode();
1685         if (DU->getNodeId() != -1 &&
1686             Op->OrigNode == &(*SUnits)[DU->getNodeId()])
1687           return true;
1688       }
1689     }
1690   }
1691   return false;
1692 }
1693
1694
1695 /// hasCopyToRegUse - Return true if SU has a value successor that is a
1696 /// CopyToReg node.
1697 static bool hasCopyToRegUse(const SUnit *SU) {
1698   for (SUnit::const_succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
1699        I != E; ++I) {
1700     if (I->isCtrl) continue;
1701     const SUnit *SuccSU = I->Dep;
1702     if (SuccSU->getNode() && SuccSU->getNode()->getOpcode() == ISD::CopyToReg)
1703       return true;
1704   }
1705   return false;
1706 }
1707
1708 /// canClobberPhysRegDefs - True if SU would clobber one of SuccSU's
1709 /// physical register defs.
1710 static bool canClobberPhysRegDefs(const SUnit *SuccSU, const SUnit *SU,
1711                                   const TargetInstrInfo *TII,
1712                                   const TargetRegisterInfo *TRI) {
1713   SDNode *N = SuccSU->getNode();
1714   unsigned NumDefs = TII->get(N->getMachineOpcode()).getNumDefs();
1715   const unsigned *ImpDefs = TII->get(N->getMachineOpcode()).getImplicitDefs();
1716   assert(ImpDefs && "Caller should check hasPhysRegDefs");
1717   const unsigned *SUImpDefs =
1718     TII->get(SU->getNode()->getMachineOpcode()).getImplicitDefs();
1719   if (!SUImpDefs)
1720     return false;
1721   for (unsigned i = NumDefs, e = N->getNumValues(); i != e; ++i) {
1722     MVT VT = N->getValueType(i);
1723     if (VT == MVT::Flag || VT == MVT::Other)
1724       continue;
1725     if (!N->hasAnyUseOfValue(i))
1726       continue;
1727     unsigned Reg = ImpDefs[i - NumDefs];
1728     for (;*SUImpDefs; ++SUImpDefs) {
1729       unsigned SUReg = *SUImpDefs;
1730       if (TRI->regsOverlap(Reg, SUReg))
1731         return true;
1732     }
1733   }
1734   return false;
1735 }
1736
1737 /// AddPseudoTwoAddrDeps - If two nodes share an operand and one of them uses
1738 /// it as a def&use operand. Add a pseudo control edge from it to the other
1739 /// node (if it won't create a cycle) so the two-address one will be scheduled
1740 /// first (lower in the schedule). If both nodes are two-address, favor the
1741 /// one that has a CopyToReg use (more likely to be a loop induction update).
1742 /// If both are two-address, but one is commutable while the other is not
1743 /// commutable, favor the one that's not commutable.
1744 void BURegReductionPriorityQueue::AddPseudoTwoAddrDeps() {
1745   for (unsigned i = 0, e = SUnits->size(); i != e; ++i) {
1746     SUnit *SU = &(*SUnits)[i];
1747     if (!SU->isTwoAddress)
1748       continue;
1749
1750     SDNode *Node = SU->getNode();
1751     if (!Node || !Node->isMachineOpcode() || SU->getNode()->getFlaggedNode())
1752       continue;
1753
1754     unsigned Opc = Node->getMachineOpcode();
1755     const TargetInstrDesc &TID = TII->get(Opc);
1756     unsigned NumRes = TID.getNumDefs();
1757     unsigned NumOps = TID.getNumOperands() - NumRes;
1758     for (unsigned j = 0; j != NumOps; ++j) {
1759       if (TID.getOperandConstraint(j+NumRes, TOI::TIED_TO) != -1) {
1760         SDNode *DU = SU->getNode()->getOperand(j).getNode();
1761         if (DU->getNodeId() == -1)
1762           continue;
1763         const SUnit *DUSU = &(*SUnits)[DU->getNodeId()];
1764         if (!DUSU) continue;
1765         for (SUnit::const_succ_iterator I = DUSU->Succs.begin(),
1766              E = DUSU->Succs.end(); I != E; ++I) {
1767           if (I->isCtrl) continue;
1768           SUnit *SuccSU = I->Dep;
1769           if (SuccSU == SU)
1770             continue;
1771           // Be conservative. Ignore if nodes aren't at roughly the same
1772           // depth and height.
1773           if (SuccSU->Height < SU->Height && (SU->Height - SuccSU->Height) > 1)
1774             continue;
1775           if (!SuccSU->getNode() || !SuccSU->getNode()->isMachineOpcode())
1776             continue;
1777           // Don't constrain nodes with physical register defs if the
1778           // predecessor can clobber them.
1779           if (SuccSU->hasPhysRegDefs) {
1780             if (canClobberPhysRegDefs(SuccSU, SU, TII, TRI))
1781               continue;
1782           }
1783           // Don't constraint extract_subreg / insert_subreg these may be
1784           // coalesced away. We don't them close to their uses.
1785           unsigned SuccOpc = SuccSU->getNode()->getMachineOpcode();
1786           if (SuccOpc == TargetInstrInfo::EXTRACT_SUBREG ||
1787               SuccOpc == TargetInstrInfo::INSERT_SUBREG)
1788             continue;
1789           if ((!canClobber(SuccSU, DUSU) ||
1790                (hasCopyToRegUse(SU) && !hasCopyToRegUse(SuccSU)) ||
1791                (!SU->isCommutable && SuccSU->isCommutable)) &&
1792               !scheduleDAG->IsReachable(SuccSU, SU)) {
1793             DOUT << "Adding an edge from SU # " << SU->NodeNum
1794                  << " to SU #" << SuccSU->NodeNum << "\n";
1795             scheduleDAG->AddPred(SU, SuccSU, true, true);
1796           }
1797         }
1798       }
1799     }
1800   }
1801 }
1802
1803 /// CalculateSethiUllmanNumbers - Calculate Sethi-Ullman numbers of all
1804 /// scheduling units.
1805 void BURegReductionPriorityQueue::CalculateSethiUllmanNumbers() {
1806   SethiUllmanNumbers.assign(SUnits->size(), 0);
1807
1808   for (unsigned i = 0, e = SUnits->size(); i != e; ++i)
1809     CalcNodeBUSethiUllmanNumber(&(*SUnits)[i], SethiUllmanNumbers);
1810 }
1811 void BURegReductionFastPriorityQueue::CalculateSethiUllmanNumbers() {
1812   SethiUllmanNumbers.assign(SUnits->size(), 0);
1813
1814   for (unsigned i = 0, e = SUnits->size(); i != e; ++i)
1815     CalcNodeBUSethiUllmanNumber(&(*SUnits)[i], SethiUllmanNumbers);
1816 }
1817
1818 /// LimitedSumOfUnscheduledPredsOfSuccs - Compute the sum of the unscheduled
1819 /// predecessors of the successors of the SUnit SU. Stop when the provided
1820 /// limit is exceeded.
1821 static unsigned LimitedSumOfUnscheduledPredsOfSuccs(const SUnit *SU,
1822                                                     unsigned Limit) {
1823   unsigned Sum = 0;
1824   for (SUnit::const_succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
1825        I != E; ++I) {
1826     const SUnit *SuccSU = I->Dep;
1827     for (SUnit::const_pred_iterator II = SuccSU->Preds.begin(),
1828          EE = SuccSU->Preds.end(); II != EE; ++II) {
1829       SUnit *PredSU = II->Dep;
1830       if (!PredSU->isScheduled)
1831         if (++Sum > Limit)
1832           return Sum;
1833     }
1834   }
1835   return Sum;
1836 }
1837
1838
1839 // Top down
1840 bool td_ls_rr_sort::operator()(const SUnit *left, const SUnit *right) const {
1841   unsigned LPriority = SPQ->getNodePriority(left);
1842   unsigned RPriority = SPQ->getNodePriority(right);
1843   bool LIsTarget = left->getNode() && left->getNode()->isMachineOpcode();
1844   bool RIsTarget = right->getNode() && right->getNode()->isMachineOpcode();
1845   bool LIsFloater = LIsTarget && left->NumPreds == 0;
1846   bool RIsFloater = RIsTarget && right->NumPreds == 0;
1847   unsigned LBonus = (LimitedSumOfUnscheduledPredsOfSuccs(left,1) == 1) ? 2 : 0;
1848   unsigned RBonus = (LimitedSumOfUnscheduledPredsOfSuccs(right,1) == 1) ? 2 : 0;
1849
1850   if (left->NumSuccs == 0 && right->NumSuccs != 0)
1851     return false;
1852   else if (left->NumSuccs != 0 && right->NumSuccs == 0)
1853     return true;
1854
1855   if (LIsFloater)
1856     LBonus -= 2;
1857   if (RIsFloater)
1858     RBonus -= 2;
1859   if (left->NumSuccs == 1)
1860     LBonus += 2;
1861   if (right->NumSuccs == 1)
1862     RBonus += 2;
1863
1864   if (LPriority+LBonus != RPriority+RBonus)
1865     return LPriority+LBonus < RPriority+RBonus;
1866
1867   if (left->Depth != right->Depth)
1868     return left->Depth < right->Depth;
1869
1870   if (left->NumSuccsLeft != right->NumSuccsLeft)
1871     return left->NumSuccsLeft > right->NumSuccsLeft;
1872
1873   if (left->CycleBound != right->CycleBound)
1874     return left->CycleBound > right->CycleBound;
1875
1876   assert(left->NodeQueueId && right->NodeQueueId &&
1877          "NodeQueueId cannot be zero");
1878   return (left->NodeQueueId > right->NodeQueueId);
1879 }
1880
1881 /// CalculateSethiUllmanNumbers - Calculate Sethi-Ullman numbers of all
1882 /// scheduling units.
1883 void TDRegReductionPriorityQueue::CalculateSethiUllmanNumbers() {
1884   SethiUllmanNumbers.assign(SUnits->size(), 0);
1885
1886   for (unsigned i = 0, e = SUnits->size(); i != e; ++i)
1887     CalcNodeTDSethiUllmanNumber(&(*SUnits)[i], SethiUllmanNumbers);
1888 }
1889
1890 //===----------------------------------------------------------------------===//
1891 //                         Public Constructor Functions
1892 //===----------------------------------------------------------------------===//
1893
1894 llvm::ScheduleDAG* llvm::createBURRListDAGScheduler(SelectionDAGISel *IS,
1895                                                     SelectionDAG *DAG,
1896                                                     const TargetMachine *TM,
1897                                                     MachineBasicBlock *BB,
1898                                                     bool Fast) {
1899   if (Fast)
1900     return new ScheduleDAGRRList(DAG, BB, *TM, true, true,
1901                                  new BURegReductionFastPriorityQueue());
1902
1903   const TargetInstrInfo *TII = TM->getInstrInfo();
1904   const TargetRegisterInfo *TRI = TM->getRegisterInfo();
1905
1906   BURegReductionPriorityQueue *PQ = new BURegReductionPriorityQueue(TII, TRI);
1907
1908   ScheduleDAGRRList *SD =
1909     new ScheduleDAGRRList(DAG, BB, *TM, true, false, PQ);
1910   PQ->setScheduleDAG(SD);
1911   return SD;
1912 }
1913
1914 llvm::ScheduleDAG* llvm::createTDRRListDAGScheduler(SelectionDAGISel *IS,
1915                                                     SelectionDAG *DAG,
1916                                                     const TargetMachine *TM,
1917                                                     MachineBasicBlock *BB,
1918                                                     bool Fast) {
1919   return new ScheduleDAGRRList(DAG, BB, *TM, false, Fast,
1920                                new TDRegReductionPriorityQueue());
1921 }