lib/CodeGen/SelectionDAG/SelectionDAGBuilder.h

   1 //===-- SelectionDAGBuilder.h - Selection-DAG building --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements routines for translating from LLVM IR into SelectionDAG IR.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #ifndef SELECTIONDAGBUILDER_H
  15 #define SELECTIONDAGBUILDER_H
  16
  17 #include "llvm/ADT/APInt.h"
  18 #include "llvm/ADT/DenseMap.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/CodeGen/SelectionDAGNodes.h"
  21 #include "llvm/CodeGen/ValueTypes.h"
  22 #include "llvm/IR/Constants.h"
  23 #include "llvm/Support/CallSite.h"
  24 #include "llvm/Support/ErrorHandling.h"
  25 #include <vector>
  26
  27 namespace llvm {
  28
  29 class AliasAnalysis;
  30 class AllocaInst;
  31 class BasicBlock;
  32 class BitCastInst;
  33 class BranchInst;
  34 class CallInst;
  35 class DbgValueInst;
  36 class ExtractElementInst;
  37 class ExtractValueInst;
  38 class FCmpInst;
  39 class FPExtInst;
  40 class FPToSIInst;
  41 class FPToUIInst;
  42 class FPTruncInst;
  43 class Function;
  44 class FunctionLoweringInfo;
  45 class GetElementPtrInst;
  46 class GCFunctionInfo;
  47 class ICmpInst;
  48 class IntToPtrInst;
  49 class IndirectBrInst;
  50 class InvokeInst;
  51 class InsertElementInst;
  52 class InsertValueInst;
  53 class Instruction;
  54 class LoadInst;
  55 class MachineBasicBlock;
  56 class MachineInstr;
  57 class MachineRegisterInfo;
  58 class MDNode;
  59 class PHINode;
  60 class PtrToIntInst;
  61 class ReturnInst;
  62 class SDDbgValue;
  63 class SExtInst;
  64 class SelectInst;
  65 class ShuffleVectorInst;
  66 class SIToFPInst;
  67 class StoreInst;
  68 class SwitchInst;
  69 class DataLayout;
  70 class TargetLibraryInfo;
  71 class TargetLowering;
  72 class TruncInst;
  73 class UIToFPInst;
  74 class UnreachableInst;
  75 class VAArgInst;
  76 class ZExtInst;
  77
  78 //===----------------------------------------------------------------------===//
  79 /// SelectionDAGBuilder - This is the common target-independent lowering
  80 /// implementation that is parameterized by a TargetLowering object.
  81 ///
  82 class SelectionDAGBuilder {
  83   /// CurInst - The current instruction being visited
  84   const Instruction *CurInst;
  85
  86   DenseMap<const Value*, SDValue> NodeMap;
  87
  88   /// UnusedArgNodeMap - Maps argument value for unused arguments. This is used
  89   /// to preserve debug information for incoming arguments.
  90   DenseMap<const Value*, SDValue> UnusedArgNodeMap;
  91
  92   /// DanglingDebugInfo - Helper type for DanglingDebugInfoMap.
  93   class DanglingDebugInfo {
  94     const DbgValueInst* DI;
  95     DebugLoc dl;
  96     unsigned SDNodeOrder;
  97   public:
  98     DanglingDebugInfo() : DI(0), dl(DebugLoc()), SDNodeOrder(0) { }
  99     DanglingDebugInfo(const DbgValueInst *di, DebugLoc DL, unsigned SDNO) :
 100       DI(di), dl(DL), SDNodeOrder(SDNO) { }
 101     const DbgValueInst* getDI() { return DI; }
 102     DebugLoc getdl() { return dl; }
 103     unsigned getSDNodeOrder() { return SDNodeOrder; }
 104   };
 105
 106   /// DanglingDebugInfoMap - Keeps track of dbg_values for which we have not
 107   /// yet seen the referent.  We defer handling these until we do see it.
 108   DenseMap<const Value*, DanglingDebugInfo> DanglingDebugInfoMap;
 109
 110 public:
 111   /// PendingLoads - Loads are not emitted to the program immediately.  We bunch
 112   /// them up and then emit token factor nodes when possible.  This allows us to
 113   /// get simple disambiguation between loads without worrying about alias
 114   /// analysis.
 115   SmallVector<SDValue, 8> PendingLoads;
 116 private:
 117
 118   /// PendingExports - CopyToReg nodes that copy values to virtual registers
 119   /// for export to other blocks need to be emitted before any terminator
 120   /// instruction, but they have no other ordering requirements. We bunch them
 121   /// up and the emit a single tokenfactor for them just before terminator
 122   /// instructions.
 123   SmallVector<SDValue, 8> PendingExports;
 124
 125   /// SDNodeOrder - A unique monotonically increasing number used to order the
 126   /// SDNodes we create.
 127   unsigned SDNodeOrder;
 128
 129   /// Case - A struct to record the Value for a switch case, and the
 130   /// case's target basic block.
 131   struct Case {
 132     const Constant *Low;
 133     const Constant *High;
 134     MachineBasicBlock* BB;
 135     uint32_t ExtraWeight;
 136
 137     Case() : Low(0), High(0), BB(0), ExtraWeight(0) { }
 138     Case(const Constant *low, const Constant *high, MachineBasicBlock *bb,
 139          uint32_t extraweight) : Low(low), High(high), BB(bb),
 140          ExtraWeight(extraweight) { }
 141
 142     APInt size() const {
 143       const APInt &rHigh = cast<ConstantInt>(High)->getValue();
 144       const APInt &rLow  = cast<ConstantInt>(Low)->getValue();
 145       return (rHigh - rLow + 1ULL);
 146     }
 147   };
 148
 149   struct CaseBits {
 150     uint64_t Mask;
 151     MachineBasicBlock* BB;
 152     unsigned Bits;
 153     uint32_t ExtraWeight;
 154
 155     CaseBits(uint64_t mask, MachineBasicBlock* bb, unsigned bits,
 156              uint32_t Weight):
 157       Mask(mask), BB(bb), Bits(bits), ExtraWeight(Weight) { }
 158   };
 159
 160   typedef std::vector<Case>           CaseVector;
 161   typedef std::vector<CaseBits>       CaseBitsVector;
 162   typedef CaseVector::iterator        CaseItr;
 163   typedef std::pair<CaseItr, CaseItr> CaseRange;
 164
 165   /// CaseRec - A struct with ctor used in lowering switches to a binary tree
 166   /// of conditional branches.
 167   struct CaseRec {
 168     CaseRec(MachineBasicBlock *bb, const Constant *lt, const Constant *ge,
 169             CaseRange r) :
 170     CaseBB(bb), LT(lt), GE(ge), Range(r) {}
 171
 172     /// CaseBB - The MBB in which to emit the compare and branch
 173     MachineBasicBlock *CaseBB;
 174     /// LT, GE - If nonzero, we know the current case value must be less-than or
 175     /// greater-than-or-equal-to these Constants.
 176     const Constant *LT;
 177     const Constant *GE;
 178     /// Range - A pair of iterators representing the range of case values to be
 179     /// processed at this point in the binary search tree.
 180     CaseRange Range;
 181   };
 182
 183   typedef std::vector<CaseRec> CaseRecVector;
 184
 185   struct CaseBitsCmp {
 186     bool operator()(const CaseBits &C1, const CaseBits &C2) {
 187       return C1.Bits > C2.Bits;
 188     }
 189   };
 190
 191   size_t Clusterify(CaseVector &Cases, const SwitchInst &SI);
 192
 193   /// CaseBlock - This structure is used to communicate between
 194   /// SelectionDAGBuilder and SDISel for the code generation of additional basic
 195   /// blocks needed by multi-case switch statements.
 196   struct CaseBlock {
 197     CaseBlock(ISD::CondCode cc, const Value *cmplhs, const Value *cmprhs,
 198               const Value *cmpmiddle,
 199               MachineBasicBlock *truebb, MachineBasicBlock *falsebb,
 200               MachineBasicBlock *me,
 201               uint32_t trueweight = 0, uint32_t falseweight = 0)
 202       : CC(cc), CmpLHS(cmplhs), CmpMHS(cmpmiddle), CmpRHS(cmprhs),
 203         TrueBB(truebb), FalseBB(falsebb), ThisBB(me),
 204         TrueWeight(trueweight), FalseWeight(falseweight) { }
 205
 206     // CC - the condition code to use for the case block's setcc node
 207     ISD::CondCode CC;
 208
 209     // CmpLHS/CmpRHS/CmpMHS - The LHS/MHS/RHS of the comparison to emit.
 210     // Emit by default LHS op RHS. MHS is used for range comparisons:
 211     // If MHS is not null: (LHS <= MHS) and (MHS <= RHS).
 212     const Value *CmpLHS, *CmpMHS, *CmpRHS;
 213
 214     // TrueBB/FalseBB - the block to branch to if the setcc is true/false.
 215     MachineBasicBlock *TrueBB, *FalseBB;
 216
 217     // ThisBB - the block into which to emit the code for the setcc and branches
 218     MachineBasicBlock *ThisBB;
 219
 220     // TrueWeight/FalseWeight - branch weights.
 221     uint32_t TrueWeight, FalseWeight;
 222   };
 223
 224   struct JumpTable {
 225     JumpTable(unsigned R, unsigned J, MachineBasicBlock *M,
 226               MachineBasicBlock *D): Reg(R), JTI(J), MBB(M), Default(D) {}
 227
 228     /// Reg - the virtual register containing the index of the jump table entry
 229     //. to jump to.
 230     unsigned Reg;
 231     /// JTI - the JumpTableIndex for this jump table in the function.
 232     unsigned JTI;
 233     /// MBB - the MBB into which to emit the code for the indirect jump.
 234     MachineBasicBlock *MBB;
 235     /// Default - the MBB of the default bb, which is a successor of the range
 236     /// check MBB.  This is when updating PHI nodes in successors.
 237     MachineBasicBlock *Default;
 238   };
 239   struct JumpTableHeader {
 240     JumpTableHeader(APInt F, APInt L, const Value *SV, MachineBasicBlock *H,
 241                     bool E = false):
 242       First(F), Last(L), SValue(SV), HeaderBB(H), Emitted(E) {}
 243     APInt First;
 244     APInt Last;
 245     const Value *SValue;
 246     MachineBasicBlock *HeaderBB;
 247     bool Emitted;
 248   };
 249   typedef std::pair<JumpTableHeader, JumpTable> JumpTableBlock;
 250
 251   struct BitTestCase {
 252     BitTestCase(uint64_t M, MachineBasicBlock* T, MachineBasicBlock* Tr,
 253                 uint32_t Weight):
 254       Mask(M), ThisBB(T), TargetBB(Tr), ExtraWeight(Weight) { }
 255     uint64_t Mask;
 256     MachineBasicBlock *ThisBB;
 257     MachineBasicBlock *TargetBB;
 258     uint32_t ExtraWeight;
 259   };
 260
 261   typedef SmallVector<BitTestCase, 3> BitTestInfo;
 262
 263   struct BitTestBlock {
 264     BitTestBlock(APInt F, APInt R, const Value* SV,
 265                  unsigned Rg, MVT RgVT, bool E,
 266                  MachineBasicBlock* P, MachineBasicBlock* D,
 267                  const BitTestInfo& C):
 268       First(F), Range(R), SValue(SV), Reg(Rg), RegVT(RgVT), Emitted(E),
 269       Parent(P), Default(D), Cases(C) { }
 270     APInt First;
 271     APInt Range;
 272     const Value *SValue;
 273     unsigned Reg;
 274     MVT RegVT;
 275     bool Emitted;
 276     MachineBasicBlock *Parent;
 277     MachineBasicBlock *Default;
 278     BitTestInfo Cases;
 279   };
 280
 281 public:
 282   // TLI - This is information that describes the available target features we
 283   // need for lowering.  This indicates when operations are unavailable,
 284   // implemented with a libcall, etc.
 285   const TargetMachine &TM;
 286   const TargetLowering &TLI;
 287   SelectionDAG &DAG;
 288   const DataLayout *TD;
 289   AliasAnalysis *AA;
 290   const TargetLibraryInfo *LibInfo;
 291
 292   /// SwitchCases - Vector of CaseBlock structures used to communicate
 293   /// SwitchInst code generation information.
 294   std::vector<CaseBlock> SwitchCases;
 295   /// JTCases - Vector of JumpTable structures used to communicate
 296   /// SwitchInst code generation information.
 297   std::vector<JumpTableBlock> JTCases;
 298   /// BitTestCases - Vector of BitTestBlock structures used to communicate
 299   /// SwitchInst code generation information.
 300   std::vector<BitTestBlock> BitTestCases;
 301
 302   // Emit PHI-node-operand constants only once even if used by multiple
 303   // PHI nodes.
 304   DenseMap<const Constant *, unsigned> ConstantsOut;
 305
 306   /// FuncInfo - Information about the function as a whole.
 307   ///
 308   FunctionLoweringInfo &FuncInfo;
 309
 310   /// OptLevel - What optimization level we're generating code for.
 311   ///
 312   CodeGenOpt::Level OptLevel;
 313
 314   /// GFI - Garbage collection metadata for the function.
 315   GCFunctionInfo *GFI;
 316
 317   /// LPadToCallSiteMap - Map a landing pad to the call site indexes.
 318   DenseMap<MachineBasicBlock*, SmallVector<unsigned, 4> > LPadToCallSiteMap;
 319
 320   /// HasTailCall - This is set to true if a call in the current
 321   /// block has been translated as a tail call. In this case,
 322   /// no subsequent DAG nodes should be created.
 323   ///
 324   bool HasTailCall;
 325
 326   LLVMContext *Context;
 327
 328   SelectionDAGBuilder(SelectionDAG &dag, FunctionLoweringInfo &funcinfo,
 329                       CodeGenOpt::Level ol)
 330     : CurInst(NULL), SDNodeOrder(0), TM(dag.getTarget()),
 331       TLI(dag.getTargetLoweringInfo()),
 332       DAG(dag), FuncInfo(funcinfo), OptLevel(ol),
 333       HasTailCall(false) {
 334   }
 335
 336   void init(GCFunctionInfo *gfi, AliasAnalysis &aa,
 337             const TargetLibraryInfo *li);
 338
 339   /// clear - Clear out the current SelectionDAG and the associated
 340   /// state and prepare this SelectionDAGBuilder object to be used
 341   /// for a new block. This doesn't clear out information about
 342   /// additional blocks that are needed to complete switch lowering
 343   /// or PHI node updating; that information is cleared out as it is
 344   /// consumed.
 345   void clear();
 346
 347   /// clearDanglingDebugInfo - Clear the dangling debug information
 348   /// map. This function is separated from the clear so that debug
 349   /// information that is dangling in a basic block can be properly
 350   /// resolved in a different basic block. This allows the
 351   /// SelectionDAG to resolve dangling debug information attached
 352   /// to PHI nodes.
 353   void clearDanglingDebugInfo();
 354
 355   /// getRoot - Return the current virtual root of the Selection DAG,
 356   /// flushing any PendingLoad items. This must be done before emitting
 357   /// a store or any other node that may need to be ordered after any
 358   /// prior load instructions.
 359   ///
 360   SDValue getRoot();
 361
 362   /// getControlRoot - Similar to getRoot, but instead of flushing all the
 363   /// PendingLoad items, flush all the PendingExports items. It is necessary
 364   /// to do this before emitting a terminator instruction.
 365   ///
 366   SDValue getControlRoot();
 367
 368   SDLoc getCurSDLoc() const {
 369     assert(CurInst && "CurInst NULL");
 370     return SDLoc(CurInst, SDNodeOrder);
 371   }
 372
 373   DebugLoc getCurDebugLoc() const {
 374     return CurInst ? CurInst->getDebugLoc() : DebugLoc();
 375   }
 376
 377   unsigned getSDNodeOrder() const { return SDNodeOrder; }
 378
 379   void CopyValueToVirtualRegister(const Value *V, unsigned Reg);
 380
 381   /// AssignOrderingToNode - Assign an ordering to the node. The order is gotten
 382   /// from how the code appeared in the source. The ordering is used by the
 383   /// scheduler to effectively turn off scheduling.
 384   void AssignOrderingToNode(const SDNode *Node);
 385
 386   void visit(const Instruction &I);
 387
 388   void visit(unsigned Opcode, const User &I);
 389
 390   // resolveDanglingDebugInfo - if we saw an earlier dbg_value referring to V,
 391   // generate the debug data structures now that we've seen its definition.
 392   void resolveDanglingDebugInfo(const Value *V, SDValue Val);
 393   SDValue getValue(const Value *V);
 394   SDValue getNonRegisterValue(const Value *V);
 395   SDValue getValueImpl(const Value *V);
 396
 397   void setValue(const Value *V, SDValue NewN) {
 398     SDValue &N = NodeMap[V];
 399     assert(N.getNode() == 0 && "Already set a value for this node!");
 400     N = NewN;
 401   }
 402
 403   void setUnusedArgValue(const Value *V, SDValue NewN) {
 404     SDValue &N = UnusedArgNodeMap[V];
 405     assert(N.getNode() == 0 && "Already set a value for this node!");
 406     N = NewN;
 407   }
 408
 409   void FindMergedConditions(const Value *Cond, MachineBasicBlock *TBB,
 410                             MachineBasicBlock *FBB, MachineBasicBlock *CurBB,
 411                             MachineBasicBlock *SwitchBB, unsigned Opc);
 412   void EmitBranchForMergedCondition(const Value *Cond, MachineBasicBlock *TBB,
 413                                     MachineBasicBlock *FBB,
 414                                     MachineBasicBlock *CurBB,
 415                                     MachineBasicBlock *SwitchBB);
 416   bool ShouldEmitAsBranches(const std::vector<CaseBlock> &Cases);
 417   bool isExportableFromCurrentBlock(const Value *V, const BasicBlock *FromBB);
 418   void CopyToExportRegsIfNeeded(const Value *V);
 419   void ExportFromCurrentBlock(const Value *V);
 420   void LowerCallTo(ImmutableCallSite CS, SDValue Callee, bool IsTailCall,
 421                    MachineBasicBlock *LandingPad = NULL);
 422
 423   /// UpdateSplitBlock - When an MBB was split during scheduling, update the
 424   /// references that ned to refer to the last resulting block.
 425   void UpdateSplitBlock(MachineBasicBlock *First, MachineBasicBlock *Last);
 426
 427 private:
 428   // Terminator instructions.
 429   void visitRet(const ReturnInst &I);
 430   void visitBr(const BranchInst &I);
 431   void visitSwitch(const SwitchInst &I);
 432   void visitIndirectBr(const IndirectBrInst &I);
 433   void visitUnreachable(const UnreachableInst &I) { /* noop */ }
 434
 435   // Helpers for visitSwitch
 436   bool handleSmallSwitchRange(CaseRec& CR,
 437                               CaseRecVector& WorkList,
 438                               const Value* SV,
 439                               MachineBasicBlock* Default,
 440                               MachineBasicBlock *SwitchBB);
 441   bool handleJTSwitchCase(CaseRec& CR,
 442                           CaseRecVector& WorkList,
 443                           const Value* SV,
 444                           MachineBasicBlock* Default,
 445                           MachineBasicBlock *SwitchBB);
 446   bool handleBTSplitSwitchCase(CaseRec& CR,
 447                                CaseRecVector& WorkList,
 448                                const Value* SV,
 449                                MachineBasicBlock* Default,
 450                                MachineBasicBlock *SwitchBB);
 451   bool handleBitTestsSwitchCase(CaseRec& CR,
 452                                 CaseRecVector& WorkList,
 453                                 const Value* SV,
 454                                 MachineBasicBlock* Default,
 455                                 MachineBasicBlock *SwitchBB);
 456
 457   uint32_t getEdgeWeight(const MachineBasicBlock *Src,
 458                          const MachineBasicBlock *Dst) const;
 459   void addSuccessorWithWeight(MachineBasicBlock *Src, MachineBasicBlock *Dst,
 460                               uint32_t Weight = 0);
 461 public:
 462   void visitSwitchCase(CaseBlock &CB,
 463                        MachineBasicBlock *SwitchBB);
 464   void visitBitTestHeader(BitTestBlock &B, MachineBasicBlock *SwitchBB);
 465   void visitBitTestCase(BitTestBlock &BB,
 466                         MachineBasicBlock* NextMBB,
 467                         uint32_t BranchWeightToNext,
 468                         unsigned Reg,
 469                         BitTestCase &B,
 470                         MachineBasicBlock *SwitchBB);
 471   void visitJumpTable(JumpTable &JT);
 472   void visitJumpTableHeader(JumpTable &JT, JumpTableHeader &JTH,
 473                             MachineBasicBlock *SwitchBB);
 474
 475 private:
 476   // These all get lowered before this pass.
 477   void visitInvoke(const InvokeInst &I);
 478   void visitResume(const ResumeInst &I);
 479
 480   void visitBinary(const User &I, unsigned OpCode);
 481   void visitShift(const User &I, unsigned Opcode);
 482   void visitAdd(const User &I)  { visitBinary(I, ISD::ADD); }
 483   void visitFAdd(const User &I) { visitBinary(I, ISD::FADD); }
 484   void visitSub(const User &I)  { visitBinary(I, ISD::SUB); }
 485   void visitFSub(const User &I);
 486   void visitMul(const User &I)  { visitBinary(I, ISD::MUL); }
 487   void visitFMul(const User &I) { visitBinary(I, ISD::FMUL); }
 488   void visitURem(const User &I) { visitBinary(I, ISD::UREM); }
 489   void visitSRem(const User &I) { visitBinary(I, ISD::SREM); }
 490   void visitFRem(const User &I) { visitBinary(I, ISD::FREM); }
 491   void visitUDiv(const User &I) { visitBinary(I, ISD::UDIV); }
 492   void visitSDiv(const User &I);
 493   void visitFDiv(const User &I) { visitBinary(I, ISD::FDIV); }
 494   void visitAnd (const User &I) { visitBinary(I, ISD::AND); }
 495   void visitOr  (const User &I) { visitBinary(I, ISD::OR); }
 496   void visitXor (const User &I) { visitBinary(I, ISD::XOR); }
 497   void visitShl (const User &I) { visitShift(I, ISD::SHL); }
 498   void visitLShr(const User &I) { visitShift(I, ISD::SRL); }
 499   void visitAShr(const User &I) { visitShift(I, ISD::SRA); }
 500   void visitICmp(const User &I);
 501   void visitFCmp(const User &I);
 502   // Visit the conversion instructions
 503   void visitTrunc(const User &I);
 504   void visitZExt(const User &I);
 505   void visitSExt(const User &I);
 506   void visitFPTrunc(const User &I);
 507   void visitFPExt(const User &I);
 508   void visitFPToUI(const User &I);
 509   void visitFPToSI(const User &I);
 510   void visitUIToFP(const User &I);
 511   void visitSIToFP(const User &I);
 512   void visitPtrToInt(const User &I);
 513   void visitIntToPtr(const User &I);
 514   void visitBitCast(const User &I);
 515
 516   void visitExtractElement(const User &I);
 517   void visitInsertElement(const User &I);
 518   void visitShuffleVector(const User &I);
 519
 520   void visitExtractValue(const ExtractValueInst &I);
 521   void visitInsertValue(const InsertValueInst &I);
 522   void visitLandingPad(const LandingPadInst &I);
 523
 524   void visitGetElementPtr(const User &I);
 525   void visitSelect(const User &I);
 526
 527   void visitAlloca(const AllocaInst &I);
 528   void visitLoad(const LoadInst &I);
 529   void visitStore(const StoreInst &I);
 530   void visitAtomicCmpXchg(const AtomicCmpXchgInst &I);
 531   void visitAtomicRMW(const AtomicRMWInst &I);
 532   void visitFence(const FenceInst &I);
 533   void visitPHI(const PHINode &I);
 534   void visitCall(const CallInst &I);
 535   bool visitMemCmpCall(const CallInst &I);
 536   bool visitUnaryFloatCall(const CallInst &I, unsigned Opcode);
 537   void visitAtomicLoad(const LoadInst &I);
 538   void visitAtomicStore(const StoreInst &I);
 539
 540   void visitInlineAsm(ImmutableCallSite CS);
 541   const char *visitIntrinsicCall(const CallInst &I, unsigned Intrinsic);
 542   void visitTargetIntrinsic(const CallInst &I, unsigned Intrinsic);
 543
 544   void visitVAStart(const CallInst &I);
 545   void visitVAArg(const VAArgInst &I);
 546   void visitVAEnd(const CallInst &I);
 547   void visitVACopy(const CallInst &I);
 548
 549   void visitUserOp1(const Instruction &I) {
 550     llvm_unreachable("UserOp1 should not exist at instruction selection time!");
 551   }
 552   void visitUserOp2(const Instruction &I) {
 553     llvm_unreachable("UserOp2 should not exist at instruction selection time!");
 554   }
 555
 556   void HandlePHINodesInSuccessorBlocks(const BasicBlock *LLVMBB);
 557
 558   /// EmitFuncArgumentDbgValue - If V is an function argument then create
 559   /// corresponding DBG_VALUE machine instruction for it now. At the end of
 560   /// instruction selection, they will be inserted to the entry BB.
 561   bool EmitFuncArgumentDbgValue(const Value *V, MDNode *Variable,
 562                                 int64_t Offset, const SDValue &N);
 563 };
 564
 565 } // end namespace llvm
 566
 567 #endif