lib/CodeGen/SelectionDAG/SelectionDAGISel.cpp

   1 //===-- SelectionDAGISel.cpp - Implement the SelectionDAGISel class -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the SelectionDAGISel class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "isel"
  15 #include "llvm/CodeGen/SelectionDAGISel.h"
  16 #include "SelectionDAGBuild.h"
  17 #include "llvm/ADT/BitVector.h"
  18 #include "llvm/Analysis/AliasAnalysis.h"
  19 #include "llvm/Constants.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/InlineAsm.h"
  25 #include "llvm/Instructions.h"
  26 #include "llvm/Intrinsics.h"
  27 #include "llvm/IntrinsicInst.h"
  28 #include "llvm/CodeGen/FastISel.h"
  29 #include "llvm/CodeGen/GCStrategy.h"
  30 #include "llvm/CodeGen/GCMetadata.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineFrameInfo.h"
  33 #include "llvm/CodeGen/MachineInstrBuilder.h"
  34 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  35 #include "llvm/CodeGen/MachineModuleInfo.h"
  36 #include "llvm/CodeGen/MachineRegisterInfo.h"
  37 #include "llvm/CodeGen/ScheduleDAG.h"
  38 #include "llvm/CodeGen/SchedulerRegistry.h"
  39 #include "llvm/CodeGen/SelectionDAG.h"
  40 #include "llvm/Target/TargetRegisterInfo.h"
  41 #include "llvm/Target/TargetData.h"
  42 #include "llvm/Target/TargetFrameInfo.h"
  43 #include "llvm/Target/TargetInstrInfo.h"
  44 #include "llvm/Target/TargetLowering.h"
  45 #include "llvm/Target/TargetMachine.h"
  46 #include "llvm/Target/TargetOptions.h"
  47 #include "llvm/Support/Compiler.h"
  48 #include "llvm/Support/Debug.h"
  49 #include "llvm/Support/MathExtras.h"
  50 #include "llvm/Support/Timer.h"
  51 #include <algorithm>
  52 using namespace llvm;
  53
  54 static cl::opt<bool>
  55 EnableValueProp("enable-value-prop", cl::Hidden);
  56 static cl::opt<bool>
  57 EnableLegalizeTypes("enable-legalize-types", cl::Hidden);
  58 static cl::opt<bool>
  59 EnableFastISel("fast-isel", cl::Hidden,
  60           cl::desc("Enable the experimental \"fast\" instruction selector"));
  61 static cl::opt<bool>
  62 EnableFastISelVerbose("fast-isel-verbose", cl::Hidden,
  63           cl::desc("Enable verbose messages in the experimental \"fast\" "
  64                    "instruction selector"));
  65 static cl::opt<bool>
  66 EnableFastISelAbort("fast-isel-abort", cl::Hidden,
  67           cl::desc("Enable abort calls when \"fast\" instruction fails"));
  68 static cl::opt<bool>
  69 SchedLiveInCopies("schedule-livein-copies",
  70                   cl::desc("Schedule copies of livein registers"),
  71                   cl::init(false));
  72
  73 #ifndef NDEBUG
  74 static cl::opt<bool>
  75 ViewDAGCombine1("view-dag-combine1-dags", cl::Hidden,
  76           cl::desc("Pop up a window to show dags before the first "
  77                    "dag combine pass"));
  78 static cl::opt<bool>
  79 ViewLegalizeTypesDAGs("view-legalize-types-dags", cl::Hidden,
  80           cl::desc("Pop up a window to show dags before legalize types"));
  81 static cl::opt<bool>
  82 ViewLegalizeDAGs("view-legalize-dags", cl::Hidden,
  83           cl::desc("Pop up a window to show dags before legalize"));
  84 static cl::opt<bool>
  85 ViewDAGCombine2("view-dag-combine2-dags", cl::Hidden,
  86           cl::desc("Pop up a window to show dags before the second "
  87                    "dag combine pass"));
  88 static cl::opt<bool>
  89 ViewISelDAGs("view-isel-dags", cl::Hidden,
  90           cl::desc("Pop up a window to show isel dags as they are selected"));
  91 static cl::opt<bool>
  92 ViewSchedDAGs("view-sched-dags", cl::Hidden,
  93           cl::desc("Pop up a window to show sched dags as they are processed"));
  94 static cl::opt<bool>
  95 ViewSUnitDAGs("view-sunit-dags", cl::Hidden,
  96       cl::desc("Pop up a window to show SUnit dags after they are processed"));
  97 #else
  98 static const bool ViewDAGCombine1 = false,
  99                   ViewLegalizeTypesDAGs = false, ViewLegalizeDAGs = false,
 100                   ViewDAGCombine2 = false,
 101                   ViewISelDAGs = false, ViewSchedDAGs = false,
 102                   ViewSUnitDAGs = false;
 103 #endif
 104
 105 //===---------------------------------------------------------------------===//
 106 ///
 107 /// RegisterScheduler class - Track the registration of instruction schedulers.
 108 ///
 109 //===---------------------------------------------------------------------===//
 110 MachinePassRegistry RegisterScheduler::Registry;
 111
 112 //===---------------------------------------------------------------------===//
 113 ///
 114 /// ISHeuristic command line option for instruction schedulers.
 115 ///
 116 //===---------------------------------------------------------------------===//
 117 static cl::opt<RegisterScheduler::FunctionPassCtor, false,
 118                RegisterPassParser<RegisterScheduler> >
 119 ISHeuristic("pre-RA-sched",
 120             cl::init(&createDefaultScheduler),
 121             cl::desc("Instruction schedulers available (before register"
 122                      " allocation):"));
 123
 124 static RegisterScheduler
 125 defaultListDAGScheduler("default", "  Best scheduler for the target",
 126                         createDefaultScheduler);
 127
 128 namespace llvm {
 129   //===--------------------------------------------------------------------===//
 130   /// createDefaultScheduler - This creates an instruction scheduler appropriate
 131   /// for the target.
 132   ScheduleDAG* createDefaultScheduler(SelectionDAGISel *IS,
 133                                       SelectionDAG *DAG,
 134                                       MachineBasicBlock *BB,
 135                                       bool Fast) {
 136     TargetLowering &TLI = IS->getTargetLowering();
 137
 138     if (TLI.getSchedulingPreference() == TargetLowering::SchedulingForLatency) {
 139       return createTDListDAGScheduler(IS, DAG, BB, Fast);
 140     } else {
 141       assert(TLI.getSchedulingPreference() ==
 142            TargetLowering::SchedulingForRegPressure && "Unknown sched type!");
 143       return createBURRListDAGScheduler(IS, DAG, BB, Fast);
 144     }
 145   }
 146 }
 147
 148 // EmitInstrWithCustomInserter - This method should be implemented by targets
 149 // that mark instructions with the 'usesCustomDAGSchedInserter' flag.  These
 150 // instructions are special in various ways, which require special support to
 151 // insert.  The specified MachineInstr is created but not inserted into any
 152 // basic blocks, and the scheduler passes ownership of it to this method.
 153 MachineBasicBlock *TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 154                                                        MachineBasicBlock *MBB) {
 155   cerr << "If a target marks an instruction with "
 156        << "'usesCustomDAGSchedInserter', it must implement "
 157        << "TargetLowering::EmitInstrWithCustomInserter!\n";
 158   abort();
 159   return 0;
 160 }
 161
 162 /// EmitLiveInCopy - Emit a copy for a live in physical register. If the
 163 /// physical register has only a single copy use, then coalesced the copy
 164 /// if possible.
 165 static void EmitLiveInCopy(MachineBasicBlock *MBB,
 166                            MachineBasicBlock::iterator &InsertPos,
 167                            unsigned VirtReg, unsigned PhysReg,
 168                            const TargetRegisterClass *RC,
 169                            DenseMap<MachineInstr*, unsigned> &CopyRegMap,
 170                            const MachineRegisterInfo &MRI,
 171                            const TargetRegisterInfo &TRI,
 172                            const TargetInstrInfo &TII) {
 173   unsigned NumUses = 0;
 174   MachineInstr *UseMI = NULL;
 175   for (MachineRegisterInfo::use_iterator UI = MRI.use_begin(VirtReg),
 176          UE = MRI.use_end(); UI != UE; ++UI) {
 177     UseMI = &*UI;
 178     if (++NumUses > 1)
 179       break;
 180   }
 181
 182   // If the number of uses is not one, or the use is not a move instruction,
 183   // don't coalesce. Also, only coalesce away a virtual register to virtual
 184   // register copy.
 185   bool Coalesced = false;
 186   unsigned SrcReg, DstReg;
 187   if (NumUses == 1 &&
 188       TII.isMoveInstr(*UseMI, SrcReg, DstReg) &&
 189       TargetRegisterInfo::isVirtualRegister(DstReg)) {
 190     VirtReg = DstReg;
 191     Coalesced = true;
 192   }
 193
 194   // Now find an ideal location to insert the copy.
 195   MachineBasicBlock::iterator Pos = InsertPos;
 196   while (Pos != MBB->begin()) {
 197     MachineInstr *PrevMI = prior(Pos);
 198     DenseMap<MachineInstr*, unsigned>::iterator RI = CopyRegMap.find(PrevMI);
 199     // copyRegToReg might emit multiple instructions to do a copy.
 200     unsigned CopyDstReg = (RI == CopyRegMap.end()) ? 0 : RI->second;
 201     if (CopyDstReg && !TRI.regsOverlap(CopyDstReg, PhysReg))
 202       // This is what the BB looks like right now:
 203       // r1024 = mov r0
 204       // ...
 205       // r1    = mov r1024
 206       //
 207       // We want to insert "r1025 = mov r1". Inserting this copy below the
 208       // move to r1024 makes it impossible for that move to be coalesced.
 209       //
 210       // r1025 = mov r1
 211       // r1024 = mov r0
 212       // ...
 213       // r1    = mov 1024
 214       // r2    = mov 1025
 215       break; // Woot! Found a good location.
 216     --Pos;
 217   }
 218
 219   TII.copyRegToReg(*MBB, Pos, VirtReg, PhysReg, RC, RC);
 220   CopyRegMap.insert(std::make_pair(prior(Pos), VirtReg));
 221   if (Coalesced) {
 222     if (&*InsertPos == UseMI) ++InsertPos;
 223     MBB->erase(UseMI);
 224   }
 225 }
 226
 227 /// EmitLiveInCopies - If this is the first basic block in the function,
 228 /// and if it has live ins that need to be copied into vregs, emit the
 229 /// copies into the block.
 230 static void EmitLiveInCopies(MachineBasicBlock *EntryMBB,
 231                              const MachineRegisterInfo &MRI,
 232                              const TargetRegisterInfo &TRI,
 233                              const TargetInstrInfo &TII) {
 234   if (SchedLiveInCopies) {
 235     // Emit the copies at a heuristically-determined location in the block.
 236     DenseMap<MachineInstr*, unsigned> CopyRegMap;
 237     MachineBasicBlock::iterator InsertPos = EntryMBB->begin();
 238     for (MachineRegisterInfo::livein_iterator LI = MRI.livein_begin(),
 239            E = MRI.livein_end(); LI != E; ++LI)
 240       if (LI->second) {
 241         const TargetRegisterClass *RC = MRI.getRegClass(LI->second);
 242         EmitLiveInCopy(EntryMBB, InsertPos, LI->second, LI->first,
 243                        RC, CopyRegMap, MRI, TRI, TII);
 244       }
 245   } else {
 246     // Emit the copies into the top of the block.
 247     for (MachineRegisterInfo::livein_iterator LI = MRI.livein_begin(),
 248            E = MRI.livein_end(); LI != E; ++LI)
 249       if (LI->second) {
 250         const TargetRegisterClass *RC = MRI.getRegClass(LI->second);
 251         TII.copyRegToReg(*EntryMBB, EntryMBB->begin(),
 252                          LI->second, LI->first, RC, RC);
 253       }
 254   }
 255 }
 256
 257 //===----------------------------------------------------------------------===//
 258 // SelectionDAGISel code
 259 //===----------------------------------------------------------------------===//
 260
 261 SelectionDAGISel::SelectionDAGISel(TargetLowering &tli, bool fast) :
 262   FunctionPass(&ID), TLI(tli),
 263   FuncInfo(new FunctionLoweringInfo(TLI)),
 264   CurDAG(new SelectionDAG(TLI, *FuncInfo)),
 265   SDL(new SelectionDAGLowering(*CurDAG, TLI, *FuncInfo)),
 266   GFI(),
 267   Fast(fast),
 268   DAGSize(0)
 269 {}
 270
 271 SelectionDAGISel::~SelectionDAGISel() {
 272   delete SDL;
 273   delete CurDAG;
 274   delete FuncInfo;
 275 }
 276
 277 unsigned SelectionDAGISel::MakeReg(MVT VT) {
 278   return RegInfo->createVirtualRegister(TLI.getRegClassFor(VT));
 279 }
 280
 281 void SelectionDAGISel::getAnalysisUsage(AnalysisUsage &AU) const {
 282   AU.addRequired<AliasAnalysis>();
 283   AU.addRequired<GCModuleInfo>();
 284   AU.setPreservesAll();
 285 }
 286
 287 bool SelectionDAGISel::runOnFunction(Function &Fn) {
 288   // Do some sanity-checking on the command-line options.
 289   assert((!EnableFastISelVerbose || EnableFastISel) &&
 290          "-fast-isel-verbose requires -fast-isel");
 291   assert((!EnableFastISelAbort || EnableFastISel) &&
 292          "-fast-isel-abort requires -fast-isel");
 293
 294   // Get alias analysis for load/store combining.
 295   AA = &getAnalysis<AliasAnalysis>();
 296
 297   TargetMachine &TM = TLI.getTargetMachine();
 298   MachineFunction &MF = MachineFunction::construct(&Fn, TM);
 299   const MachineRegisterInfo &MRI = MF.getRegInfo();
 300   const TargetInstrInfo &TII = *TM.getInstrInfo();
 301   const TargetRegisterInfo &TRI = *TM.getRegisterInfo();
 302
 303   if (MF.getFunction()->hasGC())
 304     GFI = &getAnalysis<GCModuleInfo>().getFunctionInfo(*MF.getFunction());
 305   else
 306     GFI = 0;
 307   RegInfo = &MF.getRegInfo();
 308   DOUT << "\n\n\n=== " << Fn.getName() << "\n";
 309
 310   FuncInfo->set(Fn, MF, EnableFastISel);
 311   MachineModuleInfo *MMI = getAnalysisToUpdate<MachineModuleInfo>();
 312   CurDAG->init(MF, MMI);
 313   SDL->init(GFI, *AA);
 314
 315   for (Function::iterator I = Fn.begin(), E = Fn.end(); I != E; ++I)
 316     if (InvokeInst *Invoke = dyn_cast<InvokeInst>(I->getTerminator()))
 317       // Mark landing pad.
 318       FuncInfo->MBBMap[Invoke->getSuccessor(1)]->setIsLandingPad();
 319
 320   SelectAllBasicBlocks(Fn, MF, MMI);
 321
 322   // If the first basic block in the function has live ins that need to be
 323   // copied into vregs, emit the copies into the top of the block before
 324   // emitting the code for the block.
 325   EmitLiveInCopies(MF.begin(), MRI, TRI, TII);
 326
 327   // Add function live-ins to entry block live-in set.
 328   for (MachineRegisterInfo::livein_iterator I = RegInfo->livein_begin(),
 329          E = RegInfo->livein_end(); I != E; ++I)
 330     MF.begin()->addLiveIn(I->first);
 331
 332 #ifndef NDEBUG
 333   assert(FuncInfo->CatchInfoFound.size() == FuncInfo->CatchInfoLost.size() &&
 334          "Not all catch info was assigned to a landing pad!");
 335 #endif
 336
 337   FuncInfo->clear();
 338
 339   return true;
 340 }
 341
 342 static void copyCatchInfo(BasicBlock *SrcBB, BasicBlock *DestBB,
 343                           MachineModuleInfo *MMI, FunctionLoweringInfo &FLI) {
 344   for (BasicBlock::iterator I = SrcBB->begin(), E = --SrcBB->end(); I != E; ++I)
 345     if (EHSelectorInst *EHSel = dyn_cast<EHSelectorInst>(I)) {
 346       // Apply the catch info to DestBB.
 347       AddCatchInfo(*EHSel, MMI, FLI.MBBMap[DestBB]);
 348 #ifndef NDEBUG
 349       if (!FLI.MBBMap[SrcBB]->isLandingPad())
 350         FLI.CatchInfoFound.insert(EHSel);
 351 #endif
 352     }
 353 }
 354
 355 /// IsFixedFrameObjectWithPosOffset - Check if object is a fixed frame object and
 356 /// whether object offset >= 0.
 357 static bool
 358 IsFixedFrameObjectWithPosOffset(MachineFrameInfo * MFI, SDValue Op) {
 359   if (!isa<FrameIndexSDNode>(Op)) return false;
 360
 361   FrameIndexSDNode * FrameIdxNode = dyn_cast<FrameIndexSDNode>(Op);
 362   int FrameIdx =  FrameIdxNode->getIndex();
 363   return MFI->isFixedObjectIndex(FrameIdx) &&
 364     MFI->getObjectOffset(FrameIdx) >= 0;
 365 }
 366
 367 /// IsPossiblyOverwrittenArgumentOfTailCall - Check if the operand could
 368 /// possibly be overwritten when lowering the outgoing arguments in a tail
 369 /// call. Currently the implementation of this call is very conservative and
 370 /// assumes all arguments sourcing from FORMAL_ARGUMENTS or a CopyFromReg with
 371 /// virtual registers would be overwritten by direct lowering.
 372 static bool IsPossiblyOverwrittenArgumentOfTailCall(SDValue Op,
 373                                                     MachineFrameInfo * MFI) {
 374   RegisterSDNode * OpReg = NULL;
 375   if (Op.getOpcode() == ISD::FORMAL_ARGUMENTS ||
 376       (Op.getOpcode()== ISD::CopyFromReg &&
 377        (OpReg = dyn_cast<RegisterSDNode>(Op.getOperand(1))) &&
 378        (OpReg->getReg() >= TargetRegisterInfo::FirstVirtualRegister)) ||
 379       (Op.getOpcode() == ISD::LOAD &&
 380        IsFixedFrameObjectWithPosOffset(MFI, Op.getOperand(1))) ||
 381       (Op.getOpcode() == ISD::MERGE_VALUES &&
 382        Op.getOperand(Op.getResNo()).getOpcode() == ISD::LOAD &&
 383        IsFixedFrameObjectWithPosOffset(MFI, Op.getOperand(Op.getResNo()).
 384                                        getOperand(1))))
 385     return true;
 386   return false;
 387 }
 388
 389 /// CheckDAGForTailCallsAndFixThem - This Function looks for CALL nodes in the
 390 /// DAG and fixes their tailcall attribute operand.
 391 static void CheckDAGForTailCallsAndFixThem(SelectionDAG &DAG,
 392                                            TargetLowering& TLI) {
 393   SDNode * Ret = NULL;
 394   SDValue Terminator = DAG.getRoot();
 395
 396   // Find RET node.
 397   if (Terminator.getOpcode() == ISD::RET) {
 398     Ret = Terminator.getNode();
 399   }
 400
 401   // Fix tail call attribute of CALL nodes.
 402   for (SelectionDAG::allnodes_iterator BE = DAG.allnodes_begin(),
 403          BI = DAG.allnodes_end(); BI != BE; ) {
 404     --BI;
 405     if (CallSDNode *TheCall = dyn_cast<CallSDNode>(BI)) {
 406       SDValue OpRet(Ret, 0);
 407       SDValue OpCall(BI, 0);
 408       bool isMarkedTailCall = TheCall->isTailCall();
 409       // If CALL node has tail call attribute set to true and the call is not
 410       // eligible (no RET or the target rejects) the attribute is fixed to
 411       // false. The TargetLowering::IsEligibleForTailCallOptimization function
 412       // must correctly identify tail call optimizable calls.
 413       if (!isMarkedTailCall) continue;
 414       if (Ret==NULL ||
 415           !TLI.IsEligibleForTailCallOptimization(TheCall, OpRet, DAG)) {
 416         // Not eligible. Mark CALL node as non tail call. Note that we
 417         // can modify the call node in place since calls are not CSE'd.
 418         TheCall->setNotTailCall();
 419       } else {
 420         // Look for tail call clobbered arguments. Emit a series of
 421         // copyto/copyfrom virtual register nodes to protect them.
 422         SmallVector<SDValue, 32> Ops;
 423         SDValue Chain = TheCall->getChain(), InFlag;
 424         Ops.push_back(Chain);
 425         Ops.push_back(TheCall->getCallee());
 426         for (unsigned i = 0, e = TheCall->getNumArgs(); i != e; ++i) {
 427           SDValue Arg = TheCall->getArg(i);
 428           bool isByVal = TheCall->getArgFlags(i).isByVal();
 429           MachineFunction &MF = DAG.getMachineFunction();
 430           MachineFrameInfo *MFI = MF.getFrameInfo();
 431           if (!isByVal &&
 432               IsPossiblyOverwrittenArgumentOfTailCall(Arg, MFI)) {
 433             MVT VT = Arg.getValueType();
 434             unsigned VReg = MF.getRegInfo().
 435               createVirtualRegister(TLI.getRegClassFor(VT));
 436             Chain = DAG.getCopyToReg(Chain, VReg, Arg, InFlag);
 437             InFlag = Chain.getValue(1);
 438             Arg = DAG.getCopyFromReg(Chain, VReg, VT, InFlag);
 439             Chain = Arg.getValue(1);
 440             InFlag = Arg.getValue(2);
 441           }
 442           Ops.push_back(Arg);
 443           Ops.push_back(TheCall->getArgFlagsVal(i));
 444         }
 445         // Link in chain of CopyTo/CopyFromReg.
 446         Ops[0] = Chain;
 447         DAG.UpdateNodeOperands(OpCall, Ops.begin(), Ops.size());
 448       }
 449     }
 450   }
 451 }
 452
 453 void SelectionDAGISel::SelectBasicBlock(BasicBlock *LLVMBB,
 454                                         BasicBlock::iterator Begin,
 455                                         BasicBlock::iterator End) {
 456   SDL->setCurrentBasicBlock(BB);
 457
 458   MachineModuleInfo *MMI = CurDAG->getMachineModuleInfo();
 459
 460   if (MMI && BB->isLandingPad()) {
 461     // Add a label to mark the beginning of the landing pad.  Deletion of the
 462     // landing pad can thus be detected via the MachineModuleInfo.
 463     unsigned LabelID = MMI->addLandingPad(BB);
 464     CurDAG->setRoot(CurDAG->getLabel(ISD::EH_LABEL,
 465                                      CurDAG->getEntryNode(), LabelID));
 466
 467     // Mark exception register as live in.
 468     unsigned Reg = TLI.getExceptionAddressRegister();
 469     if (Reg) BB->addLiveIn(Reg);
 470
 471     // Mark exception selector register as live in.
 472     Reg = TLI.getExceptionSelectorRegister();
 473     if (Reg) BB->addLiveIn(Reg);
 474
 475     // FIXME: Hack around an exception handling flaw (PR1508): the personality
 476     // function and list of typeids logically belong to the invoke (or, if you
 477     // like, the basic block containing the invoke), and need to be associated
 478     // with it in the dwarf exception handling tables.  Currently however the
 479     // information is provided by an intrinsic (eh.selector) that can be moved
 480     // to unexpected places by the optimizers: if the unwind edge is critical,
 481     // then breaking it can result in the intrinsics being in the successor of
 482     // the landing pad, not the landing pad itself.  This results in exceptions
 483     // not being caught because no typeids are associated with the invoke.
 484     // This may not be the only way things can go wrong, but it is the only way
 485     // we try to work around for the moment.
 486     BranchInst *Br = dyn_cast<BranchInst>(LLVMBB->getTerminator());
 487
 488     if (Br && Br->isUnconditional()) { // Critical edge?
 489       BasicBlock::iterator I, E;
 490       for (I = LLVMBB->begin(), E = --LLVMBB->end(); I != E; ++I)
 491         if (isa<EHSelectorInst>(I))
 492           break;
 493
 494       if (I == E)
 495         // No catch info found - try to extract some from the successor.
 496         copyCatchInfo(Br->getSuccessor(0), LLVMBB, MMI, *FuncInfo);
 497     }
 498   }
 499
 500   // Lower all of the non-terminator instructions.
 501   for (BasicBlock::iterator I = Begin; I != End; ++I)
 502     if (!isa<TerminatorInst>(I))
 503       SDL->visit(*I);
 504
 505   // Ensure that all instructions which are used outside of their defining
 506   // blocks are available as virtual registers.  Invoke is handled elsewhere.
 507   for (BasicBlock::iterator I = Begin; I != End; ++I)
 508     if (!I->use_empty() && !isa<PHINode>(I) && !isa<InvokeInst>(I)) {
 509       DenseMap<const Value*,unsigned>::iterator VMI =FuncInfo->ValueMap.find(I);
 510       if (VMI != FuncInfo->ValueMap.end())
 511         SDL->CopyValueToVirtualRegister(I, VMI->second);
 512     }
 513
 514   // Handle PHI nodes in successor blocks.
 515   if (End == LLVMBB->end()) {
 516     HandlePHINodesInSuccessorBlocks(LLVMBB);
 517
 518     // Lower the terminator after the copies are emitted.
 519     SDL->visit(*LLVMBB->getTerminator());
 520   }
 521
 522   // Make sure the root of the DAG is up-to-date.
 523   CurDAG->setRoot(SDL->getControlRoot());
 524
 525   // Check whether calls in this block are real tail calls. Fix up CALL nodes
 526   // with correct tailcall attribute so that the target can rely on the tailcall
 527   // attribute indicating whether the call is really eligible for tail call
 528   // optimization.
 529   if (PerformTailCallOpt)
 530     CheckDAGForTailCallsAndFixThem(*CurDAG, TLI);
 531
 532   // Final step, emit the lowered DAG as machine code.
 533   CodeGenAndEmitDAG();
 534   SDL->clear();
 535 }
 536
 537 void SelectionDAGISel::ComputeLiveOutVRegInfo() {
 538   SmallPtrSet<SDNode*, 128> VisitedNodes;
 539   SmallVector<SDNode*, 128> Worklist;
 540
 541   Worklist.push_back(CurDAG->getRoot().getNode());
 542
 543   APInt Mask;
 544   APInt KnownZero;
 545   APInt KnownOne;
 546
 547   while (!Worklist.empty()) {
 548     SDNode *N = Worklist.back();
 549     Worklist.pop_back();
 550
 551     // If we've already seen this node, ignore it.
 552     if (!VisitedNodes.insert(N))
 553       continue;
 554
 555     // Otherwise, add all chain operands to the worklist.
 556     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
 557       if (N->getOperand(i).getValueType() == MVT::Other)
 558         Worklist.push_back(N->getOperand(i).getNode());
 559
 560     // If this is a CopyToReg with a vreg dest, process it.
 561     if (N->getOpcode() != ISD::CopyToReg)
 562       continue;
 563
 564     unsigned DestReg = cast<RegisterSDNode>(N->getOperand(1))->getReg();
 565     if (!TargetRegisterInfo::isVirtualRegister(DestReg))
 566       continue;
 567
 568     // Ignore non-scalar or non-integer values.
 569     SDValue Src = N->getOperand(2);
 570     MVT SrcVT = Src.getValueType();
 571     if (!SrcVT.isInteger() || SrcVT.isVector())
 572       continue;
 573
 574     unsigned NumSignBits = CurDAG->ComputeNumSignBits(Src);
 575     Mask = APInt::getAllOnesValue(SrcVT.getSizeInBits());
 576     CurDAG->ComputeMaskedBits(Src, Mask, KnownZero, KnownOne);
 577
 578     // Only install this information if it tells us something.
 579     if (NumSignBits != 1 || KnownZero != 0 || KnownOne != 0) {
 580       DestReg -= TargetRegisterInfo::FirstVirtualRegister;
 581       FunctionLoweringInfo &FLI = CurDAG->getFunctionLoweringInfo();
 582       if (DestReg >= FLI.LiveOutRegInfo.size())
 583         FLI.LiveOutRegInfo.resize(DestReg+1);
 584       FunctionLoweringInfo::LiveOutInfo &LOI = FLI.LiveOutRegInfo[DestReg];
 585       LOI.NumSignBits = NumSignBits;
 586       LOI.KnownOne = NumSignBits;
 587       LOI.KnownZero = NumSignBits;
 588     }
 589   }
 590 }
 591
 592 void SelectionDAGISel::CodeGenAndEmitDAG() {
 593   std::string GroupName;
 594   if (TimePassesIsEnabled)
 595     GroupName = "Instruction Selection and Scheduling";
 596   std::string BlockName;
 597   if (ViewDAGCombine1 || ViewLegalizeTypesDAGs || ViewLegalizeDAGs ||
 598       ViewDAGCombine2 || ViewISelDAGs || ViewSchedDAGs || ViewSUnitDAGs)
 599     BlockName = CurDAG->getMachineFunction().getFunction()->getName() + ':' +
 600                 BB->getBasicBlock()->getName();
 601
 602   DOUT << "Initial selection DAG:\n";
 603   DEBUG(CurDAG->dump());
 604
 605   if (ViewDAGCombine1) CurDAG->viewGraph("dag-combine1 input for " + BlockName);
 606
 607   // Run the DAG combiner in pre-legalize mode.
 608   if (TimePassesIsEnabled) {
 609     NamedRegionTimer T("DAG Combining 1", GroupName);
 610     CurDAG->Combine(false, *AA, Fast);
 611   } else {
 612     CurDAG->Combine(false, *AA, Fast);
 613   }
 614
 615   DOUT << "Optimized lowered selection DAG:\n";
 616   DEBUG(CurDAG->dump());
 617
 618   // Second step, hack on the DAG until it only uses operations and types that
 619   // the target supports.
 620   if (EnableLegalizeTypes) {// Enable this some day.
 621     if (ViewLegalizeTypesDAGs) CurDAG->viewGraph("legalize-types input for " +
 622                                                  BlockName);
 623
 624     if (TimePassesIsEnabled) {
 625       NamedRegionTimer T("Type Legalization", GroupName);
 626       CurDAG->LegalizeTypes();
 627     } else {
 628       CurDAG->LegalizeTypes();
 629     }
 630
 631     DOUT << "Type-legalized selection DAG:\n";
 632     DEBUG(CurDAG->dump());
 633
 634     // TODO: enable a dag combine pass here.
 635   }
 636
 637   if (ViewLegalizeDAGs) CurDAG->viewGraph("legalize input for " + BlockName);
 638
 639   if (TimePassesIsEnabled) {
 640     NamedRegionTimer T("DAG Legalization", GroupName);
 641     CurDAG->Legalize();
 642   } else {
 643     CurDAG->Legalize();
 644   }
 645
 646   DOUT << "Legalized selection DAG:\n";
 647   DEBUG(CurDAG->dump());
 648
 649   if (ViewDAGCombine2) CurDAG->viewGraph("dag-combine2 input for " + BlockName);
 650
 651   // Run the DAG combiner in post-legalize mode.
 652   if (TimePassesIsEnabled) {
 653     NamedRegionTimer T("DAG Combining 2", GroupName);
 654     CurDAG->Combine(true, *AA, Fast);
 655   } else {
 656     CurDAG->Combine(true, *AA, Fast);
 657   }
 658
 659   DOUT << "Optimized legalized selection DAG:\n";
 660   DEBUG(CurDAG->dump());
 661
 662   if (ViewISelDAGs) CurDAG->viewGraph("isel input for " + BlockName);
 663
 664   if (!Fast && EnableValueProp)
 665     ComputeLiveOutVRegInfo();
 666
 667   // Third, instruction select all of the operations to machine code, adding the
 668   // code to the MachineBasicBlock.
 669   if (TimePassesIsEnabled) {
 670     NamedRegionTimer T("Instruction Selection", GroupName);
 671     InstructionSelect();
 672   } else {
 673     InstructionSelect();
 674   }
 675
 676   DOUT << "Selected selection DAG:\n";
 677   DEBUG(CurDAG->dump());
 678
 679   if (ViewSchedDAGs) CurDAG->viewGraph("scheduler input for " + BlockName);
 680
 681   // Schedule machine code.
 682   ScheduleDAG *Scheduler;
 683   if (TimePassesIsEnabled) {
 684     NamedRegionTimer T("Instruction Scheduling", GroupName);
 685     Scheduler = Schedule();
 686   } else {
 687     Scheduler = Schedule();
 688   }
 689
 690   if (ViewSUnitDAGs) Scheduler->viewGraph();
 691
 692   // Emit machine code to BB.  This can change 'BB' to the last block being
 693   // inserted into.
 694   if (TimePassesIsEnabled) {
 695     NamedRegionTimer T("Instruction Creation", GroupName);
 696     BB = Scheduler->EmitSchedule();
 697   } else {
 698     BB = Scheduler->EmitSchedule();
 699   }
 700
 701   // Free the scheduler state.
 702   if (TimePassesIsEnabled) {
 703     NamedRegionTimer T("Instruction Scheduling Cleanup", GroupName);
 704     delete Scheduler;
 705   } else {
 706     delete Scheduler;
 707   }
 708
 709   DOUT << "Selected machine code:\n";
 710   DEBUG(BB->dump());
 711 }
 712
 713 void SelectionDAGISel::SelectAllBasicBlocks(Function &Fn, MachineFunction &MF,
 714                                             MachineModuleInfo *MMI) {
 715   for (Function::iterator I = Fn.begin(), E = Fn.end(); I != E; ++I) {
 716     BasicBlock *LLVMBB = &*I;
 717     BB = FuncInfo->MBBMap[LLVMBB];
 718
 719     BasicBlock::iterator const Begin = LLVMBB->begin();
 720     BasicBlock::iterator const End = LLVMBB->end();
 721     BasicBlock::iterator BI = Begin;
 722
 723     // Lower any arguments needed in this block if this is the entry block.
 724     if (LLVMBB == &Fn.getEntryBlock())
 725       LowerArguments(LLVMBB);
 726
 727     // Before doing SelectionDAG ISel, see if FastISel has been requested.
 728     // FastISel doesn't support EH landing pads, which require special handling.
 729     if (EnableFastISel && !BB->isLandingPad()) {
 730       if (FastISel *F = TLI.createFastISel(*FuncInfo->MF, MMI,
 731                                            FuncInfo->ValueMap,
 732                                            FuncInfo->MBBMap,
 733                                            FuncInfo->StaticAllocaMap)) {
 734         // Emit code for any incoming arguments. This must happen before
 735         // beginning FastISel on the entry block.
 736         if (LLVMBB == &Fn.getEntryBlock()) {
 737           CurDAG->setRoot(SDL->getControlRoot());
 738           CodeGenAndEmitDAG();
 739           SDL->clear();
 740         }
 741         F->setCurrentBlock(BB);
 742         // Do FastISel on as many instructions as possible.
 743         for (; BI != End; ++BI) {
 744           // Just before the terminator instruction, insert instructions to
 745           // feed PHI nodes in successor blocks.
 746           if (isa<TerminatorInst>(BI))
 747             if (!HandlePHINodesInSuccessorBlocksFast(LLVMBB, F)) {
 748               if (EnableFastISelVerbose || EnableFastISelAbort) {
 749                 cerr << "FastISel miss: ";
 750                 BI->dump();
 751               }
 752               if (EnableFastISelAbort)
 753                 assert(0 && "FastISel didn't handle a PHI in a successor");
 754               break;
 755             }
 756
 757           // First try normal tablegen-generated "fast" selection.
 758           if (F->SelectInstruction(BI))
 759             continue;
 760
 761           // Next, try calling the target to attempt to handle the instruction.
 762           if (F->TargetSelectInstruction(BI))
 763             continue;
 764
 765           // Then handle certain instructions as single-LLVM-Instruction blocks.
 766           if (isa<CallInst>(BI)) {
 767             if (BI->getType() != Type::VoidTy) {
 768               unsigned &R = FuncInfo->ValueMap[BI];
 769               if (!R)
 770                 R = FuncInfo->CreateRegForValue(BI);
 771             }
 772
 773             SelectBasicBlock(LLVMBB, BI, next(BI));
 774             continue;
 775           }
 776
 777           // Otherwise, give up on FastISel for the rest of the block.
 778           // For now, be a little lenient about non-branch terminators.
 779           if (!isa<TerminatorInst>(BI) || isa<BranchInst>(BI)) {
 780             if (EnableFastISelVerbose || EnableFastISelAbort) {
 781               cerr << "FastISel miss: ";
 782               BI->dump();
 783             }
 784             if (EnableFastISelAbort)
 785               // The "fast" selector couldn't handle something and bailed.
 786               // For the purpose of debugging, just abort.
 787               assert(0 && "FastISel didn't select the entire block");
 788           }
 789           break;
 790         }
 791         delete F;
 792       }
 793     }
 794
 795     // Run SelectionDAG instruction selection on the remainder of the block
 796     // not handled by FastISel. If FastISel is not run, this is the entire
 797     // block.
 798     if (BI != End)
 799       SelectBasicBlock(LLVMBB, BI, End);
 800
 801     FinishBasicBlock();
 802   }
 803 }
 804
 805 void
 806 SelectionDAGISel::FinishBasicBlock() {
 807
 808   // Perform target specific isel post processing.
 809   InstructionSelectPostProcessing();
 810
 811   DOUT << "Target-post-processed machine code:\n";
 812   DEBUG(BB->dump());
 813
 814   DOUT << "Total amount of phi nodes to update: "
 815        << SDL->PHINodesToUpdate.size() << "\n";
 816   DEBUG(for (unsigned i = 0, e = SDL->PHINodesToUpdate.size(); i != e; ++i)
 817           DOUT << "Node " << i << " : (" << SDL->PHINodesToUpdate[i].first
 818                << ", " << SDL->PHINodesToUpdate[i].second << ")\n";);
 819
 820   // Next, now that we know what the last MBB the LLVM BB expanded is, update
 821   // PHI nodes in successors.
 822   if (SDL->SwitchCases.empty() &&
 823       SDL->JTCases.empty() &&
 824       SDL->BitTestCases.empty()) {
 825     for (unsigned i = 0, e = SDL->PHINodesToUpdate.size(); i != e; ++i) {
 826       MachineInstr *PHI = SDL->PHINodesToUpdate[i].first;
 827       assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
 828              "This is not a machine PHI node that we are updating!");
 829       PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[i].second,
 830                                                 false));
 831       PHI->addOperand(MachineOperand::CreateMBB(BB));
 832     }
 833     SDL->PHINodesToUpdate.clear();
 834     return;
 835   }
 836
 837   for (unsigned i = 0, e = SDL->BitTestCases.size(); i != e; ++i) {
 838     // Lower header first, if it wasn't already lowered
 839     if (!SDL->BitTestCases[i].Emitted) {
 840       // Set the current basic block to the mbb we wish to insert the code into
 841       BB = SDL->BitTestCases[i].Parent;
 842       SDL->setCurrentBasicBlock(BB);
 843       // Emit the code
 844       SDL->visitBitTestHeader(SDL->BitTestCases[i]);
 845       CurDAG->setRoot(SDL->getRoot());
 846       CodeGenAndEmitDAG();
 847       SDL->clear();
 848     }
 849
 850     for (unsigned j = 0, ej = SDL->BitTestCases[i].Cases.size(); j != ej; ++j) {
 851       // Set the current basic block to the mbb we wish to insert the code into
 852       BB = SDL->BitTestCases[i].Cases[j].ThisBB;
 853       SDL->setCurrentBasicBlock(BB);
 854       // Emit the code
 855       if (j+1 != ej)
 856         SDL->visitBitTestCase(SDL->BitTestCases[i].Cases[j+1].ThisBB,
 857                               SDL->BitTestCases[i].Reg,
 858                               SDL->BitTestCases[i].Cases[j]);
 859       else
 860         SDL->visitBitTestCase(SDL->BitTestCases[i].Default,
 861                               SDL->BitTestCases[i].Reg,
 862                               SDL->BitTestCases[i].Cases[j]);
 863
 864
 865       CurDAG->setRoot(SDL->getRoot());
 866       CodeGenAndEmitDAG();
 867       SDL->clear();
 868     }
 869
 870     // Update PHI Nodes
 871     for (unsigned pi = 0, pe = SDL->PHINodesToUpdate.size(); pi != pe; ++pi) {
 872       MachineInstr *PHI = SDL->PHINodesToUpdate[pi].first;
 873       MachineBasicBlock *PHIBB = PHI->getParent();
 874       assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
 875              "This is not a machine PHI node that we are updating!");
 876       // This is "default" BB. We have two jumps to it. From "header" BB and
 877       // from last "case" BB.
 878       if (PHIBB == SDL->BitTestCases[i].Default) {
 879         PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[pi].second,
 880                                                   false));
 881         PHI->addOperand(MachineOperand::CreateMBB(SDL->BitTestCases[i].Parent));
 882         PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[pi].second,
 883                                                   false));
 884         PHI->addOperand(MachineOperand::CreateMBB(SDL->BitTestCases[i].Cases.
 885                                                   back().ThisBB));
 886       }
 887       // One of "cases" BB.
 888       for (unsigned j = 0, ej = SDL->BitTestCases[i].Cases.size();
 889            j != ej; ++j) {
 890         MachineBasicBlock* cBB = SDL->BitTestCases[i].Cases[j].ThisBB;
 891         if (cBB->succ_end() !=
 892             std::find(cBB->succ_begin(),cBB->succ_end(), PHIBB)) {
 893           PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[pi].second,
 894                                                     false));
 895           PHI->addOperand(MachineOperand::CreateMBB(cBB));
 896         }
 897       }
 898     }
 899   }
 900   SDL->BitTestCases.clear();
 901
 902   // If the JumpTable record is filled in, then we need to emit a jump table.
 903   // Updating the PHI nodes is tricky in this case, since we need to determine
 904   // whether the PHI is a successor of the range check MBB or the jump table MBB
 905   for (unsigned i = 0, e = SDL->JTCases.size(); i != e; ++i) {
 906     // Lower header first, if it wasn't already lowered
 907     if (!SDL->JTCases[i].first.Emitted) {
 908       // Set the current basic block to the mbb we wish to insert the code into
 909       BB = SDL->JTCases[i].first.HeaderBB;
 910       SDL->setCurrentBasicBlock(BB);
 911       // Emit the code
 912       SDL->visitJumpTableHeader(SDL->JTCases[i].second, SDL->JTCases[i].first);
 913       CurDAG->setRoot(SDL->getRoot());
 914       CodeGenAndEmitDAG();
 915       SDL->clear();
 916     }
 917
 918     // Set the current basic block to the mbb we wish to insert the code into
 919     BB = SDL->JTCases[i].second.MBB;
 920     SDL->setCurrentBasicBlock(BB);
 921     // Emit the code
 922     SDL->visitJumpTable(SDL->JTCases[i].second);
 923     CurDAG->setRoot(SDL->getRoot());
 924     CodeGenAndEmitDAG();
 925     SDL->clear();
 926
 927     // Update PHI Nodes
 928     for (unsigned pi = 0, pe = SDL->PHINodesToUpdate.size(); pi != pe; ++pi) {
 929       MachineInstr *PHI = SDL->PHINodesToUpdate[pi].first;
 930       MachineBasicBlock *PHIBB = PHI->getParent();
 931       assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
 932              "This is not a machine PHI node that we are updating!");
 933       // "default" BB. We can go there only from header BB.
 934       if (PHIBB == SDL->JTCases[i].second.Default) {
 935         PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[pi].second,
 936                                                   false));
 937         PHI->addOperand(MachineOperand::CreateMBB(SDL->JTCases[i].first.HeaderBB));
 938       }
 939       // JT BB. Just iterate over successors here
 940       if (BB->succ_end() != std::find(BB->succ_begin(),BB->succ_end(), PHIBB)) {
 941         PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[pi].second,
 942                                                   false));
 943         PHI->addOperand(MachineOperand::CreateMBB(BB));
 944       }
 945     }
 946   }
 947   SDL->JTCases.clear();
 948
 949   // If the switch block involved a branch to one of the actual successors, we
 950   // need to update PHI nodes in that block.
 951   for (unsigned i = 0, e = SDL->PHINodesToUpdate.size(); i != e; ++i) {
 952     MachineInstr *PHI = SDL->PHINodesToUpdate[i].first;
 953     assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
 954            "This is not a machine PHI node that we are updating!");
 955     if (BB->isSuccessor(PHI->getParent())) {
 956       PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[i].second,
 957                                                 false));
 958       PHI->addOperand(MachineOperand::CreateMBB(BB));
 959     }
 960   }
 961
 962   // If we generated any switch lowering information, build and codegen any
 963   // additional DAGs necessary.
 964   for (unsigned i = 0, e = SDL->SwitchCases.size(); i != e; ++i) {
 965     // Set the current basic block to the mbb we wish to insert the code into
 966     BB = SDL->SwitchCases[i].ThisBB;
 967     SDL->setCurrentBasicBlock(BB);
 968
 969     // Emit the code
 970     SDL->visitSwitchCase(SDL->SwitchCases[i]);
 971     CurDAG->setRoot(SDL->getRoot());
 972     CodeGenAndEmitDAG();
 973     SDL->clear();
 974
 975     // Handle any PHI nodes in successors of this chunk, as if we were coming
 976     // from the original BB before switch expansion.  Note that PHI nodes can
 977     // occur multiple times in PHINodesToUpdate.  We have to be very careful to
 978     // handle them the right number of times.
 979     while ((BB = SDL->SwitchCases[i].TrueBB)) {  // Handle LHS and RHS.
 980       for (MachineBasicBlock::iterator Phi = BB->begin();
 981            Phi != BB->end() && Phi->getOpcode() == TargetInstrInfo::PHI; ++Phi){
 982         // This value for this PHI node is recorded in PHINodesToUpdate, get it.
 983         for (unsigned pn = 0; ; ++pn) {
 984           assert(pn != SDL->PHINodesToUpdate.size() &&
 985                  "Didn't find PHI entry!");
 986           if (SDL->PHINodesToUpdate[pn].first == Phi) {
 987             Phi->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[pn].
 988                                                       second, false));
 989             Phi->addOperand(MachineOperand::CreateMBB(SDL->SwitchCases[i].ThisBB));
 990             break;
 991           }
 992         }
 993       }
 994
 995       // Don't process RHS if same block as LHS.
 996       if (BB == SDL->SwitchCases[i].FalseBB)
 997         SDL->SwitchCases[i].FalseBB = 0;
 998
 999       // If we haven't handled the RHS, do so now.  Otherwise, we're done.
1000       SDL->SwitchCases[i].TrueBB = SDL->SwitchCases[i].FalseBB;
1001       SDL->SwitchCases[i].FalseBB = 0;
1002     }
1003     assert(SDL->SwitchCases[i].TrueBB == 0 && SDL->SwitchCases[i].FalseBB == 0);
1004   }
1005   SDL->SwitchCases.clear();
1006
1007   SDL->PHINodesToUpdate.clear();
1008 }
1009
1010
1011 /// Schedule - Pick a safe ordering for instructions for each
1012 /// target node in the graph.
1013 ///
1014 ScheduleDAG *SelectionDAGISel::Schedule() {
1015   RegisterScheduler::FunctionPassCtor Ctor = RegisterScheduler::getDefault();
1016
1017   if (!Ctor) {
1018     Ctor = ISHeuristic;
1019     RegisterScheduler::setDefault(Ctor);
1020   }
1021
1022   ScheduleDAG *Scheduler = Ctor(this, CurDAG, BB, Fast);
1023   Scheduler->Run();
1024
1025   return Scheduler;
1026 }
1027
1028
1029 HazardRecognizer *SelectionDAGISel::CreateTargetHazardRecognizer() {
1030   return new HazardRecognizer();
1031 }
1032
1033 //===----------------------------------------------------------------------===//
1034 // Helper functions used by the generated instruction selector.
1035 //===----------------------------------------------------------------------===//
1036 // Calls to these methods are generated by tblgen.
1037
1038 /// CheckAndMask - The isel is trying to match something like (and X, 255).  If
1039 /// the dag combiner simplified the 255, we still want to match.  RHS is the
1040 /// actual value in the DAG on the RHS of an AND, and DesiredMaskS is the value
1041 /// specified in the .td file (e.g. 255).
1042 bool SelectionDAGISel::CheckAndMask(SDValue LHS, ConstantSDNode *RHS,
1043                                     int64_t DesiredMaskS) const {
1044   const APInt &ActualMask = RHS->getAPIntValue();
1045   const APInt &DesiredMask = APInt(LHS.getValueSizeInBits(), DesiredMaskS);
1046
1047   // If the actual mask exactly matches, success!
1048   if (ActualMask == DesiredMask)
1049     return true;
1050
1051   // If the actual AND mask is allowing unallowed bits, this doesn't match.
1052   if (ActualMask.intersects(~DesiredMask))
1053     return false;
1054
1055   // Otherwise, the DAG Combiner may have proven that the value coming in is
1056   // either already zero or is not demanded.  Check for known zero input bits.
1057   APInt NeededMask = DesiredMask & ~ActualMask;
1058   if (CurDAG->MaskedValueIsZero(LHS, NeededMask))
1059     return true;
1060
1061   // TODO: check to see if missing bits are just not demanded.
1062
1063   // Otherwise, this pattern doesn't match.
1064   return false;
1065 }
1066
1067 /// CheckOrMask - The isel is trying to match something like (or X, 255).  If
1068 /// the dag combiner simplified the 255, we still want to match.  RHS is the
1069 /// actual value in the DAG on the RHS of an OR, and DesiredMaskS is the value
1070 /// specified in the .td file (e.g. 255).
1071 bool SelectionDAGISel::CheckOrMask(SDValue LHS, ConstantSDNode *RHS,
1072                                    int64_t DesiredMaskS) const {
1073   const APInt &ActualMask = RHS->getAPIntValue();
1074   const APInt &DesiredMask = APInt(LHS.getValueSizeInBits(), DesiredMaskS);
1075
1076   // If the actual mask exactly matches, success!
1077   if (ActualMask == DesiredMask)
1078     return true;
1079
1080   // If the actual AND mask is allowing unallowed bits, this doesn't match.
1081   if (ActualMask.intersects(~DesiredMask))
1082     return false;
1083
1084   // Otherwise, the DAG Combiner may have proven that the value coming in is
1085   // either already zero or is not demanded.  Check for known zero input bits.
1086   APInt NeededMask = DesiredMask & ~ActualMask;
1087
1088   APInt KnownZero, KnownOne;
1089   CurDAG->ComputeMaskedBits(LHS, NeededMask, KnownZero, KnownOne);
1090
1091   // If all the missing bits in the or are already known to be set, match!
1092   if ((NeededMask & KnownOne) == NeededMask)
1093     return true;
1094
1095   // TODO: check to see if missing bits are just not demanded.
1096
1097   // Otherwise, this pattern doesn't match.
1098   return false;
1099 }
1100
1101
1102 /// SelectInlineAsmMemoryOperands - Calls to this are automatically generated
1103 /// by tblgen.  Others should not call it.
1104 void SelectionDAGISel::
1105 SelectInlineAsmMemoryOperands(std::vector<SDValue> &Ops) {
1106   std::vector<SDValue> InOps;
1107   std::swap(InOps, Ops);
1108
1109   Ops.push_back(InOps[0]);  // input chain.
1110   Ops.push_back(InOps[1]);  // input asm string.
1111
1112   unsigned i = 2, e = InOps.size();
1113   if (InOps[e-1].getValueType() == MVT::Flag)
1114     --e;  // Don't process a flag operand if it is here.
1115
1116   while (i != e) {
1117     unsigned Flags = cast<ConstantSDNode>(InOps[i])->getZExtValue();
1118     if ((Flags & 7) != 4 /*MEM*/ &&
1119         (Flags & 7) != 7 /*MEM OVERLAPS EARLYCLOBBER*/) {
1120       // Just skip over this operand, copying the operands verbatim.
1121       Ops.insert(Ops.end(), InOps.begin()+i, InOps.begin()+i+(Flags >> 3) + 1);
1122       i += (Flags >> 3) + 1;
1123     } else {
1124       assert((Flags >> 3) == 1 && "Memory operand with multiple values?");
1125       // Otherwise, this is a memory operand.  Ask the target to select it.
1126       std::vector<SDValue> SelOps;
1127       if (SelectInlineAsmMemoryOperand(InOps[i+1], 'm', SelOps)) {
1128         cerr << "Could not match memory address.  Inline asm failure!\n";
1129         exit(1);
1130       }
1131
1132       // Add this to the output node.
1133       MVT IntPtrTy = CurDAG->getTargetLoweringInfo().getPointerTy();
1134       Ops.push_back(CurDAG->getTargetConstant((Flags & 7) | (SelOps.size()<< 3),
1135                                               IntPtrTy));
1136       Ops.insert(Ops.end(), SelOps.begin(), SelOps.end());
1137       i += 2;
1138     }
1139   }
1140
1141   // Add the flag input back if present.
1142   if (e != InOps.size())
1143     Ops.push_back(InOps.back());
1144 }
1145
1146 char SelectionDAGISel::ID = 0;