lib/CodeGen/SelectionDAG/SelectionDAGISel.cpp

   1 //===-- SelectionDAGISel.cpp - Implement the SelectionDAGISel class -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the SelectionDAGISel class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "isel"
  15 #include "ScheduleDAGSDNodes.h"
  16 #include "SelectionDAGBuild.h"
  17 #include "llvm/CodeGen/SelectionDAGISel.h"
  18 #include "llvm/Analysis/AliasAnalysis.h"
  19 #include "llvm/Constants.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/InlineAsm.h"
  25 #include "llvm/Instructions.h"
  26 #include "llvm/Intrinsics.h"
  27 #include "llvm/IntrinsicInst.h"
  28 #include "llvm/CodeGen/FastISel.h"
  29 #include "llvm/CodeGen/GCStrategy.h"
  30 #include "llvm/CodeGen/GCMetadata.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineFrameInfo.h"
  33 #include "llvm/CodeGen/MachineInstrBuilder.h"
  34 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  35 #include "llvm/CodeGen/MachineModuleInfo.h"
  36 #include "llvm/CodeGen/MachineRegisterInfo.h"
  37 #include "llvm/CodeGen/ScheduleHazardRecognizer.h"
  38 #include "llvm/CodeGen/SchedulerRegistry.h"
  39 #include "llvm/CodeGen/SelectionDAG.h"
  40 #include "llvm/CodeGen/DwarfWriter.h"
  41 #include "llvm/Target/TargetRegisterInfo.h"
  42 #include "llvm/Target/TargetData.h"
  43 #include "llvm/Target/TargetFrameInfo.h"
  44 #include "llvm/Target/TargetInstrInfo.h"
  45 #include "llvm/Target/TargetLowering.h"
  46 #include "llvm/Target/TargetMachine.h"
  47 #include "llvm/Target/TargetOptions.h"
  48 #include "llvm/Support/Compiler.h"
  49 #include "llvm/Support/Debug.h"
  50 #include "llvm/Support/MathExtras.h"
  51 #include "llvm/Support/Timer.h"
  52 #include <algorithm>
  53 using namespace llvm;
  54
  55 static cl::opt<bool>
  56 DisableLegalizeTypes("disable-legalize-types", cl::Hidden);
  57 static cl::opt<bool>
  58 EnableFastISelVerbose("fast-isel-verbose", cl::Hidden,
  59           cl::desc("Enable verbose messages in the \"fast\" "
  60                    "instruction selector"));
  61 static cl::opt<bool>
  62 EnableFastISelAbort("fast-isel-abort", cl::Hidden,
  63           cl::desc("Enable abort calls when \"fast\" instruction fails"));
  64 static cl::opt<bool>
  65 SchedLiveInCopies("schedule-livein-copies",
  66                   cl::desc("Schedule copies of livein registers"),
  67                   cl::init(false));
  68
  69 #ifndef NDEBUG
  70 static cl::opt<bool>
  71 ViewDAGCombine1("view-dag-combine1-dags", cl::Hidden,
  72           cl::desc("Pop up a window to show dags before the first "
  73                    "dag combine pass"));
  74 static cl::opt<bool>
  75 ViewLegalizeTypesDAGs("view-legalize-types-dags", cl::Hidden,
  76           cl::desc("Pop up a window to show dags before legalize types"));
  77 static cl::opt<bool>
  78 ViewLegalizeDAGs("view-legalize-dags", cl::Hidden,
  79           cl::desc("Pop up a window to show dags before legalize"));
  80 static cl::opt<bool>
  81 ViewDAGCombine2("view-dag-combine2-dags", cl::Hidden,
  82           cl::desc("Pop up a window to show dags before the second "
  83                    "dag combine pass"));
  84 static cl::opt<bool>
  85 ViewDAGCombineLT("view-dag-combine-lt-dags", cl::Hidden,
  86           cl::desc("Pop up a window to show dags before the post legalize types"
  87                    " dag combine pass"));
  88 static cl::opt<bool>
  89 ViewISelDAGs("view-isel-dags", cl::Hidden,
  90           cl::desc("Pop up a window to show isel dags as they are selected"));
  91 static cl::opt<bool>
  92 ViewSchedDAGs("view-sched-dags", cl::Hidden,
  93           cl::desc("Pop up a window to show sched dags as they are processed"));
  94 static cl::opt<bool>
  95 ViewSUnitDAGs("view-sunit-dags", cl::Hidden,
  96       cl::desc("Pop up a window to show SUnit dags after they are processed"));
  97 #else
  98 static const bool ViewDAGCombine1 = false,
  99                   ViewLegalizeTypesDAGs = false, ViewLegalizeDAGs = false,
 100                   ViewDAGCombine2 = false,
 101                   ViewDAGCombineLT = false,
 102                   ViewISelDAGs = false, ViewSchedDAGs = false,
 103                   ViewSUnitDAGs = false;
 104 #endif
 105
 106 //===---------------------------------------------------------------------===//
 107 ///
 108 /// RegisterScheduler class - Track the registration of instruction schedulers.
 109 ///
 110 //===---------------------------------------------------------------------===//
 111 MachinePassRegistry RegisterScheduler::Registry;
 112
 113 //===---------------------------------------------------------------------===//
 114 ///
 115 /// ISHeuristic command line option for instruction schedulers.
 116 ///
 117 //===---------------------------------------------------------------------===//
 118 static cl::opt<RegisterScheduler::FunctionPassCtor, false,
 119                RegisterPassParser<RegisterScheduler> >
 120 ISHeuristic("pre-RA-sched",
 121             cl::init(&createDefaultScheduler),
 122             cl::desc("Instruction schedulers available (before register"
 123                      " allocation):"));
 124
 125 static RegisterScheduler
 126 defaultListDAGScheduler("default", "Best scheduler for the target",
 127                         createDefaultScheduler);
 128
 129 namespace llvm {
 130   //===--------------------------------------------------------------------===//
 131   /// createDefaultScheduler - This creates an instruction scheduler appropriate
 132   /// for the target.
 133   ScheduleDAGSDNodes* createDefaultScheduler(SelectionDAGISel *IS,
 134                                              CodeGenOpt::Level OptLevel) {
 135     const TargetLowering &TLI = IS->getTargetLowering();
 136
 137     if (OptLevel == CodeGenOpt::None)
 138       return createFastDAGScheduler(IS, OptLevel);
 139     if (TLI.getSchedulingPreference() == TargetLowering::SchedulingForLatency)
 140       return createTDListDAGScheduler(IS, OptLevel);
 141     assert(TLI.getSchedulingPreference() ==
 142          TargetLowering::SchedulingForRegPressure && "Unknown sched type!");
 143     return createBURRListDAGScheduler(IS, OptLevel);
 144   }
 145 }
 146
 147 // EmitInstrWithCustomInserter - This method should be implemented by targets
 148 // that mark instructions with the 'usesCustomDAGSchedInserter' flag.  These
 149 // instructions are special in various ways, which require special support to
 150 // insert.  The specified MachineInstr is created but not inserted into any
 151 // basic blocks, and the scheduler passes ownership of it to this method.
 152 MachineBasicBlock *TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 153                                                  MachineBasicBlock *MBB) const {
 154   cerr << "If a target marks an instruction with "
 155        << "'usesCustomDAGSchedInserter', it must implement "
 156        << "TargetLowering::EmitInstrWithCustomInserter!\n";
 157   abort();
 158   return 0;
 159 }
 160
 161 /// EmitLiveInCopy - Emit a copy for a live in physical register. If the
 162 /// physical register has only a single copy use, then coalesced the copy
 163 /// if possible.
 164 static void EmitLiveInCopy(MachineBasicBlock *MBB,
 165                            MachineBasicBlock::iterator &InsertPos,
 166                            unsigned VirtReg, unsigned PhysReg,
 167                            const TargetRegisterClass *RC,
 168                            DenseMap<MachineInstr*, unsigned> &CopyRegMap,
 169                            const MachineRegisterInfo &MRI,
 170                            const TargetRegisterInfo &TRI,
 171                            const TargetInstrInfo &TII) {
 172   unsigned NumUses = 0;
 173   MachineInstr *UseMI = NULL;
 174   for (MachineRegisterInfo::use_iterator UI = MRI.use_begin(VirtReg),
 175          UE = MRI.use_end(); UI != UE; ++UI) {
 176     UseMI = &*UI;
 177     if (++NumUses > 1)
 178       break;
 179   }
 180
 181   // If the number of uses is not one, or the use is not a move instruction,
 182   // don't coalesce. Also, only coalesce away a virtual register to virtual
 183   // register copy.
 184   bool Coalesced = false;
 185   unsigned SrcReg, DstReg, SrcSubReg, DstSubReg;
 186   if (NumUses == 1 &&
 187       TII.isMoveInstr(*UseMI, SrcReg, DstReg, SrcSubReg, DstSubReg) &&
 188       TargetRegisterInfo::isVirtualRegister(DstReg)) {
 189     VirtReg = DstReg;
 190     Coalesced = true;
 191   }
 192
 193   // Now find an ideal location to insert the copy.
 194   MachineBasicBlock::iterator Pos = InsertPos;
 195   while (Pos != MBB->begin()) {
 196     MachineInstr *PrevMI = prior(Pos);
 197     DenseMap<MachineInstr*, unsigned>::iterator RI = CopyRegMap.find(PrevMI);
 198     // copyRegToReg might emit multiple instructions to do a copy.
 199     unsigned CopyDstReg = (RI == CopyRegMap.end()) ? 0 : RI->second;
 200     if (CopyDstReg && !TRI.regsOverlap(CopyDstReg, PhysReg))
 201       // This is what the BB looks like right now:
 202       // r1024 = mov r0
 203       // ...
 204       // r1    = mov r1024
 205       //
 206       // We want to insert "r1025 = mov r1". Inserting this copy below the
 207       // move to r1024 makes it impossible for that move to be coalesced.
 208       //
 209       // r1025 = mov r1
 210       // r1024 = mov r0
 211       // ...
 212       // r1    = mov 1024
 213       // r2    = mov 1025
 214       break; // Woot! Found a good location.
 215     --Pos;
 216   }
 217
 218   TII.copyRegToReg(*MBB, Pos, VirtReg, PhysReg, RC, RC);
 219   CopyRegMap.insert(std::make_pair(prior(Pos), VirtReg));
 220   if (Coalesced) {
 221     if (&*InsertPos == UseMI) ++InsertPos;
 222     MBB->erase(UseMI);
 223   }
 224 }
 225
 226 /// EmitLiveInCopies - If this is the first basic block in the function,
 227 /// and if it has live ins that need to be copied into vregs, emit the
 228 /// copies into the block.
 229 static void EmitLiveInCopies(MachineBasicBlock *EntryMBB,
 230                              const MachineRegisterInfo &MRI,
 231                              const TargetRegisterInfo &TRI,
 232                              const TargetInstrInfo &TII) {
 233   if (SchedLiveInCopies) {
 234     // Emit the copies at a heuristically-determined location in the block.
 235     DenseMap<MachineInstr*, unsigned> CopyRegMap;
 236     MachineBasicBlock::iterator InsertPos = EntryMBB->begin();
 237     for (MachineRegisterInfo::livein_iterator LI = MRI.livein_begin(),
 238            E = MRI.livein_end(); LI != E; ++LI)
 239       if (LI->second) {
 240         const TargetRegisterClass *RC = MRI.getRegClass(LI->second);
 241         EmitLiveInCopy(EntryMBB, InsertPos, LI->second, LI->first,
 242                        RC, CopyRegMap, MRI, TRI, TII);
 243       }
 244   } else {
 245     // Emit the copies into the top of the block.
 246     for (MachineRegisterInfo::livein_iterator LI = MRI.livein_begin(),
 247            E = MRI.livein_end(); LI != E; ++LI)
 248       if (LI->second) {
 249         const TargetRegisterClass *RC = MRI.getRegClass(LI->second);
 250         TII.copyRegToReg(*EntryMBB, EntryMBB->begin(),
 251                          LI->second, LI->first, RC, RC);
 252       }
 253   }
 254 }
 255
 256 //===----------------------------------------------------------------------===//
 257 // SelectionDAGISel code
 258 //===----------------------------------------------------------------------===//
 259
 260 SelectionDAGISel::SelectionDAGISel(TargetMachine &tm, CodeGenOpt::Level OL) :
 261   FunctionPass(&ID), TM(tm), TLI(*tm.getTargetLowering()),
 262   FuncInfo(new FunctionLoweringInfo(TLI)),
 263   CurDAG(new SelectionDAG(TLI, *FuncInfo)),
 264   SDL(new SelectionDAGLowering(*CurDAG, TLI, *FuncInfo, OL)),
 265   GFI(),
 266   OptLevel(OL),
 267   DAGSize(0)
 268 {}
 269
 270 SelectionDAGISel::~SelectionDAGISel() {
 271   delete SDL;
 272   delete CurDAG;
 273   delete FuncInfo;
 274 }
 275
 276 unsigned SelectionDAGISel::MakeReg(MVT VT) {
 277   return RegInfo->createVirtualRegister(TLI.getRegClassFor(VT));
 278 }
 279
 280 void SelectionDAGISel::getAnalysisUsage(AnalysisUsage &AU) const {
 281   AU.addRequired<AliasAnalysis>();
 282   AU.addRequired<GCModuleInfo>();
 283   AU.addRequired<DwarfWriter>();
 284   AU.setPreservesAll();
 285 }
 286
 287 bool SelectionDAGISel::runOnFunction(Function &Fn) {
 288   // Do some sanity-checking on the command-line options.
 289   assert((!EnableFastISelVerbose || EnableFastISel) &&
 290          "-fast-isel-verbose requires -fast-isel");
 291   assert((!EnableFastISelAbort || EnableFastISel) &&
 292          "-fast-isel-abort requires -fast-isel");
 293
 294   // Do not codegen any 'available_externally' functions at all, they have
 295   // definitions outside the translation unit.
 296   if (Fn.hasAvailableExternallyLinkage())
 297     return false;
 298
 299
 300   // Get alias analysis for load/store combining.
 301   AA = &getAnalysis<AliasAnalysis>();
 302
 303   TargetMachine &TM = TLI.getTargetMachine();
 304   MF = &MachineFunction::construct(&Fn, TM);
 305   const TargetInstrInfo &TII = *TM.getInstrInfo();
 306   const TargetRegisterInfo &TRI = *TM.getRegisterInfo();
 307
 308   if (MF->getFunction()->hasGC())
 309     GFI = &getAnalysis<GCModuleInfo>().getFunctionInfo(*MF->getFunction());
 310   else
 311     GFI = 0;
 312   RegInfo = &MF->getRegInfo();
 313   DOUT << "\n\n\n=== " << Fn.getName() << "\n";
 314
 315   MachineModuleInfo *MMI = getAnalysisIfAvailable<MachineModuleInfo>();
 316   DwarfWriter *DW = getAnalysisIfAvailable<DwarfWriter>();
 317   CurDAG->init(*MF, MMI, DW);
 318   FuncInfo->set(Fn, *MF, *CurDAG, EnableFastISel);
 319   SDL->init(GFI, *AA);
 320
 321   for (Function::iterator I = Fn.begin(), E = Fn.end(); I != E; ++I)
 322     if (InvokeInst *Invoke = dyn_cast<InvokeInst>(I->getTerminator()))
 323       // Mark landing pad.
 324       FuncInfo->MBBMap[Invoke->getSuccessor(1)]->setIsLandingPad();
 325
 326   SelectAllBasicBlocks(Fn, *MF, MMI, DW, TII);
 327
 328   // If the first basic block in the function has live ins that need to be
 329   // copied into vregs, emit the copies into the top of the block before
 330   // emitting the code for the block.
 331   EmitLiveInCopies(MF->begin(), *RegInfo, TRI, TII);
 332
 333   // Add function live-ins to entry block live-in set.
 334   for (MachineRegisterInfo::livein_iterator I = RegInfo->livein_begin(),
 335          E = RegInfo->livein_end(); I != E; ++I)
 336     MF->begin()->addLiveIn(I->first);
 337
 338 #ifndef NDEBUG
 339   assert(FuncInfo->CatchInfoFound.size() == FuncInfo->CatchInfoLost.size() &&
 340          "Not all catch info was assigned to a landing pad!");
 341 #endif
 342
 343   FuncInfo->clear();
 344
 345   return true;
 346 }
 347
 348 static void copyCatchInfo(BasicBlock *SrcBB, BasicBlock *DestBB,
 349                           MachineModuleInfo *MMI, FunctionLoweringInfo &FLI) {
 350   for (BasicBlock::iterator I = SrcBB->begin(), E = --SrcBB->end(); I != E; ++I)
 351     if (EHSelectorInst *EHSel = dyn_cast<EHSelectorInst>(I)) {
 352       // Apply the catch info to DestBB.
 353       AddCatchInfo(*EHSel, MMI, FLI.MBBMap[DestBB]);
 354 #ifndef NDEBUG
 355       if (!FLI.MBBMap[SrcBB]->isLandingPad())
 356         FLI.CatchInfoFound.insert(EHSel);
 357 #endif
 358     }
 359 }
 360
 361 /// IsFixedFrameObjectWithPosOffset - Check if object is a fixed frame object and
 362 /// whether object offset >= 0.
 363 static bool
 364 IsFixedFrameObjectWithPosOffset(MachineFrameInfo *MFI, SDValue Op) {
 365   if (!isa<FrameIndexSDNode>(Op)) return false;
 366
 367   FrameIndexSDNode * FrameIdxNode = dyn_cast<FrameIndexSDNode>(Op);
 368   int FrameIdx =  FrameIdxNode->getIndex();
 369   return MFI->isFixedObjectIndex(FrameIdx) &&
 370     MFI->getObjectOffset(FrameIdx) >= 0;
 371 }
 372
 373 /// IsPossiblyOverwrittenArgumentOfTailCall - Check if the operand could
 374 /// possibly be overwritten when lowering the outgoing arguments in a tail
 375 /// call. Currently the implementation of this call is very conservative and
 376 /// assumes all arguments sourcing from FORMAL_ARGUMENTS or a CopyFromReg with
 377 /// virtual registers would be overwritten by direct lowering.
 378 static bool IsPossiblyOverwrittenArgumentOfTailCall(SDValue Op,
 379                                                     MachineFrameInfo *MFI) {
 380   RegisterSDNode * OpReg = NULL;
 381   if (Op.getOpcode() == ISD::FORMAL_ARGUMENTS ||
 382       (Op.getOpcode()== ISD::CopyFromReg &&
 383        (OpReg = dyn_cast<RegisterSDNode>(Op.getOperand(1))) &&
 384        (OpReg->getReg() >= TargetRegisterInfo::FirstVirtualRegister)) ||
 385       (Op.getOpcode() == ISD::LOAD &&
 386        IsFixedFrameObjectWithPosOffset(MFI, Op.getOperand(1))) ||
 387       (Op.getOpcode() == ISD::MERGE_VALUES &&
 388        Op.getOperand(Op.getResNo()).getOpcode() == ISD::LOAD &&
 389        IsFixedFrameObjectWithPosOffset(MFI, Op.getOperand(Op.getResNo()).
 390                                        getOperand(1))))
 391     return true;
 392   return false;
 393 }
 394
 395 /// CheckDAGForTailCallsAndFixThem - This Function looks for CALL nodes in the
 396 /// DAG and fixes their tailcall attribute operand.
 397 static void CheckDAGForTailCallsAndFixThem(SelectionDAG &DAG,
 398                                            const TargetLowering& TLI) {
 399   SDNode * Ret = NULL;
 400   SDValue Terminator = DAG.getRoot();
 401
 402   // Find RET node.
 403   if (Terminator.getOpcode() == ISD::RET) {
 404     Ret = Terminator.getNode();
 405   }
 406
 407   // Fix tail call attribute of CALL nodes.
 408   for (SelectionDAG::allnodes_iterator BE = DAG.allnodes_begin(),
 409          BI = DAG.allnodes_end(); BI != BE; ) {
 410     --BI;
 411     if (CallSDNode *TheCall = dyn_cast<CallSDNode>(BI)) {
 412       SDValue OpRet(Ret, 0);
 413       SDValue OpCall(BI, 0);
 414       bool isMarkedTailCall = TheCall->isTailCall();
 415       // If CALL node has tail call attribute set to true and the call is not
 416       // eligible (no RET or the target rejects) the attribute is fixed to
 417       // false. The TargetLowering::IsEligibleForTailCallOptimization function
 418       // must correctly identify tail call optimizable calls.
 419       if (!isMarkedTailCall) continue;
 420       if (Ret==NULL ||
 421           !TLI.IsEligibleForTailCallOptimization(TheCall, OpRet, DAG)) {
 422         // Not eligible. Mark CALL node as non tail call. Note that we
 423         // can modify the call node in place since calls are not CSE'd.
 424         TheCall->setNotTailCall();
 425       } else {
 426         // Look for tail call clobbered arguments. Emit a series of
 427         // copyto/copyfrom virtual register nodes to protect them.
 428         SmallVector<SDValue, 32> Ops;
 429         SDValue Chain = TheCall->getChain(), InFlag;
 430         Ops.push_back(Chain);
 431         Ops.push_back(TheCall->getCallee());
 432         for (unsigned i = 0, e = TheCall->getNumArgs(); i != e; ++i) {
 433           SDValue Arg = TheCall->getArg(i);
 434           bool isByVal = TheCall->getArgFlags(i).isByVal();
 435           MachineFunction &MF = DAG.getMachineFunction();
 436           MachineFrameInfo *MFI = MF.getFrameInfo();
 437           if (!isByVal &&
 438               IsPossiblyOverwrittenArgumentOfTailCall(Arg, MFI)) {
 439             MVT VT = Arg.getValueType();
 440             unsigned VReg = MF.getRegInfo().
 441               createVirtualRegister(TLI.getRegClassFor(VT));
 442             Chain = DAG.getCopyToReg(Chain, Arg.getDebugLoc(),
 443                                      VReg, Arg, InFlag);
 444             InFlag = Chain.getValue(1);
 445             Arg = DAG.getCopyFromReg(Chain, Arg.getDebugLoc(),
 446                                      VReg, VT, InFlag);
 447             Chain = Arg.getValue(1);
 448             InFlag = Arg.getValue(2);
 449           }
 450           Ops.push_back(Arg);
 451           Ops.push_back(TheCall->getArgFlagsVal(i));
 452         }
 453         // Link in chain of CopyTo/CopyFromReg.
 454         Ops[0] = Chain;
 455         DAG.UpdateNodeOperands(OpCall, Ops.begin(), Ops.size());
 456       }
 457     }
 458   }
 459 }
 460
 461 void SelectionDAGISel::SelectBasicBlock(BasicBlock *LLVMBB,
 462                                         BasicBlock::iterator Begin,
 463                                         BasicBlock::iterator End) {
 464   SDL->setCurrentBasicBlock(BB);
 465
 466   // Lower all of the non-terminator instructions.
 467   for (BasicBlock::iterator I = Begin; I != End; ++I)
 468     if (!isa<TerminatorInst>(I))
 469       SDL->visit(*I);
 470
 471   // Ensure that all instructions which are used outside of their defining
 472   // blocks are available as virtual registers.  Invoke is handled elsewhere.
 473   for (BasicBlock::iterator I = Begin; I != End; ++I)
 474     if (!isa<PHINode>(I) && !isa<InvokeInst>(I))
 475       SDL->CopyToExportRegsIfNeeded(I);
 476
 477   // Handle PHI nodes in successor blocks.
 478   if (End == LLVMBB->end()) {
 479     HandlePHINodesInSuccessorBlocks(LLVMBB);
 480
 481     // Lower the terminator after the copies are emitted.
 482     SDL->visit(*LLVMBB->getTerminator());
 483   }
 484
 485   // Make sure the root of the DAG is up-to-date.
 486   CurDAG->setRoot(SDL->getControlRoot());
 487
 488   // Check whether calls in this block are real tail calls. Fix up CALL nodes
 489   // with correct tailcall attribute so that the target can rely on the tailcall
 490   // attribute indicating whether the call is really eligible for tail call
 491   // optimization.
 492   if (PerformTailCallOpt)
 493     CheckDAGForTailCallsAndFixThem(*CurDAG, TLI);
 494
 495   // Final step, emit the lowered DAG as machine code.
 496   CodeGenAndEmitDAG();
 497   SDL->clear();
 498 }
 499
 500 void SelectionDAGISel::ComputeLiveOutVRegInfo() {
 501   SmallPtrSet<SDNode*, 128> VisitedNodes;
 502   SmallVector<SDNode*, 128> Worklist;
 503
 504   Worklist.push_back(CurDAG->getRoot().getNode());
 505
 506   APInt Mask;
 507   APInt KnownZero;
 508   APInt KnownOne;
 509
 510   while (!Worklist.empty()) {
 511     SDNode *N = Worklist.back();
 512     Worklist.pop_back();
 513
 514     // If we've already seen this node, ignore it.
 515     if (!VisitedNodes.insert(N))
 516       continue;
 517
 518     // Otherwise, add all chain operands to the worklist.
 519     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
 520       if (N->getOperand(i).getValueType() == MVT::Other)
 521         Worklist.push_back(N->getOperand(i).getNode());
 522
 523     // If this is a CopyToReg with a vreg dest, process it.
 524     if (N->getOpcode() != ISD::CopyToReg)
 525       continue;
 526
 527     unsigned DestReg = cast<RegisterSDNode>(N->getOperand(1))->getReg();
 528     if (!TargetRegisterInfo::isVirtualRegister(DestReg))
 529       continue;
 530
 531     // Ignore non-scalar or non-integer values.
 532     SDValue Src = N->getOperand(2);
 533     MVT SrcVT = Src.getValueType();
 534     if (!SrcVT.isInteger() || SrcVT.isVector())
 535       continue;
 536
 537     unsigned NumSignBits = CurDAG->ComputeNumSignBits(Src);
 538     Mask = APInt::getAllOnesValue(SrcVT.getSizeInBits());
 539     CurDAG->ComputeMaskedBits(Src, Mask, KnownZero, KnownOne);
 540
 541     // Only install this information if it tells us something.
 542     if (NumSignBits != 1 || KnownZero != 0 || KnownOne != 0) {
 543       DestReg -= TargetRegisterInfo::FirstVirtualRegister;
 544       FunctionLoweringInfo &FLI = CurDAG->getFunctionLoweringInfo();
 545       if (DestReg >= FLI.LiveOutRegInfo.size())
 546         FLI.LiveOutRegInfo.resize(DestReg+1);
 547       FunctionLoweringInfo::LiveOutInfo &LOI = FLI.LiveOutRegInfo[DestReg];
 548       LOI.NumSignBits = NumSignBits;
 549       LOI.KnownOne = KnownOne;
 550       LOI.KnownZero = KnownZero;
 551     }
 552   }
 553 }
 554
 555 void SelectionDAGISel::CodeGenAndEmitDAG() {
 556   std::string GroupName;
 557   if (TimePassesIsEnabled)
 558     GroupName = "Instruction Selection and Scheduling";
 559   std::string BlockName;
 560   if (ViewDAGCombine1 || ViewLegalizeTypesDAGs || ViewLegalizeDAGs ||
 561       ViewDAGCombine2 || ViewDAGCombineLT || ViewISelDAGs || ViewSchedDAGs ||
 562       ViewSUnitDAGs)
 563     BlockName = CurDAG->getMachineFunction().getFunction()->getName() + ':' +
 564                 BB->getBasicBlock()->getName();
 565
 566   DOUT << "Initial selection DAG:\n";
 567   DEBUG(CurDAG->dump());
 568
 569   if (ViewDAGCombine1) CurDAG->viewGraph("dag-combine1 input for " + BlockName);
 570
 571   // Run the DAG combiner in pre-legalize mode.
 572   if (TimePassesIsEnabled) {
 573     NamedRegionTimer T("DAG Combining 1", GroupName);
 574     CurDAG->Combine(Unrestricted, *AA, OptLevel);
 575   } else {
 576     CurDAG->Combine(Unrestricted, *AA, OptLevel);
 577   }
 578
 579   DOUT << "Optimized lowered selection DAG:\n";
 580   DEBUG(CurDAG->dump());
 581
 582   // Second step, hack on the DAG until it only uses operations and types that
 583   // the target supports.
 584   if (!DisableLegalizeTypes) {
 585     if (ViewLegalizeTypesDAGs) CurDAG->viewGraph("legalize-types input for " +
 586                                                  BlockName);
 587
 588     bool Changed;
 589     if (TimePassesIsEnabled) {
 590       NamedRegionTimer T("Type Legalization", GroupName);
 591       Changed = CurDAG->LegalizeTypes();
 592     } else {
 593       Changed = CurDAG->LegalizeTypes();
 594     }
 595
 596     DOUT << "Type-legalized selection DAG:\n";
 597     DEBUG(CurDAG->dump());
 598
 599     if (Changed) {
 600       if (ViewDAGCombineLT)
 601         CurDAG->viewGraph("dag-combine-lt input for " + BlockName);
 602
 603       // Run the DAG combiner in post-type-legalize mode.
 604       if (TimePassesIsEnabled) {
 605         NamedRegionTimer T("DAG Combining after legalize types", GroupName);
 606         CurDAG->Combine(NoIllegalTypes, *AA, OptLevel);
 607       } else {
 608         CurDAG->Combine(NoIllegalTypes, *AA, OptLevel);
 609       }
 610
 611       DOUT << "Optimized type-legalized selection DAG:\n";
 612       DEBUG(CurDAG->dump());
 613     }
 614   }
 615
 616   if (ViewLegalizeDAGs) CurDAG->viewGraph("legalize input for " + BlockName);
 617
 618   if (TimePassesIsEnabled) {
 619     NamedRegionTimer T("DAG Legalization", GroupName);
 620     CurDAG->Legalize(DisableLegalizeTypes, OptLevel);
 621   } else {
 622     CurDAG->Legalize(DisableLegalizeTypes, OptLevel);
 623   }
 624
 625   DOUT << "Legalized selection DAG:\n";
 626   DEBUG(CurDAG->dump());
 627
 628   if (ViewDAGCombine2) CurDAG->viewGraph("dag-combine2 input for " + BlockName);
 629
 630   // Run the DAG combiner in post-legalize mode.
 631   if (TimePassesIsEnabled) {
 632     NamedRegionTimer T("DAG Combining 2", GroupName);
 633     CurDAG->Combine(NoIllegalOperations, *AA, OptLevel);
 634   } else {
 635     CurDAG->Combine(NoIllegalOperations, *AA, OptLevel);
 636   }
 637
 638   DOUT << "Optimized legalized selection DAG:\n";
 639   DEBUG(CurDAG->dump());
 640
 641   if (ViewISelDAGs) CurDAG->viewGraph("isel input for " + BlockName);
 642
 643   if (OptLevel != CodeGenOpt::None)
 644     ComputeLiveOutVRegInfo();
 645
 646   // Third, instruction select all of the operations to machine code, adding the
 647   // code to the MachineBasicBlock.
 648   if (TimePassesIsEnabled) {
 649     NamedRegionTimer T("Instruction Selection", GroupName);
 650     InstructionSelect();
 651   } else {
 652     InstructionSelect();
 653   }
 654
 655   DOUT << "Selected selection DAG:\n";
 656   DEBUG(CurDAG->dump());
 657
 658   if (ViewSchedDAGs) CurDAG->viewGraph("scheduler input for " + BlockName);
 659
 660   // Schedule machine code.
 661   ScheduleDAGSDNodes *Scheduler = CreateScheduler();
 662   if (TimePassesIsEnabled) {
 663     NamedRegionTimer T("Instruction Scheduling", GroupName);
 664     Scheduler->Run(CurDAG, BB, BB->end());
 665   } else {
 666     Scheduler->Run(CurDAG, BB, BB->end());
 667   }
 668
 669   if (ViewSUnitDAGs) Scheduler->viewGraph();
 670
 671   // Emit machine code to BB.  This can change 'BB' to the last block being
 672   // inserted into.
 673   if (TimePassesIsEnabled) {
 674     NamedRegionTimer T("Instruction Creation", GroupName);
 675     BB = Scheduler->EmitSchedule();
 676   } else {
 677     BB = Scheduler->EmitSchedule();
 678   }
 679
 680   // Free the scheduler state.
 681   if (TimePassesIsEnabled) {
 682     NamedRegionTimer T("Instruction Scheduling Cleanup", GroupName);
 683     delete Scheduler;
 684   } else {
 685     delete Scheduler;
 686   }
 687
 688   DOUT << "Selected machine code:\n";
 689   DEBUG(BB->dump());
 690 }
 691
 692 void SelectionDAGISel::SelectAllBasicBlocks(Function &Fn,
 693                                             MachineFunction &MF,
 694                                             MachineModuleInfo *MMI,
 695                                             DwarfWriter *DW,
 696                                             const TargetInstrInfo &TII) {
 697   // Initialize the Fast-ISel state, if needed.
 698   FastISel *FastIS = 0;
 699   if (EnableFastISel)
 700     FastIS = TLI.createFastISel(MF, MMI, DW,
 701                                 FuncInfo->ValueMap,
 702                                 FuncInfo->MBBMap,
 703                                 FuncInfo->StaticAllocaMap
 704 #ifndef NDEBUG
 705                                 , FuncInfo->CatchInfoLost
 706 #endif
 707                                 );
 708
 709   // Iterate over all basic blocks in the function.
 710   for (Function::iterator I = Fn.begin(), E = Fn.end(); I != E; ++I) {
 711     BasicBlock *LLVMBB = &*I;
 712     BB = FuncInfo->MBBMap[LLVMBB];
 713
 714     BasicBlock::iterator const Begin = LLVMBB->begin();
 715     BasicBlock::iterator const End = LLVMBB->end();
 716     BasicBlock::iterator BI = Begin;
 717
 718     // Lower any arguments needed in this block if this is the entry block.
 719     bool SuppressFastISel = false;
 720     if (LLVMBB == &Fn.getEntryBlock()) {
 721       LowerArguments(LLVMBB);
 722
 723       // If any of the arguments has the byval attribute, forgo
 724       // fast-isel in the entry block.
 725       if (FastIS) {
 726         unsigned j = 1;
 727         for (Function::arg_iterator I = Fn.arg_begin(), E = Fn.arg_end();
 728              I != E; ++I, ++j)
 729           if (Fn.paramHasAttr(j, Attribute::ByVal)) {
 730             if (EnableFastISelVerbose || EnableFastISelAbort)
 731               cerr << "FastISel skips entry block due to byval argument\n";
 732             SuppressFastISel = true;
 733             break;
 734           }
 735       }
 736     }
 737
 738     if (MMI && BB->isLandingPad()) {
 739       // Add a label to mark the beginning of the landing pad.  Deletion of the
 740       // landing pad can thus be detected via the MachineModuleInfo.
 741       unsigned LabelID = MMI->addLandingPad(BB);
 742
 743       const TargetInstrDesc &II = TII.get(TargetInstrInfo::EH_LABEL);
 744       BuildMI(BB, SDL->getCurDebugLoc(), II).addImm(LabelID);
 745
 746       // Mark exception register as live in.
 747       unsigned Reg = TLI.getExceptionAddressRegister();
 748       if (Reg) BB->addLiveIn(Reg);
 749
 750       // Mark exception selector register as live in.
 751       Reg = TLI.getExceptionSelectorRegister();
 752       if (Reg) BB->addLiveIn(Reg);
 753
 754       // FIXME: Hack around an exception handling flaw (PR1508): the personality
 755       // function and list of typeids logically belong to the invoke (or, if you
 756       // like, the basic block containing the invoke), and need to be associated
 757       // with it in the dwarf exception handling tables.  Currently however the
 758       // information is provided by an intrinsic (eh.selector) that can be moved
 759       // to unexpected places by the optimizers: if the unwind edge is critical,
 760       // then breaking it can result in the intrinsics being in the successor of
 761       // the landing pad, not the landing pad itself.  This results in exceptions
 762       // not being caught because no typeids are associated with the invoke.
 763       // This may not be the only way things can go wrong, but it is the only way
 764       // we try to work around for the moment.
 765       BranchInst *Br = dyn_cast<BranchInst>(LLVMBB->getTerminator());
 766
 767       if (Br && Br->isUnconditional()) { // Critical edge?
 768         BasicBlock::iterator I, E;
 769         for (I = LLVMBB->begin(), E = --LLVMBB->end(); I != E; ++I)
 770           if (isa<EHSelectorInst>(I))
 771             break;
 772
 773         if (I == E)
 774           // No catch info found - try to extract some from the successor.
 775           copyCatchInfo(Br->getSuccessor(0), LLVMBB, MMI, *FuncInfo);
 776       }
 777     }
 778
 779     // Before doing SelectionDAG ISel, see if FastISel has been requested.
 780     if (FastIS && !SuppressFastISel) {
 781       // Emit code for any incoming arguments. This must happen before
 782       // beginning FastISel on the entry block.
 783       if (LLVMBB == &Fn.getEntryBlock()) {
 784         CurDAG->setRoot(SDL->getControlRoot());
 785         CodeGenAndEmitDAG();
 786         SDL->clear();
 787       }
 788       FastIS->startNewBlock(BB);
 789       // Do FastISel on as many instructions as possible.
 790       for (; BI != End; ++BI) {
 791         // Just before the terminator instruction, insert instructions to
 792         // feed PHI nodes in successor blocks.
 793         if (isa<TerminatorInst>(BI))
 794           if (!HandlePHINodesInSuccessorBlocksFast(LLVMBB, FastIS)) {
 795             if (EnableFastISelVerbose || EnableFastISelAbort) {
 796               cerr << "FastISel miss: ";
 797               BI->dump();
 798             }
 799             if (EnableFastISelAbort)
 800               assert(0 && "FastISel didn't handle a PHI in a successor");
 801             break;
 802           }
 803
 804         // First try normal tablegen-generated "fast" selection.
 805         if (FastIS->SelectInstruction(BI))
 806           continue;
 807
 808         // Next, try calling the target to attempt to handle the instruction.
 809         if (FastIS->TargetSelectInstruction(BI))
 810           continue;
 811
 812         // Then handle certain instructions as single-LLVM-Instruction blocks.
 813         if (isa<CallInst>(BI)) {
 814           if (EnableFastISelVerbose || EnableFastISelAbort) {
 815             cerr << "FastISel missed call: ";
 816             BI->dump();
 817           }
 818
 819           if (BI->getType() != Type::VoidTy) {
 820             unsigned &R = FuncInfo->ValueMap[BI];
 821             if (!R)
 822               R = FuncInfo->CreateRegForValue(BI);
 823           }
 824
 825           SDL->setCurDebugLoc(FastIS->getCurDebugLoc());
 826           SelectBasicBlock(LLVMBB, BI, next(BI));
 827           // If the instruction was codegen'd with multiple blocks,
 828           // inform the FastISel object where to resume inserting.
 829           FastIS->setCurrentBlock(BB);
 830           continue;
 831         }
 832
 833         // Otherwise, give up on FastISel for the rest of the block.
 834         // For now, be a little lenient about non-branch terminators.
 835         if (!isa<TerminatorInst>(BI) || isa<BranchInst>(BI)) {
 836           if (EnableFastISelVerbose || EnableFastISelAbort) {
 837             cerr << "FastISel miss: ";
 838             BI->dump();
 839           }
 840           if (EnableFastISelAbort)
 841             // The "fast" selector couldn't handle something and bailed.
 842             // For the purpose of debugging, just abort.
 843             assert(0 && "FastISel didn't select the entire block");
 844         }
 845         break;
 846       }
 847     }
 848
 849     // Run SelectionDAG instruction selection on the remainder of the block
 850     // not handled by FastISel. If FastISel is not run, this is the entire
 851     // block.
 852     if (BI != End) {
 853       // If FastISel is run and it has known DebugLoc then use it.
 854       if (FastIS && !FastIS->getCurDebugLoc().isUnknown())
 855         SDL->setCurDebugLoc(FastIS->getCurDebugLoc());
 856       SelectBasicBlock(LLVMBB, BI, End);
 857     }
 858
 859     FinishBasicBlock();
 860   }
 861
 862   delete FastIS;
 863 }
 864
 865 void
 866 SelectionDAGISel::FinishBasicBlock() {
 867
 868   DOUT << "Target-post-processed machine code:\n";
 869   DEBUG(BB->dump());
 870
 871   DOUT << "Total amount of phi nodes to update: "
 872        << SDL->PHINodesToUpdate.size() << "\n";
 873   DEBUG(for (unsigned i = 0, e = SDL->PHINodesToUpdate.size(); i != e; ++i)
 874           DOUT << "Node " << i << " : (" << SDL->PHINodesToUpdate[i].first
 875                << ", " << SDL->PHINodesToUpdate[i].second << ")\n";);
 876
 877   // Next, now that we know what the last MBB the LLVM BB expanded is, update
 878   // PHI nodes in successors.
 879   if (SDL->SwitchCases.empty() &&
 880       SDL->JTCases.empty() &&
 881       SDL->BitTestCases.empty()) {
 882     for (unsigned i = 0, e = SDL->PHINodesToUpdate.size(); i != e; ++i) {
 883       MachineInstr *PHI = SDL->PHINodesToUpdate[i].first;
 884       assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
 885              "This is not a machine PHI node that we are updating!");
 886       PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[i].second,
 887                                                 false));
 888       PHI->addOperand(MachineOperand::CreateMBB(BB));
 889     }
 890     SDL->PHINodesToUpdate.clear();
 891     return;
 892   }
 893
 894   for (unsigned i = 0, e = SDL->BitTestCases.size(); i != e; ++i) {
 895     // Lower header first, if it wasn't already lowered
 896     if (!SDL->BitTestCases[i].Emitted) {
 897       // Set the current basic block to the mbb we wish to insert the code into
 898       BB = SDL->BitTestCases[i].Parent;
 899       SDL->setCurrentBasicBlock(BB);
 900       // Emit the code
 901       SDL->visitBitTestHeader(SDL->BitTestCases[i]);
 902       CurDAG->setRoot(SDL->getRoot());
 903       CodeGenAndEmitDAG();
 904       SDL->clear();
 905     }
 906
 907     for (unsigned j = 0, ej = SDL->BitTestCases[i].Cases.size(); j != ej; ++j) {
 908       // Set the current basic block to the mbb we wish to insert the code into
 909       BB = SDL->BitTestCases[i].Cases[j].ThisBB;
 910       SDL->setCurrentBasicBlock(BB);
 911       // Emit the code
 912       if (j+1 != ej)
 913         SDL->visitBitTestCase(SDL->BitTestCases[i].Cases[j+1].ThisBB,
 914                               SDL->BitTestCases[i].Reg,
 915                               SDL->BitTestCases[i].Cases[j]);
 916       else
 917         SDL->visitBitTestCase(SDL->BitTestCases[i].Default,
 918                               SDL->BitTestCases[i].Reg,
 919                               SDL->BitTestCases[i].Cases[j]);
 920
 921
 922       CurDAG->setRoot(SDL->getRoot());
 923       CodeGenAndEmitDAG();
 924       SDL->clear();
 925     }
 926
 927     // Update PHI Nodes
 928     for (unsigned pi = 0, pe = SDL->PHINodesToUpdate.size(); pi != pe; ++pi) {
 929       MachineInstr *PHI = SDL->PHINodesToUpdate[pi].first;
 930       MachineBasicBlock *PHIBB = PHI->getParent();
 931       assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
 932              "This is not a machine PHI node that we are updating!");
 933       // This is "default" BB. We have two jumps to it. From "header" BB and
 934       // from last "case" BB.
 935       if (PHIBB == SDL->BitTestCases[i].Default) {
 936         PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[pi].second,
 937                                                   false));
 938         PHI->addOperand(MachineOperand::CreateMBB(SDL->BitTestCases[i].Parent));
 939         PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[pi].second,
 940                                                   false));
 941         PHI->addOperand(MachineOperand::CreateMBB(SDL->BitTestCases[i].Cases.
 942                                                   back().ThisBB));
 943       }
 944       // One of "cases" BB.
 945       for (unsigned j = 0, ej = SDL->BitTestCases[i].Cases.size();
 946            j != ej; ++j) {
 947         MachineBasicBlock* cBB = SDL->BitTestCases[i].Cases[j].ThisBB;
 948         if (cBB->succ_end() !=
 949             std::find(cBB->succ_begin(),cBB->succ_end(), PHIBB)) {
 950           PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[pi].second,
 951                                                     false));
 952           PHI->addOperand(MachineOperand::CreateMBB(cBB));
 953         }
 954       }
 955     }
 956   }
 957   SDL->BitTestCases.clear();
 958
 959   // If the JumpTable record is filled in, then we need to emit a jump table.
 960   // Updating the PHI nodes is tricky in this case, since we need to determine
 961   // whether the PHI is a successor of the range check MBB or the jump table MBB
 962   for (unsigned i = 0, e = SDL->JTCases.size(); i != e; ++i) {
 963     // Lower header first, if it wasn't already lowered
 964     if (!SDL->JTCases[i].first.Emitted) {
 965       // Set the current basic block to the mbb we wish to insert the code into
 966       BB = SDL->JTCases[i].first.HeaderBB;
 967       SDL->setCurrentBasicBlock(BB);
 968       // Emit the code
 969       SDL->visitJumpTableHeader(SDL->JTCases[i].second, SDL->JTCases[i].first);
 970       CurDAG->setRoot(SDL->getRoot());
 971       CodeGenAndEmitDAG();
 972       SDL->clear();
 973     }
 974
 975     // Set the current basic block to the mbb we wish to insert the code into
 976     BB = SDL->JTCases[i].second.MBB;
 977     SDL->setCurrentBasicBlock(BB);
 978     // Emit the code
 979     SDL->visitJumpTable(SDL->JTCases[i].second);
 980     CurDAG->setRoot(SDL->getRoot());
 981     CodeGenAndEmitDAG();
 982     SDL->clear();
 983
 984     // Update PHI Nodes
 985     for (unsigned pi = 0, pe = SDL->PHINodesToUpdate.size(); pi != pe; ++pi) {
 986       MachineInstr *PHI = SDL->PHINodesToUpdate[pi].first;
 987       MachineBasicBlock *PHIBB = PHI->getParent();
 988       assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
 989              "This is not a machine PHI node that we are updating!");
 990       // "default" BB. We can go there only from header BB.
 991       if (PHIBB == SDL->JTCases[i].second.Default) {
 992         PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[pi].second,
 993                                                   false));
 994         PHI->addOperand(MachineOperand::CreateMBB(SDL->JTCases[i].first.HeaderBB));
 995       }
 996       // JT BB. Just iterate over successors here
 997       if (BB->succ_end() != std::find(BB->succ_begin(),BB->succ_end(), PHIBB)) {
 998         PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[pi].second,
 999                                                   false));
1000         PHI->addOperand(MachineOperand::CreateMBB(BB));
1001       }
1002     }
1003   }
1004   SDL->JTCases.clear();
1005
1006   // If the switch block involved a branch to one of the actual successors, we
1007   // need to update PHI nodes in that block.
1008   for (unsigned i = 0, e = SDL->PHINodesToUpdate.size(); i != e; ++i) {
1009     MachineInstr *PHI = SDL->PHINodesToUpdate[i].first;
1010     assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
1011            "This is not a machine PHI node that we are updating!");
1012     if (BB->isSuccessor(PHI->getParent())) {
1013       PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[i].second,
1014                                                 false));
1015       PHI->addOperand(MachineOperand::CreateMBB(BB));
1016     }
1017   }
1018
1019   // If we generated any switch lowering information, build and codegen any
1020   // additional DAGs necessary.
1021   for (unsigned i = 0, e = SDL->SwitchCases.size(); i != e; ++i) {
1022     // Set the current basic block to the mbb we wish to insert the code into
1023     BB = SDL->SwitchCases[i].ThisBB;
1024     SDL->setCurrentBasicBlock(BB);
1025
1026     // Emit the code
1027     SDL->visitSwitchCase(SDL->SwitchCases[i]);
1028     CurDAG->setRoot(SDL->getRoot());
1029     CodeGenAndEmitDAG();
1030     SDL->clear();
1031
1032     // Handle any PHI nodes in successors of this chunk, as if we were coming
1033     // from the original BB before switch expansion.  Note that PHI nodes can
1034     // occur multiple times in PHINodesToUpdate.  We have to be very careful to
1035     // handle them the right number of times.
1036     while ((BB = SDL->SwitchCases[i].TrueBB)) {  // Handle LHS and RHS.
1037       for (MachineBasicBlock::iterator Phi = BB->begin();
1038            Phi != BB->end() && Phi->getOpcode() == TargetInstrInfo::PHI; ++Phi){
1039         // This value for this PHI node is recorded in PHINodesToUpdate, get it.
1040         for (unsigned pn = 0; ; ++pn) {
1041           assert(pn != SDL->PHINodesToUpdate.size() &&
1042                  "Didn't find PHI entry!");
1043           if (SDL->PHINodesToUpdate[pn].first == Phi) {
1044             Phi->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[pn].
1045                                                       second, false));
1046             Phi->addOperand(MachineOperand::CreateMBB(SDL->SwitchCases[i].ThisBB));
1047             break;
1048           }
1049         }
1050       }
1051
1052       // Don't process RHS if same block as LHS.
1053       if (BB == SDL->SwitchCases[i].FalseBB)
1054         SDL->SwitchCases[i].FalseBB = 0;
1055
1056       // If we haven't handled the RHS, do so now.  Otherwise, we're done.
1057       SDL->SwitchCases[i].TrueBB = SDL->SwitchCases[i].FalseBB;
1058       SDL->SwitchCases[i].FalseBB = 0;
1059     }
1060     assert(SDL->SwitchCases[i].TrueBB == 0 && SDL->SwitchCases[i].FalseBB == 0);
1061   }
1062   SDL->SwitchCases.clear();
1063
1064   SDL->PHINodesToUpdate.clear();
1065 }
1066
1067
1068 /// Create the scheduler. If a specific scheduler was specified
1069 /// via the SchedulerRegistry, use it, otherwise select the
1070 /// one preferred by the target.
1071 ///
1072 ScheduleDAGSDNodes *SelectionDAGISel::CreateScheduler() {
1073   RegisterScheduler::FunctionPassCtor Ctor = RegisterScheduler::getDefault();
1074
1075   if (!Ctor) {
1076     Ctor = ISHeuristic;
1077     RegisterScheduler::setDefault(Ctor);
1078   }
1079
1080   return Ctor(this, OptLevel);
1081 }
1082
1083 ScheduleHazardRecognizer *SelectionDAGISel::CreateTargetHazardRecognizer() {
1084   return new ScheduleHazardRecognizer();
1085 }
1086
1087 //===----------------------------------------------------------------------===//
1088 // Helper functions used by the generated instruction selector.
1089 //===----------------------------------------------------------------------===//
1090 // Calls to these methods are generated by tblgen.
1091
1092 /// CheckAndMask - The isel is trying to match something like (and X, 255).  If
1093 /// the dag combiner simplified the 255, we still want to match.  RHS is the
1094 /// actual value in the DAG on the RHS of an AND, and DesiredMaskS is the value
1095 /// specified in the .td file (e.g. 255).
1096 bool SelectionDAGISel::CheckAndMask(SDValue LHS, ConstantSDNode *RHS,
1097                                     int64_t DesiredMaskS) const {
1098   const APInt &ActualMask = RHS->getAPIntValue();
1099   const APInt &DesiredMask = APInt(LHS.getValueSizeInBits(), DesiredMaskS);
1100
1101   // If the actual mask exactly matches, success!
1102   if (ActualMask == DesiredMask)
1103     return true;
1104
1105   // If the actual AND mask is allowing unallowed bits, this doesn't match.
1106   if (ActualMask.intersects(~DesiredMask))
1107     return false;
1108
1109   // Otherwise, the DAG Combiner may have proven that the value coming in is
1110   // either already zero or is not demanded.  Check for known zero input bits.
1111   APInt NeededMask = DesiredMask & ~ActualMask;
1112   if (CurDAG->MaskedValueIsZero(LHS, NeededMask))
1113     return true;
1114
1115   // TODO: check to see if missing bits are just not demanded.
1116
1117   // Otherwise, this pattern doesn't match.
1118   return false;
1119 }
1120
1121 /// CheckOrMask - The isel is trying to match something like (or X, 255).  If
1122 /// the dag combiner simplified the 255, we still want to match.  RHS is the
1123 /// actual value in the DAG on the RHS of an OR, and DesiredMaskS is the value
1124 /// specified in the .td file (e.g. 255).
1125 bool SelectionDAGISel::CheckOrMask(SDValue LHS, ConstantSDNode *RHS,
1126                                    int64_t DesiredMaskS) const {
1127   const APInt &ActualMask = RHS->getAPIntValue();
1128   const APInt &DesiredMask = APInt(LHS.getValueSizeInBits(), DesiredMaskS);
1129
1130   // If the actual mask exactly matches, success!
1131   if (ActualMask == DesiredMask)
1132     return true;
1133
1134   // If the actual AND mask is allowing unallowed bits, this doesn't match.
1135   if (ActualMask.intersects(~DesiredMask))
1136     return false;
1137
1138   // Otherwise, the DAG Combiner may have proven that the value coming in is
1139   // either already zero or is not demanded.  Check for known zero input bits.
1140   APInt NeededMask = DesiredMask & ~ActualMask;
1141
1142   APInt KnownZero, KnownOne;
1143   CurDAG->ComputeMaskedBits(LHS, NeededMask, KnownZero, KnownOne);
1144
1145   // If all the missing bits in the or are already known to be set, match!
1146   if ((NeededMask & KnownOne) == NeededMask)
1147     return true;
1148
1149   // TODO: check to see if missing bits are just not demanded.
1150
1151   // Otherwise, this pattern doesn't match.
1152   return false;
1153 }
1154
1155
1156 /// SelectInlineAsmMemoryOperands - Calls to this are automatically generated
1157 /// by tblgen.  Others should not call it.
1158 void SelectionDAGISel::
1159 SelectInlineAsmMemoryOperands(std::vector<SDValue> &Ops) {
1160   std::vector<SDValue> InOps;
1161   std::swap(InOps, Ops);
1162
1163   Ops.push_back(InOps[0]);  // input chain.
1164   Ops.push_back(InOps[1]);  // input asm string.
1165
1166   unsigned i = 2, e = InOps.size();
1167   if (InOps[e-1].getValueType() == MVT::Flag)
1168     --e;  // Don't process a flag operand if it is here.
1169
1170   while (i != e) {
1171     unsigned Flags = cast<ConstantSDNode>(InOps[i])->getZExtValue();
1172     if ((Flags & 7) != 4 /*MEM*/) {
1173       // Just skip over this operand, copying the operands verbatim.
1174       Ops.insert(Ops.end(), InOps.begin()+i,
1175                  InOps.begin()+i+InlineAsm::getNumOperandRegisters(Flags) + 1);
1176       i += InlineAsm::getNumOperandRegisters(Flags) + 1;
1177     } else {
1178       assert(InlineAsm::getNumOperandRegisters(Flags) == 1 &&
1179              "Memory operand with multiple values?");
1180       // Otherwise, this is a memory operand.  Ask the target to select it.
1181       std::vector<SDValue> SelOps;
1182       if (SelectInlineAsmMemoryOperand(InOps[i+1], 'm', SelOps)) {
1183         cerr << "Could not match memory address.  Inline asm failure!\n";
1184         exit(1);
1185       }
1186
1187       // Add this to the output node.
1188       MVT IntPtrTy = CurDAG->getTargetLoweringInfo().getPointerTy();
1189       Ops.push_back(CurDAG->getTargetConstant(4/*MEM*/ | (SelOps.size()<< 3),
1190                                               IntPtrTy));
1191       Ops.insert(Ops.end(), SelOps.begin(), SelOps.end());
1192       i += 2;
1193     }
1194   }
1195
1196   // Add the flag input back if present.
1197   if (e != InOps.size())
1198     Ops.push_back(InOps.back());
1199 }
1200
1201 /// findFlagUse - Return use of MVT::Flag value produced by the specified
1202 /// SDNode.
1203 ///
1204 static SDNode *findFlagUse(SDNode *N) {
1205   unsigned FlagResNo = N->getNumValues()-1;
1206   for (SDNode::use_iterator I = N->use_begin(), E = N->use_end(); I != E; ++I) {
1207     SDUse &Use = I.getUse();
1208     if (Use.getResNo() == FlagResNo)
1209       return Use.getUser();
1210   }
1211   return NULL;
1212 }
1213
1214 /// findNonImmUse - Return true if "Use" is a non-immediate use of "Def".
1215 /// This function recursively traverses up the operand chain, ignoring
1216 /// certain nodes.
1217 static bool findNonImmUse(SDNode *Use, SDNode* Def, SDNode *ImmedUse,
1218                           SDNode *Root,
1219                           SmallPtrSet<SDNode*, 16> &Visited) {
1220   if (Use->getNodeId() < Def->getNodeId() ||
1221       !Visited.insert(Use))
1222     return false;
1223
1224   for (unsigned i = 0, e = Use->getNumOperands(); i != e; ++i) {
1225     SDNode *N = Use->getOperand(i).getNode();
1226     if (N == Def) {
1227       if (Use == ImmedUse || Use == Root)
1228         continue;  // We are not looking for immediate use.
1229       assert(N != Root);
1230       return true;
1231     }
1232
1233     // Traverse up the operand chain.
1234     if (findNonImmUse(N, Def, ImmedUse, Root, Visited))
1235       return true;
1236   }
1237   return false;
1238 }
1239
1240 /// isNonImmUse - Start searching from Root up the DAG to check is Def can
1241 /// be reached. Return true if that's the case. However, ignore direct uses
1242 /// by ImmedUse (which would be U in the example illustrated in
1243 /// IsLegalAndProfitableToFold) and by Root (which can happen in the store
1244 /// case).
1245 /// FIXME: to be really generic, we should allow direct use by any node
1246 /// that is being folded. But realisticly since we only fold loads which
1247 /// have one non-chain use, we only need to watch out for load/op/store
1248 /// and load/op/cmp case where the root (store / cmp) may reach the load via
1249 /// its chain operand.
1250 static inline bool isNonImmUse(SDNode *Root, SDNode *Def, SDNode *ImmedUse) {
1251   SmallPtrSet<SDNode*, 16> Visited;
1252   return findNonImmUse(Root, Def, ImmedUse, Root, Visited);
1253 }
1254
1255 /// IsLegalAndProfitableToFold - Returns true if the specific operand node N of
1256 /// U can be folded during instruction selection that starts at Root and
1257 /// folding N is profitable.
1258 bool SelectionDAGISel::IsLegalAndProfitableToFold(SDNode *N, SDNode *U,
1259                                                   SDNode *Root) const {
1260   if (OptLevel == CodeGenOpt::None) return false;
1261
1262   // If Root use can somehow reach N through a path that that doesn't contain
1263   // U then folding N would create a cycle. e.g. In the following
1264   // diagram, Root can reach N through X. If N is folded into into Root, then
1265   // X is both a predecessor and a successor of U.
1266   //
1267   //          [N*]           //
1268   //         ^   ^           //
1269   //        /     \          //
1270   //      [U*]    [X]?       //
1271   //        ^     ^          //
1272   //         \   /           //
1273   //          \ /            //
1274   //         [Root*]         //
1275   //
1276   // * indicates nodes to be folded together.
1277   //
1278   // If Root produces a flag, then it gets (even more) interesting. Since it
1279   // will be "glued" together with its flag use in the scheduler, we need to
1280   // check if it might reach N.
1281   //
1282   //          [N*]           //
1283   //         ^   ^           //
1284   //        /     \          //
1285   //      [U*]    [X]?       //
1286   //        ^       ^        //
1287   //         \       \       //
1288   //          \      |       //
1289   //         [Root*] |       //
1290   //          ^      |       //
1291   //          f      |       //
1292   //          |      /       //
1293   //         [Y]    /        //
1294   //           ^   /         //
1295   //           f  /          //
1296   //           | /           //
1297   //          [FU]           //
1298   //
1299   // If FU (flag use) indirectly reaches N (the load), and Root folds N
1300   // (call it Fold), then X is a predecessor of FU and a successor of
1301   // Fold. But since Fold and FU are flagged together, this will create
1302   // a cycle in the scheduling graph.
1303
1304   MVT VT = Root->getValueType(Root->getNumValues()-1);
1305   while (VT == MVT::Flag) {
1306     SDNode *FU = findFlagUse(Root);
1307     if (FU == NULL)
1308       break;
1309     Root = FU;
1310     VT = Root->getValueType(Root->getNumValues()-1);
1311   }
1312
1313   return !isNonImmUse(Root, N, U);
1314 }
1315
1316
1317 char SelectionDAGISel::ID = 0;