lib/CodeGen/SelectionDAG/SelectionDAGISel.cpp

   1 //===-- SelectionDAGISel.cpp - Implement the SelectionDAGISel class -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the SelectionDAGISel class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "isel"
  15 #include "llvm/CodeGen/SelectionDAGISel.h"
  16 #include "SelectionDAGBuild.h"
  17 #include "llvm/ADT/BitVector.h"
  18 #include "llvm/Analysis/AliasAnalysis.h"
  19 #include "llvm/Constants.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/InlineAsm.h"
  25 #include "llvm/Instructions.h"
  26 #include "llvm/Intrinsics.h"
  27 #include "llvm/IntrinsicInst.h"
  28 #include "llvm/ParameterAttributes.h"
  29 #include "llvm/CodeGen/FastISel.h"
  30 #include "llvm/CodeGen/GCStrategy.h"
  31 #include "llvm/CodeGen/GCMetadata.h"
  32 #include "llvm/CodeGen/MachineFunction.h"
  33 #include "llvm/CodeGen/MachineFrameInfo.h"
  34 #include "llvm/CodeGen/MachineInstrBuilder.h"
  35 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  36 #include "llvm/CodeGen/MachineModuleInfo.h"
  37 #include "llvm/CodeGen/MachineRegisterInfo.h"
  38 #include "llvm/CodeGen/ScheduleDAG.h"
  39 #include "llvm/CodeGen/SchedulerRegistry.h"
  40 #include "llvm/CodeGen/SelectionDAG.h"
  41 #include "llvm/Target/TargetRegisterInfo.h"
  42 #include "llvm/Target/TargetData.h"
  43 #include "llvm/Target/TargetFrameInfo.h"
  44 #include "llvm/Target/TargetInstrInfo.h"
  45 #include "llvm/Target/TargetLowering.h"
  46 #include "llvm/Target/TargetMachine.h"
  47 #include "llvm/Target/TargetOptions.h"
  48 #include "llvm/Support/Compiler.h"
  49 #include "llvm/Support/Debug.h"
  50 #include "llvm/Support/MathExtras.h"
  51 #include "llvm/Support/Timer.h"
  52 #include <algorithm>
  53 using namespace llvm;
  54
  55 static cl::opt<bool>
  56 EnableValueProp("enable-value-prop", cl::Hidden);
  57 static cl::opt<bool>
  58 EnableLegalizeTypes("enable-legalize-types", cl::Hidden);
  59 static cl::opt<bool>
  60 EnableFastISel("fast-isel", cl::Hidden,
  61           cl::desc("Enable the experimental \"fast\" instruction selector"));
  62 static cl::opt<bool>
  63 DisableFastISelAbort("fast-isel-no-abort", cl::Hidden,
  64           cl::desc("Use the SelectionDAGISel when \"fast\" instruction "
  65                    "selection fails"));
  66 static cl::opt<bool>
  67 SchedLiveInCopies("schedule-livein-copies",
  68                   cl::desc("Schedule copies of livein registers"),
  69                   cl::init(false));
  70
  71 #ifndef NDEBUG
  72 static cl::opt<bool>
  73 ViewDAGCombine1("view-dag-combine1-dags", cl::Hidden,
  74           cl::desc("Pop up a window to show dags before the first "
  75                    "dag combine pass"));
  76 static cl::opt<bool>
  77 ViewLegalizeTypesDAGs("view-legalize-types-dags", cl::Hidden,
  78           cl::desc("Pop up a window to show dags before legalize types"));
  79 static cl::opt<bool>
  80 ViewLegalizeDAGs("view-legalize-dags", cl::Hidden,
  81           cl::desc("Pop up a window to show dags before legalize"));
  82 static cl::opt<bool>
  83 ViewDAGCombine2("view-dag-combine2-dags", cl::Hidden,
  84           cl::desc("Pop up a window to show dags before the second "
  85                    "dag combine pass"));
  86 static cl::opt<bool>
  87 ViewISelDAGs("view-isel-dags", cl::Hidden,
  88           cl::desc("Pop up a window to show isel dags as they are selected"));
  89 static cl::opt<bool>
  90 ViewSchedDAGs("view-sched-dags", cl::Hidden,
  91           cl::desc("Pop up a window to show sched dags as they are processed"));
  92 static cl::opt<bool>
  93 ViewSUnitDAGs("view-sunit-dags", cl::Hidden,
  94       cl::desc("Pop up a window to show SUnit dags after they are processed"));
  95 #else
  96 static const bool ViewDAGCombine1 = false,
  97                   ViewLegalizeTypesDAGs = false, ViewLegalizeDAGs = false,
  98                   ViewDAGCombine2 = false,
  99                   ViewISelDAGs = false, ViewSchedDAGs = false,
 100                   ViewSUnitDAGs = false;
 101 #endif
 102
 103 //===---------------------------------------------------------------------===//
 104 ///
 105 /// RegisterScheduler class - Track the registration of instruction schedulers.
 106 ///
 107 //===---------------------------------------------------------------------===//
 108 MachinePassRegistry RegisterScheduler::Registry;
 109
 110 //===---------------------------------------------------------------------===//
 111 ///
 112 /// ISHeuristic command line option for instruction schedulers.
 113 ///
 114 //===---------------------------------------------------------------------===//
 115 static cl::opt<RegisterScheduler::FunctionPassCtor, false,
 116                RegisterPassParser<RegisterScheduler> >
 117 ISHeuristic("pre-RA-sched",
 118             cl::init(&createDefaultScheduler),
 119             cl::desc("Instruction schedulers available (before register"
 120                      " allocation):"));
 121
 122 static RegisterScheduler
 123 defaultListDAGScheduler("default", "  Best scheduler for the target",
 124                         createDefaultScheduler);
 125
 126 namespace llvm {
 127   //===--------------------------------------------------------------------===//
 128   /// createDefaultScheduler - This creates an instruction scheduler appropriate
 129   /// for the target.
 130   ScheduleDAG* createDefaultScheduler(SelectionDAGISel *IS,
 131                                       SelectionDAG *DAG,
 132                                       MachineBasicBlock *BB,
 133                                       bool Fast) {
 134     TargetLowering &TLI = IS->getTargetLowering();
 135
 136     if (TLI.getSchedulingPreference() == TargetLowering::SchedulingForLatency) {
 137       return createTDListDAGScheduler(IS, DAG, BB, Fast);
 138     } else {
 139       assert(TLI.getSchedulingPreference() ==
 140            TargetLowering::SchedulingForRegPressure && "Unknown sched type!");
 141       return createBURRListDAGScheduler(IS, DAG, BB, Fast);
 142     }
 143   }
 144 }
 145
 146 // EmitInstrWithCustomInserter - This method should be implemented by targets
 147 // that mark instructions with the 'usesCustomDAGSchedInserter' flag.  These
 148 // instructions are special in various ways, which require special support to
 149 // insert.  The specified MachineInstr is created but not inserted into any
 150 // basic blocks, and the scheduler passes ownership of it to this method.
 151 MachineBasicBlock *TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 152                                                        MachineBasicBlock *MBB) {
 153   cerr << "If a target marks an instruction with "
 154        << "'usesCustomDAGSchedInserter', it must implement "
 155        << "TargetLowering::EmitInstrWithCustomInserter!\n";
 156   abort();
 157   return 0;
 158 }
 159
 160 /// EmitLiveInCopy - Emit a copy for a live in physical register. If the
 161 /// physical register has only a single copy use, then coalesced the copy
 162 /// if possible.
 163 static void EmitLiveInCopy(MachineBasicBlock *MBB,
 164                            MachineBasicBlock::iterator &InsertPos,
 165                            unsigned VirtReg, unsigned PhysReg,
 166                            const TargetRegisterClass *RC,
 167                            DenseMap<MachineInstr*, unsigned> &CopyRegMap,
 168                            const MachineRegisterInfo &MRI,
 169                            const TargetRegisterInfo &TRI,
 170                            const TargetInstrInfo &TII) {
 171   unsigned NumUses = 0;
 172   MachineInstr *UseMI = NULL;
 173   for (MachineRegisterInfo::use_iterator UI = MRI.use_begin(VirtReg),
 174          UE = MRI.use_end(); UI != UE; ++UI) {
 175     UseMI = &*UI;
 176     if (++NumUses > 1)
 177       break;
 178   }
 179
 180   // If the number of uses is not one, or the use is not a move instruction,
 181   // don't coalesce. Also, only coalesce away a virtual register to virtual
 182   // register copy.
 183   bool Coalesced = false;
 184   unsigned SrcReg, DstReg;
 185   if (NumUses == 1 &&
 186       TII.isMoveInstr(*UseMI, SrcReg, DstReg) &&
 187       TargetRegisterInfo::isVirtualRegister(DstReg)) {
 188     VirtReg = DstReg;
 189     Coalesced = true;
 190   }
 191
 192   // Now find an ideal location to insert the copy.
 193   MachineBasicBlock::iterator Pos = InsertPos;
 194   while (Pos != MBB->begin()) {
 195     MachineInstr *PrevMI = prior(Pos);
 196     DenseMap<MachineInstr*, unsigned>::iterator RI = CopyRegMap.find(PrevMI);
 197     // copyRegToReg might emit multiple instructions to do a copy.
 198     unsigned CopyDstReg = (RI == CopyRegMap.end()) ? 0 : RI->second;
 199     if (CopyDstReg && !TRI.regsOverlap(CopyDstReg, PhysReg))
 200       // This is what the BB looks like right now:
 201       // r1024 = mov r0
 202       // ...
 203       // r1    = mov r1024
 204       //
 205       // We want to insert "r1025 = mov r1". Inserting this copy below the
 206       // move to r1024 makes it impossible for that move to be coalesced.
 207       //
 208       // r1025 = mov r1
 209       // r1024 = mov r0
 210       // ...
 211       // r1    = mov 1024
 212       // r2    = mov 1025
 213       break; // Woot! Found a good location.
 214     --Pos;
 215   }
 216
 217   TII.copyRegToReg(*MBB, Pos, VirtReg, PhysReg, RC, RC);
 218   CopyRegMap.insert(std::make_pair(prior(Pos), VirtReg));
 219   if (Coalesced) {
 220     if (&*InsertPos == UseMI) ++InsertPos;
 221     MBB->erase(UseMI);
 222   }
 223 }
 224
 225 /// EmitLiveInCopies - If this is the first basic block in the function,
 226 /// and if it has live ins that need to be copied into vregs, emit the
 227 /// copies into the block.
 228 static void EmitLiveInCopies(MachineBasicBlock *EntryMBB,
 229                              const MachineRegisterInfo &MRI,
 230                              const TargetRegisterInfo &TRI,
 231                              const TargetInstrInfo &TII) {
 232   if (SchedLiveInCopies) {
 233     // Emit the copies at a heuristically-determined location in the block.
 234     DenseMap<MachineInstr*, unsigned> CopyRegMap;
 235     MachineBasicBlock::iterator InsertPos = EntryMBB->begin();
 236     for (MachineRegisterInfo::livein_iterator LI = MRI.livein_begin(),
 237            E = MRI.livein_end(); LI != E; ++LI)
 238       if (LI->second) {
 239         const TargetRegisterClass *RC = MRI.getRegClass(LI->second);
 240         EmitLiveInCopy(EntryMBB, InsertPos, LI->second, LI->first,
 241                        RC, CopyRegMap, MRI, TRI, TII);
 242       }
 243   } else {
 244     // Emit the copies into the top of the block.
 245     for (MachineRegisterInfo::livein_iterator LI = MRI.livein_begin(),
 246            E = MRI.livein_end(); LI != E; ++LI)
 247       if (LI->second) {
 248         const TargetRegisterClass *RC = MRI.getRegClass(LI->second);
 249         TII.copyRegToReg(*EntryMBB, EntryMBB->begin(),
 250                          LI->second, LI->first, RC, RC);
 251       }
 252   }
 253 }
 254
 255 //===----------------------------------------------------------------------===//
 256 // SelectionDAGISel code
 257 //===----------------------------------------------------------------------===//
 258
 259 SelectionDAGISel::SelectionDAGISel(TargetLowering &tli, bool fast) :
 260   FunctionPass(&ID), TLI(tli),
 261   FuncInfo(new FunctionLoweringInfo(TLI)),
 262   CurDAG(new SelectionDAG(TLI, *FuncInfo)),
 263   SDL(new SelectionDAGLowering(*CurDAG, TLI, *FuncInfo)),
 264   GFI(),
 265   Fast(fast),
 266   DAGSize(0)
 267 {}
 268
 269 SelectionDAGISel::~SelectionDAGISel() {
 270   delete SDL;
 271   delete CurDAG;
 272   delete FuncInfo;
 273 }
 274
 275 unsigned SelectionDAGISel::MakeReg(MVT VT) {
 276   return RegInfo->createVirtualRegister(TLI.getRegClassFor(VT));
 277 }
 278
 279 void SelectionDAGISel::getAnalysisUsage(AnalysisUsage &AU) const {
 280   AU.addRequired<AliasAnalysis>();
 281   AU.addRequired<GCModuleInfo>();
 282   AU.setPreservesAll();
 283 }
 284
 285 bool SelectionDAGISel::runOnFunction(Function &Fn) {
 286   // Get alias analysis for load/store combining.
 287   AA = &getAnalysis<AliasAnalysis>();
 288
 289   TargetMachine &TM = TLI.getTargetMachine();
 290   MachineFunction &MF = MachineFunction::construct(&Fn, TM);
 291   const MachineRegisterInfo &MRI = MF.getRegInfo();
 292   const TargetInstrInfo &TII = *TM.getInstrInfo();
 293   const TargetRegisterInfo &TRI = *TM.getRegisterInfo();
 294
 295   if (MF.getFunction()->hasGC())
 296     GFI = &getAnalysis<GCModuleInfo>().getFunctionInfo(*MF.getFunction());
 297   else
 298     GFI = 0;
 299   RegInfo = &MF.getRegInfo();
 300   DOUT << "\n\n\n=== " << Fn.getName() << "\n";
 301
 302   FuncInfo->set(Fn, MF, EnableFastISel);
 303   CurDAG->init(MF, getAnalysisToUpdate<MachineModuleInfo>());
 304   SDL->init(GFI, *AA);
 305
 306   for (Function::iterator I = Fn.begin(), E = Fn.end(); I != E; ++I)
 307     if (InvokeInst *Invoke = dyn_cast<InvokeInst>(I->getTerminator()))
 308       // Mark landing pad.
 309       FuncInfo->MBBMap[Invoke->getSuccessor(1)]->setIsLandingPad();
 310
 311   SelectAllBasicBlocks(Fn, MF);
 312
 313   // If the first basic block in the function has live ins that need to be
 314   // copied into vregs, emit the copies into the top of the block before
 315   // emitting the code for the block.
 316   EmitLiveInCopies(MF.begin(), MRI, TRI, TII);
 317
 318   // Add function live-ins to entry block live-in set.
 319   for (MachineRegisterInfo::livein_iterator I = RegInfo->livein_begin(),
 320          E = RegInfo->livein_end(); I != E; ++I)
 321     MF.begin()->addLiveIn(I->first);
 322
 323 #ifndef NDEBUG
 324   assert(FuncInfo->CatchInfoFound.size() == FuncInfo->CatchInfoLost.size() &&
 325          "Not all catch info was assigned to a landing pad!");
 326 #endif
 327
 328   FuncInfo->clear();
 329
 330   return true;
 331 }
 332
 333 static void copyCatchInfo(BasicBlock *SrcBB, BasicBlock *DestBB,
 334                           MachineModuleInfo *MMI, FunctionLoweringInfo &FLI) {
 335   for (BasicBlock::iterator I = SrcBB->begin(), E = --SrcBB->end(); I != E; ++I)
 336     if (EHSelectorInst *EHSel = dyn_cast<EHSelectorInst>(I)) {
 337       // Apply the catch info to DestBB.
 338       AddCatchInfo(*EHSel, MMI, FLI.MBBMap[DestBB]);
 339 #ifndef NDEBUG
 340       if (!FLI.MBBMap[SrcBB]->isLandingPad())
 341         FLI.CatchInfoFound.insert(EHSel);
 342 #endif
 343     }
 344 }
 345
 346 /// IsFixedFrameObjectWithPosOffset - Check if object is a fixed frame object and
 347 /// whether object offset >= 0.
 348 static bool
 349 IsFixedFrameObjectWithPosOffset(MachineFrameInfo * MFI, SDValue Op) {
 350   if (!isa<FrameIndexSDNode>(Op)) return false;
 351
 352   FrameIndexSDNode * FrameIdxNode = dyn_cast<FrameIndexSDNode>(Op);
 353   int FrameIdx =  FrameIdxNode->getIndex();
 354   return MFI->isFixedObjectIndex(FrameIdx) &&
 355     MFI->getObjectOffset(FrameIdx) >= 0;
 356 }
 357
 358 /// IsPossiblyOverwrittenArgumentOfTailCall - Check if the operand could
 359 /// possibly be overwritten when lowering the outgoing arguments in a tail
 360 /// call. Currently the implementation of this call is very conservative and
 361 /// assumes all arguments sourcing from FORMAL_ARGUMENTS or a CopyFromReg with
 362 /// virtual registers would be overwritten by direct lowering.
 363 static bool IsPossiblyOverwrittenArgumentOfTailCall(SDValue Op,
 364                                                     MachineFrameInfo * MFI) {
 365   RegisterSDNode * OpReg = NULL;
 366   if (Op.getOpcode() == ISD::FORMAL_ARGUMENTS ||
 367       (Op.getOpcode()== ISD::CopyFromReg &&
 368        (OpReg = dyn_cast<RegisterSDNode>(Op.getOperand(1))) &&
 369        (OpReg->getReg() >= TargetRegisterInfo::FirstVirtualRegister)) ||
 370       (Op.getOpcode() == ISD::LOAD &&
 371        IsFixedFrameObjectWithPosOffset(MFI, Op.getOperand(1))) ||
 372       (Op.getOpcode() == ISD::MERGE_VALUES &&
 373        Op.getOperand(Op.getResNo()).getOpcode() == ISD::LOAD &&
 374        IsFixedFrameObjectWithPosOffset(MFI, Op.getOperand(Op.getResNo()).
 375                                        getOperand(1))))
 376     return true;
 377   return false;
 378 }
 379
 380 /// CheckDAGForTailCallsAndFixThem - This Function looks for CALL nodes in the
 381 /// DAG and fixes their tailcall attribute operand.
 382 static void CheckDAGForTailCallsAndFixThem(SelectionDAG &DAG,
 383                                            TargetLowering& TLI) {
 384   SDNode * Ret = NULL;
 385   SDValue Terminator = DAG.getRoot();
 386
 387   // Find RET node.
 388   if (Terminator.getOpcode() == ISD::RET) {
 389     Ret = Terminator.getNode();
 390   }
 391
 392   // Fix tail call attribute of CALL nodes.
 393   for (SelectionDAG::allnodes_iterator BE = DAG.allnodes_begin(),
 394          BI = DAG.allnodes_end(); BI != BE; ) {
 395     --BI;
 396     if (BI->getOpcode() == ISD::CALL) {
 397       SDValue OpRet(Ret, 0);
 398       SDValue OpCall(BI, 0);
 399       bool isMarkedTailCall =
 400         cast<ConstantSDNode>(OpCall.getOperand(3))->getValue() != 0;
 401       // If CALL node has tail call attribute set to true and the call is not
 402       // eligible (no RET or the target rejects) the attribute is fixed to
 403       // false. The TargetLowering::IsEligibleForTailCallOptimization function
 404       // must correctly identify tail call optimizable calls.
 405       if (!isMarkedTailCall) continue;
 406       if (Ret==NULL ||
 407           !TLI.IsEligibleForTailCallOptimization(OpCall, OpRet, DAG)) {
 408         // Not eligible. Mark CALL node as non tail call.
 409         SmallVector<SDValue, 32> Ops;
 410         unsigned idx=0;
 411         for(SDNode::op_iterator I =OpCall.getNode()->op_begin(),
 412               E = OpCall.getNode()->op_end(); I != E; I++, idx++) {
 413           if (idx!=3)
 414             Ops.push_back(*I);
 415           else
 416             Ops.push_back(DAG.getConstant(false, TLI.getPointerTy()));
 417         }
 418         DAG.UpdateNodeOperands(OpCall, Ops.begin(), Ops.size());
 419       } else {
 420         // Look for tail call clobbered arguments. Emit a series of
 421         // copyto/copyfrom virtual register nodes to protect them.
 422         SmallVector<SDValue, 32> Ops;
 423         SDValue Chain = OpCall.getOperand(0), InFlag;
 424         unsigned idx=0;
 425         for(SDNode::op_iterator I = OpCall.getNode()->op_begin(),
 426               E = OpCall.getNode()->op_end(); I != E; I++, idx++) {
 427           SDValue Arg = *I;
 428           if (idx > 4 && (idx % 2)) {
 429             bool isByVal = cast<ARG_FLAGSSDNode>(OpCall.getOperand(idx+1))->
 430               getArgFlags().isByVal();
 431             MachineFunction &MF = DAG.getMachineFunction();
 432             MachineFrameInfo *MFI = MF.getFrameInfo();
 433             if (!isByVal &&
 434                 IsPossiblyOverwrittenArgumentOfTailCall(Arg, MFI)) {
 435               MVT VT = Arg.getValueType();
 436               unsigned VReg = MF.getRegInfo().
 437                 createVirtualRegister(TLI.getRegClassFor(VT));
 438               Chain = DAG.getCopyToReg(Chain, VReg, Arg, InFlag);
 439               InFlag = Chain.getValue(1);
 440               Arg = DAG.getCopyFromReg(Chain, VReg, VT, InFlag);
 441               Chain = Arg.getValue(1);
 442               InFlag = Arg.getValue(2);
 443             }
 444           }
 445           Ops.push_back(Arg);
 446         }
 447         // Link in chain of CopyTo/CopyFromReg.
 448         Ops[0] = Chain;
 449         DAG.UpdateNodeOperands(OpCall, Ops.begin(), Ops.size());
 450       }
 451     }
 452   }
 453 }
 454
 455 void SelectionDAGISel::SelectBasicBlock(BasicBlock *LLVMBB,
 456                                         BasicBlock::iterator Begin,
 457                                         BasicBlock::iterator End) {
 458   SDL->setCurrentBasicBlock(BB);
 459
 460   MachineModuleInfo *MMI = CurDAG->getMachineModuleInfo();
 461
 462   if (MMI && BB->isLandingPad()) {
 463     // Add a label to mark the beginning of the landing pad.  Deletion of the
 464     // landing pad can thus be detected via the MachineModuleInfo.
 465     unsigned LabelID = MMI->addLandingPad(BB);
 466     CurDAG->setRoot(CurDAG->getLabel(ISD::EH_LABEL,
 467                                      CurDAG->getEntryNode(), LabelID));
 468
 469     // Mark exception register as live in.
 470     unsigned Reg = TLI.getExceptionAddressRegister();
 471     if (Reg) BB->addLiveIn(Reg);
 472
 473     // Mark exception selector register as live in.
 474     Reg = TLI.getExceptionSelectorRegister();
 475     if (Reg) BB->addLiveIn(Reg);
 476
 477     // FIXME: Hack around an exception handling flaw (PR1508): the personality
 478     // function and list of typeids logically belong to the invoke (or, if you
 479     // like, the basic block containing the invoke), and need to be associated
 480     // with it in the dwarf exception handling tables.  Currently however the
 481     // information is provided by an intrinsic (eh.selector) that can be moved
 482     // to unexpected places by the optimizers: if the unwind edge is critical,
 483     // then breaking it can result in the intrinsics being in the successor of
 484     // the landing pad, not the landing pad itself.  This results in exceptions
 485     // not being caught because no typeids are associated with the invoke.
 486     // This may not be the only way things can go wrong, but it is the only way
 487     // we try to work around for the moment.
 488     BranchInst *Br = dyn_cast<BranchInst>(LLVMBB->getTerminator());
 489
 490     if (Br && Br->isUnconditional()) { // Critical edge?
 491       BasicBlock::iterator I, E;
 492       for (I = LLVMBB->begin(), E = --LLVMBB->end(); I != E; ++I)
 493         if (isa<EHSelectorInst>(I))
 494           break;
 495
 496       if (I == E)
 497         // No catch info found - try to extract some from the successor.
 498         copyCatchInfo(Br->getSuccessor(0), LLVMBB, MMI, *FuncInfo);
 499     }
 500   }
 501
 502   // Lower all of the non-terminator instructions.
 503   for (BasicBlock::iterator I = Begin; I != End; ++I)
 504     if (!isa<TerminatorInst>(I))
 505       SDL->visit(*I);
 506
 507   // Ensure that all instructions which are used outside of their defining
 508   // blocks are available as virtual registers.  Invoke is handled elsewhere.
 509   for (BasicBlock::iterator I = Begin; I != End; ++I)
 510     if (!I->use_empty() && !isa<PHINode>(I) && !isa<InvokeInst>(I)) {
 511       DenseMap<const Value*,unsigned>::iterator VMI =FuncInfo->ValueMap.find(I);
 512       if (VMI != FuncInfo->ValueMap.end())
 513         SDL->CopyValueToVirtualRegister(I, VMI->second);
 514     }
 515
 516   // Handle PHI nodes in successor blocks.
 517   if (End == LLVMBB->end()) {
 518     HandlePHINodesInSuccessorBlocks(LLVMBB);
 519
 520     // Lower the terminator after the copies are emitted.
 521     SDL->visit(*LLVMBB->getTerminator());
 522   }
 523
 524   // Make sure the root of the DAG is up-to-date.
 525   CurDAG->setRoot(SDL->getControlRoot());
 526
 527   // Check whether calls in this block are real tail calls. Fix up CALL nodes
 528   // with correct tailcall attribute so that the target can rely on the tailcall
 529   // attribute indicating whether the call is really eligible for tail call
 530   // optimization.
 531   CheckDAGForTailCallsAndFixThem(*CurDAG, TLI);
 532
 533   // Final step, emit the lowered DAG as machine code.
 534   CodeGenAndEmitDAG();
 535   SDL->clear();
 536 }
 537
 538 void SelectionDAGISel::ComputeLiveOutVRegInfo() {
 539   SmallPtrSet<SDNode*, 128> VisitedNodes;
 540   SmallVector<SDNode*, 128> Worklist;
 541
 542   Worklist.push_back(CurDAG->getRoot().getNode());
 543
 544   APInt Mask;
 545   APInt KnownZero;
 546   APInt KnownOne;
 547
 548   while (!Worklist.empty()) {
 549     SDNode *N = Worklist.back();
 550     Worklist.pop_back();
 551
 552     // If we've already seen this node, ignore it.
 553     if (!VisitedNodes.insert(N))
 554       continue;
 555
 556     // Otherwise, add all chain operands to the worklist.
 557     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
 558       if (N->getOperand(i).getValueType() == MVT::Other)
 559         Worklist.push_back(N->getOperand(i).getNode());
 560
 561     // If this is a CopyToReg with a vreg dest, process it.
 562     if (N->getOpcode() != ISD::CopyToReg)
 563       continue;
 564
 565     unsigned DestReg = cast<RegisterSDNode>(N->getOperand(1))->getReg();
 566     if (!TargetRegisterInfo::isVirtualRegister(DestReg))
 567       continue;
 568
 569     // Ignore non-scalar or non-integer values.
 570     SDValue Src = N->getOperand(2);
 571     MVT SrcVT = Src.getValueType();
 572     if (!SrcVT.isInteger() || SrcVT.isVector())
 573       continue;
 574
 575     unsigned NumSignBits = CurDAG->ComputeNumSignBits(Src);
 576     Mask = APInt::getAllOnesValue(SrcVT.getSizeInBits());
 577     CurDAG->ComputeMaskedBits(Src, Mask, KnownZero, KnownOne);
 578
 579     // Only install this information if it tells us something.
 580     if (NumSignBits != 1 || KnownZero != 0 || KnownOne != 0) {
 581       DestReg -= TargetRegisterInfo::FirstVirtualRegister;
 582       FunctionLoweringInfo &FLI = CurDAG->getFunctionLoweringInfo();
 583       if (DestReg >= FLI.LiveOutRegInfo.size())
 584         FLI.LiveOutRegInfo.resize(DestReg+1);
 585       FunctionLoweringInfo::LiveOutInfo &LOI = FLI.LiveOutRegInfo[DestReg];
 586       LOI.NumSignBits = NumSignBits;
 587       LOI.KnownOne = NumSignBits;
 588       LOI.KnownZero = NumSignBits;
 589     }
 590   }
 591 }
 592
 593 void SelectionDAGISel::CodeGenAndEmitDAG() {
 594   std::string GroupName;
 595   if (TimePassesIsEnabled)
 596     GroupName = "Instruction Selection and Scheduling";
 597   std::string BlockName;
 598   if (ViewDAGCombine1 || ViewLegalizeTypesDAGs || ViewLegalizeDAGs ||
 599       ViewDAGCombine2 || ViewISelDAGs || ViewSchedDAGs || ViewSUnitDAGs)
 600     BlockName = CurDAG->getMachineFunction().getFunction()->getName() + ':' +
 601                 BB->getBasicBlock()->getName();
 602
 603   DOUT << "Initial selection DAG:\n";
 604   DEBUG(CurDAG->dump());
 605
 606   if (ViewDAGCombine1) CurDAG->viewGraph("dag-combine1 input for " + BlockName);
 607
 608   // Run the DAG combiner in pre-legalize mode.
 609   if (TimePassesIsEnabled) {
 610     NamedRegionTimer T("DAG Combining 1", GroupName);
 611     CurDAG->Combine(false, *AA, Fast);
 612   } else {
 613     CurDAG->Combine(false, *AA, Fast);
 614   }
 615
 616   DOUT << "Optimized lowered selection DAG:\n";
 617   DEBUG(CurDAG->dump());
 618
 619   // Second step, hack on the DAG until it only uses operations and types that
 620   // the target supports.
 621   if (EnableLegalizeTypes) {// Enable this some day.
 622     if (ViewLegalizeTypesDAGs) CurDAG->viewGraph("legalize-types input for " +
 623                                                  BlockName);
 624
 625     if (TimePassesIsEnabled) {
 626       NamedRegionTimer T("Type Legalization", GroupName);
 627       CurDAG->LegalizeTypes();
 628     } else {
 629       CurDAG->LegalizeTypes();
 630     }
 631
 632     DOUT << "Type-legalized selection DAG:\n";
 633     DEBUG(CurDAG->dump());
 634
 635     // TODO: enable a dag combine pass here.
 636   }
 637
 638   if (ViewLegalizeDAGs) CurDAG->viewGraph("legalize input for " + BlockName);
 639
 640   if (TimePassesIsEnabled) {
 641     NamedRegionTimer T("DAG Legalization", GroupName);
 642     CurDAG->Legalize();
 643   } else {
 644     CurDAG->Legalize();
 645   }
 646
 647   DOUT << "Legalized selection DAG:\n";
 648   DEBUG(CurDAG->dump());
 649
 650   if (ViewDAGCombine2) CurDAG->viewGraph("dag-combine2 input for " + BlockName);
 651
 652   // Run the DAG combiner in post-legalize mode.
 653   if (TimePassesIsEnabled) {
 654     NamedRegionTimer T("DAG Combining 2", GroupName);
 655     CurDAG->Combine(true, *AA, Fast);
 656   } else {
 657     CurDAG->Combine(true, *AA, Fast);
 658   }
 659
 660   DOUT << "Optimized legalized selection DAG:\n";
 661   DEBUG(CurDAG->dump());
 662
 663   if (ViewISelDAGs) CurDAG->viewGraph("isel input for " + BlockName);
 664
 665   if (!Fast && EnableValueProp)
 666     ComputeLiveOutVRegInfo();
 667
 668   // Third, instruction select all of the operations to machine code, adding the
 669   // code to the MachineBasicBlock.
 670   if (TimePassesIsEnabled) {
 671     NamedRegionTimer T("Instruction Selection", GroupName);
 672     InstructionSelect();
 673   } else {
 674     InstructionSelect();
 675   }
 676
 677   DOUT << "Selected selection DAG:\n";
 678   DEBUG(CurDAG->dump());
 679
 680   if (ViewSchedDAGs) CurDAG->viewGraph("scheduler input for " + BlockName);
 681
 682   // Schedule machine code.
 683   ScheduleDAG *Scheduler;
 684   if (TimePassesIsEnabled) {
 685     NamedRegionTimer T("Instruction Scheduling", GroupName);
 686     Scheduler = Schedule();
 687   } else {
 688     Scheduler = Schedule();
 689   }
 690
 691   if (ViewSUnitDAGs) Scheduler->viewGraph();
 692
 693   // Emit machine code to BB.  This can change 'BB' to the last block being
 694   // inserted into.
 695   if (TimePassesIsEnabled) {
 696     NamedRegionTimer T("Instruction Creation", GroupName);
 697     BB = Scheduler->EmitSchedule();
 698   } else {
 699     BB = Scheduler->EmitSchedule();
 700   }
 701
 702   // Free the scheduler state.
 703   if (TimePassesIsEnabled) {
 704     NamedRegionTimer T("Instruction Scheduling Cleanup", GroupName);
 705     delete Scheduler;
 706   } else {
 707     delete Scheduler;
 708   }
 709
 710   DOUT << "Selected machine code:\n";
 711   DEBUG(BB->dump());
 712 }
 713
 714 void SelectionDAGISel::SelectAllBasicBlocks(Function &Fn, MachineFunction &MF) {
 715   for (Function::iterator I = Fn.begin(), E = Fn.end(); I != E; ++I) {
 716     BasicBlock *LLVMBB = &*I;
 717     BB = FuncInfo->MBBMap[LLVMBB];
 718
 719     BasicBlock::iterator const Begin = LLVMBB->begin();
 720     BasicBlock::iterator const End = LLVMBB->end();
 721     BasicBlock::iterator BI = Begin;
 722
 723     // Lower any arguments needed in this block if this is the entry block.
 724     if (LLVMBB == &Fn.getEntryBlock())
 725       LowerArguments(LLVMBB);
 726
 727     // Before doing SelectionDAG ISel, see if FastISel has been requested.
 728     // FastISel doesn't support EH landing pads, which require special handling.
 729     if (EnableFastISel && !BB->isLandingPad()) {
 730       if (FastISel *F = TLI.createFastISel(*FuncInfo->MF, FuncInfo->ValueMap,
 731                                            FuncInfo->MBBMap)) {
 732         // Emit code for any incoming arguments. This must happen before
 733         // beginning FastISel on the entry block.
 734         if (LLVMBB == &Fn.getEntryBlock()) {
 735           CurDAG->setRoot(SDL->getControlRoot());
 736           CodeGenAndEmitDAG();
 737           SDL->clear();
 738         }
 739         F->setCurrentBlock(BB);
 740         // Do FastISel on as many instructions as possible.
 741         for (; BI != End; ++BI) {
 742           // Just before the terminator instruction, insert instructions to
 743           // feed PHI nodes in successor blocks.
 744           if (isa<TerminatorInst>(BI))
 745             if (!HandlePHINodesInSuccessorBlocksFast(LLVMBB, F)) {
 746               if (DisableFastISelAbort)
 747                 break;
 748 #ifndef NDEBUG
 749               BI->dump();
 750 #endif
 751               assert(0 && "FastISel didn't handle a PHI in a successor");
 752             }
 753
 754           // First try normal tablegen-generated "fast" selection.
 755           if (F->SelectInstruction(BI))
 756             continue;
 757
 758           // Next, try calling the target to attempt to handle the instruction.
 759           if (F->TargetSelectInstruction(BI))
 760             continue;
 761
 762           // Then handle certain instructions as single-LLVM-Instruction blocks.
 763           if (isa<CallInst>(BI) || isa<LoadInst>(BI) ||
 764               isa<StoreInst>(BI)) {
 765             if (BI->getType() != Type::VoidTy) {
 766               unsigned &R = FuncInfo->ValueMap[BI];
 767               if (!R)
 768                 R = FuncInfo->CreateRegForValue(BI);
 769             }
 770
 771             SelectBasicBlock(LLVMBB, BI, next(BI));
 772             continue;
 773           }
 774
 775           if (!DisableFastISelAbort &&
 776               // For now, don't abort on non-conditional-branch terminators.
 777               (!isa<TerminatorInst>(BI) ||
 778                (isa<BranchInst>(BI) &&
 779                 cast<BranchInst>(BI)->isUnconditional()))) {
 780             // The "fast" selector couldn't handle something and bailed.
 781             // For the purpose of debugging, just abort.
 782 #ifndef NDEBUG
 783             BI->dump();
 784 #endif
 785             assert(0 && "FastISel didn't select the entire block");
 786           }
 787           break;
 788         }
 789         delete F;
 790       }
 791     }
 792
 793     // Run SelectionDAG instruction selection on the remainder of the block
 794     // not handled by FastISel. If FastISel is not run, this is the entire
 795     // block.
 796     if (BI != End)
 797       SelectBasicBlock(LLVMBB, BI, End);
 798
 799     FinishBasicBlock();
 800   }
 801 }
 802
 803 void
 804 SelectionDAGISel::FinishBasicBlock() {
 805
 806   // Perform target specific isel post processing.
 807   InstructionSelectPostProcessing();
 808
 809   DOUT << "Target-post-processed machine code:\n";
 810   DEBUG(BB->dump());
 811
 812   DOUT << "Total amount of phi nodes to update: "
 813        << SDL->PHINodesToUpdate.size() << "\n";
 814   DEBUG(for (unsigned i = 0, e = SDL->PHINodesToUpdate.size(); i != e; ++i)
 815           DOUT << "Node " << i << " : (" << SDL->PHINodesToUpdate[i].first
 816                << ", " << SDL->PHINodesToUpdate[i].second << ")\n";);
 817
 818   // Next, now that we know what the last MBB the LLVM BB expanded is, update
 819   // PHI nodes in successors.
 820   if (SDL->SwitchCases.empty() &&
 821       SDL->JTCases.empty() &&
 822       SDL->BitTestCases.empty()) {
 823     for (unsigned i = 0, e = SDL->PHINodesToUpdate.size(); i != e; ++i) {
 824       MachineInstr *PHI = SDL->PHINodesToUpdate[i].first;
 825       assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
 826              "This is not a machine PHI node that we are updating!");
 827       PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[i].second,
 828                                                 false));
 829       PHI->addOperand(MachineOperand::CreateMBB(BB));
 830     }
 831     SDL->PHINodesToUpdate.clear();
 832     return;
 833   }
 834
 835   for (unsigned i = 0, e = SDL->BitTestCases.size(); i != e; ++i) {
 836     // Lower header first, if it wasn't already lowered
 837     if (!SDL->BitTestCases[i].Emitted) {
 838       // Set the current basic block to the mbb we wish to insert the code into
 839       BB = SDL->BitTestCases[i].Parent;
 840       SDL->setCurrentBasicBlock(BB);
 841       // Emit the code
 842       SDL->visitBitTestHeader(SDL->BitTestCases[i]);
 843       CurDAG->setRoot(SDL->getRoot());
 844       CodeGenAndEmitDAG();
 845       SDL->clear();
 846     }
 847
 848     for (unsigned j = 0, ej = SDL->BitTestCases[i].Cases.size(); j != ej; ++j) {
 849       // Set the current basic block to the mbb we wish to insert the code into
 850       BB = SDL->BitTestCases[i].Cases[j].ThisBB;
 851       SDL->setCurrentBasicBlock(BB);
 852       // Emit the code
 853       if (j+1 != ej)
 854         SDL->visitBitTestCase(SDL->BitTestCases[i].Cases[j+1].ThisBB,
 855                               SDL->BitTestCases[i].Reg,
 856                               SDL->BitTestCases[i].Cases[j]);
 857       else
 858         SDL->visitBitTestCase(SDL->BitTestCases[i].Default,
 859                               SDL->BitTestCases[i].Reg,
 860                               SDL->BitTestCases[i].Cases[j]);
 861
 862
 863       CurDAG->setRoot(SDL->getRoot());
 864       CodeGenAndEmitDAG();
 865       SDL->clear();
 866     }
 867
 868     // Update PHI Nodes
 869     for (unsigned pi = 0, pe = SDL->PHINodesToUpdate.size(); pi != pe; ++pi) {
 870       MachineInstr *PHI = SDL->PHINodesToUpdate[pi].first;
 871       MachineBasicBlock *PHIBB = PHI->getParent();
 872       assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
 873              "This is not a machine PHI node that we are updating!");
 874       // This is "default" BB. We have two jumps to it. From "header" BB and
 875       // from last "case" BB.
 876       if (PHIBB == SDL->BitTestCases[i].Default) {
 877         PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[pi].second,
 878                                                   false));
 879         PHI->addOperand(MachineOperand::CreateMBB(SDL->BitTestCases[i].Parent));
 880         PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[pi].second,
 881                                                   false));
 882         PHI->addOperand(MachineOperand::CreateMBB(SDL->BitTestCases[i].Cases.
 883                                                   back().ThisBB));
 884       }
 885       // One of "cases" BB.
 886       for (unsigned j = 0, ej = SDL->BitTestCases[i].Cases.size();
 887            j != ej; ++j) {
 888         MachineBasicBlock* cBB = SDL->BitTestCases[i].Cases[j].ThisBB;
 889         if (cBB->succ_end() !=
 890             std::find(cBB->succ_begin(),cBB->succ_end(), PHIBB)) {
 891           PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[pi].second,
 892                                                     false));
 893           PHI->addOperand(MachineOperand::CreateMBB(cBB));
 894         }
 895       }
 896     }
 897   }
 898   SDL->BitTestCases.clear();
 899
 900   // If the JumpTable record is filled in, then we need to emit a jump table.
 901   // Updating the PHI nodes is tricky in this case, since we need to determine
 902   // whether the PHI is a successor of the range check MBB or the jump table MBB
 903   for (unsigned i = 0, e = SDL->JTCases.size(); i != e; ++i) {
 904     // Lower header first, if it wasn't already lowered
 905     if (!SDL->JTCases[i].first.Emitted) {
 906       // Set the current basic block to the mbb we wish to insert the code into
 907       BB = SDL->JTCases[i].first.HeaderBB;
 908       SDL->setCurrentBasicBlock(BB);
 909       // Emit the code
 910       SDL->visitJumpTableHeader(SDL->JTCases[i].second, SDL->JTCases[i].first);
 911       CurDAG->setRoot(SDL->getRoot());
 912       CodeGenAndEmitDAG();
 913       SDL->clear();
 914     }
 915
 916     // Set the current basic block to the mbb we wish to insert the code into
 917     BB = SDL->JTCases[i].second.MBB;
 918     SDL->setCurrentBasicBlock(BB);
 919     // Emit the code
 920     SDL->visitJumpTable(SDL->JTCases[i].second);
 921     CurDAG->setRoot(SDL->getRoot());
 922     CodeGenAndEmitDAG();
 923     SDL->clear();
 924
 925     // Update PHI Nodes
 926     for (unsigned pi = 0, pe = SDL->PHINodesToUpdate.size(); pi != pe; ++pi) {
 927       MachineInstr *PHI = SDL->PHINodesToUpdate[pi].first;
 928       MachineBasicBlock *PHIBB = PHI->getParent();
 929       assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
 930              "This is not a machine PHI node that we are updating!");
 931       // "default" BB. We can go there only from header BB.
 932       if (PHIBB == SDL->JTCases[i].second.Default) {
 933         PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[pi].second,
 934                                                   false));
 935         PHI->addOperand(MachineOperand::CreateMBB(SDL->JTCases[i].first.HeaderBB));
 936       }
 937       // JT BB. Just iterate over successors here
 938       if (BB->succ_end() != std::find(BB->succ_begin(),BB->succ_end(), PHIBB)) {
 939         PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[pi].second,
 940                                                   false));
 941         PHI->addOperand(MachineOperand::CreateMBB(BB));
 942       }
 943     }
 944   }
 945   SDL->JTCases.clear();
 946
 947   // If the switch block involved a branch to one of the actual successors, we
 948   // need to update PHI nodes in that block.
 949   for (unsigned i = 0, e = SDL->PHINodesToUpdate.size(); i != e; ++i) {
 950     MachineInstr *PHI = SDL->PHINodesToUpdate[i].first;
 951     assert(PHI->getOpcode() == TargetInstrInfo::PHI &&
 952            "This is not a machine PHI node that we are updating!");
 953     if (BB->isSuccessor(PHI->getParent())) {
 954       PHI->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[i].second,
 955                                                 false));
 956       PHI->addOperand(MachineOperand::CreateMBB(BB));
 957     }
 958   }
 959
 960   // If we generated any switch lowering information, build and codegen any
 961   // additional DAGs necessary.
 962   for (unsigned i = 0, e = SDL->SwitchCases.size(); i != e; ++i) {
 963     // Set the current basic block to the mbb we wish to insert the code into
 964     BB = SDL->SwitchCases[i].ThisBB;
 965     SDL->setCurrentBasicBlock(BB);
 966
 967     // Emit the code
 968     SDL->visitSwitchCase(SDL->SwitchCases[i]);
 969     CurDAG->setRoot(SDL->getRoot());
 970     CodeGenAndEmitDAG();
 971     SDL->clear();
 972
 973     // Handle any PHI nodes in successors of this chunk, as if we were coming
 974     // from the original BB before switch expansion.  Note that PHI nodes can
 975     // occur multiple times in PHINodesToUpdate.  We have to be very careful to
 976     // handle them the right number of times.
 977     while ((BB = SDL->SwitchCases[i].TrueBB)) {  // Handle LHS and RHS.
 978       for (MachineBasicBlock::iterator Phi = BB->begin();
 979            Phi != BB->end() && Phi->getOpcode() == TargetInstrInfo::PHI; ++Phi){
 980         // This value for this PHI node is recorded in PHINodesToUpdate, get it.
 981         for (unsigned pn = 0; ; ++pn) {
 982           assert(pn != SDL->PHINodesToUpdate.size() &&
 983                  "Didn't find PHI entry!");
 984           if (SDL->PHINodesToUpdate[pn].first == Phi) {
 985             Phi->addOperand(MachineOperand::CreateReg(SDL->PHINodesToUpdate[pn].
 986                                                       second, false));
 987             Phi->addOperand(MachineOperand::CreateMBB(SDL->SwitchCases[i].ThisBB));
 988             break;
 989           }
 990         }
 991       }
 992
 993       // Don't process RHS if same block as LHS.
 994       if (BB == SDL->SwitchCases[i].FalseBB)
 995         SDL->SwitchCases[i].FalseBB = 0;
 996
 997       // If we haven't handled the RHS, do so now.  Otherwise, we're done.
 998       SDL->SwitchCases[i].TrueBB = SDL->SwitchCases[i].FalseBB;
 999       SDL->SwitchCases[i].FalseBB = 0;
1000     }
1001     assert(SDL->SwitchCases[i].TrueBB == 0 && SDL->SwitchCases[i].FalseBB == 0);
1002   }
1003   SDL->SwitchCases.clear();
1004
1005   SDL->PHINodesToUpdate.clear();
1006 }
1007
1008
1009 /// Schedule - Pick a safe ordering for instructions for each
1010 /// target node in the graph.
1011 ///
1012 ScheduleDAG *SelectionDAGISel::Schedule() {
1013   RegisterScheduler::FunctionPassCtor Ctor = RegisterScheduler::getDefault();
1014
1015   if (!Ctor) {
1016     Ctor = ISHeuristic;
1017     RegisterScheduler::setDefault(Ctor);
1018   }
1019
1020   ScheduleDAG *Scheduler = Ctor(this, CurDAG, BB, Fast);
1021   Scheduler->Run();
1022
1023   return Scheduler;
1024 }
1025
1026
1027 HazardRecognizer *SelectionDAGISel::CreateTargetHazardRecognizer() {
1028   return new HazardRecognizer();
1029 }
1030
1031 //===----------------------------------------------------------------------===//
1032 // Helper functions used by the generated instruction selector.
1033 //===----------------------------------------------------------------------===//
1034 // Calls to these methods are generated by tblgen.
1035
1036 /// CheckAndMask - The isel is trying to match something like (and X, 255).  If
1037 /// the dag combiner simplified the 255, we still want to match.  RHS is the
1038 /// actual value in the DAG on the RHS of an AND, and DesiredMaskS is the value
1039 /// specified in the .td file (e.g. 255).
1040 bool SelectionDAGISel::CheckAndMask(SDValue LHS, ConstantSDNode *RHS,
1041                                     int64_t DesiredMaskS) const {
1042   const APInt &ActualMask = RHS->getAPIntValue();
1043   const APInt &DesiredMask = APInt(LHS.getValueSizeInBits(), DesiredMaskS);
1044
1045   // If the actual mask exactly matches, success!
1046   if (ActualMask == DesiredMask)
1047     return true;
1048
1049   // If the actual AND mask is allowing unallowed bits, this doesn't match.
1050   if (ActualMask.intersects(~DesiredMask))
1051     return false;
1052
1053   // Otherwise, the DAG Combiner may have proven that the value coming in is
1054   // either already zero or is not demanded.  Check for known zero input bits.
1055   APInt NeededMask = DesiredMask & ~ActualMask;
1056   if (CurDAG->MaskedValueIsZero(LHS, NeededMask))
1057     return true;
1058
1059   // TODO: check to see if missing bits are just not demanded.
1060
1061   // Otherwise, this pattern doesn't match.
1062   return false;
1063 }
1064
1065 /// CheckOrMask - The isel is trying to match something like (or X, 255).  If
1066 /// the dag combiner simplified the 255, we still want to match.  RHS is the
1067 /// actual value in the DAG on the RHS of an OR, and DesiredMaskS is the value
1068 /// specified in the .td file (e.g. 255).
1069 bool SelectionDAGISel::CheckOrMask(SDValue LHS, ConstantSDNode *RHS,
1070                                    int64_t DesiredMaskS) const {
1071   const APInt &ActualMask = RHS->getAPIntValue();
1072   const APInt &DesiredMask = APInt(LHS.getValueSizeInBits(), DesiredMaskS);
1073
1074   // If the actual mask exactly matches, success!
1075   if (ActualMask == DesiredMask)
1076     return true;
1077
1078   // If the actual AND mask is allowing unallowed bits, this doesn't match.
1079   if (ActualMask.intersects(~DesiredMask))
1080     return false;
1081
1082   // Otherwise, the DAG Combiner may have proven that the value coming in is
1083   // either already zero or is not demanded.  Check for known zero input bits.
1084   APInt NeededMask = DesiredMask & ~ActualMask;
1085
1086   APInt KnownZero, KnownOne;
1087   CurDAG->ComputeMaskedBits(LHS, NeededMask, KnownZero, KnownOne);
1088
1089   // If all the missing bits in the or are already known to be set, match!
1090   if ((NeededMask & KnownOne) == NeededMask)
1091     return true;
1092
1093   // TODO: check to see if missing bits are just not demanded.
1094
1095   // Otherwise, this pattern doesn't match.
1096   return false;
1097 }
1098
1099
1100 /// SelectInlineAsmMemoryOperands - Calls to this are automatically generated
1101 /// by tblgen.  Others should not call it.
1102 void SelectionDAGISel::
1103 SelectInlineAsmMemoryOperands(std::vector<SDValue> &Ops) {
1104   std::vector<SDValue> InOps;
1105   std::swap(InOps, Ops);
1106
1107   Ops.push_back(InOps[0]);  // input chain.
1108   Ops.push_back(InOps[1]);  // input asm string.
1109
1110   unsigned i = 2, e = InOps.size();
1111   if (InOps[e-1].getValueType() == MVT::Flag)
1112     --e;  // Don't process a flag operand if it is here.
1113
1114   while (i != e) {
1115     unsigned Flags = cast<ConstantSDNode>(InOps[i])->getValue();
1116     if ((Flags & 7) != 4 /*MEM*/) {
1117       // Just skip over this operand, copying the operands verbatim.
1118       Ops.insert(Ops.end(), InOps.begin()+i, InOps.begin()+i+(Flags >> 3) + 1);
1119       i += (Flags >> 3) + 1;
1120     } else {
1121       assert((Flags >> 3) == 1 && "Memory operand with multiple values?");
1122       // Otherwise, this is a memory operand.  Ask the target to select it.
1123       std::vector<SDValue> SelOps;
1124       if (SelectInlineAsmMemoryOperand(InOps[i+1], 'm', SelOps)) {
1125         cerr << "Could not match memory address.  Inline asm failure!\n";
1126         exit(1);
1127       }
1128
1129       // Add this to the output node.
1130       MVT IntPtrTy = CurDAG->getTargetLoweringInfo().getPointerTy();
1131       Ops.push_back(CurDAG->getTargetConstant(4/*MEM*/ | (SelOps.size() << 3),
1132                                               IntPtrTy));
1133       Ops.insert(Ops.end(), SelOps.begin(), SelOps.end());
1134       i += 2;
1135     }
1136   }
1137
1138   // Add the flag input back if present.
1139   if (e != InOps.size())
1140     Ops.push_back(InOps.back());
1141 }
1142
1143 char SelectionDAGISel::ID = 0;