lib/CodeGen/SelectionDAG/TargetLowering.cpp

   1 //===-- TargetLowering.cpp - Implement the TargetLowering class -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetAsmInfo.h"
  15 #include "llvm/Target/TargetLowering.h"
  16 #include "llvm/Target/TargetSubtarget.h"
  17 #include "llvm/Target/TargetData.h"
  18 #include "llvm/Target/TargetMachine.h"
  19 #include "llvm/Target/TargetRegisterInfo.h"
  20 #include "llvm/GlobalVariable.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/SelectionDAG.h"
  24 #include "llvm/ADT/StringExtras.h"
  25 #include "llvm/ADT/STLExtras.h"
  26 #include "llvm/Support/MathExtras.h"
  27 using namespace llvm;
  28
  29 /// InitLibcallNames - Set default libcall names.
  30 ///
  31 static void InitLibcallNames(const char **Names) {
  32   Names[RTLIB::SHL_I32] = "__ashlsi3";
  33   Names[RTLIB::SHL_I64] = "__ashldi3";
  34   Names[RTLIB::SHL_I128] = "__ashlti3";
  35   Names[RTLIB::SRL_I32] = "__lshrsi3";
  36   Names[RTLIB::SRL_I64] = "__lshrdi3";
  37   Names[RTLIB::SRL_I128] = "__lshrti3";
  38   Names[RTLIB::SRA_I32] = "__ashrsi3";
  39   Names[RTLIB::SRA_I64] = "__ashrdi3";
  40   Names[RTLIB::SRA_I128] = "__ashrti3";
  41   Names[RTLIB::MUL_I32] = "__mulsi3";
  42   Names[RTLIB::MUL_I64] = "__muldi3";
  43   Names[RTLIB::MUL_I128] = "__multi3";
  44   Names[RTLIB::SDIV_I32] = "__divsi3";
  45   Names[RTLIB::SDIV_I64] = "__divdi3";
  46   Names[RTLIB::SDIV_I128] = "__divti3";
  47   Names[RTLIB::UDIV_I32] = "__udivsi3";
  48   Names[RTLIB::UDIV_I64] = "__udivdi3";
  49   Names[RTLIB::UDIV_I128] = "__udivti3";
  50   Names[RTLIB::SREM_I32] = "__modsi3";
  51   Names[RTLIB::SREM_I64] = "__moddi3";
  52   Names[RTLIB::SREM_I128] = "__modti3";
  53   Names[RTLIB::UREM_I32] = "__umodsi3";
  54   Names[RTLIB::UREM_I64] = "__umoddi3";
  55   Names[RTLIB::UREM_I128] = "__umodti3";
  56   Names[RTLIB::NEG_I32] = "__negsi2";
  57   Names[RTLIB::NEG_I64] = "__negdi2";
  58   Names[RTLIB::ADD_F32] = "__addsf3";
  59   Names[RTLIB::ADD_F64] = "__adddf3";
  60   Names[RTLIB::ADD_F80] = "__addxf3";
  61   Names[RTLIB::ADD_PPCF128] = "__gcc_qadd";
  62   Names[RTLIB::SUB_F32] = "__subsf3";
  63   Names[RTLIB::SUB_F64] = "__subdf3";
  64   Names[RTLIB::SUB_F80] = "__subxf3";
  65   Names[RTLIB::SUB_PPCF128] = "__gcc_qsub";
  66   Names[RTLIB::MUL_F32] = "__mulsf3";
  67   Names[RTLIB::MUL_F64] = "__muldf3";
  68   Names[RTLIB::MUL_F80] = "__mulxf3";
  69   Names[RTLIB::MUL_PPCF128] = "__gcc_qmul";
  70   Names[RTLIB::DIV_F32] = "__divsf3";
  71   Names[RTLIB::DIV_F64] = "__divdf3";
  72   Names[RTLIB::DIV_F80] = "__divxf3";
  73   Names[RTLIB::DIV_PPCF128] = "__gcc_qdiv";
  74   Names[RTLIB::REM_F32] = "fmodf";
  75   Names[RTLIB::REM_F64] = "fmod";
  76   Names[RTLIB::REM_F80] = "fmodl";
  77   Names[RTLIB::REM_PPCF128] = "fmodl";
  78   Names[RTLIB::POWI_F32] = "__powisf2";
  79   Names[RTLIB::POWI_F64] = "__powidf2";
  80   Names[RTLIB::POWI_F80] = "__powixf2";
  81   Names[RTLIB::POWI_PPCF128] = "__powitf2";
  82   Names[RTLIB::SQRT_F32] = "sqrtf";
  83   Names[RTLIB::SQRT_F64] = "sqrt";
  84   Names[RTLIB::SQRT_F80] = "sqrtl";
  85   Names[RTLIB::SQRT_PPCF128] = "sqrtl";
  86   Names[RTLIB::LOG_F32] = "logf";
  87   Names[RTLIB::LOG_F64] = "log";
  88   Names[RTLIB::LOG_F80] = "logl";
  89   Names[RTLIB::LOG_PPCF128] = "logl";
  90   Names[RTLIB::LOG2_F32] = "log2f";
  91   Names[RTLIB::LOG2_F64] = "log2";
  92   Names[RTLIB::LOG2_F80] = "log2l";
  93   Names[RTLIB::LOG2_PPCF128] = "log2l";
  94   Names[RTLIB::LOG10_F32] = "log10f";
  95   Names[RTLIB::LOG10_F64] = "log10";
  96   Names[RTLIB::LOG10_F80] = "log10l";
  97   Names[RTLIB::LOG10_PPCF128] = "log10l";
  98   Names[RTLIB::EXP_F32] = "expf";
  99   Names[RTLIB::EXP_F64] = "exp";
 100   Names[RTLIB::EXP_F80] = "expl";
 101   Names[RTLIB::EXP_PPCF128] = "expl";
 102   Names[RTLIB::EXP2_F32] = "exp2f";
 103   Names[RTLIB::EXP2_F64] = "exp2";
 104   Names[RTLIB::EXP2_F80] = "exp2l";
 105   Names[RTLIB::EXP2_PPCF128] = "exp2l";
 106   Names[RTLIB::SIN_F32] = "sinf";
 107   Names[RTLIB::SIN_F64] = "sin";
 108   Names[RTLIB::SIN_F80] = "sinl";
 109   Names[RTLIB::SIN_PPCF128] = "sinl";
 110   Names[RTLIB::COS_F32] = "cosf";
 111   Names[RTLIB::COS_F64] = "cos";
 112   Names[RTLIB::COS_F80] = "cosl";
 113   Names[RTLIB::COS_PPCF128] = "cosl";
 114   Names[RTLIB::POW_F32] = "powf";
 115   Names[RTLIB::POW_F64] = "pow";
 116   Names[RTLIB::POW_F80] = "powl";
 117   Names[RTLIB::POW_PPCF128] = "powl";
 118   Names[RTLIB::CEIL_F32] = "ceilf";
 119   Names[RTLIB::CEIL_F64] = "ceil";
 120   Names[RTLIB::CEIL_F80] = "ceill";
 121   Names[RTLIB::CEIL_PPCF128] = "ceill";
 122   Names[RTLIB::TRUNC_F32] = "truncf";
 123   Names[RTLIB::TRUNC_F64] = "trunc";
 124   Names[RTLIB::TRUNC_F80] = "truncl";
 125   Names[RTLIB::TRUNC_PPCF128] = "truncl";
 126   Names[RTLIB::RINT_F32] = "rintf";
 127   Names[RTLIB::RINT_F64] = "rint";
 128   Names[RTLIB::RINT_F80] = "rintl";
 129   Names[RTLIB::RINT_PPCF128] = "rintl";
 130   Names[RTLIB::NEARBYINT_F32] = "nearbyintf";
 131   Names[RTLIB::NEARBYINT_F64] = "nearbyint";
 132   Names[RTLIB::NEARBYINT_F80] = "nearbyintl";
 133   Names[RTLIB::NEARBYINT_PPCF128] = "nearbyintl";
 134   Names[RTLIB::FLOOR_F32] = "floorf";
 135   Names[RTLIB::FLOOR_F64] = "floor";
 136   Names[RTLIB::FLOOR_F80] = "floorl";
 137   Names[RTLIB::FLOOR_PPCF128] = "floorl";
 138   Names[RTLIB::FPEXT_F32_F64] = "__extendsfdf2";
 139   Names[RTLIB::FPROUND_F64_F32] = "__truncdfsf2";
 140   Names[RTLIB::FPROUND_F80_F32] = "__truncxfsf2";
 141   Names[RTLIB::FPROUND_PPCF128_F32] = "__trunctfsf2";
 142   Names[RTLIB::FPROUND_F80_F64] = "__truncxfdf2";
 143   Names[RTLIB::FPROUND_PPCF128_F64] = "__trunctfdf2";
 144   Names[RTLIB::FPTOSINT_F32_I32] = "__fixsfsi";
 145   Names[RTLIB::FPTOSINT_F32_I64] = "__fixsfdi";
 146   Names[RTLIB::FPTOSINT_F32_I128] = "__fixsfti";
 147   Names[RTLIB::FPTOSINT_F64_I32] = "__fixdfsi";
 148   Names[RTLIB::FPTOSINT_F64_I64] = "__fixdfdi";
 149   Names[RTLIB::FPTOSINT_F64_I128] = "__fixdfti";
 150   Names[RTLIB::FPTOSINT_F80_I32] = "__fixxfsi";
 151   Names[RTLIB::FPTOSINT_F80_I64] = "__fixxfdi";
 152   Names[RTLIB::FPTOSINT_F80_I128] = "__fixxfti";
 153   Names[RTLIB::FPTOSINT_PPCF128_I32] = "__fixtfsi";
 154   Names[RTLIB::FPTOSINT_PPCF128_I64] = "__fixtfdi";
 155   Names[RTLIB::FPTOSINT_PPCF128_I128] = "__fixtfti";
 156   Names[RTLIB::FPTOUINT_F32_I32] = "__fixunssfsi";
 157   Names[RTLIB::FPTOUINT_F32_I64] = "__fixunssfdi";
 158   Names[RTLIB::FPTOUINT_F32_I128] = "__fixunssfti";
 159   Names[RTLIB::FPTOUINT_F64_I32] = "__fixunsdfsi";
 160   Names[RTLIB::FPTOUINT_F64_I64] = "__fixunsdfdi";
 161   Names[RTLIB::FPTOUINT_F64_I128] = "__fixunsdfti";
 162   Names[RTLIB::FPTOUINT_F80_I32] = "__fixunsxfsi";
 163   Names[RTLIB::FPTOUINT_F80_I64] = "__fixunsxfdi";
 164   Names[RTLIB::FPTOUINT_F80_I128] = "__fixunsxfti";
 165   Names[RTLIB::FPTOUINT_PPCF128_I32] = "__fixunstfsi";
 166   Names[RTLIB::FPTOUINT_PPCF128_I64] = "__fixunstfdi";
 167   Names[RTLIB::FPTOUINT_PPCF128_I128] = "__fixunstfti";
 168   Names[RTLIB::SINTTOFP_I32_F32] = "__floatsisf";
 169   Names[RTLIB::SINTTOFP_I32_F64] = "__floatsidf";
 170   Names[RTLIB::SINTTOFP_I32_F80] = "__floatsixf";
 171   Names[RTLIB::SINTTOFP_I32_PPCF128] = "__floatsitf";
 172   Names[RTLIB::SINTTOFP_I64_F32] = "__floatdisf";
 173   Names[RTLIB::SINTTOFP_I64_F64] = "__floatdidf";
 174   Names[RTLIB::SINTTOFP_I64_F80] = "__floatdixf";
 175   Names[RTLIB::SINTTOFP_I64_PPCF128] = "__floatditf";
 176   Names[RTLIB::SINTTOFP_I128_F32] = "__floattisf";
 177   Names[RTLIB::SINTTOFP_I128_F64] = "__floattidf";
 178   Names[RTLIB::SINTTOFP_I128_F80] = "__floattixf";
 179   Names[RTLIB::SINTTOFP_I128_PPCF128] = "__floattitf";
 180   Names[RTLIB::UINTTOFP_I32_F32] = "__floatunsisf";
 181   Names[RTLIB::UINTTOFP_I32_F64] = "__floatunsidf";
 182   Names[RTLIB::UINTTOFP_I32_F80] = "__floatunsixf";
 183   Names[RTLIB::UINTTOFP_I32_PPCF128] = "__floatunsitf";
 184   Names[RTLIB::UINTTOFP_I64_F32] = "__floatundisf";
 185   Names[RTLIB::UINTTOFP_I64_F64] = "__floatundidf";
 186   Names[RTLIB::UINTTOFP_I64_F80] = "__floatundixf";
 187   Names[RTLIB::UINTTOFP_I64_PPCF128] = "__floatunditf";
 188   Names[RTLIB::UINTTOFP_I128_F32] = "__floatuntisf";
 189   Names[RTLIB::UINTTOFP_I128_F64] = "__floatuntidf";
 190   Names[RTLIB::UINTTOFP_I128_F80] = "__floatuntixf";
 191   Names[RTLIB::UINTTOFP_I128_PPCF128] = "__floatuntitf";
 192   Names[RTLIB::OEQ_F32] = "__eqsf2";
 193   Names[RTLIB::OEQ_F64] = "__eqdf2";
 194   Names[RTLIB::UNE_F32] = "__nesf2";
 195   Names[RTLIB::UNE_F64] = "__nedf2";
 196   Names[RTLIB::OGE_F32] = "__gesf2";
 197   Names[RTLIB::OGE_F64] = "__gedf2";
 198   Names[RTLIB::OLT_F32] = "__ltsf2";
 199   Names[RTLIB::OLT_F64] = "__ltdf2";
 200   Names[RTLIB::OLE_F32] = "__lesf2";
 201   Names[RTLIB::OLE_F64] = "__ledf2";
 202   Names[RTLIB::OGT_F32] = "__gtsf2";
 203   Names[RTLIB::OGT_F64] = "__gtdf2";
 204   Names[RTLIB::UO_F32] = "__unordsf2";
 205   Names[RTLIB::UO_F64] = "__unorddf2";
 206   Names[RTLIB::O_F32] = "__unordsf2";
 207   Names[RTLIB::O_F64] = "__unorddf2";
 208 }
 209
 210 /// getFPEXT - Return the FPEXT_*_* value for the given types, or
 211 /// UNKNOWN_LIBCALL if there is none.
 212 RTLIB::Libcall RTLIB::getFPEXT(MVT OpVT, MVT RetVT) {
 213   if (OpVT == MVT::f32) {
 214     if (RetVT == MVT::f64)
 215       return FPEXT_F32_F64;
 216   }
 217   return UNKNOWN_LIBCALL;
 218 }
 219
 220 /// getFPROUND - Return the FPROUND_*_* value for the given types, or
 221 /// UNKNOWN_LIBCALL if there is none.
 222 RTLIB::Libcall RTLIB::getFPROUND(MVT OpVT, MVT RetVT) {
 223   if (RetVT == MVT::f32) {
 224     if (OpVT == MVT::f64)
 225       return FPROUND_F64_F32;
 226     if (OpVT == MVT::f80)
 227       return FPROUND_F80_F32;
 228     if (OpVT == MVT::ppcf128)
 229       return FPROUND_PPCF128_F32;
 230   } else if (RetVT == MVT::f64) {
 231     if (OpVT == MVT::f80)
 232       return FPROUND_F80_F64;
 233     if (OpVT == MVT::ppcf128)
 234       return FPROUND_PPCF128_F64;
 235   }
 236   return UNKNOWN_LIBCALL;
 237 }
 238
 239 /// getFPTOSINT - Return the FPTOSINT_*_* value for the given types, or
 240 /// UNKNOWN_LIBCALL if there is none.
 241 RTLIB::Libcall RTLIB::getFPTOSINT(MVT OpVT, MVT RetVT) {
 242   if (OpVT == MVT::f32) {
 243     if (RetVT == MVT::i32)
 244       return FPTOSINT_F32_I32;
 245     if (RetVT == MVT::i64)
 246       return FPTOSINT_F32_I64;
 247     if (RetVT == MVT::i128)
 248       return FPTOSINT_F32_I128;
 249   } else if (OpVT == MVT::f64) {
 250     if (RetVT == MVT::i32)
 251       return FPTOSINT_F64_I32;
 252     if (RetVT == MVT::i64)
 253       return FPTOSINT_F64_I64;
 254     if (RetVT == MVT::i128)
 255       return FPTOSINT_F64_I128;
 256   } else if (OpVT == MVT::f80) {
 257     if (RetVT == MVT::i32)
 258       return FPTOSINT_F80_I32;
 259     if (RetVT == MVT::i64)
 260       return FPTOSINT_F80_I64;
 261     if (RetVT == MVT::i128)
 262       return FPTOSINT_F80_I128;
 263   } else if (OpVT == MVT::ppcf128) {
 264     if (RetVT == MVT::i32)
 265       return FPTOSINT_PPCF128_I32;
 266     if (RetVT == MVT::i64)
 267       return FPTOSINT_PPCF128_I64;
 268     if (RetVT == MVT::i128)
 269       return FPTOSINT_PPCF128_I128;
 270   }
 271   return UNKNOWN_LIBCALL;
 272 }
 273
 274 /// getFPTOUINT - Return the FPTOUINT_*_* value for the given types, or
 275 /// UNKNOWN_LIBCALL if there is none.
 276 RTLIB::Libcall RTLIB::getFPTOUINT(MVT OpVT, MVT RetVT) {
 277   if (OpVT == MVT::f32) {
 278     if (RetVT == MVT::i32)
 279       return FPTOUINT_F32_I32;
 280     if (RetVT == MVT::i64)
 281       return FPTOUINT_F32_I64;
 282     if (RetVT == MVT::i128)
 283       return FPTOUINT_F32_I128;
 284   } else if (OpVT == MVT::f64) {
 285     if (RetVT == MVT::i32)
 286       return FPTOUINT_F64_I32;
 287     if (RetVT == MVT::i64)
 288       return FPTOUINT_F64_I64;
 289     if (RetVT == MVT::i128)
 290       return FPTOUINT_F64_I128;
 291   } else if (OpVT == MVT::f80) {
 292     if (RetVT == MVT::i32)
 293       return FPTOUINT_F80_I32;
 294     if (RetVT == MVT::i64)
 295       return FPTOUINT_F80_I64;
 296     if (RetVT == MVT::i128)
 297       return FPTOUINT_F80_I128;
 298   } else if (OpVT == MVT::ppcf128) {
 299     if (RetVT == MVT::i32)
 300       return FPTOUINT_PPCF128_I32;
 301     if (RetVT == MVT::i64)
 302       return FPTOUINT_PPCF128_I64;
 303     if (RetVT == MVT::i128)
 304       return FPTOUINT_PPCF128_I128;
 305   }
 306   return UNKNOWN_LIBCALL;
 307 }
 308
 309 /// getSINTTOFP - Return the SINTTOFP_*_* value for the given types, or
 310 /// UNKNOWN_LIBCALL if there is none.
 311 RTLIB::Libcall RTLIB::getSINTTOFP(MVT OpVT, MVT RetVT) {
 312   if (OpVT == MVT::i32) {
 313     if (RetVT == MVT::f32)
 314       return SINTTOFP_I32_F32;
 315     else if (RetVT == MVT::f64)
 316       return SINTTOFP_I32_F64;
 317     else if (RetVT == MVT::f80)
 318       return SINTTOFP_I32_F80;
 319     else if (RetVT == MVT::ppcf128)
 320       return SINTTOFP_I32_PPCF128;
 321   } else if (OpVT == MVT::i64) {
 322     if (RetVT == MVT::f32)
 323       return SINTTOFP_I64_F32;
 324     else if (RetVT == MVT::f64)
 325       return SINTTOFP_I64_F64;
 326     else if (RetVT == MVT::f80)
 327       return SINTTOFP_I64_F80;
 328     else if (RetVT == MVT::ppcf128)
 329       return SINTTOFP_I64_PPCF128;
 330   } else if (OpVT == MVT::i128) {
 331     if (RetVT == MVT::f32)
 332       return SINTTOFP_I128_F32;
 333     else if (RetVT == MVT::f64)
 334       return SINTTOFP_I128_F64;
 335     else if (RetVT == MVT::f80)
 336       return SINTTOFP_I128_F80;
 337     else if (RetVT == MVT::ppcf128)
 338       return SINTTOFP_I128_PPCF128;
 339   }
 340   return UNKNOWN_LIBCALL;
 341 }
 342
 343 /// getUINTTOFP - Return the UINTTOFP_*_* value for the given types, or
 344 /// UNKNOWN_LIBCALL if there is none.
 345 RTLIB::Libcall RTLIB::getUINTTOFP(MVT OpVT, MVT RetVT) {
 346   if (OpVT == MVT::i32) {
 347     if (RetVT == MVT::f32)
 348       return UINTTOFP_I32_F32;
 349     else if (RetVT == MVT::f64)
 350       return UINTTOFP_I32_F64;
 351     else if (RetVT == MVT::f80)
 352       return UINTTOFP_I32_F80;
 353     else if (RetVT == MVT::ppcf128)
 354       return UINTTOFP_I32_PPCF128;
 355   } else if (OpVT == MVT::i64) {
 356     if (RetVT == MVT::f32)
 357       return UINTTOFP_I64_F32;
 358     else if (RetVT == MVT::f64)
 359       return UINTTOFP_I64_F64;
 360     else if (RetVT == MVT::f80)
 361       return UINTTOFP_I64_F80;
 362     else if (RetVT == MVT::ppcf128)
 363       return UINTTOFP_I64_PPCF128;
 364   } else if (OpVT == MVT::i128) {
 365     if (RetVT == MVT::f32)
 366       return UINTTOFP_I128_F32;
 367     else if (RetVT == MVT::f64)
 368       return UINTTOFP_I128_F64;
 369     else if (RetVT == MVT::f80)
 370       return UINTTOFP_I128_F80;
 371     else if (RetVT == MVT::ppcf128)
 372       return UINTTOFP_I128_PPCF128;
 373   }
 374   return UNKNOWN_LIBCALL;
 375 }
 376
 377 /// InitCmpLibcallCCs - Set default comparison libcall CC.
 378 ///
 379 static void InitCmpLibcallCCs(ISD::CondCode *CCs) {
 380   memset(CCs, ISD::SETCC_INVALID, sizeof(ISD::CondCode)*RTLIB::UNKNOWN_LIBCALL);
 381   CCs[RTLIB::OEQ_F32] = ISD::SETEQ;
 382   CCs[RTLIB::OEQ_F64] = ISD::SETEQ;
 383   CCs[RTLIB::UNE_F32] = ISD::SETNE;
 384   CCs[RTLIB::UNE_F64] = ISD::SETNE;
 385   CCs[RTLIB::OGE_F32] = ISD::SETGE;
 386   CCs[RTLIB::OGE_F64] = ISD::SETGE;
 387   CCs[RTLIB::OLT_F32] = ISD::SETLT;
 388   CCs[RTLIB::OLT_F64] = ISD::SETLT;
 389   CCs[RTLIB::OLE_F32] = ISD::SETLE;
 390   CCs[RTLIB::OLE_F64] = ISD::SETLE;
 391   CCs[RTLIB::OGT_F32] = ISD::SETGT;
 392   CCs[RTLIB::OGT_F64] = ISD::SETGT;
 393   CCs[RTLIB::UO_F32] = ISD::SETNE;
 394   CCs[RTLIB::UO_F64] = ISD::SETNE;
 395   CCs[RTLIB::O_F32] = ISD::SETEQ;
 396   CCs[RTLIB::O_F64] = ISD::SETEQ;
 397 }
 398
 399 TargetLowering::TargetLowering(TargetMachine &tm)
 400   : TM(tm), TD(TM.getTargetData()) {
 401   assert(ISD::BUILTIN_OP_END <= OpActionsCapacity &&
 402          "Fixed size array in TargetLowering is not large enough!");
 403   // All operations default to being supported.
 404   memset(OpActions, 0, sizeof(OpActions));
 405   memset(LoadXActions, 0, sizeof(LoadXActions));
 406   memset(TruncStoreActions, 0, sizeof(TruncStoreActions));
 407   memset(IndexedModeActions, 0, sizeof(IndexedModeActions));
 408   memset(ConvertActions, 0, sizeof(ConvertActions));
 409
 410   // Set default actions for various operations.
 411   for (unsigned VT = 0; VT != (unsigned)MVT::LAST_VALUETYPE; ++VT) {
 412     // Default all indexed load / store to expand.
 413     for (unsigned IM = (unsigned)ISD::PRE_INC;
 414          IM != (unsigned)ISD::LAST_INDEXED_MODE; ++IM) {
 415       setIndexedLoadAction(IM, (MVT::SimpleValueType)VT, Expand);
 416       setIndexedStoreAction(IM, (MVT::SimpleValueType)VT, Expand);
 417     }
 418
 419     // These operations default to expand.
 420     setOperationAction(ISD::FGETSIGN, (MVT::SimpleValueType)VT, Expand);
 421   }
 422
 423   // Most targets ignore the @llvm.prefetch intrinsic.
 424   setOperationAction(ISD::PREFETCH, MVT::Other, Expand);
 425
 426   // ConstantFP nodes default to expand.  Targets can either change this to
 427   // Legal, in which case all fp constants are legal, or use addLegalFPImmediate
 428   // to optimize expansions for certain constants.
 429   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 430   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 431   setOperationAction(ISD::ConstantFP, MVT::f80, Expand);
 432
 433   // Default ISD::TRAP to expand (which turns it into abort).
 434   setOperationAction(ISD::TRAP, MVT::Other, Expand);
 435
 436   IsLittleEndian = TD->isLittleEndian();
 437   UsesGlobalOffsetTable = false;
 438   ShiftAmountTy = PointerTy = getValueType(TD->getIntPtrType());
 439   ShiftAmtHandling = Undefined;
 440   memset(RegClassForVT, 0,MVT::LAST_VALUETYPE*sizeof(TargetRegisterClass*));
 441   memset(TargetDAGCombineArray, 0, array_lengthof(TargetDAGCombineArray));
 442   maxStoresPerMemset = maxStoresPerMemcpy = maxStoresPerMemmove = 8;
 443   allowUnalignedMemoryAccesses = false;
 444   UseUnderscoreSetJmp = false;
 445   UseUnderscoreLongJmp = false;
 446   SelectIsExpensive = false;
 447   IntDivIsCheap = false;
 448   Pow2DivIsCheap = false;
 449   StackPointerRegisterToSaveRestore = 0;
 450   ExceptionPointerRegister = 0;
 451   ExceptionSelectorRegister = 0;
 452   SetCCResultContents = UndefinedSetCCResult;
 453   SchedPreferenceInfo = SchedulingForLatency;
 454   JumpBufSize = 0;
 455   JumpBufAlignment = 0;
 456   IfCvtBlockSizeLimit = 2;
 457   IfCvtDupBlockSizeLimit = 0;
 458   PrefLoopAlignment = 0;
 459
 460   InitLibcallNames(LibcallRoutineNames);
 461   InitCmpLibcallCCs(CmpLibcallCCs);
 462
 463   // Tell Legalize whether the assembler supports DEBUG_LOC.
 464   if (!TM.getTargetAsmInfo()->hasDotLocAndDotFile())
 465     setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 466 }
 467
 468 TargetLowering::~TargetLowering() {}
 469
 470 /// computeRegisterProperties - Once all of the register classes are added,
 471 /// this allows us to compute derived properties we expose.
 472 void TargetLowering::computeRegisterProperties() {
 473   assert(MVT::LAST_VALUETYPE <= 32 &&
 474          "Too many value types for ValueTypeActions to hold!");
 475
 476   // Everything defaults to needing one register.
 477   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
 478     NumRegistersForVT[i] = 1;
 479     RegisterTypeForVT[i] = TransformToType[i] = (MVT::SimpleValueType)i;
 480   }
 481   // ...except isVoid, which doesn't need any registers.
 482   NumRegistersForVT[MVT::isVoid] = 0;
 483
 484   // Find the largest integer register class.
 485   unsigned LargestIntReg = MVT::LAST_INTEGER_VALUETYPE;
 486   for (; RegClassForVT[LargestIntReg] == 0; --LargestIntReg)
 487     assert(LargestIntReg != MVT::i1 && "No integer registers defined!");
 488
 489   // Every integer value type larger than this largest register takes twice as
 490   // many registers to represent as the previous ValueType.
 491   for (unsigned ExpandedReg = LargestIntReg + 1; ; ++ExpandedReg) {
 492     MVT EVT = (MVT::SimpleValueType)ExpandedReg;
 493     if (!EVT.isInteger())
 494       break;
 495     NumRegistersForVT[ExpandedReg] = 2*NumRegistersForVT[ExpandedReg-1];
 496     RegisterTypeForVT[ExpandedReg] = (MVT::SimpleValueType)LargestIntReg;
 497     TransformToType[ExpandedReg] = (MVT::SimpleValueType)(ExpandedReg - 1);
 498     ValueTypeActions.setTypeAction(EVT, Expand);
 499   }
 500
 501   // Inspect all of the ValueType's smaller than the largest integer
 502   // register to see which ones need promotion.
 503   unsigned LegalIntReg = LargestIntReg;
 504   for (unsigned IntReg = LargestIntReg - 1;
 505        IntReg >= (unsigned)MVT::i1; --IntReg) {
 506     MVT IVT = (MVT::SimpleValueType)IntReg;
 507     if (isTypeLegal(IVT)) {
 508       LegalIntReg = IntReg;
 509     } else {
 510       RegisterTypeForVT[IntReg] = TransformToType[IntReg] =
 511         (MVT::SimpleValueType)LegalIntReg;
 512       ValueTypeActions.setTypeAction(IVT, Promote);
 513     }
 514   }
 515
 516   // ppcf128 type is really two f64's.
 517   if (!isTypeLegal(MVT::ppcf128)) {
 518     NumRegistersForVT[MVT::ppcf128] = 2*NumRegistersForVT[MVT::f64];
 519     RegisterTypeForVT[MVT::ppcf128] = MVT::f64;
 520     TransformToType[MVT::ppcf128] = MVT::f64;
 521     ValueTypeActions.setTypeAction(MVT::ppcf128, Expand);
 522   }
 523
 524   // Decide how to handle f64. If the target does not have native f64 support,
 525   // expand it to i64 and we will be generating soft float library calls.
 526   if (!isTypeLegal(MVT::f64)) {
 527     NumRegistersForVT[MVT::f64] = NumRegistersForVT[MVT::i64];
 528     RegisterTypeForVT[MVT::f64] = RegisterTypeForVT[MVT::i64];
 529     TransformToType[MVT::f64] = MVT::i64;
 530     ValueTypeActions.setTypeAction(MVT::f64, Expand);
 531   }
 532
 533   // Decide how to handle f32. If the target does not have native support for
 534   // f32, promote it to f64 if it is legal. Otherwise, expand it to i32.
 535   if (!isTypeLegal(MVT::f32)) {
 536     if (isTypeLegal(MVT::f64)) {
 537       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::f64];
 538       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::f64];
 539       TransformToType[MVT::f32] = MVT::f64;
 540       ValueTypeActions.setTypeAction(MVT::f32, Promote);
 541     } else {
 542       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::i32];
 543       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::i32];
 544       TransformToType[MVT::f32] = MVT::i32;
 545       ValueTypeActions.setTypeAction(MVT::f32, Expand);
 546     }
 547   }
 548
 549   // Loop over all of the vector value types to see which need transformations.
 550   for (unsigned i = MVT::FIRST_VECTOR_VALUETYPE;
 551        i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 552     MVT VT = (MVT::SimpleValueType)i;
 553     if (!isTypeLegal(VT)) {
 554       MVT IntermediateVT, RegisterVT;
 555       unsigned NumIntermediates;
 556       NumRegistersForVT[i] =
 557         getVectorTypeBreakdown(VT,
 558                                IntermediateVT, NumIntermediates,
 559                                RegisterVT);
 560       RegisterTypeForVT[i] = RegisterVT;
 561       TransformToType[i] = MVT::Other; // this isn't actually used
 562       ValueTypeActions.setTypeAction(VT, Expand);
 563     }
 564   }
 565 }
 566
 567 const char *TargetLowering::getTargetNodeName(unsigned Opcode) const {
 568   return NULL;
 569 }
 570
 571
 572 MVT TargetLowering::getSetCCResultType(const SDValue &) const {
 573   return getValueType(TD->getIntPtrType());
 574 }
 575
 576
 577 /// getVectorTypeBreakdown - Vector types are broken down into some number of
 578 /// legal first class types.  For example, MVT::v8f32 maps to 2 MVT::v4f32
 579 /// with Altivec or SSE1, or 8 promoted MVT::f64 values with the X86 FP stack.
 580 /// Similarly, MVT::v2i64 turns into 4 MVT::i32 values with both PPC and X86.
 581 ///
 582 /// This method returns the number of registers needed, and the VT for each
 583 /// register.  It also returns the VT and quantity of the intermediate values
 584 /// before they are promoted/expanded.
 585 ///
 586 unsigned TargetLowering::getVectorTypeBreakdown(MVT VT,
 587                                                 MVT &IntermediateVT,
 588                                                 unsigned &NumIntermediates,
 589                                       MVT &RegisterVT) const {
 590   // Figure out the right, legal destination reg to copy into.
 591   unsigned NumElts = VT.getVectorNumElements();
 592   MVT EltTy = VT.getVectorElementType();
 593
 594   unsigned NumVectorRegs = 1;
 595
 596   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
 597   // could break down into LHS/RHS like LegalizeDAG does.
 598   if (!isPowerOf2_32(NumElts)) {
 599     NumVectorRegs = NumElts;
 600     NumElts = 1;
 601   }
 602
 603   // Divide the input until we get to a supported size.  This will always
 604   // end with a scalar if the target doesn't support vectors.
 605   while (NumElts > 1 && !isTypeLegal(MVT::getVectorVT(EltTy, NumElts))) {
 606     NumElts >>= 1;
 607     NumVectorRegs <<= 1;
 608   }
 609
 610   NumIntermediates = NumVectorRegs;
 611
 612   MVT NewVT = MVT::getVectorVT(EltTy, NumElts);
 613   if (!isTypeLegal(NewVT))
 614     NewVT = EltTy;
 615   IntermediateVT = NewVT;
 616
 617   MVT DestVT = getTypeToTransformTo(NewVT);
 618   RegisterVT = DestVT;
 619   if (DestVT.bitsLT(NewVT)) {
 620     // Value is expanded, e.g. i64 -> i16.
 621     return NumVectorRegs*(NewVT.getSizeInBits()/DestVT.getSizeInBits());
 622   } else {
 623     // Otherwise, promotion or legal types use the same number of registers as
 624     // the vector decimated to the appropriate level.
 625     return NumVectorRegs;
 626   }
 627
 628   return 1;
 629 }
 630
 631 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 632 /// function arguments in the caller parameter area.  This is the actual
 633 /// alignment, not its logarithm.
 634 unsigned TargetLowering::getByValTypeAlignment(const Type *Ty) const {
 635   return TD->getCallFrameTypeAlignment(Ty);
 636 }
 637
 638 SDValue TargetLowering::getPICJumpTableRelocBase(SDValue Table,
 639                                                  SelectionDAG &DAG) const {
 640   if (usesGlobalOffsetTable())
 641     return DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, getPointerTy());
 642   return Table;
 643 }
 644
 645 //===----------------------------------------------------------------------===//
 646 //  Optimization Methods
 647 //===----------------------------------------------------------------------===//
 648
 649 /// ShrinkDemandedConstant - Check to see if the specified operand of the
 650 /// specified instruction is a constant integer.  If so, check to see if there
 651 /// are any bits set in the constant that are not demanded.  If so, shrink the
 652 /// constant and return true.
 653 bool TargetLowering::TargetLoweringOpt::ShrinkDemandedConstant(SDValue Op,
 654                                                         const APInt &Demanded) {
 655   // FIXME: ISD::SELECT, ISD::SELECT_CC
 656   switch(Op.getOpcode()) {
 657   default: break;
 658   case ISD::AND:
 659   case ISD::OR:
 660   case ISD::XOR:
 661     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1)))
 662       if (C->getAPIntValue().intersects(~Demanded)) {
 663         MVT VT = Op.getValueType();
 664         SDValue New = DAG.getNode(Op.getOpcode(), VT, Op.getOperand(0),
 665                                     DAG.getConstant(Demanded &
 666                                                       C->getAPIntValue(),
 667                                                     VT));
 668         return CombineTo(Op, New);
 669       }
 670     break;
 671   }
 672   return false;
 673 }
 674
 675 /// SimplifyDemandedBits - Look at Op.  At this point, we know that only the
 676 /// DemandedMask bits of the result of Op are ever used downstream.  If we can
 677 /// use this information to simplify Op, create a new simplified DAG node and
 678 /// return true, returning the original and new nodes in Old and New. Otherwise,
 679 /// analyze the expression and return a mask of KnownOne and KnownZero bits for
 680 /// the expression (used to simplify the caller).  The KnownZero/One bits may
 681 /// only be accurate for those bits in the DemandedMask.
 682 bool TargetLowering::SimplifyDemandedBits(SDValue Op,
 683                                           const APInt &DemandedMask,
 684                                           APInt &KnownZero,
 685                                           APInt &KnownOne,
 686                                           TargetLoweringOpt &TLO,
 687                                           unsigned Depth) const {
 688   unsigned BitWidth = DemandedMask.getBitWidth();
 689   assert(Op.getValueSizeInBits() == BitWidth &&
 690          "Mask size mismatches value type size!");
 691   APInt NewMask = DemandedMask;
 692
 693   // Don't know anything.
 694   KnownZero = KnownOne = APInt(BitWidth, 0);
 695
 696   // Other users may use these bits.
 697   if (!Op.getNode()->hasOneUse()) {
 698     if (Depth != 0) {
 699       // If not at the root, Just compute the KnownZero/KnownOne bits to
 700       // simplify things downstream.
 701       TLO.DAG.ComputeMaskedBits(Op, DemandedMask, KnownZero, KnownOne, Depth);
 702       return false;
 703     }
 704     // If this is the root being simplified, allow it to have multiple uses,
 705     // just set the NewMask to all bits.
 706     NewMask = APInt::getAllOnesValue(BitWidth);
 707   } else if (DemandedMask == 0) {
 708     // Not demanding any bits from Op.
 709     if (Op.getOpcode() != ISD::UNDEF)
 710       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::UNDEF, Op.getValueType()));
 711     return false;
 712   } else if (Depth == 6) {        // Limit search depth.
 713     return false;
 714   }
 715
 716   APInt KnownZero2, KnownOne2, KnownZeroOut, KnownOneOut;
 717   switch (Op.getOpcode()) {
 718   case ISD::Constant:
 719     // We know all of the bits for a constant!
 720     KnownOne = cast<ConstantSDNode>(Op)->getAPIntValue() & NewMask;
 721     KnownZero = ~KnownOne & NewMask;
 722     return false;   // Don't fall through, will infinitely loop.
 723   case ISD::AND:
 724     // If the RHS is a constant, check to see if the LHS would be zero without
 725     // using the bits from the RHS.  Below, we use knowledge about the RHS to
 726     // simplify the LHS, here we're using information from the LHS to simplify
 727     // the RHS.
 728     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 729       APInt LHSZero, LHSOne;
 730       TLO.DAG.ComputeMaskedBits(Op.getOperand(0), NewMask,
 731                                 LHSZero, LHSOne, Depth+1);
 732       // If the LHS already has zeros where RHSC does, this and is dead.
 733       if ((LHSZero & NewMask) == (~RHSC->getAPIntValue() & NewMask))
 734         return TLO.CombineTo(Op, Op.getOperand(0));
 735       // If any of the set bits in the RHS are known zero on the LHS, shrink
 736       // the constant.
 737       if (TLO.ShrinkDemandedConstant(Op, ~LHSZero & NewMask))
 738         return true;
 739     }
 740
 741     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 742                              KnownOne, TLO, Depth+1))
 743       return true;
 744     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 745     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownZero & NewMask,
 746                              KnownZero2, KnownOne2, TLO, Depth+1))
 747       return true;
 748     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 749
 750     // If all of the demanded bits are known one on one side, return the other.
 751     // These bits cannot contribute to the result of the 'and'.
 752     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
 753       return TLO.CombineTo(Op, Op.getOperand(0));
 754     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
 755       return TLO.CombineTo(Op, Op.getOperand(1));
 756     // If all of the demanded bits in the inputs are known zeros, return zero.
 757     if ((NewMask & (KnownZero|KnownZero2)) == NewMask)
 758       return TLO.CombineTo(Op, TLO.DAG.getConstant(0, Op.getValueType()));
 759     // If the RHS is a constant, see if we can simplify it.
 760     if (TLO.ShrinkDemandedConstant(Op, ~KnownZero2 & NewMask))
 761       return true;
 762
 763     // Output known-1 bits are only known if set in both the LHS & RHS.
 764     KnownOne &= KnownOne2;
 765     // Output known-0 are known to be clear if zero in either the LHS | RHS.
 766     KnownZero |= KnownZero2;
 767     break;
 768   case ISD::OR:
 769     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 770                              KnownOne, TLO, Depth+1))
 771       return true;
 772     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 773     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownOne & NewMask,
 774                              KnownZero2, KnownOne2, TLO, Depth+1))
 775       return true;
 776     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 777
 778     // If all of the demanded bits are known zero on one side, return the other.
 779     // These bits cannot contribute to the result of the 'or'.
 780     if ((NewMask & ~KnownOne2 & KnownZero) == (~KnownOne2 & NewMask))
 781       return TLO.CombineTo(Op, Op.getOperand(0));
 782     if ((NewMask & ~KnownOne & KnownZero2) == (~KnownOne & NewMask))
 783       return TLO.CombineTo(Op, Op.getOperand(1));
 784     // If all of the potentially set bits on one side are known to be set on
 785     // the other side, just use the 'other' side.
 786     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
 787       return TLO.CombineTo(Op, Op.getOperand(0));
 788     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
 789       return TLO.CombineTo(Op, Op.getOperand(1));
 790     // If the RHS is a constant, see if we can simplify it.
 791     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 792       return true;
 793
 794     // Output known-0 bits are only known if clear in both the LHS & RHS.
 795     KnownZero &= KnownZero2;
 796     // Output known-1 are known to be set if set in either the LHS | RHS.
 797     KnownOne |= KnownOne2;
 798     break;
 799   case ISD::XOR:
 800     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 801                              KnownOne, TLO, Depth+1))
 802       return true;
 803     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 804     if (SimplifyDemandedBits(Op.getOperand(0), NewMask, KnownZero2,
 805                              KnownOne2, TLO, Depth+1))
 806       return true;
 807     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 808
 809     // If all of the demanded bits are known zero on one side, return the other.
 810     // These bits cannot contribute to the result of the 'xor'.
 811     if ((KnownZero & NewMask) == NewMask)
 812       return TLO.CombineTo(Op, Op.getOperand(0));
 813     if ((KnownZero2 & NewMask) == NewMask)
 814       return TLO.CombineTo(Op, Op.getOperand(1));
 815
 816     // If all of the unknown bits are known to be zero on one side or the other
 817     // (but not both) turn this into an *inclusive* or.
 818     //    e.g. (A & C1)^(B & C2) -> (A & C1)|(B & C2) iff C1&C2 == 0
 819     if ((NewMask & ~KnownZero & ~KnownZero2) == 0)
 820       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::OR, Op.getValueType(),
 821                                                Op.getOperand(0),
 822                                                Op.getOperand(1)));
 823
 824     // Output known-0 bits are known if clear or set in both the LHS & RHS.
 825     KnownZeroOut = (KnownZero & KnownZero2) | (KnownOne & KnownOne2);
 826     // Output known-1 are known to be set if set in only one of the LHS, RHS.
 827     KnownOneOut = (KnownZero & KnownOne2) | (KnownOne & KnownZero2);
 828
 829     // If all of the demanded bits on one side are known, and all of the set
 830     // bits on that side are also known to be set on the other side, turn this
 831     // into an AND, as we know the bits will be cleared.
 832     //    e.g. (X | C1) ^ C2 --> (X | C1) & ~C2 iff (C1&C2) == C2
 833     if ((NewMask & (KnownZero|KnownOne)) == NewMask) { // all known
 834       if ((KnownOne & KnownOne2) == KnownOne) {
 835         MVT VT = Op.getValueType();
 836         SDValue ANDC = TLO.DAG.getConstant(~KnownOne & NewMask, VT);
 837         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::AND, VT, Op.getOperand(0),
 838                                                  ANDC));
 839       }
 840     }
 841
 842     // If the RHS is a constant, see if we can simplify it.
 843     // for XOR, we prefer to force bits to 1 if they will make a -1.
 844     // if we can't force bits, try to shrink constant
 845     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 846       APInt Expanded = C->getAPIntValue() | (~NewMask);
 847       // if we can expand it to have all bits set, do it
 848       if (Expanded.isAllOnesValue()) {
 849         if (Expanded != C->getAPIntValue()) {
 850           MVT VT = Op.getValueType();
 851           SDValue New = TLO.DAG.getNode(Op.getOpcode(), VT, Op.getOperand(0),
 852                                           TLO.DAG.getConstant(Expanded, VT));
 853           return TLO.CombineTo(Op, New);
 854         }
 855         // if it already has all the bits set, nothing to change
 856         // but don't shrink either!
 857       } else if (TLO.ShrinkDemandedConstant(Op, NewMask)) {
 858         return true;
 859       }
 860     }
 861
 862     KnownZero = KnownZeroOut;
 863     KnownOne  = KnownOneOut;
 864     break;
 865   case ISD::SELECT:
 866     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero,
 867                              KnownOne, TLO, Depth+1))
 868       return true;
 869     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero2,
 870                              KnownOne2, TLO, Depth+1))
 871       return true;
 872     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 873     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 874
 875     // If the operands are constants, see if we can simplify them.
 876     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 877       return true;
 878
 879     // Only known if known in both the LHS and RHS.
 880     KnownOne &= KnownOne2;
 881     KnownZero &= KnownZero2;
 882     break;
 883   case ISD::SELECT_CC:
 884     if (SimplifyDemandedBits(Op.getOperand(3), NewMask, KnownZero,
 885                              KnownOne, TLO, Depth+1))
 886       return true;
 887     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero2,
 888                              KnownOne2, TLO, Depth+1))
 889       return true;
 890     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 891     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 892
 893     // If the operands are constants, see if we can simplify them.
 894     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 895       return true;
 896
 897     // Only known if known in both the LHS and RHS.
 898     KnownOne &= KnownOne2;
 899     KnownZero &= KnownZero2;
 900     break;
 901   case ISD::SHL:
 902     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 903       unsigned ShAmt = SA->getZExtValue();
 904       SDValue InOp = Op.getOperand(0);
 905
 906       // If the shift count is an invalid immediate, don't do anything.
 907       if (ShAmt >= BitWidth)
 908         break;
 909
 910       // If this is ((X >>u C1) << ShAmt), see if we can simplify this into a
 911       // single shift.  We can do this if the bottom bits (which are shifted
 912       // out) are never demanded.
 913       if (InOp.getOpcode() == ISD::SRL &&
 914           isa<ConstantSDNode>(InOp.getOperand(1))) {
 915         if (ShAmt && (NewMask & APInt::getLowBitsSet(BitWidth, ShAmt)) == 0) {
 916           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
 917           unsigned Opc = ISD::SHL;
 918           int Diff = ShAmt-C1;
 919           if (Diff < 0) {
 920             Diff = -Diff;
 921             Opc = ISD::SRL;
 922           }
 923
 924           SDValue NewSA =
 925             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
 926           MVT VT = Op.getValueType();
 927           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, VT,
 928                                                    InOp.getOperand(0), NewSA));
 929         }
 930       }
 931
 932       if (SimplifyDemandedBits(Op.getOperand(0), NewMask.lshr(ShAmt),
 933                                KnownZero, KnownOne, TLO, Depth+1))
 934         return true;
 935       KnownZero <<= SA->getZExtValue();
 936       KnownOne  <<= SA->getZExtValue();
 937       // low bits known zero.
 938       KnownZero |= APInt::getLowBitsSet(BitWidth, SA->getZExtValue());
 939     }
 940     break;
 941   case ISD::SRL:
 942     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 943       MVT VT = Op.getValueType();
 944       unsigned ShAmt = SA->getZExtValue();
 945       unsigned VTSize = VT.getSizeInBits();
 946       SDValue InOp = Op.getOperand(0);
 947
 948       // If the shift count is an invalid immediate, don't do anything.
 949       if (ShAmt >= BitWidth)
 950         break;
 951
 952       // If this is ((X << C1) >>u ShAmt), see if we can simplify this into a
 953       // single shift.  We can do this if the top bits (which are shifted out)
 954       // are never demanded.
 955       if (InOp.getOpcode() == ISD::SHL &&
 956           isa<ConstantSDNode>(InOp.getOperand(1))) {
 957         if (ShAmt && (NewMask & APInt::getHighBitsSet(VTSize, ShAmt)) == 0) {
 958           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
 959           unsigned Opc = ISD::SRL;
 960           int Diff = ShAmt-C1;
 961           if (Diff < 0) {
 962             Diff = -Diff;
 963             Opc = ISD::SHL;
 964           }
 965
 966           SDValue NewSA =
 967             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
 968           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, VT,
 969                                                    InOp.getOperand(0), NewSA));
 970         }
 971       }
 972
 973       // Compute the new bits that are at the top now.
 974       if (SimplifyDemandedBits(InOp, (NewMask << ShAmt),
 975                                KnownZero, KnownOne, TLO, Depth+1))
 976         return true;
 977       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 978       KnownZero = KnownZero.lshr(ShAmt);
 979       KnownOne  = KnownOne.lshr(ShAmt);
 980
 981       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
 982       KnownZero |= HighBits;  // High bits known zero.
 983     }
 984     break;
 985   case ISD::SRA:
 986     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 987       MVT VT = Op.getValueType();
 988       unsigned ShAmt = SA->getZExtValue();
 989
 990       // If the shift count is an invalid immediate, don't do anything.
 991       if (ShAmt >= BitWidth)
 992         break;
 993
 994       APInt InDemandedMask = (NewMask << ShAmt);
 995
 996       // If any of the demanded bits are produced by the sign extension, we also
 997       // demand the input sign bit.
 998       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
 999       if (HighBits.intersects(NewMask))
1000         InDemandedMask |= APInt::getSignBit(VT.getSizeInBits());
1001
1002       if (SimplifyDemandedBits(Op.getOperand(0), InDemandedMask,
1003                                KnownZero, KnownOne, TLO, Depth+1))
1004         return true;
1005       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1006       KnownZero = KnownZero.lshr(ShAmt);
1007       KnownOne  = KnownOne.lshr(ShAmt);
1008
1009       // Handle the sign bit, adjusted to where it is now in the mask.
1010       APInt SignBit = APInt::getSignBit(BitWidth).lshr(ShAmt);
1011
1012       // If the input sign bit is known to be zero, or if none of the top bits
1013       // are demanded, turn this into an unsigned shift right.
1014       if (KnownZero.intersects(SignBit) || (HighBits & ~NewMask) == HighBits) {
1015         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, VT, Op.getOperand(0),
1016                                                  Op.getOperand(1)));
1017       } else if (KnownOne.intersects(SignBit)) { // New bits are known one.
1018         KnownOne |= HighBits;
1019       }
1020     }
1021     break;
1022   case ISD::SIGN_EXTEND_INREG: {
1023     MVT EVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1024
1025     // Sign extension.  Compute the demanded bits in the result that are not
1026     // present in the input.
1027     APInt NewBits = APInt::getHighBitsSet(BitWidth,
1028                                           BitWidth - EVT.getSizeInBits()) &
1029                     NewMask;
1030
1031     // If none of the extended bits are demanded, eliminate the sextinreg.
1032     if (NewBits == 0)
1033       return TLO.CombineTo(Op, Op.getOperand(0));
1034
1035     APInt InSignBit = APInt::getSignBit(EVT.getSizeInBits());
1036     InSignBit.zext(BitWidth);
1037     APInt InputDemandedBits = APInt::getLowBitsSet(BitWidth,
1038                                                    EVT.getSizeInBits()) &
1039                               NewMask;
1040
1041     // Since the sign extended bits are demanded, we know that the sign
1042     // bit is demanded.
1043     InputDemandedBits |= InSignBit;
1044
1045     if (SimplifyDemandedBits(Op.getOperand(0), InputDemandedBits,
1046                              KnownZero, KnownOne, TLO, Depth+1))
1047       return true;
1048     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1049
1050     // If the sign bit of the input is known set or clear, then we know the
1051     // top bits of the result.
1052
1053     // If the input sign bit is known zero, convert this into a zero extension.
1054     if (KnownZero.intersects(InSignBit))
1055       return TLO.CombineTo(Op,
1056                            TLO.DAG.getZeroExtendInReg(Op.getOperand(0), EVT));
1057
1058     if (KnownOne.intersects(InSignBit)) {    // Input sign bit known set
1059       KnownOne |= NewBits;
1060       KnownZero &= ~NewBits;
1061     } else {                       // Input sign bit unknown
1062       KnownZero &= ~NewBits;
1063       KnownOne &= ~NewBits;
1064     }
1065     break;
1066   }
1067   case ISD::ZERO_EXTEND: {
1068     unsigned OperandBitWidth = Op.getOperand(0).getValueSizeInBits();
1069     APInt InMask = NewMask;
1070     InMask.trunc(OperandBitWidth);
1071
1072     // If none of the top bits are demanded, convert this into an any_extend.
1073     APInt NewBits =
1074       APInt::getHighBitsSet(BitWidth, BitWidth - OperandBitWidth) & NewMask;
1075     if (!NewBits.intersects(NewMask))
1076       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ANY_EXTEND,
1077                                                Op.getValueType(),
1078                                                Op.getOperand(0)));
1079
1080     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
1081                              KnownZero, KnownOne, TLO, Depth+1))
1082       return true;
1083     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1084     KnownZero.zext(BitWidth);
1085     KnownOne.zext(BitWidth);
1086     KnownZero |= NewBits;
1087     break;
1088   }
1089   case ISD::SIGN_EXTEND: {
1090     MVT InVT = Op.getOperand(0).getValueType();
1091     unsigned InBits = InVT.getSizeInBits();
1092     APInt InMask    = APInt::getLowBitsSet(BitWidth, InBits);
1093     APInt InSignBit = APInt::getBitsSet(BitWidth, InBits - 1, InBits);
1094     APInt NewBits   = ~InMask & NewMask;
1095
1096     // If none of the top bits are demanded, convert this into an any_extend.
1097     if (NewBits == 0)
1098       return TLO.CombineTo(Op,TLO.DAG.getNode(ISD::ANY_EXTEND,Op.getValueType(),
1099                                            Op.getOperand(0)));
1100
1101     // Since some of the sign extended bits are demanded, we know that the sign
1102     // bit is demanded.
1103     APInt InDemandedBits = InMask & NewMask;
1104     InDemandedBits |= InSignBit;
1105     InDemandedBits.trunc(InBits);
1106
1107     if (SimplifyDemandedBits(Op.getOperand(0), InDemandedBits, KnownZero,
1108                              KnownOne, TLO, Depth+1))
1109       return true;
1110     KnownZero.zext(BitWidth);
1111     KnownOne.zext(BitWidth);
1112
1113     // If the sign bit is known zero, convert this to a zero extend.
1114     if (KnownZero.intersects(InSignBit))
1115       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ZERO_EXTEND,
1116                                                Op.getValueType(),
1117                                                Op.getOperand(0)));
1118
1119     // If the sign bit is known one, the top bits match.
1120     if (KnownOne.intersects(InSignBit)) {
1121       KnownOne  |= NewBits;
1122       KnownZero &= ~NewBits;
1123     } else {   // Otherwise, top bits aren't known.
1124       KnownOne  &= ~NewBits;
1125       KnownZero &= ~NewBits;
1126     }
1127     break;
1128   }
1129   case ISD::ANY_EXTEND: {
1130     unsigned OperandBitWidth = Op.getOperand(0).getValueSizeInBits();
1131     APInt InMask = NewMask;
1132     InMask.trunc(OperandBitWidth);
1133     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
1134                              KnownZero, KnownOne, TLO, Depth+1))
1135       return true;
1136     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1137     KnownZero.zext(BitWidth);
1138     KnownOne.zext(BitWidth);
1139     break;
1140   }
1141   case ISD::TRUNCATE: {
1142     // Simplify the input, using demanded bit information, and compute the known
1143     // zero/one bits live out.
1144     APInt TruncMask = NewMask;
1145     TruncMask.zext(Op.getOperand(0).getValueSizeInBits());
1146     if (SimplifyDemandedBits(Op.getOperand(0), TruncMask,
1147                              KnownZero, KnownOne, TLO, Depth+1))
1148       return true;
1149     KnownZero.trunc(BitWidth);
1150     KnownOne.trunc(BitWidth);
1151
1152     // If the input is only used by this truncate, see if we can shrink it based
1153     // on the known demanded bits.
1154     if (Op.getOperand(0).getNode()->hasOneUse()) {
1155       SDValue In = Op.getOperand(0);
1156       unsigned InBitWidth = In.getValueSizeInBits();
1157       switch (In.getOpcode()) {
1158       default: break;
1159       case ISD::SRL:
1160         // Shrink SRL by a constant if none of the high bits shifted in are
1161         // demanded.
1162         if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(In.getOperand(1))){
1163           APInt HighBits = APInt::getHighBitsSet(InBitWidth,
1164                                                  InBitWidth - BitWidth);
1165           HighBits = HighBits.lshr(ShAmt->getZExtValue());
1166           HighBits.trunc(BitWidth);
1167
1168           if (ShAmt->getZExtValue() < BitWidth && !(HighBits & NewMask)) {
1169             // None of the shifted in bits are needed.  Add a truncate of the
1170             // shift input, then shift it.
1171             SDValue NewTrunc = TLO.DAG.getNode(ISD::TRUNCATE,
1172                                                  Op.getValueType(),
1173                                                  In.getOperand(0));
1174             return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL,Op.getValueType(),
1175                                                    NewTrunc, In.getOperand(1)));
1176           }
1177         }
1178         break;
1179       }
1180     }
1181
1182     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1183     break;
1184   }
1185   case ISD::AssertZext: {
1186     MVT VT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1187     APInt InMask = APInt::getLowBitsSet(BitWidth,
1188                                         VT.getSizeInBits());
1189     if (SimplifyDemandedBits(Op.getOperand(0), InMask & NewMask,
1190                              KnownZero, KnownOne, TLO, Depth+1))
1191       return true;
1192     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1193     KnownZero |= ~InMask & NewMask;
1194     break;
1195   }
1196   case ISD::BIT_CONVERT:
1197 #if 0
1198     // If this is an FP->Int bitcast and if the sign bit is the only thing that
1199     // is demanded, turn this into a FGETSIGN.
1200     if (NewMask == MVT::getIntegerVTSignBit(Op.getValueType()) &&
1201         MVT::isFloatingPoint(Op.getOperand(0).getValueType()) &&
1202         !MVT::isVector(Op.getOperand(0).getValueType())) {
1203       // Only do this xform if FGETSIGN is valid or if before legalize.
1204       if (!TLO.AfterLegalize ||
1205           isOperationLegal(ISD::FGETSIGN, Op.getValueType())) {
1206         // Make a FGETSIGN + SHL to move the sign bit into the appropriate
1207         // place.  We expect the SHL to be eliminated by other optimizations.
1208         SDValue Sign = TLO.DAG.getNode(ISD::FGETSIGN, Op.getValueType(),
1209                                          Op.getOperand(0));
1210         unsigned ShVal = Op.getValueType().getSizeInBits()-1;
1211         SDValue ShAmt = TLO.DAG.getConstant(ShVal, getShiftAmountTy());
1212         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, Op.getValueType(),
1213                                                  Sign, ShAmt));
1214       }
1215     }
1216 #endif
1217     break;
1218   default:
1219     // Just use ComputeMaskedBits to compute output bits.
1220     TLO.DAG.ComputeMaskedBits(Op, NewMask, KnownZero, KnownOne, Depth);
1221     break;
1222   }
1223
1224   // If we know the value of all of the demanded bits, return this as a
1225   // constant.
1226   if ((NewMask & (KnownZero|KnownOne)) == NewMask)
1227     return TLO.CombineTo(Op, TLO.DAG.getConstant(KnownOne, Op.getValueType()));
1228
1229   return false;
1230 }
1231
1232 /// computeMaskedBitsForTargetNode - Determine which of the bits specified
1233 /// in Mask are known to be either zero or one and return them in the
1234 /// KnownZero/KnownOne bitsets.
1235 void TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
1236                                                     const APInt &Mask,
1237                                                     APInt &KnownZero,
1238                                                     APInt &KnownOne,
1239                                                     const SelectionDAG &DAG,
1240                                                     unsigned Depth) const {
1241   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1242           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1243           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1244           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1245          "Should use MaskedValueIsZero if you don't know whether Op"
1246          " is a target node!");
1247   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
1248 }
1249
1250 /// ComputeNumSignBitsForTargetNode - This method can be implemented by
1251 /// targets that want to expose additional information about sign bits to the
1252 /// DAG Combiner.
1253 unsigned TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
1254                                                          unsigned Depth) const {
1255   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1256           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1257           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1258           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1259          "Should use ComputeNumSignBits if you don't know whether Op"
1260          " is a target node!");
1261   return 1;
1262 }
1263
1264
1265 /// SimplifySetCC - Try to simplify a setcc built with the specified operands
1266 /// and cc. If it is unable to simplify it, return a null SDValue.
1267 SDValue
1268 TargetLowering::SimplifySetCC(MVT VT, SDValue N0, SDValue N1,
1269                               ISD::CondCode Cond, bool foldBooleans,
1270                               DAGCombinerInfo &DCI) const {
1271   SelectionDAG &DAG = DCI.DAG;
1272
1273   // These setcc operations always fold.
1274   switch (Cond) {
1275   default: break;
1276   case ISD::SETFALSE:
1277   case ISD::SETFALSE2: return DAG.getConstant(0, VT);
1278   case ISD::SETTRUE:
1279   case ISD::SETTRUE2:  return DAG.getConstant(1, VT);
1280   }
1281
1282   if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode())) {
1283     const APInt &C1 = N1C->getAPIntValue();
1284     if (isa<ConstantSDNode>(N0.getNode())) {
1285       return DAG.FoldSetCC(VT, N0, N1, Cond);
1286     } else {
1287       // If the LHS is '(srl (ctlz x), 5)', the RHS is 0/1, and this is an
1288       // equality comparison, then we're just comparing whether X itself is
1289       // zero.
1290       if (N0.getOpcode() == ISD::SRL && (C1 == 0 || C1 == 1) &&
1291           N0.getOperand(0).getOpcode() == ISD::CTLZ &&
1292           N0.getOperand(1).getOpcode() == ISD::Constant) {
1293         unsigned ShAmt = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
1294         if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1295             ShAmt == Log2_32(N0.getValueType().getSizeInBits())) {
1296           if ((C1 == 0) == (Cond == ISD::SETEQ)) {
1297             // (srl (ctlz x), 5) == 0  -> X != 0
1298             // (srl (ctlz x), 5) != 1  -> X != 0
1299             Cond = ISD::SETNE;
1300           } else {
1301             // (srl (ctlz x), 5) != 0  -> X == 0
1302             // (srl (ctlz x), 5) == 1  -> X == 0
1303             Cond = ISD::SETEQ;
1304           }
1305           SDValue Zero = DAG.getConstant(0, N0.getValueType());
1306           return DAG.getSetCC(VT, N0.getOperand(0).getOperand(0),
1307                               Zero, Cond);
1308         }
1309       }
1310
1311       // If the LHS is a ZERO_EXTEND, perform the comparison on the input.
1312       if (N0.getOpcode() == ISD::ZERO_EXTEND) {
1313         unsigned InSize = N0.getOperand(0).getValueType().getSizeInBits();
1314
1315         // If the comparison constant has bits in the upper part, the
1316         // zero-extended value could never match.
1317         if (C1.intersects(APInt::getHighBitsSet(C1.getBitWidth(),
1318                                                 C1.getBitWidth() - InSize))) {
1319           switch (Cond) {
1320           case ISD::SETUGT:
1321           case ISD::SETUGE:
1322           case ISD::SETEQ: return DAG.getConstant(0, VT);
1323           case ISD::SETULT:
1324           case ISD::SETULE:
1325           case ISD::SETNE: return DAG.getConstant(1, VT);
1326           case ISD::SETGT:
1327           case ISD::SETGE:
1328             // True if the sign bit of C1 is set.
1329             return DAG.getConstant(C1.isNegative(), VT);
1330           case ISD::SETLT:
1331           case ISD::SETLE:
1332             // True if the sign bit of C1 isn't set.
1333             return DAG.getConstant(C1.isNonNegative(), VT);
1334           default:
1335             break;
1336           }
1337         }
1338
1339         // Otherwise, we can perform the comparison with the low bits.
1340         switch (Cond) {
1341         case ISD::SETEQ:
1342         case ISD::SETNE:
1343         case ISD::SETUGT:
1344         case ISD::SETUGE:
1345         case ISD::SETULT:
1346         case ISD::SETULE:
1347           return DAG.getSetCC(VT, N0.getOperand(0),
1348                           DAG.getConstant(APInt(C1).trunc(InSize),
1349                                           N0.getOperand(0).getValueType()),
1350                           Cond);
1351         default:
1352           break;   // todo, be more careful with signed comparisons
1353         }
1354       } else if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
1355                  (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1356         MVT ExtSrcTy = cast<VTSDNode>(N0.getOperand(1))->getVT();
1357         unsigned ExtSrcTyBits = ExtSrcTy.getSizeInBits();
1358         MVT ExtDstTy = N0.getValueType();
1359         unsigned ExtDstTyBits = ExtDstTy.getSizeInBits();
1360
1361         // If the extended part has any inconsistent bits, it cannot ever
1362         // compare equal.  In other words, they have to be all ones or all
1363         // zeros.
1364         APInt ExtBits =
1365           APInt::getHighBitsSet(ExtDstTyBits, ExtDstTyBits - ExtSrcTyBits);
1366         if ((C1 & ExtBits) != 0 && (C1 & ExtBits) != ExtBits)
1367           return DAG.getConstant(Cond == ISD::SETNE, VT);
1368
1369         SDValue ZextOp;
1370         MVT Op0Ty = N0.getOperand(0).getValueType();
1371         if (Op0Ty == ExtSrcTy) {
1372           ZextOp = N0.getOperand(0);
1373         } else {
1374           APInt Imm = APInt::getLowBitsSet(ExtDstTyBits, ExtSrcTyBits);
1375           ZextOp = DAG.getNode(ISD::AND, Op0Ty, N0.getOperand(0),
1376                                DAG.getConstant(Imm, Op0Ty));
1377         }
1378         if (!DCI.isCalledByLegalizer())
1379           DCI.AddToWorklist(ZextOp.getNode());
1380         // Otherwise, make this a use of a zext.
1381         return DAG.getSetCC(VT, ZextOp,
1382                             DAG.getConstant(C1 & APInt::getLowBitsSet(
1383                                                                ExtDstTyBits,
1384                                                                ExtSrcTyBits),
1385                                             ExtDstTy),
1386                             Cond);
1387       } else if ((N1C->isNullValue() || N1C->getAPIntValue() == 1) &&
1388                  (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1389
1390         // SETCC (SETCC), [0|1], [EQ|NE]  -> SETCC
1391         if (N0.getOpcode() == ISD::SETCC) {
1392           bool TrueWhenTrue = (Cond == ISD::SETEQ) ^ (N1C->getZExtValue() != 1);
1393           if (TrueWhenTrue)
1394             return N0;
1395
1396           // Invert the condition.
1397           ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
1398           CC = ISD::getSetCCInverse(CC,
1399                                    N0.getOperand(0).getValueType().isInteger());
1400           return DAG.getSetCC(VT, N0.getOperand(0), N0.getOperand(1), CC);
1401         }
1402
1403         if ((N0.getOpcode() == ISD::XOR ||
1404              (N0.getOpcode() == ISD::AND &&
1405               N0.getOperand(0).getOpcode() == ISD::XOR &&
1406               N0.getOperand(1) == N0.getOperand(0).getOperand(1))) &&
1407             isa<ConstantSDNode>(N0.getOperand(1)) &&
1408             cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue() == 1) {
1409           // If this is (X^1) == 0/1, swap the RHS and eliminate the xor.  We
1410           // can only do this if the top bits are known zero.
1411           unsigned BitWidth = N0.getValueSizeInBits();
1412           if (DAG.MaskedValueIsZero(N0,
1413                                     APInt::getHighBitsSet(BitWidth,
1414                                                           BitWidth-1))) {
1415             // Okay, get the un-inverted input value.
1416             SDValue Val;
1417             if (N0.getOpcode() == ISD::XOR)
1418               Val = N0.getOperand(0);
1419             else {
1420               assert(N0.getOpcode() == ISD::AND &&
1421                      N0.getOperand(0).getOpcode() == ISD::XOR);
1422               // ((X^1)&1)^1 -> X & 1
1423               Val = DAG.getNode(ISD::AND, N0.getValueType(),
1424                                 N0.getOperand(0).getOperand(0),
1425                                 N0.getOperand(1));
1426             }
1427             return DAG.getSetCC(VT, Val, N1,
1428                                 Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1429           }
1430         }
1431       }
1432
1433       APInt MinVal, MaxVal;
1434       unsigned OperandBitSize = N1C->getValueType(0).getSizeInBits();
1435       if (ISD::isSignedIntSetCC(Cond)) {
1436         MinVal = APInt::getSignedMinValue(OperandBitSize);
1437         MaxVal = APInt::getSignedMaxValue(OperandBitSize);
1438       } else {
1439         MinVal = APInt::getMinValue(OperandBitSize);
1440         MaxVal = APInt::getMaxValue(OperandBitSize);
1441       }
1442
1443       // Canonicalize GE/LE comparisons to use GT/LT comparisons.
1444       if (Cond == ISD::SETGE || Cond == ISD::SETUGE) {
1445         if (C1 == MinVal) return DAG.getConstant(1, VT);   // X >= MIN --> true
1446         // X >= C0 --> X > (C0-1)
1447         return DAG.getSetCC(VT, N0, DAG.getConstant(C1-1, N1.getValueType()),
1448                         (Cond == ISD::SETGE) ? ISD::SETGT : ISD::SETUGT);
1449       }
1450
1451       if (Cond == ISD::SETLE || Cond == ISD::SETULE) {
1452         if (C1 == MaxVal) return DAG.getConstant(1, VT);   // X <= MAX --> true
1453         // X <= C0 --> X < (C0+1)
1454         return DAG.getSetCC(VT, N0, DAG.getConstant(C1+1, N1.getValueType()),
1455                         (Cond == ISD::SETLE) ? ISD::SETLT : ISD::SETULT);
1456       }
1457
1458       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal)
1459         return DAG.getConstant(0, VT);      // X < MIN --> false
1460       if ((Cond == ISD::SETGE || Cond == ISD::SETUGE) && C1 == MinVal)
1461         return DAG.getConstant(1, VT);      // X >= MIN --> true
1462       if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal)
1463         return DAG.getConstant(0, VT);      // X > MAX --> false
1464       if ((Cond == ISD::SETLE || Cond == ISD::SETULE) && C1 == MaxVal)
1465         return DAG.getConstant(1, VT);      // X <= MAX --> true
1466
1467       // Canonicalize setgt X, Min --> setne X, Min
1468       if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MinVal)
1469         return DAG.getSetCC(VT, N0, N1, ISD::SETNE);
1470       // Canonicalize setlt X, Max --> setne X, Max
1471       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MaxVal)
1472         return DAG.getSetCC(VT, N0, N1, ISD::SETNE);
1473
1474       // If we have setult X, 1, turn it into seteq X, 0
1475       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal+1)
1476         return DAG.getSetCC(VT, N0, DAG.getConstant(MinVal, N0.getValueType()),
1477                         ISD::SETEQ);
1478       // If we have setugt X, Max-1, turn it into seteq X, Max
1479       else if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal-1)
1480         return DAG.getSetCC(VT, N0, DAG.getConstant(MaxVal, N0.getValueType()),
1481                         ISD::SETEQ);
1482
1483       // If we have "setcc X, C0", check to see if we can shrink the immediate
1484       // by changing cc.
1485
1486       // SETUGT X, SINTMAX  -> SETLT X, 0
1487       if (Cond == ISD::SETUGT && OperandBitSize != 1 &&
1488           C1 == (~0ULL >> (65-OperandBitSize)))
1489         return DAG.getSetCC(VT, N0, DAG.getConstant(0, N1.getValueType()),
1490                             ISD::SETLT);
1491
1492       // FIXME: Implement the rest of these.
1493
1494       // Fold bit comparisons when we can.
1495       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1496           VT == N0.getValueType() && N0.getOpcode() == ISD::AND)
1497         if (ConstantSDNode *AndRHS =
1498                     dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1499           if (Cond == ISD::SETNE && C1 == 0) {// (X & 8) != 0  -->  (X & 8) >> 3
1500             // Perform the xform if the AND RHS is a single bit.
1501             if (isPowerOf2_64(AndRHS->getZExtValue())) {
1502               return DAG.getNode(ISD::SRL, VT, N0,
1503                              DAG.getConstant(Log2_64(AndRHS->getZExtValue()),
1504                                              getShiftAmountTy()));
1505             }
1506           } else if (Cond == ISD::SETEQ && C1 == AndRHS->getZExtValue()) {
1507             // (X & 8) == 8  -->  (X & 8) >> 3
1508             // Perform the xform if C1 is a single bit.
1509             if (C1.isPowerOf2()) {
1510               return DAG.getNode(ISD::SRL, VT, N0,
1511                           DAG.getConstant(C1.logBase2(), getShiftAmountTy()));
1512             }
1513           }
1514         }
1515     }
1516   } else if (isa<ConstantSDNode>(N0.getNode())) {
1517       // Ensure that the constant occurs on the RHS.
1518     return DAG.getSetCC(VT, N1, N0, ISD::getSetCCSwappedOperands(Cond));
1519   }
1520
1521   if (isa<ConstantFPSDNode>(N0.getNode())) {
1522     // Constant fold or commute setcc.
1523     SDValue O = DAG.FoldSetCC(VT, N0, N1, Cond);
1524     if (O.getNode()) return O;
1525   } else if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1.getNode())) {
1526     // If the RHS of an FP comparison is a constant, simplify it away in
1527     // some cases.
1528     if (CFP->getValueAPF().isNaN()) {
1529       // If an operand is known to be a nan, we can fold it.
1530       switch (ISD::getUnorderedFlavor(Cond)) {
1531       default: assert(0 && "Unknown flavor!");
1532       case 0:  // Known false.
1533         return DAG.getConstant(0, VT);
1534       case 1:  // Known true.
1535         return DAG.getConstant(1, VT);
1536       case 2:  // Undefined.
1537         return DAG.getNode(ISD::UNDEF, VT);
1538       }
1539     }
1540
1541     // Otherwise, we know the RHS is not a NaN.  Simplify the node to drop the
1542     // constant if knowing that the operand is non-nan is enough.  We prefer to
1543     // have SETO(x,x) instead of SETO(x, 0.0) because this avoids having to
1544     // materialize 0.0.
1545     if (Cond == ISD::SETO || Cond == ISD::SETUO)
1546       return DAG.getSetCC(VT, N0, N0, Cond);
1547   }
1548
1549   if (N0 == N1) {
1550     // We can always fold X == X for integer setcc's.
1551     if (N0.getValueType().isInteger())
1552       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
1553     unsigned UOF = ISD::getUnorderedFlavor(Cond);
1554     if (UOF == 2)   // FP operators that are undefined on NaNs.
1555       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
1556     if (UOF == unsigned(ISD::isTrueWhenEqual(Cond)))
1557       return DAG.getConstant(UOF, VT);
1558     // Otherwise, we can't fold it.  However, we can simplify it to SETUO/SETO
1559     // if it is not already.
1560     ISD::CondCode NewCond = UOF == 0 ? ISD::SETO : ISD::SETUO;
1561     if (NewCond != Cond)
1562       return DAG.getSetCC(VT, N0, N1, NewCond);
1563   }
1564
1565   if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1566       N0.getValueType().isInteger()) {
1567     if (N0.getOpcode() == ISD::ADD || N0.getOpcode() == ISD::SUB ||
1568         N0.getOpcode() == ISD::XOR) {
1569       // Simplify (X+Y) == (X+Z) -->  Y == Z
1570       if (N0.getOpcode() == N1.getOpcode()) {
1571         if (N0.getOperand(0) == N1.getOperand(0))
1572           return DAG.getSetCC(VT, N0.getOperand(1), N1.getOperand(1), Cond);
1573         if (N0.getOperand(1) == N1.getOperand(1))
1574           return DAG.getSetCC(VT, N0.getOperand(0), N1.getOperand(0), Cond);
1575         if (DAG.isCommutativeBinOp(N0.getOpcode())) {
1576           // If X op Y == Y op X, try other combinations.
1577           if (N0.getOperand(0) == N1.getOperand(1))
1578             return DAG.getSetCC(VT, N0.getOperand(1), N1.getOperand(0), Cond);
1579           if (N0.getOperand(1) == N1.getOperand(0))
1580             return DAG.getSetCC(VT, N0.getOperand(0), N1.getOperand(1), Cond);
1581         }
1582       }
1583
1584       if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(N1)) {
1585         if (ConstantSDNode *LHSR = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1586           // Turn (X+C1) == C2 --> X == C2-C1
1587           if (N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse()) {
1588             return DAG.getSetCC(VT, N0.getOperand(0),
1589                                 DAG.getConstant(RHSC->getAPIntValue()-
1590                                                 LHSR->getAPIntValue(),
1591                                 N0.getValueType()), Cond);
1592           }
1593
1594           // Turn (X^C1) == C2 into X == C1^C2 iff X&~C1 = 0.
1595           if (N0.getOpcode() == ISD::XOR)
1596             // If we know that all of the inverted bits are zero, don't bother
1597             // performing the inversion.
1598             if (DAG.MaskedValueIsZero(N0.getOperand(0), ~LHSR->getAPIntValue()))
1599               return
1600                 DAG.getSetCC(VT, N0.getOperand(0),
1601                              DAG.getConstant(LHSR->getAPIntValue() ^
1602                                                RHSC->getAPIntValue(),
1603                                              N0.getValueType()),
1604                              Cond);
1605         }
1606
1607         // Turn (C1-X) == C2 --> X == C1-C2
1608         if (ConstantSDNode *SUBC = dyn_cast<ConstantSDNode>(N0.getOperand(0))) {
1609           if (N0.getOpcode() == ISD::SUB && N0.getNode()->hasOneUse()) {
1610             return
1611               DAG.getSetCC(VT, N0.getOperand(1),
1612                            DAG.getConstant(SUBC->getAPIntValue() -
1613                                              RHSC->getAPIntValue(),
1614                                            N0.getValueType()),
1615                            Cond);
1616           }
1617         }
1618       }
1619
1620       // Simplify (X+Z) == X -->  Z == 0
1621       if (N0.getOperand(0) == N1)
1622         return DAG.getSetCC(VT, N0.getOperand(1),
1623                         DAG.getConstant(0, N0.getValueType()), Cond);
1624       if (N0.getOperand(1) == N1) {
1625         if (DAG.isCommutativeBinOp(N0.getOpcode()))
1626           return DAG.getSetCC(VT, N0.getOperand(0),
1627                           DAG.getConstant(0, N0.getValueType()), Cond);
1628         else if (N0.getNode()->hasOneUse()) {
1629           assert(N0.getOpcode() == ISD::SUB && "Unexpected operation!");
1630           // (Z-X) == X  --> Z == X<<1
1631           SDValue SH = DAG.getNode(ISD::SHL, N1.getValueType(),
1632                                      N1,
1633                                      DAG.getConstant(1, getShiftAmountTy()));
1634           if (!DCI.isCalledByLegalizer())
1635             DCI.AddToWorklist(SH.getNode());
1636           return DAG.getSetCC(VT, N0.getOperand(0), SH, Cond);
1637         }
1638       }
1639     }
1640
1641     if (N1.getOpcode() == ISD::ADD || N1.getOpcode() == ISD::SUB ||
1642         N1.getOpcode() == ISD::XOR) {
1643       // Simplify  X == (X+Z) -->  Z == 0
1644       if (N1.getOperand(0) == N0) {
1645         return DAG.getSetCC(VT, N1.getOperand(1),
1646                         DAG.getConstant(0, N1.getValueType()), Cond);
1647       } else if (N1.getOperand(1) == N0) {
1648         if (DAG.isCommutativeBinOp(N1.getOpcode())) {
1649           return DAG.getSetCC(VT, N1.getOperand(0),
1650                           DAG.getConstant(0, N1.getValueType()), Cond);
1651         } else if (N1.getNode()->hasOneUse()) {
1652           assert(N1.getOpcode() == ISD::SUB && "Unexpected operation!");
1653           // X == (Z-X)  --> X<<1 == Z
1654           SDValue SH = DAG.getNode(ISD::SHL, N1.getValueType(), N0,
1655                                      DAG.getConstant(1, getShiftAmountTy()));
1656           if (!DCI.isCalledByLegalizer())
1657             DCI.AddToWorklist(SH.getNode());
1658           return DAG.getSetCC(VT, SH, N1.getOperand(0), Cond);
1659         }
1660       }
1661     }
1662   }
1663
1664   // Fold away ALL boolean setcc's.
1665   SDValue Temp;
1666   if (N0.getValueType() == MVT::i1 && foldBooleans) {
1667     switch (Cond) {
1668     default: assert(0 && "Unknown integer setcc!");
1669     case ISD::SETEQ:  // X == Y  -> (X^Y)^1
1670       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, N1);
1671       N0 = DAG.getNode(ISD::XOR, MVT::i1, Temp, DAG.getConstant(1, MVT::i1));
1672       if (!DCI.isCalledByLegalizer())
1673         DCI.AddToWorklist(Temp.getNode());
1674       break;
1675     case ISD::SETNE:  // X != Y   -->  (X^Y)
1676       N0 = DAG.getNode(ISD::XOR, MVT::i1, N0, N1);
1677       break;
1678     case ISD::SETGT:  // X >s Y   -->  X == 0 & Y == 1  -->  X^1 & Y
1679     case ISD::SETULT: // X <u Y   -->  X == 0 & Y == 1  -->  X^1 & Y
1680       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, DAG.getConstant(1, MVT::i1));
1681       N0 = DAG.getNode(ISD::AND, MVT::i1, N1, Temp);
1682       if (!DCI.isCalledByLegalizer())
1683         DCI.AddToWorklist(Temp.getNode());
1684       break;
1685     case ISD::SETLT:  // X <s Y   --> X == 1 & Y == 0  -->  Y^1 & X
1686     case ISD::SETUGT: // X >u Y   --> X == 1 & Y == 0  -->  Y^1 & X
1687       Temp = DAG.getNode(ISD::XOR, MVT::i1, N1, DAG.getConstant(1, MVT::i1));
1688       N0 = DAG.getNode(ISD::AND, MVT::i1, N0, Temp);
1689       if (!DCI.isCalledByLegalizer())
1690         DCI.AddToWorklist(Temp.getNode());
1691       break;
1692     case ISD::SETULE: // X <=u Y  --> X == 0 | Y == 1  -->  X^1 | Y
1693     case ISD::SETGE:  // X >=s Y  --> X == 0 | Y == 1  -->  X^1 | Y
1694       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, DAG.getConstant(1, MVT::i1));
1695       N0 = DAG.getNode(ISD::OR, MVT::i1, N1, Temp);
1696       if (!DCI.isCalledByLegalizer())
1697         DCI.AddToWorklist(Temp.getNode());
1698       break;
1699     case ISD::SETUGE: // X >=u Y  --> X == 1 | Y == 0  -->  Y^1 | X
1700     case ISD::SETLE:  // X <=s Y  --> X == 1 | Y == 0  -->  Y^1 | X
1701       Temp = DAG.getNode(ISD::XOR, MVT::i1, N1, DAG.getConstant(1, MVT::i1));
1702       N0 = DAG.getNode(ISD::OR, MVT::i1, N0, Temp);
1703       break;
1704     }
1705     if (VT != MVT::i1) {
1706       if (!DCI.isCalledByLegalizer())
1707         DCI.AddToWorklist(N0.getNode());
1708       // FIXME: If running after legalize, we probably can't do this.
1709       N0 = DAG.getNode(ISD::ZERO_EXTEND, VT, N0);
1710     }
1711     return N0;
1712   }
1713
1714   // Could not fold it.
1715   return SDValue();
1716 }
1717
1718 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
1719 /// node is a GlobalAddress + offset.
1720 bool TargetLowering::isGAPlusOffset(SDNode *N, GlobalValue* &GA,
1721                                     int64_t &Offset) const {
1722   if (isa<GlobalAddressSDNode>(N)) {
1723     GlobalAddressSDNode *GASD = cast<GlobalAddressSDNode>(N);
1724     GA = GASD->getGlobal();
1725     Offset += GASD->getOffset();
1726     return true;
1727   }
1728
1729   if (N->getOpcode() == ISD::ADD) {
1730     SDValue N1 = N->getOperand(0);
1731     SDValue N2 = N->getOperand(1);
1732     if (isGAPlusOffset(N1.getNode(), GA, Offset)) {
1733       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N2);
1734       if (V) {
1735         Offset += V->getSignExtended();
1736         return true;
1737       }
1738     } else if (isGAPlusOffset(N2.getNode(), GA, Offset)) {
1739       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N1);
1740       if (V) {
1741         Offset += V->getSignExtended();
1742         return true;
1743       }
1744     }
1745   }
1746   return false;
1747 }
1748
1749
1750 /// isConsecutiveLoad - Return true if LD (which must be a LoadSDNode) is
1751 /// loading 'Bytes' bytes from a location that is 'Dist' units away from the
1752 /// location that the 'Base' load is loading from.
1753 bool TargetLowering::isConsecutiveLoad(SDNode *LD, SDNode *Base,
1754                                        unsigned Bytes, int Dist,
1755                                        const MachineFrameInfo *MFI) const {
1756   if (LD->getOperand(0).getNode() != Base->getOperand(0).getNode())
1757     return false;
1758   MVT VT = LD->getValueType(0);
1759   if (VT.getSizeInBits() / 8 != Bytes)
1760     return false;
1761
1762   SDValue Loc = LD->getOperand(1);
1763   SDValue BaseLoc = Base->getOperand(1);
1764   if (Loc.getOpcode() == ISD::FrameIndex) {
1765     if (BaseLoc.getOpcode() != ISD::FrameIndex)
1766       return false;
1767     int FI  = cast<FrameIndexSDNode>(Loc)->getIndex();
1768     int BFI = cast<FrameIndexSDNode>(BaseLoc)->getIndex();
1769     int FS  = MFI->getObjectSize(FI);
1770     int BFS = MFI->getObjectSize(BFI);
1771     if (FS != BFS || FS != (int)Bytes) return false;
1772     return MFI->getObjectOffset(FI) == (MFI->getObjectOffset(BFI) + Dist*Bytes);
1773   }
1774
1775   GlobalValue *GV1 = NULL;
1776   GlobalValue *GV2 = NULL;
1777   int64_t Offset1 = 0;
1778   int64_t Offset2 = 0;
1779   bool isGA1 = isGAPlusOffset(Loc.getNode(), GV1, Offset1);
1780   bool isGA2 = isGAPlusOffset(BaseLoc.getNode(), GV2, Offset2);
1781   if (isGA1 && isGA2 && GV1 == GV2)
1782     return Offset1 == (Offset2 + Dist*Bytes);
1783   return false;
1784 }
1785
1786
1787 SDValue TargetLowering::
1788 PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const {
1789   // Default implementation: no optimization.
1790   return SDValue();
1791 }
1792
1793 //===----------------------------------------------------------------------===//
1794 //  Inline Assembler Implementation Methods
1795 //===----------------------------------------------------------------------===//
1796
1797
1798 TargetLowering::ConstraintType
1799 TargetLowering::getConstraintType(const std::string &Constraint) const {
1800   // FIXME: lots more standard ones to handle.
1801   if (Constraint.size() == 1) {
1802     switch (Constraint[0]) {
1803     default: break;
1804     case 'r': return C_RegisterClass;
1805     case 'm':    // memory
1806     case 'o':    // offsetable
1807     case 'V':    // not offsetable
1808       return C_Memory;
1809     case 'i':    // Simple Integer or Relocatable Constant
1810     case 'n':    // Simple Integer
1811     case 's':    // Relocatable Constant
1812     case 'X':    // Allow ANY value.
1813     case 'I':    // Target registers.
1814     case 'J':
1815     case 'K':
1816     case 'L':
1817     case 'M':
1818     case 'N':
1819     case 'O':
1820     case 'P':
1821       return C_Other;
1822     }
1823   }
1824
1825   if (Constraint.size() > 1 && Constraint[0] == '{' &&
1826       Constraint[Constraint.size()-1] == '}')
1827     return C_Register;
1828   return C_Unknown;
1829 }
1830
1831 /// LowerXConstraint - try to replace an X constraint, which matches anything,
1832 /// with another that has more specific requirements based on the type of the
1833 /// corresponding operand.
1834 const char *TargetLowering::LowerXConstraint(MVT ConstraintVT) const{
1835   if (ConstraintVT.isInteger())
1836     return "r";
1837   if (ConstraintVT.isFloatingPoint())
1838     return "f";      // works for many targets
1839   return 0;
1840 }
1841
1842 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
1843 /// vector.  If it is invalid, don't add anything to Ops.
1844 void TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
1845                                                   char ConstraintLetter,
1846                                                   std::vector<SDValue> &Ops,
1847                                                   SelectionDAG &DAG) const {
1848   switch (ConstraintLetter) {
1849   default: break;
1850   case 'X':     // Allows any operand; labels (basic block) use this.
1851     if (Op.getOpcode() == ISD::BasicBlock) {
1852       Ops.push_back(Op);
1853       return;
1854     }
1855     // fall through
1856   case 'i':    // Simple Integer or Relocatable Constant
1857   case 'n':    // Simple Integer
1858   case 's': {  // Relocatable Constant
1859     // These operands are interested in values of the form (GV+C), where C may
1860     // be folded in as an offset of GV, or it may be explicitly added.  Also, it
1861     // is possible and fine if either GV or C are missing.
1862     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
1863     GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op);
1864
1865     // If we have "(add GV, C)", pull out GV/C
1866     if (Op.getOpcode() == ISD::ADD) {
1867       C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
1868       GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
1869       if (C == 0 || GA == 0) {
1870         C = dyn_cast<ConstantSDNode>(Op.getOperand(0));
1871         GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(1));
1872       }
1873       if (C == 0 || GA == 0)
1874         C = 0, GA = 0;
1875     }
1876
1877     // If we find a valid operand, map to the TargetXXX version so that the
1878     // value itself doesn't get selected.
1879     if (GA) {   // Either &GV   or   &GV+C
1880       if (ConstraintLetter != 'n') {
1881         int64_t Offs = GA->getOffset();
1882         if (C) Offs += C->getZExtValue();
1883         Ops.push_back(DAG.getTargetGlobalAddress(GA->getGlobal(),
1884                                                  Op.getValueType(), Offs));
1885         return;
1886       }
1887     }
1888     if (C) {   // just C, no GV.
1889       // Simple constants are not allowed for 's'.
1890       if (ConstraintLetter != 's') {
1891         Ops.push_back(DAG.getTargetConstant(C->getAPIntValue(),
1892                                             Op.getValueType()));
1893         return;
1894       }
1895     }
1896     break;
1897   }
1898   }
1899 }
1900
1901 std::vector<unsigned> TargetLowering::
1902 getRegClassForInlineAsmConstraint(const std::string &Constraint,
1903                                   MVT VT) const {
1904   return std::vector<unsigned>();
1905 }
1906
1907
1908 std::pair<unsigned, const TargetRegisterClass*> TargetLowering::
1909 getRegForInlineAsmConstraint(const std::string &Constraint,
1910                              MVT VT) const {
1911   if (Constraint[0] != '{')
1912     return std::pair<unsigned, const TargetRegisterClass*>(0, 0);
1913   assert(*(Constraint.end()-1) == '}' && "Not a brace enclosed constraint?");
1914
1915   // Remove the braces from around the name.
1916   std::string RegName(Constraint.begin()+1, Constraint.end()-1);
1917
1918   // Figure out which register class contains this reg.
1919   const TargetRegisterInfo *RI = TM.getRegisterInfo();
1920   for (TargetRegisterInfo::regclass_iterator RCI = RI->regclass_begin(),
1921        E = RI->regclass_end(); RCI != E; ++RCI) {
1922     const TargetRegisterClass *RC = *RCI;
1923
1924     // If none of the the value types for this register class are valid, we
1925     // can't use it.  For example, 64-bit reg classes on 32-bit targets.
1926     bool isLegal = false;
1927     for (TargetRegisterClass::vt_iterator I = RC->vt_begin(), E = RC->vt_end();
1928          I != E; ++I) {
1929       if (isTypeLegal(*I)) {
1930         isLegal = true;
1931         break;
1932       }
1933     }
1934
1935     if (!isLegal) continue;
1936
1937     for (TargetRegisterClass::iterator I = RC->begin(), E = RC->end();
1938          I != E; ++I) {
1939       if (StringsEqualNoCase(RegName, RI->get(*I).AsmName))
1940         return std::make_pair(*I, RC);
1941     }
1942   }
1943
1944   return std::pair<unsigned, const TargetRegisterClass*>(0, 0);
1945 }
1946
1947 //===----------------------------------------------------------------------===//
1948 // Constraint Selection.
1949
1950 /// getConstraintGenerality - Return an integer indicating how general CT
1951 /// is.
1952 static unsigned getConstraintGenerality(TargetLowering::ConstraintType CT) {
1953   switch (CT) {
1954   default: assert(0 && "Unknown constraint type!");
1955   case TargetLowering::C_Other:
1956   case TargetLowering::C_Unknown:
1957     return 0;
1958   case TargetLowering::C_Register:
1959     return 1;
1960   case TargetLowering::C_RegisterClass:
1961     return 2;
1962   case TargetLowering::C_Memory:
1963     return 3;
1964   }
1965 }
1966
1967 /// ChooseConstraint - If there are multiple different constraints that we
1968 /// could pick for this operand (e.g. "imr") try to pick the 'best' one.
1969 /// This is somewhat tricky: constraints fall into four classes:
1970 ///    Other         -> immediates and magic values
1971 ///    Register      -> one specific register
1972 ///    RegisterClass -> a group of regs
1973 ///    Memory        -> memory
1974 /// Ideally, we would pick the most specific constraint possible: if we have
1975 /// something that fits into a register, we would pick it.  The problem here
1976 /// is that if we have something that could either be in a register or in
1977 /// memory that use of the register could cause selection of *other*
1978 /// operands to fail: they might only succeed if we pick memory.  Because of
1979 /// this the heuristic we use is:
1980 ///
1981 ///  1) If there is an 'other' constraint, and if the operand is valid for
1982 ///     that constraint, use it.  This makes us take advantage of 'i'
1983 ///     constraints when available.
1984 ///  2) Otherwise, pick the most general constraint present.  This prefers
1985 ///     'm' over 'r', for example.
1986 ///
1987 static void ChooseConstraint(TargetLowering::AsmOperandInfo &OpInfo,
1988                              const TargetLowering &TLI,
1989                              SDValue Op, SelectionDAG *DAG) {
1990   assert(OpInfo.Codes.size() > 1 && "Doesn't have multiple constraint options");
1991   unsigned BestIdx = 0;
1992   TargetLowering::ConstraintType BestType = TargetLowering::C_Unknown;
1993   int BestGenerality = -1;
1994
1995   // Loop over the options, keeping track of the most general one.
1996   for (unsigned i = 0, e = OpInfo.Codes.size(); i != e; ++i) {
1997     TargetLowering::ConstraintType CType =
1998       TLI.getConstraintType(OpInfo.Codes[i]);
1999
2000     // If this is an 'other' constraint, see if the operand is valid for it.
2001     // For example, on X86 we might have an 'rI' constraint.  If the operand
2002     // is an integer in the range [0..31] we want to use I (saving a load
2003     // of a register), otherwise we must use 'r'.
2004     if (CType == TargetLowering::C_Other && Op.getNode()) {
2005       assert(OpInfo.Codes[i].size() == 1 &&
2006              "Unhandled multi-letter 'other' constraint");
2007       std::vector<SDValue> ResultOps;
2008       TLI.LowerAsmOperandForConstraint(Op, OpInfo.Codes[i][0],
2009                                        ResultOps, *DAG);
2010       if (!ResultOps.empty()) {
2011         BestType = CType;
2012         BestIdx = i;
2013         break;
2014       }
2015     }
2016
2017     // This constraint letter is more general than the previous one, use it.
2018     int Generality = getConstraintGenerality(CType);
2019     if (Generality > BestGenerality) {
2020       BestType = CType;
2021       BestIdx = i;
2022       BestGenerality = Generality;
2023     }
2024   }
2025
2026   OpInfo.ConstraintCode = OpInfo.Codes[BestIdx];
2027   OpInfo.ConstraintType = BestType;
2028 }
2029
2030 /// ComputeConstraintToUse - Determines the constraint code and constraint
2031 /// type to use for the specific AsmOperandInfo, setting
2032 /// OpInfo.ConstraintCode and OpInfo.ConstraintType.
2033 void TargetLowering::ComputeConstraintToUse(AsmOperandInfo &OpInfo,
2034                                             SDValue Op,
2035                                             SelectionDAG *DAG) const {
2036   assert(!OpInfo.Codes.empty() && "Must have at least one constraint");
2037
2038   // Single-letter constraints ('r') are very common.
2039   if (OpInfo.Codes.size() == 1) {
2040     OpInfo.ConstraintCode = OpInfo.Codes[0];
2041     OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
2042   } else {
2043     ChooseConstraint(OpInfo, *this, Op, DAG);
2044   }
2045
2046   // 'X' matches anything.
2047   if (OpInfo.ConstraintCode == "X" && OpInfo.CallOperandVal) {
2048     // Labels and constants are handled elsewhere ('X' is the only thing
2049     // that matches labels).
2050     if (isa<BasicBlock>(OpInfo.CallOperandVal) ||
2051         isa<ConstantInt>(OpInfo.CallOperandVal))
2052       return;
2053
2054     // Otherwise, try to resolve it to something we know about by looking at
2055     // the actual operand type.
2056     if (const char *Repl = LowerXConstraint(OpInfo.ConstraintVT)) {
2057       OpInfo.ConstraintCode = Repl;
2058       OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
2059     }
2060   }
2061 }
2062
2063 //===----------------------------------------------------------------------===//
2064 //  Loop Strength Reduction hooks
2065 //===----------------------------------------------------------------------===//
2066
2067 /// isLegalAddressingMode - Return true if the addressing mode represented
2068 /// by AM is legal for this target, for a load/store of the specified type.
2069 bool TargetLowering::isLegalAddressingMode(const AddrMode &AM,
2070                                            const Type *Ty) const {
2071   // The default implementation of this implements a conservative RISCy, r+r and
2072   // r+i addr mode.
2073
2074   // Allows a sign-extended 16-bit immediate field.
2075   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
2076     return false;
2077
2078   // No global is ever allowed as a base.
2079   if (AM.BaseGV)
2080     return false;
2081
2082   // Only support r+r,
2083   switch (AM.Scale) {
2084   case 0:  // "r+i" or just "i", depending on HasBaseReg.
2085     break;
2086   case 1:
2087     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
2088       return false;
2089     // Otherwise we have r+r or r+i.
2090     break;
2091   case 2:
2092     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
2093       return false;
2094     // Allow 2*r as r+r.
2095     break;
2096   }
2097
2098   return true;
2099 }
2100
2101 // Magic for divide replacement
2102
2103 struct ms {
2104   int64_t m;  // magic number
2105   int64_t s;  // shift amount
2106 };
2107
2108 struct mu {
2109   uint64_t m; // magic number
2110   int64_t a;  // add indicator
2111   int64_t s;  // shift amount
2112 };
2113
2114 /// magic - calculate the magic numbers required to codegen an integer sdiv as
2115 /// a sequence of multiply and shifts.  Requires that the divisor not be 0, 1,
2116 /// or -1.
2117 static ms magic32(int32_t d) {
2118   int32_t p;
2119   uint32_t ad, anc, delta, q1, r1, q2, r2, t;
2120   const uint32_t two31 = 0x80000000U;
2121   struct ms mag;
2122
2123   ad = abs(d);
2124   t = two31 + ((uint32_t)d >> 31);
2125   anc = t - 1 - t%ad;   // absolute value of nc
2126   p = 31;               // initialize p
2127   q1 = two31/anc;       // initialize q1 = 2p/abs(nc)
2128   r1 = two31 - q1*anc;  // initialize r1 = rem(2p,abs(nc))
2129   q2 = two31/ad;        // initialize q2 = 2p/abs(d)
2130   r2 = two31 - q2*ad;   // initialize r2 = rem(2p,abs(d))
2131   do {
2132     p = p + 1;
2133     q1 = 2*q1;        // update q1 = 2p/abs(nc)
2134     r1 = 2*r1;        // update r1 = rem(2p/abs(nc))
2135     if (r1 >= anc) {  // must be unsigned comparison
2136       q1 = q1 + 1;
2137       r1 = r1 - anc;
2138     }
2139     q2 = 2*q2;        // update q2 = 2p/abs(d)
2140     r2 = 2*r2;        // update r2 = rem(2p/abs(d))
2141     if (r2 >= ad) {   // must be unsigned comparison
2142       q2 = q2 + 1;
2143       r2 = r2 - ad;
2144     }
2145     delta = ad - r2;
2146   } while (q1 < delta || (q1 == delta && r1 == 0));
2147
2148   mag.m = (int32_t)(q2 + 1); // make sure to sign extend
2149   if (d < 0) mag.m = -mag.m; // resulting magic number
2150   mag.s = p - 32;            // resulting shift
2151   return mag;
2152 }
2153
2154 /// magicu - calculate the magic numbers required to codegen an integer udiv as
2155 /// a sequence of multiply, add and shifts.  Requires that the divisor not be 0.
2156 static mu magicu32(uint32_t d) {
2157   int32_t p;
2158   uint32_t nc, delta, q1, r1, q2, r2;
2159   struct mu magu;
2160   magu.a = 0;               // initialize "add" indicator
2161   nc = - 1 - (-d)%d;
2162   p = 31;                   // initialize p
2163   q1 = 0x80000000/nc;       // initialize q1 = 2p/nc
2164   r1 = 0x80000000 - q1*nc;  // initialize r1 = rem(2p,nc)
2165   q2 = 0x7FFFFFFF/d;        // initialize q2 = (2p-1)/d
2166   r2 = 0x7FFFFFFF - q2*d;   // initialize r2 = rem((2p-1),d)
2167   do {
2168     p = p + 1;
2169     if (r1 >= nc - r1 ) {
2170       q1 = 2*q1 + 1;  // update q1
2171       r1 = 2*r1 - nc; // update r1
2172     }
2173     else {
2174       q1 = 2*q1; // update q1
2175       r1 = 2*r1; // update r1
2176     }
2177     if (r2 + 1 >= d - r2) {
2178       if (q2 >= 0x7FFFFFFF) magu.a = 1;
2179       q2 = 2*q2 + 1;     // update q2
2180       r2 = 2*r2 + 1 - d; // update r2
2181     }
2182     else {
2183       if (q2 >= 0x80000000) magu.a = 1;
2184       q2 = 2*q2;     // update q2
2185       r2 = 2*r2 + 1; // update r2
2186     }
2187     delta = d - 1 - r2;
2188   } while (p < 64 && (q1 < delta || (q1 == delta && r1 == 0)));
2189   magu.m = q2 + 1; // resulting magic number
2190   magu.s = p - 32;  // resulting shift
2191   return magu;
2192 }
2193
2194 /// magic - calculate the magic numbers required to codegen an integer sdiv as
2195 /// a sequence of multiply and shifts.  Requires that the divisor not be 0, 1,
2196 /// or -1.
2197 static ms magic64(int64_t d) {
2198   int64_t p;
2199   uint64_t ad, anc, delta, q1, r1, q2, r2, t;
2200   const uint64_t two63 = 9223372036854775808ULL; // 2^63
2201   struct ms mag;
2202
2203   ad = d >= 0 ? d : -d;
2204   t = two63 + ((uint64_t)d >> 63);
2205   anc = t - 1 - t%ad;   // absolute value of nc
2206   p = 63;               // initialize p
2207   q1 = two63/anc;       // initialize q1 = 2p/abs(nc)
2208   r1 = two63 - q1*anc;  // initialize r1 = rem(2p,abs(nc))
2209   q2 = two63/ad;        // initialize q2 = 2p/abs(d)
2210   r2 = two63 - q2*ad;   // initialize r2 = rem(2p,abs(d))
2211   do {
2212     p = p + 1;
2213     q1 = 2*q1;        // update q1 = 2p/abs(nc)
2214     r1 = 2*r1;        // update r1 = rem(2p/abs(nc))
2215     if (r1 >= anc) {  // must be unsigned comparison
2216       q1 = q1 + 1;
2217       r1 = r1 - anc;
2218     }
2219     q2 = 2*q2;        // update q2 = 2p/abs(d)
2220     r2 = 2*r2;        // update r2 = rem(2p/abs(d))
2221     if (r2 >= ad) {   // must be unsigned comparison
2222       q2 = q2 + 1;
2223       r2 = r2 - ad;
2224     }
2225     delta = ad - r2;
2226   } while (q1 < delta || (q1 == delta && r1 == 0));
2227
2228   mag.m = q2 + 1;
2229   if (d < 0) mag.m = -mag.m; // resulting magic number
2230   mag.s = p - 64;            // resulting shift
2231   return mag;
2232 }
2233
2234 /// magicu - calculate the magic numbers required to codegen an integer udiv as
2235 /// a sequence of multiply, add and shifts.  Requires that the divisor not be 0.
2236 static mu magicu64(uint64_t d)
2237 {
2238   int64_t p;
2239   uint64_t nc, delta, q1, r1, q2, r2;
2240   struct mu magu;
2241   magu.a = 0;               // initialize "add" indicator
2242   nc = - 1 - (-d)%d;
2243   p = 63;                   // initialize p
2244   q1 = 0x8000000000000000ull/nc;       // initialize q1 = 2p/nc
2245   r1 = 0x8000000000000000ull - q1*nc;  // initialize r1 = rem(2p,nc)
2246   q2 = 0x7FFFFFFFFFFFFFFFull/d;        // initialize q2 = (2p-1)/d
2247   r2 = 0x7FFFFFFFFFFFFFFFull - q2*d;   // initialize r2 = rem((2p-1),d)
2248   do {
2249     p = p + 1;
2250     if (r1 >= nc - r1 ) {
2251       q1 = 2*q1 + 1;  // update q1
2252       r1 = 2*r1 - nc; // update r1
2253     }
2254     else {
2255       q1 = 2*q1; // update q1
2256       r1 = 2*r1; // update r1
2257     }
2258     if (r2 + 1 >= d - r2) {
2259       if (q2 >= 0x7FFFFFFFFFFFFFFFull) magu.a = 1;
2260       q2 = 2*q2 + 1;     // update q2
2261       r2 = 2*r2 + 1 - d; // update r2
2262     }
2263     else {
2264       if (q2 >= 0x8000000000000000ull) magu.a = 1;
2265       q2 = 2*q2;     // update q2
2266       r2 = 2*r2 + 1; // update r2
2267     }
2268     delta = d - 1 - r2;
2269   } while (p < 128 && (q1 < delta || (q1 == delta && r1 == 0)));
2270   magu.m = q2 + 1; // resulting magic number
2271   magu.s = p - 64;  // resulting shift
2272   return magu;
2273 }
2274
2275 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
2276 /// return a DAG expression to select that will generate the same value by
2277 /// multiplying by a magic number.  See:
2278 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
2279 SDValue TargetLowering::BuildSDIV(SDNode *N, SelectionDAG &DAG,
2280                                   std::vector<SDNode*>* Created) const {
2281   MVT VT = N->getValueType(0);
2282
2283   // Check to see if we can do this.
2284   if (!isTypeLegal(VT) || (VT != MVT::i32 && VT != MVT::i64))
2285     return SDValue();       // BuildSDIV only operates on i32 or i64
2286
2287   int64_t d = cast<ConstantSDNode>(N->getOperand(1))->getSignExtended();
2288   ms magics = (VT == MVT::i32) ? magic32(d) : magic64(d);
2289
2290   // Multiply the numerator (operand 0) by the magic value
2291   SDValue Q;
2292   if (isOperationLegal(ISD::MULHS, VT))
2293     Q = DAG.getNode(ISD::MULHS, VT, N->getOperand(0),
2294                     DAG.getConstant(magics.m, VT));
2295   else if (isOperationLegal(ISD::SMUL_LOHI, VT))
2296     Q = SDValue(DAG.getNode(ISD::SMUL_LOHI, DAG.getVTList(VT, VT),
2297                               N->getOperand(0),
2298                               DAG.getConstant(magics.m, VT)).getNode(), 1);
2299   else
2300     return SDValue();       // No mulhs or equvialent
2301   // If d > 0 and m < 0, add the numerator
2302   if (d > 0 && magics.m < 0) {
2303     Q = DAG.getNode(ISD::ADD, VT, Q, N->getOperand(0));
2304     if (Created)
2305       Created->push_back(Q.getNode());
2306   }
2307   // If d < 0 and m > 0, subtract the numerator.
2308   if (d < 0 && magics.m > 0) {
2309     Q = DAG.getNode(ISD::SUB, VT, Q, N->getOperand(0));
2310     if (Created)
2311       Created->push_back(Q.getNode());
2312   }
2313   // Shift right algebraic if shift value is nonzero
2314   if (magics.s > 0) {
2315     Q = DAG.getNode(ISD::SRA, VT, Q,
2316                     DAG.getConstant(magics.s, getShiftAmountTy()));
2317     if (Created)
2318       Created->push_back(Q.getNode());
2319   }
2320   // Extract the sign bit and add it to the quotient
2321   SDValue T =
2322     DAG.getNode(ISD::SRL, VT, Q, DAG.getConstant(VT.getSizeInBits()-1,
2323                                                  getShiftAmountTy()));
2324   if (Created)
2325     Created->push_back(T.getNode());
2326   return DAG.getNode(ISD::ADD, VT, Q, T);
2327 }
2328
2329 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
2330 /// return a DAG expression to select that will generate the same value by
2331 /// multiplying by a magic number.  See:
2332 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
2333 SDValue TargetLowering::BuildUDIV(SDNode *N, SelectionDAG &DAG,
2334                                   std::vector<SDNode*>* Created) const {
2335   MVT VT = N->getValueType(0);
2336
2337   // Check to see if we can do this.
2338   if (!isTypeLegal(VT) || (VT != MVT::i32 && VT != MVT::i64))
2339     return SDValue();       // BuildUDIV only operates on i32 or i64
2340
2341   uint64_t d = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
2342   mu magics = (VT == MVT::i32) ? magicu32(d) : magicu64(d);
2343
2344   // Multiply the numerator (operand 0) by the magic value
2345   SDValue Q;
2346   if (isOperationLegal(ISD::MULHU, VT))
2347     Q = DAG.getNode(ISD::MULHU, VT, N->getOperand(0),
2348                     DAG.getConstant(magics.m, VT));
2349   else if (isOperationLegal(ISD::UMUL_LOHI, VT))
2350     Q = SDValue(DAG.getNode(ISD::UMUL_LOHI, DAG.getVTList(VT, VT),
2351                               N->getOperand(0),
2352                               DAG.getConstant(magics.m, VT)).getNode(), 1);
2353   else
2354     return SDValue();       // No mulhu or equvialent
2355   if (Created)
2356     Created->push_back(Q.getNode());
2357
2358   if (magics.a == 0) {
2359     return DAG.getNode(ISD::SRL, VT, Q,
2360                        DAG.getConstant(magics.s, getShiftAmountTy()));
2361   } else {
2362     SDValue NPQ = DAG.getNode(ISD::SUB, VT, N->getOperand(0), Q);
2363     if (Created)
2364       Created->push_back(NPQ.getNode());
2365     NPQ = DAG.getNode(ISD::SRL, VT, NPQ,
2366                       DAG.getConstant(1, getShiftAmountTy()));
2367     if (Created)
2368       Created->push_back(NPQ.getNode());
2369     NPQ = DAG.getNode(ISD::ADD, VT, NPQ, Q);
2370     if (Created)
2371       Created->push_back(NPQ.getNode());
2372     return DAG.getNode(ISD::SRL, VT, NPQ,
2373                        DAG.getConstant(magics.s-1, getShiftAmountTy()));
2374   }
2375 }