lib/CodeGen/SelectionDAG/TargetLowering.cpp

   1 //===-- TargetLowering.cpp - Implement the TargetLowering class -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetLowering.h"
  15 #include "llvm/ADT/BitVector.h"
  16 #include "llvm/ADT/STLExtras.h"
  17 #include "llvm/CodeGen/Analysis.h"
  18 #include "llvm/CodeGen/MachineFrameInfo.h"
  19 #include "llvm/CodeGen/MachineFunction.h"
  20 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  21 #include "llvm/CodeGen/SelectionDAG.h"
  22 #include "llvm/IR/DataLayout.h"
  23 #include "llvm/IR/DerivedTypes.h"
  24 #include "llvm/IR/GlobalVariable.h"
  25 #include "llvm/IR/LLVMContext.h"
  26 #include "llvm/MC/MCAsmInfo.h"
  27 #include "llvm/MC/MCExpr.h"
  28 #include "llvm/Support/CommandLine.h"
  29 #include "llvm/Support/ErrorHandling.h"
  30 #include "llvm/Support/MathExtras.h"
  31 #include "llvm/Target/TargetLoweringObjectFile.h"
  32 #include "llvm/Target/TargetMachine.h"
  33 #include "llvm/Target/TargetRegisterInfo.h"
  34 #include <cctype>
  35 using namespace llvm;
  36
  37 /// NOTE: The constructor takes ownership of TLOF.
  38 TargetLowering::TargetLowering(const TargetMachine &tm,
  39                                const TargetLoweringObjectFile *tlof)
  40   : TargetLoweringBase(tm, tlof) {}
  41
  42 const char *TargetLowering::getTargetNodeName(unsigned Opcode) const {
  43   return NULL;
  44 }
  45
  46 /// Check whether a given call node is in tail position within its function. If
  47 /// so, it sets Chain to the input chain of the tail call.
  48 bool TargetLowering::isInTailCallPosition(SelectionDAG &DAG, SDNode *Node,
  49                                           SDValue &Chain) const {
  50   const Function *F = DAG.getMachineFunction().getFunction();
  51
  52   // Conservatively require the attributes of the call to match those of
  53   // the return. Ignore noalias because it doesn't affect the call sequence.
  54   AttributeSet CallerAttrs = F->getAttributes();
  55   if (AttrBuilder(CallerAttrs, AttributeSet::ReturnIndex)
  56       .removeAttribute(Attribute::NoAlias).hasAttributes())
  57     return false;
  58
  59   // It's not safe to eliminate the sign / zero extension of the return value.
  60   if (CallerAttrs.hasAttribute(AttributeSet::ReturnIndex, Attribute::ZExt) ||
  61       CallerAttrs.hasAttribute(AttributeSet::ReturnIndex, Attribute::SExt))
  62     return false;
  63
  64   // Check if the only use is a function return node.
  65   return isUsedByReturnOnly(Node, Chain);
  66 }
  67
  68 /// \brief Set CallLoweringInfo attribute flags based on a call instruction
  69 /// and called function attributes.
  70 void TargetLowering::ArgListEntry::setAttributes(ImmutableCallSite *CS,
  71                                                  unsigned AttrIdx) {
  72   isSExt     = CS->paramHasAttr(AttrIdx, Attribute::SExt);
  73   isZExt     = CS->paramHasAttr(AttrIdx, Attribute::ZExt);
  74   isInReg    = CS->paramHasAttr(AttrIdx, Attribute::InReg);
  75   isSRet     = CS->paramHasAttr(AttrIdx, Attribute::StructRet);
  76   isNest     = CS->paramHasAttr(AttrIdx, Attribute::Nest);
  77   isByVal    = CS->paramHasAttr(AttrIdx, Attribute::ByVal);
  78   isInAlloca = CS->paramHasAttr(AttrIdx, Attribute::InAlloca);
  79   isReturned = CS->paramHasAttr(AttrIdx, Attribute::Returned);
  80   Alignment  = CS->getParamAlignment(AttrIdx);
  81 }
  82
  83 /// Generate a libcall taking the given operands as arguments and returning a
  84 /// result of type RetVT.
  85 std::pair<SDValue, SDValue>
  86 TargetLowering::makeLibCall(SelectionDAG &DAG,
  87                             RTLIB::Libcall LC, EVT RetVT,
  88                             const SDValue *Ops, unsigned NumOps,
  89                             bool isSigned, SDLoc dl,
  90                             bool doesNotReturn,
  91                             bool isReturnValueUsed) const {
  92   TargetLowering::ArgListTy Args;
  93   Args.reserve(NumOps);
  94
  95   TargetLowering::ArgListEntry Entry;
  96   for (unsigned i = 0; i != NumOps; ++i) {
  97     Entry.Node = Ops[i];
  98     Entry.Ty = Entry.Node.getValueType().getTypeForEVT(*DAG.getContext());
  99     Entry.isSExt = isSigned;
 100     Entry.isZExt = !isSigned;
 101     Args.push_back(Entry);
 102   }
 103   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC), getPointerTy());
 104
 105   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
 106   TargetLowering::
 107   CallLoweringInfo CLI(DAG.getEntryNode(), RetTy, isSigned, !isSigned, false,
 108                     false, 0, getLibcallCallingConv(LC),
 109                     /*isTailCall=*/false,
 110                     doesNotReturn, isReturnValueUsed, Callee, Args,
 111                     DAG, dl);
 112   return LowerCallTo(CLI);
 113 }
 114
 115
 116 /// SoftenSetCCOperands - Soften the operands of a comparison.  This code is
 117 /// shared among BR_CC, SELECT_CC, and SETCC handlers.
 118 void TargetLowering::softenSetCCOperands(SelectionDAG &DAG, EVT VT,
 119                                          SDValue &NewLHS, SDValue &NewRHS,
 120                                          ISD::CondCode &CCCode,
 121                                          SDLoc dl) const {
 122   assert((VT == MVT::f32 || VT == MVT::f64 || VT == MVT::f128)
 123          && "Unsupported setcc type!");
 124
 125   // Expand into one or more soft-fp libcall(s).
 126   RTLIB::Libcall LC1 = RTLIB::UNKNOWN_LIBCALL, LC2 = RTLIB::UNKNOWN_LIBCALL;
 127   switch (CCCode) {
 128   case ISD::SETEQ:
 129   case ISD::SETOEQ:
 130     LC1 = (VT == MVT::f32) ? RTLIB::OEQ_F32 :
 131           (VT == MVT::f64) ? RTLIB::OEQ_F64 : RTLIB::OEQ_F128;
 132     break;
 133   case ISD::SETNE:
 134   case ISD::SETUNE:
 135     LC1 = (VT == MVT::f32) ? RTLIB::UNE_F32 :
 136           (VT == MVT::f64) ? RTLIB::UNE_F64 : RTLIB::UNE_F128;
 137     break;
 138   case ISD::SETGE:
 139   case ISD::SETOGE:
 140     LC1 = (VT == MVT::f32) ? RTLIB::OGE_F32 :
 141           (VT == MVT::f64) ? RTLIB::OGE_F64 : RTLIB::OGE_F128;
 142     break;
 143   case ISD::SETLT:
 144   case ISD::SETOLT:
 145     LC1 = (VT == MVT::f32) ? RTLIB::OLT_F32 :
 146           (VT == MVT::f64) ? RTLIB::OLT_F64 : RTLIB::OLT_F128;
 147     break;
 148   case ISD::SETLE:
 149   case ISD::SETOLE:
 150     LC1 = (VT == MVT::f32) ? RTLIB::OLE_F32 :
 151           (VT == MVT::f64) ? RTLIB::OLE_F64 : RTLIB::OLE_F128;
 152     break;
 153   case ISD::SETGT:
 154   case ISD::SETOGT:
 155     LC1 = (VT == MVT::f32) ? RTLIB::OGT_F32 :
 156           (VT == MVT::f64) ? RTLIB::OGT_F64 : RTLIB::OGT_F128;
 157     break;
 158   case ISD::SETUO:
 159     LC1 = (VT == MVT::f32) ? RTLIB::UO_F32 :
 160           (VT == MVT::f64) ? RTLIB::UO_F64 : RTLIB::UO_F128;
 161     break;
 162   case ISD::SETO:
 163     LC1 = (VT == MVT::f32) ? RTLIB::O_F32 :
 164           (VT == MVT::f64) ? RTLIB::O_F64 : RTLIB::O_F128;
 165     break;
 166   default:
 167     LC1 = (VT == MVT::f32) ? RTLIB::UO_F32 :
 168           (VT == MVT::f64) ? RTLIB::UO_F64 : RTLIB::UO_F128;
 169     switch (CCCode) {
 170     case ISD::SETONE:
 171       // SETONE = SETOLT | SETOGT
 172       LC1 = (VT == MVT::f32) ? RTLIB::OLT_F32 :
 173             (VT == MVT::f64) ? RTLIB::OLT_F64 : RTLIB::OLT_F128;
 174       // Fallthrough
 175     case ISD::SETUGT:
 176       LC2 = (VT == MVT::f32) ? RTLIB::OGT_F32 :
 177             (VT == MVT::f64) ? RTLIB::OGT_F64 : RTLIB::OGT_F128;
 178       break;
 179     case ISD::SETUGE:
 180       LC2 = (VT == MVT::f32) ? RTLIB::OGE_F32 :
 181             (VT == MVT::f64) ? RTLIB::OGE_F64 : RTLIB::OGE_F128;
 182       break;
 183     case ISD::SETULT:
 184       LC2 = (VT == MVT::f32) ? RTLIB::OLT_F32 :
 185             (VT == MVT::f64) ? RTLIB::OLT_F64 : RTLIB::OLT_F128;
 186       break;
 187     case ISD::SETULE:
 188       LC2 = (VT == MVT::f32) ? RTLIB::OLE_F32 :
 189             (VT == MVT::f64) ? RTLIB::OLE_F64 : RTLIB::OLE_F128;
 190       break;
 191     case ISD::SETUEQ:
 192       LC2 = (VT == MVT::f32) ? RTLIB::OEQ_F32 :
 193             (VT == MVT::f64) ? RTLIB::OEQ_F64 : RTLIB::OEQ_F128;
 194       break;
 195     default: llvm_unreachable("Do not know how to soften this setcc!");
 196     }
 197   }
 198
 199   // Use the target specific return value for comparions lib calls.
 200   EVT RetVT = getCmpLibcallReturnType();
 201   SDValue Ops[2] = { NewLHS, NewRHS };
 202   NewLHS = makeLibCall(DAG, LC1, RetVT, Ops, 2, false/*sign irrelevant*/,
 203                        dl).first;
 204   NewRHS = DAG.getConstant(0, RetVT);
 205   CCCode = getCmpLibcallCC(LC1);
 206   if (LC2 != RTLIB::UNKNOWN_LIBCALL) {
 207     SDValue Tmp = DAG.getNode(ISD::SETCC, dl,
 208                               getSetCCResultType(*DAG.getContext(), RetVT),
 209                               NewLHS, NewRHS, DAG.getCondCode(CCCode));
 210     NewLHS = makeLibCall(DAG, LC2, RetVT, Ops, 2, false/*sign irrelevant*/,
 211                          dl).first;
 212     NewLHS = DAG.getNode(ISD::SETCC, dl,
 213                          getSetCCResultType(*DAG.getContext(), RetVT), NewLHS,
 214                          NewRHS, DAG.getCondCode(getCmpLibcallCC(LC2)));
 215     NewLHS = DAG.getNode(ISD::OR, dl, Tmp.getValueType(), Tmp, NewLHS);
 216     NewRHS = SDValue();
 217   }
 218 }
 219
 220 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
 221 /// current function.  The returned value is a member of the
 222 /// MachineJumpTableInfo::JTEntryKind enum.
 223 unsigned TargetLowering::getJumpTableEncoding() const {
 224   // In non-pic modes, just use the address of a block.
 225   if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
 226     return MachineJumpTableInfo::EK_BlockAddress;
 227
 228   // In PIC mode, if the target supports a GPRel32 directive, use it.
 229   if (getTargetMachine().getMCAsmInfo()->getGPRel32Directive() != 0)
 230     return MachineJumpTableInfo::EK_GPRel32BlockAddress;
 231
 232   // Otherwise, use a label difference.
 233   return MachineJumpTableInfo::EK_LabelDifference32;
 234 }
 235
 236 SDValue TargetLowering::getPICJumpTableRelocBase(SDValue Table,
 237                                                  SelectionDAG &DAG) const {
 238   // If our PIC model is GP relative, use the global offset table as the base.
 239   unsigned JTEncoding = getJumpTableEncoding();
 240
 241   if ((JTEncoding == MachineJumpTableInfo::EK_GPRel64BlockAddress) ||
 242       (JTEncoding == MachineJumpTableInfo::EK_GPRel32BlockAddress))
 243     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy(0));
 244
 245   return Table;
 246 }
 247
 248 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
 249 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
 250 /// MCExpr.
 251 const MCExpr *
 252 TargetLowering::getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 253                                              unsigned JTI,MCContext &Ctx) const{
 254   // The normal PIC reloc base is the label at the start of the jump table.
 255   return MCSymbolRefExpr::Create(MF->getJTISymbol(JTI, Ctx), Ctx);
 256 }
 257
 258 bool
 259 TargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
 260   // Assume that everything is safe in static mode.
 261   if (getTargetMachine().getRelocationModel() == Reloc::Static)
 262     return true;
 263
 264   // In dynamic-no-pic mode, assume that known defined values are safe.
 265   if (getTargetMachine().getRelocationModel() == Reloc::DynamicNoPIC &&
 266       GA &&
 267       !GA->getGlobal()->isDeclaration() &&
 268       !GA->getGlobal()->isWeakForLinker())
 269     return true;
 270
 271   // Otherwise assume nothing is safe.
 272   return false;
 273 }
 274
 275 //===----------------------------------------------------------------------===//
 276 //  Optimization Methods
 277 //===----------------------------------------------------------------------===//
 278
 279 /// ShrinkDemandedConstant - Check to see if the specified operand of the
 280 /// specified instruction is a constant integer.  If so, check to see if there
 281 /// are any bits set in the constant that are not demanded.  If so, shrink the
 282 /// constant and return true.
 283 bool TargetLowering::TargetLoweringOpt::ShrinkDemandedConstant(SDValue Op,
 284                                                         const APInt &Demanded) {
 285   SDLoc dl(Op);
 286
 287   // FIXME: ISD::SELECT, ISD::SELECT_CC
 288   switch (Op.getOpcode()) {
 289   default: break;
 290   case ISD::XOR:
 291   case ISD::AND:
 292   case ISD::OR: {
 293     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
 294     if (!C) return false;
 295
 296     if (Op.getOpcode() == ISD::XOR &&
 297         (C->getAPIntValue() | (~Demanded)).isAllOnesValue())
 298       return false;
 299
 300     // if we can expand it to have all bits set, do it
 301     if (C->getAPIntValue().intersects(~Demanded)) {
 302       EVT VT = Op.getValueType();
 303       SDValue New = DAG.getNode(Op.getOpcode(), dl, VT, Op.getOperand(0),
 304                                 DAG.getConstant(Demanded &
 305                                                 C->getAPIntValue(),
 306                                                 VT));
 307       return CombineTo(Op, New);
 308     }
 309
 310     break;
 311   }
 312   }
 313
 314   return false;
 315 }
 316
 317 /// ShrinkDemandedOp - Convert x+y to (VT)((SmallVT)x+(SmallVT)y) if the
 318 /// casts are free.  This uses isZExtFree and ZERO_EXTEND for the widening
 319 /// cast, but it could be generalized for targets with other types of
 320 /// implicit widening casts.
 321 bool
 322 TargetLowering::TargetLoweringOpt::ShrinkDemandedOp(SDValue Op,
 323                                                     unsigned BitWidth,
 324                                                     const APInt &Demanded,
 325                                                     SDLoc dl) {
 326   assert(Op.getNumOperands() == 2 &&
 327          "ShrinkDemandedOp only supports binary operators!");
 328   assert(Op.getNode()->getNumValues() == 1 &&
 329          "ShrinkDemandedOp only supports nodes with one result!");
 330
 331   // Don't do this if the node has another user, which may require the
 332   // full value.
 333   if (!Op.getNode()->hasOneUse())
 334     return false;
 335
 336   // Search for the smallest integer type with free casts to and from
 337   // Op's type. For expedience, just check power-of-2 integer types.
 338   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
 339   unsigned DemandedSize = BitWidth - Demanded.countLeadingZeros();
 340   unsigned SmallVTBits = DemandedSize;
 341   if (!isPowerOf2_32(SmallVTBits))
 342     SmallVTBits = NextPowerOf2(SmallVTBits);
 343   for (; SmallVTBits < BitWidth; SmallVTBits = NextPowerOf2(SmallVTBits)) {
 344     EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), SmallVTBits);
 345     if (TLI.isTruncateFree(Op.getValueType(), SmallVT) &&
 346         TLI.isZExtFree(SmallVT, Op.getValueType())) {
 347       // We found a type with free casts.
 348       SDValue X = DAG.getNode(Op.getOpcode(), dl, SmallVT,
 349                               DAG.getNode(ISD::TRUNCATE, dl, SmallVT,
 350                                           Op.getNode()->getOperand(0)),
 351                               DAG.getNode(ISD::TRUNCATE, dl, SmallVT,
 352                                           Op.getNode()->getOperand(1)));
 353       bool NeedZext = DemandedSize > SmallVTBits;
 354       SDValue Z = DAG.getNode(NeedZext ? ISD::ZERO_EXTEND : ISD::ANY_EXTEND,
 355                               dl, Op.getValueType(), X);
 356       return CombineTo(Op, Z);
 357     }
 358   }
 359   return false;
 360 }
 361
 362 /// SimplifyDemandedBits - Look at Op.  At this point, we know that only the
 363 /// DemandedMask bits of the result of Op are ever used downstream.  If we can
 364 /// use this information to simplify Op, create a new simplified DAG node and
 365 /// return true, returning the original and new nodes in Old and New. Otherwise,
 366 /// analyze the expression and return a mask of KnownOne and KnownZero bits for
 367 /// the expression (used to simplify the caller).  The KnownZero/One bits may
 368 /// only be accurate for those bits in the DemandedMask.
 369 bool TargetLowering::SimplifyDemandedBits(SDValue Op,
 370                                           const APInt &DemandedMask,
 371                                           APInt &KnownZero,
 372                                           APInt &KnownOne,
 373                                           TargetLoweringOpt &TLO,
 374                                           unsigned Depth) const {
 375   unsigned BitWidth = DemandedMask.getBitWidth();
 376   assert(Op.getValueType().getScalarType().getSizeInBits() == BitWidth &&
 377          "Mask size mismatches value type size!");
 378   APInt NewMask = DemandedMask;
 379   SDLoc dl(Op);
 380
 381   // Don't know anything.
 382   KnownZero = KnownOne = APInt(BitWidth, 0);
 383
 384   // Other users may use these bits.
 385   if (!Op.getNode()->hasOneUse()) {
 386     if (Depth != 0) {
 387       // If not at the root, Just compute the KnownZero/KnownOne bits to
 388       // simplify things downstream.
 389       TLO.DAG.ComputeMaskedBits(Op, KnownZero, KnownOne, Depth);
 390       return false;
 391     }
 392     // If this is the root being simplified, allow it to have multiple uses,
 393     // just set the NewMask to all bits.
 394     NewMask = APInt::getAllOnesValue(BitWidth);
 395   } else if (DemandedMask == 0) {
 396     // Not demanding any bits from Op.
 397     if (Op.getOpcode() != ISD::UNDEF)
 398       return TLO.CombineTo(Op, TLO.DAG.getUNDEF(Op.getValueType()));
 399     return false;
 400   } else if (Depth == 6) {        // Limit search depth.
 401     return false;
 402   }
 403
 404   APInt KnownZero2, KnownOne2, KnownZeroOut, KnownOneOut;
 405   switch (Op.getOpcode()) {
 406   case ISD::Constant:
 407     // We know all of the bits for a constant!
 408     KnownOne = cast<ConstantSDNode>(Op)->getAPIntValue();
 409     KnownZero = ~KnownOne;
 410     return false;   // Don't fall through, will infinitely loop.
 411   case ISD::AND:
 412     // If the RHS is a constant, check to see if the LHS would be zero without
 413     // using the bits from the RHS.  Below, we use knowledge about the RHS to
 414     // simplify the LHS, here we're using information from the LHS to simplify
 415     // the RHS.
 416     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 417       APInt LHSZero, LHSOne;
 418       // Do not increment Depth here; that can cause an infinite loop.
 419       TLO.DAG.ComputeMaskedBits(Op.getOperand(0), LHSZero, LHSOne, Depth);
 420       // If the LHS already has zeros where RHSC does, this and is dead.
 421       if ((LHSZero & NewMask) == (~RHSC->getAPIntValue() & NewMask))
 422         return TLO.CombineTo(Op, Op.getOperand(0));
 423       // If any of the set bits in the RHS are known zero on the LHS, shrink
 424       // the constant.
 425       if (TLO.ShrinkDemandedConstant(Op, ~LHSZero & NewMask))
 426         return true;
 427     }
 428
 429     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 430                              KnownOne, TLO, Depth+1))
 431       return true;
 432     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 433     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownZero & NewMask,
 434                              KnownZero2, KnownOne2, TLO, Depth+1))
 435       return true;
 436     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 437
 438     // If all of the demanded bits are known one on one side, return the other.
 439     // These bits cannot contribute to the result of the 'and'.
 440     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
 441       return TLO.CombineTo(Op, Op.getOperand(0));
 442     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
 443       return TLO.CombineTo(Op, Op.getOperand(1));
 444     // If all of the demanded bits in the inputs are known zeros, return zero.
 445     if ((NewMask & (KnownZero|KnownZero2)) == NewMask)
 446       return TLO.CombineTo(Op, TLO.DAG.getConstant(0, Op.getValueType()));
 447     // If the RHS is a constant, see if we can simplify it.
 448     if (TLO.ShrinkDemandedConstant(Op, ~KnownZero2 & NewMask))
 449       return true;
 450     // If the operation can be done in a smaller type, do so.
 451     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
 452       return true;
 453
 454     // Output known-1 bits are only known if set in both the LHS & RHS.
 455     KnownOne &= KnownOne2;
 456     // Output known-0 are known to be clear if zero in either the LHS | RHS.
 457     KnownZero |= KnownZero2;
 458     break;
 459   case ISD::OR:
 460     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 461                              KnownOne, TLO, Depth+1))
 462       return true;
 463     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 464     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownOne & NewMask,
 465                              KnownZero2, KnownOne2, TLO, Depth+1))
 466       return true;
 467     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 468
 469     // If all of the demanded bits are known zero on one side, return the other.
 470     // These bits cannot contribute to the result of the 'or'.
 471     if ((NewMask & ~KnownOne2 & KnownZero) == (~KnownOne2 & NewMask))
 472       return TLO.CombineTo(Op, Op.getOperand(0));
 473     if ((NewMask & ~KnownOne & KnownZero2) == (~KnownOne & NewMask))
 474       return TLO.CombineTo(Op, Op.getOperand(1));
 475     // If all of the potentially set bits on one side are known to be set on
 476     // the other side, just use the 'other' side.
 477     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
 478       return TLO.CombineTo(Op, Op.getOperand(0));
 479     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
 480       return TLO.CombineTo(Op, Op.getOperand(1));
 481     // If the RHS is a constant, see if we can simplify it.
 482     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 483       return true;
 484     // If the operation can be done in a smaller type, do so.
 485     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
 486       return true;
 487
 488     // Output known-0 bits are only known if clear in both the LHS & RHS.
 489     KnownZero &= KnownZero2;
 490     // Output known-1 are known to be set if set in either the LHS | RHS.
 491     KnownOne |= KnownOne2;
 492     break;
 493   case ISD::XOR:
 494     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 495                              KnownOne, TLO, Depth+1))
 496       return true;
 497     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 498     if (SimplifyDemandedBits(Op.getOperand(0), NewMask, KnownZero2,
 499                              KnownOne2, TLO, Depth+1))
 500       return true;
 501     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 502
 503     // If all of the demanded bits are known zero on one side, return the other.
 504     // These bits cannot contribute to the result of the 'xor'.
 505     if ((KnownZero & NewMask) == NewMask)
 506       return TLO.CombineTo(Op, Op.getOperand(0));
 507     if ((KnownZero2 & NewMask) == NewMask)
 508       return TLO.CombineTo(Op, Op.getOperand(1));
 509     // If the operation can be done in a smaller type, do so.
 510     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
 511       return true;
 512
 513     // If all of the unknown bits are known to be zero on one side or the other
 514     // (but not both) turn this into an *inclusive* or.
 515     //    e.g. (A & C1)^(B & C2) -> (A & C1)|(B & C2) iff C1&C2 == 0
 516     if ((NewMask & ~KnownZero & ~KnownZero2) == 0)
 517       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::OR, dl, Op.getValueType(),
 518                                                Op.getOperand(0),
 519                                                Op.getOperand(1)));
 520
 521     // Output known-0 bits are known if clear or set in both the LHS & RHS.
 522     KnownZeroOut = (KnownZero & KnownZero2) | (KnownOne & KnownOne2);
 523     // Output known-1 are known to be set if set in only one of the LHS, RHS.
 524     KnownOneOut = (KnownZero & KnownOne2) | (KnownOne & KnownZero2);
 525
 526     // If all of the demanded bits on one side are known, and all of the set
 527     // bits on that side are also known to be set on the other side, turn this
 528     // into an AND, as we know the bits will be cleared.
 529     //    e.g. (X | C1) ^ C2 --> (X | C1) & ~C2 iff (C1&C2) == C2
 530     // NB: it is okay if more bits are known than are requested
 531     if ((NewMask & (KnownZero|KnownOne)) == NewMask) { // all known on one side
 532       if (KnownOne == KnownOne2) { // set bits are the same on both sides
 533         EVT VT = Op.getValueType();
 534         SDValue ANDC = TLO.DAG.getConstant(~KnownOne & NewMask, VT);
 535         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::AND, dl, VT,
 536                                                  Op.getOperand(0), ANDC));
 537       }
 538     }
 539
 540     // If the RHS is a constant, see if we can simplify it.
 541     // for XOR, we prefer to force bits to 1 if they will make a -1.
 542     // if we can't force bits, try to shrink constant
 543     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 544       APInt Expanded = C->getAPIntValue() | (~NewMask);
 545       // if we can expand it to have all bits set, do it
 546       if (Expanded.isAllOnesValue()) {
 547         if (Expanded != C->getAPIntValue()) {
 548           EVT VT = Op.getValueType();
 549           SDValue New = TLO.DAG.getNode(Op.getOpcode(), dl,VT, Op.getOperand(0),
 550                                           TLO.DAG.getConstant(Expanded, VT));
 551           return TLO.CombineTo(Op, New);
 552         }
 553         // if it already has all the bits set, nothing to change
 554         // but don't shrink either!
 555       } else if (TLO.ShrinkDemandedConstant(Op, NewMask)) {
 556         return true;
 557       }
 558     }
 559
 560     KnownZero = KnownZeroOut;
 561     KnownOne  = KnownOneOut;
 562     break;
 563   case ISD::SELECT:
 564     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero,
 565                              KnownOne, TLO, Depth+1))
 566       return true;
 567     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero2,
 568                              KnownOne2, TLO, Depth+1))
 569       return true;
 570     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 571     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 572
 573     // If the operands are constants, see if we can simplify them.
 574     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 575       return true;
 576
 577     // Only known if known in both the LHS and RHS.
 578     KnownOne &= KnownOne2;
 579     KnownZero &= KnownZero2;
 580     break;
 581   case ISD::SELECT_CC:
 582     if (SimplifyDemandedBits(Op.getOperand(3), NewMask, KnownZero,
 583                              KnownOne, TLO, Depth+1))
 584       return true;
 585     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero2,
 586                              KnownOne2, TLO, Depth+1))
 587       return true;
 588     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 589     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 590
 591     // If the operands are constants, see if we can simplify them.
 592     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 593       return true;
 594
 595     // Only known if known in both the LHS and RHS.
 596     KnownOne &= KnownOne2;
 597     KnownZero &= KnownZero2;
 598     break;
 599   case ISD::SHL:
 600     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 601       unsigned ShAmt = SA->getZExtValue();
 602       SDValue InOp = Op.getOperand(0);
 603
 604       // If the shift count is an invalid immediate, don't do anything.
 605       if (ShAmt >= BitWidth)
 606         break;
 607
 608       // If this is ((X >>u C1) << ShAmt), see if we can simplify this into a
 609       // single shift.  We can do this if the bottom bits (which are shifted
 610       // out) are never demanded.
 611       if (InOp.getOpcode() == ISD::SRL &&
 612           isa<ConstantSDNode>(InOp.getOperand(1))) {
 613         if (ShAmt && (NewMask & APInt::getLowBitsSet(BitWidth, ShAmt)) == 0) {
 614           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
 615           unsigned Opc = ISD::SHL;
 616           int Diff = ShAmt-C1;
 617           if (Diff < 0) {
 618             Diff = -Diff;
 619             Opc = ISD::SRL;
 620           }
 621
 622           SDValue NewSA =
 623             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
 624           EVT VT = Op.getValueType();
 625           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, dl, VT,
 626                                                    InOp.getOperand(0), NewSA));
 627         }
 628       }
 629
 630       if (SimplifyDemandedBits(InOp, NewMask.lshr(ShAmt),
 631                                KnownZero, KnownOne, TLO, Depth+1))
 632         return true;
 633
 634       // Convert (shl (anyext x, c)) to (anyext (shl x, c)) if the high bits
 635       // are not demanded. This will likely allow the anyext to be folded away.
 636       if (InOp.getNode()->getOpcode() == ISD::ANY_EXTEND) {
 637         SDValue InnerOp = InOp.getNode()->getOperand(0);
 638         EVT InnerVT = InnerOp.getValueType();
 639         unsigned InnerBits = InnerVT.getSizeInBits();
 640         if (ShAmt < InnerBits && NewMask.lshr(InnerBits) == 0 &&
 641             isTypeDesirableForOp(ISD::SHL, InnerVT)) {
 642           EVT ShTy = getShiftAmountTy(InnerVT);
 643           if (!APInt(BitWidth, ShAmt).isIntN(ShTy.getSizeInBits()))
 644             ShTy = InnerVT;
 645           SDValue NarrowShl =
 646             TLO.DAG.getNode(ISD::SHL, dl, InnerVT, InnerOp,
 647                             TLO.DAG.getConstant(ShAmt, ShTy));
 648           return
 649             TLO.CombineTo(Op,
 650                           TLO.DAG.getNode(ISD::ANY_EXTEND, dl, Op.getValueType(),
 651                                           NarrowShl));
 652         }
 653         // Repeat the SHL optimization above in cases where an extension
 654         // intervenes: (shl (anyext (shr x, c1)), c2) to
 655         // (shl (anyext x), c2-c1).  This requires that the bottom c1 bits
 656         // aren't demanded (as above) and that the shifted upper c1 bits of
 657         // x aren't demanded.
 658         if (InOp.hasOneUse() &&
 659             InnerOp.getOpcode() == ISD::SRL &&
 660             InnerOp.hasOneUse() &&
 661             isa<ConstantSDNode>(InnerOp.getOperand(1))) {
 662           uint64_t InnerShAmt = cast<ConstantSDNode>(InnerOp.getOperand(1))
 663             ->getZExtValue();
 664           if (InnerShAmt < ShAmt &&
 665               InnerShAmt < InnerBits &&
 666               NewMask.lshr(InnerBits - InnerShAmt + ShAmt) == 0 &&
 667               NewMask.trunc(ShAmt) == 0) {
 668             SDValue NewSA =
 669               TLO.DAG.getConstant(ShAmt - InnerShAmt,
 670                                   Op.getOperand(1).getValueType());
 671             EVT VT = Op.getValueType();
 672             SDValue NewExt = TLO.DAG.getNode(ISD::ANY_EXTEND, dl, VT,
 673                                              InnerOp.getOperand(0));
 674             return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, dl, VT,
 675                                                      NewExt, NewSA));
 676           }
 677         }
 678       }
 679
 680       KnownZero <<= SA->getZExtValue();
 681       KnownOne  <<= SA->getZExtValue();
 682       // low bits known zero.
 683       KnownZero |= APInt::getLowBitsSet(BitWidth, SA->getZExtValue());
 684     }
 685     break;
 686   case ISD::SRL:
 687     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 688       EVT VT = Op.getValueType();
 689       unsigned ShAmt = SA->getZExtValue();
 690       unsigned VTSize = VT.getSizeInBits();
 691       SDValue InOp = Op.getOperand(0);
 692
 693       // If the shift count is an invalid immediate, don't do anything.
 694       if (ShAmt >= BitWidth)
 695         break;
 696
 697       // If this is ((X << C1) >>u ShAmt), see if we can simplify this into a
 698       // single shift.  We can do this if the top bits (which are shifted out)
 699       // are never demanded.
 700       if (InOp.getOpcode() == ISD::SHL &&
 701           isa<ConstantSDNode>(InOp.getOperand(1))) {
 702         if (ShAmt && (NewMask & APInt::getHighBitsSet(VTSize, ShAmt)) == 0) {
 703           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
 704           unsigned Opc = ISD::SRL;
 705           int Diff = ShAmt-C1;
 706           if (Diff < 0) {
 707             Diff = -Diff;
 708             Opc = ISD::SHL;
 709           }
 710
 711           SDValue NewSA =
 712             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
 713           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, dl, VT,
 714                                                    InOp.getOperand(0), NewSA));
 715         }
 716       }
 717
 718       // Compute the new bits that are at the top now.
 719       if (SimplifyDemandedBits(InOp, (NewMask << ShAmt),
 720                                KnownZero, KnownOne, TLO, Depth+1))
 721         return true;
 722       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 723       KnownZero = KnownZero.lshr(ShAmt);
 724       KnownOne  = KnownOne.lshr(ShAmt);
 725
 726       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
 727       KnownZero |= HighBits;  // High bits known zero.
 728     }
 729     break;
 730   case ISD::SRA:
 731     // If this is an arithmetic shift right and only the low-bit is set, we can
 732     // always convert this into a logical shr, even if the shift amount is
 733     // variable.  The low bit of the shift cannot be an input sign bit unless
 734     // the shift amount is >= the size of the datatype, which is undefined.
 735     if (NewMask == 1)
 736       return TLO.CombineTo(Op,
 737                            TLO.DAG.getNode(ISD::SRL, dl, Op.getValueType(),
 738                                            Op.getOperand(0), Op.getOperand(1)));
 739
 740     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 741       EVT VT = Op.getValueType();
 742       unsigned ShAmt = SA->getZExtValue();
 743
 744       // If the shift count is an invalid immediate, don't do anything.
 745       if (ShAmt >= BitWidth)
 746         break;
 747
 748       APInt InDemandedMask = (NewMask << ShAmt);
 749
 750       // If any of the demanded bits are produced by the sign extension, we also
 751       // demand the input sign bit.
 752       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
 753       if (HighBits.intersects(NewMask))
 754         InDemandedMask |= APInt::getSignBit(VT.getScalarType().getSizeInBits());
 755
 756       if (SimplifyDemandedBits(Op.getOperand(0), InDemandedMask,
 757                                KnownZero, KnownOne, TLO, Depth+1))
 758         return true;
 759       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 760       KnownZero = KnownZero.lshr(ShAmt);
 761       KnownOne  = KnownOne.lshr(ShAmt);
 762
 763       // Handle the sign bit, adjusted to where it is now in the mask.
 764       APInt SignBit = APInt::getSignBit(BitWidth).lshr(ShAmt);
 765
 766       // If the input sign bit is known to be zero, or if none of the top bits
 767       // are demanded, turn this into an unsigned shift right.
 768       if (KnownZero.intersects(SignBit) || (HighBits & ~NewMask) == HighBits)
 769         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl, VT,
 770                                                  Op.getOperand(0),
 771                                                  Op.getOperand(1)));
 772
 773       int Log2 = NewMask.exactLogBase2();
 774       if (Log2 >= 0) {
 775         // The bit must come from the sign.
 776         SDValue NewSA =
 777           TLO.DAG.getConstant(BitWidth - 1 - Log2,
 778                               Op.getOperand(1).getValueType());
 779         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl, VT,
 780                                                  Op.getOperand(0), NewSA));
 781       }
 782
 783       if (KnownOne.intersects(SignBit))
 784         // New bits are known one.
 785         KnownOne |= HighBits;
 786     }
 787     break;
 788   case ISD::SIGN_EXTEND_INREG: {
 789     EVT ExVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
 790
 791     APInt MsbMask = APInt::getHighBitsSet(BitWidth, 1);
 792     // If we only care about the highest bit, don't bother shifting right.
 793     if (MsbMask == DemandedMask) {
 794       unsigned ShAmt = ExVT.getScalarType().getSizeInBits();
 795       SDValue InOp = Op.getOperand(0);
 796
 797       // Compute the correct shift amount type, which must be getShiftAmountTy
 798       // for scalar types after legalization.
 799       EVT ShiftAmtTy = Op.getValueType();
 800       if (TLO.LegalTypes() && !ShiftAmtTy.isVector())
 801         ShiftAmtTy = getShiftAmountTy(ShiftAmtTy);
 802
 803       SDValue ShiftAmt = TLO.DAG.getConstant(BitWidth - ShAmt, ShiftAmtTy);
 804       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, dl,
 805                                             Op.getValueType(), InOp, ShiftAmt));
 806     }
 807
 808     // Sign extension.  Compute the demanded bits in the result that are not
 809     // present in the input.
 810     APInt NewBits =
 811       APInt::getHighBitsSet(BitWidth,
 812                             BitWidth - ExVT.getScalarType().getSizeInBits());
 813
 814     // If none of the extended bits are demanded, eliminate the sextinreg.
 815     if ((NewBits & NewMask) == 0)
 816       return TLO.CombineTo(Op, Op.getOperand(0));
 817
 818     APInt InSignBit =
 819       APInt::getSignBit(ExVT.getScalarType().getSizeInBits()).zext(BitWidth);
 820     APInt InputDemandedBits =
 821       APInt::getLowBitsSet(BitWidth,
 822                            ExVT.getScalarType().getSizeInBits()) &
 823       NewMask;
 824
 825     // Since the sign extended bits are demanded, we know that the sign
 826     // bit is demanded.
 827     InputDemandedBits |= InSignBit;
 828
 829     if (SimplifyDemandedBits(Op.getOperand(0), InputDemandedBits,
 830                              KnownZero, KnownOne, TLO, Depth+1))
 831       return true;
 832     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 833
 834     // If the sign bit of the input is known set or clear, then we know the
 835     // top bits of the result.
 836
 837     // If the input sign bit is known zero, convert this into a zero extension.
 838     if (KnownZero.intersects(InSignBit))
 839       return TLO.CombineTo(Op,
 840                           TLO.DAG.getZeroExtendInReg(Op.getOperand(0),dl,ExVT));
 841
 842     if (KnownOne.intersects(InSignBit)) {    // Input sign bit known set
 843       KnownOne |= NewBits;
 844       KnownZero &= ~NewBits;
 845     } else {                       // Input sign bit unknown
 846       KnownZero &= ~NewBits;
 847       KnownOne &= ~NewBits;
 848     }
 849     break;
 850   }
 851   case ISD::ZERO_EXTEND: {
 852     unsigned OperandBitWidth =
 853       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
 854     APInt InMask = NewMask.trunc(OperandBitWidth);
 855
 856     // If none of the top bits are demanded, convert this into an any_extend.
 857     APInt NewBits =
 858       APInt::getHighBitsSet(BitWidth, BitWidth - OperandBitWidth) & NewMask;
 859     if (!NewBits.intersects(NewMask))
 860       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ANY_EXTEND, dl,
 861                                                Op.getValueType(),
 862                                                Op.getOperand(0)));
 863
 864     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
 865                              KnownZero, KnownOne, TLO, Depth+1))
 866       return true;
 867     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 868     KnownZero = KnownZero.zext(BitWidth);
 869     KnownOne = KnownOne.zext(BitWidth);
 870     KnownZero |= NewBits;
 871     break;
 872   }
 873   case ISD::SIGN_EXTEND: {
 874     EVT InVT = Op.getOperand(0).getValueType();
 875     unsigned InBits = InVT.getScalarType().getSizeInBits();
 876     APInt InMask    = APInt::getLowBitsSet(BitWidth, InBits);
 877     APInt InSignBit = APInt::getBitsSet(BitWidth, InBits - 1, InBits);
 878     APInt NewBits   = ~InMask & NewMask;
 879
 880     // If none of the top bits are demanded, convert this into an any_extend.
 881     if (NewBits == 0)
 882       return TLO.CombineTo(Op,TLO.DAG.getNode(ISD::ANY_EXTEND, dl,
 883                                               Op.getValueType(),
 884                                               Op.getOperand(0)));
 885
 886     // Since some of the sign extended bits are demanded, we know that the sign
 887     // bit is demanded.
 888     APInt InDemandedBits = InMask & NewMask;
 889     InDemandedBits |= InSignBit;
 890     InDemandedBits = InDemandedBits.trunc(InBits);
 891
 892     if (SimplifyDemandedBits(Op.getOperand(0), InDemandedBits, KnownZero,
 893                              KnownOne, TLO, Depth+1))
 894       return true;
 895     KnownZero = KnownZero.zext(BitWidth);
 896     KnownOne = KnownOne.zext(BitWidth);
 897
 898     // If the sign bit is known zero, convert this to a zero extend.
 899     if (KnownZero.intersects(InSignBit))
 900       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ZERO_EXTEND, dl,
 901                                                Op.getValueType(),
 902                                                Op.getOperand(0)));
 903
 904     // If the sign bit is known one, the top bits match.
 905     if (KnownOne.intersects(InSignBit)) {
 906       KnownOne |= NewBits;
 907       assert((KnownZero & NewBits) == 0);
 908     } else {   // Otherwise, top bits aren't known.
 909       assert((KnownOne & NewBits) == 0);
 910       assert((KnownZero & NewBits) == 0);
 911     }
 912     break;
 913   }
 914   case ISD::ANY_EXTEND: {
 915     unsigned OperandBitWidth =
 916       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
 917     APInt InMask = NewMask.trunc(OperandBitWidth);
 918     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
 919                              KnownZero, KnownOne, TLO, Depth+1))
 920       return true;
 921     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 922     KnownZero = KnownZero.zext(BitWidth);
 923     KnownOne = KnownOne.zext(BitWidth);
 924     break;
 925   }
 926   case ISD::TRUNCATE: {
 927     // Simplify the input, using demanded bit information, and compute the known
 928     // zero/one bits live out.
 929     unsigned OperandBitWidth =
 930       Op.getOperand(0).getValueType().getScalarType().getSizeInBits();
 931     APInt TruncMask = NewMask.zext(OperandBitWidth);
 932     if (SimplifyDemandedBits(Op.getOperand(0), TruncMask,
 933                              KnownZero, KnownOne, TLO, Depth+1))
 934       return true;
 935     KnownZero = KnownZero.trunc(BitWidth);
 936     KnownOne = KnownOne.trunc(BitWidth);
 937
 938     // If the input is only used by this truncate, see if we can shrink it based
 939     // on the known demanded bits.
 940     if (Op.getOperand(0).getNode()->hasOneUse()) {
 941       SDValue In = Op.getOperand(0);
 942       switch (In.getOpcode()) {
 943       default: break;
 944       case ISD::SRL:
 945         // Shrink SRL by a constant if none of the high bits shifted in are
 946         // demanded.
 947         if (TLO.LegalTypes() &&
 948             !isTypeDesirableForOp(ISD::SRL, Op.getValueType()))
 949           // Do not turn (vt1 truncate (vt2 srl)) into (vt1 srl) if vt1 is
 950           // undesirable.
 951           break;
 952         ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(In.getOperand(1));
 953         if (!ShAmt)
 954           break;
 955         SDValue Shift = In.getOperand(1);
 956         if (TLO.LegalTypes()) {
 957           uint64_t ShVal = ShAmt->getZExtValue();
 958           Shift =
 959             TLO.DAG.getConstant(ShVal, getShiftAmountTy(Op.getValueType()));
 960         }
 961
 962         APInt HighBits = APInt::getHighBitsSet(OperandBitWidth,
 963                                                OperandBitWidth - BitWidth);
 964         HighBits = HighBits.lshr(ShAmt->getZExtValue()).trunc(BitWidth);
 965
 966         if (ShAmt->getZExtValue() < BitWidth && !(HighBits & NewMask)) {
 967           // None of the shifted in bits are needed.  Add a truncate of the
 968           // shift input, then shift it.
 969           SDValue NewTrunc = TLO.DAG.getNode(ISD::TRUNCATE, dl,
 970                                              Op.getValueType(),
 971                                              In.getOperand(0));
 972           return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl,
 973                                                    Op.getValueType(),
 974                                                    NewTrunc,
 975                                                    Shift));
 976         }
 977         break;
 978       }
 979     }
 980
 981     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 982     break;
 983   }
 984   case ISD::AssertZext: {
 985     // AssertZext demands all of the high bits, plus any of the low bits
 986     // demanded by its users.
 987     EVT VT = cast<VTSDNode>(Op.getOperand(1))->getVT();
 988     APInt InMask = APInt::getLowBitsSet(BitWidth,
 989                                         VT.getSizeInBits());
 990     if (SimplifyDemandedBits(Op.getOperand(0), ~InMask | NewMask,
 991                              KnownZero, KnownOne, TLO, Depth+1))
 992       return true;
 993     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 994
 995     KnownZero |= ~InMask & NewMask;
 996     break;
 997   }
 998   case ISD::BITCAST:
 999     // If this is an FP->Int bitcast and if the sign bit is the only
1000     // thing demanded, turn this into a FGETSIGN.
1001     if (!TLO.LegalOperations() &&
1002         !Op.getValueType().isVector() &&
1003         !Op.getOperand(0).getValueType().isVector() &&
1004         NewMask == APInt::getSignBit(Op.getValueType().getSizeInBits()) &&
1005         Op.getOperand(0).getValueType().isFloatingPoint()) {
1006       bool OpVTLegal = isOperationLegalOrCustom(ISD::FGETSIGN, Op.getValueType());
1007       bool i32Legal  = isOperationLegalOrCustom(ISD::FGETSIGN, MVT::i32);
1008       if ((OpVTLegal || i32Legal) && Op.getValueType().isSimple()) {
1009         EVT Ty = OpVTLegal ? Op.getValueType() : MVT::i32;
1010         // Make a FGETSIGN + SHL to move the sign bit into the appropriate
1011         // place.  We expect the SHL to be eliminated by other optimizations.
1012         SDValue Sign = TLO.DAG.getNode(ISD::FGETSIGN, dl, Ty, Op.getOperand(0));
1013         unsigned OpVTSizeInBits = Op.getValueType().getSizeInBits();
1014         if (!OpVTLegal && OpVTSizeInBits > 32)
1015           Sign = TLO.DAG.getNode(ISD::ZERO_EXTEND, dl, Op.getValueType(), Sign);
1016         unsigned ShVal = Op.getValueType().getSizeInBits()-1;
1017         SDValue ShAmt = TLO.DAG.getConstant(ShVal, Op.getValueType());
1018         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, dl,
1019                                                  Op.getValueType(),
1020                                                  Sign, ShAmt));
1021       }
1022     }
1023     break;
1024   case ISD::ADD:
1025   case ISD::MUL:
1026   case ISD::SUB: {
1027     // Add, Sub, and Mul don't demand any bits in positions beyond that
1028     // of the highest bit demanded of them.
1029     APInt LoMask = APInt::getLowBitsSet(BitWidth,
1030                                         BitWidth - NewMask.countLeadingZeros());
1031     if (SimplifyDemandedBits(Op.getOperand(0), LoMask, KnownZero2,
1032                              KnownOne2, TLO, Depth+1))
1033       return true;
1034     if (SimplifyDemandedBits(Op.getOperand(1), LoMask, KnownZero2,
1035                              KnownOne2, TLO, Depth+1))
1036       return true;
1037     // See if the operation should be performed at a smaller bit width.
1038     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
1039       return true;
1040   }
1041   // FALL THROUGH
1042   default:
1043     // Just use ComputeMaskedBits to compute output bits.
1044     TLO.DAG.ComputeMaskedBits(Op, KnownZero, KnownOne, Depth);
1045     break;
1046   }
1047
1048   // If we know the value of all of the demanded bits, return this as a
1049   // constant.
1050   if ((NewMask & (KnownZero|KnownOne)) == NewMask)
1051     return TLO.CombineTo(Op, TLO.DAG.getConstant(KnownOne, Op.getValueType()));
1052
1053   return false;
1054 }
1055
1056 /// computeMaskedBitsForTargetNode - Determine which of the bits specified
1057 /// in Mask are known to be either zero or one and return them in the
1058 /// KnownZero/KnownOne bitsets.
1059 void TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
1060                                                     APInt &KnownZero,
1061                                                     APInt &KnownOne,
1062                                                     const SelectionDAG &DAG,
1063                                                     unsigned Depth) const {
1064   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1065           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1066           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1067           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1068          "Should use MaskedValueIsZero if you don't know whether Op"
1069          " is a target node!");
1070   KnownZero = KnownOne = APInt(KnownOne.getBitWidth(), 0);
1071 }
1072
1073 /// ComputeNumSignBitsForTargetNode - This method can be implemented by
1074 /// targets that want to expose additional information about sign bits to the
1075 /// DAG Combiner.
1076 unsigned TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
1077                                                          unsigned Depth) const {
1078   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1079           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1080           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1081           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1082          "Should use ComputeNumSignBits if you don't know whether Op"
1083          " is a target node!");
1084   return 1;
1085 }
1086
1087 /// ValueHasExactlyOneBitSet - Test if the given value is known to have exactly
1088 /// one bit set. This differs from ComputeMaskedBits in that it doesn't need to
1089 /// determine which bit is set.
1090 ///
1091 static bool ValueHasExactlyOneBitSet(SDValue Val, const SelectionDAG &DAG) {
1092   // A left-shift of a constant one will have exactly one bit set, because
1093   // shifting the bit off the end is undefined.
1094   if (Val.getOpcode() == ISD::SHL)
1095     if (ConstantSDNode *C =
1096          dyn_cast<ConstantSDNode>(Val.getNode()->getOperand(0)))
1097       if (C->getAPIntValue() == 1)
1098         return true;
1099
1100   // Similarly, a right-shift of a constant sign-bit will have exactly
1101   // one bit set.
1102   if (Val.getOpcode() == ISD::SRL)
1103     if (ConstantSDNode *C =
1104          dyn_cast<ConstantSDNode>(Val.getNode()->getOperand(0)))
1105       if (C->getAPIntValue().isSignBit())
1106         return true;
1107
1108   // More could be done here, though the above checks are enough
1109   // to handle some common cases.
1110
1111   // Fall back to ComputeMaskedBits to catch other known cases.
1112   EVT OpVT = Val.getValueType();
1113   unsigned BitWidth = OpVT.getScalarType().getSizeInBits();
1114   APInt KnownZero, KnownOne;
1115   DAG.ComputeMaskedBits(Val, KnownZero, KnownOne);
1116   return (KnownZero.countPopulation() == BitWidth - 1) &&
1117          (KnownOne.countPopulation() == 1);
1118 }
1119
1120 bool TargetLowering::isConstTrueVal(const SDNode *N) const {
1121   if (!N)
1122     return false;
1123
1124   bool IsVec = false;
1125   const ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N);
1126   if (!CN) {
1127     const BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N);
1128     if (!BV)
1129       return false;
1130
1131     IsVec = true;
1132     CN = BV->getConstantSplatValue();
1133   }
1134
1135   switch (getBooleanContents(IsVec)) {
1136   case UndefinedBooleanContent:
1137     return CN->getAPIntValue()[0];
1138   case ZeroOrOneBooleanContent:
1139     return CN->isOne();
1140   case ZeroOrNegativeOneBooleanContent:
1141     return CN->isAllOnesValue();
1142   }
1143
1144   llvm_unreachable("Invalid boolean contents");
1145 }
1146
1147 bool TargetLowering::isConstFalseVal(const SDNode *N) const {
1148   if (!N)
1149     return false;
1150
1151   bool IsVec = false;
1152   const ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N);
1153   if (!CN) {
1154     const BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N);
1155     if (!BV)
1156       return false;
1157
1158     IsVec = true;
1159     CN = BV->getConstantSplatValue();
1160   }
1161
1162   if (getBooleanContents(IsVec) == UndefinedBooleanContent)
1163     return !CN->getAPIntValue()[0];
1164
1165   return CN->isNullValue();
1166 }
1167
1168 /// SimplifySetCC - Try to simplify a setcc built with the specified operands
1169 /// and cc. If it is unable to simplify it, return a null SDValue.
1170 SDValue
1171 TargetLowering::SimplifySetCC(EVT VT, SDValue N0, SDValue N1,
1172                               ISD::CondCode Cond, bool foldBooleans,
1173                               DAGCombinerInfo &DCI, SDLoc dl) const {
1174   SelectionDAG &DAG = DCI.DAG;
1175
1176   // These setcc operations always fold.
1177   switch (Cond) {
1178   default: break;
1179   case ISD::SETFALSE:
1180   case ISD::SETFALSE2: return DAG.getConstant(0, VT);
1181   case ISD::SETTRUE:
1182   case ISD::SETTRUE2: {
1183     TargetLowering::BooleanContent Cnt = getBooleanContents(VT.isVector());
1184     return DAG.getConstant(
1185         Cnt == TargetLowering::ZeroOrNegativeOneBooleanContent ? -1ULL : 1, VT);
1186   }
1187   }
1188
1189   // Ensure that the constant occurs on the RHS, and fold constant
1190   // comparisons.
1191   ISD::CondCode SwappedCC = ISD::getSetCCSwappedOperands(Cond);
1192   if (isa<ConstantSDNode>(N0.getNode()) &&
1193       (DCI.isBeforeLegalizeOps() ||
1194        isCondCodeLegal(SwappedCC, N0.getSimpleValueType())))
1195     return DAG.getSetCC(dl, VT, N1, N0, SwappedCC);
1196
1197   if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode())) {
1198     const APInt &C1 = N1C->getAPIntValue();
1199
1200     // If the LHS is '(srl (ctlz x), 5)', the RHS is 0/1, and this is an
1201     // equality comparison, then we're just comparing whether X itself is
1202     // zero.
1203     if (N0.getOpcode() == ISD::SRL && (C1 == 0 || C1 == 1) &&
1204         N0.getOperand(0).getOpcode() == ISD::CTLZ &&
1205         N0.getOperand(1).getOpcode() == ISD::Constant) {
1206       const APInt &ShAmt
1207         = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
1208       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1209           ShAmt == Log2_32(N0.getValueType().getSizeInBits())) {
1210         if ((C1 == 0) == (Cond == ISD::SETEQ)) {
1211           // (srl (ctlz x), 5) == 0  -> X != 0
1212           // (srl (ctlz x), 5) != 1  -> X != 0
1213           Cond = ISD::SETNE;
1214         } else {
1215           // (srl (ctlz x), 5) != 0  -> X == 0
1216           // (srl (ctlz x), 5) == 1  -> X == 0
1217           Cond = ISD::SETEQ;
1218         }
1219         SDValue Zero = DAG.getConstant(0, N0.getValueType());
1220         return DAG.getSetCC(dl, VT, N0.getOperand(0).getOperand(0),
1221                             Zero, Cond);
1222       }
1223     }
1224
1225     SDValue CTPOP = N0;
1226     // Look through truncs that don't change the value of a ctpop.
1227     if (N0.hasOneUse() && N0.getOpcode() == ISD::TRUNCATE)
1228       CTPOP = N0.getOperand(0);
1229
1230     if (CTPOP.hasOneUse() && CTPOP.getOpcode() == ISD::CTPOP &&
1231         (N0 == CTPOP || N0.getValueType().getSizeInBits() >
1232                         Log2_32_Ceil(CTPOP.getValueType().getSizeInBits()))) {
1233       EVT CTVT = CTPOP.getValueType();
1234       SDValue CTOp = CTPOP.getOperand(0);
1235
1236       // (ctpop x) u< 2 -> (x & x-1) == 0
1237       // (ctpop x) u> 1 -> (x & x-1) != 0
1238       if ((Cond == ISD::SETULT && C1 == 2) || (Cond == ISD::SETUGT && C1 == 1)){
1239         SDValue Sub = DAG.getNode(ISD::SUB, dl, CTVT, CTOp,
1240                                   DAG.getConstant(1, CTVT));
1241         SDValue And = DAG.getNode(ISD::AND, dl, CTVT, CTOp, Sub);
1242         ISD::CondCode CC = Cond == ISD::SETULT ? ISD::SETEQ : ISD::SETNE;
1243         return DAG.getSetCC(dl, VT, And, DAG.getConstant(0, CTVT), CC);
1244       }
1245
1246       // TODO: (ctpop x) == 1 -> x && (x & x-1) == 0 iff ctpop is illegal.
1247     }
1248
1249     // (zext x) == C --> x == (trunc C)
1250     if (DCI.isBeforeLegalize() && N0->hasOneUse() &&
1251         (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1252       unsigned MinBits = N0.getValueSizeInBits();
1253       SDValue PreZExt;
1254       if (N0->getOpcode() == ISD::ZERO_EXTEND) {
1255         // ZExt
1256         MinBits = N0->getOperand(0).getValueSizeInBits();
1257         PreZExt = N0->getOperand(0);
1258       } else if (N0->getOpcode() == ISD::AND) {
1259         // DAGCombine turns costly ZExts into ANDs
1260         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0->getOperand(1)))
1261           if ((C->getAPIntValue()+1).isPowerOf2()) {
1262             MinBits = C->getAPIntValue().countTrailingOnes();
1263             PreZExt = N0->getOperand(0);
1264           }
1265       } else if (LoadSDNode *LN0 = dyn_cast<LoadSDNode>(N0)) {
1266         // ZEXTLOAD
1267         if (LN0->getExtensionType() == ISD::ZEXTLOAD) {
1268           MinBits = LN0->getMemoryVT().getSizeInBits();
1269           PreZExt = N0;
1270         }
1271       }
1272
1273       // Make sure we're not losing bits from the constant.
1274       if (MinBits > 0 &&
1275           MinBits < C1.getBitWidth() && MinBits >= C1.getActiveBits()) {
1276         EVT MinVT = EVT::getIntegerVT(*DAG.getContext(), MinBits);
1277         if (isTypeDesirableForOp(ISD::SETCC, MinVT)) {
1278           // Will get folded away.
1279           SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, MinVT, PreZExt);
1280           SDValue C = DAG.getConstant(C1.trunc(MinBits), MinVT);
1281           return DAG.getSetCC(dl, VT, Trunc, C, Cond);
1282         }
1283       }
1284     }
1285
1286     // If the LHS is '(and load, const)', the RHS is 0,
1287     // the test is for equality or unsigned, and all 1 bits of the const are
1288     // in the same partial word, see if we can shorten the load.
1289     if (DCI.isBeforeLegalize() &&
1290         !ISD::isSignedIntSetCC(Cond) &&
1291         N0.getOpcode() == ISD::AND && C1 == 0 &&
1292         N0.getNode()->hasOneUse() &&
1293         isa<LoadSDNode>(N0.getOperand(0)) &&
1294         N0.getOperand(0).getNode()->hasOneUse() &&
1295         isa<ConstantSDNode>(N0.getOperand(1))) {
1296       LoadSDNode *Lod = cast<LoadSDNode>(N0.getOperand(0));
1297       APInt bestMask;
1298       unsigned bestWidth = 0, bestOffset = 0;
1299       if (!Lod->isVolatile() && Lod->isUnindexed()) {
1300         unsigned origWidth = N0.getValueType().getSizeInBits();
1301         unsigned maskWidth = origWidth;
1302         // We can narrow (e.g.) 16-bit extending loads on 32-bit target to
1303         // 8 bits, but have to be careful...
1304         if (Lod->getExtensionType() != ISD::NON_EXTLOAD)
1305           origWidth = Lod->getMemoryVT().getSizeInBits();
1306         const APInt &Mask =
1307           cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
1308         for (unsigned width = origWidth / 2; width>=8; width /= 2) {
1309           APInt newMask = APInt::getLowBitsSet(maskWidth, width);
1310           for (unsigned offset=0; offset<origWidth/width; offset++) {
1311             if ((newMask & Mask) == Mask) {
1312               if (!getDataLayout()->isLittleEndian())
1313                 bestOffset = (origWidth/width - offset - 1) * (width/8);
1314               else
1315                 bestOffset = (uint64_t)offset * (width/8);
1316               bestMask = Mask.lshr(offset * (width/8) * 8);
1317               bestWidth = width;
1318               break;
1319             }
1320             newMask = newMask << width;
1321           }
1322         }
1323       }
1324       if (bestWidth) {
1325         EVT newVT = EVT::getIntegerVT(*DAG.getContext(), bestWidth);
1326         if (newVT.isRound()) {
1327           EVT PtrType = Lod->getOperand(1).getValueType();
1328           SDValue Ptr = Lod->getBasePtr();
1329           if (bestOffset != 0)
1330             Ptr = DAG.getNode(ISD::ADD, dl, PtrType, Lod->getBasePtr(),
1331                               DAG.getConstant(bestOffset, PtrType));
1332           unsigned NewAlign = MinAlign(Lod->getAlignment(), bestOffset);
1333           SDValue NewLoad = DAG.getLoad(newVT, dl, Lod->getChain(), Ptr,
1334                                 Lod->getPointerInfo().getWithOffset(bestOffset),
1335                                         false, false, false, NewAlign);
1336           return DAG.getSetCC(dl, VT,
1337                               DAG.getNode(ISD::AND, dl, newVT, NewLoad,
1338                                       DAG.getConstant(bestMask.trunc(bestWidth),
1339                                                       newVT)),
1340                               DAG.getConstant(0LL, newVT), Cond);
1341         }
1342       }
1343     }
1344
1345     // If the LHS is a ZERO_EXTEND, perform the comparison on the input.
1346     if (N0.getOpcode() == ISD::ZERO_EXTEND) {
1347       unsigned InSize = N0.getOperand(0).getValueType().getSizeInBits();
1348
1349       // If the comparison constant has bits in the upper part, the
1350       // zero-extended value could never match.
1351       if (C1.intersects(APInt::getHighBitsSet(C1.getBitWidth(),
1352                                               C1.getBitWidth() - InSize))) {
1353         switch (Cond) {
1354         case ISD::SETUGT:
1355         case ISD::SETUGE:
1356         case ISD::SETEQ: return DAG.getConstant(0, VT);
1357         case ISD::SETULT:
1358         case ISD::SETULE:
1359         case ISD::SETNE: return DAG.getConstant(1, VT);
1360         case ISD::SETGT:
1361         case ISD::SETGE:
1362           // True if the sign bit of C1 is set.
1363           return DAG.getConstant(C1.isNegative(), VT);
1364         case ISD::SETLT:
1365         case ISD::SETLE:
1366           // True if the sign bit of C1 isn't set.
1367           return DAG.getConstant(C1.isNonNegative(), VT);
1368         default:
1369           break;
1370         }
1371       }
1372
1373       // Otherwise, we can perform the comparison with the low bits.
1374       switch (Cond) {
1375       case ISD::SETEQ:
1376       case ISD::SETNE:
1377       case ISD::SETUGT:
1378       case ISD::SETUGE:
1379       case ISD::SETULT:
1380       case ISD::SETULE: {
1381         EVT newVT = N0.getOperand(0).getValueType();
1382         if (DCI.isBeforeLegalizeOps() ||
1383             (isOperationLegal(ISD::SETCC, newVT) &&
1384              getCondCodeAction(Cond, newVT.getSimpleVT())==Legal))
1385           return DAG.getSetCC(dl, VT, N0.getOperand(0),
1386                               DAG.getConstant(C1.trunc(InSize), newVT),
1387                               Cond);
1388         break;
1389       }
1390       default:
1391         break;   // todo, be more careful with signed comparisons
1392       }
1393     } else if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
1394                (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1395       EVT ExtSrcTy = cast<VTSDNode>(N0.getOperand(1))->getVT();
1396       unsigned ExtSrcTyBits = ExtSrcTy.getSizeInBits();
1397       EVT ExtDstTy = N0.getValueType();
1398       unsigned ExtDstTyBits = ExtDstTy.getSizeInBits();
1399
1400       // If the constant doesn't fit into the number of bits for the source of
1401       // the sign extension, it is impossible for both sides to be equal.
1402       if (C1.getMinSignedBits() > ExtSrcTyBits)
1403         return DAG.getConstant(Cond == ISD::SETNE, VT);
1404
1405       SDValue ZextOp;
1406       EVT Op0Ty = N0.getOperand(0).getValueType();
1407       if (Op0Ty == ExtSrcTy) {
1408         ZextOp = N0.getOperand(0);
1409       } else {
1410         APInt Imm = APInt::getLowBitsSet(ExtDstTyBits, ExtSrcTyBits);
1411         ZextOp = DAG.getNode(ISD::AND, dl, Op0Ty, N0.getOperand(0),
1412                               DAG.getConstant(Imm, Op0Ty));
1413       }
1414       if (!DCI.isCalledByLegalizer())
1415         DCI.AddToWorklist(ZextOp.getNode());
1416       // Otherwise, make this a use of a zext.
1417       return DAG.getSetCC(dl, VT, ZextOp,
1418                           DAG.getConstant(C1 & APInt::getLowBitsSet(
1419                                                               ExtDstTyBits,
1420                                                               ExtSrcTyBits),
1421                                           ExtDstTy),
1422                           Cond);
1423     } else if ((N1C->isNullValue() || N1C->getAPIntValue() == 1) &&
1424                 (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1425       // SETCC (SETCC), [0|1], [EQ|NE]  -> SETCC
1426       if (N0.getOpcode() == ISD::SETCC &&
1427           isTypeLegal(VT) && VT.bitsLE(N0.getValueType())) {
1428         bool TrueWhenTrue = (Cond == ISD::SETEQ) ^ (N1C->getAPIntValue() != 1);
1429         if (TrueWhenTrue)
1430           return DAG.getNode(ISD::TRUNCATE, dl, VT, N0);
1431         // Invert the condition.
1432         ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
1433         CC = ISD::getSetCCInverse(CC,
1434                                   N0.getOperand(0).getValueType().isInteger());
1435         if (DCI.isBeforeLegalizeOps() ||
1436             isCondCodeLegal(CC, N0.getOperand(0).getSimpleValueType()))
1437           return DAG.getSetCC(dl, VT, N0.getOperand(0), N0.getOperand(1), CC);
1438       }
1439
1440       if ((N0.getOpcode() == ISD::XOR ||
1441            (N0.getOpcode() == ISD::AND &&
1442             N0.getOperand(0).getOpcode() == ISD::XOR &&
1443             N0.getOperand(1) == N0.getOperand(0).getOperand(1))) &&
1444           isa<ConstantSDNode>(N0.getOperand(1)) &&
1445           cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue() == 1) {
1446         // If this is (X^1) == 0/1, swap the RHS and eliminate the xor.  We
1447         // can only do this if the top bits are known zero.
1448         unsigned BitWidth = N0.getValueSizeInBits();
1449         if (DAG.MaskedValueIsZero(N0,
1450                                   APInt::getHighBitsSet(BitWidth,
1451                                                         BitWidth-1))) {
1452           // Okay, get the un-inverted input value.
1453           SDValue Val;
1454           if (N0.getOpcode() == ISD::XOR)
1455             Val = N0.getOperand(0);
1456           else {
1457             assert(N0.getOpcode() == ISD::AND &&
1458                     N0.getOperand(0).getOpcode() == ISD::XOR);
1459             // ((X^1)&1)^1 -> X & 1
1460             Val = DAG.getNode(ISD::AND, dl, N0.getValueType(),
1461                               N0.getOperand(0).getOperand(0),
1462                               N0.getOperand(1));
1463           }
1464
1465           return DAG.getSetCC(dl, VT, Val, N1,
1466                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1467         }
1468       } else if (N1C->getAPIntValue() == 1 &&
1469                  (VT == MVT::i1 ||
1470                   getBooleanContents(false) == ZeroOrOneBooleanContent)) {
1471         SDValue Op0 = N0;
1472         if (Op0.getOpcode() == ISD::TRUNCATE)
1473           Op0 = Op0.getOperand(0);
1474
1475         if ((Op0.getOpcode() == ISD::XOR) &&
1476             Op0.getOperand(0).getOpcode() == ISD::SETCC &&
1477             Op0.getOperand(1).getOpcode() == ISD::SETCC) {
1478           // (xor (setcc), (setcc)) == / != 1 -> (setcc) != / == (setcc)
1479           Cond = (Cond == ISD::SETEQ) ? ISD::SETNE : ISD::SETEQ;
1480           return DAG.getSetCC(dl, VT, Op0.getOperand(0), Op0.getOperand(1),
1481                               Cond);
1482         }
1483         if (Op0.getOpcode() == ISD::AND &&
1484             isa<ConstantSDNode>(Op0.getOperand(1)) &&
1485             cast<ConstantSDNode>(Op0.getOperand(1))->getAPIntValue() == 1) {
1486           // If this is (X&1) == / != 1, normalize it to (X&1) != / == 0.
1487           if (Op0.getValueType().bitsGT(VT))
1488             Op0 = DAG.getNode(ISD::AND, dl, VT,
1489                           DAG.getNode(ISD::TRUNCATE, dl, VT, Op0.getOperand(0)),
1490                           DAG.getConstant(1, VT));
1491           else if (Op0.getValueType().bitsLT(VT))
1492             Op0 = DAG.getNode(ISD::AND, dl, VT,
1493                         DAG.getNode(ISD::ANY_EXTEND, dl, VT, Op0.getOperand(0)),
1494                         DAG.getConstant(1, VT));
1495
1496           return DAG.getSetCC(dl, VT, Op0,
1497                               DAG.getConstant(0, Op0.getValueType()),
1498                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1499         }
1500         if (Op0.getOpcode() == ISD::AssertZext &&
1501             cast<VTSDNode>(Op0.getOperand(1))->getVT() == MVT::i1)
1502           return DAG.getSetCC(dl, VT, Op0,
1503                               DAG.getConstant(0, Op0.getValueType()),
1504                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1505       }
1506     }
1507
1508     APInt MinVal, MaxVal;
1509     unsigned OperandBitSize = N1C->getValueType(0).getSizeInBits();
1510     if (ISD::isSignedIntSetCC(Cond)) {
1511       MinVal = APInt::getSignedMinValue(OperandBitSize);
1512       MaxVal = APInt::getSignedMaxValue(OperandBitSize);
1513     } else {
1514       MinVal = APInt::getMinValue(OperandBitSize);
1515       MaxVal = APInt::getMaxValue(OperandBitSize);
1516     }
1517
1518     // Canonicalize GE/LE comparisons to use GT/LT comparisons.
1519     if (Cond == ISD::SETGE || Cond == ISD::SETUGE) {
1520       if (C1 == MinVal) return DAG.getConstant(1, VT);   // X >= MIN --> true
1521       // X >= C0 --> X > (C0 - 1)
1522       APInt C = C1 - 1;
1523       ISD::CondCode NewCC = (Cond == ISD::SETGE) ? ISD::SETGT : ISD::SETUGT;
1524       if ((DCI.isBeforeLegalizeOps() ||
1525            isCondCodeLegal(NewCC, VT.getSimpleVT())) &&
1526           (!N1C->isOpaque() || (N1C->isOpaque() && C.getBitWidth() <= 64 &&
1527                                 isLegalICmpImmediate(C.getSExtValue())))) {
1528         return DAG.getSetCC(dl, VT, N0,
1529                             DAG.getConstant(C, N1.getValueType()),
1530                             NewCC);
1531       }
1532     }
1533
1534     if (Cond == ISD::SETLE || Cond == ISD::SETULE) {
1535       if (C1 == MaxVal) return DAG.getConstant(1, VT);   // X <= MAX --> true
1536       // X <= C0 --> X < (C0 + 1)
1537       APInt C = C1 + 1;
1538       ISD::CondCode NewCC = (Cond == ISD::SETLE) ? ISD::SETLT : ISD::SETULT;
1539       if ((DCI.isBeforeLegalizeOps() ||
1540            isCondCodeLegal(NewCC, VT.getSimpleVT())) &&
1541           (!N1C->isOpaque() || (N1C->isOpaque() && C.getBitWidth() <= 64 &&
1542                                 isLegalICmpImmediate(C.getSExtValue())))) {
1543         return DAG.getSetCC(dl, VT, N0,
1544                             DAG.getConstant(C, N1.getValueType()),
1545                             NewCC);
1546       }
1547     }
1548
1549     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal)
1550       return DAG.getConstant(0, VT);      // X < MIN --> false
1551     if ((Cond == ISD::SETGE || Cond == ISD::SETUGE) && C1 == MinVal)
1552       return DAG.getConstant(1, VT);      // X >= MIN --> true
1553     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal)
1554       return DAG.getConstant(0, VT);      // X > MAX --> false
1555     if ((Cond == ISD::SETLE || Cond == ISD::SETULE) && C1 == MaxVal)
1556       return DAG.getConstant(1, VT);      // X <= MAX --> true
1557
1558     // Canonicalize setgt X, Min --> setne X, Min
1559     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MinVal)
1560       return DAG.getSetCC(dl, VT, N0, N1, ISD::SETNE);
1561     // Canonicalize setlt X, Max --> setne X, Max
1562     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MaxVal)
1563       return DAG.getSetCC(dl, VT, N0, N1, ISD::SETNE);
1564
1565     // If we have setult X, 1, turn it into seteq X, 0
1566     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal+1)
1567       return DAG.getSetCC(dl, VT, N0,
1568                           DAG.getConstant(MinVal, N0.getValueType()),
1569                           ISD::SETEQ);
1570     // If we have setugt X, Max-1, turn it into seteq X, Max
1571     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal-1)
1572       return DAG.getSetCC(dl, VT, N0,
1573                           DAG.getConstant(MaxVal, N0.getValueType()),
1574                           ISD::SETEQ);
1575
1576     // If we have "setcc X, C0", check to see if we can shrink the immediate
1577     // by changing cc.
1578
1579     // SETUGT X, SINTMAX  -> SETLT X, 0
1580     if (Cond == ISD::SETUGT &&
1581         C1 == APInt::getSignedMaxValue(OperandBitSize))
1582       return DAG.getSetCC(dl, VT, N0,
1583                           DAG.getConstant(0, N1.getValueType()),
1584                           ISD::SETLT);
1585
1586     // SETULT X, SINTMIN  -> SETGT X, -1
1587     if (Cond == ISD::SETULT &&
1588         C1 == APInt::getSignedMinValue(OperandBitSize)) {
1589       SDValue ConstMinusOne =
1590           DAG.getConstant(APInt::getAllOnesValue(OperandBitSize),
1591                           N1.getValueType());
1592       return DAG.getSetCC(dl, VT, N0, ConstMinusOne, ISD::SETGT);
1593     }
1594
1595     // Fold bit comparisons when we can.
1596     if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1597         (VT == N0.getValueType() ||
1598          (isTypeLegal(VT) && VT.bitsLE(N0.getValueType()))) &&
1599         N0.getOpcode() == ISD::AND)
1600       if (ConstantSDNode *AndRHS =
1601                   dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1602         EVT ShiftTy = DCI.isBeforeLegalize() ?
1603           getPointerTy() : getShiftAmountTy(N0.getValueType());
1604         if (Cond == ISD::SETNE && C1 == 0) {// (X & 8) != 0  -->  (X & 8) >> 3
1605           // Perform the xform if the AND RHS is a single bit.
1606           if (AndRHS->getAPIntValue().isPowerOf2()) {
1607             return DAG.getNode(ISD::TRUNCATE, dl, VT,
1608                               DAG.getNode(ISD::SRL, dl, N0.getValueType(), N0,
1609                    DAG.getConstant(AndRHS->getAPIntValue().logBase2(), ShiftTy)));
1610           }
1611         } else if (Cond == ISD::SETEQ && C1 == AndRHS->getAPIntValue()) {
1612           // (X & 8) == 8  -->  (X & 8) >> 3
1613           // Perform the xform if C1 is a single bit.
1614           if (C1.isPowerOf2()) {
1615             return DAG.getNode(ISD::TRUNCATE, dl, VT,
1616                                DAG.getNode(ISD::SRL, dl, N0.getValueType(), N0,
1617                                       DAG.getConstant(C1.logBase2(), ShiftTy)));
1618           }
1619         }
1620       }
1621
1622     if (C1.getMinSignedBits() <= 64 &&
1623         !isLegalICmpImmediate(C1.getSExtValue())) {
1624       // (X & -256) == 256 -> (X >> 8) == 1
1625       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1626           N0.getOpcode() == ISD::AND && N0.hasOneUse()) {
1627         if (ConstantSDNode *AndRHS =
1628             dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1629           const APInt &AndRHSC = AndRHS->getAPIntValue();
1630           if ((-AndRHSC).isPowerOf2() && (AndRHSC & C1) == C1) {
1631             unsigned ShiftBits = AndRHSC.countTrailingZeros();
1632             EVT ShiftTy = DCI.isBeforeLegalize() ?
1633               getPointerTy() : getShiftAmountTy(N0.getValueType());
1634             EVT CmpTy = N0.getValueType();
1635             SDValue Shift = DAG.getNode(ISD::SRL, dl, CmpTy, N0.getOperand(0),
1636                                         DAG.getConstant(ShiftBits, ShiftTy));
1637             SDValue CmpRHS = DAG.getConstant(C1.lshr(ShiftBits), CmpTy);
1638             return DAG.getSetCC(dl, VT, Shift, CmpRHS, Cond);
1639           }
1640         }
1641       } else if (Cond == ISD::SETULT || Cond == ISD::SETUGE ||
1642                  Cond == ISD::SETULE || Cond == ISD::SETUGT) {
1643         bool AdjOne = (Cond == ISD::SETULE || Cond == ISD::SETUGT);
1644         // X <  0x100000000 -> (X >> 32) <  1
1645         // X >= 0x100000000 -> (X >> 32) >= 1
1646         // X <= 0x0ffffffff -> (X >> 32) <  1
1647         // X >  0x0ffffffff -> (X >> 32) >= 1
1648         unsigned ShiftBits;
1649         APInt NewC = C1;
1650         ISD::CondCode NewCond = Cond;
1651         if (AdjOne) {
1652           ShiftBits = C1.countTrailingOnes();
1653           NewC = NewC + 1;
1654           NewCond = (Cond == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1655         } else {
1656           ShiftBits = C1.countTrailingZeros();
1657         }
1658         NewC = NewC.lshr(ShiftBits);
1659         if (ShiftBits && isLegalICmpImmediate(NewC.getSExtValue())) {
1660           EVT ShiftTy = DCI.isBeforeLegalize() ?
1661             getPointerTy() : getShiftAmountTy(N0.getValueType());
1662           EVT CmpTy = N0.getValueType();
1663           SDValue Shift = DAG.getNode(ISD::SRL, dl, CmpTy, N0,
1664                                       DAG.getConstant(ShiftBits, ShiftTy));
1665           SDValue CmpRHS = DAG.getConstant(NewC, CmpTy);
1666           return DAG.getSetCC(dl, VT, Shift, CmpRHS, NewCond);
1667         }
1668       }
1669     }
1670   }
1671
1672   if (isa<ConstantFPSDNode>(N0.getNode())) {
1673     // Constant fold or commute setcc.
1674     SDValue O = DAG.FoldSetCC(VT, N0, N1, Cond, dl);
1675     if (O.getNode()) return O;
1676   } else if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1.getNode())) {
1677     // If the RHS of an FP comparison is a constant, simplify it away in
1678     // some cases.
1679     if (CFP->getValueAPF().isNaN()) {
1680       // If an operand is known to be a nan, we can fold it.
1681       switch (ISD::getUnorderedFlavor(Cond)) {
1682       default: llvm_unreachable("Unknown flavor!");
1683       case 0:  // Known false.
1684         return DAG.getConstant(0, VT);
1685       case 1:  // Known true.
1686         return DAG.getConstant(1, VT);
1687       case 2:  // Undefined.
1688         return DAG.getUNDEF(VT);
1689       }
1690     }
1691
1692     // Otherwise, we know the RHS is not a NaN.  Simplify the node to drop the
1693     // constant if knowing that the operand is non-nan is enough.  We prefer to
1694     // have SETO(x,x) instead of SETO(x, 0.0) because this avoids having to
1695     // materialize 0.0.
1696     if (Cond == ISD::SETO || Cond == ISD::SETUO)
1697       return DAG.getSetCC(dl, VT, N0, N0, Cond);
1698
1699     // If the condition is not legal, see if we can find an equivalent one
1700     // which is legal.
1701     if (!isCondCodeLegal(Cond, N0.getSimpleValueType())) {
1702       // If the comparison was an awkward floating-point == or != and one of
1703       // the comparison operands is infinity or negative infinity, convert the
1704       // condition to a less-awkward <= or >=.
1705       if (CFP->getValueAPF().isInfinity()) {
1706         if (CFP->getValueAPF().isNegative()) {
1707           if (Cond == ISD::SETOEQ &&
1708               isCondCodeLegal(ISD::SETOLE, N0.getSimpleValueType()))
1709             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOLE);
1710           if (Cond == ISD::SETUEQ &&
1711               isCondCodeLegal(ISD::SETOLE, N0.getSimpleValueType()))
1712             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETULE);
1713           if (Cond == ISD::SETUNE &&
1714               isCondCodeLegal(ISD::SETUGT, N0.getSimpleValueType()))
1715             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETUGT);
1716           if (Cond == ISD::SETONE &&
1717               isCondCodeLegal(ISD::SETUGT, N0.getSimpleValueType()))
1718             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOGT);
1719         } else {
1720           if (Cond == ISD::SETOEQ &&
1721               isCondCodeLegal(ISD::SETOGE, N0.getSimpleValueType()))
1722             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOGE);
1723           if (Cond == ISD::SETUEQ &&
1724               isCondCodeLegal(ISD::SETOGE, N0.getSimpleValueType()))
1725             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETUGE);
1726           if (Cond == ISD::SETUNE &&
1727               isCondCodeLegal(ISD::SETULT, N0.getSimpleValueType()))
1728             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETULT);
1729           if (Cond == ISD::SETONE &&
1730               isCondCodeLegal(ISD::SETULT, N0.getSimpleValueType()))
1731             return DAG.getSetCC(dl, VT, N0, N1, ISD::SETOLT);
1732         }
1733       }
1734     }
1735   }
1736
1737   if (N0 == N1) {
1738     // The sext(setcc()) => setcc() optimization relies on the appropriate
1739     // constant being emitted.
1740     uint64_t EqVal = 0;
1741     switch (getBooleanContents(N0.getValueType().isVector())) {
1742     case UndefinedBooleanContent:
1743     case ZeroOrOneBooleanContent:
1744       EqVal = ISD::isTrueWhenEqual(Cond);
1745       break;
1746     case ZeroOrNegativeOneBooleanContent:
1747       EqVal = ISD::isTrueWhenEqual(Cond) ? -1 : 0;
1748       break;
1749     }
1750
1751     // We can always fold X == X for integer setcc's.
1752     if (N0.getValueType().isInteger()) {
1753       return DAG.getConstant(EqVal, VT);
1754     }
1755     unsigned UOF = ISD::getUnorderedFlavor(Cond);
1756     if (UOF == 2)   // FP operators that are undefined on NaNs.
1757       return DAG.getConstant(EqVal, VT);
1758     if (UOF == unsigned(ISD::isTrueWhenEqual(Cond)))
1759       return DAG.getConstant(EqVal, VT);
1760     // Otherwise, we can't fold it.  However, we can simplify it to SETUO/SETO
1761     // if it is not already.
1762     ISD::CondCode NewCond = UOF == 0 ? ISD::SETO : ISD::SETUO;
1763     if (NewCond != Cond && (DCI.isBeforeLegalizeOps() ||
1764           getCondCodeAction(NewCond, N0.getSimpleValueType()) == Legal))
1765       return DAG.getSetCC(dl, VT, N0, N1, NewCond);
1766   }
1767
1768   if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1769       N0.getValueType().isInteger()) {
1770     if (N0.getOpcode() == ISD::ADD || N0.getOpcode() == ISD::SUB ||
1771         N0.getOpcode() == ISD::XOR) {
1772       // Simplify (X+Y) == (X+Z) -->  Y == Z
1773       if (N0.getOpcode() == N1.getOpcode()) {
1774         if (N0.getOperand(0) == N1.getOperand(0))
1775           return DAG.getSetCC(dl, VT, N0.getOperand(1), N1.getOperand(1), Cond);
1776         if (N0.getOperand(1) == N1.getOperand(1))
1777           return DAG.getSetCC(dl, VT, N0.getOperand(0), N1.getOperand(0), Cond);
1778         if (DAG.isCommutativeBinOp(N0.getOpcode())) {
1779           // If X op Y == Y op X, try other combinations.
1780           if (N0.getOperand(0) == N1.getOperand(1))
1781             return DAG.getSetCC(dl, VT, N0.getOperand(1), N1.getOperand(0),
1782                                 Cond);
1783           if (N0.getOperand(1) == N1.getOperand(0))
1784             return DAG.getSetCC(dl, VT, N0.getOperand(0), N1.getOperand(1),
1785                                 Cond);
1786         }
1787       }
1788
1789       // If RHS is a legal immediate value for a compare instruction, we need
1790       // to be careful about increasing register pressure needlessly.
1791       bool LegalRHSImm = false;
1792
1793       if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(N1)) {
1794         if (ConstantSDNode *LHSR = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1795           // Turn (X+C1) == C2 --> X == C2-C1
1796           if (N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse()) {
1797             return DAG.getSetCC(dl, VT, N0.getOperand(0),
1798                                 DAG.getConstant(RHSC->getAPIntValue()-
1799                                                 LHSR->getAPIntValue(),
1800                                 N0.getValueType()), Cond);
1801           }
1802
1803           // Turn (X^C1) == C2 into X == C1^C2 iff X&~C1 = 0.
1804           if (N0.getOpcode() == ISD::XOR)
1805             // If we know that all of the inverted bits are zero, don't bother
1806             // performing the inversion.
1807             if (DAG.MaskedValueIsZero(N0.getOperand(0), ~LHSR->getAPIntValue()))
1808               return
1809                 DAG.getSetCC(dl, VT, N0.getOperand(0),
1810                              DAG.getConstant(LHSR->getAPIntValue() ^
1811                                                RHSC->getAPIntValue(),
1812                                              N0.getValueType()),
1813                              Cond);
1814         }
1815
1816         // Turn (C1-X) == C2 --> X == C1-C2
1817         if (ConstantSDNode *SUBC = dyn_cast<ConstantSDNode>(N0.getOperand(0))) {
1818           if (N0.getOpcode() == ISD::SUB && N0.getNode()->hasOneUse()) {
1819             return
1820               DAG.getSetCC(dl, VT, N0.getOperand(1),
1821                            DAG.getConstant(SUBC->getAPIntValue() -
1822                                              RHSC->getAPIntValue(),
1823                                            N0.getValueType()),
1824                            Cond);
1825           }
1826         }
1827
1828         // Could RHSC fold directly into a compare?
1829         if (RHSC->getValueType(0).getSizeInBits() <= 64)
1830           LegalRHSImm = isLegalICmpImmediate(RHSC->getSExtValue());
1831       }
1832
1833       // Simplify (X+Z) == X -->  Z == 0
1834       // Don't do this if X is an immediate that can fold into a cmp
1835       // instruction and X+Z has other uses. It could be an induction variable
1836       // chain, and the transform would increase register pressure.
1837       if (!LegalRHSImm || N0.getNode()->hasOneUse()) {
1838         if (N0.getOperand(0) == N1)
1839           return DAG.getSetCC(dl, VT, N0.getOperand(1),
1840                               DAG.getConstant(0, N0.getValueType()), Cond);
1841         if (N0.getOperand(1) == N1) {
1842           if (DAG.isCommutativeBinOp(N0.getOpcode()))
1843             return DAG.getSetCC(dl, VT, N0.getOperand(0),
1844                                 DAG.getConstant(0, N0.getValueType()), Cond);
1845           if (N0.getNode()->hasOneUse()) {
1846             assert(N0.getOpcode() == ISD::SUB && "Unexpected operation!");
1847             // (Z-X) == X  --> Z == X<<1
1848             SDValue SH = DAG.getNode(ISD::SHL, dl, N1.getValueType(), N1,
1849                        DAG.getConstant(1, getShiftAmountTy(N1.getValueType())));
1850             if (!DCI.isCalledByLegalizer())
1851               DCI.AddToWorklist(SH.getNode());
1852             return DAG.getSetCC(dl, VT, N0.getOperand(0), SH, Cond);
1853           }
1854         }
1855       }
1856     }
1857
1858     if (N1.getOpcode() == ISD::ADD || N1.getOpcode() == ISD::SUB ||
1859         N1.getOpcode() == ISD::XOR) {
1860       // Simplify  X == (X+Z) -->  Z == 0
1861       if (N1.getOperand(0) == N0)
1862         return DAG.getSetCC(dl, VT, N1.getOperand(1),
1863                         DAG.getConstant(0, N1.getValueType()), Cond);
1864       if (N1.getOperand(1) == N0) {
1865         if (DAG.isCommutativeBinOp(N1.getOpcode()))
1866           return DAG.getSetCC(dl, VT, N1.getOperand(0),
1867                           DAG.getConstant(0, N1.getValueType()), Cond);
1868         if (N1.getNode()->hasOneUse()) {
1869           assert(N1.getOpcode() == ISD::SUB && "Unexpected operation!");
1870           // X == (Z-X)  --> X<<1 == Z
1871           SDValue SH = DAG.getNode(ISD::SHL, dl, N1.getValueType(), N0,
1872                        DAG.getConstant(1, getShiftAmountTy(N0.getValueType())));
1873           if (!DCI.isCalledByLegalizer())
1874             DCI.AddToWorklist(SH.getNode());
1875           return DAG.getSetCC(dl, VT, SH, N1.getOperand(0), Cond);
1876         }
1877       }
1878     }
1879
1880     // Simplify x&y == y to x&y != 0 if y has exactly one bit set.
1881     // Note that where y is variable and is known to have at most
1882     // one bit set (for example, if it is z&1) we cannot do this;
1883     // the expressions are not equivalent when y==0.
1884     if (N0.getOpcode() == ISD::AND)
1885       if (N0.getOperand(0) == N1 || N0.getOperand(1) == N1) {
1886         if (ValueHasExactlyOneBitSet(N1, DAG)) {
1887           Cond = ISD::getSetCCInverse(Cond, /*isInteger=*/true);
1888           if (DCI.isBeforeLegalizeOps() ||
1889               isCondCodeLegal(Cond, N0.getSimpleValueType())) {
1890             SDValue Zero = DAG.getConstant(0, N1.getValueType());
1891             return DAG.getSetCC(dl, VT, N0, Zero, Cond);
1892           }
1893         }
1894       }
1895     if (N1.getOpcode() == ISD::AND)
1896       if (N1.getOperand(0) == N0 || N1.getOperand(1) == N0) {
1897         if (ValueHasExactlyOneBitSet(N0, DAG)) {
1898           Cond = ISD::getSetCCInverse(Cond, /*isInteger=*/true);
1899           if (DCI.isBeforeLegalizeOps() ||
1900               isCondCodeLegal(Cond, N1.getSimpleValueType())) {
1901             SDValue Zero = DAG.getConstant(0, N0.getValueType());
1902             return DAG.getSetCC(dl, VT, N1, Zero, Cond);
1903           }
1904         }
1905       }
1906   }
1907
1908   // Fold away ALL boolean setcc's.
1909   SDValue Temp;
1910   if (N0.getValueType() == MVT::i1 && foldBooleans) {
1911     switch (Cond) {
1912     default: llvm_unreachable("Unknown integer setcc!");
1913     case ISD::SETEQ:  // X == Y  -> ~(X^Y)
1914       Temp = DAG.getNode(ISD::XOR, dl, MVT::i1, N0, N1);
1915       N0 = DAG.getNOT(dl, Temp, MVT::i1);
1916       if (!DCI.isCalledByLegalizer())
1917         DCI.AddToWorklist(Temp.getNode());
1918       break;
1919     case ISD::SETNE:  // X != Y   -->  (X^Y)
1920       N0 = DAG.getNode(ISD::XOR, dl, MVT::i1, N0, N1);
1921       break;
1922     case ISD::SETGT:  // X >s Y   -->  X == 0 & Y == 1  -->  ~X & Y
1923     case ISD::SETULT: // X <u Y   -->  X == 0 & Y == 1  -->  ~X & Y
1924       Temp = DAG.getNOT(dl, N0, MVT::i1);
1925       N0 = DAG.getNode(ISD::AND, dl, MVT::i1, N1, Temp);
1926       if (!DCI.isCalledByLegalizer())
1927         DCI.AddToWorklist(Temp.getNode());
1928       break;
1929     case ISD::SETLT:  // X <s Y   --> X == 1 & Y == 0  -->  ~Y & X
1930     case ISD::SETUGT: // X >u Y   --> X == 1 & Y == 0  -->  ~Y & X
1931       Temp = DAG.getNOT(dl, N1, MVT::i1);
1932       N0 = DAG.getNode(ISD::AND, dl, MVT::i1, N0, Temp);
1933       if (!DCI.isCalledByLegalizer())
1934         DCI.AddToWorklist(Temp.getNode());
1935       break;
1936     case ISD::SETULE: // X <=u Y  --> X == 0 | Y == 1  -->  ~X | Y
1937     case ISD::SETGE:  // X >=s Y  --> X == 0 | Y == 1  -->  ~X | Y
1938       Temp = DAG.getNOT(dl, N0, MVT::i1);
1939       N0 = DAG.getNode(ISD::OR, dl, MVT::i1, N1, Temp);
1940       if (!DCI.isCalledByLegalizer())
1941         DCI.AddToWorklist(Temp.getNode());
1942       break;
1943     case ISD::SETUGE: // X >=u Y  --> X == 1 | Y == 0  -->  ~Y | X
1944     case ISD::SETLE:  // X <=s Y  --> X == 1 | Y == 0  -->  ~Y | X
1945       Temp = DAG.getNOT(dl, N1, MVT::i1);
1946       N0 = DAG.getNode(ISD::OR, dl, MVT::i1, N0, Temp);
1947       break;
1948     }
1949     if (VT != MVT::i1) {
1950       if (!DCI.isCalledByLegalizer())
1951         DCI.AddToWorklist(N0.getNode());
1952       // FIXME: If running after legalize, we probably can't do this.
1953       N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, N0);
1954     }
1955     return N0;
1956   }
1957
1958   // Could not fold it.
1959   return SDValue();
1960 }
1961
1962 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
1963 /// node is a GlobalAddress + offset.
1964 bool TargetLowering::isGAPlusOffset(SDNode *N, const GlobalValue *&GA,
1965                                     int64_t &Offset) const {
1966   if (isa<GlobalAddressSDNode>(N)) {
1967     GlobalAddressSDNode *GASD = cast<GlobalAddressSDNode>(N);
1968     GA = GASD->getGlobal();
1969     Offset += GASD->getOffset();
1970     return true;
1971   }
1972
1973   if (N->getOpcode() == ISD::ADD) {
1974     SDValue N1 = N->getOperand(0);
1975     SDValue N2 = N->getOperand(1);
1976     if (isGAPlusOffset(N1.getNode(), GA, Offset)) {
1977       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N2);
1978       if (V) {
1979         Offset += V->getSExtValue();
1980         return true;
1981       }
1982     } else if (isGAPlusOffset(N2.getNode(), GA, Offset)) {
1983       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N1);
1984       if (V) {
1985         Offset += V->getSExtValue();
1986         return true;
1987       }
1988     }
1989   }
1990
1991   return false;
1992 }
1993
1994
1995 SDValue TargetLowering::
1996 PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const {
1997   // Default implementation: no optimization.
1998   return SDValue();
1999 }
2000
2001 //===----------------------------------------------------------------------===//
2002 //  Inline Assembler Implementation Methods
2003 //===----------------------------------------------------------------------===//
2004
2005
2006 TargetLowering::ConstraintType
2007 TargetLowering::getConstraintType(const std::string &Constraint) const {
2008   unsigned S = Constraint.size();
2009
2010   if (S == 1) {
2011     switch (Constraint[0]) {
2012     default: break;
2013     case 'r': return C_RegisterClass;
2014     case 'm':    // memory
2015     case 'o':    // offsetable
2016     case 'V':    // not offsetable
2017       return C_Memory;
2018     case 'i':    // Simple Integer or Relocatable Constant
2019     case 'n':    // Simple Integer
2020     case 'E':    // Floating Point Constant
2021     case 'F':    // Floating Point Constant
2022     case 's':    // Relocatable Constant
2023     case 'p':    // Address.
2024     case 'X':    // Allow ANY value.
2025     case 'I':    // Target registers.
2026     case 'J':
2027     case 'K':
2028     case 'L':
2029     case 'M':
2030     case 'N':
2031     case 'O':
2032     case 'P':
2033     case '<':
2034     case '>':
2035       return C_Other;
2036     }
2037   }
2038
2039   if (S > 1 && Constraint[0] == '{' && Constraint[S-1] == '}') {
2040     if (S == 8 && !Constraint.compare(1, 6, "memory", 6))  // "{memory}"
2041       return C_Memory;
2042     return C_Register;
2043   }
2044   return C_Unknown;
2045 }
2046
2047 /// LowerXConstraint - try to replace an X constraint, which matches anything,
2048 /// with another that has more specific requirements based on the type of the
2049 /// corresponding operand.
2050 const char *TargetLowering::LowerXConstraint(EVT ConstraintVT) const{
2051   if (ConstraintVT.isInteger())
2052     return "r";
2053   if (ConstraintVT.isFloatingPoint())
2054     return "f";      // works for many targets
2055   return 0;
2056 }
2057
2058 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
2059 /// vector.  If it is invalid, don't add anything to Ops.
2060 void TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
2061                                                   std::string &Constraint,
2062                                                   std::vector<SDValue> &Ops,
2063                                                   SelectionDAG &DAG) const {
2064
2065   if (Constraint.length() > 1) return;
2066
2067   char ConstraintLetter = Constraint[0];
2068   switch (ConstraintLetter) {
2069   default: break;
2070   case 'X':     // Allows any operand; labels (basic block) use this.
2071     if (Op.getOpcode() == ISD::BasicBlock) {
2072       Ops.push_back(Op);
2073       return;
2074     }
2075     // fall through
2076   case 'i':    // Simple Integer or Relocatable Constant
2077   case 'n':    // Simple Integer
2078   case 's': {  // Relocatable Constant
2079     // These operands are interested in values of the form (GV+C), where C may
2080     // be folded in as an offset of GV, or it may be explicitly added.  Also, it
2081     // is possible and fine if either GV or C are missing.
2082     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2083     GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op);
2084
2085     // If we have "(add GV, C)", pull out GV/C
2086     if (Op.getOpcode() == ISD::ADD) {
2087       C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
2088       GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
2089       if (C == 0 || GA == 0) {
2090         C = dyn_cast<ConstantSDNode>(Op.getOperand(0));
2091         GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(1));
2092       }
2093       if (C == 0 || GA == 0)
2094         C = 0, GA = 0;
2095     }
2096
2097     // If we find a valid operand, map to the TargetXXX version so that the
2098     // value itself doesn't get selected.
2099     if (GA) {   // Either &GV   or   &GV+C
2100       if (ConstraintLetter != 'n') {
2101         int64_t Offs = GA->getOffset();
2102         if (C) Offs += C->getZExtValue();
2103         Ops.push_back(DAG.getTargetGlobalAddress(GA->getGlobal(),
2104                                                  C ? SDLoc(C) : SDLoc(),
2105                                                  Op.getValueType(), Offs));
2106         return;
2107       }
2108     }
2109     if (C) {   // just C, no GV.
2110       // Simple constants are not allowed for 's'.
2111       if (ConstraintLetter != 's') {
2112         // gcc prints these as sign extended.  Sign extend value to 64 bits
2113         // now; without this it would get ZExt'd later in
2114         // ScheduleDAGSDNodes::EmitNode, which is very generic.
2115         Ops.push_back(DAG.getTargetConstant(C->getAPIntValue().getSExtValue(),
2116                                             MVT::i64));
2117         return;
2118       }
2119     }
2120     break;
2121   }
2122   }
2123 }
2124
2125 std::pair<unsigned, const TargetRegisterClass*> TargetLowering::
2126 getRegForInlineAsmConstraint(const std::string &Constraint,
2127                              MVT VT) const {
2128   if (Constraint.empty() || Constraint[0] != '{')
2129     return std::make_pair(0u, static_cast<TargetRegisterClass*>(0));
2130   assert(*(Constraint.end()-1) == '}' && "Not a brace enclosed constraint?");
2131
2132   // Remove the braces from around the name.
2133   StringRef RegName(Constraint.data()+1, Constraint.size()-2);
2134
2135   std::pair<unsigned, const TargetRegisterClass*> R =
2136     std::make_pair(0u, static_cast<const TargetRegisterClass*>(0));
2137
2138   // Figure out which register class contains this reg.
2139   const TargetRegisterInfo *RI = getTargetMachine().getRegisterInfo();
2140   for (TargetRegisterInfo::regclass_iterator RCI = RI->regclass_begin(),
2141        E = RI->regclass_end(); RCI != E; ++RCI) {
2142     const TargetRegisterClass *RC = *RCI;
2143
2144     // If none of the value types for this register class are valid, we
2145     // can't use it.  For example, 64-bit reg classes on 32-bit targets.
2146     if (!isLegalRC(RC))
2147       continue;
2148
2149     for (TargetRegisterClass::iterator I = RC->begin(), E = RC->end();
2150          I != E; ++I) {
2151       if (RegName.equals_lower(RI->getName(*I))) {
2152         std::pair<unsigned, const TargetRegisterClass*> S =
2153           std::make_pair(*I, RC);
2154
2155         // If this register class has the requested value type, return it,
2156         // otherwise keep searching and return the first class found
2157         // if no other is found which explicitly has the requested type.
2158         if (RC->hasType(VT))
2159           return S;
2160         else if (!R.second)
2161           R = S;
2162       }
2163     }
2164   }
2165
2166   return R;
2167 }
2168
2169 //===----------------------------------------------------------------------===//
2170 // Constraint Selection.
2171
2172 /// isMatchingInputConstraint - Return true of this is an input operand that is
2173 /// a matching constraint like "4".
2174 bool TargetLowering::AsmOperandInfo::isMatchingInputConstraint() const {
2175   assert(!ConstraintCode.empty() && "No known constraint!");
2176   return isdigit(static_cast<unsigned char>(ConstraintCode[0]));
2177 }
2178
2179 /// getMatchedOperand - If this is an input matching constraint, this method
2180 /// returns the output operand it matches.
2181 unsigned TargetLowering::AsmOperandInfo::getMatchedOperand() const {
2182   assert(!ConstraintCode.empty() && "No known constraint!");
2183   return atoi(ConstraintCode.c_str());
2184 }
2185
2186
2187 /// ParseConstraints - Split up the constraint string from the inline
2188 /// assembly value into the specific constraints and their prefixes,
2189 /// and also tie in the associated operand values.
2190 /// If this returns an empty vector, and if the constraint string itself
2191 /// isn't empty, there was an error parsing.
2192 TargetLowering::AsmOperandInfoVector TargetLowering::ParseConstraints(
2193     ImmutableCallSite CS) const {
2194   /// ConstraintOperands - Information about all of the constraints.
2195   AsmOperandInfoVector ConstraintOperands;
2196   const InlineAsm *IA = cast<InlineAsm>(CS.getCalledValue());
2197   unsigned maCount = 0; // Largest number of multiple alternative constraints.
2198
2199   // Do a prepass over the constraints, canonicalizing them, and building up the
2200   // ConstraintOperands list.
2201   InlineAsm::ConstraintInfoVector
2202     ConstraintInfos = IA->ParseConstraints();
2203
2204   unsigned ArgNo = 0;   // ArgNo - The argument of the CallInst.
2205   unsigned ResNo = 0;   // ResNo - The result number of the next output.
2206
2207   for (unsigned i = 0, e = ConstraintInfos.size(); i != e; ++i) {
2208     ConstraintOperands.push_back(AsmOperandInfo(ConstraintInfos[i]));
2209     AsmOperandInfo &OpInfo = ConstraintOperands.back();
2210
2211     // Update multiple alternative constraint count.
2212     if (OpInfo.multipleAlternatives.size() > maCount)
2213       maCount = OpInfo.multipleAlternatives.size();
2214
2215     OpInfo.ConstraintVT = MVT::Other;
2216
2217     // Compute the value type for each operand.
2218     switch (OpInfo.Type) {
2219     case InlineAsm::isOutput:
2220       // Indirect outputs just consume an argument.
2221       if (OpInfo.isIndirect) {
2222         OpInfo.CallOperandVal = const_cast<Value *>(CS.getArgument(ArgNo++));
2223         break;
2224       }
2225
2226       // The return value of the call is this value.  As such, there is no
2227       // corresponding argument.
2228       assert(!CS.getType()->isVoidTy() &&
2229              "Bad inline asm!");
2230       if (StructType *STy = dyn_cast<StructType>(CS.getType())) {
2231         OpInfo.ConstraintVT = getSimpleValueType(STy->getElementType(ResNo));
2232       } else {
2233         assert(ResNo == 0 && "Asm only has one result!");
2234         OpInfo.ConstraintVT = getSimpleValueType(CS.getType());
2235       }
2236       ++ResNo;
2237       break;
2238     case InlineAsm::isInput:
2239       OpInfo.CallOperandVal = const_cast<Value *>(CS.getArgument(ArgNo++));
2240       break;
2241     case InlineAsm::isClobber:
2242       // Nothing to do.
2243       break;
2244     }
2245
2246     if (OpInfo.CallOperandVal) {
2247       llvm::Type *OpTy = OpInfo.CallOperandVal->getType();
2248       if (OpInfo.isIndirect) {
2249         llvm::PointerType *PtrTy = dyn_cast<PointerType>(OpTy);
2250         if (!PtrTy)
2251           report_fatal_error("Indirect operand for inline asm not a pointer!");
2252         OpTy = PtrTy->getElementType();
2253       }
2254
2255       // Look for vector wrapped in a struct. e.g. { <16 x i8> }.
2256       if (StructType *STy = dyn_cast<StructType>(OpTy))
2257         if (STy->getNumElements() == 1)
2258           OpTy = STy->getElementType(0);
2259
2260       // If OpTy is not a single value, it may be a struct/union that we
2261       // can tile with integers.
2262       if (!OpTy->isSingleValueType() && OpTy->isSized()) {
2263         unsigned BitSize = getDataLayout()->getTypeSizeInBits(OpTy);
2264         switch (BitSize) {
2265         default: break;
2266         case 1:
2267         case 8:
2268         case 16:
2269         case 32:
2270         case 64:
2271         case 128:
2272           OpInfo.ConstraintVT =
2273             MVT::getVT(IntegerType::get(OpTy->getContext(), BitSize), true);
2274           break;
2275         }
2276       } else if (PointerType *PT = dyn_cast<PointerType>(OpTy)) {
2277         unsigned PtrSize
2278           = getDataLayout()->getPointerSizeInBits(PT->getAddressSpace());
2279         OpInfo.ConstraintVT = MVT::getIntegerVT(PtrSize);
2280       } else {
2281         OpInfo.ConstraintVT = MVT::getVT(OpTy, true);
2282       }
2283     }
2284   }
2285
2286   // If we have multiple alternative constraints, select the best alternative.
2287   if (ConstraintInfos.size()) {
2288     if (maCount) {
2289       unsigned bestMAIndex = 0;
2290       int bestWeight = -1;
2291       // weight:  -1 = invalid match, and 0 = so-so match to 5 = good match.
2292       int weight = -1;
2293       unsigned maIndex;
2294       // Compute the sums of the weights for each alternative, keeping track
2295       // of the best (highest weight) one so far.
2296       for (maIndex = 0; maIndex < maCount; ++maIndex) {
2297         int weightSum = 0;
2298         for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2299             cIndex != eIndex; ++cIndex) {
2300           AsmOperandInfo& OpInfo = ConstraintOperands[cIndex];
2301           if (OpInfo.Type == InlineAsm::isClobber)
2302             continue;
2303
2304           // If this is an output operand with a matching input operand,
2305           // look up the matching input. If their types mismatch, e.g. one
2306           // is an integer, the other is floating point, or their sizes are
2307           // different, flag it as an maCantMatch.
2308           if (OpInfo.hasMatchingInput()) {
2309             AsmOperandInfo &Input = ConstraintOperands[OpInfo.MatchingInput];
2310             if (OpInfo.ConstraintVT != Input.ConstraintVT) {
2311               if ((OpInfo.ConstraintVT.isInteger() !=
2312                    Input.ConstraintVT.isInteger()) ||
2313                   (OpInfo.ConstraintVT.getSizeInBits() !=
2314                    Input.ConstraintVT.getSizeInBits())) {
2315                 weightSum = -1;  // Can't match.
2316                 break;
2317               }
2318             }
2319           }
2320           weight = getMultipleConstraintMatchWeight(OpInfo, maIndex);
2321           if (weight == -1) {
2322             weightSum = -1;
2323             break;
2324           }
2325           weightSum += weight;
2326         }
2327         // Update best.
2328         if (weightSum > bestWeight) {
2329           bestWeight = weightSum;
2330           bestMAIndex = maIndex;
2331         }
2332       }
2333
2334       // Now select chosen alternative in each constraint.
2335       for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2336           cIndex != eIndex; ++cIndex) {
2337         AsmOperandInfo& cInfo = ConstraintOperands[cIndex];
2338         if (cInfo.Type == InlineAsm::isClobber)
2339           continue;
2340         cInfo.selectAlternative(bestMAIndex);
2341       }
2342     }
2343   }
2344
2345   // Check and hook up tied operands, choose constraint code to use.
2346   for (unsigned cIndex = 0, eIndex = ConstraintOperands.size();
2347       cIndex != eIndex; ++cIndex) {
2348     AsmOperandInfo& OpInfo = ConstraintOperands[cIndex];
2349
2350     // If this is an output operand with a matching input operand, look up the
2351     // matching input. If their types mismatch, e.g. one is an integer, the
2352     // other is floating point, or their sizes are different, flag it as an
2353     // error.
2354     if (OpInfo.hasMatchingInput()) {
2355       AsmOperandInfo &Input = ConstraintOperands[OpInfo.MatchingInput];
2356
2357       if (OpInfo.ConstraintVT != Input.ConstraintVT) {
2358         std::pair<unsigned, const TargetRegisterClass*> MatchRC =
2359           getRegForInlineAsmConstraint(OpInfo.ConstraintCode,
2360                                        OpInfo.ConstraintVT);
2361         std::pair<unsigned, const TargetRegisterClass*> InputRC =
2362           getRegForInlineAsmConstraint(Input.ConstraintCode,
2363                                        Input.ConstraintVT);
2364         if ((OpInfo.ConstraintVT.isInteger() !=
2365              Input.ConstraintVT.isInteger()) ||
2366             (MatchRC.second != InputRC.second)) {
2367           report_fatal_error("Unsupported asm: input constraint"
2368                              " with a matching output constraint of"
2369                              " incompatible type!");
2370         }
2371       }
2372
2373     }
2374   }
2375
2376   return ConstraintOperands;
2377 }
2378
2379
2380 /// getConstraintGenerality - Return an integer indicating how general CT
2381 /// is.
2382 static unsigned getConstraintGenerality(TargetLowering::ConstraintType CT) {
2383   switch (CT) {
2384   case TargetLowering::C_Other:
2385   case TargetLowering::C_Unknown:
2386     return 0;
2387   case TargetLowering::C_Register:
2388     return 1;
2389   case TargetLowering::C_RegisterClass:
2390     return 2;
2391   case TargetLowering::C_Memory:
2392     return 3;
2393   }
2394   llvm_unreachable("Invalid constraint type");
2395 }
2396
2397 /// Examine constraint type and operand type and determine a weight value.
2398 /// This object must already have been set up with the operand type
2399 /// and the current alternative constraint selected.
2400 TargetLowering::ConstraintWeight
2401   TargetLowering::getMultipleConstraintMatchWeight(
2402     AsmOperandInfo &info, int maIndex) const {
2403   InlineAsm::ConstraintCodeVector *rCodes;
2404   if (maIndex >= (int)info.multipleAlternatives.size())
2405     rCodes = &info.Codes;
2406   else
2407     rCodes = &info.multipleAlternatives[maIndex].Codes;
2408   ConstraintWeight BestWeight = CW_Invalid;
2409
2410   // Loop over the options, keeping track of the most general one.
2411   for (unsigned i = 0, e = rCodes->size(); i != e; ++i) {
2412     ConstraintWeight weight =
2413       getSingleConstraintMatchWeight(info, (*rCodes)[i].c_str());
2414     if (weight > BestWeight)
2415       BestWeight = weight;
2416   }
2417
2418   return BestWeight;
2419 }
2420
2421 /// Examine constraint type and operand type and determine a weight value.
2422 /// This object must already have been set up with the operand type
2423 /// and the current alternative constraint selected.
2424 TargetLowering::ConstraintWeight
2425   TargetLowering::getSingleConstraintMatchWeight(
2426     AsmOperandInfo &info, const char *constraint) const {
2427   ConstraintWeight weight = CW_Invalid;
2428   Value *CallOperandVal = info.CallOperandVal;
2429     // If we don't have a value, we can't do a match,
2430     // but allow it at the lowest weight.
2431   if (CallOperandVal == NULL)
2432     return CW_Default;
2433   // Look at the constraint type.
2434   switch (*constraint) {
2435     case 'i': // immediate integer.
2436     case 'n': // immediate integer with a known value.
2437       if (isa<ConstantInt>(CallOperandVal))
2438         weight = CW_Constant;
2439       break;
2440     case 's': // non-explicit intregal immediate.
2441       if (isa<GlobalValue>(CallOperandVal))
2442         weight = CW_Constant;
2443       break;
2444     case 'E': // immediate float if host format.
2445     case 'F': // immediate float.
2446       if (isa<ConstantFP>(CallOperandVal))
2447         weight = CW_Constant;
2448       break;
2449     case '<': // memory operand with autodecrement.
2450     case '>': // memory operand with autoincrement.
2451     case 'm': // memory operand.
2452     case 'o': // offsettable memory operand
2453     case 'V': // non-offsettable memory operand
2454       weight = CW_Memory;
2455       break;
2456     case 'r': // general register.
2457     case 'g': // general register, memory operand or immediate integer.
2458               // note: Clang converts "g" to "imr".
2459       if (CallOperandVal->getType()->isIntegerTy())
2460         weight = CW_Register;
2461       break;
2462     case 'X': // any operand.
2463     default:
2464       weight = CW_Default;
2465       break;
2466   }
2467   return weight;
2468 }
2469
2470 /// ChooseConstraint - If there are multiple different constraints that we
2471 /// could pick for this operand (e.g. "imr") try to pick the 'best' one.
2472 /// This is somewhat tricky: constraints fall into four classes:
2473 ///    Other         -> immediates and magic values
2474 ///    Register      -> one specific register
2475 ///    RegisterClass -> a group of regs
2476 ///    Memory        -> memory
2477 /// Ideally, we would pick the most specific constraint possible: if we have
2478 /// something that fits into a register, we would pick it.  The problem here
2479 /// is that if we have something that could either be in a register or in
2480 /// memory that use of the register could cause selection of *other*
2481 /// operands to fail: they might only succeed if we pick memory.  Because of
2482 /// this the heuristic we use is:
2483 ///
2484 ///  1) If there is an 'other' constraint, and if the operand is valid for
2485 ///     that constraint, use it.  This makes us take advantage of 'i'
2486 ///     constraints when available.
2487 ///  2) Otherwise, pick the most general constraint present.  This prefers
2488 ///     'm' over 'r', for example.
2489 ///
2490 static void ChooseConstraint(TargetLowering::AsmOperandInfo &OpInfo,
2491                              const TargetLowering &TLI,
2492                              SDValue Op, SelectionDAG *DAG) {
2493   assert(OpInfo.Codes.size() > 1 && "Doesn't have multiple constraint options");
2494   unsigned BestIdx = 0;
2495   TargetLowering::ConstraintType BestType = TargetLowering::C_Unknown;
2496   int BestGenerality = -1;
2497
2498   // Loop over the options, keeping track of the most general one.
2499   for (unsigned i = 0, e = OpInfo.Codes.size(); i != e; ++i) {
2500     TargetLowering::ConstraintType CType =
2501       TLI.getConstraintType(OpInfo.Codes[i]);
2502
2503     // If this is an 'other' constraint, see if the operand is valid for it.
2504     // For example, on X86 we might have an 'rI' constraint.  If the operand
2505     // is an integer in the range [0..31] we want to use I (saving a load
2506     // of a register), otherwise we must use 'r'.
2507     if (CType == TargetLowering::C_Other && Op.getNode()) {
2508       assert(OpInfo.Codes[i].size() == 1 &&
2509              "Unhandled multi-letter 'other' constraint");
2510       std::vector<SDValue> ResultOps;
2511       TLI.LowerAsmOperandForConstraint(Op, OpInfo.Codes[i],
2512                                        ResultOps, *DAG);
2513       if (!ResultOps.empty()) {
2514         BestType = CType;
2515         BestIdx = i;
2516         break;
2517       }
2518     }
2519
2520     // Things with matching constraints can only be registers, per gcc
2521     // documentation.  This mainly affects "g" constraints.
2522     if (CType == TargetLowering::C_Memory && OpInfo.hasMatchingInput())
2523       continue;
2524
2525     // This constraint letter is more general than the previous one, use it.
2526     int Generality = getConstraintGenerality(CType);
2527     if (Generality > BestGenerality) {
2528       BestType = CType;
2529       BestIdx = i;
2530       BestGenerality = Generality;
2531     }
2532   }
2533
2534   OpInfo.ConstraintCode = OpInfo.Codes[BestIdx];
2535   OpInfo.ConstraintType = BestType;
2536 }
2537
2538 /// ComputeConstraintToUse - Determines the constraint code and constraint
2539 /// type to use for the specific AsmOperandInfo, setting
2540 /// OpInfo.ConstraintCode and OpInfo.ConstraintType.
2541 void TargetLowering::ComputeConstraintToUse(AsmOperandInfo &OpInfo,
2542                                             SDValue Op,
2543                                             SelectionDAG *DAG) const {
2544   assert(!OpInfo.Codes.empty() && "Must have at least one constraint");
2545
2546   // Single-letter constraints ('r') are very common.
2547   if (OpInfo.Codes.size() == 1) {
2548     OpInfo.ConstraintCode = OpInfo.Codes[0];
2549     OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
2550   } else {
2551     ChooseConstraint(OpInfo, *this, Op, DAG);
2552   }
2553
2554   // 'X' matches anything.
2555   if (OpInfo.ConstraintCode == "X" && OpInfo.CallOperandVal) {
2556     // Labels and constants are handled elsewhere ('X' is the only thing
2557     // that matches labels).  For Functions, the type here is the type of
2558     // the result, which is not what we want to look at; leave them alone.
2559     Value *v = OpInfo.CallOperandVal;
2560     if (isa<BasicBlock>(v) || isa<ConstantInt>(v) || isa<Function>(v)) {
2561       OpInfo.CallOperandVal = v;
2562       return;
2563     }
2564
2565     // Otherwise, try to resolve it to something we know about by looking at
2566     // the actual operand type.
2567     if (const char *Repl = LowerXConstraint(OpInfo.ConstraintVT)) {
2568       OpInfo.ConstraintCode = Repl;
2569       OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
2570     }
2571   }
2572 }
2573
2574 /// \brief Given an exact SDIV by a constant, create a multiplication
2575 /// with the multiplicative inverse of the constant.
2576 SDValue TargetLowering::BuildExactSDIV(SDValue Op1, SDValue Op2, SDLoc dl,
2577                                        SelectionDAG &DAG) const {
2578   ConstantSDNode *C = cast<ConstantSDNode>(Op2);
2579   APInt d = C->getAPIntValue();
2580   assert(d != 0 && "Division by zero!");
2581
2582   // Shift the value upfront if it is even, so the LSB is one.
2583   unsigned ShAmt = d.countTrailingZeros();
2584   if (ShAmt) {
2585     // TODO: For UDIV use SRL instead of SRA.
2586     SDValue Amt = DAG.getConstant(ShAmt, getShiftAmountTy(Op1.getValueType()));
2587     Op1 = DAG.getNode(ISD::SRA, dl, Op1.getValueType(), Op1, Amt);
2588     d = d.ashr(ShAmt);
2589   }
2590
2591   // Calculate the multiplicative inverse, using Newton's method.
2592   APInt t, xn = d;
2593   while ((t = d*xn) != 1)
2594     xn *= APInt(d.getBitWidth(), 2) - t;
2595
2596   Op2 = DAG.getConstant(xn, Op1.getValueType());
2597   return DAG.getNode(ISD::MUL, dl, Op1.getValueType(), Op1, Op2);
2598 }
2599
2600 /// \brief Given an ISD::SDIV node expressing a divide by constant,
2601 /// return a DAG expression to select that will generate the same value by
2602 /// multiplying by a magic number.  See:
2603 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
2604 SDValue TargetLowering::
2605 BuildSDIV(SDNode *N, SelectionDAG &DAG, bool IsAfterLegalization,
2606           std::vector<SDNode*> *Created) const {
2607   EVT VT = N->getValueType(0);
2608   SDLoc dl(N);
2609
2610   // Check to see if we can do this.
2611   // FIXME: We should be more aggressive here.
2612   if (!isTypeLegal(VT))
2613     return SDValue();
2614
2615   APInt d = cast<ConstantSDNode>(N->getOperand(1))->getAPIntValue();
2616   APInt::ms magics = d.magic();
2617
2618   // Multiply the numerator (operand 0) by the magic value
2619   // FIXME: We should support doing a MUL in a wider type
2620   SDValue Q;
2621   if (IsAfterLegalization ? isOperationLegal(ISD::MULHS, VT) :
2622                             isOperationLegalOrCustom(ISD::MULHS, VT))
2623     Q = DAG.getNode(ISD::MULHS, dl, VT, N->getOperand(0),
2624                     DAG.getConstant(magics.m, VT));
2625   else if (IsAfterLegalization ? isOperationLegal(ISD::SMUL_LOHI, VT) :
2626                                  isOperationLegalOrCustom(ISD::SMUL_LOHI, VT))
2627     Q = SDValue(DAG.getNode(ISD::SMUL_LOHI, dl, DAG.getVTList(VT, VT),
2628                               N->getOperand(0),
2629                               DAG.getConstant(magics.m, VT)).getNode(), 1);
2630   else
2631     return SDValue();       // No mulhs or equvialent
2632   // If d > 0 and m < 0, add the numerator
2633   if (d.isStrictlyPositive() && magics.m.isNegative()) {
2634     Q = DAG.getNode(ISD::ADD, dl, VT, Q, N->getOperand(0));
2635     if (Created)
2636       Created->push_back(Q.getNode());
2637   }
2638   // If d < 0 and m > 0, subtract the numerator.
2639   if (d.isNegative() && magics.m.isStrictlyPositive()) {
2640     Q = DAG.getNode(ISD::SUB, dl, VT, Q, N->getOperand(0));
2641     if (Created)
2642       Created->push_back(Q.getNode());
2643   }
2644   // Shift right algebraic if shift value is nonzero
2645   if (magics.s > 0) {
2646     Q = DAG.getNode(ISD::SRA, dl, VT, Q,
2647                  DAG.getConstant(magics.s, getShiftAmountTy(Q.getValueType())));
2648     if (Created)
2649       Created->push_back(Q.getNode());
2650   }
2651   // Extract the sign bit and add it to the quotient
2652   SDValue T =
2653     DAG.getNode(ISD::SRL, dl, VT, Q, DAG.getConstant(VT.getSizeInBits()-1,
2654                                            getShiftAmountTy(Q.getValueType())));
2655   if (Created)
2656     Created->push_back(T.getNode());
2657   return DAG.getNode(ISD::ADD, dl, VT, Q, T);
2658 }
2659
2660 /// \brief Given an ISD::UDIV node expressing a divide by constant,
2661 /// return a DAG expression to select that will generate the same value by
2662 /// multiplying by a magic number.  See:
2663 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
2664 SDValue TargetLowering::
2665 BuildUDIV(SDNode *N, SelectionDAG &DAG, bool IsAfterLegalization,
2666           std::vector<SDNode*> *Created) const {
2667   EVT VT = N->getValueType(0);
2668   SDLoc dl(N);
2669
2670   // Check to see if we can do this.
2671   // FIXME: We should be more aggressive here.
2672   if (!isTypeLegal(VT))
2673     return SDValue();
2674
2675   // FIXME: We should use a narrower constant when the upper
2676   // bits are known to be zero.
2677   const APInt &N1C = cast<ConstantSDNode>(N->getOperand(1))->getAPIntValue();
2678   APInt::mu magics = N1C.magicu();
2679
2680   SDValue Q = N->getOperand(0);
2681
2682   // If the divisor is even, we can avoid using the expensive fixup by shifting
2683   // the divided value upfront.
2684   if (magics.a != 0 && !N1C[0]) {
2685     unsigned Shift = N1C.countTrailingZeros();
2686     Q = DAG.getNode(ISD::SRL, dl, VT, Q,
2687                     DAG.getConstant(Shift, getShiftAmountTy(Q.getValueType())));
2688     if (Created)
2689       Created->push_back(Q.getNode());
2690
2691     // Get magic number for the shifted divisor.
2692     magics = N1C.lshr(Shift).magicu(Shift);
2693     assert(magics.a == 0 && "Should use cheap fixup now");
2694   }
2695
2696   // Multiply the numerator (operand 0) by the magic value
2697   // FIXME: We should support doing a MUL in a wider type
2698   if (IsAfterLegalization ? isOperationLegal(ISD::MULHU, VT) :
2699                             isOperationLegalOrCustom(ISD::MULHU, VT))
2700     Q = DAG.getNode(ISD::MULHU, dl, VT, Q, DAG.getConstant(magics.m, VT));
2701   else if (IsAfterLegalization ? isOperationLegal(ISD::UMUL_LOHI, VT) :
2702                                  isOperationLegalOrCustom(ISD::UMUL_LOHI, VT))
2703     Q = SDValue(DAG.getNode(ISD::UMUL_LOHI, dl, DAG.getVTList(VT, VT), Q,
2704                             DAG.getConstant(magics.m, VT)).getNode(), 1);
2705   else
2706     return SDValue();       // No mulhu or equvialent
2707   if (Created)
2708     Created->push_back(Q.getNode());
2709
2710   if (magics.a == 0) {
2711     assert(magics.s < N1C.getBitWidth() &&
2712            "We shouldn't generate an undefined shift!");
2713     return DAG.getNode(ISD::SRL, dl, VT, Q,
2714                  DAG.getConstant(magics.s, getShiftAmountTy(Q.getValueType())));
2715   } else {
2716     SDValue NPQ = DAG.getNode(ISD::SUB, dl, VT, N->getOperand(0), Q);
2717     if (Created)
2718       Created->push_back(NPQ.getNode());
2719     NPQ = DAG.getNode(ISD::SRL, dl, VT, NPQ,
2720                       DAG.getConstant(1, getShiftAmountTy(NPQ.getValueType())));
2721     if (Created)
2722       Created->push_back(NPQ.getNode());
2723     NPQ = DAG.getNode(ISD::ADD, dl, VT, NPQ, Q);
2724     if (Created)
2725       Created->push_back(NPQ.getNode());
2726     return DAG.getNode(ISD::SRL, dl, VT, NPQ,
2727              DAG.getConstant(magics.s-1, getShiftAmountTy(NPQ.getValueType())));
2728   }
2729 }
2730
2731 bool TargetLowering::
2732 verifyReturnAddressArgumentIsConstant(SDValue Op, SelectionDAG &DAG) const {
2733   if (!isa<ConstantSDNode>(Op.getOperand(0))) {
2734     DAG.getContext()->emitError("argument to '__builtin_return_address' must "
2735                                 "be a constant integer");
2736     return true;
2737   }
2738
2739   return false;
2740 }