lib/CodeGen/SelectionDAG/TargetLowering.cpp

   1 //===-- TargetLowering.cpp - Implement the TargetLowering class -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetLowering.h"
  15 #include "llvm/Target/TargetAsmInfo.h"
  16 #include "llvm/Target/TargetData.h"
  17 #include "llvm/Target/TargetLoweringObjectFile.h"
  18 #include "llvm/Target/TargetMachine.h"
  19 #include "llvm/Target/TargetRegisterInfo.h"
  20 #include "llvm/Target/TargetSubtarget.h"
  21 #include "llvm/GlobalVariable.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/ADT/StringExtras.h"
  26 #include "llvm/ADT/STLExtras.h"
  27 #include "llvm/Support/ErrorHandling.h"
  28 #include "llvm/Support/MathExtras.h"
  29 using namespace llvm;
  30
  31 namespace llvm {
  32 TLSModel::Model getTLSModel(const GlobalValue *GV, Reloc::Model reloc) {
  33   bool isLocal = GV->hasLocalLinkage();
  34   bool isDeclaration = GV->isDeclaration();
  35   // FIXME: what should we do for protected and internal visibility?
  36   // For variables, is internal different from hidden?
  37   bool isHidden = GV->hasHiddenVisibility();
  38
  39   if (reloc == Reloc::PIC_) {
  40     if (isLocal || isHidden)
  41       return TLSModel::LocalDynamic;
  42     else
  43       return TLSModel::GeneralDynamic;
  44   } else {
  45     if (!isDeclaration || isHidden)
  46       return TLSModel::LocalExec;
  47     else
  48       return TLSModel::InitialExec;
  49   }
  50 }
  51 }
  52
  53 /// InitLibcallNames - Set default libcall names.
  54 ///
  55 static void InitLibcallNames(const char **Names) {
  56   Names[RTLIB::SHL_I16] = "__ashlhi3";
  57   Names[RTLIB::SHL_I32] = "__ashlsi3";
  58   Names[RTLIB::SHL_I64] = "__ashldi3";
  59   Names[RTLIB::SHL_I128] = "__ashlti3";
  60   Names[RTLIB::SRL_I16] = "__lshrhi3";
  61   Names[RTLIB::SRL_I32] = "__lshrsi3";
  62   Names[RTLIB::SRL_I64] = "__lshrdi3";
  63   Names[RTLIB::SRL_I128] = "__lshrti3";
  64   Names[RTLIB::SRA_I16] = "__ashrhi3";
  65   Names[RTLIB::SRA_I32] = "__ashrsi3";
  66   Names[RTLIB::SRA_I64] = "__ashrdi3";
  67   Names[RTLIB::SRA_I128] = "__ashrti3";
  68   Names[RTLIB::MUL_I16] = "__mulhi3";
  69   Names[RTLIB::MUL_I32] = "__mulsi3";
  70   Names[RTLIB::MUL_I64] = "__muldi3";
  71   Names[RTLIB::MUL_I128] = "__multi3";
  72   Names[RTLIB::SDIV_I16] = "__divhi3";
  73   Names[RTLIB::SDIV_I32] = "__divsi3";
  74   Names[RTLIB::SDIV_I64] = "__divdi3";
  75   Names[RTLIB::SDIV_I128] = "__divti3";
  76   Names[RTLIB::UDIV_I16] = "__udivhi3";
  77   Names[RTLIB::UDIV_I32] = "__udivsi3";
  78   Names[RTLIB::UDIV_I64] = "__udivdi3";
  79   Names[RTLIB::UDIV_I128] = "__udivti3";
  80   Names[RTLIB::SREM_I16] = "__modhi3";
  81   Names[RTLIB::SREM_I32] = "__modsi3";
  82   Names[RTLIB::SREM_I64] = "__moddi3";
  83   Names[RTLIB::SREM_I128] = "__modti3";
  84   Names[RTLIB::UREM_I16] = "__umodhi3";
  85   Names[RTLIB::UREM_I32] = "__umodsi3";
  86   Names[RTLIB::UREM_I64] = "__umoddi3";
  87   Names[RTLIB::UREM_I128] = "__umodti3";
  88   Names[RTLIB::NEG_I32] = "__negsi2";
  89   Names[RTLIB::NEG_I64] = "__negdi2";
  90   Names[RTLIB::ADD_F32] = "__addsf3";
  91   Names[RTLIB::ADD_F64] = "__adddf3";
  92   Names[RTLIB::ADD_F80] = "__addxf3";
  93   Names[RTLIB::ADD_PPCF128] = "__gcc_qadd";
  94   Names[RTLIB::SUB_F32] = "__subsf3";
  95   Names[RTLIB::SUB_F64] = "__subdf3";
  96   Names[RTLIB::SUB_F80] = "__subxf3";
  97   Names[RTLIB::SUB_PPCF128] = "__gcc_qsub";
  98   Names[RTLIB::MUL_F32] = "__mulsf3";
  99   Names[RTLIB::MUL_F64] = "__muldf3";
 100   Names[RTLIB::MUL_F80] = "__mulxf3";
 101   Names[RTLIB::MUL_PPCF128] = "__gcc_qmul";
 102   Names[RTLIB::DIV_F32] = "__divsf3";
 103   Names[RTLIB::DIV_F64] = "__divdf3";
 104   Names[RTLIB::DIV_F80] = "__divxf3";
 105   Names[RTLIB::DIV_PPCF128] = "__gcc_qdiv";
 106   Names[RTLIB::REM_F32] = "fmodf";
 107   Names[RTLIB::REM_F64] = "fmod";
 108   Names[RTLIB::REM_F80] = "fmodl";
 109   Names[RTLIB::REM_PPCF128] = "fmodl";
 110   Names[RTLIB::POWI_F32] = "__powisf2";
 111   Names[RTLIB::POWI_F64] = "__powidf2";
 112   Names[RTLIB::POWI_F80] = "__powixf2";
 113   Names[RTLIB::POWI_PPCF128] = "__powitf2";
 114   Names[RTLIB::SQRT_F32] = "sqrtf";
 115   Names[RTLIB::SQRT_F64] = "sqrt";
 116   Names[RTLIB::SQRT_F80] = "sqrtl";
 117   Names[RTLIB::SQRT_PPCF128] = "sqrtl";
 118   Names[RTLIB::LOG_F32] = "logf";
 119   Names[RTLIB::LOG_F64] = "log";
 120   Names[RTLIB::LOG_F80] = "logl";
 121   Names[RTLIB::LOG_PPCF128] = "logl";
 122   Names[RTLIB::LOG2_F32] = "log2f";
 123   Names[RTLIB::LOG2_F64] = "log2";
 124   Names[RTLIB::LOG2_F80] = "log2l";
 125   Names[RTLIB::LOG2_PPCF128] = "log2l";
 126   Names[RTLIB::LOG10_F32] = "log10f";
 127   Names[RTLIB::LOG10_F64] = "log10";
 128   Names[RTLIB::LOG10_F80] = "log10l";
 129   Names[RTLIB::LOG10_PPCF128] = "log10l";
 130   Names[RTLIB::EXP_F32] = "expf";
 131   Names[RTLIB::EXP_F64] = "exp";
 132   Names[RTLIB::EXP_F80] = "expl";
 133   Names[RTLIB::EXP_PPCF128] = "expl";
 134   Names[RTLIB::EXP2_F32] = "exp2f";
 135   Names[RTLIB::EXP2_F64] = "exp2";
 136   Names[RTLIB::EXP2_F80] = "exp2l";
 137   Names[RTLIB::EXP2_PPCF128] = "exp2l";
 138   Names[RTLIB::SIN_F32] = "sinf";
 139   Names[RTLIB::SIN_F64] = "sin";
 140   Names[RTLIB::SIN_F80] = "sinl";
 141   Names[RTLIB::SIN_PPCF128] = "sinl";
 142   Names[RTLIB::COS_F32] = "cosf";
 143   Names[RTLIB::COS_F64] = "cos";
 144   Names[RTLIB::COS_F80] = "cosl";
 145   Names[RTLIB::COS_PPCF128] = "cosl";
 146   Names[RTLIB::POW_F32] = "powf";
 147   Names[RTLIB::POW_F64] = "pow";
 148   Names[RTLIB::POW_F80] = "powl";
 149   Names[RTLIB::POW_PPCF128] = "powl";
 150   Names[RTLIB::CEIL_F32] = "ceilf";
 151   Names[RTLIB::CEIL_F64] = "ceil";
 152   Names[RTLIB::CEIL_F80] = "ceill";
 153   Names[RTLIB::CEIL_PPCF128] = "ceill";
 154   Names[RTLIB::TRUNC_F32] = "truncf";
 155   Names[RTLIB::TRUNC_F64] = "trunc";
 156   Names[RTLIB::TRUNC_F80] = "truncl";
 157   Names[RTLIB::TRUNC_PPCF128] = "truncl";
 158   Names[RTLIB::RINT_F32] = "rintf";
 159   Names[RTLIB::RINT_F64] = "rint";
 160   Names[RTLIB::RINT_F80] = "rintl";
 161   Names[RTLIB::RINT_PPCF128] = "rintl";
 162   Names[RTLIB::NEARBYINT_F32] = "nearbyintf";
 163   Names[RTLIB::NEARBYINT_F64] = "nearbyint";
 164   Names[RTLIB::NEARBYINT_F80] = "nearbyintl";
 165   Names[RTLIB::NEARBYINT_PPCF128] = "nearbyintl";
 166   Names[RTLIB::FLOOR_F32] = "floorf";
 167   Names[RTLIB::FLOOR_F64] = "floor";
 168   Names[RTLIB::FLOOR_F80] = "floorl";
 169   Names[RTLIB::FLOOR_PPCF128] = "floorl";
 170   Names[RTLIB::FPEXT_F32_F64] = "__extendsfdf2";
 171   Names[RTLIB::FPROUND_F64_F32] = "__truncdfsf2";
 172   Names[RTLIB::FPROUND_F80_F32] = "__truncxfsf2";
 173   Names[RTLIB::FPROUND_PPCF128_F32] = "__trunctfsf2";
 174   Names[RTLIB::FPROUND_F80_F64] = "__truncxfdf2";
 175   Names[RTLIB::FPROUND_PPCF128_F64] = "__trunctfdf2";
 176   Names[RTLIB::FPTOSINT_F32_I8] = "__fixsfi8";
 177   Names[RTLIB::FPTOSINT_F32_I16] = "__fixsfi16";
 178   Names[RTLIB::FPTOSINT_F32_I32] = "__fixsfsi";
 179   Names[RTLIB::FPTOSINT_F32_I64] = "__fixsfdi";
 180   Names[RTLIB::FPTOSINT_F32_I128] = "__fixsfti";
 181   Names[RTLIB::FPTOSINT_F64_I32] = "__fixdfsi";
 182   Names[RTLIB::FPTOSINT_F64_I64] = "__fixdfdi";
 183   Names[RTLIB::FPTOSINT_F64_I128] = "__fixdfti";
 184   Names[RTLIB::FPTOSINT_F80_I32] = "__fixxfsi";
 185   Names[RTLIB::FPTOSINT_F80_I64] = "__fixxfdi";
 186   Names[RTLIB::FPTOSINT_F80_I128] = "__fixxfti";
 187   Names[RTLIB::FPTOSINT_PPCF128_I32] = "__fixtfsi";
 188   Names[RTLIB::FPTOSINT_PPCF128_I64] = "__fixtfdi";
 189   Names[RTLIB::FPTOSINT_PPCF128_I128] = "__fixtfti";
 190   Names[RTLIB::FPTOUINT_F32_I8] = "__fixunssfi8";
 191   Names[RTLIB::FPTOUINT_F32_I16] = "__fixunssfi16";
 192   Names[RTLIB::FPTOUINT_F32_I32] = "__fixunssfsi";
 193   Names[RTLIB::FPTOUINT_F32_I64] = "__fixunssfdi";
 194   Names[RTLIB::FPTOUINT_F32_I128] = "__fixunssfti";
 195   Names[RTLIB::FPTOUINT_F64_I32] = "__fixunsdfsi";
 196   Names[RTLIB::FPTOUINT_F64_I64] = "__fixunsdfdi";
 197   Names[RTLIB::FPTOUINT_F64_I128] = "__fixunsdfti";
 198   Names[RTLIB::FPTOUINT_F80_I32] = "__fixunsxfsi";
 199   Names[RTLIB::FPTOUINT_F80_I64] = "__fixunsxfdi";
 200   Names[RTLIB::FPTOUINT_F80_I128] = "__fixunsxfti";
 201   Names[RTLIB::FPTOUINT_PPCF128_I32] = "__fixunstfsi";
 202   Names[RTLIB::FPTOUINT_PPCF128_I64] = "__fixunstfdi";
 203   Names[RTLIB::FPTOUINT_PPCF128_I128] = "__fixunstfti";
 204   Names[RTLIB::SINTTOFP_I32_F32] = "__floatsisf";
 205   Names[RTLIB::SINTTOFP_I32_F64] = "__floatsidf";
 206   Names[RTLIB::SINTTOFP_I32_F80] = "__floatsixf";
 207   Names[RTLIB::SINTTOFP_I32_PPCF128] = "__floatsitf";
 208   Names[RTLIB::SINTTOFP_I64_F32] = "__floatdisf";
 209   Names[RTLIB::SINTTOFP_I64_F64] = "__floatdidf";
 210   Names[RTLIB::SINTTOFP_I64_F80] = "__floatdixf";
 211   Names[RTLIB::SINTTOFP_I64_PPCF128] = "__floatditf";
 212   Names[RTLIB::SINTTOFP_I128_F32] = "__floattisf";
 213   Names[RTLIB::SINTTOFP_I128_F64] = "__floattidf";
 214   Names[RTLIB::SINTTOFP_I128_F80] = "__floattixf";
 215   Names[RTLIB::SINTTOFP_I128_PPCF128] = "__floattitf";
 216   Names[RTLIB::UINTTOFP_I32_F32] = "__floatunsisf";
 217   Names[RTLIB::UINTTOFP_I32_F64] = "__floatunsidf";
 218   Names[RTLIB::UINTTOFP_I32_F80] = "__floatunsixf";
 219   Names[RTLIB::UINTTOFP_I32_PPCF128] = "__floatunsitf";
 220   Names[RTLIB::UINTTOFP_I64_F32] = "__floatundisf";
 221   Names[RTLIB::UINTTOFP_I64_F64] = "__floatundidf";
 222   Names[RTLIB::UINTTOFP_I64_F80] = "__floatundixf";
 223   Names[RTLIB::UINTTOFP_I64_PPCF128] = "__floatunditf";
 224   Names[RTLIB::UINTTOFP_I128_F32] = "__floatuntisf";
 225   Names[RTLIB::UINTTOFP_I128_F64] = "__floatuntidf";
 226   Names[RTLIB::UINTTOFP_I128_F80] = "__floatuntixf";
 227   Names[RTLIB::UINTTOFP_I128_PPCF128] = "__floatuntitf";
 228   Names[RTLIB::OEQ_F32] = "__eqsf2";
 229   Names[RTLIB::OEQ_F64] = "__eqdf2";
 230   Names[RTLIB::UNE_F32] = "__nesf2";
 231   Names[RTLIB::UNE_F64] = "__nedf2";
 232   Names[RTLIB::OGE_F32] = "__gesf2";
 233   Names[RTLIB::OGE_F64] = "__gedf2";
 234   Names[RTLIB::OLT_F32] = "__ltsf2";
 235   Names[RTLIB::OLT_F64] = "__ltdf2";
 236   Names[RTLIB::OLE_F32] = "__lesf2";
 237   Names[RTLIB::OLE_F64] = "__ledf2";
 238   Names[RTLIB::OGT_F32] = "__gtsf2";
 239   Names[RTLIB::OGT_F64] = "__gtdf2";
 240   Names[RTLIB::UO_F32] = "__unordsf2";
 241   Names[RTLIB::UO_F64] = "__unorddf2";
 242   Names[RTLIB::O_F32] = "__unordsf2";
 243   Names[RTLIB::O_F64] = "__unorddf2";
 244   Names[RTLIB::MEMCPY] = "memcpy";
 245   Names[RTLIB::MEMMOVE] = "memmove";
 246   Names[RTLIB::MEMSET] = "memset";
 247   Names[RTLIB::UNWIND_RESUME] = "_Unwind_Resume";
 248 }
 249
 250 /// getFPEXT - Return the FPEXT_*_* value for the given types, or
 251 /// UNKNOWN_LIBCALL if there is none.
 252 RTLIB::Libcall RTLIB::getFPEXT(EVT OpVT, EVT RetVT) {
 253   if (OpVT == MVT::f32) {
 254     if (RetVT == MVT::f64)
 255       return FPEXT_F32_F64;
 256   }
 257   return UNKNOWN_LIBCALL;
 258 }
 259
 260 /// getFPROUND - Return the FPROUND_*_* value for the given types, or
 261 /// UNKNOWN_LIBCALL if there is none.
 262 RTLIB::Libcall RTLIB::getFPROUND(EVT OpVT, EVT RetVT) {
 263   if (RetVT == MVT::f32) {
 264     if (OpVT == MVT::f64)
 265       return FPROUND_F64_F32;
 266     if (OpVT == MVT::f80)
 267       return FPROUND_F80_F32;
 268     if (OpVT == MVT::ppcf128)
 269       return FPROUND_PPCF128_F32;
 270   } else if (RetVT == MVT::f64) {
 271     if (OpVT == MVT::f80)
 272       return FPROUND_F80_F64;
 273     if (OpVT == MVT::ppcf128)
 274       return FPROUND_PPCF128_F64;
 275   }
 276   return UNKNOWN_LIBCALL;
 277 }
 278
 279 /// getFPTOSINT - Return the FPTOSINT_*_* value for the given types, or
 280 /// UNKNOWN_LIBCALL if there is none.
 281 RTLIB::Libcall RTLIB::getFPTOSINT(EVT OpVT, EVT RetVT) {
 282   if (OpVT == MVT::f32) {
 283     if (RetVT == MVT::i8)
 284       return FPTOSINT_F32_I8;
 285     if (RetVT == MVT::i16)
 286       return FPTOSINT_F32_I16;
 287     if (RetVT == MVT::i32)
 288       return FPTOSINT_F32_I32;
 289     if (RetVT == MVT::i64)
 290       return FPTOSINT_F32_I64;
 291     if (RetVT == MVT::i128)
 292       return FPTOSINT_F32_I128;
 293   } else if (OpVT == MVT::f64) {
 294     if (RetVT == MVT::i32)
 295       return FPTOSINT_F64_I32;
 296     if (RetVT == MVT::i64)
 297       return FPTOSINT_F64_I64;
 298     if (RetVT == MVT::i128)
 299       return FPTOSINT_F64_I128;
 300   } else if (OpVT == MVT::f80) {
 301     if (RetVT == MVT::i32)
 302       return FPTOSINT_F80_I32;
 303     if (RetVT == MVT::i64)
 304       return FPTOSINT_F80_I64;
 305     if (RetVT == MVT::i128)
 306       return FPTOSINT_F80_I128;
 307   } else if (OpVT == MVT::ppcf128) {
 308     if (RetVT == MVT::i32)
 309       return FPTOSINT_PPCF128_I32;
 310     if (RetVT == MVT::i64)
 311       return FPTOSINT_PPCF128_I64;
 312     if (RetVT == MVT::i128)
 313       return FPTOSINT_PPCF128_I128;
 314   }
 315   return UNKNOWN_LIBCALL;
 316 }
 317
 318 /// getFPTOUINT - Return the FPTOUINT_*_* value for the given types, or
 319 /// UNKNOWN_LIBCALL if there is none.
 320 RTLIB::Libcall RTLIB::getFPTOUINT(EVT OpVT, EVT RetVT) {
 321   if (OpVT == MVT::f32) {
 322     if (RetVT == MVT::i8)
 323       return FPTOUINT_F32_I8;
 324     if (RetVT == MVT::i16)
 325       return FPTOUINT_F32_I16;
 326     if (RetVT == MVT::i32)
 327       return FPTOUINT_F32_I32;
 328     if (RetVT == MVT::i64)
 329       return FPTOUINT_F32_I64;
 330     if (RetVT == MVT::i128)
 331       return FPTOUINT_F32_I128;
 332   } else if (OpVT == MVT::f64) {
 333     if (RetVT == MVT::i32)
 334       return FPTOUINT_F64_I32;
 335     if (RetVT == MVT::i64)
 336       return FPTOUINT_F64_I64;
 337     if (RetVT == MVT::i128)
 338       return FPTOUINT_F64_I128;
 339   } else if (OpVT == MVT::f80) {
 340     if (RetVT == MVT::i32)
 341       return FPTOUINT_F80_I32;
 342     if (RetVT == MVT::i64)
 343       return FPTOUINT_F80_I64;
 344     if (RetVT == MVT::i128)
 345       return FPTOUINT_F80_I128;
 346   } else if (OpVT == MVT::ppcf128) {
 347     if (RetVT == MVT::i32)
 348       return FPTOUINT_PPCF128_I32;
 349     if (RetVT == MVT::i64)
 350       return FPTOUINT_PPCF128_I64;
 351     if (RetVT == MVT::i128)
 352       return FPTOUINT_PPCF128_I128;
 353   }
 354   return UNKNOWN_LIBCALL;
 355 }
 356
 357 /// getSINTTOFP - Return the SINTTOFP_*_* value for the given types, or
 358 /// UNKNOWN_LIBCALL if there is none.
 359 RTLIB::Libcall RTLIB::getSINTTOFP(EVT OpVT, EVT RetVT) {
 360   if (OpVT == MVT::i32) {
 361     if (RetVT == MVT::f32)
 362       return SINTTOFP_I32_F32;
 363     else if (RetVT == MVT::f64)
 364       return SINTTOFP_I32_F64;
 365     else if (RetVT == MVT::f80)
 366       return SINTTOFP_I32_F80;
 367     else if (RetVT == MVT::ppcf128)
 368       return SINTTOFP_I32_PPCF128;
 369   } else if (OpVT == MVT::i64) {
 370     if (RetVT == MVT::f32)
 371       return SINTTOFP_I64_F32;
 372     else if (RetVT == MVT::f64)
 373       return SINTTOFP_I64_F64;
 374     else if (RetVT == MVT::f80)
 375       return SINTTOFP_I64_F80;
 376     else if (RetVT == MVT::ppcf128)
 377       return SINTTOFP_I64_PPCF128;
 378   } else if (OpVT == MVT::i128) {
 379     if (RetVT == MVT::f32)
 380       return SINTTOFP_I128_F32;
 381     else if (RetVT == MVT::f64)
 382       return SINTTOFP_I128_F64;
 383     else if (RetVT == MVT::f80)
 384       return SINTTOFP_I128_F80;
 385     else if (RetVT == MVT::ppcf128)
 386       return SINTTOFP_I128_PPCF128;
 387   }
 388   return UNKNOWN_LIBCALL;
 389 }
 390
 391 /// getUINTTOFP - Return the UINTTOFP_*_* value for the given types, or
 392 /// UNKNOWN_LIBCALL if there is none.
 393 RTLIB::Libcall RTLIB::getUINTTOFP(EVT OpVT, EVT RetVT) {
 394   if (OpVT == MVT::i32) {
 395     if (RetVT == MVT::f32)
 396       return UINTTOFP_I32_F32;
 397     else if (RetVT == MVT::f64)
 398       return UINTTOFP_I32_F64;
 399     else if (RetVT == MVT::f80)
 400       return UINTTOFP_I32_F80;
 401     else if (RetVT == MVT::ppcf128)
 402       return UINTTOFP_I32_PPCF128;
 403   } else if (OpVT == MVT::i64) {
 404     if (RetVT == MVT::f32)
 405       return UINTTOFP_I64_F32;
 406     else if (RetVT == MVT::f64)
 407       return UINTTOFP_I64_F64;
 408     else if (RetVT == MVT::f80)
 409       return UINTTOFP_I64_F80;
 410     else if (RetVT == MVT::ppcf128)
 411       return UINTTOFP_I64_PPCF128;
 412   } else if (OpVT == MVT::i128) {
 413     if (RetVT == MVT::f32)
 414       return UINTTOFP_I128_F32;
 415     else if (RetVT == MVT::f64)
 416       return UINTTOFP_I128_F64;
 417     else if (RetVT == MVT::f80)
 418       return UINTTOFP_I128_F80;
 419     else if (RetVT == MVT::ppcf128)
 420       return UINTTOFP_I128_PPCF128;
 421   }
 422   return UNKNOWN_LIBCALL;
 423 }
 424
 425 /// InitCmpLibcallCCs - Set default comparison libcall CC.
 426 ///
 427 static void InitCmpLibcallCCs(ISD::CondCode *CCs) {
 428   memset(CCs, ISD::SETCC_INVALID, sizeof(ISD::CondCode)*RTLIB::UNKNOWN_LIBCALL);
 429   CCs[RTLIB::OEQ_F32] = ISD::SETEQ;
 430   CCs[RTLIB::OEQ_F64] = ISD::SETEQ;
 431   CCs[RTLIB::UNE_F32] = ISD::SETNE;
 432   CCs[RTLIB::UNE_F64] = ISD::SETNE;
 433   CCs[RTLIB::OGE_F32] = ISD::SETGE;
 434   CCs[RTLIB::OGE_F64] = ISD::SETGE;
 435   CCs[RTLIB::OLT_F32] = ISD::SETLT;
 436   CCs[RTLIB::OLT_F64] = ISD::SETLT;
 437   CCs[RTLIB::OLE_F32] = ISD::SETLE;
 438   CCs[RTLIB::OLE_F64] = ISD::SETLE;
 439   CCs[RTLIB::OGT_F32] = ISD::SETGT;
 440   CCs[RTLIB::OGT_F64] = ISD::SETGT;
 441   CCs[RTLIB::UO_F32] = ISD::SETNE;
 442   CCs[RTLIB::UO_F64] = ISD::SETNE;
 443   CCs[RTLIB::O_F32] = ISD::SETEQ;
 444   CCs[RTLIB::O_F64] = ISD::SETEQ;
 445 }
 446
 447 /// NOTE: The constructor takes ownership of TLOF.
 448 TargetLowering::TargetLowering(TargetMachine &tm,TargetLoweringObjectFile *tlof)
 449   : TM(tm), TD(TM.getTargetData()), TLOF(*tlof) {
 450   // All operations default to being supported.
 451   memset(OpActions, 0, sizeof(OpActions));
 452   memset(LoadExtActions, 0, sizeof(LoadExtActions));
 453   memset(TruncStoreActions, 0, sizeof(TruncStoreActions));
 454   memset(IndexedModeActions, 0, sizeof(IndexedModeActions));
 455   memset(ConvertActions, 0, sizeof(ConvertActions));
 456   memset(CondCodeActions, 0, sizeof(CondCodeActions));
 457
 458   // Set default actions for various operations.
 459   for (unsigned VT = 0; VT != (unsigned)MVT::LAST_VALUETYPE; ++VT) {
 460     // Default all indexed load / store to expand.
 461     for (unsigned IM = (unsigned)ISD::PRE_INC;
 462          IM != (unsigned)ISD::LAST_INDEXED_MODE; ++IM) {
 463       setIndexedLoadAction(IM, (MVT::SimpleValueType)VT, Expand);
 464       setIndexedStoreAction(IM, (MVT::SimpleValueType)VT, Expand);
 465     }
 466
 467     // These operations default to expand.
 468     setOperationAction(ISD::FGETSIGN, (MVT::SimpleValueType)VT, Expand);
 469     setOperationAction(ISD::CONCAT_VECTORS, (MVT::SimpleValueType)VT, Expand);
 470   }
 471
 472   // Most targets ignore the @llvm.prefetch intrinsic.
 473   setOperationAction(ISD::PREFETCH, MVT::Other, Expand);
 474
 475   // ConstantFP nodes default to expand.  Targets can either change this to
 476   // Legal, in which case all fp constants are legal, or use addLegalFPImmediate
 477   // to optimize expansions for certain constants.
 478   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 479   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 480   setOperationAction(ISD::ConstantFP, MVT::f80, Expand);
 481
 482   // These library functions default to expand.
 483   setOperationAction(ISD::FLOG , MVT::f64, Expand);
 484   setOperationAction(ISD::FLOG2, MVT::f64, Expand);
 485   setOperationAction(ISD::FLOG10,MVT::f64, Expand);
 486   setOperationAction(ISD::FEXP , MVT::f64, Expand);
 487   setOperationAction(ISD::FEXP2, MVT::f64, Expand);
 488   setOperationAction(ISD::FLOG , MVT::f32, Expand);
 489   setOperationAction(ISD::FLOG2, MVT::f32, Expand);
 490   setOperationAction(ISD::FLOG10,MVT::f32, Expand);
 491   setOperationAction(ISD::FEXP , MVT::f32, Expand);
 492   setOperationAction(ISD::FEXP2, MVT::f32, Expand);
 493
 494   // Default ISD::TRAP to expand (which turns it into abort).
 495   setOperationAction(ISD::TRAP, MVT::Other, Expand);
 496
 497   IsLittleEndian = TD->isLittleEndian();
 498   UsesGlobalOffsetTable = false;
 499   ShiftAmountTy = PointerTy =
 500       getValueType(TD->getIntPtrType()).getSimpleVT().SimpleTy;
 501   memset(RegClassForVT, 0,MVT::LAST_VALUETYPE*sizeof(TargetRegisterClass*));
 502   memset(TargetDAGCombineArray, 0, array_lengthof(TargetDAGCombineArray));
 503   maxStoresPerMemset = maxStoresPerMemcpy = maxStoresPerMemmove = 8;
 504   allowUnalignedMemoryAccesses = false;
 505   benefitFromCodePlacementOpt = false;
 506   UseUnderscoreSetJmp = false;
 507   UseUnderscoreLongJmp = false;
 508   SelectIsExpensive = false;
 509   IntDivIsCheap = false;
 510   Pow2DivIsCheap = false;
 511   StackPointerRegisterToSaveRestore = 0;
 512   ExceptionPointerRegister = 0;
 513   ExceptionSelectorRegister = 0;
 514   BooleanContents = UndefinedBooleanContent;
 515   SchedPreferenceInfo = SchedulingForLatency;
 516   JumpBufSize = 0;
 517   JumpBufAlignment = 0;
 518   IfCvtBlockSizeLimit = 2;
 519   IfCvtDupBlockSizeLimit = 0;
 520   PrefLoopAlignment = 0;
 521
 522   InitLibcallNames(LibcallRoutineNames);
 523   InitCmpLibcallCCs(CmpLibcallCCs);
 524
 525   // Tell Legalize whether the assembler supports DEBUG_LOC.
 526   const TargetAsmInfo *TASM = TM.getTargetAsmInfo();
 527   if (!TASM || !TASM->hasDotLocAndDotFile())
 528     setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 529 }
 530
 531 TargetLowering::~TargetLowering() {
 532   delete &TLOF;
 533 }
 534
 535 static unsigned getVectorTypeBreakdownMVT(MVT VT, MVT &IntermediateVT,
 536                                        unsigned &NumIntermediates,
 537                                        EVT &RegisterVT,
 538                                        TargetLowering* TLI) {
 539   // Figure out the right, legal destination reg to copy into.
 540   unsigned NumElts = VT.getVectorNumElements();
 541   MVT EltTy = VT.getVectorElementType();
 542
 543   unsigned NumVectorRegs = 1;
 544
 545   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
 546   // could break down into LHS/RHS like LegalizeDAG does.
 547   if (!isPowerOf2_32(NumElts)) {
 548     NumVectorRegs = NumElts;
 549     NumElts = 1;
 550   }
 551
 552   // Divide the input until we get to a supported size.  This will always
 553   // end with a scalar if the target doesn't support vectors.
 554   while (NumElts > 1 && !TLI->isTypeLegal(MVT::getVectorVT(EltTy, NumElts))) {
 555     NumElts >>= 1;
 556     NumVectorRegs <<= 1;
 557   }
 558
 559   NumIntermediates = NumVectorRegs;
 560
 561   MVT NewVT = MVT::getVectorVT(EltTy, NumElts);
 562   if (!TLI->isTypeLegal(NewVT))
 563     NewVT = EltTy;
 564   IntermediateVT = NewVT;
 565
 566   EVT DestVT = TLI->getRegisterType(NewVT);
 567   RegisterVT = DestVT;
 568   if (EVT(DestVT).bitsLT(NewVT)) {
 569     // Value is expanded, e.g. i64 -> i16.
 570     return NumVectorRegs*(NewVT.getSizeInBits()/DestVT.getSizeInBits());
 571   } else {
 572     // Otherwise, promotion or legal types use the same number of registers as
 573     // the vector decimated to the appropriate level.
 574     return NumVectorRegs;
 575   }
 576
 577   return 1;
 578 }
 579
 580 /// computeRegisterProperties - Once all of the register classes are added,
 581 /// this allows us to compute derived properties we expose.
 582 void TargetLowering::computeRegisterProperties() {
 583   assert(MVT::LAST_VALUETYPE <= MVT::MAX_ALLOWED_VALUETYPE &&
 584          "Too many value types for ValueTypeActions to hold!");
 585
 586   // Everything defaults to needing one register.
 587   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
 588     NumRegistersForVT[i] = 1;
 589     RegisterTypeForVT[i] = TransformToType[i] = (MVT::SimpleValueType)i;
 590   }
 591   // ...except isVoid, which doesn't need any registers.
 592   NumRegistersForVT[MVT::isVoid] = 0;
 593
 594   // Find the largest integer register class.
 595   unsigned LargestIntReg = MVT::LAST_INTEGER_VALUETYPE;
 596   for (; RegClassForVT[LargestIntReg] == 0; --LargestIntReg)
 597     assert(LargestIntReg != MVT::i1 && "No integer registers defined!");
 598
 599   // Every integer value type larger than this largest register takes twice as
 600   // many registers to represent as the previous ValueType.
 601   for (unsigned ExpandedReg = LargestIntReg + 1; ; ++ExpandedReg) {
 602     EVT EVT = (MVT::SimpleValueType)ExpandedReg;
 603     if (!EVT.isInteger())
 604       break;
 605     NumRegistersForVT[ExpandedReg] = 2*NumRegistersForVT[ExpandedReg-1];
 606     RegisterTypeForVT[ExpandedReg] = (MVT::SimpleValueType)LargestIntReg;
 607     TransformToType[ExpandedReg] = (MVT::SimpleValueType)(ExpandedReg - 1);
 608     ValueTypeActions.setTypeAction(EVT, Expand);
 609   }
 610
 611   // Inspect all of the ValueType's smaller than the largest integer
 612   // register to see which ones need promotion.
 613   unsigned LegalIntReg = LargestIntReg;
 614   for (unsigned IntReg = LargestIntReg - 1;
 615        IntReg >= (unsigned)MVT::i1; --IntReg) {
 616     EVT IVT = (MVT::SimpleValueType)IntReg;
 617     if (isTypeLegal(IVT)) {
 618       LegalIntReg = IntReg;
 619     } else {
 620       RegisterTypeForVT[IntReg] = TransformToType[IntReg] =
 621         (MVT::SimpleValueType)LegalIntReg;
 622       ValueTypeActions.setTypeAction(IVT, Promote);
 623     }
 624   }
 625
 626   // ppcf128 type is really two f64's.
 627   if (!isTypeLegal(MVT::ppcf128)) {
 628     NumRegistersForVT[MVT::ppcf128] = 2*NumRegistersForVT[MVT::f64];
 629     RegisterTypeForVT[MVT::ppcf128] = MVT::f64;
 630     TransformToType[MVT::ppcf128] = MVT::f64;
 631     ValueTypeActions.setTypeAction(MVT::ppcf128, Expand);
 632   }
 633
 634   // Decide how to handle f64. If the target does not have native f64 support,
 635   // expand it to i64 and we will be generating soft float library calls.
 636   if (!isTypeLegal(MVT::f64)) {
 637     NumRegistersForVT[MVT::f64] = NumRegistersForVT[MVT::i64];
 638     RegisterTypeForVT[MVT::f64] = RegisterTypeForVT[MVT::i64];
 639     TransformToType[MVT::f64] = MVT::i64;
 640     ValueTypeActions.setTypeAction(MVT::f64, Expand);
 641   }
 642
 643   // Decide how to handle f32. If the target does not have native support for
 644   // f32, promote it to f64 if it is legal. Otherwise, expand it to i32.
 645   if (!isTypeLegal(MVT::f32)) {
 646     if (isTypeLegal(MVT::f64)) {
 647       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::f64];
 648       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::f64];
 649       TransformToType[MVT::f32] = MVT::f64;
 650       ValueTypeActions.setTypeAction(MVT::f32, Promote);
 651     } else {
 652       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::i32];
 653       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::i32];
 654       TransformToType[MVT::f32] = MVT::i32;
 655       ValueTypeActions.setTypeAction(MVT::f32, Expand);
 656     }
 657   }
 658
 659   // Loop over all of the vector value types to see which need transformations.
 660   for (unsigned i = MVT::FIRST_VECTOR_VALUETYPE;
 661        i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 662     MVT VT = (MVT::SimpleValueType)i;
 663     if (!isTypeLegal(VT)) {
 664       MVT IntermediateVT;
 665       EVT RegisterVT;
 666       unsigned NumIntermediates;
 667       NumRegistersForVT[i] =
 668         getVectorTypeBreakdownMVT(VT, IntermediateVT, NumIntermediates,
 669                                   RegisterVT, this);
 670       RegisterTypeForVT[i] = RegisterVT;
 671
 672       // Determine if there is a legal wider type.
 673       bool IsLegalWiderType = false;
 674       EVT EltVT = VT.getVectorElementType();
 675       unsigned NElts = VT.getVectorNumElements();
 676       for (unsigned nVT = i+1; nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
 677         EVT SVT = (MVT::SimpleValueType)nVT;
 678         if (isTypeLegal(SVT) && SVT.getVectorElementType() == EltVT &&
 679             SVT.getVectorNumElements() > NElts) {
 680           TransformToType[i] = SVT;
 681           ValueTypeActions.setTypeAction(VT, Promote);
 682           IsLegalWiderType = true;
 683           break;
 684         }
 685       }
 686       if (!IsLegalWiderType) {
 687         EVT NVT = VT.getPow2VectorType();
 688         if (NVT == VT) {
 689           // Type is already a power of 2.  The default action is to split.
 690           TransformToType[i] = MVT::Other;
 691           ValueTypeActions.setTypeAction(VT, Expand);
 692         } else {
 693           TransformToType[i] = NVT;
 694           ValueTypeActions.setTypeAction(VT, Promote);
 695         }
 696       }
 697     }
 698   }
 699 }
 700
 701 const char *TargetLowering::getTargetNodeName(unsigned Opcode) const {
 702   return NULL;
 703 }
 704
 705
 706 MVT::SimpleValueType TargetLowering::getSetCCResultType(EVT VT) const {
 707   return getValueType(TD->getIntPtrType()).getSimpleVT().SimpleTy;
 708 }
 709
 710 /// getVectorTypeBreakdown - Vector types are broken down into some number of
 711 /// legal first class types.  For example, MVT::v8f32 maps to 2 MVT::v4f32
 712 /// with Altivec or SSE1, or 8 promoted MVT::f64 values with the X86 FP stack.
 713 /// Similarly, MVT::v2i64 turns into 4 MVT::i32 values with both PPC and X86.
 714 ///
 715 /// This method returns the number of registers needed, and the VT for each
 716 /// register.  It also returns the VT and quantity of the intermediate values
 717 /// before they are promoted/expanded.
 718 ///
 719 unsigned TargetLowering::getVectorTypeBreakdown(LLVMContext &Context, EVT VT,
 720                                                 EVT &IntermediateVT,
 721                                                 unsigned &NumIntermediates,
 722                                                 EVT &RegisterVT) const {
 723   // Figure out the right, legal destination reg to copy into.
 724   unsigned NumElts = VT.getVectorNumElements();
 725   EVT EltTy = VT.getVectorElementType();
 726
 727   unsigned NumVectorRegs = 1;
 728
 729   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
 730   // could break down into LHS/RHS like LegalizeDAG does.
 731   if (!isPowerOf2_32(NumElts)) {
 732     NumVectorRegs = NumElts;
 733     NumElts = 1;
 734   }
 735
 736   // Divide the input until we get to a supported size.  This will always
 737   // end with a scalar if the target doesn't support vectors.
 738   while (NumElts > 1 && !isTypeLegal(
 739                                    EVT::getVectorVT(Context, EltTy, NumElts))) {
 740     NumElts >>= 1;
 741     NumVectorRegs <<= 1;
 742   }
 743
 744   NumIntermediates = NumVectorRegs;
 745
 746   EVT NewVT = EVT::getVectorVT(Context, EltTy, NumElts);
 747   if (!isTypeLegal(NewVT))
 748     NewVT = EltTy;
 749   IntermediateVT = NewVT;
 750
 751   EVT DestVT = getRegisterType(Context, NewVT);
 752   RegisterVT = DestVT;
 753   if (DestVT.bitsLT(NewVT)) {
 754     // Value is expanded, e.g. i64 -> i16.
 755     return NumVectorRegs*(NewVT.getSizeInBits()/DestVT.getSizeInBits());
 756   } else {
 757     // Otherwise, promotion or legal types use the same number of registers as
 758     // the vector decimated to the appropriate level.
 759     return NumVectorRegs;
 760   }
 761
 762   return 1;
 763 }
 764
 765 /// getWidenVectorType: given a vector type, returns the type to widen to
 766 /// (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
 767 /// If there is no vector type that we want to widen to, returns MVT::Other
 768 /// When and where to widen is target dependent based on the cost of
 769 /// scalarizing vs using the wider vector type.
 770 EVT TargetLowering::getWidenVectorType(EVT VT) const {
 771   assert(VT.isVector());
 772   if (isTypeLegal(VT))
 773     return VT;
 774
 775   // Default is not to widen until moved to LegalizeTypes
 776   return MVT::Other;
 777 }
 778
 779 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 780 /// function arguments in the caller parameter area.  This is the actual
 781 /// alignment, not its logarithm.
 782 unsigned TargetLowering::getByValTypeAlignment(const Type *Ty) const {
 783   return TD->getCallFrameTypeAlignment(Ty);
 784 }
 785
 786 SDValue TargetLowering::getPICJumpTableRelocBase(SDValue Table,
 787                                                  SelectionDAG &DAG) const {
 788   if (usesGlobalOffsetTable())
 789     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy());
 790   return Table;
 791 }
 792
 793 bool
 794 TargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
 795   // Assume that everything is safe in static mode.
 796   if (getTargetMachine().getRelocationModel() == Reloc::Static)
 797     return true;
 798
 799   // In dynamic-no-pic mode, assume that known defined values are safe.
 800   if (getTargetMachine().getRelocationModel() == Reloc::DynamicNoPIC &&
 801       GA &&
 802       !GA->getGlobal()->isDeclaration() &&
 803       !GA->getGlobal()->isWeakForLinker())
 804     return true;
 805
 806   // Otherwise assume nothing is safe.
 807   return false;
 808 }
 809
 810 //===----------------------------------------------------------------------===//
 811 //  Optimization Methods
 812 //===----------------------------------------------------------------------===//
 813
 814 /// ShrinkDemandedConstant - Check to see if the specified operand of the
 815 /// specified instruction is a constant integer.  If so, check to see if there
 816 /// are any bits set in the constant that are not demanded.  If so, shrink the
 817 /// constant and return true.
 818 bool TargetLowering::TargetLoweringOpt::ShrinkDemandedConstant(SDValue Op,
 819                                                         const APInt &Demanded) {
 820   DebugLoc dl = Op.getDebugLoc();
 821
 822   // FIXME: ISD::SELECT, ISD::SELECT_CC
 823   switch (Op.getOpcode()) {
 824   default: break;
 825   case ISD::XOR:
 826   case ISD::AND:
 827   case ISD::OR: {
 828     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
 829     if (!C) return false;
 830
 831     if (Op.getOpcode() == ISD::XOR &&
 832         (C->getAPIntValue() | (~Demanded)).isAllOnesValue())
 833       return false;
 834
 835     // if we can expand it to have all bits set, do it
 836     if (C->getAPIntValue().intersects(~Demanded)) {
 837       EVT VT = Op.getValueType();
 838       SDValue New = DAG.getNode(Op.getOpcode(), dl, VT, Op.getOperand(0),
 839                                 DAG.getConstant(Demanded &
 840                                                 C->getAPIntValue(),
 841                                                 VT));
 842       return CombineTo(Op, New);
 843     }
 844
 845     break;
 846   }
 847   }
 848
 849   return false;
 850 }
 851
 852 /// ShrinkDemandedOp - Convert x+y to (VT)((SmallVT)x+(SmallVT)y) if the
 853 /// casts are free.  This uses isZExtFree and ZERO_EXTEND for the widening
 854 /// cast, but it could be generalized for targets with other types of
 855 /// implicit widening casts.
 856 bool
 857 TargetLowering::TargetLoweringOpt::ShrinkDemandedOp(SDValue Op,
 858                                                     unsigned BitWidth,
 859                                                     const APInt &Demanded,
 860                                                     DebugLoc dl) {
 861   assert(Op.getNumOperands() == 2 &&
 862          "ShrinkDemandedOp only supports binary operators!");
 863   assert(Op.getNode()->getNumValues() == 1 &&
 864          "ShrinkDemandedOp only supports nodes with one result!");
 865
 866   // Don't do this if the node has another user, which may require the
 867   // full value.
 868   if (!Op.getNode()->hasOneUse())
 869     return false;
 870
 871   // Search for the smallest integer type with free casts to and from
 872   // Op's type. For expedience, just check power-of-2 integer types.
 873   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
 874   unsigned SmallVTBits = BitWidth - Demanded.countLeadingZeros();
 875   if (!isPowerOf2_32(SmallVTBits))
 876     SmallVTBits = NextPowerOf2(SmallVTBits);
 877   for (; SmallVTBits < BitWidth; SmallVTBits = NextPowerOf2(SmallVTBits)) {
 878     EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), SmallVTBits);
 879     if (TLI.isTruncateFree(Op.getValueType(), SmallVT) &&
 880         TLI.isZExtFree(SmallVT, Op.getValueType())) {
 881       // We found a type with free casts.
 882       SDValue X = DAG.getNode(Op.getOpcode(), dl, SmallVT,
 883                               DAG.getNode(ISD::TRUNCATE, dl, SmallVT,
 884                                           Op.getNode()->getOperand(0)),
 885                               DAG.getNode(ISD::TRUNCATE, dl, SmallVT,
 886                                           Op.getNode()->getOperand(1)));
 887       SDValue Z = DAG.getNode(ISD::ZERO_EXTEND, dl, Op.getValueType(), X);
 888       return CombineTo(Op, Z);
 889     }
 890   }
 891   return false;
 892 }
 893
 894 /// SimplifyDemandedBits - Look at Op.  At this point, we know that only the
 895 /// DemandedMask bits of the result of Op are ever used downstream.  If we can
 896 /// use this information to simplify Op, create a new simplified DAG node and
 897 /// return true, returning the original and new nodes in Old and New. Otherwise,
 898 /// analyze the expression and return a mask of KnownOne and KnownZero bits for
 899 /// the expression (used to simplify the caller).  The KnownZero/One bits may
 900 /// only be accurate for those bits in the DemandedMask.
 901 bool TargetLowering::SimplifyDemandedBits(SDValue Op,
 902                                           const APInt &DemandedMask,
 903                                           APInt &KnownZero,
 904                                           APInt &KnownOne,
 905                                           TargetLoweringOpt &TLO,
 906                                           unsigned Depth) const {
 907   unsigned BitWidth = DemandedMask.getBitWidth();
 908   assert(Op.getValueSizeInBits() == BitWidth &&
 909          "Mask size mismatches value type size!");
 910   APInt NewMask = DemandedMask;
 911   DebugLoc dl = Op.getDebugLoc();
 912
 913   // Don't know anything.
 914   KnownZero = KnownOne = APInt(BitWidth, 0);
 915
 916   // Other users may use these bits.
 917   if (!Op.getNode()->hasOneUse()) {
 918     if (Depth != 0) {
 919       // If not at the root, Just compute the KnownZero/KnownOne bits to
 920       // simplify things downstream.
 921       TLO.DAG.ComputeMaskedBits(Op, DemandedMask, KnownZero, KnownOne, Depth);
 922       return false;
 923     }
 924     // If this is the root being simplified, allow it to have multiple uses,
 925     // just set the NewMask to all bits.
 926     NewMask = APInt::getAllOnesValue(BitWidth);
 927   } else if (DemandedMask == 0) {
 928     // Not demanding any bits from Op.
 929     if (Op.getOpcode() != ISD::UNDEF)
 930       return TLO.CombineTo(Op, TLO.DAG.getUNDEF(Op.getValueType()));
 931     return false;
 932   } else if (Depth == 6) {        // Limit search depth.
 933     return false;
 934   }
 935
 936   APInt KnownZero2, KnownOne2, KnownZeroOut, KnownOneOut;
 937   switch (Op.getOpcode()) {
 938   case ISD::Constant:
 939     // We know all of the bits for a constant!
 940     KnownOne = cast<ConstantSDNode>(Op)->getAPIntValue() & NewMask;
 941     KnownZero = ~KnownOne & NewMask;
 942     return false;   // Don't fall through, will infinitely loop.
 943   case ISD::AND:
 944     // If the RHS is a constant, check to see if the LHS would be zero without
 945     // using the bits from the RHS.  Below, we use knowledge about the RHS to
 946     // simplify the LHS, here we're using information from the LHS to simplify
 947     // the RHS.
 948     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 949       APInt LHSZero, LHSOne;
 950       TLO.DAG.ComputeMaskedBits(Op.getOperand(0), NewMask,
 951                                 LHSZero, LHSOne, Depth+1);
 952       // If the LHS already has zeros where RHSC does, this and is dead.
 953       if ((LHSZero & NewMask) == (~RHSC->getAPIntValue() & NewMask))
 954         return TLO.CombineTo(Op, Op.getOperand(0));
 955       // If any of the set bits in the RHS are known zero on the LHS, shrink
 956       // the constant.
 957       if (TLO.ShrinkDemandedConstant(Op, ~LHSZero & NewMask))
 958         return true;
 959     }
 960
 961     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 962                              KnownOne, TLO, Depth+1))
 963       return true;
 964     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 965     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownZero & NewMask,
 966                              KnownZero2, KnownOne2, TLO, Depth+1))
 967       return true;
 968     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 969
 970     // If all of the demanded bits are known one on one side, return the other.
 971     // These bits cannot contribute to the result of the 'and'.
 972     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
 973       return TLO.CombineTo(Op, Op.getOperand(0));
 974     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
 975       return TLO.CombineTo(Op, Op.getOperand(1));
 976     // If all of the demanded bits in the inputs are known zeros, return zero.
 977     if ((NewMask & (KnownZero|KnownZero2)) == NewMask)
 978       return TLO.CombineTo(Op, TLO.DAG.getConstant(0, Op.getValueType()));
 979     // If the RHS is a constant, see if we can simplify it.
 980     if (TLO.ShrinkDemandedConstant(Op, ~KnownZero2 & NewMask))
 981       return true;
 982     // If the operation can be done in a smaller type, do so.
 983     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
 984       return true;
 985
 986     // Output known-1 bits are only known if set in both the LHS & RHS.
 987     KnownOne &= KnownOne2;
 988     // Output known-0 are known to be clear if zero in either the LHS | RHS.
 989     KnownZero |= KnownZero2;
 990     break;
 991   case ISD::OR:
 992     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 993                              KnownOne, TLO, Depth+1))
 994       return true;
 995     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 996     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownOne & NewMask,
 997                              KnownZero2, KnownOne2, TLO, Depth+1))
 998       return true;
 999     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1000
1001     // If all of the demanded bits are known zero on one side, return the other.
1002     // These bits cannot contribute to the result of the 'or'.
1003     if ((NewMask & ~KnownOne2 & KnownZero) == (~KnownOne2 & NewMask))
1004       return TLO.CombineTo(Op, Op.getOperand(0));
1005     if ((NewMask & ~KnownOne & KnownZero2) == (~KnownOne & NewMask))
1006       return TLO.CombineTo(Op, Op.getOperand(1));
1007     // If all of the potentially set bits on one side are known to be set on
1008     // the other side, just use the 'other' side.
1009     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
1010       return TLO.CombineTo(Op, Op.getOperand(0));
1011     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
1012       return TLO.CombineTo(Op, Op.getOperand(1));
1013     // If the RHS is a constant, see if we can simplify it.
1014     if (TLO.ShrinkDemandedConstant(Op, NewMask))
1015       return true;
1016     // If the operation can be done in a smaller type, do so.
1017     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
1018       return true;
1019
1020     // Output known-0 bits are only known if clear in both the LHS & RHS.
1021     KnownZero &= KnownZero2;
1022     // Output known-1 are known to be set if set in either the LHS | RHS.
1023     KnownOne |= KnownOne2;
1024     break;
1025   case ISD::XOR:
1026     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
1027                              KnownOne, TLO, Depth+1))
1028       return true;
1029     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1030     if (SimplifyDemandedBits(Op.getOperand(0), NewMask, KnownZero2,
1031                              KnownOne2, TLO, Depth+1))
1032       return true;
1033     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1034
1035     // If all of the demanded bits are known zero on one side, return the other.
1036     // These bits cannot contribute to the result of the 'xor'.
1037     if ((KnownZero & NewMask) == NewMask)
1038       return TLO.CombineTo(Op, Op.getOperand(0));
1039     if ((KnownZero2 & NewMask) == NewMask)
1040       return TLO.CombineTo(Op, Op.getOperand(1));
1041     // If the operation can be done in a smaller type, do so.
1042     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
1043       return true;
1044
1045     // If all of the unknown bits are known to be zero on one side or the other
1046     // (but not both) turn this into an *inclusive* or.
1047     //    e.g. (A & C1)^(B & C2) -> (A & C1)|(B & C2) iff C1&C2 == 0
1048     if ((NewMask & ~KnownZero & ~KnownZero2) == 0)
1049       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::OR, dl, Op.getValueType(),
1050                                                Op.getOperand(0),
1051                                                Op.getOperand(1)));
1052
1053     // Output known-0 bits are known if clear or set in both the LHS & RHS.
1054     KnownZeroOut = (KnownZero & KnownZero2) | (KnownOne & KnownOne2);
1055     // Output known-1 are known to be set if set in only one of the LHS, RHS.
1056     KnownOneOut = (KnownZero & KnownOne2) | (KnownOne & KnownZero2);
1057
1058     // If all of the demanded bits on one side are known, and all of the set
1059     // bits on that side are also known to be set on the other side, turn this
1060     // into an AND, as we know the bits will be cleared.
1061     //    e.g. (X | C1) ^ C2 --> (X | C1) & ~C2 iff (C1&C2) == C2
1062     if ((NewMask & (KnownZero|KnownOne)) == NewMask) { // all known
1063       if ((KnownOne & KnownOne2) == KnownOne) {
1064         EVT VT = Op.getValueType();
1065         SDValue ANDC = TLO.DAG.getConstant(~KnownOne & NewMask, VT);
1066         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::AND, dl, VT,
1067                                                  Op.getOperand(0), ANDC));
1068       }
1069     }
1070
1071     // If the RHS is a constant, see if we can simplify it.
1072     // for XOR, we prefer to force bits to 1 if they will make a -1.
1073     // if we can't force bits, try to shrink constant
1074     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1075       APInt Expanded = C->getAPIntValue() | (~NewMask);
1076       // if we can expand it to have all bits set, do it
1077       if (Expanded.isAllOnesValue()) {
1078         if (Expanded != C->getAPIntValue()) {
1079           EVT VT = Op.getValueType();
1080           SDValue New = TLO.DAG.getNode(Op.getOpcode(), dl,VT, Op.getOperand(0),
1081                                           TLO.DAG.getConstant(Expanded, VT));
1082           return TLO.CombineTo(Op, New);
1083         }
1084         // if it already has all the bits set, nothing to change
1085         // but don't shrink either!
1086       } else if (TLO.ShrinkDemandedConstant(Op, NewMask)) {
1087         return true;
1088       }
1089     }
1090
1091     KnownZero = KnownZeroOut;
1092     KnownOne  = KnownOneOut;
1093     break;
1094   case ISD::SELECT:
1095     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero,
1096                              KnownOne, TLO, Depth+1))
1097       return true;
1098     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero2,
1099                              KnownOne2, TLO, Depth+1))
1100       return true;
1101     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1102     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1103
1104     // If the operands are constants, see if we can simplify them.
1105     if (TLO.ShrinkDemandedConstant(Op, NewMask))
1106       return true;
1107
1108     // Only known if known in both the LHS and RHS.
1109     KnownOne &= KnownOne2;
1110     KnownZero &= KnownZero2;
1111     break;
1112   case ISD::SELECT_CC:
1113     if (SimplifyDemandedBits(Op.getOperand(3), NewMask, KnownZero,
1114                              KnownOne, TLO, Depth+1))
1115       return true;
1116     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero2,
1117                              KnownOne2, TLO, Depth+1))
1118       return true;
1119     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1120     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1121
1122     // If the operands are constants, see if we can simplify them.
1123     if (TLO.ShrinkDemandedConstant(Op, NewMask))
1124       return true;
1125
1126     // Only known if known in both the LHS and RHS.
1127     KnownOne &= KnownOne2;
1128     KnownZero &= KnownZero2;
1129     break;
1130   case ISD::SHL:
1131     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1132       unsigned ShAmt = SA->getZExtValue();
1133       SDValue InOp = Op.getOperand(0);
1134
1135       // If the shift count is an invalid immediate, don't do anything.
1136       if (ShAmt >= BitWidth)
1137         break;
1138
1139       // If this is ((X >>u C1) << ShAmt), see if we can simplify this into a
1140       // single shift.  We can do this if the bottom bits (which are shifted
1141       // out) are never demanded.
1142       if (InOp.getOpcode() == ISD::SRL &&
1143           isa<ConstantSDNode>(InOp.getOperand(1))) {
1144         if (ShAmt && (NewMask & APInt::getLowBitsSet(BitWidth, ShAmt)) == 0) {
1145           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
1146           unsigned Opc = ISD::SHL;
1147           int Diff = ShAmt-C1;
1148           if (Diff < 0) {
1149             Diff = -Diff;
1150             Opc = ISD::SRL;
1151           }
1152
1153           SDValue NewSA =
1154             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
1155           EVT VT = Op.getValueType();
1156           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, dl, VT,
1157                                                    InOp.getOperand(0), NewSA));
1158         }
1159       }
1160
1161       if (SimplifyDemandedBits(Op.getOperand(0), NewMask.lshr(ShAmt),
1162                                KnownZero, KnownOne, TLO, Depth+1))
1163         return true;
1164       KnownZero <<= SA->getZExtValue();
1165       KnownOne  <<= SA->getZExtValue();
1166       // low bits known zero.
1167       KnownZero |= APInt::getLowBitsSet(BitWidth, SA->getZExtValue());
1168     }
1169     break;
1170   case ISD::SRL:
1171     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1172       EVT VT = Op.getValueType();
1173       unsigned ShAmt = SA->getZExtValue();
1174       unsigned VTSize = VT.getSizeInBits();
1175       SDValue InOp = Op.getOperand(0);
1176
1177       // If the shift count is an invalid immediate, don't do anything.
1178       if (ShAmt >= BitWidth)
1179         break;
1180
1181       // If this is ((X << C1) >>u ShAmt), see if we can simplify this into a
1182       // single shift.  We can do this if the top bits (which are shifted out)
1183       // are never demanded.
1184       if (InOp.getOpcode() == ISD::SHL &&
1185           isa<ConstantSDNode>(InOp.getOperand(1))) {
1186         if (ShAmt && (NewMask & APInt::getHighBitsSet(VTSize, ShAmt)) == 0) {
1187           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
1188           unsigned Opc = ISD::SRL;
1189           int Diff = ShAmt-C1;
1190           if (Diff < 0) {
1191             Diff = -Diff;
1192             Opc = ISD::SHL;
1193           }
1194
1195           SDValue NewSA =
1196             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
1197           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, dl, VT,
1198                                                    InOp.getOperand(0), NewSA));
1199         }
1200       }
1201
1202       // Compute the new bits that are at the top now.
1203       if (SimplifyDemandedBits(InOp, (NewMask << ShAmt),
1204                                KnownZero, KnownOne, TLO, Depth+1))
1205         return true;
1206       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1207       KnownZero = KnownZero.lshr(ShAmt);
1208       KnownOne  = KnownOne.lshr(ShAmt);
1209
1210       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
1211       KnownZero |= HighBits;  // High bits known zero.
1212     }
1213     break;
1214   case ISD::SRA:
1215     // If this is an arithmetic shift right and only the low-bit is set, we can
1216     // always convert this into a logical shr, even if the shift amount is
1217     // variable.  The low bit of the shift cannot be an input sign bit unless
1218     // the shift amount is >= the size of the datatype, which is undefined.
1219     if (DemandedMask == 1)
1220       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl, Op.getValueType(),
1221                                                Op.getOperand(0), Op.getOperand(1)));
1222
1223     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1224       EVT VT = Op.getValueType();
1225       unsigned ShAmt = SA->getZExtValue();
1226
1227       // If the shift count is an invalid immediate, don't do anything.
1228       if (ShAmt >= BitWidth)
1229         break;
1230
1231       APInt InDemandedMask = (NewMask << ShAmt);
1232
1233       // If any of the demanded bits are produced by the sign extension, we also
1234       // demand the input sign bit.
1235       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
1236       if (HighBits.intersects(NewMask))
1237         InDemandedMask |= APInt::getSignBit(VT.getSizeInBits());
1238
1239       if (SimplifyDemandedBits(Op.getOperand(0), InDemandedMask,
1240                                KnownZero, KnownOne, TLO, Depth+1))
1241         return true;
1242       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1243       KnownZero = KnownZero.lshr(ShAmt);
1244       KnownOne  = KnownOne.lshr(ShAmt);
1245
1246       // Handle the sign bit, adjusted to where it is now in the mask.
1247       APInt SignBit = APInt::getSignBit(BitWidth).lshr(ShAmt);
1248
1249       // If the input sign bit is known to be zero, or if none of the top bits
1250       // are demanded, turn this into an unsigned shift right.
1251       if (KnownZero.intersects(SignBit) || (HighBits & ~NewMask) == HighBits) {
1252         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl, VT,
1253                                                  Op.getOperand(0),
1254                                                  Op.getOperand(1)));
1255       } else if (KnownOne.intersects(SignBit)) { // New bits are known one.
1256         KnownOne |= HighBits;
1257       }
1258     }
1259     break;
1260   case ISD::SIGN_EXTEND_INREG: {
1261     EVT EVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1262
1263     // Sign extension.  Compute the demanded bits in the result that are not
1264     // present in the input.
1265     APInt NewBits = APInt::getHighBitsSet(BitWidth,
1266                                           BitWidth - EVT.getSizeInBits()) &
1267                     NewMask;
1268
1269     // If none of the extended bits are demanded, eliminate the sextinreg.
1270     if (NewBits == 0)
1271       return TLO.CombineTo(Op, Op.getOperand(0));
1272
1273     APInt InSignBit = APInt::getSignBit(EVT.getSizeInBits());
1274     InSignBit.zext(BitWidth);
1275     APInt InputDemandedBits = APInt::getLowBitsSet(BitWidth,
1276                                                    EVT.getSizeInBits()) &
1277                               NewMask;
1278
1279     // Since the sign extended bits are demanded, we know that the sign
1280     // bit is demanded.
1281     InputDemandedBits |= InSignBit;
1282
1283     if (SimplifyDemandedBits(Op.getOperand(0), InputDemandedBits,
1284                              KnownZero, KnownOne, TLO, Depth+1))
1285       return true;
1286     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1287
1288     // If the sign bit of the input is known set or clear, then we know the
1289     // top bits of the result.
1290
1291     // If the input sign bit is known zero, convert this into a zero extension.
1292     if (KnownZero.intersects(InSignBit))
1293       return TLO.CombineTo(Op,
1294                            TLO.DAG.getZeroExtendInReg(Op.getOperand(0),dl,EVT));
1295
1296     if (KnownOne.intersects(InSignBit)) {    // Input sign bit known set
1297       KnownOne |= NewBits;
1298       KnownZero &= ~NewBits;
1299     } else {                       // Input sign bit unknown
1300       KnownZero &= ~NewBits;
1301       KnownOne &= ~NewBits;
1302     }
1303     break;
1304   }
1305   case ISD::ZERO_EXTEND: {
1306     unsigned OperandBitWidth = Op.getOperand(0).getValueSizeInBits();
1307     APInt InMask = NewMask;
1308     InMask.trunc(OperandBitWidth);
1309
1310     // If none of the top bits are demanded, convert this into an any_extend.
1311     APInt NewBits =
1312       APInt::getHighBitsSet(BitWidth, BitWidth - OperandBitWidth) & NewMask;
1313     if (!NewBits.intersects(NewMask))
1314       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ANY_EXTEND, dl,
1315                                                Op.getValueType(),
1316                                                Op.getOperand(0)));
1317
1318     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
1319                              KnownZero, KnownOne, TLO, Depth+1))
1320       return true;
1321     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1322     KnownZero.zext(BitWidth);
1323     KnownOne.zext(BitWidth);
1324     KnownZero |= NewBits;
1325     break;
1326   }
1327   case ISD::SIGN_EXTEND: {
1328     EVT InVT = Op.getOperand(0).getValueType();
1329     unsigned InBits = InVT.getSizeInBits();
1330     APInt InMask    = APInt::getLowBitsSet(BitWidth, InBits);
1331     APInt InSignBit = APInt::getBitsSet(BitWidth, InBits - 1, InBits);
1332     APInt NewBits   = ~InMask & NewMask;
1333
1334     // If none of the top bits are demanded, convert this into an any_extend.
1335     if (NewBits == 0)
1336       return TLO.CombineTo(Op,TLO.DAG.getNode(ISD::ANY_EXTEND, dl,
1337                                               Op.getValueType(),
1338                                               Op.getOperand(0)));
1339
1340     // Since some of the sign extended bits are demanded, we know that the sign
1341     // bit is demanded.
1342     APInt InDemandedBits = InMask & NewMask;
1343     InDemandedBits |= InSignBit;
1344     InDemandedBits.trunc(InBits);
1345
1346     if (SimplifyDemandedBits(Op.getOperand(0), InDemandedBits, KnownZero,
1347                              KnownOne, TLO, Depth+1))
1348       return true;
1349     KnownZero.zext(BitWidth);
1350     KnownOne.zext(BitWidth);
1351
1352     // If the sign bit is known zero, convert this to a zero extend.
1353     if (KnownZero.intersects(InSignBit))
1354       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ZERO_EXTEND, dl,
1355                                                Op.getValueType(),
1356                                                Op.getOperand(0)));
1357
1358     // If the sign bit is known one, the top bits match.
1359     if (KnownOne.intersects(InSignBit)) {
1360       KnownOne  |= NewBits;
1361       KnownZero &= ~NewBits;
1362     } else {   // Otherwise, top bits aren't known.
1363       KnownOne  &= ~NewBits;
1364       KnownZero &= ~NewBits;
1365     }
1366     break;
1367   }
1368   case ISD::ANY_EXTEND: {
1369     unsigned OperandBitWidth = Op.getOperand(0).getValueSizeInBits();
1370     APInt InMask = NewMask;
1371     InMask.trunc(OperandBitWidth);
1372     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
1373                              KnownZero, KnownOne, TLO, Depth+1))
1374       return true;
1375     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1376     KnownZero.zext(BitWidth);
1377     KnownOne.zext(BitWidth);
1378     break;
1379   }
1380   case ISD::TRUNCATE: {
1381     // Simplify the input, using demanded bit information, and compute the known
1382     // zero/one bits live out.
1383     APInt TruncMask = NewMask;
1384     TruncMask.zext(Op.getOperand(0).getValueSizeInBits());
1385     if (SimplifyDemandedBits(Op.getOperand(0), TruncMask,
1386                              KnownZero, KnownOne, TLO, Depth+1))
1387       return true;
1388     KnownZero.trunc(BitWidth);
1389     KnownOne.trunc(BitWidth);
1390
1391     // If the input is only used by this truncate, see if we can shrink it based
1392     // on the known demanded bits.
1393     if (Op.getOperand(0).getNode()->hasOneUse()) {
1394       SDValue In = Op.getOperand(0);
1395       unsigned InBitWidth = In.getValueSizeInBits();
1396       switch (In.getOpcode()) {
1397       default: break;
1398       case ISD::SRL:
1399         // Shrink SRL by a constant if none of the high bits shifted in are
1400         // demanded.
1401         if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(In.getOperand(1))){
1402           APInt HighBits = APInt::getHighBitsSet(InBitWidth,
1403                                                  InBitWidth - BitWidth);
1404           HighBits = HighBits.lshr(ShAmt->getZExtValue());
1405           HighBits.trunc(BitWidth);
1406
1407           if (ShAmt->getZExtValue() < BitWidth && !(HighBits & NewMask)) {
1408             // None of the shifted in bits are needed.  Add a truncate of the
1409             // shift input, then shift it.
1410             SDValue NewTrunc = TLO.DAG.getNode(ISD::TRUNCATE, dl,
1411                                                  Op.getValueType(),
1412                                                  In.getOperand(0));
1413             return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, dl,
1414                                                      Op.getValueType(),
1415                                                      NewTrunc,
1416                                                      In.getOperand(1)));
1417           }
1418         }
1419         break;
1420       }
1421     }
1422
1423     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1424     break;
1425   }
1426   case ISD::AssertZext: {
1427     EVT VT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1428     APInt InMask = APInt::getLowBitsSet(BitWidth,
1429                                         VT.getSizeInBits());
1430     if (SimplifyDemandedBits(Op.getOperand(0), InMask & NewMask,
1431                              KnownZero, KnownOne, TLO, Depth+1))
1432       return true;
1433     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1434     KnownZero |= ~InMask & NewMask;
1435     break;
1436   }
1437   case ISD::BIT_CONVERT:
1438 #if 0
1439     // If this is an FP->Int bitcast and if the sign bit is the only thing that
1440     // is demanded, turn this into a FGETSIGN.
1441     if (NewMask == EVT::getIntegerVTSignBit(Op.getValueType()) &&
1442         MVT::isFloatingPoint(Op.getOperand(0).getValueType()) &&
1443         !MVT::isVector(Op.getOperand(0).getValueType())) {
1444       // Only do this xform if FGETSIGN is valid or if before legalize.
1445       if (!TLO.AfterLegalize ||
1446           isOperationLegal(ISD::FGETSIGN, Op.getValueType())) {
1447         // Make a FGETSIGN + SHL to move the sign bit into the appropriate
1448         // place.  We expect the SHL to be eliminated by other optimizations.
1449         SDValue Sign = TLO.DAG.getNode(ISD::FGETSIGN, Op.getValueType(),
1450                                          Op.getOperand(0));
1451         unsigned ShVal = Op.getValueType().getSizeInBits()-1;
1452         SDValue ShAmt = TLO.DAG.getConstant(ShVal, getShiftAmountTy());
1453         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, Op.getValueType(),
1454                                                  Sign, ShAmt));
1455       }
1456     }
1457 #endif
1458     break;
1459   case ISD::ADD:
1460   case ISD::MUL:
1461   case ISD::SUB: {
1462     // Add, Sub, and Mul don't demand any bits in positions beyond that
1463     // of the highest bit demanded of them.
1464     APInt LoMask = APInt::getLowBitsSet(BitWidth,
1465                                         BitWidth - NewMask.countLeadingZeros());
1466     if (SimplifyDemandedBits(Op.getOperand(0), LoMask, KnownZero2,
1467                              KnownOne2, TLO, Depth+1))
1468       return true;
1469     if (SimplifyDemandedBits(Op.getOperand(1), LoMask, KnownZero2,
1470                              KnownOne2, TLO, Depth+1))
1471       return true;
1472     // See if the operation should be performed at a smaller bit width.
1473     if (TLO.ShrinkDemandedOp(Op, BitWidth, NewMask, dl))
1474       return true;
1475   }
1476   // FALL THROUGH
1477   default:
1478     // Just use ComputeMaskedBits to compute output bits.
1479     TLO.DAG.ComputeMaskedBits(Op, NewMask, KnownZero, KnownOne, Depth);
1480     break;
1481   }
1482
1483   // If we know the value of all of the demanded bits, return this as a
1484   // constant.
1485   if ((NewMask & (KnownZero|KnownOne)) == NewMask)
1486     return TLO.CombineTo(Op, TLO.DAG.getConstant(KnownOne, Op.getValueType()));
1487
1488   return false;
1489 }
1490
1491 /// computeMaskedBitsForTargetNode - Determine which of the bits specified
1492 /// in Mask are known to be either zero or one and return them in the
1493 /// KnownZero/KnownOne bitsets.
1494 void TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
1495                                                     const APInt &Mask,
1496                                                     APInt &KnownZero,
1497                                                     APInt &KnownOne,
1498                                                     const SelectionDAG &DAG,
1499                                                     unsigned Depth) const {
1500   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1501           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1502           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1503           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1504          "Should use MaskedValueIsZero if you don't know whether Op"
1505          " is a target node!");
1506   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
1507 }
1508
1509 /// ComputeNumSignBitsForTargetNode - This method can be implemented by
1510 /// targets that want to expose additional information about sign bits to the
1511 /// DAG Combiner.
1512 unsigned TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
1513                                                          unsigned Depth) const {
1514   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1515           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1516           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1517           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1518          "Should use ComputeNumSignBits if you don't know whether Op"
1519          " is a target node!");
1520   return 1;
1521 }
1522
1523 /// ValueHasExactlyOneBitSet - Test if the given value is known to have exactly
1524 /// one bit set. This differs from ComputeMaskedBits in that it doesn't need to
1525 /// determine which bit is set.
1526 ///
1527 static bool ValueHasExactlyOneBitSet(SDValue Val, const SelectionDAG &DAG) {
1528   // A left-shift of a constant one will have exactly one bit set, because
1529   // shifting the bit off the end is undefined.
1530   if (Val.getOpcode() == ISD::SHL)
1531     if (ConstantSDNode *C =
1532          dyn_cast<ConstantSDNode>(Val.getNode()->getOperand(0)))
1533       if (C->getAPIntValue() == 1)
1534         return true;
1535
1536   // Similarly, a right-shift of a constant sign-bit will have exactly
1537   // one bit set.
1538   if (Val.getOpcode() == ISD::SRL)
1539     if (ConstantSDNode *C =
1540          dyn_cast<ConstantSDNode>(Val.getNode()->getOperand(0)))
1541       if (C->getAPIntValue().isSignBit())
1542         return true;
1543
1544   // More could be done here, though the above checks are enough
1545   // to handle some common cases.
1546
1547   // Fall back to ComputeMaskedBits to catch other known cases.
1548   EVT OpVT = Val.getValueType();
1549   unsigned BitWidth = OpVT.getSizeInBits();
1550   APInt Mask = APInt::getAllOnesValue(BitWidth);
1551   APInt KnownZero, KnownOne;
1552   DAG.ComputeMaskedBits(Val, Mask, KnownZero, KnownOne);
1553   return (KnownZero.countPopulation() == BitWidth - 1) &&
1554          (KnownOne.countPopulation() == 1);
1555 }
1556
1557 /// SimplifySetCC - Try to simplify a setcc built with the specified operands
1558 /// and cc. If it is unable to simplify it, return a null SDValue.
1559 SDValue
1560 TargetLowering::SimplifySetCC(EVT VT, SDValue N0, SDValue N1,
1561                               ISD::CondCode Cond, bool foldBooleans,
1562                               DAGCombinerInfo &DCI, DebugLoc dl) const {
1563   SelectionDAG &DAG = DCI.DAG;
1564   LLVMContext &Context = *DAG.getContext();
1565
1566   // These setcc operations always fold.
1567   switch (Cond) {
1568   default: break;
1569   case ISD::SETFALSE:
1570   case ISD::SETFALSE2: return DAG.getConstant(0, VT);
1571   case ISD::SETTRUE:
1572   case ISD::SETTRUE2:  return DAG.getConstant(1, VT);
1573   }
1574
1575   if (isa<ConstantSDNode>(N0.getNode())) {
1576     // Ensure that the constant occurs on the RHS, and fold constant
1577     // comparisons.
1578     return DAG.getSetCC(dl, VT, N1, N0, ISD::getSetCCSwappedOperands(Cond));
1579   }
1580
1581   if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode())) {
1582     const APInt &C1 = N1C->getAPIntValue();
1583
1584     // If the LHS is '(srl (ctlz x), 5)', the RHS is 0/1, and this is an
1585     // equality comparison, then we're just comparing whether X itself is
1586     // zero.
1587     if (N0.getOpcode() == ISD::SRL && (C1 == 0 || C1 == 1) &&
1588         N0.getOperand(0).getOpcode() == ISD::CTLZ &&
1589         N0.getOperand(1).getOpcode() == ISD::Constant) {
1590       unsigned ShAmt = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
1591       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1592           ShAmt == Log2_32(N0.getValueType().getSizeInBits())) {
1593         if ((C1 == 0) == (Cond == ISD::SETEQ)) {
1594           // (srl (ctlz x), 5) == 0  -> X != 0
1595           // (srl (ctlz x), 5) != 1  -> X != 0
1596           Cond = ISD::SETNE;
1597         } else {
1598           // (srl (ctlz x), 5) != 0  -> X == 0
1599           // (srl (ctlz x), 5) == 1  -> X == 0
1600           Cond = ISD::SETEQ;
1601         }
1602         SDValue Zero = DAG.getConstant(0, N0.getValueType());
1603         return DAG.getSetCC(dl, VT, N0.getOperand(0).getOperand(0),
1604                             Zero, Cond);
1605       }
1606     }
1607
1608     // If the LHS is '(and load, const)', the RHS is 0,
1609     // the test is for equality or unsigned, and all 1 bits of the const are
1610     // in the same partial word, see if we can shorten the load.
1611     if (DCI.isBeforeLegalize() &&
1612         N0.getOpcode() == ISD::AND && C1 == 0 &&
1613         N0.getNode()->hasOneUse() &&
1614         isa<LoadSDNode>(N0.getOperand(0)) &&
1615         N0.getOperand(0).getNode()->hasOneUse() &&
1616         isa<ConstantSDNode>(N0.getOperand(1))) {
1617       LoadSDNode *Lod = cast<LoadSDNode>(N0.getOperand(0));
1618       uint64_t bestMask = 0;
1619       unsigned bestWidth = 0, bestOffset = 0;
1620       if (!Lod->isVolatile() && Lod->isUnindexed() &&
1621           // FIXME: This uses getZExtValue() below so it only works on i64 and
1622           // below.
1623           N0.getValueType().getSizeInBits() <= 64) {
1624         unsigned origWidth = N0.getValueType().getSizeInBits();
1625         // We can narrow (e.g.) 16-bit extending loads on 32-bit target to
1626         // 8 bits, but have to be careful...
1627         if (Lod->getExtensionType() != ISD::NON_EXTLOAD)
1628           origWidth = Lod->getMemoryVT().getSizeInBits();
1629         uint64_t Mask =cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
1630         for (unsigned width = origWidth / 2; width>=8; width /= 2) {
1631           uint64_t newMask = (1ULL << width) - 1;
1632           for (unsigned offset=0; offset<origWidth/width; offset++) {
1633             if ((newMask & Mask) == Mask) {
1634               if (!TD->isLittleEndian())
1635                 bestOffset = (origWidth/width - offset - 1) * (width/8);
1636               else
1637                 bestOffset = (uint64_t)offset * (width/8);
1638               bestMask = Mask >> (offset * (width/8) * 8);
1639               bestWidth = width;
1640               break;
1641             }
1642             newMask = newMask << width;
1643           }
1644         }
1645       }
1646       if (bestWidth) {
1647         EVT newVT = EVT::getIntegerVT(Context, bestWidth);
1648         if (newVT.isRound()) {
1649           EVT PtrType = Lod->getOperand(1).getValueType();
1650           SDValue Ptr = Lod->getBasePtr();
1651           if (bestOffset != 0)
1652             Ptr = DAG.getNode(ISD::ADD, dl, PtrType, Lod->getBasePtr(),
1653                               DAG.getConstant(bestOffset, PtrType));
1654           unsigned NewAlign = MinAlign(Lod->getAlignment(), bestOffset);
1655           SDValue NewLoad = DAG.getLoad(newVT, dl, Lod->getChain(), Ptr,
1656                                         Lod->getSrcValue(),
1657                                         Lod->getSrcValueOffset() + bestOffset,
1658                                         false, NewAlign);
1659           return DAG.getSetCC(dl, VT,
1660                               DAG.getNode(ISD::AND, dl, newVT, NewLoad,
1661                                           DAG.getConstant(bestMask, newVT)),
1662                               DAG.getConstant(0LL, newVT), Cond);
1663         }
1664       }
1665     }
1666
1667     // If the LHS is a ZERO_EXTEND, perform the comparison on the input.
1668     if (N0.getOpcode() == ISD::ZERO_EXTEND) {
1669       unsigned InSize = N0.getOperand(0).getValueType().getSizeInBits();
1670
1671       // If the comparison constant has bits in the upper part, the
1672       // zero-extended value could never match.
1673       if (C1.intersects(APInt::getHighBitsSet(C1.getBitWidth(),
1674                                               C1.getBitWidth() - InSize))) {
1675         switch (Cond) {
1676         case ISD::SETUGT:
1677         case ISD::SETUGE:
1678         case ISD::SETEQ: return DAG.getConstant(0, VT);
1679         case ISD::SETULT:
1680         case ISD::SETULE:
1681         case ISD::SETNE: return DAG.getConstant(1, VT);
1682         case ISD::SETGT:
1683         case ISD::SETGE:
1684           // True if the sign bit of C1 is set.
1685           return DAG.getConstant(C1.isNegative(), VT);
1686         case ISD::SETLT:
1687         case ISD::SETLE:
1688           // True if the sign bit of C1 isn't set.
1689           return DAG.getConstant(C1.isNonNegative(), VT);
1690         default:
1691           break;
1692         }
1693       }
1694
1695       // Otherwise, we can perform the comparison with the low bits.
1696       switch (Cond) {
1697       case ISD::SETEQ:
1698       case ISD::SETNE:
1699       case ISD::SETUGT:
1700       case ISD::SETUGE:
1701       case ISD::SETULT:
1702       case ISD::SETULE: {
1703         EVT newVT = N0.getOperand(0).getValueType();
1704         if (DCI.isBeforeLegalizeOps() ||
1705             (isOperationLegal(ISD::SETCC, newVT) &&
1706               getCondCodeAction(Cond, newVT)==Legal))
1707           return DAG.getSetCC(dl, VT, N0.getOperand(0),
1708                               DAG.getConstant(APInt(C1).trunc(InSize), newVT),
1709                               Cond);
1710         break;
1711       }
1712       default:
1713         break;   // todo, be more careful with signed comparisons
1714       }
1715     } else if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
1716                 (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1717       EVT ExtSrcTy = cast<VTSDNode>(N0.getOperand(1))->getVT();
1718       unsigned ExtSrcTyBits = ExtSrcTy.getSizeInBits();
1719       EVT ExtDstTy = N0.getValueType();
1720       unsigned ExtDstTyBits = ExtDstTy.getSizeInBits();
1721
1722       // If the extended part has any inconsistent bits, it cannot ever
1723       // compare equal.  In other words, they have to be all ones or all
1724       // zeros.
1725       APInt ExtBits =
1726         APInt::getHighBitsSet(ExtDstTyBits, ExtDstTyBits - ExtSrcTyBits);
1727       if ((C1 & ExtBits) != 0 && (C1 & ExtBits) != ExtBits)
1728         return DAG.getConstant(Cond == ISD::SETNE, VT);
1729
1730       SDValue ZextOp;
1731       EVT Op0Ty = N0.getOperand(0).getValueType();
1732       if (Op0Ty == ExtSrcTy) {
1733         ZextOp = N0.getOperand(0);
1734       } else {
1735         APInt Imm = APInt::getLowBitsSet(ExtDstTyBits, ExtSrcTyBits);
1736         ZextOp = DAG.getNode(ISD::AND, dl, Op0Ty, N0.getOperand(0),
1737                               DAG.getConstant(Imm, Op0Ty));
1738       }
1739       if (!DCI.isCalledByLegalizer())
1740         DCI.AddToWorklist(ZextOp.getNode());
1741       // Otherwise, make this a use of a zext.
1742       return DAG.getSetCC(dl, VT, ZextOp,
1743                           DAG.getConstant(C1 & APInt::getLowBitsSet(
1744                                                               ExtDstTyBits,
1745                                                               ExtSrcTyBits),
1746                                           ExtDstTy),
1747                           Cond);
1748     } else if ((N1C->isNullValue() || N1C->getAPIntValue() == 1) &&
1749                 (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1750
1751       // SETCC (SETCC), [0|1], [EQ|NE]  -> SETCC
1752       if (N0.getOpcode() == ISD::SETCC) {
1753         bool TrueWhenTrue = (Cond == ISD::SETEQ) ^ (N1C->getZExtValue() != 1);
1754         if (TrueWhenTrue)
1755           return N0;
1756
1757         // Invert the condition.
1758         ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
1759         CC = ISD::getSetCCInverse(CC,
1760                                   N0.getOperand(0).getValueType().isInteger());
1761         return DAG.getSetCC(dl, VT, N0.getOperand(0), N0.getOperand(1), CC);
1762       }
1763
1764       if ((N0.getOpcode() == ISD::XOR ||
1765             (N0.getOpcode() == ISD::AND &&
1766             N0.getOperand(0).getOpcode() == ISD::XOR &&
1767             N0.getOperand(1) == N0.getOperand(0).getOperand(1))) &&
1768           isa<ConstantSDNode>(N0.getOperand(1)) &&
1769           cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue() == 1) {
1770         // If this is (X^1) == 0/1, swap the RHS and eliminate the xor.  We
1771         // can only do this if the top bits are known zero.
1772         unsigned BitWidth = N0.getValueSizeInBits();
1773         if (DAG.MaskedValueIsZero(N0,
1774                                   APInt::getHighBitsSet(BitWidth,
1775                                                         BitWidth-1))) {
1776           // Okay, get the un-inverted input value.
1777           SDValue Val;
1778           if (N0.getOpcode() == ISD::XOR)
1779             Val = N0.getOperand(0);
1780           else {
1781             assert(N0.getOpcode() == ISD::AND &&
1782                     N0.getOperand(0).getOpcode() == ISD::XOR);
1783             // ((X^1)&1)^1 -> X & 1
1784             Val = DAG.getNode(ISD::AND, dl, N0.getValueType(),
1785                               N0.getOperand(0).getOperand(0),
1786                               N0.getOperand(1));
1787           }
1788           return DAG.getSetCC(dl, VT, Val, N1,
1789                               Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1790         }
1791       }
1792     }
1793
1794     APInt MinVal, MaxVal;
1795     unsigned OperandBitSize = N1C->getValueType(0).getSizeInBits();
1796     if (ISD::isSignedIntSetCC(Cond)) {
1797       MinVal = APInt::getSignedMinValue(OperandBitSize);
1798       MaxVal = APInt::getSignedMaxValue(OperandBitSize);
1799     } else {
1800       MinVal = APInt::getMinValue(OperandBitSize);
1801       MaxVal = APInt::getMaxValue(OperandBitSize);
1802     }
1803
1804     // Canonicalize GE/LE comparisons to use GT/LT comparisons.
1805     if (Cond == ISD::SETGE || Cond == ISD::SETUGE) {
1806       if (C1 == MinVal) return DAG.getConstant(1, VT);   // X >= MIN --> true
1807       // X >= C0 --> X > (C0-1)
1808       return DAG.getSetCC(dl, VT, N0,
1809                           DAG.getConstant(C1-1, N1.getValueType()),
1810                           (Cond == ISD::SETGE) ? ISD::SETGT : ISD::SETUGT);
1811     }
1812
1813     if (Cond == ISD::SETLE || Cond == ISD::SETULE) {
1814       if (C1 == MaxVal) return DAG.getConstant(1, VT);   // X <= MAX --> true
1815       // X <= C0 --> X < (C0+1)
1816       return DAG.getSetCC(dl, VT, N0,
1817                           DAG.getConstant(C1+1, N1.getValueType()),
1818                           (Cond == ISD::SETLE) ? ISD::SETLT : ISD::SETULT);
1819     }
1820
1821     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal)
1822       return DAG.getConstant(0, VT);      // X < MIN --> false
1823     if ((Cond == ISD::SETGE || Cond == ISD::SETUGE) && C1 == MinVal)
1824       return DAG.getConstant(1, VT);      // X >= MIN --> true
1825     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal)
1826       return DAG.getConstant(0, VT);      // X > MAX --> false
1827     if ((Cond == ISD::SETLE || Cond == ISD::SETULE) && C1 == MaxVal)
1828       return DAG.getConstant(1, VT);      // X <= MAX --> true
1829
1830     // Canonicalize setgt X, Min --> setne X, Min
1831     if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MinVal)
1832       return DAG.getSetCC(dl, VT, N0, N1, ISD::SETNE);
1833     // Canonicalize setlt X, Max --> setne X, Max
1834     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MaxVal)
1835       return DAG.getSetCC(dl, VT, N0, N1, ISD::SETNE);
1836
1837     // If we have setult X, 1, turn it into seteq X, 0
1838     if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal+1)
1839       return DAG.getSetCC(dl, VT, N0,
1840                           DAG.getConstant(MinVal, N0.getValueType()),
1841                           ISD::SETEQ);
1842     // If we have setugt X, Max-1, turn it into seteq X, Max
1843     else if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal-1)
1844       return DAG.getSetCC(dl, VT, N0,
1845                           DAG.getConstant(MaxVal, N0.getValueType()),
1846                           ISD::SETEQ);
1847
1848     // If we have "setcc X, C0", check to see if we can shrink the immediate
1849     // by changing cc.
1850
1851     // SETUGT X, SINTMAX  -> SETLT X, 0
1852     if (Cond == ISD::SETUGT &&
1853         C1 == APInt::getSignedMaxValue(OperandBitSize))
1854       return DAG.getSetCC(dl, VT, N0,
1855                           DAG.getConstant(0, N1.getValueType()),
1856                           ISD::SETLT);
1857
1858     // SETULT X, SINTMIN  -> SETGT X, -1
1859     if (Cond == ISD::SETULT &&
1860         C1 == APInt::getSignedMinValue(OperandBitSize)) {
1861       SDValue ConstMinusOne =
1862           DAG.getConstant(APInt::getAllOnesValue(OperandBitSize),
1863                           N1.getValueType());
1864       return DAG.getSetCC(dl, VT, N0, ConstMinusOne, ISD::SETGT);
1865     }
1866
1867     // Fold bit comparisons when we can.
1868     if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1869         VT == N0.getValueType() && N0.getOpcode() == ISD::AND)
1870       if (ConstantSDNode *AndRHS =
1871                   dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1872         EVT ShiftTy = DCI.isBeforeLegalize() ?
1873           getPointerTy() : getShiftAmountTy();
1874         if (Cond == ISD::SETNE && C1 == 0) {// (X & 8) != 0  -->  (X & 8) >> 3
1875           // Perform the xform if the AND RHS is a single bit.
1876           if (isPowerOf2_64(AndRHS->getZExtValue())) {
1877             return DAG.getNode(ISD::SRL, dl, VT, N0,
1878                                 DAG.getConstant(Log2_64(AndRHS->getZExtValue()),
1879                                                 ShiftTy));
1880           }
1881         } else if (Cond == ISD::SETEQ && C1 == AndRHS->getZExtValue()) {
1882           // (X & 8) == 8  -->  (X & 8) >> 3
1883           // Perform the xform if C1 is a single bit.
1884           if (C1.isPowerOf2()) {
1885             return DAG.getNode(ISD::SRL, dl, VT, N0,
1886                                 DAG.getConstant(C1.logBase2(), ShiftTy));
1887           }
1888         }
1889       }
1890   }
1891
1892   if (isa<ConstantFPSDNode>(N0.getNode())) {
1893     // Constant fold or commute setcc.
1894     SDValue O = DAG.FoldSetCC(VT, N0, N1, Cond, dl);
1895     if (O.getNode()) return O;
1896   } else if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1.getNode())) {
1897     // If the RHS of an FP comparison is a constant, simplify it away in
1898     // some cases.
1899     if (CFP->getValueAPF().isNaN()) {
1900       // If an operand is known to be a nan, we can fold it.
1901       switch (ISD::getUnorderedFlavor(Cond)) {
1902       default: llvm_unreachable("Unknown flavor!");
1903       case 0:  // Known false.
1904         return DAG.getConstant(0, VT);
1905       case 1:  // Known true.
1906         return DAG.getConstant(1, VT);
1907       case 2:  // Undefined.
1908         return DAG.getUNDEF(VT);
1909       }
1910     }
1911
1912     // Otherwise, we know the RHS is not a NaN.  Simplify the node to drop the
1913     // constant if knowing that the operand is non-nan is enough.  We prefer to
1914     // have SETO(x,x) instead of SETO(x, 0.0) because this avoids having to
1915     // materialize 0.0.
1916     if (Cond == ISD::SETO || Cond == ISD::SETUO)
1917       return DAG.getSetCC(dl, VT, N0, N0, Cond);
1918   }
1919
1920   if (N0 == N1) {
1921     // We can always fold X == X for integer setcc's.
1922     if (N0.getValueType().isInteger())
1923       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
1924     unsigned UOF = ISD::getUnorderedFlavor(Cond);
1925     if (UOF == 2)   // FP operators that are undefined on NaNs.
1926       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
1927     if (UOF == unsigned(ISD::isTrueWhenEqual(Cond)))
1928       return DAG.getConstant(UOF, VT);
1929     // Otherwise, we can't fold it.  However, we can simplify it to SETUO/SETO
1930     // if it is not already.
1931     ISD::CondCode NewCond = UOF == 0 ? ISD::SETO : ISD::SETUO;
1932     if (NewCond != Cond)
1933       return DAG.getSetCC(dl, VT, N0, N1, NewCond);
1934   }
1935
1936   if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1937       N0.getValueType().isInteger()) {
1938     if (N0.getOpcode() == ISD::ADD || N0.getOpcode() == ISD::SUB ||
1939         N0.getOpcode() == ISD::XOR) {
1940       // Simplify (X+Y) == (X+Z) -->  Y == Z
1941       if (N0.getOpcode() == N1.getOpcode()) {
1942         if (N0.getOperand(0) == N1.getOperand(0))
1943           return DAG.getSetCC(dl, VT, N0.getOperand(1), N1.getOperand(1), Cond);
1944         if (N0.getOperand(1) == N1.getOperand(1))
1945           return DAG.getSetCC(dl, VT, N0.getOperand(0), N1.getOperand(0), Cond);
1946         if (DAG.isCommutativeBinOp(N0.getOpcode())) {
1947           // If X op Y == Y op X, try other combinations.
1948           if (N0.getOperand(0) == N1.getOperand(1))
1949             return DAG.getSetCC(dl, VT, N0.getOperand(1), N1.getOperand(0),
1950                                 Cond);
1951           if (N0.getOperand(1) == N1.getOperand(0))
1952             return DAG.getSetCC(dl, VT, N0.getOperand(0), N1.getOperand(1),
1953                                 Cond);
1954         }
1955       }
1956
1957       if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(N1)) {
1958         if (ConstantSDNode *LHSR = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1959           // Turn (X+C1) == C2 --> X == C2-C1
1960           if (N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse()) {
1961             return DAG.getSetCC(dl, VT, N0.getOperand(0),
1962                                 DAG.getConstant(RHSC->getAPIntValue()-
1963                                                 LHSR->getAPIntValue(),
1964                                 N0.getValueType()), Cond);
1965           }
1966
1967           // Turn (X^C1) == C2 into X == C1^C2 iff X&~C1 = 0.
1968           if (N0.getOpcode() == ISD::XOR)
1969             // If we know that all of the inverted bits are zero, don't bother
1970             // performing the inversion.
1971             if (DAG.MaskedValueIsZero(N0.getOperand(0), ~LHSR->getAPIntValue()))
1972               return
1973                 DAG.getSetCC(dl, VT, N0.getOperand(0),
1974                              DAG.getConstant(LHSR->getAPIntValue() ^
1975                                                RHSC->getAPIntValue(),
1976                                              N0.getValueType()),
1977                              Cond);
1978         }
1979
1980         // Turn (C1-X) == C2 --> X == C1-C2
1981         if (ConstantSDNode *SUBC = dyn_cast<ConstantSDNode>(N0.getOperand(0))) {
1982           if (N0.getOpcode() == ISD::SUB && N0.getNode()->hasOneUse()) {
1983             return
1984               DAG.getSetCC(dl, VT, N0.getOperand(1),
1985                            DAG.getConstant(SUBC->getAPIntValue() -
1986                                              RHSC->getAPIntValue(),
1987                                            N0.getValueType()),
1988                            Cond);
1989           }
1990         }
1991       }
1992
1993       // Simplify (X+Z) == X -->  Z == 0
1994       if (N0.getOperand(0) == N1)
1995         return DAG.getSetCC(dl, VT, N0.getOperand(1),
1996                         DAG.getConstant(0, N0.getValueType()), Cond);
1997       if (N0.getOperand(1) == N1) {
1998         if (DAG.isCommutativeBinOp(N0.getOpcode()))
1999           return DAG.getSetCC(dl, VT, N0.getOperand(0),
2000                           DAG.getConstant(0, N0.getValueType()), Cond);
2001         else if (N0.getNode()->hasOneUse()) {
2002           assert(N0.getOpcode() == ISD::SUB && "Unexpected operation!");
2003           // (Z-X) == X  --> Z == X<<1
2004           SDValue SH = DAG.getNode(ISD::SHL, dl, N1.getValueType(),
2005                                      N1,
2006                                      DAG.getConstant(1, getShiftAmountTy()));
2007           if (!DCI.isCalledByLegalizer())
2008             DCI.AddToWorklist(SH.getNode());
2009           return DAG.getSetCC(dl, VT, N0.getOperand(0), SH, Cond);
2010         }
2011       }
2012     }
2013
2014     if (N1.getOpcode() == ISD::ADD || N1.getOpcode() == ISD::SUB ||
2015         N1.getOpcode() == ISD::XOR) {
2016       // Simplify  X == (X+Z) -->  Z == 0
2017       if (N1.getOperand(0) == N0) {
2018         return DAG.getSetCC(dl, VT, N1.getOperand(1),
2019                         DAG.getConstant(0, N1.getValueType()), Cond);
2020       } else if (N1.getOperand(1) == N0) {
2021         if (DAG.isCommutativeBinOp(N1.getOpcode())) {
2022           return DAG.getSetCC(dl, VT, N1.getOperand(0),
2023                           DAG.getConstant(0, N1.getValueType()), Cond);
2024         } else if (N1.getNode()->hasOneUse()) {
2025           assert(N1.getOpcode() == ISD::SUB && "Unexpected operation!");
2026           // X == (Z-X)  --> X<<1 == Z
2027           SDValue SH = DAG.getNode(ISD::SHL, dl, N1.getValueType(), N0,
2028                                      DAG.getConstant(1, getShiftAmountTy()));
2029           if (!DCI.isCalledByLegalizer())
2030             DCI.AddToWorklist(SH.getNode());
2031           return DAG.getSetCC(dl, VT, SH, N1.getOperand(0), Cond);
2032         }
2033       }
2034     }
2035
2036     // Simplify x&y == y to x&y != 0 if y has exactly one bit set.
2037     // Note that where y is variable and is known to have at most
2038     // one bit set (for example, if it is z&1) we cannot do this;
2039     // the expressions are not equivalent when y==0.
2040     if (N0.getOpcode() == ISD::AND)
2041       if (N0.getOperand(0) == N1 || N0.getOperand(1) == N1) {
2042         if (ValueHasExactlyOneBitSet(N1, DAG)) {
2043           Cond = ISD::getSetCCInverse(Cond, /*isInteger=*/true);
2044           SDValue Zero = DAG.getConstant(0, N1.getValueType());
2045           return DAG.getSetCC(dl, VT, N0, Zero, Cond);
2046         }
2047       }
2048     if (N1.getOpcode() == ISD::AND)
2049       if (N1.getOperand(0) == N0 || N1.getOperand(1) == N0) {
2050         if (ValueHasExactlyOneBitSet(N0, DAG)) {
2051           Cond = ISD::getSetCCInverse(Cond, /*isInteger=*/true);
2052           SDValue Zero = DAG.getConstant(0, N0.getValueType());
2053           return DAG.getSetCC(dl, VT, N1, Zero, Cond);
2054         }
2055       }
2056   }
2057
2058   // Fold away ALL boolean setcc's.
2059   SDValue Temp;
2060   if (N0.getValueType() == MVT::i1 && foldBooleans) {
2061     switch (Cond) {
2062     default: llvm_unreachable("Unknown integer setcc!");
2063     case ISD::SETEQ:  // X == Y  -> ~(X^Y)
2064       Temp = DAG.getNode(ISD::XOR, dl, MVT::i1, N0, N1);
2065       N0 = DAG.getNOT(dl, Temp, MVT::i1);
2066       if (!DCI.isCalledByLegalizer())
2067         DCI.AddToWorklist(Temp.getNode());
2068       break;
2069     case ISD::SETNE:  // X != Y   -->  (X^Y)
2070       N0 = DAG.getNode(ISD::XOR, dl, MVT::i1, N0, N1);
2071       break;
2072     case ISD::SETGT:  // X >s Y   -->  X == 0 & Y == 1  -->  ~X & Y
2073     case ISD::SETULT: // X <u Y   -->  X == 0 & Y == 1  -->  ~X & Y
2074       Temp = DAG.getNOT(dl, N0, MVT::i1);
2075       N0 = DAG.getNode(ISD::AND, dl, MVT::i1, N1, Temp);
2076       if (!DCI.isCalledByLegalizer())
2077         DCI.AddToWorklist(Temp.getNode());
2078       break;
2079     case ISD::SETLT:  // X <s Y   --> X == 1 & Y == 0  -->  ~Y & X
2080     case ISD::SETUGT: // X >u Y   --> X == 1 & Y == 0  -->  ~Y & X
2081       Temp = DAG.getNOT(dl, N1, MVT::i1);
2082       N0 = DAG.getNode(ISD::AND, dl, MVT::i1, N0, Temp);
2083       if (!DCI.isCalledByLegalizer())
2084         DCI.AddToWorklist(Temp.getNode());
2085       break;
2086     case ISD::SETULE: // X <=u Y  --> X == 0 | Y == 1  -->  ~X | Y
2087     case ISD::SETGE:  // X >=s Y  --> X == 0 | Y == 1  -->  ~X | Y
2088       Temp = DAG.getNOT(dl, N0, MVT::i1);
2089       N0 = DAG.getNode(ISD::OR, dl, MVT::i1, N1, Temp);
2090       if (!DCI.isCalledByLegalizer())
2091         DCI.AddToWorklist(Temp.getNode());
2092       break;
2093     case ISD::SETUGE: // X >=u Y  --> X == 1 | Y == 0  -->  ~Y | X
2094     case ISD::SETLE:  // X <=s Y  --> X == 1 | Y == 0  -->  ~Y | X
2095       Temp = DAG.getNOT(dl, N1, MVT::i1);
2096       N0 = DAG.getNode(ISD::OR, dl, MVT::i1, N0, Temp);
2097       break;
2098     }
2099     if (VT != MVT::i1) {
2100       if (!DCI.isCalledByLegalizer())
2101         DCI.AddToWorklist(N0.getNode());
2102       // FIXME: If running after legalize, we probably can't do this.
2103       N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, N0);
2104     }
2105     return N0;
2106   }
2107
2108   // Could not fold it.
2109   return SDValue();
2110 }
2111
2112 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
2113 /// node is a GlobalAddress + offset.
2114 bool TargetLowering::isGAPlusOffset(SDNode *N, GlobalValue* &GA,
2115                                     int64_t &Offset) const {
2116   if (isa<GlobalAddressSDNode>(N)) {
2117     GlobalAddressSDNode *GASD = cast<GlobalAddressSDNode>(N);
2118     GA = GASD->getGlobal();
2119     Offset += GASD->getOffset();
2120     return true;
2121   }
2122
2123   if (N->getOpcode() == ISD::ADD) {
2124     SDValue N1 = N->getOperand(0);
2125     SDValue N2 = N->getOperand(1);
2126     if (isGAPlusOffset(N1.getNode(), GA, Offset)) {
2127       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N2);
2128       if (V) {
2129         Offset += V->getSExtValue();
2130         return true;
2131       }
2132     } else if (isGAPlusOffset(N2.getNode(), GA, Offset)) {
2133       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N1);
2134       if (V) {
2135         Offset += V->getSExtValue();
2136         return true;
2137       }
2138     }
2139   }
2140   return false;
2141 }
2142
2143
2144 /// isConsecutiveLoad - Return true if LD is loading 'Bytes' bytes from a
2145 /// location that is 'Dist' units away from the location that the 'Base' load
2146 /// is loading from.
2147 bool TargetLowering::isConsecutiveLoad(LoadSDNode *LD, LoadSDNode *Base,
2148                                        unsigned Bytes, int Dist,
2149                                        const MachineFrameInfo *MFI) const {
2150   if (LD->getChain() != Base->getChain())
2151     return false;
2152   EVT VT = LD->getValueType(0);
2153   if (VT.getSizeInBits() / 8 != Bytes)
2154     return false;
2155
2156   SDValue Loc = LD->getOperand(1);
2157   SDValue BaseLoc = Base->getOperand(1);
2158   if (Loc.getOpcode() == ISD::FrameIndex) {
2159     if (BaseLoc.getOpcode() != ISD::FrameIndex)
2160       return false;
2161     int FI  = cast<FrameIndexSDNode>(Loc)->getIndex();
2162     int BFI = cast<FrameIndexSDNode>(BaseLoc)->getIndex();
2163     int FS  = MFI->getObjectSize(FI);
2164     int BFS = MFI->getObjectSize(BFI);
2165     if (FS != BFS || FS != (int)Bytes) return false;
2166     return MFI->getObjectOffset(FI) == (MFI->getObjectOffset(BFI) + Dist*Bytes);
2167   }
2168   if (Loc.getOpcode() == ISD::ADD && Loc.getOperand(0) == BaseLoc) {
2169     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Loc.getOperand(1));
2170     if (V && (V->getSExtValue() == Dist*Bytes))
2171       return true;
2172   }
2173
2174   GlobalValue *GV1 = NULL;
2175   GlobalValue *GV2 = NULL;
2176   int64_t Offset1 = 0;
2177   int64_t Offset2 = 0;
2178   bool isGA1 = isGAPlusOffset(Loc.getNode(), GV1, Offset1);
2179   bool isGA2 = isGAPlusOffset(BaseLoc.getNode(), GV2, Offset2);
2180   if (isGA1 && isGA2 && GV1 == GV2)
2181     return Offset1 == (Offset2 + Dist*Bytes);
2182   return false;
2183 }
2184
2185
2186 SDValue TargetLowering::
2187 PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const {
2188   // Default implementation: no optimization.
2189   return SDValue();
2190 }
2191
2192 //===----------------------------------------------------------------------===//
2193 //  Inline Assembler Implementation Methods
2194 //===----------------------------------------------------------------------===//
2195
2196
2197 TargetLowering::ConstraintType
2198 TargetLowering::getConstraintType(const std::string &Constraint) const {
2199   // FIXME: lots more standard ones to handle.
2200   if (Constraint.size() == 1) {
2201     switch (Constraint[0]) {
2202     default: break;
2203     case 'r': return C_RegisterClass;
2204     case 'm':    // memory
2205     case 'o':    // offsetable
2206     case 'V':    // not offsetable
2207       return C_Memory;
2208     case 'i':    // Simple Integer or Relocatable Constant
2209     case 'n':    // Simple Integer
2210     case 's':    // Relocatable Constant
2211     case 'X':    // Allow ANY value.
2212     case 'I':    // Target registers.
2213     case 'J':
2214     case 'K':
2215     case 'L':
2216     case 'M':
2217     case 'N':
2218     case 'O':
2219     case 'P':
2220       return C_Other;
2221     }
2222   }
2223
2224   if (Constraint.size() > 1 && Constraint[0] == '{' &&
2225       Constraint[Constraint.size()-1] == '}')
2226     return C_Register;
2227   return C_Unknown;
2228 }
2229
2230 /// LowerXConstraint - try to replace an X constraint, which matches anything,
2231 /// with another that has more specific requirements based on the type of the
2232 /// corresponding operand.
2233 const char *TargetLowering::LowerXConstraint(EVT ConstraintVT) const{
2234   if (ConstraintVT.isInteger())
2235     return "r";
2236   if (ConstraintVT.isFloatingPoint())
2237     return "f";      // works for many targets
2238   return 0;
2239 }
2240
2241 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
2242 /// vector.  If it is invalid, don't add anything to Ops.
2243 void TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
2244                                                   char ConstraintLetter,
2245                                                   bool hasMemory,
2246                                                   std::vector<SDValue> &Ops,
2247                                                   SelectionDAG &DAG) const {
2248   switch (ConstraintLetter) {
2249   default: break;
2250   case 'X':     // Allows any operand; labels (basic block) use this.
2251     if (Op.getOpcode() == ISD::BasicBlock) {
2252       Ops.push_back(Op);
2253       return;
2254     }
2255     // fall through
2256   case 'i':    // Simple Integer or Relocatable Constant
2257   case 'n':    // Simple Integer
2258   case 's': {  // Relocatable Constant
2259     // These operands are interested in values of the form (GV+C), where C may
2260     // be folded in as an offset of GV, or it may be explicitly added.  Also, it
2261     // is possible and fine if either GV or C are missing.
2262     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2263     GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op);
2264
2265     // If we have "(add GV, C)", pull out GV/C
2266     if (Op.getOpcode() == ISD::ADD) {
2267       C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
2268       GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
2269       if (C == 0 || GA == 0) {
2270         C = dyn_cast<ConstantSDNode>(Op.getOperand(0));
2271         GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(1));
2272       }
2273       if (C == 0 || GA == 0)
2274         C = 0, GA = 0;
2275     }
2276
2277     // If we find a valid operand, map to the TargetXXX version so that the
2278     // value itself doesn't get selected.
2279     if (GA) {   // Either &GV   or   &GV+C
2280       if (ConstraintLetter != 'n') {
2281         int64_t Offs = GA->getOffset();
2282         if (C) Offs += C->getZExtValue();
2283         Ops.push_back(DAG.getTargetGlobalAddress(GA->getGlobal(),
2284                                                  Op.getValueType(), Offs));
2285         return;
2286       }
2287     }
2288     if (C) {   // just C, no GV.
2289       // Simple constants are not allowed for 's'.
2290       if (ConstraintLetter != 's') {
2291         // gcc prints these as sign extended.  Sign extend value to 64 bits
2292         // now; without this it would get ZExt'd later in
2293         // ScheduleDAGSDNodes::EmitNode, which is very generic.
2294         Ops.push_back(DAG.getTargetConstant(C->getAPIntValue().getSExtValue(),
2295                                             MVT::i64));
2296         return;
2297       }
2298     }
2299     break;
2300   }
2301   }
2302 }
2303
2304 std::vector<unsigned> TargetLowering::
2305 getRegClassForInlineAsmConstraint(const std::string &Constraint,
2306                                   EVT VT) const {
2307   return std::vector<unsigned>();
2308 }
2309
2310
2311 std::pair<unsigned, const TargetRegisterClass*> TargetLowering::
2312 getRegForInlineAsmConstraint(const std::string &Constraint,
2313                              EVT VT) const {
2314   if (Constraint[0] != '{')
2315     return std::pair<unsigned, const TargetRegisterClass*>(0, 0);
2316   assert(*(Constraint.end()-1) == '}' && "Not a brace enclosed constraint?");
2317
2318   // Remove the braces from around the name.
2319   std::string RegName(Constraint.begin()+1, Constraint.end()-1);
2320
2321   // Figure out which register class contains this reg.
2322   const TargetRegisterInfo *RI = TM.getRegisterInfo();
2323   for (TargetRegisterInfo::regclass_iterator RCI = RI->regclass_begin(),
2324        E = RI->regclass_end(); RCI != E; ++RCI) {
2325     const TargetRegisterClass *RC = *RCI;
2326
2327     // If none of the the value types for this register class are valid, we
2328     // can't use it.  For example, 64-bit reg classes on 32-bit targets.
2329     bool isLegal = false;
2330     for (TargetRegisterClass::vt_iterator I = RC->vt_begin(), E = RC->vt_end();
2331          I != E; ++I) {
2332       if (isTypeLegal(*I)) {
2333         isLegal = true;
2334         break;
2335       }
2336     }
2337
2338     if (!isLegal) continue;
2339
2340     for (TargetRegisterClass::iterator I = RC->begin(), E = RC->end();
2341          I != E; ++I) {
2342       if (StringsEqualNoCase(RegName, RI->get(*I).AsmName))
2343         return std::make_pair(*I, RC);
2344     }
2345   }
2346
2347   return std::pair<unsigned, const TargetRegisterClass*>(0, 0);
2348 }
2349
2350 //===----------------------------------------------------------------------===//
2351 // Constraint Selection.
2352
2353 /// isMatchingInputConstraint - Return true of this is an input operand that is
2354 /// a matching constraint like "4".
2355 bool TargetLowering::AsmOperandInfo::isMatchingInputConstraint() const {
2356   assert(!ConstraintCode.empty() && "No known constraint!");
2357   return isdigit(ConstraintCode[0]);
2358 }
2359
2360 /// getMatchedOperand - If this is an input matching constraint, this method
2361 /// returns the output operand it matches.
2362 unsigned TargetLowering::AsmOperandInfo::getMatchedOperand() const {
2363   assert(!ConstraintCode.empty() && "No known constraint!");
2364   return atoi(ConstraintCode.c_str());
2365 }
2366
2367
2368 /// getConstraintGenerality - Return an integer indicating how general CT
2369 /// is.
2370 static unsigned getConstraintGenerality(TargetLowering::ConstraintType CT) {
2371   switch (CT) {
2372   default: llvm_unreachable("Unknown constraint type!");
2373   case TargetLowering::C_Other:
2374   case TargetLowering::C_Unknown:
2375     return 0;
2376   case TargetLowering::C_Register:
2377     return 1;
2378   case TargetLowering::C_RegisterClass:
2379     return 2;
2380   case TargetLowering::C_Memory:
2381     return 3;
2382   }
2383 }
2384
2385 /// ChooseConstraint - If there are multiple different constraints that we
2386 /// could pick for this operand (e.g. "imr") try to pick the 'best' one.
2387 /// This is somewhat tricky: constraints fall into four classes:
2388 ///    Other         -> immediates and magic values
2389 ///    Register      -> one specific register
2390 ///    RegisterClass -> a group of regs
2391 ///    Memory        -> memory
2392 /// Ideally, we would pick the most specific constraint possible: if we have
2393 /// something that fits into a register, we would pick it.  The problem here
2394 /// is that if we have something that could either be in a register or in
2395 /// memory that use of the register could cause selection of *other*
2396 /// operands to fail: they might only succeed if we pick memory.  Because of
2397 /// this the heuristic we use is:
2398 ///
2399 ///  1) If there is an 'other' constraint, and if the operand is valid for
2400 ///     that constraint, use it.  This makes us take advantage of 'i'
2401 ///     constraints when available.
2402 ///  2) Otherwise, pick the most general constraint present.  This prefers
2403 ///     'm' over 'r', for example.
2404 ///
2405 static void ChooseConstraint(TargetLowering::AsmOperandInfo &OpInfo,
2406                              bool hasMemory,  const TargetLowering &TLI,
2407                              SDValue Op, SelectionDAG *DAG) {
2408   assert(OpInfo.Codes.size() > 1 && "Doesn't have multiple constraint options");
2409   unsigned BestIdx = 0;
2410   TargetLowering::ConstraintType BestType = TargetLowering::C_Unknown;
2411   int BestGenerality = -1;
2412
2413   // Loop over the options, keeping track of the most general one.
2414   for (unsigned i = 0, e = OpInfo.Codes.size(); i != e; ++i) {
2415     TargetLowering::ConstraintType CType =
2416       TLI.getConstraintType(OpInfo.Codes[i]);
2417
2418     // If this is an 'other' constraint, see if the operand is valid for it.
2419     // For example, on X86 we might have an 'rI' constraint.  If the operand
2420     // is an integer in the range [0..31] we want to use I (saving a load
2421     // of a register), otherwise we must use 'r'.
2422     if (CType == TargetLowering::C_Other && Op.getNode()) {
2423       assert(OpInfo.Codes[i].size() == 1 &&
2424              "Unhandled multi-letter 'other' constraint");
2425       std::vector<SDValue> ResultOps;
2426       TLI.LowerAsmOperandForConstraint(Op, OpInfo.Codes[i][0], hasMemory,
2427                                        ResultOps, *DAG);
2428       if (!ResultOps.empty()) {
2429         BestType = CType;
2430         BestIdx = i;
2431         break;
2432       }
2433     }
2434
2435     // This constraint letter is more general than the previous one, use it.
2436     int Generality = getConstraintGenerality(CType);
2437     if (Generality > BestGenerality) {
2438       BestType = CType;
2439       BestIdx = i;
2440       BestGenerality = Generality;
2441     }
2442   }
2443
2444   OpInfo.ConstraintCode = OpInfo.Codes[BestIdx];
2445   OpInfo.ConstraintType = BestType;
2446 }
2447
2448 /// ComputeConstraintToUse - Determines the constraint code and constraint
2449 /// type to use for the specific AsmOperandInfo, setting
2450 /// OpInfo.ConstraintCode and OpInfo.ConstraintType.
2451 void TargetLowering::ComputeConstraintToUse(AsmOperandInfo &OpInfo,
2452                                             SDValue Op,
2453                                             bool hasMemory,
2454                                             SelectionDAG *DAG) const {
2455   assert(!OpInfo.Codes.empty() && "Must have at least one constraint");
2456
2457   // Single-letter constraints ('r') are very common.
2458   if (OpInfo.Codes.size() == 1) {
2459     OpInfo.ConstraintCode = OpInfo.Codes[0];
2460     OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
2461   } else {
2462     ChooseConstraint(OpInfo, hasMemory, *this, Op, DAG);
2463   }
2464
2465   // 'X' matches anything.
2466   if (OpInfo.ConstraintCode == "X" && OpInfo.CallOperandVal) {
2467     // Labels and constants are handled elsewhere ('X' is the only thing
2468     // that matches labels).  For Functions, the type here is the type of
2469     // the result, which is not what we want to look at; leave them alone.
2470     Value *v = OpInfo.CallOperandVal;
2471     if (isa<BasicBlock>(v) || isa<ConstantInt>(v) || isa<Function>(v)) {
2472       OpInfo.CallOperandVal = v;
2473       return;
2474     }
2475
2476     // Otherwise, try to resolve it to something we know about by looking at
2477     // the actual operand type.
2478     if (const char *Repl = LowerXConstraint(OpInfo.ConstraintVT)) {
2479       OpInfo.ConstraintCode = Repl;
2480       OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
2481     }
2482   }
2483 }
2484
2485 //===----------------------------------------------------------------------===//
2486 //  Loop Strength Reduction hooks
2487 //===----------------------------------------------------------------------===//
2488
2489 /// isLegalAddressingMode - Return true if the addressing mode represented
2490 /// by AM is legal for this target, for a load/store of the specified type.
2491 bool TargetLowering::isLegalAddressingMode(const AddrMode &AM,
2492                                            const Type *Ty) const {
2493   // The default implementation of this implements a conservative RISCy, r+r and
2494   // r+i addr mode.
2495
2496   // Allows a sign-extended 16-bit immediate field.
2497   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
2498     return false;
2499
2500   // No global is ever allowed as a base.
2501   if (AM.BaseGV)
2502     return false;
2503
2504   // Only support r+r,
2505   switch (AM.Scale) {
2506   case 0:  // "r+i" or just "i", depending on HasBaseReg.
2507     break;
2508   case 1:
2509     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
2510       return false;
2511     // Otherwise we have r+r or r+i.
2512     break;
2513   case 2:
2514     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
2515       return false;
2516     // Allow 2*r as r+r.
2517     break;
2518   }
2519
2520   return true;
2521 }
2522
2523 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
2524 /// return a DAG expression to select that will generate the same value by
2525 /// multiplying by a magic number.  See:
2526 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
2527 SDValue TargetLowering::BuildSDIV(SDNode *N, SelectionDAG &DAG,
2528                                   std::vector<SDNode*>* Created) const {
2529   EVT VT = N->getValueType(0);
2530   DebugLoc dl= N->getDebugLoc();
2531
2532   // Check to see if we can do this.
2533   // FIXME: We should be more aggressive here.
2534   if (!isTypeLegal(VT))
2535     return SDValue();
2536
2537   APInt d = cast<ConstantSDNode>(N->getOperand(1))->getAPIntValue();
2538   APInt::ms magics = d.magic();
2539
2540   // Multiply the numerator (operand 0) by the magic value
2541   // FIXME: We should support doing a MUL in a wider type
2542   SDValue Q;
2543   if (isOperationLegalOrCustom(ISD::MULHS, VT))
2544     Q = DAG.getNode(ISD::MULHS, dl, VT, N->getOperand(0),
2545                     DAG.getConstant(magics.m, VT));
2546   else if (isOperationLegalOrCustom(ISD::SMUL_LOHI, VT))
2547     Q = SDValue(DAG.getNode(ISD::SMUL_LOHI, dl, DAG.getVTList(VT, VT),
2548                               N->getOperand(0),
2549                               DAG.getConstant(magics.m, VT)).getNode(), 1);
2550   else
2551     return SDValue();       // No mulhs or equvialent
2552   // If d > 0 and m < 0, add the numerator
2553   if (d.isStrictlyPositive() && magics.m.isNegative()) {
2554     Q = DAG.getNode(ISD::ADD, dl, VT, Q, N->getOperand(0));
2555     if (Created)
2556       Created->push_back(Q.getNode());
2557   }
2558   // If d < 0 and m > 0, subtract the numerator.
2559   if (d.isNegative() && magics.m.isStrictlyPositive()) {
2560     Q = DAG.getNode(ISD::SUB, dl, VT, Q, N->getOperand(0));
2561     if (Created)
2562       Created->push_back(Q.getNode());
2563   }
2564   // Shift right algebraic if shift value is nonzero
2565   if (magics.s > 0) {
2566     Q = DAG.getNode(ISD::SRA, dl, VT, Q,
2567                     DAG.getConstant(magics.s, getShiftAmountTy()));
2568     if (Created)
2569       Created->push_back(Q.getNode());
2570   }
2571   // Extract the sign bit and add it to the quotient
2572   SDValue T =
2573     DAG.getNode(ISD::SRL, dl, VT, Q, DAG.getConstant(VT.getSizeInBits()-1,
2574                                                  getShiftAmountTy()));
2575   if (Created)
2576     Created->push_back(T.getNode());
2577   return DAG.getNode(ISD::ADD, dl, VT, Q, T);
2578 }
2579
2580 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
2581 /// return a DAG expression to select that will generate the same value by
2582 /// multiplying by a magic number.  See:
2583 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
2584 SDValue TargetLowering::BuildUDIV(SDNode *N, SelectionDAG &DAG,
2585                                   std::vector<SDNode*>* Created) const {
2586   EVT VT = N->getValueType(0);
2587   DebugLoc dl = N->getDebugLoc();
2588
2589   // Check to see if we can do this.
2590   // FIXME: We should be more aggressive here.
2591   if (!isTypeLegal(VT))
2592     return SDValue();
2593
2594   // FIXME: We should use a narrower constant when the upper
2595   // bits are known to be zero.
2596   ConstantSDNode *N1C = cast<ConstantSDNode>(N->getOperand(1));
2597   APInt::mu magics = N1C->getAPIntValue().magicu();
2598
2599   // Multiply the numerator (operand 0) by the magic value
2600   // FIXME: We should support doing a MUL in a wider type
2601   SDValue Q;
2602   if (isOperationLegalOrCustom(ISD::MULHU, VT))
2603     Q = DAG.getNode(ISD::MULHU, dl, VT, N->getOperand(0),
2604                     DAG.getConstant(magics.m, VT));
2605   else if (isOperationLegalOrCustom(ISD::UMUL_LOHI, VT))
2606     Q = SDValue(DAG.getNode(ISD::UMUL_LOHI, dl, DAG.getVTList(VT, VT),
2607                               N->getOperand(0),
2608                               DAG.getConstant(magics.m, VT)).getNode(), 1);
2609   else
2610     return SDValue();       // No mulhu or equvialent
2611   if (Created)
2612     Created->push_back(Q.getNode());
2613
2614   if (magics.a == 0) {
2615     assert(magics.s < N1C->getAPIntValue().getBitWidth() &&
2616            "We shouldn't generate an undefined shift!");
2617     return DAG.getNode(ISD::SRL, dl, VT, Q,
2618                        DAG.getConstant(magics.s, getShiftAmountTy()));
2619   } else {
2620     SDValue NPQ = DAG.getNode(ISD::SUB, dl, VT, N->getOperand(0), Q);
2621     if (Created)
2622       Created->push_back(NPQ.getNode());
2623     NPQ = DAG.getNode(ISD::SRL, dl, VT, NPQ,
2624                       DAG.getConstant(1, getShiftAmountTy()));
2625     if (Created)
2626       Created->push_back(NPQ.getNode());
2627     NPQ = DAG.getNode(ISD::ADD, dl, VT, NPQ, Q);
2628     if (Created)
2629       Created->push_back(NPQ.getNode());
2630     return DAG.getNode(ISD::SRL, dl, VT, NPQ,
2631                        DAG.getConstant(magics.s-1, getShiftAmountTy()));
2632   }
2633 }