lib/CodeGen/SelectionDAG/TargetLowering.cpp

   1 //===-- TargetLowering.cpp - Implement the TargetLowering class -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetAsmInfo.h"
  15 #include "llvm/Target/TargetLowering.h"
  16 #include "llvm/Target/TargetSubtarget.h"
  17 #include "llvm/Target/TargetData.h"
  18 #include "llvm/Target/TargetMachine.h"
  19 #include "llvm/Target/TargetRegisterInfo.h"
  20 #include "llvm/GlobalVariable.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/SelectionDAG.h"
  24 #include "llvm/ADT/StringExtras.h"
  25 #include "llvm/ADT/STLExtras.h"
  26 #include "llvm/Support/MathExtras.h"
  27 using namespace llvm;
  28
  29 /// InitLibcallNames - Set default libcall names.
  30 ///
  31 static void InitLibcallNames(const char **Names) {
  32   Names[RTLIB::SHL_I32] = "__ashlsi3";
  33   Names[RTLIB::SHL_I64] = "__ashldi3";
  34   Names[RTLIB::SHL_I128] = "__ashlti3";
  35   Names[RTLIB::SRL_I32] = "__lshrsi3";
  36   Names[RTLIB::SRL_I64] = "__lshrdi3";
  37   Names[RTLIB::SRL_I128] = "__lshrti3";
  38   Names[RTLIB::SRA_I32] = "__ashrsi3";
  39   Names[RTLIB::SRA_I64] = "__ashrdi3";
  40   Names[RTLIB::SRA_I128] = "__ashrti3";
  41   Names[RTLIB::MUL_I32] = "__mulsi3";
  42   Names[RTLIB::MUL_I64] = "__muldi3";
  43   Names[RTLIB::MUL_I128] = "__multi3";
  44   Names[RTLIB::SDIV_I32] = "__divsi3";
  45   Names[RTLIB::SDIV_I64] = "__divdi3";
  46   Names[RTLIB::SDIV_I128] = "__divti3";
  47   Names[RTLIB::UDIV_I32] = "__udivsi3";
  48   Names[RTLIB::UDIV_I64] = "__udivdi3";
  49   Names[RTLIB::UDIV_I128] = "__udivti3";
  50   Names[RTLIB::SREM_I32] = "__modsi3";
  51   Names[RTLIB::SREM_I64] = "__moddi3";
  52   Names[RTLIB::SREM_I128] = "__modti3";
  53   Names[RTLIB::UREM_I32] = "__umodsi3";
  54   Names[RTLIB::UREM_I64] = "__umoddi3";
  55   Names[RTLIB::UREM_I128] = "__umodti3";
  56   Names[RTLIB::NEG_I32] = "__negsi2";
  57   Names[RTLIB::NEG_I64] = "__negdi2";
  58   Names[RTLIB::ADD_F32] = "__addsf3";
  59   Names[RTLIB::ADD_F64] = "__adddf3";
  60   Names[RTLIB::ADD_F80] = "__addxf3";
  61   Names[RTLIB::ADD_PPCF128] = "__gcc_qadd";
  62   Names[RTLIB::SUB_F32] = "__subsf3";
  63   Names[RTLIB::SUB_F64] = "__subdf3";
  64   Names[RTLIB::SUB_F80] = "__subxf3";
  65   Names[RTLIB::SUB_PPCF128] = "__gcc_qsub";
  66   Names[RTLIB::MUL_F32] = "__mulsf3";
  67   Names[RTLIB::MUL_F64] = "__muldf3";
  68   Names[RTLIB::MUL_F80] = "__mulxf3";
  69   Names[RTLIB::MUL_PPCF128] = "__gcc_qmul";
  70   Names[RTLIB::DIV_F32] = "__divsf3";
  71   Names[RTLIB::DIV_F64] = "__divdf3";
  72   Names[RTLIB::DIV_F80] = "__divxf3";
  73   Names[RTLIB::DIV_PPCF128] = "__gcc_qdiv";
  74   Names[RTLIB::REM_F32] = "fmodf";
  75   Names[RTLIB::REM_F64] = "fmod";
  76   Names[RTLIB::REM_F80] = "fmodl";
  77   Names[RTLIB::REM_PPCF128] = "fmodl";
  78   Names[RTLIB::POWI_F32] = "__powisf2";
  79   Names[RTLIB::POWI_F64] = "__powidf2";
  80   Names[RTLIB::POWI_F80] = "__powixf2";
  81   Names[RTLIB::POWI_PPCF128] = "__powitf2";
  82   Names[RTLIB::SQRT_F32] = "sqrtf";
  83   Names[RTLIB::SQRT_F64] = "sqrt";
  84   Names[RTLIB::SQRT_F80] = "sqrtl";
  85   Names[RTLIB::SQRT_PPCF128] = "sqrtl";
  86   Names[RTLIB::LOG_F32] = "logf";
  87   Names[RTLIB::LOG_F64] = "log";
  88   Names[RTLIB::LOG_F80] = "logl";
  89   Names[RTLIB::LOG_PPCF128] = "logl";
  90   Names[RTLIB::LOG2_F32] = "log2f";
  91   Names[RTLIB::LOG2_F64] = "log2";
  92   Names[RTLIB::LOG2_F80] = "log2l";
  93   Names[RTLIB::LOG2_PPCF128] = "log2l";
  94   Names[RTLIB::LOG10_F32] = "log10f";
  95   Names[RTLIB::LOG10_F64] = "log10";
  96   Names[RTLIB::LOG10_F80] = "log10l";
  97   Names[RTLIB::LOG10_PPCF128] = "log10l";
  98   Names[RTLIB::EXP_F32] = "expf";
  99   Names[RTLIB::EXP_F64] = "exp";
 100   Names[RTLIB::EXP_F80] = "expl";
 101   Names[RTLIB::EXP_PPCF128] = "expl";
 102   Names[RTLIB::EXP2_F32] = "exp2f";
 103   Names[RTLIB::EXP2_F64] = "exp2";
 104   Names[RTLIB::EXP2_F80] = "exp2l";
 105   Names[RTLIB::EXP2_PPCF128] = "exp2l";
 106   Names[RTLIB::SIN_F32] = "sinf";
 107   Names[RTLIB::SIN_F64] = "sin";
 108   Names[RTLIB::SIN_F80] = "sinl";
 109   Names[RTLIB::SIN_PPCF128] = "sinl";
 110   Names[RTLIB::COS_F32] = "cosf";
 111   Names[RTLIB::COS_F64] = "cos";
 112   Names[RTLIB::COS_F80] = "cosl";
 113   Names[RTLIB::COS_PPCF128] = "cosl";
 114   Names[RTLIB::POW_F32] = "powf";
 115   Names[RTLIB::POW_F64] = "pow";
 116   Names[RTLIB::POW_F80] = "powl";
 117   Names[RTLIB::POW_PPCF128] = "powl";
 118   Names[RTLIB::CEIL_F32] = "ceilf";
 119   Names[RTLIB::CEIL_F64] = "ceil";
 120   Names[RTLIB::CEIL_F80] = "ceill";
 121   Names[RTLIB::CEIL_PPCF128] = "ceill";
 122   Names[RTLIB::TRUNC_F32] = "truncf";
 123   Names[RTLIB::TRUNC_F64] = "trunc";
 124   Names[RTLIB::TRUNC_F80] = "truncl";
 125   Names[RTLIB::TRUNC_PPCF128] = "truncl";
 126   Names[RTLIB::RINT_F32] = "rintf";
 127   Names[RTLIB::RINT_F64] = "rint";
 128   Names[RTLIB::RINT_F80] = "rintl";
 129   Names[RTLIB::RINT_PPCF128] = "rintl";
 130   Names[RTLIB::NEARBYINT_F32] = "nearbyintf";
 131   Names[RTLIB::NEARBYINT_F64] = "nearbyint";
 132   Names[RTLIB::NEARBYINT_F80] = "nearbyintl";
 133   Names[RTLIB::NEARBYINT_PPCF128] = "nearbyintl";
 134   Names[RTLIB::FLOOR_F32] = "floorf";
 135   Names[RTLIB::FLOOR_F64] = "floor";
 136   Names[RTLIB::FLOOR_F80] = "floorl";
 137   Names[RTLIB::FLOOR_PPCF128] = "floorl";
 138   Names[RTLIB::FPEXT_F32_F64] = "__extendsfdf2";
 139   Names[RTLIB::FPROUND_F64_F32] = "__truncdfsf2";
 140   Names[RTLIB::FPROUND_F80_F32] = "__truncxfsf2";
 141   Names[RTLIB::FPROUND_PPCF128_F32] = "__trunctfsf2";
 142   Names[RTLIB::FPROUND_F80_F64] = "__truncxfdf2";
 143   Names[RTLIB::FPROUND_PPCF128_F64] = "__trunctfdf2";
 144   Names[RTLIB::FPTOSINT_F32_I32] = "__fixsfsi";
 145   Names[RTLIB::FPTOSINT_F32_I64] = "__fixsfdi";
 146   Names[RTLIB::FPTOSINT_F32_I128] = "__fixsfti";
 147   Names[RTLIB::FPTOSINT_F64_I32] = "__fixdfsi";
 148   Names[RTLIB::FPTOSINT_F64_I64] = "__fixdfdi";
 149   Names[RTLIB::FPTOSINT_F64_I128] = "__fixdfti";
 150   Names[RTLIB::FPTOSINT_F80_I32] = "__fixxfsi";
 151   Names[RTLIB::FPTOSINT_F80_I64] = "__fixxfdi";
 152   Names[RTLIB::FPTOSINT_F80_I128] = "__fixxfti";
 153   Names[RTLIB::FPTOSINT_PPCF128_I32] = "__fixtfsi";
 154   Names[RTLIB::FPTOSINT_PPCF128_I64] = "__fixtfdi";
 155   Names[RTLIB::FPTOSINT_PPCF128_I128] = "__fixtfti";
 156   Names[RTLIB::FPTOUINT_F32_I32] = "__fixunssfsi";
 157   Names[RTLIB::FPTOUINT_F32_I64] = "__fixunssfdi";
 158   Names[RTLIB::FPTOUINT_F32_I128] = "__fixunssfti";
 159   Names[RTLIB::FPTOUINT_F64_I32] = "__fixunsdfsi";
 160   Names[RTLIB::FPTOUINT_F64_I64] = "__fixunsdfdi";
 161   Names[RTLIB::FPTOUINT_F64_I128] = "__fixunsdfti";
 162   Names[RTLIB::FPTOUINT_F80_I32] = "__fixunsxfsi";
 163   Names[RTLIB::FPTOUINT_F80_I64] = "__fixunsxfdi";
 164   Names[RTLIB::FPTOUINT_F80_I128] = "__fixunsxfti";
 165   Names[RTLIB::FPTOUINT_PPCF128_I32] = "__fixunstfsi";
 166   Names[RTLIB::FPTOUINT_PPCF128_I64] = "__fixunstfdi";
 167   Names[RTLIB::FPTOUINT_PPCF128_I128] = "__fixunstfti";
 168   Names[RTLIB::SINTTOFP_I32_F32] = "__floatsisf";
 169   Names[RTLIB::SINTTOFP_I32_F64] = "__floatsidf";
 170   Names[RTLIB::SINTTOFP_I32_F80] = "__floatsixf";
 171   Names[RTLIB::SINTTOFP_I32_PPCF128] = "__floatsitf";
 172   Names[RTLIB::SINTTOFP_I64_F32] = "__floatdisf";
 173   Names[RTLIB::SINTTOFP_I64_F64] = "__floatdidf";
 174   Names[RTLIB::SINTTOFP_I64_F80] = "__floatdixf";
 175   Names[RTLIB::SINTTOFP_I64_PPCF128] = "__floatditf";
 176   Names[RTLIB::SINTTOFP_I128_F32] = "__floattisf";
 177   Names[RTLIB::SINTTOFP_I128_F64] = "__floattidf";
 178   Names[RTLIB::SINTTOFP_I128_F80] = "__floattixf";
 179   Names[RTLIB::SINTTOFP_I128_PPCF128] = "__floattitf";
 180   Names[RTLIB::UINTTOFP_I32_F32] = "__floatunsisf";
 181   Names[RTLIB::UINTTOFP_I32_F64] = "__floatunsidf";
 182   Names[RTLIB::UINTTOFP_I32_F80] = "__floatunsixf";
 183   Names[RTLIB::UINTTOFP_I32_PPCF128] = "__floatunsitf";
 184   Names[RTLIB::UINTTOFP_I64_F32] = "__floatundisf";
 185   Names[RTLIB::UINTTOFP_I64_F64] = "__floatundidf";
 186   Names[RTLIB::UINTTOFP_I64_F80] = "__floatundixf";
 187   Names[RTLIB::UINTTOFP_I64_PPCF128] = "__floatunditf";
 188   Names[RTLIB::UINTTOFP_I128_F32] = "__floatuntisf";
 189   Names[RTLIB::UINTTOFP_I128_F64] = "__floatuntidf";
 190   Names[RTLIB::UINTTOFP_I128_F80] = "__floatuntixf";
 191   Names[RTLIB::UINTTOFP_I128_PPCF128] = "__floatuntitf";
 192   Names[RTLIB::OEQ_F32] = "__eqsf2";
 193   Names[RTLIB::OEQ_F64] = "__eqdf2";
 194   Names[RTLIB::UNE_F32] = "__nesf2";
 195   Names[RTLIB::UNE_F64] = "__nedf2";
 196   Names[RTLIB::OGE_F32] = "__gesf2";
 197   Names[RTLIB::OGE_F64] = "__gedf2";
 198   Names[RTLIB::OLT_F32] = "__ltsf2";
 199   Names[RTLIB::OLT_F64] = "__ltdf2";
 200   Names[RTLIB::OLE_F32] = "__lesf2";
 201   Names[RTLIB::OLE_F64] = "__ledf2";
 202   Names[RTLIB::OGT_F32] = "__gtsf2";
 203   Names[RTLIB::OGT_F64] = "__gtdf2";
 204   Names[RTLIB::UO_F32] = "__unordsf2";
 205   Names[RTLIB::UO_F64] = "__unorddf2";
 206   Names[RTLIB::O_F32] = "__unordsf2";
 207   Names[RTLIB::O_F64] = "__unorddf2";
 208 }
 209
 210 /// getFPEXT - Return the FPEXT_*_* value for the given types, or
 211 /// UNKNOWN_LIBCALL if there is none.
 212 RTLIB::Libcall RTLIB::getFPEXT(MVT OpVT, MVT RetVT) {
 213   if (OpVT == MVT::f32) {
 214     if (RetVT == MVT::f64)
 215       return FPEXT_F32_F64;
 216   }
 217   return UNKNOWN_LIBCALL;
 218 }
 219
 220 /// getFPROUND - Return the FPROUND_*_* value for the given types, or
 221 /// UNKNOWN_LIBCALL if there is none.
 222 RTLIB::Libcall RTLIB::getFPROUND(MVT OpVT, MVT RetVT) {
 223   if (RetVT == MVT::f32) {
 224     if (OpVT == MVT::f64)
 225       return FPROUND_F64_F32;
 226     if (OpVT == MVT::f80)
 227       return FPROUND_F80_F32;
 228     if (OpVT == MVT::ppcf128)
 229       return FPROUND_PPCF128_F32;
 230   } else if (RetVT == MVT::f64) {
 231     if (OpVT == MVT::f80)
 232       return FPROUND_F80_F64;
 233     if (OpVT == MVT::ppcf128)
 234       return FPROUND_PPCF128_F64;
 235   }
 236   return UNKNOWN_LIBCALL;
 237 }
 238
 239 /// getFPTOSINT - Return the FPTOSINT_*_* value for the given types, or
 240 /// UNKNOWN_LIBCALL if there is none.
 241 RTLIB::Libcall RTLIB::getFPTOSINT(MVT OpVT, MVT RetVT) {
 242   if (OpVT == MVT::f32) {
 243     if (RetVT == MVT::i32)
 244       return FPTOSINT_F32_I32;
 245     if (RetVT == MVT::i64)
 246       return FPTOSINT_F32_I64;
 247     if (RetVT == MVT::i128)
 248       return FPTOSINT_F32_I128;
 249   } else if (OpVT == MVT::f64) {
 250     if (RetVT == MVT::i32)
 251       return FPTOSINT_F64_I32;
 252     if (RetVT == MVT::i64)
 253       return FPTOSINT_F64_I64;
 254     if (RetVT == MVT::i128)
 255       return FPTOSINT_F64_I128;
 256   } else if (OpVT == MVT::f80) {
 257     if (RetVT == MVT::i32)
 258       return FPTOSINT_F80_I32;
 259     if (RetVT == MVT::i64)
 260       return FPTOSINT_F80_I64;
 261     if (RetVT == MVT::i128)
 262       return FPTOSINT_F80_I128;
 263   } else if (OpVT == MVT::ppcf128) {
 264     if (RetVT == MVT::i32)
 265       return FPTOSINT_PPCF128_I32;
 266     if (RetVT == MVT::i64)
 267       return FPTOSINT_PPCF128_I64;
 268     if (RetVT == MVT::i128)
 269       return FPTOSINT_PPCF128_I128;
 270   }
 271   return UNKNOWN_LIBCALL;
 272 }
 273
 274 /// getFPTOUINT - Return the FPTOUINT_*_* value for the given types, or
 275 /// UNKNOWN_LIBCALL if there is none.
 276 RTLIB::Libcall RTLIB::getFPTOUINT(MVT OpVT, MVT RetVT) {
 277   if (OpVT == MVT::f32) {
 278     if (RetVT == MVT::i32)
 279       return FPTOUINT_F32_I32;
 280     if (RetVT == MVT::i64)
 281       return FPTOUINT_F32_I64;
 282     if (RetVT == MVT::i128)
 283       return FPTOUINT_F32_I128;
 284   } else if (OpVT == MVT::f64) {
 285     if (RetVT == MVT::i32)
 286       return FPTOUINT_F64_I32;
 287     if (RetVT == MVT::i64)
 288       return FPTOUINT_F64_I64;
 289     if (RetVT == MVT::i128)
 290       return FPTOUINT_F64_I128;
 291   } else if (OpVT == MVT::f80) {
 292     if (RetVT == MVT::i32)
 293       return FPTOUINT_F80_I32;
 294     if (RetVT == MVT::i64)
 295       return FPTOUINT_F80_I64;
 296     if (RetVT == MVT::i128)
 297       return FPTOUINT_F80_I128;
 298   } else if (OpVT == MVT::ppcf128) {
 299     if (RetVT == MVT::i32)
 300       return FPTOUINT_PPCF128_I32;
 301     if (RetVT == MVT::i64)
 302       return FPTOUINT_PPCF128_I64;
 303     if (RetVT == MVT::i128)
 304       return FPTOUINT_PPCF128_I128;
 305   }
 306   return UNKNOWN_LIBCALL;
 307 }
 308
 309 /// getSINTTOFP - Return the SINTTOFP_*_* value for the given types, or
 310 /// UNKNOWN_LIBCALL if there is none.
 311 RTLIB::Libcall RTLIB::getSINTTOFP(MVT OpVT, MVT RetVT) {
 312   if (OpVT == MVT::i32) {
 313     if (RetVT == MVT::f32)
 314       return SINTTOFP_I32_F32;
 315     else if (RetVT == MVT::f64)
 316       return SINTTOFP_I32_F64;
 317     else if (RetVT == MVT::f80)
 318       return SINTTOFP_I32_F80;
 319     else if (RetVT == MVT::ppcf128)
 320       return SINTTOFP_I32_PPCF128;
 321   } else if (OpVT == MVT::i64) {
 322     if (RetVT == MVT::f32)
 323       return SINTTOFP_I64_F32;
 324     else if (RetVT == MVT::f64)
 325       return SINTTOFP_I64_F64;
 326     else if (RetVT == MVT::f80)
 327       return SINTTOFP_I64_F80;
 328     else if (RetVT == MVT::ppcf128)
 329       return SINTTOFP_I64_PPCF128;
 330   } else if (OpVT == MVT::i128) {
 331     if (RetVT == MVT::f32)
 332       return SINTTOFP_I128_F32;
 333     else if (RetVT == MVT::f64)
 334       return SINTTOFP_I128_F64;
 335     else if (RetVT == MVT::f80)
 336       return SINTTOFP_I128_F80;
 337     else if (RetVT == MVT::ppcf128)
 338       return SINTTOFP_I128_PPCF128;
 339   }
 340   return UNKNOWN_LIBCALL;
 341 }
 342
 343 /// getUINTTOFP - Return the UINTTOFP_*_* value for the given types, or
 344 /// UNKNOWN_LIBCALL if there is none.
 345 RTLIB::Libcall RTLIB::getUINTTOFP(MVT OpVT, MVT RetVT) {
 346   if (OpVT == MVT::i32) {
 347     if (RetVT == MVT::f32)
 348       return UINTTOFP_I32_F32;
 349     else if (RetVT == MVT::f64)
 350       return UINTTOFP_I32_F64;
 351     else if (RetVT == MVT::f80)
 352       return UINTTOFP_I32_F80;
 353     else if (RetVT == MVT::ppcf128)
 354       return UINTTOFP_I32_PPCF128;
 355   } else if (OpVT == MVT::i64) {
 356     if (RetVT == MVT::f32)
 357       return UINTTOFP_I64_F32;
 358     else if (RetVT == MVT::f64)
 359       return UINTTOFP_I64_F64;
 360     else if (RetVT == MVT::f80)
 361       return UINTTOFP_I64_F80;
 362     else if (RetVT == MVT::ppcf128)
 363       return UINTTOFP_I64_PPCF128;
 364   } else if (OpVT == MVT::i128) {
 365     if (RetVT == MVT::f32)
 366       return UINTTOFP_I128_F32;
 367     else if (RetVT == MVT::f64)
 368       return UINTTOFP_I128_F64;
 369     else if (RetVT == MVT::f80)
 370       return UINTTOFP_I128_F80;
 371     else if (RetVT == MVT::ppcf128)
 372       return UINTTOFP_I128_PPCF128;
 373   }
 374   return UNKNOWN_LIBCALL;
 375 }
 376
 377 /// InitCmpLibcallCCs - Set default comparison libcall CC.
 378 ///
 379 static void InitCmpLibcallCCs(ISD::CondCode *CCs) {
 380   memset(CCs, ISD::SETCC_INVALID, sizeof(ISD::CondCode)*RTLIB::UNKNOWN_LIBCALL);
 381   CCs[RTLIB::OEQ_F32] = ISD::SETEQ;
 382   CCs[RTLIB::OEQ_F64] = ISD::SETEQ;
 383   CCs[RTLIB::UNE_F32] = ISD::SETNE;
 384   CCs[RTLIB::UNE_F64] = ISD::SETNE;
 385   CCs[RTLIB::OGE_F32] = ISD::SETGE;
 386   CCs[RTLIB::OGE_F64] = ISD::SETGE;
 387   CCs[RTLIB::OLT_F32] = ISD::SETLT;
 388   CCs[RTLIB::OLT_F64] = ISD::SETLT;
 389   CCs[RTLIB::OLE_F32] = ISD::SETLE;
 390   CCs[RTLIB::OLE_F64] = ISD::SETLE;
 391   CCs[RTLIB::OGT_F32] = ISD::SETGT;
 392   CCs[RTLIB::OGT_F64] = ISD::SETGT;
 393   CCs[RTLIB::UO_F32] = ISD::SETNE;
 394   CCs[RTLIB::UO_F64] = ISD::SETNE;
 395   CCs[RTLIB::O_F32] = ISD::SETEQ;
 396   CCs[RTLIB::O_F64] = ISD::SETEQ;
 397 }
 398
 399 TargetLowering::TargetLowering(TargetMachine &tm)
 400   : TM(tm), TD(TM.getTargetData()) {
 401   assert(ISD::BUILTIN_OP_END <= OpActionsCapacity &&
 402          "Fixed size array in TargetLowering is not large enough!");
 403   // All operations default to being supported.
 404   memset(OpActions, 0, sizeof(OpActions));
 405   memset(LoadExtActions, 0, sizeof(LoadExtActions));
 406   memset(TruncStoreActions, 0, sizeof(TruncStoreActions));
 407   memset(IndexedModeActions, 0, sizeof(IndexedModeActions));
 408   memset(ConvertActions, 0, sizeof(ConvertActions));
 409   memset(CondCodeActions, 0, sizeof(CondCodeActions));
 410
 411   // Set default actions for various operations.
 412   for (unsigned VT = 0; VT != (unsigned)MVT::LAST_VALUETYPE; ++VT) {
 413     // Default all indexed load / store to expand.
 414     for (unsigned IM = (unsigned)ISD::PRE_INC;
 415          IM != (unsigned)ISD::LAST_INDEXED_MODE; ++IM) {
 416       setIndexedLoadAction(IM, (MVT::SimpleValueType)VT, Expand);
 417       setIndexedStoreAction(IM, (MVT::SimpleValueType)VT, Expand);
 418     }
 419
 420     // These operations default to expand.
 421     setOperationAction(ISD::FGETSIGN, (MVT::SimpleValueType)VT, Expand);
 422   }
 423
 424   // Most targets ignore the @llvm.prefetch intrinsic.
 425   setOperationAction(ISD::PREFETCH, MVT::Other, Expand);
 426
 427   // ConstantFP nodes default to expand.  Targets can either change this to
 428   // Legal, in which case all fp constants are legal, or use addLegalFPImmediate
 429   // to optimize expansions for certain constants.
 430   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 431   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 432   setOperationAction(ISD::ConstantFP, MVT::f80, Expand);
 433
 434   // These library functions default to expand.
 435   setOperationAction(ISD::FLOG , MVT::f64, Expand);
 436   setOperationAction(ISD::FLOG2, MVT::f64, Expand);
 437   setOperationAction(ISD::FLOG10,MVT::f64, Expand);
 438   setOperationAction(ISD::FEXP , MVT::f64, Expand);
 439   setOperationAction(ISD::FEXP2, MVT::f64, Expand);
 440   setOperationAction(ISD::FLOG , MVT::f32, Expand);
 441   setOperationAction(ISD::FLOG2, MVT::f32, Expand);
 442   setOperationAction(ISD::FLOG10,MVT::f32, Expand);
 443   setOperationAction(ISD::FEXP , MVT::f32, Expand);
 444   setOperationAction(ISD::FEXP2, MVT::f32, Expand);
 445
 446   // Default ISD::TRAP to expand (which turns it into abort).
 447   setOperationAction(ISD::TRAP, MVT::Other, Expand);
 448
 449   IsLittleEndian = TD->isLittleEndian();
 450   UsesGlobalOffsetTable = false;
 451   ShiftAmountTy = PointerTy = getValueType(TD->getIntPtrType());
 452   ShiftAmtHandling = Undefined;
 453   memset(RegClassForVT, 0,MVT::LAST_VALUETYPE*sizeof(TargetRegisterClass*));
 454   memset(TargetDAGCombineArray, 0, array_lengthof(TargetDAGCombineArray));
 455   maxStoresPerMemset = maxStoresPerMemcpy = maxStoresPerMemmove = 8;
 456   allowUnalignedMemoryAccesses = false;
 457   UseUnderscoreSetJmp = false;
 458   UseUnderscoreLongJmp = false;
 459   SelectIsExpensive = false;
 460   IntDivIsCheap = false;
 461   Pow2DivIsCheap = false;
 462   StackPointerRegisterToSaveRestore = 0;
 463   ExceptionPointerRegister = 0;
 464   ExceptionSelectorRegister = 0;
 465   SetCCResultContents = UndefinedSetCCResult;
 466   SchedPreferenceInfo = SchedulingForLatency;
 467   JumpBufSize = 0;
 468   JumpBufAlignment = 0;
 469   IfCvtBlockSizeLimit = 2;
 470   IfCvtDupBlockSizeLimit = 0;
 471   PrefLoopAlignment = 0;
 472
 473   InitLibcallNames(LibcallRoutineNames);
 474   InitCmpLibcallCCs(CmpLibcallCCs);
 475
 476   // Tell Legalize whether the assembler supports DEBUG_LOC.
 477   const TargetAsmInfo *TASM = TM.getTargetAsmInfo();
 478   if (!TASM || !TASM->hasDotLocAndDotFile())
 479     setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 480 }
 481
 482 TargetLowering::~TargetLowering() {}
 483
 484 /// computeRegisterProperties - Once all of the register classes are added,
 485 /// this allows us to compute derived properties we expose.
 486 void TargetLowering::computeRegisterProperties() {
 487   assert(MVT::LAST_VALUETYPE <= 32 &&
 488          "Too many value types for ValueTypeActions to hold!");
 489
 490   // Everything defaults to needing one register.
 491   for (unsigned i = 0; i != MVT::LAST_VALUETYPE; ++i) {
 492     NumRegistersForVT[i] = 1;
 493     RegisterTypeForVT[i] = TransformToType[i] = (MVT::SimpleValueType)i;
 494   }
 495   // ...except isVoid, which doesn't need any registers.
 496   NumRegistersForVT[MVT::isVoid] = 0;
 497
 498   // Find the largest integer register class.
 499   unsigned LargestIntReg = MVT::LAST_INTEGER_VALUETYPE;
 500   for (; RegClassForVT[LargestIntReg] == 0; --LargestIntReg)
 501     assert(LargestIntReg != MVT::i1 && "No integer registers defined!");
 502
 503   // Every integer value type larger than this largest register takes twice as
 504   // many registers to represent as the previous ValueType.
 505   for (unsigned ExpandedReg = LargestIntReg + 1; ; ++ExpandedReg) {
 506     MVT EVT = (MVT::SimpleValueType)ExpandedReg;
 507     if (!EVT.isInteger())
 508       break;
 509     NumRegistersForVT[ExpandedReg] = 2*NumRegistersForVT[ExpandedReg-1];
 510     RegisterTypeForVT[ExpandedReg] = (MVT::SimpleValueType)LargestIntReg;
 511     TransformToType[ExpandedReg] = (MVT::SimpleValueType)(ExpandedReg - 1);
 512     ValueTypeActions.setTypeAction(EVT, Expand);
 513   }
 514
 515   // Inspect all of the ValueType's smaller than the largest integer
 516   // register to see which ones need promotion.
 517   unsigned LegalIntReg = LargestIntReg;
 518   for (unsigned IntReg = LargestIntReg - 1;
 519        IntReg >= (unsigned)MVT::i1; --IntReg) {
 520     MVT IVT = (MVT::SimpleValueType)IntReg;
 521     if (isTypeLegal(IVT)) {
 522       LegalIntReg = IntReg;
 523     } else {
 524       RegisterTypeForVT[IntReg] = TransformToType[IntReg] =
 525         (MVT::SimpleValueType)LegalIntReg;
 526       ValueTypeActions.setTypeAction(IVT, Promote);
 527     }
 528   }
 529
 530   // ppcf128 type is really two f64's.
 531   if (!isTypeLegal(MVT::ppcf128)) {
 532     NumRegistersForVT[MVT::ppcf128] = 2*NumRegistersForVT[MVT::f64];
 533     RegisterTypeForVT[MVT::ppcf128] = MVT::f64;
 534     TransformToType[MVT::ppcf128] = MVT::f64;
 535     ValueTypeActions.setTypeAction(MVT::ppcf128, Expand);
 536   }
 537
 538   // Decide how to handle f64. If the target does not have native f64 support,
 539   // expand it to i64 and we will be generating soft float library calls.
 540   if (!isTypeLegal(MVT::f64)) {
 541     NumRegistersForVT[MVT::f64] = NumRegistersForVT[MVT::i64];
 542     RegisterTypeForVT[MVT::f64] = RegisterTypeForVT[MVT::i64];
 543     TransformToType[MVT::f64] = MVT::i64;
 544     ValueTypeActions.setTypeAction(MVT::f64, Expand);
 545   }
 546
 547   // Decide how to handle f32. If the target does not have native support for
 548   // f32, promote it to f64 if it is legal. Otherwise, expand it to i32.
 549   if (!isTypeLegal(MVT::f32)) {
 550     if (isTypeLegal(MVT::f64)) {
 551       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::f64];
 552       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::f64];
 553       TransformToType[MVT::f32] = MVT::f64;
 554       ValueTypeActions.setTypeAction(MVT::f32, Promote);
 555     } else {
 556       NumRegistersForVT[MVT::f32] = NumRegistersForVT[MVT::i32];
 557       RegisterTypeForVT[MVT::f32] = RegisterTypeForVT[MVT::i32];
 558       TransformToType[MVT::f32] = MVT::i32;
 559       ValueTypeActions.setTypeAction(MVT::f32, Expand);
 560     }
 561   }
 562
 563   // Loop over all of the vector value types to see which need transformations.
 564   for (unsigned i = MVT::FIRST_VECTOR_VALUETYPE;
 565        i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 566     MVT VT = (MVT::SimpleValueType)i;
 567     if (!isTypeLegal(VT)) {
 568       MVT IntermediateVT, RegisterVT;
 569       unsigned NumIntermediates;
 570       NumRegistersForVT[i] =
 571         getVectorTypeBreakdown(VT,
 572                                IntermediateVT, NumIntermediates,
 573                                RegisterVT);
 574       RegisterTypeForVT[i] = RegisterVT;
 575       TransformToType[i] = MVT::Other; // this isn't actually used
 576       ValueTypeActions.setTypeAction(VT, Expand);
 577     }
 578   }
 579 }
 580
 581 const char *TargetLowering::getTargetNodeName(unsigned Opcode) const {
 582   return NULL;
 583 }
 584
 585
 586 MVT TargetLowering::getSetCCResultType(const SDValue &) const {
 587   return getValueType(TD->getIntPtrType());
 588 }
 589
 590
 591 /// getVectorTypeBreakdown - Vector types are broken down into some number of
 592 /// legal first class types.  For example, MVT::v8f32 maps to 2 MVT::v4f32
 593 /// with Altivec or SSE1, or 8 promoted MVT::f64 values with the X86 FP stack.
 594 /// Similarly, MVT::v2i64 turns into 4 MVT::i32 values with both PPC and X86.
 595 ///
 596 /// This method returns the number of registers needed, and the VT for each
 597 /// register.  It also returns the VT and quantity of the intermediate values
 598 /// before they are promoted/expanded.
 599 ///
 600 unsigned TargetLowering::getVectorTypeBreakdown(MVT VT,
 601                                                 MVT &IntermediateVT,
 602                                                 unsigned &NumIntermediates,
 603                                       MVT &RegisterVT) const {
 604   // Figure out the right, legal destination reg to copy into.
 605   unsigned NumElts = VT.getVectorNumElements();
 606   MVT EltTy = VT.getVectorElementType();
 607
 608   unsigned NumVectorRegs = 1;
 609
 610   // FIXME: We don't support non-power-of-2-sized vectors for now.  Ideally we
 611   // could break down into LHS/RHS like LegalizeDAG does.
 612   if (!isPowerOf2_32(NumElts)) {
 613     NumVectorRegs = NumElts;
 614     NumElts = 1;
 615   }
 616
 617   // Divide the input until we get to a supported size.  This will always
 618   // end with a scalar if the target doesn't support vectors.
 619   while (NumElts > 1 && !isTypeLegal(MVT::getVectorVT(EltTy, NumElts))) {
 620     NumElts >>= 1;
 621     NumVectorRegs <<= 1;
 622   }
 623
 624   NumIntermediates = NumVectorRegs;
 625
 626   MVT NewVT = MVT::getVectorVT(EltTy, NumElts);
 627   if (!isTypeLegal(NewVT))
 628     NewVT = EltTy;
 629   IntermediateVT = NewVT;
 630
 631   MVT DestVT = getTypeToTransformTo(NewVT);
 632   RegisterVT = DestVT;
 633   if (DestVT.bitsLT(NewVT)) {
 634     // Value is expanded, e.g. i64 -> i16.
 635     return NumVectorRegs*(NewVT.getSizeInBits()/DestVT.getSizeInBits());
 636   } else {
 637     // Otherwise, promotion or legal types use the same number of registers as
 638     // the vector decimated to the appropriate level.
 639     return NumVectorRegs;
 640   }
 641
 642   return 1;
 643 }
 644
 645 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 646 /// function arguments in the caller parameter area.  This is the actual
 647 /// alignment, not its logarithm.
 648 unsigned TargetLowering::getByValTypeAlignment(const Type *Ty) const {
 649   return TD->getCallFrameTypeAlignment(Ty);
 650 }
 651
 652 SDValue TargetLowering::getPICJumpTableRelocBase(SDValue Table,
 653                                                  SelectionDAG &DAG) const {
 654   if (usesGlobalOffsetTable())
 655     return DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, getPointerTy());
 656   return Table;
 657 }
 658
 659 //===----------------------------------------------------------------------===//
 660 //  Optimization Methods
 661 //===----------------------------------------------------------------------===//
 662
 663 /// ShrinkDemandedConstant - Check to see if the specified operand of the
 664 /// specified instruction is a constant integer.  If so, check to see if there
 665 /// are any bits set in the constant that are not demanded.  If so, shrink the
 666 /// constant and return true.
 667 bool TargetLowering::TargetLoweringOpt::ShrinkDemandedConstant(SDValue Op,
 668                                                         const APInt &Demanded) {
 669   // FIXME: ISD::SELECT, ISD::SELECT_CC
 670   switch(Op.getOpcode()) {
 671   default: break;
 672   case ISD::AND:
 673   case ISD::OR:
 674   case ISD::XOR:
 675     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1)))
 676       if (C->getAPIntValue().intersects(~Demanded)) {
 677         MVT VT = Op.getValueType();
 678         SDValue New = DAG.getNode(Op.getOpcode(), VT, Op.getOperand(0),
 679                                     DAG.getConstant(Demanded &
 680                                                       C->getAPIntValue(),
 681                                                     VT));
 682         return CombineTo(Op, New);
 683       }
 684     break;
 685   }
 686   return false;
 687 }
 688
 689 /// SimplifyDemandedBits - Look at Op.  At this point, we know that only the
 690 /// DemandedMask bits of the result of Op are ever used downstream.  If we can
 691 /// use this information to simplify Op, create a new simplified DAG node and
 692 /// return true, returning the original and new nodes in Old and New. Otherwise,
 693 /// analyze the expression and return a mask of KnownOne and KnownZero bits for
 694 /// the expression (used to simplify the caller).  The KnownZero/One bits may
 695 /// only be accurate for those bits in the DemandedMask.
 696 bool TargetLowering::SimplifyDemandedBits(SDValue Op,
 697                                           const APInt &DemandedMask,
 698                                           APInt &KnownZero,
 699                                           APInt &KnownOne,
 700                                           TargetLoweringOpt &TLO,
 701                                           unsigned Depth) const {
 702   unsigned BitWidth = DemandedMask.getBitWidth();
 703   assert(Op.getValueSizeInBits() == BitWidth &&
 704          "Mask size mismatches value type size!");
 705   APInt NewMask = DemandedMask;
 706
 707   // Don't know anything.
 708   KnownZero = KnownOne = APInt(BitWidth, 0);
 709
 710   // Other users may use these bits.
 711   if (!Op.getNode()->hasOneUse()) {
 712     if (Depth != 0) {
 713       // If not at the root, Just compute the KnownZero/KnownOne bits to
 714       // simplify things downstream.
 715       TLO.DAG.ComputeMaskedBits(Op, DemandedMask, KnownZero, KnownOne, Depth);
 716       return false;
 717     }
 718     // If this is the root being simplified, allow it to have multiple uses,
 719     // just set the NewMask to all bits.
 720     NewMask = APInt::getAllOnesValue(BitWidth);
 721   } else if (DemandedMask == 0) {
 722     // Not demanding any bits from Op.
 723     if (Op.getOpcode() != ISD::UNDEF)
 724       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::UNDEF, Op.getValueType()));
 725     return false;
 726   } else if (Depth == 6) {        // Limit search depth.
 727     return false;
 728   }
 729
 730   APInt KnownZero2, KnownOne2, KnownZeroOut, KnownOneOut;
 731   switch (Op.getOpcode()) {
 732   case ISD::Constant:
 733     // We know all of the bits for a constant!
 734     KnownOne = cast<ConstantSDNode>(Op)->getAPIntValue() & NewMask;
 735     KnownZero = ~KnownOne & NewMask;
 736     return false;   // Don't fall through, will infinitely loop.
 737   case ISD::AND:
 738     // If the RHS is a constant, check to see if the LHS would be zero without
 739     // using the bits from the RHS.  Below, we use knowledge about the RHS to
 740     // simplify the LHS, here we're using information from the LHS to simplify
 741     // the RHS.
 742     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 743       APInt LHSZero, LHSOne;
 744       TLO.DAG.ComputeMaskedBits(Op.getOperand(0), NewMask,
 745                                 LHSZero, LHSOne, Depth+1);
 746       // If the LHS already has zeros where RHSC does, this and is dead.
 747       if ((LHSZero & NewMask) == (~RHSC->getAPIntValue() & NewMask))
 748         return TLO.CombineTo(Op, Op.getOperand(0));
 749       // If any of the set bits in the RHS are known zero on the LHS, shrink
 750       // the constant.
 751       if (TLO.ShrinkDemandedConstant(Op, ~LHSZero & NewMask))
 752         return true;
 753     }
 754
 755     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 756                              KnownOne, TLO, Depth+1))
 757       return true;
 758     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 759     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownZero & NewMask,
 760                              KnownZero2, KnownOne2, TLO, Depth+1))
 761       return true;
 762     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 763
 764     // If all of the demanded bits are known one on one side, return the other.
 765     // These bits cannot contribute to the result of the 'and'.
 766     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
 767       return TLO.CombineTo(Op, Op.getOperand(0));
 768     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
 769       return TLO.CombineTo(Op, Op.getOperand(1));
 770     // If all of the demanded bits in the inputs are known zeros, return zero.
 771     if ((NewMask & (KnownZero|KnownZero2)) == NewMask)
 772       return TLO.CombineTo(Op, TLO.DAG.getConstant(0, Op.getValueType()));
 773     // If the RHS is a constant, see if we can simplify it.
 774     if (TLO.ShrinkDemandedConstant(Op, ~KnownZero2 & NewMask))
 775       return true;
 776
 777     // Output known-1 bits are only known if set in both the LHS & RHS.
 778     KnownOne &= KnownOne2;
 779     // Output known-0 are known to be clear if zero in either the LHS | RHS.
 780     KnownZero |= KnownZero2;
 781     break;
 782   case ISD::OR:
 783     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 784                              KnownOne, TLO, Depth+1))
 785       return true;
 786     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 787     if (SimplifyDemandedBits(Op.getOperand(0), ~KnownOne & NewMask,
 788                              KnownZero2, KnownOne2, TLO, Depth+1))
 789       return true;
 790     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 791
 792     // If all of the demanded bits are known zero on one side, return the other.
 793     // These bits cannot contribute to the result of the 'or'.
 794     if ((NewMask & ~KnownOne2 & KnownZero) == (~KnownOne2 & NewMask))
 795       return TLO.CombineTo(Op, Op.getOperand(0));
 796     if ((NewMask & ~KnownOne & KnownZero2) == (~KnownOne & NewMask))
 797       return TLO.CombineTo(Op, Op.getOperand(1));
 798     // If all of the potentially set bits on one side are known to be set on
 799     // the other side, just use the 'other' side.
 800     if ((NewMask & ~KnownZero & KnownOne2) == (~KnownZero & NewMask))
 801       return TLO.CombineTo(Op, Op.getOperand(0));
 802     if ((NewMask & ~KnownZero2 & KnownOne) == (~KnownZero2 & NewMask))
 803       return TLO.CombineTo(Op, Op.getOperand(1));
 804     // If the RHS is a constant, see if we can simplify it.
 805     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 806       return true;
 807
 808     // Output known-0 bits are only known if clear in both the LHS & RHS.
 809     KnownZero &= KnownZero2;
 810     // Output known-1 are known to be set if set in either the LHS | RHS.
 811     KnownOne |= KnownOne2;
 812     break;
 813   case ISD::XOR:
 814     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero,
 815                              KnownOne, TLO, Depth+1))
 816       return true;
 817     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 818     if (SimplifyDemandedBits(Op.getOperand(0), NewMask, KnownZero2,
 819                              KnownOne2, TLO, Depth+1))
 820       return true;
 821     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 822
 823     // If all of the demanded bits are known zero on one side, return the other.
 824     // These bits cannot contribute to the result of the 'xor'.
 825     if ((KnownZero & NewMask) == NewMask)
 826       return TLO.CombineTo(Op, Op.getOperand(0));
 827     if ((KnownZero2 & NewMask) == NewMask)
 828       return TLO.CombineTo(Op, Op.getOperand(1));
 829
 830     // If all of the unknown bits are known to be zero on one side or the other
 831     // (but not both) turn this into an *inclusive* or.
 832     //    e.g. (A & C1)^(B & C2) -> (A & C1)|(B & C2) iff C1&C2 == 0
 833     if ((NewMask & ~KnownZero & ~KnownZero2) == 0)
 834       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::OR, Op.getValueType(),
 835                                                Op.getOperand(0),
 836                                                Op.getOperand(1)));
 837
 838     // Output known-0 bits are known if clear or set in both the LHS & RHS.
 839     KnownZeroOut = (KnownZero & KnownZero2) | (KnownOne & KnownOne2);
 840     // Output known-1 are known to be set if set in only one of the LHS, RHS.
 841     KnownOneOut = (KnownZero & KnownOne2) | (KnownOne & KnownZero2);
 842
 843     // If all of the demanded bits on one side are known, and all of the set
 844     // bits on that side are also known to be set on the other side, turn this
 845     // into an AND, as we know the bits will be cleared.
 846     //    e.g. (X | C1) ^ C2 --> (X | C1) & ~C2 iff (C1&C2) == C2
 847     if ((NewMask & (KnownZero|KnownOne)) == NewMask) { // all known
 848       if ((KnownOne & KnownOne2) == KnownOne) {
 849         MVT VT = Op.getValueType();
 850         SDValue ANDC = TLO.DAG.getConstant(~KnownOne & NewMask, VT);
 851         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::AND, VT, Op.getOperand(0),
 852                                                  ANDC));
 853       }
 854     }
 855
 856     // If the RHS is a constant, see if we can simplify it.
 857     // for XOR, we prefer to force bits to 1 if they will make a -1.
 858     // if we can't force bits, try to shrink constant
 859     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 860       APInt Expanded = C->getAPIntValue() | (~NewMask);
 861       // if we can expand it to have all bits set, do it
 862       if (Expanded.isAllOnesValue()) {
 863         if (Expanded != C->getAPIntValue()) {
 864           MVT VT = Op.getValueType();
 865           SDValue New = TLO.DAG.getNode(Op.getOpcode(), VT, Op.getOperand(0),
 866                                           TLO.DAG.getConstant(Expanded, VT));
 867           return TLO.CombineTo(Op, New);
 868         }
 869         // if it already has all the bits set, nothing to change
 870         // but don't shrink either!
 871       } else if (TLO.ShrinkDemandedConstant(Op, NewMask)) {
 872         return true;
 873       }
 874     }
 875
 876     KnownZero = KnownZeroOut;
 877     KnownOne  = KnownOneOut;
 878     break;
 879   case ISD::SELECT:
 880     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero,
 881                              KnownOne, TLO, Depth+1))
 882       return true;
 883     if (SimplifyDemandedBits(Op.getOperand(1), NewMask, KnownZero2,
 884                              KnownOne2, TLO, Depth+1))
 885       return true;
 886     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 887     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 888
 889     // If the operands are constants, see if we can simplify them.
 890     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 891       return true;
 892
 893     // Only known if known in both the LHS and RHS.
 894     KnownOne &= KnownOne2;
 895     KnownZero &= KnownZero2;
 896     break;
 897   case ISD::SELECT_CC:
 898     if (SimplifyDemandedBits(Op.getOperand(3), NewMask, KnownZero,
 899                              KnownOne, TLO, Depth+1))
 900       return true;
 901     if (SimplifyDemandedBits(Op.getOperand(2), NewMask, KnownZero2,
 902                              KnownOne2, TLO, Depth+1))
 903       return true;
 904     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 905     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 906
 907     // If the operands are constants, see if we can simplify them.
 908     if (TLO.ShrinkDemandedConstant(Op, NewMask))
 909       return true;
 910
 911     // Only known if known in both the LHS and RHS.
 912     KnownOne &= KnownOne2;
 913     KnownZero &= KnownZero2;
 914     break;
 915   case ISD::SHL:
 916     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 917       unsigned ShAmt = SA->getZExtValue();
 918       SDValue InOp = Op.getOperand(0);
 919
 920       // If the shift count is an invalid immediate, don't do anything.
 921       if (ShAmt >= BitWidth)
 922         break;
 923
 924       // If this is ((X >>u C1) << ShAmt), see if we can simplify this into a
 925       // single shift.  We can do this if the bottom bits (which are shifted
 926       // out) are never demanded.
 927       if (InOp.getOpcode() == ISD::SRL &&
 928           isa<ConstantSDNode>(InOp.getOperand(1))) {
 929         if (ShAmt && (NewMask & APInt::getLowBitsSet(BitWidth, ShAmt)) == 0) {
 930           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
 931           unsigned Opc = ISD::SHL;
 932           int Diff = ShAmt-C1;
 933           if (Diff < 0) {
 934             Diff = -Diff;
 935             Opc = ISD::SRL;
 936           }
 937
 938           SDValue NewSA =
 939             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
 940           MVT VT = Op.getValueType();
 941           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, VT,
 942                                                    InOp.getOperand(0), NewSA));
 943         }
 944       }
 945
 946       if (SimplifyDemandedBits(Op.getOperand(0), NewMask.lshr(ShAmt),
 947                                KnownZero, KnownOne, TLO, Depth+1))
 948         return true;
 949       KnownZero <<= SA->getZExtValue();
 950       KnownOne  <<= SA->getZExtValue();
 951       // low bits known zero.
 952       KnownZero |= APInt::getLowBitsSet(BitWidth, SA->getZExtValue());
 953     }
 954     break;
 955   case ISD::SRL:
 956     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
 957       MVT VT = Op.getValueType();
 958       unsigned ShAmt = SA->getZExtValue();
 959       unsigned VTSize = VT.getSizeInBits();
 960       SDValue InOp = Op.getOperand(0);
 961
 962       // If the shift count is an invalid immediate, don't do anything.
 963       if (ShAmt >= BitWidth)
 964         break;
 965
 966       // If this is ((X << C1) >>u ShAmt), see if we can simplify this into a
 967       // single shift.  We can do this if the top bits (which are shifted out)
 968       // are never demanded.
 969       if (InOp.getOpcode() == ISD::SHL &&
 970           isa<ConstantSDNode>(InOp.getOperand(1))) {
 971         if (ShAmt && (NewMask & APInt::getHighBitsSet(VTSize, ShAmt)) == 0) {
 972           unsigned C1= cast<ConstantSDNode>(InOp.getOperand(1))->getZExtValue();
 973           unsigned Opc = ISD::SRL;
 974           int Diff = ShAmt-C1;
 975           if (Diff < 0) {
 976             Diff = -Diff;
 977             Opc = ISD::SHL;
 978           }
 979
 980           SDValue NewSA =
 981             TLO.DAG.getConstant(Diff, Op.getOperand(1).getValueType());
 982           return TLO.CombineTo(Op, TLO.DAG.getNode(Opc, VT,
 983                                                    InOp.getOperand(0), NewSA));
 984         }
 985       }
 986
 987       // Compute the new bits that are at the top now.
 988       if (SimplifyDemandedBits(InOp, (NewMask << ShAmt),
 989                                KnownZero, KnownOne, TLO, Depth+1))
 990         return true;
 991       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 992       KnownZero = KnownZero.lshr(ShAmt);
 993       KnownOne  = KnownOne.lshr(ShAmt);
 994
 995       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
 996       KnownZero |= HighBits;  // High bits known zero.
 997     }
 998     break;
 999   case ISD::SRA:
1000     if (ConstantSDNode *SA = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1001       MVT VT = Op.getValueType();
1002       unsigned ShAmt = SA->getZExtValue();
1003
1004       // If the shift count is an invalid immediate, don't do anything.
1005       if (ShAmt >= BitWidth)
1006         break;
1007
1008       APInt InDemandedMask = (NewMask << ShAmt);
1009
1010       // If any of the demanded bits are produced by the sign extension, we also
1011       // demand the input sign bit.
1012       APInt HighBits = APInt::getHighBitsSet(BitWidth, ShAmt);
1013       if (HighBits.intersects(NewMask))
1014         InDemandedMask |= APInt::getSignBit(VT.getSizeInBits());
1015
1016       if (SimplifyDemandedBits(Op.getOperand(0), InDemandedMask,
1017                                KnownZero, KnownOne, TLO, Depth+1))
1018         return true;
1019       assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1020       KnownZero = KnownZero.lshr(ShAmt);
1021       KnownOne  = KnownOne.lshr(ShAmt);
1022
1023       // Handle the sign bit, adjusted to where it is now in the mask.
1024       APInt SignBit = APInt::getSignBit(BitWidth).lshr(ShAmt);
1025
1026       // If the input sign bit is known to be zero, or if none of the top bits
1027       // are demanded, turn this into an unsigned shift right.
1028       if (KnownZero.intersects(SignBit) || (HighBits & ~NewMask) == HighBits) {
1029         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL, VT, Op.getOperand(0),
1030                                                  Op.getOperand(1)));
1031       } else if (KnownOne.intersects(SignBit)) { // New bits are known one.
1032         KnownOne |= HighBits;
1033       }
1034     }
1035     break;
1036   case ISD::SIGN_EXTEND_INREG: {
1037     MVT EVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1038
1039     // Sign extension.  Compute the demanded bits in the result that are not
1040     // present in the input.
1041     APInt NewBits = APInt::getHighBitsSet(BitWidth,
1042                                           BitWidth - EVT.getSizeInBits()) &
1043                     NewMask;
1044
1045     // If none of the extended bits are demanded, eliminate the sextinreg.
1046     if (NewBits == 0)
1047       return TLO.CombineTo(Op, Op.getOperand(0));
1048
1049     APInt InSignBit = APInt::getSignBit(EVT.getSizeInBits());
1050     InSignBit.zext(BitWidth);
1051     APInt InputDemandedBits = APInt::getLowBitsSet(BitWidth,
1052                                                    EVT.getSizeInBits()) &
1053                               NewMask;
1054
1055     // Since the sign extended bits are demanded, we know that the sign
1056     // bit is demanded.
1057     InputDemandedBits |= InSignBit;
1058
1059     if (SimplifyDemandedBits(Op.getOperand(0), InputDemandedBits,
1060                              KnownZero, KnownOne, TLO, Depth+1))
1061       return true;
1062     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1063
1064     // If the sign bit of the input is known set or clear, then we know the
1065     // top bits of the result.
1066
1067     // If the input sign bit is known zero, convert this into a zero extension.
1068     if (KnownZero.intersects(InSignBit))
1069       return TLO.CombineTo(Op,
1070                            TLO.DAG.getZeroExtendInReg(Op.getOperand(0), EVT));
1071
1072     if (KnownOne.intersects(InSignBit)) {    // Input sign bit known set
1073       KnownOne |= NewBits;
1074       KnownZero &= ~NewBits;
1075     } else {                       // Input sign bit unknown
1076       KnownZero &= ~NewBits;
1077       KnownOne &= ~NewBits;
1078     }
1079     break;
1080   }
1081   case ISD::ZERO_EXTEND: {
1082     unsigned OperandBitWidth = Op.getOperand(0).getValueSizeInBits();
1083     APInt InMask = NewMask;
1084     InMask.trunc(OperandBitWidth);
1085
1086     // If none of the top bits are demanded, convert this into an any_extend.
1087     APInt NewBits =
1088       APInt::getHighBitsSet(BitWidth, BitWidth - OperandBitWidth) & NewMask;
1089     if (!NewBits.intersects(NewMask))
1090       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ANY_EXTEND,
1091                                                Op.getValueType(),
1092                                                Op.getOperand(0)));
1093
1094     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
1095                              KnownZero, KnownOne, TLO, Depth+1))
1096       return true;
1097     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1098     KnownZero.zext(BitWidth);
1099     KnownOne.zext(BitWidth);
1100     KnownZero |= NewBits;
1101     break;
1102   }
1103   case ISD::SIGN_EXTEND: {
1104     MVT InVT = Op.getOperand(0).getValueType();
1105     unsigned InBits = InVT.getSizeInBits();
1106     APInt InMask    = APInt::getLowBitsSet(BitWidth, InBits);
1107     APInt InSignBit = APInt::getBitsSet(BitWidth, InBits - 1, InBits);
1108     APInt NewBits   = ~InMask & NewMask;
1109
1110     // If none of the top bits are demanded, convert this into an any_extend.
1111     if (NewBits == 0)
1112       return TLO.CombineTo(Op,TLO.DAG.getNode(ISD::ANY_EXTEND,Op.getValueType(),
1113                                            Op.getOperand(0)));
1114
1115     // Since some of the sign extended bits are demanded, we know that the sign
1116     // bit is demanded.
1117     APInt InDemandedBits = InMask & NewMask;
1118     InDemandedBits |= InSignBit;
1119     InDemandedBits.trunc(InBits);
1120
1121     if (SimplifyDemandedBits(Op.getOperand(0), InDemandedBits, KnownZero,
1122                              KnownOne, TLO, Depth+1))
1123       return true;
1124     KnownZero.zext(BitWidth);
1125     KnownOne.zext(BitWidth);
1126
1127     // If the sign bit is known zero, convert this to a zero extend.
1128     if (KnownZero.intersects(InSignBit))
1129       return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::ZERO_EXTEND,
1130                                                Op.getValueType(),
1131                                                Op.getOperand(0)));
1132
1133     // If the sign bit is known one, the top bits match.
1134     if (KnownOne.intersects(InSignBit)) {
1135       KnownOne  |= NewBits;
1136       KnownZero &= ~NewBits;
1137     } else {   // Otherwise, top bits aren't known.
1138       KnownOne  &= ~NewBits;
1139       KnownZero &= ~NewBits;
1140     }
1141     break;
1142   }
1143   case ISD::ANY_EXTEND: {
1144     unsigned OperandBitWidth = Op.getOperand(0).getValueSizeInBits();
1145     APInt InMask = NewMask;
1146     InMask.trunc(OperandBitWidth);
1147     if (SimplifyDemandedBits(Op.getOperand(0), InMask,
1148                              KnownZero, KnownOne, TLO, Depth+1))
1149       return true;
1150     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1151     KnownZero.zext(BitWidth);
1152     KnownOne.zext(BitWidth);
1153     break;
1154   }
1155   case ISD::TRUNCATE: {
1156     // Simplify the input, using demanded bit information, and compute the known
1157     // zero/one bits live out.
1158     APInt TruncMask = NewMask;
1159     TruncMask.zext(Op.getOperand(0).getValueSizeInBits());
1160     if (SimplifyDemandedBits(Op.getOperand(0), TruncMask,
1161                              KnownZero, KnownOne, TLO, Depth+1))
1162       return true;
1163     KnownZero.trunc(BitWidth);
1164     KnownOne.trunc(BitWidth);
1165
1166     // If the input is only used by this truncate, see if we can shrink it based
1167     // on the known demanded bits.
1168     if (Op.getOperand(0).getNode()->hasOneUse()) {
1169       SDValue In = Op.getOperand(0);
1170       unsigned InBitWidth = In.getValueSizeInBits();
1171       switch (In.getOpcode()) {
1172       default: break;
1173       case ISD::SRL:
1174         // Shrink SRL by a constant if none of the high bits shifted in are
1175         // demanded.
1176         if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(In.getOperand(1))){
1177           APInt HighBits = APInt::getHighBitsSet(InBitWidth,
1178                                                  InBitWidth - BitWidth);
1179           HighBits = HighBits.lshr(ShAmt->getZExtValue());
1180           HighBits.trunc(BitWidth);
1181
1182           if (ShAmt->getZExtValue() < BitWidth && !(HighBits & NewMask)) {
1183             // None of the shifted in bits are needed.  Add a truncate of the
1184             // shift input, then shift it.
1185             SDValue NewTrunc = TLO.DAG.getNode(ISD::TRUNCATE,
1186                                                  Op.getValueType(),
1187                                                  In.getOperand(0));
1188             return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SRL,Op.getValueType(),
1189                                                    NewTrunc, In.getOperand(1)));
1190           }
1191         }
1192         break;
1193       }
1194     }
1195
1196     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1197     break;
1198   }
1199   case ISD::AssertZext: {
1200     MVT VT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1201     APInt InMask = APInt::getLowBitsSet(BitWidth,
1202                                         VT.getSizeInBits());
1203     if (SimplifyDemandedBits(Op.getOperand(0), InMask & NewMask,
1204                              KnownZero, KnownOne, TLO, Depth+1))
1205       return true;
1206     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1207     KnownZero |= ~InMask & NewMask;
1208     break;
1209   }
1210   case ISD::BIT_CONVERT:
1211 #if 0
1212     // If this is an FP->Int bitcast and if the sign bit is the only thing that
1213     // is demanded, turn this into a FGETSIGN.
1214     if (NewMask == MVT::getIntegerVTSignBit(Op.getValueType()) &&
1215         MVT::isFloatingPoint(Op.getOperand(0).getValueType()) &&
1216         !MVT::isVector(Op.getOperand(0).getValueType())) {
1217       // Only do this xform if FGETSIGN is valid or if before legalize.
1218       if (!TLO.AfterLegalize ||
1219           isOperationLegal(ISD::FGETSIGN, Op.getValueType())) {
1220         // Make a FGETSIGN + SHL to move the sign bit into the appropriate
1221         // place.  We expect the SHL to be eliminated by other optimizations.
1222         SDValue Sign = TLO.DAG.getNode(ISD::FGETSIGN, Op.getValueType(),
1223                                          Op.getOperand(0));
1224         unsigned ShVal = Op.getValueType().getSizeInBits()-1;
1225         SDValue ShAmt = TLO.DAG.getConstant(ShVal, getShiftAmountTy());
1226         return TLO.CombineTo(Op, TLO.DAG.getNode(ISD::SHL, Op.getValueType(),
1227                                                  Sign, ShAmt));
1228       }
1229     }
1230 #endif
1231     break;
1232   default:
1233     // Just use ComputeMaskedBits to compute output bits.
1234     TLO.DAG.ComputeMaskedBits(Op, NewMask, KnownZero, KnownOne, Depth);
1235     break;
1236   }
1237
1238   // If we know the value of all of the demanded bits, return this as a
1239   // constant.
1240   if ((NewMask & (KnownZero|KnownOne)) == NewMask)
1241     return TLO.CombineTo(Op, TLO.DAG.getConstant(KnownOne, Op.getValueType()));
1242
1243   return false;
1244 }
1245
1246 /// computeMaskedBitsForTargetNode - Determine which of the bits specified
1247 /// in Mask are known to be either zero or one and return them in the
1248 /// KnownZero/KnownOne bitsets.
1249 void TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
1250                                                     const APInt &Mask,
1251                                                     APInt &KnownZero,
1252                                                     APInt &KnownOne,
1253                                                     const SelectionDAG &DAG,
1254                                                     unsigned Depth) const {
1255   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1256           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1257           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1258           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1259          "Should use MaskedValueIsZero if you don't know whether Op"
1260          " is a target node!");
1261   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
1262 }
1263
1264 /// ComputeNumSignBitsForTargetNode - This method can be implemented by
1265 /// targets that want to expose additional information about sign bits to the
1266 /// DAG Combiner.
1267 unsigned TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
1268                                                          unsigned Depth) const {
1269   assert((Op.getOpcode() >= ISD::BUILTIN_OP_END ||
1270           Op.getOpcode() == ISD::INTRINSIC_WO_CHAIN ||
1271           Op.getOpcode() == ISD::INTRINSIC_W_CHAIN ||
1272           Op.getOpcode() == ISD::INTRINSIC_VOID) &&
1273          "Should use ComputeNumSignBits if you don't know whether Op"
1274          " is a target node!");
1275   return 1;
1276 }
1277
1278
1279 /// SimplifySetCC - Try to simplify a setcc built with the specified operands
1280 /// and cc. If it is unable to simplify it, return a null SDValue.
1281 SDValue
1282 TargetLowering::SimplifySetCC(MVT VT, SDValue N0, SDValue N1,
1283                               ISD::CondCode Cond, bool foldBooleans,
1284                               DAGCombinerInfo &DCI) const {
1285   SelectionDAG &DAG = DCI.DAG;
1286
1287   // These setcc operations always fold.
1288   switch (Cond) {
1289   default: break;
1290   case ISD::SETFALSE:
1291   case ISD::SETFALSE2: return DAG.getConstant(0, VT);
1292   case ISD::SETTRUE:
1293   case ISD::SETTRUE2:  return DAG.getConstant(1, VT);
1294   }
1295
1296   if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode())) {
1297     const APInt &C1 = N1C->getAPIntValue();
1298     if (isa<ConstantSDNode>(N0.getNode())) {
1299       return DAG.FoldSetCC(VT, N0, N1, Cond);
1300     } else {
1301       // If the LHS is '(srl (ctlz x), 5)', the RHS is 0/1, and this is an
1302       // equality comparison, then we're just comparing whether X itself is
1303       // zero.
1304       if (N0.getOpcode() == ISD::SRL && (C1 == 0 || C1 == 1) &&
1305           N0.getOperand(0).getOpcode() == ISD::CTLZ &&
1306           N0.getOperand(1).getOpcode() == ISD::Constant) {
1307         unsigned ShAmt = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
1308         if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1309             ShAmt == Log2_32(N0.getValueType().getSizeInBits())) {
1310           if ((C1 == 0) == (Cond == ISD::SETEQ)) {
1311             // (srl (ctlz x), 5) == 0  -> X != 0
1312             // (srl (ctlz x), 5) != 1  -> X != 0
1313             Cond = ISD::SETNE;
1314           } else {
1315             // (srl (ctlz x), 5) != 0  -> X == 0
1316             // (srl (ctlz x), 5) == 1  -> X == 0
1317             Cond = ISD::SETEQ;
1318           }
1319           SDValue Zero = DAG.getConstant(0, N0.getValueType());
1320           return DAG.getSetCC(VT, N0.getOperand(0).getOperand(0),
1321                               Zero, Cond);
1322         }
1323       }
1324
1325       // If the LHS is a ZERO_EXTEND, perform the comparison on the input.
1326       if (N0.getOpcode() == ISD::ZERO_EXTEND) {
1327         unsigned InSize = N0.getOperand(0).getValueType().getSizeInBits();
1328
1329         // If the comparison constant has bits in the upper part, the
1330         // zero-extended value could never match.
1331         if (C1.intersects(APInt::getHighBitsSet(C1.getBitWidth(),
1332                                                 C1.getBitWidth() - InSize))) {
1333           switch (Cond) {
1334           case ISD::SETUGT:
1335           case ISD::SETUGE:
1336           case ISD::SETEQ: return DAG.getConstant(0, VT);
1337           case ISD::SETULT:
1338           case ISD::SETULE:
1339           case ISD::SETNE: return DAG.getConstant(1, VT);
1340           case ISD::SETGT:
1341           case ISD::SETGE:
1342             // True if the sign bit of C1 is set.
1343             return DAG.getConstant(C1.isNegative(), VT);
1344           case ISD::SETLT:
1345           case ISD::SETLE:
1346             // True if the sign bit of C1 isn't set.
1347             return DAG.getConstant(C1.isNonNegative(), VT);
1348           default:
1349             break;
1350           }
1351         }
1352
1353         // Otherwise, we can perform the comparison with the low bits.
1354         switch (Cond) {
1355         case ISD::SETEQ:
1356         case ISD::SETNE:
1357         case ISD::SETUGT:
1358         case ISD::SETUGE:
1359         case ISD::SETULT:
1360         case ISD::SETULE:
1361           return DAG.getSetCC(VT, N0.getOperand(0),
1362                           DAG.getConstant(APInt(C1).trunc(InSize),
1363                                           N0.getOperand(0).getValueType()),
1364                           Cond);
1365         default:
1366           break;   // todo, be more careful with signed comparisons
1367         }
1368       } else if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
1369                  (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1370         MVT ExtSrcTy = cast<VTSDNode>(N0.getOperand(1))->getVT();
1371         unsigned ExtSrcTyBits = ExtSrcTy.getSizeInBits();
1372         MVT ExtDstTy = N0.getValueType();
1373         unsigned ExtDstTyBits = ExtDstTy.getSizeInBits();
1374
1375         // If the extended part has any inconsistent bits, it cannot ever
1376         // compare equal.  In other words, they have to be all ones or all
1377         // zeros.
1378         APInt ExtBits =
1379           APInt::getHighBitsSet(ExtDstTyBits, ExtDstTyBits - ExtSrcTyBits);
1380         if ((C1 & ExtBits) != 0 && (C1 & ExtBits) != ExtBits)
1381           return DAG.getConstant(Cond == ISD::SETNE, VT);
1382
1383         SDValue ZextOp;
1384         MVT Op0Ty = N0.getOperand(0).getValueType();
1385         if (Op0Ty == ExtSrcTy) {
1386           ZextOp = N0.getOperand(0);
1387         } else {
1388           APInt Imm = APInt::getLowBitsSet(ExtDstTyBits, ExtSrcTyBits);
1389           ZextOp = DAG.getNode(ISD::AND, Op0Ty, N0.getOperand(0),
1390                                DAG.getConstant(Imm, Op0Ty));
1391         }
1392         if (!DCI.isCalledByLegalizer())
1393           DCI.AddToWorklist(ZextOp.getNode());
1394         // Otherwise, make this a use of a zext.
1395         return DAG.getSetCC(VT, ZextOp,
1396                             DAG.getConstant(C1 & APInt::getLowBitsSet(
1397                                                                ExtDstTyBits,
1398                                                                ExtSrcTyBits),
1399                                             ExtDstTy),
1400                             Cond);
1401       } else if ((N1C->isNullValue() || N1C->getAPIntValue() == 1) &&
1402                  (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
1403
1404         // SETCC (SETCC), [0|1], [EQ|NE]  -> SETCC
1405         if (N0.getOpcode() == ISD::SETCC) {
1406           bool TrueWhenTrue = (Cond == ISD::SETEQ) ^ (N1C->getZExtValue() != 1);
1407           if (TrueWhenTrue)
1408             return N0;
1409
1410           // Invert the condition.
1411           ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
1412           CC = ISD::getSetCCInverse(CC,
1413                                    N0.getOperand(0).getValueType().isInteger());
1414           return DAG.getSetCC(VT, N0.getOperand(0), N0.getOperand(1), CC);
1415         }
1416
1417         if ((N0.getOpcode() == ISD::XOR ||
1418              (N0.getOpcode() == ISD::AND &&
1419               N0.getOperand(0).getOpcode() == ISD::XOR &&
1420               N0.getOperand(1) == N0.getOperand(0).getOperand(1))) &&
1421             isa<ConstantSDNode>(N0.getOperand(1)) &&
1422             cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue() == 1) {
1423           // If this is (X^1) == 0/1, swap the RHS and eliminate the xor.  We
1424           // can only do this if the top bits are known zero.
1425           unsigned BitWidth = N0.getValueSizeInBits();
1426           if (DAG.MaskedValueIsZero(N0,
1427                                     APInt::getHighBitsSet(BitWidth,
1428                                                           BitWidth-1))) {
1429             // Okay, get the un-inverted input value.
1430             SDValue Val;
1431             if (N0.getOpcode() == ISD::XOR)
1432               Val = N0.getOperand(0);
1433             else {
1434               assert(N0.getOpcode() == ISD::AND &&
1435                      N0.getOperand(0).getOpcode() == ISD::XOR);
1436               // ((X^1)&1)^1 -> X & 1
1437               Val = DAG.getNode(ISD::AND, N0.getValueType(),
1438                                 N0.getOperand(0).getOperand(0),
1439                                 N0.getOperand(1));
1440             }
1441             return DAG.getSetCC(VT, Val, N1,
1442                                 Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
1443           }
1444         }
1445       }
1446
1447       APInt MinVal, MaxVal;
1448       unsigned OperandBitSize = N1C->getValueType(0).getSizeInBits();
1449       if (ISD::isSignedIntSetCC(Cond)) {
1450         MinVal = APInt::getSignedMinValue(OperandBitSize);
1451         MaxVal = APInt::getSignedMaxValue(OperandBitSize);
1452       } else {
1453         MinVal = APInt::getMinValue(OperandBitSize);
1454         MaxVal = APInt::getMaxValue(OperandBitSize);
1455       }
1456
1457       // Canonicalize GE/LE comparisons to use GT/LT comparisons.
1458       if (Cond == ISD::SETGE || Cond == ISD::SETUGE) {
1459         if (C1 == MinVal) return DAG.getConstant(1, VT);   // X >= MIN --> true
1460         // X >= C0 --> X > (C0-1)
1461         return DAG.getSetCC(VT, N0, DAG.getConstant(C1-1, N1.getValueType()),
1462                         (Cond == ISD::SETGE) ? ISD::SETGT : ISD::SETUGT);
1463       }
1464
1465       if (Cond == ISD::SETLE || Cond == ISD::SETULE) {
1466         if (C1 == MaxVal) return DAG.getConstant(1, VT);   // X <= MAX --> true
1467         // X <= C0 --> X < (C0+1)
1468         return DAG.getSetCC(VT, N0, DAG.getConstant(C1+1, N1.getValueType()),
1469                         (Cond == ISD::SETLE) ? ISD::SETLT : ISD::SETULT);
1470       }
1471
1472       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal)
1473         return DAG.getConstant(0, VT);      // X < MIN --> false
1474       if ((Cond == ISD::SETGE || Cond == ISD::SETUGE) && C1 == MinVal)
1475         return DAG.getConstant(1, VT);      // X >= MIN --> true
1476       if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal)
1477         return DAG.getConstant(0, VT);      // X > MAX --> false
1478       if ((Cond == ISD::SETLE || Cond == ISD::SETULE) && C1 == MaxVal)
1479         return DAG.getConstant(1, VT);      // X <= MAX --> true
1480
1481       // Canonicalize setgt X, Min --> setne X, Min
1482       if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MinVal)
1483         return DAG.getSetCC(VT, N0, N1, ISD::SETNE);
1484       // Canonicalize setlt X, Max --> setne X, Max
1485       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MaxVal)
1486         return DAG.getSetCC(VT, N0, N1, ISD::SETNE);
1487
1488       // If we have setult X, 1, turn it into seteq X, 0
1489       if ((Cond == ISD::SETLT || Cond == ISD::SETULT) && C1 == MinVal+1)
1490         return DAG.getSetCC(VT, N0, DAG.getConstant(MinVal, N0.getValueType()),
1491                         ISD::SETEQ);
1492       // If we have setugt X, Max-1, turn it into seteq X, Max
1493       else if ((Cond == ISD::SETGT || Cond == ISD::SETUGT) && C1 == MaxVal-1)
1494         return DAG.getSetCC(VT, N0, DAG.getConstant(MaxVal, N0.getValueType()),
1495                         ISD::SETEQ);
1496
1497       // If we have "setcc X, C0", check to see if we can shrink the immediate
1498       // by changing cc.
1499
1500       // SETUGT X, SINTMAX  -> SETLT X, 0
1501       if (Cond == ISD::SETUGT && OperandBitSize != 1 &&
1502           C1 == (~0ULL >> (65-OperandBitSize)))
1503         return DAG.getSetCC(VT, N0, DAG.getConstant(0, N1.getValueType()),
1504                             ISD::SETLT);
1505
1506       // FIXME: Implement the rest of these.
1507
1508       // Fold bit comparisons when we can.
1509       if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1510           VT == N0.getValueType() && N0.getOpcode() == ISD::AND)
1511         if (ConstantSDNode *AndRHS =
1512                     dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1513           if (Cond == ISD::SETNE && C1 == 0) {// (X & 8) != 0  -->  (X & 8) >> 3
1514             // Perform the xform if the AND RHS is a single bit.
1515             if (isPowerOf2_64(AndRHS->getZExtValue())) {
1516               return DAG.getNode(ISD::SRL, VT, N0,
1517                              DAG.getConstant(Log2_64(AndRHS->getZExtValue()),
1518                                              getShiftAmountTy()));
1519             }
1520           } else if (Cond == ISD::SETEQ && C1 == AndRHS->getZExtValue()) {
1521             // (X & 8) == 8  -->  (X & 8) >> 3
1522             // Perform the xform if C1 is a single bit.
1523             if (C1.isPowerOf2()) {
1524               return DAG.getNode(ISD::SRL, VT, N0,
1525                           DAG.getConstant(C1.logBase2(), getShiftAmountTy()));
1526             }
1527           }
1528         }
1529     }
1530   } else if (isa<ConstantSDNode>(N0.getNode())) {
1531       // Ensure that the constant occurs on the RHS.
1532     return DAG.getSetCC(VT, N1, N0, ISD::getSetCCSwappedOperands(Cond));
1533   }
1534
1535   if (isa<ConstantFPSDNode>(N0.getNode())) {
1536     // Constant fold or commute setcc.
1537     SDValue O = DAG.FoldSetCC(VT, N0, N1, Cond);
1538     if (O.getNode()) return O;
1539   } else if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1.getNode())) {
1540     // If the RHS of an FP comparison is a constant, simplify it away in
1541     // some cases.
1542     if (CFP->getValueAPF().isNaN()) {
1543       // If an operand is known to be a nan, we can fold it.
1544       switch (ISD::getUnorderedFlavor(Cond)) {
1545       default: assert(0 && "Unknown flavor!");
1546       case 0:  // Known false.
1547         return DAG.getConstant(0, VT);
1548       case 1:  // Known true.
1549         return DAG.getConstant(1, VT);
1550       case 2:  // Undefined.
1551         return DAG.getNode(ISD::UNDEF, VT);
1552       }
1553     }
1554
1555     // Otherwise, we know the RHS is not a NaN.  Simplify the node to drop the
1556     // constant if knowing that the operand is non-nan is enough.  We prefer to
1557     // have SETO(x,x) instead of SETO(x, 0.0) because this avoids having to
1558     // materialize 0.0.
1559     if (Cond == ISD::SETO || Cond == ISD::SETUO)
1560       return DAG.getSetCC(VT, N0, N0, Cond);
1561   }
1562
1563   if (N0 == N1) {
1564     // We can always fold X == X for integer setcc's.
1565     if (N0.getValueType().isInteger())
1566       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
1567     unsigned UOF = ISD::getUnorderedFlavor(Cond);
1568     if (UOF == 2)   // FP operators that are undefined on NaNs.
1569       return DAG.getConstant(ISD::isTrueWhenEqual(Cond), VT);
1570     if (UOF == unsigned(ISD::isTrueWhenEqual(Cond)))
1571       return DAG.getConstant(UOF, VT);
1572     // Otherwise, we can't fold it.  However, we can simplify it to SETUO/SETO
1573     // if it is not already.
1574     ISD::CondCode NewCond = UOF == 0 ? ISD::SETO : ISD::SETUO;
1575     if (NewCond != Cond)
1576       return DAG.getSetCC(VT, N0, N1, NewCond);
1577   }
1578
1579   if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
1580       N0.getValueType().isInteger()) {
1581     if (N0.getOpcode() == ISD::ADD || N0.getOpcode() == ISD::SUB ||
1582         N0.getOpcode() == ISD::XOR) {
1583       // Simplify (X+Y) == (X+Z) -->  Y == Z
1584       if (N0.getOpcode() == N1.getOpcode()) {
1585         if (N0.getOperand(0) == N1.getOperand(0))
1586           return DAG.getSetCC(VT, N0.getOperand(1), N1.getOperand(1), Cond);
1587         if (N0.getOperand(1) == N1.getOperand(1))
1588           return DAG.getSetCC(VT, N0.getOperand(0), N1.getOperand(0), Cond);
1589         if (DAG.isCommutativeBinOp(N0.getOpcode())) {
1590           // If X op Y == Y op X, try other combinations.
1591           if (N0.getOperand(0) == N1.getOperand(1))
1592             return DAG.getSetCC(VT, N0.getOperand(1), N1.getOperand(0), Cond);
1593           if (N0.getOperand(1) == N1.getOperand(0))
1594             return DAG.getSetCC(VT, N0.getOperand(0), N1.getOperand(1), Cond);
1595         }
1596       }
1597
1598       if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(N1)) {
1599         if (ConstantSDNode *LHSR = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
1600           // Turn (X+C1) == C2 --> X == C2-C1
1601           if (N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse()) {
1602             return DAG.getSetCC(VT, N0.getOperand(0),
1603                                 DAG.getConstant(RHSC->getAPIntValue()-
1604                                                 LHSR->getAPIntValue(),
1605                                 N0.getValueType()), Cond);
1606           }
1607
1608           // Turn (X^C1) == C2 into X == C1^C2 iff X&~C1 = 0.
1609           if (N0.getOpcode() == ISD::XOR)
1610             // If we know that all of the inverted bits are zero, don't bother
1611             // performing the inversion.
1612             if (DAG.MaskedValueIsZero(N0.getOperand(0), ~LHSR->getAPIntValue()))
1613               return
1614                 DAG.getSetCC(VT, N0.getOperand(0),
1615                              DAG.getConstant(LHSR->getAPIntValue() ^
1616                                                RHSC->getAPIntValue(),
1617                                              N0.getValueType()),
1618                              Cond);
1619         }
1620
1621         // Turn (C1-X) == C2 --> X == C1-C2
1622         if (ConstantSDNode *SUBC = dyn_cast<ConstantSDNode>(N0.getOperand(0))) {
1623           if (N0.getOpcode() == ISD::SUB && N0.getNode()->hasOneUse()) {
1624             return
1625               DAG.getSetCC(VT, N0.getOperand(1),
1626                            DAG.getConstant(SUBC->getAPIntValue() -
1627                                              RHSC->getAPIntValue(),
1628                                            N0.getValueType()),
1629                            Cond);
1630           }
1631         }
1632       }
1633
1634       // Simplify (X+Z) == X -->  Z == 0
1635       if (N0.getOperand(0) == N1)
1636         return DAG.getSetCC(VT, N0.getOperand(1),
1637                         DAG.getConstant(0, N0.getValueType()), Cond);
1638       if (N0.getOperand(1) == N1) {
1639         if (DAG.isCommutativeBinOp(N0.getOpcode()))
1640           return DAG.getSetCC(VT, N0.getOperand(0),
1641                           DAG.getConstant(0, N0.getValueType()), Cond);
1642         else if (N0.getNode()->hasOneUse()) {
1643           assert(N0.getOpcode() == ISD::SUB && "Unexpected operation!");
1644           // (Z-X) == X  --> Z == X<<1
1645           SDValue SH = DAG.getNode(ISD::SHL, N1.getValueType(),
1646                                      N1,
1647                                      DAG.getConstant(1, getShiftAmountTy()));
1648           if (!DCI.isCalledByLegalizer())
1649             DCI.AddToWorklist(SH.getNode());
1650           return DAG.getSetCC(VT, N0.getOperand(0), SH, Cond);
1651         }
1652       }
1653     }
1654
1655     if (N1.getOpcode() == ISD::ADD || N1.getOpcode() == ISD::SUB ||
1656         N1.getOpcode() == ISD::XOR) {
1657       // Simplify  X == (X+Z) -->  Z == 0
1658       if (N1.getOperand(0) == N0) {
1659         return DAG.getSetCC(VT, N1.getOperand(1),
1660                         DAG.getConstant(0, N1.getValueType()), Cond);
1661       } else if (N1.getOperand(1) == N0) {
1662         if (DAG.isCommutativeBinOp(N1.getOpcode())) {
1663           return DAG.getSetCC(VT, N1.getOperand(0),
1664                           DAG.getConstant(0, N1.getValueType()), Cond);
1665         } else if (N1.getNode()->hasOneUse()) {
1666           assert(N1.getOpcode() == ISD::SUB && "Unexpected operation!");
1667           // X == (Z-X)  --> X<<1 == Z
1668           SDValue SH = DAG.getNode(ISD::SHL, N1.getValueType(), N0,
1669                                      DAG.getConstant(1, getShiftAmountTy()));
1670           if (!DCI.isCalledByLegalizer())
1671             DCI.AddToWorklist(SH.getNode());
1672           return DAG.getSetCC(VT, SH, N1.getOperand(0), Cond);
1673         }
1674       }
1675     }
1676   }
1677
1678   // Fold away ALL boolean setcc's.
1679   SDValue Temp;
1680   if (N0.getValueType() == MVT::i1 && foldBooleans) {
1681     switch (Cond) {
1682     default: assert(0 && "Unknown integer setcc!");
1683     case ISD::SETEQ:  // X == Y  -> (X^Y)^1
1684       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, N1);
1685       N0 = DAG.getNode(ISD::XOR, MVT::i1, Temp, DAG.getConstant(1, MVT::i1));
1686       if (!DCI.isCalledByLegalizer())
1687         DCI.AddToWorklist(Temp.getNode());
1688       break;
1689     case ISD::SETNE:  // X != Y   -->  (X^Y)
1690       N0 = DAG.getNode(ISD::XOR, MVT::i1, N0, N1);
1691       break;
1692     case ISD::SETGT:  // X >s Y   -->  X == 0 & Y == 1  -->  X^1 & Y
1693     case ISD::SETULT: // X <u Y   -->  X == 0 & Y == 1  -->  X^1 & Y
1694       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, DAG.getConstant(1, MVT::i1));
1695       N0 = DAG.getNode(ISD::AND, MVT::i1, N1, Temp);
1696       if (!DCI.isCalledByLegalizer())
1697         DCI.AddToWorklist(Temp.getNode());
1698       break;
1699     case ISD::SETLT:  // X <s Y   --> X == 1 & Y == 0  -->  Y^1 & X
1700     case ISD::SETUGT: // X >u Y   --> X == 1 & Y == 0  -->  Y^1 & X
1701       Temp = DAG.getNode(ISD::XOR, MVT::i1, N1, DAG.getConstant(1, MVT::i1));
1702       N0 = DAG.getNode(ISD::AND, MVT::i1, N0, Temp);
1703       if (!DCI.isCalledByLegalizer())
1704         DCI.AddToWorklist(Temp.getNode());
1705       break;
1706     case ISD::SETULE: // X <=u Y  --> X == 0 | Y == 1  -->  X^1 | Y
1707     case ISD::SETGE:  // X >=s Y  --> X == 0 | Y == 1  -->  X^1 | Y
1708       Temp = DAG.getNode(ISD::XOR, MVT::i1, N0, DAG.getConstant(1, MVT::i1));
1709       N0 = DAG.getNode(ISD::OR, MVT::i1, N1, Temp);
1710       if (!DCI.isCalledByLegalizer())
1711         DCI.AddToWorklist(Temp.getNode());
1712       break;
1713     case ISD::SETUGE: // X >=u Y  --> X == 1 | Y == 0  -->  Y^1 | X
1714     case ISD::SETLE:  // X <=s Y  --> X == 1 | Y == 0  -->  Y^1 | X
1715       Temp = DAG.getNode(ISD::XOR, MVT::i1, N1, DAG.getConstant(1, MVT::i1));
1716       N0 = DAG.getNode(ISD::OR, MVT::i1, N0, Temp);
1717       break;
1718     }
1719     if (VT != MVT::i1) {
1720       if (!DCI.isCalledByLegalizer())
1721         DCI.AddToWorklist(N0.getNode());
1722       // FIXME: If running after legalize, we probably can't do this.
1723       N0 = DAG.getNode(ISD::ZERO_EXTEND, VT, N0);
1724     }
1725     return N0;
1726   }
1727
1728   // Could not fold it.
1729   return SDValue();
1730 }
1731
1732 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
1733 /// node is a GlobalAddress + offset.
1734 bool TargetLowering::isGAPlusOffset(SDNode *N, GlobalValue* &GA,
1735                                     int64_t &Offset) const {
1736   if (isa<GlobalAddressSDNode>(N)) {
1737     GlobalAddressSDNode *GASD = cast<GlobalAddressSDNode>(N);
1738     GA = GASD->getGlobal();
1739     Offset += GASD->getOffset();
1740     return true;
1741   }
1742
1743   if (N->getOpcode() == ISD::ADD) {
1744     SDValue N1 = N->getOperand(0);
1745     SDValue N2 = N->getOperand(1);
1746     if (isGAPlusOffset(N1.getNode(), GA, Offset)) {
1747       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N2);
1748       if (V) {
1749         Offset += V->getSExtValue();
1750         return true;
1751       }
1752     } else if (isGAPlusOffset(N2.getNode(), GA, Offset)) {
1753       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N1);
1754       if (V) {
1755         Offset += V->getSExtValue();
1756         return true;
1757       }
1758     }
1759   }
1760   return false;
1761 }
1762
1763
1764 /// isConsecutiveLoad - Return true if LD (which must be a LoadSDNode) is
1765 /// loading 'Bytes' bytes from a location that is 'Dist' units away from the
1766 /// location that the 'Base' load is loading from.
1767 bool TargetLowering::isConsecutiveLoad(SDNode *LD, SDNode *Base,
1768                                        unsigned Bytes, int Dist,
1769                                        const MachineFrameInfo *MFI) const {
1770   if (LD->getOperand(0).getNode() != Base->getOperand(0).getNode())
1771     return false;
1772   MVT VT = LD->getValueType(0);
1773   if (VT.getSizeInBits() / 8 != Bytes)
1774     return false;
1775
1776   SDValue Loc = LD->getOperand(1);
1777   SDValue BaseLoc = Base->getOperand(1);
1778   if (Loc.getOpcode() == ISD::FrameIndex) {
1779     if (BaseLoc.getOpcode() != ISD::FrameIndex)
1780       return false;
1781     int FI  = cast<FrameIndexSDNode>(Loc)->getIndex();
1782     int BFI = cast<FrameIndexSDNode>(BaseLoc)->getIndex();
1783     int FS  = MFI->getObjectSize(FI);
1784     int BFS = MFI->getObjectSize(BFI);
1785     if (FS != BFS || FS != (int)Bytes) return false;
1786     return MFI->getObjectOffset(FI) == (MFI->getObjectOffset(BFI) + Dist*Bytes);
1787   }
1788
1789   GlobalValue *GV1 = NULL;
1790   GlobalValue *GV2 = NULL;
1791   int64_t Offset1 = 0;
1792   int64_t Offset2 = 0;
1793   bool isGA1 = isGAPlusOffset(Loc.getNode(), GV1, Offset1);
1794   bool isGA2 = isGAPlusOffset(BaseLoc.getNode(), GV2, Offset2);
1795   if (isGA1 && isGA2 && GV1 == GV2)
1796     return Offset1 == (Offset2 + Dist*Bytes);
1797   return false;
1798 }
1799
1800
1801 SDValue TargetLowering::
1802 PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const {
1803   // Default implementation: no optimization.
1804   return SDValue();
1805 }
1806
1807 //===----------------------------------------------------------------------===//
1808 //  Inline Assembler Implementation Methods
1809 //===----------------------------------------------------------------------===//
1810
1811
1812 TargetLowering::ConstraintType
1813 TargetLowering::getConstraintType(const std::string &Constraint) const {
1814   // FIXME: lots more standard ones to handle.
1815   if (Constraint.size() == 1) {
1816     switch (Constraint[0]) {
1817     default: break;
1818     case 'r': return C_RegisterClass;
1819     case 'm':    // memory
1820     case 'o':    // offsetable
1821     case 'V':    // not offsetable
1822       return C_Memory;
1823     case 'i':    // Simple Integer or Relocatable Constant
1824     case 'n':    // Simple Integer
1825     case 's':    // Relocatable Constant
1826     case 'X':    // Allow ANY value.
1827     case 'I':    // Target registers.
1828     case 'J':
1829     case 'K':
1830     case 'L':
1831     case 'M':
1832     case 'N':
1833     case 'O':
1834     case 'P':
1835       return C_Other;
1836     }
1837   }
1838
1839   if (Constraint.size() > 1 && Constraint[0] == '{' &&
1840       Constraint[Constraint.size()-1] == '}')
1841     return C_Register;
1842   return C_Unknown;
1843 }
1844
1845 /// LowerXConstraint - try to replace an X constraint, which matches anything,
1846 /// with another that has more specific requirements based on the type of the
1847 /// corresponding operand.
1848 const char *TargetLowering::LowerXConstraint(MVT ConstraintVT) const{
1849   if (ConstraintVT.isInteger())
1850     return "r";
1851   if (ConstraintVT.isFloatingPoint())
1852     return "f";      // works for many targets
1853   return 0;
1854 }
1855
1856 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
1857 /// vector.  If it is invalid, don't add anything to Ops.
1858 void TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
1859                                                   char ConstraintLetter,
1860                                                   bool hasMemory,
1861                                                   std::vector<SDValue> &Ops,
1862                                                   SelectionDAG &DAG) const {
1863   switch (ConstraintLetter) {
1864   default: break;
1865   case 'X':     // Allows any operand; labels (basic block) use this.
1866     if (Op.getOpcode() == ISD::BasicBlock) {
1867       Ops.push_back(Op);
1868       return;
1869     }
1870     // fall through
1871   case 'i':    // Simple Integer or Relocatable Constant
1872   case 'n':    // Simple Integer
1873   case 's': {  // Relocatable Constant
1874     // These operands are interested in values of the form (GV+C), where C may
1875     // be folded in as an offset of GV, or it may be explicitly added.  Also, it
1876     // is possible and fine if either GV or C are missing.
1877     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
1878     GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op);
1879
1880     // If we have "(add GV, C)", pull out GV/C
1881     if (Op.getOpcode() == ISD::ADD) {
1882       C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
1883       GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
1884       if (C == 0 || GA == 0) {
1885         C = dyn_cast<ConstantSDNode>(Op.getOperand(0));
1886         GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(1));
1887       }
1888       if (C == 0 || GA == 0)
1889         C = 0, GA = 0;
1890     }
1891
1892     // If we find a valid operand, map to the TargetXXX version so that the
1893     // value itself doesn't get selected.
1894     if (GA) {   // Either &GV   or   &GV+C
1895       if (ConstraintLetter != 'n') {
1896         int64_t Offs = GA->getOffset();
1897         if (C) Offs += C->getZExtValue();
1898         Ops.push_back(DAG.getTargetGlobalAddress(GA->getGlobal(),
1899                                                  Op.getValueType(), Offs));
1900         return;
1901       }
1902     }
1903     if (C) {   // just C, no GV.
1904       // Simple constants are not allowed for 's'.
1905       if (ConstraintLetter != 's') {
1906         Ops.push_back(DAG.getTargetConstant(C->getAPIntValue(),
1907                                             Op.getValueType()));
1908         return;
1909       }
1910     }
1911     break;
1912   }
1913   }
1914 }
1915
1916 std::vector<unsigned> TargetLowering::
1917 getRegClassForInlineAsmConstraint(const std::string &Constraint,
1918                                   MVT VT) const {
1919   return std::vector<unsigned>();
1920 }
1921
1922
1923 std::pair<unsigned, const TargetRegisterClass*> TargetLowering::
1924 getRegForInlineAsmConstraint(const std::string &Constraint,
1925                              MVT VT) const {
1926   if (Constraint[0] != '{')
1927     return std::pair<unsigned, const TargetRegisterClass*>(0, 0);
1928   assert(*(Constraint.end()-1) == '}' && "Not a brace enclosed constraint?");
1929
1930   // Remove the braces from around the name.
1931   std::string RegName(Constraint.begin()+1, Constraint.end()-1);
1932
1933   // Figure out which register class contains this reg.
1934   const TargetRegisterInfo *RI = TM.getRegisterInfo();
1935   for (TargetRegisterInfo::regclass_iterator RCI = RI->regclass_begin(),
1936        E = RI->regclass_end(); RCI != E; ++RCI) {
1937     const TargetRegisterClass *RC = *RCI;
1938
1939     // If none of the the value types for this register class are valid, we
1940     // can't use it.  For example, 64-bit reg classes on 32-bit targets.
1941     bool isLegal = false;
1942     for (TargetRegisterClass::vt_iterator I = RC->vt_begin(), E = RC->vt_end();
1943          I != E; ++I) {
1944       if (isTypeLegal(*I)) {
1945         isLegal = true;
1946         break;
1947       }
1948     }
1949
1950     if (!isLegal) continue;
1951
1952     for (TargetRegisterClass::iterator I = RC->begin(), E = RC->end();
1953          I != E; ++I) {
1954       if (StringsEqualNoCase(RegName, RI->get(*I).AsmName))
1955         return std::make_pair(*I, RC);
1956     }
1957   }
1958
1959   return std::pair<unsigned, const TargetRegisterClass*>(0, 0);
1960 }
1961
1962 //===----------------------------------------------------------------------===//
1963 // Constraint Selection.
1964
1965 /// isMatchingConstraint - Return true of this is an input operand that is a
1966 /// matching constraint like "4".
1967 bool TargetLowering::AsmOperandInfo::isMatchingConstraint() const {
1968   assert(!ConstraintCode.empty() && "No known constraint!");
1969   return isdigit(ConstraintCode[0]);
1970 }
1971
1972 /// getMatchedOperand - If this is an input matching constraint, this method
1973 /// returns the output operand it matches.
1974 unsigned TargetLowering::AsmOperandInfo::getMatchedOperand() const {
1975   assert(!ConstraintCode.empty() && "No known constraint!");
1976   return atoi(ConstraintCode.c_str());
1977 }
1978
1979
1980 /// getConstraintGenerality - Return an integer indicating how general CT
1981 /// is.
1982 static unsigned getConstraintGenerality(TargetLowering::ConstraintType CT) {
1983   switch (CT) {
1984   default: assert(0 && "Unknown constraint type!");
1985   case TargetLowering::C_Other:
1986   case TargetLowering::C_Unknown:
1987     return 0;
1988   case TargetLowering::C_Register:
1989     return 1;
1990   case TargetLowering::C_RegisterClass:
1991     return 2;
1992   case TargetLowering::C_Memory:
1993     return 3;
1994   }
1995 }
1996
1997 /// ChooseConstraint - If there are multiple different constraints that we
1998 /// could pick for this operand (e.g. "imr") try to pick the 'best' one.
1999 /// This is somewhat tricky: constraints fall into four classes:
2000 ///    Other         -> immediates and magic values
2001 ///    Register      -> one specific register
2002 ///    RegisterClass -> a group of regs
2003 ///    Memory        -> memory
2004 /// Ideally, we would pick the most specific constraint possible: if we have
2005 /// something that fits into a register, we would pick it.  The problem here
2006 /// is that if we have something that could either be in a register or in
2007 /// memory that use of the register could cause selection of *other*
2008 /// operands to fail: they might only succeed if we pick memory.  Because of
2009 /// this the heuristic we use is:
2010 ///
2011 ///  1) If there is an 'other' constraint, and if the operand is valid for
2012 ///     that constraint, use it.  This makes us take advantage of 'i'
2013 ///     constraints when available.
2014 ///  2) Otherwise, pick the most general constraint present.  This prefers
2015 ///     'm' over 'r', for example.
2016 ///
2017 static void ChooseConstraint(TargetLowering::AsmOperandInfo &OpInfo,
2018                              bool hasMemory,  const TargetLowering &TLI,
2019                              SDValue Op, SelectionDAG *DAG) {
2020   assert(OpInfo.Codes.size() > 1 && "Doesn't have multiple constraint options");
2021   unsigned BestIdx = 0;
2022   TargetLowering::ConstraintType BestType = TargetLowering::C_Unknown;
2023   int BestGenerality = -1;
2024
2025   // Loop over the options, keeping track of the most general one.
2026   for (unsigned i = 0, e = OpInfo.Codes.size(); i != e; ++i) {
2027     TargetLowering::ConstraintType CType =
2028       TLI.getConstraintType(OpInfo.Codes[i]);
2029
2030     // If this is an 'other' constraint, see if the operand is valid for it.
2031     // For example, on X86 we might have an 'rI' constraint.  If the operand
2032     // is an integer in the range [0..31] we want to use I (saving a load
2033     // of a register), otherwise we must use 'r'.
2034     if (CType == TargetLowering::C_Other && Op.getNode()) {
2035       assert(OpInfo.Codes[i].size() == 1 &&
2036              "Unhandled multi-letter 'other' constraint");
2037       std::vector<SDValue> ResultOps;
2038       TLI.LowerAsmOperandForConstraint(Op, OpInfo.Codes[i][0], hasMemory,
2039                                        ResultOps, *DAG);
2040       if (!ResultOps.empty()) {
2041         BestType = CType;
2042         BestIdx = i;
2043         break;
2044       }
2045     }
2046
2047     // This constraint letter is more general than the previous one, use it.
2048     int Generality = getConstraintGenerality(CType);
2049     if (Generality > BestGenerality) {
2050       BestType = CType;
2051       BestIdx = i;
2052       BestGenerality = Generality;
2053     }
2054   }
2055
2056   OpInfo.ConstraintCode = OpInfo.Codes[BestIdx];
2057   OpInfo.ConstraintType = BestType;
2058 }
2059
2060 /// ComputeConstraintToUse - Determines the constraint code and constraint
2061 /// type to use for the specific AsmOperandInfo, setting
2062 /// OpInfo.ConstraintCode and OpInfo.ConstraintType.
2063 void TargetLowering::ComputeConstraintToUse(AsmOperandInfo &OpInfo,
2064                                             SDValue Op,
2065                                             bool hasMemory,
2066                                             SelectionDAG *DAG) const {
2067   assert(!OpInfo.Codes.empty() && "Must have at least one constraint");
2068
2069   // Single-letter constraints ('r') are very common.
2070   if (OpInfo.Codes.size() == 1) {
2071     OpInfo.ConstraintCode = OpInfo.Codes[0];
2072     OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
2073   } else {
2074     ChooseConstraint(OpInfo, hasMemory, *this, Op, DAG);
2075   }
2076
2077   // 'X' matches anything.
2078   if (OpInfo.ConstraintCode == "X" && OpInfo.CallOperandVal) {
2079     // Labels and constants are handled elsewhere ('X' is the only thing
2080     // that matches labels).
2081     if (isa<BasicBlock>(OpInfo.CallOperandVal) ||
2082         isa<ConstantInt>(OpInfo.CallOperandVal))
2083       return;
2084
2085     // Otherwise, try to resolve it to something we know about by looking at
2086     // the actual operand type.
2087     if (const char *Repl = LowerXConstraint(OpInfo.ConstraintVT)) {
2088       OpInfo.ConstraintCode = Repl;
2089       OpInfo.ConstraintType = getConstraintType(OpInfo.ConstraintCode);
2090     }
2091   }
2092 }
2093
2094 //===----------------------------------------------------------------------===//
2095 //  Loop Strength Reduction hooks
2096 //===----------------------------------------------------------------------===//
2097
2098 /// isLegalAddressingMode - Return true if the addressing mode represented
2099 /// by AM is legal for this target, for a load/store of the specified type.
2100 bool TargetLowering::isLegalAddressingMode(const AddrMode &AM,
2101                                            const Type *Ty) const {
2102   // The default implementation of this implements a conservative RISCy, r+r and
2103   // r+i addr mode.
2104
2105   // Allows a sign-extended 16-bit immediate field.
2106   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
2107     return false;
2108
2109   // No global is ever allowed as a base.
2110   if (AM.BaseGV)
2111     return false;
2112
2113   // Only support r+r,
2114   switch (AM.Scale) {
2115   case 0:  // "r+i" or just "i", depending on HasBaseReg.
2116     break;
2117   case 1:
2118     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
2119       return false;
2120     // Otherwise we have r+r or r+i.
2121     break;
2122   case 2:
2123     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
2124       return false;
2125     // Allow 2*r as r+r.
2126     break;
2127   }
2128
2129   return true;
2130 }
2131
2132 // Magic for divide replacement
2133
2134 struct ms {
2135   int64_t m;  // magic number
2136   int64_t s;  // shift amount
2137 };
2138
2139 struct mu {
2140   uint64_t m; // magic number
2141   int64_t a;  // add indicator
2142   int64_t s;  // shift amount
2143 };
2144
2145 /// magic - calculate the magic numbers required to codegen an integer sdiv as
2146 /// a sequence of multiply and shifts.  Requires that the divisor not be 0, 1,
2147 /// or -1.
2148 static ms magic32(int32_t d) {
2149   int32_t p;
2150   uint32_t ad, anc, delta, q1, r1, q2, r2, t;
2151   const uint32_t two31 = 0x80000000U;
2152   struct ms mag;
2153
2154   ad = abs(d);
2155   t = two31 + ((uint32_t)d >> 31);
2156   anc = t - 1 - t%ad;   // absolute value of nc
2157   p = 31;               // initialize p
2158   q1 = two31/anc;       // initialize q1 = 2p/abs(nc)
2159   r1 = two31 - q1*anc;  // initialize r1 = rem(2p,abs(nc))
2160   q2 = two31/ad;        // initialize q2 = 2p/abs(d)
2161   r2 = two31 - q2*ad;   // initialize r2 = rem(2p,abs(d))
2162   do {
2163     p = p + 1;
2164     q1 = 2*q1;        // update q1 = 2p/abs(nc)
2165     r1 = 2*r1;        // update r1 = rem(2p/abs(nc))
2166     if (r1 >= anc) {  // must be unsigned comparison
2167       q1 = q1 + 1;
2168       r1 = r1 - anc;
2169     }
2170     q2 = 2*q2;        // update q2 = 2p/abs(d)
2171     r2 = 2*r2;        // update r2 = rem(2p/abs(d))
2172     if (r2 >= ad) {   // must be unsigned comparison
2173       q2 = q2 + 1;
2174       r2 = r2 - ad;
2175     }
2176     delta = ad - r2;
2177   } while (q1 < delta || (q1 == delta && r1 == 0));
2178
2179   mag.m = (int32_t)(q2 + 1); // make sure to sign extend
2180   if (d < 0) mag.m = -mag.m; // resulting magic number
2181   mag.s = p - 32;            // resulting shift
2182   return mag;
2183 }
2184
2185 /// magicu - calculate the magic numbers required to codegen an integer udiv as
2186 /// a sequence of multiply, add and shifts.  Requires that the divisor not be 0.
2187 static mu magicu32(uint32_t d) {
2188   int32_t p;
2189   uint32_t nc, delta, q1, r1, q2, r2;
2190   struct mu magu;
2191   magu.a = 0;               // initialize "add" indicator
2192   nc = - 1 - (-d)%d;
2193   p = 31;                   // initialize p
2194   q1 = 0x80000000/nc;       // initialize q1 = 2p/nc
2195   r1 = 0x80000000 - q1*nc;  // initialize r1 = rem(2p,nc)
2196   q2 = 0x7FFFFFFF/d;        // initialize q2 = (2p-1)/d
2197   r2 = 0x7FFFFFFF - q2*d;   // initialize r2 = rem((2p-1),d)
2198   do {
2199     p = p + 1;
2200     if (r1 >= nc - r1 ) {
2201       q1 = 2*q1 + 1;  // update q1
2202       r1 = 2*r1 - nc; // update r1
2203     }
2204     else {
2205       q1 = 2*q1; // update q1
2206       r1 = 2*r1; // update r1
2207     }
2208     if (r2 + 1 >= d - r2) {
2209       if (q2 >= 0x7FFFFFFF) magu.a = 1;
2210       q2 = 2*q2 + 1;     // update q2
2211       r2 = 2*r2 + 1 - d; // update r2
2212     }
2213     else {
2214       if (q2 >= 0x80000000) magu.a = 1;
2215       q2 = 2*q2;     // update q2
2216       r2 = 2*r2 + 1; // update r2
2217     }
2218     delta = d - 1 - r2;
2219   } while (p < 64 && (q1 < delta || (q1 == delta && r1 == 0)));
2220   magu.m = q2 + 1; // resulting magic number
2221   magu.s = p - 32;  // resulting shift
2222   return magu;
2223 }
2224
2225 /// magic - calculate the magic numbers required to codegen an integer sdiv as
2226 /// a sequence of multiply and shifts.  Requires that the divisor not be 0, 1,
2227 /// or -1.
2228 static ms magic64(int64_t d) {
2229   int64_t p;
2230   uint64_t ad, anc, delta, q1, r1, q2, r2, t;
2231   const uint64_t two63 = 9223372036854775808ULL; // 2^63
2232   struct ms mag;
2233
2234   ad = d >= 0 ? d : -d;
2235   t = two63 + ((uint64_t)d >> 63);
2236   anc = t - 1 - t%ad;   // absolute value of nc
2237   p = 63;               // initialize p
2238   q1 = two63/anc;       // initialize q1 = 2p/abs(nc)
2239   r1 = two63 - q1*anc;  // initialize r1 = rem(2p,abs(nc))
2240   q2 = two63/ad;        // initialize q2 = 2p/abs(d)
2241   r2 = two63 - q2*ad;   // initialize r2 = rem(2p,abs(d))
2242   do {
2243     p = p + 1;
2244     q1 = 2*q1;        // update q1 = 2p/abs(nc)
2245     r1 = 2*r1;        // update r1 = rem(2p/abs(nc))
2246     if (r1 >= anc) {  // must be unsigned comparison
2247       q1 = q1 + 1;
2248       r1 = r1 - anc;
2249     }
2250     q2 = 2*q2;        // update q2 = 2p/abs(d)
2251     r2 = 2*r2;        // update r2 = rem(2p/abs(d))
2252     if (r2 >= ad) {   // must be unsigned comparison
2253       q2 = q2 + 1;
2254       r2 = r2 - ad;
2255     }
2256     delta = ad - r2;
2257   } while (q1 < delta || (q1 == delta && r1 == 0));
2258
2259   mag.m = q2 + 1;
2260   if (d < 0) mag.m = -mag.m; // resulting magic number
2261   mag.s = p - 64;            // resulting shift
2262   return mag;
2263 }
2264
2265 /// magicu - calculate the magic numbers required to codegen an integer udiv as
2266 /// a sequence of multiply, add and shifts.  Requires that the divisor not be 0.
2267 static mu magicu64(uint64_t d)
2268 {
2269   int64_t p;
2270   uint64_t nc, delta, q1, r1, q2, r2;
2271   struct mu magu;
2272   magu.a = 0;               // initialize "add" indicator
2273   nc = - 1 - (-d)%d;
2274   p = 63;                   // initialize p
2275   q1 = 0x8000000000000000ull/nc;       // initialize q1 = 2p/nc
2276   r1 = 0x8000000000000000ull - q1*nc;  // initialize r1 = rem(2p,nc)
2277   q2 = 0x7FFFFFFFFFFFFFFFull/d;        // initialize q2 = (2p-1)/d
2278   r2 = 0x7FFFFFFFFFFFFFFFull - q2*d;   // initialize r2 = rem((2p-1),d)
2279   do {
2280     p = p + 1;
2281     if (r1 >= nc - r1 ) {
2282       q1 = 2*q1 + 1;  // update q1
2283       r1 = 2*r1 - nc; // update r1
2284     }
2285     else {
2286       q1 = 2*q1; // update q1
2287       r1 = 2*r1; // update r1
2288     }
2289     if (r2 + 1 >= d - r2) {
2290       if (q2 >= 0x7FFFFFFFFFFFFFFFull) magu.a = 1;
2291       q2 = 2*q2 + 1;     // update q2
2292       r2 = 2*r2 + 1 - d; // update r2
2293     }
2294     else {
2295       if (q2 >= 0x8000000000000000ull) magu.a = 1;
2296       q2 = 2*q2;     // update q2
2297       r2 = 2*r2 + 1; // update r2
2298     }
2299     delta = d - 1 - r2;
2300   } while (p < 128 && (q1 < delta || (q1 == delta && r1 == 0)));
2301   magu.m = q2 + 1; // resulting magic number
2302   magu.s = p - 64;  // resulting shift
2303   return magu;
2304 }
2305
2306 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
2307 /// return a DAG expression to select that will generate the same value by
2308 /// multiplying by a magic number.  See:
2309 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
2310 SDValue TargetLowering::BuildSDIV(SDNode *N, SelectionDAG &DAG,
2311                                   std::vector<SDNode*>* Created) const {
2312   MVT VT = N->getValueType(0);
2313
2314   // Check to see if we can do this.
2315   if (!isTypeLegal(VT) || (VT != MVT::i32 && VT != MVT::i64))
2316     return SDValue();       // BuildSDIV only operates on i32 or i64
2317
2318   int64_t d = cast<ConstantSDNode>(N->getOperand(1))->getSExtValue();
2319   ms magics = (VT == MVT::i32) ? magic32(d) : magic64(d);
2320
2321   // Multiply the numerator (operand 0) by the magic value
2322   SDValue Q;
2323   if (isOperationLegal(ISD::MULHS, VT))
2324     Q = DAG.getNode(ISD::MULHS, VT, N->getOperand(0),
2325                     DAG.getConstant(magics.m, VT));
2326   else if (isOperationLegal(ISD::SMUL_LOHI, VT))
2327     Q = SDValue(DAG.getNode(ISD::SMUL_LOHI, DAG.getVTList(VT, VT),
2328                               N->getOperand(0),
2329                               DAG.getConstant(magics.m, VT)).getNode(), 1);
2330   else
2331     return SDValue();       // No mulhs or equvialent
2332   // If d > 0 and m < 0, add the numerator
2333   if (d > 0 && magics.m < 0) {
2334     Q = DAG.getNode(ISD::ADD, VT, Q, N->getOperand(0));
2335     if (Created)
2336       Created->push_back(Q.getNode());
2337   }
2338   // If d < 0 and m > 0, subtract the numerator.
2339   if (d < 0 && magics.m > 0) {
2340     Q = DAG.getNode(ISD::SUB, VT, Q, N->getOperand(0));
2341     if (Created)
2342       Created->push_back(Q.getNode());
2343   }
2344   // Shift right algebraic if shift value is nonzero
2345   if (magics.s > 0) {
2346     Q = DAG.getNode(ISD::SRA, VT, Q,
2347                     DAG.getConstant(magics.s, getShiftAmountTy()));
2348     if (Created)
2349       Created->push_back(Q.getNode());
2350   }
2351   // Extract the sign bit and add it to the quotient
2352   SDValue T =
2353     DAG.getNode(ISD::SRL, VT, Q, DAG.getConstant(VT.getSizeInBits()-1,
2354                                                  getShiftAmountTy()));
2355   if (Created)
2356     Created->push_back(T.getNode());
2357   return DAG.getNode(ISD::ADD, VT, Q, T);
2358 }
2359
2360 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
2361 /// return a DAG expression to select that will generate the same value by
2362 /// multiplying by a magic number.  See:
2363 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
2364 SDValue TargetLowering::BuildUDIV(SDNode *N, SelectionDAG &DAG,
2365                                   std::vector<SDNode*>* Created) const {
2366   MVT VT = N->getValueType(0);
2367
2368   // Check to see if we can do this.
2369   if (!isTypeLegal(VT) || (VT != MVT::i32 && VT != MVT::i64))
2370     return SDValue();       // BuildUDIV only operates on i32 or i64
2371
2372   uint64_t d = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
2373   mu magics = (VT == MVT::i32) ? magicu32(d) : magicu64(d);
2374
2375   // Multiply the numerator (operand 0) by the magic value
2376   SDValue Q;
2377   if (isOperationLegal(ISD::MULHU, VT))
2378     Q = DAG.getNode(ISD::MULHU, VT, N->getOperand(0),
2379                     DAG.getConstant(magics.m, VT));
2380   else if (isOperationLegal(ISD::UMUL_LOHI, VT))
2381     Q = SDValue(DAG.getNode(ISD::UMUL_LOHI, DAG.getVTList(VT, VT),
2382                               N->getOperand(0),
2383                               DAG.getConstant(magics.m, VT)).getNode(), 1);
2384   else
2385     return SDValue();       // No mulhu or equvialent
2386   if (Created)
2387     Created->push_back(Q.getNode());
2388
2389   if (magics.a == 0) {
2390     return DAG.getNode(ISD::SRL, VT, Q,
2391                        DAG.getConstant(magics.s, getShiftAmountTy()));
2392   } else {
2393     SDValue NPQ = DAG.getNode(ISD::SUB, VT, N->getOperand(0), Q);
2394     if (Created)
2395       Created->push_back(NPQ.getNode());
2396     NPQ = DAG.getNode(ISD::SRL, VT, NPQ,
2397                       DAG.getConstant(1, getShiftAmountTy()));
2398     if (Created)
2399       Created->push_back(NPQ.getNode());
2400     NPQ = DAG.getNode(ISD::ADD, VT, NPQ, Q);
2401     if (Created)
2402       Created->push_back(NPQ.getNode());
2403     return DAG.getNode(ISD::SRL, VT, NPQ,
2404                        DAG.getConstant(magics.s-1, getShiftAmountTy()));
2405   }
2406 }