lib/Target/AArch64/AArch64ISelLowering.cpp

   1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation  ----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AArch64TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64ISelLowering.h"
  15 #include "AArch64CallingConvention.h"
  16 #include "AArch64MachineFunctionInfo.h"
  17 #include "AArch64PerfectShuffle.h"
  18 #include "AArch64Subtarget.h"
  19 #include "AArch64TargetMachine.h"
  20 #include "AArch64TargetObjectFile.h"
  21 #include "MCTargetDesc/AArch64AddressingModes.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/CodeGen/CallingConvLower.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/Intrinsics.h"
  29 #include "llvm/IR/Type.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 using namespace llvm;
  36
  37 #define DEBUG_TYPE "aarch64-lower"
  38
  39 STATISTIC(NumTailCalls, "Number of tail calls");
  40 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
  41
  42 namespace {
  43 enum AlignMode {
  44   StrictAlign,
  45   NoStrictAlign
  46 };
  47 }
  48
  49 static cl::opt<AlignMode>
  50 Align(cl::desc("Load/store alignment support"),
  51       cl::Hidden, cl::init(NoStrictAlign),
  52       cl::values(
  53           clEnumValN(StrictAlign,   "aarch64-strict-align",
  54                      "Disallow all unaligned memory accesses"),
  55           clEnumValN(NoStrictAlign, "aarch64-no-strict-align",
  56                      "Allow unaligned memory accesses"),
  57           clEnumValEnd));
  58
  59 // Place holder until extr generation is tested fully.
  60 static cl::opt<bool>
  61 EnableAArch64ExtrGeneration("aarch64-extr-generation", cl::Hidden,
  62                           cl::desc("Allow AArch64 (or (shift)(shift))->extract"),
  63                           cl::init(true));
  64
  65 static cl::opt<bool>
  66 EnableAArch64SlrGeneration("aarch64-shift-insert-generation", cl::Hidden,
  67                            cl::desc("Allow AArch64 SLI/SRI formation"),
  68                            cl::init(false));
  69
  70 // FIXME: The necessary dtprel relocations don't seem to be supported
  71 // well in the GNU bfd and gold linkers at the moment. Therefore, by
  72 // default, for now, fall back to GeneralDynamic code generation.
  73 cl::opt<bool> EnableAArch64ELFLocalDynamicTLSGeneration(
  74     "aarch64-elf-ldtls-generation", cl::Hidden,
  75     cl::desc("Allow AArch64 Local Dynamic TLS code generation"),
  76     cl::init(false));
  77
  78 AArch64TargetLowering::AArch64TargetLowering(const TargetMachine &TM,
  79                                              const AArch64Subtarget &STI)
  80     : TargetLowering(TM), Subtarget(&STI) {
  81
  82   // AArch64 doesn't have comparisons which set GPRs or setcc instructions, so
  83   // we have to make something up. Arbitrarily, choose ZeroOrOne.
  84   setBooleanContents(ZeroOrOneBooleanContent);
  85   // When comparing vectors the result sets the different elements in the
  86   // vector to all-one or all-zero.
  87   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  88
  89   // Set up the register classes.
  90   addRegisterClass(MVT::i32, &AArch64::GPR32allRegClass);
  91   addRegisterClass(MVT::i64, &AArch64::GPR64allRegClass);
  92
  93   if (Subtarget->hasFPARMv8()) {
  94     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
  95     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
  96     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
  97     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
  98   }
  99
 100   if (Subtarget->hasNEON()) {
 101     addRegisterClass(MVT::v16i8, &AArch64::FPR8RegClass);
 102     addRegisterClass(MVT::v8i16, &AArch64::FPR16RegClass);
 103     // Someone set us up the NEON.
 104     addDRTypeForNEON(MVT::v2f32);
 105     addDRTypeForNEON(MVT::v8i8);
 106     addDRTypeForNEON(MVT::v4i16);
 107     addDRTypeForNEON(MVT::v2i32);
 108     addDRTypeForNEON(MVT::v1i64);
 109     addDRTypeForNEON(MVT::v1f64);
 110     addDRTypeForNEON(MVT::v4f16);
 111
 112     addQRTypeForNEON(MVT::v4f32);
 113     addQRTypeForNEON(MVT::v2f64);
 114     addQRTypeForNEON(MVT::v16i8);
 115     addQRTypeForNEON(MVT::v8i16);
 116     addQRTypeForNEON(MVT::v4i32);
 117     addQRTypeForNEON(MVT::v2i64);
 118     addQRTypeForNEON(MVT::v8f16);
 119   }
 120
 121   // Compute derived properties from the register classes
 122   computeRegisterProperties(Subtarget->getRegisterInfo());
 123
 124   // Provide all sorts of operation actions
 125   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 126   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 127   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 128   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 129   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 130   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 131   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 132   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 133   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 134   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 135   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 136   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 137   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 138   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 139   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 140   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 141   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 142   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 143   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 144   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 145   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 146
 147   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 148   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 149   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 150
 151   setOperationAction(ISD::FREM, MVT::f32, Expand);
 152   setOperationAction(ISD::FREM, MVT::f64, Expand);
 153   setOperationAction(ISD::FREM, MVT::f80, Expand);
 154
 155   // Custom lowering hooks are needed for XOR
 156   // to fold it into CSINC/CSINV.
 157   setOperationAction(ISD::XOR, MVT::i32, Custom);
 158   setOperationAction(ISD::XOR, MVT::i64, Custom);
 159
 160   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 161   // there's a valid register class, so we need custom operations in most cases.
 162   setOperationAction(ISD::FABS, MVT::f128, Expand);
 163   setOperationAction(ISD::FADD, MVT::f128, Custom);
 164   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
 165   setOperationAction(ISD::FCOS, MVT::f128, Expand);
 166   setOperationAction(ISD::FDIV, MVT::f128, Custom);
 167   setOperationAction(ISD::FMA, MVT::f128, Expand);
 168   setOperationAction(ISD::FMUL, MVT::f128, Custom);
 169   setOperationAction(ISD::FNEG, MVT::f128, Expand);
 170   setOperationAction(ISD::FPOW, MVT::f128, Expand);
 171   setOperationAction(ISD::FREM, MVT::f128, Expand);
 172   setOperationAction(ISD::FRINT, MVT::f128, Expand);
 173   setOperationAction(ISD::FSIN, MVT::f128, Expand);
 174   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
 175   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
 176   setOperationAction(ISD::FSUB, MVT::f128, Custom);
 177   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 178   setOperationAction(ISD::SETCC, MVT::f128, Custom);
 179   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
 180   setOperationAction(ISD::SELECT, MVT::f128, Custom);
 181   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
 182   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
 183
 184   // Lowering for many of the conversions is actually specified by the non-f128
 185   // type. The LowerXXX function will be trivial when f128 isn't involved.
 186   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 187   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 188   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 189   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 190   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 191   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 192   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 193   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 194   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 195   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 196   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 197   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 198   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
 199   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
 200
 201   // Variable arguments.
 202   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 203   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 204   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 205   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 206
 207   // Variable-sized objects.
 208   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 209   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 210   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 211
 212   // Exception handling.
 213   // FIXME: These are guesses. Has this been defined yet?
 214   setExceptionPointerRegister(AArch64::X0);
 215   setExceptionSelectorRegister(AArch64::X1);
 216
 217   // Constant pool entries
 218   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 219
 220   // BlockAddress
 221   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 222
 223   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
 224   setOperationAction(ISD::ADDC, MVT::i32, Custom);
 225   setOperationAction(ISD::ADDE, MVT::i32, Custom);
 226   setOperationAction(ISD::SUBC, MVT::i32, Custom);
 227   setOperationAction(ISD::SUBE, MVT::i32, Custom);
 228   setOperationAction(ISD::ADDC, MVT::i64, Custom);
 229   setOperationAction(ISD::ADDE, MVT::i64, Custom);
 230   setOperationAction(ISD::SUBC, MVT::i64, Custom);
 231   setOperationAction(ISD::SUBE, MVT::i64, Custom);
 232
 233   // AArch64 lacks both left-rotate and popcount instructions.
 234   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 235   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 236
 237   // AArch64 doesn't have {U|S}MUL_LOHI.
 238   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 239   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 240
 241
 242   // Expand the undefined-at-zero variants to cttz/ctlz to their defined-at-zero
 243   // counterparts, which AArch64 supports directly.
 244   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 245   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 246   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 247   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 248
 249   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
 250   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
 251
 252   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 253   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 254   setOperationAction(ISD::SREM, MVT::i32, Expand);
 255   setOperationAction(ISD::SREM, MVT::i64, Expand);
 256   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 257   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 258   setOperationAction(ISD::UREM, MVT::i32, Expand);
 259   setOperationAction(ISD::UREM, MVT::i64, Expand);
 260
 261   // Custom lower Add/Sub/Mul with overflow.
 262   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 263   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 264   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 265   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 266   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 267   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 268   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 269   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 270   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 271   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 272   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 273   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 274
 275   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 276   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 277   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 278   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 279   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 280   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 281   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 282   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 283
 284   // f16 is a storage-only type, always promote it to f32.
 285   setOperationAction(ISD::SETCC,       MVT::f16,  Promote);
 286   setOperationAction(ISD::BR_CC,       MVT::f16,  Promote);
 287   setOperationAction(ISD::SELECT_CC,   MVT::f16,  Promote);
 288   setOperationAction(ISD::SELECT,      MVT::f16,  Promote);
 289   setOperationAction(ISD::FADD,        MVT::f16,  Promote);
 290   setOperationAction(ISD::FSUB,        MVT::f16,  Promote);
 291   setOperationAction(ISD::FMUL,        MVT::f16,  Promote);
 292   setOperationAction(ISD::FDIV,        MVT::f16,  Promote);
 293   setOperationAction(ISD::FREM,        MVT::f16,  Promote);
 294   setOperationAction(ISD::FMA,         MVT::f16,  Promote);
 295   setOperationAction(ISD::FNEG,        MVT::f16,  Promote);
 296   setOperationAction(ISD::FABS,        MVT::f16,  Promote);
 297   setOperationAction(ISD::FCEIL,       MVT::f16,  Promote);
 298   setOperationAction(ISD::FCOPYSIGN,   MVT::f16,  Promote);
 299   setOperationAction(ISD::FCOS,        MVT::f16,  Promote);
 300   setOperationAction(ISD::FFLOOR,      MVT::f16,  Promote);
 301   setOperationAction(ISD::FNEARBYINT,  MVT::f16,  Promote);
 302   setOperationAction(ISD::FPOW,        MVT::f16,  Promote);
 303   setOperationAction(ISD::FPOWI,       MVT::f16,  Promote);
 304   setOperationAction(ISD::FRINT,       MVT::f16,  Promote);
 305   setOperationAction(ISD::FSIN,        MVT::f16,  Promote);
 306   setOperationAction(ISD::FSINCOS,     MVT::f16,  Promote);
 307   setOperationAction(ISD::FSQRT,       MVT::f16,  Promote);
 308   setOperationAction(ISD::FEXP,        MVT::f16,  Promote);
 309   setOperationAction(ISD::FEXP2,       MVT::f16,  Promote);
 310   setOperationAction(ISD::FLOG,        MVT::f16,  Promote);
 311   setOperationAction(ISD::FLOG2,       MVT::f16,  Promote);
 312   setOperationAction(ISD::FLOG10,      MVT::f16,  Promote);
 313   setOperationAction(ISD::FROUND,      MVT::f16,  Promote);
 314   setOperationAction(ISD::FTRUNC,      MVT::f16,  Promote);
 315   setOperationAction(ISD::FMINNUM,     MVT::f16,  Promote);
 316   setOperationAction(ISD::FMAXNUM,     MVT::f16,  Promote);
 317
 318   // v4f16 is also a storage-only type, so promote it to v4f32 when that is
 319   // known to be safe.
 320   setOperationAction(ISD::FADD, MVT::v4f16, Promote);
 321   setOperationAction(ISD::FSUB, MVT::v4f16, Promote);
 322   setOperationAction(ISD::FMUL, MVT::v4f16, Promote);
 323   setOperationAction(ISD::FDIV, MVT::v4f16, Promote);
 324   setOperationAction(ISD::FP_EXTEND, MVT::v4f16, Promote);
 325   setOperationAction(ISD::FP_ROUND, MVT::v4f16, Promote);
 326   AddPromotedToType(ISD::FADD, MVT::v4f16, MVT::v4f32);
 327   AddPromotedToType(ISD::FSUB, MVT::v4f16, MVT::v4f32);
 328   AddPromotedToType(ISD::FMUL, MVT::v4f16, MVT::v4f32);
 329   AddPromotedToType(ISD::FDIV, MVT::v4f16, MVT::v4f32);
 330   AddPromotedToType(ISD::FP_EXTEND, MVT::v4f16, MVT::v4f32);
 331   AddPromotedToType(ISD::FP_ROUND, MVT::v4f16, MVT::v4f32);
 332
 333   // Expand all other v4f16 operations.
 334   // FIXME: We could generate better code by promoting some operations to
 335   // a pair of v4f32s
 336   setOperationAction(ISD::FABS, MVT::v4f16, Expand);
 337   setOperationAction(ISD::FCEIL, MVT::v4f16, Expand);
 338   setOperationAction(ISD::FCOPYSIGN, MVT::v4f16, Expand);
 339   setOperationAction(ISD::FCOS, MVT::v4f16, Expand);
 340   setOperationAction(ISD::FFLOOR, MVT::v4f16, Expand);
 341   setOperationAction(ISD::FMA, MVT::v4f16, Expand);
 342   setOperationAction(ISD::FNEARBYINT, MVT::v4f16, Expand);
 343   setOperationAction(ISD::FNEG, MVT::v4f16, Expand);
 344   setOperationAction(ISD::FPOW, MVT::v4f16, Expand);
 345   setOperationAction(ISD::FPOWI, MVT::v4f16, Expand);
 346   setOperationAction(ISD::FREM, MVT::v4f16, Expand);
 347   setOperationAction(ISD::FROUND, MVT::v4f16, Expand);
 348   setOperationAction(ISD::FRINT, MVT::v4f16, Expand);
 349   setOperationAction(ISD::FSIN, MVT::v4f16, Expand);
 350   setOperationAction(ISD::FSINCOS, MVT::v4f16, Expand);
 351   setOperationAction(ISD::FSQRT, MVT::v4f16, Expand);
 352   setOperationAction(ISD::FTRUNC, MVT::v4f16, Expand);
 353   setOperationAction(ISD::SETCC, MVT::v4f16, Expand);
 354   setOperationAction(ISD::BR_CC, MVT::v4f16, Expand);
 355   setOperationAction(ISD::SELECT, MVT::v4f16, Expand);
 356   setOperationAction(ISD::SELECT_CC, MVT::v4f16, Expand);
 357   setOperationAction(ISD::FEXP, MVT::v4f16, Expand);
 358   setOperationAction(ISD::FEXP2, MVT::v4f16, Expand);
 359   setOperationAction(ISD::FLOG, MVT::v4f16, Expand);
 360   setOperationAction(ISD::FLOG2, MVT::v4f16, Expand);
 361   setOperationAction(ISD::FLOG10, MVT::v4f16, Expand);
 362
 363
 364   // v8f16 is also a storage-only type, so expand it.
 365   setOperationAction(ISD::FABS, MVT::v8f16, Expand);
 366   setOperationAction(ISD::FADD, MVT::v8f16, Expand);
 367   setOperationAction(ISD::FCEIL, MVT::v8f16, Expand);
 368   setOperationAction(ISD::FCOPYSIGN, MVT::v8f16, Expand);
 369   setOperationAction(ISD::FCOS, MVT::v8f16, Expand);
 370   setOperationAction(ISD::FDIV, MVT::v8f16, Expand);
 371   setOperationAction(ISD::FFLOOR, MVT::v8f16, Expand);
 372   setOperationAction(ISD::FMA, MVT::v8f16, Expand);
 373   setOperationAction(ISD::FMUL, MVT::v8f16, Expand);
 374   setOperationAction(ISD::FNEARBYINT, MVT::v8f16, Expand);
 375   setOperationAction(ISD::FNEG, MVT::v8f16, Expand);
 376   setOperationAction(ISD::FPOW, MVT::v8f16, Expand);
 377   setOperationAction(ISD::FPOWI, MVT::v8f16, Expand);
 378   setOperationAction(ISD::FREM, MVT::v8f16, Expand);
 379   setOperationAction(ISD::FROUND, MVT::v8f16, Expand);
 380   setOperationAction(ISD::FRINT, MVT::v8f16, Expand);
 381   setOperationAction(ISD::FSIN, MVT::v8f16, Expand);
 382   setOperationAction(ISD::FSINCOS, MVT::v8f16, Expand);
 383   setOperationAction(ISD::FSQRT, MVT::v8f16, Expand);
 384   setOperationAction(ISD::FSUB, MVT::v8f16, Expand);
 385   setOperationAction(ISD::FTRUNC, MVT::v8f16, Expand);
 386   setOperationAction(ISD::SETCC, MVT::v8f16, Expand);
 387   setOperationAction(ISD::BR_CC, MVT::v8f16, Expand);
 388   setOperationAction(ISD::SELECT, MVT::v8f16, Expand);
 389   setOperationAction(ISD::SELECT_CC, MVT::v8f16, Expand);
 390   setOperationAction(ISD::FP_EXTEND, MVT::v8f16, Expand);
 391   setOperationAction(ISD::FEXP, MVT::v8f16, Expand);
 392   setOperationAction(ISD::FEXP2, MVT::v8f16, Expand);
 393   setOperationAction(ISD::FLOG, MVT::v8f16, Expand);
 394   setOperationAction(ISD::FLOG2, MVT::v8f16, Expand);
 395   setOperationAction(ISD::FLOG10, MVT::v8f16, Expand);
 396
 397   // AArch64 has implementations of a lot of rounding-like FP operations.
 398   for (MVT Ty : {MVT::f32, MVT::f64}) {
 399     setOperationAction(ISD::FFLOOR, Ty, Legal);
 400     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 401     setOperationAction(ISD::FCEIL, Ty, Legal);
 402     setOperationAction(ISD::FRINT, Ty, Legal);
 403     setOperationAction(ISD::FTRUNC, Ty, Legal);
 404     setOperationAction(ISD::FROUND, Ty, Legal);
 405   }
 406
 407   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 408
 409   if (Subtarget->isTargetMachO()) {
 410     // For iOS, we don't want to the normal expansion of a libcall to
 411     // sincos. We want to issue a libcall to __sincos_stret to avoid memory
 412     // traffic.
 413     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 414     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 415   } else {
 416     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 417     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 418   }
 419
 420   // Make floating-point constants legal for the large code model, so they don't
 421   // become loads from the constant pool.
 422   if (Subtarget->isTargetMachO() && TM.getCodeModel() == CodeModel::Large) {
 423     setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 424     setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 425   }
 426
 427   // AArch64 does not have floating-point extending loads, i1 sign-extending
 428   // load, floating-point truncating stores, or v2i32->v2i16 truncating store.
 429   for (MVT VT : MVT::fp_valuetypes()) {
 430     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f16, Expand);
 431     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f32, Expand);
 432     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f64, Expand);
 433     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f80, Expand);
 434   }
 435   for (MVT VT : MVT::integer_valuetypes())
 436     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Expand);
 437
 438   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 439   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 440   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 441   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
 442   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 443   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 444   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 445
 446   setOperationAction(ISD::BITCAST, MVT::i16, Custom);
 447   setOperationAction(ISD::BITCAST, MVT::f16, Custom);
 448
 449   // Indexed loads and stores are supported.
 450   for (unsigned im = (unsigned)ISD::PRE_INC;
 451        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 452     setIndexedLoadAction(im, MVT::i8, Legal);
 453     setIndexedLoadAction(im, MVT::i16, Legal);
 454     setIndexedLoadAction(im, MVT::i32, Legal);
 455     setIndexedLoadAction(im, MVT::i64, Legal);
 456     setIndexedLoadAction(im, MVT::f64, Legal);
 457     setIndexedLoadAction(im, MVT::f32, Legal);
 458     setIndexedStoreAction(im, MVT::i8, Legal);
 459     setIndexedStoreAction(im, MVT::i16, Legal);
 460     setIndexedStoreAction(im, MVT::i32, Legal);
 461     setIndexedStoreAction(im, MVT::i64, Legal);
 462     setIndexedStoreAction(im, MVT::f64, Legal);
 463     setIndexedStoreAction(im, MVT::f32, Legal);
 464   }
 465
 466   // Trap.
 467   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 468
 469   // We combine OR nodes for bitfield operations.
 470   setTargetDAGCombine(ISD::OR);
 471
 472   // Vector add and sub nodes may conceal a high-half opportunity.
 473   // Also, try to fold ADD into CSINC/CSINV..
 474   setTargetDAGCombine(ISD::ADD);
 475   setTargetDAGCombine(ISD::SUB);
 476
 477   setTargetDAGCombine(ISD::XOR);
 478   setTargetDAGCombine(ISD::SINT_TO_FP);
 479   setTargetDAGCombine(ISD::UINT_TO_FP);
 480
 481   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 482
 483   setTargetDAGCombine(ISD::ANY_EXTEND);
 484   setTargetDAGCombine(ISD::ZERO_EXTEND);
 485   setTargetDAGCombine(ISD::SIGN_EXTEND);
 486   setTargetDAGCombine(ISD::BITCAST);
 487   setTargetDAGCombine(ISD::CONCAT_VECTORS);
 488   setTargetDAGCombine(ISD::STORE);
 489
 490   setTargetDAGCombine(ISD::MUL);
 491
 492   setTargetDAGCombine(ISD::SELECT);
 493   setTargetDAGCombine(ISD::VSELECT);
 494
 495   setTargetDAGCombine(ISD::INTRINSIC_VOID);
 496   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 497   setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 498
 499   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 8;
 500   MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 4;
 501   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize = 4;
 502
 503   setStackPointerRegisterToSaveRestore(AArch64::SP);
 504
 505   setSchedulingPreference(Sched::Hybrid);
 506
 507   // Enable TBZ/TBNZ
 508   MaskAndBranchFoldingIsLegal = true;
 509   EnableExtLdPromotion = true;
 510
 511   setMinFunctionAlignment(2);
 512
 513   RequireStrictAlign = (Align == StrictAlign);
 514
 515   setHasExtractBitsInsn(true);
 516
 517   if (Subtarget->hasNEON()) {
 518     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
 519     // silliness like this:
 520     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
 521     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
 522     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
 523     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
 524     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
 525     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
 526     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
 527     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
 528     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
 529     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
 530     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
 531     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
 532     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 533     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
 534     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
 535     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
 536     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
 537     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
 538     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
 539     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
 540     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
 541     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
 542     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 543     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
 544     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
 545
 546     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
 547     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
 548     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
 549     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
 550     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
 551
 552     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 553
 554     // AArch64 doesn't have a direct vector ->f32 conversion instructions for
 555     // elements smaller than i32, so promote the input to i32 first.
 556     setOperationAction(ISD::UINT_TO_FP, MVT::v4i8, Promote);
 557     setOperationAction(ISD::SINT_TO_FP, MVT::v4i8, Promote);
 558     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Promote);
 559     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Promote);
 560     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
 561     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 562     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 563     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 564     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 565
 566     // AArch64 doesn't have MUL.2d:
 567     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 568     // Custom handling for some quad-vector types to detect MULL.
 569     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 570     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 571     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 572
 573     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
 574     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
 575     // Likewise, narrowing and extending vector loads/stores aren't handled
 576     // directly.
 577     for (MVT VT : MVT::vector_valuetypes()) {
 578       setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
 579
 580       setOperationAction(ISD::MULHS, VT, Expand);
 581       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 582       setOperationAction(ISD::MULHU, VT, Expand);
 583       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 584
 585       setOperationAction(ISD::BSWAP, VT, Expand);
 586
 587       for (MVT InnerVT : MVT::vector_valuetypes()) {
 588         setTruncStoreAction(VT, InnerVT, Expand);
 589         setLoadExtAction(ISD::SEXTLOAD, VT, InnerVT, Expand);
 590         setLoadExtAction(ISD::ZEXTLOAD, VT, InnerVT, Expand);
 591         setLoadExtAction(ISD::EXTLOAD, VT, InnerVT, Expand);
 592       }
 593     }
 594
 595     // AArch64 has implementations of a lot of rounding-like FP operations.
 596     for (MVT Ty : {MVT::v2f32, MVT::v4f32, MVT::v2f64}) {
 597       setOperationAction(ISD::FFLOOR, Ty, Legal);
 598       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 599       setOperationAction(ISD::FCEIL, Ty, Legal);
 600       setOperationAction(ISD::FRINT, Ty, Legal);
 601       setOperationAction(ISD::FTRUNC, Ty, Legal);
 602       setOperationAction(ISD::FROUND, Ty, Legal);
 603     }
 604   }
 605
 606   // Prefer likely predicted branches to selects on out-of-order cores.
 607   if (Subtarget->isCortexA57())
 608     PredictableSelectIsExpensive = true;
 609 }
 610
 611 void AArch64TargetLowering::addTypeForNEON(EVT VT, EVT PromotedBitwiseVT) {
 612   if (VT == MVT::v2f32 || VT == MVT::v4f16) {
 613     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 614     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i32);
 615
 616     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 617     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i32);
 618   } else if (VT == MVT::v2f64 || VT == MVT::v4f32 || VT == MVT::v8f16) {
 619     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 620     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i64);
 621
 622     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 623     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i64);
 624   }
 625
 626   // Mark vector float intrinsics as expand.
 627   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
 628     setOperationAction(ISD::FSIN, VT.getSimpleVT(), Expand);
 629     setOperationAction(ISD::FCOS, VT.getSimpleVT(), Expand);
 630     setOperationAction(ISD::FPOWI, VT.getSimpleVT(), Expand);
 631     setOperationAction(ISD::FPOW, VT.getSimpleVT(), Expand);
 632     setOperationAction(ISD::FLOG, VT.getSimpleVT(), Expand);
 633     setOperationAction(ISD::FLOG2, VT.getSimpleVT(), Expand);
 634     setOperationAction(ISD::FLOG10, VT.getSimpleVT(), Expand);
 635     setOperationAction(ISD::FEXP, VT.getSimpleVT(), Expand);
 636     setOperationAction(ISD::FEXP2, VT.getSimpleVT(), Expand);
 637   }
 638
 639   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 640   setOperationAction(ISD::INSERT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 641   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 642   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 643   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Custom);
 644   setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 645   setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 646   setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 647   setOperationAction(ISD::AND, VT.getSimpleVT(), Custom);
 648   setOperationAction(ISD::OR, VT.getSimpleVT(), Custom);
 649   setOperationAction(ISD::SETCC, VT.getSimpleVT(), Custom);
 650   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 651
 652   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 653   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 654   setOperationAction(ISD::VSELECT, VT.getSimpleVT(), Expand);
 655   for (MVT InnerVT : MVT::all_valuetypes())
 656     setLoadExtAction(ISD::EXTLOAD, InnerVT, VT.getSimpleVT(), Expand);
 657
 658   // CNT supports only B element sizes.
 659   if (VT != MVT::v8i8 && VT != MVT::v16i8)
 660     setOperationAction(ISD::CTPOP, VT.getSimpleVT(), Expand);
 661
 662   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 663   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 664   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 665   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 666   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 667
 668   setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Custom);
 669   setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Custom);
 670
 671   if (Subtarget->isLittleEndian()) {
 672     for (unsigned im = (unsigned)ISD::PRE_INC;
 673          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 674       setIndexedLoadAction(im, VT.getSimpleVT(), Legal);
 675       setIndexedStoreAction(im, VT.getSimpleVT(), Legal);
 676     }
 677   }
 678 }
 679
 680 void AArch64TargetLowering::addDRTypeForNEON(MVT VT) {
 681   addRegisterClass(VT, &AArch64::FPR64RegClass);
 682   addTypeForNEON(VT, MVT::v2i32);
 683 }
 684
 685 void AArch64TargetLowering::addQRTypeForNEON(MVT VT) {
 686   addRegisterClass(VT, &AArch64::FPR128RegClass);
 687   addTypeForNEON(VT, MVT::v4i32);
 688 }
 689
 690 EVT AArch64TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 691   if (!VT.isVector())
 692     return MVT::i32;
 693   return VT.changeVectorElementTypeToInteger();
 694 }
 695
 696 /// computeKnownBitsForTargetNode - Determine which of the bits specified in
 697 /// Mask are known to be either zero or one and return them in the
 698 /// KnownZero/KnownOne bitsets.
 699 void AArch64TargetLowering::computeKnownBitsForTargetNode(
 700     const SDValue Op, APInt &KnownZero, APInt &KnownOne,
 701     const SelectionDAG &DAG, unsigned Depth) const {
 702   switch (Op.getOpcode()) {
 703   default:
 704     break;
 705   case AArch64ISD::CSEL: {
 706     APInt KnownZero2, KnownOne2;
 707     DAG.computeKnownBits(Op->getOperand(0), KnownZero, KnownOne, Depth + 1);
 708     DAG.computeKnownBits(Op->getOperand(1), KnownZero2, KnownOne2, Depth + 1);
 709     KnownZero &= KnownZero2;
 710     KnownOne &= KnownOne2;
 711     break;
 712   }
 713   case ISD::INTRINSIC_W_CHAIN: {
 714    ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
 715     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
 716     switch (IntID) {
 717     default: return;
 718     case Intrinsic::aarch64_ldaxr:
 719     case Intrinsic::aarch64_ldxr: {
 720       unsigned BitWidth = KnownOne.getBitWidth();
 721       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
 722       unsigned MemBits = VT.getScalarType().getSizeInBits();
 723       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
 724       return;
 725     }
 726     }
 727     break;
 728   }
 729   case ISD::INTRINSIC_WO_CHAIN:
 730   case ISD::INTRINSIC_VOID: {
 731     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 732     switch (IntNo) {
 733     default:
 734       break;
 735     case Intrinsic::aarch64_neon_umaxv:
 736     case Intrinsic::aarch64_neon_uminv: {
 737       // Figure out the datatype of the vector operand. The UMINV instruction
 738       // will zero extend the result, so we can mark as known zero all the
 739       // bits larger than the element datatype. 32-bit or larget doesn't need
 740       // this as those are legal types and will be handled by isel directly.
 741       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
 742       unsigned BitWidth = KnownZero.getBitWidth();
 743       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
 744         assert(BitWidth >= 8 && "Unexpected width!");
 745         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
 746         KnownZero |= Mask;
 747       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
 748         assert(BitWidth >= 16 && "Unexpected width!");
 749         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
 750         KnownZero |= Mask;
 751       }
 752       break;
 753     } break;
 754     }
 755   }
 756   }
 757 }
 758
 759 MVT AArch64TargetLowering::getScalarShiftAmountTy(EVT LHSTy) const {
 760   return MVT::i64;
 761 }
 762
 763 FastISel *
 764 AArch64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
 765                                       const TargetLibraryInfo *libInfo) const {
 766   return AArch64::createFastISel(funcInfo, libInfo);
 767 }
 768
 769 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 770   switch (Opcode) {
 771   default:
 772     return nullptr;
 773   case AArch64ISD::CALL:              return "AArch64ISD::CALL";
 774   case AArch64ISD::ADRP:              return "AArch64ISD::ADRP";
 775   case AArch64ISD::ADDlow:            return "AArch64ISD::ADDlow";
 776   case AArch64ISD::LOADgot:           return "AArch64ISD::LOADgot";
 777   case AArch64ISD::RET_FLAG:          return "AArch64ISD::RET_FLAG";
 778   case AArch64ISD::BRCOND:            return "AArch64ISD::BRCOND";
 779   case AArch64ISD::CSEL:              return "AArch64ISD::CSEL";
 780   case AArch64ISD::FCSEL:             return "AArch64ISD::FCSEL";
 781   case AArch64ISD::CSINV:             return "AArch64ISD::CSINV";
 782   case AArch64ISD::CSNEG:             return "AArch64ISD::CSNEG";
 783   case AArch64ISD::CSINC:             return "AArch64ISD::CSINC";
 784   case AArch64ISD::THREAD_POINTER:    return "AArch64ISD::THREAD_POINTER";
 785   case AArch64ISD::TLSDESC_CALLSEQ:   return "AArch64ISD::TLSDESC_CALLSEQ";
 786   case AArch64ISD::ADC:               return "AArch64ISD::ADC";
 787   case AArch64ISD::SBC:               return "AArch64ISD::SBC";
 788   case AArch64ISD::ADDS:              return "AArch64ISD::ADDS";
 789   case AArch64ISD::SUBS:              return "AArch64ISD::SUBS";
 790   case AArch64ISD::ADCS:              return "AArch64ISD::ADCS";
 791   case AArch64ISD::SBCS:              return "AArch64ISD::SBCS";
 792   case AArch64ISD::ANDS:              return "AArch64ISD::ANDS";
 793   case AArch64ISD::FCMP:              return "AArch64ISD::FCMP";
 794   case AArch64ISD::FMIN:              return "AArch64ISD::FMIN";
 795   case AArch64ISD::FMAX:              return "AArch64ISD::FMAX";
 796   case AArch64ISD::DUP:               return "AArch64ISD::DUP";
 797   case AArch64ISD::DUPLANE8:          return "AArch64ISD::DUPLANE8";
 798   case AArch64ISD::DUPLANE16:         return "AArch64ISD::DUPLANE16";
 799   case AArch64ISD::DUPLANE32:         return "AArch64ISD::DUPLANE32";
 800   case AArch64ISD::DUPLANE64:         return "AArch64ISD::DUPLANE64";
 801   case AArch64ISD::MOVI:              return "AArch64ISD::MOVI";
 802   case AArch64ISD::MOVIshift:         return "AArch64ISD::MOVIshift";
 803   case AArch64ISD::MOVIedit:          return "AArch64ISD::MOVIedit";
 804   case AArch64ISD::MOVImsl:           return "AArch64ISD::MOVImsl";
 805   case AArch64ISD::FMOV:              return "AArch64ISD::FMOV";
 806   case AArch64ISD::MVNIshift:         return "AArch64ISD::MVNIshift";
 807   case AArch64ISD::MVNImsl:           return "AArch64ISD::MVNImsl";
 808   case AArch64ISD::BICi:              return "AArch64ISD::BICi";
 809   case AArch64ISD::ORRi:              return "AArch64ISD::ORRi";
 810   case AArch64ISD::BSL:               return "AArch64ISD::BSL";
 811   case AArch64ISD::NEG:               return "AArch64ISD::NEG";
 812   case AArch64ISD::EXTR:              return "AArch64ISD::EXTR";
 813   case AArch64ISD::ZIP1:              return "AArch64ISD::ZIP1";
 814   case AArch64ISD::ZIP2:              return "AArch64ISD::ZIP2";
 815   case AArch64ISD::UZP1:              return "AArch64ISD::UZP1";
 816   case AArch64ISD::UZP2:              return "AArch64ISD::UZP2";
 817   case AArch64ISD::TRN1:              return "AArch64ISD::TRN1";
 818   case AArch64ISD::TRN2:              return "AArch64ISD::TRN2";
 819   case AArch64ISD::REV16:             return "AArch64ISD::REV16";
 820   case AArch64ISD::REV32:             return "AArch64ISD::REV32";
 821   case AArch64ISD::REV64:             return "AArch64ISD::REV64";
 822   case AArch64ISD::EXT:               return "AArch64ISD::EXT";
 823   case AArch64ISD::VSHL:              return "AArch64ISD::VSHL";
 824   case AArch64ISD::VLSHR:             return "AArch64ISD::VLSHR";
 825   case AArch64ISD::VASHR:             return "AArch64ISD::VASHR";
 826   case AArch64ISD::CMEQ:              return "AArch64ISD::CMEQ";
 827   case AArch64ISD::CMGE:              return "AArch64ISD::CMGE";
 828   case AArch64ISD::CMGT:              return "AArch64ISD::CMGT";
 829   case AArch64ISD::CMHI:              return "AArch64ISD::CMHI";
 830   case AArch64ISD::CMHS:              return "AArch64ISD::CMHS";
 831   case AArch64ISD::FCMEQ:             return "AArch64ISD::FCMEQ";
 832   case AArch64ISD::FCMGE:             return "AArch64ISD::FCMGE";
 833   case AArch64ISD::FCMGT:             return "AArch64ISD::FCMGT";
 834   case AArch64ISD::CMEQz:             return "AArch64ISD::CMEQz";
 835   case AArch64ISD::CMGEz:             return "AArch64ISD::CMGEz";
 836   case AArch64ISD::CMGTz:             return "AArch64ISD::CMGTz";
 837   case AArch64ISD::CMLEz:             return "AArch64ISD::CMLEz";
 838   case AArch64ISD::CMLTz:             return "AArch64ISD::CMLTz";
 839   case AArch64ISD::FCMEQz:            return "AArch64ISD::FCMEQz";
 840   case AArch64ISD::FCMGEz:            return "AArch64ISD::FCMGEz";
 841   case AArch64ISD::FCMGTz:            return "AArch64ISD::FCMGTz";
 842   case AArch64ISD::FCMLEz:            return "AArch64ISD::FCMLEz";
 843   case AArch64ISD::FCMLTz:            return "AArch64ISD::FCMLTz";
 844   case AArch64ISD::SADDV:             return "AArch64ISD::SADDV";
 845   case AArch64ISD::UADDV:             return "AArch64ISD::UADDV";
 846   case AArch64ISD::SMINV:             return "AArch64ISD::SMINV";
 847   case AArch64ISD::UMINV:             return "AArch64ISD::UMINV";
 848   case AArch64ISD::SMAXV:             return "AArch64ISD::SMAXV";
 849   case AArch64ISD::UMAXV:             return "AArch64ISD::UMAXV";
 850   case AArch64ISD::NOT:               return "AArch64ISD::NOT";
 851   case AArch64ISD::BIT:               return "AArch64ISD::BIT";
 852   case AArch64ISD::CBZ:               return "AArch64ISD::CBZ";
 853   case AArch64ISD::CBNZ:              return "AArch64ISD::CBNZ";
 854   case AArch64ISD::TBZ:               return "AArch64ISD::TBZ";
 855   case AArch64ISD::TBNZ:              return "AArch64ISD::TBNZ";
 856   case AArch64ISD::TC_RETURN:         return "AArch64ISD::TC_RETURN";
 857   case AArch64ISD::SITOF:             return "AArch64ISD::SITOF";
 858   case AArch64ISD::UITOF:             return "AArch64ISD::UITOF";
 859   case AArch64ISD::NVCAST:            return "AArch64ISD::NVCAST";
 860   case AArch64ISD::SQSHL_I:           return "AArch64ISD::SQSHL_I";
 861   case AArch64ISD::UQSHL_I:           return "AArch64ISD::UQSHL_I";
 862   case AArch64ISD::SRSHR_I:           return "AArch64ISD::SRSHR_I";
 863   case AArch64ISD::URSHR_I:           return "AArch64ISD::URSHR_I";
 864   case AArch64ISD::SQSHLU_I:          return "AArch64ISD::SQSHLU_I";
 865   case AArch64ISD::WrapperLarge:      return "AArch64ISD::WrapperLarge";
 866   case AArch64ISD::LD2post:           return "AArch64ISD::LD2post";
 867   case AArch64ISD::LD3post:           return "AArch64ISD::LD3post";
 868   case AArch64ISD::LD4post:           return "AArch64ISD::LD4post";
 869   case AArch64ISD::ST2post:           return "AArch64ISD::ST2post";
 870   case AArch64ISD::ST3post:           return "AArch64ISD::ST3post";
 871   case AArch64ISD::ST4post:           return "AArch64ISD::ST4post";
 872   case AArch64ISD::LD1x2post:         return "AArch64ISD::LD1x2post";
 873   case AArch64ISD::LD1x3post:         return "AArch64ISD::LD1x3post";
 874   case AArch64ISD::LD1x4post:         return "AArch64ISD::LD1x4post";
 875   case AArch64ISD::ST1x2post:         return "AArch64ISD::ST1x2post";
 876   case AArch64ISD::ST1x3post:         return "AArch64ISD::ST1x3post";
 877   case AArch64ISD::ST1x4post:         return "AArch64ISD::ST1x4post";
 878   case AArch64ISD::LD1DUPpost:        return "AArch64ISD::LD1DUPpost";
 879   case AArch64ISD::LD2DUPpost:        return "AArch64ISD::LD2DUPpost";
 880   case AArch64ISD::LD3DUPpost:        return "AArch64ISD::LD3DUPpost";
 881   case AArch64ISD::LD4DUPpost:        return "AArch64ISD::LD4DUPpost";
 882   case AArch64ISD::LD1LANEpost:       return "AArch64ISD::LD1LANEpost";
 883   case AArch64ISD::LD2LANEpost:       return "AArch64ISD::LD2LANEpost";
 884   case AArch64ISD::LD3LANEpost:       return "AArch64ISD::LD3LANEpost";
 885   case AArch64ISD::LD4LANEpost:       return "AArch64ISD::LD4LANEpost";
 886   case AArch64ISD::ST2LANEpost:       return "AArch64ISD::ST2LANEpost";
 887   case AArch64ISD::ST3LANEpost:       return "AArch64ISD::ST3LANEpost";
 888   case AArch64ISD::ST4LANEpost:       return "AArch64ISD::ST4LANEpost";
 889   case AArch64ISD::SMULL:             return "AArch64ISD::SMULL";
 890   case AArch64ISD::UMULL:             return "AArch64ISD::UMULL";
 891   }
 892 }
 893
 894 MachineBasicBlock *
 895 AArch64TargetLowering::EmitF128CSEL(MachineInstr *MI,
 896                                     MachineBasicBlock *MBB) const {
 897   // We materialise the F128CSEL pseudo-instruction as some control flow and a
 898   // phi node:
 899
 900   // OrigBB:
 901   //     [... previous instrs leading to comparison ...]
 902   //     b.ne TrueBB
 903   //     b EndBB
 904   // TrueBB:
 905   //     ; Fallthrough
 906   // EndBB:
 907   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
 908
 909   MachineFunction *MF = MBB->getParent();
 910   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
 911   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
 912   DebugLoc DL = MI->getDebugLoc();
 913   MachineFunction::iterator It = MBB;
 914   ++It;
 915
 916   unsigned DestReg = MI->getOperand(0).getReg();
 917   unsigned IfTrueReg = MI->getOperand(1).getReg();
 918   unsigned IfFalseReg = MI->getOperand(2).getReg();
 919   unsigned CondCode = MI->getOperand(3).getImm();
 920   bool NZCVKilled = MI->getOperand(4).isKill();
 921
 922   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
 923   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
 924   MF->insert(It, TrueBB);
 925   MF->insert(It, EndBB);
 926
 927   // Transfer rest of current basic-block to EndBB
 928   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
 929                 MBB->end());
 930   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
 931
 932   BuildMI(MBB, DL, TII->get(AArch64::Bcc)).addImm(CondCode).addMBB(TrueBB);
 933   BuildMI(MBB, DL, TII->get(AArch64::B)).addMBB(EndBB);
 934   MBB->addSuccessor(TrueBB);
 935   MBB->addSuccessor(EndBB);
 936
 937   // TrueBB falls through to the end.
 938   TrueBB->addSuccessor(EndBB);
 939
 940   if (!NZCVKilled) {
 941     TrueBB->addLiveIn(AArch64::NZCV);
 942     EndBB->addLiveIn(AArch64::NZCV);
 943   }
 944
 945   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(AArch64::PHI), DestReg)
 946       .addReg(IfTrueReg)
 947       .addMBB(TrueBB)
 948       .addReg(IfFalseReg)
 949       .addMBB(MBB);
 950
 951   MI->eraseFromParent();
 952   return EndBB;
 953 }
 954
 955 MachineBasicBlock *
 956 AArch64TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 957                                                  MachineBasicBlock *BB) const {
 958   switch (MI->getOpcode()) {
 959   default:
 960 #ifndef NDEBUG
 961     MI->dump();
 962 #endif
 963     llvm_unreachable("Unexpected instruction for custom inserter!");
 964
 965   case AArch64::F128CSEL:
 966     return EmitF128CSEL(MI, BB);
 967
 968   case TargetOpcode::STACKMAP:
 969   case TargetOpcode::PATCHPOINT:
 970     return emitPatchPoint(MI, BB);
 971   }
 972 }
 973
 974 //===----------------------------------------------------------------------===//
 975 // AArch64 Lowering private implementation.
 976 //===----------------------------------------------------------------------===//
 977
 978 //===----------------------------------------------------------------------===//
 979 // Lowering Code
 980 //===----------------------------------------------------------------------===//
 981
 982 /// changeIntCCToAArch64CC - Convert a DAG integer condition code to an AArch64
 983 /// CC
 984 static AArch64CC::CondCode changeIntCCToAArch64CC(ISD::CondCode CC) {
 985   switch (CC) {
 986   default:
 987     llvm_unreachable("Unknown condition code!");
 988   case ISD::SETNE:
 989     return AArch64CC::NE;
 990   case ISD::SETEQ:
 991     return AArch64CC::EQ;
 992   case ISD::SETGT:
 993     return AArch64CC::GT;
 994   case ISD::SETGE:
 995     return AArch64CC::GE;
 996   case ISD::SETLT:
 997     return AArch64CC::LT;
 998   case ISD::SETLE:
 999     return AArch64CC::LE;
1000   case ISD::SETUGT:
1001     return AArch64CC::HI;
1002   case ISD::SETUGE:
1003     return AArch64CC::HS;
1004   case ISD::SETULT:
1005     return AArch64CC::LO;
1006   case ISD::SETULE:
1007     return AArch64CC::LS;
1008   }
1009 }
1010
1011 /// changeFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64 CC.
1012 static void changeFPCCToAArch64CC(ISD::CondCode CC,
1013                                   AArch64CC::CondCode &CondCode,
1014                                   AArch64CC::CondCode &CondCode2) {
1015   CondCode2 = AArch64CC::AL;
1016   switch (CC) {
1017   default:
1018     llvm_unreachable("Unknown FP condition!");
1019   case ISD::SETEQ:
1020   case ISD::SETOEQ:
1021     CondCode = AArch64CC::EQ;
1022     break;
1023   case ISD::SETGT:
1024   case ISD::SETOGT:
1025     CondCode = AArch64CC::GT;
1026     break;
1027   case ISD::SETGE:
1028   case ISD::SETOGE:
1029     CondCode = AArch64CC::GE;
1030     break;
1031   case ISD::SETOLT:
1032     CondCode = AArch64CC::MI;
1033     break;
1034   case ISD::SETOLE:
1035     CondCode = AArch64CC::LS;
1036     break;
1037   case ISD::SETONE:
1038     CondCode = AArch64CC::MI;
1039     CondCode2 = AArch64CC::GT;
1040     break;
1041   case ISD::SETO:
1042     CondCode = AArch64CC::VC;
1043     break;
1044   case ISD::SETUO:
1045     CondCode = AArch64CC::VS;
1046     break;
1047   case ISD::SETUEQ:
1048     CondCode = AArch64CC::EQ;
1049     CondCode2 = AArch64CC::VS;
1050     break;
1051   case ISD::SETUGT:
1052     CondCode = AArch64CC::HI;
1053     break;
1054   case ISD::SETUGE:
1055     CondCode = AArch64CC::PL;
1056     break;
1057   case ISD::SETLT:
1058   case ISD::SETULT:
1059     CondCode = AArch64CC::LT;
1060     break;
1061   case ISD::SETLE:
1062   case ISD::SETULE:
1063     CondCode = AArch64CC::LE;
1064     break;
1065   case ISD::SETNE:
1066   case ISD::SETUNE:
1067     CondCode = AArch64CC::NE;
1068     break;
1069   }
1070 }
1071
1072 /// changeVectorFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64
1073 /// CC usable with the vector instructions. Fewer operations are available
1074 /// without a real NZCV register, so we have to use less efficient combinations
1075 /// to get the same effect.
1076 static void changeVectorFPCCToAArch64CC(ISD::CondCode CC,
1077                                         AArch64CC::CondCode &CondCode,
1078                                         AArch64CC::CondCode &CondCode2,
1079                                         bool &Invert) {
1080   Invert = false;
1081   switch (CC) {
1082   default:
1083     // Mostly the scalar mappings work fine.
1084     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
1085     break;
1086   case ISD::SETUO:
1087     Invert = true; // Fallthrough
1088   case ISD::SETO:
1089     CondCode = AArch64CC::MI;
1090     CondCode2 = AArch64CC::GE;
1091     break;
1092   case ISD::SETUEQ:
1093   case ISD::SETULT:
1094   case ISD::SETULE:
1095   case ISD::SETUGT:
1096   case ISD::SETUGE:
1097     // All of the compare-mask comparisons are ordered, but we can switch
1098     // between the two by a double inversion. E.g. ULE == !OGT.
1099     Invert = true;
1100     changeFPCCToAArch64CC(getSetCCInverse(CC, false), CondCode, CondCode2);
1101     break;
1102   }
1103 }
1104
1105 static bool isLegalArithImmed(uint64_t C) {
1106   // Matches AArch64DAGToDAGISel::SelectArithImmed().
1107   return (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
1108 }
1109
1110 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1111                               SDLoc dl, SelectionDAG &DAG) {
1112   EVT VT = LHS.getValueType();
1113
1114   if (VT.isFloatingPoint())
1115     return DAG.getNode(AArch64ISD::FCMP, dl, VT, LHS, RHS);
1116
1117   // The CMP instruction is just an alias for SUBS, and representing it as
1118   // SUBS means that it's possible to get CSE with subtract operations.
1119   // A later phase can perform the optimization of setting the destination
1120   // register to WZR/XZR if it ends up being unused.
1121   unsigned Opcode = AArch64ISD::SUBS;
1122
1123   if (RHS.getOpcode() == ISD::SUB && isa<ConstantSDNode>(RHS.getOperand(0)) &&
1124       cast<ConstantSDNode>(RHS.getOperand(0))->getZExtValue() == 0 &&
1125       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1126     // We'd like to combine a (CMP op1, (sub 0, op2) into a CMN instruction on
1127     // the grounds that "op1 - (-op2) == op1 + op2". However, the C and V flags
1128     // can be set differently by this operation. It comes down to whether
1129     // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
1130     // everything is fine. If not then the optimization is wrong. Thus general
1131     // comparisons are only valid if op2 != 0.
1132
1133     // So, finally, the only LLVM-native comparisons that don't mention C and V
1134     // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
1135     // the absence of information about op2.
1136     Opcode = AArch64ISD::ADDS;
1137     RHS = RHS.getOperand(1);
1138   } else if (LHS.getOpcode() == ISD::AND && isa<ConstantSDNode>(RHS) &&
1139              cast<ConstantSDNode>(RHS)->getZExtValue() == 0 &&
1140              !isUnsignedIntSetCC(CC)) {
1141     // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
1142     // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
1143     // of the signed comparisons.
1144     Opcode = AArch64ISD::ANDS;
1145     RHS = LHS.getOperand(1);
1146     LHS = LHS.getOperand(0);
1147   }
1148
1149   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT::i32), LHS, RHS)
1150       .getValue(1);
1151 }
1152
1153 static SDValue getAArch64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1154                              SDValue &AArch64cc, SelectionDAG &DAG, SDLoc dl) {
1155   SDValue Cmp;
1156   AArch64CC::CondCode AArch64CC;
1157   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1158     EVT VT = RHS.getValueType();
1159     uint64_t C = RHSC->getZExtValue();
1160     if (!isLegalArithImmed(C)) {
1161       // Constant does not fit, try adjusting it by one?
1162       switch (CC) {
1163       default:
1164         break;
1165       case ISD::SETLT:
1166       case ISD::SETGE:
1167         if ((VT == MVT::i32 && C != 0x80000000 &&
1168              isLegalArithImmed((uint32_t)(C - 1))) ||
1169             (VT == MVT::i64 && C != 0x80000000ULL &&
1170              isLegalArithImmed(C - 1ULL))) {
1171           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1172           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1173           RHS = DAG.getConstant(C, VT);
1174         }
1175         break;
1176       case ISD::SETULT:
1177       case ISD::SETUGE:
1178         if ((VT == MVT::i32 && C != 0 &&
1179              isLegalArithImmed((uint32_t)(C - 1))) ||
1180             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
1181           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1182           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1183           RHS = DAG.getConstant(C, VT);
1184         }
1185         break;
1186       case ISD::SETLE:
1187       case ISD::SETGT:
1188         if ((VT == MVT::i32 && C != INT32_MAX &&
1189              isLegalArithImmed((uint32_t)(C + 1))) ||
1190             (VT == MVT::i64 && C != INT64_MAX &&
1191              isLegalArithImmed(C + 1ULL))) {
1192           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1193           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1194           RHS = DAG.getConstant(C, VT);
1195         }
1196         break;
1197       case ISD::SETULE:
1198       case ISD::SETUGT:
1199         if ((VT == MVT::i32 && C != UINT32_MAX &&
1200              isLegalArithImmed((uint32_t)(C + 1))) ||
1201             (VT == MVT::i64 && C != UINT64_MAX &&
1202              isLegalArithImmed(C + 1ULL))) {
1203           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1204           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1205           RHS = DAG.getConstant(C, VT);
1206         }
1207         break;
1208       }
1209     }
1210   }
1211   // The imm operand of ADDS is an unsigned immediate, in the range 0 to 4095.
1212   // For the i8 operand, the largest immediate is 255, so this can be easily
1213   // encoded in the compare instruction. For the i16 operand, however, the
1214   // largest immediate cannot be encoded in the compare.
1215   // Therefore, use a sign extending load and cmn to avoid materializing the -1
1216   // constant. For example,
1217   // movz w1, #65535
1218   // ldrh w0, [x0, #0]
1219   // cmp w0, w1
1220   // >
1221   // ldrsh w0, [x0, #0]
1222   // cmn w0, #1
1223   // Fundamental, we're relying on the property that (zext LHS) == (zext RHS)
1224   // if and only if (sext LHS) == (sext RHS). The checks are in place to ensure
1225   // both the LHS and RHS are truely zero extended and to make sure the
1226   // transformation is profitable.
1227   if ((CC == ISD::SETEQ || CC == ISD::SETNE) && isa<ConstantSDNode>(RHS)) {
1228     if ((cast<ConstantSDNode>(RHS)->getZExtValue() >> 16 == 0) &&
1229         isa<LoadSDNode>(LHS)) {
1230       if (cast<LoadSDNode>(LHS)->getExtensionType() == ISD::ZEXTLOAD &&
1231           cast<LoadSDNode>(LHS)->getMemoryVT() == MVT::i16 &&
1232           LHS.getNode()->hasNUsesOfValue(1, 0)) {
1233         int16_t ValueofRHS = cast<ConstantSDNode>(RHS)->getZExtValue();
1234         if (ValueofRHS < 0 && isLegalArithImmed(-ValueofRHS)) {
1235           SDValue SExt =
1236               DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, LHS.getValueType(), LHS,
1237                           DAG.getValueType(MVT::i16));
1238           Cmp = emitComparison(SExt,
1239                                DAG.getConstant(ValueofRHS, RHS.getValueType()),
1240                                CC, dl, DAG);
1241           AArch64CC = changeIntCCToAArch64CC(CC);
1242           AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1243           return Cmp;
1244         }
1245       }
1246     }
1247   }
1248   Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
1249   AArch64CC = changeIntCCToAArch64CC(CC);
1250   AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1251   return Cmp;
1252 }
1253
1254 static std::pair<SDValue, SDValue>
1255 getAArch64XALUOOp(AArch64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
1256   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
1257          "Unsupported value type");
1258   SDValue Value, Overflow;
1259   SDLoc DL(Op);
1260   SDValue LHS = Op.getOperand(0);
1261   SDValue RHS = Op.getOperand(1);
1262   unsigned Opc = 0;
1263   switch (Op.getOpcode()) {
1264   default:
1265     llvm_unreachable("Unknown overflow instruction!");
1266   case ISD::SADDO:
1267     Opc = AArch64ISD::ADDS;
1268     CC = AArch64CC::VS;
1269     break;
1270   case ISD::UADDO:
1271     Opc = AArch64ISD::ADDS;
1272     CC = AArch64CC::HS;
1273     break;
1274   case ISD::SSUBO:
1275     Opc = AArch64ISD::SUBS;
1276     CC = AArch64CC::VS;
1277     break;
1278   case ISD::USUBO:
1279     Opc = AArch64ISD::SUBS;
1280     CC = AArch64CC::LO;
1281     break;
1282   // Multiply needs a little bit extra work.
1283   case ISD::SMULO:
1284   case ISD::UMULO: {
1285     CC = AArch64CC::NE;
1286     bool IsSigned = Op.getOpcode() == ISD::SMULO;
1287     if (Op.getValueType() == MVT::i32) {
1288       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1289       // For a 32 bit multiply with overflow check we want the instruction
1290       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
1291       // need to generate the following pattern:
1292       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
1293       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
1294       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
1295       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1296       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
1297                                 DAG.getConstant(0, MVT::i64));
1298       // On AArch64 the upper 32 bits are always zero extended for a 32 bit
1299       // operation. We need to clear out the upper 32 bits, because we used a
1300       // widening multiply that wrote all 64 bits. In the end this should be a
1301       // noop.
1302       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
1303       if (IsSigned) {
1304         // The signed overflow check requires more than just a simple check for
1305         // any bit set in the upper 32 bits of the result. These bits could be
1306         // just the sign bits of a negative number. To perform the overflow
1307         // check we have to arithmetic shift right the 32nd bit of the result by
1308         // 31 bits. Then we compare the result to the upper 32 bits.
1309         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
1310                                         DAG.getConstant(32, MVT::i64));
1311         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
1312         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
1313                                         DAG.getConstant(31, MVT::i64));
1314         // It is important that LowerBits is last, otherwise the arithmetic
1315         // shift will not be folded into the compare (SUBS).
1316         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
1317         Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1318                        .getValue(1);
1319       } else {
1320         // The overflow check for unsigned multiply is easy. We only need to
1321         // check if any of the upper 32 bits are set. This can be done with a
1322         // CMP (shifted register). For that we need to generate the following
1323         // pattern:
1324         // (i64 AArch64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
1325         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
1326                                         DAG.getConstant(32, MVT::i64));
1327         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1328         Overflow =
1329             DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1330                         UpperBits).getValue(1);
1331       }
1332       break;
1333     }
1334     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
1335     // For the 64 bit multiply
1336     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1337     if (IsSigned) {
1338       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
1339       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
1340                                       DAG.getConstant(63, MVT::i64));
1341       // It is important that LowerBits is last, otherwise the arithmetic
1342       // shift will not be folded into the compare (SUBS).
1343       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1344       Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1345                      .getValue(1);
1346     } else {
1347       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
1348       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1349       Overflow =
1350           DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1351                       UpperBits).getValue(1);
1352     }
1353     break;
1354   }
1355   } // switch (...)
1356
1357   if (Opc) {
1358     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
1359
1360     // Emit the AArch64 operation with overflow check.
1361     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
1362     Overflow = Value.getValue(1);
1363   }
1364   return std::make_pair(Value, Overflow);
1365 }
1366
1367 SDValue AArch64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
1368                                              RTLIB::Libcall Call) const {
1369   SmallVector<SDValue, 2> Ops(Op->op_begin(), Op->op_end());
1370   return makeLibCall(DAG, Call, MVT::f128, &Ops[0], Ops.size(), false,
1371                      SDLoc(Op)).first;
1372 }
1373
1374 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
1375   SDValue Sel = Op.getOperand(0);
1376   SDValue Other = Op.getOperand(1);
1377
1378   // If neither operand is a SELECT_CC, give up.
1379   if (Sel.getOpcode() != ISD::SELECT_CC)
1380     std::swap(Sel, Other);
1381   if (Sel.getOpcode() != ISD::SELECT_CC)
1382     return Op;
1383
1384   // The folding we want to perform is:
1385   // (xor x, (select_cc a, b, cc, 0, -1) )
1386   //   -->
1387   // (csel x, (xor x, -1), cc ...)
1388   //
1389   // The latter will get matched to a CSINV instruction.
1390
1391   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
1392   SDValue LHS = Sel.getOperand(0);
1393   SDValue RHS = Sel.getOperand(1);
1394   SDValue TVal = Sel.getOperand(2);
1395   SDValue FVal = Sel.getOperand(3);
1396   SDLoc dl(Sel);
1397
1398   // FIXME: This could be generalized to non-integer comparisons.
1399   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
1400     return Op;
1401
1402   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
1403   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
1404
1405   // The the values aren't constants, this isn't the pattern we're looking for.
1406   if (!CFVal || !CTVal)
1407     return Op;
1408
1409   // We can commute the SELECT_CC by inverting the condition.  This
1410   // might be needed to make this fit into a CSINV pattern.
1411   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
1412     std::swap(TVal, FVal);
1413     std::swap(CTVal, CFVal);
1414     CC = ISD::getSetCCInverse(CC, true);
1415   }
1416
1417   // If the constants line up, perform the transform!
1418   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
1419     SDValue CCVal;
1420     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
1421
1422     FVal = Other;
1423     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
1424                        DAG.getConstant(-1ULL, Other.getValueType()));
1425
1426     return DAG.getNode(AArch64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
1427                        CCVal, Cmp);
1428   }
1429
1430   return Op;
1431 }
1432
1433 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
1434   EVT VT = Op.getValueType();
1435
1436   // Let legalize expand this if it isn't a legal type yet.
1437   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
1438     return SDValue();
1439
1440   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
1441
1442   unsigned Opc;
1443   bool ExtraOp = false;
1444   switch (Op.getOpcode()) {
1445   default:
1446     llvm_unreachable("Invalid code");
1447   case ISD::ADDC:
1448     Opc = AArch64ISD::ADDS;
1449     break;
1450   case ISD::SUBC:
1451     Opc = AArch64ISD::SUBS;
1452     break;
1453   case ISD::ADDE:
1454     Opc = AArch64ISD::ADCS;
1455     ExtraOp = true;
1456     break;
1457   case ISD::SUBE:
1458     Opc = AArch64ISD::SBCS;
1459     ExtraOp = true;
1460     break;
1461   }
1462
1463   if (!ExtraOp)
1464     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
1465   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
1466                      Op.getOperand(2));
1467 }
1468
1469 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
1470   // Let legalize expand this if it isn't a legal type yet.
1471   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
1472     return SDValue();
1473
1474   AArch64CC::CondCode CC;
1475   // The actual operation that sets the overflow or carry flag.
1476   SDValue Value, Overflow;
1477   std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Op, DAG);
1478
1479   // We use 0 and 1 as false and true values.
1480   SDValue TVal = DAG.getConstant(1, MVT::i32);
1481   SDValue FVal = DAG.getConstant(0, MVT::i32);
1482
1483   // We use an inverted condition, because the conditional select is inverted
1484   // too. This will allow it to be selected to a single instruction:
1485   // CSINC Wd, WZR, WZR, invert(cond).
1486   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), MVT::i32);
1487   Overflow = DAG.getNode(AArch64ISD::CSEL, SDLoc(Op), MVT::i32, FVal, TVal,
1488                          CCVal, Overflow);
1489
1490   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
1491   return DAG.getNode(ISD::MERGE_VALUES, SDLoc(Op), VTs, Value, Overflow);
1492 }
1493
1494 // Prefetch operands are:
1495 // 1: Address to prefetch
1496 // 2: bool isWrite
1497 // 3: int locality (0 = no locality ... 3 = extreme locality)
1498 // 4: bool isDataCache
1499 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
1500   SDLoc DL(Op);
1501   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1502   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
1503   unsigned IsData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1504
1505   bool IsStream = !Locality;
1506   // When the locality number is set
1507   if (Locality) {
1508     // The front-end should have filtered out the out-of-range values
1509     assert(Locality <= 3 && "Prefetch locality out-of-range");
1510     // The locality degree is the opposite of the cache speed.
1511     // Put the number the other way around.
1512     // The encoding starts at 0 for level 1
1513     Locality = 3 - Locality;
1514   }
1515
1516   // built the mask value encoding the expected behavior.
1517   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
1518                    (!IsData << 3) |     // IsDataCache bit
1519                    (Locality << 1) |    // Cache level bits
1520                    (unsigned)IsStream;  // Stream bit
1521   return DAG.getNode(AArch64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
1522                      DAG.getConstant(PrfOp, MVT::i32), Op.getOperand(1));
1523 }
1524
1525 SDValue AArch64TargetLowering::LowerFP_EXTEND(SDValue Op,
1526                                               SelectionDAG &DAG) const {
1527   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
1528
1529   RTLIB::Libcall LC;
1530   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
1531
1532   return LowerF128Call(Op, DAG, LC);
1533 }
1534
1535 SDValue AArch64TargetLowering::LowerFP_ROUND(SDValue Op,
1536                                              SelectionDAG &DAG) const {
1537   if (Op.getOperand(0).getValueType() != MVT::f128) {
1538     // It's legal except when f128 is involved
1539     return Op;
1540   }
1541
1542   RTLIB::Libcall LC;
1543   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
1544
1545   // FP_ROUND node has a second operand indicating whether it is known to be
1546   // precise. That doesn't take part in the LibCall so we can't directly use
1547   // LowerF128Call.
1548   SDValue SrcVal = Op.getOperand(0);
1549   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
1550                      /*isSigned*/ false, SDLoc(Op)).first;
1551 }
1552
1553 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1554   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1555   // Any additional optimization in this function should be recorded
1556   // in the cost tables.
1557   EVT InVT = Op.getOperand(0).getValueType();
1558   EVT VT = Op.getValueType();
1559
1560   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1561     SDLoc dl(Op);
1562     SDValue Cv =
1563         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
1564                     Op.getOperand(0));
1565     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
1566   }
1567
1568   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1569     SDLoc dl(Op);
1570     MVT ExtVT =
1571         MVT::getVectorVT(MVT::getFloatingPointVT(VT.getScalarSizeInBits()),
1572                          VT.getVectorNumElements());
1573     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, ExtVT, Op.getOperand(0));
1574     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
1575   }
1576
1577   // Type changing conversions are illegal.
1578   return Op;
1579 }
1580
1581 SDValue AArch64TargetLowering::LowerFP_TO_INT(SDValue Op,
1582                                               SelectionDAG &DAG) const {
1583   if (Op.getOperand(0).getValueType().isVector())
1584     return LowerVectorFP_TO_INT(Op, DAG);
1585
1586   // f16 conversions are promoted to f32.
1587   if (Op.getOperand(0).getValueType() == MVT::f16) {
1588     SDLoc dl(Op);
1589     return DAG.getNode(
1590         Op.getOpcode(), dl, Op.getValueType(),
1591         DAG.getNode(ISD::FP_EXTEND, dl, MVT::f32, Op.getOperand(0)));
1592   }
1593
1594   if (Op.getOperand(0).getValueType() != MVT::f128) {
1595     // It's legal except when f128 is involved
1596     return Op;
1597   }
1598
1599   RTLIB::Libcall LC;
1600   if (Op.getOpcode() == ISD::FP_TO_SINT)
1601     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
1602   else
1603     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
1604
1605   SmallVector<SDValue, 2> Ops(Op->op_begin(), Op->op_end());
1606   return makeLibCall(DAG, LC, Op.getValueType(), &Ops[0], Ops.size(), false,
1607                      SDLoc(Op)).first;
1608 }
1609
1610 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1611   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1612   // Any additional optimization in this function should be recorded
1613   // in the cost tables.
1614   EVT VT = Op.getValueType();
1615   SDLoc dl(Op);
1616   SDValue In = Op.getOperand(0);
1617   EVT InVT = In.getValueType();
1618
1619   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1620     MVT CastVT =
1621         MVT::getVectorVT(MVT::getFloatingPointVT(InVT.getScalarSizeInBits()),
1622                          InVT.getVectorNumElements());
1623     In = DAG.getNode(Op.getOpcode(), dl, CastVT, In);
1624     return DAG.getNode(ISD::FP_ROUND, dl, VT, In, DAG.getIntPtrConstant(0));
1625   }
1626
1627   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1628     unsigned CastOpc =
1629         Op.getOpcode() == ISD::SINT_TO_FP ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1630     EVT CastVT = VT.changeVectorElementTypeToInteger();
1631     In = DAG.getNode(CastOpc, dl, CastVT, In);
1632     return DAG.getNode(Op.getOpcode(), dl, VT, In);
1633   }
1634
1635   return Op;
1636 }
1637
1638 SDValue AArch64TargetLowering::LowerINT_TO_FP(SDValue Op,
1639                                             SelectionDAG &DAG) const {
1640   if (Op.getValueType().isVector())
1641     return LowerVectorINT_TO_FP(Op, DAG);
1642
1643   // f16 conversions are promoted to f32.
1644   if (Op.getValueType() == MVT::f16) {
1645     SDLoc dl(Op);
1646     return DAG.getNode(
1647         ISD::FP_ROUND, dl, MVT::f16,
1648         DAG.getNode(Op.getOpcode(), dl, MVT::f32, Op.getOperand(0)),
1649         DAG.getIntPtrConstant(0));
1650   }
1651
1652   // i128 conversions are libcalls.
1653   if (Op.getOperand(0).getValueType() == MVT::i128)
1654     return SDValue();
1655
1656   // Other conversions are legal, unless it's to the completely software-based
1657   // fp128.
1658   if (Op.getValueType() != MVT::f128)
1659     return Op;
1660
1661   RTLIB::Libcall LC;
1662   if (Op.getOpcode() == ISD::SINT_TO_FP)
1663     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1664   else
1665     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1666
1667   return LowerF128Call(Op, DAG, LC);
1668 }
1669
1670 SDValue AArch64TargetLowering::LowerFSINCOS(SDValue Op,
1671                                             SelectionDAG &DAG) const {
1672   // For iOS, we want to call an alternative entry point: __sincos_stret,
1673   // which returns the values in two S / D registers.
1674   SDLoc dl(Op);
1675   SDValue Arg = Op.getOperand(0);
1676   EVT ArgVT = Arg.getValueType();
1677   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1678
1679   ArgListTy Args;
1680   ArgListEntry Entry;
1681
1682   Entry.Node = Arg;
1683   Entry.Ty = ArgTy;
1684   Entry.isSExt = false;
1685   Entry.isZExt = false;
1686   Args.push_back(Entry);
1687
1688   const char *LibcallName =
1689       (ArgVT == MVT::f64) ? "__sincos_stret" : "__sincosf_stret";
1690   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
1691
1692   StructType *RetTy = StructType::get(ArgTy, ArgTy, nullptr);
1693   TargetLowering::CallLoweringInfo CLI(DAG);
1694   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
1695     .setCallee(CallingConv::Fast, RetTy, Callee, std::move(Args), 0);
1696
1697   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1698   return CallResult.first;
1699 }
1700
1701 static SDValue LowerBITCAST(SDValue Op, SelectionDAG &DAG) {
1702   if (Op.getValueType() != MVT::f16)
1703     return SDValue();
1704
1705   assert(Op.getOperand(0).getValueType() == MVT::i16);
1706   SDLoc DL(Op);
1707
1708   Op = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op.getOperand(0));
1709   Op = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Op);
1710   return SDValue(
1711       DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL, MVT::f16, Op,
1712                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
1713       0);
1714 }
1715
1716 static EVT getExtensionTo64Bits(const EVT &OrigVT) {
1717   if (OrigVT.getSizeInBits() >= 64)
1718     return OrigVT;
1719
1720   assert(OrigVT.isSimple() && "Expecting a simple value type");
1721
1722   MVT::SimpleValueType OrigSimpleTy = OrigVT.getSimpleVT().SimpleTy;
1723   switch (OrigSimpleTy) {
1724   default: llvm_unreachable("Unexpected Vector Type");
1725   case MVT::v2i8:
1726   case MVT::v2i16:
1727      return MVT::v2i32;
1728   case MVT::v4i8:
1729     return  MVT::v4i16;
1730   }
1731 }
1732
1733 static SDValue addRequiredExtensionForVectorMULL(SDValue N, SelectionDAG &DAG,
1734                                                  const EVT &OrigTy,
1735                                                  const EVT &ExtTy,
1736                                                  unsigned ExtOpcode) {
1737   // The vector originally had a size of OrigTy. It was then extended to ExtTy.
1738   // We expect the ExtTy to be 128-bits total. If the OrigTy is less than
1739   // 64-bits we need to insert a new extension so that it will be 64-bits.
1740   assert(ExtTy.is128BitVector() && "Unexpected extension size");
1741   if (OrigTy.getSizeInBits() >= 64)
1742     return N;
1743
1744   // Must extend size to at least 64 bits to be used as an operand for VMULL.
1745   EVT NewVT = getExtensionTo64Bits(OrigTy);
1746
1747   return DAG.getNode(ExtOpcode, SDLoc(N), NewVT, N);
1748 }
1749
1750 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
1751                                    bool isSigned) {
1752   EVT VT = N->getValueType(0);
1753
1754   if (N->getOpcode() != ISD::BUILD_VECTOR)
1755     return false;
1756
1757   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
1758     SDNode *Elt = N->getOperand(i).getNode();
1759     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
1760       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1761       unsigned HalfSize = EltSize / 2;
1762       if (isSigned) {
1763         if (!isIntN(HalfSize, C->getSExtValue()))
1764           return false;
1765       } else {
1766         if (!isUIntN(HalfSize, C->getZExtValue()))
1767           return false;
1768       }
1769       continue;
1770     }
1771     return false;
1772   }
1773
1774   return true;
1775 }
1776
1777 static SDValue skipExtensionForVectorMULL(SDNode *N, SelectionDAG &DAG) {
1778   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
1779     return addRequiredExtensionForVectorMULL(N->getOperand(0), DAG,
1780                                              N->getOperand(0)->getValueType(0),
1781                                              N->getValueType(0),
1782                                              N->getOpcode());
1783
1784   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
1785   EVT VT = N->getValueType(0);
1786   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
1787   unsigned NumElts = VT.getVectorNumElements();
1788   MVT TruncVT = MVT::getIntegerVT(EltSize);
1789   SmallVector<SDValue, 8> Ops;
1790   for (unsigned i = 0; i != NumElts; ++i) {
1791     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
1792     const APInt &CInt = C->getAPIntValue();
1793     // Element types smaller than 32 bits are not legal, so use i32 elements.
1794     // The values are implicitly truncated so sext vs. zext doesn't matter.
1795     Ops.push_back(DAG.getConstant(CInt.zextOrTrunc(32), MVT::i32));
1796   }
1797   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
1798                      MVT::getVectorVT(TruncVT, NumElts), Ops);
1799 }
1800
1801 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
1802   if (N->getOpcode() == ISD::SIGN_EXTEND)
1803     return true;
1804   if (isExtendedBUILD_VECTOR(N, DAG, true))
1805     return true;
1806   return false;
1807 }
1808
1809 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
1810   if (N->getOpcode() == ISD::ZERO_EXTEND)
1811     return true;
1812   if (isExtendedBUILD_VECTOR(N, DAG, false))
1813     return true;
1814   return false;
1815 }
1816
1817 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
1818   unsigned Opcode = N->getOpcode();
1819   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1820     SDNode *N0 = N->getOperand(0).getNode();
1821     SDNode *N1 = N->getOperand(1).getNode();
1822     return N0->hasOneUse() && N1->hasOneUse() &&
1823       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
1824   }
1825   return false;
1826 }
1827
1828 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
1829   unsigned Opcode = N->getOpcode();
1830   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1831     SDNode *N0 = N->getOperand(0).getNode();
1832     SDNode *N1 = N->getOperand(1).getNode();
1833     return N0->hasOneUse() && N1->hasOneUse() &&
1834       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
1835   }
1836   return false;
1837 }
1838
1839 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
1840   // Multiplications are only custom-lowered for 128-bit vectors so that
1841   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
1842   EVT VT = Op.getValueType();
1843   assert(VT.is128BitVector() && VT.isInteger() &&
1844          "unexpected type for custom-lowering ISD::MUL");
1845   SDNode *N0 = Op.getOperand(0).getNode();
1846   SDNode *N1 = Op.getOperand(1).getNode();
1847   unsigned NewOpc = 0;
1848   bool isMLA = false;
1849   bool isN0SExt = isSignExtended(N0, DAG);
1850   bool isN1SExt = isSignExtended(N1, DAG);
1851   if (isN0SExt && isN1SExt)
1852     NewOpc = AArch64ISD::SMULL;
1853   else {
1854     bool isN0ZExt = isZeroExtended(N0, DAG);
1855     bool isN1ZExt = isZeroExtended(N1, DAG);
1856     if (isN0ZExt && isN1ZExt)
1857       NewOpc = AArch64ISD::UMULL;
1858     else if (isN1SExt || isN1ZExt) {
1859       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
1860       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
1861       if (isN1SExt && isAddSubSExt(N0, DAG)) {
1862         NewOpc = AArch64ISD::SMULL;
1863         isMLA = true;
1864       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
1865         NewOpc =  AArch64ISD::UMULL;
1866         isMLA = true;
1867       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
1868         std::swap(N0, N1);
1869         NewOpc =  AArch64ISD::UMULL;
1870         isMLA = true;
1871       }
1872     }
1873
1874     if (!NewOpc) {
1875       if (VT == MVT::v2i64)
1876         // Fall through to expand this.  It is not legal.
1877         return SDValue();
1878       else
1879         // Other vector multiplications are legal.
1880         return Op;
1881     }
1882   }
1883
1884   // Legalize to a S/UMULL instruction
1885   SDLoc DL(Op);
1886   SDValue Op0;
1887   SDValue Op1 = skipExtensionForVectorMULL(N1, DAG);
1888   if (!isMLA) {
1889     Op0 = skipExtensionForVectorMULL(N0, DAG);
1890     assert(Op0.getValueType().is64BitVector() &&
1891            Op1.getValueType().is64BitVector() &&
1892            "unexpected types for extended operands to VMULL");
1893     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
1894   }
1895   // Optimizing (zext A + zext B) * C, to (S/UMULL A, C) + (S/UMULL B, C) during
1896   // isel lowering to take advantage of no-stall back to back s/umul + s/umla.
1897   // This is true for CPUs with accumulate forwarding such as Cortex-A53/A57
1898   SDValue N00 = skipExtensionForVectorMULL(N0->getOperand(0).getNode(), DAG);
1899   SDValue N01 = skipExtensionForVectorMULL(N0->getOperand(1).getNode(), DAG);
1900   EVT Op1VT = Op1.getValueType();
1901   return DAG.getNode(N0->getOpcode(), DL, VT,
1902                      DAG.getNode(NewOpc, DL, VT,
1903                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
1904                      DAG.getNode(NewOpc, DL, VT,
1905                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
1906 }
1907
1908 SDValue AArch64TargetLowering::LowerOperation(SDValue Op,
1909                                               SelectionDAG &DAG) const {
1910   switch (Op.getOpcode()) {
1911   default:
1912     llvm_unreachable("unimplemented operand");
1913     return SDValue();
1914   case ISD::BITCAST:
1915     return LowerBITCAST(Op, DAG);
1916   case ISD::GlobalAddress:
1917     return LowerGlobalAddress(Op, DAG);
1918   case ISD::GlobalTLSAddress:
1919     return LowerGlobalTLSAddress(Op, DAG);
1920   case ISD::SETCC:
1921     return LowerSETCC(Op, DAG);
1922   case ISD::BR_CC:
1923     return LowerBR_CC(Op, DAG);
1924   case ISD::SELECT:
1925     return LowerSELECT(Op, DAG);
1926   case ISD::SELECT_CC:
1927     return LowerSELECT_CC(Op, DAG);
1928   case ISD::JumpTable:
1929     return LowerJumpTable(Op, DAG);
1930   case ISD::ConstantPool:
1931     return LowerConstantPool(Op, DAG);
1932   case ISD::BlockAddress:
1933     return LowerBlockAddress(Op, DAG);
1934   case ISD::VASTART:
1935     return LowerVASTART(Op, DAG);
1936   case ISD::VACOPY:
1937     return LowerVACOPY(Op, DAG);
1938   case ISD::VAARG:
1939     return LowerVAARG(Op, DAG);
1940   case ISD::ADDC:
1941   case ISD::ADDE:
1942   case ISD::SUBC:
1943   case ISD::SUBE:
1944     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
1945   case ISD::SADDO:
1946   case ISD::UADDO:
1947   case ISD::SSUBO:
1948   case ISD::USUBO:
1949   case ISD::SMULO:
1950   case ISD::UMULO:
1951     return LowerXALUO(Op, DAG);
1952   case ISD::FADD:
1953     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
1954   case ISD::FSUB:
1955     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
1956   case ISD::FMUL:
1957     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
1958   case ISD::FDIV:
1959     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
1960   case ISD::FP_ROUND:
1961     return LowerFP_ROUND(Op, DAG);
1962   case ISD::FP_EXTEND:
1963     return LowerFP_EXTEND(Op, DAG);
1964   case ISD::FRAMEADDR:
1965     return LowerFRAMEADDR(Op, DAG);
1966   case ISD::RETURNADDR:
1967     return LowerRETURNADDR(Op, DAG);
1968   case ISD::INSERT_VECTOR_ELT:
1969     return LowerINSERT_VECTOR_ELT(Op, DAG);
1970   case ISD::EXTRACT_VECTOR_ELT:
1971     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
1972   case ISD::BUILD_VECTOR:
1973     return LowerBUILD_VECTOR(Op, DAG);
1974   case ISD::VECTOR_SHUFFLE:
1975     return LowerVECTOR_SHUFFLE(Op, DAG);
1976   case ISD::EXTRACT_SUBVECTOR:
1977     return LowerEXTRACT_SUBVECTOR(Op, DAG);
1978   case ISD::SRA:
1979   case ISD::SRL:
1980   case ISD::SHL:
1981     return LowerVectorSRA_SRL_SHL(Op, DAG);
1982   case ISD::SHL_PARTS:
1983     return LowerShiftLeftParts(Op, DAG);
1984   case ISD::SRL_PARTS:
1985   case ISD::SRA_PARTS:
1986     return LowerShiftRightParts(Op, DAG);
1987   case ISD::CTPOP:
1988     return LowerCTPOP(Op, DAG);
1989   case ISD::FCOPYSIGN:
1990     return LowerFCOPYSIGN(Op, DAG);
1991   case ISD::AND:
1992     return LowerVectorAND(Op, DAG);
1993   case ISD::OR:
1994     return LowerVectorOR(Op, DAG);
1995   case ISD::XOR:
1996     return LowerXOR(Op, DAG);
1997   case ISD::PREFETCH:
1998     return LowerPREFETCH(Op, DAG);
1999   case ISD::SINT_TO_FP:
2000   case ISD::UINT_TO_FP:
2001     return LowerINT_TO_FP(Op, DAG);
2002   case ISD::FP_TO_SINT:
2003   case ISD::FP_TO_UINT:
2004     return LowerFP_TO_INT(Op, DAG);
2005   case ISD::FSINCOS:
2006     return LowerFSINCOS(Op, DAG);
2007   case ISD::MUL:
2008     return LowerMUL(Op, DAG);
2009   }
2010 }
2011
2012 /// getFunctionAlignment - Return the Log2 alignment of this function.
2013 unsigned AArch64TargetLowering::getFunctionAlignment(const Function *F) const {
2014   return 2;
2015 }
2016
2017 //===----------------------------------------------------------------------===//
2018 //                      Calling Convention Implementation
2019 //===----------------------------------------------------------------------===//
2020
2021 #include "AArch64GenCallingConv.inc"
2022
2023 /// Selects the correct CCAssignFn for a given CallingConvention value.
2024 CCAssignFn *AArch64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
2025                                                      bool IsVarArg) const {
2026   switch (CC) {
2027   default:
2028     llvm_unreachable("Unsupported calling convention.");
2029   case CallingConv::WebKit_JS:
2030     return CC_AArch64_WebKit_JS;
2031   case CallingConv::GHC:
2032     return CC_AArch64_GHC;
2033   case CallingConv::C:
2034   case CallingConv::Fast:
2035     if (!Subtarget->isTargetDarwin())
2036       return CC_AArch64_AAPCS;
2037     return IsVarArg ? CC_AArch64_DarwinPCS_VarArg : CC_AArch64_DarwinPCS;
2038   }
2039 }
2040
2041 SDValue AArch64TargetLowering::LowerFormalArguments(
2042     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2043     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2044     SmallVectorImpl<SDValue> &InVals) const {
2045   MachineFunction &MF = DAG.getMachineFunction();
2046   MachineFrameInfo *MFI = MF.getFrameInfo();
2047
2048   // Assign locations to all of the incoming arguments.
2049   SmallVector<CCValAssign, 16> ArgLocs;
2050   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
2051                  *DAG.getContext());
2052
2053   // At this point, Ins[].VT may already be promoted to i32. To correctly
2054   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2055   // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2056   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
2057   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
2058   // LocVT.
2059   unsigned NumArgs = Ins.size();
2060   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
2061   unsigned CurArgIdx = 0;
2062   for (unsigned i = 0; i != NumArgs; ++i) {
2063     MVT ValVT = Ins[i].VT;
2064     if (Ins[i].isOrigArg()) {
2065       std::advance(CurOrigArg, Ins[i].getOrigArgIndex() - CurArgIdx);
2066       CurArgIdx = Ins[i].getOrigArgIndex();
2067
2068       // Get type of the original argument.
2069       EVT ActualVT = getValueType(CurOrigArg->getType(), /*AllowUnknown*/ true);
2070       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
2071       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2072       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2073         ValVT = MVT::i8;
2074       else if (ActualMVT == MVT::i16)
2075         ValVT = MVT::i16;
2076     }
2077     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2078     bool Res =
2079         AssignFn(i, ValVT, ValVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
2080     assert(!Res && "Call operand has unhandled type");
2081     (void)Res;
2082   }
2083   assert(ArgLocs.size() == Ins.size());
2084   SmallVector<SDValue, 16> ArgValues;
2085   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2086     CCValAssign &VA = ArgLocs[i];
2087
2088     if (Ins[i].Flags.isByVal()) {
2089       // Byval is used for HFAs in the PCS, but the system should work in a
2090       // non-compliant manner for larger structs.
2091       EVT PtrTy = getPointerTy();
2092       int Size = Ins[i].Flags.getByValSize();
2093       unsigned NumRegs = (Size + 7) / 8;
2094
2095       // FIXME: This works on big-endian for composite byvals, which are the common
2096       // case. It should also work for fundamental types too.
2097       unsigned FrameIdx =
2098         MFI->CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
2099       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrTy);
2100       InVals.push_back(FrameIdxN);
2101
2102       continue;
2103     }
2104
2105     if (VA.isRegLoc()) {
2106       // Arguments stored in registers.
2107       EVT RegVT = VA.getLocVT();
2108
2109       SDValue ArgValue;
2110       const TargetRegisterClass *RC;
2111
2112       if (RegVT == MVT::i32)
2113         RC = &AArch64::GPR32RegClass;
2114       else if (RegVT == MVT::i64)
2115         RC = &AArch64::GPR64RegClass;
2116       else if (RegVT == MVT::f16)
2117         RC = &AArch64::FPR16RegClass;
2118       else if (RegVT == MVT::f32)
2119         RC = &AArch64::FPR32RegClass;
2120       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
2121         RC = &AArch64::FPR64RegClass;
2122       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
2123         RC = &AArch64::FPR128RegClass;
2124       else
2125         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2126
2127       // Transform the arguments in physical registers into virtual ones.
2128       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2129       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
2130
2131       // If this is an 8, 16 or 32-bit value, it is really passed promoted
2132       // to 64 bits.  Insert an assert[sz]ext to capture this, then
2133       // truncate to the right size.
2134       switch (VA.getLocInfo()) {
2135       default:
2136         llvm_unreachable("Unknown loc info!");
2137       case CCValAssign::Full:
2138         break;
2139       case CCValAssign::BCvt:
2140         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
2141         break;
2142       case CCValAssign::AExt:
2143       case CCValAssign::SExt:
2144       case CCValAssign::ZExt:
2145         // SelectionDAGBuilder will insert appropriate AssertZExt & AssertSExt
2146         // nodes after our lowering.
2147         assert(RegVT == Ins[i].VT && "incorrect register location selected");
2148         break;
2149       }
2150
2151       InVals.push_back(ArgValue);
2152
2153     } else { // VA.isRegLoc()
2154       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
2155       unsigned ArgOffset = VA.getLocMemOffset();
2156       unsigned ArgSize = VA.getValVT().getSizeInBits() / 8;
2157
2158       uint32_t BEAlign = 0;
2159       if (!Subtarget->isLittleEndian() && ArgSize < 8 &&
2160           !Ins[i].Flags.isInConsecutiveRegs())
2161         BEAlign = 8 - ArgSize;
2162
2163       int FI = MFI->CreateFixedObject(ArgSize, ArgOffset + BEAlign, true);
2164
2165       // Create load nodes to retrieve arguments from the stack.
2166       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2167       SDValue ArgValue;
2168
2169       // For NON_EXTLOAD, generic code in getLoad assert(ValVT == MemVT)
2170       ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
2171       MVT MemVT = VA.getValVT();
2172
2173       switch (VA.getLocInfo()) {
2174       default:
2175         break;
2176       case CCValAssign::BCvt:
2177         MemVT = VA.getLocVT();
2178         break;
2179       case CCValAssign::SExt:
2180         ExtType = ISD::SEXTLOAD;
2181         break;
2182       case CCValAssign::ZExt:
2183         ExtType = ISD::ZEXTLOAD;
2184         break;
2185       case CCValAssign::AExt:
2186         ExtType = ISD::EXTLOAD;
2187         break;
2188       }
2189
2190       ArgValue = DAG.getExtLoad(ExtType, DL, VA.getLocVT(), Chain, FIN,
2191                                 MachinePointerInfo::getFixedStack(FI),
2192                                 MemVT, false, false, false, 0);
2193
2194       InVals.push_back(ArgValue);
2195     }
2196   }
2197
2198   // varargs
2199   if (isVarArg) {
2200     if (!Subtarget->isTargetDarwin()) {
2201       // The AAPCS variadic function ABI is identical to the non-variadic
2202       // one. As a result there may be more arguments in registers and we should
2203       // save them for future reference.
2204       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
2205     }
2206
2207     AArch64FunctionInfo *AFI = MF.getInfo<AArch64FunctionInfo>();
2208     // This will point to the next argument passed via stack.
2209     unsigned StackOffset = CCInfo.getNextStackOffset();
2210     // We currently pass all varargs at 8-byte alignment.
2211     StackOffset = ((StackOffset + 7) & ~7);
2212     AFI->setVarArgsStackIndex(MFI->CreateFixedObject(4, StackOffset, true));
2213   }
2214
2215   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2216   unsigned StackArgSize = CCInfo.getNextStackOffset();
2217   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2218   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
2219     // This is a non-standard ABI so by fiat I say we're allowed to make full
2220     // use of the stack area to be popped, which must be aligned to 16 bytes in
2221     // any case:
2222     StackArgSize = RoundUpToAlignment(StackArgSize, 16);
2223
2224     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
2225     // a multiple of 16.
2226     FuncInfo->setArgumentStackToRestore(StackArgSize);
2227
2228     // This realignment carries over to the available bytes below. Our own
2229     // callers will guarantee the space is free by giving an aligned value to
2230     // CALLSEQ_START.
2231   }
2232   // Even if we're not expected to free up the space, it's useful to know how
2233   // much is there while considering tail calls (because we can reuse it).
2234   FuncInfo->setBytesInStackArgArea(StackArgSize);
2235
2236   return Chain;
2237 }
2238
2239 void AArch64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
2240                                                 SelectionDAG &DAG, SDLoc DL,
2241                                                 SDValue &Chain) const {
2242   MachineFunction &MF = DAG.getMachineFunction();
2243   MachineFrameInfo *MFI = MF.getFrameInfo();
2244   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2245
2246   SmallVector<SDValue, 8> MemOps;
2247
2248   static const MCPhysReg GPRArgRegs[] = { AArch64::X0, AArch64::X1, AArch64::X2,
2249                                           AArch64::X3, AArch64::X4, AArch64::X5,
2250                                           AArch64::X6, AArch64::X7 };
2251   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
2252   unsigned FirstVariadicGPR = CCInfo.getFirstUnallocated(GPRArgRegs);
2253
2254   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
2255   int GPRIdx = 0;
2256   if (GPRSaveSize != 0) {
2257     GPRIdx = MFI->CreateStackObject(GPRSaveSize, 8, false);
2258
2259     SDValue FIN = DAG.getFrameIndex(GPRIdx, getPointerTy());
2260
2261     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
2262       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &AArch64::GPR64RegClass);
2263       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
2264       SDValue Store =
2265           DAG.getStore(Val.getValue(1), DL, Val, FIN,
2266                        MachinePointerInfo::getStack(i * 8), false, false, 0);
2267       MemOps.push_back(Store);
2268       FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2269                         DAG.getConstant(8, getPointerTy()));
2270     }
2271   }
2272   FuncInfo->setVarArgsGPRIndex(GPRIdx);
2273   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
2274
2275   if (Subtarget->hasFPARMv8()) {
2276     static const MCPhysReg FPRArgRegs[] = {
2277         AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
2278         AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7};
2279     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
2280     unsigned FirstVariadicFPR = CCInfo.getFirstUnallocated(FPRArgRegs);
2281
2282     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
2283     int FPRIdx = 0;
2284     if (FPRSaveSize != 0) {
2285       FPRIdx = MFI->CreateStackObject(FPRSaveSize, 16, false);
2286
2287       SDValue FIN = DAG.getFrameIndex(FPRIdx, getPointerTy());
2288
2289       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
2290         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &AArch64::FPR128RegClass);
2291         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
2292
2293         SDValue Store =
2294             DAG.getStore(Val.getValue(1), DL, Val, FIN,
2295                          MachinePointerInfo::getStack(i * 16), false, false, 0);
2296         MemOps.push_back(Store);
2297         FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2298                           DAG.getConstant(16, getPointerTy()));
2299       }
2300     }
2301     FuncInfo->setVarArgsFPRIndex(FPRIdx);
2302     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
2303   }
2304
2305   if (!MemOps.empty()) {
2306     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
2307   }
2308 }
2309
2310 /// LowerCallResult - Lower the result values of a call into the
2311 /// appropriate copies out of appropriate physical registers.
2312 SDValue AArch64TargetLowering::LowerCallResult(
2313     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
2314     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2315     SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
2316     SDValue ThisVal) const {
2317   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2318                           ? RetCC_AArch64_WebKit_JS
2319                           : RetCC_AArch64_AAPCS;
2320   // Assign locations to each value returned by this call.
2321   SmallVector<CCValAssign, 16> RVLocs;
2322   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2323                  *DAG.getContext());
2324   CCInfo.AnalyzeCallResult(Ins, RetCC);
2325
2326   // Copy all of the result registers out of their specified physreg.
2327   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2328     CCValAssign VA = RVLocs[i];
2329
2330     // Pass 'this' value directly from the argument to return value, to avoid
2331     // reg unit interference
2332     if (i == 0 && isThisReturn) {
2333       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
2334              "unexpected return calling convention register assignment");
2335       InVals.push_back(ThisVal);
2336       continue;
2337     }
2338
2339     SDValue Val =
2340         DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
2341     Chain = Val.getValue(1);
2342     InFlag = Val.getValue(2);
2343
2344     switch (VA.getLocInfo()) {
2345     default:
2346       llvm_unreachable("Unknown loc info!");
2347     case CCValAssign::Full:
2348       break;
2349     case CCValAssign::BCvt:
2350       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
2351       break;
2352     }
2353
2354     InVals.push_back(Val);
2355   }
2356
2357   return Chain;
2358 }
2359
2360 bool AArch64TargetLowering::isEligibleForTailCallOptimization(
2361     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
2362     bool isCalleeStructRet, bool isCallerStructRet,
2363     const SmallVectorImpl<ISD::OutputArg> &Outs,
2364     const SmallVectorImpl<SDValue> &OutVals,
2365     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
2366   // For CallingConv::C this function knows whether the ABI needs
2367   // changing. That's not true for other conventions so they will have to opt in
2368   // manually.
2369   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
2370     return false;
2371
2372   const MachineFunction &MF = DAG.getMachineFunction();
2373   const Function *CallerF = MF.getFunction();
2374   CallingConv::ID CallerCC = CallerF->getCallingConv();
2375   bool CCMatch = CallerCC == CalleeCC;
2376
2377   // Byval parameters hand the function a pointer directly into the stack area
2378   // we want to reuse during a tail call. Working around this *is* possible (see
2379   // X86) but less efficient and uglier in LowerCall.
2380   for (Function::const_arg_iterator i = CallerF->arg_begin(),
2381                                     e = CallerF->arg_end();
2382        i != e; ++i)
2383     if (i->hasByValAttr())
2384       return false;
2385
2386   if (getTargetMachine().Options.GuaranteedTailCallOpt) {
2387     if (IsTailCallConvention(CalleeCC) && CCMatch)
2388       return true;
2389     return false;
2390   }
2391
2392   // Externally-defined functions with weak linkage should not be
2393   // tail-called on AArch64 when the OS does not support dynamic
2394   // pre-emption of symbols, as the AAELF spec requires normal calls
2395   // to undefined weak functions to be replaced with a NOP or jump to the
2396   // next instruction. The behaviour of branch instructions in this
2397   // situation (as used for tail calls) is implementation-defined, so we
2398   // cannot rely on the linker replacing the tail call with a return.
2399   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2400     const GlobalValue *GV = G->getGlobal();
2401     const Triple TT(getTargetMachine().getTargetTriple());
2402     if (GV->hasExternalWeakLinkage() &&
2403         (!TT.isOSWindows() || TT.isOSBinFormatELF() || TT.isOSBinFormatMachO()))
2404       return false;
2405   }
2406
2407   // Now we search for cases where we can use a tail call without changing the
2408   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
2409   // concept.
2410
2411   // I want anyone implementing a new calling convention to think long and hard
2412   // about this assert.
2413   assert((!isVarArg || CalleeCC == CallingConv::C) &&
2414          "Unexpected variadic calling convention");
2415
2416   if (isVarArg && !Outs.empty()) {
2417     // At least two cases here: if caller is fastcc then we can't have any
2418     // memory arguments (we'd be expected to clean up the stack afterwards). If
2419     // caller is C then we could potentially use its argument area.
2420
2421     // FIXME: for now we take the most conservative of these in both cases:
2422     // disallow all variadic memory operands.
2423     SmallVector<CCValAssign, 16> ArgLocs;
2424     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2425                    *DAG.getContext());
2426
2427     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, true));
2428     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2429       if (!ArgLocs[i].isRegLoc())
2430         return false;
2431   }
2432
2433   // If the calling conventions do not match, then we'd better make sure the
2434   // results are returned in the same way as what the caller expects.
2435   if (!CCMatch) {
2436     SmallVector<CCValAssign, 16> RVLocs1;
2437     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
2438                     *DAG.getContext());
2439     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForCall(CalleeCC, isVarArg));
2440
2441     SmallVector<CCValAssign, 16> RVLocs2;
2442     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
2443                     *DAG.getContext());
2444     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForCall(CallerCC, isVarArg));
2445
2446     if (RVLocs1.size() != RVLocs2.size())
2447       return false;
2448     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2449       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2450         return false;
2451       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2452         return false;
2453       if (RVLocs1[i].isRegLoc()) {
2454         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2455           return false;
2456       } else {
2457         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2458           return false;
2459       }
2460     }
2461   }
2462
2463   // Nothing more to check if the callee is taking no arguments
2464   if (Outs.empty())
2465     return true;
2466
2467   SmallVector<CCValAssign, 16> ArgLocs;
2468   CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2469                  *DAG.getContext());
2470
2471   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, isVarArg));
2472
2473   const AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2474
2475   // If the stack arguments for this call would fit into our own save area then
2476   // the call can be made tail.
2477   return CCInfo.getNextStackOffset() <= FuncInfo->getBytesInStackArgArea();
2478 }
2479
2480 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
2481                                                    SelectionDAG &DAG,
2482                                                    MachineFrameInfo *MFI,
2483                                                    int ClobberedFI) const {
2484   SmallVector<SDValue, 8> ArgChains;
2485   int64_t FirstByte = MFI->getObjectOffset(ClobberedFI);
2486   int64_t LastByte = FirstByte + MFI->getObjectSize(ClobberedFI) - 1;
2487
2488   // Include the original chain at the beginning of the list. When this is
2489   // used by target LowerCall hooks, this helps legalize find the
2490   // CALLSEQ_BEGIN node.
2491   ArgChains.push_back(Chain);
2492
2493   // Add a chain value for each stack argument corresponding
2494   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
2495                             UE = DAG.getEntryNode().getNode()->use_end();
2496        U != UE; ++U)
2497     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
2498       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
2499         if (FI->getIndex() < 0) {
2500           int64_t InFirstByte = MFI->getObjectOffset(FI->getIndex());
2501           int64_t InLastByte = InFirstByte;
2502           InLastByte += MFI->getObjectSize(FI->getIndex()) - 1;
2503
2504           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
2505               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
2506             ArgChains.push_back(SDValue(L, 1));
2507         }
2508
2509   // Build a tokenfactor for all the chains.
2510   return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
2511 }
2512
2513 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
2514                                                    bool TailCallOpt) const {
2515   return CallCC == CallingConv::Fast && TailCallOpt;
2516 }
2517
2518 bool AArch64TargetLowering::IsTailCallConvention(CallingConv::ID CallCC) const {
2519   return CallCC == CallingConv::Fast;
2520 }
2521
2522 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
2523 /// and add input and output parameter nodes.
2524 SDValue
2525 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
2526                                  SmallVectorImpl<SDValue> &InVals) const {
2527   SelectionDAG &DAG = CLI.DAG;
2528   SDLoc &DL = CLI.DL;
2529   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2530   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
2531   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
2532   SDValue Chain = CLI.Chain;
2533   SDValue Callee = CLI.Callee;
2534   bool &IsTailCall = CLI.IsTailCall;
2535   CallingConv::ID CallConv = CLI.CallConv;
2536   bool IsVarArg = CLI.IsVarArg;
2537
2538   MachineFunction &MF = DAG.getMachineFunction();
2539   bool IsStructRet = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
2540   bool IsThisReturn = false;
2541
2542   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2543   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2544   bool IsSibCall = false;
2545
2546   if (IsTailCall) {
2547     // Check if it's really possible to do a tail call.
2548     IsTailCall = isEligibleForTailCallOptimization(
2549         Callee, CallConv, IsVarArg, IsStructRet,
2550         MF.getFunction()->hasStructRetAttr(), Outs, OutVals, Ins, DAG);
2551     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
2552       report_fatal_error("failed to perform tail call elimination on a call "
2553                          "site marked musttail");
2554
2555     // A sibling call is one where we're under the usual C ABI and not planning
2556     // to change that but can still do a tail call:
2557     if (!TailCallOpt && IsTailCall)
2558       IsSibCall = true;
2559
2560     if (IsTailCall)
2561       ++NumTailCalls;
2562   }
2563
2564   // Analyze operands of the call, assigning locations to each operand.
2565   SmallVector<CCValAssign, 16> ArgLocs;
2566   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(), ArgLocs,
2567                  *DAG.getContext());
2568
2569   if (IsVarArg) {
2570     // Handle fixed and variable vector arguments differently.
2571     // Variable vector arguments always go into memory.
2572     unsigned NumArgs = Outs.size();
2573
2574     for (unsigned i = 0; i != NumArgs; ++i) {
2575       MVT ArgVT = Outs[i].VT;
2576       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2577       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
2578                                                /*IsVarArg=*/ !Outs[i].IsFixed);
2579       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
2580       assert(!Res && "Call operand has unhandled type");
2581       (void)Res;
2582     }
2583   } else {
2584     // At this point, Outs[].VT may already be promoted to i32. To correctly
2585     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2586     // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2587     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
2588     // we use a special version of AnalyzeCallOperands to pass in ValVT and
2589     // LocVT.
2590     unsigned NumArgs = Outs.size();
2591     for (unsigned i = 0; i != NumArgs; ++i) {
2592       MVT ValVT = Outs[i].VT;
2593       // Get type of the original argument.
2594       EVT ActualVT = getValueType(CLI.getArgs()[Outs[i].OrigArgIndex].Ty,
2595                                   /*AllowUnknown*/ true);
2596       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
2597       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2598       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2599       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2600         ValVT = MVT::i8;
2601       else if (ActualMVT == MVT::i16)
2602         ValVT = MVT::i16;
2603
2604       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2605       bool Res = AssignFn(i, ValVT, ValVT, CCValAssign::Full, ArgFlags, CCInfo);
2606       assert(!Res && "Call operand has unhandled type");
2607       (void)Res;
2608     }
2609   }
2610
2611   // Get a count of how many bytes are to be pushed on the stack.
2612   unsigned NumBytes = CCInfo.getNextStackOffset();
2613
2614   if (IsSibCall) {
2615     // Since we're not changing the ABI to make this a tail call, the memory
2616     // operands are already available in the caller's incoming argument space.
2617     NumBytes = 0;
2618   }
2619
2620   // FPDiff is the byte offset of the call's argument area from the callee's.
2621   // Stores to callee stack arguments will be placed in FixedStackSlots offset
2622   // by this amount for a tail call. In a sibling call it must be 0 because the
2623   // caller will deallocate the entire stack and the callee still expects its
2624   // arguments to begin at SP+0. Completely unused for non-tail calls.
2625   int FPDiff = 0;
2626
2627   if (IsTailCall && !IsSibCall) {
2628     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
2629
2630     // Since callee will pop argument stack as a tail call, we must keep the
2631     // popped size 16-byte aligned.
2632     NumBytes = RoundUpToAlignment(NumBytes, 16);
2633
2634     // FPDiff will be negative if this tail call requires more space than we
2635     // would automatically have in our incoming argument space. Positive if we
2636     // can actually shrink the stack.
2637     FPDiff = NumReusableBytes - NumBytes;
2638
2639     // The stack pointer must be 16-byte aligned at all times it's used for a
2640     // memory operation, which in practice means at *all* times and in
2641     // particular across call boundaries. Therefore our own arguments started at
2642     // a 16-byte aligned SP and the delta applied for the tail call should
2643     // satisfy the same constraint.
2644     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
2645   }
2646
2647   // Adjust the stack pointer for the new arguments...
2648   // These operations are automatically eliminated by the prolog/epilog pass
2649   if (!IsSibCall)
2650     Chain =
2651         DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true), DL);
2652
2653   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, AArch64::SP, getPointerTy());
2654
2655   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2656   SmallVector<SDValue, 8> MemOpChains;
2657
2658   // Walk the register/memloc assignments, inserting copies/loads.
2659   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
2660        ++i, ++realArgIdx) {
2661     CCValAssign &VA = ArgLocs[i];
2662     SDValue Arg = OutVals[realArgIdx];
2663     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2664
2665     // Promote the value if needed.
2666     switch (VA.getLocInfo()) {
2667     default:
2668       llvm_unreachable("Unknown loc info!");
2669     case CCValAssign::Full:
2670       break;
2671     case CCValAssign::SExt:
2672       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
2673       break;
2674     case CCValAssign::ZExt:
2675       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2676       break;
2677     case CCValAssign::AExt:
2678       if (Outs[realArgIdx].ArgVT == MVT::i1) {
2679         // AAPCS requires i1 to be zero-extended to 8-bits by the caller.
2680         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2681         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i8, Arg);
2682       }
2683       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
2684       break;
2685     case CCValAssign::BCvt:
2686       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2687       break;
2688     case CCValAssign::FPExt:
2689       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
2690       break;
2691     }
2692
2693     if (VA.isRegLoc()) {
2694       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i64) {
2695         assert(VA.getLocVT() == MVT::i64 &&
2696                "unexpected calling convention register assignment");
2697         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
2698                "unexpected use of 'returned'");
2699         IsThisReturn = true;
2700       }
2701       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2702     } else {
2703       assert(VA.isMemLoc());
2704
2705       SDValue DstAddr;
2706       MachinePointerInfo DstInfo;
2707
2708       // FIXME: This works on big-endian for composite byvals, which are the
2709       // common case. It should also work for fundamental types too.
2710       uint32_t BEAlign = 0;
2711       unsigned OpSize = Flags.isByVal() ? Flags.getByValSize() * 8
2712                                         : VA.getValVT().getSizeInBits();
2713       OpSize = (OpSize + 7) / 8;
2714       if (!Subtarget->isLittleEndian() && !Flags.isByVal() &&
2715           !Flags.isInConsecutiveRegs()) {
2716         if (OpSize < 8)
2717           BEAlign = 8 - OpSize;
2718       }
2719       unsigned LocMemOffset = VA.getLocMemOffset();
2720       int32_t Offset = LocMemOffset + BEAlign;
2721       SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2722       PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2723
2724       if (IsTailCall) {
2725         Offset = Offset + FPDiff;
2726         int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2727
2728         DstAddr = DAG.getFrameIndex(FI, getPointerTy());
2729         DstInfo = MachinePointerInfo::getFixedStack(FI);
2730
2731         // Make sure any stack arguments overlapping with where we're storing
2732         // are loaded before this eventual operation. Otherwise they'll be
2733         // clobbered.
2734         Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
2735       } else {
2736         SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2737
2738         DstAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2739         DstInfo = MachinePointerInfo::getStack(LocMemOffset);
2740       }
2741
2742       if (Outs[i].Flags.isByVal()) {
2743         SDValue SizeNode =
2744             DAG.getConstant(Outs[i].Flags.getByValSize(), MVT::i64);
2745         SDValue Cpy = DAG.getMemcpy(
2746             Chain, DL, DstAddr, Arg, SizeNode, Outs[i].Flags.getByValAlign(),
2747             /*isVol = */ false,
2748             /*AlwaysInline = */ false, DstInfo, MachinePointerInfo());
2749
2750         MemOpChains.push_back(Cpy);
2751       } else {
2752         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
2753         // promoted to a legal register type i32, we should truncate Arg back to
2754         // i1/i8/i16.
2755         if (VA.getValVT() == MVT::i1 || VA.getValVT() == MVT::i8 ||
2756             VA.getValVT() == MVT::i16)
2757           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
2758
2759         SDValue Store =
2760             DAG.getStore(Chain, DL, Arg, DstAddr, DstInfo, false, false, 0);
2761         MemOpChains.push_back(Store);
2762       }
2763     }
2764   }
2765
2766   if (!MemOpChains.empty())
2767     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
2768
2769   // Build a sequence of copy-to-reg nodes chained together with token chain
2770   // and flag operands which copy the outgoing args into the appropriate regs.
2771   SDValue InFlag;
2772   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2773     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[i].first,
2774                              RegsToPass[i].second, InFlag);
2775     InFlag = Chain.getValue(1);
2776   }
2777
2778   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2779   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2780   // node so that legalize doesn't hack it.
2781   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
2782       Subtarget->isTargetMachO()) {
2783     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2784       const GlobalValue *GV = G->getGlobal();
2785       bool InternalLinkage = GV->hasInternalLinkage();
2786       if (InternalLinkage)
2787         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2788       else {
2789         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0,
2790                                             AArch64II::MO_GOT);
2791         Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2792       }
2793     } else if (ExternalSymbolSDNode *S =
2794                    dyn_cast<ExternalSymbolSDNode>(Callee)) {
2795       const char *Sym = S->getSymbol();
2796       Callee =
2797           DAG.getTargetExternalSymbol(Sym, getPointerTy(), AArch64II::MO_GOT);
2798       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2799     }
2800   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2801     const GlobalValue *GV = G->getGlobal();
2802     Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2803   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2804     const char *Sym = S->getSymbol();
2805     Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), 0);
2806   }
2807
2808   // We don't usually want to end the call-sequence here because we would tidy
2809   // the frame up *after* the call, however in the ABI-changing tail-call case
2810   // we've carefully laid out the parameters so that when sp is reset they'll be
2811   // in the correct location.
2812   if (IsTailCall && !IsSibCall) {
2813     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2814                                DAG.getIntPtrConstant(0, true), InFlag, DL);
2815     InFlag = Chain.getValue(1);
2816   }
2817
2818   std::vector<SDValue> Ops;
2819   Ops.push_back(Chain);
2820   Ops.push_back(Callee);
2821
2822   if (IsTailCall) {
2823     // Each tail call may have to adjust the stack by a different amount, so
2824     // this information must travel along with the operation for eventual
2825     // consumption by emitEpilogue.
2826     Ops.push_back(DAG.getTargetConstant(FPDiff, MVT::i32));
2827   }
2828
2829   // Add argument registers to the end of the list so that they are known live
2830   // into the call.
2831   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2832     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2833                                   RegsToPass[i].second.getValueType()));
2834
2835   // Add a register mask operand representing the call-preserved registers.
2836   const uint32_t *Mask;
2837   const AArch64RegisterInfo *TRI = Subtarget->getRegisterInfo();
2838   if (IsThisReturn) {
2839     // For 'this' returns, use the X0-preserving mask if applicable
2840     Mask = TRI->getThisReturnPreservedMask(MF, CallConv);
2841     if (!Mask) {
2842       IsThisReturn = false;
2843       Mask = TRI->getCallPreservedMask(MF, CallConv);
2844     }
2845   } else
2846     Mask = TRI->getCallPreservedMask(MF, CallConv);
2847
2848   assert(Mask && "Missing call preserved mask for calling convention");
2849   Ops.push_back(DAG.getRegisterMask(Mask));
2850
2851   if (InFlag.getNode())
2852     Ops.push_back(InFlag);
2853
2854   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2855
2856   // If we're doing a tall call, use a TC_RETURN here rather than an
2857   // actual call instruction.
2858   if (IsTailCall)
2859     return DAG.getNode(AArch64ISD::TC_RETURN, DL, NodeTys, Ops);
2860
2861   // Returns a chain and a flag for retval copy to use.
2862   Chain = DAG.getNode(AArch64ISD::CALL, DL, NodeTys, Ops);
2863   InFlag = Chain.getValue(1);
2864
2865   uint64_t CalleePopBytes = DoesCalleeRestoreStack(CallConv, TailCallOpt)
2866                                 ? RoundUpToAlignment(NumBytes, 16)
2867                                 : 0;
2868
2869   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2870                              DAG.getIntPtrConstant(CalleePopBytes, true),
2871                              InFlag, DL);
2872   if (!Ins.empty())
2873     InFlag = Chain.getValue(1);
2874
2875   // Handle result values, copying them out of physregs into vregs that we
2876   // return.
2877   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
2878                          InVals, IsThisReturn,
2879                          IsThisReturn ? OutVals[0] : SDValue());
2880 }
2881
2882 bool AArch64TargetLowering::CanLowerReturn(
2883     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2884     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2885   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2886                           ? RetCC_AArch64_WebKit_JS
2887                           : RetCC_AArch64_AAPCS;
2888   SmallVector<CCValAssign, 16> RVLocs;
2889   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2890   return CCInfo.CheckReturn(Outs, RetCC);
2891 }
2892
2893 SDValue
2894 AArch64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2895                                    bool isVarArg,
2896                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
2897                                    const SmallVectorImpl<SDValue> &OutVals,
2898                                    SDLoc DL, SelectionDAG &DAG) const {
2899   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2900                           ? RetCC_AArch64_WebKit_JS
2901                           : RetCC_AArch64_AAPCS;
2902   SmallVector<CCValAssign, 16> RVLocs;
2903   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2904                  *DAG.getContext());
2905   CCInfo.AnalyzeReturn(Outs, RetCC);
2906
2907   // Copy the result values into the output registers.
2908   SDValue Flag;
2909   SmallVector<SDValue, 4> RetOps(1, Chain);
2910   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
2911        ++i, ++realRVLocIdx) {
2912     CCValAssign &VA = RVLocs[i];
2913     assert(VA.isRegLoc() && "Can only return in registers!");
2914     SDValue Arg = OutVals[realRVLocIdx];
2915
2916     switch (VA.getLocInfo()) {
2917     default:
2918       llvm_unreachable("Unknown loc info!");
2919     case CCValAssign::Full:
2920       if (Outs[i].ArgVT == MVT::i1) {
2921         // AAPCS requires i1 to be zero-extended to i8 by the producer of the
2922         // value. This is strictly redundant on Darwin (which uses "zeroext
2923         // i1"), but will be optimised out before ISel.
2924         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2925         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2926       }
2927       break;
2928     case CCValAssign::BCvt:
2929       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2930       break;
2931     }
2932
2933     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
2934     Flag = Chain.getValue(1);
2935     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2936   }
2937
2938   RetOps[0] = Chain; // Update chain.
2939
2940   // Add the flag if we have it.
2941   if (Flag.getNode())
2942     RetOps.push_back(Flag);
2943
2944   return DAG.getNode(AArch64ISD::RET_FLAG, DL, MVT::Other, RetOps);
2945 }
2946
2947 //===----------------------------------------------------------------------===//
2948 //  Other Lowering Code
2949 //===----------------------------------------------------------------------===//
2950
2951 SDValue AArch64TargetLowering::LowerGlobalAddress(SDValue Op,
2952                                                   SelectionDAG &DAG) const {
2953   EVT PtrVT = getPointerTy();
2954   SDLoc DL(Op);
2955   const GlobalAddressSDNode *GN = cast<GlobalAddressSDNode>(Op);
2956   const GlobalValue *GV = GN->getGlobal();
2957   unsigned char OpFlags =
2958       Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
2959
2960   assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
2961          "unexpected offset in global node");
2962
2963   // This also catched the large code model case for Darwin.
2964   if ((OpFlags & AArch64II::MO_GOT) != 0) {
2965     SDValue GotAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
2966     // FIXME: Once remat is capable of dealing with instructions with register
2967     // operands, expand this into two nodes instead of using a wrapper node.
2968     return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
2969   }
2970
2971   if ((OpFlags & AArch64II::MO_CONSTPOOL) != 0) {
2972     assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
2973            "use of MO_CONSTPOOL only supported on small model");
2974     SDValue Hi = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, AArch64II::MO_PAGE);
2975     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2976     unsigned char LoFlags = AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2977     SDValue Lo = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, LoFlags);
2978     SDValue PoolAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2979     SDValue GlobalAddr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), PoolAddr,
2980                                      MachinePointerInfo::getConstantPool(),
2981                                      /*isVolatile=*/ false,
2982                                      /*isNonTemporal=*/ true,
2983                                      /*isInvariant=*/ true, 8);
2984     if (GN->getOffset() != 0)
2985       return DAG.getNode(ISD::ADD, DL, PtrVT, GlobalAddr,
2986                          DAG.getConstant(GN->getOffset(), PtrVT));
2987     return GlobalAddr;
2988   }
2989
2990   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2991     const unsigned char MO_NC = AArch64II::MO_NC;
2992     return DAG.getNode(
2993         AArch64ISD::WrapperLarge, DL, PtrVT,
2994         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G3),
2995         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
2996         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
2997         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
2998   } else {
2999     // Use ADRP/ADD or ADRP/LDR for everything else: the small model on ELF and
3000     // the only correct model on Darwin.
3001     SDValue Hi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
3002                                             OpFlags | AArch64II::MO_PAGE);
3003     unsigned char LoFlags = OpFlags | AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
3004     SDValue Lo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, LoFlags);
3005
3006     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3007     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3008   }
3009 }
3010
3011 /// \brief Convert a TLS address reference into the correct sequence of loads
3012 /// and calls to compute the variable's address (for Darwin, currently) and
3013 /// return an SDValue containing the final node.
3014
3015 /// Darwin only has one TLS scheme which must be capable of dealing with the
3016 /// fully general situation, in the worst case. This means:
3017 ///     + "extern __thread" declaration.
3018 ///     + Defined in a possibly unknown dynamic library.
3019 ///
3020 /// The general system is that each __thread variable has a [3 x i64] descriptor
3021 /// which contains information used by the runtime to calculate the address. The
3022 /// only part of this the compiler needs to know about is the first xword, which
3023 /// contains a function pointer that must be called with the address of the
3024 /// entire descriptor in "x0".
3025 ///
3026 /// Since this descriptor may be in a different unit, in general even the
3027 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
3028 /// is:
3029 ///     adrp x0, _var@TLVPPAGE
3030 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
3031 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
3032 ///                                      ; the function pointer
3033 ///     blr x1                           ; Uses descriptor address in x0
3034 ///     ; Address of _var is now in x0.
3035 ///
3036 /// If the address of _var's descriptor *is* known to the linker, then it can
3037 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
3038 /// a slight efficiency gain.
3039 SDValue
3040 AArch64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
3041                                                    SelectionDAG &DAG) const {
3042   assert(Subtarget->isTargetDarwin() && "TLS only supported on Darwin");
3043
3044   SDLoc DL(Op);
3045   MVT PtrVT = getPointerTy();
3046   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
3047
3048   SDValue TLVPAddr =
3049       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3050   SDValue DescAddr = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TLVPAddr);
3051
3052   // The first entry in the descriptor is a function pointer that we must call
3053   // to obtain the address of the variable.
3054   SDValue Chain = DAG.getEntryNode();
3055   SDValue FuncTLVGet =
3056       DAG.getLoad(MVT::i64, DL, Chain, DescAddr, MachinePointerInfo::getGOT(),
3057                   false, true, true, 8);
3058   Chain = FuncTLVGet.getValue(1);
3059
3060   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3061   MFI->setAdjustsStack(true);
3062
3063   // TLS calls preserve all registers except those that absolutely must be
3064   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
3065   // silly).
3066   const uint32_t *Mask =
3067       Subtarget->getRegisterInfo()->getTLSCallPreservedMask();
3068
3069   // Finally, we can make the call. This is just a degenerate version of a
3070   // normal AArch64 call node: x0 takes the address of the descriptor, and
3071   // returns the address of the variable in this thread.
3072   Chain = DAG.getCopyToReg(Chain, DL, AArch64::X0, DescAddr, SDValue());
3073   Chain =
3074       DAG.getNode(AArch64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
3075                   Chain, FuncTLVGet, DAG.getRegister(AArch64::X0, MVT::i64),
3076                   DAG.getRegisterMask(Mask), Chain.getValue(1));
3077   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Chain.getValue(1));
3078 }
3079
3080 /// When accessing thread-local variables under either the general-dynamic or
3081 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
3082 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
3083 /// is a function pointer to carry out the resolution.
3084 ///
3085 /// The sequence is:
3086 ///    adrp  x0, :tlsdesc:var
3087 ///    ldr   x1, [x0, #:tlsdesc_lo12:var]
3088 ///    add   x0, x0, #:tlsdesc_lo12:var
3089 ///    .tlsdesccall var
3090 ///    blr   x1
3091 ///    (TPIDR_EL0 offset now in x0)
3092 ///
3093 ///  The above sequence must be produced unscheduled, to enable the linker to
3094 ///  optimize/relax this sequence.
3095 ///  Therefore, a pseudo-instruction (TLSDESC_CALLSEQ) is used to represent the
3096 ///  above sequence, and expanded really late in the compilation flow, to ensure
3097 ///  the sequence is produced as per above.
3098 SDValue AArch64TargetLowering::LowerELFTLSDescCallSeq(SDValue SymAddr, SDLoc DL,
3099                                                       SelectionDAG &DAG) const {
3100   EVT PtrVT = getPointerTy();
3101
3102   SDValue Chain = DAG.getEntryNode();
3103   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3104
3105   SmallVector<SDValue, 2> Ops;
3106   Ops.push_back(Chain);
3107   Ops.push_back(SymAddr);
3108
3109   Chain = DAG.getNode(AArch64ISD::TLSDESC_CALLSEQ, DL, NodeTys, Ops);
3110   SDValue Glue = Chain.getValue(1);
3111
3112   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
3113 }
3114
3115 SDValue
3116 AArch64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
3117                                                 SelectionDAG &DAG) const {
3118   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
3119   assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
3120          "ELF TLS only supported in small memory model");
3121   // Different choices can be made for the maximum size of the TLS area for a
3122   // module. For the small address model, the default TLS size is 16MiB and the
3123   // maximum TLS size is 4GiB.
3124   // FIXME: add -mtls-size command line option and make it control the 16MiB
3125   // vs. 4GiB code sequence generation.
3126   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
3127
3128   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
3129   if (!EnableAArch64ELFLocalDynamicTLSGeneration) {
3130     if (Model == TLSModel::LocalDynamic)
3131       Model = TLSModel::GeneralDynamic;
3132   }
3133
3134   SDValue TPOff;
3135   EVT PtrVT = getPointerTy();
3136   SDLoc DL(Op);
3137   const GlobalValue *GV = GA->getGlobal();
3138
3139   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
3140
3141   if (Model == TLSModel::LocalExec) {
3142     SDValue HiVar = DAG.getTargetGlobalAddress(
3143         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_HI12);
3144     SDValue LoVar = DAG.getTargetGlobalAddress(
3145         GV, DL, PtrVT, 0,
3146         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3147
3148     SDValue TPWithOff_lo =
3149         SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, ThreadBase,
3150                                    HiVar, DAG.getTargetConstant(0, MVT::i32)),
3151                 0);
3152     SDValue TPWithOff =
3153         SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPWithOff_lo,
3154                                    LoVar, DAG.getTargetConstant(0, MVT::i32)),
3155                 0);
3156     return TPWithOff;
3157   } else if (Model == TLSModel::InitialExec) {
3158     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3159     TPOff = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TPOff);
3160   } else if (Model == TLSModel::LocalDynamic) {
3161     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
3162     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
3163     // the beginning of the module's TLS region, followed by a DTPREL offset
3164     // calculation.
3165
3166     // These accesses will need deduplicating if there's more than one.
3167     AArch64FunctionInfo *MFI =
3168         DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3169     MFI->incNumLocalDynamicTLSAccesses();
3170
3171     // The call needs a relocation too for linker relaxation. It doesn't make
3172     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3173     // the address.
3174     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
3175                                                   AArch64II::MO_TLS);
3176
3177     // Now we can calculate the offset from TPIDR_EL0 to this module's
3178     // thread-local area.
3179     TPOff = LowerELFTLSDescCallSeq(SymAddr, DL, DAG);
3180
3181     // Now use :dtprel_whatever: operations to calculate this variable's offset
3182     // in its thread-storage area.
3183     SDValue HiVar = DAG.getTargetGlobalAddress(
3184         GV, DL, MVT::i64, 0, AArch64II::MO_TLS | AArch64II::MO_HI12);
3185     SDValue LoVar = DAG.getTargetGlobalAddress(
3186         GV, DL, MVT::i64, 0,
3187         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3188
3189     TPOff = SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPOff, HiVar,
3190                                        DAG.getTargetConstant(0, MVT::i32)),
3191                     0);
3192     TPOff = SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPOff, LoVar,
3193                                        DAG.getTargetConstant(0, MVT::i32)),
3194                     0);
3195   } else if (Model == TLSModel::GeneralDynamic) {
3196     // The call needs a relocation too for linker relaxation. It doesn't make
3197     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3198     // the address.
3199     SDValue SymAddr =
3200         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3201
3202     // Finally we can make a call to calculate the offset from tpidr_el0.
3203     TPOff = LowerELFTLSDescCallSeq(SymAddr, DL, DAG);
3204   } else
3205     llvm_unreachable("Unsupported ELF TLS access model");
3206
3207   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
3208 }
3209
3210 SDValue AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
3211                                                      SelectionDAG &DAG) const {
3212   if (Subtarget->isTargetDarwin())
3213     return LowerDarwinGlobalTLSAddress(Op, DAG);
3214   else if (Subtarget->isTargetELF())
3215     return LowerELFGlobalTLSAddress(Op, DAG);
3216
3217   llvm_unreachable("Unexpected platform trying to use TLS");
3218 }
3219 SDValue AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
3220   SDValue Chain = Op.getOperand(0);
3221   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3222   SDValue LHS = Op.getOperand(2);
3223   SDValue RHS = Op.getOperand(3);
3224   SDValue Dest = Op.getOperand(4);
3225   SDLoc dl(Op);
3226
3227   // Handle f128 first, since lowering it will result in comparing the return
3228   // value of a libcall against zero, which is just what the rest of LowerBR_CC
3229   // is expecting to deal with.
3230   if (LHS.getValueType() == MVT::f128) {
3231     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3232
3233     // If softenSetCCOperands returned a scalar, we need to compare the result
3234     // against zero to select between true and false values.
3235     if (!RHS.getNode()) {
3236       RHS = DAG.getConstant(0, LHS.getValueType());
3237       CC = ISD::SETNE;
3238     }
3239   }
3240
3241   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
3242   // instruction.
3243   unsigned Opc = LHS.getOpcode();
3244   if (LHS.getResNo() == 1 && isa<ConstantSDNode>(RHS) &&
3245       cast<ConstantSDNode>(RHS)->isOne() &&
3246       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3247        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3248     assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
3249            "Unexpected condition code.");
3250     // Only lower legal XALUO ops.
3251     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
3252       return SDValue();
3253
3254     // The actual operation with overflow check.
3255     AArch64CC::CondCode OFCC;
3256     SDValue Value, Overflow;
3257     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, LHS.getValue(0), DAG);
3258
3259     if (CC == ISD::SETNE)
3260       OFCC = getInvertedCondCode(OFCC);
3261     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3262
3263     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3264                        Overflow);
3265   }
3266
3267   if (LHS.getValueType().isInteger()) {
3268     assert((LHS.getValueType() == RHS.getValueType()) &&
3269            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3270
3271     // If the RHS of the comparison is zero, we can potentially fold this
3272     // to a specialized branch.
3273     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
3274     if (RHSC && RHSC->getZExtValue() == 0) {
3275       if (CC == ISD::SETEQ) {
3276         // See if we can use a TBZ to fold in an AND as well.
3277         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3278         // out of bounds, a late MI-layer pass rewrites branches.
3279         // 403.gcc is an example that hits this case.
3280         if (LHS.getOpcode() == ISD::AND &&
3281             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3282             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3283           SDValue Test = LHS.getOperand(0);
3284           uint64_t Mask = LHS.getConstantOperandVal(1);
3285           return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, Test,
3286                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
3287         }
3288
3289         return DAG.getNode(AArch64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
3290       } else if (CC == ISD::SETNE) {
3291         // See if we can use a TBZ to fold in an AND as well.
3292         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3293         // out of bounds, a late MI-layer pass rewrites branches.
3294         // 403.gcc is an example that hits this case.
3295         if (LHS.getOpcode() == ISD::AND &&
3296             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3297             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3298           SDValue Test = LHS.getOperand(0);
3299           uint64_t Mask = LHS.getConstantOperandVal(1);
3300           return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, Test,
3301                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
3302         }
3303
3304         return DAG.getNode(AArch64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
3305       } else if (CC == ISD::SETLT && LHS.getOpcode() != ISD::AND) {
3306         // Don't combine AND since emitComparison converts the AND to an ANDS
3307         // (a.k.a. TST) and the test in the test bit and branch instruction
3308         // becomes redundant.  This would also increase register pressure.
3309         uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3310         return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, LHS,
3311                            DAG.getConstant(Mask, MVT::i64), Dest);
3312       }
3313     }
3314     if (RHSC && RHSC->getSExtValue() == -1 && CC == ISD::SETGT &&
3315         LHS.getOpcode() != ISD::AND) {
3316       // Don't combine AND since emitComparison converts the AND to an ANDS
3317       // (a.k.a. TST) and the test in the test bit and branch instruction
3318       // becomes redundant.  This would also increase register pressure.
3319       uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3320       return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, LHS,
3321                          DAG.getConstant(Mask, MVT::i64), Dest);
3322     }
3323
3324     SDValue CCVal;
3325     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3326     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3327                        Cmp);
3328   }
3329
3330   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3331
3332   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3333   // clean.  Some of them require two branches to implement.
3334   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3335   AArch64CC::CondCode CC1, CC2;
3336   changeFPCCToAArch64CC(CC, CC1, CC2);
3337   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3338   SDValue BR1 =
3339       DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
3340   if (CC2 != AArch64CC::AL) {
3341     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3342     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
3343                        Cmp);
3344   }
3345
3346   return BR1;
3347 }
3348
3349 SDValue AArch64TargetLowering::LowerFCOPYSIGN(SDValue Op,
3350                                               SelectionDAG &DAG) const {
3351   EVT VT = Op.getValueType();
3352   SDLoc DL(Op);
3353
3354   SDValue In1 = Op.getOperand(0);
3355   SDValue In2 = Op.getOperand(1);
3356   EVT SrcVT = In2.getValueType();
3357   if (SrcVT != VT) {
3358     if (SrcVT == MVT::f32 && VT == MVT::f64)
3359       In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
3360     else if (SrcVT == MVT::f64 && VT == MVT::f32)
3361       In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2, DAG.getIntPtrConstant(0));
3362     else
3363       // FIXME: Src type is different, bail out for now. Can VT really be a
3364       // vector type?
3365       return SDValue();
3366   }
3367
3368   EVT VecVT;
3369   EVT EltVT;
3370   uint64_t EltMask;
3371   SDValue VecVal1, VecVal2;
3372   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
3373     EltVT = MVT::i32;
3374     VecVT = MVT::v4i32;
3375     EltMask = 0x80000000ULL;
3376
3377     if (!VT.isVector()) {
3378       VecVal1 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3379                                           DAG.getUNDEF(VecVT), In1);
3380       VecVal2 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3381                                           DAG.getUNDEF(VecVT), In2);
3382     } else {
3383       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3384       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3385     }
3386   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
3387     EltVT = MVT::i64;
3388     VecVT = MVT::v2i64;
3389
3390     // We want to materialize a mask with the the high bit set, but the AdvSIMD
3391     // immediate moves cannot materialize that in a single instruction for
3392     // 64-bit elements. Instead, materialize zero and then negate it.
3393     EltMask = 0;
3394
3395     if (!VT.isVector()) {
3396       VecVal1 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3397                                           DAG.getUNDEF(VecVT), In1);
3398       VecVal2 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3399                                           DAG.getUNDEF(VecVT), In2);
3400     } else {
3401       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3402       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3403     }
3404   } else {
3405     llvm_unreachable("Invalid type for copysign!");
3406   }
3407
3408   SDValue BuildVec = DAG.getConstant(EltMask, VecVT);
3409
3410   // If we couldn't materialize the mask above, then the mask vector will be
3411   // the zero vector, and we need to negate it here.
3412   if (VT == MVT::f64 || VT == MVT::v2f64) {
3413     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
3414     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
3415     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
3416   }
3417
3418   SDValue Sel =
3419       DAG.getNode(AArch64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
3420
3421   if (VT == MVT::f32)
3422     return DAG.getTargetExtractSubreg(AArch64::ssub, DL, VT, Sel);
3423   else if (VT == MVT::f64)
3424     return DAG.getTargetExtractSubreg(AArch64::dsub, DL, VT, Sel);
3425   else
3426     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
3427 }
3428
3429 SDValue AArch64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
3430   if (DAG.getMachineFunction().getFunction()->hasFnAttribute(
3431           Attribute::NoImplicitFloat))
3432     return SDValue();
3433
3434   if (!Subtarget->hasNEON())
3435     return SDValue();
3436
3437   // While there is no integer popcount instruction, it can
3438   // be more efficiently lowered to the following sequence that uses
3439   // AdvSIMD registers/instructions as long as the copies to/from
3440   // the AdvSIMD registers are cheap.
3441   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
3442   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
3443   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
3444   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
3445   SDValue Val = Op.getOperand(0);
3446   SDLoc DL(Op);
3447   EVT VT = Op.getValueType();
3448
3449   if (VT == MVT::i32)
3450     Val = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Val);
3451   Val = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
3452
3453   SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, Val);
3454   SDValue UaddLV = DAG.getNode(
3455       ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
3456       DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, MVT::i32), CtPop);
3457
3458   if (VT == MVT::i64)
3459     UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
3460   return UaddLV;
3461 }
3462
3463 SDValue AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
3464
3465   if (Op.getValueType().isVector())
3466     return LowerVSETCC(Op, DAG);
3467
3468   SDValue LHS = Op.getOperand(0);
3469   SDValue RHS = Op.getOperand(1);
3470   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
3471   SDLoc dl(Op);
3472
3473   // We chose ZeroOrOneBooleanContents, so use zero and one.
3474   EVT VT = Op.getValueType();
3475   SDValue TVal = DAG.getConstant(1, VT);
3476   SDValue FVal = DAG.getConstant(0, VT);
3477
3478   // Handle f128 first, since one possible outcome is a normal integer
3479   // comparison which gets picked up by the next if statement.
3480   if (LHS.getValueType() == MVT::f128) {
3481     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3482
3483     // If softenSetCCOperands returned a scalar, use it.
3484     if (!RHS.getNode()) {
3485       assert(LHS.getValueType() == Op.getValueType() &&
3486              "Unexpected setcc expansion!");
3487       return LHS;
3488     }
3489   }
3490
3491   if (LHS.getValueType().isInteger()) {
3492     SDValue CCVal;
3493     SDValue Cmp =
3494         getAArch64Cmp(LHS, RHS, ISD::getSetCCInverse(CC, true), CCVal, DAG, dl);
3495
3496     // Note that we inverted the condition above, so we reverse the order of
3497     // the true and false operands here.  This will allow the setcc to be
3498     // matched to a single CSINC instruction.
3499     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
3500   }
3501
3502   // Now we know we're dealing with FP values.
3503   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3504
3505   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3506   // and do the comparison.
3507   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3508
3509   AArch64CC::CondCode CC1, CC2;
3510   changeFPCCToAArch64CC(CC, CC1, CC2);
3511   if (CC2 == AArch64CC::AL) {
3512     changeFPCCToAArch64CC(ISD::getSetCCInverse(CC, false), CC1, CC2);
3513     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3514
3515     // Note that we inverted the condition above, so we reverse the order of
3516     // the true and false operands here.  This will allow the setcc to be
3517     // matched to a single CSINC instruction.
3518     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
3519   } else {
3520     // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't
3521     // totally clean.  Some of them require two CSELs to implement.  As is in
3522     // this case, we emit the first CSEL and then emit a second using the output
3523     // of the first as the RHS.  We're effectively OR'ing the two CC's together.
3524
3525     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
3526     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3527     SDValue CS1 =
3528         DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3529
3530     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3531     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3532   }
3533 }
3534
3535 /// A SELECT_CC operation is really some kind of max or min if both values being
3536 /// compared are, in some sense, equal to the results in either case. However,
3537 /// it is permissible to compare f32 values and produce directly extended f64
3538 /// values.
3539 ///
3540 /// Extending the comparison operands would also be allowed, but is less likely
3541 /// to happen in practice since their use is right here. Note that truncate
3542 /// operations would *not* be semantically equivalent.
3543 static bool selectCCOpsAreFMaxCompatible(SDValue Cmp, SDValue Result) {
3544   if (Cmp == Result)
3545     return true;
3546
3547   ConstantFPSDNode *CCmp = dyn_cast<ConstantFPSDNode>(Cmp);
3548   ConstantFPSDNode *CResult = dyn_cast<ConstantFPSDNode>(Result);
3549   if (CCmp && CResult && Cmp.getValueType() == MVT::f32 &&
3550       Result.getValueType() == MVT::f64) {
3551     bool Lossy;
3552     APFloat CmpVal = CCmp->getValueAPF();
3553     CmpVal.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven, &Lossy);
3554     return CResult->getValueAPF().bitwiseIsEqual(CmpVal);
3555   }
3556
3557   return Result->getOpcode() == ISD::FP_EXTEND && Result->getOperand(0) == Cmp;
3558 }
3559
3560 SDValue AArch64TargetLowering::LowerSELECT_CC(ISD::CondCode CC, SDValue LHS,
3561                                               SDValue RHS, SDValue TVal,
3562                                               SDValue FVal, SDLoc dl,
3563                                               SelectionDAG &DAG) const {
3564   // Handle f128 first, because it will result in a comparison of some RTLIB
3565   // call result against zero.
3566   if (LHS.getValueType() == MVT::f128) {
3567     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3568
3569     // If softenSetCCOperands returned a scalar, we need to compare the result
3570     // against zero to select between true and false values.
3571     if (!RHS.getNode()) {
3572       RHS = DAG.getConstant(0, LHS.getValueType());
3573       CC = ISD::SETNE;
3574     }
3575   }
3576
3577   // Handle integers first.
3578   if (LHS.getValueType().isInteger()) {
3579     assert((LHS.getValueType() == RHS.getValueType()) &&
3580            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3581
3582     unsigned Opcode = AArch64ISD::CSEL;
3583
3584     // If both the TVal and the FVal are constants, see if we can swap them in
3585     // order to for a CSINV or CSINC out of them.
3586     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
3587     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
3588
3589     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
3590       std::swap(TVal, FVal);
3591       std::swap(CTVal, CFVal);
3592       CC = ISD::getSetCCInverse(CC, true);
3593     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
3594       std::swap(TVal, FVal);
3595       std::swap(CTVal, CFVal);
3596       CC = ISD::getSetCCInverse(CC, true);
3597     } else if (TVal.getOpcode() == ISD::XOR) {
3598       // If TVal is a NOT we want to swap TVal and FVal so that we can match
3599       // with a CSINV rather than a CSEL.
3600       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(1));
3601
3602       if (CVal && CVal->isAllOnesValue()) {
3603         std::swap(TVal, FVal);
3604         std::swap(CTVal, CFVal);
3605         CC = ISD::getSetCCInverse(CC, true);
3606       }
3607     } else if (TVal.getOpcode() == ISD::SUB) {
3608       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
3609       // that we can match with a CSNEG rather than a CSEL.
3610       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(0));
3611
3612       if (CVal && CVal->isNullValue()) {
3613         std::swap(TVal, FVal);
3614         std::swap(CTVal, CFVal);
3615         CC = ISD::getSetCCInverse(CC, true);
3616       }
3617     } else if (CTVal && CFVal) {
3618       const int64_t TrueVal = CTVal->getSExtValue();
3619       const int64_t FalseVal = CFVal->getSExtValue();
3620       bool Swap = false;
3621
3622       // If both TVal and FVal are constants, see if FVal is the
3623       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
3624       // instead of a CSEL in that case.
3625       if (TrueVal == ~FalseVal) {
3626         Opcode = AArch64ISD::CSINV;
3627       } else if (TrueVal == -FalseVal) {
3628         Opcode = AArch64ISD::CSNEG;
3629       } else if (TVal.getValueType() == MVT::i32) {
3630         // If our operands are only 32-bit wide, make sure we use 32-bit
3631         // arithmetic for the check whether we can use CSINC. This ensures that
3632         // the addition in the check will wrap around properly in case there is
3633         // an overflow (which would not be the case if we do the check with
3634         // 64-bit arithmetic).
3635         const uint32_t TrueVal32 = CTVal->getZExtValue();
3636         const uint32_t FalseVal32 = CFVal->getZExtValue();
3637
3638         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
3639           Opcode = AArch64ISD::CSINC;
3640
3641           if (TrueVal32 > FalseVal32) {
3642             Swap = true;
3643           }
3644         }
3645         // 64-bit check whether we can use CSINC.
3646       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
3647         Opcode = AArch64ISD::CSINC;
3648
3649         if (TrueVal > FalseVal) {
3650           Swap = true;
3651         }
3652       }
3653
3654       // Swap TVal and FVal if necessary.
3655       if (Swap) {
3656         std::swap(TVal, FVal);
3657         std::swap(CTVal, CFVal);
3658         CC = ISD::getSetCCInverse(CC, true);
3659       }
3660
3661       if (Opcode != AArch64ISD::CSEL) {
3662         // Drop FVal since we can get its value by simply inverting/negating
3663         // TVal.
3664         FVal = TVal;
3665       }
3666     }
3667
3668     SDValue CCVal;
3669     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3670
3671     EVT VT = TVal.getValueType();
3672     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
3673   }
3674
3675   // Now we know we're dealing with FP values.
3676   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3677   assert(LHS.getValueType() == RHS.getValueType());
3678   EVT VT = TVal.getValueType();
3679
3680   // Try to match this select into a max/min operation, which have dedicated
3681   // opcode in the instruction set.
3682   // FIXME: This is not correct in the presence of NaNs, so we only enable this
3683   // in no-NaNs mode.
3684   if (getTargetMachine().Options.NoNaNsFPMath) {
3685     SDValue MinMaxLHS = TVal, MinMaxRHS = FVal;
3686     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxRHS) &&
3687         selectCCOpsAreFMaxCompatible(RHS, MinMaxLHS)) {
3688       CC = ISD::getSetCCSwappedOperands(CC);
3689       std::swap(MinMaxLHS, MinMaxRHS);
3690     }
3691
3692     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxLHS) &&
3693         selectCCOpsAreFMaxCompatible(RHS, MinMaxRHS)) {
3694       switch (CC) {
3695       default:
3696         break;
3697       case ISD::SETGT:
3698       case ISD::SETGE:
3699       case ISD::SETUGT:
3700       case ISD::SETUGE:
3701       case ISD::SETOGT:
3702       case ISD::SETOGE:
3703         return DAG.getNode(AArch64ISD::FMAX, dl, VT, MinMaxLHS, MinMaxRHS);
3704         break;
3705       case ISD::SETLT:
3706       case ISD::SETLE:
3707       case ISD::SETULT:
3708       case ISD::SETULE:
3709       case ISD::SETOLT:
3710       case ISD::SETOLE:
3711         return DAG.getNode(AArch64ISD::FMIN, dl, VT, MinMaxLHS, MinMaxRHS);
3712         break;
3713       }
3714     }
3715   }
3716
3717   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3718   // and do the comparison.
3719   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3720
3721   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3722   // clean.  Some of them require two CSELs to implement.
3723   AArch64CC::CondCode CC1, CC2;
3724   changeFPCCToAArch64CC(CC, CC1, CC2);
3725   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3726   SDValue CS1 = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3727
3728   // If we need a second CSEL, emit it, using the output of the first as the
3729   // RHS.  We're effectively OR'ing the two CC's together.
3730   if (CC2 != AArch64CC::AL) {
3731     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3732     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3733   }
3734
3735   // Otherwise, return the output of the first CSEL.
3736   return CS1;
3737 }
3738
3739 SDValue AArch64TargetLowering::LowerSELECT_CC(SDValue Op,
3740                                               SelectionDAG &DAG) const {
3741   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3742   SDValue LHS = Op.getOperand(0);
3743   SDValue RHS = Op.getOperand(1);
3744   SDValue TVal = Op.getOperand(2);
3745   SDValue FVal = Op.getOperand(3);
3746   SDLoc DL(Op);
3747   return LowerSELECT_CC(CC, LHS, RHS, TVal, FVal, DL, DAG);
3748 }
3749
3750 SDValue AArch64TargetLowering::LowerSELECT(SDValue Op,
3751                                            SelectionDAG &DAG) const {
3752   SDValue CCVal = Op->getOperand(0);
3753   SDValue TVal = Op->getOperand(1);
3754   SDValue FVal = Op->getOperand(2);
3755   SDLoc DL(Op);
3756
3757   unsigned Opc = CCVal.getOpcode();
3758   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
3759   // instruction.
3760   if (CCVal.getResNo() == 1 &&
3761       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3762        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3763     // Only lower legal XALUO ops.
3764     if (!DAG.getTargetLoweringInfo().isTypeLegal(CCVal->getValueType(0)))
3765       return SDValue();
3766
3767     AArch64CC::CondCode OFCC;
3768     SDValue Value, Overflow;
3769     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, CCVal.getValue(0), DAG);
3770     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3771
3772     return DAG.getNode(AArch64ISD::CSEL, DL, Op.getValueType(), TVal, FVal,
3773                        CCVal, Overflow);
3774   }
3775
3776   // Lower it the same way as we would lower a SELECT_CC node.
3777   ISD::CondCode CC;
3778   SDValue LHS, RHS;
3779   if (CCVal.getOpcode() == ISD::SETCC) {
3780     LHS = CCVal.getOperand(0);
3781     RHS = CCVal.getOperand(1);
3782     CC = cast<CondCodeSDNode>(CCVal->getOperand(2))->get();
3783   } else {
3784     LHS = CCVal;
3785     RHS = DAG.getConstant(0, CCVal.getValueType());
3786     CC = ISD::SETNE;
3787   }
3788   return LowerSELECT_CC(CC, LHS, RHS, TVal, FVal, DL, DAG);
3789 }
3790
3791 SDValue AArch64TargetLowering::LowerJumpTable(SDValue Op,
3792                                               SelectionDAG &DAG) const {
3793   // Jump table entries as PC relative offsets. No additional tweaking
3794   // is necessary here. Just get the address of the jump table.
3795   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3796   EVT PtrVT = getPointerTy();
3797   SDLoc DL(Op);
3798
3799   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3800       !Subtarget->isTargetMachO()) {
3801     const unsigned char MO_NC = AArch64II::MO_NC;
3802     return DAG.getNode(
3803         AArch64ISD::WrapperLarge, DL, PtrVT,
3804         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G3),
3805         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G2 | MO_NC),
3806         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G1 | MO_NC),
3807         DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3808                                AArch64II::MO_G0 | MO_NC));
3809   }
3810
3811   SDValue Hi =
3812       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_PAGE);
3813   SDValue Lo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3814                                       AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3815   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3816   return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3817 }
3818
3819 SDValue AArch64TargetLowering::LowerConstantPool(SDValue Op,
3820                                                  SelectionDAG &DAG) const {
3821   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3822   EVT PtrVT = getPointerTy();
3823   SDLoc DL(Op);
3824
3825   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3826     // Use the GOT for the large code model on iOS.
3827     if (Subtarget->isTargetMachO()) {
3828       SDValue GotAddr = DAG.getTargetConstantPool(
3829           CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3830           AArch64II::MO_GOT);
3831       return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
3832     }
3833
3834     const unsigned char MO_NC = AArch64II::MO_NC;
3835     return DAG.getNode(
3836         AArch64ISD::WrapperLarge, DL, PtrVT,
3837         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3838                                   CP->getOffset(), AArch64II::MO_G3),
3839         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3840                                   CP->getOffset(), AArch64II::MO_G2 | MO_NC),
3841         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3842                                   CP->getOffset(), AArch64II::MO_G1 | MO_NC),
3843         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3844                                   CP->getOffset(), AArch64II::MO_G0 | MO_NC));
3845   } else {
3846     // Use ADRP/ADD or ADRP/LDR for everything else: the small memory model on
3847     // ELF, the only valid one on Darwin.
3848     SDValue Hi =
3849         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3850                                   CP->getOffset(), AArch64II::MO_PAGE);
3851     SDValue Lo = DAG.getTargetConstantPool(
3852         CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3853         AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3854
3855     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3856     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3857   }
3858 }
3859
3860 SDValue AArch64TargetLowering::LowerBlockAddress(SDValue Op,
3861                                                SelectionDAG &DAG) const {
3862   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
3863   EVT PtrVT = getPointerTy();
3864   SDLoc DL(Op);
3865   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3866       !Subtarget->isTargetMachO()) {
3867     const unsigned char MO_NC = AArch64II::MO_NC;
3868     return DAG.getNode(
3869         AArch64ISD::WrapperLarge, DL, PtrVT,
3870         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G3),
3871         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3872         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3873         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3874   } else {
3875     SDValue Hi = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGE);
3876     SDValue Lo = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGEOFF |
3877                                                              AArch64II::MO_NC);
3878     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3879     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3880   }
3881 }
3882
3883 SDValue AArch64TargetLowering::LowerDarwin_VASTART(SDValue Op,
3884                                                  SelectionDAG &DAG) const {
3885   AArch64FunctionInfo *FuncInfo =
3886       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3887
3888   SDLoc DL(Op);
3889   SDValue FR =
3890       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3891   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3892   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
3893                       MachinePointerInfo(SV), false, false, 0);
3894 }
3895
3896 SDValue AArch64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
3897                                                 SelectionDAG &DAG) const {
3898   // The layout of the va_list struct is specified in the AArch64 Procedure Call
3899   // Standard, section B.3.
3900   MachineFunction &MF = DAG.getMachineFunction();
3901   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
3902   SDLoc DL(Op);
3903
3904   SDValue Chain = Op.getOperand(0);
3905   SDValue VAList = Op.getOperand(1);
3906   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3907   SmallVector<SDValue, 4> MemOps;
3908
3909   // void *__stack at offset 0
3910   SDValue Stack =
3911       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3912   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
3913                                 MachinePointerInfo(SV), false, false, 8));
3914
3915   // void *__gr_top at offset 8
3916   int GPRSize = FuncInfo->getVarArgsGPRSize();
3917   if (GPRSize > 0) {
3918     SDValue GRTop, GRTopAddr;
3919
3920     GRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3921                             DAG.getConstant(8, getPointerTy()));
3922
3923     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), getPointerTy());
3924     GRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), GRTop,
3925                         DAG.getConstant(GPRSize, getPointerTy()));
3926
3927     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
3928                                   MachinePointerInfo(SV, 8), false, false, 8));
3929   }
3930
3931   // void *__vr_top at offset 16
3932   int FPRSize = FuncInfo->getVarArgsFPRSize();
3933   if (FPRSize > 0) {
3934     SDValue VRTop, VRTopAddr;
3935     VRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3936                             DAG.getConstant(16, getPointerTy()));
3937
3938     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), getPointerTy());
3939     VRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), VRTop,
3940                         DAG.getConstant(FPRSize, getPointerTy()));
3941
3942     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
3943                                   MachinePointerInfo(SV, 16), false, false, 8));
3944   }
3945
3946   // int __gr_offs at offset 24
3947   SDValue GROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3948                                    DAG.getConstant(24, getPointerTy()));
3949   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-GPRSize, MVT::i32),
3950                                 GROffsAddr, MachinePointerInfo(SV, 24), false,
3951                                 false, 4));
3952
3953   // int __vr_offs at offset 28
3954   SDValue VROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3955                                    DAG.getConstant(28, getPointerTy()));
3956   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-FPRSize, MVT::i32),
3957                                 VROffsAddr, MachinePointerInfo(SV, 28), false,
3958                                 false, 4));
3959
3960   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
3961 }
3962
3963 SDValue AArch64TargetLowering::LowerVASTART(SDValue Op,
3964                                             SelectionDAG &DAG) const {
3965   return Subtarget->isTargetDarwin() ? LowerDarwin_VASTART(Op, DAG)
3966                                      : LowerAAPCS_VASTART(Op, DAG);
3967 }
3968
3969 SDValue AArch64TargetLowering::LowerVACOPY(SDValue Op,
3970                                            SelectionDAG &DAG) const {
3971   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
3972   // pointer.
3973   unsigned VaListSize = Subtarget->isTargetDarwin() ? 8 : 32;
3974   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
3975   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
3976
3977   return DAG.getMemcpy(Op.getOperand(0), SDLoc(Op), Op.getOperand(1),
3978                        Op.getOperand(2), DAG.getConstant(VaListSize, MVT::i32),
3979                        8, false, false, MachinePointerInfo(DestSV),
3980                        MachinePointerInfo(SrcSV));
3981 }
3982
3983 SDValue AArch64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
3984   assert(Subtarget->isTargetDarwin() &&
3985          "automatic va_arg instruction only works on Darwin");
3986
3987   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3988   EVT VT = Op.getValueType();
3989   SDLoc DL(Op);
3990   SDValue Chain = Op.getOperand(0);
3991   SDValue Addr = Op.getOperand(1);
3992   unsigned Align = Op.getConstantOperandVal(3);
3993
3994   SDValue VAList = DAG.getLoad(getPointerTy(), DL, Chain, Addr,
3995                                MachinePointerInfo(V), false, false, false, 0);
3996   Chain = VAList.getValue(1);
3997
3998   if (Align > 8) {
3999     assert(((Align & (Align - 1)) == 0) && "Expected Align to be a power of 2");
4000     VAList = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
4001                          DAG.getConstant(Align - 1, getPointerTy()));
4002     VAList = DAG.getNode(ISD::AND, DL, getPointerTy(), VAList,
4003                          DAG.getConstant(-(int64_t)Align, getPointerTy()));
4004   }
4005
4006   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
4007   uint64_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
4008
4009   // Scalar integer and FP values smaller than 64 bits are implicitly extended
4010   // up to 64 bits.  At the very least, we have to increase the striding of the
4011   // vaargs list to match this, and for FP values we need to introduce
4012   // FP_ROUND nodes as well.
4013   if (VT.isInteger() && !VT.isVector())
4014     ArgSize = 8;
4015   bool NeedFPTrunc = false;
4016   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
4017     ArgSize = 8;
4018     NeedFPTrunc = true;
4019   }
4020
4021   // Increment the pointer, VAList, to the next vaarg
4022   SDValue VANext = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
4023                                DAG.getConstant(ArgSize, getPointerTy()));
4024   // Store the incremented VAList to the legalized pointer
4025   SDValue APStore = DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V),
4026                                  false, false, 0);
4027
4028   // Load the actual argument out of the pointer VAList
4029   if (NeedFPTrunc) {
4030     // Load the value as an f64.
4031     SDValue WideFP = DAG.getLoad(MVT::f64, DL, APStore, VAList,
4032                                  MachinePointerInfo(), false, false, false, 0);
4033     // Round the value down to an f32.
4034     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
4035                                    DAG.getIntPtrConstant(1));
4036     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
4037     // Merge the rounded value with the chain output of the load.
4038     return DAG.getMergeValues(Ops, DL);
4039   }
4040
4041   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo(), false,
4042                      false, false, 0);
4043 }
4044
4045 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op,
4046                                               SelectionDAG &DAG) const {
4047   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4048   MFI->setFrameAddressIsTaken(true);
4049
4050   EVT VT = Op.getValueType();
4051   SDLoc DL(Op);
4052   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4053   SDValue FrameAddr =
4054       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, VT);
4055   while (Depth--)
4056     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
4057                             MachinePointerInfo(), false, false, false, 0);
4058   return FrameAddr;
4059 }
4060
4061 // FIXME? Maybe this could be a TableGen attribute on some registers and
4062 // this table could be generated automatically from RegInfo.
4063 unsigned AArch64TargetLowering::getRegisterByName(const char* RegName,
4064                                                   EVT VT) const {
4065   unsigned Reg = StringSwitch<unsigned>(RegName)
4066                        .Case("sp", AArch64::SP)
4067                        .Default(0);
4068   if (Reg)
4069     return Reg;
4070   report_fatal_error("Invalid register name global variable");
4071 }
4072
4073 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op,
4074                                                SelectionDAG &DAG) const {
4075   MachineFunction &MF = DAG.getMachineFunction();
4076   MachineFrameInfo *MFI = MF.getFrameInfo();
4077   MFI->setReturnAddressIsTaken(true);
4078
4079   EVT VT = Op.getValueType();
4080   SDLoc DL(Op);
4081   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4082   if (Depth) {
4083     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
4084     SDValue Offset = DAG.getConstant(8, getPointerTy());
4085     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
4086                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
4087                        MachinePointerInfo(), false, false, false, 0);
4088   }
4089
4090   // Return LR, which contains the return address. Mark it an implicit live-in.
4091   unsigned Reg = MF.addLiveIn(AArch64::LR, &AArch64::GPR64RegClass);
4092   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
4093 }
4094
4095 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
4096 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4097 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
4098                                                     SelectionDAG &DAG) const {
4099   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4100   EVT VT = Op.getValueType();
4101   unsigned VTBits = VT.getSizeInBits();
4102   SDLoc dl(Op);
4103   SDValue ShOpLo = Op.getOperand(0);
4104   SDValue ShOpHi = Op.getOperand(1);
4105   SDValue ShAmt = Op.getOperand(2);
4106   SDValue ARMcc;
4107   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
4108
4109   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
4110
4111   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4112                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
4113   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
4114   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4115                                    DAG.getConstant(VTBits, MVT::i64));
4116   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
4117
4118   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
4119                                ISD::SETGE, dl, DAG);
4120   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
4121
4122   SDValue FalseValLo = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4123   SDValue TrueValLo = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
4124   SDValue Lo =
4125       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4126
4127   // AArch64 shifts larger than the register width are wrapped rather than
4128   // clamped, so we can't just emit "hi >> x".
4129   SDValue FalseValHi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
4130   SDValue TrueValHi = Opc == ISD::SRA
4131                           ? DAG.getNode(Opc, dl, VT, ShOpHi,
4132                                         DAG.getConstant(VTBits - 1, MVT::i64))
4133                           : DAG.getConstant(0, VT);
4134   SDValue Hi =
4135       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValHi, FalseValHi, CCVal, Cmp);
4136
4137   SDValue Ops[2] = { Lo, Hi };
4138   return DAG.getMergeValues(Ops, dl);
4139 }
4140
4141 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
4142 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4143 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
4144                                                  SelectionDAG &DAG) const {
4145   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4146   EVT VT = Op.getValueType();
4147   unsigned VTBits = VT.getSizeInBits();
4148   SDLoc dl(Op);
4149   SDValue ShOpLo = Op.getOperand(0);
4150   SDValue ShOpHi = Op.getOperand(1);
4151   SDValue ShAmt = Op.getOperand(2);
4152   SDValue ARMcc;
4153
4154   assert(Op.getOpcode() == ISD::SHL_PARTS);
4155   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4156                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
4157   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
4158   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4159                                    DAG.getConstant(VTBits, MVT::i64));
4160   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
4161   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
4162
4163   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4164
4165   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
4166                                ISD::SETGE, dl, DAG);
4167   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
4168   SDValue Hi =
4169       DAG.getNode(AArch64ISD::CSEL, dl, VT, Tmp3, FalseVal, CCVal, Cmp);
4170
4171   // AArch64 shifts of larger than register sizes are wrapped rather than
4172   // clamped, so we can't just emit "lo << a" if a is too big.
4173   SDValue TrueValLo = DAG.getConstant(0, VT);
4174   SDValue FalseValLo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4175   SDValue Lo =
4176       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4177
4178   SDValue Ops[2] = { Lo, Hi };
4179   return DAG.getMergeValues(Ops, dl);
4180 }
4181
4182 bool AArch64TargetLowering::isOffsetFoldingLegal(
4183     const GlobalAddressSDNode *GA) const {
4184   // The AArch64 target doesn't support folding offsets into global addresses.
4185   return false;
4186 }
4187
4188 bool AArch64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4189   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit and 32-bit cases.
4190   // FIXME: We should be able to handle f128 as well with a clever lowering.
4191   if (Imm.isPosZero() && (VT == MVT::f64 || VT == MVT::f32))
4192     return true;
4193
4194   if (VT == MVT::f64)
4195     return AArch64_AM::getFP64Imm(Imm) != -1;
4196   else if (VT == MVT::f32)
4197     return AArch64_AM::getFP32Imm(Imm) != -1;
4198   return false;
4199 }
4200
4201 //===----------------------------------------------------------------------===//
4202 //                          AArch64 Optimization Hooks
4203 //===----------------------------------------------------------------------===//
4204
4205 //===----------------------------------------------------------------------===//
4206 //                          AArch64 Inline Assembly Support
4207 //===----------------------------------------------------------------------===//
4208
4209 // Table of Constraints
4210 // TODO: This is the current set of constraints supported by ARM for the
4211 // compiler, not all of them may make sense, e.g. S may be difficult to support.
4212 //
4213 // r - A general register
4214 // w - An FP/SIMD register of some size in the range v0-v31
4215 // x - An FP/SIMD register of some size in the range v0-v15
4216 // I - Constant that can be used with an ADD instruction
4217 // J - Constant that can be used with a SUB instruction
4218 // K - Constant that can be used with a 32-bit logical instruction
4219 // L - Constant that can be used with a 64-bit logical instruction
4220 // M - Constant that can be used as a 32-bit MOV immediate
4221 // N - Constant that can be used as a 64-bit MOV immediate
4222 // Q - A memory reference with base register and no offset
4223 // S - A symbolic address
4224 // Y - Floating point constant zero
4225 // Z - Integer constant zero
4226 //
4227 //   Note that general register operands will be output using their 64-bit x
4228 // register name, whatever the size of the variable, unless the asm operand
4229 // is prefixed by the %w modifier. Floating-point and SIMD register operands
4230 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
4231 // %q modifier.
4232
4233 /// getConstraintType - Given a constraint letter, return the type of
4234 /// constraint it is for this target.
4235 AArch64TargetLowering::ConstraintType
4236 AArch64TargetLowering::getConstraintType(const std::string &Constraint) const {
4237   if (Constraint.size() == 1) {
4238     switch (Constraint[0]) {
4239     default:
4240       break;
4241     case 'z':
4242       return C_Other;
4243     case 'x':
4244     case 'w':
4245       return C_RegisterClass;
4246     // An address with a single base register. Due to the way we
4247     // currently handle addresses it is the same as 'r'.
4248     case 'Q':
4249       return C_Memory;
4250     }
4251   }
4252   return TargetLowering::getConstraintType(Constraint);
4253 }
4254
4255 /// Examine constraint type and operand type and determine a weight value.
4256 /// This object must already have been set up with the operand type
4257 /// and the current alternative constraint selected.
4258 TargetLowering::ConstraintWeight
4259 AArch64TargetLowering::getSingleConstraintMatchWeight(
4260     AsmOperandInfo &info, const char *constraint) const {
4261   ConstraintWeight weight = CW_Invalid;
4262   Value *CallOperandVal = info.CallOperandVal;
4263   // If we don't have a value, we can't do a match,
4264   // but allow it at the lowest weight.
4265   if (!CallOperandVal)
4266     return CW_Default;
4267   Type *type = CallOperandVal->getType();
4268   // Look at the constraint type.
4269   switch (*constraint) {
4270   default:
4271     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
4272     break;
4273   case 'x':
4274   case 'w':
4275     if (type->isFloatingPointTy() || type->isVectorTy())
4276       weight = CW_Register;
4277     break;
4278   case 'z':
4279     weight = CW_Constant;
4280     break;
4281   }
4282   return weight;
4283 }
4284
4285 std::pair<unsigned, const TargetRegisterClass *>
4286 AArch64TargetLowering::getRegForInlineAsmConstraint(
4287     const TargetRegisterInfo *TRI, const std::string &Constraint,
4288     MVT VT) const {
4289   if (Constraint.size() == 1) {
4290     switch (Constraint[0]) {
4291     case 'r':
4292       if (VT.getSizeInBits() == 64)
4293         return std::make_pair(0U, &AArch64::GPR64commonRegClass);
4294       return std::make_pair(0U, &AArch64::GPR32commonRegClass);
4295     case 'w':
4296       if (VT == MVT::f32)
4297         return std::make_pair(0U, &AArch64::FPR32RegClass);
4298       if (VT.getSizeInBits() == 64)
4299         return std::make_pair(0U, &AArch64::FPR64RegClass);
4300       if (VT.getSizeInBits() == 128)
4301         return std::make_pair(0U, &AArch64::FPR128RegClass);
4302       break;
4303     // The instructions that this constraint is designed for can
4304     // only take 128-bit registers so just use that regclass.
4305     case 'x':
4306       if (VT.getSizeInBits() == 128)
4307         return std::make_pair(0U, &AArch64::FPR128_loRegClass);
4308       break;
4309     }
4310   }
4311   if (StringRef("{cc}").equals_lower(Constraint))
4312     return std::make_pair(unsigned(AArch64::NZCV), &AArch64::CCRRegClass);
4313
4314   // Use the default implementation in TargetLowering to convert the register
4315   // constraint into a member of a register class.
4316   std::pair<unsigned, const TargetRegisterClass *> Res;
4317   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
4318
4319   // Not found as a standard register?
4320   if (!Res.second) {
4321     unsigned Size = Constraint.size();
4322     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
4323         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
4324       const std::string Reg =
4325           std::string(&Constraint[2], &Constraint[Size - 1]);
4326       int RegNo = atoi(Reg.c_str());
4327       if (RegNo >= 0 && RegNo <= 31) {
4328         // v0 - v31 are aliases of q0 - q31.
4329         // By default we'll emit v0-v31 for this unless there's a modifier where
4330         // we'll emit the correct register as well.
4331         Res.first = AArch64::FPR128RegClass.getRegister(RegNo);
4332         Res.second = &AArch64::FPR128RegClass;
4333       }
4334     }
4335   }
4336
4337   return Res;
4338 }
4339
4340 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4341 /// vector.  If it is invalid, don't add anything to Ops.
4342 void AArch64TargetLowering::LowerAsmOperandForConstraint(
4343     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
4344     SelectionDAG &DAG) const {
4345   SDValue Result;
4346
4347   // Currently only support length 1 constraints.
4348   if (Constraint.length() != 1)
4349     return;
4350
4351   char ConstraintLetter = Constraint[0];
4352   switch (ConstraintLetter) {
4353   default:
4354     break;
4355
4356   // This set of constraints deal with valid constants for various instructions.
4357   // Validate and return a target constant for them if we can.
4358   case 'z': {
4359     // 'z' maps to xzr or wzr so it needs an input of 0.
4360     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4361     if (!C || C->getZExtValue() != 0)
4362       return;
4363
4364     if (Op.getValueType() == MVT::i64)
4365       Result = DAG.getRegister(AArch64::XZR, MVT::i64);
4366     else
4367       Result = DAG.getRegister(AArch64::WZR, MVT::i32);
4368     break;
4369   }
4370
4371   case 'I':
4372   case 'J':
4373   case 'K':
4374   case 'L':
4375   case 'M':
4376   case 'N':
4377     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4378     if (!C)
4379       return;
4380
4381     // Grab the value and do some validation.
4382     uint64_t CVal = C->getZExtValue();
4383     switch (ConstraintLetter) {
4384     // The I constraint applies only to simple ADD or SUB immediate operands:
4385     // i.e. 0 to 4095 with optional shift by 12
4386     // The J constraint applies only to ADD or SUB immediates that would be
4387     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
4388     // instruction [or vice versa], in other words -1 to -4095 with optional
4389     // left shift by 12.
4390     case 'I':
4391       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
4392         break;
4393       return;
4394     case 'J': {
4395       uint64_t NVal = -C->getSExtValue();
4396       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal)) {
4397         CVal = C->getSExtValue();
4398         break;
4399       }
4400       return;
4401     }
4402     // The K and L constraints apply *only* to logical immediates, including
4403     // what used to be the MOVI alias for ORR (though the MOVI alias has now
4404     // been removed and MOV should be used). So these constraints have to
4405     // distinguish between bit patterns that are valid 32-bit or 64-bit
4406     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
4407     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
4408     // versa.
4409     case 'K':
4410       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4411         break;
4412       return;
4413     case 'L':
4414       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4415         break;
4416       return;
4417     // The M and N constraints are a superset of K and L respectively, for use
4418     // with the MOV (immediate) alias. As well as the logical immediates they
4419     // also match 32 or 64-bit immediates that can be loaded either using a
4420     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
4421     // (M) or 64-bit 0x1234000000000000 (N) etc.
4422     // As a note some of this code is liberally stolen from the asm parser.
4423     case 'M': {
4424       if (!isUInt<32>(CVal))
4425         return;
4426       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4427         break;
4428       if ((CVal & 0xFFFF) == CVal)
4429         break;
4430       if ((CVal & 0xFFFF0000ULL) == CVal)
4431         break;
4432       uint64_t NCVal = ~(uint32_t)CVal;
4433       if ((NCVal & 0xFFFFULL) == NCVal)
4434         break;
4435       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4436         break;
4437       return;
4438     }
4439     case 'N': {
4440       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4441         break;
4442       if ((CVal & 0xFFFFULL) == CVal)
4443         break;
4444       if ((CVal & 0xFFFF0000ULL) == CVal)
4445         break;
4446       if ((CVal & 0xFFFF00000000ULL) == CVal)
4447         break;
4448       if ((CVal & 0xFFFF000000000000ULL) == CVal)
4449         break;
4450       uint64_t NCVal = ~CVal;
4451       if ((NCVal & 0xFFFFULL) == NCVal)
4452         break;
4453       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4454         break;
4455       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
4456         break;
4457       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
4458         break;
4459       return;
4460     }
4461     default:
4462       return;
4463     }
4464
4465     // All assembler immediates are 64-bit integers.
4466     Result = DAG.getTargetConstant(CVal, MVT::i64);
4467     break;
4468   }
4469
4470   if (Result.getNode()) {
4471     Ops.push_back(Result);
4472     return;
4473   }
4474
4475   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
4476 }
4477
4478 //===----------------------------------------------------------------------===//
4479 //                     AArch64 Advanced SIMD Support
4480 //===----------------------------------------------------------------------===//
4481
4482 /// WidenVector - Given a value in the V64 register class, produce the
4483 /// equivalent value in the V128 register class.
4484 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
4485   EVT VT = V64Reg.getValueType();
4486   unsigned NarrowSize = VT.getVectorNumElements();
4487   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4488   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
4489   SDLoc DL(V64Reg);
4490
4491   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
4492                      V64Reg, DAG.getConstant(0, MVT::i32));
4493 }
4494
4495 /// getExtFactor - Determine the adjustment factor for the position when
4496 /// generating an "extract from vector registers" instruction.
4497 static unsigned getExtFactor(SDValue &V) {
4498   EVT EltType = V.getValueType().getVectorElementType();
4499   return EltType.getSizeInBits() / 8;
4500 }
4501
4502 /// NarrowVector - Given a value in the V128 register class, produce the
4503 /// equivalent value in the V64 register class.
4504 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
4505   EVT VT = V128Reg.getValueType();
4506   unsigned WideSize = VT.getVectorNumElements();
4507   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4508   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
4509   SDLoc DL(V128Reg);
4510
4511   return DAG.getTargetExtractSubreg(AArch64::dsub, DL, NarrowTy, V128Reg);
4512 }
4513
4514 // Gather data to see if the operation can be modelled as a
4515 // shuffle in combination with VEXTs.
4516 SDValue AArch64TargetLowering::ReconstructShuffle(SDValue Op,
4517                                                   SelectionDAG &DAG) const {
4518   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
4519   SDLoc dl(Op);
4520   EVT VT = Op.getValueType();
4521   unsigned NumElts = VT.getVectorNumElements();
4522
4523   struct ShuffleSourceInfo {
4524     SDValue Vec;
4525     unsigned MinElt;
4526     unsigned MaxElt;
4527
4528     // We may insert some combination of BITCASTs and VEXT nodes to force Vec to
4529     // be compatible with the shuffle we intend to construct. As a result
4530     // ShuffleVec will be some sliding window into the original Vec.
4531     SDValue ShuffleVec;
4532
4533     // Code should guarantee that element i in Vec starts at element "WindowBase
4534     // + i * WindowScale in ShuffleVec".
4535     int WindowBase;
4536     int WindowScale;
4537
4538     bool operator ==(SDValue OtherVec) { return Vec == OtherVec; }
4539     ShuffleSourceInfo(SDValue Vec)
4540         : Vec(Vec), MinElt(UINT_MAX), MaxElt(0), ShuffleVec(Vec), WindowBase(0),
4541           WindowScale(1) {}
4542   };
4543
4544   // First gather all vectors used as an immediate source for this BUILD_VECTOR
4545   // node.
4546   SmallVector<ShuffleSourceInfo, 2> Sources;
4547   for (unsigned i = 0; i < NumElts; ++i) {
4548     SDValue V = Op.getOperand(i);
4549     if (V.getOpcode() == ISD::UNDEF)
4550       continue;
4551     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4552       // A shuffle can only come from building a vector from various
4553       // elements of other vectors.
4554       return SDValue();
4555     }
4556
4557     // Add this element source to the list if it's not already there.
4558     SDValue SourceVec = V.getOperand(0);
4559     auto Source = std::find(Sources.begin(), Sources.end(), SourceVec);
4560     if (Source == Sources.end())
4561       Source = Sources.insert(Sources.end(), ShuffleSourceInfo(SourceVec));
4562
4563     // Update the minimum and maximum lane number seen.
4564     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4565     Source->MinElt = std::min(Source->MinElt, EltNo);
4566     Source->MaxElt = std::max(Source->MaxElt, EltNo);
4567   }
4568
4569   // Currently only do something sane when at most two source vectors
4570   // are involved.
4571   if (Sources.size() > 2)
4572     return SDValue();
4573
4574   // Find out the smallest element size among result and two sources, and use
4575   // it as element size to build the shuffle_vector.
4576   EVT SmallestEltTy = VT.getVectorElementType();
4577   for (auto &Source : Sources) {
4578     EVT SrcEltTy = Source.Vec.getValueType().getVectorElementType();
4579     if (SrcEltTy.bitsLT(SmallestEltTy)) {
4580       SmallestEltTy = SrcEltTy;
4581     }
4582   }
4583   unsigned ResMultiplier =
4584       VT.getVectorElementType().getSizeInBits() / SmallestEltTy.getSizeInBits();
4585   NumElts = VT.getSizeInBits() / SmallestEltTy.getSizeInBits();
4586   EVT ShuffleVT = EVT::getVectorVT(*DAG.getContext(), SmallestEltTy, NumElts);
4587
4588   // If the source vector is too wide or too narrow, we may nevertheless be able
4589   // to construct a compatible shuffle either by concatenating it with UNDEF or
4590   // extracting a suitable range of elements.
4591   for (auto &Src : Sources) {
4592     EVT SrcVT = Src.ShuffleVec.getValueType();
4593
4594     if (SrcVT.getSizeInBits() == VT.getSizeInBits())
4595       continue;
4596
4597     // This stage of the search produces a source with the same element type as
4598     // the original, but with a total width matching the BUILD_VECTOR output.
4599     EVT EltVT = SrcVT.getVectorElementType();
4600     unsigned NumSrcElts = VT.getSizeInBits() / EltVT.getSizeInBits();
4601     EVT DestVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumSrcElts);
4602
4603     if (SrcVT.getSizeInBits() < VT.getSizeInBits()) {
4604       assert(2 * SrcVT.getSizeInBits() == VT.getSizeInBits());
4605       // We can pad out the smaller vector for free, so if it's part of a
4606       // shuffle...
4607       Src.ShuffleVec =
4608           DAG.getNode(ISD::CONCAT_VECTORS, dl, DestVT, Src.ShuffleVec,
4609                       DAG.getUNDEF(Src.ShuffleVec.getValueType()));
4610       continue;
4611     }
4612
4613     assert(SrcVT.getSizeInBits() == 2 * VT.getSizeInBits());
4614
4615     if (Src.MaxElt - Src.MinElt >= NumSrcElts) {
4616       // Span too large for a VEXT to cope
4617       return SDValue();
4618     }
4619
4620     if (Src.MinElt >= NumSrcElts) {
4621       // The extraction can just take the second half
4622       Src.ShuffleVec =
4623           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4624                       DAG.getConstant(NumSrcElts, MVT::i64));
4625       Src.WindowBase = -NumSrcElts;
4626     } else if (Src.MaxElt < NumSrcElts) {
4627       // The extraction can just take the first half
4628       Src.ShuffleVec =
4629           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4630                       DAG.getConstant(0, MVT::i64));
4631     } else {
4632       // An actual VEXT is needed
4633       SDValue VEXTSrc1 =
4634           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4635                       DAG.getConstant(0, MVT::i64));
4636       SDValue VEXTSrc2 =
4637           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4638                       DAG.getConstant(NumSrcElts, MVT::i64));
4639       unsigned Imm = Src.MinElt * getExtFactor(VEXTSrc1);
4640
4641       Src.ShuffleVec = DAG.getNode(AArch64ISD::EXT, dl, DestVT, VEXTSrc1,
4642                                    VEXTSrc2, DAG.getConstant(Imm, MVT::i32));
4643       Src.WindowBase = -Src.MinElt;
4644     }
4645   }
4646
4647   // Another possible incompatibility occurs from the vector element types. We
4648   // can fix this by bitcasting the source vectors to the same type we intend
4649   // for the shuffle.
4650   for (auto &Src : Sources) {
4651     EVT SrcEltTy = Src.ShuffleVec.getValueType().getVectorElementType();
4652     if (SrcEltTy == SmallestEltTy)
4653       continue;
4654     assert(ShuffleVT.getVectorElementType() == SmallestEltTy);
4655     Src.ShuffleVec = DAG.getNode(ISD::BITCAST, dl, ShuffleVT, Src.ShuffleVec);
4656     Src.WindowScale = SrcEltTy.getSizeInBits() / SmallestEltTy.getSizeInBits();
4657     Src.WindowBase *= Src.WindowScale;
4658   }
4659
4660   // Final sanity check before we try to actually produce a shuffle.
4661   DEBUG(
4662     for (auto Src : Sources)
4663       assert(Src.ShuffleVec.getValueType() == ShuffleVT);
4664   );
4665
4666   // The stars all align, our next step is to produce the mask for the shuffle.
4667   SmallVector<int, 8> Mask(ShuffleVT.getVectorNumElements(), -1);
4668   int BitsPerShuffleLane = ShuffleVT.getVectorElementType().getSizeInBits();
4669   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
4670     SDValue Entry = Op.getOperand(i);
4671     if (Entry.getOpcode() == ISD::UNDEF)
4672       continue;
4673
4674     auto Src = std::find(Sources.begin(), Sources.end(), Entry.getOperand(0));
4675     int EltNo = cast<ConstantSDNode>(Entry.getOperand(1))->getSExtValue();
4676
4677     // EXTRACT_VECTOR_ELT performs an implicit any_ext; BUILD_VECTOR an implicit
4678     // trunc. So only std::min(SrcBits, DestBits) actually get defined in this
4679     // segment.
4680     EVT OrigEltTy = Entry.getOperand(0).getValueType().getVectorElementType();
4681     int BitsDefined = std::min(OrigEltTy.getSizeInBits(),
4682                                VT.getVectorElementType().getSizeInBits());
4683     int LanesDefined = BitsDefined / BitsPerShuffleLane;
4684
4685     // This source is expected to fill ResMultiplier lanes of the final shuffle,
4686     // starting at the appropriate offset.
4687     int *LaneMask = &Mask[i * ResMultiplier];
4688
4689     int ExtractBase = EltNo * Src->WindowScale + Src->WindowBase;
4690     ExtractBase += NumElts * (Src - Sources.begin());
4691     for (int j = 0; j < LanesDefined; ++j)
4692       LaneMask[j] = ExtractBase + j;
4693   }
4694
4695   // Final check before we try to produce nonsense...
4696   if (!isShuffleMaskLegal(Mask, ShuffleVT))
4697     return SDValue();
4698
4699   SDValue ShuffleOps[] = { DAG.getUNDEF(ShuffleVT), DAG.getUNDEF(ShuffleVT) };
4700   for (unsigned i = 0; i < Sources.size(); ++i)
4701     ShuffleOps[i] = Sources[i].ShuffleVec;
4702
4703   SDValue Shuffle = DAG.getVectorShuffle(ShuffleVT, dl, ShuffleOps[0],
4704                                          ShuffleOps[1], &Mask[0]);
4705   return DAG.getNode(ISD::BITCAST, dl, VT, Shuffle);
4706 }
4707
4708 // check if an EXT instruction can handle the shuffle mask when the
4709 // vector sources of the shuffle are the same.
4710 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4711   unsigned NumElts = VT.getVectorNumElements();
4712
4713   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4714   if (M[0] < 0)
4715     return false;
4716
4717   Imm = M[0];
4718
4719   // If this is a VEXT shuffle, the immediate value is the index of the first
4720   // element.  The other shuffle indices must be the successive elements after
4721   // the first one.
4722   unsigned ExpectedElt = Imm;
4723   for (unsigned i = 1; i < NumElts; ++i) {
4724     // Increment the expected index.  If it wraps around, just follow it
4725     // back to index zero and keep going.
4726     ++ExpectedElt;
4727     if (ExpectedElt == NumElts)
4728       ExpectedElt = 0;
4729
4730     if (M[i] < 0)
4731       continue; // ignore UNDEF indices
4732     if (ExpectedElt != static_cast<unsigned>(M[i]))
4733       return false;
4734   }
4735
4736   return true;
4737 }
4738
4739 // check if an EXT instruction can handle the shuffle mask when the
4740 // vector sources of the shuffle are different.
4741 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
4742                       unsigned &Imm) {
4743   // Look for the first non-undef element.
4744   const int *FirstRealElt = std::find_if(M.begin(), M.end(),
4745       [](int Elt) {return Elt >= 0;});
4746
4747   // Benefit form APInt to handle overflow when calculating expected element.
4748   unsigned NumElts = VT.getVectorNumElements();
4749   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
4750   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
4751   // The following shuffle indices must be the successive elements after the
4752   // first real element.
4753   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
4754       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
4755   if (FirstWrongElt != M.end())
4756     return false;
4757
4758   // The index of an EXT is the first element if it is not UNDEF.
4759   // Watch out for the beginning UNDEFs. The EXT index should be the expected
4760   // value of the first element.  E.g.
4761   // <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
4762   // <-1, -1, 0, 1, ...> is treated as <2*NumElts-2, 2*NumElts-1, 0, 1, ...>.
4763   // ExpectedElt is the last mask index plus 1.
4764   Imm = ExpectedElt.getZExtValue();
4765
4766   // There are two difference cases requiring to reverse input vectors.
4767   // For example, for vector <4 x i32> we have the following cases,
4768   // Case 1: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, -1, 0>)
4769   // Case 2: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, 7, 0>)
4770   // For both cases, we finally use mask <5, 6, 7, 0>, which requires
4771   // to reverse two input vectors.
4772   if (Imm < NumElts)
4773     ReverseEXT = true;
4774   else
4775     Imm -= NumElts;
4776
4777   return true;
4778 }
4779
4780 /// isREVMask - Check if a vector shuffle corresponds to a REV
4781 /// instruction with the specified blocksize.  (The order of the elements
4782 /// within each block of the vector is reversed.)
4783 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4784   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
4785          "Only possible block sizes for REV are: 16, 32, 64");
4786
4787   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4788   if (EltSz == 64)
4789     return false;
4790
4791   unsigned NumElts = VT.getVectorNumElements();
4792   unsigned BlockElts = M[0] + 1;
4793   // If the first shuffle index is UNDEF, be optimistic.
4794   if (M[0] < 0)
4795     BlockElts = BlockSize / EltSz;
4796
4797   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4798     return false;
4799
4800   for (unsigned i = 0; i < NumElts; ++i) {
4801     if (M[i] < 0)
4802       continue; // ignore UNDEF indices
4803     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
4804       return false;
4805   }
4806
4807   return true;
4808 }
4809
4810 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4811   unsigned NumElts = VT.getVectorNumElements();
4812   WhichResult = (M[0] == 0 ? 0 : 1);
4813   unsigned Idx = WhichResult * NumElts / 2;
4814   for (unsigned i = 0; i != NumElts; i += 2) {
4815     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4816         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
4817       return false;
4818     Idx += 1;
4819   }
4820
4821   return true;
4822 }
4823
4824 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4825   unsigned NumElts = VT.getVectorNumElements();
4826   WhichResult = (M[0] == 0 ? 0 : 1);
4827   for (unsigned i = 0; i != NumElts; ++i) {
4828     if (M[i] < 0)
4829       continue; // ignore UNDEF indices
4830     if ((unsigned)M[i] != 2 * i + WhichResult)
4831       return false;
4832   }
4833
4834   return true;
4835 }
4836
4837 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4838   unsigned NumElts = VT.getVectorNumElements();
4839   WhichResult = (M[0] == 0 ? 0 : 1);
4840   for (unsigned i = 0; i < NumElts; i += 2) {
4841     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4842         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
4843       return false;
4844   }
4845   return true;
4846 }
4847
4848 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
4849 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4850 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
4851 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4852   unsigned NumElts = VT.getVectorNumElements();
4853   WhichResult = (M[0] == 0 ? 0 : 1);
4854   unsigned Idx = WhichResult * NumElts / 2;
4855   for (unsigned i = 0; i != NumElts; i += 2) {
4856     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4857         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
4858       return false;
4859     Idx += 1;
4860   }
4861
4862   return true;
4863 }
4864
4865 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
4866 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4867 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4868 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4869   unsigned Half = VT.getVectorNumElements() / 2;
4870   WhichResult = (M[0] == 0 ? 0 : 1);
4871   for (unsigned j = 0; j != 2; ++j) {
4872     unsigned Idx = WhichResult;
4873     for (unsigned i = 0; i != Half; ++i) {
4874       int MIdx = M[i + j * Half];
4875       if (MIdx >= 0 && (unsigned)MIdx != Idx)
4876         return false;
4877       Idx += 2;
4878     }
4879   }
4880
4881   return true;
4882 }
4883
4884 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
4885 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4886 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4887 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4888   unsigned NumElts = VT.getVectorNumElements();
4889   WhichResult = (M[0] == 0 ? 0 : 1);
4890   for (unsigned i = 0; i < NumElts; i += 2) {
4891     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4892         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
4893       return false;
4894   }
4895   return true;
4896 }
4897
4898 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
4899                       bool &DstIsLeft, int &Anomaly) {
4900   if (M.size() != static_cast<size_t>(NumInputElements))
4901     return false;
4902
4903   int NumLHSMatch = 0, NumRHSMatch = 0;
4904   int LastLHSMismatch = -1, LastRHSMismatch = -1;
4905
4906   for (int i = 0; i < NumInputElements; ++i) {
4907     if (M[i] == -1) {
4908       ++NumLHSMatch;
4909       ++NumRHSMatch;
4910       continue;
4911     }
4912
4913     if (M[i] == i)
4914       ++NumLHSMatch;
4915     else
4916       LastLHSMismatch = i;
4917
4918     if (M[i] == i + NumInputElements)
4919       ++NumRHSMatch;
4920     else
4921       LastRHSMismatch = i;
4922   }
4923
4924   if (NumLHSMatch == NumInputElements - 1) {
4925     DstIsLeft = true;
4926     Anomaly = LastLHSMismatch;
4927     return true;
4928   } else if (NumRHSMatch == NumInputElements - 1) {
4929     DstIsLeft = false;
4930     Anomaly = LastRHSMismatch;
4931     return true;
4932   }
4933
4934   return false;
4935 }
4936
4937 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
4938   if (VT.getSizeInBits() != 128)
4939     return false;
4940
4941   unsigned NumElts = VT.getVectorNumElements();
4942
4943   for (int I = 0, E = NumElts / 2; I != E; I++) {
4944     if (Mask[I] != I)
4945       return false;
4946   }
4947
4948   int Offset = NumElts / 2;
4949   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
4950     if (Mask[I] != I + SplitLHS * Offset)
4951       return false;
4952   }
4953
4954   return true;
4955 }
4956
4957 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
4958   SDLoc DL(Op);
4959   EVT VT = Op.getValueType();
4960   SDValue V0 = Op.getOperand(0);
4961   SDValue V1 = Op.getOperand(1);
4962   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
4963
4964   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
4965       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
4966     return SDValue();
4967
4968   bool SplitV0 = V0.getValueType().getSizeInBits() == 128;
4969
4970   if (!isConcatMask(Mask, VT, SplitV0))
4971     return SDValue();
4972
4973   EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4974                                 VT.getVectorNumElements() / 2);
4975   if (SplitV0) {
4976     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
4977                      DAG.getConstant(0, MVT::i64));
4978   }
4979   if (V1.getValueType().getSizeInBits() == 128) {
4980     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
4981                      DAG.getConstant(0, MVT::i64));
4982   }
4983   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
4984 }
4985
4986 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4987 /// the specified operations to build the shuffle.
4988 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4989                                       SDValue RHS, SelectionDAG &DAG,
4990                                       SDLoc dl) {
4991   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4992   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
4993   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
4994
4995   enum {
4996     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4997     OP_VREV,
4998     OP_VDUP0,
4999     OP_VDUP1,
5000     OP_VDUP2,
5001     OP_VDUP3,
5002     OP_VEXT1,
5003     OP_VEXT2,
5004     OP_VEXT3,
5005     OP_VUZPL, // VUZP, left result
5006     OP_VUZPR, // VUZP, right result
5007     OP_VZIPL, // VZIP, left result
5008     OP_VZIPR, // VZIP, right result
5009     OP_VTRNL, // VTRN, left result
5010     OP_VTRNR  // VTRN, right result
5011   };
5012
5013   if (OpNum == OP_COPY) {
5014     if (LHSID == (1 * 9 + 2) * 9 + 3)
5015       return LHS;
5016     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
5017     return RHS;
5018   }
5019
5020   SDValue OpLHS, OpRHS;
5021   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
5022   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
5023   EVT VT = OpLHS.getValueType();
5024
5025   switch (OpNum) {
5026   default:
5027     llvm_unreachable("Unknown shuffle opcode!");
5028   case OP_VREV:
5029     // VREV divides the vector in half and swaps within the half.
5030     if (VT.getVectorElementType() == MVT::i32 ||
5031         VT.getVectorElementType() == MVT::f32)
5032       return DAG.getNode(AArch64ISD::REV64, dl, VT, OpLHS);
5033     // vrev <4 x i16> -> REV32
5034     if (VT.getVectorElementType() == MVT::i16 ||
5035         VT.getVectorElementType() == MVT::f16)
5036       return DAG.getNode(AArch64ISD::REV32, dl, VT, OpLHS);
5037     // vrev <4 x i8> -> REV16
5038     assert(VT.getVectorElementType() == MVT::i8);
5039     return DAG.getNode(AArch64ISD::REV16, dl, VT, OpLHS);
5040   case OP_VDUP0:
5041   case OP_VDUP1:
5042   case OP_VDUP2:
5043   case OP_VDUP3: {
5044     EVT EltTy = VT.getVectorElementType();
5045     unsigned Opcode;
5046     if (EltTy == MVT::i8)
5047       Opcode = AArch64ISD::DUPLANE8;
5048     else if (EltTy == MVT::i16)
5049       Opcode = AArch64ISD::DUPLANE16;
5050     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
5051       Opcode = AArch64ISD::DUPLANE32;
5052     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
5053       Opcode = AArch64ISD::DUPLANE64;
5054     else
5055       llvm_unreachable("Invalid vector element type?");
5056
5057     if (VT.getSizeInBits() == 64)
5058       OpLHS = WidenVector(OpLHS, DAG);
5059     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, MVT::i64);
5060     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
5061   }
5062   case OP_VEXT1:
5063   case OP_VEXT2:
5064   case OP_VEXT3: {
5065     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
5066     return DAG.getNode(AArch64ISD::EXT, dl, VT, OpLHS, OpRHS,
5067                        DAG.getConstant(Imm, MVT::i32));
5068   }
5069   case OP_VUZPL:
5070     return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS,
5071                        OpRHS);
5072   case OP_VUZPR:
5073     return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS,
5074                        OpRHS);
5075   case OP_VZIPL:
5076     return DAG.getNode(AArch64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS,
5077                        OpRHS);
5078   case OP_VZIPR:
5079     return DAG.getNode(AArch64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS,
5080                        OpRHS);
5081   case OP_VTRNL:
5082     return DAG.getNode(AArch64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS,
5083                        OpRHS);
5084   case OP_VTRNR:
5085     return DAG.getNode(AArch64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS,
5086                        OpRHS);
5087   }
5088 }
5089
5090 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
5091                            SelectionDAG &DAG) {
5092   // Check to see if we can use the TBL instruction.
5093   SDValue V1 = Op.getOperand(0);
5094   SDValue V2 = Op.getOperand(1);
5095   SDLoc DL(Op);
5096
5097   EVT EltVT = Op.getValueType().getVectorElementType();
5098   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
5099
5100   SmallVector<SDValue, 8> TBLMask;
5101   for (int Val : ShuffleMask) {
5102     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
5103       unsigned Offset = Byte + Val * BytesPerElt;
5104       TBLMask.push_back(DAG.getConstant(Offset, MVT::i32));
5105     }
5106   }
5107
5108   MVT IndexVT = MVT::v8i8;
5109   unsigned IndexLen = 8;
5110   if (Op.getValueType().getSizeInBits() == 128) {
5111     IndexVT = MVT::v16i8;
5112     IndexLen = 16;
5113   }
5114
5115   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
5116   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
5117
5118   SDValue Shuffle;
5119   if (V2.getNode()->getOpcode() == ISD::UNDEF) {
5120     if (IndexLen == 8)
5121       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
5122     Shuffle = DAG.getNode(
5123         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5124         DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
5125         DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5126                     makeArrayRef(TBLMask.data(), IndexLen)));
5127   } else {
5128     if (IndexLen == 8) {
5129       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
5130       Shuffle = DAG.getNode(
5131           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5132           DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
5133           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5134                       makeArrayRef(TBLMask.data(), IndexLen)));
5135     } else {
5136       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
5137       // cannot currently represent the register constraints on the input
5138       // table registers.
5139       //  Shuffle = DAG.getNode(AArch64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
5140       //                   DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5141       //                               &TBLMask[0], IndexLen));
5142       Shuffle = DAG.getNode(
5143           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5144           DAG.getConstant(Intrinsic::aarch64_neon_tbl2, MVT::i32), V1Cst, V2Cst,
5145           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5146                       makeArrayRef(TBLMask.data(), IndexLen)));
5147     }
5148   }
5149   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
5150 }
5151
5152 static unsigned getDUPLANEOp(EVT EltType) {
5153   if (EltType == MVT::i8)
5154     return AArch64ISD::DUPLANE8;
5155   if (EltType == MVT::i16 || EltType == MVT::f16)
5156     return AArch64ISD::DUPLANE16;
5157   if (EltType == MVT::i32 || EltType == MVT::f32)
5158     return AArch64ISD::DUPLANE32;
5159   if (EltType == MVT::i64 || EltType == MVT::f64)
5160     return AArch64ISD::DUPLANE64;
5161
5162   llvm_unreachable("Invalid vector element type?");
5163 }
5164
5165 SDValue AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
5166                                                    SelectionDAG &DAG) const {
5167   SDLoc dl(Op);
5168   EVT VT = Op.getValueType();
5169
5170   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
5171
5172   // Convert shuffles that are directly supported on NEON to target-specific
5173   // DAG nodes, instead of keeping them as shuffles and matching them again
5174   // during code selection.  This is more efficient and avoids the possibility
5175   // of inconsistencies between legalization and selection.
5176   ArrayRef<int> ShuffleMask = SVN->getMask();
5177
5178   SDValue V1 = Op.getOperand(0);
5179   SDValue V2 = Op.getOperand(1);
5180
5181   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0],
5182                                        V1.getValueType().getSimpleVT())) {
5183     int Lane = SVN->getSplatIndex();
5184     // If this is undef splat, generate it via "just" vdup, if possible.
5185     if (Lane == -1)
5186       Lane = 0;
5187
5188     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
5189       return DAG.getNode(AArch64ISD::DUP, dl, V1.getValueType(),
5190                          V1.getOperand(0));
5191     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
5192     // constant. If so, we can just reference the lane's definition directly.
5193     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
5194         !isa<ConstantSDNode>(V1.getOperand(Lane)))
5195       return DAG.getNode(AArch64ISD::DUP, dl, VT, V1.getOperand(Lane));
5196
5197     // Otherwise, duplicate from the lane of the input vector.
5198     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
5199
5200     // SelectionDAGBuilder may have "helpfully" already extracted or conatenated
5201     // to make a vector of the same size as this SHUFFLE. We can ignore the
5202     // extract entirely, and canonicalise the concat using WidenVector.
5203     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
5204       Lane += cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
5205       V1 = V1.getOperand(0);
5206     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
5207       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
5208       Lane -= Idx * VT.getVectorNumElements() / 2;
5209       V1 = WidenVector(V1.getOperand(Idx), DAG);
5210     } else if (VT.getSizeInBits() == 64)
5211       V1 = WidenVector(V1, DAG);
5212
5213     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, MVT::i64));
5214   }
5215
5216   if (isREVMask(ShuffleMask, VT, 64))
5217     return DAG.getNode(AArch64ISD::REV64, dl, V1.getValueType(), V1, V2);
5218   if (isREVMask(ShuffleMask, VT, 32))
5219     return DAG.getNode(AArch64ISD::REV32, dl, V1.getValueType(), V1, V2);
5220   if (isREVMask(ShuffleMask, VT, 16))
5221     return DAG.getNode(AArch64ISD::REV16, dl, V1.getValueType(), V1, V2);
5222
5223   bool ReverseEXT = false;
5224   unsigned Imm;
5225   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
5226     if (ReverseEXT)
5227       std::swap(V1, V2);
5228     Imm *= getExtFactor(V1);
5229     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V2,
5230                        DAG.getConstant(Imm, MVT::i32));
5231   } else if (V2->getOpcode() == ISD::UNDEF &&
5232              isSingletonEXTMask(ShuffleMask, VT, Imm)) {
5233     Imm *= getExtFactor(V1);
5234     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V1,
5235                        DAG.getConstant(Imm, MVT::i32));
5236   }
5237
5238   unsigned WhichResult;
5239   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
5240     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5241     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5242   }
5243   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
5244     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5245     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5246   }
5247   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
5248     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5249     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5250   }
5251
5252   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5253     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5254     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5255   }
5256   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5257     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5258     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5259   }
5260   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5261     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5262     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5263   }
5264
5265   SDValue Concat = tryFormConcatFromShuffle(Op, DAG);
5266   if (Concat.getNode())
5267     return Concat;
5268
5269   bool DstIsLeft;
5270   int Anomaly;
5271   int NumInputElements = V1.getValueType().getVectorNumElements();
5272   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
5273     SDValue DstVec = DstIsLeft ? V1 : V2;
5274     SDValue DstLaneV = DAG.getConstant(Anomaly, MVT::i64);
5275
5276     SDValue SrcVec = V1;
5277     int SrcLane = ShuffleMask[Anomaly];
5278     if (SrcLane >= NumInputElements) {
5279       SrcVec = V2;
5280       SrcLane -= VT.getVectorNumElements();
5281     }
5282     SDValue SrcLaneV = DAG.getConstant(SrcLane, MVT::i64);
5283
5284     EVT ScalarVT = VT.getVectorElementType();
5285
5286     if (ScalarVT.getSizeInBits() < 32 && ScalarVT.isInteger())
5287       ScalarVT = MVT::i32;
5288
5289     return DAG.getNode(
5290         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5291         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
5292         DstLaneV);
5293   }
5294
5295   // If the shuffle is not directly supported and it has 4 elements, use
5296   // the PerfectShuffle-generated table to synthesize it from other shuffles.
5297   unsigned NumElts = VT.getVectorNumElements();
5298   if (NumElts == 4) {
5299     unsigned PFIndexes[4];
5300     for (unsigned i = 0; i != 4; ++i) {
5301       if (ShuffleMask[i] < 0)
5302         PFIndexes[i] = 8;
5303       else
5304         PFIndexes[i] = ShuffleMask[i];
5305     }
5306
5307     // Compute the index in the perfect shuffle table.
5308     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5309                             PFIndexes[2] * 9 + PFIndexes[3];
5310     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5311     unsigned Cost = (PFEntry >> 30);
5312
5313     if (Cost <= 4)
5314       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5315   }
5316
5317   return GenerateTBL(Op, ShuffleMask, DAG);
5318 }
5319
5320 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
5321                                APInt &UndefBits) {
5322   EVT VT = BVN->getValueType(0);
5323   APInt SplatBits, SplatUndef;
5324   unsigned SplatBitSize;
5325   bool HasAnyUndefs;
5326   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5327     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
5328
5329     for (unsigned i = 0; i < NumSplats; ++i) {
5330       CnstBits <<= SplatBitSize;
5331       UndefBits <<= SplatBitSize;
5332       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
5333       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
5334     }
5335
5336     return true;
5337   }
5338
5339   return false;
5340 }
5341
5342 SDValue AArch64TargetLowering::LowerVectorAND(SDValue Op,
5343                                               SelectionDAG &DAG) const {
5344   BuildVectorSDNode *BVN =
5345       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5346   SDValue LHS = Op.getOperand(0);
5347   SDLoc dl(Op);
5348   EVT VT = Op.getValueType();
5349
5350   if (!BVN)
5351     return Op;
5352
5353   APInt CnstBits(VT.getSizeInBits(), 0);
5354   APInt UndefBits(VT.getSizeInBits(), 0);
5355   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5356     // We only have BIC vector immediate instruction, which is and-not.
5357     CnstBits = ~CnstBits;
5358
5359     // We make use of a little bit of goto ickiness in order to avoid having to
5360     // duplicate the immediate matching logic for the undef toggled case.
5361     bool SecondTry = false;
5362   AttemptModImm:
5363
5364     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5365       CnstBits = CnstBits.zextOrTrunc(64);
5366       uint64_t CnstVal = CnstBits.getZExtValue();
5367
5368       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5369         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5370         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5371         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5372                                   DAG.getConstant(CnstVal, MVT::i32),
5373                                   DAG.getConstant(0, MVT::i32));
5374         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5375       }
5376
5377       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5378         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5379         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5380         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5381                                   DAG.getConstant(CnstVal, MVT::i32),
5382                                   DAG.getConstant(8, MVT::i32));
5383         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5384       }
5385
5386       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5387         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5388         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5389         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5390                                   DAG.getConstant(CnstVal, MVT::i32),
5391                                   DAG.getConstant(16, MVT::i32));
5392         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5393       }
5394
5395       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5396         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5397         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5398         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5399                                   DAG.getConstant(CnstVal, MVT::i32),
5400                                   DAG.getConstant(24, MVT::i32));
5401         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5402       }
5403
5404       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5405         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5406         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5407         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5408                                   DAG.getConstant(CnstVal, MVT::i32),
5409                                   DAG.getConstant(0, MVT::i32));
5410         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5411       }
5412
5413       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5414         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5415         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5416         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5417                                   DAG.getConstant(CnstVal, MVT::i32),
5418                                   DAG.getConstant(8, MVT::i32));
5419         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5420       }
5421     }
5422
5423     if (SecondTry)
5424       goto FailedModImm;
5425     SecondTry = true;
5426     CnstBits = ~UndefBits;
5427     goto AttemptModImm;
5428   }
5429
5430 // We can always fall back to a non-immediate AND.
5431 FailedModImm:
5432   return Op;
5433 }
5434
5435 // Specialized code to quickly find if PotentialBVec is a BuildVector that
5436 // consists of only the same constant int value, returned in reference arg
5437 // ConstVal
5438 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
5439                                      uint64_t &ConstVal) {
5440   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
5441   if (!Bvec)
5442     return false;
5443   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
5444   if (!FirstElt)
5445     return false;
5446   EVT VT = Bvec->getValueType(0);
5447   unsigned NumElts = VT.getVectorNumElements();
5448   for (unsigned i = 1; i < NumElts; ++i)
5449     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
5450       return false;
5451   ConstVal = FirstElt->getZExtValue();
5452   return true;
5453 }
5454
5455 static unsigned getIntrinsicID(const SDNode *N) {
5456   unsigned Opcode = N->getOpcode();
5457   switch (Opcode) {
5458   default:
5459     return Intrinsic::not_intrinsic;
5460   case ISD::INTRINSIC_WO_CHAIN: {
5461     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
5462     if (IID < Intrinsic::num_intrinsics)
5463       return IID;
5464     return Intrinsic::not_intrinsic;
5465   }
5466   }
5467 }
5468
5469 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
5470 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
5471 // BUILD_VECTORs with constant element C1, C2 is a constant, and C1 == ~C2.
5472 // Also, logical shift right -> sri, with the same structure.
5473 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
5474   EVT VT = N->getValueType(0);
5475
5476   if (!VT.isVector())
5477     return SDValue();
5478
5479   SDLoc DL(N);
5480
5481   // Is the first op an AND?
5482   const SDValue And = N->getOperand(0);
5483   if (And.getOpcode() != ISD::AND)
5484     return SDValue();
5485
5486   // Is the second op an shl or lshr?
5487   SDValue Shift = N->getOperand(1);
5488   // This will have been turned into: AArch64ISD::VSHL vector, #shift
5489   // or AArch64ISD::VLSHR vector, #shift
5490   unsigned ShiftOpc = Shift.getOpcode();
5491   if ((ShiftOpc != AArch64ISD::VSHL && ShiftOpc != AArch64ISD::VLSHR))
5492     return SDValue();
5493   bool IsShiftRight = ShiftOpc == AArch64ISD::VLSHR;
5494
5495   // Is the shift amount constant?
5496   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
5497   if (!C2node)
5498     return SDValue();
5499
5500   // Is the and mask vector all constant?
5501   uint64_t C1;
5502   if (!isAllConstantBuildVector(And.getOperand(1), C1))
5503     return SDValue();
5504
5505   // Is C1 == ~C2, taking into account how much one can shift elements of a
5506   // particular size?
5507   uint64_t C2 = C2node->getZExtValue();
5508   unsigned ElemSizeInBits = VT.getVectorElementType().getSizeInBits();
5509   if (C2 > ElemSizeInBits)
5510     return SDValue();
5511   unsigned ElemMask = (1 << ElemSizeInBits) - 1;
5512   if ((C1 & ElemMask) != (~C2 & ElemMask))
5513     return SDValue();
5514
5515   SDValue X = And.getOperand(0);
5516   SDValue Y = Shift.getOperand(0);
5517
5518   unsigned Intrin =
5519       IsShiftRight ? Intrinsic::aarch64_neon_vsri : Intrinsic::aarch64_neon_vsli;
5520   SDValue ResultSLI =
5521       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5522                   DAG.getConstant(Intrin, MVT::i32), X, Y, Shift.getOperand(1));
5523
5524   DEBUG(dbgs() << "aarch64-lower: transformed: \n");
5525   DEBUG(N->dump(&DAG));
5526   DEBUG(dbgs() << "into: \n");
5527   DEBUG(ResultSLI->dump(&DAG));
5528
5529   ++NumShiftInserts;
5530   return ResultSLI;
5531 }
5532
5533 SDValue AArch64TargetLowering::LowerVectorOR(SDValue Op,
5534                                              SelectionDAG &DAG) const {
5535   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
5536   if (EnableAArch64SlrGeneration) {
5537     SDValue Res = tryLowerToSLI(Op.getNode(), DAG);
5538     if (Res.getNode())
5539       return Res;
5540   }
5541
5542   BuildVectorSDNode *BVN =
5543       dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
5544   SDValue LHS = Op.getOperand(1);
5545   SDLoc dl(Op);
5546   EVT VT = Op.getValueType();
5547
5548   // OR commutes, so try swapping the operands.
5549   if (!BVN) {
5550     LHS = Op.getOperand(0);
5551     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5552   }
5553   if (!BVN)
5554     return Op;
5555
5556   APInt CnstBits(VT.getSizeInBits(), 0);
5557   APInt UndefBits(VT.getSizeInBits(), 0);
5558   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5559     // We make use of a little bit of goto ickiness in order to avoid having to
5560     // duplicate the immediate matching logic for the undef toggled case.
5561     bool SecondTry = false;
5562   AttemptModImm:
5563
5564     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5565       CnstBits = CnstBits.zextOrTrunc(64);
5566       uint64_t CnstVal = CnstBits.getZExtValue();
5567
5568       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5569         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5570         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5571         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5572                                   DAG.getConstant(CnstVal, MVT::i32),
5573                                   DAG.getConstant(0, MVT::i32));
5574         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5575       }
5576
5577       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5578         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5579         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5580         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5581                                   DAG.getConstant(CnstVal, MVT::i32),
5582                                   DAG.getConstant(8, MVT::i32));
5583         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5584       }
5585
5586       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5587         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5588         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5589         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5590                                   DAG.getConstant(CnstVal, MVT::i32),
5591                                   DAG.getConstant(16, MVT::i32));
5592         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5593       }
5594
5595       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5596         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5597         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5598         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5599                                   DAG.getConstant(CnstVal, MVT::i32),
5600                                   DAG.getConstant(24, MVT::i32));
5601         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5602       }
5603
5604       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5605         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5606         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5607         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5608                                   DAG.getConstant(CnstVal, MVT::i32),
5609                                   DAG.getConstant(0, MVT::i32));
5610         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5611       }
5612
5613       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5614         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5615         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5616         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5617                                   DAG.getConstant(CnstVal, MVT::i32),
5618                                   DAG.getConstant(8, MVT::i32));
5619         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5620       }
5621     }
5622
5623     if (SecondTry)
5624       goto FailedModImm;
5625     SecondTry = true;
5626     CnstBits = UndefBits;
5627     goto AttemptModImm;
5628   }
5629
5630 // We can always fall back to a non-immediate OR.
5631 FailedModImm:
5632   return Op;
5633 }
5634
5635 // Normalize the operands of BUILD_VECTOR. The value of constant operands will
5636 // be truncated to fit element width.
5637 static SDValue NormalizeBuildVector(SDValue Op,
5638                                     SelectionDAG &DAG) {
5639   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
5640   SDLoc dl(Op);
5641   EVT VT = Op.getValueType();
5642   EVT EltTy= VT.getVectorElementType();
5643
5644   if (EltTy.isFloatingPoint() || EltTy.getSizeInBits() > 16)
5645     return Op;
5646
5647   SmallVector<SDValue, 16> Ops;
5648   for (unsigned I = 0, E = VT.getVectorNumElements(); I != E; ++I) {
5649     SDValue Lane = Op.getOperand(I);
5650     if (Lane.getOpcode() == ISD::Constant) {
5651       APInt LowBits(EltTy.getSizeInBits(),
5652                     cast<ConstantSDNode>(Lane)->getZExtValue());
5653       Lane = DAG.getConstant(LowBits.getZExtValue(), MVT::i32);
5654     }
5655     Ops.push_back(Lane);
5656   }
5657   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5658 }
5659
5660 SDValue AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
5661                                                  SelectionDAG &DAG) const {
5662   SDLoc dl(Op);
5663   EVT VT = Op.getValueType();
5664   Op = NormalizeBuildVector(Op, DAG);
5665   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5666
5667   APInt CnstBits(VT.getSizeInBits(), 0);
5668   APInt UndefBits(VT.getSizeInBits(), 0);
5669   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5670     // We make use of a little bit of goto ickiness in order to avoid having to
5671     // duplicate the immediate matching logic for the undef toggled case.
5672     bool SecondTry = false;
5673   AttemptModImm:
5674
5675     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5676       CnstBits = CnstBits.zextOrTrunc(64);
5677       uint64_t CnstVal = CnstBits.getZExtValue();
5678
5679       // Certain magic vector constants (used to express things like NOT
5680       // and NEG) are passed through unmodified.  This allows codegen patterns
5681       // for these operations to match.  Special-purpose patterns will lower
5682       // these immediates to MOVIs if it proves necessary.
5683       if (VT.isInteger() && (CnstVal == 0 || CnstVal == ~0ULL))
5684         return Op;
5685
5686       // The many faces of MOVI...
5687       if (AArch64_AM::isAdvSIMDModImmType10(CnstVal)) {
5688         CnstVal = AArch64_AM::encodeAdvSIMDModImmType10(CnstVal);
5689         if (VT.getSizeInBits() == 128) {
5690           SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::v2i64,
5691                                     DAG.getConstant(CnstVal, MVT::i32));
5692           return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5693         }
5694
5695         // Support the V64 version via subregister insertion.
5696         SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::f64,
5697                                   DAG.getConstant(CnstVal, MVT::i32));
5698         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5699       }
5700
5701       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5702         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5703         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5704         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5705                                   DAG.getConstant(CnstVal, MVT::i32),
5706                                   DAG.getConstant(0, MVT::i32));
5707         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5708       }
5709
5710       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5711         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5712         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5713         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5714                                   DAG.getConstant(CnstVal, MVT::i32),
5715                                   DAG.getConstant(8, MVT::i32));
5716         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5717       }
5718
5719       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5720         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5721         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5722         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5723                                   DAG.getConstant(CnstVal, MVT::i32),
5724                                   DAG.getConstant(16, MVT::i32));
5725         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5726       }
5727
5728       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5729         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5730         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5731         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5732                                   DAG.getConstant(CnstVal, MVT::i32),
5733                                   DAG.getConstant(24, MVT::i32));
5734         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5735       }
5736
5737       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5738         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5739         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5740         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5741                                   DAG.getConstant(CnstVal, MVT::i32),
5742                                   DAG.getConstant(0, MVT::i32));
5743         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5744       }
5745
5746       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5747         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5748         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5749         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5750                                   DAG.getConstant(CnstVal, MVT::i32),
5751                                   DAG.getConstant(8, MVT::i32));
5752         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5753       }
5754
5755       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5756         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5757         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5758         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5759                                   DAG.getConstant(CnstVal, MVT::i32),
5760                                   DAG.getConstant(264, MVT::i32));
5761         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5762       }
5763
5764       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5765         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5766         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5767         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5768                                   DAG.getConstant(CnstVal, MVT::i32),
5769                                   DAG.getConstant(272, MVT::i32));
5770         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5771       }
5772
5773       if (AArch64_AM::isAdvSIMDModImmType9(CnstVal)) {
5774         CnstVal = AArch64_AM::encodeAdvSIMDModImmType9(CnstVal);
5775         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
5776         SDValue Mov = DAG.getNode(AArch64ISD::MOVI, dl, MovTy,
5777                                   DAG.getConstant(CnstVal, MVT::i32));
5778         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5779       }
5780
5781       // The few faces of FMOV...
5782       if (AArch64_AM::isAdvSIMDModImmType11(CnstVal)) {
5783         CnstVal = AArch64_AM::encodeAdvSIMDModImmType11(CnstVal);
5784         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4f32 : MVT::v2f32;
5785         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MovTy,
5786                                   DAG.getConstant(CnstVal, MVT::i32));
5787         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5788       }
5789
5790       if (AArch64_AM::isAdvSIMDModImmType12(CnstVal) &&
5791           VT.getSizeInBits() == 128) {
5792         CnstVal = AArch64_AM::encodeAdvSIMDModImmType12(CnstVal);
5793         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MVT::v2f64,
5794                                   DAG.getConstant(CnstVal, MVT::i32));
5795         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5796       }
5797
5798       // The many faces of MVNI...
5799       CnstVal = ~CnstVal;
5800       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5801         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5802         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5803         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5804                                   DAG.getConstant(CnstVal, MVT::i32),
5805                                   DAG.getConstant(0, MVT::i32));
5806         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5807       }
5808
5809       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5810         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5811         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5812         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5813                                   DAG.getConstant(CnstVal, MVT::i32),
5814                                   DAG.getConstant(8, MVT::i32));
5815         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5816       }
5817
5818       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5819         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5820         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5821         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5822                                   DAG.getConstant(CnstVal, MVT::i32),
5823                                   DAG.getConstant(16, MVT::i32));
5824         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5825       }
5826
5827       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5828         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5829         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5830         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5831                                   DAG.getConstant(CnstVal, MVT::i32),
5832                                   DAG.getConstant(24, MVT::i32));
5833         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5834       }
5835
5836       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5837         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5838         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5839         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5840                                   DAG.getConstant(CnstVal, MVT::i32),
5841                                   DAG.getConstant(0, MVT::i32));
5842         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5843       }
5844
5845       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5846         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5847         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5848         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5849                                   DAG.getConstant(CnstVal, MVT::i32),
5850                                   DAG.getConstant(8, MVT::i32));
5851         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5852       }
5853
5854       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5855         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5856         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5857         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5858                                   DAG.getConstant(CnstVal, MVT::i32),
5859                                   DAG.getConstant(264, MVT::i32));
5860         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5861       }
5862
5863       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5864         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5865         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5866         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5867                                   DAG.getConstant(CnstVal, MVT::i32),
5868                                   DAG.getConstant(272, MVT::i32));
5869         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5870       }
5871     }
5872
5873     if (SecondTry)
5874       goto FailedModImm;
5875     SecondTry = true;
5876     CnstBits = UndefBits;
5877     goto AttemptModImm;
5878   }
5879 FailedModImm:
5880
5881   // Scan through the operands to find some interesting properties we can
5882   // exploit:
5883   //   1) If only one value is used, we can use a DUP, or
5884   //   2) if only the low element is not undef, we can just insert that, or
5885   //   3) if only one constant value is used (w/ some non-constant lanes),
5886   //      we can splat the constant value into the whole vector then fill
5887   //      in the non-constant lanes.
5888   //   4) FIXME: If different constant values are used, but we can intelligently
5889   //             select the values we'll be overwriting for the non-constant
5890   //             lanes such that we can directly materialize the vector
5891   //             some other way (MOVI, e.g.), we can be sneaky.
5892   unsigned NumElts = VT.getVectorNumElements();
5893   bool isOnlyLowElement = true;
5894   bool usesOnlyOneValue = true;
5895   bool usesOnlyOneConstantValue = true;
5896   bool isConstant = true;
5897   unsigned NumConstantLanes = 0;
5898   SDValue Value;
5899   SDValue ConstantValue;
5900   for (unsigned i = 0; i < NumElts; ++i) {
5901     SDValue V = Op.getOperand(i);
5902     if (V.getOpcode() == ISD::UNDEF)
5903       continue;
5904     if (i > 0)
5905       isOnlyLowElement = false;
5906     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
5907       isConstant = false;
5908
5909     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
5910       ++NumConstantLanes;
5911       if (!ConstantValue.getNode())
5912         ConstantValue = V;
5913       else if (ConstantValue != V)
5914         usesOnlyOneConstantValue = false;
5915     }
5916
5917     if (!Value.getNode())
5918       Value = V;
5919     else if (V != Value)
5920       usesOnlyOneValue = false;
5921   }
5922
5923   if (!Value.getNode())
5924     return DAG.getUNDEF(VT);
5925
5926   if (isOnlyLowElement)
5927     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
5928
5929   // Use DUP for non-constant splats.  For f32 constant splats, reduce to
5930   // i32 and try again.
5931   if (usesOnlyOneValue) {
5932     if (!isConstant) {
5933       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5934           Value.getValueType() != VT)
5935         return DAG.getNode(AArch64ISD::DUP, dl, VT, Value);
5936
5937       // This is actually a DUPLANExx operation, which keeps everything vectory.
5938
5939       // DUPLANE works on 128-bit vectors, widen it if necessary.
5940       SDValue Lane = Value.getOperand(1);
5941       Value = Value.getOperand(0);
5942       if (Value.getValueType().getSizeInBits() == 64)
5943         Value = WidenVector(Value, DAG);
5944
5945       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
5946       return DAG.getNode(Opcode, dl, VT, Value, Lane);
5947     }
5948
5949     if (VT.getVectorElementType().isFloatingPoint()) {
5950       SmallVector<SDValue, 8> Ops;
5951       EVT EltTy = VT.getVectorElementType();
5952       assert ((EltTy == MVT::f16 || EltTy == MVT::f32 || EltTy == MVT::f64) &&
5953               "Unsupported floating-point vector type");
5954       MVT NewType = MVT::getIntegerVT(EltTy.getSizeInBits());
5955       for (unsigned i = 0; i < NumElts; ++i)
5956         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
5957       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
5958       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5959       Val = LowerBUILD_VECTOR(Val, DAG);
5960       if (Val.getNode())
5961         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5962     }
5963   }
5964
5965   // If there was only one constant value used and for more than one lane,
5966   // start by splatting that value, then replace the non-constant lanes. This
5967   // is better than the default, which will perform a separate initialization
5968   // for each lane.
5969   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
5970     SDValue Val = DAG.getNode(AArch64ISD::DUP, dl, VT, ConstantValue);
5971     // Now insert the non-constant lanes.
5972     for (unsigned i = 0; i < NumElts; ++i) {
5973       SDValue V = Op.getOperand(i);
5974       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5975       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V)) {
5976         // Note that type legalization likely mucked about with the VT of the
5977         // source operand, so we may have to convert it here before inserting.
5978         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
5979       }
5980     }
5981     return Val;
5982   }
5983
5984   // If all elements are constants and the case above didn't get hit, fall back
5985   // to the default expansion, which will generate a load from the constant
5986   // pool.
5987   if (isConstant)
5988     return SDValue();
5989
5990   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5991   if (NumElts >= 4) {
5992     SDValue shuffle = ReconstructShuffle(Op, DAG);
5993     if (shuffle != SDValue())
5994       return shuffle;
5995   }
5996
5997   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
5998   // know the default expansion would otherwise fall back on something even
5999   // worse. For a vector with one or two non-undef values, that's
6000   // scalar_to_vector for the elements followed by a shuffle (provided the
6001   // shuffle is valid for the target) and materialization element by element
6002   // on the stack followed by a load for everything else.
6003   if (!isConstant && !usesOnlyOneValue) {
6004     SDValue Vec = DAG.getUNDEF(VT);
6005     SDValue Op0 = Op.getOperand(0);
6006     unsigned ElemSize = VT.getVectorElementType().getSizeInBits();
6007     unsigned i = 0;
6008     // For 32 and 64 bit types, use INSERT_SUBREG for lane zero to
6009     // a) Avoid a RMW dependency on the full vector register, and
6010     // b) Allow the register coalescer to fold away the copy if the
6011     //    value is already in an S or D register.
6012     if (Op0.getOpcode() != ISD::UNDEF && (ElemSize == 32 || ElemSize == 64)) {
6013       unsigned SubIdx = ElemSize == 32 ? AArch64::ssub : AArch64::dsub;
6014       MachineSDNode *N =
6015           DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl, VT, Vec, Op0,
6016                              DAG.getTargetConstant(SubIdx, MVT::i32));
6017       Vec = SDValue(N, 0);
6018       ++i;
6019     }
6020     for (; i < NumElts; ++i) {
6021       SDValue V = Op.getOperand(i);
6022       if (V.getOpcode() == ISD::UNDEF)
6023         continue;
6024       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
6025       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
6026     }
6027     return Vec;
6028   }
6029
6030   // Just use the default expansion. We failed to find a better alternative.
6031   return SDValue();
6032 }
6033
6034 SDValue AArch64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
6035                                                       SelectionDAG &DAG) const {
6036   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
6037
6038   // Check for non-constant or out of range lane.
6039   EVT VT = Op.getOperand(0).getValueType();
6040   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(2));
6041   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6042     return SDValue();
6043
6044
6045   // Insertion/extraction are legal for V128 types.
6046   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6047       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6048       VT == MVT::v8f16)
6049     return Op;
6050
6051   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6052       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6053     return SDValue();
6054
6055   // For V64 types, we perform insertion by expanding the value
6056   // to a V128 type and perform the insertion on that.
6057   SDLoc DL(Op);
6058   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6059   EVT WideTy = WideVec.getValueType();
6060
6061   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
6062                              Op.getOperand(1), Op.getOperand(2));
6063   // Re-narrow the resultant vector.
6064   return NarrowVector(Node, DAG);
6065 }
6066
6067 SDValue
6068 AArch64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
6069                                                SelectionDAG &DAG) const {
6070   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
6071
6072   // Check for non-constant or out of range lane.
6073   EVT VT = Op.getOperand(0).getValueType();
6074   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6075   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6076     return SDValue();
6077
6078
6079   // Insertion/extraction are legal for V128 types.
6080   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6081       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6082       VT == MVT::v8f16)
6083     return Op;
6084
6085   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6086       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6087     return SDValue();
6088
6089   // For V64 types, we perform extraction by expanding the value
6090   // to a V128 type and perform the extraction on that.
6091   SDLoc DL(Op);
6092   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6093   EVT WideTy = WideVec.getValueType();
6094
6095   EVT ExtrTy = WideTy.getVectorElementType();
6096   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
6097     ExtrTy = MVT::i32;
6098
6099   // For extractions, we just return the result directly.
6100   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
6101                      Op.getOperand(1));
6102 }
6103
6104 SDValue AArch64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
6105                                                       SelectionDAG &DAG) const {
6106   EVT VT = Op.getOperand(0).getValueType();
6107   SDLoc dl(Op);
6108   // Just in case...
6109   if (!VT.isVector())
6110     return SDValue();
6111
6112   ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6113   if (!Cst)
6114     return SDValue();
6115   unsigned Val = Cst->getZExtValue();
6116
6117   unsigned Size = Op.getValueType().getSizeInBits();
6118   if (Val == 0) {
6119     switch (Size) {
6120     case 8:
6121       return DAG.getTargetExtractSubreg(AArch64::bsub, dl, Op.getValueType(),
6122                                         Op.getOperand(0));
6123     case 16:
6124       return DAG.getTargetExtractSubreg(AArch64::hsub, dl, Op.getValueType(),
6125                                         Op.getOperand(0));
6126     case 32:
6127       return DAG.getTargetExtractSubreg(AArch64::ssub, dl, Op.getValueType(),
6128                                         Op.getOperand(0));
6129     case 64:
6130       return DAG.getTargetExtractSubreg(AArch64::dsub, dl, Op.getValueType(),
6131                                         Op.getOperand(0));
6132     default:
6133       llvm_unreachable("Unexpected vector type in extract_subvector!");
6134     }
6135   }
6136   // If this is extracting the upper 64-bits of a 128-bit vector, we match
6137   // that directly.
6138   if (Size == 64 && Val * VT.getVectorElementType().getSizeInBits() == 64)
6139     return Op;
6140
6141   return SDValue();
6142 }
6143
6144 bool AArch64TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
6145                                                EVT VT) const {
6146   if (VT.getVectorNumElements() == 4 &&
6147       (VT.is128BitVector() || VT.is64BitVector())) {
6148     unsigned PFIndexes[4];
6149     for (unsigned i = 0; i != 4; ++i) {
6150       if (M[i] < 0)
6151         PFIndexes[i] = 8;
6152       else
6153         PFIndexes[i] = M[i];
6154     }
6155
6156     // Compute the index in the perfect shuffle table.
6157     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
6158                             PFIndexes[2] * 9 + PFIndexes[3];
6159     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
6160     unsigned Cost = (PFEntry >> 30);
6161
6162     if (Cost <= 4)
6163       return true;
6164   }
6165
6166   bool DummyBool;
6167   int DummyInt;
6168   unsigned DummyUnsigned;
6169
6170   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
6171           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
6172           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
6173           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
6174           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
6175           isZIPMask(M, VT, DummyUnsigned) ||
6176           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
6177           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
6178           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
6179           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
6180           isConcatMask(M, VT, VT.getSizeInBits() == 128));
6181 }
6182
6183 /// getVShiftImm - Check if this is a valid build_vector for the immediate
6184 /// operand of a vector shift operation, where all the elements of the
6185 /// build_vector must have the same constant integer value.
6186 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
6187   // Ignore bit_converts.
6188   while (Op.getOpcode() == ISD::BITCAST)
6189     Op = Op.getOperand(0);
6190   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
6191   APInt SplatBits, SplatUndef;
6192   unsigned SplatBitSize;
6193   bool HasAnyUndefs;
6194   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
6195                                     HasAnyUndefs, ElementBits) ||
6196       SplatBitSize > ElementBits)
6197     return false;
6198   Cnt = SplatBits.getSExtValue();
6199   return true;
6200 }
6201
6202 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
6203 /// operand of a vector shift left operation.  That value must be in the range:
6204 ///   0 <= Value < ElementBits for a left shift; or
6205 ///   0 <= Value <= ElementBits for a long left shift.
6206 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
6207   assert(VT.isVector() && "vector shift count is not a vector type");
6208   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6209   if (!getVShiftImm(Op, ElementBits, Cnt))
6210     return false;
6211   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
6212 }
6213
6214 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
6215 /// operand of a vector shift right operation.  For a shift opcode, the value
6216 /// is positive, but for an intrinsic the value count must be negative. The
6217 /// absolute value must be in the range:
6218 ///   1 <= |Value| <= ElementBits for a right shift; or
6219 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
6220 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
6221                          int64_t &Cnt) {
6222   assert(VT.isVector() && "vector shift count is not a vector type");
6223   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6224   if (!getVShiftImm(Op, ElementBits, Cnt))
6225     return false;
6226   if (isIntrinsic)
6227     Cnt = -Cnt;
6228   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
6229 }
6230
6231 SDValue AArch64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
6232                                                       SelectionDAG &DAG) const {
6233   EVT VT = Op.getValueType();
6234   SDLoc DL(Op);
6235   int64_t Cnt;
6236
6237   if (!Op.getOperand(1).getValueType().isVector())
6238     return Op;
6239   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
6240
6241   switch (Op.getOpcode()) {
6242   default:
6243     llvm_unreachable("unexpected shift opcode");
6244
6245   case ISD::SHL:
6246     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
6247       return DAG.getNode(AArch64ISD::VSHL, SDLoc(Op), VT, Op.getOperand(0),
6248                          DAG.getConstant(Cnt, MVT::i32));
6249     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6250                        DAG.getConstant(Intrinsic::aarch64_neon_ushl, MVT::i32),
6251                        Op.getOperand(0), Op.getOperand(1));
6252   case ISD::SRA:
6253   case ISD::SRL:
6254     // Right shift immediate
6255     if (isVShiftRImm(Op.getOperand(1), VT, false, false, Cnt) &&
6256         Cnt < EltSize) {
6257       unsigned Opc =
6258           (Op.getOpcode() == ISD::SRA) ? AArch64ISD::VASHR : AArch64ISD::VLSHR;
6259       return DAG.getNode(Opc, SDLoc(Op), VT, Op.getOperand(0),
6260                          DAG.getConstant(Cnt, MVT::i32));
6261     }
6262
6263     // Right shift register.  Note, there is not a shift right register
6264     // instruction, but the shift left register instruction takes a signed
6265     // value, where negative numbers specify a right shift.
6266     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::aarch64_neon_sshl
6267                                                 : Intrinsic::aarch64_neon_ushl;
6268     // negate the shift amount
6269     SDValue NegShift = DAG.getNode(AArch64ISD::NEG, DL, VT, Op.getOperand(1));
6270     SDValue NegShiftLeft =
6271         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6272                     DAG.getConstant(Opc, MVT::i32), Op.getOperand(0), NegShift);
6273     return NegShiftLeft;
6274   }
6275
6276   return SDValue();
6277 }
6278
6279 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
6280                                     AArch64CC::CondCode CC, bool NoNans, EVT VT,
6281                                     SDLoc dl, SelectionDAG &DAG) {
6282   EVT SrcVT = LHS.getValueType();
6283   assert(VT.getSizeInBits() == SrcVT.getSizeInBits() &&
6284          "function only supposed to emit natural comparisons");
6285
6286   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
6287   APInt CnstBits(VT.getSizeInBits(), 0);
6288   APInt UndefBits(VT.getSizeInBits(), 0);
6289   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
6290   bool IsZero = IsCnst && (CnstBits == 0);
6291
6292   if (SrcVT.getVectorElementType().isFloatingPoint()) {
6293     switch (CC) {
6294     default:
6295       return SDValue();
6296     case AArch64CC::NE: {
6297       SDValue Fcmeq;
6298       if (IsZero)
6299         Fcmeq = DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6300       else
6301         Fcmeq = DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6302       return DAG.getNode(AArch64ISD::NOT, dl, VT, Fcmeq);
6303     }
6304     case AArch64CC::EQ:
6305       if (IsZero)
6306         return DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6307       return DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6308     case AArch64CC::GE:
6309       if (IsZero)
6310         return DAG.getNode(AArch64ISD::FCMGEz, dl, VT, LHS);
6311       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, LHS, RHS);
6312     case AArch64CC::GT:
6313       if (IsZero)
6314         return DAG.getNode(AArch64ISD::FCMGTz, dl, VT, LHS);
6315       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, LHS, RHS);
6316     case AArch64CC::LS:
6317       if (IsZero)
6318         return DAG.getNode(AArch64ISD::FCMLEz, dl, VT, LHS);
6319       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, RHS, LHS);
6320     case AArch64CC::LT:
6321       if (!NoNans)
6322         return SDValue();
6323     // If we ignore NaNs then we can use to the MI implementation.
6324     // Fallthrough.
6325     case AArch64CC::MI:
6326       if (IsZero)
6327         return DAG.getNode(AArch64ISD::FCMLTz, dl, VT, LHS);
6328       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, RHS, LHS);
6329     }
6330   }
6331
6332   switch (CC) {
6333   default:
6334     return SDValue();
6335   case AArch64CC::NE: {
6336     SDValue Cmeq;
6337     if (IsZero)
6338       Cmeq = DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6339     else
6340       Cmeq = DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6341     return DAG.getNode(AArch64ISD::NOT, dl, VT, Cmeq);
6342   }
6343   case AArch64CC::EQ:
6344     if (IsZero)
6345       return DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6346     return DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6347   case AArch64CC::GE:
6348     if (IsZero)
6349       return DAG.getNode(AArch64ISD::CMGEz, dl, VT, LHS);
6350     return DAG.getNode(AArch64ISD::CMGE, dl, VT, LHS, RHS);
6351   case AArch64CC::GT:
6352     if (IsZero)
6353       return DAG.getNode(AArch64ISD::CMGTz, dl, VT, LHS);
6354     return DAG.getNode(AArch64ISD::CMGT, dl, VT, LHS, RHS);
6355   case AArch64CC::LE:
6356     if (IsZero)
6357       return DAG.getNode(AArch64ISD::CMLEz, dl, VT, LHS);
6358     return DAG.getNode(AArch64ISD::CMGE, dl, VT, RHS, LHS);
6359   case AArch64CC::LS:
6360     return DAG.getNode(AArch64ISD::CMHS, dl, VT, RHS, LHS);
6361   case AArch64CC::LO:
6362     return DAG.getNode(AArch64ISD::CMHI, dl, VT, RHS, LHS);
6363   case AArch64CC::LT:
6364     if (IsZero)
6365       return DAG.getNode(AArch64ISD::CMLTz, dl, VT, LHS);
6366     return DAG.getNode(AArch64ISD::CMGT, dl, VT, RHS, LHS);
6367   case AArch64CC::HI:
6368     return DAG.getNode(AArch64ISD::CMHI, dl, VT, LHS, RHS);
6369   case AArch64CC::HS:
6370     return DAG.getNode(AArch64ISD::CMHS, dl, VT, LHS, RHS);
6371   }
6372 }
6373
6374 SDValue AArch64TargetLowering::LowerVSETCC(SDValue Op,
6375                                            SelectionDAG &DAG) const {
6376   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6377   SDValue LHS = Op.getOperand(0);
6378   SDValue RHS = Op.getOperand(1);
6379   EVT CmpVT = LHS.getValueType().changeVectorElementTypeToInteger();
6380   SDLoc dl(Op);
6381
6382   if (LHS.getValueType().getVectorElementType().isInteger()) {
6383     assert(LHS.getValueType() == RHS.getValueType());
6384     AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
6385     SDValue Cmp =
6386         EmitVectorComparison(LHS, RHS, AArch64CC, false, CmpVT, dl, DAG);
6387     return DAG.getSExtOrTrunc(Cmp, dl, Op.getValueType());
6388   }
6389
6390   assert(LHS.getValueType().getVectorElementType() == MVT::f32 ||
6391          LHS.getValueType().getVectorElementType() == MVT::f64);
6392
6393   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
6394   // clean.  Some of them require two branches to implement.
6395   AArch64CC::CondCode CC1, CC2;
6396   bool ShouldInvert;
6397   changeVectorFPCCToAArch64CC(CC, CC1, CC2, ShouldInvert);
6398
6399   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
6400   SDValue Cmp =
6401       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, CmpVT, dl, DAG);
6402   if (!Cmp.getNode())
6403     return SDValue();
6404
6405   if (CC2 != AArch64CC::AL) {
6406     SDValue Cmp2 =
6407         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, CmpVT, dl, DAG);
6408     if (!Cmp2.getNode())
6409       return SDValue();
6410
6411     Cmp = DAG.getNode(ISD::OR, dl, CmpVT, Cmp, Cmp2);
6412   }
6413
6414   Cmp = DAG.getSExtOrTrunc(Cmp, dl, Op.getValueType());
6415
6416   if (ShouldInvert)
6417     return Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
6418
6419   return Cmp;
6420 }
6421
6422 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
6423 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
6424 /// specified in the intrinsic calls.
6425 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
6426                                                const CallInst &I,
6427                                                unsigned Intrinsic) const {
6428   switch (Intrinsic) {
6429   case Intrinsic::aarch64_neon_ld2:
6430   case Intrinsic::aarch64_neon_ld3:
6431   case Intrinsic::aarch64_neon_ld4:
6432   case Intrinsic::aarch64_neon_ld1x2:
6433   case Intrinsic::aarch64_neon_ld1x3:
6434   case Intrinsic::aarch64_neon_ld1x4:
6435   case Intrinsic::aarch64_neon_ld2lane:
6436   case Intrinsic::aarch64_neon_ld3lane:
6437   case Intrinsic::aarch64_neon_ld4lane:
6438   case Intrinsic::aarch64_neon_ld2r:
6439   case Intrinsic::aarch64_neon_ld3r:
6440   case Intrinsic::aarch64_neon_ld4r: {
6441     Info.opc = ISD::INTRINSIC_W_CHAIN;
6442     // Conservatively set memVT to the entire set of vectors loaded.
6443     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
6444     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6445     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6446     Info.offset = 0;
6447     Info.align = 0;
6448     Info.vol = false; // volatile loads with NEON intrinsics not supported
6449     Info.readMem = true;
6450     Info.writeMem = false;
6451     return true;
6452   }
6453   case Intrinsic::aarch64_neon_st2:
6454   case Intrinsic::aarch64_neon_st3:
6455   case Intrinsic::aarch64_neon_st4:
6456   case Intrinsic::aarch64_neon_st1x2:
6457   case Intrinsic::aarch64_neon_st1x3:
6458   case Intrinsic::aarch64_neon_st1x4:
6459   case Intrinsic::aarch64_neon_st2lane:
6460   case Intrinsic::aarch64_neon_st3lane:
6461   case Intrinsic::aarch64_neon_st4lane: {
6462     Info.opc = ISD::INTRINSIC_VOID;
6463     // Conservatively set memVT to the entire set of vectors stored.
6464     unsigned NumElts = 0;
6465     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
6466       Type *ArgTy = I.getArgOperand(ArgI)->getType();
6467       if (!ArgTy->isVectorTy())
6468         break;
6469       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
6470     }
6471     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6472     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6473     Info.offset = 0;
6474     Info.align = 0;
6475     Info.vol = false; // volatile stores with NEON intrinsics not supported
6476     Info.readMem = false;
6477     Info.writeMem = true;
6478     return true;
6479   }
6480   case Intrinsic::aarch64_ldaxr:
6481   case Intrinsic::aarch64_ldxr: {
6482     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
6483     Info.opc = ISD::INTRINSIC_W_CHAIN;
6484     Info.memVT = MVT::getVT(PtrTy->getElementType());
6485     Info.ptrVal = I.getArgOperand(0);
6486     Info.offset = 0;
6487     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6488     Info.vol = true;
6489     Info.readMem = true;
6490     Info.writeMem = false;
6491     return true;
6492   }
6493   case Intrinsic::aarch64_stlxr:
6494   case Intrinsic::aarch64_stxr: {
6495     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
6496     Info.opc = ISD::INTRINSIC_W_CHAIN;
6497     Info.memVT = MVT::getVT(PtrTy->getElementType());
6498     Info.ptrVal = I.getArgOperand(1);
6499     Info.offset = 0;
6500     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6501     Info.vol = true;
6502     Info.readMem = false;
6503     Info.writeMem = true;
6504     return true;
6505   }
6506   case Intrinsic::aarch64_ldaxp:
6507   case Intrinsic::aarch64_ldxp: {
6508     Info.opc = ISD::INTRINSIC_W_CHAIN;
6509     Info.memVT = MVT::i128;
6510     Info.ptrVal = I.getArgOperand(0);
6511     Info.offset = 0;
6512     Info.align = 16;
6513     Info.vol = true;
6514     Info.readMem = true;
6515     Info.writeMem = false;
6516     return true;
6517   }
6518   case Intrinsic::aarch64_stlxp:
6519   case Intrinsic::aarch64_stxp: {
6520     Info.opc = ISD::INTRINSIC_W_CHAIN;
6521     Info.memVT = MVT::i128;
6522     Info.ptrVal = I.getArgOperand(2);
6523     Info.offset = 0;
6524     Info.align = 16;
6525     Info.vol = true;
6526     Info.readMem = false;
6527     Info.writeMem = true;
6528     return true;
6529   }
6530   default:
6531     break;
6532   }
6533
6534   return false;
6535 }
6536
6537 // Truncations from 64-bit GPR to 32-bit GPR is free.
6538 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
6539   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6540     return false;
6541   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6542   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6543   return NumBits1 > NumBits2;
6544 }
6545 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
6546   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6547     return false;
6548   unsigned NumBits1 = VT1.getSizeInBits();
6549   unsigned NumBits2 = VT2.getSizeInBits();
6550   return NumBits1 > NumBits2;
6551 }
6552
6553 /// Check if it is profitable to hoist instruction in then/else to if.
6554 /// Not profitable if I and it's user can form a FMA instruction
6555 /// because we prefer FMSUB/FMADD.
6556 bool AArch64TargetLowering::isProfitableToHoist(Instruction *I) const {
6557   if (I->getOpcode() != Instruction::FMul)
6558     return true;
6559
6560   if (I->getNumUses() != 1)
6561     return true;
6562
6563   Instruction *User = I->user_back();
6564
6565   if (User &&
6566       !(User->getOpcode() == Instruction::FSub ||
6567         User->getOpcode() == Instruction::FAdd))
6568     return true;
6569
6570   const TargetOptions &Options = getTargetMachine().Options;
6571   EVT VT = getValueType(User->getOperand(0)->getType());
6572
6573   if (isFMAFasterThanFMulAndFAdd(VT) &&
6574       isOperationLegalOrCustom(ISD::FMA, VT) &&
6575       (Options.AllowFPOpFusion == FPOpFusion::Fast || Options.UnsafeFPMath))
6576     return false;
6577
6578   return true;
6579 }
6580
6581 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
6582 // 64-bit GPR.
6583 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
6584   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6585     return false;
6586   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6587   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6588   return NumBits1 == 32 && NumBits2 == 64;
6589 }
6590 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
6591   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6592     return false;
6593   unsigned NumBits1 = VT1.getSizeInBits();
6594   unsigned NumBits2 = VT2.getSizeInBits();
6595   return NumBits1 == 32 && NumBits2 == 64;
6596 }
6597
6598 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
6599   EVT VT1 = Val.getValueType();
6600   if (isZExtFree(VT1, VT2)) {
6601     return true;
6602   }
6603
6604   if (Val.getOpcode() != ISD::LOAD)
6605     return false;
6606
6607   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
6608   return (VT1.isSimple() && !VT1.isVector() && VT1.isInteger() &&
6609           VT2.isSimple() && !VT2.isVector() && VT2.isInteger() &&
6610           VT1.getSizeInBits() <= 32);
6611 }
6612
6613 bool AArch64TargetLowering::isExtFreeImpl(const Instruction *Ext) const {
6614   if (isa<FPExtInst>(Ext))
6615     return false;
6616
6617   // Vector types are next free.
6618   if (Ext->getType()->isVectorTy())
6619     return false;
6620
6621   for (const Use &U : Ext->uses()) {
6622     // The extension is free if we can fold it with a left shift in an
6623     // addressing mode or an arithmetic operation: add, sub, and cmp.
6624
6625     // Is there a shift?
6626     const Instruction *Instr = cast<Instruction>(U.getUser());
6627
6628     // Is this a constant shift?
6629     switch (Instr->getOpcode()) {
6630     case Instruction::Shl:
6631       if (!isa<ConstantInt>(Instr->getOperand(1)))
6632         return false;
6633       break;
6634     case Instruction::GetElementPtr: {
6635       gep_type_iterator GTI = gep_type_begin(Instr);
6636       std::advance(GTI, U.getOperandNo());
6637       Type *IdxTy = *GTI;
6638       // This extension will end up with a shift because of the scaling factor.
6639       // 8-bit sized types have a scaling factor of 1, thus a shift amount of 0.
6640       // Get the shift amount based on the scaling factor:
6641       // log2(sizeof(IdxTy)) - log2(8).
6642       uint64_t ShiftAmt =
6643         countTrailingZeros(getDataLayout()->getTypeStoreSizeInBits(IdxTy)) - 3;
6644       // Is the constant foldable in the shift of the addressing mode?
6645       // I.e., shift amount is between 1 and 4 inclusive.
6646       if (ShiftAmt == 0 || ShiftAmt > 4)
6647         return false;
6648       break;
6649     }
6650     case Instruction::Trunc:
6651       // Check if this is a noop.
6652       // trunc(sext ty1 to ty2) to ty1.
6653       if (Instr->getType() == Ext->getOperand(0)->getType())
6654         continue;
6655     // FALL THROUGH.
6656     default:
6657       return false;
6658     }
6659
6660     // At this point we can use the bfm family, so this extension is free
6661     // for that use.
6662   }
6663   return true;
6664 }
6665
6666 bool AArch64TargetLowering::hasPairedLoad(Type *LoadedType,
6667                                           unsigned &RequiredAligment) const {
6668   if (!LoadedType->isIntegerTy() && !LoadedType->isFloatTy())
6669     return false;
6670   // Cyclone supports unaligned accesses.
6671   RequiredAligment = 0;
6672   unsigned NumBits = LoadedType->getPrimitiveSizeInBits();
6673   return NumBits == 32 || NumBits == 64;
6674 }
6675
6676 bool AArch64TargetLowering::hasPairedLoad(EVT LoadedType,
6677                                           unsigned &RequiredAligment) const {
6678   if (!LoadedType.isSimple() ||
6679       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
6680     return false;
6681   // Cyclone supports unaligned accesses.
6682   RequiredAligment = 0;
6683   unsigned NumBits = LoadedType.getSizeInBits();
6684   return NumBits == 32 || NumBits == 64;
6685 }
6686
6687 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
6688                        unsigned AlignCheck) {
6689   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
6690           (DstAlign == 0 || DstAlign % AlignCheck == 0));
6691 }
6692
6693 EVT AArch64TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
6694                                                unsigned SrcAlign, bool IsMemset,
6695                                                bool ZeroMemset,
6696                                                bool MemcpyStrSrc,
6697                                                MachineFunction &MF) const {
6698   // Don't use AdvSIMD to implement 16-byte memset. It would have taken one
6699   // instruction to materialize the v2i64 zero and one store (with restrictive
6700   // addressing mode). Just do two i64 store of zero-registers.
6701   bool Fast;
6702   const Function *F = MF.getFunction();
6703   if (Subtarget->hasFPARMv8() && !IsMemset && Size >= 16 &&
6704       !F->hasFnAttribute(Attribute::NoImplicitFloat) &&
6705       (memOpAlign(SrcAlign, DstAlign, 16) ||
6706        (allowsMisalignedMemoryAccesses(MVT::f128, 0, 1, &Fast) && Fast)))
6707     return MVT::f128;
6708
6709   if (Size >= 8 &&
6710       (memOpAlign(SrcAlign, DstAlign, 8) ||
6711        (allowsMisalignedMemoryAccesses(MVT::i64, 0, 1, &Fast) && Fast)))
6712     return MVT::i64;
6713
6714   if (Size >= 4 &&
6715       (memOpAlign(SrcAlign, DstAlign, 4) ||
6716        (allowsMisalignedMemoryAccesses(MVT::i32, 0, 1, &Fast) && Fast)))
6717     return MVT::i32;
6718
6719   return MVT::Other;
6720 }
6721
6722 // 12-bit optionally shifted immediates are legal for adds.
6723 bool AArch64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
6724   if ((Immed >> 12) == 0 || ((Immed & 0xfff) == 0 && Immed >> 24 == 0))
6725     return true;
6726   return false;
6727 }
6728
6729 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
6730 // immediates is the same as for an add or a sub.
6731 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
6732   if (Immed < 0)
6733     Immed *= -1;
6734   return isLegalAddImmediate(Immed);
6735 }
6736
6737 /// isLegalAddressingMode - Return true if the addressing mode represented
6738 /// by AM is legal for this target, for a load/store of the specified type.
6739 bool AArch64TargetLowering::isLegalAddressingMode(const AddrMode &AM,
6740                                                   Type *Ty) const {
6741   // AArch64 has five basic addressing modes:
6742   //  reg
6743   //  reg + 9-bit signed offset
6744   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
6745   //  reg1 + reg2
6746   //  reg + SIZE_IN_BYTES * reg
6747
6748   // No global is ever allowed as a base.
6749   if (AM.BaseGV)
6750     return false;
6751
6752   // No reg+reg+imm addressing.
6753   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
6754     return false;
6755
6756   // check reg + imm case:
6757   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
6758   uint64_t NumBytes = 0;
6759   if (Ty->isSized()) {
6760     uint64_t NumBits = getDataLayout()->getTypeSizeInBits(Ty);
6761     NumBytes = NumBits / 8;
6762     if (!isPowerOf2_64(NumBits))
6763       NumBytes = 0;
6764   }
6765
6766   if (!AM.Scale) {
6767     int64_t Offset = AM.BaseOffs;
6768
6769     // 9-bit signed offset
6770     if (Offset >= -(1LL << 9) && Offset <= (1LL << 9) - 1)
6771       return true;
6772
6773     // 12-bit unsigned offset
6774     unsigned shift = Log2_64(NumBytes);
6775     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
6776         // Must be a multiple of NumBytes (NumBytes is a power of 2)
6777         (Offset >> shift) << shift == Offset)
6778       return true;
6779     return false;
6780   }
6781
6782   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
6783
6784   if (!AM.Scale || AM.Scale == 1 ||
6785       (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes))
6786     return true;
6787   return false;
6788 }
6789
6790 int AArch64TargetLowering::getScalingFactorCost(const AddrMode &AM,
6791                                                 Type *Ty) const {
6792   // Scaling factors are not free at all.
6793   // Operands                     | Rt Latency
6794   // -------------------------------------------
6795   // Rt, [Xn, Xm]                 | 4
6796   // -------------------------------------------
6797   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
6798   // Rt, [Xn, Wm, <extend> #imm]  |
6799   if (isLegalAddressingMode(AM, Ty))
6800     // Scale represents reg2 * scale, thus account for 1 if
6801     // it is not equal to 0 or 1.
6802     return AM.Scale != 0 && AM.Scale != 1;
6803   return -1;
6804 }
6805
6806 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
6807   VT = VT.getScalarType();
6808
6809   if (!VT.isSimple())
6810     return false;
6811
6812   switch (VT.getSimpleVT().SimpleTy) {
6813   case MVT::f32:
6814   case MVT::f64:
6815     return true;
6816   default:
6817     break;
6818   }
6819
6820   return false;
6821 }
6822
6823 const MCPhysReg *
6824 AArch64TargetLowering::getScratchRegisters(CallingConv::ID) const {
6825   // LR is a callee-save register, but we must treat it as clobbered by any call
6826   // site. Hence we include LR in the scratch registers, which are in turn added
6827   // as implicit-defs for stackmaps and patchpoints.
6828   static const MCPhysReg ScratchRegs[] = {
6829     AArch64::X16, AArch64::X17, AArch64::LR, 0
6830   };
6831   return ScratchRegs;
6832 }
6833
6834 bool
6835 AArch64TargetLowering::isDesirableToCommuteWithShift(const SDNode *N) const {
6836   EVT VT = N->getValueType(0);
6837     // If N is unsigned bit extraction: ((x >> C) & mask), then do not combine
6838     // it with shift to let it be lowered to UBFX.
6839   if (N->getOpcode() == ISD::AND && (VT == MVT::i32 || VT == MVT::i64) &&
6840       isa<ConstantSDNode>(N->getOperand(1))) {
6841     uint64_t TruncMask = N->getConstantOperandVal(1);
6842     if (isMask_64(TruncMask) &&
6843       N->getOperand(0).getOpcode() == ISD::SRL &&
6844       isa<ConstantSDNode>(N->getOperand(0)->getOperand(1)))
6845       return false;
6846   }
6847   return true;
6848 }
6849
6850 bool AArch64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
6851                                                               Type *Ty) const {
6852   assert(Ty->isIntegerTy());
6853
6854   unsigned BitSize = Ty->getPrimitiveSizeInBits();
6855   if (BitSize == 0)
6856     return false;
6857
6858   int64_t Val = Imm.getSExtValue();
6859   if (Val == 0 || AArch64_AM::isLogicalImmediate(Val, BitSize))
6860     return true;
6861
6862   if ((int64_t)Val < 0)
6863     Val = ~Val;
6864   if (BitSize == 32)
6865     Val &= (1LL << 32) - 1;
6866
6867   unsigned LZ = countLeadingZeros((uint64_t)Val);
6868   unsigned Shift = (63 - LZ) / 16;
6869   // MOVZ is free so return true for one or fewer MOVK.
6870   return Shift < 3;
6871 }
6872
6873 // Generate SUBS and CSEL for integer abs.
6874 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
6875   EVT VT = N->getValueType(0);
6876
6877   SDValue N0 = N->getOperand(0);
6878   SDValue N1 = N->getOperand(1);
6879   SDLoc DL(N);
6880
6881   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
6882   // and change it to SUB and CSEL.
6883   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
6884       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
6885       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
6886     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
6887       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
6888         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
6889                                   N0.getOperand(0));
6890         // Generate SUBS & CSEL.
6891         SDValue Cmp =
6892             DAG.getNode(AArch64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
6893                         N0.getOperand(0), DAG.getConstant(0, VT));
6894         return DAG.getNode(AArch64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
6895                            DAG.getConstant(AArch64CC::PL, MVT::i32),
6896                            SDValue(Cmp.getNode(), 1));
6897       }
6898   return SDValue();
6899 }
6900
6901 // performXorCombine - Attempts to handle integer ABS.
6902 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
6903                                  TargetLowering::DAGCombinerInfo &DCI,
6904                                  const AArch64Subtarget *Subtarget) {
6905   if (DCI.isBeforeLegalizeOps())
6906     return SDValue();
6907
6908   return performIntegerAbsCombine(N, DAG);
6909 }
6910
6911 SDValue
6912 AArch64TargetLowering::BuildSDIVPow2(SDNode *N, const APInt &Divisor,
6913                                      SelectionDAG &DAG,
6914                                      std::vector<SDNode *> *Created) const {
6915   // fold (sdiv X, pow2)
6916   EVT VT = N->getValueType(0);
6917   if ((VT != MVT::i32 && VT != MVT::i64) ||
6918       !(Divisor.isPowerOf2() || (-Divisor).isPowerOf2()))
6919     return SDValue();
6920
6921   SDLoc DL(N);
6922   SDValue N0 = N->getOperand(0);
6923   unsigned Lg2 = Divisor.countTrailingZeros();
6924   SDValue Zero = DAG.getConstant(0, VT);
6925   SDValue Pow2MinusOne = DAG.getConstant((1ULL << Lg2) - 1, VT);
6926
6927   // Add (N0 < 0) ? Pow2 - 1 : 0;
6928   SDValue CCVal;
6929   SDValue Cmp = getAArch64Cmp(N0, Zero, ISD::SETLT, CCVal, DAG, DL);
6930   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, N0, Pow2MinusOne);
6931   SDValue CSel = DAG.getNode(AArch64ISD::CSEL, DL, VT, Add, N0, CCVal, Cmp);
6932
6933   if (Created) {
6934     Created->push_back(Cmp.getNode());
6935     Created->push_back(Add.getNode());
6936     Created->push_back(CSel.getNode());
6937   }
6938
6939   // Divide by pow2.
6940   SDValue SRA =
6941       DAG.getNode(ISD::SRA, DL, VT, CSel, DAG.getConstant(Lg2, MVT::i64));
6942
6943   // If we're dividing by a positive value, we're done.  Otherwise, we must
6944   // negate the result.
6945   if (Divisor.isNonNegative())
6946     return SRA;
6947
6948   if (Created)
6949     Created->push_back(SRA.getNode());
6950   return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT), SRA);
6951 }
6952
6953 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
6954                                  TargetLowering::DAGCombinerInfo &DCI,
6955                                  const AArch64Subtarget *Subtarget) {
6956   if (DCI.isBeforeLegalizeOps())
6957     return SDValue();
6958
6959   // Multiplication of a power of two plus/minus one can be done more
6960   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
6961   // future CPUs have a cheaper MADD instruction, this may need to be
6962   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
6963   // 64-bit is 5 cycles, so this is always a win.
6964   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
6965     APInt Value = C->getAPIntValue();
6966     EVT VT = N->getValueType(0);
6967     if (Value.isNonNegative()) {
6968       // (mul x, 2^N + 1) => (add (shl x, N), x)
6969       APInt VM1 = Value - 1;
6970       if (VM1.isPowerOf2()) {
6971         SDValue ShiftedVal =
6972             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6973                         DAG.getConstant(VM1.logBase2(), MVT::i64));
6974         return DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal,
6975                            N->getOperand(0));
6976       }
6977       // (mul x, 2^N - 1) => (sub (shl x, N), x)
6978       APInt VP1 = Value + 1;
6979       if (VP1.isPowerOf2()) {
6980         SDValue ShiftedVal =
6981             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6982                         DAG.getConstant(VP1.logBase2(), MVT::i64));
6983         return DAG.getNode(ISD::SUB, SDLoc(N), VT, ShiftedVal,
6984                            N->getOperand(0));
6985       }
6986     } else {
6987       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
6988       APInt VNP1 = -Value + 1;
6989       if (VNP1.isPowerOf2()) {
6990         SDValue ShiftedVal =
6991             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6992                         DAG.getConstant(VNP1.logBase2(), MVT::i64));
6993         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N->getOperand(0),
6994                            ShiftedVal);
6995       }
6996       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
6997       APInt VNM1 = -Value - 1;
6998       if (VNM1.isPowerOf2()) {
6999         SDValue ShiftedVal =
7000             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
7001                         DAG.getConstant(VNM1.logBase2(), MVT::i64));
7002         SDValue Add =
7003             DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal, N->getOperand(0));
7004         return DAG.getNode(ISD::SUB, SDLoc(N), VT, DAG.getConstant(0, VT), Add);
7005       }
7006     }
7007   }
7008   return SDValue();
7009 }
7010
7011 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
7012                                                          SelectionDAG &DAG) {
7013   // Take advantage of vector comparisons producing 0 or -1 in each lane to
7014   // optimize away operation when it's from a constant.
7015   //
7016   // The general transformation is:
7017   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
7018   //       AND(VECTOR_CMP(x,y), constant2)
7019   //    constant2 = UNARYOP(constant)
7020
7021   // Early exit if this isn't a vector operation, the operand of the
7022   // unary operation isn't a bitwise AND, or if the sizes of the operations
7023   // aren't the same.
7024   EVT VT = N->getValueType(0);
7025   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
7026       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
7027       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
7028     return SDValue();
7029
7030   // Now check that the other operand of the AND is a constant. We could
7031   // make the transformation for non-constant splats as well, but it's unclear
7032   // that would be a benefit as it would not eliminate any operations, just
7033   // perform one more step in scalar code before moving to the vector unit.
7034   if (BuildVectorSDNode *BV =
7035           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
7036     // Bail out if the vector isn't a constant.
7037     if (!BV->isConstant())
7038       return SDValue();
7039
7040     // Everything checks out. Build up the new and improved node.
7041     SDLoc DL(N);
7042     EVT IntVT = BV->getValueType(0);
7043     // Create a new constant of the appropriate type for the transformed
7044     // DAG.
7045     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
7046     // The AND node needs bitcasts to/from an integer vector type around it.
7047     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
7048     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
7049                                  N->getOperand(0)->getOperand(0), MaskConst);
7050     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
7051     return Res;
7052   }
7053
7054   return SDValue();
7055 }
7056
7057 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG,
7058                                      const AArch64Subtarget *Subtarget) {
7059   // First try to optimize away the conversion when it's conditionally from
7060   // a constant. Vectors only.
7061   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
7062   if (Res != SDValue())
7063     return Res;
7064
7065   EVT VT = N->getValueType(0);
7066   if (VT != MVT::f32 && VT != MVT::f64)
7067     return SDValue();
7068
7069   // Only optimize when the source and destination types have the same width.
7070   if (VT.getSizeInBits() != N->getOperand(0).getValueType().getSizeInBits())
7071     return SDValue();
7072
7073   // If the result of an integer load is only used by an integer-to-float
7074   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
7075   // This eliminates an "integer-to-vector-move UOP and improve throughput.
7076   SDValue N0 = N->getOperand(0);
7077   if (Subtarget->hasNEON() && ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
7078       // Do not change the width of a volatile load.
7079       !cast<LoadSDNode>(N0)->isVolatile()) {
7080     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
7081     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
7082                                LN0->getPointerInfo(), LN0->isVolatile(),
7083                                LN0->isNonTemporal(), LN0->isInvariant(),
7084                                LN0->getAlignment());
7085
7086     // Make sure successors of the original load stay after it by updating them
7087     // to use the new Chain.
7088     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
7089
7090     unsigned Opcode =
7091         (N->getOpcode() == ISD::SINT_TO_FP) ? AArch64ISD::SITOF : AArch64ISD::UITOF;
7092     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
7093   }
7094
7095   return SDValue();
7096 }
7097
7098 /// An EXTR instruction is made up of two shifts, ORed together. This helper
7099 /// searches for and classifies those shifts.
7100 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
7101                          bool &FromHi) {
7102   if (N.getOpcode() == ISD::SHL)
7103     FromHi = false;
7104   else if (N.getOpcode() == ISD::SRL)
7105     FromHi = true;
7106   else
7107     return false;
7108
7109   if (!isa<ConstantSDNode>(N.getOperand(1)))
7110     return false;
7111
7112   ShiftAmount = N->getConstantOperandVal(1);
7113   Src = N->getOperand(0);
7114   return true;
7115 }
7116
7117 /// EXTR instruction extracts a contiguous chunk of bits from two existing
7118 /// registers viewed as a high/low pair. This function looks for the pattern:
7119 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
7120 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
7121 /// independent.
7122 static SDValue tryCombineToEXTR(SDNode *N,
7123                                 TargetLowering::DAGCombinerInfo &DCI) {
7124   SelectionDAG &DAG = DCI.DAG;
7125   SDLoc DL(N);
7126   EVT VT = N->getValueType(0);
7127
7128   assert(N->getOpcode() == ISD::OR && "Unexpected root");
7129
7130   if (VT != MVT::i32 && VT != MVT::i64)
7131     return SDValue();
7132
7133   SDValue LHS;
7134   uint32_t ShiftLHS = 0;
7135   bool LHSFromHi = 0;
7136   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
7137     return SDValue();
7138
7139   SDValue RHS;
7140   uint32_t ShiftRHS = 0;
7141   bool RHSFromHi = 0;
7142   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
7143     return SDValue();
7144
7145   // If they're both trying to come from the high part of the register, they're
7146   // not really an EXTR.
7147   if (LHSFromHi == RHSFromHi)
7148     return SDValue();
7149
7150   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
7151     return SDValue();
7152
7153   if (LHSFromHi) {
7154     std::swap(LHS, RHS);
7155     std::swap(ShiftLHS, ShiftRHS);
7156   }
7157
7158   return DAG.getNode(AArch64ISD::EXTR, DL, VT, LHS, RHS,
7159                      DAG.getConstant(ShiftRHS, MVT::i64));
7160 }
7161
7162 static SDValue tryCombineToBSL(SDNode *N,
7163                                 TargetLowering::DAGCombinerInfo &DCI) {
7164   EVT VT = N->getValueType(0);
7165   SelectionDAG &DAG = DCI.DAG;
7166   SDLoc DL(N);
7167
7168   if (!VT.isVector())
7169     return SDValue();
7170
7171   SDValue N0 = N->getOperand(0);
7172   if (N0.getOpcode() != ISD::AND)
7173     return SDValue();
7174
7175   SDValue N1 = N->getOperand(1);
7176   if (N1.getOpcode() != ISD::AND)
7177     return SDValue();
7178
7179   // We only have to look for constant vectors here since the general, variable
7180   // case can be handled in TableGen.
7181   unsigned Bits = VT.getVectorElementType().getSizeInBits();
7182   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
7183   for (int i = 1; i >= 0; --i)
7184     for (int j = 1; j >= 0; --j) {
7185       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
7186       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
7187       if (!BVN0 || !BVN1)
7188         continue;
7189
7190       bool FoundMatch = true;
7191       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
7192         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
7193         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
7194         if (!CN0 || !CN1 ||
7195             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
7196           FoundMatch = false;
7197           break;
7198         }
7199       }
7200
7201       if (FoundMatch)
7202         return DAG.getNode(AArch64ISD::BSL, DL, VT, SDValue(BVN0, 0),
7203                            N0->getOperand(1 - i), N1->getOperand(1 - j));
7204     }
7205
7206   return SDValue();
7207 }
7208
7209 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
7210                                 const AArch64Subtarget *Subtarget) {
7211   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
7212   if (!EnableAArch64ExtrGeneration)
7213     return SDValue();
7214   SelectionDAG &DAG = DCI.DAG;
7215   EVT VT = N->getValueType(0);
7216
7217   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
7218     return SDValue();
7219
7220   SDValue Res = tryCombineToEXTR(N, DCI);
7221   if (Res.getNode())
7222     return Res;
7223
7224   Res = tryCombineToBSL(N, DCI);
7225   if (Res.getNode())
7226     return Res;
7227
7228   return SDValue();
7229 }
7230
7231 static SDValue performBitcastCombine(SDNode *N,
7232                                      TargetLowering::DAGCombinerInfo &DCI,
7233                                      SelectionDAG &DAG) {
7234   // Wait 'til after everything is legalized to try this. That way we have
7235   // legal vector types and such.
7236   if (DCI.isBeforeLegalizeOps())
7237     return SDValue();
7238
7239   // Remove extraneous bitcasts around an extract_subvector.
7240   // For example,
7241   //    (v4i16 (bitconvert
7242   //             (extract_subvector (v2i64 (bitconvert (v8i16 ...)), (i64 1)))))
7243   //  becomes
7244   //    (extract_subvector ((v8i16 ...), (i64 4)))
7245
7246   // Only interested in 64-bit vectors as the ultimate result.
7247   EVT VT = N->getValueType(0);
7248   if (!VT.isVector())
7249     return SDValue();
7250   if (VT.getSimpleVT().getSizeInBits() != 64)
7251     return SDValue();
7252   // Is the operand an extract_subvector starting at the beginning or halfway
7253   // point of the vector? A low half may also come through as an
7254   // EXTRACT_SUBREG, so look for that, too.
7255   SDValue Op0 = N->getOperand(0);
7256   if (Op0->getOpcode() != ISD::EXTRACT_SUBVECTOR &&
7257       !(Op0->isMachineOpcode() &&
7258         Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG))
7259     return SDValue();
7260   uint64_t idx = cast<ConstantSDNode>(Op0->getOperand(1))->getZExtValue();
7261   if (Op0->getOpcode() == ISD::EXTRACT_SUBVECTOR) {
7262     if (Op0->getValueType(0).getVectorNumElements() != idx && idx != 0)
7263       return SDValue();
7264   } else if (Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG) {
7265     if (idx != AArch64::dsub)
7266       return SDValue();
7267     // The dsub reference is equivalent to a lane zero subvector reference.
7268     idx = 0;
7269   }
7270   // Look through the bitcast of the input to the extract.
7271   if (Op0->getOperand(0)->getOpcode() != ISD::BITCAST)
7272     return SDValue();
7273   SDValue Source = Op0->getOperand(0)->getOperand(0);
7274   // If the source type has twice the number of elements as our destination
7275   // type, we know this is an extract of the high or low half of the vector.
7276   EVT SVT = Source->getValueType(0);
7277   if (SVT.getVectorNumElements() != VT.getVectorNumElements() * 2)
7278     return SDValue();
7279
7280   DEBUG(dbgs() << "aarch64-lower: bitcast extract_subvector simplification\n");
7281
7282   // Create the simplified form to just extract the low or high half of the
7283   // vector directly rather than bothering with the bitcasts.
7284   SDLoc dl(N);
7285   unsigned NumElements = VT.getVectorNumElements();
7286   if (idx) {
7287     SDValue HalfIdx = DAG.getConstant(NumElements, MVT::i64);
7288     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, Source, HalfIdx);
7289   } else {
7290     SDValue SubReg = DAG.getTargetConstant(AArch64::dsub, MVT::i32);
7291     return SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl, VT,
7292                                       Source, SubReg),
7293                    0);
7294   }
7295 }
7296
7297 static SDValue performConcatVectorsCombine(SDNode *N,
7298                                            TargetLowering::DAGCombinerInfo &DCI,
7299                                            SelectionDAG &DAG) {
7300   SDLoc dl(N);
7301   EVT VT = N->getValueType(0);
7302   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
7303
7304   // Optimize concat_vectors of truncated vectors, where the intermediate
7305   // type is illegal, to avoid said illegality,  e.g.,
7306   //   (v4i16 (concat_vectors (v2i16 (truncate (v2i64))),
7307   //                          (v2i16 (truncate (v2i64)))))
7308   // ->
7309   //   (v4i16 (truncate (vector_shuffle (v4i32 (bitcast (v2i64))),
7310   //                                    (v4i32 (bitcast (v2i64))),
7311   //                                    <0, 2, 4, 6>)))
7312   // This isn't really target-specific, but ISD::TRUNCATE legality isn't keyed
7313   // on both input and result type, so we might generate worse code.
7314   // On AArch64 we know it's fine for v2i64->v4i16 and v4i32->v8i8.
7315   if (N->getNumOperands() == 2 &&
7316       N0->getOpcode() == ISD::TRUNCATE &&
7317       N1->getOpcode() == ISD::TRUNCATE) {
7318     SDValue N00 = N0->getOperand(0);
7319     SDValue N10 = N1->getOperand(0);
7320     EVT N00VT = N00.getValueType();
7321
7322     if (N00VT == N10.getValueType() &&
7323         (N00VT == MVT::v2i64 || N00VT == MVT::v4i32) &&
7324         N00VT.getScalarSizeInBits() == 4 * VT.getScalarSizeInBits()) {
7325       MVT MidVT = (N00VT == MVT::v2i64 ? MVT::v4i32 : MVT::v8i16);
7326       SmallVector<int, 8> Mask(MidVT.getVectorNumElements());
7327       for (size_t i = 0; i < Mask.size(); ++i)
7328         Mask[i] = i * 2;
7329       return DAG.getNode(ISD::TRUNCATE, dl, VT,
7330                          DAG.getVectorShuffle(
7331                              MidVT, dl,
7332                              DAG.getNode(ISD::BITCAST, dl, MidVT, N00),
7333                              DAG.getNode(ISD::BITCAST, dl, MidVT, N10), Mask));
7334     }
7335   }
7336
7337   // Wait 'til after everything is legalized to try this. That way we have
7338   // legal vector types and such.
7339   if (DCI.isBeforeLegalizeOps())
7340     return SDValue();
7341
7342   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
7343   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
7344   // canonicalise to that.
7345   if (N0 == N1 && VT.getVectorNumElements() == 2) {
7346     assert(VT.getVectorElementType().getSizeInBits() == 64);
7347     return DAG.getNode(AArch64ISD::DUPLANE64, dl, VT, WidenVector(N0, DAG),
7348                        DAG.getConstant(0, MVT::i64));
7349   }
7350
7351   // Canonicalise concat_vectors so that the right-hand vector has as few
7352   // bit-casts as possible before its real operation. The primary matching
7353   // destination for these operations will be the narrowing "2" instructions,
7354   // which depend on the operation being performed on this right-hand vector.
7355   // For example,
7356   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
7357   // becomes
7358   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
7359
7360   if (N1->getOpcode() != ISD::BITCAST)
7361     return SDValue();
7362   SDValue RHS = N1->getOperand(0);
7363   MVT RHSTy = RHS.getValueType().getSimpleVT();
7364   // If the RHS is not a vector, this is not the pattern we're looking for.
7365   if (!RHSTy.isVector())
7366     return SDValue();
7367
7368   DEBUG(dbgs() << "aarch64-lower: concat_vectors bitcast simplification\n");
7369
7370   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
7371                                   RHSTy.getVectorNumElements() * 2);
7372   return DAG.getNode(ISD::BITCAST, dl, VT,
7373                      DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
7374                                  DAG.getNode(ISD::BITCAST, dl, RHSTy, N0),
7375                                  RHS));
7376 }
7377
7378 static SDValue tryCombineFixedPointConvert(SDNode *N,
7379                                            TargetLowering::DAGCombinerInfo &DCI,
7380                                            SelectionDAG &DAG) {
7381   // Wait 'til after everything is legalized to try this. That way we have
7382   // legal vector types and such.
7383   if (DCI.isBeforeLegalizeOps())
7384     return SDValue();
7385   // Transform a scalar conversion of a value from a lane extract into a
7386   // lane extract of a vector conversion. E.g., from foo1 to foo2:
7387   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
7388   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
7389   //
7390   // The second form interacts better with instruction selection and the
7391   // register allocator to avoid cross-class register copies that aren't
7392   // coalescable due to a lane reference.
7393
7394   // Check the operand and see if it originates from a lane extract.
7395   SDValue Op1 = N->getOperand(1);
7396   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
7397     // Yep, no additional predication needed. Perform the transform.
7398     SDValue IID = N->getOperand(0);
7399     SDValue Shift = N->getOperand(2);
7400     SDValue Vec = Op1.getOperand(0);
7401     SDValue Lane = Op1.getOperand(1);
7402     EVT ResTy = N->getValueType(0);
7403     EVT VecResTy;
7404     SDLoc DL(N);
7405
7406     // The vector width should be 128 bits by the time we get here, even
7407     // if it started as 64 bits (the extract_vector handling will have
7408     // done so).
7409     assert(Vec.getValueType().getSizeInBits() == 128 &&
7410            "unexpected vector size on extract_vector_elt!");
7411     if (Vec.getValueType() == MVT::v4i32)
7412       VecResTy = MVT::v4f32;
7413     else if (Vec.getValueType() == MVT::v2i64)
7414       VecResTy = MVT::v2f64;
7415     else
7416       llvm_unreachable("unexpected vector type!");
7417
7418     SDValue Convert =
7419         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
7420     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
7421   }
7422   return SDValue();
7423 }
7424
7425 // AArch64 high-vector "long" operations are formed by performing the non-high
7426 // version on an extract_subvector of each operand which gets the high half:
7427 //
7428 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
7429 //
7430 // However, there are cases which don't have an extract_high explicitly, but
7431 // have another operation that can be made compatible with one for free. For
7432 // example:
7433 //
7434 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
7435 //
7436 // This routine does the actual conversion of such DUPs, once outer routines
7437 // have determined that everything else is in order.
7438 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
7439   // We can handle most types of duplicate, but the lane ones have an extra
7440   // operand saying *which* lane, so we need to know.
7441   bool IsDUPLANE;
7442   switch (N.getOpcode()) {
7443   case AArch64ISD::DUP:
7444     IsDUPLANE = false;
7445     break;
7446   case AArch64ISD::DUPLANE8:
7447   case AArch64ISD::DUPLANE16:
7448   case AArch64ISD::DUPLANE32:
7449   case AArch64ISD::DUPLANE64:
7450     IsDUPLANE = true;
7451     break;
7452   default:
7453     return SDValue();
7454   }
7455
7456   MVT NarrowTy = N.getSimpleValueType();
7457   if (!NarrowTy.is64BitVector())
7458     return SDValue();
7459
7460   MVT ElementTy = NarrowTy.getVectorElementType();
7461   unsigned NumElems = NarrowTy.getVectorNumElements();
7462   MVT NewDUPVT = MVT::getVectorVT(ElementTy, NumElems * 2);
7463
7464   SDValue NewDUP;
7465   if (IsDUPLANE)
7466     NewDUP = DAG.getNode(N.getOpcode(), SDLoc(N), NewDUPVT, N.getOperand(0),
7467                          N.getOperand(1));
7468   else
7469     NewDUP = DAG.getNode(AArch64ISD::DUP, SDLoc(N), NewDUPVT, N.getOperand(0));
7470
7471   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, SDLoc(N.getNode()), NarrowTy,
7472                      NewDUP, DAG.getConstant(NumElems, MVT::i64));
7473 }
7474
7475 static bool isEssentiallyExtractSubvector(SDValue N) {
7476   if (N.getOpcode() == ISD::EXTRACT_SUBVECTOR)
7477     return true;
7478
7479   return N.getOpcode() == ISD::BITCAST &&
7480          N.getOperand(0).getOpcode() == ISD::EXTRACT_SUBVECTOR;
7481 }
7482
7483 /// \brief Helper structure to keep track of ISD::SET_CC operands.
7484 struct GenericSetCCInfo {
7485   const SDValue *Opnd0;
7486   const SDValue *Opnd1;
7487   ISD::CondCode CC;
7488 };
7489
7490 /// \brief Helper structure to keep track of a SET_CC lowered into AArch64 code.
7491 struct AArch64SetCCInfo {
7492   const SDValue *Cmp;
7493   AArch64CC::CondCode CC;
7494 };
7495
7496 /// \brief Helper structure to keep track of SetCC information.
7497 union SetCCInfo {
7498   GenericSetCCInfo Generic;
7499   AArch64SetCCInfo AArch64;
7500 };
7501
7502 /// \brief Helper structure to be able to read SetCC information.  If set to
7503 /// true, IsAArch64 field, Info is a AArch64SetCCInfo, otherwise Info is a
7504 /// GenericSetCCInfo.
7505 struct SetCCInfoAndKind {
7506   SetCCInfo Info;
7507   bool IsAArch64;
7508 };
7509
7510 /// \brief Check whether or not \p Op is a SET_CC operation, either a generic or
7511 /// an
7512 /// AArch64 lowered one.
7513 /// \p SetCCInfo is filled accordingly.
7514 /// \post SetCCInfo is meanginfull only when this function returns true.
7515 /// \return True when Op is a kind of SET_CC operation.
7516 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
7517   // If this is a setcc, this is straight forward.
7518   if (Op.getOpcode() == ISD::SETCC) {
7519     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
7520     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
7521     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7522     SetCCInfo.IsAArch64 = false;
7523     return true;
7524   }
7525   // Otherwise, check if this is a matching csel instruction.
7526   // In other words:
7527   // - csel 1, 0, cc
7528   // - csel 0, 1, !cc
7529   if (Op.getOpcode() != AArch64ISD::CSEL)
7530     return false;
7531   // Set the information about the operands.
7532   // TODO: we want the operands of the Cmp not the csel
7533   SetCCInfo.Info.AArch64.Cmp = &Op.getOperand(3);
7534   SetCCInfo.IsAArch64 = true;
7535   SetCCInfo.Info.AArch64.CC = static_cast<AArch64CC::CondCode>(
7536       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
7537
7538   // Check that the operands matches the constraints:
7539   // (1) Both operands must be constants.
7540   // (2) One must be 1 and the other must be 0.
7541   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
7542   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7543
7544   // Check (1).
7545   if (!TValue || !FValue)
7546     return false;
7547
7548   // Check (2).
7549   if (!TValue->isOne()) {
7550     // Update the comparison when we are interested in !cc.
7551     std::swap(TValue, FValue);
7552     SetCCInfo.Info.AArch64.CC =
7553         AArch64CC::getInvertedCondCode(SetCCInfo.Info.AArch64.CC);
7554   }
7555   return TValue->isOne() && FValue->isNullValue();
7556 }
7557
7558 // Returns true if Op is setcc or zext of setcc.
7559 static bool isSetCCOrZExtSetCC(const SDValue& Op, SetCCInfoAndKind &Info) {
7560   if (isSetCC(Op, Info))
7561     return true;
7562   return ((Op.getOpcode() == ISD::ZERO_EXTEND) &&
7563     isSetCC(Op->getOperand(0), Info));
7564 }
7565
7566 // The folding we want to perform is:
7567 // (add x, [zext] (setcc cc ...) )
7568 //   -->
7569 // (csel x, (add x, 1), !cc ...)
7570 //
7571 // The latter will get matched to a CSINC instruction.
7572 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
7573   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
7574   SDValue LHS = Op->getOperand(0);
7575   SDValue RHS = Op->getOperand(1);
7576   SetCCInfoAndKind InfoAndKind;
7577
7578   // If neither operand is a SET_CC, give up.
7579   if (!isSetCCOrZExtSetCC(LHS, InfoAndKind)) {
7580     std::swap(LHS, RHS);
7581     if (!isSetCCOrZExtSetCC(LHS, InfoAndKind))
7582       return SDValue();
7583   }
7584
7585   // FIXME: This could be generatized to work for FP comparisons.
7586   EVT CmpVT = InfoAndKind.IsAArch64
7587                   ? InfoAndKind.Info.AArch64.Cmp->getOperand(0).getValueType()
7588                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
7589   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
7590     return SDValue();
7591
7592   SDValue CCVal;
7593   SDValue Cmp;
7594   SDLoc dl(Op);
7595   if (InfoAndKind.IsAArch64) {
7596     CCVal = DAG.getConstant(
7597         AArch64CC::getInvertedCondCode(InfoAndKind.Info.AArch64.CC), MVT::i32);
7598     Cmp = *InfoAndKind.Info.AArch64.Cmp;
7599   } else
7600     Cmp = getAArch64Cmp(*InfoAndKind.Info.Generic.Opnd0,
7601                       *InfoAndKind.Info.Generic.Opnd1,
7602                       ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, true),
7603                       CCVal, DAG, dl);
7604
7605   EVT VT = Op->getValueType(0);
7606   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, VT));
7607   return DAG.getNode(AArch64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
7608 }
7609
7610 // The basic add/sub long vector instructions have variants with "2" on the end
7611 // which act on the high-half of their inputs. They are normally matched by
7612 // patterns like:
7613 //
7614 // (add (zeroext (extract_high LHS)),
7615 //      (zeroext (extract_high RHS)))
7616 // -> uaddl2 vD, vN, vM
7617 //
7618 // However, if one of the extracts is something like a duplicate, this
7619 // instruction can still be used profitably. This function puts the DAG into a
7620 // more appropriate form for those patterns to trigger.
7621 static SDValue performAddSubLongCombine(SDNode *N,
7622                                         TargetLowering::DAGCombinerInfo &DCI,
7623                                         SelectionDAG &DAG) {
7624   if (DCI.isBeforeLegalizeOps())
7625     return SDValue();
7626
7627   MVT VT = N->getSimpleValueType(0);
7628   if (!VT.is128BitVector()) {
7629     if (N->getOpcode() == ISD::ADD)
7630       return performSetccAddFolding(N, DAG);
7631     return SDValue();
7632   }
7633
7634   // Make sure both branches are extended in the same way.
7635   SDValue LHS = N->getOperand(0);
7636   SDValue RHS = N->getOperand(1);
7637   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
7638        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
7639       LHS.getOpcode() != RHS.getOpcode())
7640     return SDValue();
7641
7642   unsigned ExtType = LHS.getOpcode();
7643
7644   // It's not worth doing if at least one of the inputs isn't already an
7645   // extract, but we don't know which it'll be so we have to try both.
7646   if (isEssentiallyExtractSubvector(LHS.getOperand(0))) {
7647     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
7648     if (!RHS.getNode())
7649       return SDValue();
7650
7651     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
7652   } else if (isEssentiallyExtractSubvector(RHS.getOperand(0))) {
7653     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
7654     if (!LHS.getNode())
7655       return SDValue();
7656
7657     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
7658   }
7659
7660   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
7661 }
7662
7663 // Massage DAGs which we can use the high-half "long" operations on into
7664 // something isel will recognize better. E.g.
7665 //
7666 // (aarch64_neon_umull (extract_high vec) (dupv64 scalar)) -->
7667 //   (aarch64_neon_umull (extract_high (v2i64 vec)))
7668 //                     (extract_high (v2i64 (dup128 scalar)))))
7669 //
7670 static SDValue tryCombineLongOpWithDup(unsigned IID, SDNode *N,
7671                                        TargetLowering::DAGCombinerInfo &DCI,
7672                                        SelectionDAG &DAG) {
7673   if (DCI.isBeforeLegalizeOps())
7674     return SDValue();
7675
7676   SDValue LHS = N->getOperand(1);
7677   SDValue RHS = N->getOperand(2);
7678   assert(LHS.getValueType().is64BitVector() &&
7679          RHS.getValueType().is64BitVector() &&
7680          "unexpected shape for long operation");
7681
7682   // Either node could be a DUP, but it's not worth doing both of them (you'd
7683   // just as well use the non-high version) so look for a corresponding extract
7684   // operation on the other "wing".
7685   if (isEssentiallyExtractSubvector(LHS)) {
7686     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
7687     if (!RHS.getNode())
7688       return SDValue();
7689   } else if (isEssentiallyExtractSubvector(RHS)) {
7690     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
7691     if (!LHS.getNode())
7692       return SDValue();
7693   }
7694
7695   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
7696                      N->getOperand(0), LHS, RHS);
7697 }
7698
7699 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
7700   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
7701   unsigned ElemBits = ElemTy.getSizeInBits();
7702
7703   int64_t ShiftAmount;
7704   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
7705     APInt SplatValue, SplatUndef;
7706     unsigned SplatBitSize;
7707     bool HasAnyUndefs;
7708     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
7709                               HasAnyUndefs, ElemBits) ||
7710         SplatBitSize != ElemBits)
7711       return SDValue();
7712
7713     ShiftAmount = SplatValue.getSExtValue();
7714   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
7715     ShiftAmount = CVN->getSExtValue();
7716   } else
7717     return SDValue();
7718
7719   unsigned Opcode;
7720   bool IsRightShift;
7721   switch (IID) {
7722   default:
7723     llvm_unreachable("Unknown shift intrinsic");
7724   case Intrinsic::aarch64_neon_sqshl:
7725     Opcode = AArch64ISD::SQSHL_I;
7726     IsRightShift = false;
7727     break;
7728   case Intrinsic::aarch64_neon_uqshl:
7729     Opcode = AArch64ISD::UQSHL_I;
7730     IsRightShift = false;
7731     break;
7732   case Intrinsic::aarch64_neon_srshl:
7733     Opcode = AArch64ISD::SRSHR_I;
7734     IsRightShift = true;
7735     break;
7736   case Intrinsic::aarch64_neon_urshl:
7737     Opcode = AArch64ISD::URSHR_I;
7738     IsRightShift = true;
7739     break;
7740   case Intrinsic::aarch64_neon_sqshlu:
7741     Opcode = AArch64ISD::SQSHLU_I;
7742     IsRightShift = false;
7743     break;
7744   }
7745
7746   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits)
7747     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7748                        DAG.getConstant(-ShiftAmount, MVT::i32));
7749   else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount < ElemBits)
7750     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7751                        DAG.getConstant(ShiftAmount, MVT::i32));
7752
7753   return SDValue();
7754 }
7755
7756 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
7757 // the intrinsics must be legal and take an i32, this means there's almost
7758 // certainly going to be a zext in the DAG which we can eliminate.
7759 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
7760   SDValue AndN = N->getOperand(2);
7761   if (AndN.getOpcode() != ISD::AND)
7762     return SDValue();
7763
7764   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
7765   if (!CMask || CMask->getZExtValue() != Mask)
7766     return SDValue();
7767
7768   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
7769                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
7770 }
7771
7772 static SDValue combineAcrossLanesIntrinsic(unsigned Opc, SDNode *N,
7773                                            SelectionDAG &DAG) {
7774   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SDLoc(N), N->getValueType(0),
7775                      DAG.getNode(Opc, SDLoc(N),
7776                                  N->getOperand(1).getSimpleValueType(),
7777                                  N->getOperand(1)),
7778                      DAG.getConstant(0, MVT::i64));
7779 }
7780
7781 static SDValue performIntrinsicCombine(SDNode *N,
7782                                        TargetLowering::DAGCombinerInfo &DCI,
7783                                        const AArch64Subtarget *Subtarget) {
7784   SelectionDAG &DAG = DCI.DAG;
7785   unsigned IID = getIntrinsicID(N);
7786   switch (IID) {
7787   default:
7788     break;
7789   case Intrinsic::aarch64_neon_vcvtfxs2fp:
7790   case Intrinsic::aarch64_neon_vcvtfxu2fp:
7791     return tryCombineFixedPointConvert(N, DCI, DAG);
7792     break;
7793   case Intrinsic::aarch64_neon_saddv:
7794     return combineAcrossLanesIntrinsic(AArch64ISD::SADDV, N, DAG);
7795   case Intrinsic::aarch64_neon_uaddv:
7796     return combineAcrossLanesIntrinsic(AArch64ISD::UADDV, N, DAG);
7797   case Intrinsic::aarch64_neon_sminv:
7798     return combineAcrossLanesIntrinsic(AArch64ISD::SMINV, N, DAG);
7799   case Intrinsic::aarch64_neon_uminv:
7800     return combineAcrossLanesIntrinsic(AArch64ISD::UMINV, N, DAG);
7801   case Intrinsic::aarch64_neon_smaxv:
7802     return combineAcrossLanesIntrinsic(AArch64ISD::SMAXV, N, DAG);
7803   case Intrinsic::aarch64_neon_umaxv:
7804     return combineAcrossLanesIntrinsic(AArch64ISD::UMAXV, N, DAG);
7805   case Intrinsic::aarch64_neon_fmax:
7806     return DAG.getNode(AArch64ISD::FMAX, SDLoc(N), N->getValueType(0),
7807                        N->getOperand(1), N->getOperand(2));
7808   case Intrinsic::aarch64_neon_fmin:
7809     return DAG.getNode(AArch64ISD::FMIN, SDLoc(N), N->getValueType(0),
7810                        N->getOperand(1), N->getOperand(2));
7811   case Intrinsic::aarch64_neon_smull:
7812   case Intrinsic::aarch64_neon_umull:
7813   case Intrinsic::aarch64_neon_pmull:
7814   case Intrinsic::aarch64_neon_sqdmull:
7815     return tryCombineLongOpWithDup(IID, N, DCI, DAG);
7816   case Intrinsic::aarch64_neon_sqshl:
7817   case Intrinsic::aarch64_neon_uqshl:
7818   case Intrinsic::aarch64_neon_sqshlu:
7819   case Intrinsic::aarch64_neon_srshl:
7820   case Intrinsic::aarch64_neon_urshl:
7821     return tryCombineShiftImm(IID, N, DAG);
7822   case Intrinsic::aarch64_crc32b:
7823   case Intrinsic::aarch64_crc32cb:
7824     return tryCombineCRC32(0xff, N, DAG);
7825   case Intrinsic::aarch64_crc32h:
7826   case Intrinsic::aarch64_crc32ch:
7827     return tryCombineCRC32(0xffff, N, DAG);
7828   }
7829   return SDValue();
7830 }
7831
7832 static SDValue performExtendCombine(SDNode *N,
7833                                     TargetLowering::DAGCombinerInfo &DCI,
7834                                     SelectionDAG &DAG) {
7835   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
7836   // we can convert that DUP into another extract_high (of a bigger DUP), which
7837   // helps the backend to decide that an sabdl2 would be useful, saving a real
7838   // extract_high operation.
7839   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
7840       N->getOperand(0).getOpcode() == ISD::INTRINSIC_WO_CHAIN) {
7841     SDNode *ABDNode = N->getOperand(0).getNode();
7842     unsigned IID = getIntrinsicID(ABDNode);
7843     if (IID == Intrinsic::aarch64_neon_sabd ||
7844         IID == Intrinsic::aarch64_neon_uabd) {
7845       SDValue NewABD = tryCombineLongOpWithDup(IID, ABDNode, DCI, DAG);
7846       if (!NewABD.getNode())
7847         return SDValue();
7848
7849       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
7850                          NewABD);
7851     }
7852   }
7853
7854   // This is effectively a custom type legalization for AArch64.
7855   //
7856   // Type legalization will split an extend of a small, legal, type to a larger
7857   // illegal type by first splitting the destination type, often creating
7858   // illegal source types, which then get legalized in isel-confusing ways,
7859   // leading to really terrible codegen. E.g.,
7860   //   %result = v8i32 sext v8i8 %value
7861   // becomes
7862   //   %losrc = extract_subreg %value, ...
7863   //   %hisrc = extract_subreg %value, ...
7864   //   %lo = v4i32 sext v4i8 %losrc
7865   //   %hi = v4i32 sext v4i8 %hisrc
7866   // Things go rapidly downhill from there.
7867   //
7868   // For AArch64, the [sz]ext vector instructions can only go up one element
7869   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
7870   // take two instructions.
7871   //
7872   // This implies that the most efficient way to do the extend from v8i8
7873   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
7874   // the normal splitting to happen for the v8i16->v8i32.
7875
7876   // This is pre-legalization to catch some cases where the default
7877   // type legalization will create ill-tempered code.
7878   if (!DCI.isBeforeLegalizeOps())
7879     return SDValue();
7880
7881   // We're only interested in cleaning things up for non-legal vector types
7882   // here. If both the source and destination are legal, things will just
7883   // work naturally without any fiddling.
7884   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7885   EVT ResVT = N->getValueType(0);
7886   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
7887     return SDValue();
7888   // If the vector type isn't a simple VT, it's beyond the scope of what
7889   // we're  worried about here. Let legalization do its thing and hope for
7890   // the best.
7891   SDValue Src = N->getOperand(0);
7892   EVT SrcVT = Src->getValueType(0);
7893   if (!ResVT.isSimple() || !SrcVT.isSimple())
7894     return SDValue();
7895
7896   // If the source VT is a 64-bit vector, we can play games and get the
7897   // better results we want.
7898   if (SrcVT.getSizeInBits() != 64)
7899     return SDValue();
7900
7901   unsigned SrcEltSize = SrcVT.getVectorElementType().getSizeInBits();
7902   unsigned ElementCount = SrcVT.getVectorNumElements();
7903   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), ElementCount);
7904   SDLoc DL(N);
7905   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
7906
7907   // Now split the rest of the operation into two halves, each with a 64
7908   // bit source.
7909   EVT LoVT, HiVT;
7910   SDValue Lo, Hi;
7911   unsigned NumElements = ResVT.getVectorNumElements();
7912   assert(!(NumElements & 1) && "Splitting vector, but not in half!");
7913   LoVT = HiVT = EVT::getVectorVT(*DAG.getContext(),
7914                                  ResVT.getVectorElementType(), NumElements / 2);
7915
7916   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
7917                                LoVT.getVectorNumElements());
7918   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7919                    DAG.getConstant(0, MVT::i64));
7920   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7921                    DAG.getConstant(InNVT.getVectorNumElements(), MVT::i64));
7922   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
7923   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
7924
7925   // Now combine the parts back together so we still have a single result
7926   // like the combiner expects.
7927   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
7928 }
7929
7930 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
7931 /// value. The load store optimizer pass will merge them to store pair stores.
7932 /// This has better performance than a splat of the scalar followed by a split
7933 /// vector store. Even if the stores are not merged it is four stores vs a dup,
7934 /// followed by an ext.b and two stores.
7935 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode *St) {
7936   SDValue StVal = St->getValue();
7937   EVT VT = StVal.getValueType();
7938
7939   // Don't replace floating point stores, they possibly won't be transformed to
7940   // stp because of the store pair suppress pass.
7941   if (VT.isFloatingPoint())
7942     return SDValue();
7943
7944   // Check for insert vector elements.
7945   if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
7946     return SDValue();
7947
7948   // We can express a splat as store pair(s) for 2 or 4 elements.
7949   unsigned NumVecElts = VT.getVectorNumElements();
7950   if (NumVecElts != 4 && NumVecElts != 2)
7951     return SDValue();
7952   SDValue SplatVal = StVal.getOperand(1);
7953   unsigned RemainInsertElts = NumVecElts - 1;
7954
7955   // Check that this is a splat.
7956   while (--RemainInsertElts) {
7957     SDValue NextInsertElt = StVal.getOperand(0);
7958     if (NextInsertElt.getOpcode() != ISD::INSERT_VECTOR_ELT)
7959       return SDValue();
7960     if (NextInsertElt.getOperand(1) != SplatVal)
7961       return SDValue();
7962     StVal = NextInsertElt;
7963   }
7964   unsigned OrigAlignment = St->getAlignment();
7965   unsigned EltOffset = NumVecElts == 4 ? 4 : 8;
7966   unsigned Alignment = std::min(OrigAlignment, EltOffset);
7967
7968   // Create scalar stores. This is at least as good as the code sequence for a
7969   // split unaligned store wich is a dup.s, ext.b, and two stores.
7970   // Most of the time the three stores should be replaced by store pair
7971   // instructions (stp).
7972   SDLoc DL(St);
7973   SDValue BasePtr = St->getBasePtr();
7974   SDValue NewST1 =
7975       DAG.getStore(St->getChain(), DL, SplatVal, BasePtr, St->getPointerInfo(),
7976                    St->isVolatile(), St->isNonTemporal(), St->getAlignment());
7977
7978   unsigned Offset = EltOffset;
7979   while (--NumVecElts) {
7980     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7981                                     DAG.getConstant(Offset, MVT::i64));
7982     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
7983                           St->getPointerInfo(), St->isVolatile(),
7984                           St->isNonTemporal(), Alignment);
7985     Offset += EltOffset;
7986   }
7987   return NewST1;
7988 }
7989
7990 static SDValue performSTORECombine(SDNode *N,
7991                                    TargetLowering::DAGCombinerInfo &DCI,
7992                                    SelectionDAG &DAG,
7993                                    const AArch64Subtarget *Subtarget) {
7994   if (!DCI.isBeforeLegalize())
7995     return SDValue();
7996
7997   StoreSDNode *S = cast<StoreSDNode>(N);
7998   if (S->isVolatile())
7999     return SDValue();
8000
8001   // Cyclone has bad performance on unaligned 16B stores when crossing line and
8002   // page boundaries. We want to split such stores.
8003   if (!Subtarget->isCyclone())
8004     return SDValue();
8005
8006   // Don't split at Oz.
8007   MachineFunction &MF = DAG.getMachineFunction();
8008   bool IsMinSize = MF.getFunction()->hasFnAttribute(Attribute::MinSize);
8009   if (IsMinSize)
8010     return SDValue();
8011
8012   SDValue StVal = S->getValue();
8013   EVT VT = StVal.getValueType();
8014
8015   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
8016   // those up regresses performance on micro-benchmarks and olden/bh.
8017   if (!VT.isVector() || VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
8018     return SDValue();
8019
8020   // Split unaligned 16B stores. They are terrible for performance.
8021   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
8022   // extensions can use this to mark that it does not want splitting to happen
8023   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
8024   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
8025   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
8026       S->getAlignment() <= 2)
8027     return SDValue();
8028
8029   // If we get a splat of a scalar convert this vector store to a store of
8030   // scalars. They will be merged into store pairs thereby removing two
8031   // instructions.
8032   SDValue ReplacedSplat = replaceSplatVectorStore(DAG, S);
8033   if (ReplacedSplat != SDValue())
8034     return ReplacedSplat;
8035
8036   SDLoc DL(S);
8037   unsigned NumElts = VT.getVectorNumElements() / 2;
8038   // Split VT into two.
8039   EVT HalfVT =
8040       EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(), NumElts);
8041   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
8042                                    DAG.getConstant(0, MVT::i64));
8043   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
8044                                    DAG.getConstant(NumElts, MVT::i64));
8045   SDValue BasePtr = S->getBasePtr();
8046   SDValue NewST1 =
8047       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
8048                    S->isVolatile(), S->isNonTemporal(), S->getAlignment());
8049   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
8050                                   DAG.getConstant(8, MVT::i64));
8051   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
8052                       S->getPointerInfo(), S->isVolatile(), S->isNonTemporal(),
8053                       S->getAlignment());
8054 }
8055
8056 /// Target-specific DAG combine function for post-increment LD1 (lane) and
8057 /// post-increment LD1R.
8058 static SDValue performPostLD1Combine(SDNode *N,
8059                                      TargetLowering::DAGCombinerInfo &DCI,
8060                                      bool IsLaneOp) {
8061   if (DCI.isBeforeLegalizeOps())
8062     return SDValue();
8063
8064   SelectionDAG &DAG = DCI.DAG;
8065   EVT VT = N->getValueType(0);
8066
8067   unsigned LoadIdx = IsLaneOp ? 1 : 0;
8068   SDNode *LD = N->getOperand(LoadIdx).getNode();
8069   // If it is not LOAD, can not do such combine.
8070   if (LD->getOpcode() != ISD::LOAD)
8071     return SDValue();
8072
8073   LoadSDNode *LoadSDN = cast<LoadSDNode>(LD);
8074   EVT MemVT = LoadSDN->getMemoryVT();
8075   // Check if memory operand is the same type as the vector element.
8076   if (MemVT != VT.getVectorElementType())
8077     return SDValue();
8078
8079   // Check if there are other uses. If so, do not combine as it will introduce
8080   // an extra load.
8081   for (SDNode::use_iterator UI = LD->use_begin(), UE = LD->use_end(); UI != UE;
8082        ++UI) {
8083     if (UI.getUse().getResNo() == 1) // Ignore uses of the chain result.
8084       continue;
8085     if (*UI != N)
8086       return SDValue();
8087   }
8088
8089   SDValue Addr = LD->getOperand(1);
8090   SDValue Vector = N->getOperand(0);
8091   // Search for a use of the address operand that is an increment.
8092   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(), UE =
8093        Addr.getNode()->use_end(); UI != UE; ++UI) {
8094     SDNode *User = *UI;
8095     if (User->getOpcode() != ISD::ADD
8096         || UI.getUse().getResNo() != Addr.getResNo())
8097       continue;
8098
8099     // Check that the add is independent of the load.  Otherwise, folding it
8100     // would create a cycle.
8101     if (User->isPredecessorOf(LD) || LD->isPredecessorOf(User))
8102       continue;
8103     // Also check that add is not used in the vector operand.  This would also
8104     // create a cycle.
8105     if (User->isPredecessorOf(Vector.getNode()))
8106       continue;
8107
8108     // If the increment is a constant, it must match the memory ref size.
8109     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8110     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8111       uint32_t IncVal = CInc->getZExtValue();
8112       unsigned NumBytes = VT.getScalarSizeInBits() / 8;
8113       if (IncVal != NumBytes)
8114         continue;
8115       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
8116     }
8117
8118     SmallVector<SDValue, 8> Ops;
8119     Ops.push_back(LD->getOperand(0));  // Chain
8120     if (IsLaneOp) {
8121       Ops.push_back(Vector);           // The vector to be inserted
8122       Ops.push_back(N->getOperand(2)); // The lane to be inserted in the vector
8123     }
8124     Ops.push_back(Addr);
8125     Ops.push_back(Inc);
8126
8127     EVT Tys[3] = { VT, MVT::i64, MVT::Other };
8128     SDVTList SDTys = DAG.getVTList(Tys);
8129     unsigned NewOp = IsLaneOp ? AArch64ISD::LD1LANEpost : AArch64ISD::LD1DUPpost;
8130     SDValue UpdN = DAG.getMemIntrinsicNode(NewOp, SDLoc(N), SDTys, Ops,
8131                                            MemVT,
8132                                            LoadSDN->getMemOperand());
8133
8134     // Update the uses.
8135     SmallVector<SDValue, 2> NewResults;
8136     NewResults.push_back(SDValue(LD, 0));             // The result of load
8137     NewResults.push_back(SDValue(UpdN.getNode(), 2)); // Chain
8138     DCI.CombineTo(LD, NewResults);
8139     DCI.CombineTo(N, SDValue(UpdN.getNode(), 0));     // Dup/Inserted Result
8140     DCI.CombineTo(User, SDValue(UpdN.getNode(), 1));  // Write back register
8141
8142     break;
8143   }
8144   return SDValue();
8145 }
8146
8147 /// Target-specific DAG combine function for NEON load/store intrinsics
8148 /// to merge base address updates.
8149 static SDValue performNEONPostLDSTCombine(SDNode *N,
8150                                           TargetLowering::DAGCombinerInfo &DCI,
8151                                           SelectionDAG &DAG) {
8152   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8153     return SDValue();
8154
8155   unsigned AddrOpIdx = N->getNumOperands() - 1;
8156   SDValue Addr = N->getOperand(AddrOpIdx);
8157
8158   // Search for a use of the address operand that is an increment.
8159   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
8160        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
8161     SDNode *User = *UI;
8162     if (User->getOpcode() != ISD::ADD ||
8163         UI.getUse().getResNo() != Addr.getResNo())
8164       continue;
8165
8166     // Check that the add is independent of the load/store.  Otherwise, folding
8167     // it would create a cycle.
8168     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
8169       continue;
8170
8171     // Find the new opcode for the updating load/store.
8172     bool IsStore = false;
8173     bool IsLaneOp = false;
8174     bool IsDupOp = false;
8175     unsigned NewOpc = 0;
8176     unsigned NumVecs = 0;
8177     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
8178     switch (IntNo) {
8179     default: llvm_unreachable("unexpected intrinsic for Neon base update");
8180     case Intrinsic::aarch64_neon_ld2:       NewOpc = AArch64ISD::LD2post;
8181       NumVecs = 2; break;
8182     case Intrinsic::aarch64_neon_ld3:       NewOpc = AArch64ISD::LD3post;
8183       NumVecs = 3; break;
8184     case Intrinsic::aarch64_neon_ld4:       NewOpc = AArch64ISD::LD4post;
8185       NumVecs = 4; break;
8186     case Intrinsic::aarch64_neon_st2:       NewOpc = AArch64ISD::ST2post;
8187       NumVecs = 2; IsStore = true; break;
8188     case Intrinsic::aarch64_neon_st3:       NewOpc = AArch64ISD::ST3post;
8189       NumVecs = 3; IsStore = true; break;
8190     case Intrinsic::aarch64_neon_st4:       NewOpc = AArch64ISD::ST4post;
8191       NumVecs = 4; IsStore = true; break;
8192     case Intrinsic::aarch64_neon_ld1x2:     NewOpc = AArch64ISD::LD1x2post;
8193       NumVecs = 2; break;
8194     case Intrinsic::aarch64_neon_ld1x3:     NewOpc = AArch64ISD::LD1x3post;
8195       NumVecs = 3; break;
8196     case Intrinsic::aarch64_neon_ld1x4:     NewOpc = AArch64ISD::LD1x4post;
8197       NumVecs = 4; break;
8198     case Intrinsic::aarch64_neon_st1x2:     NewOpc = AArch64ISD::ST1x2post;
8199       NumVecs = 2; IsStore = true; break;
8200     case Intrinsic::aarch64_neon_st1x3:     NewOpc = AArch64ISD::ST1x3post;
8201       NumVecs = 3; IsStore = true; break;
8202     case Intrinsic::aarch64_neon_st1x4:     NewOpc = AArch64ISD::ST1x4post;
8203       NumVecs = 4; IsStore = true; break;
8204     case Intrinsic::aarch64_neon_ld2r:      NewOpc = AArch64ISD::LD2DUPpost;
8205       NumVecs = 2; IsDupOp = true; break;
8206     case Intrinsic::aarch64_neon_ld3r:      NewOpc = AArch64ISD::LD3DUPpost;
8207       NumVecs = 3; IsDupOp = true; break;
8208     case Intrinsic::aarch64_neon_ld4r:      NewOpc = AArch64ISD::LD4DUPpost;
8209       NumVecs = 4; IsDupOp = true; break;
8210     case Intrinsic::aarch64_neon_ld2lane:   NewOpc = AArch64ISD::LD2LANEpost;
8211       NumVecs = 2; IsLaneOp = true; break;
8212     case Intrinsic::aarch64_neon_ld3lane:   NewOpc = AArch64ISD::LD3LANEpost;
8213       NumVecs = 3; IsLaneOp = true; break;
8214     case Intrinsic::aarch64_neon_ld4lane:   NewOpc = AArch64ISD::LD4LANEpost;
8215       NumVecs = 4; IsLaneOp = true; break;
8216     case Intrinsic::aarch64_neon_st2lane:   NewOpc = AArch64ISD::ST2LANEpost;
8217       NumVecs = 2; IsStore = true; IsLaneOp = true; break;
8218     case Intrinsic::aarch64_neon_st3lane:   NewOpc = AArch64ISD::ST3LANEpost;
8219       NumVecs = 3; IsStore = true; IsLaneOp = true; break;
8220     case Intrinsic::aarch64_neon_st4lane:   NewOpc = AArch64ISD::ST4LANEpost;
8221       NumVecs = 4; IsStore = true; IsLaneOp = true; break;
8222     }
8223
8224     EVT VecTy;
8225     if (IsStore)
8226       VecTy = N->getOperand(2).getValueType();
8227     else
8228       VecTy = N->getValueType(0);
8229
8230     // If the increment is a constant, it must match the memory ref size.
8231     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8232     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8233       uint32_t IncVal = CInc->getZExtValue();
8234       unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
8235       if (IsLaneOp || IsDupOp)
8236         NumBytes /= VecTy.getVectorNumElements();
8237       if (IncVal != NumBytes)
8238         continue;
8239       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
8240     }
8241     SmallVector<SDValue, 8> Ops;
8242     Ops.push_back(N->getOperand(0)); // Incoming chain
8243     // Load lane and store have vector list as input.
8244     if (IsLaneOp || IsStore)
8245       for (unsigned i = 2; i < AddrOpIdx; ++i)
8246         Ops.push_back(N->getOperand(i));
8247     Ops.push_back(Addr); // Base register
8248     Ops.push_back(Inc);
8249
8250     // Return Types.
8251     EVT Tys[6];
8252     unsigned NumResultVecs = (IsStore ? 0 : NumVecs);
8253     unsigned n;
8254     for (n = 0; n < NumResultVecs; ++n)
8255       Tys[n] = VecTy;
8256     Tys[n++] = MVT::i64;  // Type of write back register
8257     Tys[n] = MVT::Other;  // Type of the chain
8258     SDVTList SDTys = DAG.getVTList(makeArrayRef(Tys, NumResultVecs + 2));
8259
8260     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
8261     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys, Ops,
8262                                            MemInt->getMemoryVT(),
8263                                            MemInt->getMemOperand());
8264
8265     // Update the uses.
8266     std::vector<SDValue> NewResults;
8267     for (unsigned i = 0; i < NumResultVecs; ++i) {
8268       NewResults.push_back(SDValue(UpdN.getNode(), i));
8269     }
8270     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1));
8271     DCI.CombineTo(N, NewResults);
8272     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
8273
8274     break;
8275   }
8276   return SDValue();
8277 }
8278
8279 // Checks to see if the value is the prescribed width and returns information
8280 // about its extension mode.
8281 static
8282 bool checkValueWidth(SDValue V, unsigned width, ISD::LoadExtType &ExtType) {
8283   ExtType = ISD::NON_EXTLOAD;
8284   switch(V.getNode()->getOpcode()) {
8285   default:
8286     return false;
8287   case ISD::LOAD: {
8288     LoadSDNode *LoadNode = cast<LoadSDNode>(V.getNode());
8289     if ((LoadNode->getMemoryVT() == MVT::i8 && width == 8)
8290        || (LoadNode->getMemoryVT() == MVT::i16 && width == 16)) {
8291       ExtType = LoadNode->getExtensionType();
8292       return true;
8293     }
8294     return false;
8295   }
8296   case ISD::AssertSext: {
8297     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8298     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8299        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8300       ExtType = ISD::SEXTLOAD;
8301       return true;
8302     }
8303     return false;
8304   }
8305   case ISD::AssertZext: {
8306     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8307     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8308        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8309       ExtType = ISD::ZEXTLOAD;
8310       return true;
8311     }
8312     return false;
8313   }
8314   case ISD::Constant:
8315   case ISD::TargetConstant: {
8316     if (std::abs(cast<ConstantSDNode>(V.getNode())->getSExtValue()) <
8317         1LL << (width - 1))
8318       return true;
8319     return false;
8320   }
8321   }
8322
8323   return true;
8324 }
8325
8326 // This function does a whole lot of voodoo to determine if the tests are
8327 // equivalent without and with a mask. Essentially what happens is that given a
8328 // DAG resembling:
8329 //
8330 //  +-------------+ +-------------+ +-------------+ +-------------+
8331 //  |    Input    | | AddConstant | | CompConstant| |     CC      |
8332 //  +-------------+ +-------------+ +-------------+ +-------------+
8333 //           |           |           |               |
8334 //           V           V           |    +----------+
8335 //          +-------------+  +----+  |    |
8336 //          |     ADD     |  |0xff|  |    |
8337 //          +-------------+  +----+  |    |
8338 //                  |           |    |    |
8339 //                  V           V    |    |
8340 //                 +-------------+   |    |
8341 //                 |     AND     |   |    |
8342 //                 +-------------+   |    |
8343 //                      |            |    |
8344 //                      +-----+      |    |
8345 //                            |      |    |
8346 //                            V      V    V
8347 //                           +-------------+
8348 //                           |     CMP     |
8349 //                           +-------------+
8350 //
8351 // The AND node may be safely removed for some combinations of inputs. In
8352 // particular we need to take into account the extension type of the Input,
8353 // the exact values of AddConstant, CompConstant, and CC, along with the nominal
8354 // width of the input (this can work for any width inputs, the above graph is
8355 // specific to 8 bits.
8356 //
8357 // The specific equations were worked out by generating output tables for each
8358 // AArch64CC value in terms of and AddConstant (w1), CompConstant(w2). The
8359 // problem was simplified by working with 4 bit inputs, which means we only
8360 // needed to reason about 24 distinct bit patterns: 8 patterns unique to zero
8361 // extension (8,15), 8 patterns unique to sign extensions (-8,-1), and 8
8362 // patterns present in both extensions (0,7). For every distinct set of
8363 // AddConstant and CompConstants bit patterns we can consider the masked and
8364 // unmasked versions to be equivalent if the result of this function is true for
8365 // all 16 distinct bit patterns of for the current extension type of Input (w0).
8366 //
8367 //   sub      w8, w0, w1
8368 //   and      w10, w8, #0x0f
8369 //   cmp      w8, w2
8370 //   cset     w9, AArch64CC
8371 //   cmp      w10, w2
8372 //   cset     w11, AArch64CC
8373 //   cmp      w9, w11
8374 //   cset     w0, eq
8375 //   ret
8376 //
8377 // Since the above function shows when the outputs are equivalent it defines
8378 // when it is safe to remove the AND. Unfortunately it only runs on AArch64 and
8379 // would be expensive to run during compiles. The equations below were written
8380 // in a test harness that confirmed they gave equivalent outputs to the above
8381 // for all inputs function, so they can be used determine if the removal is
8382 // legal instead.
8383 //
8384 // isEquivalentMaskless() is the code for testing if the AND can be removed
8385 // factored out of the DAG recognition as the DAG can take several forms.
8386
8387 static
8388 bool isEquivalentMaskless(unsigned CC, unsigned width,
8389                           ISD::LoadExtType ExtType, signed AddConstant,
8390                           signed CompConstant) {
8391   // By being careful about our equations and only writing the in term
8392   // symbolic values and well known constants (0, 1, -1, MaxUInt) we can
8393   // make them generally applicable to all bit widths.
8394   signed MaxUInt = (1 << width);
8395
8396   // For the purposes of these comparisons sign extending the type is
8397   // equivalent to zero extending the add and displacing it by half the integer
8398   // width. Provided we are careful and make sure our equations are valid over
8399   // the whole range we can just adjust the input and avoid writing equations
8400   // for sign extended inputs.
8401   if (ExtType == ISD::SEXTLOAD)
8402     AddConstant -= (1 << (width-1));
8403
8404   switch(CC) {
8405   case AArch64CC::LE:
8406   case AArch64CC::GT: {
8407     if ((AddConstant == 0) ||
8408         (CompConstant == MaxUInt - 1 && AddConstant < 0) ||
8409         (AddConstant >= 0 && CompConstant < 0) ||
8410         (AddConstant <= 0 && CompConstant <= 0 && CompConstant < AddConstant))
8411       return true;
8412   } break;
8413   case AArch64CC::LT:
8414   case AArch64CC::GE: {
8415     if ((AddConstant == 0) ||
8416         (AddConstant >= 0 && CompConstant <= 0) ||
8417         (AddConstant <= 0 && CompConstant <= 0 && CompConstant <= AddConstant))
8418       return true;
8419   } break;
8420   case AArch64CC::HI:
8421   case AArch64CC::LS: {
8422     if ((AddConstant >= 0 && CompConstant < 0) ||
8423        (AddConstant <= 0 && CompConstant >= -1 &&
8424         CompConstant < AddConstant + MaxUInt))
8425       return true;
8426   } break;
8427   case AArch64CC::PL:
8428   case AArch64CC::MI: {
8429     if ((AddConstant == 0) ||
8430         (AddConstant > 0 && CompConstant <= 0) ||
8431         (AddConstant < 0 && CompConstant <= AddConstant))
8432       return true;
8433   } break;
8434   case AArch64CC::LO:
8435   case AArch64CC::HS: {
8436     if ((AddConstant >= 0 && CompConstant <= 0) ||
8437         (AddConstant <= 0 && CompConstant >= 0 &&
8438          CompConstant <= AddConstant + MaxUInt))
8439       return true;
8440   } break;
8441   case AArch64CC::EQ:
8442   case AArch64CC::NE: {
8443     if ((AddConstant > 0 && CompConstant < 0) ||
8444         (AddConstant < 0 && CompConstant >= 0 &&
8445          CompConstant < AddConstant + MaxUInt) ||
8446         (AddConstant >= 0 && CompConstant >= 0 &&
8447          CompConstant >= AddConstant) ||
8448         (AddConstant <= 0 && CompConstant < 0 && CompConstant < AddConstant))
8449
8450       return true;
8451   } break;
8452   case AArch64CC::VS:
8453   case AArch64CC::VC:
8454   case AArch64CC::AL:
8455   case AArch64CC::NV:
8456     return true;
8457   case AArch64CC::Invalid:
8458     break;
8459   }
8460
8461   return false;
8462 }
8463
8464 static
8465 SDValue performCONDCombine(SDNode *N,
8466                            TargetLowering::DAGCombinerInfo &DCI,
8467                            SelectionDAG &DAG, unsigned CCIndex,
8468                            unsigned CmpIndex) {
8469   unsigned CC = cast<ConstantSDNode>(N->getOperand(CCIndex))->getSExtValue();
8470   SDNode *SubsNode = N->getOperand(CmpIndex).getNode();
8471   unsigned CondOpcode = SubsNode->getOpcode();
8472
8473   if (CondOpcode != AArch64ISD::SUBS)
8474     return SDValue();
8475
8476   // There is a SUBS feeding this condition. Is it fed by a mask we can
8477   // use?
8478
8479   SDNode *AndNode = SubsNode->getOperand(0).getNode();
8480   unsigned MaskBits = 0;
8481
8482   if (AndNode->getOpcode() != ISD::AND)
8483     return SDValue();
8484
8485   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(AndNode->getOperand(1))) {
8486     uint32_t CNV = CN->getZExtValue();
8487     if (CNV == 255)
8488       MaskBits = 8;
8489     else if (CNV == 65535)
8490       MaskBits = 16;
8491   }
8492
8493   if (!MaskBits)
8494     return SDValue();
8495
8496   SDValue AddValue = AndNode->getOperand(0);
8497
8498   if (AddValue.getOpcode() != ISD::ADD)
8499     return SDValue();
8500
8501   // The basic dag structure is correct, grab the inputs and validate them.
8502
8503   SDValue AddInputValue1 = AddValue.getNode()->getOperand(0);
8504   SDValue AddInputValue2 = AddValue.getNode()->getOperand(1);
8505   SDValue SubsInputValue = SubsNode->getOperand(1);
8506
8507   // The mask is present and the provenance of all the values is a smaller type,
8508   // lets see if the mask is superfluous.
8509
8510   if (!isa<ConstantSDNode>(AddInputValue2.getNode()) ||
8511       !isa<ConstantSDNode>(SubsInputValue.getNode()))
8512     return SDValue();
8513
8514   ISD::LoadExtType ExtType;
8515
8516   if (!checkValueWidth(SubsInputValue, MaskBits, ExtType) ||
8517       !checkValueWidth(AddInputValue2, MaskBits, ExtType) ||
8518       !checkValueWidth(AddInputValue1, MaskBits, ExtType) )
8519     return SDValue();
8520
8521   if(!isEquivalentMaskless(CC, MaskBits, ExtType,
8522                 cast<ConstantSDNode>(AddInputValue2.getNode())->getSExtValue(),
8523                 cast<ConstantSDNode>(SubsInputValue.getNode())->getSExtValue()))
8524     return SDValue();
8525
8526   // The AND is not necessary, remove it.
8527
8528   SDVTList VTs = DAG.getVTList(SubsNode->getValueType(0),
8529                                SubsNode->getValueType(1));
8530   SDValue Ops[] = { AddValue, SubsNode->getOperand(1) };
8531
8532   SDValue NewValue = DAG.getNode(CondOpcode, SDLoc(SubsNode), VTs, Ops);
8533   DAG.ReplaceAllUsesWith(SubsNode, NewValue.getNode());
8534
8535   return SDValue(N, 0);
8536 }
8537
8538 // Optimize compare with zero and branch.
8539 static SDValue performBRCONDCombine(SDNode *N,
8540                                     TargetLowering::DAGCombinerInfo &DCI,
8541                                     SelectionDAG &DAG) {
8542   SDValue NV = performCONDCombine(N, DCI, DAG, 2, 3);
8543   if (NV.getNode())
8544     N = NV.getNode();
8545   SDValue Chain = N->getOperand(0);
8546   SDValue Dest = N->getOperand(1);
8547   SDValue CCVal = N->getOperand(2);
8548   SDValue Cmp = N->getOperand(3);
8549
8550   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
8551   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
8552   if (CC != AArch64CC::EQ && CC != AArch64CC::NE)
8553     return SDValue();
8554
8555   unsigned CmpOpc = Cmp.getOpcode();
8556   if (CmpOpc != AArch64ISD::ADDS && CmpOpc != AArch64ISD::SUBS)
8557     return SDValue();
8558
8559   // Only attempt folding if there is only one use of the flag and no use of the
8560   // value.
8561   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
8562     return SDValue();
8563
8564   SDValue LHS = Cmp.getOperand(0);
8565   SDValue RHS = Cmp.getOperand(1);
8566
8567   assert(LHS.getValueType() == RHS.getValueType() &&
8568          "Expected the value type to be the same for both operands!");
8569   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
8570     return SDValue();
8571
8572   if (isa<ConstantSDNode>(LHS) && cast<ConstantSDNode>(LHS)->isNullValue())
8573     std::swap(LHS, RHS);
8574
8575   if (!isa<ConstantSDNode>(RHS) || !cast<ConstantSDNode>(RHS)->isNullValue())
8576     return SDValue();
8577
8578   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
8579       LHS.getOpcode() == ISD::SRL)
8580     return SDValue();
8581
8582   // Fold the compare into the branch instruction.
8583   SDValue BR;
8584   if (CC == AArch64CC::EQ)
8585     BR = DAG.getNode(AArch64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8586   else
8587     BR = DAG.getNode(AArch64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8588
8589   // Do not add new nodes to DAG combiner worklist.
8590   DCI.CombineTo(N, BR, false);
8591
8592   return SDValue();
8593 }
8594
8595 // vselect (v1i1 setcc) ->
8596 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
8597 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
8598 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
8599 // such VSELECT.
8600 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
8601   SDValue N0 = N->getOperand(0);
8602   EVT CCVT = N0.getValueType();
8603
8604   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
8605       CCVT.getVectorElementType() != MVT::i1)
8606     return SDValue();
8607
8608   EVT ResVT = N->getValueType(0);
8609   EVT CmpVT = N0.getOperand(0).getValueType();
8610   // Only combine when the result type is of the same size as the compared
8611   // operands.
8612   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
8613     return SDValue();
8614
8615   SDValue IfTrue = N->getOperand(1);
8616   SDValue IfFalse = N->getOperand(2);
8617   SDValue SetCC =
8618       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
8619                    N0.getOperand(0), N0.getOperand(1),
8620                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
8621   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
8622                      IfTrue, IfFalse);
8623 }
8624
8625 /// A vector select: "(select vL, vR, (setcc LHS, RHS))" is best performed with
8626 /// the compare-mask instructions rather than going via NZCV, even if LHS and
8627 /// RHS are really scalar. This replaces any scalar setcc in the above pattern
8628 /// with a vector one followed by a DUP shuffle on the result.
8629 static SDValue performSelectCombine(SDNode *N, SelectionDAG &DAG) {
8630   SDValue N0 = N->getOperand(0);
8631   EVT ResVT = N->getValueType(0);
8632
8633   if (N0.getOpcode() != ISD::SETCC || N0.getValueType() != MVT::i1)
8634     return SDValue();
8635
8636   // If NumMaskElts == 0, the comparison is larger than select result. The
8637   // largest real NEON comparison is 64-bits per lane, which means the result is
8638   // at most 32-bits and an illegal vector. Just bail out for now.
8639   EVT SrcVT = N0.getOperand(0).getValueType();
8640
8641   // Don't try to do this optimization when the setcc itself has i1 operands.
8642   // There are no legal vectors of i1, so this would be pointless.
8643   if (SrcVT == MVT::i1)
8644     return SDValue();
8645
8646   int NumMaskElts = ResVT.getSizeInBits() / SrcVT.getSizeInBits();
8647   if (!ResVT.isVector() || NumMaskElts == 0)
8648     return SDValue();
8649
8650   SrcVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumMaskElts);
8651   EVT CCVT = SrcVT.changeVectorElementTypeToInteger();
8652
8653   // First perform a vector comparison, where lane 0 is the one we're interested
8654   // in.
8655   SDLoc DL(N0);
8656   SDValue LHS =
8657       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(0));
8658   SDValue RHS =
8659       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(1));
8660   SDValue SetCC = DAG.getNode(ISD::SETCC, DL, CCVT, LHS, RHS, N0.getOperand(2));
8661
8662   // Now duplicate the comparison mask we want across all other lanes.
8663   SmallVector<int, 8> DUPMask(CCVT.getVectorNumElements(), 0);
8664   SDValue Mask = DAG.getVectorShuffle(CCVT, DL, SetCC, SetCC, DUPMask.data());
8665   Mask = DAG.getNode(ISD::BITCAST, DL,
8666                      ResVT.changeVectorElementTypeToInteger(), Mask);
8667
8668   return DAG.getSelect(DL, ResVT, Mask, N->getOperand(1), N->getOperand(2));
8669 }
8670
8671 SDValue AArch64TargetLowering::PerformDAGCombine(SDNode *N,
8672                                                  DAGCombinerInfo &DCI) const {
8673   SelectionDAG &DAG = DCI.DAG;
8674   switch (N->getOpcode()) {
8675   default:
8676     break;
8677   case ISD::ADD:
8678   case ISD::SUB:
8679     return performAddSubLongCombine(N, DCI, DAG);
8680   case ISD::XOR:
8681     return performXorCombine(N, DAG, DCI, Subtarget);
8682   case ISD::MUL:
8683     return performMulCombine(N, DAG, DCI, Subtarget);
8684   case ISD::SINT_TO_FP:
8685   case ISD::UINT_TO_FP:
8686     return performIntToFpCombine(N, DAG, Subtarget);
8687   case ISD::OR:
8688     return performORCombine(N, DCI, Subtarget);
8689   case ISD::INTRINSIC_WO_CHAIN:
8690     return performIntrinsicCombine(N, DCI, Subtarget);
8691   case ISD::ANY_EXTEND:
8692   case ISD::ZERO_EXTEND:
8693   case ISD::SIGN_EXTEND:
8694     return performExtendCombine(N, DCI, DAG);
8695   case ISD::BITCAST:
8696     return performBitcastCombine(N, DCI, DAG);
8697   case ISD::CONCAT_VECTORS:
8698     return performConcatVectorsCombine(N, DCI, DAG);
8699   case ISD::SELECT:
8700     return performSelectCombine(N, DAG);
8701   case ISD::VSELECT:
8702     return performVSelectCombine(N, DCI.DAG);
8703   case ISD::STORE:
8704     return performSTORECombine(N, DCI, DAG, Subtarget);
8705   case AArch64ISD::BRCOND:
8706     return performBRCONDCombine(N, DCI, DAG);
8707   case AArch64ISD::CSEL:
8708     return performCONDCombine(N, DCI, DAG, 2, 3);
8709   case AArch64ISD::DUP:
8710     return performPostLD1Combine(N, DCI, false);
8711   case ISD::INSERT_VECTOR_ELT:
8712     return performPostLD1Combine(N, DCI, true);
8713   case ISD::INTRINSIC_VOID:
8714   case ISD::INTRINSIC_W_CHAIN:
8715     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
8716     case Intrinsic::aarch64_neon_ld2:
8717     case Intrinsic::aarch64_neon_ld3:
8718     case Intrinsic::aarch64_neon_ld4:
8719     case Intrinsic::aarch64_neon_ld1x2:
8720     case Intrinsic::aarch64_neon_ld1x3:
8721     case Intrinsic::aarch64_neon_ld1x4:
8722     case Intrinsic::aarch64_neon_ld2lane:
8723     case Intrinsic::aarch64_neon_ld3lane:
8724     case Intrinsic::aarch64_neon_ld4lane:
8725     case Intrinsic::aarch64_neon_ld2r:
8726     case Intrinsic::aarch64_neon_ld3r:
8727     case Intrinsic::aarch64_neon_ld4r:
8728     case Intrinsic::aarch64_neon_st2:
8729     case Intrinsic::aarch64_neon_st3:
8730     case Intrinsic::aarch64_neon_st4:
8731     case Intrinsic::aarch64_neon_st1x2:
8732     case Intrinsic::aarch64_neon_st1x3:
8733     case Intrinsic::aarch64_neon_st1x4:
8734     case Intrinsic::aarch64_neon_st2lane:
8735     case Intrinsic::aarch64_neon_st3lane:
8736     case Intrinsic::aarch64_neon_st4lane:
8737       return performNEONPostLDSTCombine(N, DCI, DAG);
8738     default:
8739       break;
8740     }
8741   }
8742   return SDValue();
8743 }
8744
8745 // Check if the return value is used as only a return value, as otherwise
8746 // we can't perform a tail-call. In particular, we need to check for
8747 // target ISD nodes that are returns and any other "odd" constructs
8748 // that the generic analysis code won't necessarily catch.
8749 bool AArch64TargetLowering::isUsedByReturnOnly(SDNode *N,
8750                                                SDValue &Chain) const {
8751   if (N->getNumValues() != 1)
8752     return false;
8753   if (!N->hasNUsesOfValue(1, 0))
8754     return false;
8755
8756   SDValue TCChain = Chain;
8757   SDNode *Copy = *N->use_begin();
8758   if (Copy->getOpcode() == ISD::CopyToReg) {
8759     // If the copy has a glue operand, we conservatively assume it isn't safe to
8760     // perform a tail call.
8761     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
8762         MVT::Glue)
8763       return false;
8764     TCChain = Copy->getOperand(0);
8765   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
8766     return false;
8767
8768   bool HasRet = false;
8769   for (SDNode *Node : Copy->uses()) {
8770     if (Node->getOpcode() != AArch64ISD::RET_FLAG)
8771       return false;
8772     HasRet = true;
8773   }
8774
8775   if (!HasRet)
8776     return false;
8777
8778   Chain = TCChain;
8779   return true;
8780 }
8781
8782 // Return whether the an instruction can potentially be optimized to a tail
8783 // call. This will cause the optimizers to attempt to move, or duplicate,
8784 // return instructions to help enable tail call optimizations for this
8785 // instruction.
8786 bool AArch64TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
8787   if (!CI->isTailCall())
8788     return false;
8789
8790   return true;
8791 }
8792
8793 bool AArch64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
8794                                                    SDValue &Offset,
8795                                                    ISD::MemIndexedMode &AM,
8796                                                    bool &IsInc,
8797                                                    SelectionDAG &DAG) const {
8798   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
8799     return false;
8800
8801   Base = Op->getOperand(0);
8802   // All of the indexed addressing mode instructions take a signed
8803   // 9 bit immediate offset.
8804   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
8805     int64_t RHSC = (int64_t)RHS->getZExtValue();
8806     if (RHSC >= 256 || RHSC <= -256)
8807       return false;
8808     IsInc = (Op->getOpcode() == ISD::ADD);
8809     Offset = Op->getOperand(1);
8810     return true;
8811   }
8812   return false;
8813 }
8814
8815 bool AArch64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
8816                                                       SDValue &Offset,
8817                                                       ISD::MemIndexedMode &AM,
8818                                                       SelectionDAG &DAG) const {
8819   EVT VT;
8820   SDValue Ptr;
8821   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8822     VT = LD->getMemoryVT();
8823     Ptr = LD->getBasePtr();
8824   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8825     VT = ST->getMemoryVT();
8826     Ptr = ST->getBasePtr();
8827   } else
8828     return false;
8829
8830   bool IsInc;
8831   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
8832     return false;
8833   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
8834   return true;
8835 }
8836
8837 bool AArch64TargetLowering::getPostIndexedAddressParts(
8838     SDNode *N, SDNode *Op, SDValue &Base, SDValue &Offset,
8839     ISD::MemIndexedMode &AM, SelectionDAG &DAG) const {
8840   EVT VT;
8841   SDValue Ptr;
8842   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8843     VT = LD->getMemoryVT();
8844     Ptr = LD->getBasePtr();
8845   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8846     VT = ST->getMemoryVT();
8847     Ptr = ST->getBasePtr();
8848   } else
8849     return false;
8850
8851   bool IsInc;
8852   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
8853     return false;
8854   // Post-indexing updates the base, so it's not a valid transform
8855   // if that's not the same as the load's pointer.
8856   if (Ptr != Base)
8857     return false;
8858   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
8859   return true;
8860 }
8861
8862 static void ReplaceBITCASTResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
8863                                   SelectionDAG &DAG) {
8864   SDLoc DL(N);
8865   SDValue Op = N->getOperand(0);
8866
8867   if (N->getValueType(0) != MVT::i16 || Op.getValueType() != MVT::f16)
8868     return;
8869
8870   Op = SDValue(
8871       DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL, MVT::f32,
8872                          DAG.getUNDEF(MVT::i32), Op,
8873                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
8874       0);
8875   Op = DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op);
8876   Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, MVT::i16, Op));
8877 }
8878
8879 void AArch64TargetLowering::ReplaceNodeResults(
8880     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
8881   switch (N->getOpcode()) {
8882   default:
8883     llvm_unreachable("Don't know how to custom expand this");
8884   case ISD::BITCAST:
8885     ReplaceBITCASTResults(N, Results, DAG);
8886     return;
8887   case ISD::FP_TO_UINT:
8888   case ISD::FP_TO_SINT:
8889     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
8890     // Let normal code take care of it by not adding anything to Results.
8891     return;
8892   }
8893 }
8894
8895 bool AArch64TargetLowering::useLoadStackGuardNode() const {
8896   return true;
8897 }
8898
8899 bool AArch64TargetLowering::combineRepeatedFPDivisors(unsigned NumUsers) const {
8900   // Combine multiple FDIVs with the same divisor into multiple FMULs by the
8901   // reciprocal if there are three or more FDIVs.
8902   return NumUsers > 2;
8903 }
8904
8905 TargetLoweringBase::LegalizeTypeAction
8906 AArch64TargetLowering::getPreferredVectorAction(EVT VT) const {
8907   MVT SVT = VT.getSimpleVT();
8908   // During type legalization, we prefer to widen v1i8, v1i16, v1i32  to v8i8,
8909   // v4i16, v2i32 instead of to promote.
8910   if (SVT == MVT::v1i8 || SVT == MVT::v1i16 || SVT == MVT::v1i32
8911       || SVT == MVT::v1f32)
8912     return TypeWidenVector;
8913
8914   return TargetLoweringBase::getPreferredVectorAction(VT);
8915 }
8916
8917 // Loads and stores less than 128-bits are already atomic; ones above that
8918 // are doomed anyway, so defer to the default libcall and blame the OS when
8919 // things go wrong.
8920 bool AArch64TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
8921   unsigned Size = SI->getValueOperand()->getType()->getPrimitiveSizeInBits();
8922   return Size == 128;
8923 }
8924
8925 // Loads and stores less than 128-bits are already atomic; ones above that
8926 // are doomed anyway, so defer to the default libcall and blame the OS when
8927 // things go wrong.
8928 bool AArch64TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
8929   unsigned Size = LI->getType()->getPrimitiveSizeInBits();
8930   return Size == 128;
8931 }
8932
8933 // For the real atomic operations, we have ldxr/stxr up to 128 bits,
8934 TargetLoweringBase::AtomicRMWExpansionKind
8935 AArch64TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
8936   unsigned Size = AI->getType()->getPrimitiveSizeInBits();
8937   return Size <= 128 ? AtomicRMWExpansionKind::LLSC
8938                      : AtomicRMWExpansionKind::None;
8939 }
8940
8941 bool AArch64TargetLowering::hasLoadLinkedStoreConditional() const {
8942   return true;
8943 }
8944
8945 Value *AArch64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
8946                                              AtomicOrdering Ord) const {
8947   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8948   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
8949   bool IsAcquire = isAtLeastAcquire(Ord);
8950
8951   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
8952   // intrinsic must return {i64, i64} and we have to recombine them into a
8953   // single i128 here.
8954   if (ValTy->getPrimitiveSizeInBits() == 128) {
8955     Intrinsic::ID Int =
8956         IsAcquire ? Intrinsic::aarch64_ldaxp : Intrinsic::aarch64_ldxp;
8957     Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int);
8958
8959     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8960     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
8961
8962     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
8963     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
8964     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
8965     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
8966     return Builder.CreateOr(
8967         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
8968   }
8969
8970   Type *Tys[] = { Addr->getType() };
8971   Intrinsic::ID Int =
8972       IsAcquire ? Intrinsic::aarch64_ldaxr : Intrinsic::aarch64_ldxr;
8973   Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int, Tys);
8974
8975   return Builder.CreateTruncOrBitCast(
8976       Builder.CreateCall(Ldxr, Addr),
8977       cast<PointerType>(Addr->getType())->getElementType());
8978 }
8979
8980 Value *AArch64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
8981                                                    Value *Val, Value *Addr,
8982                                                    AtomicOrdering Ord) const {
8983   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8984   bool IsRelease = isAtLeastRelease(Ord);
8985
8986   // Since the intrinsics must have legal type, the i128 intrinsics take two
8987   // parameters: "i64, i64". We must marshal Val into the appropriate form
8988   // before the call.
8989   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
8990     Intrinsic::ID Int =
8991         IsRelease ? Intrinsic::aarch64_stlxp : Intrinsic::aarch64_stxp;
8992     Function *Stxr = Intrinsic::getDeclaration(M, Int);
8993     Type *Int64Ty = Type::getInt64Ty(M->getContext());
8994
8995     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
8996     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
8997     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8998     return Builder.CreateCall3(Stxr, Lo, Hi, Addr);
8999   }
9000
9001   Intrinsic::ID Int =
9002       IsRelease ? Intrinsic::aarch64_stlxr : Intrinsic::aarch64_stxr;
9003   Type *Tys[] = { Addr->getType() };
9004   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
9005
9006   return Builder.CreateCall2(
9007       Stxr, Builder.CreateZExtOrBitCast(
9008                 Val, Stxr->getFunctionType()->getParamType(0)),
9009       Addr);
9010 }
9011
9012 bool AArch64TargetLowering::functionArgumentNeedsConsecutiveRegisters(
9013     Type *Ty, CallingConv::ID CallConv, bool isVarArg) const {
9014   return Ty->isArrayTy();
9015 }