lib/Target/AArch64/AArch64ISelLowering.cpp

   1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation  ----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AArch64TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64ISelLowering.h"
  15 #include "AArch64CallingConvention.h"
  16 #include "AArch64MachineFunctionInfo.h"
  17 #include "AArch64PerfectShuffle.h"
  18 #include "AArch64Subtarget.h"
  19 #include "AArch64TargetMachine.h"
  20 #include "AArch64TargetObjectFile.h"
  21 #include "MCTargetDesc/AArch64AddressingModes.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/CodeGen/CallingConvLower.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/GetElementPtrTypeIterator.h"
  29 #include "llvm/IR/Intrinsics.h"
  30 #include "llvm/IR/Type.h"
  31 #include "llvm/Support/CommandLine.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include "llvm/Target/TargetOptions.h"
  36 using namespace llvm;
  37
  38 #define DEBUG_TYPE "aarch64-lower"
  39
  40 STATISTIC(NumTailCalls, "Number of tail calls");
  41 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
  42
  43 namespace {
  44 enum AlignMode {
  45   StrictAlign,
  46   NoStrictAlign
  47 };
  48 }
  49
  50 static cl::opt<AlignMode>
  51 Align(cl::desc("Load/store alignment support"),
  52       cl::Hidden, cl::init(NoStrictAlign),
  53       cl::values(
  54           clEnumValN(StrictAlign,   "aarch64-strict-align",
  55                      "Disallow all unaligned memory accesses"),
  56           clEnumValN(NoStrictAlign, "aarch64-no-strict-align",
  57                      "Allow unaligned memory accesses"),
  58           clEnumValEnd));
  59
  60 // Place holder until extr generation is tested fully.
  61 static cl::opt<bool>
  62 EnableAArch64ExtrGeneration("aarch64-extr-generation", cl::Hidden,
  63                           cl::desc("Allow AArch64 (or (shift)(shift))->extract"),
  64                           cl::init(true));
  65
  66 static cl::opt<bool>
  67 EnableAArch64SlrGeneration("aarch64-shift-insert-generation", cl::Hidden,
  68                            cl::desc("Allow AArch64 SLI/SRI formation"),
  69                            cl::init(false));
  70
  71 // FIXME: The necessary dtprel relocations don't seem to be supported
  72 // well in the GNU bfd and gold linkers at the moment. Therefore, by
  73 // default, for now, fall back to GeneralDynamic code generation.
  74 cl::opt<bool> EnableAArch64ELFLocalDynamicTLSGeneration(
  75     "aarch64-elf-ldtls-generation", cl::Hidden,
  76     cl::desc("Allow AArch64 Local Dynamic TLS code generation"),
  77     cl::init(false));
  78
  79 AArch64TargetLowering::AArch64TargetLowering(const TargetMachine &TM,
  80                                              const AArch64Subtarget &STI)
  81     : TargetLowering(TM), Subtarget(&STI) {
  82
  83   // AArch64 doesn't have comparisons which set GPRs or setcc instructions, so
  84   // we have to make something up. Arbitrarily, choose ZeroOrOne.
  85   setBooleanContents(ZeroOrOneBooleanContent);
  86   // When comparing vectors the result sets the different elements in the
  87   // vector to all-one or all-zero.
  88   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  89
  90   // Set up the register classes.
  91   addRegisterClass(MVT::i32, &AArch64::GPR32allRegClass);
  92   addRegisterClass(MVT::i64, &AArch64::GPR64allRegClass);
  93
  94   if (Subtarget->hasFPARMv8()) {
  95     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
  96     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
  97     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
  98     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
  99   }
 100
 101   if (Subtarget->hasNEON()) {
 102     addRegisterClass(MVT::v16i8, &AArch64::FPR8RegClass);
 103     addRegisterClass(MVT::v8i16, &AArch64::FPR16RegClass);
 104     // Someone set us up the NEON.
 105     addDRTypeForNEON(MVT::v2f32);
 106     addDRTypeForNEON(MVT::v8i8);
 107     addDRTypeForNEON(MVT::v4i16);
 108     addDRTypeForNEON(MVT::v2i32);
 109     addDRTypeForNEON(MVT::v1i64);
 110     addDRTypeForNEON(MVT::v1f64);
 111     addDRTypeForNEON(MVT::v4f16);
 112
 113     addQRTypeForNEON(MVT::v4f32);
 114     addQRTypeForNEON(MVT::v2f64);
 115     addQRTypeForNEON(MVT::v16i8);
 116     addQRTypeForNEON(MVT::v8i16);
 117     addQRTypeForNEON(MVT::v4i32);
 118     addQRTypeForNEON(MVT::v2i64);
 119     addQRTypeForNEON(MVT::v8f16);
 120   }
 121
 122   // Compute derived properties from the register classes
 123   computeRegisterProperties(Subtarget->getRegisterInfo());
 124
 125   // Provide all sorts of operation actions
 126   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 127   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 128   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 129   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 130   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 131   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 132   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 133   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 134   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 135   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 136   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 137   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 138   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 139   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 140   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 141   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 142   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 143   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 144   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 145   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 146   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 147
 148   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 149   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 150   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 151
 152   setOperationAction(ISD::FREM, MVT::f32, Expand);
 153   setOperationAction(ISD::FREM, MVT::f64, Expand);
 154   setOperationAction(ISD::FREM, MVT::f80, Expand);
 155
 156   // Custom lowering hooks are needed for XOR
 157   // to fold it into CSINC/CSINV.
 158   setOperationAction(ISD::XOR, MVT::i32, Custom);
 159   setOperationAction(ISD::XOR, MVT::i64, Custom);
 160
 161   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 162   // there's a valid register class, so we need custom operations in most cases.
 163   setOperationAction(ISD::FABS, MVT::f128, Expand);
 164   setOperationAction(ISD::FADD, MVT::f128, Custom);
 165   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
 166   setOperationAction(ISD::FCOS, MVT::f128, Expand);
 167   setOperationAction(ISD::FDIV, MVT::f128, Custom);
 168   setOperationAction(ISD::FMA, MVT::f128, Expand);
 169   setOperationAction(ISD::FMUL, MVT::f128, Custom);
 170   setOperationAction(ISD::FNEG, MVT::f128, Expand);
 171   setOperationAction(ISD::FPOW, MVT::f128, Expand);
 172   setOperationAction(ISD::FREM, MVT::f128, Expand);
 173   setOperationAction(ISD::FRINT, MVT::f128, Expand);
 174   setOperationAction(ISD::FSIN, MVT::f128, Expand);
 175   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
 176   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
 177   setOperationAction(ISD::FSUB, MVT::f128, Custom);
 178   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 179   setOperationAction(ISD::SETCC, MVT::f128, Custom);
 180   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
 181   setOperationAction(ISD::SELECT, MVT::f128, Custom);
 182   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
 183   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
 184
 185   // Lowering for many of the conversions is actually specified by the non-f128
 186   // type. The LowerXXX function will be trivial when f128 isn't involved.
 187   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 188   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 189   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 190   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 191   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 192   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 193   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 194   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 195   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 196   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 197   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 198   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 199   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
 200   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
 201
 202   // Variable arguments.
 203   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 204   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 205   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 206   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 207
 208   // Variable-sized objects.
 209   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 210   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 211   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 212
 213   // Exception handling.
 214   // FIXME: These are guesses. Has this been defined yet?
 215   setExceptionPointerRegister(AArch64::X0);
 216   setExceptionSelectorRegister(AArch64::X1);
 217
 218   // Constant pool entries
 219   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 220
 221   // BlockAddress
 222   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 223
 224   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
 225   setOperationAction(ISD::ADDC, MVT::i32, Custom);
 226   setOperationAction(ISD::ADDE, MVT::i32, Custom);
 227   setOperationAction(ISD::SUBC, MVT::i32, Custom);
 228   setOperationAction(ISD::SUBE, MVT::i32, Custom);
 229   setOperationAction(ISD::ADDC, MVT::i64, Custom);
 230   setOperationAction(ISD::ADDE, MVT::i64, Custom);
 231   setOperationAction(ISD::SUBC, MVT::i64, Custom);
 232   setOperationAction(ISD::SUBE, MVT::i64, Custom);
 233
 234   // AArch64 lacks both left-rotate and popcount instructions.
 235   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 236   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 237
 238   // AArch64 doesn't have {U|S}MUL_LOHI.
 239   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 240   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 241
 242
 243   // Expand the undefined-at-zero variants to cttz/ctlz to their defined-at-zero
 244   // counterparts, which AArch64 supports directly.
 245   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 246   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 247   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 248   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 249
 250   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
 251   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
 252
 253   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 254   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 255   setOperationAction(ISD::SREM, MVT::i32, Expand);
 256   setOperationAction(ISD::SREM, MVT::i64, Expand);
 257   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 258   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 259   setOperationAction(ISD::UREM, MVT::i32, Expand);
 260   setOperationAction(ISD::UREM, MVT::i64, Expand);
 261
 262   // Custom lower Add/Sub/Mul with overflow.
 263   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 264   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 265   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 266   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 267   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 268   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 269   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 270   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 271   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 272   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 273   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 274   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 275
 276   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 277   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 278   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 279   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 280   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 281   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 282   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 283   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 284
 285   // f16 is a storage-only type, always promote it to f32.
 286   setOperationAction(ISD::SETCC,       MVT::f16,  Promote);
 287   setOperationAction(ISD::BR_CC,       MVT::f16,  Promote);
 288   setOperationAction(ISD::SELECT_CC,   MVT::f16,  Promote);
 289   setOperationAction(ISD::SELECT,      MVT::f16,  Promote);
 290   setOperationAction(ISD::FADD,        MVT::f16,  Promote);
 291   setOperationAction(ISD::FSUB,        MVT::f16,  Promote);
 292   setOperationAction(ISD::FMUL,        MVT::f16,  Promote);
 293   setOperationAction(ISD::FDIV,        MVT::f16,  Promote);
 294   setOperationAction(ISD::FREM,        MVT::f16,  Promote);
 295   setOperationAction(ISD::FMA,         MVT::f16,  Promote);
 296   setOperationAction(ISD::FNEG,        MVT::f16,  Promote);
 297   setOperationAction(ISD::FABS,        MVT::f16,  Promote);
 298   setOperationAction(ISD::FCEIL,       MVT::f16,  Promote);
 299   setOperationAction(ISD::FCOPYSIGN,   MVT::f16,  Promote);
 300   setOperationAction(ISD::FCOS,        MVT::f16,  Promote);
 301   setOperationAction(ISD::FFLOOR,      MVT::f16,  Promote);
 302   setOperationAction(ISD::FNEARBYINT,  MVT::f16,  Promote);
 303   setOperationAction(ISD::FPOW,        MVT::f16,  Promote);
 304   setOperationAction(ISD::FPOWI,       MVT::f16,  Promote);
 305   setOperationAction(ISD::FRINT,       MVT::f16,  Promote);
 306   setOperationAction(ISD::FSIN,        MVT::f16,  Promote);
 307   setOperationAction(ISD::FSINCOS,     MVT::f16,  Promote);
 308   setOperationAction(ISD::FSQRT,       MVT::f16,  Promote);
 309   setOperationAction(ISD::FEXP,        MVT::f16,  Promote);
 310   setOperationAction(ISD::FEXP2,       MVT::f16,  Promote);
 311   setOperationAction(ISD::FLOG,        MVT::f16,  Promote);
 312   setOperationAction(ISD::FLOG2,       MVT::f16,  Promote);
 313   setOperationAction(ISD::FLOG10,      MVT::f16,  Promote);
 314   setOperationAction(ISD::FROUND,      MVT::f16,  Promote);
 315   setOperationAction(ISD::FTRUNC,      MVT::f16,  Promote);
 316   setOperationAction(ISD::FMINNUM,     MVT::f16,  Promote);
 317   setOperationAction(ISD::FMAXNUM,     MVT::f16,  Promote);
 318
 319   // v4f16 is also a storage-only type, so promote it to v4f32 when that is
 320   // known to be safe.
 321   setOperationAction(ISD::FADD, MVT::v4f16, Promote);
 322   setOperationAction(ISD::FSUB, MVT::v4f16, Promote);
 323   setOperationAction(ISD::FMUL, MVT::v4f16, Promote);
 324   setOperationAction(ISD::FDIV, MVT::v4f16, Promote);
 325   setOperationAction(ISD::FP_EXTEND, MVT::v4f16, Promote);
 326   setOperationAction(ISD::FP_ROUND, MVT::v4f16, Promote);
 327   AddPromotedToType(ISD::FADD, MVT::v4f16, MVT::v4f32);
 328   AddPromotedToType(ISD::FSUB, MVT::v4f16, MVT::v4f32);
 329   AddPromotedToType(ISD::FMUL, MVT::v4f16, MVT::v4f32);
 330   AddPromotedToType(ISD::FDIV, MVT::v4f16, MVT::v4f32);
 331   AddPromotedToType(ISD::FP_EXTEND, MVT::v4f16, MVT::v4f32);
 332   AddPromotedToType(ISD::FP_ROUND, MVT::v4f16, MVT::v4f32);
 333
 334   // Expand all other v4f16 operations.
 335   // FIXME: We could generate better code by promoting some operations to
 336   // a pair of v4f32s
 337   setOperationAction(ISD::FABS, MVT::v4f16, Expand);
 338   setOperationAction(ISD::FCEIL, MVT::v4f16, Expand);
 339   setOperationAction(ISD::FCOPYSIGN, MVT::v4f16, Expand);
 340   setOperationAction(ISD::FCOS, MVT::v4f16, Expand);
 341   setOperationAction(ISD::FFLOOR, MVT::v4f16, Expand);
 342   setOperationAction(ISD::FMA, MVT::v4f16, Expand);
 343   setOperationAction(ISD::FNEARBYINT, MVT::v4f16, Expand);
 344   setOperationAction(ISD::FNEG, MVT::v4f16, Expand);
 345   setOperationAction(ISD::FPOW, MVT::v4f16, Expand);
 346   setOperationAction(ISD::FPOWI, MVT::v4f16, Expand);
 347   setOperationAction(ISD::FREM, MVT::v4f16, Expand);
 348   setOperationAction(ISD::FROUND, MVT::v4f16, Expand);
 349   setOperationAction(ISD::FRINT, MVT::v4f16, Expand);
 350   setOperationAction(ISD::FSIN, MVT::v4f16, Expand);
 351   setOperationAction(ISD::FSINCOS, MVT::v4f16, Expand);
 352   setOperationAction(ISD::FSQRT, MVT::v4f16, Expand);
 353   setOperationAction(ISD::FTRUNC, MVT::v4f16, Expand);
 354   setOperationAction(ISD::SETCC, MVT::v4f16, Expand);
 355   setOperationAction(ISD::BR_CC, MVT::v4f16, Expand);
 356   setOperationAction(ISD::SELECT, MVT::v4f16, Expand);
 357   setOperationAction(ISD::SELECT_CC, MVT::v4f16, Expand);
 358   setOperationAction(ISD::FEXP, MVT::v4f16, Expand);
 359   setOperationAction(ISD::FEXP2, MVT::v4f16, Expand);
 360   setOperationAction(ISD::FLOG, MVT::v4f16, Expand);
 361   setOperationAction(ISD::FLOG2, MVT::v4f16, Expand);
 362   setOperationAction(ISD::FLOG10, MVT::v4f16, Expand);
 363
 364
 365   // v8f16 is also a storage-only type, so expand it.
 366   setOperationAction(ISD::FABS, MVT::v8f16, Expand);
 367   setOperationAction(ISD::FADD, MVT::v8f16, Expand);
 368   setOperationAction(ISD::FCEIL, MVT::v8f16, Expand);
 369   setOperationAction(ISD::FCOPYSIGN, MVT::v8f16, Expand);
 370   setOperationAction(ISD::FCOS, MVT::v8f16, Expand);
 371   setOperationAction(ISD::FDIV, MVT::v8f16, Expand);
 372   setOperationAction(ISD::FFLOOR, MVT::v8f16, Expand);
 373   setOperationAction(ISD::FMA, MVT::v8f16, Expand);
 374   setOperationAction(ISD::FMUL, MVT::v8f16, Expand);
 375   setOperationAction(ISD::FNEARBYINT, MVT::v8f16, Expand);
 376   setOperationAction(ISD::FNEG, MVT::v8f16, Expand);
 377   setOperationAction(ISD::FPOW, MVT::v8f16, Expand);
 378   setOperationAction(ISD::FPOWI, MVT::v8f16, Expand);
 379   setOperationAction(ISD::FREM, MVT::v8f16, Expand);
 380   setOperationAction(ISD::FROUND, MVT::v8f16, Expand);
 381   setOperationAction(ISD::FRINT, MVT::v8f16, Expand);
 382   setOperationAction(ISD::FSIN, MVT::v8f16, Expand);
 383   setOperationAction(ISD::FSINCOS, MVT::v8f16, Expand);
 384   setOperationAction(ISD::FSQRT, MVT::v8f16, Expand);
 385   setOperationAction(ISD::FSUB, MVT::v8f16, Expand);
 386   setOperationAction(ISD::FTRUNC, MVT::v8f16, Expand);
 387   setOperationAction(ISD::SETCC, MVT::v8f16, Expand);
 388   setOperationAction(ISD::BR_CC, MVT::v8f16, Expand);
 389   setOperationAction(ISD::SELECT, MVT::v8f16, Expand);
 390   setOperationAction(ISD::SELECT_CC, MVT::v8f16, Expand);
 391   setOperationAction(ISD::FP_EXTEND, MVT::v8f16, Expand);
 392   setOperationAction(ISD::FEXP, MVT::v8f16, Expand);
 393   setOperationAction(ISD::FEXP2, MVT::v8f16, Expand);
 394   setOperationAction(ISD::FLOG, MVT::v8f16, Expand);
 395   setOperationAction(ISD::FLOG2, MVT::v8f16, Expand);
 396   setOperationAction(ISD::FLOG10, MVT::v8f16, Expand);
 397
 398   // AArch64 has implementations of a lot of rounding-like FP operations.
 399   for (MVT Ty : {MVT::f32, MVT::f64}) {
 400     setOperationAction(ISD::FFLOOR, Ty, Legal);
 401     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 402     setOperationAction(ISD::FCEIL, Ty, Legal);
 403     setOperationAction(ISD::FRINT, Ty, Legal);
 404     setOperationAction(ISD::FTRUNC, Ty, Legal);
 405     setOperationAction(ISD::FROUND, Ty, Legal);
 406   }
 407
 408   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 409
 410   if (Subtarget->isTargetMachO()) {
 411     // For iOS, we don't want to the normal expansion of a libcall to
 412     // sincos. We want to issue a libcall to __sincos_stret to avoid memory
 413     // traffic.
 414     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 415     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 416   } else {
 417     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 418     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 419   }
 420
 421   // Make floating-point constants legal for the large code model, so they don't
 422   // become loads from the constant pool.
 423   if (Subtarget->isTargetMachO() && TM.getCodeModel() == CodeModel::Large) {
 424     setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 425     setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 426   }
 427
 428   // AArch64 does not have floating-point extending loads, i1 sign-extending
 429   // load, floating-point truncating stores, or v2i32->v2i16 truncating store.
 430   for (MVT VT : MVT::fp_valuetypes()) {
 431     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f16, Expand);
 432     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f32, Expand);
 433     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f64, Expand);
 434     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f80, Expand);
 435   }
 436   for (MVT VT : MVT::integer_valuetypes())
 437     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Expand);
 438
 439   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 440   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 441   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 442   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
 443   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 444   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 445   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 446
 447   setOperationAction(ISD::BITCAST, MVT::i16, Custom);
 448   setOperationAction(ISD::BITCAST, MVT::f16, Custom);
 449
 450   // Indexed loads and stores are supported.
 451   for (unsigned im = (unsigned)ISD::PRE_INC;
 452        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 453     setIndexedLoadAction(im, MVT::i8, Legal);
 454     setIndexedLoadAction(im, MVT::i16, Legal);
 455     setIndexedLoadAction(im, MVT::i32, Legal);
 456     setIndexedLoadAction(im, MVT::i64, Legal);
 457     setIndexedLoadAction(im, MVT::f64, Legal);
 458     setIndexedLoadAction(im, MVT::f32, Legal);
 459     setIndexedStoreAction(im, MVT::i8, Legal);
 460     setIndexedStoreAction(im, MVT::i16, Legal);
 461     setIndexedStoreAction(im, MVT::i32, Legal);
 462     setIndexedStoreAction(im, MVT::i64, Legal);
 463     setIndexedStoreAction(im, MVT::f64, Legal);
 464     setIndexedStoreAction(im, MVT::f32, Legal);
 465   }
 466
 467   // Trap.
 468   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 469
 470   // We combine OR nodes for bitfield operations.
 471   setTargetDAGCombine(ISD::OR);
 472
 473   // Vector add and sub nodes may conceal a high-half opportunity.
 474   // Also, try to fold ADD into CSINC/CSINV..
 475   setTargetDAGCombine(ISD::ADD);
 476   setTargetDAGCombine(ISD::SUB);
 477
 478   setTargetDAGCombine(ISD::XOR);
 479   setTargetDAGCombine(ISD::SINT_TO_FP);
 480   setTargetDAGCombine(ISD::UINT_TO_FP);
 481
 482   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 483
 484   setTargetDAGCombine(ISD::ANY_EXTEND);
 485   setTargetDAGCombine(ISD::ZERO_EXTEND);
 486   setTargetDAGCombine(ISD::SIGN_EXTEND);
 487   setTargetDAGCombine(ISD::BITCAST);
 488   setTargetDAGCombine(ISD::CONCAT_VECTORS);
 489   setTargetDAGCombine(ISD::STORE);
 490
 491   setTargetDAGCombine(ISD::MUL);
 492
 493   setTargetDAGCombine(ISD::SELECT);
 494   setTargetDAGCombine(ISD::VSELECT);
 495   setTargetDAGCombine(ISD::SELECT_CC);
 496
 497   setTargetDAGCombine(ISD::INTRINSIC_VOID);
 498   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 499   setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 500
 501   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 8;
 502   MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 4;
 503   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize = 4;
 504
 505   setStackPointerRegisterToSaveRestore(AArch64::SP);
 506
 507   setSchedulingPreference(Sched::Hybrid);
 508
 509   // Enable TBZ/TBNZ
 510   MaskAndBranchFoldingIsLegal = true;
 511   EnableExtLdPromotion = true;
 512
 513   setMinFunctionAlignment(2);
 514
 515   RequireStrictAlign = (Align == StrictAlign);
 516
 517   setHasExtractBitsInsn(true);
 518
 519   if (Subtarget->hasNEON()) {
 520     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
 521     // silliness like this:
 522     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
 523     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
 524     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
 525     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
 526     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
 527     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
 528     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
 529     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
 530     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
 531     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
 532     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
 533     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
 534     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 535     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
 536     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
 537     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
 538     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
 539     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
 540     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
 541     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
 542     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
 543     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
 544     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 545     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
 546     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
 547
 548     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
 549     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
 550     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
 551     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
 552     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
 553
 554     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 555
 556     // AArch64 doesn't have a direct vector ->f32 conversion instructions for
 557     // elements smaller than i32, so promote the input to i32 first.
 558     setOperationAction(ISD::UINT_TO_FP, MVT::v4i8, Promote);
 559     setOperationAction(ISD::SINT_TO_FP, MVT::v4i8, Promote);
 560     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Promote);
 561     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Promote);
 562     // i8 and i16 vector elements also need promotion to i32 for v8i8 or v8i16
 563     // -> v8f16 conversions.
 564     setOperationAction(ISD::SINT_TO_FP, MVT::v8i8, Promote);
 565     setOperationAction(ISD::UINT_TO_FP, MVT::v8i8, Promote);
 566     setOperationAction(ISD::SINT_TO_FP, MVT::v8i16, Promote);
 567     setOperationAction(ISD::UINT_TO_FP, MVT::v8i16, Promote);
 568     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
 569     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 570     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 571     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 572     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 573     // Or, direct i32 -> f16 vector conversion.  Set it so custom, so the
 574     // conversion happens in two steps: v4i32 -> v4f32 -> v4f16
 575     setOperationAction(ISD::SINT_TO_FP, MVT::v4i32, Custom);
 576     setOperationAction(ISD::UINT_TO_FP, MVT::v4i32, Custom);
 577
 578     // AArch64 doesn't have MUL.2d:
 579     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 580     // Custom handling for some quad-vector types to detect MULL.
 581     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 582     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 583     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 584
 585     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
 586     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
 587     // Likewise, narrowing and extending vector loads/stores aren't handled
 588     // directly.
 589     for (MVT VT : MVT::vector_valuetypes()) {
 590       setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
 591
 592       setOperationAction(ISD::MULHS, VT, Expand);
 593       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 594       setOperationAction(ISD::MULHU, VT, Expand);
 595       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 596
 597       setOperationAction(ISD::BSWAP, VT, Expand);
 598
 599       for (MVT InnerVT : MVT::vector_valuetypes()) {
 600         setTruncStoreAction(VT, InnerVT, Expand);
 601         setLoadExtAction(ISD::SEXTLOAD, VT, InnerVT, Expand);
 602         setLoadExtAction(ISD::ZEXTLOAD, VT, InnerVT, Expand);
 603         setLoadExtAction(ISD::EXTLOAD, VT, InnerVT, Expand);
 604       }
 605     }
 606
 607     // AArch64 has implementations of a lot of rounding-like FP operations.
 608     for (MVT Ty : {MVT::v2f32, MVT::v4f32, MVT::v2f64}) {
 609       setOperationAction(ISD::FFLOOR, Ty, Legal);
 610       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 611       setOperationAction(ISD::FCEIL, Ty, Legal);
 612       setOperationAction(ISD::FRINT, Ty, Legal);
 613       setOperationAction(ISD::FTRUNC, Ty, Legal);
 614       setOperationAction(ISD::FROUND, Ty, Legal);
 615     }
 616   }
 617
 618   // Prefer likely predicted branches to selects on out-of-order cores.
 619   if (Subtarget->isCortexA57())
 620     PredictableSelectIsExpensive = true;
 621 }
 622
 623 void AArch64TargetLowering::addTypeForNEON(EVT VT, EVT PromotedBitwiseVT) {
 624   if (VT == MVT::v2f32 || VT == MVT::v4f16) {
 625     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 626     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i32);
 627
 628     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 629     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i32);
 630   } else if (VT == MVT::v2f64 || VT == MVT::v4f32 || VT == MVT::v8f16) {
 631     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 632     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i64);
 633
 634     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 635     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i64);
 636   }
 637
 638   // Mark vector float intrinsics as expand.
 639   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
 640     setOperationAction(ISD::FSIN, VT.getSimpleVT(), Expand);
 641     setOperationAction(ISD::FCOS, VT.getSimpleVT(), Expand);
 642     setOperationAction(ISD::FPOWI, VT.getSimpleVT(), Expand);
 643     setOperationAction(ISD::FPOW, VT.getSimpleVT(), Expand);
 644     setOperationAction(ISD::FLOG, VT.getSimpleVT(), Expand);
 645     setOperationAction(ISD::FLOG2, VT.getSimpleVT(), Expand);
 646     setOperationAction(ISD::FLOG10, VT.getSimpleVT(), Expand);
 647     setOperationAction(ISD::FEXP, VT.getSimpleVT(), Expand);
 648     setOperationAction(ISD::FEXP2, VT.getSimpleVT(), Expand);
 649   }
 650
 651   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 652   setOperationAction(ISD::INSERT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 653   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 654   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 655   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Custom);
 656   setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 657   setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 658   setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 659   setOperationAction(ISD::AND, VT.getSimpleVT(), Custom);
 660   setOperationAction(ISD::OR, VT.getSimpleVT(), Custom);
 661   setOperationAction(ISD::SETCC, VT.getSimpleVT(), Custom);
 662   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 663
 664   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 665   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 666   setOperationAction(ISD::VSELECT, VT.getSimpleVT(), Expand);
 667   for (MVT InnerVT : MVT::all_valuetypes())
 668     setLoadExtAction(ISD::EXTLOAD, InnerVT, VT.getSimpleVT(), Expand);
 669
 670   // CNT supports only B element sizes.
 671   if (VT != MVT::v8i8 && VT != MVT::v16i8)
 672     setOperationAction(ISD::CTPOP, VT.getSimpleVT(), Expand);
 673
 674   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 675   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 676   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 677   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 678   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 679
 680   setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Custom);
 681   setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Custom);
 682
 683   // [SU][MIN|MAX] are available for all NEON types apart from i64.
 684   if (!VT.isFloatingPoint() &&
 685       VT.getSimpleVT() != MVT::v2i64 && VT.getSimpleVT() != MVT::v1i64)
 686     for (unsigned Opcode : {ISD::SMIN, ISD::SMAX, ISD::UMIN, ISD::UMAX})
 687       setOperationAction(Opcode, VT.getSimpleVT(), Legal);
 688
 689   if (Subtarget->isLittleEndian()) {
 690     for (unsigned im = (unsigned)ISD::PRE_INC;
 691          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 692       setIndexedLoadAction(im, VT.getSimpleVT(), Legal);
 693       setIndexedStoreAction(im, VT.getSimpleVT(), Legal);
 694     }
 695   }
 696 }
 697
 698 void AArch64TargetLowering::addDRTypeForNEON(MVT VT) {
 699   addRegisterClass(VT, &AArch64::FPR64RegClass);
 700   addTypeForNEON(VT, MVT::v2i32);
 701 }
 702
 703 void AArch64TargetLowering::addQRTypeForNEON(MVT VT) {
 704   addRegisterClass(VT, &AArch64::FPR128RegClass);
 705   addTypeForNEON(VT, MVT::v4i32);
 706 }
 707
 708 EVT AArch64TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 709   if (!VT.isVector())
 710     return MVT::i32;
 711   return VT.changeVectorElementTypeToInteger();
 712 }
 713
 714 /// computeKnownBitsForTargetNode - Determine which of the bits specified in
 715 /// Mask are known to be either zero or one and return them in the
 716 /// KnownZero/KnownOne bitsets.
 717 void AArch64TargetLowering::computeKnownBitsForTargetNode(
 718     const SDValue Op, APInt &KnownZero, APInt &KnownOne,
 719     const SelectionDAG &DAG, unsigned Depth) const {
 720   switch (Op.getOpcode()) {
 721   default:
 722     break;
 723   case AArch64ISD::CSEL: {
 724     APInt KnownZero2, KnownOne2;
 725     DAG.computeKnownBits(Op->getOperand(0), KnownZero, KnownOne, Depth + 1);
 726     DAG.computeKnownBits(Op->getOperand(1), KnownZero2, KnownOne2, Depth + 1);
 727     KnownZero &= KnownZero2;
 728     KnownOne &= KnownOne2;
 729     break;
 730   }
 731   case ISD::INTRINSIC_W_CHAIN: {
 732    ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
 733     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
 734     switch (IntID) {
 735     default: return;
 736     case Intrinsic::aarch64_ldaxr:
 737     case Intrinsic::aarch64_ldxr: {
 738       unsigned BitWidth = KnownOne.getBitWidth();
 739       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
 740       unsigned MemBits = VT.getScalarType().getSizeInBits();
 741       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
 742       return;
 743     }
 744     }
 745     break;
 746   }
 747   case ISD::INTRINSIC_WO_CHAIN:
 748   case ISD::INTRINSIC_VOID: {
 749     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 750     switch (IntNo) {
 751     default:
 752       break;
 753     case Intrinsic::aarch64_neon_umaxv:
 754     case Intrinsic::aarch64_neon_uminv: {
 755       // Figure out the datatype of the vector operand. The UMINV instruction
 756       // will zero extend the result, so we can mark as known zero all the
 757       // bits larger than the element datatype. 32-bit or larget doesn't need
 758       // this as those are legal types and will be handled by isel directly.
 759       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
 760       unsigned BitWidth = KnownZero.getBitWidth();
 761       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
 762         assert(BitWidth >= 8 && "Unexpected width!");
 763         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
 764         KnownZero |= Mask;
 765       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
 766         assert(BitWidth >= 16 && "Unexpected width!");
 767         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
 768         KnownZero |= Mask;
 769       }
 770       break;
 771     } break;
 772     }
 773   }
 774   }
 775 }
 776
 777 MVT AArch64TargetLowering::getScalarShiftAmountTy(EVT LHSTy) const {
 778   return MVT::i64;
 779 }
 780
 781 FastISel *
 782 AArch64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
 783                                       const TargetLibraryInfo *libInfo) const {
 784   return AArch64::createFastISel(funcInfo, libInfo);
 785 }
 786
 787 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 788   switch ((AArch64ISD::NodeType)Opcode) {
 789   case AArch64ISD::FIRST_NUMBER:      break;
 790   case AArch64ISD::CALL:              return "AArch64ISD::CALL";
 791   case AArch64ISD::ADRP:              return "AArch64ISD::ADRP";
 792   case AArch64ISD::ADDlow:            return "AArch64ISD::ADDlow";
 793   case AArch64ISD::LOADgot:           return "AArch64ISD::LOADgot";
 794   case AArch64ISD::RET_FLAG:          return "AArch64ISD::RET_FLAG";
 795   case AArch64ISD::BRCOND:            return "AArch64ISD::BRCOND";
 796   case AArch64ISD::CSEL:              return "AArch64ISD::CSEL";
 797   case AArch64ISD::FCSEL:             return "AArch64ISD::FCSEL";
 798   case AArch64ISD::CSINV:             return "AArch64ISD::CSINV";
 799   case AArch64ISD::CSNEG:             return "AArch64ISD::CSNEG";
 800   case AArch64ISD::CSINC:             return "AArch64ISD::CSINC";
 801   case AArch64ISD::THREAD_POINTER:    return "AArch64ISD::THREAD_POINTER";
 802   case AArch64ISD::TLSDESC_CALLSEQ:   return "AArch64ISD::TLSDESC_CALLSEQ";
 803   case AArch64ISD::ADC:               return "AArch64ISD::ADC";
 804   case AArch64ISD::SBC:               return "AArch64ISD::SBC";
 805   case AArch64ISD::ADDS:              return "AArch64ISD::ADDS";
 806   case AArch64ISD::SUBS:              return "AArch64ISD::SUBS";
 807   case AArch64ISD::ADCS:              return "AArch64ISD::ADCS";
 808   case AArch64ISD::SBCS:              return "AArch64ISD::SBCS";
 809   case AArch64ISD::ANDS:              return "AArch64ISD::ANDS";
 810   case AArch64ISD::FCMP:              return "AArch64ISD::FCMP";
 811   case AArch64ISD::FMIN:              return "AArch64ISD::FMIN";
 812   case AArch64ISD::FMAX:              return "AArch64ISD::FMAX";
 813   case AArch64ISD::DUP:               return "AArch64ISD::DUP";
 814   case AArch64ISD::DUPLANE8:          return "AArch64ISD::DUPLANE8";
 815   case AArch64ISD::DUPLANE16:         return "AArch64ISD::DUPLANE16";
 816   case AArch64ISD::DUPLANE32:         return "AArch64ISD::DUPLANE32";
 817   case AArch64ISD::DUPLANE64:         return "AArch64ISD::DUPLANE64";
 818   case AArch64ISD::MOVI:              return "AArch64ISD::MOVI";
 819   case AArch64ISD::MOVIshift:         return "AArch64ISD::MOVIshift";
 820   case AArch64ISD::MOVIedit:          return "AArch64ISD::MOVIedit";
 821   case AArch64ISD::MOVImsl:           return "AArch64ISD::MOVImsl";
 822   case AArch64ISD::FMOV:              return "AArch64ISD::FMOV";
 823   case AArch64ISD::MVNIshift:         return "AArch64ISD::MVNIshift";
 824   case AArch64ISD::MVNImsl:           return "AArch64ISD::MVNImsl";
 825   case AArch64ISD::BICi:              return "AArch64ISD::BICi";
 826   case AArch64ISD::ORRi:              return "AArch64ISD::ORRi";
 827   case AArch64ISD::BSL:               return "AArch64ISD::BSL";
 828   case AArch64ISD::NEG:               return "AArch64ISD::NEG";
 829   case AArch64ISD::EXTR:              return "AArch64ISD::EXTR";
 830   case AArch64ISD::ZIP1:              return "AArch64ISD::ZIP1";
 831   case AArch64ISD::ZIP2:              return "AArch64ISD::ZIP2";
 832   case AArch64ISD::UZP1:              return "AArch64ISD::UZP1";
 833   case AArch64ISD::UZP2:              return "AArch64ISD::UZP2";
 834   case AArch64ISD::TRN1:              return "AArch64ISD::TRN1";
 835   case AArch64ISD::TRN2:              return "AArch64ISD::TRN2";
 836   case AArch64ISD::REV16:             return "AArch64ISD::REV16";
 837   case AArch64ISD::REV32:             return "AArch64ISD::REV32";
 838   case AArch64ISD::REV64:             return "AArch64ISD::REV64";
 839   case AArch64ISD::EXT:               return "AArch64ISD::EXT";
 840   case AArch64ISD::VSHL:              return "AArch64ISD::VSHL";
 841   case AArch64ISD::VLSHR:             return "AArch64ISD::VLSHR";
 842   case AArch64ISD::VASHR:             return "AArch64ISD::VASHR";
 843   case AArch64ISD::CMEQ:              return "AArch64ISD::CMEQ";
 844   case AArch64ISD::CMGE:              return "AArch64ISD::CMGE";
 845   case AArch64ISD::CMGT:              return "AArch64ISD::CMGT";
 846   case AArch64ISD::CMHI:              return "AArch64ISD::CMHI";
 847   case AArch64ISD::CMHS:              return "AArch64ISD::CMHS";
 848   case AArch64ISD::FCMEQ:             return "AArch64ISD::FCMEQ";
 849   case AArch64ISD::FCMGE:             return "AArch64ISD::FCMGE";
 850   case AArch64ISD::FCMGT:             return "AArch64ISD::FCMGT";
 851   case AArch64ISD::CMEQz:             return "AArch64ISD::CMEQz";
 852   case AArch64ISD::CMGEz:             return "AArch64ISD::CMGEz";
 853   case AArch64ISD::CMGTz:             return "AArch64ISD::CMGTz";
 854   case AArch64ISD::CMLEz:             return "AArch64ISD::CMLEz";
 855   case AArch64ISD::CMLTz:             return "AArch64ISD::CMLTz";
 856   case AArch64ISD::FCMEQz:            return "AArch64ISD::FCMEQz";
 857   case AArch64ISD::FCMGEz:            return "AArch64ISD::FCMGEz";
 858   case AArch64ISD::FCMGTz:            return "AArch64ISD::FCMGTz";
 859   case AArch64ISD::FCMLEz:            return "AArch64ISD::FCMLEz";
 860   case AArch64ISD::FCMLTz:            return "AArch64ISD::FCMLTz";
 861   case AArch64ISD::SADDV:             return "AArch64ISD::SADDV";
 862   case AArch64ISD::UADDV:             return "AArch64ISD::UADDV";
 863   case AArch64ISD::SMINV:             return "AArch64ISD::SMINV";
 864   case AArch64ISD::UMINV:             return "AArch64ISD::UMINV";
 865   case AArch64ISD::SMAXV:             return "AArch64ISD::SMAXV";
 866   case AArch64ISD::UMAXV:             return "AArch64ISD::UMAXV";
 867   case AArch64ISD::NOT:               return "AArch64ISD::NOT";
 868   case AArch64ISD::BIT:               return "AArch64ISD::BIT";
 869   case AArch64ISD::CBZ:               return "AArch64ISD::CBZ";
 870   case AArch64ISD::CBNZ:              return "AArch64ISD::CBNZ";
 871   case AArch64ISD::TBZ:               return "AArch64ISD::TBZ";
 872   case AArch64ISD::TBNZ:              return "AArch64ISD::TBNZ";
 873   case AArch64ISD::TC_RETURN:         return "AArch64ISD::TC_RETURN";
 874   case AArch64ISD::PREFETCH:          return "AArch64ISD::PREFETCH";
 875   case AArch64ISD::SITOF:             return "AArch64ISD::SITOF";
 876   case AArch64ISD::UITOF:             return "AArch64ISD::UITOF";
 877   case AArch64ISD::NVCAST:            return "AArch64ISD::NVCAST";
 878   case AArch64ISD::SQSHL_I:           return "AArch64ISD::SQSHL_I";
 879   case AArch64ISD::UQSHL_I:           return "AArch64ISD::UQSHL_I";
 880   case AArch64ISD::SRSHR_I:           return "AArch64ISD::SRSHR_I";
 881   case AArch64ISD::URSHR_I:           return "AArch64ISD::URSHR_I";
 882   case AArch64ISD::SQSHLU_I:          return "AArch64ISD::SQSHLU_I";
 883   case AArch64ISD::WrapperLarge:      return "AArch64ISD::WrapperLarge";
 884   case AArch64ISD::LD2post:           return "AArch64ISD::LD2post";
 885   case AArch64ISD::LD3post:           return "AArch64ISD::LD3post";
 886   case AArch64ISD::LD4post:           return "AArch64ISD::LD4post";
 887   case AArch64ISD::ST2post:           return "AArch64ISD::ST2post";
 888   case AArch64ISD::ST3post:           return "AArch64ISD::ST3post";
 889   case AArch64ISD::ST4post:           return "AArch64ISD::ST4post";
 890   case AArch64ISD::LD1x2post:         return "AArch64ISD::LD1x2post";
 891   case AArch64ISD::LD1x3post:         return "AArch64ISD::LD1x3post";
 892   case AArch64ISD::LD1x4post:         return "AArch64ISD::LD1x4post";
 893   case AArch64ISD::ST1x2post:         return "AArch64ISD::ST1x2post";
 894   case AArch64ISD::ST1x3post:         return "AArch64ISD::ST1x3post";
 895   case AArch64ISD::ST1x4post:         return "AArch64ISD::ST1x4post";
 896   case AArch64ISD::LD1DUPpost:        return "AArch64ISD::LD1DUPpost";
 897   case AArch64ISD::LD2DUPpost:        return "AArch64ISD::LD2DUPpost";
 898   case AArch64ISD::LD3DUPpost:        return "AArch64ISD::LD3DUPpost";
 899   case AArch64ISD::LD4DUPpost:        return "AArch64ISD::LD4DUPpost";
 900   case AArch64ISD::LD1LANEpost:       return "AArch64ISD::LD1LANEpost";
 901   case AArch64ISD::LD2LANEpost:       return "AArch64ISD::LD2LANEpost";
 902   case AArch64ISD::LD3LANEpost:       return "AArch64ISD::LD3LANEpost";
 903   case AArch64ISD::LD4LANEpost:       return "AArch64ISD::LD4LANEpost";
 904   case AArch64ISD::ST2LANEpost:       return "AArch64ISD::ST2LANEpost";
 905   case AArch64ISD::ST3LANEpost:       return "AArch64ISD::ST3LANEpost";
 906   case AArch64ISD::ST4LANEpost:       return "AArch64ISD::ST4LANEpost";
 907   case AArch64ISD::SMULL:             return "AArch64ISD::SMULL";
 908   case AArch64ISD::UMULL:             return "AArch64ISD::UMULL";
 909   }
 910   return nullptr;
 911 }
 912
 913 MachineBasicBlock *
 914 AArch64TargetLowering::EmitF128CSEL(MachineInstr *MI,
 915                                     MachineBasicBlock *MBB) const {
 916   // We materialise the F128CSEL pseudo-instruction as some control flow and a
 917   // phi node:
 918
 919   // OrigBB:
 920   //     [... previous instrs leading to comparison ...]
 921   //     b.ne TrueBB
 922   //     b EndBB
 923   // TrueBB:
 924   //     ; Fallthrough
 925   // EndBB:
 926   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
 927
 928   MachineFunction *MF = MBB->getParent();
 929   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
 930   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
 931   DebugLoc DL = MI->getDebugLoc();
 932   MachineFunction::iterator It = MBB;
 933   ++It;
 934
 935   unsigned DestReg = MI->getOperand(0).getReg();
 936   unsigned IfTrueReg = MI->getOperand(1).getReg();
 937   unsigned IfFalseReg = MI->getOperand(2).getReg();
 938   unsigned CondCode = MI->getOperand(3).getImm();
 939   bool NZCVKilled = MI->getOperand(4).isKill();
 940
 941   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
 942   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
 943   MF->insert(It, TrueBB);
 944   MF->insert(It, EndBB);
 945
 946   // Transfer rest of current basic-block to EndBB
 947   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
 948                 MBB->end());
 949   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
 950
 951   BuildMI(MBB, DL, TII->get(AArch64::Bcc)).addImm(CondCode).addMBB(TrueBB);
 952   BuildMI(MBB, DL, TII->get(AArch64::B)).addMBB(EndBB);
 953   MBB->addSuccessor(TrueBB);
 954   MBB->addSuccessor(EndBB);
 955
 956   // TrueBB falls through to the end.
 957   TrueBB->addSuccessor(EndBB);
 958
 959   if (!NZCVKilled) {
 960     TrueBB->addLiveIn(AArch64::NZCV);
 961     EndBB->addLiveIn(AArch64::NZCV);
 962   }
 963
 964   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(AArch64::PHI), DestReg)
 965       .addReg(IfTrueReg)
 966       .addMBB(TrueBB)
 967       .addReg(IfFalseReg)
 968       .addMBB(MBB);
 969
 970   MI->eraseFromParent();
 971   return EndBB;
 972 }
 973
 974 MachineBasicBlock *
 975 AArch64TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 976                                                  MachineBasicBlock *BB) const {
 977   switch (MI->getOpcode()) {
 978   default:
 979 #ifndef NDEBUG
 980     MI->dump();
 981 #endif
 982     llvm_unreachable("Unexpected instruction for custom inserter!");
 983
 984   case AArch64::F128CSEL:
 985     return EmitF128CSEL(MI, BB);
 986
 987   case TargetOpcode::STACKMAP:
 988   case TargetOpcode::PATCHPOINT:
 989     return emitPatchPoint(MI, BB);
 990   }
 991 }
 992
 993 //===----------------------------------------------------------------------===//
 994 // AArch64 Lowering private implementation.
 995 //===----------------------------------------------------------------------===//
 996
 997 //===----------------------------------------------------------------------===//
 998 // Lowering Code
 999 //===----------------------------------------------------------------------===//
1000
1001 /// changeIntCCToAArch64CC - Convert a DAG integer condition code to an AArch64
1002 /// CC
1003 static AArch64CC::CondCode changeIntCCToAArch64CC(ISD::CondCode CC) {
1004   switch (CC) {
1005   default:
1006     llvm_unreachable("Unknown condition code!");
1007   case ISD::SETNE:
1008     return AArch64CC::NE;
1009   case ISD::SETEQ:
1010     return AArch64CC::EQ;
1011   case ISD::SETGT:
1012     return AArch64CC::GT;
1013   case ISD::SETGE:
1014     return AArch64CC::GE;
1015   case ISD::SETLT:
1016     return AArch64CC::LT;
1017   case ISD::SETLE:
1018     return AArch64CC::LE;
1019   case ISD::SETUGT:
1020     return AArch64CC::HI;
1021   case ISD::SETUGE:
1022     return AArch64CC::HS;
1023   case ISD::SETULT:
1024     return AArch64CC::LO;
1025   case ISD::SETULE:
1026     return AArch64CC::LS;
1027   }
1028 }
1029
1030 /// changeFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64 CC.
1031 static void changeFPCCToAArch64CC(ISD::CondCode CC,
1032                                   AArch64CC::CondCode &CondCode,
1033                                   AArch64CC::CondCode &CondCode2) {
1034   CondCode2 = AArch64CC::AL;
1035   switch (CC) {
1036   default:
1037     llvm_unreachable("Unknown FP condition!");
1038   case ISD::SETEQ:
1039   case ISD::SETOEQ:
1040     CondCode = AArch64CC::EQ;
1041     break;
1042   case ISD::SETGT:
1043   case ISD::SETOGT:
1044     CondCode = AArch64CC::GT;
1045     break;
1046   case ISD::SETGE:
1047   case ISD::SETOGE:
1048     CondCode = AArch64CC::GE;
1049     break;
1050   case ISD::SETOLT:
1051     CondCode = AArch64CC::MI;
1052     break;
1053   case ISD::SETOLE:
1054     CondCode = AArch64CC::LS;
1055     break;
1056   case ISD::SETONE:
1057     CondCode = AArch64CC::MI;
1058     CondCode2 = AArch64CC::GT;
1059     break;
1060   case ISD::SETO:
1061     CondCode = AArch64CC::VC;
1062     break;
1063   case ISD::SETUO:
1064     CondCode = AArch64CC::VS;
1065     break;
1066   case ISD::SETUEQ:
1067     CondCode = AArch64CC::EQ;
1068     CondCode2 = AArch64CC::VS;
1069     break;
1070   case ISD::SETUGT:
1071     CondCode = AArch64CC::HI;
1072     break;
1073   case ISD::SETUGE:
1074     CondCode = AArch64CC::PL;
1075     break;
1076   case ISD::SETLT:
1077   case ISD::SETULT:
1078     CondCode = AArch64CC::LT;
1079     break;
1080   case ISD::SETLE:
1081   case ISD::SETULE:
1082     CondCode = AArch64CC::LE;
1083     break;
1084   case ISD::SETNE:
1085   case ISD::SETUNE:
1086     CondCode = AArch64CC::NE;
1087     break;
1088   }
1089 }
1090
1091 /// changeVectorFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64
1092 /// CC usable with the vector instructions. Fewer operations are available
1093 /// without a real NZCV register, so we have to use less efficient combinations
1094 /// to get the same effect.
1095 static void changeVectorFPCCToAArch64CC(ISD::CondCode CC,
1096                                         AArch64CC::CondCode &CondCode,
1097                                         AArch64CC::CondCode &CondCode2,
1098                                         bool &Invert) {
1099   Invert = false;
1100   switch (CC) {
1101   default:
1102     // Mostly the scalar mappings work fine.
1103     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
1104     break;
1105   case ISD::SETUO:
1106     Invert = true; // Fallthrough
1107   case ISD::SETO:
1108     CondCode = AArch64CC::MI;
1109     CondCode2 = AArch64CC::GE;
1110     break;
1111   case ISD::SETUEQ:
1112   case ISD::SETULT:
1113   case ISD::SETULE:
1114   case ISD::SETUGT:
1115   case ISD::SETUGE:
1116     // All of the compare-mask comparisons are ordered, but we can switch
1117     // between the two by a double inversion. E.g. ULE == !OGT.
1118     Invert = true;
1119     changeFPCCToAArch64CC(getSetCCInverse(CC, false), CondCode, CondCode2);
1120     break;
1121   }
1122 }
1123
1124 static bool isLegalArithImmed(uint64_t C) {
1125   // Matches AArch64DAGToDAGISel::SelectArithImmed().
1126   return (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
1127 }
1128
1129 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1130                               SDLoc dl, SelectionDAG &DAG) {
1131   EVT VT = LHS.getValueType();
1132
1133   if (VT.isFloatingPoint())
1134     return DAG.getNode(AArch64ISD::FCMP, dl, VT, LHS, RHS);
1135
1136   // The CMP instruction is just an alias for SUBS, and representing it as
1137   // SUBS means that it's possible to get CSE with subtract operations.
1138   // A later phase can perform the optimization of setting the destination
1139   // register to WZR/XZR if it ends up being unused.
1140   unsigned Opcode = AArch64ISD::SUBS;
1141
1142   if (RHS.getOpcode() == ISD::SUB && isa<ConstantSDNode>(RHS.getOperand(0)) &&
1143       cast<ConstantSDNode>(RHS.getOperand(0))->getZExtValue() == 0 &&
1144       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1145     // We'd like to combine a (CMP op1, (sub 0, op2) into a CMN instruction on
1146     // the grounds that "op1 - (-op2) == op1 + op2". However, the C and V flags
1147     // can be set differently by this operation. It comes down to whether
1148     // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
1149     // everything is fine. If not then the optimization is wrong. Thus general
1150     // comparisons are only valid if op2 != 0.
1151
1152     // So, finally, the only LLVM-native comparisons that don't mention C and V
1153     // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
1154     // the absence of information about op2.
1155     Opcode = AArch64ISD::ADDS;
1156     RHS = RHS.getOperand(1);
1157   } else if (LHS.getOpcode() == ISD::AND && isa<ConstantSDNode>(RHS) &&
1158              cast<ConstantSDNode>(RHS)->getZExtValue() == 0 &&
1159              !isUnsignedIntSetCC(CC)) {
1160     // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
1161     // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
1162     // of the signed comparisons.
1163     Opcode = AArch64ISD::ANDS;
1164     RHS = LHS.getOperand(1);
1165     LHS = LHS.getOperand(0);
1166   }
1167
1168   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT::i32), LHS, RHS)
1169       .getValue(1);
1170 }
1171
1172 static SDValue getAArch64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1173                              SDValue &AArch64cc, SelectionDAG &DAG, SDLoc dl) {
1174   SDValue Cmp;
1175   AArch64CC::CondCode AArch64CC;
1176   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1177     EVT VT = RHS.getValueType();
1178     uint64_t C = RHSC->getZExtValue();
1179     if (!isLegalArithImmed(C)) {
1180       // Constant does not fit, try adjusting it by one?
1181       switch (CC) {
1182       default:
1183         break;
1184       case ISD::SETLT:
1185       case ISD::SETGE:
1186         if ((VT == MVT::i32 && C != 0x80000000 &&
1187              isLegalArithImmed((uint32_t)(C - 1))) ||
1188             (VT == MVT::i64 && C != 0x80000000ULL &&
1189              isLegalArithImmed(C - 1ULL))) {
1190           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1191           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1192           RHS = DAG.getConstant(C, dl, VT);
1193         }
1194         break;
1195       case ISD::SETULT:
1196       case ISD::SETUGE:
1197         if ((VT == MVT::i32 && C != 0 &&
1198              isLegalArithImmed((uint32_t)(C - 1))) ||
1199             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
1200           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1201           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1202           RHS = DAG.getConstant(C, dl, VT);
1203         }
1204         break;
1205       case ISD::SETLE:
1206       case ISD::SETGT:
1207         if ((VT == MVT::i32 && C != INT32_MAX &&
1208              isLegalArithImmed((uint32_t)(C + 1))) ||
1209             (VT == MVT::i64 && C != INT64_MAX &&
1210              isLegalArithImmed(C + 1ULL))) {
1211           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1212           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1213           RHS = DAG.getConstant(C, dl, VT);
1214         }
1215         break;
1216       case ISD::SETULE:
1217       case ISD::SETUGT:
1218         if ((VT == MVT::i32 && C != UINT32_MAX &&
1219              isLegalArithImmed((uint32_t)(C + 1))) ||
1220             (VT == MVT::i64 && C != UINT64_MAX &&
1221              isLegalArithImmed(C + 1ULL))) {
1222           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1223           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1224           RHS = DAG.getConstant(C, dl, VT);
1225         }
1226         break;
1227       }
1228     }
1229   }
1230   // The imm operand of ADDS is an unsigned immediate, in the range 0 to 4095.
1231   // For the i8 operand, the largest immediate is 255, so this can be easily
1232   // encoded in the compare instruction. For the i16 operand, however, the
1233   // largest immediate cannot be encoded in the compare.
1234   // Therefore, use a sign extending load and cmn to avoid materializing the -1
1235   // constant. For example,
1236   // movz w1, #65535
1237   // ldrh w0, [x0, #0]
1238   // cmp w0, w1
1239   // >
1240   // ldrsh w0, [x0, #0]
1241   // cmn w0, #1
1242   // Fundamental, we're relying on the property that (zext LHS) == (zext RHS)
1243   // if and only if (sext LHS) == (sext RHS). The checks are in place to ensure
1244   // both the LHS and RHS are truely zero extended and to make sure the
1245   // transformation is profitable.
1246   if ((CC == ISD::SETEQ || CC == ISD::SETNE) && isa<ConstantSDNode>(RHS)) {
1247     if ((cast<ConstantSDNode>(RHS)->getZExtValue() >> 16 == 0) &&
1248         isa<LoadSDNode>(LHS)) {
1249       if (cast<LoadSDNode>(LHS)->getExtensionType() == ISD::ZEXTLOAD &&
1250           cast<LoadSDNode>(LHS)->getMemoryVT() == MVT::i16 &&
1251           LHS.getNode()->hasNUsesOfValue(1, 0)) {
1252         int16_t ValueofRHS = cast<ConstantSDNode>(RHS)->getZExtValue();
1253         if (ValueofRHS < 0 && isLegalArithImmed(-ValueofRHS)) {
1254           SDValue SExt =
1255               DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, LHS.getValueType(), LHS,
1256                           DAG.getValueType(MVT::i16));
1257           Cmp = emitComparison(SExt,
1258                                DAG.getConstant(ValueofRHS, dl,
1259                                                RHS.getValueType()),
1260                                CC, dl, DAG);
1261           AArch64CC = changeIntCCToAArch64CC(CC);
1262           AArch64cc = DAG.getConstant(AArch64CC, dl, MVT::i32);
1263           return Cmp;
1264         }
1265       }
1266     }
1267   }
1268   Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
1269   AArch64CC = changeIntCCToAArch64CC(CC);
1270   AArch64cc = DAG.getConstant(AArch64CC, dl, MVT::i32);
1271   return Cmp;
1272 }
1273
1274 static std::pair<SDValue, SDValue>
1275 getAArch64XALUOOp(AArch64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
1276   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
1277          "Unsupported value type");
1278   SDValue Value, Overflow;
1279   SDLoc DL(Op);
1280   SDValue LHS = Op.getOperand(0);
1281   SDValue RHS = Op.getOperand(1);
1282   unsigned Opc = 0;
1283   switch (Op.getOpcode()) {
1284   default:
1285     llvm_unreachable("Unknown overflow instruction!");
1286   case ISD::SADDO:
1287     Opc = AArch64ISD::ADDS;
1288     CC = AArch64CC::VS;
1289     break;
1290   case ISD::UADDO:
1291     Opc = AArch64ISD::ADDS;
1292     CC = AArch64CC::HS;
1293     break;
1294   case ISD::SSUBO:
1295     Opc = AArch64ISD::SUBS;
1296     CC = AArch64CC::VS;
1297     break;
1298   case ISD::USUBO:
1299     Opc = AArch64ISD::SUBS;
1300     CC = AArch64CC::LO;
1301     break;
1302   // Multiply needs a little bit extra work.
1303   case ISD::SMULO:
1304   case ISD::UMULO: {
1305     CC = AArch64CC::NE;
1306     bool IsSigned = Op.getOpcode() == ISD::SMULO;
1307     if (Op.getValueType() == MVT::i32) {
1308       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1309       // For a 32 bit multiply with overflow check we want the instruction
1310       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
1311       // need to generate the following pattern:
1312       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
1313       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
1314       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
1315       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1316       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
1317                                 DAG.getConstant(0, DL, MVT::i64));
1318       // On AArch64 the upper 32 bits are always zero extended for a 32 bit
1319       // operation. We need to clear out the upper 32 bits, because we used a
1320       // widening multiply that wrote all 64 bits. In the end this should be a
1321       // noop.
1322       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
1323       if (IsSigned) {
1324         // The signed overflow check requires more than just a simple check for
1325         // any bit set in the upper 32 bits of the result. These bits could be
1326         // just the sign bits of a negative number. To perform the overflow
1327         // check we have to arithmetic shift right the 32nd bit of the result by
1328         // 31 bits. Then we compare the result to the upper 32 bits.
1329         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
1330                                         DAG.getConstant(32, DL, MVT::i64));
1331         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
1332         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
1333                                         DAG.getConstant(31, DL, MVT::i64));
1334         // It is important that LowerBits is last, otherwise the arithmetic
1335         // shift will not be folded into the compare (SUBS).
1336         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
1337         Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1338                        .getValue(1);
1339       } else {
1340         // The overflow check for unsigned multiply is easy. We only need to
1341         // check if any of the upper 32 bits are set. This can be done with a
1342         // CMP (shifted register). For that we need to generate the following
1343         // pattern:
1344         // (i64 AArch64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
1345         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
1346                                         DAG.getConstant(32, DL, MVT::i64));
1347         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1348         Overflow =
1349             DAG.getNode(AArch64ISD::SUBS, DL, VTs,
1350                         DAG.getConstant(0, DL, MVT::i64),
1351                         UpperBits).getValue(1);
1352       }
1353       break;
1354     }
1355     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
1356     // For the 64 bit multiply
1357     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1358     if (IsSigned) {
1359       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
1360       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
1361                                       DAG.getConstant(63, DL, MVT::i64));
1362       // It is important that LowerBits is last, otherwise the arithmetic
1363       // shift will not be folded into the compare (SUBS).
1364       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1365       Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1366                      .getValue(1);
1367     } else {
1368       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
1369       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1370       Overflow =
1371           DAG.getNode(AArch64ISD::SUBS, DL, VTs,
1372                       DAG.getConstant(0, DL, MVT::i64),
1373                       UpperBits).getValue(1);
1374     }
1375     break;
1376   }
1377   } // switch (...)
1378
1379   if (Opc) {
1380     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
1381
1382     // Emit the AArch64 operation with overflow check.
1383     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
1384     Overflow = Value.getValue(1);
1385   }
1386   return std::make_pair(Value, Overflow);
1387 }
1388
1389 SDValue AArch64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
1390                                              RTLIB::Libcall Call) const {
1391   SmallVector<SDValue, 2> Ops(Op->op_begin(), Op->op_end());
1392   return makeLibCall(DAG, Call, MVT::f128, &Ops[0], Ops.size(), false,
1393                      SDLoc(Op)).first;
1394 }
1395
1396 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
1397   SDValue Sel = Op.getOperand(0);
1398   SDValue Other = Op.getOperand(1);
1399
1400   // If neither operand is a SELECT_CC, give up.
1401   if (Sel.getOpcode() != ISD::SELECT_CC)
1402     std::swap(Sel, Other);
1403   if (Sel.getOpcode() != ISD::SELECT_CC)
1404     return Op;
1405
1406   // The folding we want to perform is:
1407   // (xor x, (select_cc a, b, cc, 0, -1) )
1408   //   -->
1409   // (csel x, (xor x, -1), cc ...)
1410   //
1411   // The latter will get matched to a CSINV instruction.
1412
1413   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
1414   SDValue LHS = Sel.getOperand(0);
1415   SDValue RHS = Sel.getOperand(1);
1416   SDValue TVal = Sel.getOperand(2);
1417   SDValue FVal = Sel.getOperand(3);
1418   SDLoc dl(Sel);
1419
1420   // FIXME: This could be generalized to non-integer comparisons.
1421   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
1422     return Op;
1423
1424   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
1425   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
1426
1427   // The the values aren't constants, this isn't the pattern we're looking for.
1428   if (!CFVal || !CTVal)
1429     return Op;
1430
1431   // We can commute the SELECT_CC by inverting the condition.  This
1432   // might be needed to make this fit into a CSINV pattern.
1433   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
1434     std::swap(TVal, FVal);
1435     std::swap(CTVal, CFVal);
1436     CC = ISD::getSetCCInverse(CC, true);
1437   }
1438
1439   // If the constants line up, perform the transform!
1440   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
1441     SDValue CCVal;
1442     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
1443
1444     FVal = Other;
1445     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
1446                        DAG.getConstant(-1ULL, dl, Other.getValueType()));
1447
1448     return DAG.getNode(AArch64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
1449                        CCVal, Cmp);
1450   }
1451
1452   return Op;
1453 }
1454
1455 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
1456   EVT VT = Op.getValueType();
1457
1458   // Let legalize expand this if it isn't a legal type yet.
1459   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
1460     return SDValue();
1461
1462   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
1463
1464   unsigned Opc;
1465   bool ExtraOp = false;
1466   switch (Op.getOpcode()) {
1467   default:
1468     llvm_unreachable("Invalid code");
1469   case ISD::ADDC:
1470     Opc = AArch64ISD::ADDS;
1471     break;
1472   case ISD::SUBC:
1473     Opc = AArch64ISD::SUBS;
1474     break;
1475   case ISD::ADDE:
1476     Opc = AArch64ISD::ADCS;
1477     ExtraOp = true;
1478     break;
1479   case ISD::SUBE:
1480     Opc = AArch64ISD::SBCS;
1481     ExtraOp = true;
1482     break;
1483   }
1484
1485   if (!ExtraOp)
1486     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
1487   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
1488                      Op.getOperand(2));
1489 }
1490
1491 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
1492   // Let legalize expand this if it isn't a legal type yet.
1493   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
1494     return SDValue();
1495
1496   SDLoc dl(Op);
1497   AArch64CC::CondCode CC;
1498   // The actual operation that sets the overflow or carry flag.
1499   SDValue Value, Overflow;
1500   std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Op, DAG);
1501
1502   // We use 0 and 1 as false and true values.
1503   SDValue TVal = DAG.getConstant(1, dl, MVT::i32);
1504   SDValue FVal = DAG.getConstant(0, dl, MVT::i32);
1505
1506   // We use an inverted condition, because the conditional select is inverted
1507   // too. This will allow it to be selected to a single instruction:
1508   // CSINC Wd, WZR, WZR, invert(cond).
1509   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), dl, MVT::i32);
1510   Overflow = DAG.getNode(AArch64ISD::CSEL, dl, MVT::i32, FVal, TVal,
1511                          CCVal, Overflow);
1512
1513   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
1514   return DAG.getNode(ISD::MERGE_VALUES, dl, VTs, Value, Overflow);
1515 }
1516
1517 // Prefetch operands are:
1518 // 1: Address to prefetch
1519 // 2: bool isWrite
1520 // 3: int locality (0 = no locality ... 3 = extreme locality)
1521 // 4: bool isDataCache
1522 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
1523   SDLoc DL(Op);
1524   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1525   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
1526   unsigned IsData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1527
1528   bool IsStream = !Locality;
1529   // When the locality number is set
1530   if (Locality) {
1531     // The front-end should have filtered out the out-of-range values
1532     assert(Locality <= 3 && "Prefetch locality out-of-range");
1533     // The locality degree is the opposite of the cache speed.
1534     // Put the number the other way around.
1535     // The encoding starts at 0 for level 1
1536     Locality = 3 - Locality;
1537   }
1538
1539   // built the mask value encoding the expected behavior.
1540   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
1541                    (!IsData << 3) |     // IsDataCache bit
1542                    (Locality << 1) |    // Cache level bits
1543                    (unsigned)IsStream;  // Stream bit
1544   return DAG.getNode(AArch64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
1545                      DAG.getConstant(PrfOp, DL, MVT::i32), Op.getOperand(1));
1546 }
1547
1548 SDValue AArch64TargetLowering::LowerFP_EXTEND(SDValue Op,
1549                                               SelectionDAG &DAG) const {
1550   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
1551
1552   RTLIB::Libcall LC;
1553   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
1554
1555   return LowerF128Call(Op, DAG, LC);
1556 }
1557
1558 SDValue AArch64TargetLowering::LowerFP_ROUND(SDValue Op,
1559                                              SelectionDAG &DAG) const {
1560   if (Op.getOperand(0).getValueType() != MVT::f128) {
1561     // It's legal except when f128 is involved
1562     return Op;
1563   }
1564
1565   RTLIB::Libcall LC;
1566   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
1567
1568   // FP_ROUND node has a second operand indicating whether it is known to be
1569   // precise. That doesn't take part in the LibCall so we can't directly use
1570   // LowerF128Call.
1571   SDValue SrcVal = Op.getOperand(0);
1572   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
1573                      /*isSigned*/ false, SDLoc(Op)).first;
1574 }
1575
1576 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1577   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1578   // Any additional optimization in this function should be recorded
1579   // in the cost tables.
1580   EVT InVT = Op.getOperand(0).getValueType();
1581   EVT VT = Op.getValueType();
1582
1583   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1584     SDLoc dl(Op);
1585     SDValue Cv =
1586         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
1587                     Op.getOperand(0));
1588     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
1589   }
1590
1591   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1592     SDLoc dl(Op);
1593     MVT ExtVT =
1594         MVT::getVectorVT(MVT::getFloatingPointVT(VT.getScalarSizeInBits()),
1595                          VT.getVectorNumElements());
1596     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, ExtVT, Op.getOperand(0));
1597     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
1598   }
1599
1600   // Type changing conversions are illegal.
1601   return Op;
1602 }
1603
1604 SDValue AArch64TargetLowering::LowerFP_TO_INT(SDValue Op,
1605                                               SelectionDAG &DAG) const {
1606   if (Op.getOperand(0).getValueType().isVector())
1607     return LowerVectorFP_TO_INT(Op, DAG);
1608
1609   // f16 conversions are promoted to f32.
1610   if (Op.getOperand(0).getValueType() == MVT::f16) {
1611     SDLoc dl(Op);
1612     return DAG.getNode(
1613         Op.getOpcode(), dl, Op.getValueType(),
1614         DAG.getNode(ISD::FP_EXTEND, dl, MVT::f32, Op.getOperand(0)));
1615   }
1616
1617   if (Op.getOperand(0).getValueType() != MVT::f128) {
1618     // It's legal except when f128 is involved
1619     return Op;
1620   }
1621
1622   RTLIB::Libcall LC;
1623   if (Op.getOpcode() == ISD::FP_TO_SINT)
1624     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
1625   else
1626     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
1627
1628   SmallVector<SDValue, 2> Ops(Op->op_begin(), Op->op_end());
1629   return makeLibCall(DAG, LC, Op.getValueType(), &Ops[0], Ops.size(), false,
1630                      SDLoc(Op)).first;
1631 }
1632
1633 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1634   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1635   // Any additional optimization in this function should be recorded
1636   // in the cost tables.
1637   EVT VT = Op.getValueType();
1638   SDLoc dl(Op);
1639   SDValue In = Op.getOperand(0);
1640   EVT InVT = In.getValueType();
1641
1642   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1643     MVT CastVT =
1644         MVT::getVectorVT(MVT::getFloatingPointVT(InVT.getScalarSizeInBits()),
1645                          InVT.getVectorNumElements());
1646     In = DAG.getNode(Op.getOpcode(), dl, CastVT, In);
1647     return DAG.getNode(ISD::FP_ROUND, dl, VT, In, DAG.getIntPtrConstant(0, dl));
1648   }
1649
1650   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1651     unsigned CastOpc =
1652         Op.getOpcode() == ISD::SINT_TO_FP ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1653     EVT CastVT = VT.changeVectorElementTypeToInteger();
1654     In = DAG.getNode(CastOpc, dl, CastVT, In);
1655     return DAG.getNode(Op.getOpcode(), dl, VT, In);
1656   }
1657
1658   return Op;
1659 }
1660
1661 SDValue AArch64TargetLowering::LowerINT_TO_FP(SDValue Op,
1662                                             SelectionDAG &DAG) const {
1663   if (Op.getValueType().isVector())
1664     return LowerVectorINT_TO_FP(Op, DAG);
1665
1666   // f16 conversions are promoted to f32.
1667   if (Op.getValueType() == MVT::f16) {
1668     SDLoc dl(Op);
1669     return DAG.getNode(
1670         ISD::FP_ROUND, dl, MVT::f16,
1671         DAG.getNode(Op.getOpcode(), dl, MVT::f32, Op.getOperand(0)),
1672         DAG.getIntPtrConstant(0, dl));
1673   }
1674
1675   // i128 conversions are libcalls.
1676   if (Op.getOperand(0).getValueType() == MVT::i128)
1677     return SDValue();
1678
1679   // Other conversions are legal, unless it's to the completely software-based
1680   // fp128.
1681   if (Op.getValueType() != MVT::f128)
1682     return Op;
1683
1684   RTLIB::Libcall LC;
1685   if (Op.getOpcode() == ISD::SINT_TO_FP)
1686     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1687   else
1688     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1689
1690   return LowerF128Call(Op, DAG, LC);
1691 }
1692
1693 SDValue AArch64TargetLowering::LowerFSINCOS(SDValue Op,
1694                                             SelectionDAG &DAG) const {
1695   // For iOS, we want to call an alternative entry point: __sincos_stret,
1696   // which returns the values in two S / D registers.
1697   SDLoc dl(Op);
1698   SDValue Arg = Op.getOperand(0);
1699   EVT ArgVT = Arg.getValueType();
1700   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1701
1702   ArgListTy Args;
1703   ArgListEntry Entry;
1704
1705   Entry.Node = Arg;
1706   Entry.Ty = ArgTy;
1707   Entry.isSExt = false;
1708   Entry.isZExt = false;
1709   Args.push_back(Entry);
1710
1711   const char *LibcallName =
1712       (ArgVT == MVT::f64) ? "__sincos_stret" : "__sincosf_stret";
1713   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
1714
1715   StructType *RetTy = StructType::get(ArgTy, ArgTy, nullptr);
1716   TargetLowering::CallLoweringInfo CLI(DAG);
1717   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
1718     .setCallee(CallingConv::Fast, RetTy, Callee, std::move(Args), 0);
1719
1720   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1721   return CallResult.first;
1722 }
1723
1724 static SDValue LowerBITCAST(SDValue Op, SelectionDAG &DAG) {
1725   if (Op.getValueType() != MVT::f16)
1726     return SDValue();
1727
1728   assert(Op.getOperand(0).getValueType() == MVT::i16);
1729   SDLoc DL(Op);
1730
1731   Op = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op.getOperand(0));
1732   Op = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Op);
1733   return SDValue(
1734       DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL, MVT::f16, Op,
1735                          DAG.getTargetConstant(AArch64::hsub, DL, MVT::i32)),
1736       0);
1737 }
1738
1739 static EVT getExtensionTo64Bits(const EVT &OrigVT) {
1740   if (OrigVT.getSizeInBits() >= 64)
1741     return OrigVT;
1742
1743   assert(OrigVT.isSimple() && "Expecting a simple value type");
1744
1745   MVT::SimpleValueType OrigSimpleTy = OrigVT.getSimpleVT().SimpleTy;
1746   switch (OrigSimpleTy) {
1747   default: llvm_unreachable("Unexpected Vector Type");
1748   case MVT::v2i8:
1749   case MVT::v2i16:
1750      return MVT::v2i32;
1751   case MVT::v4i8:
1752     return  MVT::v4i16;
1753   }
1754 }
1755
1756 static SDValue addRequiredExtensionForVectorMULL(SDValue N, SelectionDAG &DAG,
1757                                                  const EVT &OrigTy,
1758                                                  const EVT &ExtTy,
1759                                                  unsigned ExtOpcode) {
1760   // The vector originally had a size of OrigTy. It was then extended to ExtTy.
1761   // We expect the ExtTy to be 128-bits total. If the OrigTy is less than
1762   // 64-bits we need to insert a new extension so that it will be 64-bits.
1763   assert(ExtTy.is128BitVector() && "Unexpected extension size");
1764   if (OrigTy.getSizeInBits() >= 64)
1765     return N;
1766
1767   // Must extend size to at least 64 bits to be used as an operand for VMULL.
1768   EVT NewVT = getExtensionTo64Bits(OrigTy);
1769
1770   return DAG.getNode(ExtOpcode, SDLoc(N), NewVT, N);
1771 }
1772
1773 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
1774                                    bool isSigned) {
1775   EVT VT = N->getValueType(0);
1776
1777   if (N->getOpcode() != ISD::BUILD_VECTOR)
1778     return false;
1779
1780   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
1781     SDNode *Elt = N->getOperand(i).getNode();
1782     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
1783       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1784       unsigned HalfSize = EltSize / 2;
1785       if (isSigned) {
1786         if (!isIntN(HalfSize, C->getSExtValue()))
1787           return false;
1788       } else {
1789         if (!isUIntN(HalfSize, C->getZExtValue()))
1790           return false;
1791       }
1792       continue;
1793     }
1794     return false;
1795   }
1796
1797   return true;
1798 }
1799
1800 static SDValue skipExtensionForVectorMULL(SDNode *N, SelectionDAG &DAG) {
1801   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
1802     return addRequiredExtensionForVectorMULL(N->getOperand(0), DAG,
1803                                              N->getOperand(0)->getValueType(0),
1804                                              N->getValueType(0),
1805                                              N->getOpcode());
1806
1807   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
1808   EVT VT = N->getValueType(0);
1809   SDLoc dl(N);
1810   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
1811   unsigned NumElts = VT.getVectorNumElements();
1812   MVT TruncVT = MVT::getIntegerVT(EltSize);
1813   SmallVector<SDValue, 8> Ops;
1814   for (unsigned i = 0; i != NumElts; ++i) {
1815     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
1816     const APInt &CInt = C->getAPIntValue();
1817     // Element types smaller than 32 bits are not legal, so use i32 elements.
1818     // The values are implicitly truncated so sext vs. zext doesn't matter.
1819     Ops.push_back(DAG.getConstant(CInt.zextOrTrunc(32), dl, MVT::i32));
1820   }
1821   return DAG.getNode(ISD::BUILD_VECTOR, dl,
1822                      MVT::getVectorVT(TruncVT, NumElts), Ops);
1823 }
1824
1825 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
1826   if (N->getOpcode() == ISD::SIGN_EXTEND)
1827     return true;
1828   if (isExtendedBUILD_VECTOR(N, DAG, true))
1829     return true;
1830   return false;
1831 }
1832
1833 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
1834   if (N->getOpcode() == ISD::ZERO_EXTEND)
1835     return true;
1836   if (isExtendedBUILD_VECTOR(N, DAG, false))
1837     return true;
1838   return false;
1839 }
1840
1841 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
1842   unsigned Opcode = N->getOpcode();
1843   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1844     SDNode *N0 = N->getOperand(0).getNode();
1845     SDNode *N1 = N->getOperand(1).getNode();
1846     return N0->hasOneUse() && N1->hasOneUse() &&
1847       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
1848   }
1849   return false;
1850 }
1851
1852 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
1853   unsigned Opcode = N->getOpcode();
1854   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1855     SDNode *N0 = N->getOperand(0).getNode();
1856     SDNode *N1 = N->getOperand(1).getNode();
1857     return N0->hasOneUse() && N1->hasOneUse() &&
1858       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
1859   }
1860   return false;
1861 }
1862
1863 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
1864   // Multiplications are only custom-lowered for 128-bit vectors so that
1865   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
1866   EVT VT = Op.getValueType();
1867   assert(VT.is128BitVector() && VT.isInteger() &&
1868          "unexpected type for custom-lowering ISD::MUL");
1869   SDNode *N0 = Op.getOperand(0).getNode();
1870   SDNode *N1 = Op.getOperand(1).getNode();
1871   unsigned NewOpc = 0;
1872   bool isMLA = false;
1873   bool isN0SExt = isSignExtended(N0, DAG);
1874   bool isN1SExt = isSignExtended(N1, DAG);
1875   if (isN0SExt && isN1SExt)
1876     NewOpc = AArch64ISD::SMULL;
1877   else {
1878     bool isN0ZExt = isZeroExtended(N0, DAG);
1879     bool isN1ZExt = isZeroExtended(N1, DAG);
1880     if (isN0ZExt && isN1ZExt)
1881       NewOpc = AArch64ISD::UMULL;
1882     else if (isN1SExt || isN1ZExt) {
1883       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
1884       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
1885       if (isN1SExt && isAddSubSExt(N0, DAG)) {
1886         NewOpc = AArch64ISD::SMULL;
1887         isMLA = true;
1888       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
1889         NewOpc =  AArch64ISD::UMULL;
1890         isMLA = true;
1891       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
1892         std::swap(N0, N1);
1893         NewOpc =  AArch64ISD::UMULL;
1894         isMLA = true;
1895       }
1896     }
1897
1898     if (!NewOpc) {
1899       if (VT == MVT::v2i64)
1900         // Fall through to expand this.  It is not legal.
1901         return SDValue();
1902       else
1903         // Other vector multiplications are legal.
1904         return Op;
1905     }
1906   }
1907
1908   // Legalize to a S/UMULL instruction
1909   SDLoc DL(Op);
1910   SDValue Op0;
1911   SDValue Op1 = skipExtensionForVectorMULL(N1, DAG);
1912   if (!isMLA) {
1913     Op0 = skipExtensionForVectorMULL(N0, DAG);
1914     assert(Op0.getValueType().is64BitVector() &&
1915            Op1.getValueType().is64BitVector() &&
1916            "unexpected types for extended operands to VMULL");
1917     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
1918   }
1919   // Optimizing (zext A + zext B) * C, to (S/UMULL A, C) + (S/UMULL B, C) during
1920   // isel lowering to take advantage of no-stall back to back s/umul + s/umla.
1921   // This is true for CPUs with accumulate forwarding such as Cortex-A53/A57
1922   SDValue N00 = skipExtensionForVectorMULL(N0->getOperand(0).getNode(), DAG);
1923   SDValue N01 = skipExtensionForVectorMULL(N0->getOperand(1).getNode(), DAG);
1924   EVT Op1VT = Op1.getValueType();
1925   return DAG.getNode(N0->getOpcode(), DL, VT,
1926                      DAG.getNode(NewOpc, DL, VT,
1927                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
1928                      DAG.getNode(NewOpc, DL, VT,
1929                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
1930 }
1931
1932 SDValue AArch64TargetLowering::LowerOperation(SDValue Op,
1933                                               SelectionDAG &DAG) const {
1934   switch (Op.getOpcode()) {
1935   default:
1936     llvm_unreachable("unimplemented operand");
1937     return SDValue();
1938   case ISD::BITCAST:
1939     return LowerBITCAST(Op, DAG);
1940   case ISD::GlobalAddress:
1941     return LowerGlobalAddress(Op, DAG);
1942   case ISD::GlobalTLSAddress:
1943     return LowerGlobalTLSAddress(Op, DAG);
1944   case ISD::SETCC:
1945     return LowerSETCC(Op, DAG);
1946   case ISD::BR_CC:
1947     return LowerBR_CC(Op, DAG);
1948   case ISD::SELECT:
1949     return LowerSELECT(Op, DAG);
1950   case ISD::SELECT_CC:
1951     return LowerSELECT_CC(Op, DAG);
1952   case ISD::JumpTable:
1953     return LowerJumpTable(Op, DAG);
1954   case ISD::ConstantPool:
1955     return LowerConstantPool(Op, DAG);
1956   case ISD::BlockAddress:
1957     return LowerBlockAddress(Op, DAG);
1958   case ISD::VASTART:
1959     return LowerVASTART(Op, DAG);
1960   case ISD::VACOPY:
1961     return LowerVACOPY(Op, DAG);
1962   case ISD::VAARG:
1963     return LowerVAARG(Op, DAG);
1964   case ISD::ADDC:
1965   case ISD::ADDE:
1966   case ISD::SUBC:
1967   case ISD::SUBE:
1968     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
1969   case ISD::SADDO:
1970   case ISD::UADDO:
1971   case ISD::SSUBO:
1972   case ISD::USUBO:
1973   case ISD::SMULO:
1974   case ISD::UMULO:
1975     return LowerXALUO(Op, DAG);
1976   case ISD::FADD:
1977     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
1978   case ISD::FSUB:
1979     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
1980   case ISD::FMUL:
1981     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
1982   case ISD::FDIV:
1983     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
1984   case ISD::FP_ROUND:
1985     return LowerFP_ROUND(Op, DAG);
1986   case ISD::FP_EXTEND:
1987     return LowerFP_EXTEND(Op, DAG);
1988   case ISD::FRAMEADDR:
1989     return LowerFRAMEADDR(Op, DAG);
1990   case ISD::RETURNADDR:
1991     return LowerRETURNADDR(Op, DAG);
1992   case ISD::INSERT_VECTOR_ELT:
1993     return LowerINSERT_VECTOR_ELT(Op, DAG);
1994   case ISD::EXTRACT_VECTOR_ELT:
1995     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
1996   case ISD::BUILD_VECTOR:
1997     return LowerBUILD_VECTOR(Op, DAG);
1998   case ISD::VECTOR_SHUFFLE:
1999     return LowerVECTOR_SHUFFLE(Op, DAG);
2000   case ISD::EXTRACT_SUBVECTOR:
2001     return LowerEXTRACT_SUBVECTOR(Op, DAG);
2002   case ISD::SRA:
2003   case ISD::SRL:
2004   case ISD::SHL:
2005     return LowerVectorSRA_SRL_SHL(Op, DAG);
2006   case ISD::SHL_PARTS:
2007     return LowerShiftLeftParts(Op, DAG);
2008   case ISD::SRL_PARTS:
2009   case ISD::SRA_PARTS:
2010     return LowerShiftRightParts(Op, DAG);
2011   case ISD::CTPOP:
2012     return LowerCTPOP(Op, DAG);
2013   case ISD::FCOPYSIGN:
2014     return LowerFCOPYSIGN(Op, DAG);
2015   case ISD::AND:
2016     return LowerVectorAND(Op, DAG);
2017   case ISD::OR:
2018     return LowerVectorOR(Op, DAG);
2019   case ISD::XOR:
2020     return LowerXOR(Op, DAG);
2021   case ISD::PREFETCH:
2022     return LowerPREFETCH(Op, DAG);
2023   case ISD::SINT_TO_FP:
2024   case ISD::UINT_TO_FP:
2025     return LowerINT_TO_FP(Op, DAG);
2026   case ISD::FP_TO_SINT:
2027   case ISD::FP_TO_UINT:
2028     return LowerFP_TO_INT(Op, DAG);
2029   case ISD::FSINCOS:
2030     return LowerFSINCOS(Op, DAG);
2031   case ISD::MUL:
2032     return LowerMUL(Op, DAG);
2033   }
2034 }
2035
2036 /// getFunctionAlignment - Return the Log2 alignment of this function.
2037 unsigned AArch64TargetLowering::getFunctionAlignment(const Function *F) const {
2038   return 2;
2039 }
2040
2041 //===----------------------------------------------------------------------===//
2042 //                      Calling Convention Implementation
2043 //===----------------------------------------------------------------------===//
2044
2045 #include "AArch64GenCallingConv.inc"
2046
2047 /// Selects the correct CCAssignFn for a given CallingConvention value.
2048 CCAssignFn *AArch64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
2049                                                      bool IsVarArg) const {
2050   switch (CC) {
2051   default:
2052     llvm_unreachable("Unsupported calling convention.");
2053   case CallingConv::WebKit_JS:
2054     return CC_AArch64_WebKit_JS;
2055   case CallingConv::GHC:
2056     return CC_AArch64_GHC;
2057   case CallingConv::C:
2058   case CallingConv::Fast:
2059     if (!Subtarget->isTargetDarwin())
2060       return CC_AArch64_AAPCS;
2061     return IsVarArg ? CC_AArch64_DarwinPCS_VarArg : CC_AArch64_DarwinPCS;
2062   }
2063 }
2064
2065 SDValue AArch64TargetLowering::LowerFormalArguments(
2066     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2067     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2068     SmallVectorImpl<SDValue> &InVals) const {
2069   MachineFunction &MF = DAG.getMachineFunction();
2070   MachineFrameInfo *MFI = MF.getFrameInfo();
2071
2072   // Assign locations to all of the incoming arguments.
2073   SmallVector<CCValAssign, 16> ArgLocs;
2074   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
2075                  *DAG.getContext());
2076
2077   // At this point, Ins[].VT may already be promoted to i32. To correctly
2078   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2079   // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2080   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
2081   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
2082   // LocVT.
2083   unsigned NumArgs = Ins.size();
2084   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
2085   unsigned CurArgIdx = 0;
2086   for (unsigned i = 0; i != NumArgs; ++i) {
2087     MVT ValVT = Ins[i].VT;
2088     if (Ins[i].isOrigArg()) {
2089       std::advance(CurOrigArg, Ins[i].getOrigArgIndex() - CurArgIdx);
2090       CurArgIdx = Ins[i].getOrigArgIndex();
2091
2092       // Get type of the original argument.
2093       EVT ActualVT = getValueType(CurOrigArg->getType(), /*AllowUnknown*/ true);
2094       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
2095       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2096       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2097         ValVT = MVT::i8;
2098       else if (ActualMVT == MVT::i16)
2099         ValVT = MVT::i16;
2100     }
2101     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2102     bool Res =
2103         AssignFn(i, ValVT, ValVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
2104     assert(!Res && "Call operand has unhandled type");
2105     (void)Res;
2106   }
2107   assert(ArgLocs.size() == Ins.size());
2108   SmallVector<SDValue, 16> ArgValues;
2109   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2110     CCValAssign &VA = ArgLocs[i];
2111
2112     if (Ins[i].Flags.isByVal()) {
2113       // Byval is used for HFAs in the PCS, but the system should work in a
2114       // non-compliant manner for larger structs.
2115       EVT PtrTy = getPointerTy();
2116       int Size = Ins[i].Flags.getByValSize();
2117       unsigned NumRegs = (Size + 7) / 8;
2118
2119       // FIXME: This works on big-endian for composite byvals, which are the common
2120       // case. It should also work for fundamental types too.
2121       unsigned FrameIdx =
2122         MFI->CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
2123       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrTy);
2124       InVals.push_back(FrameIdxN);
2125
2126       continue;
2127     }
2128
2129     if (VA.isRegLoc()) {
2130       // Arguments stored in registers.
2131       EVT RegVT = VA.getLocVT();
2132
2133       SDValue ArgValue;
2134       const TargetRegisterClass *RC;
2135
2136       if (RegVT == MVT::i32)
2137         RC = &AArch64::GPR32RegClass;
2138       else if (RegVT == MVT::i64)
2139         RC = &AArch64::GPR64RegClass;
2140       else if (RegVT == MVT::f16)
2141         RC = &AArch64::FPR16RegClass;
2142       else if (RegVT == MVT::f32)
2143         RC = &AArch64::FPR32RegClass;
2144       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
2145         RC = &AArch64::FPR64RegClass;
2146       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
2147         RC = &AArch64::FPR128RegClass;
2148       else
2149         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2150
2151       // Transform the arguments in physical registers into virtual ones.
2152       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2153       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
2154
2155       // If this is an 8, 16 or 32-bit value, it is really passed promoted
2156       // to 64 bits.  Insert an assert[sz]ext to capture this, then
2157       // truncate to the right size.
2158       switch (VA.getLocInfo()) {
2159       default:
2160         llvm_unreachable("Unknown loc info!");
2161       case CCValAssign::Full:
2162         break;
2163       case CCValAssign::BCvt:
2164         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
2165         break;
2166       case CCValAssign::AExt:
2167       case CCValAssign::SExt:
2168       case CCValAssign::ZExt:
2169         // SelectionDAGBuilder will insert appropriate AssertZExt & AssertSExt
2170         // nodes after our lowering.
2171         assert(RegVT == Ins[i].VT && "incorrect register location selected");
2172         break;
2173       }
2174
2175       InVals.push_back(ArgValue);
2176
2177     } else { // VA.isRegLoc()
2178       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
2179       unsigned ArgOffset = VA.getLocMemOffset();
2180       unsigned ArgSize = VA.getValVT().getSizeInBits() / 8;
2181
2182       uint32_t BEAlign = 0;
2183       if (!Subtarget->isLittleEndian() && ArgSize < 8 &&
2184           !Ins[i].Flags.isInConsecutiveRegs())
2185         BEAlign = 8 - ArgSize;
2186
2187       int FI = MFI->CreateFixedObject(ArgSize, ArgOffset + BEAlign, true);
2188
2189       // Create load nodes to retrieve arguments from the stack.
2190       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2191       SDValue ArgValue;
2192
2193       // For NON_EXTLOAD, generic code in getLoad assert(ValVT == MemVT)
2194       ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
2195       MVT MemVT = VA.getValVT();
2196
2197       switch (VA.getLocInfo()) {
2198       default:
2199         break;
2200       case CCValAssign::BCvt:
2201         MemVT = VA.getLocVT();
2202         break;
2203       case CCValAssign::SExt:
2204         ExtType = ISD::SEXTLOAD;
2205         break;
2206       case CCValAssign::ZExt:
2207         ExtType = ISD::ZEXTLOAD;
2208         break;
2209       case CCValAssign::AExt:
2210         ExtType = ISD::EXTLOAD;
2211         break;
2212       }
2213
2214       ArgValue = DAG.getExtLoad(ExtType, DL, VA.getLocVT(), Chain, FIN,
2215                                 MachinePointerInfo::getFixedStack(FI),
2216                                 MemVT, false, false, false, 0);
2217
2218       InVals.push_back(ArgValue);
2219     }
2220   }
2221
2222   // varargs
2223   if (isVarArg) {
2224     if (!Subtarget->isTargetDarwin()) {
2225       // The AAPCS variadic function ABI is identical to the non-variadic
2226       // one. As a result there may be more arguments in registers and we should
2227       // save them for future reference.
2228       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
2229     }
2230
2231     AArch64FunctionInfo *AFI = MF.getInfo<AArch64FunctionInfo>();
2232     // This will point to the next argument passed via stack.
2233     unsigned StackOffset = CCInfo.getNextStackOffset();
2234     // We currently pass all varargs at 8-byte alignment.
2235     StackOffset = ((StackOffset + 7) & ~7);
2236     AFI->setVarArgsStackIndex(MFI->CreateFixedObject(4, StackOffset, true));
2237   }
2238
2239   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2240   unsigned StackArgSize = CCInfo.getNextStackOffset();
2241   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2242   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
2243     // This is a non-standard ABI so by fiat I say we're allowed to make full
2244     // use of the stack area to be popped, which must be aligned to 16 bytes in
2245     // any case:
2246     StackArgSize = RoundUpToAlignment(StackArgSize, 16);
2247
2248     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
2249     // a multiple of 16.
2250     FuncInfo->setArgumentStackToRestore(StackArgSize);
2251
2252     // This realignment carries over to the available bytes below. Our own
2253     // callers will guarantee the space is free by giving an aligned value to
2254     // CALLSEQ_START.
2255   }
2256   // Even if we're not expected to free up the space, it's useful to know how
2257   // much is there while considering tail calls (because we can reuse it).
2258   FuncInfo->setBytesInStackArgArea(StackArgSize);
2259
2260   return Chain;
2261 }
2262
2263 void AArch64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
2264                                                 SelectionDAG &DAG, SDLoc DL,
2265                                                 SDValue &Chain) const {
2266   MachineFunction &MF = DAG.getMachineFunction();
2267   MachineFrameInfo *MFI = MF.getFrameInfo();
2268   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2269
2270   SmallVector<SDValue, 8> MemOps;
2271
2272   static const MCPhysReg GPRArgRegs[] = { AArch64::X0, AArch64::X1, AArch64::X2,
2273                                           AArch64::X3, AArch64::X4, AArch64::X5,
2274                                           AArch64::X6, AArch64::X7 };
2275   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
2276   unsigned FirstVariadicGPR = CCInfo.getFirstUnallocated(GPRArgRegs);
2277
2278   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
2279   int GPRIdx = 0;
2280   if (GPRSaveSize != 0) {
2281     GPRIdx = MFI->CreateStackObject(GPRSaveSize, 8, false);
2282
2283     SDValue FIN = DAG.getFrameIndex(GPRIdx, getPointerTy());
2284
2285     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
2286       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &AArch64::GPR64RegClass);
2287       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
2288       SDValue Store =
2289           DAG.getStore(Val.getValue(1), DL, Val, FIN,
2290                        MachinePointerInfo::getStack(i * 8), false, false, 0);
2291       MemOps.push_back(Store);
2292       FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2293                         DAG.getConstant(8, DL, getPointerTy()));
2294     }
2295   }
2296   FuncInfo->setVarArgsGPRIndex(GPRIdx);
2297   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
2298
2299   if (Subtarget->hasFPARMv8()) {
2300     static const MCPhysReg FPRArgRegs[] = {
2301         AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
2302         AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7};
2303     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
2304     unsigned FirstVariadicFPR = CCInfo.getFirstUnallocated(FPRArgRegs);
2305
2306     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
2307     int FPRIdx = 0;
2308     if (FPRSaveSize != 0) {
2309       FPRIdx = MFI->CreateStackObject(FPRSaveSize, 16, false);
2310
2311       SDValue FIN = DAG.getFrameIndex(FPRIdx, getPointerTy());
2312
2313       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
2314         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &AArch64::FPR128RegClass);
2315         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
2316
2317         SDValue Store =
2318             DAG.getStore(Val.getValue(1), DL, Val, FIN,
2319                          MachinePointerInfo::getStack(i * 16), false, false, 0);
2320         MemOps.push_back(Store);
2321         FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2322                           DAG.getConstant(16, DL, getPointerTy()));
2323       }
2324     }
2325     FuncInfo->setVarArgsFPRIndex(FPRIdx);
2326     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
2327   }
2328
2329   if (!MemOps.empty()) {
2330     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
2331   }
2332 }
2333
2334 /// LowerCallResult - Lower the result values of a call into the
2335 /// appropriate copies out of appropriate physical registers.
2336 SDValue AArch64TargetLowering::LowerCallResult(
2337     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
2338     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2339     SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
2340     SDValue ThisVal) const {
2341   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2342                           ? RetCC_AArch64_WebKit_JS
2343                           : RetCC_AArch64_AAPCS;
2344   // Assign locations to each value returned by this call.
2345   SmallVector<CCValAssign, 16> RVLocs;
2346   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2347                  *DAG.getContext());
2348   CCInfo.AnalyzeCallResult(Ins, RetCC);
2349
2350   // Copy all of the result registers out of their specified physreg.
2351   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2352     CCValAssign VA = RVLocs[i];
2353
2354     // Pass 'this' value directly from the argument to return value, to avoid
2355     // reg unit interference
2356     if (i == 0 && isThisReturn) {
2357       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
2358              "unexpected return calling convention register assignment");
2359       InVals.push_back(ThisVal);
2360       continue;
2361     }
2362
2363     SDValue Val =
2364         DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
2365     Chain = Val.getValue(1);
2366     InFlag = Val.getValue(2);
2367
2368     switch (VA.getLocInfo()) {
2369     default:
2370       llvm_unreachable("Unknown loc info!");
2371     case CCValAssign::Full:
2372       break;
2373     case CCValAssign::BCvt:
2374       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
2375       break;
2376     }
2377
2378     InVals.push_back(Val);
2379   }
2380
2381   return Chain;
2382 }
2383
2384 bool AArch64TargetLowering::isEligibleForTailCallOptimization(
2385     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
2386     bool isCalleeStructRet, bool isCallerStructRet,
2387     const SmallVectorImpl<ISD::OutputArg> &Outs,
2388     const SmallVectorImpl<SDValue> &OutVals,
2389     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
2390   // For CallingConv::C this function knows whether the ABI needs
2391   // changing. That's not true for other conventions so they will have to opt in
2392   // manually.
2393   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
2394     return false;
2395
2396   const MachineFunction &MF = DAG.getMachineFunction();
2397   const Function *CallerF = MF.getFunction();
2398   CallingConv::ID CallerCC = CallerF->getCallingConv();
2399   bool CCMatch = CallerCC == CalleeCC;
2400
2401   // Byval parameters hand the function a pointer directly into the stack area
2402   // we want to reuse during a tail call. Working around this *is* possible (see
2403   // X86) but less efficient and uglier in LowerCall.
2404   for (Function::const_arg_iterator i = CallerF->arg_begin(),
2405                                     e = CallerF->arg_end();
2406        i != e; ++i)
2407     if (i->hasByValAttr())
2408       return false;
2409
2410   if (getTargetMachine().Options.GuaranteedTailCallOpt) {
2411     if (IsTailCallConvention(CalleeCC) && CCMatch)
2412       return true;
2413     return false;
2414   }
2415
2416   // Externally-defined functions with weak linkage should not be
2417   // tail-called on AArch64 when the OS does not support dynamic
2418   // pre-emption of symbols, as the AAELF spec requires normal calls
2419   // to undefined weak functions to be replaced with a NOP or jump to the
2420   // next instruction. The behaviour of branch instructions in this
2421   // situation (as used for tail calls) is implementation-defined, so we
2422   // cannot rely on the linker replacing the tail call with a return.
2423   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2424     const GlobalValue *GV = G->getGlobal();
2425     const Triple TT(getTargetMachine().getTargetTriple());
2426     if (GV->hasExternalWeakLinkage() &&
2427         (!TT.isOSWindows() || TT.isOSBinFormatELF() || TT.isOSBinFormatMachO()))
2428       return false;
2429   }
2430
2431   // Now we search for cases where we can use a tail call without changing the
2432   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
2433   // concept.
2434
2435   // I want anyone implementing a new calling convention to think long and hard
2436   // about this assert.
2437   assert((!isVarArg || CalleeCC == CallingConv::C) &&
2438          "Unexpected variadic calling convention");
2439
2440   if (isVarArg && !Outs.empty()) {
2441     // At least two cases here: if caller is fastcc then we can't have any
2442     // memory arguments (we'd be expected to clean up the stack afterwards). If
2443     // caller is C then we could potentially use its argument area.
2444
2445     // FIXME: for now we take the most conservative of these in both cases:
2446     // disallow all variadic memory operands.
2447     SmallVector<CCValAssign, 16> ArgLocs;
2448     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2449                    *DAG.getContext());
2450
2451     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, true));
2452     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2453       if (!ArgLocs[i].isRegLoc())
2454         return false;
2455   }
2456
2457   // If the calling conventions do not match, then we'd better make sure the
2458   // results are returned in the same way as what the caller expects.
2459   if (!CCMatch) {
2460     SmallVector<CCValAssign, 16> RVLocs1;
2461     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
2462                     *DAG.getContext());
2463     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForCall(CalleeCC, isVarArg));
2464
2465     SmallVector<CCValAssign, 16> RVLocs2;
2466     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
2467                     *DAG.getContext());
2468     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForCall(CallerCC, isVarArg));
2469
2470     if (RVLocs1.size() != RVLocs2.size())
2471       return false;
2472     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2473       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2474         return false;
2475       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2476         return false;
2477       if (RVLocs1[i].isRegLoc()) {
2478         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2479           return false;
2480       } else {
2481         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2482           return false;
2483       }
2484     }
2485   }
2486
2487   // Nothing more to check if the callee is taking no arguments
2488   if (Outs.empty())
2489     return true;
2490
2491   SmallVector<CCValAssign, 16> ArgLocs;
2492   CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2493                  *DAG.getContext());
2494
2495   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, isVarArg));
2496
2497   const AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2498
2499   // If the stack arguments for this call would fit into our own save area then
2500   // the call can be made tail.
2501   return CCInfo.getNextStackOffset() <= FuncInfo->getBytesInStackArgArea();
2502 }
2503
2504 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
2505                                                    SelectionDAG &DAG,
2506                                                    MachineFrameInfo *MFI,
2507                                                    int ClobberedFI) const {
2508   SmallVector<SDValue, 8> ArgChains;
2509   int64_t FirstByte = MFI->getObjectOffset(ClobberedFI);
2510   int64_t LastByte = FirstByte + MFI->getObjectSize(ClobberedFI) - 1;
2511
2512   // Include the original chain at the beginning of the list. When this is
2513   // used by target LowerCall hooks, this helps legalize find the
2514   // CALLSEQ_BEGIN node.
2515   ArgChains.push_back(Chain);
2516
2517   // Add a chain value for each stack argument corresponding
2518   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
2519                             UE = DAG.getEntryNode().getNode()->use_end();
2520        U != UE; ++U)
2521     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
2522       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
2523         if (FI->getIndex() < 0) {
2524           int64_t InFirstByte = MFI->getObjectOffset(FI->getIndex());
2525           int64_t InLastByte = InFirstByte;
2526           InLastByte += MFI->getObjectSize(FI->getIndex()) - 1;
2527
2528           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
2529               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
2530             ArgChains.push_back(SDValue(L, 1));
2531         }
2532
2533   // Build a tokenfactor for all the chains.
2534   return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
2535 }
2536
2537 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
2538                                                    bool TailCallOpt) const {
2539   return CallCC == CallingConv::Fast && TailCallOpt;
2540 }
2541
2542 bool AArch64TargetLowering::IsTailCallConvention(CallingConv::ID CallCC) const {
2543   return CallCC == CallingConv::Fast;
2544 }
2545
2546 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
2547 /// and add input and output parameter nodes.
2548 SDValue
2549 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
2550                                  SmallVectorImpl<SDValue> &InVals) const {
2551   SelectionDAG &DAG = CLI.DAG;
2552   SDLoc &DL = CLI.DL;
2553   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2554   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
2555   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
2556   SDValue Chain = CLI.Chain;
2557   SDValue Callee = CLI.Callee;
2558   bool &IsTailCall = CLI.IsTailCall;
2559   CallingConv::ID CallConv = CLI.CallConv;
2560   bool IsVarArg = CLI.IsVarArg;
2561
2562   MachineFunction &MF = DAG.getMachineFunction();
2563   bool IsStructRet = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
2564   bool IsThisReturn = false;
2565
2566   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2567   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2568   bool IsSibCall = false;
2569
2570   if (IsTailCall) {
2571     // Check if it's really possible to do a tail call.
2572     IsTailCall = isEligibleForTailCallOptimization(
2573         Callee, CallConv, IsVarArg, IsStructRet,
2574         MF.getFunction()->hasStructRetAttr(), Outs, OutVals, Ins, DAG);
2575     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
2576       report_fatal_error("failed to perform tail call elimination on a call "
2577                          "site marked musttail");
2578
2579     // A sibling call is one where we're under the usual C ABI and not planning
2580     // to change that but can still do a tail call:
2581     if (!TailCallOpt && IsTailCall)
2582       IsSibCall = true;
2583
2584     if (IsTailCall)
2585       ++NumTailCalls;
2586   }
2587
2588   // Analyze operands of the call, assigning locations to each operand.
2589   SmallVector<CCValAssign, 16> ArgLocs;
2590   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(), ArgLocs,
2591                  *DAG.getContext());
2592
2593   if (IsVarArg) {
2594     // Handle fixed and variable vector arguments differently.
2595     // Variable vector arguments always go into memory.
2596     unsigned NumArgs = Outs.size();
2597
2598     for (unsigned i = 0; i != NumArgs; ++i) {
2599       MVT ArgVT = Outs[i].VT;
2600       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2601       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
2602                                                /*IsVarArg=*/ !Outs[i].IsFixed);
2603       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
2604       assert(!Res && "Call operand has unhandled type");
2605       (void)Res;
2606     }
2607   } else {
2608     // At this point, Outs[].VT may already be promoted to i32. To correctly
2609     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2610     // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2611     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
2612     // we use a special version of AnalyzeCallOperands to pass in ValVT and
2613     // LocVT.
2614     unsigned NumArgs = Outs.size();
2615     for (unsigned i = 0; i != NumArgs; ++i) {
2616       MVT ValVT = Outs[i].VT;
2617       // Get type of the original argument.
2618       EVT ActualVT = getValueType(CLI.getArgs()[Outs[i].OrigArgIndex].Ty,
2619                                   /*AllowUnknown*/ true);
2620       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
2621       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2622       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2623       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2624         ValVT = MVT::i8;
2625       else if (ActualMVT == MVT::i16)
2626         ValVT = MVT::i16;
2627
2628       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2629       bool Res = AssignFn(i, ValVT, ValVT, CCValAssign::Full, ArgFlags, CCInfo);
2630       assert(!Res && "Call operand has unhandled type");
2631       (void)Res;
2632     }
2633   }
2634
2635   // Get a count of how many bytes are to be pushed on the stack.
2636   unsigned NumBytes = CCInfo.getNextStackOffset();
2637
2638   if (IsSibCall) {
2639     // Since we're not changing the ABI to make this a tail call, the memory
2640     // operands are already available in the caller's incoming argument space.
2641     NumBytes = 0;
2642   }
2643
2644   // FPDiff is the byte offset of the call's argument area from the callee's.
2645   // Stores to callee stack arguments will be placed in FixedStackSlots offset
2646   // by this amount for a tail call. In a sibling call it must be 0 because the
2647   // caller will deallocate the entire stack and the callee still expects its
2648   // arguments to begin at SP+0. Completely unused for non-tail calls.
2649   int FPDiff = 0;
2650
2651   if (IsTailCall && !IsSibCall) {
2652     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
2653
2654     // Since callee will pop argument stack as a tail call, we must keep the
2655     // popped size 16-byte aligned.
2656     NumBytes = RoundUpToAlignment(NumBytes, 16);
2657
2658     // FPDiff will be negative if this tail call requires more space than we
2659     // would automatically have in our incoming argument space. Positive if we
2660     // can actually shrink the stack.
2661     FPDiff = NumReusableBytes - NumBytes;
2662
2663     // The stack pointer must be 16-byte aligned at all times it's used for a
2664     // memory operation, which in practice means at *all* times and in
2665     // particular across call boundaries. Therefore our own arguments started at
2666     // a 16-byte aligned SP and the delta applied for the tail call should
2667     // satisfy the same constraint.
2668     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
2669   }
2670
2671   // Adjust the stack pointer for the new arguments...
2672   // These operations are automatically eliminated by the prolog/epilog pass
2673   if (!IsSibCall)
2674     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, DL,
2675                                                               true),
2676                                  DL);
2677
2678   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, AArch64::SP, getPointerTy());
2679
2680   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2681   SmallVector<SDValue, 8> MemOpChains;
2682
2683   // Walk the register/memloc assignments, inserting copies/loads.
2684   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
2685        ++i, ++realArgIdx) {
2686     CCValAssign &VA = ArgLocs[i];
2687     SDValue Arg = OutVals[realArgIdx];
2688     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2689
2690     // Promote the value if needed.
2691     switch (VA.getLocInfo()) {
2692     default:
2693       llvm_unreachable("Unknown loc info!");
2694     case CCValAssign::Full:
2695       break;
2696     case CCValAssign::SExt:
2697       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
2698       break;
2699     case CCValAssign::ZExt:
2700       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2701       break;
2702     case CCValAssign::AExt:
2703       if (Outs[realArgIdx].ArgVT == MVT::i1) {
2704         // AAPCS requires i1 to be zero-extended to 8-bits by the caller.
2705         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2706         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i8, Arg);
2707       }
2708       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
2709       break;
2710     case CCValAssign::BCvt:
2711       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2712       break;
2713     case CCValAssign::FPExt:
2714       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
2715       break;
2716     }
2717
2718     if (VA.isRegLoc()) {
2719       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i64) {
2720         assert(VA.getLocVT() == MVT::i64 &&
2721                "unexpected calling convention register assignment");
2722         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
2723                "unexpected use of 'returned'");
2724         IsThisReturn = true;
2725       }
2726       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2727     } else {
2728       assert(VA.isMemLoc());
2729
2730       SDValue DstAddr;
2731       MachinePointerInfo DstInfo;
2732
2733       // FIXME: This works on big-endian for composite byvals, which are the
2734       // common case. It should also work for fundamental types too.
2735       uint32_t BEAlign = 0;
2736       unsigned OpSize = Flags.isByVal() ? Flags.getByValSize() * 8
2737                                         : VA.getValVT().getSizeInBits();
2738       OpSize = (OpSize + 7) / 8;
2739       if (!Subtarget->isLittleEndian() && !Flags.isByVal() &&
2740           !Flags.isInConsecutiveRegs()) {
2741         if (OpSize < 8)
2742           BEAlign = 8 - OpSize;
2743       }
2744       unsigned LocMemOffset = VA.getLocMemOffset();
2745       int32_t Offset = LocMemOffset + BEAlign;
2746       SDValue PtrOff = DAG.getIntPtrConstant(Offset, DL);
2747       PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2748
2749       if (IsTailCall) {
2750         Offset = Offset + FPDiff;
2751         int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2752
2753         DstAddr = DAG.getFrameIndex(FI, getPointerTy());
2754         DstInfo = MachinePointerInfo::getFixedStack(FI);
2755
2756         // Make sure any stack arguments overlapping with where we're storing
2757         // are loaded before this eventual operation. Otherwise they'll be
2758         // clobbered.
2759         Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
2760       } else {
2761         SDValue PtrOff = DAG.getIntPtrConstant(Offset, DL);
2762
2763         DstAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2764         DstInfo = MachinePointerInfo::getStack(LocMemOffset);
2765       }
2766
2767       if (Outs[i].Flags.isByVal()) {
2768         SDValue SizeNode =
2769             DAG.getConstant(Outs[i].Flags.getByValSize(), DL, MVT::i64);
2770         SDValue Cpy = DAG.getMemcpy(
2771             Chain, DL, DstAddr, Arg, SizeNode, Outs[i].Flags.getByValAlign(),
2772             /*isVol = */ false, /*AlwaysInline = */ false,
2773             /*isTailCall = */ false,
2774             DstInfo, MachinePointerInfo());
2775
2776         MemOpChains.push_back(Cpy);
2777       } else {
2778         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
2779         // promoted to a legal register type i32, we should truncate Arg back to
2780         // i1/i8/i16.
2781         if (VA.getValVT() == MVT::i1 || VA.getValVT() == MVT::i8 ||
2782             VA.getValVT() == MVT::i16)
2783           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
2784
2785         SDValue Store =
2786             DAG.getStore(Chain, DL, Arg, DstAddr, DstInfo, false, false, 0);
2787         MemOpChains.push_back(Store);
2788       }
2789     }
2790   }
2791
2792   if (!MemOpChains.empty())
2793     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
2794
2795   // Build a sequence of copy-to-reg nodes chained together with token chain
2796   // and flag operands which copy the outgoing args into the appropriate regs.
2797   SDValue InFlag;
2798   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2799     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[i].first,
2800                              RegsToPass[i].second, InFlag);
2801     InFlag = Chain.getValue(1);
2802   }
2803
2804   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2805   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2806   // node so that legalize doesn't hack it.
2807   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
2808       Subtarget->isTargetMachO()) {
2809     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2810       const GlobalValue *GV = G->getGlobal();
2811       bool InternalLinkage = GV->hasInternalLinkage();
2812       if (InternalLinkage)
2813         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2814       else {
2815         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0,
2816                                             AArch64II::MO_GOT);
2817         Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2818       }
2819     } else if (ExternalSymbolSDNode *S =
2820                    dyn_cast<ExternalSymbolSDNode>(Callee)) {
2821       const char *Sym = S->getSymbol();
2822       Callee =
2823           DAG.getTargetExternalSymbol(Sym, getPointerTy(), AArch64II::MO_GOT);
2824       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2825     }
2826   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2827     const GlobalValue *GV = G->getGlobal();
2828     Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2829   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2830     const char *Sym = S->getSymbol();
2831     Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), 0);
2832   }
2833
2834   // We don't usually want to end the call-sequence here because we would tidy
2835   // the frame up *after* the call, however in the ABI-changing tail-call case
2836   // we've carefully laid out the parameters so that when sp is reset they'll be
2837   // in the correct location.
2838   if (IsTailCall && !IsSibCall) {
2839     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, DL, true),
2840                                DAG.getIntPtrConstant(0, DL, true), InFlag, DL);
2841     InFlag = Chain.getValue(1);
2842   }
2843
2844   std::vector<SDValue> Ops;
2845   Ops.push_back(Chain);
2846   Ops.push_back(Callee);
2847
2848   if (IsTailCall) {
2849     // Each tail call may have to adjust the stack by a different amount, so
2850     // this information must travel along with the operation for eventual
2851     // consumption by emitEpilogue.
2852     Ops.push_back(DAG.getTargetConstant(FPDiff, DL, MVT::i32));
2853   }
2854
2855   // Add argument registers to the end of the list so that they are known live
2856   // into the call.
2857   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2858     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2859                                   RegsToPass[i].second.getValueType()));
2860
2861   // Add a register mask operand representing the call-preserved registers.
2862   const uint32_t *Mask;
2863   const AArch64RegisterInfo *TRI = Subtarget->getRegisterInfo();
2864   if (IsThisReturn) {
2865     // For 'this' returns, use the X0-preserving mask if applicable
2866     Mask = TRI->getThisReturnPreservedMask(MF, CallConv);
2867     if (!Mask) {
2868       IsThisReturn = false;
2869       Mask = TRI->getCallPreservedMask(MF, CallConv);
2870     }
2871   } else
2872     Mask = TRI->getCallPreservedMask(MF, CallConv);
2873
2874   assert(Mask && "Missing call preserved mask for calling convention");
2875   Ops.push_back(DAG.getRegisterMask(Mask));
2876
2877   if (InFlag.getNode())
2878     Ops.push_back(InFlag);
2879
2880   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2881
2882   // If we're doing a tall call, use a TC_RETURN here rather than an
2883   // actual call instruction.
2884   if (IsTailCall) {
2885     MF.getFrameInfo()->setHasTailCall();
2886     return DAG.getNode(AArch64ISD::TC_RETURN, DL, NodeTys, Ops);
2887   }
2888
2889   // Returns a chain and a flag for retval copy to use.
2890   Chain = DAG.getNode(AArch64ISD::CALL, DL, NodeTys, Ops);
2891   InFlag = Chain.getValue(1);
2892
2893   uint64_t CalleePopBytes = DoesCalleeRestoreStack(CallConv, TailCallOpt)
2894                                 ? RoundUpToAlignment(NumBytes, 16)
2895                                 : 0;
2896
2897   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, DL, true),
2898                              DAG.getIntPtrConstant(CalleePopBytes, DL, true),
2899                              InFlag, DL);
2900   if (!Ins.empty())
2901     InFlag = Chain.getValue(1);
2902
2903   // Handle result values, copying them out of physregs into vregs that we
2904   // return.
2905   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
2906                          InVals, IsThisReturn,
2907                          IsThisReturn ? OutVals[0] : SDValue());
2908 }
2909
2910 bool AArch64TargetLowering::CanLowerReturn(
2911     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2912     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2913   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2914                           ? RetCC_AArch64_WebKit_JS
2915                           : RetCC_AArch64_AAPCS;
2916   SmallVector<CCValAssign, 16> RVLocs;
2917   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2918   return CCInfo.CheckReturn(Outs, RetCC);
2919 }
2920
2921 SDValue
2922 AArch64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2923                                    bool isVarArg,
2924                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
2925                                    const SmallVectorImpl<SDValue> &OutVals,
2926                                    SDLoc DL, SelectionDAG &DAG) const {
2927   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2928                           ? RetCC_AArch64_WebKit_JS
2929                           : RetCC_AArch64_AAPCS;
2930   SmallVector<CCValAssign, 16> RVLocs;
2931   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2932                  *DAG.getContext());
2933   CCInfo.AnalyzeReturn(Outs, RetCC);
2934
2935   // Copy the result values into the output registers.
2936   SDValue Flag;
2937   SmallVector<SDValue, 4> RetOps(1, Chain);
2938   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
2939        ++i, ++realRVLocIdx) {
2940     CCValAssign &VA = RVLocs[i];
2941     assert(VA.isRegLoc() && "Can only return in registers!");
2942     SDValue Arg = OutVals[realRVLocIdx];
2943
2944     switch (VA.getLocInfo()) {
2945     default:
2946       llvm_unreachable("Unknown loc info!");
2947     case CCValAssign::Full:
2948       if (Outs[i].ArgVT == MVT::i1) {
2949         // AAPCS requires i1 to be zero-extended to i8 by the producer of the
2950         // value. This is strictly redundant on Darwin (which uses "zeroext
2951         // i1"), but will be optimised out before ISel.
2952         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2953         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2954       }
2955       break;
2956     case CCValAssign::BCvt:
2957       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2958       break;
2959     }
2960
2961     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
2962     Flag = Chain.getValue(1);
2963     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2964   }
2965
2966   RetOps[0] = Chain; // Update chain.
2967
2968   // Add the flag if we have it.
2969   if (Flag.getNode())
2970     RetOps.push_back(Flag);
2971
2972   return DAG.getNode(AArch64ISD::RET_FLAG, DL, MVT::Other, RetOps);
2973 }
2974
2975 //===----------------------------------------------------------------------===//
2976 //  Other Lowering Code
2977 //===----------------------------------------------------------------------===//
2978
2979 SDValue AArch64TargetLowering::LowerGlobalAddress(SDValue Op,
2980                                                   SelectionDAG &DAG) const {
2981   EVT PtrVT = getPointerTy();
2982   SDLoc DL(Op);
2983   const GlobalAddressSDNode *GN = cast<GlobalAddressSDNode>(Op);
2984   const GlobalValue *GV = GN->getGlobal();
2985   unsigned char OpFlags =
2986       Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
2987
2988   assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
2989          "unexpected offset in global node");
2990
2991   // This also catched the large code model case for Darwin.
2992   if ((OpFlags & AArch64II::MO_GOT) != 0) {
2993     SDValue GotAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
2994     // FIXME: Once remat is capable of dealing with instructions with register
2995     // operands, expand this into two nodes instead of using a wrapper node.
2996     return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
2997   }
2998
2999   if ((OpFlags & AArch64II::MO_CONSTPOOL) != 0) {
3000     assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
3001            "use of MO_CONSTPOOL only supported on small model");
3002     SDValue Hi = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, AArch64II::MO_PAGE);
3003     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3004     unsigned char LoFlags = AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
3005     SDValue Lo = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, LoFlags);
3006     SDValue PoolAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3007     SDValue GlobalAddr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), PoolAddr,
3008                                      MachinePointerInfo::getConstantPool(),
3009                                      /*isVolatile=*/ false,
3010                                      /*isNonTemporal=*/ true,
3011                                      /*isInvariant=*/ true, 8);
3012     if (GN->getOffset() != 0)
3013       return DAG.getNode(ISD::ADD, DL, PtrVT, GlobalAddr,
3014                          DAG.getConstant(GN->getOffset(), DL, PtrVT));
3015     return GlobalAddr;
3016   }
3017
3018   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3019     const unsigned char MO_NC = AArch64II::MO_NC;
3020     return DAG.getNode(
3021         AArch64ISD::WrapperLarge, DL, PtrVT,
3022         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G3),
3023         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3024         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3025         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3026   } else {
3027     // Use ADRP/ADD or ADRP/LDR for everything else: the small model on ELF and
3028     // the only correct model on Darwin.
3029     SDValue Hi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
3030                                             OpFlags | AArch64II::MO_PAGE);
3031     unsigned char LoFlags = OpFlags | AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
3032     SDValue Lo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, LoFlags);
3033
3034     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3035     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3036   }
3037 }
3038
3039 /// \brief Convert a TLS address reference into the correct sequence of loads
3040 /// and calls to compute the variable's address (for Darwin, currently) and
3041 /// return an SDValue containing the final node.
3042
3043 /// Darwin only has one TLS scheme which must be capable of dealing with the
3044 /// fully general situation, in the worst case. This means:
3045 ///     + "extern __thread" declaration.
3046 ///     + Defined in a possibly unknown dynamic library.
3047 ///
3048 /// The general system is that each __thread variable has a [3 x i64] descriptor
3049 /// which contains information used by the runtime to calculate the address. The
3050 /// only part of this the compiler needs to know about is the first xword, which
3051 /// contains a function pointer that must be called with the address of the
3052 /// entire descriptor in "x0".
3053 ///
3054 /// Since this descriptor may be in a different unit, in general even the
3055 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
3056 /// is:
3057 ///     adrp x0, _var@TLVPPAGE
3058 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
3059 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
3060 ///                                      ; the function pointer
3061 ///     blr x1                           ; Uses descriptor address in x0
3062 ///     ; Address of _var is now in x0.
3063 ///
3064 /// If the address of _var's descriptor *is* known to the linker, then it can
3065 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
3066 /// a slight efficiency gain.
3067 SDValue
3068 AArch64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
3069                                                    SelectionDAG &DAG) const {
3070   assert(Subtarget->isTargetDarwin() && "TLS only supported on Darwin");
3071
3072   SDLoc DL(Op);
3073   MVT PtrVT = getPointerTy();
3074   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
3075
3076   SDValue TLVPAddr =
3077       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3078   SDValue DescAddr = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TLVPAddr);
3079
3080   // The first entry in the descriptor is a function pointer that we must call
3081   // to obtain the address of the variable.
3082   SDValue Chain = DAG.getEntryNode();
3083   SDValue FuncTLVGet =
3084       DAG.getLoad(MVT::i64, DL, Chain, DescAddr, MachinePointerInfo::getGOT(),
3085                   false, true, true, 8);
3086   Chain = FuncTLVGet.getValue(1);
3087
3088   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3089   MFI->setAdjustsStack(true);
3090
3091   // TLS calls preserve all registers except those that absolutely must be
3092   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
3093   // silly).
3094   const uint32_t *Mask =
3095       Subtarget->getRegisterInfo()->getTLSCallPreservedMask();
3096
3097   // Finally, we can make the call. This is just a degenerate version of a
3098   // normal AArch64 call node: x0 takes the address of the descriptor, and
3099   // returns the address of the variable in this thread.
3100   Chain = DAG.getCopyToReg(Chain, DL, AArch64::X0, DescAddr, SDValue());
3101   Chain =
3102       DAG.getNode(AArch64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
3103                   Chain, FuncTLVGet, DAG.getRegister(AArch64::X0, MVT::i64),
3104                   DAG.getRegisterMask(Mask), Chain.getValue(1));
3105   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Chain.getValue(1));
3106 }
3107
3108 /// When accessing thread-local variables under either the general-dynamic or
3109 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
3110 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
3111 /// is a function pointer to carry out the resolution.
3112 ///
3113 /// The sequence is:
3114 ///    adrp  x0, :tlsdesc:var
3115 ///    ldr   x1, [x0, #:tlsdesc_lo12:var]
3116 ///    add   x0, x0, #:tlsdesc_lo12:var
3117 ///    .tlsdesccall var
3118 ///    blr   x1
3119 ///    (TPIDR_EL0 offset now in x0)
3120 ///
3121 ///  The above sequence must be produced unscheduled, to enable the linker to
3122 ///  optimize/relax this sequence.
3123 ///  Therefore, a pseudo-instruction (TLSDESC_CALLSEQ) is used to represent the
3124 ///  above sequence, and expanded really late in the compilation flow, to ensure
3125 ///  the sequence is produced as per above.
3126 SDValue AArch64TargetLowering::LowerELFTLSDescCallSeq(SDValue SymAddr, SDLoc DL,
3127                                                       SelectionDAG &DAG) const {
3128   EVT PtrVT = getPointerTy();
3129
3130   SDValue Chain = DAG.getEntryNode();
3131   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3132
3133   SmallVector<SDValue, 2> Ops;
3134   Ops.push_back(Chain);
3135   Ops.push_back(SymAddr);
3136
3137   Chain = DAG.getNode(AArch64ISD::TLSDESC_CALLSEQ, DL, NodeTys, Ops);
3138   SDValue Glue = Chain.getValue(1);
3139
3140   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
3141 }
3142
3143 SDValue
3144 AArch64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
3145                                                 SelectionDAG &DAG) const {
3146   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
3147   assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
3148          "ELF TLS only supported in small memory model");
3149   // Different choices can be made for the maximum size of the TLS area for a
3150   // module. For the small address model, the default TLS size is 16MiB and the
3151   // maximum TLS size is 4GiB.
3152   // FIXME: add -mtls-size command line option and make it control the 16MiB
3153   // vs. 4GiB code sequence generation.
3154   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
3155
3156   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
3157   if (!EnableAArch64ELFLocalDynamicTLSGeneration) {
3158     if (Model == TLSModel::LocalDynamic)
3159       Model = TLSModel::GeneralDynamic;
3160   }
3161
3162   SDValue TPOff;
3163   EVT PtrVT = getPointerTy();
3164   SDLoc DL(Op);
3165   const GlobalValue *GV = GA->getGlobal();
3166
3167   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
3168
3169   if (Model == TLSModel::LocalExec) {
3170     SDValue HiVar = DAG.getTargetGlobalAddress(
3171         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_HI12);
3172     SDValue LoVar = DAG.getTargetGlobalAddress(
3173         GV, DL, PtrVT, 0,
3174         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3175
3176     SDValue TPWithOff_lo =
3177         SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, ThreadBase,
3178                                    HiVar,
3179                                    DAG.getTargetConstant(0, DL, MVT::i32)),
3180                 0);
3181     SDValue TPWithOff =
3182         SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPWithOff_lo,
3183                                    LoVar,
3184                                    DAG.getTargetConstant(0, DL, MVT::i32)),
3185                 0);
3186     return TPWithOff;
3187   } else if (Model == TLSModel::InitialExec) {
3188     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3189     TPOff = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TPOff);
3190   } else if (Model == TLSModel::LocalDynamic) {
3191     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
3192     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
3193     // the beginning of the module's TLS region, followed by a DTPREL offset
3194     // calculation.
3195
3196     // These accesses will need deduplicating if there's more than one.
3197     AArch64FunctionInfo *MFI =
3198         DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3199     MFI->incNumLocalDynamicTLSAccesses();
3200
3201     // The call needs a relocation too for linker relaxation. It doesn't make
3202     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3203     // the address.
3204     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
3205                                                   AArch64II::MO_TLS);
3206
3207     // Now we can calculate the offset from TPIDR_EL0 to this module's
3208     // thread-local area.
3209     TPOff = LowerELFTLSDescCallSeq(SymAddr, DL, DAG);
3210
3211     // Now use :dtprel_whatever: operations to calculate this variable's offset
3212     // in its thread-storage area.
3213     SDValue HiVar = DAG.getTargetGlobalAddress(
3214         GV, DL, MVT::i64, 0, AArch64II::MO_TLS | AArch64II::MO_HI12);
3215     SDValue LoVar = DAG.getTargetGlobalAddress(
3216         GV, DL, MVT::i64, 0,
3217         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3218
3219     TPOff = SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPOff, HiVar,
3220                                        DAG.getTargetConstant(0, DL, MVT::i32)),
3221                     0);
3222     TPOff = SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPOff, LoVar,
3223                                        DAG.getTargetConstant(0, DL, MVT::i32)),
3224                     0);
3225   } else if (Model == TLSModel::GeneralDynamic) {
3226     // The call needs a relocation too for linker relaxation. It doesn't make
3227     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3228     // the address.
3229     SDValue SymAddr =
3230         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3231
3232     // Finally we can make a call to calculate the offset from tpidr_el0.
3233     TPOff = LowerELFTLSDescCallSeq(SymAddr, DL, DAG);
3234   } else
3235     llvm_unreachable("Unsupported ELF TLS access model");
3236
3237   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
3238 }
3239
3240 SDValue AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
3241                                                      SelectionDAG &DAG) const {
3242   if (Subtarget->isTargetDarwin())
3243     return LowerDarwinGlobalTLSAddress(Op, DAG);
3244   else if (Subtarget->isTargetELF())
3245     return LowerELFGlobalTLSAddress(Op, DAG);
3246
3247   llvm_unreachable("Unexpected platform trying to use TLS");
3248 }
3249 SDValue AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
3250   SDValue Chain = Op.getOperand(0);
3251   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3252   SDValue LHS = Op.getOperand(2);
3253   SDValue RHS = Op.getOperand(3);
3254   SDValue Dest = Op.getOperand(4);
3255   SDLoc dl(Op);
3256
3257   // Handle f128 first, since lowering it will result in comparing the return
3258   // value of a libcall against zero, which is just what the rest of LowerBR_CC
3259   // is expecting to deal with.
3260   if (LHS.getValueType() == MVT::f128) {
3261     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3262
3263     // If softenSetCCOperands returned a scalar, we need to compare the result
3264     // against zero to select between true and false values.
3265     if (!RHS.getNode()) {
3266       RHS = DAG.getConstant(0, dl, LHS.getValueType());
3267       CC = ISD::SETNE;
3268     }
3269   }
3270
3271   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
3272   // instruction.
3273   unsigned Opc = LHS.getOpcode();
3274   if (LHS.getResNo() == 1 && isa<ConstantSDNode>(RHS) &&
3275       cast<ConstantSDNode>(RHS)->isOne() &&
3276       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3277        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3278     assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
3279            "Unexpected condition code.");
3280     // Only lower legal XALUO ops.
3281     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
3282       return SDValue();
3283
3284     // The actual operation with overflow check.
3285     AArch64CC::CondCode OFCC;
3286     SDValue Value, Overflow;
3287     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, LHS.getValue(0), DAG);
3288
3289     if (CC == ISD::SETNE)
3290       OFCC = getInvertedCondCode(OFCC);
3291     SDValue CCVal = DAG.getConstant(OFCC, dl, MVT::i32);
3292
3293     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3294                        Overflow);
3295   }
3296
3297   if (LHS.getValueType().isInteger()) {
3298     assert((LHS.getValueType() == RHS.getValueType()) &&
3299            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3300
3301     // If the RHS of the comparison is zero, we can potentially fold this
3302     // to a specialized branch.
3303     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
3304     if (RHSC && RHSC->getZExtValue() == 0) {
3305       if (CC == ISD::SETEQ) {
3306         // See if we can use a TBZ to fold in an AND as well.
3307         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3308         // out of bounds, a late MI-layer pass rewrites branches.
3309         // 403.gcc is an example that hits this case.
3310         if (LHS.getOpcode() == ISD::AND &&
3311             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3312             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3313           SDValue Test = LHS.getOperand(0);
3314           uint64_t Mask = LHS.getConstantOperandVal(1);
3315           return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, Test,
3316                              DAG.getConstant(Log2_64(Mask), dl, MVT::i64),
3317                              Dest);
3318         }
3319
3320         return DAG.getNode(AArch64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
3321       } else if (CC == ISD::SETNE) {
3322         // See if we can use a TBZ to fold in an AND as well.
3323         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3324         // out of bounds, a late MI-layer pass rewrites branches.
3325         // 403.gcc is an example that hits this case.
3326         if (LHS.getOpcode() == ISD::AND &&
3327             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3328             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3329           SDValue Test = LHS.getOperand(0);
3330           uint64_t Mask = LHS.getConstantOperandVal(1);
3331           return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, Test,
3332                              DAG.getConstant(Log2_64(Mask), dl, MVT::i64),
3333                              Dest);
3334         }
3335
3336         return DAG.getNode(AArch64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
3337       } else if (CC == ISD::SETLT && LHS.getOpcode() != ISD::AND) {
3338         // Don't combine AND since emitComparison converts the AND to an ANDS
3339         // (a.k.a. TST) and the test in the test bit and branch instruction
3340         // becomes redundant.  This would also increase register pressure.
3341         uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3342         return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, LHS,
3343                            DAG.getConstant(Mask, dl, MVT::i64), Dest);
3344       }
3345     }
3346     if (RHSC && RHSC->getSExtValue() == -1 && CC == ISD::SETGT &&
3347         LHS.getOpcode() != ISD::AND) {
3348       // Don't combine AND since emitComparison converts the AND to an ANDS
3349       // (a.k.a. TST) and the test in the test bit and branch instruction
3350       // becomes redundant.  This would also increase register pressure.
3351       uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3352       return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, LHS,
3353                          DAG.getConstant(Mask, dl, MVT::i64), Dest);
3354     }
3355
3356     SDValue CCVal;
3357     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3358     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3359                        Cmp);
3360   }
3361
3362   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3363
3364   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3365   // clean.  Some of them require two branches to implement.
3366   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3367   AArch64CC::CondCode CC1, CC2;
3368   changeFPCCToAArch64CC(CC, CC1, CC2);
3369   SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3370   SDValue BR1 =
3371       DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
3372   if (CC2 != AArch64CC::AL) {
3373     SDValue CC2Val = DAG.getConstant(CC2, dl, MVT::i32);
3374     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
3375                        Cmp);
3376   }
3377
3378   return BR1;
3379 }
3380
3381 SDValue AArch64TargetLowering::LowerFCOPYSIGN(SDValue Op,
3382                                               SelectionDAG &DAG) const {
3383   EVT VT = Op.getValueType();
3384   SDLoc DL(Op);
3385
3386   SDValue In1 = Op.getOperand(0);
3387   SDValue In2 = Op.getOperand(1);
3388   EVT SrcVT = In2.getValueType();
3389   if (SrcVT != VT) {
3390     if (SrcVT == MVT::f32 && VT == MVT::f64)
3391       In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
3392     else if (SrcVT == MVT::f64 && VT == MVT::f32)
3393       In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2,
3394                         DAG.getIntPtrConstant(0, DL));
3395     else
3396       // FIXME: Src type is different, bail out for now. Can VT really be a
3397       // vector type?
3398       return SDValue();
3399   }
3400
3401   EVT VecVT;
3402   EVT EltVT;
3403   uint64_t EltMask;
3404   SDValue VecVal1, VecVal2;
3405   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
3406     EltVT = MVT::i32;
3407     VecVT = MVT::v4i32;
3408     EltMask = 0x80000000ULL;
3409
3410     if (!VT.isVector()) {
3411       VecVal1 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3412                                           DAG.getUNDEF(VecVT), In1);
3413       VecVal2 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3414                                           DAG.getUNDEF(VecVT), In2);
3415     } else {
3416       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3417       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3418     }
3419   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
3420     EltVT = MVT::i64;
3421     VecVT = MVT::v2i64;
3422
3423     // We want to materialize a mask with the the high bit set, but the AdvSIMD
3424     // immediate moves cannot materialize that in a single instruction for
3425     // 64-bit elements. Instead, materialize zero and then negate it.
3426     EltMask = 0;
3427
3428     if (!VT.isVector()) {
3429       VecVal1 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3430                                           DAG.getUNDEF(VecVT), In1);
3431       VecVal2 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3432                                           DAG.getUNDEF(VecVT), In2);
3433     } else {
3434       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3435       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3436     }
3437   } else {
3438     llvm_unreachable("Invalid type for copysign!");
3439   }
3440
3441   SDValue BuildVec = DAG.getConstant(EltMask, DL, VecVT);
3442
3443   // If we couldn't materialize the mask above, then the mask vector will be
3444   // the zero vector, and we need to negate it here.
3445   if (VT == MVT::f64 || VT == MVT::v2f64) {
3446     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
3447     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
3448     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
3449   }
3450
3451   SDValue Sel =
3452       DAG.getNode(AArch64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
3453
3454   if (VT == MVT::f32)
3455     return DAG.getTargetExtractSubreg(AArch64::ssub, DL, VT, Sel);
3456   else if (VT == MVT::f64)
3457     return DAG.getTargetExtractSubreg(AArch64::dsub, DL, VT, Sel);
3458   else
3459     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
3460 }
3461
3462 SDValue AArch64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
3463   if (DAG.getMachineFunction().getFunction()->hasFnAttribute(
3464           Attribute::NoImplicitFloat))
3465     return SDValue();
3466
3467   if (!Subtarget->hasNEON())
3468     return SDValue();
3469
3470   // While there is no integer popcount instruction, it can
3471   // be more efficiently lowered to the following sequence that uses
3472   // AdvSIMD registers/instructions as long as the copies to/from
3473   // the AdvSIMD registers are cheap.
3474   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
3475   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
3476   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
3477   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
3478   SDValue Val = Op.getOperand(0);
3479   SDLoc DL(Op);
3480   EVT VT = Op.getValueType();
3481
3482   if (VT == MVT::i32)
3483     Val = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Val);
3484   Val = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
3485
3486   SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, Val);
3487   SDValue UaddLV = DAG.getNode(
3488       ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
3489       DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, DL, MVT::i32), CtPop);
3490
3491   if (VT == MVT::i64)
3492     UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
3493   return UaddLV;
3494 }
3495
3496 SDValue AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
3497
3498   if (Op.getValueType().isVector())
3499     return LowerVSETCC(Op, DAG);
3500
3501   SDValue LHS = Op.getOperand(0);
3502   SDValue RHS = Op.getOperand(1);
3503   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
3504   SDLoc dl(Op);
3505
3506   // We chose ZeroOrOneBooleanContents, so use zero and one.
3507   EVT VT = Op.getValueType();
3508   SDValue TVal = DAG.getConstant(1, dl, VT);
3509   SDValue FVal = DAG.getConstant(0, dl, VT);
3510
3511   // Handle f128 first, since one possible outcome is a normal integer
3512   // comparison which gets picked up by the next if statement.
3513   if (LHS.getValueType() == MVT::f128) {
3514     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3515
3516     // If softenSetCCOperands returned a scalar, use it.
3517     if (!RHS.getNode()) {
3518       assert(LHS.getValueType() == Op.getValueType() &&
3519              "Unexpected setcc expansion!");
3520       return LHS;
3521     }
3522   }
3523
3524   if (LHS.getValueType().isInteger()) {
3525     SDValue CCVal;
3526     SDValue Cmp =
3527         getAArch64Cmp(LHS, RHS, ISD::getSetCCInverse(CC, true), CCVal, DAG, dl);
3528
3529     // Note that we inverted the condition above, so we reverse the order of
3530     // the true and false operands here.  This will allow the setcc to be
3531     // matched to a single CSINC instruction.
3532     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
3533   }
3534
3535   // Now we know we're dealing with FP values.
3536   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3537
3538   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3539   // and do the comparison.
3540   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3541
3542   AArch64CC::CondCode CC1, CC2;
3543   changeFPCCToAArch64CC(CC, CC1, CC2);
3544   if (CC2 == AArch64CC::AL) {
3545     changeFPCCToAArch64CC(ISD::getSetCCInverse(CC, false), CC1, CC2);
3546     SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3547
3548     // Note that we inverted the condition above, so we reverse the order of
3549     // the true and false operands here.  This will allow the setcc to be
3550     // matched to a single CSINC instruction.
3551     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
3552   } else {
3553     // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't
3554     // totally clean.  Some of them require two CSELs to implement.  As is in
3555     // this case, we emit the first CSEL and then emit a second using the output
3556     // of the first as the RHS.  We're effectively OR'ing the two CC's together.
3557
3558     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
3559     SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3560     SDValue CS1 =
3561         DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3562
3563     SDValue CC2Val = DAG.getConstant(CC2, dl, MVT::i32);
3564     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3565   }
3566 }
3567
3568 /// A SELECT_CC operation is really some kind of max or min if both values being
3569 /// compared are, in some sense, equal to the results in either case. However,
3570 /// it is permissible to compare f32 values and produce directly extended f64
3571 /// values.
3572 ///
3573 /// Extending the comparison operands would also be allowed, but is less likely
3574 /// to happen in practice since their use is right here. Note that truncate
3575 /// operations would *not* be semantically equivalent.
3576 static bool selectCCOpsAreFMaxCompatible(SDValue Cmp, SDValue Result) {
3577   if (Cmp == Result)
3578     return (Cmp.getValueType() == MVT::f32 ||
3579             Cmp.getValueType() == MVT::f64);
3580
3581   ConstantFPSDNode *CCmp = dyn_cast<ConstantFPSDNode>(Cmp);
3582   ConstantFPSDNode *CResult = dyn_cast<ConstantFPSDNode>(Result);
3583   if (CCmp && CResult && Cmp.getValueType() == MVT::f32 &&
3584       Result.getValueType() == MVT::f64) {
3585     bool Lossy;
3586     APFloat CmpVal = CCmp->getValueAPF();
3587     CmpVal.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven, &Lossy);
3588     return CResult->getValueAPF().bitwiseIsEqual(CmpVal);
3589   }
3590
3591   return Result->getOpcode() == ISD::FP_EXTEND && Result->getOperand(0) == Cmp;
3592 }
3593
3594 SDValue AArch64TargetLowering::LowerSELECT_CC(ISD::CondCode CC, SDValue LHS,
3595                                               SDValue RHS, SDValue TVal,
3596                                               SDValue FVal, SDLoc dl,
3597                                               SelectionDAG &DAG) const {
3598   // Handle f128 first, because it will result in a comparison of some RTLIB
3599   // call result against zero.
3600   if (LHS.getValueType() == MVT::f128) {
3601     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3602
3603     // If softenSetCCOperands returned a scalar, we need to compare the result
3604     // against zero to select between true and false values.
3605     if (!RHS.getNode()) {
3606       RHS = DAG.getConstant(0, dl, LHS.getValueType());
3607       CC = ISD::SETNE;
3608     }
3609   }
3610
3611   // Handle integers first.
3612   if (LHS.getValueType().isInteger()) {
3613     assert((LHS.getValueType() == RHS.getValueType()) &&
3614            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3615
3616     unsigned Opcode = AArch64ISD::CSEL;
3617
3618     // If both the TVal and the FVal are constants, see if we can swap them in
3619     // order to for a CSINV or CSINC out of them.
3620     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
3621     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
3622
3623     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
3624       std::swap(TVal, FVal);
3625       std::swap(CTVal, CFVal);
3626       CC = ISD::getSetCCInverse(CC, true);
3627     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
3628       std::swap(TVal, FVal);
3629       std::swap(CTVal, CFVal);
3630       CC = ISD::getSetCCInverse(CC, true);
3631     } else if (TVal.getOpcode() == ISD::XOR) {
3632       // If TVal is a NOT we want to swap TVal and FVal so that we can match
3633       // with a CSINV rather than a CSEL.
3634       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(1));
3635
3636       if (CVal && CVal->isAllOnesValue()) {
3637         std::swap(TVal, FVal);
3638         std::swap(CTVal, CFVal);
3639         CC = ISD::getSetCCInverse(CC, true);
3640       }
3641     } else if (TVal.getOpcode() == ISD::SUB) {
3642       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
3643       // that we can match with a CSNEG rather than a CSEL.
3644       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(0));
3645
3646       if (CVal && CVal->isNullValue()) {
3647         std::swap(TVal, FVal);
3648         std::swap(CTVal, CFVal);
3649         CC = ISD::getSetCCInverse(CC, true);
3650       }
3651     } else if (CTVal && CFVal) {
3652       const int64_t TrueVal = CTVal->getSExtValue();
3653       const int64_t FalseVal = CFVal->getSExtValue();
3654       bool Swap = false;
3655
3656       // If both TVal and FVal are constants, see if FVal is the
3657       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
3658       // instead of a CSEL in that case.
3659       if (TrueVal == ~FalseVal) {
3660         Opcode = AArch64ISD::CSINV;
3661       } else if (TrueVal == -FalseVal) {
3662         Opcode = AArch64ISD::CSNEG;
3663       } else if (TVal.getValueType() == MVT::i32) {
3664         // If our operands are only 32-bit wide, make sure we use 32-bit
3665         // arithmetic for the check whether we can use CSINC. This ensures that
3666         // the addition in the check will wrap around properly in case there is
3667         // an overflow (which would not be the case if we do the check with
3668         // 64-bit arithmetic).
3669         const uint32_t TrueVal32 = CTVal->getZExtValue();
3670         const uint32_t FalseVal32 = CFVal->getZExtValue();
3671
3672         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
3673           Opcode = AArch64ISD::CSINC;
3674
3675           if (TrueVal32 > FalseVal32) {
3676             Swap = true;
3677           }
3678         }
3679         // 64-bit check whether we can use CSINC.
3680       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
3681         Opcode = AArch64ISD::CSINC;
3682
3683         if (TrueVal > FalseVal) {
3684           Swap = true;
3685         }
3686       }
3687
3688       // Swap TVal and FVal if necessary.
3689       if (Swap) {
3690         std::swap(TVal, FVal);
3691         std::swap(CTVal, CFVal);
3692         CC = ISD::getSetCCInverse(CC, true);
3693       }
3694
3695       if (Opcode != AArch64ISD::CSEL) {
3696         // Drop FVal since we can get its value by simply inverting/negating
3697         // TVal.
3698         FVal = TVal;
3699       }
3700     }
3701
3702     SDValue CCVal;
3703     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3704
3705     EVT VT = TVal.getValueType();
3706     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
3707   }
3708
3709   // Now we know we're dealing with FP values.
3710   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3711   assert(LHS.getValueType() == RHS.getValueType());
3712   EVT VT = TVal.getValueType();
3713   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3714
3715   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3716   // clean.  Some of them require two CSELs to implement.
3717   AArch64CC::CondCode CC1, CC2;
3718   changeFPCCToAArch64CC(CC, CC1, CC2);
3719   SDValue CC1Val = DAG.getConstant(CC1, dl, MVT::i32);
3720   SDValue CS1 = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3721
3722   // If we need a second CSEL, emit it, using the output of the first as the
3723   // RHS.  We're effectively OR'ing the two CC's together.
3724   if (CC2 != AArch64CC::AL) {
3725     SDValue CC2Val = DAG.getConstant(CC2, dl, MVT::i32);
3726     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3727   }
3728
3729   // Otherwise, return the output of the first CSEL.
3730   return CS1;
3731 }
3732
3733 SDValue AArch64TargetLowering::LowerSELECT_CC(SDValue Op,
3734                                               SelectionDAG &DAG) const {
3735   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3736   SDValue LHS = Op.getOperand(0);
3737   SDValue RHS = Op.getOperand(1);
3738   SDValue TVal = Op.getOperand(2);
3739   SDValue FVal = Op.getOperand(3);
3740   SDLoc DL(Op);
3741   return LowerSELECT_CC(CC, LHS, RHS, TVal, FVal, DL, DAG);
3742 }
3743
3744 SDValue AArch64TargetLowering::LowerSELECT(SDValue Op,
3745                                            SelectionDAG &DAG) const {
3746   SDValue CCVal = Op->getOperand(0);
3747   SDValue TVal = Op->getOperand(1);
3748   SDValue FVal = Op->getOperand(2);
3749   SDLoc DL(Op);
3750
3751   unsigned Opc = CCVal.getOpcode();
3752   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
3753   // instruction.
3754   if (CCVal.getResNo() == 1 &&
3755       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3756        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3757     // Only lower legal XALUO ops.
3758     if (!DAG.getTargetLoweringInfo().isTypeLegal(CCVal->getValueType(0)))
3759       return SDValue();
3760
3761     AArch64CC::CondCode OFCC;
3762     SDValue Value, Overflow;
3763     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, CCVal.getValue(0), DAG);
3764     SDValue CCVal = DAG.getConstant(OFCC, DL, MVT::i32);
3765
3766     return DAG.getNode(AArch64ISD::CSEL, DL, Op.getValueType(), TVal, FVal,
3767                        CCVal, Overflow);
3768   }
3769
3770   // Lower it the same way as we would lower a SELECT_CC node.
3771   ISD::CondCode CC;
3772   SDValue LHS, RHS;
3773   if (CCVal.getOpcode() == ISD::SETCC) {
3774     LHS = CCVal.getOperand(0);
3775     RHS = CCVal.getOperand(1);
3776     CC = cast<CondCodeSDNode>(CCVal->getOperand(2))->get();
3777   } else {
3778     LHS = CCVal;
3779     RHS = DAG.getConstant(0, DL, CCVal.getValueType());
3780     CC = ISD::SETNE;
3781   }
3782   return LowerSELECT_CC(CC, LHS, RHS, TVal, FVal, DL, DAG);
3783 }
3784
3785 SDValue AArch64TargetLowering::LowerJumpTable(SDValue Op,
3786                                               SelectionDAG &DAG) const {
3787   // Jump table entries as PC relative offsets. No additional tweaking
3788   // is necessary here. Just get the address of the jump table.
3789   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3790   EVT PtrVT = getPointerTy();
3791   SDLoc DL(Op);
3792
3793   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3794       !Subtarget->isTargetMachO()) {
3795     const unsigned char MO_NC = AArch64II::MO_NC;
3796     return DAG.getNode(
3797         AArch64ISD::WrapperLarge, DL, PtrVT,
3798         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G3),
3799         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G2 | MO_NC),
3800         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G1 | MO_NC),
3801         DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3802                                AArch64II::MO_G0 | MO_NC));
3803   }
3804
3805   SDValue Hi =
3806       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_PAGE);
3807   SDValue Lo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3808                                       AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3809   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3810   return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3811 }
3812
3813 SDValue AArch64TargetLowering::LowerConstantPool(SDValue Op,
3814                                                  SelectionDAG &DAG) const {
3815   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3816   EVT PtrVT = getPointerTy();
3817   SDLoc DL(Op);
3818
3819   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3820     // Use the GOT for the large code model on iOS.
3821     if (Subtarget->isTargetMachO()) {
3822       SDValue GotAddr = DAG.getTargetConstantPool(
3823           CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3824           AArch64II::MO_GOT);
3825       return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
3826     }
3827
3828     const unsigned char MO_NC = AArch64II::MO_NC;
3829     return DAG.getNode(
3830         AArch64ISD::WrapperLarge, DL, PtrVT,
3831         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3832                                   CP->getOffset(), AArch64II::MO_G3),
3833         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3834                                   CP->getOffset(), AArch64II::MO_G2 | MO_NC),
3835         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3836                                   CP->getOffset(), AArch64II::MO_G1 | MO_NC),
3837         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3838                                   CP->getOffset(), AArch64II::MO_G0 | MO_NC));
3839   } else {
3840     // Use ADRP/ADD or ADRP/LDR for everything else: the small memory model on
3841     // ELF, the only valid one on Darwin.
3842     SDValue Hi =
3843         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3844                                   CP->getOffset(), AArch64II::MO_PAGE);
3845     SDValue Lo = DAG.getTargetConstantPool(
3846         CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3847         AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3848
3849     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3850     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3851   }
3852 }
3853
3854 SDValue AArch64TargetLowering::LowerBlockAddress(SDValue Op,
3855                                                SelectionDAG &DAG) const {
3856   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
3857   EVT PtrVT = getPointerTy();
3858   SDLoc DL(Op);
3859   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3860       !Subtarget->isTargetMachO()) {
3861     const unsigned char MO_NC = AArch64II::MO_NC;
3862     return DAG.getNode(
3863         AArch64ISD::WrapperLarge, DL, PtrVT,
3864         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G3),
3865         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3866         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3867         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3868   } else {
3869     SDValue Hi = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGE);
3870     SDValue Lo = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGEOFF |
3871                                                              AArch64II::MO_NC);
3872     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3873     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3874   }
3875 }
3876
3877 SDValue AArch64TargetLowering::LowerDarwin_VASTART(SDValue Op,
3878                                                  SelectionDAG &DAG) const {
3879   AArch64FunctionInfo *FuncInfo =
3880       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3881
3882   SDLoc DL(Op);
3883   SDValue FR =
3884       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3885   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3886   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
3887                       MachinePointerInfo(SV), false, false, 0);
3888 }
3889
3890 SDValue AArch64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
3891                                                 SelectionDAG &DAG) const {
3892   // The layout of the va_list struct is specified in the AArch64 Procedure Call
3893   // Standard, section B.3.
3894   MachineFunction &MF = DAG.getMachineFunction();
3895   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
3896   SDLoc DL(Op);
3897
3898   SDValue Chain = Op.getOperand(0);
3899   SDValue VAList = Op.getOperand(1);
3900   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3901   SmallVector<SDValue, 4> MemOps;
3902
3903   // void *__stack at offset 0
3904   SDValue Stack =
3905       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3906   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
3907                                 MachinePointerInfo(SV), false, false, 8));
3908
3909   // void *__gr_top at offset 8
3910   int GPRSize = FuncInfo->getVarArgsGPRSize();
3911   if (GPRSize > 0) {
3912     SDValue GRTop, GRTopAddr;
3913
3914     GRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3915                             DAG.getConstant(8, DL, getPointerTy()));
3916
3917     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), getPointerTy());
3918     GRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), GRTop,
3919                         DAG.getConstant(GPRSize, DL, getPointerTy()));
3920
3921     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
3922                                   MachinePointerInfo(SV, 8), false, false, 8));
3923   }
3924
3925   // void *__vr_top at offset 16
3926   int FPRSize = FuncInfo->getVarArgsFPRSize();
3927   if (FPRSize > 0) {
3928     SDValue VRTop, VRTopAddr;
3929     VRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3930                             DAG.getConstant(16, DL, getPointerTy()));
3931
3932     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), getPointerTy());
3933     VRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), VRTop,
3934                         DAG.getConstant(FPRSize, DL, getPointerTy()));
3935
3936     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
3937                                   MachinePointerInfo(SV, 16), false, false, 8));
3938   }
3939
3940   // int __gr_offs at offset 24
3941   SDValue GROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3942                                    DAG.getConstant(24, DL, getPointerTy()));
3943   MemOps.push_back(DAG.getStore(Chain, DL,
3944                                 DAG.getConstant(-GPRSize, DL, MVT::i32),
3945                                 GROffsAddr, MachinePointerInfo(SV, 24), false,
3946                                 false, 4));
3947
3948   // int __vr_offs at offset 28
3949   SDValue VROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3950                                    DAG.getConstant(28, DL, getPointerTy()));
3951   MemOps.push_back(DAG.getStore(Chain, DL,
3952                                 DAG.getConstant(-FPRSize, DL, MVT::i32),
3953                                 VROffsAddr, MachinePointerInfo(SV, 28), false,
3954                                 false, 4));
3955
3956   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
3957 }
3958
3959 SDValue AArch64TargetLowering::LowerVASTART(SDValue Op,
3960                                             SelectionDAG &DAG) const {
3961   return Subtarget->isTargetDarwin() ? LowerDarwin_VASTART(Op, DAG)
3962                                      : LowerAAPCS_VASTART(Op, DAG);
3963 }
3964
3965 SDValue AArch64TargetLowering::LowerVACOPY(SDValue Op,
3966                                            SelectionDAG &DAG) const {
3967   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
3968   // pointer.
3969   SDLoc DL(Op);
3970   unsigned VaListSize = Subtarget->isTargetDarwin() ? 8 : 32;
3971   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
3972   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
3973
3974   return DAG.getMemcpy(Op.getOperand(0), DL, Op.getOperand(1),
3975                        Op.getOperand(2),
3976                        DAG.getConstant(VaListSize, DL, MVT::i32),
3977                        8, false, false, false, MachinePointerInfo(DestSV),
3978                        MachinePointerInfo(SrcSV));
3979 }
3980
3981 SDValue AArch64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
3982   assert(Subtarget->isTargetDarwin() &&
3983          "automatic va_arg instruction only works on Darwin");
3984
3985   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3986   EVT VT = Op.getValueType();
3987   SDLoc DL(Op);
3988   SDValue Chain = Op.getOperand(0);
3989   SDValue Addr = Op.getOperand(1);
3990   unsigned Align = Op.getConstantOperandVal(3);
3991
3992   SDValue VAList = DAG.getLoad(getPointerTy(), DL, Chain, Addr,
3993                                MachinePointerInfo(V), false, false, false, 0);
3994   Chain = VAList.getValue(1);
3995
3996   if (Align > 8) {
3997     assert(((Align & (Align - 1)) == 0) && "Expected Align to be a power of 2");
3998     VAList = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3999                          DAG.getConstant(Align - 1, DL, getPointerTy()));
4000     VAList = DAG.getNode(ISD::AND, DL, getPointerTy(), VAList,
4001                          DAG.getConstant(-(int64_t)Align, DL, getPointerTy()));
4002   }
4003
4004   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
4005   uint64_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
4006
4007   // Scalar integer and FP values smaller than 64 bits are implicitly extended
4008   // up to 64 bits.  At the very least, we have to increase the striding of the
4009   // vaargs list to match this, and for FP values we need to introduce
4010   // FP_ROUND nodes as well.
4011   if (VT.isInteger() && !VT.isVector())
4012     ArgSize = 8;
4013   bool NeedFPTrunc = false;
4014   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
4015     ArgSize = 8;
4016     NeedFPTrunc = true;
4017   }
4018
4019   // Increment the pointer, VAList, to the next vaarg
4020   SDValue VANext = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
4021                                DAG.getConstant(ArgSize, DL, getPointerTy()));
4022   // Store the incremented VAList to the legalized pointer
4023   SDValue APStore = DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V),
4024                                  false, false, 0);
4025
4026   // Load the actual argument out of the pointer VAList
4027   if (NeedFPTrunc) {
4028     // Load the value as an f64.
4029     SDValue WideFP = DAG.getLoad(MVT::f64, DL, APStore, VAList,
4030                                  MachinePointerInfo(), false, false, false, 0);
4031     // Round the value down to an f32.
4032     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
4033                                    DAG.getIntPtrConstant(1, DL));
4034     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
4035     // Merge the rounded value with the chain output of the load.
4036     return DAG.getMergeValues(Ops, DL);
4037   }
4038
4039   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo(), false,
4040                      false, false, 0);
4041 }
4042
4043 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op,
4044                                               SelectionDAG &DAG) const {
4045   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4046   MFI->setFrameAddressIsTaken(true);
4047
4048   EVT VT = Op.getValueType();
4049   SDLoc DL(Op);
4050   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4051   SDValue FrameAddr =
4052       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, VT);
4053   while (Depth--)
4054     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
4055                             MachinePointerInfo(), false, false, false, 0);
4056   return FrameAddr;
4057 }
4058
4059 // FIXME? Maybe this could be a TableGen attribute on some registers and
4060 // this table could be generated automatically from RegInfo.
4061 unsigned AArch64TargetLowering::getRegisterByName(const char* RegName,
4062                                                   EVT VT) const {
4063   unsigned Reg = StringSwitch<unsigned>(RegName)
4064                        .Case("sp", AArch64::SP)
4065                        .Default(0);
4066   if (Reg)
4067     return Reg;
4068   report_fatal_error("Invalid register name global variable");
4069 }
4070
4071 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op,
4072                                                SelectionDAG &DAG) const {
4073   MachineFunction &MF = DAG.getMachineFunction();
4074   MachineFrameInfo *MFI = MF.getFrameInfo();
4075   MFI->setReturnAddressIsTaken(true);
4076
4077   EVT VT = Op.getValueType();
4078   SDLoc DL(Op);
4079   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4080   if (Depth) {
4081     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
4082     SDValue Offset = DAG.getConstant(8, DL, getPointerTy());
4083     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
4084                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
4085                        MachinePointerInfo(), false, false, false, 0);
4086   }
4087
4088   // Return LR, which contains the return address. Mark it an implicit live-in.
4089   unsigned Reg = MF.addLiveIn(AArch64::LR, &AArch64::GPR64RegClass);
4090   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
4091 }
4092
4093 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
4094 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4095 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
4096                                                     SelectionDAG &DAG) const {
4097   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4098   EVT VT = Op.getValueType();
4099   unsigned VTBits = VT.getSizeInBits();
4100   SDLoc dl(Op);
4101   SDValue ShOpLo = Op.getOperand(0);
4102   SDValue ShOpHi = Op.getOperand(1);
4103   SDValue ShAmt = Op.getOperand(2);
4104   SDValue ARMcc;
4105   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
4106
4107   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
4108
4109   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4110                                  DAG.getConstant(VTBits, dl, MVT::i64), ShAmt);
4111   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
4112   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4113                                    DAG.getConstant(VTBits, dl, MVT::i64));
4114   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
4115
4116   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, dl, MVT::i64),
4117                                ISD::SETGE, dl, DAG);
4118   SDValue CCVal = DAG.getConstant(AArch64CC::GE, dl, MVT::i32);
4119
4120   SDValue FalseValLo = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4121   SDValue TrueValLo = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
4122   SDValue Lo =
4123       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4124
4125   // AArch64 shifts larger than the register width are wrapped rather than
4126   // clamped, so we can't just emit "hi >> x".
4127   SDValue FalseValHi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
4128   SDValue TrueValHi = Opc == ISD::SRA
4129                           ? DAG.getNode(Opc, dl, VT, ShOpHi,
4130                                         DAG.getConstant(VTBits - 1, dl,
4131                                                         MVT::i64))
4132                           : DAG.getConstant(0, dl, VT);
4133   SDValue Hi =
4134       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValHi, FalseValHi, CCVal, Cmp);
4135
4136   SDValue Ops[2] = { Lo, Hi };
4137   return DAG.getMergeValues(Ops, dl);
4138 }
4139
4140 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
4141 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4142 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
4143                                                  SelectionDAG &DAG) const {
4144   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4145   EVT VT = Op.getValueType();
4146   unsigned VTBits = VT.getSizeInBits();
4147   SDLoc dl(Op);
4148   SDValue ShOpLo = Op.getOperand(0);
4149   SDValue ShOpHi = Op.getOperand(1);
4150   SDValue ShAmt = Op.getOperand(2);
4151   SDValue ARMcc;
4152
4153   assert(Op.getOpcode() == ISD::SHL_PARTS);
4154   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4155                                  DAG.getConstant(VTBits, dl, MVT::i64), ShAmt);
4156   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
4157   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4158                                    DAG.getConstant(VTBits, dl, MVT::i64));
4159   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
4160   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
4161
4162   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4163
4164   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, dl, MVT::i64),
4165                                ISD::SETGE, dl, DAG);
4166   SDValue CCVal = DAG.getConstant(AArch64CC::GE, dl, MVT::i32);
4167   SDValue Hi =
4168       DAG.getNode(AArch64ISD::CSEL, dl, VT, Tmp3, FalseVal, CCVal, Cmp);
4169
4170   // AArch64 shifts of larger than register sizes are wrapped rather than
4171   // clamped, so we can't just emit "lo << a" if a is too big.
4172   SDValue TrueValLo = DAG.getConstant(0, dl, VT);
4173   SDValue FalseValLo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4174   SDValue Lo =
4175       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4176
4177   SDValue Ops[2] = { Lo, Hi };
4178   return DAG.getMergeValues(Ops, dl);
4179 }
4180
4181 bool AArch64TargetLowering::isOffsetFoldingLegal(
4182     const GlobalAddressSDNode *GA) const {
4183   // The AArch64 target doesn't support folding offsets into global addresses.
4184   return false;
4185 }
4186
4187 bool AArch64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4188   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit and 32-bit cases.
4189   // FIXME: We should be able to handle f128 as well with a clever lowering.
4190   if (Imm.isPosZero() && (VT == MVT::f64 || VT == MVT::f32))
4191     return true;
4192
4193   if (VT == MVT::f64)
4194     return AArch64_AM::getFP64Imm(Imm) != -1;
4195   else if (VT == MVT::f32)
4196     return AArch64_AM::getFP32Imm(Imm) != -1;
4197   return false;
4198 }
4199
4200 //===----------------------------------------------------------------------===//
4201 //                          AArch64 Optimization Hooks
4202 //===----------------------------------------------------------------------===//
4203
4204 //===----------------------------------------------------------------------===//
4205 //                          AArch64 Inline Assembly Support
4206 //===----------------------------------------------------------------------===//
4207
4208 // Table of Constraints
4209 // TODO: This is the current set of constraints supported by ARM for the
4210 // compiler, not all of them may make sense, e.g. S may be difficult to support.
4211 //
4212 // r - A general register
4213 // w - An FP/SIMD register of some size in the range v0-v31
4214 // x - An FP/SIMD register of some size in the range v0-v15
4215 // I - Constant that can be used with an ADD instruction
4216 // J - Constant that can be used with a SUB instruction
4217 // K - Constant that can be used with a 32-bit logical instruction
4218 // L - Constant that can be used with a 64-bit logical instruction
4219 // M - Constant that can be used as a 32-bit MOV immediate
4220 // N - Constant that can be used as a 64-bit MOV immediate
4221 // Q - A memory reference with base register and no offset
4222 // S - A symbolic address
4223 // Y - Floating point constant zero
4224 // Z - Integer constant zero
4225 //
4226 //   Note that general register operands will be output using their 64-bit x
4227 // register name, whatever the size of the variable, unless the asm operand
4228 // is prefixed by the %w modifier. Floating-point and SIMD register operands
4229 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
4230 // %q modifier.
4231
4232 /// getConstraintType - Given a constraint letter, return the type of
4233 /// constraint it is for this target.
4234 AArch64TargetLowering::ConstraintType
4235 AArch64TargetLowering::getConstraintType(const std::string &Constraint) const {
4236   if (Constraint.size() == 1) {
4237     switch (Constraint[0]) {
4238     default:
4239       break;
4240     case 'z':
4241       return C_Other;
4242     case 'x':
4243     case 'w':
4244       return C_RegisterClass;
4245     // An address with a single base register. Due to the way we
4246     // currently handle addresses it is the same as 'r'.
4247     case 'Q':
4248       return C_Memory;
4249     }
4250   }
4251   return TargetLowering::getConstraintType(Constraint);
4252 }
4253
4254 /// Examine constraint type and operand type and determine a weight value.
4255 /// This object must already have been set up with the operand type
4256 /// and the current alternative constraint selected.
4257 TargetLowering::ConstraintWeight
4258 AArch64TargetLowering::getSingleConstraintMatchWeight(
4259     AsmOperandInfo &info, const char *constraint) const {
4260   ConstraintWeight weight = CW_Invalid;
4261   Value *CallOperandVal = info.CallOperandVal;
4262   // If we don't have a value, we can't do a match,
4263   // but allow it at the lowest weight.
4264   if (!CallOperandVal)
4265     return CW_Default;
4266   Type *type = CallOperandVal->getType();
4267   // Look at the constraint type.
4268   switch (*constraint) {
4269   default:
4270     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
4271     break;
4272   case 'x':
4273   case 'w':
4274     if (type->isFloatingPointTy() || type->isVectorTy())
4275       weight = CW_Register;
4276     break;
4277   case 'z':
4278     weight = CW_Constant;
4279     break;
4280   }
4281   return weight;
4282 }
4283
4284 std::pair<unsigned, const TargetRegisterClass *>
4285 AArch64TargetLowering::getRegForInlineAsmConstraint(
4286     const TargetRegisterInfo *TRI, const std::string &Constraint,
4287     MVT VT) const {
4288   if (Constraint.size() == 1) {
4289     switch (Constraint[0]) {
4290     case 'r':
4291       if (VT.getSizeInBits() == 64)
4292         return std::make_pair(0U, &AArch64::GPR64commonRegClass);
4293       return std::make_pair(0U, &AArch64::GPR32commonRegClass);
4294     case 'w':
4295       if (VT == MVT::f32)
4296         return std::make_pair(0U, &AArch64::FPR32RegClass);
4297       if (VT.getSizeInBits() == 64)
4298         return std::make_pair(0U, &AArch64::FPR64RegClass);
4299       if (VT.getSizeInBits() == 128)
4300         return std::make_pair(0U, &AArch64::FPR128RegClass);
4301       break;
4302     // The instructions that this constraint is designed for can
4303     // only take 128-bit registers so just use that regclass.
4304     case 'x':
4305       if (VT.getSizeInBits() == 128)
4306         return std::make_pair(0U, &AArch64::FPR128_loRegClass);
4307       break;
4308     }
4309   }
4310   if (StringRef("{cc}").equals_lower(Constraint))
4311     return std::make_pair(unsigned(AArch64::NZCV), &AArch64::CCRRegClass);
4312
4313   // Use the default implementation in TargetLowering to convert the register
4314   // constraint into a member of a register class.
4315   std::pair<unsigned, const TargetRegisterClass *> Res;
4316   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
4317
4318   // Not found as a standard register?
4319   if (!Res.second) {
4320     unsigned Size = Constraint.size();
4321     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
4322         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
4323       const std::string Reg =
4324           std::string(&Constraint[2], &Constraint[Size - 1]);
4325       int RegNo = atoi(Reg.c_str());
4326       if (RegNo >= 0 && RegNo <= 31) {
4327         // v0 - v31 are aliases of q0 - q31.
4328         // By default we'll emit v0-v31 for this unless there's a modifier where
4329         // we'll emit the correct register as well.
4330         Res.first = AArch64::FPR128RegClass.getRegister(RegNo);
4331         Res.second = &AArch64::FPR128RegClass;
4332       }
4333     }
4334   }
4335
4336   return Res;
4337 }
4338
4339 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4340 /// vector.  If it is invalid, don't add anything to Ops.
4341 void AArch64TargetLowering::LowerAsmOperandForConstraint(
4342     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
4343     SelectionDAG &DAG) const {
4344   SDValue Result;
4345
4346   // Currently only support length 1 constraints.
4347   if (Constraint.length() != 1)
4348     return;
4349
4350   char ConstraintLetter = Constraint[0];
4351   switch (ConstraintLetter) {
4352   default:
4353     break;
4354
4355   // This set of constraints deal with valid constants for various instructions.
4356   // Validate and return a target constant for them if we can.
4357   case 'z': {
4358     // 'z' maps to xzr or wzr so it needs an input of 0.
4359     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4360     if (!C || C->getZExtValue() != 0)
4361       return;
4362
4363     if (Op.getValueType() == MVT::i64)
4364       Result = DAG.getRegister(AArch64::XZR, MVT::i64);
4365     else
4366       Result = DAG.getRegister(AArch64::WZR, MVT::i32);
4367     break;
4368   }
4369
4370   case 'I':
4371   case 'J':
4372   case 'K':
4373   case 'L':
4374   case 'M':
4375   case 'N':
4376     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4377     if (!C)
4378       return;
4379
4380     // Grab the value and do some validation.
4381     uint64_t CVal = C->getZExtValue();
4382     switch (ConstraintLetter) {
4383     // The I constraint applies only to simple ADD or SUB immediate operands:
4384     // i.e. 0 to 4095 with optional shift by 12
4385     // The J constraint applies only to ADD or SUB immediates that would be
4386     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
4387     // instruction [or vice versa], in other words -1 to -4095 with optional
4388     // left shift by 12.
4389     case 'I':
4390       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
4391         break;
4392       return;
4393     case 'J': {
4394       uint64_t NVal = -C->getSExtValue();
4395       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal)) {
4396         CVal = C->getSExtValue();
4397         break;
4398       }
4399       return;
4400     }
4401     // The K and L constraints apply *only* to logical immediates, including
4402     // what used to be the MOVI alias for ORR (though the MOVI alias has now
4403     // been removed and MOV should be used). So these constraints have to
4404     // distinguish between bit patterns that are valid 32-bit or 64-bit
4405     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
4406     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
4407     // versa.
4408     case 'K':
4409       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4410         break;
4411       return;
4412     case 'L':
4413       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4414         break;
4415       return;
4416     // The M and N constraints are a superset of K and L respectively, for use
4417     // with the MOV (immediate) alias. As well as the logical immediates they
4418     // also match 32 or 64-bit immediates that can be loaded either using a
4419     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
4420     // (M) or 64-bit 0x1234000000000000 (N) etc.
4421     // As a note some of this code is liberally stolen from the asm parser.
4422     case 'M': {
4423       if (!isUInt<32>(CVal))
4424         return;
4425       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4426         break;
4427       if ((CVal & 0xFFFF) == CVal)
4428         break;
4429       if ((CVal & 0xFFFF0000ULL) == CVal)
4430         break;
4431       uint64_t NCVal = ~(uint32_t)CVal;
4432       if ((NCVal & 0xFFFFULL) == NCVal)
4433         break;
4434       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4435         break;
4436       return;
4437     }
4438     case 'N': {
4439       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4440         break;
4441       if ((CVal & 0xFFFFULL) == CVal)
4442         break;
4443       if ((CVal & 0xFFFF0000ULL) == CVal)
4444         break;
4445       if ((CVal & 0xFFFF00000000ULL) == CVal)
4446         break;
4447       if ((CVal & 0xFFFF000000000000ULL) == CVal)
4448         break;
4449       uint64_t NCVal = ~CVal;
4450       if ((NCVal & 0xFFFFULL) == NCVal)
4451         break;
4452       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4453         break;
4454       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
4455         break;
4456       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
4457         break;
4458       return;
4459     }
4460     default:
4461       return;
4462     }
4463
4464     // All assembler immediates are 64-bit integers.
4465     Result = DAG.getTargetConstant(CVal, SDLoc(Op), MVT::i64);
4466     break;
4467   }
4468
4469   if (Result.getNode()) {
4470     Ops.push_back(Result);
4471     return;
4472   }
4473
4474   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
4475 }
4476
4477 //===----------------------------------------------------------------------===//
4478 //                     AArch64 Advanced SIMD Support
4479 //===----------------------------------------------------------------------===//
4480
4481 /// WidenVector - Given a value in the V64 register class, produce the
4482 /// equivalent value in the V128 register class.
4483 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
4484   EVT VT = V64Reg.getValueType();
4485   unsigned NarrowSize = VT.getVectorNumElements();
4486   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4487   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
4488   SDLoc DL(V64Reg);
4489
4490   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
4491                      V64Reg, DAG.getConstant(0, DL, MVT::i32));
4492 }
4493
4494 /// getExtFactor - Determine the adjustment factor for the position when
4495 /// generating an "extract from vector registers" instruction.
4496 static unsigned getExtFactor(SDValue &V) {
4497   EVT EltType = V.getValueType().getVectorElementType();
4498   return EltType.getSizeInBits() / 8;
4499 }
4500
4501 /// NarrowVector - Given a value in the V128 register class, produce the
4502 /// equivalent value in the V64 register class.
4503 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
4504   EVT VT = V128Reg.getValueType();
4505   unsigned WideSize = VT.getVectorNumElements();
4506   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4507   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
4508   SDLoc DL(V128Reg);
4509
4510   return DAG.getTargetExtractSubreg(AArch64::dsub, DL, NarrowTy, V128Reg);
4511 }
4512
4513 // Gather data to see if the operation can be modelled as a
4514 // shuffle in combination with VEXTs.
4515 SDValue AArch64TargetLowering::ReconstructShuffle(SDValue Op,
4516                                                   SelectionDAG &DAG) const {
4517   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
4518   SDLoc dl(Op);
4519   EVT VT = Op.getValueType();
4520   unsigned NumElts = VT.getVectorNumElements();
4521
4522   struct ShuffleSourceInfo {
4523     SDValue Vec;
4524     unsigned MinElt;
4525     unsigned MaxElt;
4526
4527     // We may insert some combination of BITCASTs and VEXT nodes to force Vec to
4528     // be compatible with the shuffle we intend to construct. As a result
4529     // ShuffleVec will be some sliding window into the original Vec.
4530     SDValue ShuffleVec;
4531
4532     // Code should guarantee that element i in Vec starts at element "WindowBase
4533     // + i * WindowScale in ShuffleVec".
4534     int WindowBase;
4535     int WindowScale;
4536
4537     bool operator ==(SDValue OtherVec) { return Vec == OtherVec; }
4538     ShuffleSourceInfo(SDValue Vec)
4539         : Vec(Vec), MinElt(UINT_MAX), MaxElt(0), ShuffleVec(Vec), WindowBase(0),
4540           WindowScale(1) {}
4541   };
4542
4543   // First gather all vectors used as an immediate source for this BUILD_VECTOR
4544   // node.
4545   SmallVector<ShuffleSourceInfo, 2> Sources;
4546   for (unsigned i = 0; i < NumElts; ++i) {
4547     SDValue V = Op.getOperand(i);
4548     if (V.getOpcode() == ISD::UNDEF)
4549       continue;
4550     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4551       // A shuffle can only come from building a vector from various
4552       // elements of other vectors.
4553       return SDValue();
4554     }
4555
4556     // Add this element source to the list if it's not already there.
4557     SDValue SourceVec = V.getOperand(0);
4558     auto Source = std::find(Sources.begin(), Sources.end(), SourceVec);
4559     if (Source == Sources.end())
4560       Source = Sources.insert(Sources.end(), ShuffleSourceInfo(SourceVec));
4561
4562     // Update the minimum and maximum lane number seen.
4563     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4564     Source->MinElt = std::min(Source->MinElt, EltNo);
4565     Source->MaxElt = std::max(Source->MaxElt, EltNo);
4566   }
4567
4568   // Currently only do something sane when at most two source vectors
4569   // are involved.
4570   if (Sources.size() > 2)
4571     return SDValue();
4572
4573   // Find out the smallest element size among result and two sources, and use
4574   // it as element size to build the shuffle_vector.
4575   EVT SmallestEltTy = VT.getVectorElementType();
4576   for (auto &Source : Sources) {
4577     EVT SrcEltTy = Source.Vec.getValueType().getVectorElementType();
4578     if (SrcEltTy.bitsLT(SmallestEltTy)) {
4579       SmallestEltTy = SrcEltTy;
4580     }
4581   }
4582   unsigned ResMultiplier =
4583       VT.getVectorElementType().getSizeInBits() / SmallestEltTy.getSizeInBits();
4584   NumElts = VT.getSizeInBits() / SmallestEltTy.getSizeInBits();
4585   EVT ShuffleVT = EVT::getVectorVT(*DAG.getContext(), SmallestEltTy, NumElts);
4586
4587   // If the source vector is too wide or too narrow, we may nevertheless be able
4588   // to construct a compatible shuffle either by concatenating it with UNDEF or
4589   // extracting a suitable range of elements.
4590   for (auto &Src : Sources) {
4591     EVT SrcVT = Src.ShuffleVec.getValueType();
4592
4593     if (SrcVT.getSizeInBits() == VT.getSizeInBits())
4594       continue;
4595
4596     // This stage of the search produces a source with the same element type as
4597     // the original, but with a total width matching the BUILD_VECTOR output.
4598     EVT EltVT = SrcVT.getVectorElementType();
4599     unsigned NumSrcElts = VT.getSizeInBits() / EltVT.getSizeInBits();
4600     EVT DestVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumSrcElts);
4601
4602     if (SrcVT.getSizeInBits() < VT.getSizeInBits()) {
4603       assert(2 * SrcVT.getSizeInBits() == VT.getSizeInBits());
4604       // We can pad out the smaller vector for free, so if it's part of a
4605       // shuffle...
4606       Src.ShuffleVec =
4607           DAG.getNode(ISD::CONCAT_VECTORS, dl, DestVT, Src.ShuffleVec,
4608                       DAG.getUNDEF(Src.ShuffleVec.getValueType()));
4609       continue;
4610     }
4611
4612     assert(SrcVT.getSizeInBits() == 2 * VT.getSizeInBits());
4613
4614     if (Src.MaxElt - Src.MinElt >= NumSrcElts) {
4615       // Span too large for a VEXT to cope
4616       return SDValue();
4617     }
4618
4619     if (Src.MinElt >= NumSrcElts) {
4620       // The extraction can just take the second half
4621       Src.ShuffleVec =
4622           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4623                       DAG.getConstant(NumSrcElts, dl, MVT::i64));
4624       Src.WindowBase = -NumSrcElts;
4625     } else if (Src.MaxElt < NumSrcElts) {
4626       // The extraction can just take the first half
4627       Src.ShuffleVec =
4628           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4629                       DAG.getConstant(0, dl, MVT::i64));
4630     } else {
4631       // An actual VEXT is needed
4632       SDValue VEXTSrc1 =
4633           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4634                       DAG.getConstant(0, dl, MVT::i64));
4635       SDValue VEXTSrc2 =
4636           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4637                       DAG.getConstant(NumSrcElts, dl, MVT::i64));
4638       unsigned Imm = Src.MinElt * getExtFactor(VEXTSrc1);
4639
4640       Src.ShuffleVec = DAG.getNode(AArch64ISD::EXT, dl, DestVT, VEXTSrc1,
4641                                    VEXTSrc2,
4642                                    DAG.getConstant(Imm, dl, MVT::i32));
4643       Src.WindowBase = -Src.MinElt;
4644     }
4645   }
4646
4647   // Another possible incompatibility occurs from the vector element types. We
4648   // can fix this by bitcasting the source vectors to the same type we intend
4649   // for the shuffle.
4650   for (auto &Src : Sources) {
4651     EVT SrcEltTy = Src.ShuffleVec.getValueType().getVectorElementType();
4652     if (SrcEltTy == SmallestEltTy)
4653       continue;
4654     assert(ShuffleVT.getVectorElementType() == SmallestEltTy);
4655     Src.ShuffleVec = DAG.getNode(ISD::BITCAST, dl, ShuffleVT, Src.ShuffleVec);
4656     Src.WindowScale = SrcEltTy.getSizeInBits() / SmallestEltTy.getSizeInBits();
4657     Src.WindowBase *= Src.WindowScale;
4658   }
4659
4660   // Final sanity check before we try to actually produce a shuffle.
4661   DEBUG(
4662     for (auto Src : Sources)
4663       assert(Src.ShuffleVec.getValueType() == ShuffleVT);
4664   );
4665
4666   // The stars all align, our next step is to produce the mask for the shuffle.
4667   SmallVector<int, 8> Mask(ShuffleVT.getVectorNumElements(), -1);
4668   int BitsPerShuffleLane = ShuffleVT.getVectorElementType().getSizeInBits();
4669   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
4670     SDValue Entry = Op.getOperand(i);
4671     if (Entry.getOpcode() == ISD::UNDEF)
4672       continue;
4673
4674     auto Src = std::find(Sources.begin(), Sources.end(), Entry.getOperand(0));
4675     int EltNo = cast<ConstantSDNode>(Entry.getOperand(1))->getSExtValue();
4676
4677     // EXTRACT_VECTOR_ELT performs an implicit any_ext; BUILD_VECTOR an implicit
4678     // trunc. So only std::min(SrcBits, DestBits) actually get defined in this
4679     // segment.
4680     EVT OrigEltTy = Entry.getOperand(0).getValueType().getVectorElementType();
4681     int BitsDefined = std::min(OrigEltTy.getSizeInBits(),
4682                                VT.getVectorElementType().getSizeInBits());
4683     int LanesDefined = BitsDefined / BitsPerShuffleLane;
4684
4685     // This source is expected to fill ResMultiplier lanes of the final shuffle,
4686     // starting at the appropriate offset.
4687     int *LaneMask = &Mask[i * ResMultiplier];
4688
4689     int ExtractBase = EltNo * Src->WindowScale + Src->WindowBase;
4690     ExtractBase += NumElts * (Src - Sources.begin());
4691     for (int j = 0; j < LanesDefined; ++j)
4692       LaneMask[j] = ExtractBase + j;
4693   }
4694
4695   // Final check before we try to produce nonsense...
4696   if (!isShuffleMaskLegal(Mask, ShuffleVT))
4697     return SDValue();
4698
4699   SDValue ShuffleOps[] = { DAG.getUNDEF(ShuffleVT), DAG.getUNDEF(ShuffleVT) };
4700   for (unsigned i = 0; i < Sources.size(); ++i)
4701     ShuffleOps[i] = Sources[i].ShuffleVec;
4702
4703   SDValue Shuffle = DAG.getVectorShuffle(ShuffleVT, dl, ShuffleOps[0],
4704                                          ShuffleOps[1], &Mask[0]);
4705   return DAG.getNode(ISD::BITCAST, dl, VT, Shuffle);
4706 }
4707
4708 // check if an EXT instruction can handle the shuffle mask when the
4709 // vector sources of the shuffle are the same.
4710 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4711   unsigned NumElts = VT.getVectorNumElements();
4712
4713   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4714   if (M[0] < 0)
4715     return false;
4716
4717   Imm = M[0];
4718
4719   // If this is a VEXT shuffle, the immediate value is the index of the first
4720   // element.  The other shuffle indices must be the successive elements after
4721   // the first one.
4722   unsigned ExpectedElt = Imm;
4723   for (unsigned i = 1; i < NumElts; ++i) {
4724     // Increment the expected index.  If it wraps around, just follow it
4725     // back to index zero and keep going.
4726     ++ExpectedElt;
4727     if (ExpectedElt == NumElts)
4728       ExpectedElt = 0;
4729
4730     if (M[i] < 0)
4731       continue; // ignore UNDEF indices
4732     if (ExpectedElt != static_cast<unsigned>(M[i]))
4733       return false;
4734   }
4735
4736   return true;
4737 }
4738
4739 // check if an EXT instruction can handle the shuffle mask when the
4740 // vector sources of the shuffle are different.
4741 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
4742                       unsigned &Imm) {
4743   // Look for the first non-undef element.
4744   const int *FirstRealElt = std::find_if(M.begin(), M.end(),
4745       [](int Elt) {return Elt >= 0;});
4746
4747   // Benefit form APInt to handle overflow when calculating expected element.
4748   unsigned NumElts = VT.getVectorNumElements();
4749   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
4750   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
4751   // The following shuffle indices must be the successive elements after the
4752   // first real element.
4753   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
4754       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
4755   if (FirstWrongElt != M.end())
4756     return false;
4757
4758   // The index of an EXT is the first element if it is not UNDEF.
4759   // Watch out for the beginning UNDEFs. The EXT index should be the expected
4760   // value of the first element.  E.g.
4761   // <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
4762   // <-1, -1, 0, 1, ...> is treated as <2*NumElts-2, 2*NumElts-1, 0, 1, ...>.
4763   // ExpectedElt is the last mask index plus 1.
4764   Imm = ExpectedElt.getZExtValue();
4765
4766   // There are two difference cases requiring to reverse input vectors.
4767   // For example, for vector <4 x i32> we have the following cases,
4768   // Case 1: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, -1, 0>)
4769   // Case 2: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, 7, 0>)
4770   // For both cases, we finally use mask <5, 6, 7, 0>, which requires
4771   // to reverse two input vectors.
4772   if (Imm < NumElts)
4773     ReverseEXT = true;
4774   else
4775     Imm -= NumElts;
4776
4777   return true;
4778 }
4779
4780 /// isREVMask - Check if a vector shuffle corresponds to a REV
4781 /// instruction with the specified blocksize.  (The order of the elements
4782 /// within each block of the vector is reversed.)
4783 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4784   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
4785          "Only possible block sizes for REV are: 16, 32, 64");
4786
4787   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4788   if (EltSz == 64)
4789     return false;
4790
4791   unsigned NumElts = VT.getVectorNumElements();
4792   unsigned BlockElts = M[0] + 1;
4793   // If the first shuffle index is UNDEF, be optimistic.
4794   if (M[0] < 0)
4795     BlockElts = BlockSize / EltSz;
4796
4797   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4798     return false;
4799
4800   for (unsigned i = 0; i < NumElts; ++i) {
4801     if (M[i] < 0)
4802       continue; // ignore UNDEF indices
4803     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
4804       return false;
4805   }
4806
4807   return true;
4808 }
4809
4810 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4811   unsigned NumElts = VT.getVectorNumElements();
4812   WhichResult = (M[0] == 0 ? 0 : 1);
4813   unsigned Idx = WhichResult * NumElts / 2;
4814   for (unsigned i = 0; i != NumElts; i += 2) {
4815     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4816         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
4817       return false;
4818     Idx += 1;
4819   }
4820
4821   return true;
4822 }
4823
4824 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4825   unsigned NumElts = VT.getVectorNumElements();
4826   WhichResult = (M[0] == 0 ? 0 : 1);
4827   for (unsigned i = 0; i != NumElts; ++i) {
4828     if (M[i] < 0)
4829       continue; // ignore UNDEF indices
4830     if ((unsigned)M[i] != 2 * i + WhichResult)
4831       return false;
4832   }
4833
4834   return true;
4835 }
4836
4837 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4838   unsigned NumElts = VT.getVectorNumElements();
4839   WhichResult = (M[0] == 0 ? 0 : 1);
4840   for (unsigned i = 0; i < NumElts; i += 2) {
4841     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4842         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
4843       return false;
4844   }
4845   return true;
4846 }
4847
4848 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
4849 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4850 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
4851 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4852   unsigned NumElts = VT.getVectorNumElements();
4853   WhichResult = (M[0] == 0 ? 0 : 1);
4854   unsigned Idx = WhichResult * NumElts / 2;
4855   for (unsigned i = 0; i != NumElts; i += 2) {
4856     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4857         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
4858       return false;
4859     Idx += 1;
4860   }
4861
4862   return true;
4863 }
4864
4865 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
4866 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4867 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4868 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4869   unsigned Half = VT.getVectorNumElements() / 2;
4870   WhichResult = (M[0] == 0 ? 0 : 1);
4871   for (unsigned j = 0; j != 2; ++j) {
4872     unsigned Idx = WhichResult;
4873     for (unsigned i = 0; i != Half; ++i) {
4874       int MIdx = M[i + j * Half];
4875       if (MIdx >= 0 && (unsigned)MIdx != Idx)
4876         return false;
4877       Idx += 2;
4878     }
4879   }
4880
4881   return true;
4882 }
4883
4884 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
4885 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4886 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4887 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4888   unsigned NumElts = VT.getVectorNumElements();
4889   WhichResult = (M[0] == 0 ? 0 : 1);
4890   for (unsigned i = 0; i < NumElts; i += 2) {
4891     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4892         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
4893       return false;
4894   }
4895   return true;
4896 }
4897
4898 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
4899                       bool &DstIsLeft, int &Anomaly) {
4900   if (M.size() != static_cast<size_t>(NumInputElements))
4901     return false;
4902
4903   int NumLHSMatch = 0, NumRHSMatch = 0;
4904   int LastLHSMismatch = -1, LastRHSMismatch = -1;
4905
4906   for (int i = 0; i < NumInputElements; ++i) {
4907     if (M[i] == -1) {
4908       ++NumLHSMatch;
4909       ++NumRHSMatch;
4910       continue;
4911     }
4912
4913     if (M[i] == i)
4914       ++NumLHSMatch;
4915     else
4916       LastLHSMismatch = i;
4917
4918     if (M[i] == i + NumInputElements)
4919       ++NumRHSMatch;
4920     else
4921       LastRHSMismatch = i;
4922   }
4923
4924   if (NumLHSMatch == NumInputElements - 1) {
4925     DstIsLeft = true;
4926     Anomaly = LastLHSMismatch;
4927     return true;
4928   } else if (NumRHSMatch == NumInputElements - 1) {
4929     DstIsLeft = false;
4930     Anomaly = LastRHSMismatch;
4931     return true;
4932   }
4933
4934   return false;
4935 }
4936
4937 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
4938   if (VT.getSizeInBits() != 128)
4939     return false;
4940
4941   unsigned NumElts = VT.getVectorNumElements();
4942
4943   for (int I = 0, E = NumElts / 2; I != E; I++) {
4944     if (Mask[I] != I)
4945       return false;
4946   }
4947
4948   int Offset = NumElts / 2;
4949   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
4950     if (Mask[I] != I + SplitLHS * Offset)
4951       return false;
4952   }
4953
4954   return true;
4955 }
4956
4957 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
4958   SDLoc DL(Op);
4959   EVT VT = Op.getValueType();
4960   SDValue V0 = Op.getOperand(0);
4961   SDValue V1 = Op.getOperand(1);
4962   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
4963
4964   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
4965       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
4966     return SDValue();
4967
4968   bool SplitV0 = V0.getValueType().getSizeInBits() == 128;
4969
4970   if (!isConcatMask(Mask, VT, SplitV0))
4971     return SDValue();
4972
4973   EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4974                                 VT.getVectorNumElements() / 2);
4975   if (SplitV0) {
4976     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
4977                      DAG.getConstant(0, DL, MVT::i64));
4978   }
4979   if (V1.getValueType().getSizeInBits() == 128) {
4980     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
4981                      DAG.getConstant(0, DL, MVT::i64));
4982   }
4983   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
4984 }
4985
4986 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4987 /// the specified operations to build the shuffle.
4988 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4989                                       SDValue RHS, SelectionDAG &DAG,
4990                                       SDLoc dl) {
4991   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4992   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
4993   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
4994
4995   enum {
4996     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4997     OP_VREV,
4998     OP_VDUP0,
4999     OP_VDUP1,
5000     OP_VDUP2,
5001     OP_VDUP3,
5002     OP_VEXT1,
5003     OP_VEXT2,
5004     OP_VEXT3,
5005     OP_VUZPL, // VUZP, left result
5006     OP_VUZPR, // VUZP, right result
5007     OP_VZIPL, // VZIP, left result
5008     OP_VZIPR, // VZIP, right result
5009     OP_VTRNL, // VTRN, left result
5010     OP_VTRNR  // VTRN, right result
5011   };
5012
5013   if (OpNum == OP_COPY) {
5014     if (LHSID == (1 * 9 + 2) * 9 + 3)
5015       return LHS;
5016     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
5017     return RHS;
5018   }
5019
5020   SDValue OpLHS, OpRHS;
5021   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
5022   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
5023   EVT VT = OpLHS.getValueType();
5024
5025   switch (OpNum) {
5026   default:
5027     llvm_unreachable("Unknown shuffle opcode!");
5028   case OP_VREV:
5029     // VREV divides the vector in half and swaps within the half.
5030     if (VT.getVectorElementType() == MVT::i32 ||
5031         VT.getVectorElementType() == MVT::f32)
5032       return DAG.getNode(AArch64ISD::REV64, dl, VT, OpLHS);
5033     // vrev <4 x i16> -> REV32
5034     if (VT.getVectorElementType() == MVT::i16 ||
5035         VT.getVectorElementType() == MVT::f16)
5036       return DAG.getNode(AArch64ISD::REV32, dl, VT, OpLHS);
5037     // vrev <4 x i8> -> REV16
5038     assert(VT.getVectorElementType() == MVT::i8);
5039     return DAG.getNode(AArch64ISD::REV16, dl, VT, OpLHS);
5040   case OP_VDUP0:
5041   case OP_VDUP1:
5042   case OP_VDUP2:
5043   case OP_VDUP3: {
5044     EVT EltTy = VT.getVectorElementType();
5045     unsigned Opcode;
5046     if (EltTy == MVT::i8)
5047       Opcode = AArch64ISD::DUPLANE8;
5048     else if (EltTy == MVT::i16 || EltTy == MVT::f16)
5049       Opcode = AArch64ISD::DUPLANE16;
5050     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
5051       Opcode = AArch64ISD::DUPLANE32;
5052     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
5053       Opcode = AArch64ISD::DUPLANE64;
5054     else
5055       llvm_unreachable("Invalid vector element type?");
5056
5057     if (VT.getSizeInBits() == 64)
5058       OpLHS = WidenVector(OpLHS, DAG);
5059     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, dl, MVT::i64);
5060     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
5061   }
5062   case OP_VEXT1:
5063   case OP_VEXT2:
5064   case OP_VEXT3: {
5065     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
5066     return DAG.getNode(AArch64ISD::EXT, dl, VT, OpLHS, OpRHS,
5067                        DAG.getConstant(Imm, dl, MVT::i32));
5068   }
5069   case OP_VUZPL:
5070     return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS,
5071                        OpRHS);
5072   case OP_VUZPR:
5073     return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS,
5074                        OpRHS);
5075   case OP_VZIPL:
5076     return DAG.getNode(AArch64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS,
5077                        OpRHS);
5078   case OP_VZIPR:
5079     return DAG.getNode(AArch64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS,
5080                        OpRHS);
5081   case OP_VTRNL:
5082     return DAG.getNode(AArch64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS,
5083                        OpRHS);
5084   case OP_VTRNR:
5085     return DAG.getNode(AArch64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS,
5086                        OpRHS);
5087   }
5088 }
5089
5090 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
5091                            SelectionDAG &DAG) {
5092   // Check to see if we can use the TBL instruction.
5093   SDValue V1 = Op.getOperand(0);
5094   SDValue V2 = Op.getOperand(1);
5095   SDLoc DL(Op);
5096
5097   EVT EltVT = Op.getValueType().getVectorElementType();
5098   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
5099
5100   SmallVector<SDValue, 8> TBLMask;
5101   for (int Val : ShuffleMask) {
5102     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
5103       unsigned Offset = Byte + Val * BytesPerElt;
5104       TBLMask.push_back(DAG.getConstant(Offset, DL, MVT::i32));
5105     }
5106   }
5107
5108   MVT IndexVT = MVT::v8i8;
5109   unsigned IndexLen = 8;
5110   if (Op.getValueType().getSizeInBits() == 128) {
5111     IndexVT = MVT::v16i8;
5112     IndexLen = 16;
5113   }
5114
5115   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
5116   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
5117
5118   SDValue Shuffle;
5119   if (V2.getNode()->getOpcode() == ISD::UNDEF) {
5120     if (IndexLen == 8)
5121       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
5122     Shuffle = DAG.getNode(
5123         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5124         DAG.getConstant(Intrinsic::aarch64_neon_tbl1, DL, MVT::i32), V1Cst,
5125         DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5126                     makeArrayRef(TBLMask.data(), IndexLen)));
5127   } else {
5128     if (IndexLen == 8) {
5129       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
5130       Shuffle = DAG.getNode(
5131           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5132           DAG.getConstant(Intrinsic::aarch64_neon_tbl1, DL, MVT::i32), V1Cst,
5133           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5134                       makeArrayRef(TBLMask.data(), IndexLen)));
5135     } else {
5136       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
5137       // cannot currently represent the register constraints on the input
5138       // table registers.
5139       //  Shuffle = DAG.getNode(AArch64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
5140       //                   DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5141       //                               &TBLMask[0], IndexLen));
5142       Shuffle = DAG.getNode(
5143           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5144           DAG.getConstant(Intrinsic::aarch64_neon_tbl2, DL, MVT::i32),
5145           V1Cst, V2Cst,
5146           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5147                       makeArrayRef(TBLMask.data(), IndexLen)));
5148     }
5149   }
5150   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
5151 }
5152
5153 static unsigned getDUPLANEOp(EVT EltType) {
5154   if (EltType == MVT::i8)
5155     return AArch64ISD::DUPLANE8;
5156   if (EltType == MVT::i16 || EltType == MVT::f16)
5157     return AArch64ISD::DUPLANE16;
5158   if (EltType == MVT::i32 || EltType == MVT::f32)
5159     return AArch64ISD::DUPLANE32;
5160   if (EltType == MVT::i64 || EltType == MVT::f64)
5161     return AArch64ISD::DUPLANE64;
5162
5163   llvm_unreachable("Invalid vector element type?");
5164 }
5165
5166 SDValue AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
5167                                                    SelectionDAG &DAG) const {
5168   SDLoc dl(Op);
5169   EVT VT = Op.getValueType();
5170
5171   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
5172
5173   // Convert shuffles that are directly supported on NEON to target-specific
5174   // DAG nodes, instead of keeping them as shuffles and matching them again
5175   // during code selection.  This is more efficient and avoids the possibility
5176   // of inconsistencies between legalization and selection.
5177   ArrayRef<int> ShuffleMask = SVN->getMask();
5178
5179   SDValue V1 = Op.getOperand(0);
5180   SDValue V2 = Op.getOperand(1);
5181
5182   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0],
5183                                        V1.getValueType().getSimpleVT())) {
5184     int Lane = SVN->getSplatIndex();
5185     // If this is undef splat, generate it via "just" vdup, if possible.
5186     if (Lane == -1)
5187       Lane = 0;
5188
5189     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
5190       return DAG.getNode(AArch64ISD::DUP, dl, V1.getValueType(),
5191                          V1.getOperand(0));
5192     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
5193     // constant. If so, we can just reference the lane's definition directly.
5194     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
5195         !isa<ConstantSDNode>(V1.getOperand(Lane)))
5196       return DAG.getNode(AArch64ISD::DUP, dl, VT, V1.getOperand(Lane));
5197
5198     // Otherwise, duplicate from the lane of the input vector.
5199     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
5200
5201     // SelectionDAGBuilder may have "helpfully" already extracted or conatenated
5202     // to make a vector of the same size as this SHUFFLE. We can ignore the
5203     // extract entirely, and canonicalise the concat using WidenVector.
5204     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
5205       Lane += cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
5206       V1 = V1.getOperand(0);
5207     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
5208       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
5209       Lane -= Idx * VT.getVectorNumElements() / 2;
5210       V1 = WidenVector(V1.getOperand(Idx), DAG);
5211     } else if (VT.getSizeInBits() == 64)
5212       V1 = WidenVector(V1, DAG);
5213
5214     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, dl, MVT::i64));
5215   }
5216
5217   if (isREVMask(ShuffleMask, VT, 64))
5218     return DAG.getNode(AArch64ISD::REV64, dl, V1.getValueType(), V1, V2);
5219   if (isREVMask(ShuffleMask, VT, 32))
5220     return DAG.getNode(AArch64ISD::REV32, dl, V1.getValueType(), V1, V2);
5221   if (isREVMask(ShuffleMask, VT, 16))
5222     return DAG.getNode(AArch64ISD::REV16, dl, V1.getValueType(), V1, V2);
5223
5224   bool ReverseEXT = false;
5225   unsigned Imm;
5226   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
5227     if (ReverseEXT)
5228       std::swap(V1, V2);
5229     Imm *= getExtFactor(V1);
5230     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V2,
5231                        DAG.getConstant(Imm, dl, MVT::i32));
5232   } else if (V2->getOpcode() == ISD::UNDEF &&
5233              isSingletonEXTMask(ShuffleMask, VT, Imm)) {
5234     Imm *= getExtFactor(V1);
5235     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V1,
5236                        DAG.getConstant(Imm, dl, MVT::i32));
5237   }
5238
5239   unsigned WhichResult;
5240   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
5241     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5242     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5243   }
5244   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
5245     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5246     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5247   }
5248   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
5249     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5250     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5251   }
5252
5253   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5254     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5255     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5256   }
5257   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5258     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5259     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5260   }
5261   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5262     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5263     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5264   }
5265
5266   SDValue Concat = tryFormConcatFromShuffle(Op, DAG);
5267   if (Concat.getNode())
5268     return Concat;
5269
5270   bool DstIsLeft;
5271   int Anomaly;
5272   int NumInputElements = V1.getValueType().getVectorNumElements();
5273   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
5274     SDValue DstVec = DstIsLeft ? V1 : V2;
5275     SDValue DstLaneV = DAG.getConstant(Anomaly, dl, MVT::i64);
5276
5277     SDValue SrcVec = V1;
5278     int SrcLane = ShuffleMask[Anomaly];
5279     if (SrcLane >= NumInputElements) {
5280       SrcVec = V2;
5281       SrcLane -= VT.getVectorNumElements();
5282     }
5283     SDValue SrcLaneV = DAG.getConstant(SrcLane, dl, MVT::i64);
5284
5285     EVT ScalarVT = VT.getVectorElementType();
5286
5287     if (ScalarVT.getSizeInBits() < 32 && ScalarVT.isInteger())
5288       ScalarVT = MVT::i32;
5289
5290     return DAG.getNode(
5291         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5292         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
5293         DstLaneV);
5294   }
5295
5296   // If the shuffle is not directly supported and it has 4 elements, use
5297   // the PerfectShuffle-generated table to synthesize it from other shuffles.
5298   unsigned NumElts = VT.getVectorNumElements();
5299   if (NumElts == 4) {
5300     unsigned PFIndexes[4];
5301     for (unsigned i = 0; i != 4; ++i) {
5302       if (ShuffleMask[i] < 0)
5303         PFIndexes[i] = 8;
5304       else
5305         PFIndexes[i] = ShuffleMask[i];
5306     }
5307
5308     // Compute the index in the perfect shuffle table.
5309     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5310                             PFIndexes[2] * 9 + PFIndexes[3];
5311     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5312     unsigned Cost = (PFEntry >> 30);
5313
5314     if (Cost <= 4)
5315       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5316   }
5317
5318   return GenerateTBL(Op, ShuffleMask, DAG);
5319 }
5320
5321 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
5322                                APInt &UndefBits) {
5323   EVT VT = BVN->getValueType(0);
5324   APInt SplatBits, SplatUndef;
5325   unsigned SplatBitSize;
5326   bool HasAnyUndefs;
5327   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5328     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
5329
5330     for (unsigned i = 0; i < NumSplats; ++i) {
5331       CnstBits <<= SplatBitSize;
5332       UndefBits <<= SplatBitSize;
5333       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
5334       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
5335     }
5336
5337     return true;
5338   }
5339
5340   return false;
5341 }
5342
5343 SDValue AArch64TargetLowering::LowerVectorAND(SDValue Op,
5344                                               SelectionDAG &DAG) const {
5345   BuildVectorSDNode *BVN =
5346       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5347   SDValue LHS = Op.getOperand(0);
5348   SDLoc dl(Op);
5349   EVT VT = Op.getValueType();
5350
5351   if (!BVN)
5352     return Op;
5353
5354   APInt CnstBits(VT.getSizeInBits(), 0);
5355   APInt UndefBits(VT.getSizeInBits(), 0);
5356   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5357     // We only have BIC vector immediate instruction, which is and-not.
5358     CnstBits = ~CnstBits;
5359
5360     // We make use of a little bit of goto ickiness in order to avoid having to
5361     // duplicate the immediate matching logic for the undef toggled case.
5362     bool SecondTry = false;
5363   AttemptModImm:
5364
5365     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5366       CnstBits = CnstBits.zextOrTrunc(64);
5367       uint64_t CnstVal = CnstBits.getZExtValue();
5368
5369       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5370         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5371         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5372         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5373                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5374                                   DAG.getConstant(0, dl, MVT::i32));
5375         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5376       }
5377
5378       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5379         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5380         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5381         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5382                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5383                                   DAG.getConstant(8, dl, MVT::i32));
5384         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5385       }
5386
5387       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5388         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5389         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5390         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5391                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5392                                   DAG.getConstant(16, dl, MVT::i32));
5393         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5394       }
5395
5396       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5397         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5398         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5399         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5400                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5401                                   DAG.getConstant(24, dl, MVT::i32));
5402         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5403       }
5404
5405       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5406         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5407         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5408         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5409                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5410                                   DAG.getConstant(0, dl, MVT::i32));
5411         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5412       }
5413
5414       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5415         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5416         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5417         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5418                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5419                                   DAG.getConstant(8, dl, MVT::i32));
5420         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5421       }
5422     }
5423
5424     if (SecondTry)
5425       goto FailedModImm;
5426     SecondTry = true;
5427     CnstBits = ~UndefBits;
5428     goto AttemptModImm;
5429   }
5430
5431 // We can always fall back to a non-immediate AND.
5432 FailedModImm:
5433   return Op;
5434 }
5435
5436 // Specialized code to quickly find if PotentialBVec is a BuildVector that
5437 // consists of only the same constant int value, returned in reference arg
5438 // ConstVal
5439 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
5440                                      uint64_t &ConstVal) {
5441   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
5442   if (!Bvec)
5443     return false;
5444   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
5445   if (!FirstElt)
5446     return false;
5447   EVT VT = Bvec->getValueType(0);
5448   unsigned NumElts = VT.getVectorNumElements();
5449   for (unsigned i = 1; i < NumElts; ++i)
5450     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
5451       return false;
5452   ConstVal = FirstElt->getZExtValue();
5453   return true;
5454 }
5455
5456 static unsigned getIntrinsicID(const SDNode *N) {
5457   unsigned Opcode = N->getOpcode();
5458   switch (Opcode) {
5459   default:
5460     return Intrinsic::not_intrinsic;
5461   case ISD::INTRINSIC_WO_CHAIN: {
5462     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
5463     if (IID < Intrinsic::num_intrinsics)
5464       return IID;
5465     return Intrinsic::not_intrinsic;
5466   }
5467   }
5468 }
5469
5470 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
5471 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
5472 // BUILD_VECTORs with constant element C1, C2 is a constant, and C1 == ~C2.
5473 // Also, logical shift right -> sri, with the same structure.
5474 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
5475   EVT VT = N->getValueType(0);
5476
5477   if (!VT.isVector())
5478     return SDValue();
5479
5480   SDLoc DL(N);
5481
5482   // Is the first op an AND?
5483   const SDValue And = N->getOperand(0);
5484   if (And.getOpcode() != ISD::AND)
5485     return SDValue();
5486
5487   // Is the second op an shl or lshr?
5488   SDValue Shift = N->getOperand(1);
5489   // This will have been turned into: AArch64ISD::VSHL vector, #shift
5490   // or AArch64ISD::VLSHR vector, #shift
5491   unsigned ShiftOpc = Shift.getOpcode();
5492   if ((ShiftOpc != AArch64ISD::VSHL && ShiftOpc != AArch64ISD::VLSHR))
5493     return SDValue();
5494   bool IsShiftRight = ShiftOpc == AArch64ISD::VLSHR;
5495
5496   // Is the shift amount constant?
5497   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
5498   if (!C2node)
5499     return SDValue();
5500
5501   // Is the and mask vector all constant?
5502   uint64_t C1;
5503   if (!isAllConstantBuildVector(And.getOperand(1), C1))
5504     return SDValue();
5505
5506   // Is C1 == ~C2, taking into account how much one can shift elements of a
5507   // particular size?
5508   uint64_t C2 = C2node->getZExtValue();
5509   unsigned ElemSizeInBits = VT.getVectorElementType().getSizeInBits();
5510   if (C2 > ElemSizeInBits)
5511     return SDValue();
5512   unsigned ElemMask = (1 << ElemSizeInBits) - 1;
5513   if ((C1 & ElemMask) != (~C2 & ElemMask))
5514     return SDValue();
5515
5516   SDValue X = And.getOperand(0);
5517   SDValue Y = Shift.getOperand(0);
5518
5519   unsigned Intrin =
5520       IsShiftRight ? Intrinsic::aarch64_neon_vsri : Intrinsic::aarch64_neon_vsli;
5521   SDValue ResultSLI =
5522       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5523                   DAG.getConstant(Intrin, DL, MVT::i32), X, Y,
5524                   Shift.getOperand(1));
5525
5526   DEBUG(dbgs() << "aarch64-lower: transformed: \n");
5527   DEBUG(N->dump(&DAG));
5528   DEBUG(dbgs() << "into: \n");
5529   DEBUG(ResultSLI->dump(&DAG));
5530
5531   ++NumShiftInserts;
5532   return ResultSLI;
5533 }
5534
5535 SDValue AArch64TargetLowering::LowerVectorOR(SDValue Op,
5536                                              SelectionDAG &DAG) const {
5537   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
5538   if (EnableAArch64SlrGeneration) {
5539     SDValue Res = tryLowerToSLI(Op.getNode(), DAG);
5540     if (Res.getNode())
5541       return Res;
5542   }
5543
5544   BuildVectorSDNode *BVN =
5545       dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
5546   SDValue LHS = Op.getOperand(1);
5547   SDLoc dl(Op);
5548   EVT VT = Op.getValueType();
5549
5550   // OR commutes, so try swapping the operands.
5551   if (!BVN) {
5552     LHS = Op.getOperand(0);
5553     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5554   }
5555   if (!BVN)
5556     return Op;
5557
5558   APInt CnstBits(VT.getSizeInBits(), 0);
5559   APInt UndefBits(VT.getSizeInBits(), 0);
5560   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5561     // We make use of a little bit of goto ickiness in order to avoid having to
5562     // duplicate the immediate matching logic for the undef toggled case.
5563     bool SecondTry = false;
5564   AttemptModImm:
5565
5566     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5567       CnstBits = CnstBits.zextOrTrunc(64);
5568       uint64_t CnstVal = CnstBits.getZExtValue();
5569
5570       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5571         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5572         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5573         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5574                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5575                                   DAG.getConstant(0, dl, MVT::i32));
5576         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5577       }
5578
5579       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5580         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5581         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5582         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5583                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5584                                   DAG.getConstant(8, dl, MVT::i32));
5585         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5586       }
5587
5588       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5589         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5590         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5591         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5592                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5593                                   DAG.getConstant(16, dl, MVT::i32));
5594         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5595       }
5596
5597       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5598         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5599         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5600         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5601                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5602                                   DAG.getConstant(24, dl, MVT::i32));
5603         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5604       }
5605
5606       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5607         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5608         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5609         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5610                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5611                                   DAG.getConstant(0, dl, MVT::i32));
5612         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5613       }
5614
5615       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5616         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5617         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5618         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5619                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5620                                   DAG.getConstant(8, dl, MVT::i32));
5621         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5622       }
5623     }
5624
5625     if (SecondTry)
5626       goto FailedModImm;
5627     SecondTry = true;
5628     CnstBits = UndefBits;
5629     goto AttemptModImm;
5630   }
5631
5632 // We can always fall back to a non-immediate OR.
5633 FailedModImm:
5634   return Op;
5635 }
5636
5637 // Normalize the operands of BUILD_VECTOR. The value of constant operands will
5638 // be truncated to fit element width.
5639 static SDValue NormalizeBuildVector(SDValue Op,
5640                                     SelectionDAG &DAG) {
5641   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
5642   SDLoc dl(Op);
5643   EVT VT = Op.getValueType();
5644   EVT EltTy= VT.getVectorElementType();
5645
5646   if (EltTy.isFloatingPoint() || EltTy.getSizeInBits() > 16)
5647     return Op;
5648
5649   SmallVector<SDValue, 16> Ops;
5650   for (unsigned I = 0, E = VT.getVectorNumElements(); I != E; ++I) {
5651     SDValue Lane = Op.getOperand(I);
5652     if (Lane.getOpcode() == ISD::Constant) {
5653       APInt LowBits(EltTy.getSizeInBits(),
5654                     cast<ConstantSDNode>(Lane)->getZExtValue());
5655       Lane = DAG.getConstant(LowBits.getZExtValue(), dl, MVT::i32);
5656     }
5657     Ops.push_back(Lane);
5658   }
5659   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5660 }
5661
5662 SDValue AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
5663                                                  SelectionDAG &DAG) const {
5664   SDLoc dl(Op);
5665   EVT VT = Op.getValueType();
5666   Op = NormalizeBuildVector(Op, DAG);
5667   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5668
5669   APInt CnstBits(VT.getSizeInBits(), 0);
5670   APInt UndefBits(VT.getSizeInBits(), 0);
5671   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5672     // We make use of a little bit of goto ickiness in order to avoid having to
5673     // duplicate the immediate matching logic for the undef toggled case.
5674     bool SecondTry = false;
5675   AttemptModImm:
5676
5677     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5678       CnstBits = CnstBits.zextOrTrunc(64);
5679       uint64_t CnstVal = CnstBits.getZExtValue();
5680
5681       // Certain magic vector constants (used to express things like NOT
5682       // and NEG) are passed through unmodified.  This allows codegen patterns
5683       // for these operations to match.  Special-purpose patterns will lower
5684       // these immediates to MOVIs if it proves necessary.
5685       if (VT.isInteger() && (CnstVal == 0 || CnstVal == ~0ULL))
5686         return Op;
5687
5688       // The many faces of MOVI...
5689       if (AArch64_AM::isAdvSIMDModImmType10(CnstVal)) {
5690         CnstVal = AArch64_AM::encodeAdvSIMDModImmType10(CnstVal);
5691         if (VT.getSizeInBits() == 128) {
5692           SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::v2i64,
5693                                     DAG.getConstant(CnstVal, dl, MVT::i32));
5694           return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5695         }
5696
5697         // Support the V64 version via subregister insertion.
5698         SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::f64,
5699                                   DAG.getConstant(CnstVal, dl, MVT::i32));
5700         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5701       }
5702
5703       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5704         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5705         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5706         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5707                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5708                                   DAG.getConstant(0, dl, MVT::i32));
5709         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5710       }
5711
5712       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5713         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5714         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5715         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5716                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5717                                   DAG.getConstant(8, dl, MVT::i32));
5718         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5719       }
5720
5721       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5722         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5723         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5724         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5725                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5726                                   DAG.getConstant(16, dl, MVT::i32));
5727         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5728       }
5729
5730       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5731         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5732         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5733         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5734                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5735                                   DAG.getConstant(24, dl, MVT::i32));
5736         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5737       }
5738
5739       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5740         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5741         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5742         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5743                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5744                                   DAG.getConstant(0, dl, MVT::i32));
5745         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5746       }
5747
5748       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5749         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5750         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5751         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5752                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5753                                   DAG.getConstant(8, dl, MVT::i32));
5754         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5755       }
5756
5757       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5758         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5759         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5760         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5761                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5762                                   DAG.getConstant(264, dl, MVT::i32));
5763         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5764       }
5765
5766       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5767         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5768         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5769         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5770                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5771                                   DAG.getConstant(272, dl, MVT::i32));
5772         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5773       }
5774
5775       if (AArch64_AM::isAdvSIMDModImmType9(CnstVal)) {
5776         CnstVal = AArch64_AM::encodeAdvSIMDModImmType9(CnstVal);
5777         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
5778         SDValue Mov = DAG.getNode(AArch64ISD::MOVI, dl, MovTy,
5779                                   DAG.getConstant(CnstVal, dl, MVT::i32));
5780         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5781       }
5782
5783       // The few faces of FMOV...
5784       if (AArch64_AM::isAdvSIMDModImmType11(CnstVal)) {
5785         CnstVal = AArch64_AM::encodeAdvSIMDModImmType11(CnstVal);
5786         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4f32 : MVT::v2f32;
5787         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MovTy,
5788                                   DAG.getConstant(CnstVal, dl, MVT::i32));
5789         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5790       }
5791
5792       if (AArch64_AM::isAdvSIMDModImmType12(CnstVal) &&
5793           VT.getSizeInBits() == 128) {
5794         CnstVal = AArch64_AM::encodeAdvSIMDModImmType12(CnstVal);
5795         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MVT::v2f64,
5796                                   DAG.getConstant(CnstVal, dl, MVT::i32));
5797         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5798       }
5799
5800       // The many faces of MVNI...
5801       CnstVal = ~CnstVal;
5802       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5803         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5804         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5805         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5806                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5807                                   DAG.getConstant(0, dl, MVT::i32));
5808         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5809       }
5810
5811       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5812         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5813         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5814         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5815                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5816                                   DAG.getConstant(8, dl, MVT::i32));
5817         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5818       }
5819
5820       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5821         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5822         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5823         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5824                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5825                                   DAG.getConstant(16, dl, MVT::i32));
5826         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5827       }
5828
5829       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5830         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5831         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5832         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5833                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5834                                   DAG.getConstant(24, dl, MVT::i32));
5835         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5836       }
5837
5838       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5839         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5840         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5841         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5842                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5843                                   DAG.getConstant(0, dl, MVT::i32));
5844         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5845       }
5846
5847       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5848         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5849         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5850         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5851                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5852                                   DAG.getConstant(8, dl, MVT::i32));
5853         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5854       }
5855
5856       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5857         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5858         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5859         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5860                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5861                                   DAG.getConstant(264, dl, MVT::i32));
5862         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5863       }
5864
5865       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5866         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5867         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5868         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5869                                   DAG.getConstant(CnstVal, dl, MVT::i32),
5870                                   DAG.getConstant(272, dl, MVT::i32));
5871         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5872       }
5873     }
5874
5875     if (SecondTry)
5876       goto FailedModImm;
5877     SecondTry = true;
5878     CnstBits = UndefBits;
5879     goto AttemptModImm;
5880   }
5881 FailedModImm:
5882
5883   // Scan through the operands to find some interesting properties we can
5884   // exploit:
5885   //   1) If only one value is used, we can use a DUP, or
5886   //   2) if only the low element is not undef, we can just insert that, or
5887   //   3) if only one constant value is used (w/ some non-constant lanes),
5888   //      we can splat the constant value into the whole vector then fill
5889   //      in the non-constant lanes.
5890   //   4) FIXME: If different constant values are used, but we can intelligently
5891   //             select the values we'll be overwriting for the non-constant
5892   //             lanes such that we can directly materialize the vector
5893   //             some other way (MOVI, e.g.), we can be sneaky.
5894   unsigned NumElts = VT.getVectorNumElements();
5895   bool isOnlyLowElement = true;
5896   bool usesOnlyOneValue = true;
5897   bool usesOnlyOneConstantValue = true;
5898   bool isConstant = true;
5899   unsigned NumConstantLanes = 0;
5900   SDValue Value;
5901   SDValue ConstantValue;
5902   for (unsigned i = 0; i < NumElts; ++i) {
5903     SDValue V = Op.getOperand(i);
5904     if (V.getOpcode() == ISD::UNDEF)
5905       continue;
5906     if (i > 0)
5907       isOnlyLowElement = false;
5908     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
5909       isConstant = false;
5910
5911     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
5912       ++NumConstantLanes;
5913       if (!ConstantValue.getNode())
5914         ConstantValue = V;
5915       else if (ConstantValue != V)
5916         usesOnlyOneConstantValue = false;
5917     }
5918
5919     if (!Value.getNode())
5920       Value = V;
5921     else if (V != Value)
5922       usesOnlyOneValue = false;
5923   }
5924
5925   if (!Value.getNode())
5926     return DAG.getUNDEF(VT);
5927
5928   if (isOnlyLowElement)
5929     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
5930
5931   // Use DUP for non-constant splats.  For f32 constant splats, reduce to
5932   // i32 and try again.
5933   if (usesOnlyOneValue) {
5934     if (!isConstant) {
5935       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5936           Value.getValueType() != VT)
5937         return DAG.getNode(AArch64ISD::DUP, dl, VT, Value);
5938
5939       // This is actually a DUPLANExx operation, which keeps everything vectory.
5940
5941       // DUPLANE works on 128-bit vectors, widen it if necessary.
5942       SDValue Lane = Value.getOperand(1);
5943       Value = Value.getOperand(0);
5944       if (Value.getValueType().getSizeInBits() == 64)
5945         Value = WidenVector(Value, DAG);
5946
5947       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
5948       return DAG.getNode(Opcode, dl, VT, Value, Lane);
5949     }
5950
5951     if (VT.getVectorElementType().isFloatingPoint()) {
5952       SmallVector<SDValue, 8> Ops;
5953       EVT EltTy = VT.getVectorElementType();
5954       assert ((EltTy == MVT::f16 || EltTy == MVT::f32 || EltTy == MVT::f64) &&
5955               "Unsupported floating-point vector type");
5956       MVT NewType = MVT::getIntegerVT(EltTy.getSizeInBits());
5957       for (unsigned i = 0; i < NumElts; ++i)
5958         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
5959       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
5960       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5961       Val = LowerBUILD_VECTOR(Val, DAG);
5962       if (Val.getNode())
5963         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5964     }
5965   }
5966
5967   // If there was only one constant value used and for more than one lane,
5968   // start by splatting that value, then replace the non-constant lanes. This
5969   // is better than the default, which will perform a separate initialization
5970   // for each lane.
5971   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
5972     SDValue Val = DAG.getNode(AArch64ISD::DUP, dl, VT, ConstantValue);
5973     // Now insert the non-constant lanes.
5974     for (unsigned i = 0; i < NumElts; ++i) {
5975       SDValue V = Op.getOperand(i);
5976       SDValue LaneIdx = DAG.getConstant(i, dl, MVT::i64);
5977       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V)) {
5978         // Note that type legalization likely mucked about with the VT of the
5979         // source operand, so we may have to convert it here before inserting.
5980         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
5981       }
5982     }
5983     return Val;
5984   }
5985
5986   // If all elements are constants and the case above didn't get hit, fall back
5987   // to the default expansion, which will generate a load from the constant
5988   // pool.
5989   if (isConstant)
5990     return SDValue();
5991
5992   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5993   if (NumElts >= 4) {
5994     SDValue shuffle = ReconstructShuffle(Op, DAG);
5995     if (shuffle != SDValue())
5996       return shuffle;
5997   }
5998
5999   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
6000   // know the default expansion would otherwise fall back on something even
6001   // worse. For a vector with one or two non-undef values, that's
6002   // scalar_to_vector for the elements followed by a shuffle (provided the
6003   // shuffle is valid for the target) and materialization element by element
6004   // on the stack followed by a load for everything else.
6005   if (!isConstant && !usesOnlyOneValue) {
6006     SDValue Vec = DAG.getUNDEF(VT);
6007     SDValue Op0 = Op.getOperand(0);
6008     unsigned ElemSize = VT.getVectorElementType().getSizeInBits();
6009     unsigned i = 0;
6010     // For 32 and 64 bit types, use INSERT_SUBREG for lane zero to
6011     // a) Avoid a RMW dependency on the full vector register, and
6012     // b) Allow the register coalescer to fold away the copy if the
6013     //    value is already in an S or D register.
6014     if (Op0.getOpcode() != ISD::UNDEF && (ElemSize == 32 || ElemSize == 64)) {
6015       unsigned SubIdx = ElemSize == 32 ? AArch64::ssub : AArch64::dsub;
6016       MachineSDNode *N =
6017           DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl, VT, Vec, Op0,
6018                              DAG.getTargetConstant(SubIdx, dl, MVT::i32));
6019       Vec = SDValue(N, 0);
6020       ++i;
6021     }
6022     for (; i < NumElts; ++i) {
6023       SDValue V = Op.getOperand(i);
6024       if (V.getOpcode() == ISD::UNDEF)
6025         continue;
6026       SDValue LaneIdx = DAG.getConstant(i, dl, MVT::i64);
6027       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
6028     }
6029     return Vec;
6030   }
6031
6032   // Just use the default expansion. We failed to find a better alternative.
6033   return SDValue();
6034 }
6035
6036 SDValue AArch64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
6037                                                       SelectionDAG &DAG) const {
6038   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
6039
6040   // Check for non-constant or out of range lane.
6041   EVT VT = Op.getOperand(0).getValueType();
6042   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(2));
6043   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6044     return SDValue();
6045
6046
6047   // Insertion/extraction are legal for V128 types.
6048   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6049       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6050       VT == MVT::v8f16)
6051     return Op;
6052
6053   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6054       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6055     return SDValue();
6056
6057   // For V64 types, we perform insertion by expanding the value
6058   // to a V128 type and perform the insertion on that.
6059   SDLoc DL(Op);
6060   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6061   EVT WideTy = WideVec.getValueType();
6062
6063   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
6064                              Op.getOperand(1), Op.getOperand(2));
6065   // Re-narrow the resultant vector.
6066   return NarrowVector(Node, DAG);
6067 }
6068
6069 SDValue
6070 AArch64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
6071                                                SelectionDAG &DAG) const {
6072   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
6073
6074   // Check for non-constant or out of range lane.
6075   EVT VT = Op.getOperand(0).getValueType();
6076   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6077   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6078     return SDValue();
6079
6080
6081   // Insertion/extraction are legal for V128 types.
6082   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6083       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6084       VT == MVT::v8f16)
6085     return Op;
6086
6087   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6088       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6089     return SDValue();
6090
6091   // For V64 types, we perform extraction by expanding the value
6092   // to a V128 type and perform the extraction on that.
6093   SDLoc DL(Op);
6094   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6095   EVT WideTy = WideVec.getValueType();
6096
6097   EVT ExtrTy = WideTy.getVectorElementType();
6098   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
6099     ExtrTy = MVT::i32;
6100
6101   // For extractions, we just return the result directly.
6102   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
6103                      Op.getOperand(1));
6104 }
6105
6106 SDValue AArch64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
6107                                                       SelectionDAG &DAG) const {
6108   EVT VT = Op.getOperand(0).getValueType();
6109   SDLoc dl(Op);
6110   // Just in case...
6111   if (!VT.isVector())
6112     return SDValue();
6113
6114   ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6115   if (!Cst)
6116     return SDValue();
6117   unsigned Val = Cst->getZExtValue();
6118
6119   unsigned Size = Op.getValueType().getSizeInBits();
6120   if (Val == 0) {
6121     switch (Size) {
6122     case 8:
6123       return DAG.getTargetExtractSubreg(AArch64::bsub, dl, Op.getValueType(),
6124                                         Op.getOperand(0));
6125     case 16:
6126       return DAG.getTargetExtractSubreg(AArch64::hsub, dl, Op.getValueType(),
6127                                         Op.getOperand(0));
6128     case 32:
6129       return DAG.getTargetExtractSubreg(AArch64::ssub, dl, Op.getValueType(),
6130                                         Op.getOperand(0));
6131     case 64:
6132       return DAG.getTargetExtractSubreg(AArch64::dsub, dl, Op.getValueType(),
6133                                         Op.getOperand(0));
6134     default:
6135       llvm_unreachable("Unexpected vector type in extract_subvector!");
6136     }
6137   }
6138   // If this is extracting the upper 64-bits of a 128-bit vector, we match
6139   // that directly.
6140   if (Size == 64 && Val * VT.getVectorElementType().getSizeInBits() == 64)
6141     return Op;
6142
6143   return SDValue();
6144 }
6145
6146 bool AArch64TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
6147                                                EVT VT) const {
6148   if (VT.getVectorNumElements() == 4 &&
6149       (VT.is128BitVector() || VT.is64BitVector())) {
6150     unsigned PFIndexes[4];
6151     for (unsigned i = 0; i != 4; ++i) {
6152       if (M[i] < 0)
6153         PFIndexes[i] = 8;
6154       else
6155         PFIndexes[i] = M[i];
6156     }
6157
6158     // Compute the index in the perfect shuffle table.
6159     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
6160                             PFIndexes[2] * 9 + PFIndexes[3];
6161     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
6162     unsigned Cost = (PFEntry >> 30);
6163
6164     if (Cost <= 4)
6165       return true;
6166   }
6167
6168   bool DummyBool;
6169   int DummyInt;
6170   unsigned DummyUnsigned;
6171
6172   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
6173           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
6174           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
6175           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
6176           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
6177           isZIPMask(M, VT, DummyUnsigned) ||
6178           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
6179           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
6180           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
6181           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
6182           isConcatMask(M, VT, VT.getSizeInBits() == 128));
6183 }
6184
6185 /// getVShiftImm - Check if this is a valid build_vector for the immediate
6186 /// operand of a vector shift operation, where all the elements of the
6187 /// build_vector must have the same constant integer value.
6188 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
6189   // Ignore bit_converts.
6190   while (Op.getOpcode() == ISD::BITCAST)
6191     Op = Op.getOperand(0);
6192   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
6193   APInt SplatBits, SplatUndef;
6194   unsigned SplatBitSize;
6195   bool HasAnyUndefs;
6196   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
6197                                     HasAnyUndefs, ElementBits) ||
6198       SplatBitSize > ElementBits)
6199     return false;
6200   Cnt = SplatBits.getSExtValue();
6201   return true;
6202 }
6203
6204 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
6205 /// operand of a vector shift left operation.  That value must be in the range:
6206 ///   0 <= Value < ElementBits for a left shift; or
6207 ///   0 <= Value <= ElementBits for a long left shift.
6208 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
6209   assert(VT.isVector() && "vector shift count is not a vector type");
6210   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6211   if (!getVShiftImm(Op, ElementBits, Cnt))
6212     return false;
6213   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
6214 }
6215
6216 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
6217 /// operand of a vector shift right operation.  For a shift opcode, the value
6218 /// is positive, but for an intrinsic the value count must be negative. The
6219 /// absolute value must be in the range:
6220 ///   1 <= |Value| <= ElementBits for a right shift; or
6221 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
6222 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
6223                          int64_t &Cnt) {
6224   assert(VT.isVector() && "vector shift count is not a vector type");
6225   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6226   if (!getVShiftImm(Op, ElementBits, Cnt))
6227     return false;
6228   if (isIntrinsic)
6229     Cnt = -Cnt;
6230   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
6231 }
6232
6233 SDValue AArch64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
6234                                                       SelectionDAG &DAG) const {
6235   EVT VT = Op.getValueType();
6236   SDLoc DL(Op);
6237   int64_t Cnt;
6238
6239   if (!Op.getOperand(1).getValueType().isVector())
6240     return Op;
6241   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
6242
6243   switch (Op.getOpcode()) {
6244   default:
6245     llvm_unreachable("unexpected shift opcode");
6246
6247   case ISD::SHL:
6248     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
6249       return DAG.getNode(AArch64ISD::VSHL, DL, VT, Op.getOperand(0),
6250                          DAG.getConstant(Cnt, DL, MVT::i32));
6251     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6252                        DAG.getConstant(Intrinsic::aarch64_neon_ushl, DL,
6253                                        MVT::i32),
6254                        Op.getOperand(0), Op.getOperand(1));
6255   case ISD::SRA:
6256   case ISD::SRL:
6257     // Right shift immediate
6258     if (isVShiftRImm(Op.getOperand(1), VT, false, false, Cnt) &&
6259         Cnt < EltSize) {
6260       unsigned Opc =
6261           (Op.getOpcode() == ISD::SRA) ? AArch64ISD::VASHR : AArch64ISD::VLSHR;
6262       return DAG.getNode(Opc, DL, VT, Op.getOperand(0),
6263                          DAG.getConstant(Cnt, DL, MVT::i32));
6264     }
6265
6266     // Right shift register.  Note, there is not a shift right register
6267     // instruction, but the shift left register instruction takes a signed
6268     // value, where negative numbers specify a right shift.
6269     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::aarch64_neon_sshl
6270                                                 : Intrinsic::aarch64_neon_ushl;
6271     // negate the shift amount
6272     SDValue NegShift = DAG.getNode(AArch64ISD::NEG, DL, VT, Op.getOperand(1));
6273     SDValue NegShiftLeft =
6274         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6275                     DAG.getConstant(Opc, DL, MVT::i32), Op.getOperand(0),
6276                     NegShift);
6277     return NegShiftLeft;
6278   }
6279
6280   return SDValue();
6281 }
6282
6283 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
6284                                     AArch64CC::CondCode CC, bool NoNans, EVT VT,
6285                                     SDLoc dl, SelectionDAG &DAG) {
6286   EVT SrcVT = LHS.getValueType();
6287   assert(VT.getSizeInBits() == SrcVT.getSizeInBits() &&
6288          "function only supposed to emit natural comparisons");
6289
6290   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
6291   APInt CnstBits(VT.getSizeInBits(), 0);
6292   APInt UndefBits(VT.getSizeInBits(), 0);
6293   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
6294   bool IsZero = IsCnst && (CnstBits == 0);
6295
6296   if (SrcVT.getVectorElementType().isFloatingPoint()) {
6297     switch (CC) {
6298     default:
6299       return SDValue();
6300     case AArch64CC::NE: {
6301       SDValue Fcmeq;
6302       if (IsZero)
6303         Fcmeq = DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6304       else
6305         Fcmeq = DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6306       return DAG.getNode(AArch64ISD::NOT, dl, VT, Fcmeq);
6307     }
6308     case AArch64CC::EQ:
6309       if (IsZero)
6310         return DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6311       return DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6312     case AArch64CC::GE:
6313       if (IsZero)
6314         return DAG.getNode(AArch64ISD::FCMGEz, dl, VT, LHS);
6315       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, LHS, RHS);
6316     case AArch64CC::GT:
6317       if (IsZero)
6318         return DAG.getNode(AArch64ISD::FCMGTz, dl, VT, LHS);
6319       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, LHS, RHS);
6320     case AArch64CC::LS:
6321       if (IsZero)
6322         return DAG.getNode(AArch64ISD::FCMLEz, dl, VT, LHS);
6323       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, RHS, LHS);
6324     case AArch64CC::LT:
6325       if (!NoNans)
6326         return SDValue();
6327     // If we ignore NaNs then we can use to the MI implementation.
6328     // Fallthrough.
6329     case AArch64CC::MI:
6330       if (IsZero)
6331         return DAG.getNode(AArch64ISD::FCMLTz, dl, VT, LHS);
6332       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, RHS, LHS);
6333     }
6334   }
6335
6336   switch (CC) {
6337   default:
6338     return SDValue();
6339   case AArch64CC::NE: {
6340     SDValue Cmeq;
6341     if (IsZero)
6342       Cmeq = DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6343     else
6344       Cmeq = DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6345     return DAG.getNode(AArch64ISD::NOT, dl, VT, Cmeq);
6346   }
6347   case AArch64CC::EQ:
6348     if (IsZero)
6349       return DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6350     return DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6351   case AArch64CC::GE:
6352     if (IsZero)
6353       return DAG.getNode(AArch64ISD::CMGEz, dl, VT, LHS);
6354     return DAG.getNode(AArch64ISD::CMGE, dl, VT, LHS, RHS);
6355   case AArch64CC::GT:
6356     if (IsZero)
6357       return DAG.getNode(AArch64ISD::CMGTz, dl, VT, LHS);
6358     return DAG.getNode(AArch64ISD::CMGT, dl, VT, LHS, RHS);
6359   case AArch64CC::LE:
6360     if (IsZero)
6361       return DAG.getNode(AArch64ISD::CMLEz, dl, VT, LHS);
6362     return DAG.getNode(AArch64ISD::CMGE, dl, VT, RHS, LHS);
6363   case AArch64CC::LS:
6364     return DAG.getNode(AArch64ISD::CMHS, dl, VT, RHS, LHS);
6365   case AArch64CC::LO:
6366     return DAG.getNode(AArch64ISD::CMHI, dl, VT, RHS, LHS);
6367   case AArch64CC::LT:
6368     if (IsZero)
6369       return DAG.getNode(AArch64ISD::CMLTz, dl, VT, LHS);
6370     return DAG.getNode(AArch64ISD::CMGT, dl, VT, RHS, LHS);
6371   case AArch64CC::HI:
6372     return DAG.getNode(AArch64ISD::CMHI, dl, VT, LHS, RHS);
6373   case AArch64CC::HS:
6374     return DAG.getNode(AArch64ISD::CMHS, dl, VT, LHS, RHS);
6375   }
6376 }
6377
6378 SDValue AArch64TargetLowering::LowerVSETCC(SDValue Op,
6379                                            SelectionDAG &DAG) const {
6380   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6381   SDValue LHS = Op.getOperand(0);
6382   SDValue RHS = Op.getOperand(1);
6383   EVT CmpVT = LHS.getValueType().changeVectorElementTypeToInteger();
6384   SDLoc dl(Op);
6385
6386   if (LHS.getValueType().getVectorElementType().isInteger()) {
6387     assert(LHS.getValueType() == RHS.getValueType());
6388     AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
6389     SDValue Cmp =
6390         EmitVectorComparison(LHS, RHS, AArch64CC, false, CmpVT, dl, DAG);
6391     return DAG.getSExtOrTrunc(Cmp, dl, Op.getValueType());
6392   }
6393
6394   assert(LHS.getValueType().getVectorElementType() == MVT::f32 ||
6395          LHS.getValueType().getVectorElementType() == MVT::f64);
6396
6397   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
6398   // clean.  Some of them require two branches to implement.
6399   AArch64CC::CondCode CC1, CC2;
6400   bool ShouldInvert;
6401   changeVectorFPCCToAArch64CC(CC, CC1, CC2, ShouldInvert);
6402
6403   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
6404   SDValue Cmp =
6405       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, CmpVT, dl, DAG);
6406   if (!Cmp.getNode())
6407     return SDValue();
6408
6409   if (CC2 != AArch64CC::AL) {
6410     SDValue Cmp2 =
6411         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, CmpVT, dl, DAG);
6412     if (!Cmp2.getNode())
6413       return SDValue();
6414
6415     Cmp = DAG.getNode(ISD::OR, dl, CmpVT, Cmp, Cmp2);
6416   }
6417
6418   Cmp = DAG.getSExtOrTrunc(Cmp, dl, Op.getValueType());
6419
6420   if (ShouldInvert)
6421     return Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
6422
6423   return Cmp;
6424 }
6425
6426 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
6427 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
6428 /// specified in the intrinsic calls.
6429 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
6430                                                const CallInst &I,
6431                                                unsigned Intrinsic) const {
6432   switch (Intrinsic) {
6433   case Intrinsic::aarch64_neon_ld2:
6434   case Intrinsic::aarch64_neon_ld3:
6435   case Intrinsic::aarch64_neon_ld4:
6436   case Intrinsic::aarch64_neon_ld1x2:
6437   case Intrinsic::aarch64_neon_ld1x3:
6438   case Intrinsic::aarch64_neon_ld1x4:
6439   case Intrinsic::aarch64_neon_ld2lane:
6440   case Intrinsic::aarch64_neon_ld3lane:
6441   case Intrinsic::aarch64_neon_ld4lane:
6442   case Intrinsic::aarch64_neon_ld2r:
6443   case Intrinsic::aarch64_neon_ld3r:
6444   case Intrinsic::aarch64_neon_ld4r: {
6445     Info.opc = ISD::INTRINSIC_W_CHAIN;
6446     // Conservatively set memVT to the entire set of vectors loaded.
6447     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
6448     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6449     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6450     Info.offset = 0;
6451     Info.align = 0;
6452     Info.vol = false; // volatile loads with NEON intrinsics not supported
6453     Info.readMem = true;
6454     Info.writeMem = false;
6455     return true;
6456   }
6457   case Intrinsic::aarch64_neon_st2:
6458   case Intrinsic::aarch64_neon_st3:
6459   case Intrinsic::aarch64_neon_st4:
6460   case Intrinsic::aarch64_neon_st1x2:
6461   case Intrinsic::aarch64_neon_st1x3:
6462   case Intrinsic::aarch64_neon_st1x4:
6463   case Intrinsic::aarch64_neon_st2lane:
6464   case Intrinsic::aarch64_neon_st3lane:
6465   case Intrinsic::aarch64_neon_st4lane: {
6466     Info.opc = ISD::INTRINSIC_VOID;
6467     // Conservatively set memVT to the entire set of vectors stored.
6468     unsigned NumElts = 0;
6469     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
6470       Type *ArgTy = I.getArgOperand(ArgI)->getType();
6471       if (!ArgTy->isVectorTy())
6472         break;
6473       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
6474     }
6475     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6476     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6477     Info.offset = 0;
6478     Info.align = 0;
6479     Info.vol = false; // volatile stores with NEON intrinsics not supported
6480     Info.readMem = false;
6481     Info.writeMem = true;
6482     return true;
6483   }
6484   case Intrinsic::aarch64_ldaxr:
6485   case Intrinsic::aarch64_ldxr: {
6486     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
6487     Info.opc = ISD::INTRINSIC_W_CHAIN;
6488     Info.memVT = MVT::getVT(PtrTy->getElementType());
6489     Info.ptrVal = I.getArgOperand(0);
6490     Info.offset = 0;
6491     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6492     Info.vol = true;
6493     Info.readMem = true;
6494     Info.writeMem = false;
6495     return true;
6496   }
6497   case Intrinsic::aarch64_stlxr:
6498   case Intrinsic::aarch64_stxr: {
6499     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
6500     Info.opc = ISD::INTRINSIC_W_CHAIN;
6501     Info.memVT = MVT::getVT(PtrTy->getElementType());
6502     Info.ptrVal = I.getArgOperand(1);
6503     Info.offset = 0;
6504     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6505     Info.vol = true;
6506     Info.readMem = false;
6507     Info.writeMem = true;
6508     return true;
6509   }
6510   case Intrinsic::aarch64_ldaxp:
6511   case Intrinsic::aarch64_ldxp: {
6512     Info.opc = ISD::INTRINSIC_W_CHAIN;
6513     Info.memVT = MVT::i128;
6514     Info.ptrVal = I.getArgOperand(0);
6515     Info.offset = 0;
6516     Info.align = 16;
6517     Info.vol = true;
6518     Info.readMem = true;
6519     Info.writeMem = false;
6520     return true;
6521   }
6522   case Intrinsic::aarch64_stlxp:
6523   case Intrinsic::aarch64_stxp: {
6524     Info.opc = ISD::INTRINSIC_W_CHAIN;
6525     Info.memVT = MVT::i128;
6526     Info.ptrVal = I.getArgOperand(2);
6527     Info.offset = 0;
6528     Info.align = 16;
6529     Info.vol = true;
6530     Info.readMem = false;
6531     Info.writeMem = true;
6532     return true;
6533   }
6534   default:
6535     break;
6536   }
6537
6538   return false;
6539 }
6540
6541 // Truncations from 64-bit GPR to 32-bit GPR is free.
6542 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
6543   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6544     return false;
6545   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6546   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6547   return NumBits1 > NumBits2;
6548 }
6549 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
6550   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6551     return false;
6552   unsigned NumBits1 = VT1.getSizeInBits();
6553   unsigned NumBits2 = VT2.getSizeInBits();
6554   return NumBits1 > NumBits2;
6555 }
6556
6557 /// Check if it is profitable to hoist instruction in then/else to if.
6558 /// Not profitable if I and it's user can form a FMA instruction
6559 /// because we prefer FMSUB/FMADD.
6560 bool AArch64TargetLowering::isProfitableToHoist(Instruction *I) const {
6561   if (I->getOpcode() != Instruction::FMul)
6562     return true;
6563
6564   if (I->getNumUses() != 1)
6565     return true;
6566
6567   Instruction *User = I->user_back();
6568
6569   if (User &&
6570       !(User->getOpcode() == Instruction::FSub ||
6571         User->getOpcode() == Instruction::FAdd))
6572     return true;
6573
6574   const TargetOptions &Options = getTargetMachine().Options;
6575   EVT VT = getValueType(User->getOperand(0)->getType());
6576
6577   if (isFMAFasterThanFMulAndFAdd(VT) &&
6578       isOperationLegalOrCustom(ISD::FMA, VT) &&
6579       (Options.AllowFPOpFusion == FPOpFusion::Fast || Options.UnsafeFPMath))
6580     return false;
6581
6582   return true;
6583 }
6584
6585 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
6586 // 64-bit GPR.
6587 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
6588   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6589     return false;
6590   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6591   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6592   return NumBits1 == 32 && NumBits2 == 64;
6593 }
6594 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
6595   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6596     return false;
6597   unsigned NumBits1 = VT1.getSizeInBits();
6598   unsigned NumBits2 = VT2.getSizeInBits();
6599   return NumBits1 == 32 && NumBits2 == 64;
6600 }
6601
6602 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
6603   EVT VT1 = Val.getValueType();
6604   if (isZExtFree(VT1, VT2)) {
6605     return true;
6606   }
6607
6608   if (Val.getOpcode() != ISD::LOAD)
6609     return false;
6610
6611   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
6612   return (VT1.isSimple() && !VT1.isVector() && VT1.isInteger() &&
6613           VT2.isSimple() && !VT2.isVector() && VT2.isInteger() &&
6614           VT1.getSizeInBits() <= 32);
6615 }
6616
6617 bool AArch64TargetLowering::isExtFreeImpl(const Instruction *Ext) const {
6618   if (isa<FPExtInst>(Ext))
6619     return false;
6620
6621   // Vector types are next free.
6622   if (Ext->getType()->isVectorTy())
6623     return false;
6624
6625   for (const Use &U : Ext->uses()) {
6626     // The extension is free if we can fold it with a left shift in an
6627     // addressing mode or an arithmetic operation: add, sub, and cmp.
6628
6629     // Is there a shift?
6630     const Instruction *Instr = cast<Instruction>(U.getUser());
6631
6632     // Is this a constant shift?
6633     switch (Instr->getOpcode()) {
6634     case Instruction::Shl:
6635       if (!isa<ConstantInt>(Instr->getOperand(1)))
6636         return false;
6637       break;
6638     case Instruction::GetElementPtr: {
6639       gep_type_iterator GTI = gep_type_begin(Instr);
6640       std::advance(GTI, U.getOperandNo());
6641       Type *IdxTy = *GTI;
6642       // This extension will end up with a shift because of the scaling factor.
6643       // 8-bit sized types have a scaling factor of 1, thus a shift amount of 0.
6644       // Get the shift amount based on the scaling factor:
6645       // log2(sizeof(IdxTy)) - log2(8).
6646       uint64_t ShiftAmt =
6647         countTrailingZeros(getDataLayout()->getTypeStoreSizeInBits(IdxTy)) - 3;
6648       // Is the constant foldable in the shift of the addressing mode?
6649       // I.e., shift amount is between 1 and 4 inclusive.
6650       if (ShiftAmt == 0 || ShiftAmt > 4)
6651         return false;
6652       break;
6653     }
6654     case Instruction::Trunc:
6655       // Check if this is a noop.
6656       // trunc(sext ty1 to ty2) to ty1.
6657       if (Instr->getType() == Ext->getOperand(0)->getType())
6658         continue;
6659     // FALL THROUGH.
6660     default:
6661       return false;
6662     }
6663
6664     // At this point we can use the bfm family, so this extension is free
6665     // for that use.
6666   }
6667   return true;
6668 }
6669
6670 bool AArch64TargetLowering::hasPairedLoad(Type *LoadedType,
6671                                           unsigned &RequiredAligment) const {
6672   if (!LoadedType->isIntegerTy() && !LoadedType->isFloatTy())
6673     return false;
6674   // Cyclone supports unaligned accesses.
6675   RequiredAligment = 0;
6676   unsigned NumBits = LoadedType->getPrimitiveSizeInBits();
6677   return NumBits == 32 || NumBits == 64;
6678 }
6679
6680 bool AArch64TargetLowering::hasPairedLoad(EVT LoadedType,
6681                                           unsigned &RequiredAligment) const {
6682   if (!LoadedType.isSimple() ||
6683       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
6684     return false;
6685   // Cyclone supports unaligned accesses.
6686   RequiredAligment = 0;
6687   unsigned NumBits = LoadedType.getSizeInBits();
6688   return NumBits == 32 || NumBits == 64;
6689 }
6690
6691 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
6692                        unsigned AlignCheck) {
6693   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
6694           (DstAlign == 0 || DstAlign % AlignCheck == 0));
6695 }
6696
6697 EVT AArch64TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
6698                                                unsigned SrcAlign, bool IsMemset,
6699                                                bool ZeroMemset,
6700                                                bool MemcpyStrSrc,
6701                                                MachineFunction &MF) const {
6702   // Don't use AdvSIMD to implement 16-byte memset. It would have taken one
6703   // instruction to materialize the v2i64 zero and one store (with restrictive
6704   // addressing mode). Just do two i64 store of zero-registers.
6705   bool Fast;
6706   const Function *F = MF.getFunction();
6707   if (Subtarget->hasFPARMv8() && !IsMemset && Size >= 16 &&
6708       !F->hasFnAttribute(Attribute::NoImplicitFloat) &&
6709       (memOpAlign(SrcAlign, DstAlign, 16) ||
6710        (allowsMisalignedMemoryAccesses(MVT::f128, 0, 1, &Fast) && Fast)))
6711     return MVT::f128;
6712
6713   if (Size >= 8 &&
6714       (memOpAlign(SrcAlign, DstAlign, 8) ||
6715        (allowsMisalignedMemoryAccesses(MVT::i64, 0, 1, &Fast) && Fast)))
6716     return MVT::i64;
6717
6718   if (Size >= 4 &&
6719       (memOpAlign(SrcAlign, DstAlign, 4) ||
6720        (allowsMisalignedMemoryAccesses(MVT::i32, 0, 1, &Fast) && Fast)))
6721     return MVT::i32;
6722
6723   return MVT::Other;
6724 }
6725
6726 // 12-bit optionally shifted immediates are legal for adds.
6727 bool AArch64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
6728   if ((Immed >> 12) == 0 || ((Immed & 0xfff) == 0 && Immed >> 24 == 0))
6729     return true;
6730   return false;
6731 }
6732
6733 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
6734 // immediates is the same as for an add or a sub.
6735 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
6736   if (Immed < 0)
6737     Immed *= -1;
6738   return isLegalAddImmediate(Immed);
6739 }
6740
6741 /// isLegalAddressingMode - Return true if the addressing mode represented
6742 /// by AM is legal for this target, for a load/store of the specified type.
6743 bool AArch64TargetLowering::isLegalAddressingMode(const AddrMode &AM,
6744                                                   Type *Ty,
6745                                                   unsigned AS) const {
6746   // AArch64 has five basic addressing modes:
6747   //  reg
6748   //  reg + 9-bit signed offset
6749   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
6750   //  reg1 + reg2
6751   //  reg + SIZE_IN_BYTES * reg
6752
6753   // No global is ever allowed as a base.
6754   if (AM.BaseGV)
6755     return false;
6756
6757   // No reg+reg+imm addressing.
6758   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
6759     return false;
6760
6761   // check reg + imm case:
6762   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
6763   uint64_t NumBytes = 0;
6764   if (Ty->isSized()) {
6765     uint64_t NumBits = getDataLayout()->getTypeSizeInBits(Ty);
6766     NumBytes = NumBits / 8;
6767     if (!isPowerOf2_64(NumBits))
6768       NumBytes = 0;
6769   }
6770
6771   if (!AM.Scale) {
6772     int64_t Offset = AM.BaseOffs;
6773
6774     // 9-bit signed offset
6775     if (Offset >= -(1LL << 9) && Offset <= (1LL << 9) - 1)
6776       return true;
6777
6778     // 12-bit unsigned offset
6779     unsigned shift = Log2_64(NumBytes);
6780     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
6781         // Must be a multiple of NumBytes (NumBytes is a power of 2)
6782         (Offset >> shift) << shift == Offset)
6783       return true;
6784     return false;
6785   }
6786
6787   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
6788
6789   if (!AM.Scale || AM.Scale == 1 ||
6790       (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes))
6791     return true;
6792   return false;
6793 }
6794
6795 int AArch64TargetLowering::getScalingFactorCost(const AddrMode &AM,
6796                                                 Type *Ty,
6797                                                 unsigned AS) const {
6798   // Scaling factors are not free at all.
6799   // Operands                     | Rt Latency
6800   // -------------------------------------------
6801   // Rt, [Xn, Xm]                 | 4
6802   // -------------------------------------------
6803   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
6804   // Rt, [Xn, Wm, <extend> #imm]  |
6805   if (isLegalAddressingMode(AM, Ty, AS))
6806     // Scale represents reg2 * scale, thus account for 1 if
6807     // it is not equal to 0 or 1.
6808     return AM.Scale != 0 && AM.Scale != 1;
6809   return -1;
6810 }
6811
6812 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
6813   VT = VT.getScalarType();
6814
6815   if (!VT.isSimple())
6816     return false;
6817
6818   switch (VT.getSimpleVT().SimpleTy) {
6819   case MVT::f32:
6820   case MVT::f64:
6821     return true;
6822   default:
6823     break;
6824   }
6825
6826   return false;
6827 }
6828
6829 const MCPhysReg *
6830 AArch64TargetLowering::getScratchRegisters(CallingConv::ID) const {
6831   // LR is a callee-save register, but we must treat it as clobbered by any call
6832   // site. Hence we include LR in the scratch registers, which are in turn added
6833   // as implicit-defs for stackmaps and patchpoints.
6834   static const MCPhysReg ScratchRegs[] = {
6835     AArch64::X16, AArch64::X17, AArch64::LR, 0
6836   };
6837   return ScratchRegs;
6838 }
6839
6840 bool
6841 AArch64TargetLowering::isDesirableToCommuteWithShift(const SDNode *N) const {
6842   EVT VT = N->getValueType(0);
6843     // If N is unsigned bit extraction: ((x >> C) & mask), then do not combine
6844     // it with shift to let it be lowered to UBFX.
6845   if (N->getOpcode() == ISD::AND && (VT == MVT::i32 || VT == MVT::i64) &&
6846       isa<ConstantSDNode>(N->getOperand(1))) {
6847     uint64_t TruncMask = N->getConstantOperandVal(1);
6848     if (isMask_64(TruncMask) &&
6849       N->getOperand(0).getOpcode() == ISD::SRL &&
6850       isa<ConstantSDNode>(N->getOperand(0)->getOperand(1)))
6851       return false;
6852   }
6853   return true;
6854 }
6855
6856 bool AArch64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
6857                                                               Type *Ty) const {
6858   assert(Ty->isIntegerTy());
6859
6860   unsigned BitSize = Ty->getPrimitiveSizeInBits();
6861   if (BitSize == 0)
6862     return false;
6863
6864   int64_t Val = Imm.getSExtValue();
6865   if (Val == 0 || AArch64_AM::isLogicalImmediate(Val, BitSize))
6866     return true;
6867
6868   if ((int64_t)Val < 0)
6869     Val = ~Val;
6870   if (BitSize == 32)
6871     Val &= (1LL << 32) - 1;
6872
6873   unsigned LZ = countLeadingZeros((uint64_t)Val);
6874   unsigned Shift = (63 - LZ) / 16;
6875   // MOVZ is free so return true for one or fewer MOVK.
6876   return Shift < 3;
6877 }
6878
6879 // Generate SUBS and CSEL for integer abs.
6880 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
6881   EVT VT = N->getValueType(0);
6882
6883   SDValue N0 = N->getOperand(0);
6884   SDValue N1 = N->getOperand(1);
6885   SDLoc DL(N);
6886
6887   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
6888   // and change it to SUB and CSEL.
6889   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
6890       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
6891       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
6892     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
6893       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
6894         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT),
6895                                   N0.getOperand(0));
6896         // Generate SUBS & CSEL.
6897         SDValue Cmp =
6898             DAG.getNode(AArch64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
6899                         N0.getOperand(0), DAG.getConstant(0, DL, VT));
6900         return DAG.getNode(AArch64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
6901                            DAG.getConstant(AArch64CC::PL, DL, MVT::i32),
6902                            SDValue(Cmp.getNode(), 1));
6903       }
6904   return SDValue();
6905 }
6906
6907 // performXorCombine - Attempts to handle integer ABS.
6908 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
6909                                  TargetLowering::DAGCombinerInfo &DCI,
6910                                  const AArch64Subtarget *Subtarget) {
6911   if (DCI.isBeforeLegalizeOps())
6912     return SDValue();
6913
6914   return performIntegerAbsCombine(N, DAG);
6915 }
6916
6917 SDValue
6918 AArch64TargetLowering::BuildSDIVPow2(SDNode *N, const APInt &Divisor,
6919                                      SelectionDAG &DAG,
6920                                      std::vector<SDNode *> *Created) const {
6921   // fold (sdiv X, pow2)
6922   EVT VT = N->getValueType(0);
6923   if ((VT != MVT::i32 && VT != MVT::i64) ||
6924       !(Divisor.isPowerOf2() || (-Divisor).isPowerOf2()))
6925     return SDValue();
6926
6927   SDLoc DL(N);
6928   SDValue N0 = N->getOperand(0);
6929   unsigned Lg2 = Divisor.countTrailingZeros();
6930   SDValue Zero = DAG.getConstant(0, DL, VT);
6931   SDValue Pow2MinusOne = DAG.getConstant((1ULL << Lg2) - 1, DL, VT);
6932
6933   // Add (N0 < 0) ? Pow2 - 1 : 0;
6934   SDValue CCVal;
6935   SDValue Cmp = getAArch64Cmp(N0, Zero, ISD::SETLT, CCVal, DAG, DL);
6936   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, N0, Pow2MinusOne);
6937   SDValue CSel = DAG.getNode(AArch64ISD::CSEL, DL, VT, Add, N0, CCVal, Cmp);
6938
6939   if (Created) {
6940     Created->push_back(Cmp.getNode());
6941     Created->push_back(Add.getNode());
6942     Created->push_back(CSel.getNode());
6943   }
6944
6945   // Divide by pow2.
6946   SDValue SRA =
6947       DAG.getNode(ISD::SRA, DL, VT, CSel, DAG.getConstant(Lg2, DL, MVT::i64));
6948
6949   // If we're dividing by a positive value, we're done.  Otherwise, we must
6950   // negate the result.
6951   if (Divisor.isNonNegative())
6952     return SRA;
6953
6954   if (Created)
6955     Created->push_back(SRA.getNode());
6956   return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT), SRA);
6957 }
6958
6959 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
6960                                  TargetLowering::DAGCombinerInfo &DCI,
6961                                  const AArch64Subtarget *Subtarget) {
6962   if (DCI.isBeforeLegalizeOps())
6963     return SDValue();
6964
6965   // Multiplication of a power of two plus/minus one can be done more
6966   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
6967   // future CPUs have a cheaper MADD instruction, this may need to be
6968   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
6969   // 64-bit is 5 cycles, so this is always a win.
6970   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
6971     APInt Value = C->getAPIntValue();
6972     EVT VT = N->getValueType(0);
6973     SDLoc DL(N);
6974     if (Value.isNonNegative()) {
6975       // (mul x, 2^N + 1) => (add (shl x, N), x)
6976       APInt VM1 = Value - 1;
6977       if (VM1.isPowerOf2()) {
6978         SDValue ShiftedVal =
6979             DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
6980                         DAG.getConstant(VM1.logBase2(), DL, MVT::i64));
6981         return DAG.getNode(ISD::ADD, DL, VT, ShiftedVal,
6982                            N->getOperand(0));
6983       }
6984       // (mul x, 2^N - 1) => (sub (shl x, N), x)
6985       APInt VP1 = Value + 1;
6986       if (VP1.isPowerOf2()) {
6987         SDValue ShiftedVal =
6988             DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
6989                         DAG.getConstant(VP1.logBase2(), DL, MVT::i64));
6990         return DAG.getNode(ISD::SUB, DL, VT, ShiftedVal,
6991                            N->getOperand(0));
6992       }
6993     } else {
6994       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
6995       APInt VNP1 = -Value + 1;
6996       if (VNP1.isPowerOf2()) {
6997         SDValue ShiftedVal =
6998             DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
6999                         DAG.getConstant(VNP1.logBase2(), DL, MVT::i64));
7000         return DAG.getNode(ISD::SUB, DL, VT, N->getOperand(0),
7001                            ShiftedVal);
7002       }
7003       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
7004       APInt VNM1 = -Value - 1;
7005       if (VNM1.isPowerOf2()) {
7006         SDValue ShiftedVal =
7007             DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
7008                         DAG.getConstant(VNM1.logBase2(), DL, MVT::i64));
7009         SDValue Add =
7010             DAG.getNode(ISD::ADD, DL, VT, ShiftedVal, N->getOperand(0));
7011         return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT), Add);
7012       }
7013     }
7014   }
7015   return SDValue();
7016 }
7017
7018 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
7019                                                          SelectionDAG &DAG) {
7020   // Take advantage of vector comparisons producing 0 or -1 in each lane to
7021   // optimize away operation when it's from a constant.
7022   //
7023   // The general transformation is:
7024   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
7025   //       AND(VECTOR_CMP(x,y), constant2)
7026   //    constant2 = UNARYOP(constant)
7027
7028   // Early exit if this isn't a vector operation, the operand of the
7029   // unary operation isn't a bitwise AND, or if the sizes of the operations
7030   // aren't the same.
7031   EVT VT = N->getValueType(0);
7032   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
7033       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
7034       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
7035     return SDValue();
7036
7037   // Now check that the other operand of the AND is a constant. We could
7038   // make the transformation for non-constant splats as well, but it's unclear
7039   // that would be a benefit as it would not eliminate any operations, just
7040   // perform one more step in scalar code before moving to the vector unit.
7041   if (BuildVectorSDNode *BV =
7042           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
7043     // Bail out if the vector isn't a constant.
7044     if (!BV->isConstant())
7045       return SDValue();
7046
7047     // Everything checks out. Build up the new and improved node.
7048     SDLoc DL(N);
7049     EVT IntVT = BV->getValueType(0);
7050     // Create a new constant of the appropriate type for the transformed
7051     // DAG.
7052     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
7053     // The AND node needs bitcasts to/from an integer vector type around it.
7054     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
7055     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
7056                                  N->getOperand(0)->getOperand(0), MaskConst);
7057     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
7058     return Res;
7059   }
7060
7061   return SDValue();
7062 }
7063
7064 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG,
7065                                      const AArch64Subtarget *Subtarget) {
7066   // First try to optimize away the conversion when it's conditionally from
7067   // a constant. Vectors only.
7068   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
7069   if (Res != SDValue())
7070     return Res;
7071
7072   EVT VT = N->getValueType(0);
7073   if (VT != MVT::f32 && VT != MVT::f64)
7074     return SDValue();
7075
7076   // Only optimize when the source and destination types have the same width.
7077   if (VT.getSizeInBits() != N->getOperand(0).getValueType().getSizeInBits())
7078     return SDValue();
7079
7080   // If the result of an integer load is only used by an integer-to-float
7081   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
7082   // This eliminates an "integer-to-vector-move UOP and improve throughput.
7083   SDValue N0 = N->getOperand(0);
7084   if (Subtarget->hasNEON() && ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
7085       // Do not change the width of a volatile load.
7086       !cast<LoadSDNode>(N0)->isVolatile()) {
7087     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
7088     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
7089                                LN0->getPointerInfo(), LN0->isVolatile(),
7090                                LN0->isNonTemporal(), LN0->isInvariant(),
7091                                LN0->getAlignment());
7092
7093     // Make sure successors of the original load stay after it by updating them
7094     // to use the new Chain.
7095     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
7096
7097     unsigned Opcode =
7098         (N->getOpcode() == ISD::SINT_TO_FP) ? AArch64ISD::SITOF : AArch64ISD::UITOF;
7099     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
7100   }
7101
7102   return SDValue();
7103 }
7104
7105 /// An EXTR instruction is made up of two shifts, ORed together. This helper
7106 /// searches for and classifies those shifts.
7107 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
7108                          bool &FromHi) {
7109   if (N.getOpcode() == ISD::SHL)
7110     FromHi = false;
7111   else if (N.getOpcode() == ISD::SRL)
7112     FromHi = true;
7113   else
7114     return false;
7115
7116   if (!isa<ConstantSDNode>(N.getOperand(1)))
7117     return false;
7118
7119   ShiftAmount = N->getConstantOperandVal(1);
7120   Src = N->getOperand(0);
7121   return true;
7122 }
7123
7124 /// EXTR instruction extracts a contiguous chunk of bits from two existing
7125 /// registers viewed as a high/low pair. This function looks for the pattern:
7126 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
7127 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
7128 /// independent.
7129 static SDValue tryCombineToEXTR(SDNode *N,
7130                                 TargetLowering::DAGCombinerInfo &DCI) {
7131   SelectionDAG &DAG = DCI.DAG;
7132   SDLoc DL(N);
7133   EVT VT = N->getValueType(0);
7134
7135   assert(N->getOpcode() == ISD::OR && "Unexpected root");
7136
7137   if (VT != MVT::i32 && VT != MVT::i64)
7138     return SDValue();
7139
7140   SDValue LHS;
7141   uint32_t ShiftLHS = 0;
7142   bool LHSFromHi = 0;
7143   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
7144     return SDValue();
7145
7146   SDValue RHS;
7147   uint32_t ShiftRHS = 0;
7148   bool RHSFromHi = 0;
7149   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
7150     return SDValue();
7151
7152   // If they're both trying to come from the high part of the register, they're
7153   // not really an EXTR.
7154   if (LHSFromHi == RHSFromHi)
7155     return SDValue();
7156
7157   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
7158     return SDValue();
7159
7160   if (LHSFromHi) {
7161     std::swap(LHS, RHS);
7162     std::swap(ShiftLHS, ShiftRHS);
7163   }
7164
7165   return DAG.getNode(AArch64ISD::EXTR, DL, VT, LHS, RHS,
7166                      DAG.getConstant(ShiftRHS, DL, MVT::i64));
7167 }
7168
7169 static SDValue tryCombineToBSL(SDNode *N,
7170                                 TargetLowering::DAGCombinerInfo &DCI) {
7171   EVT VT = N->getValueType(0);
7172   SelectionDAG &DAG = DCI.DAG;
7173   SDLoc DL(N);
7174
7175   if (!VT.isVector())
7176     return SDValue();
7177
7178   SDValue N0 = N->getOperand(0);
7179   if (N0.getOpcode() != ISD::AND)
7180     return SDValue();
7181
7182   SDValue N1 = N->getOperand(1);
7183   if (N1.getOpcode() != ISD::AND)
7184     return SDValue();
7185
7186   // We only have to look for constant vectors here since the general, variable
7187   // case can be handled in TableGen.
7188   unsigned Bits = VT.getVectorElementType().getSizeInBits();
7189   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
7190   for (int i = 1; i >= 0; --i)
7191     for (int j = 1; j >= 0; --j) {
7192       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
7193       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
7194       if (!BVN0 || !BVN1)
7195         continue;
7196
7197       bool FoundMatch = true;
7198       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
7199         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
7200         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
7201         if (!CN0 || !CN1 ||
7202             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
7203           FoundMatch = false;
7204           break;
7205         }
7206       }
7207
7208       if (FoundMatch)
7209         return DAG.getNode(AArch64ISD::BSL, DL, VT, SDValue(BVN0, 0),
7210                            N0->getOperand(1 - i), N1->getOperand(1 - j));
7211     }
7212
7213   return SDValue();
7214 }
7215
7216 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
7217                                 const AArch64Subtarget *Subtarget) {
7218   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
7219   if (!EnableAArch64ExtrGeneration)
7220     return SDValue();
7221   SelectionDAG &DAG = DCI.DAG;
7222   EVT VT = N->getValueType(0);
7223
7224   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
7225     return SDValue();
7226
7227   SDValue Res = tryCombineToEXTR(N, DCI);
7228   if (Res.getNode())
7229     return Res;
7230
7231   Res = tryCombineToBSL(N, DCI);
7232   if (Res.getNode())
7233     return Res;
7234
7235   return SDValue();
7236 }
7237
7238 static SDValue performBitcastCombine(SDNode *N,
7239                                      TargetLowering::DAGCombinerInfo &DCI,
7240                                      SelectionDAG &DAG) {
7241   // Wait 'til after everything is legalized to try this. That way we have
7242   // legal vector types and such.
7243   if (DCI.isBeforeLegalizeOps())
7244     return SDValue();
7245
7246   // Remove extraneous bitcasts around an extract_subvector.
7247   // For example,
7248   //    (v4i16 (bitconvert
7249   //             (extract_subvector (v2i64 (bitconvert (v8i16 ...)), (i64 1)))))
7250   //  becomes
7251   //    (extract_subvector ((v8i16 ...), (i64 4)))
7252
7253   // Only interested in 64-bit vectors as the ultimate result.
7254   EVT VT = N->getValueType(0);
7255   if (!VT.isVector())
7256     return SDValue();
7257   if (VT.getSimpleVT().getSizeInBits() != 64)
7258     return SDValue();
7259   // Is the operand an extract_subvector starting at the beginning or halfway
7260   // point of the vector? A low half may also come through as an
7261   // EXTRACT_SUBREG, so look for that, too.
7262   SDValue Op0 = N->getOperand(0);
7263   if (Op0->getOpcode() != ISD::EXTRACT_SUBVECTOR &&
7264       !(Op0->isMachineOpcode() &&
7265         Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG))
7266     return SDValue();
7267   uint64_t idx = cast<ConstantSDNode>(Op0->getOperand(1))->getZExtValue();
7268   if (Op0->getOpcode() == ISD::EXTRACT_SUBVECTOR) {
7269     if (Op0->getValueType(0).getVectorNumElements() != idx && idx != 0)
7270       return SDValue();
7271   } else if (Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG) {
7272     if (idx != AArch64::dsub)
7273       return SDValue();
7274     // The dsub reference is equivalent to a lane zero subvector reference.
7275     idx = 0;
7276   }
7277   // Look through the bitcast of the input to the extract.
7278   if (Op0->getOperand(0)->getOpcode() != ISD::BITCAST)
7279     return SDValue();
7280   SDValue Source = Op0->getOperand(0)->getOperand(0);
7281   // If the source type has twice the number of elements as our destination
7282   // type, we know this is an extract of the high or low half of the vector.
7283   EVT SVT = Source->getValueType(0);
7284   if (SVT.getVectorNumElements() != VT.getVectorNumElements() * 2)
7285     return SDValue();
7286
7287   DEBUG(dbgs() << "aarch64-lower: bitcast extract_subvector simplification\n");
7288
7289   // Create the simplified form to just extract the low or high half of the
7290   // vector directly rather than bothering with the bitcasts.
7291   SDLoc dl(N);
7292   unsigned NumElements = VT.getVectorNumElements();
7293   if (idx) {
7294     SDValue HalfIdx = DAG.getConstant(NumElements, dl, MVT::i64);
7295     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, Source, HalfIdx);
7296   } else {
7297     SDValue SubReg = DAG.getTargetConstant(AArch64::dsub, dl, MVT::i32);
7298     return SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl, VT,
7299                                       Source, SubReg),
7300                    0);
7301   }
7302 }
7303
7304 static SDValue performConcatVectorsCombine(SDNode *N,
7305                                            TargetLowering::DAGCombinerInfo &DCI,
7306                                            SelectionDAG &DAG) {
7307   SDLoc dl(N);
7308   EVT VT = N->getValueType(0);
7309   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
7310
7311   // Optimize concat_vectors of truncated vectors, where the intermediate
7312   // type is illegal, to avoid said illegality,  e.g.,
7313   //   (v4i16 (concat_vectors (v2i16 (truncate (v2i64))),
7314   //                          (v2i16 (truncate (v2i64)))))
7315   // ->
7316   //   (v4i16 (truncate (vector_shuffle (v4i32 (bitcast (v2i64))),
7317   //                                    (v4i32 (bitcast (v2i64))),
7318   //                                    <0, 2, 4, 6>)))
7319   // This isn't really target-specific, but ISD::TRUNCATE legality isn't keyed
7320   // on both input and result type, so we might generate worse code.
7321   // On AArch64 we know it's fine for v2i64->v4i16 and v4i32->v8i8.
7322   if (N->getNumOperands() == 2 &&
7323       N0->getOpcode() == ISD::TRUNCATE &&
7324       N1->getOpcode() == ISD::TRUNCATE) {
7325     SDValue N00 = N0->getOperand(0);
7326     SDValue N10 = N1->getOperand(0);
7327     EVT N00VT = N00.getValueType();
7328
7329     if (N00VT == N10.getValueType() &&
7330         (N00VT == MVT::v2i64 || N00VT == MVT::v4i32) &&
7331         N00VT.getScalarSizeInBits() == 4 * VT.getScalarSizeInBits()) {
7332       MVT MidVT = (N00VT == MVT::v2i64 ? MVT::v4i32 : MVT::v8i16);
7333       SmallVector<int, 8> Mask(MidVT.getVectorNumElements());
7334       for (size_t i = 0; i < Mask.size(); ++i)
7335         Mask[i] = i * 2;
7336       return DAG.getNode(ISD::TRUNCATE, dl, VT,
7337                          DAG.getVectorShuffle(
7338                              MidVT, dl,
7339                              DAG.getNode(ISD::BITCAST, dl, MidVT, N00),
7340                              DAG.getNode(ISD::BITCAST, dl, MidVT, N10), Mask));
7341     }
7342   }
7343
7344   // Wait 'til after everything is legalized to try this. That way we have
7345   // legal vector types and such.
7346   if (DCI.isBeforeLegalizeOps())
7347     return SDValue();
7348
7349   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
7350   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
7351   // canonicalise to that.
7352   if (N0 == N1 && VT.getVectorNumElements() == 2) {
7353     assert(VT.getVectorElementType().getSizeInBits() == 64);
7354     return DAG.getNode(AArch64ISD::DUPLANE64, dl, VT, WidenVector(N0, DAG),
7355                        DAG.getConstant(0, dl, MVT::i64));
7356   }
7357
7358   // Canonicalise concat_vectors so that the right-hand vector has as few
7359   // bit-casts as possible before its real operation. The primary matching
7360   // destination for these operations will be the narrowing "2" instructions,
7361   // which depend on the operation being performed on this right-hand vector.
7362   // For example,
7363   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
7364   // becomes
7365   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
7366
7367   if (N1->getOpcode() != ISD::BITCAST)
7368     return SDValue();
7369   SDValue RHS = N1->getOperand(0);
7370   MVT RHSTy = RHS.getValueType().getSimpleVT();
7371   // If the RHS is not a vector, this is not the pattern we're looking for.
7372   if (!RHSTy.isVector())
7373     return SDValue();
7374
7375   DEBUG(dbgs() << "aarch64-lower: concat_vectors bitcast simplification\n");
7376
7377   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
7378                                   RHSTy.getVectorNumElements() * 2);
7379   return DAG.getNode(ISD::BITCAST, dl, VT,
7380                      DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
7381                                  DAG.getNode(ISD::BITCAST, dl, RHSTy, N0),
7382                                  RHS));
7383 }
7384
7385 static SDValue tryCombineFixedPointConvert(SDNode *N,
7386                                            TargetLowering::DAGCombinerInfo &DCI,
7387                                            SelectionDAG &DAG) {
7388   // Wait 'til after everything is legalized to try this. That way we have
7389   // legal vector types and such.
7390   if (DCI.isBeforeLegalizeOps())
7391     return SDValue();
7392   // Transform a scalar conversion of a value from a lane extract into a
7393   // lane extract of a vector conversion. E.g., from foo1 to foo2:
7394   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
7395   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
7396   //
7397   // The second form interacts better with instruction selection and the
7398   // register allocator to avoid cross-class register copies that aren't
7399   // coalescable due to a lane reference.
7400
7401   // Check the operand and see if it originates from a lane extract.
7402   SDValue Op1 = N->getOperand(1);
7403   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
7404     // Yep, no additional predication needed. Perform the transform.
7405     SDValue IID = N->getOperand(0);
7406     SDValue Shift = N->getOperand(2);
7407     SDValue Vec = Op1.getOperand(0);
7408     SDValue Lane = Op1.getOperand(1);
7409     EVT ResTy = N->getValueType(0);
7410     EVT VecResTy;
7411     SDLoc DL(N);
7412
7413     // The vector width should be 128 bits by the time we get here, even
7414     // if it started as 64 bits (the extract_vector handling will have
7415     // done so).
7416     assert(Vec.getValueType().getSizeInBits() == 128 &&
7417            "unexpected vector size on extract_vector_elt!");
7418     if (Vec.getValueType() == MVT::v4i32)
7419       VecResTy = MVT::v4f32;
7420     else if (Vec.getValueType() == MVT::v2i64)
7421       VecResTy = MVT::v2f64;
7422     else
7423       llvm_unreachable("unexpected vector type!");
7424
7425     SDValue Convert =
7426         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
7427     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
7428   }
7429   return SDValue();
7430 }
7431
7432 // AArch64 high-vector "long" operations are formed by performing the non-high
7433 // version on an extract_subvector of each operand which gets the high half:
7434 //
7435 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
7436 //
7437 // However, there are cases which don't have an extract_high explicitly, but
7438 // have another operation that can be made compatible with one for free. For
7439 // example:
7440 //
7441 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
7442 //
7443 // This routine does the actual conversion of such DUPs, once outer routines
7444 // have determined that everything else is in order.
7445 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
7446   // We can handle most types of duplicate, but the lane ones have an extra
7447   // operand saying *which* lane, so we need to know.
7448   bool IsDUPLANE;
7449   switch (N.getOpcode()) {
7450   case AArch64ISD::DUP:
7451     IsDUPLANE = false;
7452     break;
7453   case AArch64ISD::DUPLANE8:
7454   case AArch64ISD::DUPLANE16:
7455   case AArch64ISD::DUPLANE32:
7456   case AArch64ISD::DUPLANE64:
7457     IsDUPLANE = true;
7458     break;
7459   default:
7460     return SDValue();
7461   }
7462
7463   MVT NarrowTy = N.getSimpleValueType();
7464   if (!NarrowTy.is64BitVector())
7465     return SDValue();
7466
7467   MVT ElementTy = NarrowTy.getVectorElementType();
7468   unsigned NumElems = NarrowTy.getVectorNumElements();
7469   MVT NewDUPVT = MVT::getVectorVT(ElementTy, NumElems * 2);
7470
7471   SDLoc dl(N);
7472   SDValue NewDUP;
7473   if (IsDUPLANE)
7474     NewDUP = DAG.getNode(N.getOpcode(), dl, NewDUPVT, N.getOperand(0),
7475                          N.getOperand(1));
7476   else
7477     NewDUP = DAG.getNode(AArch64ISD::DUP, dl, NewDUPVT, N.getOperand(0));
7478
7479   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, NarrowTy, NewDUP,
7480                      DAG.getConstant(NumElems, dl, MVT::i64));
7481 }
7482
7483 static bool isEssentiallyExtractSubvector(SDValue N) {
7484   if (N.getOpcode() == ISD::EXTRACT_SUBVECTOR)
7485     return true;
7486
7487   return N.getOpcode() == ISD::BITCAST &&
7488          N.getOperand(0).getOpcode() == ISD::EXTRACT_SUBVECTOR;
7489 }
7490
7491 /// \brief Helper structure to keep track of ISD::SET_CC operands.
7492 struct GenericSetCCInfo {
7493   const SDValue *Opnd0;
7494   const SDValue *Opnd1;
7495   ISD::CondCode CC;
7496 };
7497
7498 /// \brief Helper structure to keep track of a SET_CC lowered into AArch64 code.
7499 struct AArch64SetCCInfo {
7500   const SDValue *Cmp;
7501   AArch64CC::CondCode CC;
7502 };
7503
7504 /// \brief Helper structure to keep track of SetCC information.
7505 union SetCCInfo {
7506   GenericSetCCInfo Generic;
7507   AArch64SetCCInfo AArch64;
7508 };
7509
7510 /// \brief Helper structure to be able to read SetCC information.  If set to
7511 /// true, IsAArch64 field, Info is a AArch64SetCCInfo, otherwise Info is a
7512 /// GenericSetCCInfo.
7513 struct SetCCInfoAndKind {
7514   SetCCInfo Info;
7515   bool IsAArch64;
7516 };
7517
7518 /// \brief Check whether or not \p Op is a SET_CC operation, either a generic or
7519 /// an
7520 /// AArch64 lowered one.
7521 /// \p SetCCInfo is filled accordingly.
7522 /// \post SetCCInfo is meanginfull only when this function returns true.
7523 /// \return True when Op is a kind of SET_CC operation.
7524 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
7525   // If this is a setcc, this is straight forward.
7526   if (Op.getOpcode() == ISD::SETCC) {
7527     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
7528     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
7529     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7530     SetCCInfo.IsAArch64 = false;
7531     return true;
7532   }
7533   // Otherwise, check if this is a matching csel instruction.
7534   // In other words:
7535   // - csel 1, 0, cc
7536   // - csel 0, 1, !cc
7537   if (Op.getOpcode() != AArch64ISD::CSEL)
7538     return false;
7539   // Set the information about the operands.
7540   // TODO: we want the operands of the Cmp not the csel
7541   SetCCInfo.Info.AArch64.Cmp = &Op.getOperand(3);
7542   SetCCInfo.IsAArch64 = true;
7543   SetCCInfo.Info.AArch64.CC = static_cast<AArch64CC::CondCode>(
7544       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
7545
7546   // Check that the operands matches the constraints:
7547   // (1) Both operands must be constants.
7548   // (2) One must be 1 and the other must be 0.
7549   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
7550   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7551
7552   // Check (1).
7553   if (!TValue || !FValue)
7554     return false;
7555
7556   // Check (2).
7557   if (!TValue->isOne()) {
7558     // Update the comparison when we are interested in !cc.
7559     std::swap(TValue, FValue);
7560     SetCCInfo.Info.AArch64.CC =
7561         AArch64CC::getInvertedCondCode(SetCCInfo.Info.AArch64.CC);
7562   }
7563   return TValue->isOne() && FValue->isNullValue();
7564 }
7565
7566 // Returns true if Op is setcc or zext of setcc.
7567 static bool isSetCCOrZExtSetCC(const SDValue& Op, SetCCInfoAndKind &Info) {
7568   if (isSetCC(Op, Info))
7569     return true;
7570   return ((Op.getOpcode() == ISD::ZERO_EXTEND) &&
7571     isSetCC(Op->getOperand(0), Info));
7572 }
7573
7574 // The folding we want to perform is:
7575 // (add x, [zext] (setcc cc ...) )
7576 //   -->
7577 // (csel x, (add x, 1), !cc ...)
7578 //
7579 // The latter will get matched to a CSINC instruction.
7580 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
7581   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
7582   SDValue LHS = Op->getOperand(0);
7583   SDValue RHS = Op->getOperand(1);
7584   SetCCInfoAndKind InfoAndKind;
7585
7586   // If neither operand is a SET_CC, give up.
7587   if (!isSetCCOrZExtSetCC(LHS, InfoAndKind)) {
7588     std::swap(LHS, RHS);
7589     if (!isSetCCOrZExtSetCC(LHS, InfoAndKind))
7590       return SDValue();
7591   }
7592
7593   // FIXME: This could be generatized to work for FP comparisons.
7594   EVT CmpVT = InfoAndKind.IsAArch64
7595                   ? InfoAndKind.Info.AArch64.Cmp->getOperand(0).getValueType()
7596                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
7597   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
7598     return SDValue();
7599
7600   SDValue CCVal;
7601   SDValue Cmp;
7602   SDLoc dl(Op);
7603   if (InfoAndKind.IsAArch64) {
7604     CCVal = DAG.getConstant(
7605         AArch64CC::getInvertedCondCode(InfoAndKind.Info.AArch64.CC), dl,
7606         MVT::i32);
7607     Cmp = *InfoAndKind.Info.AArch64.Cmp;
7608   } else
7609     Cmp = getAArch64Cmp(*InfoAndKind.Info.Generic.Opnd0,
7610                       *InfoAndKind.Info.Generic.Opnd1,
7611                       ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, true),
7612                       CCVal, DAG, dl);
7613
7614   EVT VT = Op->getValueType(0);
7615   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, dl, VT));
7616   return DAG.getNode(AArch64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
7617 }
7618
7619 // The basic add/sub long vector instructions have variants with "2" on the end
7620 // which act on the high-half of their inputs. They are normally matched by
7621 // patterns like:
7622 //
7623 // (add (zeroext (extract_high LHS)),
7624 //      (zeroext (extract_high RHS)))
7625 // -> uaddl2 vD, vN, vM
7626 //
7627 // However, if one of the extracts is something like a duplicate, this
7628 // instruction can still be used profitably. This function puts the DAG into a
7629 // more appropriate form for those patterns to trigger.
7630 static SDValue performAddSubLongCombine(SDNode *N,
7631                                         TargetLowering::DAGCombinerInfo &DCI,
7632                                         SelectionDAG &DAG) {
7633   if (DCI.isBeforeLegalizeOps())
7634     return SDValue();
7635
7636   MVT VT = N->getSimpleValueType(0);
7637   if (!VT.is128BitVector()) {
7638     if (N->getOpcode() == ISD::ADD)
7639       return performSetccAddFolding(N, DAG);
7640     return SDValue();
7641   }
7642
7643   // Make sure both branches are extended in the same way.
7644   SDValue LHS = N->getOperand(0);
7645   SDValue RHS = N->getOperand(1);
7646   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
7647        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
7648       LHS.getOpcode() != RHS.getOpcode())
7649     return SDValue();
7650
7651   unsigned ExtType = LHS.getOpcode();
7652
7653   // It's not worth doing if at least one of the inputs isn't already an
7654   // extract, but we don't know which it'll be so we have to try both.
7655   if (isEssentiallyExtractSubvector(LHS.getOperand(0))) {
7656     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
7657     if (!RHS.getNode())
7658       return SDValue();
7659
7660     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
7661   } else if (isEssentiallyExtractSubvector(RHS.getOperand(0))) {
7662     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
7663     if (!LHS.getNode())
7664       return SDValue();
7665
7666     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
7667   }
7668
7669   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
7670 }
7671
7672 // Massage DAGs which we can use the high-half "long" operations on into
7673 // something isel will recognize better. E.g.
7674 //
7675 // (aarch64_neon_umull (extract_high vec) (dupv64 scalar)) -->
7676 //   (aarch64_neon_umull (extract_high (v2i64 vec)))
7677 //                     (extract_high (v2i64 (dup128 scalar)))))
7678 //
7679 static SDValue tryCombineLongOpWithDup(unsigned IID, SDNode *N,
7680                                        TargetLowering::DAGCombinerInfo &DCI,
7681                                        SelectionDAG &DAG) {
7682   if (DCI.isBeforeLegalizeOps())
7683     return SDValue();
7684
7685   SDValue LHS = N->getOperand(1);
7686   SDValue RHS = N->getOperand(2);
7687   assert(LHS.getValueType().is64BitVector() &&
7688          RHS.getValueType().is64BitVector() &&
7689          "unexpected shape for long operation");
7690
7691   // Either node could be a DUP, but it's not worth doing both of them (you'd
7692   // just as well use the non-high version) so look for a corresponding extract
7693   // operation on the other "wing".
7694   if (isEssentiallyExtractSubvector(LHS)) {
7695     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
7696     if (!RHS.getNode())
7697       return SDValue();
7698   } else if (isEssentiallyExtractSubvector(RHS)) {
7699     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
7700     if (!LHS.getNode())
7701       return SDValue();
7702   }
7703
7704   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
7705                      N->getOperand(0), LHS, RHS);
7706 }
7707
7708 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
7709   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
7710   unsigned ElemBits = ElemTy.getSizeInBits();
7711
7712   int64_t ShiftAmount;
7713   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
7714     APInt SplatValue, SplatUndef;
7715     unsigned SplatBitSize;
7716     bool HasAnyUndefs;
7717     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
7718                               HasAnyUndefs, ElemBits) ||
7719         SplatBitSize != ElemBits)
7720       return SDValue();
7721
7722     ShiftAmount = SplatValue.getSExtValue();
7723   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
7724     ShiftAmount = CVN->getSExtValue();
7725   } else
7726     return SDValue();
7727
7728   unsigned Opcode;
7729   bool IsRightShift;
7730   switch (IID) {
7731   default:
7732     llvm_unreachable("Unknown shift intrinsic");
7733   case Intrinsic::aarch64_neon_sqshl:
7734     Opcode = AArch64ISD::SQSHL_I;
7735     IsRightShift = false;
7736     break;
7737   case Intrinsic::aarch64_neon_uqshl:
7738     Opcode = AArch64ISD::UQSHL_I;
7739     IsRightShift = false;
7740     break;
7741   case Intrinsic::aarch64_neon_srshl:
7742     Opcode = AArch64ISD::SRSHR_I;
7743     IsRightShift = true;
7744     break;
7745   case Intrinsic::aarch64_neon_urshl:
7746     Opcode = AArch64ISD::URSHR_I;
7747     IsRightShift = true;
7748     break;
7749   case Intrinsic::aarch64_neon_sqshlu:
7750     Opcode = AArch64ISD::SQSHLU_I;
7751     IsRightShift = false;
7752     break;
7753   }
7754
7755   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits) {
7756     SDLoc dl(N);
7757     return DAG.getNode(Opcode, dl, N->getValueType(0), N->getOperand(1),
7758                        DAG.getConstant(-ShiftAmount, dl, MVT::i32));
7759   } else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount < ElemBits) {
7760     SDLoc dl(N);
7761     return DAG.getNode(Opcode, dl, N->getValueType(0), N->getOperand(1),
7762                        DAG.getConstant(ShiftAmount, dl, MVT::i32));
7763   }
7764
7765   return SDValue();
7766 }
7767
7768 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
7769 // the intrinsics must be legal and take an i32, this means there's almost
7770 // certainly going to be a zext in the DAG which we can eliminate.
7771 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
7772   SDValue AndN = N->getOperand(2);
7773   if (AndN.getOpcode() != ISD::AND)
7774     return SDValue();
7775
7776   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
7777   if (!CMask || CMask->getZExtValue() != Mask)
7778     return SDValue();
7779
7780   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
7781                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
7782 }
7783
7784 static SDValue combineAcrossLanesIntrinsic(unsigned Opc, SDNode *N,
7785                                            SelectionDAG &DAG) {
7786   SDLoc dl(N);
7787   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0),
7788                      DAG.getNode(Opc, dl,
7789                                  N->getOperand(1).getSimpleValueType(),
7790                                  N->getOperand(1)),
7791                      DAG.getConstant(0, dl, MVT::i64));
7792 }
7793
7794 static SDValue performIntrinsicCombine(SDNode *N,
7795                                        TargetLowering::DAGCombinerInfo &DCI,
7796                                        const AArch64Subtarget *Subtarget) {
7797   SelectionDAG &DAG = DCI.DAG;
7798   unsigned IID = getIntrinsicID(N);
7799   switch (IID) {
7800   default:
7801     break;
7802   case Intrinsic::aarch64_neon_vcvtfxs2fp:
7803   case Intrinsic::aarch64_neon_vcvtfxu2fp:
7804     return tryCombineFixedPointConvert(N, DCI, DAG);
7805     break;
7806   case Intrinsic::aarch64_neon_saddv:
7807     return combineAcrossLanesIntrinsic(AArch64ISD::SADDV, N, DAG);
7808   case Intrinsic::aarch64_neon_uaddv:
7809     return combineAcrossLanesIntrinsic(AArch64ISD::UADDV, N, DAG);
7810   case Intrinsic::aarch64_neon_sminv:
7811     return combineAcrossLanesIntrinsic(AArch64ISD::SMINV, N, DAG);
7812   case Intrinsic::aarch64_neon_uminv:
7813     return combineAcrossLanesIntrinsic(AArch64ISD::UMINV, N, DAG);
7814   case Intrinsic::aarch64_neon_smaxv:
7815     return combineAcrossLanesIntrinsic(AArch64ISD::SMAXV, N, DAG);
7816   case Intrinsic::aarch64_neon_umaxv:
7817     return combineAcrossLanesIntrinsic(AArch64ISD::UMAXV, N, DAG);
7818   case Intrinsic::aarch64_neon_fmax:
7819     return DAG.getNode(AArch64ISD::FMAX, SDLoc(N), N->getValueType(0),
7820                        N->getOperand(1), N->getOperand(2));
7821   case Intrinsic::aarch64_neon_fmin:
7822     return DAG.getNode(AArch64ISD::FMIN, SDLoc(N), N->getValueType(0),
7823                        N->getOperand(1), N->getOperand(2));
7824   case Intrinsic::aarch64_neon_smull:
7825   case Intrinsic::aarch64_neon_umull:
7826   case Intrinsic::aarch64_neon_pmull:
7827   case Intrinsic::aarch64_neon_sqdmull:
7828     return tryCombineLongOpWithDup(IID, N, DCI, DAG);
7829   case Intrinsic::aarch64_neon_sqshl:
7830   case Intrinsic::aarch64_neon_uqshl:
7831   case Intrinsic::aarch64_neon_sqshlu:
7832   case Intrinsic::aarch64_neon_srshl:
7833   case Intrinsic::aarch64_neon_urshl:
7834     return tryCombineShiftImm(IID, N, DAG);
7835   case Intrinsic::aarch64_crc32b:
7836   case Intrinsic::aarch64_crc32cb:
7837     return tryCombineCRC32(0xff, N, DAG);
7838   case Intrinsic::aarch64_crc32h:
7839   case Intrinsic::aarch64_crc32ch:
7840     return tryCombineCRC32(0xffff, N, DAG);
7841   }
7842   return SDValue();
7843 }
7844
7845 static SDValue performExtendCombine(SDNode *N,
7846                                     TargetLowering::DAGCombinerInfo &DCI,
7847                                     SelectionDAG &DAG) {
7848   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
7849   // we can convert that DUP into another extract_high (of a bigger DUP), which
7850   // helps the backend to decide that an sabdl2 would be useful, saving a real
7851   // extract_high operation.
7852   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
7853       N->getOperand(0).getOpcode() == ISD::INTRINSIC_WO_CHAIN) {
7854     SDNode *ABDNode = N->getOperand(0).getNode();
7855     unsigned IID = getIntrinsicID(ABDNode);
7856     if (IID == Intrinsic::aarch64_neon_sabd ||
7857         IID == Intrinsic::aarch64_neon_uabd) {
7858       SDValue NewABD = tryCombineLongOpWithDup(IID, ABDNode, DCI, DAG);
7859       if (!NewABD.getNode())
7860         return SDValue();
7861
7862       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
7863                          NewABD);
7864     }
7865   }
7866
7867   // This is effectively a custom type legalization for AArch64.
7868   //
7869   // Type legalization will split an extend of a small, legal, type to a larger
7870   // illegal type by first splitting the destination type, often creating
7871   // illegal source types, which then get legalized in isel-confusing ways,
7872   // leading to really terrible codegen. E.g.,
7873   //   %result = v8i32 sext v8i8 %value
7874   // becomes
7875   //   %losrc = extract_subreg %value, ...
7876   //   %hisrc = extract_subreg %value, ...
7877   //   %lo = v4i32 sext v4i8 %losrc
7878   //   %hi = v4i32 sext v4i8 %hisrc
7879   // Things go rapidly downhill from there.
7880   //
7881   // For AArch64, the [sz]ext vector instructions can only go up one element
7882   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
7883   // take two instructions.
7884   //
7885   // This implies that the most efficient way to do the extend from v8i8
7886   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
7887   // the normal splitting to happen for the v8i16->v8i32.
7888
7889   // This is pre-legalization to catch some cases where the default
7890   // type legalization will create ill-tempered code.
7891   if (!DCI.isBeforeLegalizeOps())
7892     return SDValue();
7893
7894   // We're only interested in cleaning things up for non-legal vector types
7895   // here. If both the source and destination are legal, things will just
7896   // work naturally without any fiddling.
7897   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7898   EVT ResVT = N->getValueType(0);
7899   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
7900     return SDValue();
7901   // If the vector type isn't a simple VT, it's beyond the scope of what
7902   // we're  worried about here. Let legalization do its thing and hope for
7903   // the best.
7904   SDValue Src = N->getOperand(0);
7905   EVT SrcVT = Src->getValueType(0);
7906   if (!ResVT.isSimple() || !SrcVT.isSimple())
7907     return SDValue();
7908
7909   // If the source VT is a 64-bit vector, we can play games and get the
7910   // better results we want.
7911   if (SrcVT.getSizeInBits() != 64)
7912     return SDValue();
7913
7914   unsigned SrcEltSize = SrcVT.getVectorElementType().getSizeInBits();
7915   unsigned ElementCount = SrcVT.getVectorNumElements();
7916   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), ElementCount);
7917   SDLoc DL(N);
7918   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
7919
7920   // Now split the rest of the operation into two halves, each with a 64
7921   // bit source.
7922   EVT LoVT, HiVT;
7923   SDValue Lo, Hi;
7924   unsigned NumElements = ResVT.getVectorNumElements();
7925   assert(!(NumElements & 1) && "Splitting vector, but not in half!");
7926   LoVT = HiVT = EVT::getVectorVT(*DAG.getContext(),
7927                                  ResVT.getVectorElementType(), NumElements / 2);
7928
7929   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
7930                                LoVT.getVectorNumElements());
7931   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7932                    DAG.getConstant(0, DL, MVT::i64));
7933   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7934                    DAG.getConstant(InNVT.getVectorNumElements(), DL, MVT::i64));
7935   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
7936   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
7937
7938   // Now combine the parts back together so we still have a single result
7939   // like the combiner expects.
7940   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
7941 }
7942
7943 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
7944 /// value. The load store optimizer pass will merge them to store pair stores.
7945 /// This has better performance than a splat of the scalar followed by a split
7946 /// vector store. Even if the stores are not merged it is four stores vs a dup,
7947 /// followed by an ext.b and two stores.
7948 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode *St) {
7949   SDValue StVal = St->getValue();
7950   EVT VT = StVal.getValueType();
7951
7952   // Don't replace floating point stores, they possibly won't be transformed to
7953   // stp because of the store pair suppress pass.
7954   if (VT.isFloatingPoint())
7955     return SDValue();
7956
7957   // Check for insert vector elements.
7958   if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
7959     return SDValue();
7960
7961   // We can express a splat as store pair(s) for 2 or 4 elements.
7962   unsigned NumVecElts = VT.getVectorNumElements();
7963   if (NumVecElts != 4 && NumVecElts != 2)
7964     return SDValue();
7965   SDValue SplatVal = StVal.getOperand(1);
7966   unsigned RemainInsertElts = NumVecElts - 1;
7967
7968   // Check that this is a splat.
7969   while (--RemainInsertElts) {
7970     SDValue NextInsertElt = StVal.getOperand(0);
7971     if (NextInsertElt.getOpcode() != ISD::INSERT_VECTOR_ELT)
7972       return SDValue();
7973     if (NextInsertElt.getOperand(1) != SplatVal)
7974       return SDValue();
7975     StVal = NextInsertElt;
7976   }
7977   unsigned OrigAlignment = St->getAlignment();
7978   unsigned EltOffset = NumVecElts == 4 ? 4 : 8;
7979   unsigned Alignment = std::min(OrigAlignment, EltOffset);
7980
7981   // Create scalar stores. This is at least as good as the code sequence for a
7982   // split unaligned store wich is a dup.s, ext.b, and two stores.
7983   // Most of the time the three stores should be replaced by store pair
7984   // instructions (stp).
7985   SDLoc DL(St);
7986   SDValue BasePtr = St->getBasePtr();
7987   SDValue NewST1 =
7988       DAG.getStore(St->getChain(), DL, SplatVal, BasePtr, St->getPointerInfo(),
7989                    St->isVolatile(), St->isNonTemporal(), St->getAlignment());
7990
7991   unsigned Offset = EltOffset;
7992   while (--NumVecElts) {
7993     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7994                                     DAG.getConstant(Offset, DL, MVT::i64));
7995     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
7996                           St->getPointerInfo(), St->isVolatile(),
7997                           St->isNonTemporal(), Alignment);
7998     Offset += EltOffset;
7999   }
8000   return NewST1;
8001 }
8002
8003 static SDValue performSTORECombine(SDNode *N,
8004                                    TargetLowering::DAGCombinerInfo &DCI,
8005                                    SelectionDAG &DAG,
8006                                    const AArch64Subtarget *Subtarget) {
8007   if (!DCI.isBeforeLegalize())
8008     return SDValue();
8009
8010   StoreSDNode *S = cast<StoreSDNode>(N);
8011   if (S->isVolatile())
8012     return SDValue();
8013
8014   // Cyclone has bad performance on unaligned 16B stores when crossing line and
8015   // page boundaries. We want to split such stores.
8016   if (!Subtarget->isCyclone())
8017     return SDValue();
8018
8019   // Don't split at Oz.
8020   MachineFunction &MF = DAG.getMachineFunction();
8021   bool IsMinSize = MF.getFunction()->hasFnAttribute(Attribute::MinSize);
8022   if (IsMinSize)
8023     return SDValue();
8024
8025   SDValue StVal = S->getValue();
8026   EVT VT = StVal.getValueType();
8027
8028   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
8029   // those up regresses performance on micro-benchmarks and olden/bh.
8030   if (!VT.isVector() || VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
8031     return SDValue();
8032
8033   // Split unaligned 16B stores. They are terrible for performance.
8034   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
8035   // extensions can use this to mark that it does not want splitting to happen
8036   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
8037   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
8038   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
8039       S->getAlignment() <= 2)
8040     return SDValue();
8041
8042   // If we get a splat of a scalar convert this vector store to a store of
8043   // scalars. They will be merged into store pairs thereby removing two
8044   // instructions.
8045   SDValue ReplacedSplat = replaceSplatVectorStore(DAG, S);
8046   if (ReplacedSplat != SDValue())
8047     return ReplacedSplat;
8048
8049   SDLoc DL(S);
8050   unsigned NumElts = VT.getVectorNumElements() / 2;
8051   // Split VT into two.
8052   EVT HalfVT =
8053       EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(), NumElts);
8054   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
8055                                    DAG.getConstant(0, DL, MVT::i64));
8056   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
8057                                    DAG.getConstant(NumElts, DL, MVT::i64));
8058   SDValue BasePtr = S->getBasePtr();
8059   SDValue NewST1 =
8060       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
8061                    S->isVolatile(), S->isNonTemporal(), S->getAlignment());
8062   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
8063                                   DAG.getConstant(8, DL, MVT::i64));
8064   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
8065                       S->getPointerInfo(), S->isVolatile(), S->isNonTemporal(),
8066                       S->getAlignment());
8067 }
8068
8069 /// Target-specific DAG combine function for post-increment LD1 (lane) and
8070 /// post-increment LD1R.
8071 static SDValue performPostLD1Combine(SDNode *N,
8072                                      TargetLowering::DAGCombinerInfo &DCI,
8073                                      bool IsLaneOp) {
8074   if (DCI.isBeforeLegalizeOps())
8075     return SDValue();
8076
8077   SelectionDAG &DAG = DCI.DAG;
8078   EVT VT = N->getValueType(0);
8079
8080   unsigned LoadIdx = IsLaneOp ? 1 : 0;
8081   SDNode *LD = N->getOperand(LoadIdx).getNode();
8082   // If it is not LOAD, can not do such combine.
8083   if (LD->getOpcode() != ISD::LOAD)
8084     return SDValue();
8085
8086   LoadSDNode *LoadSDN = cast<LoadSDNode>(LD);
8087   EVT MemVT = LoadSDN->getMemoryVT();
8088   // Check if memory operand is the same type as the vector element.
8089   if (MemVT != VT.getVectorElementType())
8090     return SDValue();
8091
8092   // Check if there are other uses. If so, do not combine as it will introduce
8093   // an extra load.
8094   for (SDNode::use_iterator UI = LD->use_begin(), UE = LD->use_end(); UI != UE;
8095        ++UI) {
8096     if (UI.getUse().getResNo() == 1) // Ignore uses of the chain result.
8097       continue;
8098     if (*UI != N)
8099       return SDValue();
8100   }
8101
8102   SDValue Addr = LD->getOperand(1);
8103   SDValue Vector = N->getOperand(0);
8104   // Search for a use of the address operand that is an increment.
8105   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(), UE =
8106        Addr.getNode()->use_end(); UI != UE; ++UI) {
8107     SDNode *User = *UI;
8108     if (User->getOpcode() != ISD::ADD
8109         || UI.getUse().getResNo() != Addr.getResNo())
8110       continue;
8111
8112     // Check that the add is independent of the load.  Otherwise, folding it
8113     // would create a cycle.
8114     if (User->isPredecessorOf(LD) || LD->isPredecessorOf(User))
8115       continue;
8116     // Also check that add is not used in the vector operand.  This would also
8117     // create a cycle.
8118     if (User->isPredecessorOf(Vector.getNode()))
8119       continue;
8120
8121     // If the increment is a constant, it must match the memory ref size.
8122     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8123     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8124       uint32_t IncVal = CInc->getZExtValue();
8125       unsigned NumBytes = VT.getScalarSizeInBits() / 8;
8126       if (IncVal != NumBytes)
8127         continue;
8128       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
8129     }
8130
8131     // Finally, check that the vector doesn't depend on the load.
8132     // Again, this would create a cycle.
8133     // The load depending on the vector is fine, as that's the case for the
8134     // LD1*post we'll eventually generate anyway.
8135     if (LoadSDN->isPredecessorOf(Vector.getNode()))
8136       continue;
8137
8138     SmallVector<SDValue, 8> Ops;
8139     Ops.push_back(LD->getOperand(0));  // Chain
8140     if (IsLaneOp) {
8141       Ops.push_back(Vector);           // The vector to be inserted
8142       Ops.push_back(N->getOperand(2)); // The lane to be inserted in the vector
8143     }
8144     Ops.push_back(Addr);
8145     Ops.push_back(Inc);
8146
8147     EVT Tys[3] = { VT, MVT::i64, MVT::Other };
8148     SDVTList SDTys = DAG.getVTList(Tys);
8149     unsigned NewOp = IsLaneOp ? AArch64ISD::LD1LANEpost : AArch64ISD::LD1DUPpost;
8150     SDValue UpdN = DAG.getMemIntrinsicNode(NewOp, SDLoc(N), SDTys, Ops,
8151                                            MemVT,
8152                                            LoadSDN->getMemOperand());
8153
8154     // Update the uses.
8155     SmallVector<SDValue, 2> NewResults;
8156     NewResults.push_back(SDValue(LD, 0));             // The result of load
8157     NewResults.push_back(SDValue(UpdN.getNode(), 2)); // Chain
8158     DCI.CombineTo(LD, NewResults);
8159     DCI.CombineTo(N, SDValue(UpdN.getNode(), 0));     // Dup/Inserted Result
8160     DCI.CombineTo(User, SDValue(UpdN.getNode(), 1));  // Write back register
8161
8162     break;
8163   }
8164   return SDValue();
8165 }
8166
8167 /// Target-specific DAG combine function for NEON load/store intrinsics
8168 /// to merge base address updates.
8169 static SDValue performNEONPostLDSTCombine(SDNode *N,
8170                                           TargetLowering::DAGCombinerInfo &DCI,
8171                                           SelectionDAG &DAG) {
8172   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8173     return SDValue();
8174
8175   unsigned AddrOpIdx = N->getNumOperands() - 1;
8176   SDValue Addr = N->getOperand(AddrOpIdx);
8177
8178   // Search for a use of the address operand that is an increment.
8179   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
8180        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
8181     SDNode *User = *UI;
8182     if (User->getOpcode() != ISD::ADD ||
8183         UI.getUse().getResNo() != Addr.getResNo())
8184       continue;
8185
8186     // Check that the add is independent of the load/store.  Otherwise, folding
8187     // it would create a cycle.
8188     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
8189       continue;
8190
8191     // Find the new opcode for the updating load/store.
8192     bool IsStore = false;
8193     bool IsLaneOp = false;
8194     bool IsDupOp = false;
8195     unsigned NewOpc = 0;
8196     unsigned NumVecs = 0;
8197     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
8198     switch (IntNo) {
8199     default: llvm_unreachable("unexpected intrinsic for Neon base update");
8200     case Intrinsic::aarch64_neon_ld2:       NewOpc = AArch64ISD::LD2post;
8201       NumVecs = 2; break;
8202     case Intrinsic::aarch64_neon_ld3:       NewOpc = AArch64ISD::LD3post;
8203       NumVecs = 3; break;
8204     case Intrinsic::aarch64_neon_ld4:       NewOpc = AArch64ISD::LD4post;
8205       NumVecs = 4; break;
8206     case Intrinsic::aarch64_neon_st2:       NewOpc = AArch64ISD::ST2post;
8207       NumVecs = 2; IsStore = true; break;
8208     case Intrinsic::aarch64_neon_st3:       NewOpc = AArch64ISD::ST3post;
8209       NumVecs = 3; IsStore = true; break;
8210     case Intrinsic::aarch64_neon_st4:       NewOpc = AArch64ISD::ST4post;
8211       NumVecs = 4; IsStore = true; break;
8212     case Intrinsic::aarch64_neon_ld1x2:     NewOpc = AArch64ISD::LD1x2post;
8213       NumVecs = 2; break;
8214     case Intrinsic::aarch64_neon_ld1x3:     NewOpc = AArch64ISD::LD1x3post;
8215       NumVecs = 3; break;
8216     case Intrinsic::aarch64_neon_ld1x4:     NewOpc = AArch64ISD::LD1x4post;
8217       NumVecs = 4; break;
8218     case Intrinsic::aarch64_neon_st1x2:     NewOpc = AArch64ISD::ST1x2post;
8219       NumVecs = 2; IsStore = true; break;
8220     case Intrinsic::aarch64_neon_st1x3:     NewOpc = AArch64ISD::ST1x3post;
8221       NumVecs = 3; IsStore = true; break;
8222     case Intrinsic::aarch64_neon_st1x4:     NewOpc = AArch64ISD::ST1x4post;
8223       NumVecs = 4; IsStore = true; break;
8224     case Intrinsic::aarch64_neon_ld2r:      NewOpc = AArch64ISD::LD2DUPpost;
8225       NumVecs = 2; IsDupOp = true; break;
8226     case Intrinsic::aarch64_neon_ld3r:      NewOpc = AArch64ISD::LD3DUPpost;
8227       NumVecs = 3; IsDupOp = true; break;
8228     case Intrinsic::aarch64_neon_ld4r:      NewOpc = AArch64ISD::LD4DUPpost;
8229       NumVecs = 4; IsDupOp = true; break;
8230     case Intrinsic::aarch64_neon_ld2lane:   NewOpc = AArch64ISD::LD2LANEpost;
8231       NumVecs = 2; IsLaneOp = true; break;
8232     case Intrinsic::aarch64_neon_ld3lane:   NewOpc = AArch64ISD::LD3LANEpost;
8233       NumVecs = 3; IsLaneOp = true; break;
8234     case Intrinsic::aarch64_neon_ld4lane:   NewOpc = AArch64ISD::LD4LANEpost;
8235       NumVecs = 4; IsLaneOp = true; break;
8236     case Intrinsic::aarch64_neon_st2lane:   NewOpc = AArch64ISD::ST2LANEpost;
8237       NumVecs = 2; IsStore = true; IsLaneOp = true; break;
8238     case Intrinsic::aarch64_neon_st3lane:   NewOpc = AArch64ISD::ST3LANEpost;
8239       NumVecs = 3; IsStore = true; IsLaneOp = true; break;
8240     case Intrinsic::aarch64_neon_st4lane:   NewOpc = AArch64ISD::ST4LANEpost;
8241       NumVecs = 4; IsStore = true; IsLaneOp = true; break;
8242     }
8243
8244     EVT VecTy;
8245     if (IsStore)
8246       VecTy = N->getOperand(2).getValueType();
8247     else
8248       VecTy = N->getValueType(0);
8249
8250     // If the increment is a constant, it must match the memory ref size.
8251     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8252     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8253       uint32_t IncVal = CInc->getZExtValue();
8254       unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
8255       if (IsLaneOp || IsDupOp)
8256         NumBytes /= VecTy.getVectorNumElements();
8257       if (IncVal != NumBytes)
8258         continue;
8259       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
8260     }
8261     SmallVector<SDValue, 8> Ops;
8262     Ops.push_back(N->getOperand(0)); // Incoming chain
8263     // Load lane and store have vector list as input.
8264     if (IsLaneOp || IsStore)
8265       for (unsigned i = 2; i < AddrOpIdx; ++i)
8266         Ops.push_back(N->getOperand(i));
8267     Ops.push_back(Addr); // Base register
8268     Ops.push_back(Inc);
8269
8270     // Return Types.
8271     EVT Tys[6];
8272     unsigned NumResultVecs = (IsStore ? 0 : NumVecs);
8273     unsigned n;
8274     for (n = 0; n < NumResultVecs; ++n)
8275       Tys[n] = VecTy;
8276     Tys[n++] = MVT::i64;  // Type of write back register
8277     Tys[n] = MVT::Other;  // Type of the chain
8278     SDVTList SDTys = DAG.getVTList(makeArrayRef(Tys, NumResultVecs + 2));
8279
8280     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
8281     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys, Ops,
8282                                            MemInt->getMemoryVT(),
8283                                            MemInt->getMemOperand());
8284
8285     // Update the uses.
8286     std::vector<SDValue> NewResults;
8287     for (unsigned i = 0; i < NumResultVecs; ++i) {
8288       NewResults.push_back(SDValue(UpdN.getNode(), i));
8289     }
8290     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1));
8291     DCI.CombineTo(N, NewResults);
8292     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
8293
8294     break;
8295   }
8296   return SDValue();
8297 }
8298
8299 // Checks to see if the value is the prescribed width and returns information
8300 // about its extension mode.
8301 static
8302 bool checkValueWidth(SDValue V, unsigned width, ISD::LoadExtType &ExtType) {
8303   ExtType = ISD::NON_EXTLOAD;
8304   switch(V.getNode()->getOpcode()) {
8305   default:
8306     return false;
8307   case ISD::LOAD: {
8308     LoadSDNode *LoadNode = cast<LoadSDNode>(V.getNode());
8309     if ((LoadNode->getMemoryVT() == MVT::i8 && width == 8)
8310        || (LoadNode->getMemoryVT() == MVT::i16 && width == 16)) {
8311       ExtType = LoadNode->getExtensionType();
8312       return true;
8313     }
8314     return false;
8315   }
8316   case ISD::AssertSext: {
8317     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8318     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8319        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8320       ExtType = ISD::SEXTLOAD;
8321       return true;
8322     }
8323     return false;
8324   }
8325   case ISD::AssertZext: {
8326     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8327     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8328        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8329       ExtType = ISD::ZEXTLOAD;
8330       return true;
8331     }
8332     return false;
8333   }
8334   case ISD::Constant:
8335   case ISD::TargetConstant: {
8336     if (std::abs(cast<ConstantSDNode>(V.getNode())->getSExtValue()) <
8337         1LL << (width - 1))
8338       return true;
8339     return false;
8340   }
8341   }
8342
8343   return true;
8344 }
8345
8346 // This function does a whole lot of voodoo to determine if the tests are
8347 // equivalent without and with a mask. Essentially what happens is that given a
8348 // DAG resembling:
8349 //
8350 //  +-------------+ +-------------+ +-------------+ +-------------+
8351 //  |    Input    | | AddConstant | | CompConstant| |     CC      |
8352 //  +-------------+ +-------------+ +-------------+ +-------------+
8353 //           |           |           |               |
8354 //           V           V           |    +----------+
8355 //          +-------------+  +----+  |    |
8356 //          |     ADD     |  |0xff|  |    |
8357 //          +-------------+  +----+  |    |
8358 //                  |           |    |    |
8359 //                  V           V    |    |
8360 //                 +-------------+   |    |
8361 //                 |     AND     |   |    |
8362 //                 +-------------+   |    |
8363 //                      |            |    |
8364 //                      +-----+      |    |
8365 //                            |      |    |
8366 //                            V      V    V
8367 //                           +-------------+
8368 //                           |     CMP     |
8369 //                           +-------------+
8370 //
8371 // The AND node may be safely removed for some combinations of inputs. In
8372 // particular we need to take into account the extension type of the Input,
8373 // the exact values of AddConstant, CompConstant, and CC, along with the nominal
8374 // width of the input (this can work for any width inputs, the above graph is
8375 // specific to 8 bits.
8376 //
8377 // The specific equations were worked out by generating output tables for each
8378 // AArch64CC value in terms of and AddConstant (w1), CompConstant(w2). The
8379 // problem was simplified by working with 4 bit inputs, which means we only
8380 // needed to reason about 24 distinct bit patterns: 8 patterns unique to zero
8381 // extension (8,15), 8 patterns unique to sign extensions (-8,-1), and 8
8382 // patterns present in both extensions (0,7). For every distinct set of
8383 // AddConstant and CompConstants bit patterns we can consider the masked and
8384 // unmasked versions to be equivalent if the result of this function is true for
8385 // all 16 distinct bit patterns of for the current extension type of Input (w0).
8386 //
8387 //   sub      w8, w0, w1
8388 //   and      w10, w8, #0x0f
8389 //   cmp      w8, w2
8390 //   cset     w9, AArch64CC
8391 //   cmp      w10, w2
8392 //   cset     w11, AArch64CC
8393 //   cmp      w9, w11
8394 //   cset     w0, eq
8395 //   ret
8396 //
8397 // Since the above function shows when the outputs are equivalent it defines
8398 // when it is safe to remove the AND. Unfortunately it only runs on AArch64 and
8399 // would be expensive to run during compiles. The equations below were written
8400 // in a test harness that confirmed they gave equivalent outputs to the above
8401 // for all inputs function, so they can be used determine if the removal is
8402 // legal instead.
8403 //
8404 // isEquivalentMaskless() is the code for testing if the AND can be removed
8405 // factored out of the DAG recognition as the DAG can take several forms.
8406
8407 static
8408 bool isEquivalentMaskless(unsigned CC, unsigned width,
8409                           ISD::LoadExtType ExtType, signed AddConstant,
8410                           signed CompConstant) {
8411   // By being careful about our equations and only writing the in term
8412   // symbolic values and well known constants (0, 1, -1, MaxUInt) we can
8413   // make them generally applicable to all bit widths.
8414   signed MaxUInt = (1 << width);
8415
8416   // For the purposes of these comparisons sign extending the type is
8417   // equivalent to zero extending the add and displacing it by half the integer
8418   // width. Provided we are careful and make sure our equations are valid over
8419   // the whole range we can just adjust the input and avoid writing equations
8420   // for sign extended inputs.
8421   if (ExtType == ISD::SEXTLOAD)
8422     AddConstant -= (1 << (width-1));
8423
8424   switch(CC) {
8425   case AArch64CC::LE:
8426   case AArch64CC::GT: {
8427     if ((AddConstant == 0) ||
8428         (CompConstant == MaxUInt - 1 && AddConstant < 0) ||
8429         (AddConstant >= 0 && CompConstant < 0) ||
8430         (AddConstant <= 0 && CompConstant <= 0 && CompConstant < AddConstant))
8431       return true;
8432   } break;
8433   case AArch64CC::LT:
8434   case AArch64CC::GE: {
8435     if ((AddConstant == 0) ||
8436         (AddConstant >= 0 && CompConstant <= 0) ||
8437         (AddConstant <= 0 && CompConstant <= 0 && CompConstant <= AddConstant))
8438       return true;
8439   } break;
8440   case AArch64CC::HI:
8441   case AArch64CC::LS: {
8442     if ((AddConstant >= 0 && CompConstant < 0) ||
8443        (AddConstant <= 0 && CompConstant >= -1 &&
8444         CompConstant < AddConstant + MaxUInt))
8445       return true;
8446   } break;
8447   case AArch64CC::PL:
8448   case AArch64CC::MI: {
8449     if ((AddConstant == 0) ||
8450         (AddConstant > 0 && CompConstant <= 0) ||
8451         (AddConstant < 0 && CompConstant <= AddConstant))
8452       return true;
8453   } break;
8454   case AArch64CC::LO:
8455   case AArch64CC::HS: {
8456     if ((AddConstant >= 0 && CompConstant <= 0) ||
8457         (AddConstant <= 0 && CompConstant >= 0 &&
8458          CompConstant <= AddConstant + MaxUInt))
8459       return true;
8460   } break;
8461   case AArch64CC::EQ:
8462   case AArch64CC::NE: {
8463     if ((AddConstant > 0 && CompConstant < 0) ||
8464         (AddConstant < 0 && CompConstant >= 0 &&
8465          CompConstant < AddConstant + MaxUInt) ||
8466         (AddConstant >= 0 && CompConstant >= 0 &&
8467          CompConstant >= AddConstant) ||
8468         (AddConstant <= 0 && CompConstant < 0 && CompConstant < AddConstant))
8469
8470       return true;
8471   } break;
8472   case AArch64CC::VS:
8473   case AArch64CC::VC:
8474   case AArch64CC::AL:
8475   case AArch64CC::NV:
8476     return true;
8477   case AArch64CC::Invalid:
8478     break;
8479   }
8480
8481   return false;
8482 }
8483
8484 static
8485 SDValue performCONDCombine(SDNode *N,
8486                            TargetLowering::DAGCombinerInfo &DCI,
8487                            SelectionDAG &DAG, unsigned CCIndex,
8488                            unsigned CmpIndex) {
8489   unsigned CC = cast<ConstantSDNode>(N->getOperand(CCIndex))->getSExtValue();
8490   SDNode *SubsNode = N->getOperand(CmpIndex).getNode();
8491   unsigned CondOpcode = SubsNode->getOpcode();
8492
8493   if (CondOpcode != AArch64ISD::SUBS)
8494     return SDValue();
8495
8496   // There is a SUBS feeding this condition. Is it fed by a mask we can
8497   // use?
8498
8499   SDNode *AndNode = SubsNode->getOperand(0).getNode();
8500   unsigned MaskBits = 0;
8501
8502   if (AndNode->getOpcode() != ISD::AND)
8503     return SDValue();
8504
8505   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(AndNode->getOperand(1))) {
8506     uint32_t CNV = CN->getZExtValue();
8507     if (CNV == 255)
8508       MaskBits = 8;
8509     else if (CNV == 65535)
8510       MaskBits = 16;
8511   }
8512
8513   if (!MaskBits)
8514     return SDValue();
8515
8516   SDValue AddValue = AndNode->getOperand(0);
8517
8518   if (AddValue.getOpcode() != ISD::ADD)
8519     return SDValue();
8520
8521   // The basic dag structure is correct, grab the inputs and validate them.
8522
8523   SDValue AddInputValue1 = AddValue.getNode()->getOperand(0);
8524   SDValue AddInputValue2 = AddValue.getNode()->getOperand(1);
8525   SDValue SubsInputValue = SubsNode->getOperand(1);
8526
8527   // The mask is present and the provenance of all the values is a smaller type,
8528   // lets see if the mask is superfluous.
8529
8530   if (!isa<ConstantSDNode>(AddInputValue2.getNode()) ||
8531       !isa<ConstantSDNode>(SubsInputValue.getNode()))
8532     return SDValue();
8533
8534   ISD::LoadExtType ExtType;
8535
8536   if (!checkValueWidth(SubsInputValue, MaskBits, ExtType) ||
8537       !checkValueWidth(AddInputValue2, MaskBits, ExtType) ||
8538       !checkValueWidth(AddInputValue1, MaskBits, ExtType) )
8539     return SDValue();
8540
8541   if(!isEquivalentMaskless(CC, MaskBits, ExtType,
8542                 cast<ConstantSDNode>(AddInputValue2.getNode())->getSExtValue(),
8543                 cast<ConstantSDNode>(SubsInputValue.getNode())->getSExtValue()))
8544     return SDValue();
8545
8546   // The AND is not necessary, remove it.
8547
8548   SDVTList VTs = DAG.getVTList(SubsNode->getValueType(0),
8549                                SubsNode->getValueType(1));
8550   SDValue Ops[] = { AddValue, SubsNode->getOperand(1) };
8551
8552   SDValue NewValue = DAG.getNode(CondOpcode, SDLoc(SubsNode), VTs, Ops);
8553   DAG.ReplaceAllUsesWith(SubsNode, NewValue.getNode());
8554
8555   return SDValue(N, 0);
8556 }
8557
8558 // Optimize compare with zero and branch.
8559 static SDValue performBRCONDCombine(SDNode *N,
8560                                     TargetLowering::DAGCombinerInfo &DCI,
8561                                     SelectionDAG &DAG) {
8562   SDValue NV = performCONDCombine(N, DCI, DAG, 2, 3);
8563   if (NV.getNode())
8564     N = NV.getNode();
8565   SDValue Chain = N->getOperand(0);
8566   SDValue Dest = N->getOperand(1);
8567   SDValue CCVal = N->getOperand(2);
8568   SDValue Cmp = N->getOperand(3);
8569
8570   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
8571   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
8572   if (CC != AArch64CC::EQ && CC != AArch64CC::NE)
8573     return SDValue();
8574
8575   unsigned CmpOpc = Cmp.getOpcode();
8576   if (CmpOpc != AArch64ISD::ADDS && CmpOpc != AArch64ISD::SUBS)
8577     return SDValue();
8578
8579   // Only attempt folding if there is only one use of the flag and no use of the
8580   // value.
8581   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
8582     return SDValue();
8583
8584   SDValue LHS = Cmp.getOperand(0);
8585   SDValue RHS = Cmp.getOperand(1);
8586
8587   assert(LHS.getValueType() == RHS.getValueType() &&
8588          "Expected the value type to be the same for both operands!");
8589   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
8590     return SDValue();
8591
8592   if (isa<ConstantSDNode>(LHS) && cast<ConstantSDNode>(LHS)->isNullValue())
8593     std::swap(LHS, RHS);
8594
8595   if (!isa<ConstantSDNode>(RHS) || !cast<ConstantSDNode>(RHS)->isNullValue())
8596     return SDValue();
8597
8598   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
8599       LHS.getOpcode() == ISD::SRL)
8600     return SDValue();
8601
8602   // Fold the compare into the branch instruction.
8603   SDValue BR;
8604   if (CC == AArch64CC::EQ)
8605     BR = DAG.getNode(AArch64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8606   else
8607     BR = DAG.getNode(AArch64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8608
8609   // Do not add new nodes to DAG combiner worklist.
8610   DCI.CombineTo(N, BR, false);
8611
8612   return SDValue();
8613 }
8614
8615 // vselect (v1i1 setcc) ->
8616 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
8617 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
8618 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
8619 // such VSELECT.
8620 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
8621   SDValue N0 = N->getOperand(0);
8622   EVT CCVT = N0.getValueType();
8623
8624   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
8625       CCVT.getVectorElementType() != MVT::i1)
8626     return SDValue();
8627
8628   EVT ResVT = N->getValueType(0);
8629   EVT CmpVT = N0.getOperand(0).getValueType();
8630   // Only combine when the result type is of the same size as the compared
8631   // operands.
8632   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
8633     return SDValue();
8634
8635   SDValue IfTrue = N->getOperand(1);
8636   SDValue IfFalse = N->getOperand(2);
8637   SDValue SetCC =
8638       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
8639                    N0.getOperand(0), N0.getOperand(1),
8640                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
8641   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
8642                      IfTrue, IfFalse);
8643 }
8644
8645 /// A vector select: "(select vL, vR, (setcc LHS, RHS))" is best performed with
8646 /// the compare-mask instructions rather than going via NZCV, even if LHS and
8647 /// RHS are really scalar. This replaces any scalar setcc in the above pattern
8648 /// with a vector one followed by a DUP shuffle on the result.
8649 static SDValue performSelectCombine(SDNode *N,
8650                                     TargetLowering::DAGCombinerInfo &DCI) {
8651   SelectionDAG &DAG = DCI.DAG;
8652   SDValue N0 = N->getOperand(0);
8653   EVT ResVT = N->getValueType(0);
8654
8655   if (N0.getOpcode() != ISD::SETCC)
8656     return SDValue();
8657
8658   // Make sure the SETCC result is either i1 (initial DAG), or i32, the lowered
8659   // scalar SetCCResultType. We also don't expect vectors, because we assume
8660   // that selects fed by vector SETCCs are canonicalized to VSELECT.
8661   assert((N0.getValueType() == MVT::i1 || N0.getValueType() == MVT::i32) &&
8662          "Scalar-SETCC feeding SELECT has unexpected result type!");
8663
8664   // If NumMaskElts == 0, the comparison is larger than select result. The
8665   // largest real NEON comparison is 64-bits per lane, which means the result is
8666   // at most 32-bits and an illegal vector. Just bail out for now.
8667   EVT SrcVT = N0.getOperand(0).getValueType();
8668
8669   // Don't try to do this optimization when the setcc itself has i1 operands.
8670   // There are no legal vectors of i1, so this would be pointless.
8671   if (SrcVT == MVT::i1)
8672     return SDValue();
8673
8674   int NumMaskElts = ResVT.getSizeInBits() / SrcVT.getSizeInBits();
8675   if (!ResVT.isVector() || NumMaskElts == 0)
8676     return SDValue();
8677
8678   SrcVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumMaskElts);
8679   EVT CCVT = SrcVT.changeVectorElementTypeToInteger();
8680
8681   // Also bail out if the vector CCVT isn't the same size as ResVT.
8682   // This can happen if the SETCC operand size doesn't divide the ResVT size
8683   // (e.g., f64 vs v3f32).
8684   if (CCVT.getSizeInBits() != ResVT.getSizeInBits())
8685     return SDValue();
8686
8687   // Make sure we didn't create illegal types, if we're not supposed to.
8688   assert(DCI.isBeforeLegalize() ||
8689          DAG.getTargetLoweringInfo().isTypeLegal(SrcVT));
8690
8691   // First perform a vector comparison, where lane 0 is the one we're interested
8692   // in.
8693   SDLoc DL(N0);
8694   SDValue LHS =
8695       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(0));
8696   SDValue RHS =
8697       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(1));
8698   SDValue SetCC = DAG.getNode(ISD::SETCC, DL, CCVT, LHS, RHS, N0.getOperand(2));
8699
8700   // Now duplicate the comparison mask we want across all other lanes.
8701   SmallVector<int, 8> DUPMask(CCVT.getVectorNumElements(), 0);
8702   SDValue Mask = DAG.getVectorShuffle(CCVT, DL, SetCC, SetCC, DUPMask.data());
8703   Mask = DAG.getNode(ISD::BITCAST, DL,
8704                      ResVT.changeVectorElementTypeToInteger(), Mask);
8705
8706   return DAG.getSelect(DL, ResVT, Mask, N->getOperand(1), N->getOperand(2));
8707 }
8708
8709 /// performSelectCCCombine - Target-specific DAG combining for ISD::SELECT_CC
8710 /// to match FMIN/FMAX patterns.
8711 static SDValue performSelectCCCombine(SDNode *N, SelectionDAG &DAG) {
8712   // Try to use FMIN/FMAX instructions for FP selects like "x < y ? x : y".
8713   // Unless the NoNaNsFPMath option is set, be careful about NaNs:
8714   // vmax/vmin return NaN if either operand is a NaN;
8715   // only do the transformation when it matches that behavior.
8716
8717   SDValue CondLHS = N->getOperand(0);
8718   SDValue CondRHS = N->getOperand(1);
8719   SDValue LHS = N->getOperand(2);
8720   SDValue RHS = N->getOperand(3);
8721   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
8722
8723   unsigned Opcode;
8724   bool IsReversed;
8725   if (selectCCOpsAreFMaxCompatible(CondLHS, LHS) &&
8726       selectCCOpsAreFMaxCompatible(CondRHS, RHS)) {
8727     IsReversed = false; // x CC y ? x : y
8728   } else if (selectCCOpsAreFMaxCompatible(CondRHS, LHS) &&
8729              selectCCOpsAreFMaxCompatible(CondLHS, RHS)) {
8730     IsReversed = true ; // x CC y ? y : x
8731   } else {
8732     return SDValue();
8733   }
8734
8735   bool IsUnordered = false, IsOrEqual;
8736   switch (CC) {
8737   default:
8738     return SDValue();
8739   case ISD::SETULT:
8740   case ISD::SETULE:
8741     IsUnordered = true;
8742   case ISD::SETOLT:
8743   case ISD::SETOLE:
8744   case ISD::SETLT:
8745   case ISD::SETLE:
8746     IsOrEqual = (CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE);
8747     Opcode = IsReversed ? AArch64ISD::FMAX : AArch64ISD::FMIN;
8748     break;
8749
8750   case ISD::SETUGT:
8751   case ISD::SETUGE:
8752     IsUnordered = true;
8753   case ISD::SETOGT:
8754   case ISD::SETOGE:
8755   case ISD::SETGT:
8756   case ISD::SETGE:
8757     IsOrEqual = (CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE);
8758     Opcode = IsReversed ? AArch64ISD::FMIN : AArch64ISD::FMAX;
8759     break;
8760   }
8761
8762   // If LHS is NaN, an ordered comparison will be false and the result will be
8763   // the RHS, but FMIN(NaN, RHS) = FMAX(NaN, RHS) = NaN. Avoid this by checking
8764   // that LHS != NaN. Likewise, for unordered comparisons, check for RHS != NaN.
8765   if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
8766     return SDValue();
8767
8768   // For xxx-or-equal comparisons, "+0 <= -0" and "-0 >= +0" will both be true,
8769   // but FMIN will return -0, and FMAX will return +0. So FMIN/FMAX can only be
8770   // used for unsafe math or if one of the operands is known to be nonzero.
8771   if (IsOrEqual && !DAG.getTarget().Options.UnsafeFPMath &&
8772       !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
8773     return SDValue();
8774
8775   return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), LHS, RHS);
8776 }
8777
8778 SDValue AArch64TargetLowering::PerformDAGCombine(SDNode *N,
8779                                                  DAGCombinerInfo &DCI) const {
8780   SelectionDAG &DAG = DCI.DAG;
8781   switch (N->getOpcode()) {
8782   default:
8783     break;
8784   case ISD::ADD:
8785   case ISD::SUB:
8786     return performAddSubLongCombine(N, DCI, DAG);
8787   case ISD::XOR:
8788     return performXorCombine(N, DAG, DCI, Subtarget);
8789   case ISD::MUL:
8790     return performMulCombine(N, DAG, DCI, Subtarget);
8791   case ISD::SINT_TO_FP:
8792   case ISD::UINT_TO_FP:
8793     return performIntToFpCombine(N, DAG, Subtarget);
8794   case ISD::OR:
8795     return performORCombine(N, DCI, Subtarget);
8796   case ISD::INTRINSIC_WO_CHAIN:
8797     return performIntrinsicCombine(N, DCI, Subtarget);
8798   case ISD::ANY_EXTEND:
8799   case ISD::ZERO_EXTEND:
8800   case ISD::SIGN_EXTEND:
8801     return performExtendCombine(N, DCI, DAG);
8802   case ISD::BITCAST:
8803     return performBitcastCombine(N, DCI, DAG);
8804   case ISD::CONCAT_VECTORS:
8805     return performConcatVectorsCombine(N, DCI, DAG);
8806   case ISD::SELECT:
8807     return performSelectCombine(N, DCI);
8808   case ISD::VSELECT:
8809     return performVSelectCombine(N, DCI.DAG);
8810   case ISD::SELECT_CC:
8811     return performSelectCCCombine(N, DCI.DAG);
8812   case ISD::STORE:
8813     return performSTORECombine(N, DCI, DAG, Subtarget);
8814   case AArch64ISD::BRCOND:
8815     return performBRCONDCombine(N, DCI, DAG);
8816   case AArch64ISD::CSEL:
8817     return performCONDCombine(N, DCI, DAG, 2, 3);
8818   case AArch64ISD::DUP:
8819     return performPostLD1Combine(N, DCI, false);
8820   case ISD::INSERT_VECTOR_ELT:
8821     return performPostLD1Combine(N, DCI, true);
8822   case ISD::INTRINSIC_VOID:
8823   case ISD::INTRINSIC_W_CHAIN:
8824     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
8825     case Intrinsic::aarch64_neon_ld2:
8826     case Intrinsic::aarch64_neon_ld3:
8827     case Intrinsic::aarch64_neon_ld4:
8828     case Intrinsic::aarch64_neon_ld1x2:
8829     case Intrinsic::aarch64_neon_ld1x3:
8830     case Intrinsic::aarch64_neon_ld1x4:
8831     case Intrinsic::aarch64_neon_ld2lane:
8832     case Intrinsic::aarch64_neon_ld3lane:
8833     case Intrinsic::aarch64_neon_ld4lane:
8834     case Intrinsic::aarch64_neon_ld2r:
8835     case Intrinsic::aarch64_neon_ld3r:
8836     case Intrinsic::aarch64_neon_ld4r:
8837     case Intrinsic::aarch64_neon_st2:
8838     case Intrinsic::aarch64_neon_st3:
8839     case Intrinsic::aarch64_neon_st4:
8840     case Intrinsic::aarch64_neon_st1x2:
8841     case Intrinsic::aarch64_neon_st1x3:
8842     case Intrinsic::aarch64_neon_st1x4:
8843     case Intrinsic::aarch64_neon_st2lane:
8844     case Intrinsic::aarch64_neon_st3lane:
8845     case Intrinsic::aarch64_neon_st4lane:
8846       return performNEONPostLDSTCombine(N, DCI, DAG);
8847     default:
8848       break;
8849     }
8850   }
8851   return SDValue();
8852 }
8853
8854 // Check if the return value is used as only a return value, as otherwise
8855 // we can't perform a tail-call. In particular, we need to check for
8856 // target ISD nodes that are returns and any other "odd" constructs
8857 // that the generic analysis code won't necessarily catch.
8858 bool AArch64TargetLowering::isUsedByReturnOnly(SDNode *N,
8859                                                SDValue &Chain) const {
8860   if (N->getNumValues() != 1)
8861     return false;
8862   if (!N->hasNUsesOfValue(1, 0))
8863     return false;
8864
8865   SDValue TCChain = Chain;
8866   SDNode *Copy = *N->use_begin();
8867   if (Copy->getOpcode() == ISD::CopyToReg) {
8868     // If the copy has a glue operand, we conservatively assume it isn't safe to
8869     // perform a tail call.
8870     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
8871         MVT::Glue)
8872       return false;
8873     TCChain = Copy->getOperand(0);
8874   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
8875     return false;
8876
8877   bool HasRet = false;
8878   for (SDNode *Node : Copy->uses()) {
8879     if (Node->getOpcode() != AArch64ISD::RET_FLAG)
8880       return false;
8881     HasRet = true;
8882   }
8883
8884   if (!HasRet)
8885     return false;
8886
8887   Chain = TCChain;
8888   return true;
8889 }
8890
8891 // Return whether the an instruction can potentially be optimized to a tail
8892 // call. This will cause the optimizers to attempt to move, or duplicate,
8893 // return instructions to help enable tail call optimizations for this
8894 // instruction.
8895 bool AArch64TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
8896   if (!CI->isTailCall())
8897     return false;
8898
8899   return true;
8900 }
8901
8902 bool AArch64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
8903                                                    SDValue &Offset,
8904                                                    ISD::MemIndexedMode &AM,
8905                                                    bool &IsInc,
8906                                                    SelectionDAG &DAG) const {
8907   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
8908     return false;
8909
8910   Base = Op->getOperand(0);
8911   // All of the indexed addressing mode instructions take a signed
8912   // 9 bit immediate offset.
8913   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
8914     int64_t RHSC = (int64_t)RHS->getZExtValue();
8915     if (RHSC >= 256 || RHSC <= -256)
8916       return false;
8917     IsInc = (Op->getOpcode() == ISD::ADD);
8918     Offset = Op->getOperand(1);
8919     return true;
8920   }
8921   return false;
8922 }
8923
8924 bool AArch64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
8925                                                       SDValue &Offset,
8926                                                       ISD::MemIndexedMode &AM,
8927                                                       SelectionDAG &DAG) const {
8928   EVT VT;
8929   SDValue Ptr;
8930   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8931     VT = LD->getMemoryVT();
8932     Ptr = LD->getBasePtr();
8933   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8934     VT = ST->getMemoryVT();
8935     Ptr = ST->getBasePtr();
8936   } else
8937     return false;
8938
8939   bool IsInc;
8940   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
8941     return false;
8942   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
8943   return true;
8944 }
8945
8946 bool AArch64TargetLowering::getPostIndexedAddressParts(
8947     SDNode *N, SDNode *Op, SDValue &Base, SDValue &Offset,
8948     ISD::MemIndexedMode &AM, SelectionDAG &DAG) const {
8949   EVT VT;
8950   SDValue Ptr;
8951   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8952     VT = LD->getMemoryVT();
8953     Ptr = LD->getBasePtr();
8954   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8955     VT = ST->getMemoryVT();
8956     Ptr = ST->getBasePtr();
8957   } else
8958     return false;
8959
8960   bool IsInc;
8961   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
8962     return false;
8963   // Post-indexing updates the base, so it's not a valid transform
8964   // if that's not the same as the load's pointer.
8965   if (Ptr != Base)
8966     return false;
8967   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
8968   return true;
8969 }
8970
8971 static void ReplaceBITCASTResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
8972                                   SelectionDAG &DAG) {
8973   SDLoc DL(N);
8974   SDValue Op = N->getOperand(0);
8975
8976   if (N->getValueType(0) != MVT::i16 || Op.getValueType() != MVT::f16)
8977     return;
8978
8979   Op = SDValue(
8980       DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL, MVT::f32,
8981                          DAG.getUNDEF(MVT::i32), Op,
8982                          DAG.getTargetConstant(AArch64::hsub, DL, MVT::i32)),
8983       0);
8984   Op = DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op);
8985   Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, MVT::i16, Op));
8986 }
8987
8988 void AArch64TargetLowering::ReplaceNodeResults(
8989     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
8990   switch (N->getOpcode()) {
8991   default:
8992     llvm_unreachable("Don't know how to custom expand this");
8993   case ISD::BITCAST:
8994     ReplaceBITCASTResults(N, Results, DAG);
8995     return;
8996   case ISD::FP_TO_UINT:
8997   case ISD::FP_TO_SINT:
8998     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
8999     // Let normal code take care of it by not adding anything to Results.
9000     return;
9001   }
9002 }
9003
9004 bool AArch64TargetLowering::useLoadStackGuardNode() const {
9005   return true;
9006 }
9007
9008 bool AArch64TargetLowering::combineRepeatedFPDivisors(unsigned NumUsers) const {
9009   // Combine multiple FDIVs with the same divisor into multiple FMULs by the
9010   // reciprocal if there are three or more FDIVs.
9011   return NumUsers > 2;
9012 }
9013
9014 TargetLoweringBase::LegalizeTypeAction
9015 AArch64TargetLowering::getPreferredVectorAction(EVT VT) const {
9016   MVT SVT = VT.getSimpleVT();
9017   // During type legalization, we prefer to widen v1i8, v1i16, v1i32  to v8i8,
9018   // v4i16, v2i32 instead of to promote.
9019   if (SVT == MVT::v1i8 || SVT == MVT::v1i16 || SVT == MVT::v1i32
9020       || SVT == MVT::v1f32)
9021     return TypeWidenVector;
9022
9023   return TargetLoweringBase::getPreferredVectorAction(VT);
9024 }
9025
9026 // Loads and stores less than 128-bits are already atomic; ones above that
9027 // are doomed anyway, so defer to the default libcall and blame the OS when
9028 // things go wrong.
9029 bool AArch64TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
9030   unsigned Size = SI->getValueOperand()->getType()->getPrimitiveSizeInBits();
9031   return Size == 128;
9032 }
9033
9034 // Loads and stores less than 128-bits are already atomic; ones above that
9035 // are doomed anyway, so defer to the default libcall and blame the OS when
9036 // things go wrong.
9037 bool AArch64TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
9038   unsigned Size = LI->getType()->getPrimitiveSizeInBits();
9039   return Size == 128;
9040 }
9041
9042 // For the real atomic operations, we have ldxr/stxr up to 128 bits,
9043 TargetLoweringBase::AtomicRMWExpansionKind
9044 AArch64TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
9045   unsigned Size = AI->getType()->getPrimitiveSizeInBits();
9046   return Size <= 128 ? AtomicRMWExpansionKind::LLSC
9047                      : AtomicRMWExpansionKind::None;
9048 }
9049
9050 bool AArch64TargetLowering::hasLoadLinkedStoreConditional() const {
9051   return true;
9052 }
9053
9054 Value *AArch64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
9055                                              AtomicOrdering Ord) const {
9056   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
9057   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
9058   bool IsAcquire = isAtLeastAcquire(Ord);
9059
9060   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
9061   // intrinsic must return {i64, i64} and we have to recombine them into a
9062   // single i128 here.
9063   if (ValTy->getPrimitiveSizeInBits() == 128) {
9064     Intrinsic::ID Int =
9065         IsAcquire ? Intrinsic::aarch64_ldaxp : Intrinsic::aarch64_ldxp;
9066     Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int);
9067
9068     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
9069     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
9070
9071     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
9072     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
9073     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
9074     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
9075     return Builder.CreateOr(
9076         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
9077   }
9078
9079   Type *Tys[] = { Addr->getType() };
9080   Intrinsic::ID Int =
9081       IsAcquire ? Intrinsic::aarch64_ldaxr : Intrinsic::aarch64_ldxr;
9082   Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int, Tys);
9083
9084   return Builder.CreateTruncOrBitCast(
9085       Builder.CreateCall(Ldxr, Addr),
9086       cast<PointerType>(Addr->getType())->getElementType());
9087 }
9088
9089 Value *AArch64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
9090                                                    Value *Val, Value *Addr,
9091                                                    AtomicOrdering Ord) const {
9092   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
9093   bool IsRelease = isAtLeastRelease(Ord);
9094
9095   // Since the intrinsics must have legal type, the i128 intrinsics take two
9096   // parameters: "i64, i64". We must marshal Val into the appropriate form
9097   // before the call.
9098   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
9099     Intrinsic::ID Int =
9100         IsRelease ? Intrinsic::aarch64_stlxp : Intrinsic::aarch64_stxp;
9101     Function *Stxr = Intrinsic::getDeclaration(M, Int);
9102     Type *Int64Ty = Type::getInt64Ty(M->getContext());
9103
9104     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
9105     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
9106     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
9107     return Builder.CreateCall(Stxr, {Lo, Hi, Addr});
9108   }
9109
9110   Intrinsic::ID Int =
9111       IsRelease ? Intrinsic::aarch64_stlxr : Intrinsic::aarch64_stxr;
9112   Type *Tys[] = { Addr->getType() };
9113   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
9114
9115   return Builder.CreateCall(Stxr,
9116                             {Builder.CreateZExtOrBitCast(
9117                                  Val, Stxr->getFunctionType()->getParamType(0)),
9118                              Addr});
9119 }
9120
9121 bool AArch64TargetLowering::functionArgumentNeedsConsecutiveRegisters(
9122     Type *Ty, CallingConv::ID CallConv, bool isVarArg) const {
9123   return Ty->isArrayTy();
9124 }