lib/Target/AArch64/AArch64ISelLowering.cpp

   1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation  ----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AArch64TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64ISelLowering.h"
  15 #include "AArch64CallingConvention.h"
  16 #include "AArch64MachineFunctionInfo.h"
  17 #include "AArch64PerfectShuffle.h"
  18 #include "AArch64Subtarget.h"
  19 #include "AArch64TargetMachine.h"
  20 #include "AArch64TargetObjectFile.h"
  21 #include "MCTargetDesc/AArch64AddressingModes.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/CodeGen/CallingConvLower.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/Intrinsics.h"
  29 #include "llvm/IR/Type.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 using namespace llvm;
  36
  37 #define DEBUG_TYPE "aarch64-lower"
  38
  39 STATISTIC(NumTailCalls, "Number of tail calls");
  40 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
  41
  42 namespace {
  43 enum AlignMode {
  44   StrictAlign,
  45   NoStrictAlign
  46 };
  47 }
  48
  49 static cl::opt<AlignMode>
  50 Align(cl::desc("Load/store alignment support"),
  51       cl::Hidden, cl::init(NoStrictAlign),
  52       cl::values(
  53           clEnumValN(StrictAlign,   "aarch64-strict-align",
  54                      "Disallow all unaligned memory accesses"),
  55           clEnumValN(NoStrictAlign, "aarch64-no-strict-align",
  56                      "Allow unaligned memory accesses"),
  57           clEnumValEnd));
  58
  59 // Place holder until extr generation is tested fully.
  60 static cl::opt<bool>
  61 EnableAArch64ExtrGeneration("aarch64-extr-generation", cl::Hidden,
  62                           cl::desc("Allow AArch64 (or (shift)(shift))->extract"),
  63                           cl::init(true));
  64
  65 static cl::opt<bool>
  66 EnableAArch64SlrGeneration("aarch64-shift-insert-generation", cl::Hidden,
  67                            cl::desc("Allow AArch64 SLI/SRI formation"),
  68                            cl::init(false));
  69
  70 // FIXME: The necessary dtprel relocations don't seem to be supported
  71 // well in the GNU bfd and gold linkers at the moment. Therefore, by
  72 // default, for now, fall back to GeneralDynamic code generation.
  73 cl::opt<bool> EnableAArch64ELFLocalDynamicTLSGeneration(
  74     "aarch64-elf-ldtls-generation", cl::Hidden,
  75     cl::desc("Allow AArch64 Local Dynamic TLS code generation"),
  76     cl::init(false));
  77
  78 AArch64TargetLowering::AArch64TargetLowering(const TargetMachine &TM,
  79                                              const AArch64Subtarget &STI)
  80     : TargetLowering(TM), Subtarget(&STI) {
  81
  82   // AArch64 doesn't have comparisons which set GPRs or setcc instructions, so
  83   // we have to make something up. Arbitrarily, choose ZeroOrOne.
  84   setBooleanContents(ZeroOrOneBooleanContent);
  85   // When comparing vectors the result sets the different elements in the
  86   // vector to all-one or all-zero.
  87   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  88
  89   // Set up the register classes.
  90   addRegisterClass(MVT::i32, &AArch64::GPR32allRegClass);
  91   addRegisterClass(MVT::i64, &AArch64::GPR64allRegClass);
  92
  93   if (Subtarget->hasFPARMv8()) {
  94     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
  95     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
  96     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
  97     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
  98   }
  99
 100   if (Subtarget->hasNEON()) {
 101     addRegisterClass(MVT::v16i8, &AArch64::FPR8RegClass);
 102     addRegisterClass(MVT::v8i16, &AArch64::FPR16RegClass);
 103     // Someone set us up the NEON.
 104     addDRTypeForNEON(MVT::v2f32);
 105     addDRTypeForNEON(MVT::v8i8);
 106     addDRTypeForNEON(MVT::v4i16);
 107     addDRTypeForNEON(MVT::v2i32);
 108     addDRTypeForNEON(MVT::v1i64);
 109     addDRTypeForNEON(MVT::v1f64);
 110     addDRTypeForNEON(MVT::v4f16);
 111
 112     addQRTypeForNEON(MVT::v4f32);
 113     addQRTypeForNEON(MVT::v2f64);
 114     addQRTypeForNEON(MVT::v16i8);
 115     addQRTypeForNEON(MVT::v8i16);
 116     addQRTypeForNEON(MVT::v4i32);
 117     addQRTypeForNEON(MVT::v2i64);
 118     addQRTypeForNEON(MVT::v8f16);
 119   }
 120
 121   // Compute derived properties from the register classes
 122   computeRegisterProperties(Subtarget->getRegisterInfo());
 123
 124   // Provide all sorts of operation actions
 125   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 126   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 127   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 128   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 129   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 130   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 131   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 132   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 133   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 134   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 135   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 136   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 137   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 138   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 139   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 140   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 141   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 142   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 143   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 144   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 145   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 146
 147   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 148   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 149   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 150
 151   setOperationAction(ISD::FREM, MVT::f32, Expand);
 152   setOperationAction(ISD::FREM, MVT::f64, Expand);
 153   setOperationAction(ISD::FREM, MVT::f80, Expand);
 154
 155   // Custom lowering hooks are needed for XOR
 156   // to fold it into CSINC/CSINV.
 157   setOperationAction(ISD::XOR, MVT::i32, Custom);
 158   setOperationAction(ISD::XOR, MVT::i64, Custom);
 159
 160   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 161   // there's a valid register class, so we need custom operations in most cases.
 162   setOperationAction(ISD::FABS, MVT::f128, Expand);
 163   setOperationAction(ISD::FADD, MVT::f128, Custom);
 164   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
 165   setOperationAction(ISD::FCOS, MVT::f128, Expand);
 166   setOperationAction(ISD::FDIV, MVT::f128, Custom);
 167   setOperationAction(ISD::FMA, MVT::f128, Expand);
 168   setOperationAction(ISD::FMUL, MVT::f128, Custom);
 169   setOperationAction(ISD::FNEG, MVT::f128, Expand);
 170   setOperationAction(ISD::FPOW, MVT::f128, Expand);
 171   setOperationAction(ISD::FREM, MVT::f128, Expand);
 172   setOperationAction(ISD::FRINT, MVT::f128, Expand);
 173   setOperationAction(ISD::FSIN, MVT::f128, Expand);
 174   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
 175   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
 176   setOperationAction(ISD::FSUB, MVT::f128, Custom);
 177   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 178   setOperationAction(ISD::SETCC, MVT::f128, Custom);
 179   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
 180   setOperationAction(ISD::SELECT, MVT::f128, Custom);
 181   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
 182   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
 183
 184   // Lowering for many of the conversions is actually specified by the non-f128
 185   // type. The LowerXXX function will be trivial when f128 isn't involved.
 186   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 187   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 188   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 189   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 190   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 191   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 192   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 193   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 194   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 195   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 196   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 197   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 198   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
 199   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
 200
 201   // Variable arguments.
 202   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 203   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 204   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 205   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 206
 207   // Variable-sized objects.
 208   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 209   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 210   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 211
 212   // Exception handling.
 213   // FIXME: These are guesses. Has this been defined yet?
 214   setExceptionPointerRegister(AArch64::X0);
 215   setExceptionSelectorRegister(AArch64::X1);
 216
 217   // Constant pool entries
 218   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 219
 220   // BlockAddress
 221   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 222
 223   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
 224   setOperationAction(ISD::ADDC, MVT::i32, Custom);
 225   setOperationAction(ISD::ADDE, MVT::i32, Custom);
 226   setOperationAction(ISD::SUBC, MVT::i32, Custom);
 227   setOperationAction(ISD::SUBE, MVT::i32, Custom);
 228   setOperationAction(ISD::ADDC, MVT::i64, Custom);
 229   setOperationAction(ISD::ADDE, MVT::i64, Custom);
 230   setOperationAction(ISD::SUBC, MVT::i64, Custom);
 231   setOperationAction(ISD::SUBE, MVT::i64, Custom);
 232
 233   // AArch64 lacks both left-rotate and popcount instructions.
 234   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 235   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 236
 237   // AArch64 doesn't have {U|S}MUL_LOHI.
 238   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 239   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 240
 241
 242   // Expand the undefined-at-zero variants to cttz/ctlz to their defined-at-zero
 243   // counterparts, which AArch64 supports directly.
 244   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 245   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 246   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 247   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 248
 249   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
 250   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
 251
 252   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 253   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 254   setOperationAction(ISD::SREM, MVT::i32, Expand);
 255   setOperationAction(ISD::SREM, MVT::i64, Expand);
 256   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 257   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 258   setOperationAction(ISD::UREM, MVT::i32, Expand);
 259   setOperationAction(ISD::UREM, MVT::i64, Expand);
 260
 261   // Custom lower Add/Sub/Mul with overflow.
 262   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 263   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 264   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 265   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 266   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 267   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 268   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 269   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 270   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 271   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 272   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 273   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 274
 275   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 276   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 277   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 278   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 279   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 280   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 281   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 282   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 283
 284   // f16 is a storage-only type, always promote it to f32.
 285   setOperationAction(ISD::SETCC,       MVT::f16,  Promote);
 286   setOperationAction(ISD::BR_CC,       MVT::f16,  Promote);
 287   setOperationAction(ISD::SELECT_CC,   MVT::f16,  Promote);
 288   setOperationAction(ISD::SELECT,      MVT::f16,  Promote);
 289   setOperationAction(ISD::FADD,        MVT::f16,  Promote);
 290   setOperationAction(ISD::FSUB,        MVT::f16,  Promote);
 291   setOperationAction(ISD::FMUL,        MVT::f16,  Promote);
 292   setOperationAction(ISD::FDIV,        MVT::f16,  Promote);
 293   setOperationAction(ISD::FREM,        MVT::f16,  Promote);
 294   setOperationAction(ISD::FMA,         MVT::f16,  Promote);
 295   setOperationAction(ISD::FNEG,        MVT::f16,  Promote);
 296   setOperationAction(ISD::FABS,        MVT::f16,  Promote);
 297   setOperationAction(ISD::FCEIL,       MVT::f16,  Promote);
 298   setOperationAction(ISD::FCOPYSIGN,   MVT::f16,  Promote);
 299   setOperationAction(ISD::FCOS,        MVT::f16,  Promote);
 300   setOperationAction(ISD::FFLOOR,      MVT::f16,  Promote);
 301   setOperationAction(ISD::FNEARBYINT,  MVT::f16,  Promote);
 302   setOperationAction(ISD::FPOW,        MVT::f16,  Promote);
 303   setOperationAction(ISD::FPOWI,       MVT::f16,  Promote);
 304   setOperationAction(ISD::FRINT,       MVT::f16,  Promote);
 305   setOperationAction(ISD::FSIN,        MVT::f16,  Promote);
 306   setOperationAction(ISD::FSINCOS,     MVT::f16,  Promote);
 307   setOperationAction(ISD::FSQRT,       MVT::f16,  Promote);
 308   setOperationAction(ISD::FEXP,        MVT::f16,  Promote);
 309   setOperationAction(ISD::FEXP2,       MVT::f16,  Promote);
 310   setOperationAction(ISD::FLOG,        MVT::f16,  Promote);
 311   setOperationAction(ISD::FLOG2,       MVT::f16,  Promote);
 312   setOperationAction(ISD::FLOG10,      MVT::f16,  Promote);
 313   setOperationAction(ISD::FROUND,      MVT::f16,  Promote);
 314   setOperationAction(ISD::FTRUNC,      MVT::f16,  Promote);
 315   setOperationAction(ISD::FMINNUM,     MVT::f16,  Promote);
 316   setOperationAction(ISD::FMAXNUM,     MVT::f16,  Promote);
 317
 318   // v4f16 is also a storage-only type, so promote it to v4f32 when that is
 319   // known to be safe.
 320   setOperationAction(ISD::FADD, MVT::v4f16, Promote);
 321   setOperationAction(ISD::FSUB, MVT::v4f16, Promote);
 322   setOperationAction(ISD::FMUL, MVT::v4f16, Promote);
 323   setOperationAction(ISD::FDIV, MVT::v4f16, Promote);
 324   setOperationAction(ISD::FP_EXTEND, MVT::v4f16, Promote);
 325   setOperationAction(ISD::FP_ROUND, MVT::v4f16, Promote);
 326   AddPromotedToType(ISD::FADD, MVT::v4f16, MVT::v4f32);
 327   AddPromotedToType(ISD::FSUB, MVT::v4f16, MVT::v4f32);
 328   AddPromotedToType(ISD::FMUL, MVT::v4f16, MVT::v4f32);
 329   AddPromotedToType(ISD::FDIV, MVT::v4f16, MVT::v4f32);
 330   AddPromotedToType(ISD::FP_EXTEND, MVT::v4f16, MVT::v4f32);
 331   AddPromotedToType(ISD::FP_ROUND, MVT::v4f16, MVT::v4f32);
 332
 333   // Expand all other v4f16 operations.
 334   // FIXME: We could generate better code by promoting some operations to
 335   // a pair of v4f32s
 336   setOperationAction(ISD::FABS, MVT::v4f16, Expand);
 337   setOperationAction(ISD::FCEIL, MVT::v4f16, Expand);
 338   setOperationAction(ISD::FCOPYSIGN, MVT::v4f16, Expand);
 339   setOperationAction(ISD::FCOS, MVT::v4f16, Expand);
 340   setOperationAction(ISD::FFLOOR, MVT::v4f16, Expand);
 341   setOperationAction(ISD::FMA, MVT::v4f16, Expand);
 342   setOperationAction(ISD::FNEARBYINT, MVT::v4f16, Expand);
 343   setOperationAction(ISD::FNEG, MVT::v4f16, Expand);
 344   setOperationAction(ISD::FPOW, MVT::v4f16, Expand);
 345   setOperationAction(ISD::FPOWI, MVT::v4f16, Expand);
 346   setOperationAction(ISD::FREM, MVT::v4f16, Expand);
 347   setOperationAction(ISD::FROUND, MVT::v4f16, Expand);
 348   setOperationAction(ISD::FRINT, MVT::v4f16, Expand);
 349   setOperationAction(ISD::FSIN, MVT::v4f16, Expand);
 350   setOperationAction(ISD::FSINCOS, MVT::v4f16, Expand);
 351   setOperationAction(ISD::FSQRT, MVT::v4f16, Expand);
 352   setOperationAction(ISD::FTRUNC, MVT::v4f16, Expand);
 353   setOperationAction(ISD::SETCC, MVT::v4f16, Expand);
 354   setOperationAction(ISD::BR_CC, MVT::v4f16, Expand);
 355   setOperationAction(ISD::SELECT, MVT::v4f16, Expand);
 356   setOperationAction(ISD::SELECT_CC, MVT::v4f16, Expand);
 357   setOperationAction(ISD::FEXP, MVT::v4f16, Expand);
 358   setOperationAction(ISD::FEXP2, MVT::v4f16, Expand);
 359   setOperationAction(ISD::FLOG, MVT::v4f16, Expand);
 360   setOperationAction(ISD::FLOG2, MVT::v4f16, Expand);
 361   setOperationAction(ISD::FLOG10, MVT::v4f16, Expand);
 362
 363
 364   // v8f16 is also a storage-only type, so expand it.
 365   setOperationAction(ISD::FABS, MVT::v8f16, Expand);
 366   setOperationAction(ISD::FADD, MVT::v8f16, Expand);
 367   setOperationAction(ISD::FCEIL, MVT::v8f16, Expand);
 368   setOperationAction(ISD::FCOPYSIGN, MVT::v8f16, Expand);
 369   setOperationAction(ISD::FCOS, MVT::v8f16, Expand);
 370   setOperationAction(ISD::FDIV, MVT::v8f16, Expand);
 371   setOperationAction(ISD::FFLOOR, MVT::v8f16, Expand);
 372   setOperationAction(ISD::FMA, MVT::v8f16, Expand);
 373   setOperationAction(ISD::FMUL, MVT::v8f16, Expand);
 374   setOperationAction(ISD::FNEARBYINT, MVT::v8f16, Expand);
 375   setOperationAction(ISD::FNEG, MVT::v8f16, Expand);
 376   setOperationAction(ISD::FPOW, MVT::v8f16, Expand);
 377   setOperationAction(ISD::FPOWI, MVT::v8f16, Expand);
 378   setOperationAction(ISD::FREM, MVT::v8f16, Expand);
 379   setOperationAction(ISD::FROUND, MVT::v8f16, Expand);
 380   setOperationAction(ISD::FRINT, MVT::v8f16, Expand);
 381   setOperationAction(ISD::FSIN, MVT::v8f16, Expand);
 382   setOperationAction(ISD::FSINCOS, MVT::v8f16, Expand);
 383   setOperationAction(ISD::FSQRT, MVT::v8f16, Expand);
 384   setOperationAction(ISD::FSUB, MVT::v8f16, Expand);
 385   setOperationAction(ISD::FTRUNC, MVT::v8f16, Expand);
 386   setOperationAction(ISD::SETCC, MVT::v8f16, Expand);
 387   setOperationAction(ISD::BR_CC, MVT::v8f16, Expand);
 388   setOperationAction(ISD::SELECT, MVT::v8f16, Expand);
 389   setOperationAction(ISD::SELECT_CC, MVT::v8f16, Expand);
 390   setOperationAction(ISD::FP_EXTEND, MVT::v8f16, Expand);
 391   setOperationAction(ISD::FEXP, MVT::v8f16, Expand);
 392   setOperationAction(ISD::FEXP2, MVT::v8f16, Expand);
 393   setOperationAction(ISD::FLOG, MVT::v8f16, Expand);
 394   setOperationAction(ISD::FLOG2, MVT::v8f16, Expand);
 395   setOperationAction(ISD::FLOG10, MVT::v8f16, Expand);
 396
 397   // AArch64 has implementations of a lot of rounding-like FP operations.
 398   for (MVT Ty : {MVT::f32, MVT::f64}) {
 399     setOperationAction(ISD::FFLOOR, Ty, Legal);
 400     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 401     setOperationAction(ISD::FCEIL, Ty, Legal);
 402     setOperationAction(ISD::FRINT, Ty, Legal);
 403     setOperationAction(ISD::FTRUNC, Ty, Legal);
 404     setOperationAction(ISD::FROUND, Ty, Legal);
 405   }
 406
 407   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 408
 409   if (Subtarget->isTargetMachO()) {
 410     // For iOS, we don't want to the normal expansion of a libcall to
 411     // sincos. We want to issue a libcall to __sincos_stret to avoid memory
 412     // traffic.
 413     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 414     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 415   } else {
 416     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 417     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 418   }
 419
 420   // Make floating-point constants legal for the large code model, so they don't
 421   // become loads from the constant pool.
 422   if (Subtarget->isTargetMachO() && TM.getCodeModel() == CodeModel::Large) {
 423     setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 424     setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 425   }
 426
 427   // AArch64 does not have floating-point extending loads, i1 sign-extending
 428   // load, floating-point truncating stores, or v2i32->v2i16 truncating store.
 429   for (MVT VT : MVT::fp_valuetypes()) {
 430     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f16, Expand);
 431     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f32, Expand);
 432     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f64, Expand);
 433     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f80, Expand);
 434   }
 435   for (MVT VT : MVT::integer_valuetypes())
 436     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Expand);
 437
 438   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 439   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 440   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 441   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
 442   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 443   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 444   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 445
 446   setOperationAction(ISD::BITCAST, MVT::i16, Custom);
 447   setOperationAction(ISD::BITCAST, MVT::f16, Custom);
 448
 449   // Indexed loads and stores are supported.
 450   for (unsigned im = (unsigned)ISD::PRE_INC;
 451        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 452     setIndexedLoadAction(im, MVT::i8, Legal);
 453     setIndexedLoadAction(im, MVT::i16, Legal);
 454     setIndexedLoadAction(im, MVT::i32, Legal);
 455     setIndexedLoadAction(im, MVT::i64, Legal);
 456     setIndexedLoadAction(im, MVT::f64, Legal);
 457     setIndexedLoadAction(im, MVT::f32, Legal);
 458     setIndexedStoreAction(im, MVT::i8, Legal);
 459     setIndexedStoreAction(im, MVT::i16, Legal);
 460     setIndexedStoreAction(im, MVT::i32, Legal);
 461     setIndexedStoreAction(im, MVT::i64, Legal);
 462     setIndexedStoreAction(im, MVT::f64, Legal);
 463     setIndexedStoreAction(im, MVT::f32, Legal);
 464   }
 465
 466   // Trap.
 467   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 468
 469   // We combine OR nodes for bitfield operations.
 470   setTargetDAGCombine(ISD::OR);
 471
 472   // Vector add and sub nodes may conceal a high-half opportunity.
 473   // Also, try to fold ADD into CSINC/CSINV..
 474   setTargetDAGCombine(ISD::ADD);
 475   setTargetDAGCombine(ISD::SUB);
 476
 477   setTargetDAGCombine(ISD::XOR);
 478   setTargetDAGCombine(ISD::SINT_TO_FP);
 479   setTargetDAGCombine(ISD::UINT_TO_FP);
 480
 481   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 482
 483   setTargetDAGCombine(ISD::ANY_EXTEND);
 484   setTargetDAGCombine(ISD::ZERO_EXTEND);
 485   setTargetDAGCombine(ISD::SIGN_EXTEND);
 486   setTargetDAGCombine(ISD::BITCAST);
 487   setTargetDAGCombine(ISD::CONCAT_VECTORS);
 488   setTargetDAGCombine(ISD::STORE);
 489
 490   setTargetDAGCombine(ISD::MUL);
 491
 492   setTargetDAGCombine(ISD::SELECT);
 493   setTargetDAGCombine(ISD::VSELECT);
 494
 495   setTargetDAGCombine(ISD::INTRINSIC_VOID);
 496   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 497   setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 498
 499   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 8;
 500   MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 4;
 501   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize = 4;
 502
 503   setStackPointerRegisterToSaveRestore(AArch64::SP);
 504
 505   setSchedulingPreference(Sched::Hybrid);
 506
 507   // Enable TBZ/TBNZ
 508   MaskAndBranchFoldingIsLegal = true;
 509   EnableExtLdPromotion = true;
 510
 511   setMinFunctionAlignment(2);
 512
 513   RequireStrictAlign = (Align == StrictAlign);
 514
 515   setHasExtractBitsInsn(true);
 516
 517   if (Subtarget->hasNEON()) {
 518     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
 519     // silliness like this:
 520     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
 521     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
 522     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
 523     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
 524     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
 525     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
 526     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
 527     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
 528     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
 529     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
 530     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
 531     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
 532     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 533     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
 534     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
 535     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
 536     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
 537     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
 538     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
 539     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
 540     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
 541     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
 542     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 543     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
 544     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
 545
 546     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
 547     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
 548     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
 549     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
 550     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
 551
 552     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 553
 554     // AArch64 doesn't have a direct vector ->f32 conversion instructions for
 555     // elements smaller than i32, so promote the input to i32 first.
 556     setOperationAction(ISD::UINT_TO_FP, MVT::v4i8, Promote);
 557     setOperationAction(ISD::SINT_TO_FP, MVT::v4i8, Promote);
 558     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Promote);
 559     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Promote);
 560     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
 561     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 562     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 563     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 564     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 565
 566     // AArch64 doesn't have MUL.2d:
 567     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 568     // Custom handling for some quad-vector types to detect MULL.
 569     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 570     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 571     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 572
 573     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
 574     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
 575     // Likewise, narrowing and extending vector loads/stores aren't handled
 576     // directly.
 577     for (MVT VT : MVT::vector_valuetypes()) {
 578       setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
 579
 580       setOperationAction(ISD::MULHS, VT, Expand);
 581       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 582       setOperationAction(ISD::MULHU, VT, Expand);
 583       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 584
 585       setOperationAction(ISD::BSWAP, VT, Expand);
 586
 587       for (MVT InnerVT : MVT::vector_valuetypes()) {
 588         setTruncStoreAction(VT, InnerVT, Expand);
 589         setLoadExtAction(ISD::SEXTLOAD, VT, InnerVT, Expand);
 590         setLoadExtAction(ISD::ZEXTLOAD, VT, InnerVT, Expand);
 591         setLoadExtAction(ISD::EXTLOAD, VT, InnerVT, Expand);
 592       }
 593     }
 594
 595     // AArch64 has implementations of a lot of rounding-like FP operations.
 596     for (MVT Ty : {MVT::v2f32, MVT::v4f32, MVT::v2f64}) {
 597       setOperationAction(ISD::FFLOOR, Ty, Legal);
 598       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 599       setOperationAction(ISD::FCEIL, Ty, Legal);
 600       setOperationAction(ISD::FRINT, Ty, Legal);
 601       setOperationAction(ISD::FTRUNC, Ty, Legal);
 602       setOperationAction(ISD::FROUND, Ty, Legal);
 603     }
 604   }
 605
 606   // Prefer likely predicted branches to selects on out-of-order cores.
 607   if (Subtarget->isCortexA57())
 608     PredictableSelectIsExpensive = true;
 609 }
 610
 611 void AArch64TargetLowering::addTypeForNEON(EVT VT, EVT PromotedBitwiseVT) {
 612   if (VT == MVT::v2f32 || VT == MVT::v4f16) {
 613     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 614     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i32);
 615
 616     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 617     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i32);
 618   } else if (VT == MVT::v2f64 || VT == MVT::v4f32 || VT == MVT::v8f16) {
 619     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 620     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i64);
 621
 622     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 623     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i64);
 624   }
 625
 626   // Mark vector float intrinsics as expand.
 627   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
 628     setOperationAction(ISD::FSIN, VT.getSimpleVT(), Expand);
 629     setOperationAction(ISD::FCOS, VT.getSimpleVT(), Expand);
 630     setOperationAction(ISD::FPOWI, VT.getSimpleVT(), Expand);
 631     setOperationAction(ISD::FPOW, VT.getSimpleVT(), Expand);
 632     setOperationAction(ISD::FLOG, VT.getSimpleVT(), Expand);
 633     setOperationAction(ISD::FLOG2, VT.getSimpleVT(), Expand);
 634     setOperationAction(ISD::FLOG10, VT.getSimpleVT(), Expand);
 635     setOperationAction(ISD::FEXP, VT.getSimpleVT(), Expand);
 636     setOperationAction(ISD::FEXP2, VT.getSimpleVT(), Expand);
 637   }
 638
 639   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 640   setOperationAction(ISD::INSERT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 641   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 642   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 643   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Custom);
 644   setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 645   setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 646   setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 647   setOperationAction(ISD::AND, VT.getSimpleVT(), Custom);
 648   setOperationAction(ISD::OR, VT.getSimpleVT(), Custom);
 649   setOperationAction(ISD::SETCC, VT.getSimpleVT(), Custom);
 650   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 651
 652   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 653   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 654   setOperationAction(ISD::VSELECT, VT.getSimpleVT(), Expand);
 655   for (MVT InnerVT : MVT::all_valuetypes())
 656     setLoadExtAction(ISD::EXTLOAD, InnerVT, VT.getSimpleVT(), Expand);
 657
 658   // CNT supports only B element sizes.
 659   if (VT != MVT::v8i8 && VT != MVT::v16i8)
 660     setOperationAction(ISD::CTPOP, VT.getSimpleVT(), Expand);
 661
 662   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 663   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 664   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 665   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 666   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 667
 668   setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Custom);
 669   setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Custom);
 670
 671   if (Subtarget->isLittleEndian()) {
 672     for (unsigned im = (unsigned)ISD::PRE_INC;
 673          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 674       setIndexedLoadAction(im, VT.getSimpleVT(), Legal);
 675       setIndexedStoreAction(im, VT.getSimpleVT(), Legal);
 676     }
 677   }
 678 }
 679
 680 void AArch64TargetLowering::addDRTypeForNEON(MVT VT) {
 681   addRegisterClass(VT, &AArch64::FPR64RegClass);
 682   addTypeForNEON(VT, MVT::v2i32);
 683 }
 684
 685 void AArch64TargetLowering::addQRTypeForNEON(MVT VT) {
 686   addRegisterClass(VT, &AArch64::FPR128RegClass);
 687   addTypeForNEON(VT, MVT::v4i32);
 688 }
 689
 690 EVT AArch64TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 691   if (!VT.isVector())
 692     return MVT::i32;
 693   return VT.changeVectorElementTypeToInteger();
 694 }
 695
 696 /// computeKnownBitsForTargetNode - Determine which of the bits specified in
 697 /// Mask are known to be either zero or one and return them in the
 698 /// KnownZero/KnownOne bitsets.
 699 void AArch64TargetLowering::computeKnownBitsForTargetNode(
 700     const SDValue Op, APInt &KnownZero, APInt &KnownOne,
 701     const SelectionDAG &DAG, unsigned Depth) const {
 702   switch (Op.getOpcode()) {
 703   default:
 704     break;
 705   case AArch64ISD::CSEL: {
 706     APInt KnownZero2, KnownOne2;
 707     DAG.computeKnownBits(Op->getOperand(0), KnownZero, KnownOne, Depth + 1);
 708     DAG.computeKnownBits(Op->getOperand(1), KnownZero2, KnownOne2, Depth + 1);
 709     KnownZero &= KnownZero2;
 710     KnownOne &= KnownOne2;
 711     break;
 712   }
 713   case ISD::INTRINSIC_W_CHAIN: {
 714    ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
 715     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
 716     switch (IntID) {
 717     default: return;
 718     case Intrinsic::aarch64_ldaxr:
 719     case Intrinsic::aarch64_ldxr: {
 720       unsigned BitWidth = KnownOne.getBitWidth();
 721       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
 722       unsigned MemBits = VT.getScalarType().getSizeInBits();
 723       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
 724       return;
 725     }
 726     }
 727     break;
 728   }
 729   case ISD::INTRINSIC_WO_CHAIN:
 730   case ISD::INTRINSIC_VOID: {
 731     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 732     switch (IntNo) {
 733     default:
 734       break;
 735     case Intrinsic::aarch64_neon_umaxv:
 736     case Intrinsic::aarch64_neon_uminv: {
 737       // Figure out the datatype of the vector operand. The UMINV instruction
 738       // will zero extend the result, so we can mark as known zero all the
 739       // bits larger than the element datatype. 32-bit or larget doesn't need
 740       // this as those are legal types and will be handled by isel directly.
 741       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
 742       unsigned BitWidth = KnownZero.getBitWidth();
 743       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
 744         assert(BitWidth >= 8 && "Unexpected width!");
 745         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
 746         KnownZero |= Mask;
 747       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
 748         assert(BitWidth >= 16 && "Unexpected width!");
 749         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
 750         KnownZero |= Mask;
 751       }
 752       break;
 753     } break;
 754     }
 755   }
 756   }
 757 }
 758
 759 MVT AArch64TargetLowering::getScalarShiftAmountTy(EVT LHSTy) const {
 760   return MVT::i64;
 761 }
 762
 763 FastISel *
 764 AArch64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
 765                                       const TargetLibraryInfo *libInfo) const {
 766   return AArch64::createFastISel(funcInfo, libInfo);
 767 }
 768
 769 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 770   switch (Opcode) {
 771   default:
 772     return nullptr;
 773   case AArch64ISD::CALL:              return "AArch64ISD::CALL";
 774   case AArch64ISD::ADRP:              return "AArch64ISD::ADRP";
 775   case AArch64ISD::ADDlow:            return "AArch64ISD::ADDlow";
 776   case AArch64ISD::LOADgot:           return "AArch64ISD::LOADgot";
 777   case AArch64ISD::RET_FLAG:          return "AArch64ISD::RET_FLAG";
 778   case AArch64ISD::BRCOND:            return "AArch64ISD::BRCOND";
 779   case AArch64ISD::CSEL:              return "AArch64ISD::CSEL";
 780   case AArch64ISD::FCSEL:             return "AArch64ISD::FCSEL";
 781   case AArch64ISD::CSINV:             return "AArch64ISD::CSINV";
 782   case AArch64ISD::CSNEG:             return "AArch64ISD::CSNEG";
 783   case AArch64ISD::CSINC:             return "AArch64ISD::CSINC";
 784   case AArch64ISD::THREAD_POINTER:    return "AArch64ISD::THREAD_POINTER";
 785   case AArch64ISD::TLSDESC_CALLSEQ:   return "AArch64ISD::TLSDESC_CALLSEQ";
 786   case AArch64ISD::ADC:               return "AArch64ISD::ADC";
 787   case AArch64ISD::SBC:               return "AArch64ISD::SBC";
 788   case AArch64ISD::ADDS:              return "AArch64ISD::ADDS";
 789   case AArch64ISD::SUBS:              return "AArch64ISD::SUBS";
 790   case AArch64ISD::ADCS:              return "AArch64ISD::ADCS";
 791   case AArch64ISD::SBCS:              return "AArch64ISD::SBCS";
 792   case AArch64ISD::ANDS:              return "AArch64ISD::ANDS";
 793   case AArch64ISD::FCMP:              return "AArch64ISD::FCMP";
 794   case AArch64ISD::FMIN:              return "AArch64ISD::FMIN";
 795   case AArch64ISD::FMAX:              return "AArch64ISD::FMAX";
 796   case AArch64ISD::DUP:               return "AArch64ISD::DUP";
 797   case AArch64ISD::DUPLANE8:          return "AArch64ISD::DUPLANE8";
 798   case AArch64ISD::DUPLANE16:         return "AArch64ISD::DUPLANE16";
 799   case AArch64ISD::DUPLANE32:         return "AArch64ISD::DUPLANE32";
 800   case AArch64ISD::DUPLANE64:         return "AArch64ISD::DUPLANE64";
 801   case AArch64ISD::MOVI:              return "AArch64ISD::MOVI";
 802   case AArch64ISD::MOVIshift:         return "AArch64ISD::MOVIshift";
 803   case AArch64ISD::MOVIedit:          return "AArch64ISD::MOVIedit";
 804   case AArch64ISD::MOVImsl:           return "AArch64ISD::MOVImsl";
 805   case AArch64ISD::FMOV:              return "AArch64ISD::FMOV";
 806   case AArch64ISD::MVNIshift:         return "AArch64ISD::MVNIshift";
 807   case AArch64ISD::MVNImsl:           return "AArch64ISD::MVNImsl";
 808   case AArch64ISD::BICi:              return "AArch64ISD::BICi";
 809   case AArch64ISD::ORRi:              return "AArch64ISD::ORRi";
 810   case AArch64ISD::BSL:               return "AArch64ISD::BSL";
 811   case AArch64ISD::NEG:               return "AArch64ISD::NEG";
 812   case AArch64ISD::EXTR:              return "AArch64ISD::EXTR";
 813   case AArch64ISD::ZIP1:              return "AArch64ISD::ZIP1";
 814   case AArch64ISD::ZIP2:              return "AArch64ISD::ZIP2";
 815   case AArch64ISD::UZP1:              return "AArch64ISD::UZP1";
 816   case AArch64ISD::UZP2:              return "AArch64ISD::UZP2";
 817   case AArch64ISD::TRN1:              return "AArch64ISD::TRN1";
 818   case AArch64ISD::TRN2:              return "AArch64ISD::TRN2";
 819   case AArch64ISD::REV16:             return "AArch64ISD::REV16";
 820   case AArch64ISD::REV32:             return "AArch64ISD::REV32";
 821   case AArch64ISD::REV64:             return "AArch64ISD::REV64";
 822   case AArch64ISD::EXT:               return "AArch64ISD::EXT";
 823   case AArch64ISD::VSHL:              return "AArch64ISD::VSHL";
 824   case AArch64ISD::VLSHR:             return "AArch64ISD::VLSHR";
 825   case AArch64ISD::VASHR:             return "AArch64ISD::VASHR";
 826   case AArch64ISD::CMEQ:              return "AArch64ISD::CMEQ";
 827   case AArch64ISD::CMGE:              return "AArch64ISD::CMGE";
 828   case AArch64ISD::CMGT:              return "AArch64ISD::CMGT";
 829   case AArch64ISD::CMHI:              return "AArch64ISD::CMHI";
 830   case AArch64ISD::CMHS:              return "AArch64ISD::CMHS";
 831   case AArch64ISD::FCMEQ:             return "AArch64ISD::FCMEQ";
 832   case AArch64ISD::FCMGE:             return "AArch64ISD::FCMGE";
 833   case AArch64ISD::FCMGT:             return "AArch64ISD::FCMGT";
 834   case AArch64ISD::CMEQz:             return "AArch64ISD::CMEQz";
 835   case AArch64ISD::CMGEz:             return "AArch64ISD::CMGEz";
 836   case AArch64ISD::CMGTz:             return "AArch64ISD::CMGTz";
 837   case AArch64ISD::CMLEz:             return "AArch64ISD::CMLEz";
 838   case AArch64ISD::CMLTz:             return "AArch64ISD::CMLTz";
 839   case AArch64ISD::FCMEQz:            return "AArch64ISD::FCMEQz";
 840   case AArch64ISD::FCMGEz:            return "AArch64ISD::FCMGEz";
 841   case AArch64ISD::FCMGTz:            return "AArch64ISD::FCMGTz";
 842   case AArch64ISD::FCMLEz:            return "AArch64ISD::FCMLEz";
 843   case AArch64ISD::FCMLTz:            return "AArch64ISD::FCMLTz";
 844   case AArch64ISD::SADDV:             return "AArch64ISD::SADDV";
 845   case AArch64ISD::UADDV:             return "AArch64ISD::UADDV";
 846   case AArch64ISD::SMINV:             return "AArch64ISD::SMINV";
 847   case AArch64ISD::UMINV:             return "AArch64ISD::UMINV";
 848   case AArch64ISD::SMAXV:             return "AArch64ISD::SMAXV";
 849   case AArch64ISD::UMAXV:             return "AArch64ISD::UMAXV";
 850   case AArch64ISD::NOT:               return "AArch64ISD::NOT";
 851   case AArch64ISD::BIT:               return "AArch64ISD::BIT";
 852   case AArch64ISD::CBZ:               return "AArch64ISD::CBZ";
 853   case AArch64ISD::CBNZ:              return "AArch64ISD::CBNZ";
 854   case AArch64ISD::TBZ:               return "AArch64ISD::TBZ";
 855   case AArch64ISD::TBNZ:              return "AArch64ISD::TBNZ";
 856   case AArch64ISD::TC_RETURN:         return "AArch64ISD::TC_RETURN";
 857   case AArch64ISD::SITOF:             return "AArch64ISD::SITOF";
 858   case AArch64ISD::UITOF:             return "AArch64ISD::UITOF";
 859   case AArch64ISD::NVCAST:            return "AArch64ISD::NVCAST";
 860   case AArch64ISD::SQSHL_I:           return "AArch64ISD::SQSHL_I";
 861   case AArch64ISD::UQSHL_I:           return "AArch64ISD::UQSHL_I";
 862   case AArch64ISD::SRSHR_I:           return "AArch64ISD::SRSHR_I";
 863   case AArch64ISD::URSHR_I:           return "AArch64ISD::URSHR_I";
 864   case AArch64ISD::SQSHLU_I:          return "AArch64ISD::SQSHLU_I";
 865   case AArch64ISD::WrapperLarge:      return "AArch64ISD::WrapperLarge";
 866   case AArch64ISD::LD2post:           return "AArch64ISD::LD2post";
 867   case AArch64ISD::LD3post:           return "AArch64ISD::LD3post";
 868   case AArch64ISD::LD4post:           return "AArch64ISD::LD4post";
 869   case AArch64ISD::ST2post:           return "AArch64ISD::ST2post";
 870   case AArch64ISD::ST3post:           return "AArch64ISD::ST3post";
 871   case AArch64ISD::ST4post:           return "AArch64ISD::ST4post";
 872   case AArch64ISD::LD1x2post:         return "AArch64ISD::LD1x2post";
 873   case AArch64ISD::LD1x3post:         return "AArch64ISD::LD1x3post";
 874   case AArch64ISD::LD1x4post:         return "AArch64ISD::LD1x4post";
 875   case AArch64ISD::ST1x2post:         return "AArch64ISD::ST1x2post";
 876   case AArch64ISD::ST1x3post:         return "AArch64ISD::ST1x3post";
 877   case AArch64ISD::ST1x4post:         return "AArch64ISD::ST1x4post";
 878   case AArch64ISD::LD1DUPpost:        return "AArch64ISD::LD1DUPpost";
 879   case AArch64ISD::LD2DUPpost:        return "AArch64ISD::LD2DUPpost";
 880   case AArch64ISD::LD3DUPpost:        return "AArch64ISD::LD3DUPpost";
 881   case AArch64ISD::LD4DUPpost:        return "AArch64ISD::LD4DUPpost";
 882   case AArch64ISD::LD1LANEpost:       return "AArch64ISD::LD1LANEpost";
 883   case AArch64ISD::LD2LANEpost:       return "AArch64ISD::LD2LANEpost";
 884   case AArch64ISD::LD3LANEpost:       return "AArch64ISD::LD3LANEpost";
 885   case AArch64ISD::LD4LANEpost:       return "AArch64ISD::LD4LANEpost";
 886   case AArch64ISD::ST2LANEpost:       return "AArch64ISD::ST2LANEpost";
 887   case AArch64ISD::ST3LANEpost:       return "AArch64ISD::ST3LANEpost";
 888   case AArch64ISD::ST4LANEpost:       return "AArch64ISD::ST4LANEpost";
 889   case AArch64ISD::SMULL:             return "AArch64ISD::SMULL";
 890   case AArch64ISD::UMULL:             return "AArch64ISD::UMULL";
 891   }
 892 }
 893
 894 MachineBasicBlock *
 895 AArch64TargetLowering::EmitF128CSEL(MachineInstr *MI,
 896                                     MachineBasicBlock *MBB) const {
 897   // We materialise the F128CSEL pseudo-instruction as some control flow and a
 898   // phi node:
 899
 900   // OrigBB:
 901   //     [... previous instrs leading to comparison ...]
 902   //     b.ne TrueBB
 903   //     b EndBB
 904   // TrueBB:
 905   //     ; Fallthrough
 906   // EndBB:
 907   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
 908
 909   MachineFunction *MF = MBB->getParent();
 910   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
 911   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
 912   DebugLoc DL = MI->getDebugLoc();
 913   MachineFunction::iterator It = MBB;
 914   ++It;
 915
 916   unsigned DestReg = MI->getOperand(0).getReg();
 917   unsigned IfTrueReg = MI->getOperand(1).getReg();
 918   unsigned IfFalseReg = MI->getOperand(2).getReg();
 919   unsigned CondCode = MI->getOperand(3).getImm();
 920   bool NZCVKilled = MI->getOperand(4).isKill();
 921
 922   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
 923   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
 924   MF->insert(It, TrueBB);
 925   MF->insert(It, EndBB);
 926
 927   // Transfer rest of current basic-block to EndBB
 928   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
 929                 MBB->end());
 930   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
 931
 932   BuildMI(MBB, DL, TII->get(AArch64::Bcc)).addImm(CondCode).addMBB(TrueBB);
 933   BuildMI(MBB, DL, TII->get(AArch64::B)).addMBB(EndBB);
 934   MBB->addSuccessor(TrueBB);
 935   MBB->addSuccessor(EndBB);
 936
 937   // TrueBB falls through to the end.
 938   TrueBB->addSuccessor(EndBB);
 939
 940   if (!NZCVKilled) {
 941     TrueBB->addLiveIn(AArch64::NZCV);
 942     EndBB->addLiveIn(AArch64::NZCV);
 943   }
 944
 945   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(AArch64::PHI), DestReg)
 946       .addReg(IfTrueReg)
 947       .addMBB(TrueBB)
 948       .addReg(IfFalseReg)
 949       .addMBB(MBB);
 950
 951   MI->eraseFromParent();
 952   return EndBB;
 953 }
 954
 955 MachineBasicBlock *
 956 AArch64TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 957                                                  MachineBasicBlock *BB) const {
 958   switch (MI->getOpcode()) {
 959   default:
 960 #ifndef NDEBUG
 961     MI->dump();
 962 #endif
 963     llvm_unreachable("Unexpected instruction for custom inserter!");
 964
 965   case AArch64::F128CSEL:
 966     return EmitF128CSEL(MI, BB);
 967
 968   case TargetOpcode::STACKMAP:
 969   case TargetOpcode::PATCHPOINT:
 970     return emitPatchPoint(MI, BB);
 971   }
 972 }
 973
 974 //===----------------------------------------------------------------------===//
 975 // AArch64 Lowering private implementation.
 976 //===----------------------------------------------------------------------===//
 977
 978 //===----------------------------------------------------------------------===//
 979 // Lowering Code
 980 //===----------------------------------------------------------------------===//
 981
 982 /// changeIntCCToAArch64CC - Convert a DAG integer condition code to an AArch64
 983 /// CC
 984 static AArch64CC::CondCode changeIntCCToAArch64CC(ISD::CondCode CC) {
 985   switch (CC) {
 986   default:
 987     llvm_unreachable("Unknown condition code!");
 988   case ISD::SETNE:
 989     return AArch64CC::NE;
 990   case ISD::SETEQ:
 991     return AArch64CC::EQ;
 992   case ISD::SETGT:
 993     return AArch64CC::GT;
 994   case ISD::SETGE:
 995     return AArch64CC::GE;
 996   case ISD::SETLT:
 997     return AArch64CC::LT;
 998   case ISD::SETLE:
 999     return AArch64CC::LE;
1000   case ISD::SETUGT:
1001     return AArch64CC::HI;
1002   case ISD::SETUGE:
1003     return AArch64CC::HS;
1004   case ISD::SETULT:
1005     return AArch64CC::LO;
1006   case ISD::SETULE:
1007     return AArch64CC::LS;
1008   }
1009 }
1010
1011 /// changeFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64 CC.
1012 static void changeFPCCToAArch64CC(ISD::CondCode CC,
1013                                   AArch64CC::CondCode &CondCode,
1014                                   AArch64CC::CondCode &CondCode2) {
1015   CondCode2 = AArch64CC::AL;
1016   switch (CC) {
1017   default:
1018     llvm_unreachable("Unknown FP condition!");
1019   case ISD::SETEQ:
1020   case ISD::SETOEQ:
1021     CondCode = AArch64CC::EQ;
1022     break;
1023   case ISD::SETGT:
1024   case ISD::SETOGT:
1025     CondCode = AArch64CC::GT;
1026     break;
1027   case ISD::SETGE:
1028   case ISD::SETOGE:
1029     CondCode = AArch64CC::GE;
1030     break;
1031   case ISD::SETOLT:
1032     CondCode = AArch64CC::MI;
1033     break;
1034   case ISD::SETOLE:
1035     CondCode = AArch64CC::LS;
1036     break;
1037   case ISD::SETONE:
1038     CondCode = AArch64CC::MI;
1039     CondCode2 = AArch64CC::GT;
1040     break;
1041   case ISD::SETO:
1042     CondCode = AArch64CC::VC;
1043     break;
1044   case ISD::SETUO:
1045     CondCode = AArch64CC::VS;
1046     break;
1047   case ISD::SETUEQ:
1048     CondCode = AArch64CC::EQ;
1049     CondCode2 = AArch64CC::VS;
1050     break;
1051   case ISD::SETUGT:
1052     CondCode = AArch64CC::HI;
1053     break;
1054   case ISD::SETUGE:
1055     CondCode = AArch64CC::PL;
1056     break;
1057   case ISD::SETLT:
1058   case ISD::SETULT:
1059     CondCode = AArch64CC::LT;
1060     break;
1061   case ISD::SETLE:
1062   case ISD::SETULE:
1063     CondCode = AArch64CC::LE;
1064     break;
1065   case ISD::SETNE:
1066   case ISD::SETUNE:
1067     CondCode = AArch64CC::NE;
1068     break;
1069   }
1070 }
1071
1072 /// changeVectorFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64
1073 /// CC usable with the vector instructions. Fewer operations are available
1074 /// without a real NZCV register, so we have to use less efficient combinations
1075 /// to get the same effect.
1076 static void changeVectorFPCCToAArch64CC(ISD::CondCode CC,
1077                                         AArch64CC::CondCode &CondCode,
1078                                         AArch64CC::CondCode &CondCode2,
1079                                         bool &Invert) {
1080   Invert = false;
1081   switch (CC) {
1082   default:
1083     // Mostly the scalar mappings work fine.
1084     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
1085     break;
1086   case ISD::SETUO:
1087     Invert = true; // Fallthrough
1088   case ISD::SETO:
1089     CondCode = AArch64CC::MI;
1090     CondCode2 = AArch64CC::GE;
1091     break;
1092   case ISD::SETUEQ:
1093   case ISD::SETULT:
1094   case ISD::SETULE:
1095   case ISD::SETUGT:
1096   case ISD::SETUGE:
1097     // All of the compare-mask comparisons are ordered, but we can switch
1098     // between the two by a double inversion. E.g. ULE == !OGT.
1099     Invert = true;
1100     changeFPCCToAArch64CC(getSetCCInverse(CC, false), CondCode, CondCode2);
1101     break;
1102   }
1103 }
1104
1105 static bool isLegalArithImmed(uint64_t C) {
1106   // Matches AArch64DAGToDAGISel::SelectArithImmed().
1107   return (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
1108 }
1109
1110 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1111                               SDLoc dl, SelectionDAG &DAG) {
1112   EVT VT = LHS.getValueType();
1113
1114   if (VT.isFloatingPoint())
1115     return DAG.getNode(AArch64ISD::FCMP, dl, VT, LHS, RHS);
1116
1117   // The CMP instruction is just an alias for SUBS, and representing it as
1118   // SUBS means that it's possible to get CSE with subtract operations.
1119   // A later phase can perform the optimization of setting the destination
1120   // register to WZR/XZR if it ends up being unused.
1121   unsigned Opcode = AArch64ISD::SUBS;
1122
1123   if (RHS.getOpcode() == ISD::SUB && isa<ConstantSDNode>(RHS.getOperand(0)) &&
1124       cast<ConstantSDNode>(RHS.getOperand(0))->getZExtValue() == 0 &&
1125       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1126     // We'd like to combine a (CMP op1, (sub 0, op2) into a CMN instruction on
1127     // the grounds that "op1 - (-op2) == op1 + op2". However, the C and V flags
1128     // can be set differently by this operation. It comes down to whether
1129     // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
1130     // everything is fine. If not then the optimization is wrong. Thus general
1131     // comparisons are only valid if op2 != 0.
1132
1133     // So, finally, the only LLVM-native comparisons that don't mention C and V
1134     // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
1135     // the absence of information about op2.
1136     Opcode = AArch64ISD::ADDS;
1137     RHS = RHS.getOperand(1);
1138   } else if (LHS.getOpcode() == ISD::AND && isa<ConstantSDNode>(RHS) &&
1139              cast<ConstantSDNode>(RHS)->getZExtValue() == 0 &&
1140              !isUnsignedIntSetCC(CC)) {
1141     // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
1142     // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
1143     // of the signed comparisons.
1144     Opcode = AArch64ISD::ANDS;
1145     RHS = LHS.getOperand(1);
1146     LHS = LHS.getOperand(0);
1147   }
1148
1149   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT::i32), LHS, RHS)
1150       .getValue(1);
1151 }
1152
1153 static SDValue getAArch64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1154                              SDValue &AArch64cc, SelectionDAG &DAG, SDLoc dl) {
1155   SDValue Cmp;
1156   AArch64CC::CondCode AArch64CC;
1157   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1158     EVT VT = RHS.getValueType();
1159     uint64_t C = RHSC->getZExtValue();
1160     if (!isLegalArithImmed(C)) {
1161       // Constant does not fit, try adjusting it by one?
1162       switch (CC) {
1163       default:
1164         break;
1165       case ISD::SETLT:
1166       case ISD::SETGE:
1167         if ((VT == MVT::i32 && C != 0x80000000 &&
1168              isLegalArithImmed((uint32_t)(C - 1))) ||
1169             (VT == MVT::i64 && C != 0x80000000ULL &&
1170              isLegalArithImmed(C - 1ULL))) {
1171           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1172           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1173           RHS = DAG.getConstant(C, VT);
1174         }
1175         break;
1176       case ISD::SETULT:
1177       case ISD::SETUGE:
1178         if ((VT == MVT::i32 && C != 0 &&
1179              isLegalArithImmed((uint32_t)(C - 1))) ||
1180             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
1181           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1182           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1183           RHS = DAG.getConstant(C, VT);
1184         }
1185         break;
1186       case ISD::SETLE:
1187       case ISD::SETGT:
1188         if ((VT == MVT::i32 && C != INT32_MAX &&
1189              isLegalArithImmed((uint32_t)(C + 1))) ||
1190             (VT == MVT::i64 && C != INT64_MAX &&
1191              isLegalArithImmed(C + 1ULL))) {
1192           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1193           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1194           RHS = DAG.getConstant(C, VT);
1195         }
1196         break;
1197       case ISD::SETULE:
1198       case ISD::SETUGT:
1199         if ((VT == MVT::i32 && C != UINT32_MAX &&
1200              isLegalArithImmed((uint32_t)(C + 1))) ||
1201             (VT == MVT::i64 && C != UINT64_MAX &&
1202              isLegalArithImmed(C + 1ULL))) {
1203           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1204           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1205           RHS = DAG.getConstant(C, VT);
1206         }
1207         break;
1208       }
1209     }
1210   }
1211   // The imm operand of ADDS is an unsigned immediate, in the range 0 to 4095.
1212   // For the i8 operand, the largest immediate is 255, so this can be easily
1213   // encoded in the compare instruction. For the i16 operand, however, the
1214   // largest immediate cannot be encoded in the compare.
1215   // Therefore, use a sign extending load and cmn to avoid materializing the -1
1216   // constant. For example,
1217   // movz w1, #65535
1218   // ldrh w0, [x0, #0]
1219   // cmp w0, w1
1220   // >
1221   // ldrsh w0, [x0, #0]
1222   // cmn w0, #1
1223   // Fundamental, we're relying on the property that (zext LHS) == (zext RHS)
1224   // if and only if (sext LHS) == (sext RHS). The checks are in place to ensure
1225   // both the LHS and RHS are truely zero extended and to make sure the
1226   // transformation is profitable.
1227   if ((CC == ISD::SETEQ || CC == ISD::SETNE) && isa<ConstantSDNode>(RHS)) {
1228     if ((cast<ConstantSDNode>(RHS)->getZExtValue() >> 16 == 0) &&
1229         isa<LoadSDNode>(LHS)) {
1230       if (cast<LoadSDNode>(LHS)->getExtensionType() == ISD::ZEXTLOAD &&
1231           cast<LoadSDNode>(LHS)->getMemoryVT() == MVT::i16 &&
1232           LHS.getNode()->hasNUsesOfValue(1, 0)) {
1233         int16_t ValueofRHS = cast<ConstantSDNode>(RHS)->getZExtValue();
1234         if (ValueofRHS < 0 && isLegalArithImmed(-ValueofRHS)) {
1235           SDValue SExt =
1236               DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, LHS.getValueType(), LHS,
1237                           DAG.getValueType(MVT::i16));
1238           Cmp = emitComparison(SExt,
1239                                DAG.getConstant(ValueofRHS, RHS.getValueType()),
1240                                CC, dl, DAG);
1241           AArch64CC = changeIntCCToAArch64CC(CC);
1242           AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1243           return Cmp;
1244         }
1245       }
1246     }
1247   }
1248   Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
1249   AArch64CC = changeIntCCToAArch64CC(CC);
1250   AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1251   return Cmp;
1252 }
1253
1254 static std::pair<SDValue, SDValue>
1255 getAArch64XALUOOp(AArch64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
1256   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
1257          "Unsupported value type");
1258   SDValue Value, Overflow;
1259   SDLoc DL(Op);
1260   SDValue LHS = Op.getOperand(0);
1261   SDValue RHS = Op.getOperand(1);
1262   unsigned Opc = 0;
1263   switch (Op.getOpcode()) {
1264   default:
1265     llvm_unreachable("Unknown overflow instruction!");
1266   case ISD::SADDO:
1267     Opc = AArch64ISD::ADDS;
1268     CC = AArch64CC::VS;
1269     break;
1270   case ISD::UADDO:
1271     Opc = AArch64ISD::ADDS;
1272     CC = AArch64CC::HS;
1273     break;
1274   case ISD::SSUBO:
1275     Opc = AArch64ISD::SUBS;
1276     CC = AArch64CC::VS;
1277     break;
1278   case ISD::USUBO:
1279     Opc = AArch64ISD::SUBS;
1280     CC = AArch64CC::LO;
1281     break;
1282   // Multiply needs a little bit extra work.
1283   case ISD::SMULO:
1284   case ISD::UMULO: {
1285     CC = AArch64CC::NE;
1286     bool IsSigned = Op.getOpcode() == ISD::SMULO;
1287     if (Op.getValueType() == MVT::i32) {
1288       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1289       // For a 32 bit multiply with overflow check we want the instruction
1290       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
1291       // need to generate the following pattern:
1292       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
1293       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
1294       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
1295       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1296       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
1297                                 DAG.getConstant(0, MVT::i64));
1298       // On AArch64 the upper 32 bits are always zero extended for a 32 bit
1299       // operation. We need to clear out the upper 32 bits, because we used a
1300       // widening multiply that wrote all 64 bits. In the end this should be a
1301       // noop.
1302       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
1303       if (IsSigned) {
1304         // The signed overflow check requires more than just a simple check for
1305         // any bit set in the upper 32 bits of the result. These bits could be
1306         // just the sign bits of a negative number. To perform the overflow
1307         // check we have to arithmetic shift right the 32nd bit of the result by
1308         // 31 bits. Then we compare the result to the upper 32 bits.
1309         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
1310                                         DAG.getConstant(32, MVT::i64));
1311         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
1312         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
1313                                         DAG.getConstant(31, MVT::i64));
1314         // It is important that LowerBits is last, otherwise the arithmetic
1315         // shift will not be folded into the compare (SUBS).
1316         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
1317         Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1318                        .getValue(1);
1319       } else {
1320         // The overflow check for unsigned multiply is easy. We only need to
1321         // check if any of the upper 32 bits are set. This can be done with a
1322         // CMP (shifted register). For that we need to generate the following
1323         // pattern:
1324         // (i64 AArch64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
1325         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
1326                                         DAG.getConstant(32, MVT::i64));
1327         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1328         Overflow =
1329             DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1330                         UpperBits).getValue(1);
1331       }
1332       break;
1333     }
1334     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
1335     // For the 64 bit multiply
1336     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1337     if (IsSigned) {
1338       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
1339       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
1340                                       DAG.getConstant(63, MVT::i64));
1341       // It is important that LowerBits is last, otherwise the arithmetic
1342       // shift will not be folded into the compare (SUBS).
1343       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1344       Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1345                      .getValue(1);
1346     } else {
1347       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
1348       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1349       Overflow =
1350           DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1351                       UpperBits).getValue(1);
1352     }
1353     break;
1354   }
1355   } // switch (...)
1356
1357   if (Opc) {
1358     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
1359
1360     // Emit the AArch64 operation with overflow check.
1361     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
1362     Overflow = Value.getValue(1);
1363   }
1364   return std::make_pair(Value, Overflow);
1365 }
1366
1367 SDValue AArch64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
1368                                              RTLIB::Libcall Call) const {
1369   SmallVector<SDValue, 2> Ops(Op->op_begin(), Op->op_end());
1370   return makeLibCall(DAG, Call, MVT::f128, &Ops[0], Ops.size(), false,
1371                      SDLoc(Op)).first;
1372 }
1373
1374 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
1375   SDValue Sel = Op.getOperand(0);
1376   SDValue Other = Op.getOperand(1);
1377
1378   // If neither operand is a SELECT_CC, give up.
1379   if (Sel.getOpcode() != ISD::SELECT_CC)
1380     std::swap(Sel, Other);
1381   if (Sel.getOpcode() != ISD::SELECT_CC)
1382     return Op;
1383
1384   // The folding we want to perform is:
1385   // (xor x, (select_cc a, b, cc, 0, -1) )
1386   //   -->
1387   // (csel x, (xor x, -1), cc ...)
1388   //
1389   // The latter will get matched to a CSINV instruction.
1390
1391   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
1392   SDValue LHS = Sel.getOperand(0);
1393   SDValue RHS = Sel.getOperand(1);
1394   SDValue TVal = Sel.getOperand(2);
1395   SDValue FVal = Sel.getOperand(3);
1396   SDLoc dl(Sel);
1397
1398   // FIXME: This could be generalized to non-integer comparisons.
1399   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
1400     return Op;
1401
1402   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
1403   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
1404
1405   // The the values aren't constants, this isn't the pattern we're looking for.
1406   if (!CFVal || !CTVal)
1407     return Op;
1408
1409   // We can commute the SELECT_CC by inverting the condition.  This
1410   // might be needed to make this fit into a CSINV pattern.
1411   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
1412     std::swap(TVal, FVal);
1413     std::swap(CTVal, CFVal);
1414     CC = ISD::getSetCCInverse(CC, true);
1415   }
1416
1417   // If the constants line up, perform the transform!
1418   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
1419     SDValue CCVal;
1420     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
1421
1422     FVal = Other;
1423     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
1424                        DAG.getConstant(-1ULL, Other.getValueType()));
1425
1426     return DAG.getNode(AArch64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
1427                        CCVal, Cmp);
1428   }
1429
1430   return Op;
1431 }
1432
1433 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
1434   EVT VT = Op.getValueType();
1435
1436   // Let legalize expand this if it isn't a legal type yet.
1437   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
1438     return SDValue();
1439
1440   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
1441
1442   unsigned Opc;
1443   bool ExtraOp = false;
1444   switch (Op.getOpcode()) {
1445   default:
1446     llvm_unreachable("Invalid code");
1447   case ISD::ADDC:
1448     Opc = AArch64ISD::ADDS;
1449     break;
1450   case ISD::SUBC:
1451     Opc = AArch64ISD::SUBS;
1452     break;
1453   case ISD::ADDE:
1454     Opc = AArch64ISD::ADCS;
1455     ExtraOp = true;
1456     break;
1457   case ISD::SUBE:
1458     Opc = AArch64ISD::SBCS;
1459     ExtraOp = true;
1460     break;
1461   }
1462
1463   if (!ExtraOp)
1464     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
1465   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
1466                      Op.getOperand(2));
1467 }
1468
1469 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
1470   // Let legalize expand this if it isn't a legal type yet.
1471   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
1472     return SDValue();
1473
1474   AArch64CC::CondCode CC;
1475   // The actual operation that sets the overflow or carry flag.
1476   SDValue Value, Overflow;
1477   std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Op, DAG);
1478
1479   // We use 0 and 1 as false and true values.
1480   SDValue TVal = DAG.getConstant(1, MVT::i32);
1481   SDValue FVal = DAG.getConstant(0, MVT::i32);
1482
1483   // We use an inverted condition, because the conditional select is inverted
1484   // too. This will allow it to be selected to a single instruction:
1485   // CSINC Wd, WZR, WZR, invert(cond).
1486   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), MVT::i32);
1487   Overflow = DAG.getNode(AArch64ISD::CSEL, SDLoc(Op), MVT::i32, FVal, TVal,
1488                          CCVal, Overflow);
1489
1490   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
1491   return DAG.getNode(ISD::MERGE_VALUES, SDLoc(Op), VTs, Value, Overflow);
1492 }
1493
1494 // Prefetch operands are:
1495 // 1: Address to prefetch
1496 // 2: bool isWrite
1497 // 3: int locality (0 = no locality ... 3 = extreme locality)
1498 // 4: bool isDataCache
1499 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
1500   SDLoc DL(Op);
1501   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1502   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
1503   unsigned IsData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1504
1505   bool IsStream = !Locality;
1506   // When the locality number is set
1507   if (Locality) {
1508     // The front-end should have filtered out the out-of-range values
1509     assert(Locality <= 3 && "Prefetch locality out-of-range");
1510     // The locality degree is the opposite of the cache speed.
1511     // Put the number the other way around.
1512     // The encoding starts at 0 for level 1
1513     Locality = 3 - Locality;
1514   }
1515
1516   // built the mask value encoding the expected behavior.
1517   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
1518                    (!IsData << 3) |     // IsDataCache bit
1519                    (Locality << 1) |    // Cache level bits
1520                    (unsigned)IsStream;  // Stream bit
1521   return DAG.getNode(AArch64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
1522                      DAG.getConstant(PrfOp, MVT::i32), Op.getOperand(1));
1523 }
1524
1525 SDValue AArch64TargetLowering::LowerFP_EXTEND(SDValue Op,
1526                                               SelectionDAG &DAG) const {
1527   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
1528
1529   RTLIB::Libcall LC;
1530   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
1531
1532   return LowerF128Call(Op, DAG, LC);
1533 }
1534
1535 SDValue AArch64TargetLowering::LowerFP_ROUND(SDValue Op,
1536                                              SelectionDAG &DAG) const {
1537   if (Op.getOperand(0).getValueType() != MVT::f128) {
1538     // It's legal except when f128 is involved
1539     return Op;
1540   }
1541
1542   RTLIB::Libcall LC;
1543   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
1544
1545   // FP_ROUND node has a second operand indicating whether it is known to be
1546   // precise. That doesn't take part in the LibCall so we can't directly use
1547   // LowerF128Call.
1548   SDValue SrcVal = Op.getOperand(0);
1549   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
1550                      /*isSigned*/ false, SDLoc(Op)).first;
1551 }
1552
1553 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1554   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1555   // Any additional optimization in this function should be recorded
1556   // in the cost tables.
1557   EVT InVT = Op.getOperand(0).getValueType();
1558   EVT VT = Op.getValueType();
1559
1560   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1561     SDLoc dl(Op);
1562     SDValue Cv =
1563         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
1564                     Op.getOperand(0));
1565     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
1566   }
1567
1568   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1569     SDLoc dl(Op);
1570     MVT ExtVT =
1571         MVT::getVectorVT(MVT::getFloatingPointVT(VT.getScalarSizeInBits()),
1572                          VT.getVectorNumElements());
1573     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, ExtVT, Op.getOperand(0));
1574     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
1575   }
1576
1577   // Type changing conversions are illegal.
1578   return Op;
1579 }
1580
1581 SDValue AArch64TargetLowering::LowerFP_TO_INT(SDValue Op,
1582                                               SelectionDAG &DAG) const {
1583   if (Op.getOperand(0).getValueType().isVector())
1584     return LowerVectorFP_TO_INT(Op, DAG);
1585
1586   // f16 conversions are promoted to f32.
1587   if (Op.getOperand(0).getValueType() == MVT::f16) {
1588     SDLoc dl(Op);
1589     return DAG.getNode(
1590         Op.getOpcode(), dl, Op.getValueType(),
1591         DAG.getNode(ISD::FP_EXTEND, dl, MVT::f32, Op.getOperand(0)));
1592   }
1593
1594   if (Op.getOperand(0).getValueType() != MVT::f128) {
1595     // It's legal except when f128 is involved
1596     return Op;
1597   }
1598
1599   RTLIB::Libcall LC;
1600   if (Op.getOpcode() == ISD::FP_TO_SINT)
1601     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
1602   else
1603     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
1604
1605   SmallVector<SDValue, 2> Ops(Op->op_begin(), Op->op_end());
1606   return makeLibCall(DAG, LC, Op.getValueType(), &Ops[0], Ops.size(), false,
1607                      SDLoc(Op)).first;
1608 }
1609
1610 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1611   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1612   // Any additional optimization in this function should be recorded
1613   // in the cost tables.
1614   EVT VT = Op.getValueType();
1615   SDLoc dl(Op);
1616   SDValue In = Op.getOperand(0);
1617   EVT InVT = In.getValueType();
1618
1619   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1620     MVT CastVT =
1621         MVT::getVectorVT(MVT::getFloatingPointVT(InVT.getScalarSizeInBits()),
1622                          InVT.getVectorNumElements());
1623     In = DAG.getNode(Op.getOpcode(), dl, CastVT, In);
1624     return DAG.getNode(ISD::FP_ROUND, dl, VT, In, DAG.getIntPtrConstant(0));
1625   }
1626
1627   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1628     unsigned CastOpc =
1629         Op.getOpcode() == ISD::SINT_TO_FP ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1630     EVT CastVT = VT.changeVectorElementTypeToInteger();
1631     In = DAG.getNode(CastOpc, dl, CastVT, In);
1632     return DAG.getNode(Op.getOpcode(), dl, VT, In);
1633   }
1634
1635   return Op;
1636 }
1637
1638 SDValue AArch64TargetLowering::LowerINT_TO_FP(SDValue Op,
1639                                             SelectionDAG &DAG) const {
1640   if (Op.getValueType().isVector())
1641     return LowerVectorINT_TO_FP(Op, DAG);
1642
1643   // f16 conversions are promoted to f32.
1644   if (Op.getValueType() == MVT::f16) {
1645     SDLoc dl(Op);
1646     return DAG.getNode(
1647         ISD::FP_ROUND, dl, MVT::f16,
1648         DAG.getNode(Op.getOpcode(), dl, MVT::f32, Op.getOperand(0)),
1649         DAG.getIntPtrConstant(0));
1650   }
1651
1652   // i128 conversions are libcalls.
1653   if (Op.getOperand(0).getValueType() == MVT::i128)
1654     return SDValue();
1655
1656   // Other conversions are legal, unless it's to the completely software-based
1657   // fp128.
1658   if (Op.getValueType() != MVT::f128)
1659     return Op;
1660
1661   RTLIB::Libcall LC;
1662   if (Op.getOpcode() == ISD::SINT_TO_FP)
1663     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1664   else
1665     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1666
1667   return LowerF128Call(Op, DAG, LC);
1668 }
1669
1670 SDValue AArch64TargetLowering::LowerFSINCOS(SDValue Op,
1671                                             SelectionDAG &DAG) const {
1672   // For iOS, we want to call an alternative entry point: __sincos_stret,
1673   // which returns the values in two S / D registers.
1674   SDLoc dl(Op);
1675   SDValue Arg = Op.getOperand(0);
1676   EVT ArgVT = Arg.getValueType();
1677   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1678
1679   ArgListTy Args;
1680   ArgListEntry Entry;
1681
1682   Entry.Node = Arg;
1683   Entry.Ty = ArgTy;
1684   Entry.isSExt = false;
1685   Entry.isZExt = false;
1686   Args.push_back(Entry);
1687
1688   const char *LibcallName =
1689       (ArgVT == MVT::f64) ? "__sincos_stret" : "__sincosf_stret";
1690   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
1691
1692   StructType *RetTy = StructType::get(ArgTy, ArgTy, nullptr);
1693   TargetLowering::CallLoweringInfo CLI(DAG);
1694   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
1695     .setCallee(CallingConv::Fast, RetTy, Callee, std::move(Args), 0);
1696
1697   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1698   return CallResult.first;
1699 }
1700
1701 static SDValue LowerBITCAST(SDValue Op, SelectionDAG &DAG) {
1702   if (Op.getValueType() != MVT::f16)
1703     return SDValue();
1704
1705   assert(Op.getOperand(0).getValueType() == MVT::i16);
1706   SDLoc DL(Op);
1707
1708   Op = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op.getOperand(0));
1709   Op = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Op);
1710   return SDValue(
1711       DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL, MVT::f16, Op,
1712                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
1713       0);
1714 }
1715
1716 static EVT getExtensionTo64Bits(const EVT &OrigVT) {
1717   if (OrigVT.getSizeInBits() >= 64)
1718     return OrigVT;
1719
1720   assert(OrigVT.isSimple() && "Expecting a simple value type");
1721
1722   MVT::SimpleValueType OrigSimpleTy = OrigVT.getSimpleVT().SimpleTy;
1723   switch (OrigSimpleTy) {
1724   default: llvm_unreachable("Unexpected Vector Type");
1725   case MVT::v2i8:
1726   case MVT::v2i16:
1727      return MVT::v2i32;
1728   case MVT::v4i8:
1729     return  MVT::v4i16;
1730   }
1731 }
1732
1733 static SDValue addRequiredExtensionForVectorMULL(SDValue N, SelectionDAG &DAG,
1734                                                  const EVT &OrigTy,
1735                                                  const EVT &ExtTy,
1736                                                  unsigned ExtOpcode) {
1737   // The vector originally had a size of OrigTy. It was then extended to ExtTy.
1738   // We expect the ExtTy to be 128-bits total. If the OrigTy is less than
1739   // 64-bits we need to insert a new extension so that it will be 64-bits.
1740   assert(ExtTy.is128BitVector() && "Unexpected extension size");
1741   if (OrigTy.getSizeInBits() >= 64)
1742     return N;
1743
1744   // Must extend size to at least 64 bits to be used as an operand for VMULL.
1745   EVT NewVT = getExtensionTo64Bits(OrigTy);
1746
1747   return DAG.getNode(ExtOpcode, SDLoc(N), NewVT, N);
1748 }
1749
1750 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
1751                                    bool isSigned) {
1752   EVT VT = N->getValueType(0);
1753
1754   if (N->getOpcode() != ISD::BUILD_VECTOR)
1755     return false;
1756
1757   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
1758     SDNode *Elt = N->getOperand(i).getNode();
1759     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
1760       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1761       unsigned HalfSize = EltSize / 2;
1762       if (isSigned) {
1763         if (!isIntN(HalfSize, C->getSExtValue()))
1764           return false;
1765       } else {
1766         if (!isUIntN(HalfSize, C->getZExtValue()))
1767           return false;
1768       }
1769       continue;
1770     }
1771     return false;
1772   }
1773
1774   return true;
1775 }
1776
1777 static SDValue skipExtensionForVectorMULL(SDNode *N, SelectionDAG &DAG) {
1778   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
1779     return addRequiredExtensionForVectorMULL(N->getOperand(0), DAG,
1780                                              N->getOperand(0)->getValueType(0),
1781                                              N->getValueType(0),
1782                                              N->getOpcode());
1783
1784   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
1785   EVT VT = N->getValueType(0);
1786   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
1787   unsigned NumElts = VT.getVectorNumElements();
1788   MVT TruncVT = MVT::getIntegerVT(EltSize);
1789   SmallVector<SDValue, 8> Ops;
1790   for (unsigned i = 0; i != NumElts; ++i) {
1791     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
1792     const APInt &CInt = C->getAPIntValue();
1793     // Element types smaller than 32 bits are not legal, so use i32 elements.
1794     // The values are implicitly truncated so sext vs. zext doesn't matter.
1795     Ops.push_back(DAG.getConstant(CInt.zextOrTrunc(32), MVT::i32));
1796   }
1797   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
1798                      MVT::getVectorVT(TruncVT, NumElts), Ops);
1799 }
1800
1801 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
1802   if (N->getOpcode() == ISD::SIGN_EXTEND)
1803     return true;
1804   if (isExtendedBUILD_VECTOR(N, DAG, true))
1805     return true;
1806   return false;
1807 }
1808
1809 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
1810   if (N->getOpcode() == ISD::ZERO_EXTEND)
1811     return true;
1812   if (isExtendedBUILD_VECTOR(N, DAG, false))
1813     return true;
1814   return false;
1815 }
1816
1817 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
1818   unsigned Opcode = N->getOpcode();
1819   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1820     SDNode *N0 = N->getOperand(0).getNode();
1821     SDNode *N1 = N->getOperand(1).getNode();
1822     return N0->hasOneUse() && N1->hasOneUse() &&
1823       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
1824   }
1825   return false;
1826 }
1827
1828 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
1829   unsigned Opcode = N->getOpcode();
1830   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1831     SDNode *N0 = N->getOperand(0).getNode();
1832     SDNode *N1 = N->getOperand(1).getNode();
1833     return N0->hasOneUse() && N1->hasOneUse() &&
1834       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
1835   }
1836   return false;
1837 }
1838
1839 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
1840   // Multiplications are only custom-lowered for 128-bit vectors so that
1841   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
1842   EVT VT = Op.getValueType();
1843   assert(VT.is128BitVector() && VT.isInteger() &&
1844          "unexpected type for custom-lowering ISD::MUL");
1845   SDNode *N0 = Op.getOperand(0).getNode();
1846   SDNode *N1 = Op.getOperand(1).getNode();
1847   unsigned NewOpc = 0;
1848   bool isMLA = false;
1849   bool isN0SExt = isSignExtended(N0, DAG);
1850   bool isN1SExt = isSignExtended(N1, DAG);
1851   if (isN0SExt && isN1SExt)
1852     NewOpc = AArch64ISD::SMULL;
1853   else {
1854     bool isN0ZExt = isZeroExtended(N0, DAG);
1855     bool isN1ZExt = isZeroExtended(N1, DAG);
1856     if (isN0ZExt && isN1ZExt)
1857       NewOpc = AArch64ISD::UMULL;
1858     else if (isN1SExt || isN1ZExt) {
1859       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
1860       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
1861       if (isN1SExt && isAddSubSExt(N0, DAG)) {
1862         NewOpc = AArch64ISD::SMULL;
1863         isMLA = true;
1864       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
1865         NewOpc =  AArch64ISD::UMULL;
1866         isMLA = true;
1867       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
1868         std::swap(N0, N1);
1869         NewOpc =  AArch64ISD::UMULL;
1870         isMLA = true;
1871       }
1872     }
1873
1874     if (!NewOpc) {
1875       if (VT == MVT::v2i64)
1876         // Fall through to expand this.  It is not legal.
1877         return SDValue();
1878       else
1879         // Other vector multiplications are legal.
1880         return Op;
1881     }
1882   }
1883
1884   // Legalize to a S/UMULL instruction
1885   SDLoc DL(Op);
1886   SDValue Op0;
1887   SDValue Op1 = skipExtensionForVectorMULL(N1, DAG);
1888   if (!isMLA) {
1889     Op0 = skipExtensionForVectorMULL(N0, DAG);
1890     assert(Op0.getValueType().is64BitVector() &&
1891            Op1.getValueType().is64BitVector() &&
1892            "unexpected types for extended operands to VMULL");
1893     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
1894   }
1895   // Optimizing (zext A + zext B) * C, to (S/UMULL A, C) + (S/UMULL B, C) during
1896   // isel lowering to take advantage of no-stall back to back s/umul + s/umla.
1897   // This is true for CPUs with accumulate forwarding such as Cortex-A53/A57
1898   SDValue N00 = skipExtensionForVectorMULL(N0->getOperand(0).getNode(), DAG);
1899   SDValue N01 = skipExtensionForVectorMULL(N0->getOperand(1).getNode(), DAG);
1900   EVT Op1VT = Op1.getValueType();
1901   return DAG.getNode(N0->getOpcode(), DL, VT,
1902                      DAG.getNode(NewOpc, DL, VT,
1903                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
1904                      DAG.getNode(NewOpc, DL, VT,
1905                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
1906 }
1907
1908 SDValue AArch64TargetLowering::LowerOperation(SDValue Op,
1909                                               SelectionDAG &DAG) const {
1910   switch (Op.getOpcode()) {
1911   default:
1912     llvm_unreachable("unimplemented operand");
1913     return SDValue();
1914   case ISD::BITCAST:
1915     return LowerBITCAST(Op, DAG);
1916   case ISD::GlobalAddress:
1917     return LowerGlobalAddress(Op, DAG);
1918   case ISD::GlobalTLSAddress:
1919     return LowerGlobalTLSAddress(Op, DAG);
1920   case ISD::SETCC:
1921     return LowerSETCC(Op, DAG);
1922   case ISD::BR_CC:
1923     return LowerBR_CC(Op, DAG);
1924   case ISD::SELECT:
1925     return LowerSELECT(Op, DAG);
1926   case ISD::SELECT_CC:
1927     return LowerSELECT_CC(Op, DAG);
1928   case ISD::JumpTable:
1929     return LowerJumpTable(Op, DAG);
1930   case ISD::ConstantPool:
1931     return LowerConstantPool(Op, DAG);
1932   case ISD::BlockAddress:
1933     return LowerBlockAddress(Op, DAG);
1934   case ISD::VASTART:
1935     return LowerVASTART(Op, DAG);
1936   case ISD::VACOPY:
1937     return LowerVACOPY(Op, DAG);
1938   case ISD::VAARG:
1939     return LowerVAARG(Op, DAG);
1940   case ISD::ADDC:
1941   case ISD::ADDE:
1942   case ISD::SUBC:
1943   case ISD::SUBE:
1944     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
1945   case ISD::SADDO:
1946   case ISD::UADDO:
1947   case ISD::SSUBO:
1948   case ISD::USUBO:
1949   case ISD::SMULO:
1950   case ISD::UMULO:
1951     return LowerXALUO(Op, DAG);
1952   case ISD::FADD:
1953     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
1954   case ISD::FSUB:
1955     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
1956   case ISD::FMUL:
1957     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
1958   case ISD::FDIV:
1959     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
1960   case ISD::FP_ROUND:
1961     return LowerFP_ROUND(Op, DAG);
1962   case ISD::FP_EXTEND:
1963     return LowerFP_EXTEND(Op, DAG);
1964   case ISD::FRAMEADDR:
1965     return LowerFRAMEADDR(Op, DAG);
1966   case ISD::RETURNADDR:
1967     return LowerRETURNADDR(Op, DAG);
1968   case ISD::INSERT_VECTOR_ELT:
1969     return LowerINSERT_VECTOR_ELT(Op, DAG);
1970   case ISD::EXTRACT_VECTOR_ELT:
1971     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
1972   case ISD::BUILD_VECTOR:
1973     return LowerBUILD_VECTOR(Op, DAG);
1974   case ISD::VECTOR_SHUFFLE:
1975     return LowerVECTOR_SHUFFLE(Op, DAG);
1976   case ISD::EXTRACT_SUBVECTOR:
1977     return LowerEXTRACT_SUBVECTOR(Op, DAG);
1978   case ISD::SRA:
1979   case ISD::SRL:
1980   case ISD::SHL:
1981     return LowerVectorSRA_SRL_SHL(Op, DAG);
1982   case ISD::SHL_PARTS:
1983     return LowerShiftLeftParts(Op, DAG);
1984   case ISD::SRL_PARTS:
1985   case ISD::SRA_PARTS:
1986     return LowerShiftRightParts(Op, DAG);
1987   case ISD::CTPOP:
1988     return LowerCTPOP(Op, DAG);
1989   case ISD::FCOPYSIGN:
1990     return LowerFCOPYSIGN(Op, DAG);
1991   case ISD::AND:
1992     return LowerVectorAND(Op, DAG);
1993   case ISD::OR:
1994     return LowerVectorOR(Op, DAG);
1995   case ISD::XOR:
1996     return LowerXOR(Op, DAG);
1997   case ISD::PREFETCH:
1998     return LowerPREFETCH(Op, DAG);
1999   case ISD::SINT_TO_FP:
2000   case ISD::UINT_TO_FP:
2001     return LowerINT_TO_FP(Op, DAG);
2002   case ISD::FP_TO_SINT:
2003   case ISD::FP_TO_UINT:
2004     return LowerFP_TO_INT(Op, DAG);
2005   case ISD::FSINCOS:
2006     return LowerFSINCOS(Op, DAG);
2007   case ISD::MUL:
2008     return LowerMUL(Op, DAG);
2009   }
2010 }
2011
2012 /// getFunctionAlignment - Return the Log2 alignment of this function.
2013 unsigned AArch64TargetLowering::getFunctionAlignment(const Function *F) const {
2014   return 2;
2015 }
2016
2017 //===----------------------------------------------------------------------===//
2018 //                      Calling Convention Implementation
2019 //===----------------------------------------------------------------------===//
2020
2021 #include "AArch64GenCallingConv.inc"
2022
2023 /// Selects the correct CCAssignFn for a given CallingConvention value.
2024 CCAssignFn *AArch64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
2025                                                      bool IsVarArg) const {
2026   switch (CC) {
2027   default:
2028     llvm_unreachable("Unsupported calling convention.");
2029   case CallingConv::WebKit_JS:
2030     return CC_AArch64_WebKit_JS;
2031   case CallingConv::GHC:
2032     return CC_AArch64_GHC;
2033   case CallingConv::C:
2034   case CallingConv::Fast:
2035     if (!Subtarget->isTargetDarwin())
2036       return CC_AArch64_AAPCS;
2037     return IsVarArg ? CC_AArch64_DarwinPCS_VarArg : CC_AArch64_DarwinPCS;
2038   }
2039 }
2040
2041 SDValue AArch64TargetLowering::LowerFormalArguments(
2042     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2043     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2044     SmallVectorImpl<SDValue> &InVals) const {
2045   MachineFunction &MF = DAG.getMachineFunction();
2046   MachineFrameInfo *MFI = MF.getFrameInfo();
2047
2048   // Assign locations to all of the incoming arguments.
2049   SmallVector<CCValAssign, 16> ArgLocs;
2050   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
2051                  *DAG.getContext());
2052
2053   // At this point, Ins[].VT may already be promoted to i32. To correctly
2054   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2055   // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2056   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
2057   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
2058   // LocVT.
2059   unsigned NumArgs = Ins.size();
2060   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
2061   unsigned CurArgIdx = 0;
2062   for (unsigned i = 0; i != NumArgs; ++i) {
2063     MVT ValVT = Ins[i].VT;
2064     if (Ins[i].isOrigArg()) {
2065       std::advance(CurOrigArg, Ins[i].getOrigArgIndex() - CurArgIdx);
2066       CurArgIdx = Ins[i].getOrigArgIndex();
2067
2068       // Get type of the original argument.
2069       EVT ActualVT = getValueType(CurOrigArg->getType(), /*AllowUnknown*/ true);
2070       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
2071       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2072       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2073         ValVT = MVT::i8;
2074       else if (ActualMVT == MVT::i16)
2075         ValVT = MVT::i16;
2076     }
2077     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2078     bool Res =
2079         AssignFn(i, ValVT, ValVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
2080     assert(!Res && "Call operand has unhandled type");
2081     (void)Res;
2082   }
2083   assert(ArgLocs.size() == Ins.size());
2084   SmallVector<SDValue, 16> ArgValues;
2085   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2086     CCValAssign &VA = ArgLocs[i];
2087
2088     if (Ins[i].Flags.isByVal()) {
2089       // Byval is used for HFAs in the PCS, but the system should work in a
2090       // non-compliant manner for larger structs.
2091       EVT PtrTy = getPointerTy();
2092       int Size = Ins[i].Flags.getByValSize();
2093       unsigned NumRegs = (Size + 7) / 8;
2094
2095       // FIXME: This works on big-endian for composite byvals, which are the common
2096       // case. It should also work for fundamental types too.
2097       unsigned FrameIdx =
2098         MFI->CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
2099       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrTy);
2100       InVals.push_back(FrameIdxN);
2101
2102       continue;
2103     }
2104
2105     if (VA.isRegLoc()) {
2106       // Arguments stored in registers.
2107       EVT RegVT = VA.getLocVT();
2108
2109       SDValue ArgValue;
2110       const TargetRegisterClass *RC;
2111
2112       if (RegVT == MVT::i32)
2113         RC = &AArch64::GPR32RegClass;
2114       else if (RegVT == MVT::i64)
2115         RC = &AArch64::GPR64RegClass;
2116       else if (RegVT == MVT::f16)
2117         RC = &AArch64::FPR16RegClass;
2118       else if (RegVT == MVT::f32)
2119         RC = &AArch64::FPR32RegClass;
2120       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
2121         RC = &AArch64::FPR64RegClass;
2122       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
2123         RC = &AArch64::FPR128RegClass;
2124       else
2125         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2126
2127       // Transform the arguments in physical registers into virtual ones.
2128       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2129       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
2130
2131       // If this is an 8, 16 or 32-bit value, it is really passed promoted
2132       // to 64 bits.  Insert an assert[sz]ext to capture this, then
2133       // truncate to the right size.
2134       switch (VA.getLocInfo()) {
2135       default:
2136         llvm_unreachable("Unknown loc info!");
2137       case CCValAssign::Full:
2138         break;
2139       case CCValAssign::BCvt:
2140         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
2141         break;
2142       case CCValAssign::AExt:
2143       case CCValAssign::SExt:
2144       case CCValAssign::ZExt:
2145         // SelectionDAGBuilder will insert appropriate AssertZExt & AssertSExt
2146         // nodes after our lowering.
2147         assert(RegVT == Ins[i].VT && "incorrect register location selected");
2148         break;
2149       }
2150
2151       InVals.push_back(ArgValue);
2152
2153     } else { // VA.isRegLoc()
2154       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
2155       unsigned ArgOffset = VA.getLocMemOffset();
2156       unsigned ArgSize = VA.getValVT().getSizeInBits() / 8;
2157
2158       uint32_t BEAlign = 0;
2159       if (!Subtarget->isLittleEndian() && ArgSize < 8 &&
2160           !Ins[i].Flags.isInConsecutiveRegs())
2161         BEAlign = 8 - ArgSize;
2162
2163       int FI = MFI->CreateFixedObject(ArgSize, ArgOffset + BEAlign, true);
2164
2165       // Create load nodes to retrieve arguments from the stack.
2166       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2167       SDValue ArgValue;
2168
2169       // For NON_EXTLOAD, generic code in getLoad assert(ValVT == MemVT)
2170       ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
2171       MVT MemVT = VA.getValVT();
2172
2173       switch (VA.getLocInfo()) {
2174       default:
2175         break;
2176       case CCValAssign::BCvt:
2177         MemVT = VA.getLocVT();
2178         break;
2179       case CCValAssign::SExt:
2180         ExtType = ISD::SEXTLOAD;
2181         break;
2182       case CCValAssign::ZExt:
2183         ExtType = ISD::ZEXTLOAD;
2184         break;
2185       case CCValAssign::AExt:
2186         ExtType = ISD::EXTLOAD;
2187         break;
2188       }
2189
2190       ArgValue = DAG.getExtLoad(ExtType, DL, VA.getLocVT(), Chain, FIN,
2191                                 MachinePointerInfo::getFixedStack(FI),
2192                                 MemVT, false, false, false, 0);
2193
2194       InVals.push_back(ArgValue);
2195     }
2196   }
2197
2198   // varargs
2199   if (isVarArg) {
2200     if (!Subtarget->isTargetDarwin()) {
2201       // The AAPCS variadic function ABI is identical to the non-variadic
2202       // one. As a result there may be more arguments in registers and we should
2203       // save them for future reference.
2204       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
2205     }
2206
2207     AArch64FunctionInfo *AFI = MF.getInfo<AArch64FunctionInfo>();
2208     // This will point to the next argument passed via stack.
2209     unsigned StackOffset = CCInfo.getNextStackOffset();
2210     // We currently pass all varargs at 8-byte alignment.
2211     StackOffset = ((StackOffset + 7) & ~7);
2212     AFI->setVarArgsStackIndex(MFI->CreateFixedObject(4, StackOffset, true));
2213   }
2214
2215   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2216   unsigned StackArgSize = CCInfo.getNextStackOffset();
2217   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2218   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
2219     // This is a non-standard ABI so by fiat I say we're allowed to make full
2220     // use of the stack area to be popped, which must be aligned to 16 bytes in
2221     // any case:
2222     StackArgSize = RoundUpToAlignment(StackArgSize, 16);
2223
2224     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
2225     // a multiple of 16.
2226     FuncInfo->setArgumentStackToRestore(StackArgSize);
2227
2228     // This realignment carries over to the available bytes below. Our own
2229     // callers will guarantee the space is free by giving an aligned value to
2230     // CALLSEQ_START.
2231   }
2232   // Even if we're not expected to free up the space, it's useful to know how
2233   // much is there while considering tail calls (because we can reuse it).
2234   FuncInfo->setBytesInStackArgArea(StackArgSize);
2235
2236   return Chain;
2237 }
2238
2239 void AArch64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
2240                                                 SelectionDAG &DAG, SDLoc DL,
2241                                                 SDValue &Chain) const {
2242   MachineFunction &MF = DAG.getMachineFunction();
2243   MachineFrameInfo *MFI = MF.getFrameInfo();
2244   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2245
2246   SmallVector<SDValue, 8> MemOps;
2247
2248   static const MCPhysReg GPRArgRegs[] = { AArch64::X0, AArch64::X1, AArch64::X2,
2249                                           AArch64::X3, AArch64::X4, AArch64::X5,
2250                                           AArch64::X6, AArch64::X7 };
2251   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
2252   unsigned FirstVariadicGPR = CCInfo.getFirstUnallocated(GPRArgRegs);
2253
2254   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
2255   int GPRIdx = 0;
2256   if (GPRSaveSize != 0) {
2257     GPRIdx = MFI->CreateStackObject(GPRSaveSize, 8, false);
2258
2259     SDValue FIN = DAG.getFrameIndex(GPRIdx, getPointerTy());
2260
2261     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
2262       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &AArch64::GPR64RegClass);
2263       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
2264       SDValue Store =
2265           DAG.getStore(Val.getValue(1), DL, Val, FIN,
2266                        MachinePointerInfo::getStack(i * 8), false, false, 0);
2267       MemOps.push_back(Store);
2268       FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2269                         DAG.getConstant(8, getPointerTy()));
2270     }
2271   }
2272   FuncInfo->setVarArgsGPRIndex(GPRIdx);
2273   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
2274
2275   if (Subtarget->hasFPARMv8()) {
2276     static const MCPhysReg FPRArgRegs[] = {
2277         AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
2278         AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7};
2279     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
2280     unsigned FirstVariadicFPR = CCInfo.getFirstUnallocated(FPRArgRegs);
2281
2282     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
2283     int FPRIdx = 0;
2284     if (FPRSaveSize != 0) {
2285       FPRIdx = MFI->CreateStackObject(FPRSaveSize, 16, false);
2286
2287       SDValue FIN = DAG.getFrameIndex(FPRIdx, getPointerTy());
2288
2289       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
2290         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &AArch64::FPR128RegClass);
2291         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
2292
2293         SDValue Store =
2294             DAG.getStore(Val.getValue(1), DL, Val, FIN,
2295                          MachinePointerInfo::getStack(i * 16), false, false, 0);
2296         MemOps.push_back(Store);
2297         FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2298                           DAG.getConstant(16, getPointerTy()));
2299       }
2300     }
2301     FuncInfo->setVarArgsFPRIndex(FPRIdx);
2302     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
2303   }
2304
2305   if (!MemOps.empty()) {
2306     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
2307   }
2308 }
2309
2310 /// LowerCallResult - Lower the result values of a call into the
2311 /// appropriate copies out of appropriate physical registers.
2312 SDValue AArch64TargetLowering::LowerCallResult(
2313     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
2314     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2315     SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
2316     SDValue ThisVal) const {
2317   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2318                           ? RetCC_AArch64_WebKit_JS
2319                           : RetCC_AArch64_AAPCS;
2320   // Assign locations to each value returned by this call.
2321   SmallVector<CCValAssign, 16> RVLocs;
2322   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2323                  *DAG.getContext());
2324   CCInfo.AnalyzeCallResult(Ins, RetCC);
2325
2326   // Copy all of the result registers out of their specified physreg.
2327   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2328     CCValAssign VA = RVLocs[i];
2329
2330     // Pass 'this' value directly from the argument to return value, to avoid
2331     // reg unit interference
2332     if (i == 0 && isThisReturn) {
2333       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
2334              "unexpected return calling convention register assignment");
2335       InVals.push_back(ThisVal);
2336       continue;
2337     }
2338
2339     SDValue Val =
2340         DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
2341     Chain = Val.getValue(1);
2342     InFlag = Val.getValue(2);
2343
2344     switch (VA.getLocInfo()) {
2345     default:
2346       llvm_unreachable("Unknown loc info!");
2347     case CCValAssign::Full:
2348       break;
2349     case CCValAssign::BCvt:
2350       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
2351       break;
2352     }
2353
2354     InVals.push_back(Val);
2355   }
2356
2357   return Chain;
2358 }
2359
2360 bool AArch64TargetLowering::isEligibleForTailCallOptimization(
2361     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
2362     bool isCalleeStructRet, bool isCallerStructRet,
2363     const SmallVectorImpl<ISD::OutputArg> &Outs,
2364     const SmallVectorImpl<SDValue> &OutVals,
2365     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
2366   // For CallingConv::C this function knows whether the ABI needs
2367   // changing. That's not true for other conventions so they will have to opt in
2368   // manually.
2369   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
2370     return false;
2371
2372   const MachineFunction &MF = DAG.getMachineFunction();
2373   const Function *CallerF = MF.getFunction();
2374   CallingConv::ID CallerCC = CallerF->getCallingConv();
2375   bool CCMatch = CallerCC == CalleeCC;
2376
2377   // Byval parameters hand the function a pointer directly into the stack area
2378   // we want to reuse during a tail call. Working around this *is* possible (see
2379   // X86) but less efficient and uglier in LowerCall.
2380   for (Function::const_arg_iterator i = CallerF->arg_begin(),
2381                                     e = CallerF->arg_end();
2382        i != e; ++i)
2383     if (i->hasByValAttr())
2384       return false;
2385
2386   if (getTargetMachine().Options.GuaranteedTailCallOpt) {
2387     if (IsTailCallConvention(CalleeCC) && CCMatch)
2388       return true;
2389     return false;
2390   }
2391
2392   // Externally-defined functions with weak linkage should not be
2393   // tail-called on AArch64 when the OS does not support dynamic
2394   // pre-emption of symbols, as the AAELF spec requires normal calls
2395   // to undefined weak functions to be replaced with a NOP or jump to the
2396   // next instruction. The behaviour of branch instructions in this
2397   // situation (as used for tail calls) is implementation-defined, so we
2398   // cannot rely on the linker replacing the tail call with a return.
2399   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2400     const GlobalValue *GV = G->getGlobal();
2401     const Triple TT(getTargetMachine().getTargetTriple());
2402     if (GV->hasExternalWeakLinkage() &&
2403         (!TT.isOSWindows() || TT.isOSBinFormatELF() || TT.isOSBinFormatMachO()))
2404       return false;
2405   }
2406
2407   // Now we search for cases where we can use a tail call without changing the
2408   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
2409   // concept.
2410
2411   // I want anyone implementing a new calling convention to think long and hard
2412   // about this assert.
2413   assert((!isVarArg || CalleeCC == CallingConv::C) &&
2414          "Unexpected variadic calling convention");
2415
2416   if (isVarArg && !Outs.empty()) {
2417     // At least two cases here: if caller is fastcc then we can't have any
2418     // memory arguments (we'd be expected to clean up the stack afterwards). If
2419     // caller is C then we could potentially use its argument area.
2420
2421     // FIXME: for now we take the most conservative of these in both cases:
2422     // disallow all variadic memory operands.
2423     SmallVector<CCValAssign, 16> ArgLocs;
2424     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2425                    *DAG.getContext());
2426
2427     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, true));
2428     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2429       if (!ArgLocs[i].isRegLoc())
2430         return false;
2431   }
2432
2433   // If the calling conventions do not match, then we'd better make sure the
2434   // results are returned in the same way as what the caller expects.
2435   if (!CCMatch) {
2436     SmallVector<CCValAssign, 16> RVLocs1;
2437     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
2438                     *DAG.getContext());
2439     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForCall(CalleeCC, isVarArg));
2440
2441     SmallVector<CCValAssign, 16> RVLocs2;
2442     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
2443                     *DAG.getContext());
2444     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForCall(CallerCC, isVarArg));
2445
2446     if (RVLocs1.size() != RVLocs2.size())
2447       return false;
2448     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2449       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2450         return false;
2451       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2452         return false;
2453       if (RVLocs1[i].isRegLoc()) {
2454         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2455           return false;
2456       } else {
2457         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2458           return false;
2459       }
2460     }
2461   }
2462
2463   // Nothing more to check if the callee is taking no arguments
2464   if (Outs.empty())
2465     return true;
2466
2467   SmallVector<CCValAssign, 16> ArgLocs;
2468   CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2469                  *DAG.getContext());
2470
2471   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, isVarArg));
2472
2473   const AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2474
2475   // If the stack arguments for this call would fit into our own save area then
2476   // the call can be made tail.
2477   return CCInfo.getNextStackOffset() <= FuncInfo->getBytesInStackArgArea();
2478 }
2479
2480 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
2481                                                    SelectionDAG &DAG,
2482                                                    MachineFrameInfo *MFI,
2483                                                    int ClobberedFI) const {
2484   SmallVector<SDValue, 8> ArgChains;
2485   int64_t FirstByte = MFI->getObjectOffset(ClobberedFI);
2486   int64_t LastByte = FirstByte + MFI->getObjectSize(ClobberedFI) - 1;
2487
2488   // Include the original chain at the beginning of the list. When this is
2489   // used by target LowerCall hooks, this helps legalize find the
2490   // CALLSEQ_BEGIN node.
2491   ArgChains.push_back(Chain);
2492
2493   // Add a chain value for each stack argument corresponding
2494   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
2495                             UE = DAG.getEntryNode().getNode()->use_end();
2496        U != UE; ++U)
2497     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
2498       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
2499         if (FI->getIndex() < 0) {
2500           int64_t InFirstByte = MFI->getObjectOffset(FI->getIndex());
2501           int64_t InLastByte = InFirstByte;
2502           InLastByte += MFI->getObjectSize(FI->getIndex()) - 1;
2503
2504           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
2505               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
2506             ArgChains.push_back(SDValue(L, 1));
2507         }
2508
2509   // Build a tokenfactor for all the chains.
2510   return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
2511 }
2512
2513 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
2514                                                    bool TailCallOpt) const {
2515   return CallCC == CallingConv::Fast && TailCallOpt;
2516 }
2517
2518 bool AArch64TargetLowering::IsTailCallConvention(CallingConv::ID CallCC) const {
2519   return CallCC == CallingConv::Fast;
2520 }
2521
2522 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
2523 /// and add input and output parameter nodes.
2524 SDValue
2525 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
2526                                  SmallVectorImpl<SDValue> &InVals) const {
2527   SelectionDAG &DAG = CLI.DAG;
2528   SDLoc &DL = CLI.DL;
2529   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2530   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
2531   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
2532   SDValue Chain = CLI.Chain;
2533   SDValue Callee = CLI.Callee;
2534   bool &IsTailCall = CLI.IsTailCall;
2535   CallingConv::ID CallConv = CLI.CallConv;
2536   bool IsVarArg = CLI.IsVarArg;
2537
2538   MachineFunction &MF = DAG.getMachineFunction();
2539   bool IsStructRet = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
2540   bool IsThisReturn = false;
2541
2542   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2543   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2544   bool IsSibCall = false;
2545
2546   if (IsTailCall) {
2547     // Check if it's really possible to do a tail call.
2548     IsTailCall = isEligibleForTailCallOptimization(
2549         Callee, CallConv, IsVarArg, IsStructRet,
2550         MF.getFunction()->hasStructRetAttr(), Outs, OutVals, Ins, DAG);
2551     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
2552       report_fatal_error("failed to perform tail call elimination on a call "
2553                          "site marked musttail");
2554
2555     // A sibling call is one where we're under the usual C ABI and not planning
2556     // to change that but can still do a tail call:
2557     if (!TailCallOpt && IsTailCall)
2558       IsSibCall = true;
2559
2560     if (IsTailCall)
2561       ++NumTailCalls;
2562   }
2563
2564   // Analyze operands of the call, assigning locations to each operand.
2565   SmallVector<CCValAssign, 16> ArgLocs;
2566   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(), ArgLocs,
2567                  *DAG.getContext());
2568
2569   if (IsVarArg) {
2570     // Handle fixed and variable vector arguments differently.
2571     // Variable vector arguments always go into memory.
2572     unsigned NumArgs = Outs.size();
2573
2574     for (unsigned i = 0; i != NumArgs; ++i) {
2575       MVT ArgVT = Outs[i].VT;
2576       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2577       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
2578                                                /*IsVarArg=*/ !Outs[i].IsFixed);
2579       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
2580       assert(!Res && "Call operand has unhandled type");
2581       (void)Res;
2582     }
2583   } else {
2584     // At this point, Outs[].VT may already be promoted to i32. To correctly
2585     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2586     // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2587     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
2588     // we use a special version of AnalyzeCallOperands to pass in ValVT and
2589     // LocVT.
2590     unsigned NumArgs = Outs.size();
2591     for (unsigned i = 0; i != NumArgs; ++i) {
2592       MVT ValVT = Outs[i].VT;
2593       // Get type of the original argument.
2594       EVT ActualVT = getValueType(CLI.getArgs()[Outs[i].OrigArgIndex].Ty,
2595                                   /*AllowUnknown*/ true);
2596       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
2597       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2598       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2599       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2600         ValVT = MVT::i8;
2601       else if (ActualMVT == MVT::i16)
2602         ValVT = MVT::i16;
2603
2604       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2605       bool Res = AssignFn(i, ValVT, ValVT, CCValAssign::Full, ArgFlags, CCInfo);
2606       assert(!Res && "Call operand has unhandled type");
2607       (void)Res;
2608     }
2609   }
2610
2611   // Get a count of how many bytes are to be pushed on the stack.
2612   unsigned NumBytes = CCInfo.getNextStackOffset();
2613
2614   if (IsSibCall) {
2615     // Since we're not changing the ABI to make this a tail call, the memory
2616     // operands are already available in the caller's incoming argument space.
2617     NumBytes = 0;
2618   }
2619
2620   // FPDiff is the byte offset of the call's argument area from the callee's.
2621   // Stores to callee stack arguments will be placed in FixedStackSlots offset
2622   // by this amount for a tail call. In a sibling call it must be 0 because the
2623   // caller will deallocate the entire stack and the callee still expects its
2624   // arguments to begin at SP+0. Completely unused for non-tail calls.
2625   int FPDiff = 0;
2626
2627   if (IsTailCall && !IsSibCall) {
2628     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
2629
2630     // Since callee will pop argument stack as a tail call, we must keep the
2631     // popped size 16-byte aligned.
2632     NumBytes = RoundUpToAlignment(NumBytes, 16);
2633
2634     // FPDiff will be negative if this tail call requires more space than we
2635     // would automatically have in our incoming argument space. Positive if we
2636     // can actually shrink the stack.
2637     FPDiff = NumReusableBytes - NumBytes;
2638
2639     // The stack pointer must be 16-byte aligned at all times it's used for a
2640     // memory operation, which in practice means at *all* times and in
2641     // particular across call boundaries. Therefore our own arguments started at
2642     // a 16-byte aligned SP and the delta applied for the tail call should
2643     // satisfy the same constraint.
2644     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
2645   }
2646
2647   // Adjust the stack pointer for the new arguments...
2648   // These operations are automatically eliminated by the prolog/epilog pass
2649   if (!IsSibCall)
2650     Chain =
2651         DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true), DL);
2652
2653   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, AArch64::SP, getPointerTy());
2654
2655   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2656   SmallVector<SDValue, 8> MemOpChains;
2657
2658   // Walk the register/memloc assignments, inserting copies/loads.
2659   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
2660        ++i, ++realArgIdx) {
2661     CCValAssign &VA = ArgLocs[i];
2662     SDValue Arg = OutVals[realArgIdx];
2663     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2664
2665     // Promote the value if needed.
2666     switch (VA.getLocInfo()) {
2667     default:
2668       llvm_unreachable("Unknown loc info!");
2669     case CCValAssign::Full:
2670       break;
2671     case CCValAssign::SExt:
2672       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
2673       break;
2674     case CCValAssign::ZExt:
2675       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2676       break;
2677     case CCValAssign::AExt:
2678       if (Outs[realArgIdx].ArgVT == MVT::i1) {
2679         // AAPCS requires i1 to be zero-extended to 8-bits by the caller.
2680         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2681         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i8, Arg);
2682       }
2683       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
2684       break;
2685     case CCValAssign::BCvt:
2686       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2687       break;
2688     case CCValAssign::FPExt:
2689       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
2690       break;
2691     }
2692
2693     if (VA.isRegLoc()) {
2694       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i64) {
2695         assert(VA.getLocVT() == MVT::i64 &&
2696                "unexpected calling convention register assignment");
2697         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
2698                "unexpected use of 'returned'");
2699         IsThisReturn = true;
2700       }
2701       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2702     } else {
2703       assert(VA.isMemLoc());
2704
2705       SDValue DstAddr;
2706       MachinePointerInfo DstInfo;
2707
2708       // FIXME: This works on big-endian for composite byvals, which are the
2709       // common case. It should also work for fundamental types too.
2710       uint32_t BEAlign = 0;
2711       unsigned OpSize = Flags.isByVal() ? Flags.getByValSize() * 8
2712                                         : VA.getValVT().getSizeInBits();
2713       OpSize = (OpSize + 7) / 8;
2714       if (!Subtarget->isLittleEndian() && !Flags.isByVal() &&
2715           !Flags.isInConsecutiveRegs()) {
2716         if (OpSize < 8)
2717           BEAlign = 8 - OpSize;
2718       }
2719       unsigned LocMemOffset = VA.getLocMemOffset();
2720       int32_t Offset = LocMemOffset + BEAlign;
2721       SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2722       PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2723
2724       if (IsTailCall) {
2725         Offset = Offset + FPDiff;
2726         int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2727
2728         DstAddr = DAG.getFrameIndex(FI, getPointerTy());
2729         DstInfo = MachinePointerInfo::getFixedStack(FI);
2730
2731         // Make sure any stack arguments overlapping with where we're storing
2732         // are loaded before this eventual operation. Otherwise they'll be
2733         // clobbered.
2734         Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
2735       } else {
2736         SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2737
2738         DstAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2739         DstInfo = MachinePointerInfo::getStack(LocMemOffset);
2740       }
2741
2742       if (Outs[i].Flags.isByVal()) {
2743         SDValue SizeNode =
2744             DAG.getConstant(Outs[i].Flags.getByValSize(), MVT::i64);
2745         SDValue Cpy = DAG.getMemcpy(
2746             Chain, DL, DstAddr, Arg, SizeNode, Outs[i].Flags.getByValAlign(),
2747             /*isVol = */ false, /*AlwaysInline = */ false,
2748             /*isTailCall = */ false,
2749             DstInfo, MachinePointerInfo());
2750
2751         MemOpChains.push_back(Cpy);
2752       } else {
2753         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
2754         // promoted to a legal register type i32, we should truncate Arg back to
2755         // i1/i8/i16.
2756         if (VA.getValVT() == MVT::i1 || VA.getValVT() == MVT::i8 ||
2757             VA.getValVT() == MVT::i16)
2758           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
2759
2760         SDValue Store =
2761             DAG.getStore(Chain, DL, Arg, DstAddr, DstInfo, false, false, 0);
2762         MemOpChains.push_back(Store);
2763       }
2764     }
2765   }
2766
2767   if (!MemOpChains.empty())
2768     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
2769
2770   // Build a sequence of copy-to-reg nodes chained together with token chain
2771   // and flag operands which copy the outgoing args into the appropriate regs.
2772   SDValue InFlag;
2773   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2774     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[i].first,
2775                              RegsToPass[i].second, InFlag);
2776     InFlag = Chain.getValue(1);
2777   }
2778
2779   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2780   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2781   // node so that legalize doesn't hack it.
2782   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
2783       Subtarget->isTargetMachO()) {
2784     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2785       const GlobalValue *GV = G->getGlobal();
2786       bool InternalLinkage = GV->hasInternalLinkage();
2787       if (InternalLinkage)
2788         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2789       else {
2790         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0,
2791                                             AArch64II::MO_GOT);
2792         Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2793       }
2794     } else if (ExternalSymbolSDNode *S =
2795                    dyn_cast<ExternalSymbolSDNode>(Callee)) {
2796       const char *Sym = S->getSymbol();
2797       Callee =
2798           DAG.getTargetExternalSymbol(Sym, getPointerTy(), AArch64II::MO_GOT);
2799       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2800     }
2801   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2802     const GlobalValue *GV = G->getGlobal();
2803     Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2804   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2805     const char *Sym = S->getSymbol();
2806     Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), 0);
2807   }
2808
2809   // We don't usually want to end the call-sequence here because we would tidy
2810   // the frame up *after* the call, however in the ABI-changing tail-call case
2811   // we've carefully laid out the parameters so that when sp is reset they'll be
2812   // in the correct location.
2813   if (IsTailCall && !IsSibCall) {
2814     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2815                                DAG.getIntPtrConstant(0, true), InFlag, DL);
2816     InFlag = Chain.getValue(1);
2817   }
2818
2819   std::vector<SDValue> Ops;
2820   Ops.push_back(Chain);
2821   Ops.push_back(Callee);
2822
2823   if (IsTailCall) {
2824     // Each tail call may have to adjust the stack by a different amount, so
2825     // this information must travel along with the operation for eventual
2826     // consumption by emitEpilogue.
2827     Ops.push_back(DAG.getTargetConstant(FPDiff, MVT::i32));
2828   }
2829
2830   // Add argument registers to the end of the list so that they are known live
2831   // into the call.
2832   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2833     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2834                                   RegsToPass[i].second.getValueType()));
2835
2836   // Add a register mask operand representing the call-preserved registers.
2837   const uint32_t *Mask;
2838   const AArch64RegisterInfo *TRI = Subtarget->getRegisterInfo();
2839   if (IsThisReturn) {
2840     // For 'this' returns, use the X0-preserving mask if applicable
2841     Mask = TRI->getThisReturnPreservedMask(MF, CallConv);
2842     if (!Mask) {
2843       IsThisReturn = false;
2844       Mask = TRI->getCallPreservedMask(MF, CallConv);
2845     }
2846   } else
2847     Mask = TRI->getCallPreservedMask(MF, CallConv);
2848
2849   assert(Mask && "Missing call preserved mask for calling convention");
2850   Ops.push_back(DAG.getRegisterMask(Mask));
2851
2852   if (InFlag.getNode())
2853     Ops.push_back(InFlag);
2854
2855   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2856
2857   // If we're doing a tall call, use a TC_RETURN here rather than an
2858   // actual call instruction.
2859   if (IsTailCall)
2860     return DAG.getNode(AArch64ISD::TC_RETURN, DL, NodeTys, Ops);
2861
2862   // Returns a chain and a flag for retval copy to use.
2863   Chain = DAG.getNode(AArch64ISD::CALL, DL, NodeTys, Ops);
2864   InFlag = Chain.getValue(1);
2865
2866   uint64_t CalleePopBytes = DoesCalleeRestoreStack(CallConv, TailCallOpt)
2867                                 ? RoundUpToAlignment(NumBytes, 16)
2868                                 : 0;
2869
2870   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2871                              DAG.getIntPtrConstant(CalleePopBytes, true),
2872                              InFlag, DL);
2873   if (!Ins.empty())
2874     InFlag = Chain.getValue(1);
2875
2876   // Handle result values, copying them out of physregs into vregs that we
2877   // return.
2878   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
2879                          InVals, IsThisReturn,
2880                          IsThisReturn ? OutVals[0] : SDValue());
2881 }
2882
2883 bool AArch64TargetLowering::CanLowerReturn(
2884     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2885     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2886   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2887                           ? RetCC_AArch64_WebKit_JS
2888                           : RetCC_AArch64_AAPCS;
2889   SmallVector<CCValAssign, 16> RVLocs;
2890   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2891   return CCInfo.CheckReturn(Outs, RetCC);
2892 }
2893
2894 SDValue
2895 AArch64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2896                                    bool isVarArg,
2897                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
2898                                    const SmallVectorImpl<SDValue> &OutVals,
2899                                    SDLoc DL, SelectionDAG &DAG) const {
2900   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2901                           ? RetCC_AArch64_WebKit_JS
2902                           : RetCC_AArch64_AAPCS;
2903   SmallVector<CCValAssign, 16> RVLocs;
2904   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2905                  *DAG.getContext());
2906   CCInfo.AnalyzeReturn(Outs, RetCC);
2907
2908   // Copy the result values into the output registers.
2909   SDValue Flag;
2910   SmallVector<SDValue, 4> RetOps(1, Chain);
2911   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
2912        ++i, ++realRVLocIdx) {
2913     CCValAssign &VA = RVLocs[i];
2914     assert(VA.isRegLoc() && "Can only return in registers!");
2915     SDValue Arg = OutVals[realRVLocIdx];
2916
2917     switch (VA.getLocInfo()) {
2918     default:
2919       llvm_unreachable("Unknown loc info!");
2920     case CCValAssign::Full:
2921       if (Outs[i].ArgVT == MVT::i1) {
2922         // AAPCS requires i1 to be zero-extended to i8 by the producer of the
2923         // value. This is strictly redundant on Darwin (which uses "zeroext
2924         // i1"), but will be optimised out before ISel.
2925         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2926         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2927       }
2928       break;
2929     case CCValAssign::BCvt:
2930       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2931       break;
2932     }
2933
2934     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
2935     Flag = Chain.getValue(1);
2936     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2937   }
2938
2939   RetOps[0] = Chain; // Update chain.
2940
2941   // Add the flag if we have it.
2942   if (Flag.getNode())
2943     RetOps.push_back(Flag);
2944
2945   return DAG.getNode(AArch64ISD::RET_FLAG, DL, MVT::Other, RetOps);
2946 }
2947
2948 //===----------------------------------------------------------------------===//
2949 //  Other Lowering Code
2950 //===----------------------------------------------------------------------===//
2951
2952 SDValue AArch64TargetLowering::LowerGlobalAddress(SDValue Op,
2953                                                   SelectionDAG &DAG) const {
2954   EVT PtrVT = getPointerTy();
2955   SDLoc DL(Op);
2956   const GlobalAddressSDNode *GN = cast<GlobalAddressSDNode>(Op);
2957   const GlobalValue *GV = GN->getGlobal();
2958   unsigned char OpFlags =
2959       Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
2960
2961   assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
2962          "unexpected offset in global node");
2963
2964   // This also catched the large code model case for Darwin.
2965   if ((OpFlags & AArch64II::MO_GOT) != 0) {
2966     SDValue GotAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
2967     // FIXME: Once remat is capable of dealing with instructions with register
2968     // operands, expand this into two nodes instead of using a wrapper node.
2969     return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
2970   }
2971
2972   if ((OpFlags & AArch64II::MO_CONSTPOOL) != 0) {
2973     assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
2974            "use of MO_CONSTPOOL only supported on small model");
2975     SDValue Hi = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, AArch64II::MO_PAGE);
2976     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2977     unsigned char LoFlags = AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2978     SDValue Lo = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, LoFlags);
2979     SDValue PoolAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2980     SDValue GlobalAddr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), PoolAddr,
2981                                      MachinePointerInfo::getConstantPool(),
2982                                      /*isVolatile=*/ false,
2983                                      /*isNonTemporal=*/ true,
2984                                      /*isInvariant=*/ true, 8);
2985     if (GN->getOffset() != 0)
2986       return DAG.getNode(ISD::ADD, DL, PtrVT, GlobalAddr,
2987                          DAG.getConstant(GN->getOffset(), PtrVT));
2988     return GlobalAddr;
2989   }
2990
2991   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2992     const unsigned char MO_NC = AArch64II::MO_NC;
2993     return DAG.getNode(
2994         AArch64ISD::WrapperLarge, DL, PtrVT,
2995         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G3),
2996         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
2997         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
2998         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
2999   } else {
3000     // Use ADRP/ADD or ADRP/LDR for everything else: the small model on ELF and
3001     // the only correct model on Darwin.
3002     SDValue Hi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
3003                                             OpFlags | AArch64II::MO_PAGE);
3004     unsigned char LoFlags = OpFlags | AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
3005     SDValue Lo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, LoFlags);
3006
3007     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3008     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3009   }
3010 }
3011
3012 /// \brief Convert a TLS address reference into the correct sequence of loads
3013 /// and calls to compute the variable's address (for Darwin, currently) and
3014 /// return an SDValue containing the final node.
3015
3016 /// Darwin only has one TLS scheme which must be capable of dealing with the
3017 /// fully general situation, in the worst case. This means:
3018 ///     + "extern __thread" declaration.
3019 ///     + Defined in a possibly unknown dynamic library.
3020 ///
3021 /// The general system is that each __thread variable has a [3 x i64] descriptor
3022 /// which contains information used by the runtime to calculate the address. The
3023 /// only part of this the compiler needs to know about is the first xword, which
3024 /// contains a function pointer that must be called with the address of the
3025 /// entire descriptor in "x0".
3026 ///
3027 /// Since this descriptor may be in a different unit, in general even the
3028 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
3029 /// is:
3030 ///     adrp x0, _var@TLVPPAGE
3031 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
3032 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
3033 ///                                      ; the function pointer
3034 ///     blr x1                           ; Uses descriptor address in x0
3035 ///     ; Address of _var is now in x0.
3036 ///
3037 /// If the address of _var's descriptor *is* known to the linker, then it can
3038 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
3039 /// a slight efficiency gain.
3040 SDValue
3041 AArch64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
3042                                                    SelectionDAG &DAG) const {
3043   assert(Subtarget->isTargetDarwin() && "TLS only supported on Darwin");
3044
3045   SDLoc DL(Op);
3046   MVT PtrVT = getPointerTy();
3047   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
3048
3049   SDValue TLVPAddr =
3050       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3051   SDValue DescAddr = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TLVPAddr);
3052
3053   // The first entry in the descriptor is a function pointer that we must call
3054   // to obtain the address of the variable.
3055   SDValue Chain = DAG.getEntryNode();
3056   SDValue FuncTLVGet =
3057       DAG.getLoad(MVT::i64, DL, Chain, DescAddr, MachinePointerInfo::getGOT(),
3058                   false, true, true, 8);
3059   Chain = FuncTLVGet.getValue(1);
3060
3061   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3062   MFI->setAdjustsStack(true);
3063
3064   // TLS calls preserve all registers except those that absolutely must be
3065   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
3066   // silly).
3067   const uint32_t *Mask =
3068       Subtarget->getRegisterInfo()->getTLSCallPreservedMask();
3069
3070   // Finally, we can make the call. This is just a degenerate version of a
3071   // normal AArch64 call node: x0 takes the address of the descriptor, and
3072   // returns the address of the variable in this thread.
3073   Chain = DAG.getCopyToReg(Chain, DL, AArch64::X0, DescAddr, SDValue());
3074   Chain =
3075       DAG.getNode(AArch64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
3076                   Chain, FuncTLVGet, DAG.getRegister(AArch64::X0, MVT::i64),
3077                   DAG.getRegisterMask(Mask), Chain.getValue(1));
3078   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Chain.getValue(1));
3079 }
3080
3081 /// When accessing thread-local variables under either the general-dynamic or
3082 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
3083 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
3084 /// is a function pointer to carry out the resolution.
3085 ///
3086 /// The sequence is:
3087 ///    adrp  x0, :tlsdesc:var
3088 ///    ldr   x1, [x0, #:tlsdesc_lo12:var]
3089 ///    add   x0, x0, #:tlsdesc_lo12:var
3090 ///    .tlsdesccall var
3091 ///    blr   x1
3092 ///    (TPIDR_EL0 offset now in x0)
3093 ///
3094 ///  The above sequence must be produced unscheduled, to enable the linker to
3095 ///  optimize/relax this sequence.
3096 ///  Therefore, a pseudo-instruction (TLSDESC_CALLSEQ) is used to represent the
3097 ///  above sequence, and expanded really late in the compilation flow, to ensure
3098 ///  the sequence is produced as per above.
3099 SDValue AArch64TargetLowering::LowerELFTLSDescCallSeq(SDValue SymAddr, SDLoc DL,
3100                                                       SelectionDAG &DAG) const {
3101   EVT PtrVT = getPointerTy();
3102
3103   SDValue Chain = DAG.getEntryNode();
3104   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3105
3106   SmallVector<SDValue, 2> Ops;
3107   Ops.push_back(Chain);
3108   Ops.push_back(SymAddr);
3109
3110   Chain = DAG.getNode(AArch64ISD::TLSDESC_CALLSEQ, DL, NodeTys, Ops);
3111   SDValue Glue = Chain.getValue(1);
3112
3113   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
3114 }
3115
3116 SDValue
3117 AArch64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
3118                                                 SelectionDAG &DAG) const {
3119   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
3120   assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
3121          "ELF TLS only supported in small memory model");
3122   // Different choices can be made for the maximum size of the TLS area for a
3123   // module. For the small address model, the default TLS size is 16MiB and the
3124   // maximum TLS size is 4GiB.
3125   // FIXME: add -mtls-size command line option and make it control the 16MiB
3126   // vs. 4GiB code sequence generation.
3127   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
3128
3129   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
3130   if (!EnableAArch64ELFLocalDynamicTLSGeneration) {
3131     if (Model == TLSModel::LocalDynamic)
3132       Model = TLSModel::GeneralDynamic;
3133   }
3134
3135   SDValue TPOff;
3136   EVT PtrVT = getPointerTy();
3137   SDLoc DL(Op);
3138   const GlobalValue *GV = GA->getGlobal();
3139
3140   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
3141
3142   if (Model == TLSModel::LocalExec) {
3143     SDValue HiVar = DAG.getTargetGlobalAddress(
3144         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_HI12);
3145     SDValue LoVar = DAG.getTargetGlobalAddress(
3146         GV, DL, PtrVT, 0,
3147         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3148
3149     SDValue TPWithOff_lo =
3150         SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, ThreadBase,
3151                                    HiVar, DAG.getTargetConstant(0, MVT::i32)),
3152                 0);
3153     SDValue TPWithOff =
3154         SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPWithOff_lo,
3155                                    LoVar, DAG.getTargetConstant(0, MVT::i32)),
3156                 0);
3157     return TPWithOff;
3158   } else if (Model == TLSModel::InitialExec) {
3159     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3160     TPOff = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TPOff);
3161   } else if (Model == TLSModel::LocalDynamic) {
3162     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
3163     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
3164     // the beginning of the module's TLS region, followed by a DTPREL offset
3165     // calculation.
3166
3167     // These accesses will need deduplicating if there's more than one.
3168     AArch64FunctionInfo *MFI =
3169         DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3170     MFI->incNumLocalDynamicTLSAccesses();
3171
3172     // The call needs a relocation too for linker relaxation. It doesn't make
3173     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3174     // the address.
3175     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
3176                                                   AArch64II::MO_TLS);
3177
3178     // Now we can calculate the offset from TPIDR_EL0 to this module's
3179     // thread-local area.
3180     TPOff = LowerELFTLSDescCallSeq(SymAddr, DL, DAG);
3181
3182     // Now use :dtprel_whatever: operations to calculate this variable's offset
3183     // in its thread-storage area.
3184     SDValue HiVar = DAG.getTargetGlobalAddress(
3185         GV, DL, MVT::i64, 0, AArch64II::MO_TLS | AArch64II::MO_HI12);
3186     SDValue LoVar = DAG.getTargetGlobalAddress(
3187         GV, DL, MVT::i64, 0,
3188         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3189
3190     TPOff = SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPOff, HiVar,
3191                                        DAG.getTargetConstant(0, MVT::i32)),
3192                     0);
3193     TPOff = SDValue(DAG.getMachineNode(AArch64::ADDXri, DL, PtrVT, TPOff, LoVar,
3194                                        DAG.getTargetConstant(0, MVT::i32)),
3195                     0);
3196   } else if (Model == TLSModel::GeneralDynamic) {
3197     // The call needs a relocation too for linker relaxation. It doesn't make
3198     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3199     // the address.
3200     SDValue SymAddr =
3201         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3202
3203     // Finally we can make a call to calculate the offset from tpidr_el0.
3204     TPOff = LowerELFTLSDescCallSeq(SymAddr, DL, DAG);
3205   } else
3206     llvm_unreachable("Unsupported ELF TLS access model");
3207
3208   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
3209 }
3210
3211 SDValue AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
3212                                                      SelectionDAG &DAG) const {
3213   if (Subtarget->isTargetDarwin())
3214     return LowerDarwinGlobalTLSAddress(Op, DAG);
3215   else if (Subtarget->isTargetELF())
3216     return LowerELFGlobalTLSAddress(Op, DAG);
3217
3218   llvm_unreachable("Unexpected platform trying to use TLS");
3219 }
3220 SDValue AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
3221   SDValue Chain = Op.getOperand(0);
3222   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3223   SDValue LHS = Op.getOperand(2);
3224   SDValue RHS = Op.getOperand(3);
3225   SDValue Dest = Op.getOperand(4);
3226   SDLoc dl(Op);
3227
3228   // Handle f128 first, since lowering it will result in comparing the return
3229   // value of a libcall against zero, which is just what the rest of LowerBR_CC
3230   // is expecting to deal with.
3231   if (LHS.getValueType() == MVT::f128) {
3232     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3233
3234     // If softenSetCCOperands returned a scalar, we need to compare the result
3235     // against zero to select between true and false values.
3236     if (!RHS.getNode()) {
3237       RHS = DAG.getConstant(0, LHS.getValueType());
3238       CC = ISD::SETNE;
3239     }
3240   }
3241
3242   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
3243   // instruction.
3244   unsigned Opc = LHS.getOpcode();
3245   if (LHS.getResNo() == 1 && isa<ConstantSDNode>(RHS) &&
3246       cast<ConstantSDNode>(RHS)->isOne() &&
3247       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3248        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3249     assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
3250            "Unexpected condition code.");
3251     // Only lower legal XALUO ops.
3252     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
3253       return SDValue();
3254
3255     // The actual operation with overflow check.
3256     AArch64CC::CondCode OFCC;
3257     SDValue Value, Overflow;
3258     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, LHS.getValue(0), DAG);
3259
3260     if (CC == ISD::SETNE)
3261       OFCC = getInvertedCondCode(OFCC);
3262     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3263
3264     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3265                        Overflow);
3266   }
3267
3268   if (LHS.getValueType().isInteger()) {
3269     assert((LHS.getValueType() == RHS.getValueType()) &&
3270            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3271
3272     // If the RHS of the comparison is zero, we can potentially fold this
3273     // to a specialized branch.
3274     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
3275     if (RHSC && RHSC->getZExtValue() == 0) {
3276       if (CC == ISD::SETEQ) {
3277         // See if we can use a TBZ to fold in an AND as well.
3278         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3279         // out of bounds, a late MI-layer pass rewrites branches.
3280         // 403.gcc is an example that hits this case.
3281         if (LHS.getOpcode() == ISD::AND &&
3282             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3283             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3284           SDValue Test = LHS.getOperand(0);
3285           uint64_t Mask = LHS.getConstantOperandVal(1);
3286           return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, Test,
3287                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
3288         }
3289
3290         return DAG.getNode(AArch64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
3291       } else if (CC == ISD::SETNE) {
3292         // See if we can use a TBZ to fold in an AND as well.
3293         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3294         // out of bounds, a late MI-layer pass rewrites branches.
3295         // 403.gcc is an example that hits this case.
3296         if (LHS.getOpcode() == ISD::AND &&
3297             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3298             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3299           SDValue Test = LHS.getOperand(0);
3300           uint64_t Mask = LHS.getConstantOperandVal(1);
3301           return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, Test,
3302                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
3303         }
3304
3305         return DAG.getNode(AArch64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
3306       } else if (CC == ISD::SETLT && LHS.getOpcode() != ISD::AND) {
3307         // Don't combine AND since emitComparison converts the AND to an ANDS
3308         // (a.k.a. TST) and the test in the test bit and branch instruction
3309         // becomes redundant.  This would also increase register pressure.
3310         uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3311         return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, LHS,
3312                            DAG.getConstant(Mask, MVT::i64), Dest);
3313       }
3314     }
3315     if (RHSC && RHSC->getSExtValue() == -1 && CC == ISD::SETGT &&
3316         LHS.getOpcode() != ISD::AND) {
3317       // Don't combine AND since emitComparison converts the AND to an ANDS
3318       // (a.k.a. TST) and the test in the test bit and branch instruction
3319       // becomes redundant.  This would also increase register pressure.
3320       uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3321       return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, LHS,
3322                          DAG.getConstant(Mask, MVT::i64), Dest);
3323     }
3324
3325     SDValue CCVal;
3326     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3327     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3328                        Cmp);
3329   }
3330
3331   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3332
3333   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3334   // clean.  Some of them require two branches to implement.
3335   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3336   AArch64CC::CondCode CC1, CC2;
3337   changeFPCCToAArch64CC(CC, CC1, CC2);
3338   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3339   SDValue BR1 =
3340       DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
3341   if (CC2 != AArch64CC::AL) {
3342     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3343     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
3344                        Cmp);
3345   }
3346
3347   return BR1;
3348 }
3349
3350 SDValue AArch64TargetLowering::LowerFCOPYSIGN(SDValue Op,
3351                                               SelectionDAG &DAG) const {
3352   EVT VT = Op.getValueType();
3353   SDLoc DL(Op);
3354
3355   SDValue In1 = Op.getOperand(0);
3356   SDValue In2 = Op.getOperand(1);
3357   EVT SrcVT = In2.getValueType();
3358   if (SrcVT != VT) {
3359     if (SrcVT == MVT::f32 && VT == MVT::f64)
3360       In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
3361     else if (SrcVT == MVT::f64 && VT == MVT::f32)
3362       In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2, DAG.getIntPtrConstant(0));
3363     else
3364       // FIXME: Src type is different, bail out for now. Can VT really be a
3365       // vector type?
3366       return SDValue();
3367   }
3368
3369   EVT VecVT;
3370   EVT EltVT;
3371   uint64_t EltMask;
3372   SDValue VecVal1, VecVal2;
3373   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
3374     EltVT = MVT::i32;
3375     VecVT = MVT::v4i32;
3376     EltMask = 0x80000000ULL;
3377
3378     if (!VT.isVector()) {
3379       VecVal1 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3380                                           DAG.getUNDEF(VecVT), In1);
3381       VecVal2 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3382                                           DAG.getUNDEF(VecVT), In2);
3383     } else {
3384       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3385       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3386     }
3387   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
3388     EltVT = MVT::i64;
3389     VecVT = MVT::v2i64;
3390
3391     // We want to materialize a mask with the the high bit set, but the AdvSIMD
3392     // immediate moves cannot materialize that in a single instruction for
3393     // 64-bit elements. Instead, materialize zero and then negate it.
3394     EltMask = 0;
3395
3396     if (!VT.isVector()) {
3397       VecVal1 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3398                                           DAG.getUNDEF(VecVT), In1);
3399       VecVal2 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3400                                           DAG.getUNDEF(VecVT), In2);
3401     } else {
3402       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3403       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3404     }
3405   } else {
3406     llvm_unreachable("Invalid type for copysign!");
3407   }
3408
3409   SDValue BuildVec = DAG.getConstant(EltMask, VecVT);
3410
3411   // If we couldn't materialize the mask above, then the mask vector will be
3412   // the zero vector, and we need to negate it here.
3413   if (VT == MVT::f64 || VT == MVT::v2f64) {
3414     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
3415     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
3416     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
3417   }
3418
3419   SDValue Sel =
3420       DAG.getNode(AArch64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
3421
3422   if (VT == MVT::f32)
3423     return DAG.getTargetExtractSubreg(AArch64::ssub, DL, VT, Sel);
3424   else if (VT == MVT::f64)
3425     return DAG.getTargetExtractSubreg(AArch64::dsub, DL, VT, Sel);
3426   else
3427     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
3428 }
3429
3430 SDValue AArch64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
3431   if (DAG.getMachineFunction().getFunction()->hasFnAttribute(
3432           Attribute::NoImplicitFloat))
3433     return SDValue();
3434
3435   if (!Subtarget->hasNEON())
3436     return SDValue();
3437
3438   // While there is no integer popcount instruction, it can
3439   // be more efficiently lowered to the following sequence that uses
3440   // AdvSIMD registers/instructions as long as the copies to/from
3441   // the AdvSIMD registers are cheap.
3442   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
3443   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
3444   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
3445   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
3446   SDValue Val = Op.getOperand(0);
3447   SDLoc DL(Op);
3448   EVT VT = Op.getValueType();
3449
3450   if (VT == MVT::i32)
3451     Val = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Val);
3452   Val = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
3453
3454   SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, Val);
3455   SDValue UaddLV = DAG.getNode(
3456       ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
3457       DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, MVT::i32), CtPop);
3458
3459   if (VT == MVT::i64)
3460     UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
3461   return UaddLV;
3462 }
3463
3464 SDValue AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
3465
3466   if (Op.getValueType().isVector())
3467     return LowerVSETCC(Op, DAG);
3468
3469   SDValue LHS = Op.getOperand(0);
3470   SDValue RHS = Op.getOperand(1);
3471   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
3472   SDLoc dl(Op);
3473
3474   // We chose ZeroOrOneBooleanContents, so use zero and one.
3475   EVT VT = Op.getValueType();
3476   SDValue TVal = DAG.getConstant(1, VT);
3477   SDValue FVal = DAG.getConstant(0, VT);
3478
3479   // Handle f128 first, since one possible outcome is a normal integer
3480   // comparison which gets picked up by the next if statement.
3481   if (LHS.getValueType() == MVT::f128) {
3482     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3483
3484     // If softenSetCCOperands returned a scalar, use it.
3485     if (!RHS.getNode()) {
3486       assert(LHS.getValueType() == Op.getValueType() &&
3487              "Unexpected setcc expansion!");
3488       return LHS;
3489     }
3490   }
3491
3492   if (LHS.getValueType().isInteger()) {
3493     SDValue CCVal;
3494     SDValue Cmp =
3495         getAArch64Cmp(LHS, RHS, ISD::getSetCCInverse(CC, true), CCVal, DAG, dl);
3496
3497     // Note that we inverted the condition above, so we reverse the order of
3498     // the true and false operands here.  This will allow the setcc to be
3499     // matched to a single CSINC instruction.
3500     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
3501   }
3502
3503   // Now we know we're dealing with FP values.
3504   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3505
3506   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3507   // and do the comparison.
3508   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3509
3510   AArch64CC::CondCode CC1, CC2;
3511   changeFPCCToAArch64CC(CC, CC1, CC2);
3512   if (CC2 == AArch64CC::AL) {
3513     changeFPCCToAArch64CC(ISD::getSetCCInverse(CC, false), CC1, CC2);
3514     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3515
3516     // Note that we inverted the condition above, so we reverse the order of
3517     // the true and false operands here.  This will allow the setcc to be
3518     // matched to a single CSINC instruction.
3519     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
3520   } else {
3521     // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't
3522     // totally clean.  Some of them require two CSELs to implement.  As is in
3523     // this case, we emit the first CSEL and then emit a second using the output
3524     // of the first as the RHS.  We're effectively OR'ing the two CC's together.
3525
3526     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
3527     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3528     SDValue CS1 =
3529         DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3530
3531     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3532     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3533   }
3534 }
3535
3536 /// A SELECT_CC operation is really some kind of max or min if both values being
3537 /// compared are, in some sense, equal to the results in either case. However,
3538 /// it is permissible to compare f32 values and produce directly extended f64
3539 /// values.
3540 ///
3541 /// Extending the comparison operands would also be allowed, but is less likely
3542 /// to happen in practice since their use is right here. Note that truncate
3543 /// operations would *not* be semantically equivalent.
3544 static bool selectCCOpsAreFMaxCompatible(SDValue Cmp, SDValue Result) {
3545   if (Cmp == Result)
3546     return true;
3547
3548   ConstantFPSDNode *CCmp = dyn_cast<ConstantFPSDNode>(Cmp);
3549   ConstantFPSDNode *CResult = dyn_cast<ConstantFPSDNode>(Result);
3550   if (CCmp && CResult && Cmp.getValueType() == MVT::f32 &&
3551       Result.getValueType() == MVT::f64) {
3552     bool Lossy;
3553     APFloat CmpVal = CCmp->getValueAPF();
3554     CmpVal.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven, &Lossy);
3555     return CResult->getValueAPF().bitwiseIsEqual(CmpVal);
3556   }
3557
3558   return Result->getOpcode() == ISD::FP_EXTEND && Result->getOperand(0) == Cmp;
3559 }
3560
3561 SDValue AArch64TargetLowering::LowerSELECT_CC(ISD::CondCode CC, SDValue LHS,
3562                                               SDValue RHS, SDValue TVal,
3563                                               SDValue FVal, SDLoc dl,
3564                                               SelectionDAG &DAG) const {
3565   // Handle f128 first, because it will result in a comparison of some RTLIB
3566   // call result against zero.
3567   if (LHS.getValueType() == MVT::f128) {
3568     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3569
3570     // If softenSetCCOperands returned a scalar, we need to compare the result
3571     // against zero to select between true and false values.
3572     if (!RHS.getNode()) {
3573       RHS = DAG.getConstant(0, LHS.getValueType());
3574       CC = ISD::SETNE;
3575     }
3576   }
3577
3578   // Handle integers first.
3579   if (LHS.getValueType().isInteger()) {
3580     assert((LHS.getValueType() == RHS.getValueType()) &&
3581            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3582
3583     unsigned Opcode = AArch64ISD::CSEL;
3584
3585     // If both the TVal and the FVal are constants, see if we can swap them in
3586     // order to for a CSINV or CSINC out of them.
3587     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
3588     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
3589
3590     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
3591       std::swap(TVal, FVal);
3592       std::swap(CTVal, CFVal);
3593       CC = ISD::getSetCCInverse(CC, true);
3594     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
3595       std::swap(TVal, FVal);
3596       std::swap(CTVal, CFVal);
3597       CC = ISD::getSetCCInverse(CC, true);
3598     } else if (TVal.getOpcode() == ISD::XOR) {
3599       // If TVal is a NOT we want to swap TVal and FVal so that we can match
3600       // with a CSINV rather than a CSEL.
3601       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(1));
3602
3603       if (CVal && CVal->isAllOnesValue()) {
3604         std::swap(TVal, FVal);
3605         std::swap(CTVal, CFVal);
3606         CC = ISD::getSetCCInverse(CC, true);
3607       }
3608     } else if (TVal.getOpcode() == ISD::SUB) {
3609       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
3610       // that we can match with a CSNEG rather than a CSEL.
3611       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(0));
3612
3613       if (CVal && CVal->isNullValue()) {
3614         std::swap(TVal, FVal);
3615         std::swap(CTVal, CFVal);
3616         CC = ISD::getSetCCInverse(CC, true);
3617       }
3618     } else if (CTVal && CFVal) {
3619       const int64_t TrueVal = CTVal->getSExtValue();
3620       const int64_t FalseVal = CFVal->getSExtValue();
3621       bool Swap = false;
3622
3623       // If both TVal and FVal are constants, see if FVal is the
3624       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
3625       // instead of a CSEL in that case.
3626       if (TrueVal == ~FalseVal) {
3627         Opcode = AArch64ISD::CSINV;
3628       } else if (TrueVal == -FalseVal) {
3629         Opcode = AArch64ISD::CSNEG;
3630       } else if (TVal.getValueType() == MVT::i32) {
3631         // If our operands are only 32-bit wide, make sure we use 32-bit
3632         // arithmetic for the check whether we can use CSINC. This ensures that
3633         // the addition in the check will wrap around properly in case there is
3634         // an overflow (which would not be the case if we do the check with
3635         // 64-bit arithmetic).
3636         const uint32_t TrueVal32 = CTVal->getZExtValue();
3637         const uint32_t FalseVal32 = CFVal->getZExtValue();
3638
3639         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
3640           Opcode = AArch64ISD::CSINC;
3641
3642           if (TrueVal32 > FalseVal32) {
3643             Swap = true;
3644           }
3645         }
3646         // 64-bit check whether we can use CSINC.
3647       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
3648         Opcode = AArch64ISD::CSINC;
3649
3650         if (TrueVal > FalseVal) {
3651           Swap = true;
3652         }
3653       }
3654
3655       // Swap TVal and FVal if necessary.
3656       if (Swap) {
3657         std::swap(TVal, FVal);
3658         std::swap(CTVal, CFVal);
3659         CC = ISD::getSetCCInverse(CC, true);
3660       }
3661
3662       if (Opcode != AArch64ISD::CSEL) {
3663         // Drop FVal since we can get its value by simply inverting/negating
3664         // TVal.
3665         FVal = TVal;
3666       }
3667     }
3668
3669     SDValue CCVal;
3670     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3671
3672     EVT VT = TVal.getValueType();
3673     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
3674   }
3675
3676   // Now we know we're dealing with FP values.
3677   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3678   assert(LHS.getValueType() == RHS.getValueType());
3679   EVT VT = TVal.getValueType();
3680
3681   // Try to match this select into a max/min operation, which have dedicated
3682   // opcode in the instruction set.
3683   // FIXME: This is not correct in the presence of NaNs, so we only enable this
3684   // in no-NaNs mode.
3685   if (getTargetMachine().Options.NoNaNsFPMath) {
3686     SDValue MinMaxLHS = TVal, MinMaxRHS = FVal;
3687     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxRHS) &&
3688         selectCCOpsAreFMaxCompatible(RHS, MinMaxLHS)) {
3689       CC = ISD::getSetCCSwappedOperands(CC);
3690       std::swap(MinMaxLHS, MinMaxRHS);
3691     }
3692
3693     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxLHS) &&
3694         selectCCOpsAreFMaxCompatible(RHS, MinMaxRHS)) {
3695       switch (CC) {
3696       default:
3697         break;
3698       case ISD::SETGT:
3699       case ISD::SETGE:
3700       case ISD::SETUGT:
3701       case ISD::SETUGE:
3702       case ISD::SETOGT:
3703       case ISD::SETOGE:
3704         return DAG.getNode(AArch64ISD::FMAX, dl, VT, MinMaxLHS, MinMaxRHS);
3705         break;
3706       case ISD::SETLT:
3707       case ISD::SETLE:
3708       case ISD::SETULT:
3709       case ISD::SETULE:
3710       case ISD::SETOLT:
3711       case ISD::SETOLE:
3712         return DAG.getNode(AArch64ISD::FMIN, dl, VT, MinMaxLHS, MinMaxRHS);
3713         break;
3714       }
3715     }
3716   }
3717
3718   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3719   // and do the comparison.
3720   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3721
3722   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3723   // clean.  Some of them require two CSELs to implement.
3724   AArch64CC::CondCode CC1, CC2;
3725   changeFPCCToAArch64CC(CC, CC1, CC2);
3726   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3727   SDValue CS1 = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3728
3729   // If we need a second CSEL, emit it, using the output of the first as the
3730   // RHS.  We're effectively OR'ing the two CC's together.
3731   if (CC2 != AArch64CC::AL) {
3732     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3733     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3734   }
3735
3736   // Otherwise, return the output of the first CSEL.
3737   return CS1;
3738 }
3739
3740 SDValue AArch64TargetLowering::LowerSELECT_CC(SDValue Op,
3741                                               SelectionDAG &DAG) const {
3742   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3743   SDValue LHS = Op.getOperand(0);
3744   SDValue RHS = Op.getOperand(1);
3745   SDValue TVal = Op.getOperand(2);
3746   SDValue FVal = Op.getOperand(3);
3747   SDLoc DL(Op);
3748   return LowerSELECT_CC(CC, LHS, RHS, TVal, FVal, DL, DAG);
3749 }
3750
3751 SDValue AArch64TargetLowering::LowerSELECT(SDValue Op,
3752                                            SelectionDAG &DAG) const {
3753   SDValue CCVal = Op->getOperand(0);
3754   SDValue TVal = Op->getOperand(1);
3755   SDValue FVal = Op->getOperand(2);
3756   SDLoc DL(Op);
3757
3758   unsigned Opc = CCVal.getOpcode();
3759   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
3760   // instruction.
3761   if (CCVal.getResNo() == 1 &&
3762       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3763        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3764     // Only lower legal XALUO ops.
3765     if (!DAG.getTargetLoweringInfo().isTypeLegal(CCVal->getValueType(0)))
3766       return SDValue();
3767
3768     AArch64CC::CondCode OFCC;
3769     SDValue Value, Overflow;
3770     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, CCVal.getValue(0), DAG);
3771     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3772
3773     return DAG.getNode(AArch64ISD::CSEL, DL, Op.getValueType(), TVal, FVal,
3774                        CCVal, Overflow);
3775   }
3776
3777   // Lower it the same way as we would lower a SELECT_CC node.
3778   ISD::CondCode CC;
3779   SDValue LHS, RHS;
3780   if (CCVal.getOpcode() == ISD::SETCC) {
3781     LHS = CCVal.getOperand(0);
3782     RHS = CCVal.getOperand(1);
3783     CC = cast<CondCodeSDNode>(CCVal->getOperand(2))->get();
3784   } else {
3785     LHS = CCVal;
3786     RHS = DAG.getConstant(0, CCVal.getValueType());
3787     CC = ISD::SETNE;
3788   }
3789   return LowerSELECT_CC(CC, LHS, RHS, TVal, FVal, DL, DAG);
3790 }
3791
3792 SDValue AArch64TargetLowering::LowerJumpTable(SDValue Op,
3793                                               SelectionDAG &DAG) const {
3794   // Jump table entries as PC relative offsets. No additional tweaking
3795   // is necessary here. Just get the address of the jump table.
3796   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3797   EVT PtrVT = getPointerTy();
3798   SDLoc DL(Op);
3799
3800   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3801       !Subtarget->isTargetMachO()) {
3802     const unsigned char MO_NC = AArch64II::MO_NC;
3803     return DAG.getNode(
3804         AArch64ISD::WrapperLarge, DL, PtrVT,
3805         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G3),
3806         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G2 | MO_NC),
3807         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G1 | MO_NC),
3808         DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3809                                AArch64II::MO_G0 | MO_NC));
3810   }
3811
3812   SDValue Hi =
3813       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_PAGE);
3814   SDValue Lo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3815                                       AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3816   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3817   return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3818 }
3819
3820 SDValue AArch64TargetLowering::LowerConstantPool(SDValue Op,
3821                                                  SelectionDAG &DAG) const {
3822   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3823   EVT PtrVT = getPointerTy();
3824   SDLoc DL(Op);
3825
3826   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3827     // Use the GOT for the large code model on iOS.
3828     if (Subtarget->isTargetMachO()) {
3829       SDValue GotAddr = DAG.getTargetConstantPool(
3830           CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3831           AArch64II::MO_GOT);
3832       return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
3833     }
3834
3835     const unsigned char MO_NC = AArch64II::MO_NC;
3836     return DAG.getNode(
3837         AArch64ISD::WrapperLarge, DL, PtrVT,
3838         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3839                                   CP->getOffset(), AArch64II::MO_G3),
3840         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3841                                   CP->getOffset(), AArch64II::MO_G2 | MO_NC),
3842         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3843                                   CP->getOffset(), AArch64II::MO_G1 | MO_NC),
3844         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3845                                   CP->getOffset(), AArch64II::MO_G0 | MO_NC));
3846   } else {
3847     // Use ADRP/ADD or ADRP/LDR for everything else: the small memory model on
3848     // ELF, the only valid one on Darwin.
3849     SDValue Hi =
3850         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3851                                   CP->getOffset(), AArch64II::MO_PAGE);
3852     SDValue Lo = DAG.getTargetConstantPool(
3853         CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3854         AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3855
3856     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3857     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3858   }
3859 }
3860
3861 SDValue AArch64TargetLowering::LowerBlockAddress(SDValue Op,
3862                                                SelectionDAG &DAG) const {
3863   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
3864   EVT PtrVT = getPointerTy();
3865   SDLoc DL(Op);
3866   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3867       !Subtarget->isTargetMachO()) {
3868     const unsigned char MO_NC = AArch64II::MO_NC;
3869     return DAG.getNode(
3870         AArch64ISD::WrapperLarge, DL, PtrVT,
3871         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G3),
3872         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3873         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3874         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3875   } else {
3876     SDValue Hi = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGE);
3877     SDValue Lo = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGEOFF |
3878                                                              AArch64II::MO_NC);
3879     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3880     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3881   }
3882 }
3883
3884 SDValue AArch64TargetLowering::LowerDarwin_VASTART(SDValue Op,
3885                                                  SelectionDAG &DAG) const {
3886   AArch64FunctionInfo *FuncInfo =
3887       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3888
3889   SDLoc DL(Op);
3890   SDValue FR =
3891       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3892   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3893   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
3894                       MachinePointerInfo(SV), false, false, 0);
3895 }
3896
3897 SDValue AArch64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
3898                                                 SelectionDAG &DAG) const {
3899   // The layout of the va_list struct is specified in the AArch64 Procedure Call
3900   // Standard, section B.3.
3901   MachineFunction &MF = DAG.getMachineFunction();
3902   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
3903   SDLoc DL(Op);
3904
3905   SDValue Chain = Op.getOperand(0);
3906   SDValue VAList = Op.getOperand(1);
3907   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3908   SmallVector<SDValue, 4> MemOps;
3909
3910   // void *__stack at offset 0
3911   SDValue Stack =
3912       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3913   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
3914                                 MachinePointerInfo(SV), false, false, 8));
3915
3916   // void *__gr_top at offset 8
3917   int GPRSize = FuncInfo->getVarArgsGPRSize();
3918   if (GPRSize > 0) {
3919     SDValue GRTop, GRTopAddr;
3920
3921     GRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3922                             DAG.getConstant(8, getPointerTy()));
3923
3924     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), getPointerTy());
3925     GRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), GRTop,
3926                         DAG.getConstant(GPRSize, getPointerTy()));
3927
3928     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
3929                                   MachinePointerInfo(SV, 8), false, false, 8));
3930   }
3931
3932   // void *__vr_top at offset 16
3933   int FPRSize = FuncInfo->getVarArgsFPRSize();
3934   if (FPRSize > 0) {
3935     SDValue VRTop, VRTopAddr;
3936     VRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3937                             DAG.getConstant(16, getPointerTy()));
3938
3939     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), getPointerTy());
3940     VRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), VRTop,
3941                         DAG.getConstant(FPRSize, getPointerTy()));
3942
3943     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
3944                                   MachinePointerInfo(SV, 16), false, false, 8));
3945   }
3946
3947   // int __gr_offs at offset 24
3948   SDValue GROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3949                                    DAG.getConstant(24, getPointerTy()));
3950   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-GPRSize, MVT::i32),
3951                                 GROffsAddr, MachinePointerInfo(SV, 24), false,
3952                                 false, 4));
3953
3954   // int __vr_offs at offset 28
3955   SDValue VROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3956                                    DAG.getConstant(28, getPointerTy()));
3957   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-FPRSize, MVT::i32),
3958                                 VROffsAddr, MachinePointerInfo(SV, 28), false,
3959                                 false, 4));
3960
3961   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
3962 }
3963
3964 SDValue AArch64TargetLowering::LowerVASTART(SDValue Op,
3965                                             SelectionDAG &DAG) const {
3966   return Subtarget->isTargetDarwin() ? LowerDarwin_VASTART(Op, DAG)
3967                                      : LowerAAPCS_VASTART(Op, DAG);
3968 }
3969
3970 SDValue AArch64TargetLowering::LowerVACOPY(SDValue Op,
3971                                            SelectionDAG &DAG) const {
3972   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
3973   // pointer.
3974   unsigned VaListSize = Subtarget->isTargetDarwin() ? 8 : 32;
3975   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
3976   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
3977
3978   return DAG.getMemcpy(Op.getOperand(0), SDLoc(Op), Op.getOperand(1),
3979                        Op.getOperand(2), DAG.getConstant(VaListSize, MVT::i32),
3980                        8, false, false, false, MachinePointerInfo(DestSV),
3981                        MachinePointerInfo(SrcSV));
3982 }
3983
3984 SDValue AArch64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
3985   assert(Subtarget->isTargetDarwin() &&
3986          "automatic va_arg instruction only works on Darwin");
3987
3988   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3989   EVT VT = Op.getValueType();
3990   SDLoc DL(Op);
3991   SDValue Chain = Op.getOperand(0);
3992   SDValue Addr = Op.getOperand(1);
3993   unsigned Align = Op.getConstantOperandVal(3);
3994
3995   SDValue VAList = DAG.getLoad(getPointerTy(), DL, Chain, Addr,
3996                                MachinePointerInfo(V), false, false, false, 0);
3997   Chain = VAList.getValue(1);
3998
3999   if (Align > 8) {
4000     assert(((Align & (Align - 1)) == 0) && "Expected Align to be a power of 2");
4001     VAList = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
4002                          DAG.getConstant(Align - 1, getPointerTy()));
4003     VAList = DAG.getNode(ISD::AND, DL, getPointerTy(), VAList,
4004                          DAG.getConstant(-(int64_t)Align, getPointerTy()));
4005   }
4006
4007   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
4008   uint64_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
4009
4010   // Scalar integer and FP values smaller than 64 bits are implicitly extended
4011   // up to 64 bits.  At the very least, we have to increase the striding of the
4012   // vaargs list to match this, and for FP values we need to introduce
4013   // FP_ROUND nodes as well.
4014   if (VT.isInteger() && !VT.isVector())
4015     ArgSize = 8;
4016   bool NeedFPTrunc = false;
4017   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
4018     ArgSize = 8;
4019     NeedFPTrunc = true;
4020   }
4021
4022   // Increment the pointer, VAList, to the next vaarg
4023   SDValue VANext = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
4024                                DAG.getConstant(ArgSize, getPointerTy()));
4025   // Store the incremented VAList to the legalized pointer
4026   SDValue APStore = DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V),
4027                                  false, false, 0);
4028
4029   // Load the actual argument out of the pointer VAList
4030   if (NeedFPTrunc) {
4031     // Load the value as an f64.
4032     SDValue WideFP = DAG.getLoad(MVT::f64, DL, APStore, VAList,
4033                                  MachinePointerInfo(), false, false, false, 0);
4034     // Round the value down to an f32.
4035     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
4036                                    DAG.getIntPtrConstant(1));
4037     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
4038     // Merge the rounded value with the chain output of the load.
4039     return DAG.getMergeValues(Ops, DL);
4040   }
4041
4042   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo(), false,
4043                      false, false, 0);
4044 }
4045
4046 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op,
4047                                               SelectionDAG &DAG) const {
4048   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4049   MFI->setFrameAddressIsTaken(true);
4050
4051   EVT VT = Op.getValueType();
4052   SDLoc DL(Op);
4053   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4054   SDValue FrameAddr =
4055       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, VT);
4056   while (Depth--)
4057     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
4058                             MachinePointerInfo(), false, false, false, 0);
4059   return FrameAddr;
4060 }
4061
4062 // FIXME? Maybe this could be a TableGen attribute on some registers and
4063 // this table could be generated automatically from RegInfo.
4064 unsigned AArch64TargetLowering::getRegisterByName(const char* RegName,
4065                                                   EVT VT) const {
4066   unsigned Reg = StringSwitch<unsigned>(RegName)
4067                        .Case("sp", AArch64::SP)
4068                        .Default(0);
4069   if (Reg)
4070     return Reg;
4071   report_fatal_error("Invalid register name global variable");
4072 }
4073
4074 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op,
4075                                                SelectionDAG &DAG) const {
4076   MachineFunction &MF = DAG.getMachineFunction();
4077   MachineFrameInfo *MFI = MF.getFrameInfo();
4078   MFI->setReturnAddressIsTaken(true);
4079
4080   EVT VT = Op.getValueType();
4081   SDLoc DL(Op);
4082   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4083   if (Depth) {
4084     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
4085     SDValue Offset = DAG.getConstant(8, getPointerTy());
4086     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
4087                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
4088                        MachinePointerInfo(), false, false, false, 0);
4089   }
4090
4091   // Return LR, which contains the return address. Mark it an implicit live-in.
4092   unsigned Reg = MF.addLiveIn(AArch64::LR, &AArch64::GPR64RegClass);
4093   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
4094 }
4095
4096 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
4097 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4098 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
4099                                                     SelectionDAG &DAG) const {
4100   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4101   EVT VT = Op.getValueType();
4102   unsigned VTBits = VT.getSizeInBits();
4103   SDLoc dl(Op);
4104   SDValue ShOpLo = Op.getOperand(0);
4105   SDValue ShOpHi = Op.getOperand(1);
4106   SDValue ShAmt = Op.getOperand(2);
4107   SDValue ARMcc;
4108   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
4109
4110   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
4111
4112   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4113                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
4114   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
4115   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4116                                    DAG.getConstant(VTBits, MVT::i64));
4117   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
4118
4119   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
4120                                ISD::SETGE, dl, DAG);
4121   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
4122
4123   SDValue FalseValLo = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4124   SDValue TrueValLo = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
4125   SDValue Lo =
4126       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4127
4128   // AArch64 shifts larger than the register width are wrapped rather than
4129   // clamped, so we can't just emit "hi >> x".
4130   SDValue FalseValHi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
4131   SDValue TrueValHi = Opc == ISD::SRA
4132                           ? DAG.getNode(Opc, dl, VT, ShOpHi,
4133                                         DAG.getConstant(VTBits - 1, MVT::i64))
4134                           : DAG.getConstant(0, VT);
4135   SDValue Hi =
4136       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValHi, FalseValHi, CCVal, Cmp);
4137
4138   SDValue Ops[2] = { Lo, Hi };
4139   return DAG.getMergeValues(Ops, dl);
4140 }
4141
4142 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
4143 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4144 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
4145                                                  SelectionDAG &DAG) const {
4146   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4147   EVT VT = Op.getValueType();
4148   unsigned VTBits = VT.getSizeInBits();
4149   SDLoc dl(Op);
4150   SDValue ShOpLo = Op.getOperand(0);
4151   SDValue ShOpHi = Op.getOperand(1);
4152   SDValue ShAmt = Op.getOperand(2);
4153   SDValue ARMcc;
4154
4155   assert(Op.getOpcode() == ISD::SHL_PARTS);
4156   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4157                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
4158   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
4159   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4160                                    DAG.getConstant(VTBits, MVT::i64));
4161   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
4162   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
4163
4164   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4165
4166   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
4167                                ISD::SETGE, dl, DAG);
4168   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
4169   SDValue Hi =
4170       DAG.getNode(AArch64ISD::CSEL, dl, VT, Tmp3, FalseVal, CCVal, Cmp);
4171
4172   // AArch64 shifts of larger than register sizes are wrapped rather than
4173   // clamped, so we can't just emit "lo << a" if a is too big.
4174   SDValue TrueValLo = DAG.getConstant(0, VT);
4175   SDValue FalseValLo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4176   SDValue Lo =
4177       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4178
4179   SDValue Ops[2] = { Lo, Hi };
4180   return DAG.getMergeValues(Ops, dl);
4181 }
4182
4183 bool AArch64TargetLowering::isOffsetFoldingLegal(
4184     const GlobalAddressSDNode *GA) const {
4185   // The AArch64 target doesn't support folding offsets into global addresses.
4186   return false;
4187 }
4188
4189 bool AArch64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4190   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit and 32-bit cases.
4191   // FIXME: We should be able to handle f128 as well with a clever lowering.
4192   if (Imm.isPosZero() && (VT == MVT::f64 || VT == MVT::f32))
4193     return true;
4194
4195   if (VT == MVT::f64)
4196     return AArch64_AM::getFP64Imm(Imm) != -1;
4197   else if (VT == MVT::f32)
4198     return AArch64_AM::getFP32Imm(Imm) != -1;
4199   return false;
4200 }
4201
4202 //===----------------------------------------------------------------------===//
4203 //                          AArch64 Optimization Hooks
4204 //===----------------------------------------------------------------------===//
4205
4206 //===----------------------------------------------------------------------===//
4207 //                          AArch64 Inline Assembly Support
4208 //===----------------------------------------------------------------------===//
4209
4210 // Table of Constraints
4211 // TODO: This is the current set of constraints supported by ARM for the
4212 // compiler, not all of them may make sense, e.g. S may be difficult to support.
4213 //
4214 // r - A general register
4215 // w - An FP/SIMD register of some size in the range v0-v31
4216 // x - An FP/SIMD register of some size in the range v0-v15
4217 // I - Constant that can be used with an ADD instruction
4218 // J - Constant that can be used with a SUB instruction
4219 // K - Constant that can be used with a 32-bit logical instruction
4220 // L - Constant that can be used with a 64-bit logical instruction
4221 // M - Constant that can be used as a 32-bit MOV immediate
4222 // N - Constant that can be used as a 64-bit MOV immediate
4223 // Q - A memory reference with base register and no offset
4224 // S - A symbolic address
4225 // Y - Floating point constant zero
4226 // Z - Integer constant zero
4227 //
4228 //   Note that general register operands will be output using their 64-bit x
4229 // register name, whatever the size of the variable, unless the asm operand
4230 // is prefixed by the %w modifier. Floating-point and SIMD register operands
4231 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
4232 // %q modifier.
4233
4234 /// getConstraintType - Given a constraint letter, return the type of
4235 /// constraint it is for this target.
4236 AArch64TargetLowering::ConstraintType
4237 AArch64TargetLowering::getConstraintType(const std::string &Constraint) const {
4238   if (Constraint.size() == 1) {
4239     switch (Constraint[0]) {
4240     default:
4241       break;
4242     case 'z':
4243       return C_Other;
4244     case 'x':
4245     case 'w':
4246       return C_RegisterClass;
4247     // An address with a single base register. Due to the way we
4248     // currently handle addresses it is the same as 'r'.
4249     case 'Q':
4250       return C_Memory;
4251     }
4252   }
4253   return TargetLowering::getConstraintType(Constraint);
4254 }
4255
4256 /// Examine constraint type and operand type and determine a weight value.
4257 /// This object must already have been set up with the operand type
4258 /// and the current alternative constraint selected.
4259 TargetLowering::ConstraintWeight
4260 AArch64TargetLowering::getSingleConstraintMatchWeight(
4261     AsmOperandInfo &info, const char *constraint) const {
4262   ConstraintWeight weight = CW_Invalid;
4263   Value *CallOperandVal = info.CallOperandVal;
4264   // If we don't have a value, we can't do a match,
4265   // but allow it at the lowest weight.
4266   if (!CallOperandVal)
4267     return CW_Default;
4268   Type *type = CallOperandVal->getType();
4269   // Look at the constraint type.
4270   switch (*constraint) {
4271   default:
4272     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
4273     break;
4274   case 'x':
4275   case 'w':
4276     if (type->isFloatingPointTy() || type->isVectorTy())
4277       weight = CW_Register;
4278     break;
4279   case 'z':
4280     weight = CW_Constant;
4281     break;
4282   }
4283   return weight;
4284 }
4285
4286 std::pair<unsigned, const TargetRegisterClass *>
4287 AArch64TargetLowering::getRegForInlineAsmConstraint(
4288     const TargetRegisterInfo *TRI, const std::string &Constraint,
4289     MVT VT) const {
4290   if (Constraint.size() == 1) {
4291     switch (Constraint[0]) {
4292     case 'r':
4293       if (VT.getSizeInBits() == 64)
4294         return std::make_pair(0U, &AArch64::GPR64commonRegClass);
4295       return std::make_pair(0U, &AArch64::GPR32commonRegClass);
4296     case 'w':
4297       if (VT == MVT::f32)
4298         return std::make_pair(0U, &AArch64::FPR32RegClass);
4299       if (VT.getSizeInBits() == 64)
4300         return std::make_pair(0U, &AArch64::FPR64RegClass);
4301       if (VT.getSizeInBits() == 128)
4302         return std::make_pair(0U, &AArch64::FPR128RegClass);
4303       break;
4304     // The instructions that this constraint is designed for can
4305     // only take 128-bit registers so just use that regclass.
4306     case 'x':
4307       if (VT.getSizeInBits() == 128)
4308         return std::make_pair(0U, &AArch64::FPR128_loRegClass);
4309       break;
4310     }
4311   }
4312   if (StringRef("{cc}").equals_lower(Constraint))
4313     return std::make_pair(unsigned(AArch64::NZCV), &AArch64::CCRRegClass);
4314
4315   // Use the default implementation in TargetLowering to convert the register
4316   // constraint into a member of a register class.
4317   std::pair<unsigned, const TargetRegisterClass *> Res;
4318   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
4319
4320   // Not found as a standard register?
4321   if (!Res.second) {
4322     unsigned Size = Constraint.size();
4323     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
4324         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
4325       const std::string Reg =
4326           std::string(&Constraint[2], &Constraint[Size - 1]);
4327       int RegNo = atoi(Reg.c_str());
4328       if (RegNo >= 0 && RegNo <= 31) {
4329         // v0 - v31 are aliases of q0 - q31.
4330         // By default we'll emit v0-v31 for this unless there's a modifier where
4331         // we'll emit the correct register as well.
4332         Res.first = AArch64::FPR128RegClass.getRegister(RegNo);
4333         Res.second = &AArch64::FPR128RegClass;
4334       }
4335     }
4336   }
4337
4338   return Res;
4339 }
4340
4341 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4342 /// vector.  If it is invalid, don't add anything to Ops.
4343 void AArch64TargetLowering::LowerAsmOperandForConstraint(
4344     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
4345     SelectionDAG &DAG) const {
4346   SDValue Result;
4347
4348   // Currently only support length 1 constraints.
4349   if (Constraint.length() != 1)
4350     return;
4351
4352   char ConstraintLetter = Constraint[0];
4353   switch (ConstraintLetter) {
4354   default:
4355     break;
4356
4357   // This set of constraints deal with valid constants for various instructions.
4358   // Validate and return a target constant for them if we can.
4359   case 'z': {
4360     // 'z' maps to xzr or wzr so it needs an input of 0.
4361     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4362     if (!C || C->getZExtValue() != 0)
4363       return;
4364
4365     if (Op.getValueType() == MVT::i64)
4366       Result = DAG.getRegister(AArch64::XZR, MVT::i64);
4367     else
4368       Result = DAG.getRegister(AArch64::WZR, MVT::i32);
4369     break;
4370   }
4371
4372   case 'I':
4373   case 'J':
4374   case 'K':
4375   case 'L':
4376   case 'M':
4377   case 'N':
4378     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4379     if (!C)
4380       return;
4381
4382     // Grab the value and do some validation.
4383     uint64_t CVal = C->getZExtValue();
4384     switch (ConstraintLetter) {
4385     // The I constraint applies only to simple ADD or SUB immediate operands:
4386     // i.e. 0 to 4095 with optional shift by 12
4387     // The J constraint applies only to ADD or SUB immediates that would be
4388     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
4389     // instruction [or vice versa], in other words -1 to -4095 with optional
4390     // left shift by 12.
4391     case 'I':
4392       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
4393         break;
4394       return;
4395     case 'J': {
4396       uint64_t NVal = -C->getSExtValue();
4397       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal)) {
4398         CVal = C->getSExtValue();
4399         break;
4400       }
4401       return;
4402     }
4403     // The K and L constraints apply *only* to logical immediates, including
4404     // what used to be the MOVI alias for ORR (though the MOVI alias has now
4405     // been removed and MOV should be used). So these constraints have to
4406     // distinguish between bit patterns that are valid 32-bit or 64-bit
4407     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
4408     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
4409     // versa.
4410     case 'K':
4411       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4412         break;
4413       return;
4414     case 'L':
4415       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4416         break;
4417       return;
4418     // The M and N constraints are a superset of K and L respectively, for use
4419     // with the MOV (immediate) alias. As well as the logical immediates they
4420     // also match 32 or 64-bit immediates that can be loaded either using a
4421     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
4422     // (M) or 64-bit 0x1234000000000000 (N) etc.
4423     // As a note some of this code is liberally stolen from the asm parser.
4424     case 'M': {
4425       if (!isUInt<32>(CVal))
4426         return;
4427       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4428         break;
4429       if ((CVal & 0xFFFF) == CVal)
4430         break;
4431       if ((CVal & 0xFFFF0000ULL) == CVal)
4432         break;
4433       uint64_t NCVal = ~(uint32_t)CVal;
4434       if ((NCVal & 0xFFFFULL) == NCVal)
4435         break;
4436       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4437         break;
4438       return;
4439     }
4440     case 'N': {
4441       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4442         break;
4443       if ((CVal & 0xFFFFULL) == CVal)
4444         break;
4445       if ((CVal & 0xFFFF0000ULL) == CVal)
4446         break;
4447       if ((CVal & 0xFFFF00000000ULL) == CVal)
4448         break;
4449       if ((CVal & 0xFFFF000000000000ULL) == CVal)
4450         break;
4451       uint64_t NCVal = ~CVal;
4452       if ((NCVal & 0xFFFFULL) == NCVal)
4453         break;
4454       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4455         break;
4456       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
4457         break;
4458       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
4459         break;
4460       return;
4461     }
4462     default:
4463       return;
4464     }
4465
4466     // All assembler immediates are 64-bit integers.
4467     Result = DAG.getTargetConstant(CVal, MVT::i64);
4468     break;
4469   }
4470
4471   if (Result.getNode()) {
4472     Ops.push_back(Result);
4473     return;
4474   }
4475
4476   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
4477 }
4478
4479 //===----------------------------------------------------------------------===//
4480 //                     AArch64 Advanced SIMD Support
4481 //===----------------------------------------------------------------------===//
4482
4483 /// WidenVector - Given a value in the V64 register class, produce the
4484 /// equivalent value in the V128 register class.
4485 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
4486   EVT VT = V64Reg.getValueType();
4487   unsigned NarrowSize = VT.getVectorNumElements();
4488   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4489   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
4490   SDLoc DL(V64Reg);
4491
4492   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
4493                      V64Reg, DAG.getConstant(0, MVT::i32));
4494 }
4495
4496 /// getExtFactor - Determine the adjustment factor for the position when
4497 /// generating an "extract from vector registers" instruction.
4498 static unsigned getExtFactor(SDValue &V) {
4499   EVT EltType = V.getValueType().getVectorElementType();
4500   return EltType.getSizeInBits() / 8;
4501 }
4502
4503 /// NarrowVector - Given a value in the V128 register class, produce the
4504 /// equivalent value in the V64 register class.
4505 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
4506   EVT VT = V128Reg.getValueType();
4507   unsigned WideSize = VT.getVectorNumElements();
4508   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4509   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
4510   SDLoc DL(V128Reg);
4511
4512   return DAG.getTargetExtractSubreg(AArch64::dsub, DL, NarrowTy, V128Reg);
4513 }
4514
4515 // Gather data to see if the operation can be modelled as a
4516 // shuffle in combination with VEXTs.
4517 SDValue AArch64TargetLowering::ReconstructShuffle(SDValue Op,
4518                                                   SelectionDAG &DAG) const {
4519   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
4520   SDLoc dl(Op);
4521   EVT VT = Op.getValueType();
4522   unsigned NumElts = VT.getVectorNumElements();
4523
4524   struct ShuffleSourceInfo {
4525     SDValue Vec;
4526     unsigned MinElt;
4527     unsigned MaxElt;
4528
4529     // We may insert some combination of BITCASTs and VEXT nodes to force Vec to
4530     // be compatible with the shuffle we intend to construct. As a result
4531     // ShuffleVec will be some sliding window into the original Vec.
4532     SDValue ShuffleVec;
4533
4534     // Code should guarantee that element i in Vec starts at element "WindowBase
4535     // + i * WindowScale in ShuffleVec".
4536     int WindowBase;
4537     int WindowScale;
4538
4539     bool operator ==(SDValue OtherVec) { return Vec == OtherVec; }
4540     ShuffleSourceInfo(SDValue Vec)
4541         : Vec(Vec), MinElt(UINT_MAX), MaxElt(0), ShuffleVec(Vec), WindowBase(0),
4542           WindowScale(1) {}
4543   };
4544
4545   // First gather all vectors used as an immediate source for this BUILD_VECTOR
4546   // node.
4547   SmallVector<ShuffleSourceInfo, 2> Sources;
4548   for (unsigned i = 0; i < NumElts; ++i) {
4549     SDValue V = Op.getOperand(i);
4550     if (V.getOpcode() == ISD::UNDEF)
4551       continue;
4552     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4553       // A shuffle can only come from building a vector from various
4554       // elements of other vectors.
4555       return SDValue();
4556     }
4557
4558     // Add this element source to the list if it's not already there.
4559     SDValue SourceVec = V.getOperand(0);
4560     auto Source = std::find(Sources.begin(), Sources.end(), SourceVec);
4561     if (Source == Sources.end())
4562       Source = Sources.insert(Sources.end(), ShuffleSourceInfo(SourceVec));
4563
4564     // Update the minimum and maximum lane number seen.
4565     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4566     Source->MinElt = std::min(Source->MinElt, EltNo);
4567     Source->MaxElt = std::max(Source->MaxElt, EltNo);
4568   }
4569
4570   // Currently only do something sane when at most two source vectors
4571   // are involved.
4572   if (Sources.size() > 2)
4573     return SDValue();
4574
4575   // Find out the smallest element size among result and two sources, and use
4576   // it as element size to build the shuffle_vector.
4577   EVT SmallestEltTy = VT.getVectorElementType();
4578   for (auto &Source : Sources) {
4579     EVT SrcEltTy = Source.Vec.getValueType().getVectorElementType();
4580     if (SrcEltTy.bitsLT(SmallestEltTy)) {
4581       SmallestEltTy = SrcEltTy;
4582     }
4583   }
4584   unsigned ResMultiplier =
4585       VT.getVectorElementType().getSizeInBits() / SmallestEltTy.getSizeInBits();
4586   NumElts = VT.getSizeInBits() / SmallestEltTy.getSizeInBits();
4587   EVT ShuffleVT = EVT::getVectorVT(*DAG.getContext(), SmallestEltTy, NumElts);
4588
4589   // If the source vector is too wide or too narrow, we may nevertheless be able
4590   // to construct a compatible shuffle either by concatenating it with UNDEF or
4591   // extracting a suitable range of elements.
4592   for (auto &Src : Sources) {
4593     EVT SrcVT = Src.ShuffleVec.getValueType();
4594
4595     if (SrcVT.getSizeInBits() == VT.getSizeInBits())
4596       continue;
4597
4598     // This stage of the search produces a source with the same element type as
4599     // the original, but with a total width matching the BUILD_VECTOR output.
4600     EVT EltVT = SrcVT.getVectorElementType();
4601     unsigned NumSrcElts = VT.getSizeInBits() / EltVT.getSizeInBits();
4602     EVT DestVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumSrcElts);
4603
4604     if (SrcVT.getSizeInBits() < VT.getSizeInBits()) {
4605       assert(2 * SrcVT.getSizeInBits() == VT.getSizeInBits());
4606       // We can pad out the smaller vector for free, so if it's part of a
4607       // shuffle...
4608       Src.ShuffleVec =
4609           DAG.getNode(ISD::CONCAT_VECTORS, dl, DestVT, Src.ShuffleVec,
4610                       DAG.getUNDEF(Src.ShuffleVec.getValueType()));
4611       continue;
4612     }
4613
4614     assert(SrcVT.getSizeInBits() == 2 * VT.getSizeInBits());
4615
4616     if (Src.MaxElt - Src.MinElt >= NumSrcElts) {
4617       // Span too large for a VEXT to cope
4618       return SDValue();
4619     }
4620
4621     if (Src.MinElt >= NumSrcElts) {
4622       // The extraction can just take the second half
4623       Src.ShuffleVec =
4624           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4625                       DAG.getConstant(NumSrcElts, MVT::i64));
4626       Src.WindowBase = -NumSrcElts;
4627     } else if (Src.MaxElt < NumSrcElts) {
4628       // The extraction can just take the first half
4629       Src.ShuffleVec =
4630           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4631                       DAG.getConstant(0, MVT::i64));
4632     } else {
4633       // An actual VEXT is needed
4634       SDValue VEXTSrc1 =
4635           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4636                       DAG.getConstant(0, MVT::i64));
4637       SDValue VEXTSrc2 =
4638           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4639                       DAG.getConstant(NumSrcElts, MVT::i64));
4640       unsigned Imm = Src.MinElt * getExtFactor(VEXTSrc1);
4641
4642       Src.ShuffleVec = DAG.getNode(AArch64ISD::EXT, dl, DestVT, VEXTSrc1,
4643                                    VEXTSrc2, DAG.getConstant(Imm, MVT::i32));
4644       Src.WindowBase = -Src.MinElt;
4645     }
4646   }
4647
4648   // Another possible incompatibility occurs from the vector element types. We
4649   // can fix this by bitcasting the source vectors to the same type we intend
4650   // for the shuffle.
4651   for (auto &Src : Sources) {
4652     EVT SrcEltTy = Src.ShuffleVec.getValueType().getVectorElementType();
4653     if (SrcEltTy == SmallestEltTy)
4654       continue;
4655     assert(ShuffleVT.getVectorElementType() == SmallestEltTy);
4656     Src.ShuffleVec = DAG.getNode(ISD::BITCAST, dl, ShuffleVT, Src.ShuffleVec);
4657     Src.WindowScale = SrcEltTy.getSizeInBits() / SmallestEltTy.getSizeInBits();
4658     Src.WindowBase *= Src.WindowScale;
4659   }
4660
4661   // Final sanity check before we try to actually produce a shuffle.
4662   DEBUG(
4663     for (auto Src : Sources)
4664       assert(Src.ShuffleVec.getValueType() == ShuffleVT);
4665   );
4666
4667   // The stars all align, our next step is to produce the mask for the shuffle.
4668   SmallVector<int, 8> Mask(ShuffleVT.getVectorNumElements(), -1);
4669   int BitsPerShuffleLane = ShuffleVT.getVectorElementType().getSizeInBits();
4670   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
4671     SDValue Entry = Op.getOperand(i);
4672     if (Entry.getOpcode() == ISD::UNDEF)
4673       continue;
4674
4675     auto Src = std::find(Sources.begin(), Sources.end(), Entry.getOperand(0));
4676     int EltNo = cast<ConstantSDNode>(Entry.getOperand(1))->getSExtValue();
4677
4678     // EXTRACT_VECTOR_ELT performs an implicit any_ext; BUILD_VECTOR an implicit
4679     // trunc. So only std::min(SrcBits, DestBits) actually get defined in this
4680     // segment.
4681     EVT OrigEltTy = Entry.getOperand(0).getValueType().getVectorElementType();
4682     int BitsDefined = std::min(OrigEltTy.getSizeInBits(),
4683                                VT.getVectorElementType().getSizeInBits());
4684     int LanesDefined = BitsDefined / BitsPerShuffleLane;
4685
4686     // This source is expected to fill ResMultiplier lanes of the final shuffle,
4687     // starting at the appropriate offset.
4688     int *LaneMask = &Mask[i * ResMultiplier];
4689
4690     int ExtractBase = EltNo * Src->WindowScale + Src->WindowBase;
4691     ExtractBase += NumElts * (Src - Sources.begin());
4692     for (int j = 0; j < LanesDefined; ++j)
4693       LaneMask[j] = ExtractBase + j;
4694   }
4695
4696   // Final check before we try to produce nonsense...
4697   if (!isShuffleMaskLegal(Mask, ShuffleVT))
4698     return SDValue();
4699
4700   SDValue ShuffleOps[] = { DAG.getUNDEF(ShuffleVT), DAG.getUNDEF(ShuffleVT) };
4701   for (unsigned i = 0; i < Sources.size(); ++i)
4702     ShuffleOps[i] = Sources[i].ShuffleVec;
4703
4704   SDValue Shuffle = DAG.getVectorShuffle(ShuffleVT, dl, ShuffleOps[0],
4705                                          ShuffleOps[1], &Mask[0]);
4706   return DAG.getNode(ISD::BITCAST, dl, VT, Shuffle);
4707 }
4708
4709 // check if an EXT instruction can handle the shuffle mask when the
4710 // vector sources of the shuffle are the same.
4711 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4712   unsigned NumElts = VT.getVectorNumElements();
4713
4714   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4715   if (M[0] < 0)
4716     return false;
4717
4718   Imm = M[0];
4719
4720   // If this is a VEXT shuffle, the immediate value is the index of the first
4721   // element.  The other shuffle indices must be the successive elements after
4722   // the first one.
4723   unsigned ExpectedElt = Imm;
4724   for (unsigned i = 1; i < NumElts; ++i) {
4725     // Increment the expected index.  If it wraps around, just follow it
4726     // back to index zero and keep going.
4727     ++ExpectedElt;
4728     if (ExpectedElt == NumElts)
4729       ExpectedElt = 0;
4730
4731     if (M[i] < 0)
4732       continue; // ignore UNDEF indices
4733     if (ExpectedElt != static_cast<unsigned>(M[i]))
4734       return false;
4735   }
4736
4737   return true;
4738 }
4739
4740 // check if an EXT instruction can handle the shuffle mask when the
4741 // vector sources of the shuffle are different.
4742 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
4743                       unsigned &Imm) {
4744   // Look for the first non-undef element.
4745   const int *FirstRealElt = std::find_if(M.begin(), M.end(),
4746       [](int Elt) {return Elt >= 0;});
4747
4748   // Benefit form APInt to handle overflow when calculating expected element.
4749   unsigned NumElts = VT.getVectorNumElements();
4750   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
4751   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
4752   // The following shuffle indices must be the successive elements after the
4753   // first real element.
4754   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
4755       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
4756   if (FirstWrongElt != M.end())
4757     return false;
4758
4759   // The index of an EXT is the first element if it is not UNDEF.
4760   // Watch out for the beginning UNDEFs. The EXT index should be the expected
4761   // value of the first element.  E.g.
4762   // <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
4763   // <-1, -1, 0, 1, ...> is treated as <2*NumElts-2, 2*NumElts-1, 0, 1, ...>.
4764   // ExpectedElt is the last mask index plus 1.
4765   Imm = ExpectedElt.getZExtValue();
4766
4767   // There are two difference cases requiring to reverse input vectors.
4768   // For example, for vector <4 x i32> we have the following cases,
4769   // Case 1: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, -1, 0>)
4770   // Case 2: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, 7, 0>)
4771   // For both cases, we finally use mask <5, 6, 7, 0>, which requires
4772   // to reverse two input vectors.
4773   if (Imm < NumElts)
4774     ReverseEXT = true;
4775   else
4776     Imm -= NumElts;
4777
4778   return true;
4779 }
4780
4781 /// isREVMask - Check if a vector shuffle corresponds to a REV
4782 /// instruction with the specified blocksize.  (The order of the elements
4783 /// within each block of the vector is reversed.)
4784 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4785   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
4786          "Only possible block sizes for REV are: 16, 32, 64");
4787
4788   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4789   if (EltSz == 64)
4790     return false;
4791
4792   unsigned NumElts = VT.getVectorNumElements();
4793   unsigned BlockElts = M[0] + 1;
4794   // If the first shuffle index is UNDEF, be optimistic.
4795   if (M[0] < 0)
4796     BlockElts = BlockSize / EltSz;
4797
4798   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4799     return false;
4800
4801   for (unsigned i = 0; i < NumElts; ++i) {
4802     if (M[i] < 0)
4803       continue; // ignore UNDEF indices
4804     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
4805       return false;
4806   }
4807
4808   return true;
4809 }
4810
4811 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4812   unsigned NumElts = VT.getVectorNumElements();
4813   WhichResult = (M[0] == 0 ? 0 : 1);
4814   unsigned Idx = WhichResult * NumElts / 2;
4815   for (unsigned i = 0; i != NumElts; i += 2) {
4816     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4817         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
4818       return false;
4819     Idx += 1;
4820   }
4821
4822   return true;
4823 }
4824
4825 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4826   unsigned NumElts = VT.getVectorNumElements();
4827   WhichResult = (M[0] == 0 ? 0 : 1);
4828   for (unsigned i = 0; i != NumElts; ++i) {
4829     if (M[i] < 0)
4830       continue; // ignore UNDEF indices
4831     if ((unsigned)M[i] != 2 * i + WhichResult)
4832       return false;
4833   }
4834
4835   return true;
4836 }
4837
4838 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4839   unsigned NumElts = VT.getVectorNumElements();
4840   WhichResult = (M[0] == 0 ? 0 : 1);
4841   for (unsigned i = 0; i < NumElts; i += 2) {
4842     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4843         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
4844       return false;
4845   }
4846   return true;
4847 }
4848
4849 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
4850 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4851 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
4852 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4853   unsigned NumElts = VT.getVectorNumElements();
4854   WhichResult = (M[0] == 0 ? 0 : 1);
4855   unsigned Idx = WhichResult * NumElts / 2;
4856   for (unsigned i = 0; i != NumElts; i += 2) {
4857     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4858         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
4859       return false;
4860     Idx += 1;
4861   }
4862
4863   return true;
4864 }
4865
4866 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
4867 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4868 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4869 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4870   unsigned Half = VT.getVectorNumElements() / 2;
4871   WhichResult = (M[0] == 0 ? 0 : 1);
4872   for (unsigned j = 0; j != 2; ++j) {
4873     unsigned Idx = WhichResult;
4874     for (unsigned i = 0; i != Half; ++i) {
4875       int MIdx = M[i + j * Half];
4876       if (MIdx >= 0 && (unsigned)MIdx != Idx)
4877         return false;
4878       Idx += 2;
4879     }
4880   }
4881
4882   return true;
4883 }
4884
4885 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
4886 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4887 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4888 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4889   unsigned NumElts = VT.getVectorNumElements();
4890   WhichResult = (M[0] == 0 ? 0 : 1);
4891   for (unsigned i = 0; i < NumElts; i += 2) {
4892     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4893         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
4894       return false;
4895   }
4896   return true;
4897 }
4898
4899 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
4900                       bool &DstIsLeft, int &Anomaly) {
4901   if (M.size() != static_cast<size_t>(NumInputElements))
4902     return false;
4903
4904   int NumLHSMatch = 0, NumRHSMatch = 0;
4905   int LastLHSMismatch = -1, LastRHSMismatch = -1;
4906
4907   for (int i = 0; i < NumInputElements; ++i) {
4908     if (M[i] == -1) {
4909       ++NumLHSMatch;
4910       ++NumRHSMatch;
4911       continue;
4912     }
4913
4914     if (M[i] == i)
4915       ++NumLHSMatch;
4916     else
4917       LastLHSMismatch = i;
4918
4919     if (M[i] == i + NumInputElements)
4920       ++NumRHSMatch;
4921     else
4922       LastRHSMismatch = i;
4923   }
4924
4925   if (NumLHSMatch == NumInputElements - 1) {
4926     DstIsLeft = true;
4927     Anomaly = LastLHSMismatch;
4928     return true;
4929   } else if (NumRHSMatch == NumInputElements - 1) {
4930     DstIsLeft = false;
4931     Anomaly = LastRHSMismatch;
4932     return true;
4933   }
4934
4935   return false;
4936 }
4937
4938 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
4939   if (VT.getSizeInBits() != 128)
4940     return false;
4941
4942   unsigned NumElts = VT.getVectorNumElements();
4943
4944   for (int I = 0, E = NumElts / 2; I != E; I++) {
4945     if (Mask[I] != I)
4946       return false;
4947   }
4948
4949   int Offset = NumElts / 2;
4950   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
4951     if (Mask[I] != I + SplitLHS * Offset)
4952       return false;
4953   }
4954
4955   return true;
4956 }
4957
4958 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
4959   SDLoc DL(Op);
4960   EVT VT = Op.getValueType();
4961   SDValue V0 = Op.getOperand(0);
4962   SDValue V1 = Op.getOperand(1);
4963   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
4964
4965   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
4966       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
4967     return SDValue();
4968
4969   bool SplitV0 = V0.getValueType().getSizeInBits() == 128;
4970
4971   if (!isConcatMask(Mask, VT, SplitV0))
4972     return SDValue();
4973
4974   EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4975                                 VT.getVectorNumElements() / 2);
4976   if (SplitV0) {
4977     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
4978                      DAG.getConstant(0, MVT::i64));
4979   }
4980   if (V1.getValueType().getSizeInBits() == 128) {
4981     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
4982                      DAG.getConstant(0, MVT::i64));
4983   }
4984   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
4985 }
4986
4987 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4988 /// the specified operations to build the shuffle.
4989 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4990                                       SDValue RHS, SelectionDAG &DAG,
4991                                       SDLoc dl) {
4992   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4993   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
4994   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
4995
4996   enum {
4997     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4998     OP_VREV,
4999     OP_VDUP0,
5000     OP_VDUP1,
5001     OP_VDUP2,
5002     OP_VDUP3,
5003     OP_VEXT1,
5004     OP_VEXT2,
5005     OP_VEXT3,
5006     OP_VUZPL, // VUZP, left result
5007     OP_VUZPR, // VUZP, right result
5008     OP_VZIPL, // VZIP, left result
5009     OP_VZIPR, // VZIP, right result
5010     OP_VTRNL, // VTRN, left result
5011     OP_VTRNR  // VTRN, right result
5012   };
5013
5014   if (OpNum == OP_COPY) {
5015     if (LHSID == (1 * 9 + 2) * 9 + 3)
5016       return LHS;
5017     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
5018     return RHS;
5019   }
5020
5021   SDValue OpLHS, OpRHS;
5022   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
5023   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
5024   EVT VT = OpLHS.getValueType();
5025
5026   switch (OpNum) {
5027   default:
5028     llvm_unreachable("Unknown shuffle opcode!");
5029   case OP_VREV:
5030     // VREV divides the vector in half and swaps within the half.
5031     if (VT.getVectorElementType() == MVT::i32 ||
5032         VT.getVectorElementType() == MVT::f32)
5033       return DAG.getNode(AArch64ISD::REV64, dl, VT, OpLHS);
5034     // vrev <4 x i16> -> REV32
5035     if (VT.getVectorElementType() == MVT::i16 ||
5036         VT.getVectorElementType() == MVT::f16)
5037       return DAG.getNode(AArch64ISD::REV32, dl, VT, OpLHS);
5038     // vrev <4 x i8> -> REV16
5039     assert(VT.getVectorElementType() == MVT::i8);
5040     return DAG.getNode(AArch64ISD::REV16, dl, VT, OpLHS);
5041   case OP_VDUP0:
5042   case OP_VDUP1:
5043   case OP_VDUP2:
5044   case OP_VDUP3: {
5045     EVT EltTy = VT.getVectorElementType();
5046     unsigned Opcode;
5047     if (EltTy == MVT::i8)
5048       Opcode = AArch64ISD::DUPLANE8;
5049     else if (EltTy == MVT::i16 || EltTy == MVT::f16)
5050       Opcode = AArch64ISD::DUPLANE16;
5051     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
5052       Opcode = AArch64ISD::DUPLANE32;
5053     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
5054       Opcode = AArch64ISD::DUPLANE64;
5055     else
5056       llvm_unreachable("Invalid vector element type?");
5057
5058     if (VT.getSizeInBits() == 64)
5059       OpLHS = WidenVector(OpLHS, DAG);
5060     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, MVT::i64);
5061     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
5062   }
5063   case OP_VEXT1:
5064   case OP_VEXT2:
5065   case OP_VEXT3: {
5066     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
5067     return DAG.getNode(AArch64ISD::EXT, dl, VT, OpLHS, OpRHS,
5068                        DAG.getConstant(Imm, MVT::i32));
5069   }
5070   case OP_VUZPL:
5071     return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS,
5072                        OpRHS);
5073   case OP_VUZPR:
5074     return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS,
5075                        OpRHS);
5076   case OP_VZIPL:
5077     return DAG.getNode(AArch64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS,
5078                        OpRHS);
5079   case OP_VZIPR:
5080     return DAG.getNode(AArch64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS,
5081                        OpRHS);
5082   case OP_VTRNL:
5083     return DAG.getNode(AArch64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS,
5084                        OpRHS);
5085   case OP_VTRNR:
5086     return DAG.getNode(AArch64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS,
5087                        OpRHS);
5088   }
5089 }
5090
5091 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
5092                            SelectionDAG &DAG) {
5093   // Check to see if we can use the TBL instruction.
5094   SDValue V1 = Op.getOperand(0);
5095   SDValue V2 = Op.getOperand(1);
5096   SDLoc DL(Op);
5097
5098   EVT EltVT = Op.getValueType().getVectorElementType();
5099   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
5100
5101   SmallVector<SDValue, 8> TBLMask;
5102   for (int Val : ShuffleMask) {
5103     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
5104       unsigned Offset = Byte + Val * BytesPerElt;
5105       TBLMask.push_back(DAG.getConstant(Offset, MVT::i32));
5106     }
5107   }
5108
5109   MVT IndexVT = MVT::v8i8;
5110   unsigned IndexLen = 8;
5111   if (Op.getValueType().getSizeInBits() == 128) {
5112     IndexVT = MVT::v16i8;
5113     IndexLen = 16;
5114   }
5115
5116   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
5117   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
5118
5119   SDValue Shuffle;
5120   if (V2.getNode()->getOpcode() == ISD::UNDEF) {
5121     if (IndexLen == 8)
5122       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
5123     Shuffle = DAG.getNode(
5124         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5125         DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
5126         DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5127                     makeArrayRef(TBLMask.data(), IndexLen)));
5128   } else {
5129     if (IndexLen == 8) {
5130       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
5131       Shuffle = DAG.getNode(
5132           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5133           DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
5134           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5135                       makeArrayRef(TBLMask.data(), IndexLen)));
5136     } else {
5137       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
5138       // cannot currently represent the register constraints on the input
5139       // table registers.
5140       //  Shuffle = DAG.getNode(AArch64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
5141       //                   DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5142       //                               &TBLMask[0], IndexLen));
5143       Shuffle = DAG.getNode(
5144           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5145           DAG.getConstant(Intrinsic::aarch64_neon_tbl2, MVT::i32), V1Cst, V2Cst,
5146           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5147                       makeArrayRef(TBLMask.data(), IndexLen)));
5148     }
5149   }
5150   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
5151 }
5152
5153 static unsigned getDUPLANEOp(EVT EltType) {
5154   if (EltType == MVT::i8)
5155     return AArch64ISD::DUPLANE8;
5156   if (EltType == MVT::i16 || EltType == MVT::f16)
5157     return AArch64ISD::DUPLANE16;
5158   if (EltType == MVT::i32 || EltType == MVT::f32)
5159     return AArch64ISD::DUPLANE32;
5160   if (EltType == MVT::i64 || EltType == MVT::f64)
5161     return AArch64ISD::DUPLANE64;
5162
5163   llvm_unreachable("Invalid vector element type?");
5164 }
5165
5166 SDValue AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
5167                                                    SelectionDAG &DAG) const {
5168   SDLoc dl(Op);
5169   EVT VT = Op.getValueType();
5170
5171   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
5172
5173   // Convert shuffles that are directly supported on NEON to target-specific
5174   // DAG nodes, instead of keeping them as shuffles and matching them again
5175   // during code selection.  This is more efficient and avoids the possibility
5176   // of inconsistencies between legalization and selection.
5177   ArrayRef<int> ShuffleMask = SVN->getMask();
5178
5179   SDValue V1 = Op.getOperand(0);
5180   SDValue V2 = Op.getOperand(1);
5181
5182   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0],
5183                                        V1.getValueType().getSimpleVT())) {
5184     int Lane = SVN->getSplatIndex();
5185     // If this is undef splat, generate it via "just" vdup, if possible.
5186     if (Lane == -1)
5187       Lane = 0;
5188
5189     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
5190       return DAG.getNode(AArch64ISD::DUP, dl, V1.getValueType(),
5191                          V1.getOperand(0));
5192     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
5193     // constant. If so, we can just reference the lane's definition directly.
5194     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
5195         !isa<ConstantSDNode>(V1.getOperand(Lane)))
5196       return DAG.getNode(AArch64ISD::DUP, dl, VT, V1.getOperand(Lane));
5197
5198     // Otherwise, duplicate from the lane of the input vector.
5199     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
5200
5201     // SelectionDAGBuilder may have "helpfully" already extracted or conatenated
5202     // to make a vector of the same size as this SHUFFLE. We can ignore the
5203     // extract entirely, and canonicalise the concat using WidenVector.
5204     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
5205       Lane += cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
5206       V1 = V1.getOperand(0);
5207     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
5208       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
5209       Lane -= Idx * VT.getVectorNumElements() / 2;
5210       V1 = WidenVector(V1.getOperand(Idx), DAG);
5211     } else if (VT.getSizeInBits() == 64)
5212       V1 = WidenVector(V1, DAG);
5213
5214     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, MVT::i64));
5215   }
5216
5217   if (isREVMask(ShuffleMask, VT, 64))
5218     return DAG.getNode(AArch64ISD::REV64, dl, V1.getValueType(), V1, V2);
5219   if (isREVMask(ShuffleMask, VT, 32))
5220     return DAG.getNode(AArch64ISD::REV32, dl, V1.getValueType(), V1, V2);
5221   if (isREVMask(ShuffleMask, VT, 16))
5222     return DAG.getNode(AArch64ISD::REV16, dl, V1.getValueType(), V1, V2);
5223
5224   bool ReverseEXT = false;
5225   unsigned Imm;
5226   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
5227     if (ReverseEXT)
5228       std::swap(V1, V2);
5229     Imm *= getExtFactor(V1);
5230     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V2,
5231                        DAG.getConstant(Imm, MVT::i32));
5232   } else if (V2->getOpcode() == ISD::UNDEF &&
5233              isSingletonEXTMask(ShuffleMask, VT, Imm)) {
5234     Imm *= getExtFactor(V1);
5235     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V1,
5236                        DAG.getConstant(Imm, MVT::i32));
5237   }
5238
5239   unsigned WhichResult;
5240   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
5241     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5242     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5243   }
5244   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
5245     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5246     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5247   }
5248   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
5249     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5250     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5251   }
5252
5253   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5254     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5255     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5256   }
5257   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5258     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5259     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5260   }
5261   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5262     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5263     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5264   }
5265
5266   SDValue Concat = tryFormConcatFromShuffle(Op, DAG);
5267   if (Concat.getNode())
5268     return Concat;
5269
5270   bool DstIsLeft;
5271   int Anomaly;
5272   int NumInputElements = V1.getValueType().getVectorNumElements();
5273   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
5274     SDValue DstVec = DstIsLeft ? V1 : V2;
5275     SDValue DstLaneV = DAG.getConstant(Anomaly, MVT::i64);
5276
5277     SDValue SrcVec = V1;
5278     int SrcLane = ShuffleMask[Anomaly];
5279     if (SrcLane >= NumInputElements) {
5280       SrcVec = V2;
5281       SrcLane -= VT.getVectorNumElements();
5282     }
5283     SDValue SrcLaneV = DAG.getConstant(SrcLane, MVT::i64);
5284
5285     EVT ScalarVT = VT.getVectorElementType();
5286
5287     if (ScalarVT.getSizeInBits() < 32 && ScalarVT.isInteger())
5288       ScalarVT = MVT::i32;
5289
5290     return DAG.getNode(
5291         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5292         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
5293         DstLaneV);
5294   }
5295
5296   // If the shuffle is not directly supported and it has 4 elements, use
5297   // the PerfectShuffle-generated table to synthesize it from other shuffles.
5298   unsigned NumElts = VT.getVectorNumElements();
5299   if (NumElts == 4) {
5300     unsigned PFIndexes[4];
5301     for (unsigned i = 0; i != 4; ++i) {
5302       if (ShuffleMask[i] < 0)
5303         PFIndexes[i] = 8;
5304       else
5305         PFIndexes[i] = ShuffleMask[i];
5306     }
5307
5308     // Compute the index in the perfect shuffle table.
5309     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5310                             PFIndexes[2] * 9 + PFIndexes[3];
5311     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5312     unsigned Cost = (PFEntry >> 30);
5313
5314     if (Cost <= 4)
5315       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5316   }
5317
5318   return GenerateTBL(Op, ShuffleMask, DAG);
5319 }
5320
5321 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
5322                                APInt &UndefBits) {
5323   EVT VT = BVN->getValueType(0);
5324   APInt SplatBits, SplatUndef;
5325   unsigned SplatBitSize;
5326   bool HasAnyUndefs;
5327   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5328     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
5329
5330     for (unsigned i = 0; i < NumSplats; ++i) {
5331       CnstBits <<= SplatBitSize;
5332       UndefBits <<= SplatBitSize;
5333       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
5334       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
5335     }
5336
5337     return true;
5338   }
5339
5340   return false;
5341 }
5342
5343 SDValue AArch64TargetLowering::LowerVectorAND(SDValue Op,
5344                                               SelectionDAG &DAG) const {
5345   BuildVectorSDNode *BVN =
5346       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5347   SDValue LHS = Op.getOperand(0);
5348   SDLoc dl(Op);
5349   EVT VT = Op.getValueType();
5350
5351   if (!BVN)
5352     return Op;
5353
5354   APInt CnstBits(VT.getSizeInBits(), 0);
5355   APInt UndefBits(VT.getSizeInBits(), 0);
5356   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5357     // We only have BIC vector immediate instruction, which is and-not.
5358     CnstBits = ~CnstBits;
5359
5360     // We make use of a little bit of goto ickiness in order to avoid having to
5361     // duplicate the immediate matching logic for the undef toggled case.
5362     bool SecondTry = false;
5363   AttemptModImm:
5364
5365     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5366       CnstBits = CnstBits.zextOrTrunc(64);
5367       uint64_t CnstVal = CnstBits.getZExtValue();
5368
5369       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5370         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5371         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5372         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5373                                   DAG.getConstant(CnstVal, MVT::i32),
5374                                   DAG.getConstant(0, MVT::i32));
5375         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5376       }
5377
5378       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5379         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5380         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5381         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5382                                   DAG.getConstant(CnstVal, MVT::i32),
5383                                   DAG.getConstant(8, MVT::i32));
5384         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5385       }
5386
5387       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5388         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5389         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5390         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5391                                   DAG.getConstant(CnstVal, MVT::i32),
5392                                   DAG.getConstant(16, MVT::i32));
5393         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5394       }
5395
5396       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5397         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5398         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5399         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5400                                   DAG.getConstant(CnstVal, MVT::i32),
5401                                   DAG.getConstant(24, MVT::i32));
5402         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5403       }
5404
5405       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5406         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5407         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5408         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5409                                   DAG.getConstant(CnstVal, MVT::i32),
5410                                   DAG.getConstant(0, MVT::i32));
5411         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5412       }
5413
5414       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5415         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5416         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5417         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5418                                   DAG.getConstant(CnstVal, MVT::i32),
5419                                   DAG.getConstant(8, MVT::i32));
5420         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5421       }
5422     }
5423
5424     if (SecondTry)
5425       goto FailedModImm;
5426     SecondTry = true;
5427     CnstBits = ~UndefBits;
5428     goto AttemptModImm;
5429   }
5430
5431 // We can always fall back to a non-immediate AND.
5432 FailedModImm:
5433   return Op;
5434 }
5435
5436 // Specialized code to quickly find if PotentialBVec is a BuildVector that
5437 // consists of only the same constant int value, returned in reference arg
5438 // ConstVal
5439 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
5440                                      uint64_t &ConstVal) {
5441   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
5442   if (!Bvec)
5443     return false;
5444   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
5445   if (!FirstElt)
5446     return false;
5447   EVT VT = Bvec->getValueType(0);
5448   unsigned NumElts = VT.getVectorNumElements();
5449   for (unsigned i = 1; i < NumElts; ++i)
5450     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
5451       return false;
5452   ConstVal = FirstElt->getZExtValue();
5453   return true;
5454 }
5455
5456 static unsigned getIntrinsicID(const SDNode *N) {
5457   unsigned Opcode = N->getOpcode();
5458   switch (Opcode) {
5459   default:
5460     return Intrinsic::not_intrinsic;
5461   case ISD::INTRINSIC_WO_CHAIN: {
5462     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
5463     if (IID < Intrinsic::num_intrinsics)
5464       return IID;
5465     return Intrinsic::not_intrinsic;
5466   }
5467   }
5468 }
5469
5470 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
5471 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
5472 // BUILD_VECTORs with constant element C1, C2 is a constant, and C1 == ~C2.
5473 // Also, logical shift right -> sri, with the same structure.
5474 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
5475   EVT VT = N->getValueType(0);
5476
5477   if (!VT.isVector())
5478     return SDValue();
5479
5480   SDLoc DL(N);
5481
5482   // Is the first op an AND?
5483   const SDValue And = N->getOperand(0);
5484   if (And.getOpcode() != ISD::AND)
5485     return SDValue();
5486
5487   // Is the second op an shl or lshr?
5488   SDValue Shift = N->getOperand(1);
5489   // This will have been turned into: AArch64ISD::VSHL vector, #shift
5490   // or AArch64ISD::VLSHR vector, #shift
5491   unsigned ShiftOpc = Shift.getOpcode();
5492   if ((ShiftOpc != AArch64ISD::VSHL && ShiftOpc != AArch64ISD::VLSHR))
5493     return SDValue();
5494   bool IsShiftRight = ShiftOpc == AArch64ISD::VLSHR;
5495
5496   // Is the shift amount constant?
5497   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
5498   if (!C2node)
5499     return SDValue();
5500
5501   // Is the and mask vector all constant?
5502   uint64_t C1;
5503   if (!isAllConstantBuildVector(And.getOperand(1), C1))
5504     return SDValue();
5505
5506   // Is C1 == ~C2, taking into account how much one can shift elements of a
5507   // particular size?
5508   uint64_t C2 = C2node->getZExtValue();
5509   unsigned ElemSizeInBits = VT.getVectorElementType().getSizeInBits();
5510   if (C2 > ElemSizeInBits)
5511     return SDValue();
5512   unsigned ElemMask = (1 << ElemSizeInBits) - 1;
5513   if ((C1 & ElemMask) != (~C2 & ElemMask))
5514     return SDValue();
5515
5516   SDValue X = And.getOperand(0);
5517   SDValue Y = Shift.getOperand(0);
5518
5519   unsigned Intrin =
5520       IsShiftRight ? Intrinsic::aarch64_neon_vsri : Intrinsic::aarch64_neon_vsli;
5521   SDValue ResultSLI =
5522       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5523                   DAG.getConstant(Intrin, MVT::i32), X, Y, Shift.getOperand(1));
5524
5525   DEBUG(dbgs() << "aarch64-lower: transformed: \n");
5526   DEBUG(N->dump(&DAG));
5527   DEBUG(dbgs() << "into: \n");
5528   DEBUG(ResultSLI->dump(&DAG));
5529
5530   ++NumShiftInserts;
5531   return ResultSLI;
5532 }
5533
5534 SDValue AArch64TargetLowering::LowerVectorOR(SDValue Op,
5535                                              SelectionDAG &DAG) const {
5536   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
5537   if (EnableAArch64SlrGeneration) {
5538     SDValue Res = tryLowerToSLI(Op.getNode(), DAG);
5539     if (Res.getNode())
5540       return Res;
5541   }
5542
5543   BuildVectorSDNode *BVN =
5544       dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
5545   SDValue LHS = Op.getOperand(1);
5546   SDLoc dl(Op);
5547   EVT VT = Op.getValueType();
5548
5549   // OR commutes, so try swapping the operands.
5550   if (!BVN) {
5551     LHS = Op.getOperand(0);
5552     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5553   }
5554   if (!BVN)
5555     return Op;
5556
5557   APInt CnstBits(VT.getSizeInBits(), 0);
5558   APInt UndefBits(VT.getSizeInBits(), 0);
5559   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5560     // We make use of a little bit of goto ickiness in order to avoid having to
5561     // duplicate the immediate matching logic for the undef toggled case.
5562     bool SecondTry = false;
5563   AttemptModImm:
5564
5565     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5566       CnstBits = CnstBits.zextOrTrunc(64);
5567       uint64_t CnstVal = CnstBits.getZExtValue();
5568
5569       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5570         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5571         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5572         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5573                                   DAG.getConstant(CnstVal, MVT::i32),
5574                                   DAG.getConstant(0, MVT::i32));
5575         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5576       }
5577
5578       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5579         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5580         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5581         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5582                                   DAG.getConstant(CnstVal, MVT::i32),
5583                                   DAG.getConstant(8, MVT::i32));
5584         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5585       }
5586
5587       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5588         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5589         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5590         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5591                                   DAG.getConstant(CnstVal, MVT::i32),
5592                                   DAG.getConstant(16, MVT::i32));
5593         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5594       }
5595
5596       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5597         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5598         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5599         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5600                                   DAG.getConstant(CnstVal, MVT::i32),
5601                                   DAG.getConstant(24, MVT::i32));
5602         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5603       }
5604
5605       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5606         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5607         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5608         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5609                                   DAG.getConstant(CnstVal, MVT::i32),
5610                                   DAG.getConstant(0, MVT::i32));
5611         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5612       }
5613
5614       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5615         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5616         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5617         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5618                                   DAG.getConstant(CnstVal, MVT::i32),
5619                                   DAG.getConstant(8, MVT::i32));
5620         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5621       }
5622     }
5623
5624     if (SecondTry)
5625       goto FailedModImm;
5626     SecondTry = true;
5627     CnstBits = UndefBits;
5628     goto AttemptModImm;
5629   }
5630
5631 // We can always fall back to a non-immediate OR.
5632 FailedModImm:
5633   return Op;
5634 }
5635
5636 // Normalize the operands of BUILD_VECTOR. The value of constant operands will
5637 // be truncated to fit element width.
5638 static SDValue NormalizeBuildVector(SDValue Op,
5639                                     SelectionDAG &DAG) {
5640   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
5641   SDLoc dl(Op);
5642   EVT VT = Op.getValueType();
5643   EVT EltTy= VT.getVectorElementType();
5644
5645   if (EltTy.isFloatingPoint() || EltTy.getSizeInBits() > 16)
5646     return Op;
5647
5648   SmallVector<SDValue, 16> Ops;
5649   for (unsigned I = 0, E = VT.getVectorNumElements(); I != E; ++I) {
5650     SDValue Lane = Op.getOperand(I);
5651     if (Lane.getOpcode() == ISD::Constant) {
5652       APInt LowBits(EltTy.getSizeInBits(),
5653                     cast<ConstantSDNode>(Lane)->getZExtValue());
5654       Lane = DAG.getConstant(LowBits.getZExtValue(), MVT::i32);
5655     }
5656     Ops.push_back(Lane);
5657   }
5658   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5659 }
5660
5661 SDValue AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
5662                                                  SelectionDAG &DAG) const {
5663   SDLoc dl(Op);
5664   EVT VT = Op.getValueType();
5665   Op = NormalizeBuildVector(Op, DAG);
5666   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5667
5668   APInt CnstBits(VT.getSizeInBits(), 0);
5669   APInt UndefBits(VT.getSizeInBits(), 0);
5670   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5671     // We make use of a little bit of goto ickiness in order to avoid having to
5672     // duplicate the immediate matching logic for the undef toggled case.
5673     bool SecondTry = false;
5674   AttemptModImm:
5675
5676     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5677       CnstBits = CnstBits.zextOrTrunc(64);
5678       uint64_t CnstVal = CnstBits.getZExtValue();
5679
5680       // Certain magic vector constants (used to express things like NOT
5681       // and NEG) are passed through unmodified.  This allows codegen patterns
5682       // for these operations to match.  Special-purpose patterns will lower
5683       // these immediates to MOVIs if it proves necessary.
5684       if (VT.isInteger() && (CnstVal == 0 || CnstVal == ~0ULL))
5685         return Op;
5686
5687       // The many faces of MOVI...
5688       if (AArch64_AM::isAdvSIMDModImmType10(CnstVal)) {
5689         CnstVal = AArch64_AM::encodeAdvSIMDModImmType10(CnstVal);
5690         if (VT.getSizeInBits() == 128) {
5691           SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::v2i64,
5692                                     DAG.getConstant(CnstVal, MVT::i32));
5693           return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5694         }
5695
5696         // Support the V64 version via subregister insertion.
5697         SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::f64,
5698                                   DAG.getConstant(CnstVal, MVT::i32));
5699         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5700       }
5701
5702       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5703         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5704         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5705         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5706                                   DAG.getConstant(CnstVal, MVT::i32),
5707                                   DAG.getConstant(0, MVT::i32));
5708         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5709       }
5710
5711       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5712         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5713         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5714         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5715                                   DAG.getConstant(CnstVal, MVT::i32),
5716                                   DAG.getConstant(8, MVT::i32));
5717         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5718       }
5719
5720       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5721         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5722         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5723         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5724                                   DAG.getConstant(CnstVal, MVT::i32),
5725                                   DAG.getConstant(16, MVT::i32));
5726         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5727       }
5728
5729       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5730         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5731         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5732         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5733                                   DAG.getConstant(CnstVal, MVT::i32),
5734                                   DAG.getConstant(24, MVT::i32));
5735         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5736       }
5737
5738       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5739         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5740         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5741         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5742                                   DAG.getConstant(CnstVal, MVT::i32),
5743                                   DAG.getConstant(0, MVT::i32));
5744         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5745       }
5746
5747       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5748         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5749         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5750         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5751                                   DAG.getConstant(CnstVal, MVT::i32),
5752                                   DAG.getConstant(8, MVT::i32));
5753         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5754       }
5755
5756       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5757         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5758         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5759         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5760                                   DAG.getConstant(CnstVal, MVT::i32),
5761                                   DAG.getConstant(264, MVT::i32));
5762         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5763       }
5764
5765       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5766         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5767         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5768         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5769                                   DAG.getConstant(CnstVal, MVT::i32),
5770                                   DAG.getConstant(272, MVT::i32));
5771         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5772       }
5773
5774       if (AArch64_AM::isAdvSIMDModImmType9(CnstVal)) {
5775         CnstVal = AArch64_AM::encodeAdvSIMDModImmType9(CnstVal);
5776         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
5777         SDValue Mov = DAG.getNode(AArch64ISD::MOVI, dl, MovTy,
5778                                   DAG.getConstant(CnstVal, MVT::i32));
5779         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5780       }
5781
5782       // The few faces of FMOV...
5783       if (AArch64_AM::isAdvSIMDModImmType11(CnstVal)) {
5784         CnstVal = AArch64_AM::encodeAdvSIMDModImmType11(CnstVal);
5785         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4f32 : MVT::v2f32;
5786         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MovTy,
5787                                   DAG.getConstant(CnstVal, MVT::i32));
5788         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5789       }
5790
5791       if (AArch64_AM::isAdvSIMDModImmType12(CnstVal) &&
5792           VT.getSizeInBits() == 128) {
5793         CnstVal = AArch64_AM::encodeAdvSIMDModImmType12(CnstVal);
5794         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MVT::v2f64,
5795                                   DAG.getConstant(CnstVal, MVT::i32));
5796         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5797       }
5798
5799       // The many faces of MVNI...
5800       CnstVal = ~CnstVal;
5801       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5802         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5803         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5804         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5805                                   DAG.getConstant(CnstVal, MVT::i32),
5806                                   DAG.getConstant(0, MVT::i32));
5807         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5808       }
5809
5810       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5811         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5812         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5813         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5814                                   DAG.getConstant(CnstVal, MVT::i32),
5815                                   DAG.getConstant(8, MVT::i32));
5816         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5817       }
5818
5819       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5820         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5821         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5822         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5823                                   DAG.getConstant(CnstVal, MVT::i32),
5824                                   DAG.getConstant(16, MVT::i32));
5825         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5826       }
5827
5828       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5829         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5830         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5831         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5832                                   DAG.getConstant(CnstVal, MVT::i32),
5833                                   DAG.getConstant(24, MVT::i32));
5834         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5835       }
5836
5837       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5838         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5839         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5840         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5841                                   DAG.getConstant(CnstVal, MVT::i32),
5842                                   DAG.getConstant(0, MVT::i32));
5843         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5844       }
5845
5846       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5847         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5848         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5849         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5850                                   DAG.getConstant(CnstVal, MVT::i32),
5851                                   DAG.getConstant(8, MVT::i32));
5852         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5853       }
5854
5855       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5856         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5857         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5858         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5859                                   DAG.getConstant(CnstVal, MVT::i32),
5860                                   DAG.getConstant(264, MVT::i32));
5861         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5862       }
5863
5864       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5865         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5866         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5867         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5868                                   DAG.getConstant(CnstVal, MVT::i32),
5869                                   DAG.getConstant(272, MVT::i32));
5870         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5871       }
5872     }
5873
5874     if (SecondTry)
5875       goto FailedModImm;
5876     SecondTry = true;
5877     CnstBits = UndefBits;
5878     goto AttemptModImm;
5879   }
5880 FailedModImm:
5881
5882   // Scan through the operands to find some interesting properties we can
5883   // exploit:
5884   //   1) If only one value is used, we can use a DUP, or
5885   //   2) if only the low element is not undef, we can just insert that, or
5886   //   3) if only one constant value is used (w/ some non-constant lanes),
5887   //      we can splat the constant value into the whole vector then fill
5888   //      in the non-constant lanes.
5889   //   4) FIXME: If different constant values are used, but we can intelligently
5890   //             select the values we'll be overwriting for the non-constant
5891   //             lanes such that we can directly materialize the vector
5892   //             some other way (MOVI, e.g.), we can be sneaky.
5893   unsigned NumElts = VT.getVectorNumElements();
5894   bool isOnlyLowElement = true;
5895   bool usesOnlyOneValue = true;
5896   bool usesOnlyOneConstantValue = true;
5897   bool isConstant = true;
5898   unsigned NumConstantLanes = 0;
5899   SDValue Value;
5900   SDValue ConstantValue;
5901   for (unsigned i = 0; i < NumElts; ++i) {
5902     SDValue V = Op.getOperand(i);
5903     if (V.getOpcode() == ISD::UNDEF)
5904       continue;
5905     if (i > 0)
5906       isOnlyLowElement = false;
5907     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
5908       isConstant = false;
5909
5910     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
5911       ++NumConstantLanes;
5912       if (!ConstantValue.getNode())
5913         ConstantValue = V;
5914       else if (ConstantValue != V)
5915         usesOnlyOneConstantValue = false;
5916     }
5917
5918     if (!Value.getNode())
5919       Value = V;
5920     else if (V != Value)
5921       usesOnlyOneValue = false;
5922   }
5923
5924   if (!Value.getNode())
5925     return DAG.getUNDEF(VT);
5926
5927   if (isOnlyLowElement)
5928     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
5929
5930   // Use DUP for non-constant splats.  For f32 constant splats, reduce to
5931   // i32 and try again.
5932   if (usesOnlyOneValue) {
5933     if (!isConstant) {
5934       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5935           Value.getValueType() != VT)
5936         return DAG.getNode(AArch64ISD::DUP, dl, VT, Value);
5937
5938       // This is actually a DUPLANExx operation, which keeps everything vectory.
5939
5940       // DUPLANE works on 128-bit vectors, widen it if necessary.
5941       SDValue Lane = Value.getOperand(1);
5942       Value = Value.getOperand(0);
5943       if (Value.getValueType().getSizeInBits() == 64)
5944         Value = WidenVector(Value, DAG);
5945
5946       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
5947       return DAG.getNode(Opcode, dl, VT, Value, Lane);
5948     }
5949
5950     if (VT.getVectorElementType().isFloatingPoint()) {
5951       SmallVector<SDValue, 8> Ops;
5952       EVT EltTy = VT.getVectorElementType();
5953       assert ((EltTy == MVT::f16 || EltTy == MVT::f32 || EltTy == MVT::f64) &&
5954               "Unsupported floating-point vector type");
5955       MVT NewType = MVT::getIntegerVT(EltTy.getSizeInBits());
5956       for (unsigned i = 0; i < NumElts; ++i)
5957         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
5958       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
5959       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5960       Val = LowerBUILD_VECTOR(Val, DAG);
5961       if (Val.getNode())
5962         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5963     }
5964   }
5965
5966   // If there was only one constant value used and for more than one lane,
5967   // start by splatting that value, then replace the non-constant lanes. This
5968   // is better than the default, which will perform a separate initialization
5969   // for each lane.
5970   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
5971     SDValue Val = DAG.getNode(AArch64ISD::DUP, dl, VT, ConstantValue);
5972     // Now insert the non-constant lanes.
5973     for (unsigned i = 0; i < NumElts; ++i) {
5974       SDValue V = Op.getOperand(i);
5975       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5976       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V)) {
5977         // Note that type legalization likely mucked about with the VT of the
5978         // source operand, so we may have to convert it here before inserting.
5979         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
5980       }
5981     }
5982     return Val;
5983   }
5984
5985   // If all elements are constants and the case above didn't get hit, fall back
5986   // to the default expansion, which will generate a load from the constant
5987   // pool.
5988   if (isConstant)
5989     return SDValue();
5990
5991   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5992   if (NumElts >= 4) {
5993     SDValue shuffle = ReconstructShuffle(Op, DAG);
5994     if (shuffle != SDValue())
5995       return shuffle;
5996   }
5997
5998   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
5999   // know the default expansion would otherwise fall back on something even
6000   // worse. For a vector with one or two non-undef values, that's
6001   // scalar_to_vector for the elements followed by a shuffle (provided the
6002   // shuffle is valid for the target) and materialization element by element
6003   // on the stack followed by a load for everything else.
6004   if (!isConstant && !usesOnlyOneValue) {
6005     SDValue Vec = DAG.getUNDEF(VT);
6006     SDValue Op0 = Op.getOperand(0);
6007     unsigned ElemSize = VT.getVectorElementType().getSizeInBits();
6008     unsigned i = 0;
6009     // For 32 and 64 bit types, use INSERT_SUBREG for lane zero to
6010     // a) Avoid a RMW dependency on the full vector register, and
6011     // b) Allow the register coalescer to fold away the copy if the
6012     //    value is already in an S or D register.
6013     if (Op0.getOpcode() != ISD::UNDEF && (ElemSize == 32 || ElemSize == 64)) {
6014       unsigned SubIdx = ElemSize == 32 ? AArch64::ssub : AArch64::dsub;
6015       MachineSDNode *N =
6016           DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl, VT, Vec, Op0,
6017                              DAG.getTargetConstant(SubIdx, MVT::i32));
6018       Vec = SDValue(N, 0);
6019       ++i;
6020     }
6021     for (; i < NumElts; ++i) {
6022       SDValue V = Op.getOperand(i);
6023       if (V.getOpcode() == ISD::UNDEF)
6024         continue;
6025       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
6026       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
6027     }
6028     return Vec;
6029   }
6030
6031   // Just use the default expansion. We failed to find a better alternative.
6032   return SDValue();
6033 }
6034
6035 SDValue AArch64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
6036                                                       SelectionDAG &DAG) const {
6037   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
6038
6039   // Check for non-constant or out of range lane.
6040   EVT VT = Op.getOperand(0).getValueType();
6041   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(2));
6042   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6043     return SDValue();
6044
6045
6046   // Insertion/extraction are legal for V128 types.
6047   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6048       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6049       VT == MVT::v8f16)
6050     return Op;
6051
6052   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6053       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6054     return SDValue();
6055
6056   // For V64 types, we perform insertion by expanding the value
6057   // to a V128 type and perform the insertion on that.
6058   SDLoc DL(Op);
6059   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6060   EVT WideTy = WideVec.getValueType();
6061
6062   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
6063                              Op.getOperand(1), Op.getOperand(2));
6064   // Re-narrow the resultant vector.
6065   return NarrowVector(Node, DAG);
6066 }
6067
6068 SDValue
6069 AArch64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
6070                                                SelectionDAG &DAG) const {
6071   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
6072
6073   // Check for non-constant or out of range lane.
6074   EVT VT = Op.getOperand(0).getValueType();
6075   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6076   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6077     return SDValue();
6078
6079
6080   // Insertion/extraction are legal for V128 types.
6081   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6082       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6083       VT == MVT::v8f16)
6084     return Op;
6085
6086   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6087       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6088     return SDValue();
6089
6090   // For V64 types, we perform extraction by expanding the value
6091   // to a V128 type and perform the extraction on that.
6092   SDLoc DL(Op);
6093   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6094   EVT WideTy = WideVec.getValueType();
6095
6096   EVT ExtrTy = WideTy.getVectorElementType();
6097   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
6098     ExtrTy = MVT::i32;
6099
6100   // For extractions, we just return the result directly.
6101   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
6102                      Op.getOperand(1));
6103 }
6104
6105 SDValue AArch64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
6106                                                       SelectionDAG &DAG) const {
6107   EVT VT = Op.getOperand(0).getValueType();
6108   SDLoc dl(Op);
6109   // Just in case...
6110   if (!VT.isVector())
6111     return SDValue();
6112
6113   ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6114   if (!Cst)
6115     return SDValue();
6116   unsigned Val = Cst->getZExtValue();
6117
6118   unsigned Size = Op.getValueType().getSizeInBits();
6119   if (Val == 0) {
6120     switch (Size) {
6121     case 8:
6122       return DAG.getTargetExtractSubreg(AArch64::bsub, dl, Op.getValueType(),
6123                                         Op.getOperand(0));
6124     case 16:
6125       return DAG.getTargetExtractSubreg(AArch64::hsub, dl, Op.getValueType(),
6126                                         Op.getOperand(0));
6127     case 32:
6128       return DAG.getTargetExtractSubreg(AArch64::ssub, dl, Op.getValueType(),
6129                                         Op.getOperand(0));
6130     case 64:
6131       return DAG.getTargetExtractSubreg(AArch64::dsub, dl, Op.getValueType(),
6132                                         Op.getOperand(0));
6133     default:
6134       llvm_unreachable("Unexpected vector type in extract_subvector!");
6135     }
6136   }
6137   // If this is extracting the upper 64-bits of a 128-bit vector, we match
6138   // that directly.
6139   if (Size == 64 && Val * VT.getVectorElementType().getSizeInBits() == 64)
6140     return Op;
6141
6142   return SDValue();
6143 }
6144
6145 bool AArch64TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
6146                                                EVT VT) const {
6147   if (VT.getVectorNumElements() == 4 &&
6148       (VT.is128BitVector() || VT.is64BitVector())) {
6149     unsigned PFIndexes[4];
6150     for (unsigned i = 0; i != 4; ++i) {
6151       if (M[i] < 0)
6152         PFIndexes[i] = 8;
6153       else
6154         PFIndexes[i] = M[i];
6155     }
6156
6157     // Compute the index in the perfect shuffle table.
6158     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
6159                             PFIndexes[2] * 9 + PFIndexes[3];
6160     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
6161     unsigned Cost = (PFEntry >> 30);
6162
6163     if (Cost <= 4)
6164       return true;
6165   }
6166
6167   bool DummyBool;
6168   int DummyInt;
6169   unsigned DummyUnsigned;
6170
6171   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
6172           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
6173           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
6174           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
6175           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
6176           isZIPMask(M, VT, DummyUnsigned) ||
6177           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
6178           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
6179           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
6180           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
6181           isConcatMask(M, VT, VT.getSizeInBits() == 128));
6182 }
6183
6184 /// getVShiftImm - Check if this is a valid build_vector for the immediate
6185 /// operand of a vector shift operation, where all the elements of the
6186 /// build_vector must have the same constant integer value.
6187 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
6188   // Ignore bit_converts.
6189   while (Op.getOpcode() == ISD::BITCAST)
6190     Op = Op.getOperand(0);
6191   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
6192   APInt SplatBits, SplatUndef;
6193   unsigned SplatBitSize;
6194   bool HasAnyUndefs;
6195   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
6196                                     HasAnyUndefs, ElementBits) ||
6197       SplatBitSize > ElementBits)
6198     return false;
6199   Cnt = SplatBits.getSExtValue();
6200   return true;
6201 }
6202
6203 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
6204 /// operand of a vector shift left operation.  That value must be in the range:
6205 ///   0 <= Value < ElementBits for a left shift; or
6206 ///   0 <= Value <= ElementBits for a long left shift.
6207 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
6208   assert(VT.isVector() && "vector shift count is not a vector type");
6209   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6210   if (!getVShiftImm(Op, ElementBits, Cnt))
6211     return false;
6212   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
6213 }
6214
6215 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
6216 /// operand of a vector shift right operation.  For a shift opcode, the value
6217 /// is positive, but for an intrinsic the value count must be negative. The
6218 /// absolute value must be in the range:
6219 ///   1 <= |Value| <= ElementBits for a right shift; or
6220 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
6221 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
6222                          int64_t &Cnt) {
6223   assert(VT.isVector() && "vector shift count is not a vector type");
6224   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6225   if (!getVShiftImm(Op, ElementBits, Cnt))
6226     return false;
6227   if (isIntrinsic)
6228     Cnt = -Cnt;
6229   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
6230 }
6231
6232 SDValue AArch64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
6233                                                       SelectionDAG &DAG) const {
6234   EVT VT = Op.getValueType();
6235   SDLoc DL(Op);
6236   int64_t Cnt;
6237
6238   if (!Op.getOperand(1).getValueType().isVector())
6239     return Op;
6240   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
6241
6242   switch (Op.getOpcode()) {
6243   default:
6244     llvm_unreachable("unexpected shift opcode");
6245
6246   case ISD::SHL:
6247     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
6248       return DAG.getNode(AArch64ISD::VSHL, SDLoc(Op), VT, Op.getOperand(0),
6249                          DAG.getConstant(Cnt, MVT::i32));
6250     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6251                        DAG.getConstant(Intrinsic::aarch64_neon_ushl, MVT::i32),
6252                        Op.getOperand(0), Op.getOperand(1));
6253   case ISD::SRA:
6254   case ISD::SRL:
6255     // Right shift immediate
6256     if (isVShiftRImm(Op.getOperand(1), VT, false, false, Cnt) &&
6257         Cnt < EltSize) {
6258       unsigned Opc =
6259           (Op.getOpcode() == ISD::SRA) ? AArch64ISD::VASHR : AArch64ISD::VLSHR;
6260       return DAG.getNode(Opc, SDLoc(Op), VT, Op.getOperand(0),
6261                          DAG.getConstant(Cnt, MVT::i32));
6262     }
6263
6264     // Right shift register.  Note, there is not a shift right register
6265     // instruction, but the shift left register instruction takes a signed
6266     // value, where negative numbers specify a right shift.
6267     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::aarch64_neon_sshl
6268                                                 : Intrinsic::aarch64_neon_ushl;
6269     // negate the shift amount
6270     SDValue NegShift = DAG.getNode(AArch64ISD::NEG, DL, VT, Op.getOperand(1));
6271     SDValue NegShiftLeft =
6272         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6273                     DAG.getConstant(Opc, MVT::i32), Op.getOperand(0), NegShift);
6274     return NegShiftLeft;
6275   }
6276
6277   return SDValue();
6278 }
6279
6280 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
6281                                     AArch64CC::CondCode CC, bool NoNans, EVT VT,
6282                                     SDLoc dl, SelectionDAG &DAG) {
6283   EVT SrcVT = LHS.getValueType();
6284   assert(VT.getSizeInBits() == SrcVT.getSizeInBits() &&
6285          "function only supposed to emit natural comparisons");
6286
6287   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
6288   APInt CnstBits(VT.getSizeInBits(), 0);
6289   APInt UndefBits(VT.getSizeInBits(), 0);
6290   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
6291   bool IsZero = IsCnst && (CnstBits == 0);
6292
6293   if (SrcVT.getVectorElementType().isFloatingPoint()) {
6294     switch (CC) {
6295     default:
6296       return SDValue();
6297     case AArch64CC::NE: {
6298       SDValue Fcmeq;
6299       if (IsZero)
6300         Fcmeq = DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6301       else
6302         Fcmeq = DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6303       return DAG.getNode(AArch64ISD::NOT, dl, VT, Fcmeq);
6304     }
6305     case AArch64CC::EQ:
6306       if (IsZero)
6307         return DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6308       return DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6309     case AArch64CC::GE:
6310       if (IsZero)
6311         return DAG.getNode(AArch64ISD::FCMGEz, dl, VT, LHS);
6312       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, LHS, RHS);
6313     case AArch64CC::GT:
6314       if (IsZero)
6315         return DAG.getNode(AArch64ISD::FCMGTz, dl, VT, LHS);
6316       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, LHS, RHS);
6317     case AArch64CC::LS:
6318       if (IsZero)
6319         return DAG.getNode(AArch64ISD::FCMLEz, dl, VT, LHS);
6320       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, RHS, LHS);
6321     case AArch64CC::LT:
6322       if (!NoNans)
6323         return SDValue();
6324     // If we ignore NaNs then we can use to the MI implementation.
6325     // Fallthrough.
6326     case AArch64CC::MI:
6327       if (IsZero)
6328         return DAG.getNode(AArch64ISD::FCMLTz, dl, VT, LHS);
6329       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, RHS, LHS);
6330     }
6331   }
6332
6333   switch (CC) {
6334   default:
6335     return SDValue();
6336   case AArch64CC::NE: {
6337     SDValue Cmeq;
6338     if (IsZero)
6339       Cmeq = DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6340     else
6341       Cmeq = DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6342     return DAG.getNode(AArch64ISD::NOT, dl, VT, Cmeq);
6343   }
6344   case AArch64CC::EQ:
6345     if (IsZero)
6346       return DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6347     return DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6348   case AArch64CC::GE:
6349     if (IsZero)
6350       return DAG.getNode(AArch64ISD::CMGEz, dl, VT, LHS);
6351     return DAG.getNode(AArch64ISD::CMGE, dl, VT, LHS, RHS);
6352   case AArch64CC::GT:
6353     if (IsZero)
6354       return DAG.getNode(AArch64ISD::CMGTz, dl, VT, LHS);
6355     return DAG.getNode(AArch64ISD::CMGT, dl, VT, LHS, RHS);
6356   case AArch64CC::LE:
6357     if (IsZero)
6358       return DAG.getNode(AArch64ISD::CMLEz, dl, VT, LHS);
6359     return DAG.getNode(AArch64ISD::CMGE, dl, VT, RHS, LHS);
6360   case AArch64CC::LS:
6361     return DAG.getNode(AArch64ISD::CMHS, dl, VT, RHS, LHS);
6362   case AArch64CC::LO:
6363     return DAG.getNode(AArch64ISD::CMHI, dl, VT, RHS, LHS);
6364   case AArch64CC::LT:
6365     if (IsZero)
6366       return DAG.getNode(AArch64ISD::CMLTz, dl, VT, LHS);
6367     return DAG.getNode(AArch64ISD::CMGT, dl, VT, RHS, LHS);
6368   case AArch64CC::HI:
6369     return DAG.getNode(AArch64ISD::CMHI, dl, VT, LHS, RHS);
6370   case AArch64CC::HS:
6371     return DAG.getNode(AArch64ISD::CMHS, dl, VT, LHS, RHS);
6372   }
6373 }
6374
6375 SDValue AArch64TargetLowering::LowerVSETCC(SDValue Op,
6376                                            SelectionDAG &DAG) const {
6377   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6378   SDValue LHS = Op.getOperand(0);
6379   SDValue RHS = Op.getOperand(1);
6380   EVT CmpVT = LHS.getValueType().changeVectorElementTypeToInteger();
6381   SDLoc dl(Op);
6382
6383   if (LHS.getValueType().getVectorElementType().isInteger()) {
6384     assert(LHS.getValueType() == RHS.getValueType());
6385     AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
6386     SDValue Cmp =
6387         EmitVectorComparison(LHS, RHS, AArch64CC, false, CmpVT, dl, DAG);
6388     return DAG.getSExtOrTrunc(Cmp, dl, Op.getValueType());
6389   }
6390
6391   assert(LHS.getValueType().getVectorElementType() == MVT::f32 ||
6392          LHS.getValueType().getVectorElementType() == MVT::f64);
6393
6394   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
6395   // clean.  Some of them require two branches to implement.
6396   AArch64CC::CondCode CC1, CC2;
6397   bool ShouldInvert;
6398   changeVectorFPCCToAArch64CC(CC, CC1, CC2, ShouldInvert);
6399
6400   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
6401   SDValue Cmp =
6402       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, CmpVT, dl, DAG);
6403   if (!Cmp.getNode())
6404     return SDValue();
6405
6406   if (CC2 != AArch64CC::AL) {
6407     SDValue Cmp2 =
6408         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, CmpVT, dl, DAG);
6409     if (!Cmp2.getNode())
6410       return SDValue();
6411
6412     Cmp = DAG.getNode(ISD::OR, dl, CmpVT, Cmp, Cmp2);
6413   }
6414
6415   Cmp = DAG.getSExtOrTrunc(Cmp, dl, Op.getValueType());
6416
6417   if (ShouldInvert)
6418     return Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
6419
6420   return Cmp;
6421 }
6422
6423 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
6424 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
6425 /// specified in the intrinsic calls.
6426 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
6427                                                const CallInst &I,
6428                                                unsigned Intrinsic) const {
6429   switch (Intrinsic) {
6430   case Intrinsic::aarch64_neon_ld2:
6431   case Intrinsic::aarch64_neon_ld3:
6432   case Intrinsic::aarch64_neon_ld4:
6433   case Intrinsic::aarch64_neon_ld1x2:
6434   case Intrinsic::aarch64_neon_ld1x3:
6435   case Intrinsic::aarch64_neon_ld1x4:
6436   case Intrinsic::aarch64_neon_ld2lane:
6437   case Intrinsic::aarch64_neon_ld3lane:
6438   case Intrinsic::aarch64_neon_ld4lane:
6439   case Intrinsic::aarch64_neon_ld2r:
6440   case Intrinsic::aarch64_neon_ld3r:
6441   case Intrinsic::aarch64_neon_ld4r: {
6442     Info.opc = ISD::INTRINSIC_W_CHAIN;
6443     // Conservatively set memVT to the entire set of vectors loaded.
6444     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
6445     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6446     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6447     Info.offset = 0;
6448     Info.align = 0;
6449     Info.vol = false; // volatile loads with NEON intrinsics not supported
6450     Info.readMem = true;
6451     Info.writeMem = false;
6452     return true;
6453   }
6454   case Intrinsic::aarch64_neon_st2:
6455   case Intrinsic::aarch64_neon_st3:
6456   case Intrinsic::aarch64_neon_st4:
6457   case Intrinsic::aarch64_neon_st1x2:
6458   case Intrinsic::aarch64_neon_st1x3:
6459   case Intrinsic::aarch64_neon_st1x4:
6460   case Intrinsic::aarch64_neon_st2lane:
6461   case Intrinsic::aarch64_neon_st3lane:
6462   case Intrinsic::aarch64_neon_st4lane: {
6463     Info.opc = ISD::INTRINSIC_VOID;
6464     // Conservatively set memVT to the entire set of vectors stored.
6465     unsigned NumElts = 0;
6466     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
6467       Type *ArgTy = I.getArgOperand(ArgI)->getType();
6468       if (!ArgTy->isVectorTy())
6469         break;
6470       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
6471     }
6472     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6473     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6474     Info.offset = 0;
6475     Info.align = 0;
6476     Info.vol = false; // volatile stores with NEON intrinsics not supported
6477     Info.readMem = false;
6478     Info.writeMem = true;
6479     return true;
6480   }
6481   case Intrinsic::aarch64_ldaxr:
6482   case Intrinsic::aarch64_ldxr: {
6483     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
6484     Info.opc = ISD::INTRINSIC_W_CHAIN;
6485     Info.memVT = MVT::getVT(PtrTy->getElementType());
6486     Info.ptrVal = I.getArgOperand(0);
6487     Info.offset = 0;
6488     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6489     Info.vol = true;
6490     Info.readMem = true;
6491     Info.writeMem = false;
6492     return true;
6493   }
6494   case Intrinsic::aarch64_stlxr:
6495   case Intrinsic::aarch64_stxr: {
6496     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
6497     Info.opc = ISD::INTRINSIC_W_CHAIN;
6498     Info.memVT = MVT::getVT(PtrTy->getElementType());
6499     Info.ptrVal = I.getArgOperand(1);
6500     Info.offset = 0;
6501     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6502     Info.vol = true;
6503     Info.readMem = false;
6504     Info.writeMem = true;
6505     return true;
6506   }
6507   case Intrinsic::aarch64_ldaxp:
6508   case Intrinsic::aarch64_ldxp: {
6509     Info.opc = ISD::INTRINSIC_W_CHAIN;
6510     Info.memVT = MVT::i128;
6511     Info.ptrVal = I.getArgOperand(0);
6512     Info.offset = 0;
6513     Info.align = 16;
6514     Info.vol = true;
6515     Info.readMem = true;
6516     Info.writeMem = false;
6517     return true;
6518   }
6519   case Intrinsic::aarch64_stlxp:
6520   case Intrinsic::aarch64_stxp: {
6521     Info.opc = ISD::INTRINSIC_W_CHAIN;
6522     Info.memVT = MVT::i128;
6523     Info.ptrVal = I.getArgOperand(2);
6524     Info.offset = 0;
6525     Info.align = 16;
6526     Info.vol = true;
6527     Info.readMem = false;
6528     Info.writeMem = true;
6529     return true;
6530   }
6531   default:
6532     break;
6533   }
6534
6535   return false;
6536 }
6537
6538 // Truncations from 64-bit GPR to 32-bit GPR is free.
6539 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
6540   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6541     return false;
6542   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6543   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6544   return NumBits1 > NumBits2;
6545 }
6546 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
6547   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6548     return false;
6549   unsigned NumBits1 = VT1.getSizeInBits();
6550   unsigned NumBits2 = VT2.getSizeInBits();
6551   return NumBits1 > NumBits2;
6552 }
6553
6554 /// Check if it is profitable to hoist instruction in then/else to if.
6555 /// Not profitable if I and it's user can form a FMA instruction
6556 /// because we prefer FMSUB/FMADD.
6557 bool AArch64TargetLowering::isProfitableToHoist(Instruction *I) const {
6558   if (I->getOpcode() != Instruction::FMul)
6559     return true;
6560
6561   if (I->getNumUses() != 1)
6562     return true;
6563
6564   Instruction *User = I->user_back();
6565
6566   if (User &&
6567       !(User->getOpcode() == Instruction::FSub ||
6568         User->getOpcode() == Instruction::FAdd))
6569     return true;
6570
6571   const TargetOptions &Options = getTargetMachine().Options;
6572   EVT VT = getValueType(User->getOperand(0)->getType());
6573
6574   if (isFMAFasterThanFMulAndFAdd(VT) &&
6575       isOperationLegalOrCustom(ISD::FMA, VT) &&
6576       (Options.AllowFPOpFusion == FPOpFusion::Fast || Options.UnsafeFPMath))
6577     return false;
6578
6579   return true;
6580 }
6581
6582 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
6583 // 64-bit GPR.
6584 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
6585   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6586     return false;
6587   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6588   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6589   return NumBits1 == 32 && NumBits2 == 64;
6590 }
6591 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
6592   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6593     return false;
6594   unsigned NumBits1 = VT1.getSizeInBits();
6595   unsigned NumBits2 = VT2.getSizeInBits();
6596   return NumBits1 == 32 && NumBits2 == 64;
6597 }
6598
6599 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
6600   EVT VT1 = Val.getValueType();
6601   if (isZExtFree(VT1, VT2)) {
6602     return true;
6603   }
6604
6605   if (Val.getOpcode() != ISD::LOAD)
6606     return false;
6607
6608   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
6609   return (VT1.isSimple() && !VT1.isVector() && VT1.isInteger() &&
6610           VT2.isSimple() && !VT2.isVector() && VT2.isInteger() &&
6611           VT1.getSizeInBits() <= 32);
6612 }
6613
6614 bool AArch64TargetLowering::isExtFreeImpl(const Instruction *Ext) const {
6615   if (isa<FPExtInst>(Ext))
6616     return false;
6617
6618   // Vector types are next free.
6619   if (Ext->getType()->isVectorTy())
6620     return false;
6621
6622   for (const Use &U : Ext->uses()) {
6623     // The extension is free if we can fold it with a left shift in an
6624     // addressing mode or an arithmetic operation: add, sub, and cmp.
6625
6626     // Is there a shift?
6627     const Instruction *Instr = cast<Instruction>(U.getUser());
6628
6629     // Is this a constant shift?
6630     switch (Instr->getOpcode()) {
6631     case Instruction::Shl:
6632       if (!isa<ConstantInt>(Instr->getOperand(1)))
6633         return false;
6634       break;
6635     case Instruction::GetElementPtr: {
6636       gep_type_iterator GTI = gep_type_begin(Instr);
6637       std::advance(GTI, U.getOperandNo());
6638       Type *IdxTy = *GTI;
6639       // This extension will end up with a shift because of the scaling factor.
6640       // 8-bit sized types have a scaling factor of 1, thus a shift amount of 0.
6641       // Get the shift amount based on the scaling factor:
6642       // log2(sizeof(IdxTy)) - log2(8).
6643       uint64_t ShiftAmt =
6644         countTrailingZeros(getDataLayout()->getTypeStoreSizeInBits(IdxTy)) - 3;
6645       // Is the constant foldable in the shift of the addressing mode?
6646       // I.e., shift amount is between 1 and 4 inclusive.
6647       if (ShiftAmt == 0 || ShiftAmt > 4)
6648         return false;
6649       break;
6650     }
6651     case Instruction::Trunc:
6652       // Check if this is a noop.
6653       // trunc(sext ty1 to ty2) to ty1.
6654       if (Instr->getType() == Ext->getOperand(0)->getType())
6655         continue;
6656     // FALL THROUGH.
6657     default:
6658       return false;
6659     }
6660
6661     // At this point we can use the bfm family, so this extension is free
6662     // for that use.
6663   }
6664   return true;
6665 }
6666
6667 bool AArch64TargetLowering::hasPairedLoad(Type *LoadedType,
6668                                           unsigned &RequiredAligment) const {
6669   if (!LoadedType->isIntegerTy() && !LoadedType->isFloatTy())
6670     return false;
6671   // Cyclone supports unaligned accesses.
6672   RequiredAligment = 0;
6673   unsigned NumBits = LoadedType->getPrimitiveSizeInBits();
6674   return NumBits == 32 || NumBits == 64;
6675 }
6676
6677 bool AArch64TargetLowering::hasPairedLoad(EVT LoadedType,
6678                                           unsigned &RequiredAligment) const {
6679   if (!LoadedType.isSimple() ||
6680       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
6681     return false;
6682   // Cyclone supports unaligned accesses.
6683   RequiredAligment = 0;
6684   unsigned NumBits = LoadedType.getSizeInBits();
6685   return NumBits == 32 || NumBits == 64;
6686 }
6687
6688 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
6689                        unsigned AlignCheck) {
6690   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
6691           (DstAlign == 0 || DstAlign % AlignCheck == 0));
6692 }
6693
6694 EVT AArch64TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
6695                                                unsigned SrcAlign, bool IsMemset,
6696                                                bool ZeroMemset,
6697                                                bool MemcpyStrSrc,
6698                                                MachineFunction &MF) const {
6699   // Don't use AdvSIMD to implement 16-byte memset. It would have taken one
6700   // instruction to materialize the v2i64 zero and one store (with restrictive
6701   // addressing mode). Just do two i64 store of zero-registers.
6702   bool Fast;
6703   const Function *F = MF.getFunction();
6704   if (Subtarget->hasFPARMv8() && !IsMemset && Size >= 16 &&
6705       !F->hasFnAttribute(Attribute::NoImplicitFloat) &&
6706       (memOpAlign(SrcAlign, DstAlign, 16) ||
6707        (allowsMisalignedMemoryAccesses(MVT::f128, 0, 1, &Fast) && Fast)))
6708     return MVT::f128;
6709
6710   if (Size >= 8 &&
6711       (memOpAlign(SrcAlign, DstAlign, 8) ||
6712        (allowsMisalignedMemoryAccesses(MVT::i64, 0, 1, &Fast) && Fast)))
6713     return MVT::i64;
6714
6715   if (Size >= 4 &&
6716       (memOpAlign(SrcAlign, DstAlign, 4) ||
6717        (allowsMisalignedMemoryAccesses(MVT::i32, 0, 1, &Fast) && Fast)))
6718     return MVT::i32;
6719
6720   return MVT::Other;
6721 }
6722
6723 // 12-bit optionally shifted immediates are legal for adds.
6724 bool AArch64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
6725   if ((Immed >> 12) == 0 || ((Immed & 0xfff) == 0 && Immed >> 24 == 0))
6726     return true;
6727   return false;
6728 }
6729
6730 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
6731 // immediates is the same as for an add or a sub.
6732 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
6733   if (Immed < 0)
6734     Immed *= -1;
6735   return isLegalAddImmediate(Immed);
6736 }
6737
6738 /// isLegalAddressingMode - Return true if the addressing mode represented
6739 /// by AM is legal for this target, for a load/store of the specified type.
6740 bool AArch64TargetLowering::isLegalAddressingMode(const AddrMode &AM,
6741                                                   Type *Ty) const {
6742   // AArch64 has five basic addressing modes:
6743   //  reg
6744   //  reg + 9-bit signed offset
6745   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
6746   //  reg1 + reg2
6747   //  reg + SIZE_IN_BYTES * reg
6748
6749   // No global is ever allowed as a base.
6750   if (AM.BaseGV)
6751     return false;
6752
6753   // No reg+reg+imm addressing.
6754   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
6755     return false;
6756
6757   // check reg + imm case:
6758   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
6759   uint64_t NumBytes = 0;
6760   if (Ty->isSized()) {
6761     uint64_t NumBits = getDataLayout()->getTypeSizeInBits(Ty);
6762     NumBytes = NumBits / 8;
6763     if (!isPowerOf2_64(NumBits))
6764       NumBytes = 0;
6765   }
6766
6767   if (!AM.Scale) {
6768     int64_t Offset = AM.BaseOffs;
6769
6770     // 9-bit signed offset
6771     if (Offset >= -(1LL << 9) && Offset <= (1LL << 9) - 1)
6772       return true;
6773
6774     // 12-bit unsigned offset
6775     unsigned shift = Log2_64(NumBytes);
6776     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
6777         // Must be a multiple of NumBytes (NumBytes is a power of 2)
6778         (Offset >> shift) << shift == Offset)
6779       return true;
6780     return false;
6781   }
6782
6783   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
6784
6785   if (!AM.Scale || AM.Scale == 1 ||
6786       (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes))
6787     return true;
6788   return false;
6789 }
6790
6791 int AArch64TargetLowering::getScalingFactorCost(const AddrMode &AM,
6792                                                 Type *Ty) const {
6793   // Scaling factors are not free at all.
6794   // Operands                     | Rt Latency
6795   // -------------------------------------------
6796   // Rt, [Xn, Xm]                 | 4
6797   // -------------------------------------------
6798   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
6799   // Rt, [Xn, Wm, <extend> #imm]  |
6800   if (isLegalAddressingMode(AM, Ty))
6801     // Scale represents reg2 * scale, thus account for 1 if
6802     // it is not equal to 0 or 1.
6803     return AM.Scale != 0 && AM.Scale != 1;
6804   return -1;
6805 }
6806
6807 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
6808   VT = VT.getScalarType();
6809
6810   if (!VT.isSimple())
6811     return false;
6812
6813   switch (VT.getSimpleVT().SimpleTy) {
6814   case MVT::f32:
6815   case MVT::f64:
6816     return true;
6817   default:
6818     break;
6819   }
6820
6821   return false;
6822 }
6823
6824 const MCPhysReg *
6825 AArch64TargetLowering::getScratchRegisters(CallingConv::ID) const {
6826   // LR is a callee-save register, but we must treat it as clobbered by any call
6827   // site. Hence we include LR in the scratch registers, which are in turn added
6828   // as implicit-defs for stackmaps and patchpoints.
6829   static const MCPhysReg ScratchRegs[] = {
6830     AArch64::X16, AArch64::X17, AArch64::LR, 0
6831   };
6832   return ScratchRegs;
6833 }
6834
6835 bool
6836 AArch64TargetLowering::isDesirableToCommuteWithShift(const SDNode *N) const {
6837   EVT VT = N->getValueType(0);
6838     // If N is unsigned bit extraction: ((x >> C) & mask), then do not combine
6839     // it with shift to let it be lowered to UBFX.
6840   if (N->getOpcode() == ISD::AND && (VT == MVT::i32 || VT == MVT::i64) &&
6841       isa<ConstantSDNode>(N->getOperand(1))) {
6842     uint64_t TruncMask = N->getConstantOperandVal(1);
6843     if (isMask_64(TruncMask) &&
6844       N->getOperand(0).getOpcode() == ISD::SRL &&
6845       isa<ConstantSDNode>(N->getOperand(0)->getOperand(1)))
6846       return false;
6847   }
6848   return true;
6849 }
6850
6851 bool AArch64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
6852                                                               Type *Ty) const {
6853   assert(Ty->isIntegerTy());
6854
6855   unsigned BitSize = Ty->getPrimitiveSizeInBits();
6856   if (BitSize == 0)
6857     return false;
6858
6859   int64_t Val = Imm.getSExtValue();
6860   if (Val == 0 || AArch64_AM::isLogicalImmediate(Val, BitSize))
6861     return true;
6862
6863   if ((int64_t)Val < 0)
6864     Val = ~Val;
6865   if (BitSize == 32)
6866     Val &= (1LL << 32) - 1;
6867
6868   unsigned LZ = countLeadingZeros((uint64_t)Val);
6869   unsigned Shift = (63 - LZ) / 16;
6870   // MOVZ is free so return true for one or fewer MOVK.
6871   return Shift < 3;
6872 }
6873
6874 // Generate SUBS and CSEL for integer abs.
6875 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
6876   EVT VT = N->getValueType(0);
6877
6878   SDValue N0 = N->getOperand(0);
6879   SDValue N1 = N->getOperand(1);
6880   SDLoc DL(N);
6881
6882   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
6883   // and change it to SUB and CSEL.
6884   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
6885       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
6886       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
6887     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
6888       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
6889         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
6890                                   N0.getOperand(0));
6891         // Generate SUBS & CSEL.
6892         SDValue Cmp =
6893             DAG.getNode(AArch64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
6894                         N0.getOperand(0), DAG.getConstant(0, VT));
6895         return DAG.getNode(AArch64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
6896                            DAG.getConstant(AArch64CC::PL, MVT::i32),
6897                            SDValue(Cmp.getNode(), 1));
6898       }
6899   return SDValue();
6900 }
6901
6902 // performXorCombine - Attempts to handle integer ABS.
6903 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
6904                                  TargetLowering::DAGCombinerInfo &DCI,
6905                                  const AArch64Subtarget *Subtarget) {
6906   if (DCI.isBeforeLegalizeOps())
6907     return SDValue();
6908
6909   return performIntegerAbsCombine(N, DAG);
6910 }
6911
6912 SDValue
6913 AArch64TargetLowering::BuildSDIVPow2(SDNode *N, const APInt &Divisor,
6914                                      SelectionDAG &DAG,
6915                                      std::vector<SDNode *> *Created) const {
6916   // fold (sdiv X, pow2)
6917   EVT VT = N->getValueType(0);
6918   if ((VT != MVT::i32 && VT != MVT::i64) ||
6919       !(Divisor.isPowerOf2() || (-Divisor).isPowerOf2()))
6920     return SDValue();
6921
6922   SDLoc DL(N);
6923   SDValue N0 = N->getOperand(0);
6924   unsigned Lg2 = Divisor.countTrailingZeros();
6925   SDValue Zero = DAG.getConstant(0, VT);
6926   SDValue Pow2MinusOne = DAG.getConstant((1ULL << Lg2) - 1, VT);
6927
6928   // Add (N0 < 0) ? Pow2 - 1 : 0;
6929   SDValue CCVal;
6930   SDValue Cmp = getAArch64Cmp(N0, Zero, ISD::SETLT, CCVal, DAG, DL);
6931   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, N0, Pow2MinusOne);
6932   SDValue CSel = DAG.getNode(AArch64ISD::CSEL, DL, VT, Add, N0, CCVal, Cmp);
6933
6934   if (Created) {
6935     Created->push_back(Cmp.getNode());
6936     Created->push_back(Add.getNode());
6937     Created->push_back(CSel.getNode());
6938   }
6939
6940   // Divide by pow2.
6941   SDValue SRA =
6942       DAG.getNode(ISD::SRA, DL, VT, CSel, DAG.getConstant(Lg2, MVT::i64));
6943
6944   // If we're dividing by a positive value, we're done.  Otherwise, we must
6945   // negate the result.
6946   if (Divisor.isNonNegative())
6947     return SRA;
6948
6949   if (Created)
6950     Created->push_back(SRA.getNode());
6951   return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT), SRA);
6952 }
6953
6954 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
6955                                  TargetLowering::DAGCombinerInfo &DCI,
6956                                  const AArch64Subtarget *Subtarget) {
6957   if (DCI.isBeforeLegalizeOps())
6958     return SDValue();
6959
6960   // Multiplication of a power of two plus/minus one can be done more
6961   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
6962   // future CPUs have a cheaper MADD instruction, this may need to be
6963   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
6964   // 64-bit is 5 cycles, so this is always a win.
6965   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
6966     APInt Value = C->getAPIntValue();
6967     EVT VT = N->getValueType(0);
6968     if (Value.isNonNegative()) {
6969       // (mul x, 2^N + 1) => (add (shl x, N), x)
6970       APInt VM1 = Value - 1;
6971       if (VM1.isPowerOf2()) {
6972         SDValue ShiftedVal =
6973             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6974                         DAG.getConstant(VM1.logBase2(), MVT::i64));
6975         return DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal,
6976                            N->getOperand(0));
6977       }
6978       // (mul x, 2^N - 1) => (sub (shl x, N), x)
6979       APInt VP1 = Value + 1;
6980       if (VP1.isPowerOf2()) {
6981         SDValue ShiftedVal =
6982             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6983                         DAG.getConstant(VP1.logBase2(), MVT::i64));
6984         return DAG.getNode(ISD::SUB, SDLoc(N), VT, ShiftedVal,
6985                            N->getOperand(0));
6986       }
6987     } else {
6988       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
6989       APInt VNP1 = -Value + 1;
6990       if (VNP1.isPowerOf2()) {
6991         SDValue ShiftedVal =
6992             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6993                         DAG.getConstant(VNP1.logBase2(), MVT::i64));
6994         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N->getOperand(0),
6995                            ShiftedVal);
6996       }
6997       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
6998       APInt VNM1 = -Value - 1;
6999       if (VNM1.isPowerOf2()) {
7000         SDValue ShiftedVal =
7001             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
7002                         DAG.getConstant(VNM1.logBase2(), MVT::i64));
7003         SDValue Add =
7004             DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal, N->getOperand(0));
7005         return DAG.getNode(ISD::SUB, SDLoc(N), VT, DAG.getConstant(0, VT), Add);
7006       }
7007     }
7008   }
7009   return SDValue();
7010 }
7011
7012 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
7013                                                          SelectionDAG &DAG) {
7014   // Take advantage of vector comparisons producing 0 or -1 in each lane to
7015   // optimize away operation when it's from a constant.
7016   //
7017   // The general transformation is:
7018   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
7019   //       AND(VECTOR_CMP(x,y), constant2)
7020   //    constant2 = UNARYOP(constant)
7021
7022   // Early exit if this isn't a vector operation, the operand of the
7023   // unary operation isn't a bitwise AND, or if the sizes of the operations
7024   // aren't the same.
7025   EVT VT = N->getValueType(0);
7026   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
7027       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
7028       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
7029     return SDValue();
7030
7031   // Now check that the other operand of the AND is a constant. We could
7032   // make the transformation for non-constant splats as well, but it's unclear
7033   // that would be a benefit as it would not eliminate any operations, just
7034   // perform one more step in scalar code before moving to the vector unit.
7035   if (BuildVectorSDNode *BV =
7036           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
7037     // Bail out if the vector isn't a constant.
7038     if (!BV->isConstant())
7039       return SDValue();
7040
7041     // Everything checks out. Build up the new and improved node.
7042     SDLoc DL(N);
7043     EVT IntVT = BV->getValueType(0);
7044     // Create a new constant of the appropriate type for the transformed
7045     // DAG.
7046     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
7047     // The AND node needs bitcasts to/from an integer vector type around it.
7048     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
7049     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
7050                                  N->getOperand(0)->getOperand(0), MaskConst);
7051     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
7052     return Res;
7053   }
7054
7055   return SDValue();
7056 }
7057
7058 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG,
7059                                      const AArch64Subtarget *Subtarget) {
7060   // First try to optimize away the conversion when it's conditionally from
7061   // a constant. Vectors only.
7062   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
7063   if (Res != SDValue())
7064     return Res;
7065
7066   EVT VT = N->getValueType(0);
7067   if (VT != MVT::f32 && VT != MVT::f64)
7068     return SDValue();
7069
7070   // Only optimize when the source and destination types have the same width.
7071   if (VT.getSizeInBits() != N->getOperand(0).getValueType().getSizeInBits())
7072     return SDValue();
7073
7074   // If the result of an integer load is only used by an integer-to-float
7075   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
7076   // This eliminates an "integer-to-vector-move UOP and improve throughput.
7077   SDValue N0 = N->getOperand(0);
7078   if (Subtarget->hasNEON() && ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
7079       // Do not change the width of a volatile load.
7080       !cast<LoadSDNode>(N0)->isVolatile()) {
7081     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
7082     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
7083                                LN0->getPointerInfo(), LN0->isVolatile(),
7084                                LN0->isNonTemporal(), LN0->isInvariant(),
7085                                LN0->getAlignment());
7086
7087     // Make sure successors of the original load stay after it by updating them
7088     // to use the new Chain.
7089     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
7090
7091     unsigned Opcode =
7092         (N->getOpcode() == ISD::SINT_TO_FP) ? AArch64ISD::SITOF : AArch64ISD::UITOF;
7093     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
7094   }
7095
7096   return SDValue();
7097 }
7098
7099 /// An EXTR instruction is made up of two shifts, ORed together. This helper
7100 /// searches for and classifies those shifts.
7101 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
7102                          bool &FromHi) {
7103   if (N.getOpcode() == ISD::SHL)
7104     FromHi = false;
7105   else if (N.getOpcode() == ISD::SRL)
7106     FromHi = true;
7107   else
7108     return false;
7109
7110   if (!isa<ConstantSDNode>(N.getOperand(1)))
7111     return false;
7112
7113   ShiftAmount = N->getConstantOperandVal(1);
7114   Src = N->getOperand(0);
7115   return true;
7116 }
7117
7118 /// EXTR instruction extracts a contiguous chunk of bits from two existing
7119 /// registers viewed as a high/low pair. This function looks for the pattern:
7120 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
7121 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
7122 /// independent.
7123 static SDValue tryCombineToEXTR(SDNode *N,
7124                                 TargetLowering::DAGCombinerInfo &DCI) {
7125   SelectionDAG &DAG = DCI.DAG;
7126   SDLoc DL(N);
7127   EVT VT = N->getValueType(0);
7128
7129   assert(N->getOpcode() == ISD::OR && "Unexpected root");
7130
7131   if (VT != MVT::i32 && VT != MVT::i64)
7132     return SDValue();
7133
7134   SDValue LHS;
7135   uint32_t ShiftLHS = 0;
7136   bool LHSFromHi = 0;
7137   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
7138     return SDValue();
7139
7140   SDValue RHS;
7141   uint32_t ShiftRHS = 0;
7142   bool RHSFromHi = 0;
7143   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
7144     return SDValue();
7145
7146   // If they're both trying to come from the high part of the register, they're
7147   // not really an EXTR.
7148   if (LHSFromHi == RHSFromHi)
7149     return SDValue();
7150
7151   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
7152     return SDValue();
7153
7154   if (LHSFromHi) {
7155     std::swap(LHS, RHS);
7156     std::swap(ShiftLHS, ShiftRHS);
7157   }
7158
7159   return DAG.getNode(AArch64ISD::EXTR, DL, VT, LHS, RHS,
7160                      DAG.getConstant(ShiftRHS, MVT::i64));
7161 }
7162
7163 static SDValue tryCombineToBSL(SDNode *N,
7164                                 TargetLowering::DAGCombinerInfo &DCI) {
7165   EVT VT = N->getValueType(0);
7166   SelectionDAG &DAG = DCI.DAG;
7167   SDLoc DL(N);
7168
7169   if (!VT.isVector())
7170     return SDValue();
7171
7172   SDValue N0 = N->getOperand(0);
7173   if (N0.getOpcode() != ISD::AND)
7174     return SDValue();
7175
7176   SDValue N1 = N->getOperand(1);
7177   if (N1.getOpcode() != ISD::AND)
7178     return SDValue();
7179
7180   // We only have to look for constant vectors here since the general, variable
7181   // case can be handled in TableGen.
7182   unsigned Bits = VT.getVectorElementType().getSizeInBits();
7183   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
7184   for (int i = 1; i >= 0; --i)
7185     for (int j = 1; j >= 0; --j) {
7186       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
7187       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
7188       if (!BVN0 || !BVN1)
7189         continue;
7190
7191       bool FoundMatch = true;
7192       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
7193         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
7194         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
7195         if (!CN0 || !CN1 ||
7196             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
7197           FoundMatch = false;
7198           break;
7199         }
7200       }
7201
7202       if (FoundMatch)
7203         return DAG.getNode(AArch64ISD::BSL, DL, VT, SDValue(BVN0, 0),
7204                            N0->getOperand(1 - i), N1->getOperand(1 - j));
7205     }
7206
7207   return SDValue();
7208 }
7209
7210 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
7211                                 const AArch64Subtarget *Subtarget) {
7212   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
7213   if (!EnableAArch64ExtrGeneration)
7214     return SDValue();
7215   SelectionDAG &DAG = DCI.DAG;
7216   EVT VT = N->getValueType(0);
7217
7218   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
7219     return SDValue();
7220
7221   SDValue Res = tryCombineToEXTR(N, DCI);
7222   if (Res.getNode())
7223     return Res;
7224
7225   Res = tryCombineToBSL(N, DCI);
7226   if (Res.getNode())
7227     return Res;
7228
7229   return SDValue();
7230 }
7231
7232 static SDValue performBitcastCombine(SDNode *N,
7233                                      TargetLowering::DAGCombinerInfo &DCI,
7234                                      SelectionDAG &DAG) {
7235   // Wait 'til after everything is legalized to try this. That way we have
7236   // legal vector types and such.
7237   if (DCI.isBeforeLegalizeOps())
7238     return SDValue();
7239
7240   // Remove extraneous bitcasts around an extract_subvector.
7241   // For example,
7242   //    (v4i16 (bitconvert
7243   //             (extract_subvector (v2i64 (bitconvert (v8i16 ...)), (i64 1)))))
7244   //  becomes
7245   //    (extract_subvector ((v8i16 ...), (i64 4)))
7246
7247   // Only interested in 64-bit vectors as the ultimate result.
7248   EVT VT = N->getValueType(0);
7249   if (!VT.isVector())
7250     return SDValue();
7251   if (VT.getSimpleVT().getSizeInBits() != 64)
7252     return SDValue();
7253   // Is the operand an extract_subvector starting at the beginning or halfway
7254   // point of the vector? A low half may also come through as an
7255   // EXTRACT_SUBREG, so look for that, too.
7256   SDValue Op0 = N->getOperand(0);
7257   if (Op0->getOpcode() != ISD::EXTRACT_SUBVECTOR &&
7258       !(Op0->isMachineOpcode() &&
7259         Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG))
7260     return SDValue();
7261   uint64_t idx = cast<ConstantSDNode>(Op0->getOperand(1))->getZExtValue();
7262   if (Op0->getOpcode() == ISD::EXTRACT_SUBVECTOR) {
7263     if (Op0->getValueType(0).getVectorNumElements() != idx && idx != 0)
7264       return SDValue();
7265   } else if (Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG) {
7266     if (idx != AArch64::dsub)
7267       return SDValue();
7268     // The dsub reference is equivalent to a lane zero subvector reference.
7269     idx = 0;
7270   }
7271   // Look through the bitcast of the input to the extract.
7272   if (Op0->getOperand(0)->getOpcode() != ISD::BITCAST)
7273     return SDValue();
7274   SDValue Source = Op0->getOperand(0)->getOperand(0);
7275   // If the source type has twice the number of elements as our destination
7276   // type, we know this is an extract of the high or low half of the vector.
7277   EVT SVT = Source->getValueType(0);
7278   if (SVT.getVectorNumElements() != VT.getVectorNumElements() * 2)
7279     return SDValue();
7280
7281   DEBUG(dbgs() << "aarch64-lower: bitcast extract_subvector simplification\n");
7282
7283   // Create the simplified form to just extract the low or high half of the
7284   // vector directly rather than bothering with the bitcasts.
7285   SDLoc dl(N);
7286   unsigned NumElements = VT.getVectorNumElements();
7287   if (idx) {
7288     SDValue HalfIdx = DAG.getConstant(NumElements, MVT::i64);
7289     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, Source, HalfIdx);
7290   } else {
7291     SDValue SubReg = DAG.getTargetConstant(AArch64::dsub, MVT::i32);
7292     return SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl, VT,
7293                                       Source, SubReg),
7294                    0);
7295   }
7296 }
7297
7298 static SDValue performConcatVectorsCombine(SDNode *N,
7299                                            TargetLowering::DAGCombinerInfo &DCI,
7300                                            SelectionDAG &DAG) {
7301   SDLoc dl(N);
7302   EVT VT = N->getValueType(0);
7303   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
7304
7305   // Optimize concat_vectors of truncated vectors, where the intermediate
7306   // type is illegal, to avoid said illegality,  e.g.,
7307   //   (v4i16 (concat_vectors (v2i16 (truncate (v2i64))),
7308   //                          (v2i16 (truncate (v2i64)))))
7309   // ->
7310   //   (v4i16 (truncate (vector_shuffle (v4i32 (bitcast (v2i64))),
7311   //                                    (v4i32 (bitcast (v2i64))),
7312   //                                    <0, 2, 4, 6>)))
7313   // This isn't really target-specific, but ISD::TRUNCATE legality isn't keyed
7314   // on both input and result type, so we might generate worse code.
7315   // On AArch64 we know it's fine for v2i64->v4i16 and v4i32->v8i8.
7316   if (N->getNumOperands() == 2 &&
7317       N0->getOpcode() == ISD::TRUNCATE &&
7318       N1->getOpcode() == ISD::TRUNCATE) {
7319     SDValue N00 = N0->getOperand(0);
7320     SDValue N10 = N1->getOperand(0);
7321     EVT N00VT = N00.getValueType();
7322
7323     if (N00VT == N10.getValueType() &&
7324         (N00VT == MVT::v2i64 || N00VT == MVT::v4i32) &&
7325         N00VT.getScalarSizeInBits() == 4 * VT.getScalarSizeInBits()) {
7326       MVT MidVT = (N00VT == MVT::v2i64 ? MVT::v4i32 : MVT::v8i16);
7327       SmallVector<int, 8> Mask(MidVT.getVectorNumElements());
7328       for (size_t i = 0; i < Mask.size(); ++i)
7329         Mask[i] = i * 2;
7330       return DAG.getNode(ISD::TRUNCATE, dl, VT,
7331                          DAG.getVectorShuffle(
7332                              MidVT, dl,
7333                              DAG.getNode(ISD::BITCAST, dl, MidVT, N00),
7334                              DAG.getNode(ISD::BITCAST, dl, MidVT, N10), Mask));
7335     }
7336   }
7337
7338   // Wait 'til after everything is legalized to try this. That way we have
7339   // legal vector types and such.
7340   if (DCI.isBeforeLegalizeOps())
7341     return SDValue();
7342
7343   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
7344   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
7345   // canonicalise to that.
7346   if (N0 == N1 && VT.getVectorNumElements() == 2) {
7347     assert(VT.getVectorElementType().getSizeInBits() == 64);
7348     return DAG.getNode(AArch64ISD::DUPLANE64, dl, VT, WidenVector(N0, DAG),
7349                        DAG.getConstant(0, MVT::i64));
7350   }
7351
7352   // Canonicalise concat_vectors so that the right-hand vector has as few
7353   // bit-casts as possible before its real operation. The primary matching
7354   // destination for these operations will be the narrowing "2" instructions,
7355   // which depend on the operation being performed on this right-hand vector.
7356   // For example,
7357   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
7358   // becomes
7359   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
7360
7361   if (N1->getOpcode() != ISD::BITCAST)
7362     return SDValue();
7363   SDValue RHS = N1->getOperand(0);
7364   MVT RHSTy = RHS.getValueType().getSimpleVT();
7365   // If the RHS is not a vector, this is not the pattern we're looking for.
7366   if (!RHSTy.isVector())
7367     return SDValue();
7368
7369   DEBUG(dbgs() << "aarch64-lower: concat_vectors bitcast simplification\n");
7370
7371   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
7372                                   RHSTy.getVectorNumElements() * 2);
7373   return DAG.getNode(ISD::BITCAST, dl, VT,
7374                      DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
7375                                  DAG.getNode(ISD::BITCAST, dl, RHSTy, N0),
7376                                  RHS));
7377 }
7378
7379 static SDValue tryCombineFixedPointConvert(SDNode *N,
7380                                            TargetLowering::DAGCombinerInfo &DCI,
7381                                            SelectionDAG &DAG) {
7382   // Wait 'til after everything is legalized to try this. That way we have
7383   // legal vector types and such.
7384   if (DCI.isBeforeLegalizeOps())
7385     return SDValue();
7386   // Transform a scalar conversion of a value from a lane extract into a
7387   // lane extract of a vector conversion. E.g., from foo1 to foo2:
7388   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
7389   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
7390   //
7391   // The second form interacts better with instruction selection and the
7392   // register allocator to avoid cross-class register copies that aren't
7393   // coalescable due to a lane reference.
7394
7395   // Check the operand and see if it originates from a lane extract.
7396   SDValue Op1 = N->getOperand(1);
7397   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
7398     // Yep, no additional predication needed. Perform the transform.
7399     SDValue IID = N->getOperand(0);
7400     SDValue Shift = N->getOperand(2);
7401     SDValue Vec = Op1.getOperand(0);
7402     SDValue Lane = Op1.getOperand(1);
7403     EVT ResTy = N->getValueType(0);
7404     EVT VecResTy;
7405     SDLoc DL(N);
7406
7407     // The vector width should be 128 bits by the time we get here, even
7408     // if it started as 64 bits (the extract_vector handling will have
7409     // done so).
7410     assert(Vec.getValueType().getSizeInBits() == 128 &&
7411            "unexpected vector size on extract_vector_elt!");
7412     if (Vec.getValueType() == MVT::v4i32)
7413       VecResTy = MVT::v4f32;
7414     else if (Vec.getValueType() == MVT::v2i64)
7415       VecResTy = MVT::v2f64;
7416     else
7417       llvm_unreachable("unexpected vector type!");
7418
7419     SDValue Convert =
7420         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
7421     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
7422   }
7423   return SDValue();
7424 }
7425
7426 // AArch64 high-vector "long" operations are formed by performing the non-high
7427 // version on an extract_subvector of each operand which gets the high half:
7428 //
7429 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
7430 //
7431 // However, there are cases which don't have an extract_high explicitly, but
7432 // have another operation that can be made compatible with one for free. For
7433 // example:
7434 //
7435 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
7436 //
7437 // This routine does the actual conversion of such DUPs, once outer routines
7438 // have determined that everything else is in order.
7439 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
7440   // We can handle most types of duplicate, but the lane ones have an extra
7441   // operand saying *which* lane, so we need to know.
7442   bool IsDUPLANE;
7443   switch (N.getOpcode()) {
7444   case AArch64ISD::DUP:
7445     IsDUPLANE = false;
7446     break;
7447   case AArch64ISD::DUPLANE8:
7448   case AArch64ISD::DUPLANE16:
7449   case AArch64ISD::DUPLANE32:
7450   case AArch64ISD::DUPLANE64:
7451     IsDUPLANE = true;
7452     break;
7453   default:
7454     return SDValue();
7455   }
7456
7457   MVT NarrowTy = N.getSimpleValueType();
7458   if (!NarrowTy.is64BitVector())
7459     return SDValue();
7460
7461   MVT ElementTy = NarrowTy.getVectorElementType();
7462   unsigned NumElems = NarrowTy.getVectorNumElements();
7463   MVT NewDUPVT = MVT::getVectorVT(ElementTy, NumElems * 2);
7464
7465   SDValue NewDUP;
7466   if (IsDUPLANE)
7467     NewDUP = DAG.getNode(N.getOpcode(), SDLoc(N), NewDUPVT, N.getOperand(0),
7468                          N.getOperand(1));
7469   else
7470     NewDUP = DAG.getNode(AArch64ISD::DUP, SDLoc(N), NewDUPVT, N.getOperand(0));
7471
7472   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, SDLoc(N.getNode()), NarrowTy,
7473                      NewDUP, DAG.getConstant(NumElems, MVT::i64));
7474 }
7475
7476 static bool isEssentiallyExtractSubvector(SDValue N) {
7477   if (N.getOpcode() == ISD::EXTRACT_SUBVECTOR)
7478     return true;
7479
7480   return N.getOpcode() == ISD::BITCAST &&
7481          N.getOperand(0).getOpcode() == ISD::EXTRACT_SUBVECTOR;
7482 }
7483
7484 /// \brief Helper structure to keep track of ISD::SET_CC operands.
7485 struct GenericSetCCInfo {
7486   const SDValue *Opnd0;
7487   const SDValue *Opnd1;
7488   ISD::CondCode CC;
7489 };
7490
7491 /// \brief Helper structure to keep track of a SET_CC lowered into AArch64 code.
7492 struct AArch64SetCCInfo {
7493   const SDValue *Cmp;
7494   AArch64CC::CondCode CC;
7495 };
7496
7497 /// \brief Helper structure to keep track of SetCC information.
7498 union SetCCInfo {
7499   GenericSetCCInfo Generic;
7500   AArch64SetCCInfo AArch64;
7501 };
7502
7503 /// \brief Helper structure to be able to read SetCC information.  If set to
7504 /// true, IsAArch64 field, Info is a AArch64SetCCInfo, otherwise Info is a
7505 /// GenericSetCCInfo.
7506 struct SetCCInfoAndKind {
7507   SetCCInfo Info;
7508   bool IsAArch64;
7509 };
7510
7511 /// \brief Check whether or not \p Op is a SET_CC operation, either a generic or
7512 /// an
7513 /// AArch64 lowered one.
7514 /// \p SetCCInfo is filled accordingly.
7515 /// \post SetCCInfo is meanginfull only when this function returns true.
7516 /// \return True when Op is a kind of SET_CC operation.
7517 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
7518   // If this is a setcc, this is straight forward.
7519   if (Op.getOpcode() == ISD::SETCC) {
7520     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
7521     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
7522     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7523     SetCCInfo.IsAArch64 = false;
7524     return true;
7525   }
7526   // Otherwise, check if this is a matching csel instruction.
7527   // In other words:
7528   // - csel 1, 0, cc
7529   // - csel 0, 1, !cc
7530   if (Op.getOpcode() != AArch64ISD::CSEL)
7531     return false;
7532   // Set the information about the operands.
7533   // TODO: we want the operands of the Cmp not the csel
7534   SetCCInfo.Info.AArch64.Cmp = &Op.getOperand(3);
7535   SetCCInfo.IsAArch64 = true;
7536   SetCCInfo.Info.AArch64.CC = static_cast<AArch64CC::CondCode>(
7537       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
7538
7539   // Check that the operands matches the constraints:
7540   // (1) Both operands must be constants.
7541   // (2) One must be 1 and the other must be 0.
7542   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
7543   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7544
7545   // Check (1).
7546   if (!TValue || !FValue)
7547     return false;
7548
7549   // Check (2).
7550   if (!TValue->isOne()) {
7551     // Update the comparison when we are interested in !cc.
7552     std::swap(TValue, FValue);
7553     SetCCInfo.Info.AArch64.CC =
7554         AArch64CC::getInvertedCondCode(SetCCInfo.Info.AArch64.CC);
7555   }
7556   return TValue->isOne() && FValue->isNullValue();
7557 }
7558
7559 // Returns true if Op is setcc or zext of setcc.
7560 static bool isSetCCOrZExtSetCC(const SDValue& Op, SetCCInfoAndKind &Info) {
7561   if (isSetCC(Op, Info))
7562     return true;
7563   return ((Op.getOpcode() == ISD::ZERO_EXTEND) &&
7564     isSetCC(Op->getOperand(0), Info));
7565 }
7566
7567 // The folding we want to perform is:
7568 // (add x, [zext] (setcc cc ...) )
7569 //   -->
7570 // (csel x, (add x, 1), !cc ...)
7571 //
7572 // The latter will get matched to a CSINC instruction.
7573 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
7574   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
7575   SDValue LHS = Op->getOperand(0);
7576   SDValue RHS = Op->getOperand(1);
7577   SetCCInfoAndKind InfoAndKind;
7578
7579   // If neither operand is a SET_CC, give up.
7580   if (!isSetCCOrZExtSetCC(LHS, InfoAndKind)) {
7581     std::swap(LHS, RHS);
7582     if (!isSetCCOrZExtSetCC(LHS, InfoAndKind))
7583       return SDValue();
7584   }
7585
7586   // FIXME: This could be generatized to work for FP comparisons.
7587   EVT CmpVT = InfoAndKind.IsAArch64
7588                   ? InfoAndKind.Info.AArch64.Cmp->getOperand(0).getValueType()
7589                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
7590   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
7591     return SDValue();
7592
7593   SDValue CCVal;
7594   SDValue Cmp;
7595   SDLoc dl(Op);
7596   if (InfoAndKind.IsAArch64) {
7597     CCVal = DAG.getConstant(
7598         AArch64CC::getInvertedCondCode(InfoAndKind.Info.AArch64.CC), MVT::i32);
7599     Cmp = *InfoAndKind.Info.AArch64.Cmp;
7600   } else
7601     Cmp = getAArch64Cmp(*InfoAndKind.Info.Generic.Opnd0,
7602                       *InfoAndKind.Info.Generic.Opnd1,
7603                       ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, true),
7604                       CCVal, DAG, dl);
7605
7606   EVT VT = Op->getValueType(0);
7607   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, VT));
7608   return DAG.getNode(AArch64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
7609 }
7610
7611 // The basic add/sub long vector instructions have variants with "2" on the end
7612 // which act on the high-half of their inputs. They are normally matched by
7613 // patterns like:
7614 //
7615 // (add (zeroext (extract_high LHS)),
7616 //      (zeroext (extract_high RHS)))
7617 // -> uaddl2 vD, vN, vM
7618 //
7619 // However, if one of the extracts is something like a duplicate, this
7620 // instruction can still be used profitably. This function puts the DAG into a
7621 // more appropriate form for those patterns to trigger.
7622 static SDValue performAddSubLongCombine(SDNode *N,
7623                                         TargetLowering::DAGCombinerInfo &DCI,
7624                                         SelectionDAG &DAG) {
7625   if (DCI.isBeforeLegalizeOps())
7626     return SDValue();
7627
7628   MVT VT = N->getSimpleValueType(0);
7629   if (!VT.is128BitVector()) {
7630     if (N->getOpcode() == ISD::ADD)
7631       return performSetccAddFolding(N, DAG);
7632     return SDValue();
7633   }
7634
7635   // Make sure both branches are extended in the same way.
7636   SDValue LHS = N->getOperand(0);
7637   SDValue RHS = N->getOperand(1);
7638   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
7639        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
7640       LHS.getOpcode() != RHS.getOpcode())
7641     return SDValue();
7642
7643   unsigned ExtType = LHS.getOpcode();
7644
7645   // It's not worth doing if at least one of the inputs isn't already an
7646   // extract, but we don't know which it'll be so we have to try both.
7647   if (isEssentiallyExtractSubvector(LHS.getOperand(0))) {
7648     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
7649     if (!RHS.getNode())
7650       return SDValue();
7651
7652     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
7653   } else if (isEssentiallyExtractSubvector(RHS.getOperand(0))) {
7654     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
7655     if (!LHS.getNode())
7656       return SDValue();
7657
7658     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
7659   }
7660
7661   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
7662 }
7663
7664 // Massage DAGs which we can use the high-half "long" operations on into
7665 // something isel will recognize better. E.g.
7666 //
7667 // (aarch64_neon_umull (extract_high vec) (dupv64 scalar)) -->
7668 //   (aarch64_neon_umull (extract_high (v2i64 vec)))
7669 //                     (extract_high (v2i64 (dup128 scalar)))))
7670 //
7671 static SDValue tryCombineLongOpWithDup(unsigned IID, SDNode *N,
7672                                        TargetLowering::DAGCombinerInfo &DCI,
7673                                        SelectionDAG &DAG) {
7674   if (DCI.isBeforeLegalizeOps())
7675     return SDValue();
7676
7677   SDValue LHS = N->getOperand(1);
7678   SDValue RHS = N->getOperand(2);
7679   assert(LHS.getValueType().is64BitVector() &&
7680          RHS.getValueType().is64BitVector() &&
7681          "unexpected shape for long operation");
7682
7683   // Either node could be a DUP, but it's not worth doing both of them (you'd
7684   // just as well use the non-high version) so look for a corresponding extract
7685   // operation on the other "wing".
7686   if (isEssentiallyExtractSubvector(LHS)) {
7687     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
7688     if (!RHS.getNode())
7689       return SDValue();
7690   } else if (isEssentiallyExtractSubvector(RHS)) {
7691     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
7692     if (!LHS.getNode())
7693       return SDValue();
7694   }
7695
7696   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
7697                      N->getOperand(0), LHS, RHS);
7698 }
7699
7700 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
7701   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
7702   unsigned ElemBits = ElemTy.getSizeInBits();
7703
7704   int64_t ShiftAmount;
7705   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
7706     APInt SplatValue, SplatUndef;
7707     unsigned SplatBitSize;
7708     bool HasAnyUndefs;
7709     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
7710                               HasAnyUndefs, ElemBits) ||
7711         SplatBitSize != ElemBits)
7712       return SDValue();
7713
7714     ShiftAmount = SplatValue.getSExtValue();
7715   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
7716     ShiftAmount = CVN->getSExtValue();
7717   } else
7718     return SDValue();
7719
7720   unsigned Opcode;
7721   bool IsRightShift;
7722   switch (IID) {
7723   default:
7724     llvm_unreachable("Unknown shift intrinsic");
7725   case Intrinsic::aarch64_neon_sqshl:
7726     Opcode = AArch64ISD::SQSHL_I;
7727     IsRightShift = false;
7728     break;
7729   case Intrinsic::aarch64_neon_uqshl:
7730     Opcode = AArch64ISD::UQSHL_I;
7731     IsRightShift = false;
7732     break;
7733   case Intrinsic::aarch64_neon_srshl:
7734     Opcode = AArch64ISD::SRSHR_I;
7735     IsRightShift = true;
7736     break;
7737   case Intrinsic::aarch64_neon_urshl:
7738     Opcode = AArch64ISD::URSHR_I;
7739     IsRightShift = true;
7740     break;
7741   case Intrinsic::aarch64_neon_sqshlu:
7742     Opcode = AArch64ISD::SQSHLU_I;
7743     IsRightShift = false;
7744     break;
7745   }
7746
7747   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits)
7748     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7749                        DAG.getConstant(-ShiftAmount, MVT::i32));
7750   else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount < ElemBits)
7751     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7752                        DAG.getConstant(ShiftAmount, MVT::i32));
7753
7754   return SDValue();
7755 }
7756
7757 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
7758 // the intrinsics must be legal and take an i32, this means there's almost
7759 // certainly going to be a zext in the DAG which we can eliminate.
7760 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
7761   SDValue AndN = N->getOperand(2);
7762   if (AndN.getOpcode() != ISD::AND)
7763     return SDValue();
7764
7765   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
7766   if (!CMask || CMask->getZExtValue() != Mask)
7767     return SDValue();
7768
7769   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
7770                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
7771 }
7772
7773 static SDValue combineAcrossLanesIntrinsic(unsigned Opc, SDNode *N,
7774                                            SelectionDAG &DAG) {
7775   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SDLoc(N), N->getValueType(0),
7776                      DAG.getNode(Opc, SDLoc(N),
7777                                  N->getOperand(1).getSimpleValueType(),
7778                                  N->getOperand(1)),
7779                      DAG.getConstant(0, MVT::i64));
7780 }
7781
7782 static SDValue performIntrinsicCombine(SDNode *N,
7783                                        TargetLowering::DAGCombinerInfo &DCI,
7784                                        const AArch64Subtarget *Subtarget) {
7785   SelectionDAG &DAG = DCI.DAG;
7786   unsigned IID = getIntrinsicID(N);
7787   switch (IID) {
7788   default:
7789     break;
7790   case Intrinsic::aarch64_neon_vcvtfxs2fp:
7791   case Intrinsic::aarch64_neon_vcvtfxu2fp:
7792     return tryCombineFixedPointConvert(N, DCI, DAG);
7793     break;
7794   case Intrinsic::aarch64_neon_saddv:
7795     return combineAcrossLanesIntrinsic(AArch64ISD::SADDV, N, DAG);
7796   case Intrinsic::aarch64_neon_uaddv:
7797     return combineAcrossLanesIntrinsic(AArch64ISD::UADDV, N, DAG);
7798   case Intrinsic::aarch64_neon_sminv:
7799     return combineAcrossLanesIntrinsic(AArch64ISD::SMINV, N, DAG);
7800   case Intrinsic::aarch64_neon_uminv:
7801     return combineAcrossLanesIntrinsic(AArch64ISD::UMINV, N, DAG);
7802   case Intrinsic::aarch64_neon_smaxv:
7803     return combineAcrossLanesIntrinsic(AArch64ISD::SMAXV, N, DAG);
7804   case Intrinsic::aarch64_neon_umaxv:
7805     return combineAcrossLanesIntrinsic(AArch64ISD::UMAXV, N, DAG);
7806   case Intrinsic::aarch64_neon_fmax:
7807     return DAG.getNode(AArch64ISD::FMAX, SDLoc(N), N->getValueType(0),
7808                        N->getOperand(1), N->getOperand(2));
7809   case Intrinsic::aarch64_neon_fmin:
7810     return DAG.getNode(AArch64ISD::FMIN, SDLoc(N), N->getValueType(0),
7811                        N->getOperand(1), N->getOperand(2));
7812   case Intrinsic::aarch64_neon_smull:
7813   case Intrinsic::aarch64_neon_umull:
7814   case Intrinsic::aarch64_neon_pmull:
7815   case Intrinsic::aarch64_neon_sqdmull:
7816     return tryCombineLongOpWithDup(IID, N, DCI, DAG);
7817   case Intrinsic::aarch64_neon_sqshl:
7818   case Intrinsic::aarch64_neon_uqshl:
7819   case Intrinsic::aarch64_neon_sqshlu:
7820   case Intrinsic::aarch64_neon_srshl:
7821   case Intrinsic::aarch64_neon_urshl:
7822     return tryCombineShiftImm(IID, N, DAG);
7823   case Intrinsic::aarch64_crc32b:
7824   case Intrinsic::aarch64_crc32cb:
7825     return tryCombineCRC32(0xff, N, DAG);
7826   case Intrinsic::aarch64_crc32h:
7827   case Intrinsic::aarch64_crc32ch:
7828     return tryCombineCRC32(0xffff, N, DAG);
7829   }
7830   return SDValue();
7831 }
7832
7833 static SDValue performExtendCombine(SDNode *N,
7834                                     TargetLowering::DAGCombinerInfo &DCI,
7835                                     SelectionDAG &DAG) {
7836   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
7837   // we can convert that DUP into another extract_high (of a bigger DUP), which
7838   // helps the backend to decide that an sabdl2 would be useful, saving a real
7839   // extract_high operation.
7840   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
7841       N->getOperand(0).getOpcode() == ISD::INTRINSIC_WO_CHAIN) {
7842     SDNode *ABDNode = N->getOperand(0).getNode();
7843     unsigned IID = getIntrinsicID(ABDNode);
7844     if (IID == Intrinsic::aarch64_neon_sabd ||
7845         IID == Intrinsic::aarch64_neon_uabd) {
7846       SDValue NewABD = tryCombineLongOpWithDup(IID, ABDNode, DCI, DAG);
7847       if (!NewABD.getNode())
7848         return SDValue();
7849
7850       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
7851                          NewABD);
7852     }
7853   }
7854
7855   // This is effectively a custom type legalization for AArch64.
7856   //
7857   // Type legalization will split an extend of a small, legal, type to a larger
7858   // illegal type by first splitting the destination type, often creating
7859   // illegal source types, which then get legalized in isel-confusing ways,
7860   // leading to really terrible codegen. E.g.,
7861   //   %result = v8i32 sext v8i8 %value
7862   // becomes
7863   //   %losrc = extract_subreg %value, ...
7864   //   %hisrc = extract_subreg %value, ...
7865   //   %lo = v4i32 sext v4i8 %losrc
7866   //   %hi = v4i32 sext v4i8 %hisrc
7867   // Things go rapidly downhill from there.
7868   //
7869   // For AArch64, the [sz]ext vector instructions can only go up one element
7870   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
7871   // take two instructions.
7872   //
7873   // This implies that the most efficient way to do the extend from v8i8
7874   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
7875   // the normal splitting to happen for the v8i16->v8i32.
7876
7877   // This is pre-legalization to catch some cases where the default
7878   // type legalization will create ill-tempered code.
7879   if (!DCI.isBeforeLegalizeOps())
7880     return SDValue();
7881
7882   // We're only interested in cleaning things up for non-legal vector types
7883   // here. If both the source and destination are legal, things will just
7884   // work naturally without any fiddling.
7885   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7886   EVT ResVT = N->getValueType(0);
7887   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
7888     return SDValue();
7889   // If the vector type isn't a simple VT, it's beyond the scope of what
7890   // we're  worried about here. Let legalization do its thing and hope for
7891   // the best.
7892   SDValue Src = N->getOperand(0);
7893   EVT SrcVT = Src->getValueType(0);
7894   if (!ResVT.isSimple() || !SrcVT.isSimple())
7895     return SDValue();
7896
7897   // If the source VT is a 64-bit vector, we can play games and get the
7898   // better results we want.
7899   if (SrcVT.getSizeInBits() != 64)
7900     return SDValue();
7901
7902   unsigned SrcEltSize = SrcVT.getVectorElementType().getSizeInBits();
7903   unsigned ElementCount = SrcVT.getVectorNumElements();
7904   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), ElementCount);
7905   SDLoc DL(N);
7906   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
7907
7908   // Now split the rest of the operation into two halves, each with a 64
7909   // bit source.
7910   EVT LoVT, HiVT;
7911   SDValue Lo, Hi;
7912   unsigned NumElements = ResVT.getVectorNumElements();
7913   assert(!(NumElements & 1) && "Splitting vector, but not in half!");
7914   LoVT = HiVT = EVT::getVectorVT(*DAG.getContext(),
7915                                  ResVT.getVectorElementType(), NumElements / 2);
7916
7917   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
7918                                LoVT.getVectorNumElements());
7919   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7920                    DAG.getConstant(0, MVT::i64));
7921   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7922                    DAG.getConstant(InNVT.getVectorNumElements(), MVT::i64));
7923   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
7924   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
7925
7926   // Now combine the parts back together so we still have a single result
7927   // like the combiner expects.
7928   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
7929 }
7930
7931 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
7932 /// value. The load store optimizer pass will merge them to store pair stores.
7933 /// This has better performance than a splat of the scalar followed by a split
7934 /// vector store. Even if the stores are not merged it is four stores vs a dup,
7935 /// followed by an ext.b and two stores.
7936 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode *St) {
7937   SDValue StVal = St->getValue();
7938   EVT VT = StVal.getValueType();
7939
7940   // Don't replace floating point stores, they possibly won't be transformed to
7941   // stp because of the store pair suppress pass.
7942   if (VT.isFloatingPoint())
7943     return SDValue();
7944
7945   // Check for insert vector elements.
7946   if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
7947     return SDValue();
7948
7949   // We can express a splat as store pair(s) for 2 or 4 elements.
7950   unsigned NumVecElts = VT.getVectorNumElements();
7951   if (NumVecElts != 4 && NumVecElts != 2)
7952     return SDValue();
7953   SDValue SplatVal = StVal.getOperand(1);
7954   unsigned RemainInsertElts = NumVecElts - 1;
7955
7956   // Check that this is a splat.
7957   while (--RemainInsertElts) {
7958     SDValue NextInsertElt = StVal.getOperand(0);
7959     if (NextInsertElt.getOpcode() != ISD::INSERT_VECTOR_ELT)
7960       return SDValue();
7961     if (NextInsertElt.getOperand(1) != SplatVal)
7962       return SDValue();
7963     StVal = NextInsertElt;
7964   }
7965   unsigned OrigAlignment = St->getAlignment();
7966   unsigned EltOffset = NumVecElts == 4 ? 4 : 8;
7967   unsigned Alignment = std::min(OrigAlignment, EltOffset);
7968
7969   // Create scalar stores. This is at least as good as the code sequence for a
7970   // split unaligned store wich is a dup.s, ext.b, and two stores.
7971   // Most of the time the three stores should be replaced by store pair
7972   // instructions (stp).
7973   SDLoc DL(St);
7974   SDValue BasePtr = St->getBasePtr();
7975   SDValue NewST1 =
7976       DAG.getStore(St->getChain(), DL, SplatVal, BasePtr, St->getPointerInfo(),
7977                    St->isVolatile(), St->isNonTemporal(), St->getAlignment());
7978
7979   unsigned Offset = EltOffset;
7980   while (--NumVecElts) {
7981     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7982                                     DAG.getConstant(Offset, MVT::i64));
7983     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
7984                           St->getPointerInfo(), St->isVolatile(),
7985                           St->isNonTemporal(), Alignment);
7986     Offset += EltOffset;
7987   }
7988   return NewST1;
7989 }
7990
7991 static SDValue performSTORECombine(SDNode *N,
7992                                    TargetLowering::DAGCombinerInfo &DCI,
7993                                    SelectionDAG &DAG,
7994                                    const AArch64Subtarget *Subtarget) {
7995   if (!DCI.isBeforeLegalize())
7996     return SDValue();
7997
7998   StoreSDNode *S = cast<StoreSDNode>(N);
7999   if (S->isVolatile())
8000     return SDValue();
8001
8002   // Cyclone has bad performance on unaligned 16B stores when crossing line and
8003   // page boundaries. We want to split such stores.
8004   if (!Subtarget->isCyclone())
8005     return SDValue();
8006
8007   // Don't split at Oz.
8008   MachineFunction &MF = DAG.getMachineFunction();
8009   bool IsMinSize = MF.getFunction()->hasFnAttribute(Attribute::MinSize);
8010   if (IsMinSize)
8011     return SDValue();
8012
8013   SDValue StVal = S->getValue();
8014   EVT VT = StVal.getValueType();
8015
8016   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
8017   // those up regresses performance on micro-benchmarks and olden/bh.
8018   if (!VT.isVector() || VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
8019     return SDValue();
8020
8021   // Split unaligned 16B stores. They are terrible for performance.
8022   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
8023   // extensions can use this to mark that it does not want splitting to happen
8024   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
8025   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
8026   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
8027       S->getAlignment() <= 2)
8028     return SDValue();
8029
8030   // If we get a splat of a scalar convert this vector store to a store of
8031   // scalars. They will be merged into store pairs thereby removing two
8032   // instructions.
8033   SDValue ReplacedSplat = replaceSplatVectorStore(DAG, S);
8034   if (ReplacedSplat != SDValue())
8035     return ReplacedSplat;
8036
8037   SDLoc DL(S);
8038   unsigned NumElts = VT.getVectorNumElements() / 2;
8039   // Split VT into two.
8040   EVT HalfVT =
8041       EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(), NumElts);
8042   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
8043                                    DAG.getConstant(0, MVT::i64));
8044   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
8045                                    DAG.getConstant(NumElts, MVT::i64));
8046   SDValue BasePtr = S->getBasePtr();
8047   SDValue NewST1 =
8048       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
8049                    S->isVolatile(), S->isNonTemporal(), S->getAlignment());
8050   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
8051                                   DAG.getConstant(8, MVT::i64));
8052   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
8053                       S->getPointerInfo(), S->isVolatile(), S->isNonTemporal(),
8054                       S->getAlignment());
8055 }
8056
8057 /// Target-specific DAG combine function for post-increment LD1 (lane) and
8058 /// post-increment LD1R.
8059 static SDValue performPostLD1Combine(SDNode *N,
8060                                      TargetLowering::DAGCombinerInfo &DCI,
8061                                      bool IsLaneOp) {
8062   if (DCI.isBeforeLegalizeOps())
8063     return SDValue();
8064
8065   SelectionDAG &DAG = DCI.DAG;
8066   EVT VT = N->getValueType(0);
8067
8068   unsigned LoadIdx = IsLaneOp ? 1 : 0;
8069   SDNode *LD = N->getOperand(LoadIdx).getNode();
8070   // If it is not LOAD, can not do such combine.
8071   if (LD->getOpcode() != ISD::LOAD)
8072     return SDValue();
8073
8074   LoadSDNode *LoadSDN = cast<LoadSDNode>(LD);
8075   EVT MemVT = LoadSDN->getMemoryVT();
8076   // Check if memory operand is the same type as the vector element.
8077   if (MemVT != VT.getVectorElementType())
8078     return SDValue();
8079
8080   // Check if there are other uses. If so, do not combine as it will introduce
8081   // an extra load.
8082   for (SDNode::use_iterator UI = LD->use_begin(), UE = LD->use_end(); UI != UE;
8083        ++UI) {
8084     if (UI.getUse().getResNo() == 1) // Ignore uses of the chain result.
8085       continue;
8086     if (*UI != N)
8087       return SDValue();
8088   }
8089
8090   SDValue Addr = LD->getOperand(1);
8091   SDValue Vector = N->getOperand(0);
8092   // Search for a use of the address operand that is an increment.
8093   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(), UE =
8094        Addr.getNode()->use_end(); UI != UE; ++UI) {
8095     SDNode *User = *UI;
8096     if (User->getOpcode() != ISD::ADD
8097         || UI.getUse().getResNo() != Addr.getResNo())
8098       continue;
8099
8100     // Check that the add is independent of the load.  Otherwise, folding it
8101     // would create a cycle.
8102     if (User->isPredecessorOf(LD) || LD->isPredecessorOf(User))
8103       continue;
8104     // Also check that add is not used in the vector operand.  This would also
8105     // create a cycle.
8106     if (User->isPredecessorOf(Vector.getNode()))
8107       continue;
8108
8109     // If the increment is a constant, it must match the memory ref size.
8110     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8111     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8112       uint32_t IncVal = CInc->getZExtValue();
8113       unsigned NumBytes = VT.getScalarSizeInBits() / 8;
8114       if (IncVal != NumBytes)
8115         continue;
8116       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
8117     }
8118
8119     // Finally, check that the vector doesn't depend on the load.
8120     // Again, this would create a cycle.
8121     // The load depending on the vector is fine, as that's the case for the
8122     // LD1*post we'll eventually generate anyway.
8123     if (LoadSDN->isPredecessorOf(Vector.getNode()))
8124       continue;
8125
8126     SmallVector<SDValue, 8> Ops;
8127     Ops.push_back(LD->getOperand(0));  // Chain
8128     if (IsLaneOp) {
8129       Ops.push_back(Vector);           // The vector to be inserted
8130       Ops.push_back(N->getOperand(2)); // The lane to be inserted in the vector
8131     }
8132     Ops.push_back(Addr);
8133     Ops.push_back(Inc);
8134
8135     EVT Tys[3] = { VT, MVT::i64, MVT::Other };
8136     SDVTList SDTys = DAG.getVTList(Tys);
8137     unsigned NewOp = IsLaneOp ? AArch64ISD::LD1LANEpost : AArch64ISD::LD1DUPpost;
8138     SDValue UpdN = DAG.getMemIntrinsicNode(NewOp, SDLoc(N), SDTys, Ops,
8139                                            MemVT,
8140                                            LoadSDN->getMemOperand());
8141
8142     // Update the uses.
8143     SmallVector<SDValue, 2> NewResults;
8144     NewResults.push_back(SDValue(LD, 0));             // The result of load
8145     NewResults.push_back(SDValue(UpdN.getNode(), 2)); // Chain
8146     DCI.CombineTo(LD, NewResults);
8147     DCI.CombineTo(N, SDValue(UpdN.getNode(), 0));     // Dup/Inserted Result
8148     DCI.CombineTo(User, SDValue(UpdN.getNode(), 1));  // Write back register
8149
8150     break;
8151   }
8152   return SDValue();
8153 }
8154
8155 /// Target-specific DAG combine function for NEON load/store intrinsics
8156 /// to merge base address updates.
8157 static SDValue performNEONPostLDSTCombine(SDNode *N,
8158                                           TargetLowering::DAGCombinerInfo &DCI,
8159                                           SelectionDAG &DAG) {
8160   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8161     return SDValue();
8162
8163   unsigned AddrOpIdx = N->getNumOperands() - 1;
8164   SDValue Addr = N->getOperand(AddrOpIdx);
8165
8166   // Search for a use of the address operand that is an increment.
8167   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
8168        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
8169     SDNode *User = *UI;
8170     if (User->getOpcode() != ISD::ADD ||
8171         UI.getUse().getResNo() != Addr.getResNo())
8172       continue;
8173
8174     // Check that the add is independent of the load/store.  Otherwise, folding
8175     // it would create a cycle.
8176     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
8177       continue;
8178
8179     // Find the new opcode for the updating load/store.
8180     bool IsStore = false;
8181     bool IsLaneOp = false;
8182     bool IsDupOp = false;
8183     unsigned NewOpc = 0;
8184     unsigned NumVecs = 0;
8185     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
8186     switch (IntNo) {
8187     default: llvm_unreachable("unexpected intrinsic for Neon base update");
8188     case Intrinsic::aarch64_neon_ld2:       NewOpc = AArch64ISD::LD2post;
8189       NumVecs = 2; break;
8190     case Intrinsic::aarch64_neon_ld3:       NewOpc = AArch64ISD::LD3post;
8191       NumVecs = 3; break;
8192     case Intrinsic::aarch64_neon_ld4:       NewOpc = AArch64ISD::LD4post;
8193       NumVecs = 4; break;
8194     case Intrinsic::aarch64_neon_st2:       NewOpc = AArch64ISD::ST2post;
8195       NumVecs = 2; IsStore = true; break;
8196     case Intrinsic::aarch64_neon_st3:       NewOpc = AArch64ISD::ST3post;
8197       NumVecs = 3; IsStore = true; break;
8198     case Intrinsic::aarch64_neon_st4:       NewOpc = AArch64ISD::ST4post;
8199       NumVecs = 4; IsStore = true; break;
8200     case Intrinsic::aarch64_neon_ld1x2:     NewOpc = AArch64ISD::LD1x2post;
8201       NumVecs = 2; break;
8202     case Intrinsic::aarch64_neon_ld1x3:     NewOpc = AArch64ISD::LD1x3post;
8203       NumVecs = 3; break;
8204     case Intrinsic::aarch64_neon_ld1x4:     NewOpc = AArch64ISD::LD1x4post;
8205       NumVecs = 4; break;
8206     case Intrinsic::aarch64_neon_st1x2:     NewOpc = AArch64ISD::ST1x2post;
8207       NumVecs = 2; IsStore = true; break;
8208     case Intrinsic::aarch64_neon_st1x3:     NewOpc = AArch64ISD::ST1x3post;
8209       NumVecs = 3; IsStore = true; break;
8210     case Intrinsic::aarch64_neon_st1x4:     NewOpc = AArch64ISD::ST1x4post;
8211       NumVecs = 4; IsStore = true; break;
8212     case Intrinsic::aarch64_neon_ld2r:      NewOpc = AArch64ISD::LD2DUPpost;
8213       NumVecs = 2; IsDupOp = true; break;
8214     case Intrinsic::aarch64_neon_ld3r:      NewOpc = AArch64ISD::LD3DUPpost;
8215       NumVecs = 3; IsDupOp = true; break;
8216     case Intrinsic::aarch64_neon_ld4r:      NewOpc = AArch64ISD::LD4DUPpost;
8217       NumVecs = 4; IsDupOp = true; break;
8218     case Intrinsic::aarch64_neon_ld2lane:   NewOpc = AArch64ISD::LD2LANEpost;
8219       NumVecs = 2; IsLaneOp = true; break;
8220     case Intrinsic::aarch64_neon_ld3lane:   NewOpc = AArch64ISD::LD3LANEpost;
8221       NumVecs = 3; IsLaneOp = true; break;
8222     case Intrinsic::aarch64_neon_ld4lane:   NewOpc = AArch64ISD::LD4LANEpost;
8223       NumVecs = 4; IsLaneOp = true; break;
8224     case Intrinsic::aarch64_neon_st2lane:   NewOpc = AArch64ISD::ST2LANEpost;
8225       NumVecs = 2; IsStore = true; IsLaneOp = true; break;
8226     case Intrinsic::aarch64_neon_st3lane:   NewOpc = AArch64ISD::ST3LANEpost;
8227       NumVecs = 3; IsStore = true; IsLaneOp = true; break;
8228     case Intrinsic::aarch64_neon_st4lane:   NewOpc = AArch64ISD::ST4LANEpost;
8229       NumVecs = 4; IsStore = true; IsLaneOp = true; break;
8230     }
8231
8232     EVT VecTy;
8233     if (IsStore)
8234       VecTy = N->getOperand(2).getValueType();
8235     else
8236       VecTy = N->getValueType(0);
8237
8238     // If the increment is a constant, it must match the memory ref size.
8239     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8240     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8241       uint32_t IncVal = CInc->getZExtValue();
8242       unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
8243       if (IsLaneOp || IsDupOp)
8244         NumBytes /= VecTy.getVectorNumElements();
8245       if (IncVal != NumBytes)
8246         continue;
8247       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
8248     }
8249     SmallVector<SDValue, 8> Ops;
8250     Ops.push_back(N->getOperand(0)); // Incoming chain
8251     // Load lane and store have vector list as input.
8252     if (IsLaneOp || IsStore)
8253       for (unsigned i = 2; i < AddrOpIdx; ++i)
8254         Ops.push_back(N->getOperand(i));
8255     Ops.push_back(Addr); // Base register
8256     Ops.push_back(Inc);
8257
8258     // Return Types.
8259     EVT Tys[6];
8260     unsigned NumResultVecs = (IsStore ? 0 : NumVecs);
8261     unsigned n;
8262     for (n = 0; n < NumResultVecs; ++n)
8263       Tys[n] = VecTy;
8264     Tys[n++] = MVT::i64;  // Type of write back register
8265     Tys[n] = MVT::Other;  // Type of the chain
8266     SDVTList SDTys = DAG.getVTList(makeArrayRef(Tys, NumResultVecs + 2));
8267
8268     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
8269     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys, Ops,
8270                                            MemInt->getMemoryVT(),
8271                                            MemInt->getMemOperand());
8272
8273     // Update the uses.
8274     std::vector<SDValue> NewResults;
8275     for (unsigned i = 0; i < NumResultVecs; ++i) {
8276       NewResults.push_back(SDValue(UpdN.getNode(), i));
8277     }
8278     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1));
8279     DCI.CombineTo(N, NewResults);
8280     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
8281
8282     break;
8283   }
8284   return SDValue();
8285 }
8286
8287 // Checks to see if the value is the prescribed width and returns information
8288 // about its extension mode.
8289 static
8290 bool checkValueWidth(SDValue V, unsigned width, ISD::LoadExtType &ExtType) {
8291   ExtType = ISD::NON_EXTLOAD;
8292   switch(V.getNode()->getOpcode()) {
8293   default:
8294     return false;
8295   case ISD::LOAD: {
8296     LoadSDNode *LoadNode = cast<LoadSDNode>(V.getNode());
8297     if ((LoadNode->getMemoryVT() == MVT::i8 && width == 8)
8298        || (LoadNode->getMemoryVT() == MVT::i16 && width == 16)) {
8299       ExtType = LoadNode->getExtensionType();
8300       return true;
8301     }
8302     return false;
8303   }
8304   case ISD::AssertSext: {
8305     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8306     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8307        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8308       ExtType = ISD::SEXTLOAD;
8309       return true;
8310     }
8311     return false;
8312   }
8313   case ISD::AssertZext: {
8314     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8315     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8316        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8317       ExtType = ISD::ZEXTLOAD;
8318       return true;
8319     }
8320     return false;
8321   }
8322   case ISD::Constant:
8323   case ISD::TargetConstant: {
8324     if (std::abs(cast<ConstantSDNode>(V.getNode())->getSExtValue()) <
8325         1LL << (width - 1))
8326       return true;
8327     return false;
8328   }
8329   }
8330
8331   return true;
8332 }
8333
8334 // This function does a whole lot of voodoo to determine if the tests are
8335 // equivalent without and with a mask. Essentially what happens is that given a
8336 // DAG resembling:
8337 //
8338 //  +-------------+ +-------------+ +-------------+ +-------------+
8339 //  |    Input    | | AddConstant | | CompConstant| |     CC      |
8340 //  +-------------+ +-------------+ +-------------+ +-------------+
8341 //           |           |           |               |
8342 //           V           V           |    +----------+
8343 //          +-------------+  +----+  |    |
8344 //          |     ADD     |  |0xff|  |    |
8345 //          +-------------+  +----+  |    |
8346 //                  |           |    |    |
8347 //                  V           V    |    |
8348 //                 +-------------+   |    |
8349 //                 |     AND     |   |    |
8350 //                 +-------------+   |    |
8351 //                      |            |    |
8352 //                      +-----+      |    |
8353 //                            |      |    |
8354 //                            V      V    V
8355 //                           +-------------+
8356 //                           |     CMP     |
8357 //                           +-------------+
8358 //
8359 // The AND node may be safely removed for some combinations of inputs. In
8360 // particular we need to take into account the extension type of the Input,
8361 // the exact values of AddConstant, CompConstant, and CC, along with the nominal
8362 // width of the input (this can work for any width inputs, the above graph is
8363 // specific to 8 bits.
8364 //
8365 // The specific equations were worked out by generating output tables for each
8366 // AArch64CC value in terms of and AddConstant (w1), CompConstant(w2). The
8367 // problem was simplified by working with 4 bit inputs, which means we only
8368 // needed to reason about 24 distinct bit patterns: 8 patterns unique to zero
8369 // extension (8,15), 8 patterns unique to sign extensions (-8,-1), and 8
8370 // patterns present in both extensions (0,7). For every distinct set of
8371 // AddConstant and CompConstants bit patterns we can consider the masked and
8372 // unmasked versions to be equivalent if the result of this function is true for
8373 // all 16 distinct bit patterns of for the current extension type of Input (w0).
8374 //
8375 //   sub      w8, w0, w1
8376 //   and      w10, w8, #0x0f
8377 //   cmp      w8, w2
8378 //   cset     w9, AArch64CC
8379 //   cmp      w10, w2
8380 //   cset     w11, AArch64CC
8381 //   cmp      w9, w11
8382 //   cset     w0, eq
8383 //   ret
8384 //
8385 // Since the above function shows when the outputs are equivalent it defines
8386 // when it is safe to remove the AND. Unfortunately it only runs on AArch64 and
8387 // would be expensive to run during compiles. The equations below were written
8388 // in a test harness that confirmed they gave equivalent outputs to the above
8389 // for all inputs function, so they can be used determine if the removal is
8390 // legal instead.
8391 //
8392 // isEquivalentMaskless() is the code for testing if the AND can be removed
8393 // factored out of the DAG recognition as the DAG can take several forms.
8394
8395 static
8396 bool isEquivalentMaskless(unsigned CC, unsigned width,
8397                           ISD::LoadExtType ExtType, signed AddConstant,
8398                           signed CompConstant) {
8399   // By being careful about our equations and only writing the in term
8400   // symbolic values and well known constants (0, 1, -1, MaxUInt) we can
8401   // make them generally applicable to all bit widths.
8402   signed MaxUInt = (1 << width);
8403
8404   // For the purposes of these comparisons sign extending the type is
8405   // equivalent to zero extending the add and displacing it by half the integer
8406   // width. Provided we are careful and make sure our equations are valid over
8407   // the whole range we can just adjust the input and avoid writing equations
8408   // for sign extended inputs.
8409   if (ExtType == ISD::SEXTLOAD)
8410     AddConstant -= (1 << (width-1));
8411
8412   switch(CC) {
8413   case AArch64CC::LE:
8414   case AArch64CC::GT: {
8415     if ((AddConstant == 0) ||
8416         (CompConstant == MaxUInt - 1 && AddConstant < 0) ||
8417         (AddConstant >= 0 && CompConstant < 0) ||
8418         (AddConstant <= 0 && CompConstant <= 0 && CompConstant < AddConstant))
8419       return true;
8420   } break;
8421   case AArch64CC::LT:
8422   case AArch64CC::GE: {
8423     if ((AddConstant == 0) ||
8424         (AddConstant >= 0 && CompConstant <= 0) ||
8425         (AddConstant <= 0 && CompConstant <= 0 && CompConstant <= AddConstant))
8426       return true;
8427   } break;
8428   case AArch64CC::HI:
8429   case AArch64CC::LS: {
8430     if ((AddConstant >= 0 && CompConstant < 0) ||
8431        (AddConstant <= 0 && CompConstant >= -1 &&
8432         CompConstant < AddConstant + MaxUInt))
8433       return true;
8434   } break;
8435   case AArch64CC::PL:
8436   case AArch64CC::MI: {
8437     if ((AddConstant == 0) ||
8438         (AddConstant > 0 && CompConstant <= 0) ||
8439         (AddConstant < 0 && CompConstant <= AddConstant))
8440       return true;
8441   } break;
8442   case AArch64CC::LO:
8443   case AArch64CC::HS: {
8444     if ((AddConstant >= 0 && CompConstant <= 0) ||
8445         (AddConstant <= 0 && CompConstant >= 0 &&
8446          CompConstant <= AddConstant + MaxUInt))
8447       return true;
8448   } break;
8449   case AArch64CC::EQ:
8450   case AArch64CC::NE: {
8451     if ((AddConstant > 0 && CompConstant < 0) ||
8452         (AddConstant < 0 && CompConstant >= 0 &&
8453          CompConstant < AddConstant + MaxUInt) ||
8454         (AddConstant >= 0 && CompConstant >= 0 &&
8455          CompConstant >= AddConstant) ||
8456         (AddConstant <= 0 && CompConstant < 0 && CompConstant < AddConstant))
8457
8458       return true;
8459   } break;
8460   case AArch64CC::VS:
8461   case AArch64CC::VC:
8462   case AArch64CC::AL:
8463   case AArch64CC::NV:
8464     return true;
8465   case AArch64CC::Invalid:
8466     break;
8467   }
8468
8469   return false;
8470 }
8471
8472 static
8473 SDValue performCONDCombine(SDNode *N,
8474                            TargetLowering::DAGCombinerInfo &DCI,
8475                            SelectionDAG &DAG, unsigned CCIndex,
8476                            unsigned CmpIndex) {
8477   unsigned CC = cast<ConstantSDNode>(N->getOperand(CCIndex))->getSExtValue();
8478   SDNode *SubsNode = N->getOperand(CmpIndex).getNode();
8479   unsigned CondOpcode = SubsNode->getOpcode();
8480
8481   if (CondOpcode != AArch64ISD::SUBS)
8482     return SDValue();
8483
8484   // There is a SUBS feeding this condition. Is it fed by a mask we can
8485   // use?
8486
8487   SDNode *AndNode = SubsNode->getOperand(0).getNode();
8488   unsigned MaskBits = 0;
8489
8490   if (AndNode->getOpcode() != ISD::AND)
8491     return SDValue();
8492
8493   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(AndNode->getOperand(1))) {
8494     uint32_t CNV = CN->getZExtValue();
8495     if (CNV == 255)
8496       MaskBits = 8;
8497     else if (CNV == 65535)
8498       MaskBits = 16;
8499   }
8500
8501   if (!MaskBits)
8502     return SDValue();
8503
8504   SDValue AddValue = AndNode->getOperand(0);
8505
8506   if (AddValue.getOpcode() != ISD::ADD)
8507     return SDValue();
8508
8509   // The basic dag structure is correct, grab the inputs and validate them.
8510
8511   SDValue AddInputValue1 = AddValue.getNode()->getOperand(0);
8512   SDValue AddInputValue2 = AddValue.getNode()->getOperand(1);
8513   SDValue SubsInputValue = SubsNode->getOperand(1);
8514
8515   // The mask is present and the provenance of all the values is a smaller type,
8516   // lets see if the mask is superfluous.
8517
8518   if (!isa<ConstantSDNode>(AddInputValue2.getNode()) ||
8519       !isa<ConstantSDNode>(SubsInputValue.getNode()))
8520     return SDValue();
8521
8522   ISD::LoadExtType ExtType;
8523
8524   if (!checkValueWidth(SubsInputValue, MaskBits, ExtType) ||
8525       !checkValueWidth(AddInputValue2, MaskBits, ExtType) ||
8526       !checkValueWidth(AddInputValue1, MaskBits, ExtType) )
8527     return SDValue();
8528
8529   if(!isEquivalentMaskless(CC, MaskBits, ExtType,
8530                 cast<ConstantSDNode>(AddInputValue2.getNode())->getSExtValue(),
8531                 cast<ConstantSDNode>(SubsInputValue.getNode())->getSExtValue()))
8532     return SDValue();
8533
8534   // The AND is not necessary, remove it.
8535
8536   SDVTList VTs = DAG.getVTList(SubsNode->getValueType(0),
8537                                SubsNode->getValueType(1));
8538   SDValue Ops[] = { AddValue, SubsNode->getOperand(1) };
8539
8540   SDValue NewValue = DAG.getNode(CondOpcode, SDLoc(SubsNode), VTs, Ops);
8541   DAG.ReplaceAllUsesWith(SubsNode, NewValue.getNode());
8542
8543   return SDValue(N, 0);
8544 }
8545
8546 // Optimize compare with zero and branch.
8547 static SDValue performBRCONDCombine(SDNode *N,
8548                                     TargetLowering::DAGCombinerInfo &DCI,
8549                                     SelectionDAG &DAG) {
8550   SDValue NV = performCONDCombine(N, DCI, DAG, 2, 3);
8551   if (NV.getNode())
8552     N = NV.getNode();
8553   SDValue Chain = N->getOperand(0);
8554   SDValue Dest = N->getOperand(1);
8555   SDValue CCVal = N->getOperand(2);
8556   SDValue Cmp = N->getOperand(3);
8557
8558   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
8559   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
8560   if (CC != AArch64CC::EQ && CC != AArch64CC::NE)
8561     return SDValue();
8562
8563   unsigned CmpOpc = Cmp.getOpcode();
8564   if (CmpOpc != AArch64ISD::ADDS && CmpOpc != AArch64ISD::SUBS)
8565     return SDValue();
8566
8567   // Only attempt folding if there is only one use of the flag and no use of the
8568   // value.
8569   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
8570     return SDValue();
8571
8572   SDValue LHS = Cmp.getOperand(0);
8573   SDValue RHS = Cmp.getOperand(1);
8574
8575   assert(LHS.getValueType() == RHS.getValueType() &&
8576          "Expected the value type to be the same for both operands!");
8577   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
8578     return SDValue();
8579
8580   if (isa<ConstantSDNode>(LHS) && cast<ConstantSDNode>(LHS)->isNullValue())
8581     std::swap(LHS, RHS);
8582
8583   if (!isa<ConstantSDNode>(RHS) || !cast<ConstantSDNode>(RHS)->isNullValue())
8584     return SDValue();
8585
8586   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
8587       LHS.getOpcode() == ISD::SRL)
8588     return SDValue();
8589
8590   // Fold the compare into the branch instruction.
8591   SDValue BR;
8592   if (CC == AArch64CC::EQ)
8593     BR = DAG.getNode(AArch64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8594   else
8595     BR = DAG.getNode(AArch64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8596
8597   // Do not add new nodes to DAG combiner worklist.
8598   DCI.CombineTo(N, BR, false);
8599
8600   return SDValue();
8601 }
8602
8603 // vselect (v1i1 setcc) ->
8604 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
8605 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
8606 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
8607 // such VSELECT.
8608 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
8609   SDValue N0 = N->getOperand(0);
8610   EVT CCVT = N0.getValueType();
8611
8612   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
8613       CCVT.getVectorElementType() != MVT::i1)
8614     return SDValue();
8615
8616   EVT ResVT = N->getValueType(0);
8617   EVT CmpVT = N0.getOperand(0).getValueType();
8618   // Only combine when the result type is of the same size as the compared
8619   // operands.
8620   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
8621     return SDValue();
8622
8623   SDValue IfTrue = N->getOperand(1);
8624   SDValue IfFalse = N->getOperand(2);
8625   SDValue SetCC =
8626       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
8627                    N0.getOperand(0), N0.getOperand(1),
8628                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
8629   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
8630                      IfTrue, IfFalse);
8631 }
8632
8633 /// A vector select: "(select vL, vR, (setcc LHS, RHS))" is best performed with
8634 /// the compare-mask instructions rather than going via NZCV, even if LHS and
8635 /// RHS are really scalar. This replaces any scalar setcc in the above pattern
8636 /// with a vector one followed by a DUP shuffle on the result.
8637 static SDValue performSelectCombine(SDNode *N, SelectionDAG &DAG) {
8638   SDValue N0 = N->getOperand(0);
8639   EVT ResVT = N->getValueType(0);
8640
8641   if (N0.getOpcode() != ISD::SETCC || N0.getValueType() != MVT::i1)
8642     return SDValue();
8643
8644   // If NumMaskElts == 0, the comparison is larger than select result. The
8645   // largest real NEON comparison is 64-bits per lane, which means the result is
8646   // at most 32-bits and an illegal vector. Just bail out for now.
8647   EVT SrcVT = N0.getOperand(0).getValueType();
8648
8649   // Don't try to do this optimization when the setcc itself has i1 operands.
8650   // There are no legal vectors of i1, so this would be pointless.
8651   if (SrcVT == MVT::i1)
8652     return SDValue();
8653
8654   int NumMaskElts = ResVT.getSizeInBits() / SrcVT.getSizeInBits();
8655   if (!ResVT.isVector() || NumMaskElts == 0)
8656     return SDValue();
8657
8658   SrcVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumMaskElts);
8659   EVT CCVT = SrcVT.changeVectorElementTypeToInteger();
8660
8661   // First perform a vector comparison, where lane 0 is the one we're interested
8662   // in.
8663   SDLoc DL(N0);
8664   SDValue LHS =
8665       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(0));
8666   SDValue RHS =
8667       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(1));
8668   SDValue SetCC = DAG.getNode(ISD::SETCC, DL, CCVT, LHS, RHS, N0.getOperand(2));
8669
8670   // Now duplicate the comparison mask we want across all other lanes.
8671   SmallVector<int, 8> DUPMask(CCVT.getVectorNumElements(), 0);
8672   SDValue Mask = DAG.getVectorShuffle(CCVT, DL, SetCC, SetCC, DUPMask.data());
8673   Mask = DAG.getNode(ISD::BITCAST, DL,
8674                      ResVT.changeVectorElementTypeToInteger(), Mask);
8675
8676   return DAG.getSelect(DL, ResVT, Mask, N->getOperand(1), N->getOperand(2));
8677 }
8678
8679 SDValue AArch64TargetLowering::PerformDAGCombine(SDNode *N,
8680                                                  DAGCombinerInfo &DCI) const {
8681   SelectionDAG &DAG = DCI.DAG;
8682   switch (N->getOpcode()) {
8683   default:
8684     break;
8685   case ISD::ADD:
8686   case ISD::SUB:
8687     return performAddSubLongCombine(N, DCI, DAG);
8688   case ISD::XOR:
8689     return performXorCombine(N, DAG, DCI, Subtarget);
8690   case ISD::MUL:
8691     return performMulCombine(N, DAG, DCI, Subtarget);
8692   case ISD::SINT_TO_FP:
8693   case ISD::UINT_TO_FP:
8694     return performIntToFpCombine(N, DAG, Subtarget);
8695   case ISD::OR:
8696     return performORCombine(N, DCI, Subtarget);
8697   case ISD::INTRINSIC_WO_CHAIN:
8698     return performIntrinsicCombine(N, DCI, Subtarget);
8699   case ISD::ANY_EXTEND:
8700   case ISD::ZERO_EXTEND:
8701   case ISD::SIGN_EXTEND:
8702     return performExtendCombine(N, DCI, DAG);
8703   case ISD::BITCAST:
8704     return performBitcastCombine(N, DCI, DAG);
8705   case ISD::CONCAT_VECTORS:
8706     return performConcatVectorsCombine(N, DCI, DAG);
8707   case ISD::SELECT:
8708     return performSelectCombine(N, DAG);
8709   case ISD::VSELECT:
8710     return performVSelectCombine(N, DCI.DAG);
8711   case ISD::STORE:
8712     return performSTORECombine(N, DCI, DAG, Subtarget);
8713   case AArch64ISD::BRCOND:
8714     return performBRCONDCombine(N, DCI, DAG);
8715   case AArch64ISD::CSEL:
8716     return performCONDCombine(N, DCI, DAG, 2, 3);
8717   case AArch64ISD::DUP:
8718     return performPostLD1Combine(N, DCI, false);
8719   case ISD::INSERT_VECTOR_ELT:
8720     return performPostLD1Combine(N, DCI, true);
8721   case ISD::INTRINSIC_VOID:
8722   case ISD::INTRINSIC_W_CHAIN:
8723     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
8724     case Intrinsic::aarch64_neon_ld2:
8725     case Intrinsic::aarch64_neon_ld3:
8726     case Intrinsic::aarch64_neon_ld4:
8727     case Intrinsic::aarch64_neon_ld1x2:
8728     case Intrinsic::aarch64_neon_ld1x3:
8729     case Intrinsic::aarch64_neon_ld1x4:
8730     case Intrinsic::aarch64_neon_ld2lane:
8731     case Intrinsic::aarch64_neon_ld3lane:
8732     case Intrinsic::aarch64_neon_ld4lane:
8733     case Intrinsic::aarch64_neon_ld2r:
8734     case Intrinsic::aarch64_neon_ld3r:
8735     case Intrinsic::aarch64_neon_ld4r:
8736     case Intrinsic::aarch64_neon_st2:
8737     case Intrinsic::aarch64_neon_st3:
8738     case Intrinsic::aarch64_neon_st4:
8739     case Intrinsic::aarch64_neon_st1x2:
8740     case Intrinsic::aarch64_neon_st1x3:
8741     case Intrinsic::aarch64_neon_st1x4:
8742     case Intrinsic::aarch64_neon_st2lane:
8743     case Intrinsic::aarch64_neon_st3lane:
8744     case Intrinsic::aarch64_neon_st4lane:
8745       return performNEONPostLDSTCombine(N, DCI, DAG);
8746     default:
8747       break;
8748     }
8749   }
8750   return SDValue();
8751 }
8752
8753 // Check if the return value is used as only a return value, as otherwise
8754 // we can't perform a tail-call. In particular, we need to check for
8755 // target ISD nodes that are returns and any other "odd" constructs
8756 // that the generic analysis code won't necessarily catch.
8757 bool AArch64TargetLowering::isUsedByReturnOnly(SDNode *N,
8758                                                SDValue &Chain) const {
8759   if (N->getNumValues() != 1)
8760     return false;
8761   if (!N->hasNUsesOfValue(1, 0))
8762     return false;
8763
8764   SDValue TCChain = Chain;
8765   SDNode *Copy = *N->use_begin();
8766   if (Copy->getOpcode() == ISD::CopyToReg) {
8767     // If the copy has a glue operand, we conservatively assume it isn't safe to
8768     // perform a tail call.
8769     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
8770         MVT::Glue)
8771       return false;
8772     TCChain = Copy->getOperand(0);
8773   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
8774     return false;
8775
8776   bool HasRet = false;
8777   for (SDNode *Node : Copy->uses()) {
8778     if (Node->getOpcode() != AArch64ISD::RET_FLAG)
8779       return false;
8780     HasRet = true;
8781   }
8782
8783   if (!HasRet)
8784     return false;
8785
8786   Chain = TCChain;
8787   return true;
8788 }
8789
8790 // Return whether the an instruction can potentially be optimized to a tail
8791 // call. This will cause the optimizers to attempt to move, or duplicate,
8792 // return instructions to help enable tail call optimizations for this
8793 // instruction.
8794 bool AArch64TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
8795   if (!CI->isTailCall())
8796     return false;
8797
8798   return true;
8799 }
8800
8801 bool AArch64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
8802                                                    SDValue &Offset,
8803                                                    ISD::MemIndexedMode &AM,
8804                                                    bool &IsInc,
8805                                                    SelectionDAG &DAG) const {
8806   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
8807     return false;
8808
8809   Base = Op->getOperand(0);
8810   // All of the indexed addressing mode instructions take a signed
8811   // 9 bit immediate offset.
8812   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
8813     int64_t RHSC = (int64_t)RHS->getZExtValue();
8814     if (RHSC >= 256 || RHSC <= -256)
8815       return false;
8816     IsInc = (Op->getOpcode() == ISD::ADD);
8817     Offset = Op->getOperand(1);
8818     return true;
8819   }
8820   return false;
8821 }
8822
8823 bool AArch64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
8824                                                       SDValue &Offset,
8825                                                       ISD::MemIndexedMode &AM,
8826                                                       SelectionDAG &DAG) const {
8827   EVT VT;
8828   SDValue Ptr;
8829   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8830     VT = LD->getMemoryVT();
8831     Ptr = LD->getBasePtr();
8832   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8833     VT = ST->getMemoryVT();
8834     Ptr = ST->getBasePtr();
8835   } else
8836     return false;
8837
8838   bool IsInc;
8839   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
8840     return false;
8841   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
8842   return true;
8843 }
8844
8845 bool AArch64TargetLowering::getPostIndexedAddressParts(
8846     SDNode *N, SDNode *Op, SDValue &Base, SDValue &Offset,
8847     ISD::MemIndexedMode &AM, SelectionDAG &DAG) const {
8848   EVT VT;
8849   SDValue Ptr;
8850   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8851     VT = LD->getMemoryVT();
8852     Ptr = LD->getBasePtr();
8853   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8854     VT = ST->getMemoryVT();
8855     Ptr = ST->getBasePtr();
8856   } else
8857     return false;
8858
8859   bool IsInc;
8860   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
8861     return false;
8862   // Post-indexing updates the base, so it's not a valid transform
8863   // if that's not the same as the load's pointer.
8864   if (Ptr != Base)
8865     return false;
8866   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
8867   return true;
8868 }
8869
8870 static void ReplaceBITCASTResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
8871                                   SelectionDAG &DAG) {
8872   SDLoc DL(N);
8873   SDValue Op = N->getOperand(0);
8874
8875   if (N->getValueType(0) != MVT::i16 || Op.getValueType() != MVT::f16)
8876     return;
8877
8878   Op = SDValue(
8879       DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL, MVT::f32,
8880                          DAG.getUNDEF(MVT::i32), Op,
8881                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
8882       0);
8883   Op = DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op);
8884   Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, MVT::i16, Op));
8885 }
8886
8887 void AArch64TargetLowering::ReplaceNodeResults(
8888     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
8889   switch (N->getOpcode()) {
8890   default:
8891     llvm_unreachable("Don't know how to custom expand this");
8892   case ISD::BITCAST:
8893     ReplaceBITCASTResults(N, Results, DAG);
8894     return;
8895   case ISD::FP_TO_UINT:
8896   case ISD::FP_TO_SINT:
8897     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
8898     // Let normal code take care of it by not adding anything to Results.
8899     return;
8900   }
8901 }
8902
8903 bool AArch64TargetLowering::useLoadStackGuardNode() const {
8904   return true;
8905 }
8906
8907 bool AArch64TargetLowering::combineRepeatedFPDivisors(unsigned NumUsers) const {
8908   // Combine multiple FDIVs with the same divisor into multiple FMULs by the
8909   // reciprocal if there are three or more FDIVs.
8910   return NumUsers > 2;
8911 }
8912
8913 TargetLoweringBase::LegalizeTypeAction
8914 AArch64TargetLowering::getPreferredVectorAction(EVT VT) const {
8915   MVT SVT = VT.getSimpleVT();
8916   // During type legalization, we prefer to widen v1i8, v1i16, v1i32  to v8i8,
8917   // v4i16, v2i32 instead of to promote.
8918   if (SVT == MVT::v1i8 || SVT == MVT::v1i16 || SVT == MVT::v1i32
8919       || SVT == MVT::v1f32)
8920     return TypeWidenVector;
8921
8922   return TargetLoweringBase::getPreferredVectorAction(VT);
8923 }
8924
8925 // Loads and stores less than 128-bits are already atomic; ones above that
8926 // are doomed anyway, so defer to the default libcall and blame the OS when
8927 // things go wrong.
8928 bool AArch64TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
8929   unsigned Size = SI->getValueOperand()->getType()->getPrimitiveSizeInBits();
8930   return Size == 128;
8931 }
8932
8933 // Loads and stores less than 128-bits are already atomic; ones above that
8934 // are doomed anyway, so defer to the default libcall and blame the OS when
8935 // things go wrong.
8936 bool AArch64TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
8937   unsigned Size = LI->getType()->getPrimitiveSizeInBits();
8938   return Size == 128;
8939 }
8940
8941 // For the real atomic operations, we have ldxr/stxr up to 128 bits,
8942 TargetLoweringBase::AtomicRMWExpansionKind
8943 AArch64TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
8944   unsigned Size = AI->getType()->getPrimitiveSizeInBits();
8945   return Size <= 128 ? AtomicRMWExpansionKind::LLSC
8946                      : AtomicRMWExpansionKind::None;
8947 }
8948
8949 bool AArch64TargetLowering::hasLoadLinkedStoreConditional() const {
8950   return true;
8951 }
8952
8953 Value *AArch64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
8954                                              AtomicOrdering Ord) const {
8955   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8956   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
8957   bool IsAcquire = isAtLeastAcquire(Ord);
8958
8959   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
8960   // intrinsic must return {i64, i64} and we have to recombine them into a
8961   // single i128 here.
8962   if (ValTy->getPrimitiveSizeInBits() == 128) {
8963     Intrinsic::ID Int =
8964         IsAcquire ? Intrinsic::aarch64_ldaxp : Intrinsic::aarch64_ldxp;
8965     Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int);
8966
8967     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8968     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
8969
8970     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
8971     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
8972     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
8973     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
8974     return Builder.CreateOr(
8975         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
8976   }
8977
8978   Type *Tys[] = { Addr->getType() };
8979   Intrinsic::ID Int =
8980       IsAcquire ? Intrinsic::aarch64_ldaxr : Intrinsic::aarch64_ldxr;
8981   Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int, Tys);
8982
8983   return Builder.CreateTruncOrBitCast(
8984       Builder.CreateCall(Ldxr, Addr),
8985       cast<PointerType>(Addr->getType())->getElementType());
8986 }
8987
8988 Value *AArch64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
8989                                                    Value *Val, Value *Addr,
8990                                                    AtomicOrdering Ord) const {
8991   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8992   bool IsRelease = isAtLeastRelease(Ord);
8993
8994   // Since the intrinsics must have legal type, the i128 intrinsics take two
8995   // parameters: "i64, i64". We must marshal Val into the appropriate form
8996   // before the call.
8997   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
8998     Intrinsic::ID Int =
8999         IsRelease ? Intrinsic::aarch64_stlxp : Intrinsic::aarch64_stxp;
9000     Function *Stxr = Intrinsic::getDeclaration(M, Int);
9001     Type *Int64Ty = Type::getInt64Ty(M->getContext());
9002
9003     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
9004     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
9005     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
9006     return Builder.CreateCall3(Stxr, Lo, Hi, Addr);
9007   }
9008
9009   Intrinsic::ID Int =
9010       IsRelease ? Intrinsic::aarch64_stlxr : Intrinsic::aarch64_stxr;
9011   Type *Tys[] = { Addr->getType() };
9012   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
9013
9014   return Builder.CreateCall2(
9015       Stxr, Builder.CreateZExtOrBitCast(
9016                 Val, Stxr->getFunctionType()->getParamType(0)),
9017       Addr);
9018 }
9019
9020 bool AArch64TargetLowering::functionArgumentNeedsConsecutiveRegisters(
9021     Type *Ty, CallingConv::ID CallConv, bool isVarArg) const {
9022   return Ty->isArrayTy();
9023 }