lib/Target/AArch64/AArch64ISelLowering.cpp

   1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation  ----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AArch64TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64ISelLowering.h"
  15 #include "AArch64CallingConvention.h"
  16 #include "AArch64MachineFunctionInfo.h"
  17 #include "AArch64PerfectShuffle.h"
  18 #include "AArch64Subtarget.h"
  19 #include "AArch64TargetMachine.h"
  20 #include "AArch64TargetObjectFile.h"
  21 #include "MCTargetDesc/AArch64AddressingModes.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/CodeGen/CallingConvLower.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/Intrinsics.h"
  29 #include "llvm/IR/Type.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 using namespace llvm;
  36
  37 #define DEBUG_TYPE "aarch64-lower"
  38
  39 STATISTIC(NumTailCalls, "Number of tail calls");
  40 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
  41
  42 namespace {
  43 enum AlignMode {
  44   StrictAlign,
  45   NoStrictAlign
  46 };
  47 }
  48
  49 static cl::opt<AlignMode>
  50 Align(cl::desc("Load/store alignment support"),
  51       cl::Hidden, cl::init(NoStrictAlign),
  52       cl::values(
  53           clEnumValN(StrictAlign,   "aarch64-strict-align",
  54                      "Disallow all unaligned memory accesses"),
  55           clEnumValN(NoStrictAlign, "aarch64-no-strict-align",
  56                      "Allow unaligned memory accesses"),
  57           clEnumValEnd));
  58
  59 // Place holder until extr generation is tested fully.
  60 static cl::opt<bool>
  61 EnableAArch64ExtrGeneration("aarch64-extr-generation", cl::Hidden,
  62                           cl::desc("Allow AArch64 (or (shift)(shift))->extract"),
  63                           cl::init(true));
  64
  65 static cl::opt<bool>
  66 EnableAArch64SlrGeneration("aarch64-shift-insert-generation", cl::Hidden,
  67                          cl::desc("Allow AArch64 SLI/SRI formation"),
  68                          cl::init(false));
  69
  70
  71 AArch64TargetLowering::AArch64TargetLowering(const TargetMachine &TM)
  72     : TargetLowering(TM) {
  73   Subtarget = &TM.getSubtarget<AArch64Subtarget>();
  74
  75   // AArch64 doesn't have comparisons which set GPRs or setcc instructions, so
  76   // we have to make something up. Arbitrarily, choose ZeroOrOne.
  77   setBooleanContents(ZeroOrOneBooleanContent);
  78   // When comparing vectors the result sets the different elements in the
  79   // vector to all-one or all-zero.
  80   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  81
  82   // Set up the register classes.
  83   addRegisterClass(MVT::i32, &AArch64::GPR32allRegClass);
  84   addRegisterClass(MVT::i64, &AArch64::GPR64allRegClass);
  85
  86   if (Subtarget->hasFPARMv8()) {
  87     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
  88     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
  89     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
  90     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
  91   }
  92
  93   if (Subtarget->hasNEON()) {
  94     addRegisterClass(MVT::v16i8, &AArch64::FPR8RegClass);
  95     addRegisterClass(MVT::v8i16, &AArch64::FPR16RegClass);
  96     // Someone set us up the NEON.
  97     addDRTypeForNEON(MVT::v2f32);
  98     addDRTypeForNEON(MVT::v8i8);
  99     addDRTypeForNEON(MVT::v4i16);
 100     addDRTypeForNEON(MVT::v2i32);
 101     addDRTypeForNEON(MVT::v1i64);
 102     addDRTypeForNEON(MVT::v1f64);
 103     addDRTypeForNEON(MVT::v4f16);
 104
 105     addQRTypeForNEON(MVT::v4f32);
 106     addQRTypeForNEON(MVT::v2f64);
 107     addQRTypeForNEON(MVT::v16i8);
 108     addQRTypeForNEON(MVT::v8i16);
 109     addQRTypeForNEON(MVT::v4i32);
 110     addQRTypeForNEON(MVT::v2i64);
 111     addQRTypeForNEON(MVT::v8f16);
 112   }
 113
 114   // Compute derived properties from the register classes
 115   computeRegisterProperties();
 116
 117   // Provide all sorts of operation actions
 118   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 119   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 120   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 121   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 122   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 123   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 124   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 125   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 126   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 127   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 128   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 129   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 130   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 131   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 132   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 133   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 134   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 135   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 136   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 137   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 138   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 139
 140   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 141   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 142   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 143
 144   setOperationAction(ISD::FREM, MVT::f32, Expand);
 145   setOperationAction(ISD::FREM, MVT::f64, Expand);
 146   setOperationAction(ISD::FREM, MVT::f80, Expand);
 147
 148   // Custom lowering hooks are needed for XOR
 149   // to fold it into CSINC/CSINV.
 150   setOperationAction(ISD::XOR, MVT::i32, Custom);
 151   setOperationAction(ISD::XOR, MVT::i64, Custom);
 152
 153   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 154   // there's a valid register class, so we need custom operations in most cases.
 155   setOperationAction(ISD::FABS, MVT::f128, Expand);
 156   setOperationAction(ISD::FADD, MVT::f128, Custom);
 157   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
 158   setOperationAction(ISD::FCOS, MVT::f128, Expand);
 159   setOperationAction(ISD::FDIV, MVT::f128, Custom);
 160   setOperationAction(ISD::FMA, MVT::f128, Expand);
 161   setOperationAction(ISD::FMUL, MVT::f128, Custom);
 162   setOperationAction(ISD::FNEG, MVT::f128, Expand);
 163   setOperationAction(ISD::FPOW, MVT::f128, Expand);
 164   setOperationAction(ISD::FREM, MVT::f128, Expand);
 165   setOperationAction(ISD::FRINT, MVT::f128, Expand);
 166   setOperationAction(ISD::FSIN, MVT::f128, Expand);
 167   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
 168   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
 169   setOperationAction(ISD::FSUB, MVT::f128, Custom);
 170   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 171   setOperationAction(ISD::SETCC, MVT::f128, Custom);
 172   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
 173   setOperationAction(ISD::SELECT, MVT::f128, Custom);
 174   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
 175   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
 176
 177   // Lowering for many of the conversions is actually specified by the non-f128
 178   // type. The LowerXXX function will be trivial when f128 isn't involved.
 179   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 180   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 181   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 182   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 183   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 184   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 185   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 186   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 187   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 188   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 189   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 190   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 191   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
 192   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
 193
 194   // Variable arguments.
 195   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 196   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 197   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 198   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 199
 200   // Variable-sized objects.
 201   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 202   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 203   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 204
 205   // Exception handling.
 206   // FIXME: These are guesses. Has this been defined yet?
 207   setExceptionPointerRegister(AArch64::X0);
 208   setExceptionSelectorRegister(AArch64::X1);
 209
 210   // Constant pool entries
 211   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 212
 213   // BlockAddress
 214   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 215
 216   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
 217   setOperationAction(ISD::ADDC, MVT::i32, Custom);
 218   setOperationAction(ISD::ADDE, MVT::i32, Custom);
 219   setOperationAction(ISD::SUBC, MVT::i32, Custom);
 220   setOperationAction(ISD::SUBE, MVT::i32, Custom);
 221   setOperationAction(ISD::ADDC, MVT::i64, Custom);
 222   setOperationAction(ISD::ADDE, MVT::i64, Custom);
 223   setOperationAction(ISD::SUBC, MVT::i64, Custom);
 224   setOperationAction(ISD::SUBE, MVT::i64, Custom);
 225
 226   // AArch64 lacks both left-rotate and popcount instructions.
 227   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 228   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 229
 230   // AArch64 doesn't have {U|S}MUL_LOHI.
 231   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 232   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 233
 234
 235   // Expand the undefined-at-zero variants to cttz/ctlz to their defined-at-zero
 236   // counterparts, which AArch64 supports directly.
 237   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 238   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 239   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 240   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 241
 242   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
 243   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
 244
 245   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 246   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 247   setOperationAction(ISD::SREM, MVT::i32, Expand);
 248   setOperationAction(ISD::SREM, MVT::i64, Expand);
 249   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 250   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 251   setOperationAction(ISD::UREM, MVT::i32, Expand);
 252   setOperationAction(ISD::UREM, MVT::i64, Expand);
 253
 254   // Custom lower Add/Sub/Mul with overflow.
 255   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 256   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 257   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 258   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 259   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 260   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 261   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 262   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 263   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 264   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 265   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 266   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 267
 268   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 269   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 270   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 271   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 272   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 273   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 274   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 275   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 276
 277   // f16 is storage-only, so we promote operations to f32 if we know this is
 278   // valid, and ignore them otherwise. The operations not mentioned here will
 279   // fail to select, but this is not a major problem as no source language
 280   // should be emitting native f16 operations yet.
 281   setOperationAction(ISD::FADD, MVT::f16, Promote);
 282   setOperationAction(ISD::FDIV, MVT::f16, Promote);
 283   setOperationAction(ISD::FMUL, MVT::f16, Promote);
 284   setOperationAction(ISD::FSUB, MVT::f16, Promote);
 285
 286   // v4f16 is also a storage-only type, so promote it to v4f32 when that is
 287   // known to be safe.
 288   setOperationAction(ISD::FADD, MVT::v4f16, Promote);
 289   setOperationAction(ISD::FSUB, MVT::v4f16, Promote);
 290   setOperationAction(ISD::FMUL, MVT::v4f16, Promote);
 291   setOperationAction(ISD::FDIV, MVT::v4f16, Promote);
 292   setOperationAction(ISD::FP_EXTEND, MVT::v4f16, Promote);
 293   setOperationAction(ISD::FP_ROUND, MVT::v4f16, Promote);
 294   AddPromotedToType(ISD::FADD, MVT::v4f16, MVT::v4f32);
 295   AddPromotedToType(ISD::FSUB, MVT::v4f16, MVT::v4f32);
 296   AddPromotedToType(ISD::FMUL, MVT::v4f16, MVT::v4f32);
 297   AddPromotedToType(ISD::FDIV, MVT::v4f16, MVT::v4f32);
 298   AddPromotedToType(ISD::FP_EXTEND, MVT::v4f16, MVT::v4f32);
 299   AddPromotedToType(ISD::FP_ROUND, MVT::v4f16, MVT::v4f32);
 300
 301   // Expand all other v4f16 operations.
 302   // FIXME: We could generate better code by promoting some operations to
 303   // a pair of v4f32s
 304   setOperationAction(ISD::FABS, MVT::v4f16, Expand);
 305   setOperationAction(ISD::FCEIL, MVT::v4f16, Expand);
 306   setOperationAction(ISD::FCOPYSIGN, MVT::v4f16, Expand);
 307   setOperationAction(ISD::FCOS, MVT::v4f16, Expand);
 308   setOperationAction(ISD::FFLOOR, MVT::v4f16, Expand);
 309   setOperationAction(ISD::FMA, MVT::v4f16, Expand);
 310   setOperationAction(ISD::FNEARBYINT, MVT::v4f16, Expand);
 311   setOperationAction(ISD::FNEG, MVT::v4f16, Expand);
 312   setOperationAction(ISD::FPOW, MVT::v4f16, Expand);
 313   setOperationAction(ISD::FPOWI, MVT::v4f16, Expand);
 314   setOperationAction(ISD::FREM, MVT::v4f16, Expand);
 315   setOperationAction(ISD::FROUND, MVT::v4f16, Expand);
 316   setOperationAction(ISD::FRINT, MVT::v4f16, Expand);
 317   setOperationAction(ISD::FSIN, MVT::v4f16, Expand);
 318   setOperationAction(ISD::FSINCOS, MVT::v4f16, Expand);
 319   setOperationAction(ISD::FSQRT, MVT::v4f16, Expand);
 320   setOperationAction(ISD::FTRUNC, MVT::v4f16, Expand);
 321   setOperationAction(ISD::SETCC, MVT::v4f16, Expand);
 322   setOperationAction(ISD::BR_CC, MVT::v4f16, Expand);
 323   setOperationAction(ISD::SELECT, MVT::v4f16, Expand);
 324   setOperationAction(ISD::SELECT_CC, MVT::v4f16, Expand);
 325   setOperationAction(ISD::FEXP, MVT::v4f16, Expand);
 326   setOperationAction(ISD::FEXP2, MVT::v4f16, Expand);
 327   setOperationAction(ISD::FLOG, MVT::v4f16, Expand);
 328   setOperationAction(ISD::FLOG2, MVT::v4f16, Expand);
 329   setOperationAction(ISD::FLOG10, MVT::v4f16, Expand);
 330
 331
 332   // v8f16 is also a storage-only type, so expand it.
 333   setOperationAction(ISD::FABS, MVT::v8f16, Expand);
 334   setOperationAction(ISD::FADD, MVT::v8f16, Expand);
 335   setOperationAction(ISD::FCEIL, MVT::v8f16, Expand);
 336   setOperationAction(ISD::FCOPYSIGN, MVT::v8f16, Expand);
 337   setOperationAction(ISD::FCOS, MVT::v8f16, Expand);
 338   setOperationAction(ISD::FDIV, MVT::v8f16, Expand);
 339   setOperationAction(ISD::FFLOOR, MVT::v8f16, Expand);
 340   setOperationAction(ISD::FMA, MVT::v8f16, Expand);
 341   setOperationAction(ISD::FMUL, MVT::v8f16, Expand);
 342   setOperationAction(ISD::FNEARBYINT, MVT::v8f16, Expand);
 343   setOperationAction(ISD::FNEG, MVT::v8f16, Expand);
 344   setOperationAction(ISD::FPOW, MVT::v8f16, Expand);
 345   setOperationAction(ISD::FPOWI, MVT::v8f16, Expand);
 346   setOperationAction(ISD::FREM, MVT::v8f16, Expand);
 347   setOperationAction(ISD::FROUND, MVT::v8f16, Expand);
 348   setOperationAction(ISD::FRINT, MVT::v8f16, Expand);
 349   setOperationAction(ISD::FSIN, MVT::v8f16, Expand);
 350   setOperationAction(ISD::FSINCOS, MVT::v8f16, Expand);
 351   setOperationAction(ISD::FSQRT, MVT::v8f16, Expand);
 352   setOperationAction(ISD::FSUB, MVT::v8f16, Expand);
 353   setOperationAction(ISD::FTRUNC, MVT::v8f16, Expand);
 354   setOperationAction(ISD::SETCC, MVT::v8f16, Expand);
 355   setOperationAction(ISD::BR_CC, MVT::v8f16, Expand);
 356   setOperationAction(ISD::SELECT, MVT::v8f16, Expand);
 357   setOperationAction(ISD::SELECT_CC, MVT::v8f16, Expand);
 358   setOperationAction(ISD::FP_EXTEND, MVT::v8f16, Expand);
 359   setOperationAction(ISD::FEXP, MVT::v8f16, Expand);
 360   setOperationAction(ISD::FEXP2, MVT::v8f16, Expand);
 361   setOperationAction(ISD::FLOG, MVT::v8f16, Expand);
 362   setOperationAction(ISD::FLOG2, MVT::v8f16, Expand);
 363   setOperationAction(ISD::FLOG10, MVT::v8f16, Expand);
 364
 365   // AArch64 has implementations of a lot of rounding-like FP operations.
 366   static MVT RoundingTypes[] = { MVT::f32, MVT::f64};
 367   for (unsigned I = 0; I < array_lengthof(RoundingTypes); ++I) {
 368     MVT Ty = RoundingTypes[I];
 369     setOperationAction(ISD::FFLOOR, Ty, Legal);
 370     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 371     setOperationAction(ISD::FCEIL, Ty, Legal);
 372     setOperationAction(ISD::FRINT, Ty, Legal);
 373     setOperationAction(ISD::FTRUNC, Ty, Legal);
 374     setOperationAction(ISD::FROUND, Ty, Legal);
 375   }
 376
 377   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 378
 379   if (Subtarget->isTargetMachO()) {
 380     // For iOS, we don't want to the normal expansion of a libcall to
 381     // sincos. We want to issue a libcall to __sincos_stret to avoid memory
 382     // traffic.
 383     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 384     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 385   } else {
 386     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 387     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 388   }
 389
 390   // Make floating-point constants legal for the large code model, so they don't
 391   // become loads from the constant pool.
 392   if (Subtarget->isTargetMachO() && TM.getCodeModel() == CodeModel::Large) {
 393     setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 394     setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 395   }
 396
 397   // AArch64 does not have floating-point extending loads, i1 sign-extending
 398   // load, floating-point truncating stores, or v2i32->v2i16 truncating store.
 399   setLoadExtAction(ISD::EXTLOAD, MVT::f16, Expand);
 400   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 401   setLoadExtAction(ISD::EXTLOAD, MVT::f64, Expand);
 402   setLoadExtAction(ISD::EXTLOAD, MVT::f80, Expand);
 403   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Expand);
 404   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 405   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 406   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 407   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
 408   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 409   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 410   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 411
 412   setOperationAction(ISD::BITCAST, MVT::i16, Custom);
 413   setOperationAction(ISD::BITCAST, MVT::f16, Custom);
 414
 415   // Indexed loads and stores are supported.
 416   for (unsigned im = (unsigned)ISD::PRE_INC;
 417        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 418     setIndexedLoadAction(im, MVT::i8, Legal);
 419     setIndexedLoadAction(im, MVT::i16, Legal);
 420     setIndexedLoadAction(im, MVT::i32, Legal);
 421     setIndexedLoadAction(im, MVT::i64, Legal);
 422     setIndexedLoadAction(im, MVT::f64, Legal);
 423     setIndexedLoadAction(im, MVT::f32, Legal);
 424     setIndexedStoreAction(im, MVT::i8, Legal);
 425     setIndexedStoreAction(im, MVT::i16, Legal);
 426     setIndexedStoreAction(im, MVT::i32, Legal);
 427     setIndexedStoreAction(im, MVT::i64, Legal);
 428     setIndexedStoreAction(im, MVT::f64, Legal);
 429     setIndexedStoreAction(im, MVT::f32, Legal);
 430   }
 431
 432   // Trap.
 433   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 434
 435   // We combine OR nodes for bitfield operations.
 436   setTargetDAGCombine(ISD::OR);
 437
 438   // Vector add and sub nodes may conceal a high-half opportunity.
 439   // Also, try to fold ADD into CSINC/CSINV..
 440   setTargetDAGCombine(ISD::ADD);
 441   setTargetDAGCombine(ISD::SUB);
 442
 443   setTargetDAGCombine(ISD::XOR);
 444   setTargetDAGCombine(ISD::SINT_TO_FP);
 445   setTargetDAGCombine(ISD::UINT_TO_FP);
 446
 447   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 448
 449   setTargetDAGCombine(ISD::ANY_EXTEND);
 450   setTargetDAGCombine(ISD::ZERO_EXTEND);
 451   setTargetDAGCombine(ISD::SIGN_EXTEND);
 452   setTargetDAGCombine(ISD::BITCAST);
 453   setTargetDAGCombine(ISD::CONCAT_VECTORS);
 454   setTargetDAGCombine(ISD::STORE);
 455
 456   setTargetDAGCombine(ISD::MUL);
 457
 458   setTargetDAGCombine(ISD::SELECT);
 459   setTargetDAGCombine(ISD::VSELECT);
 460
 461   setTargetDAGCombine(ISD::INTRINSIC_VOID);
 462   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 463   setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 464
 465   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 8;
 466   MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 4;
 467   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize = 4;
 468
 469   setStackPointerRegisterToSaveRestore(AArch64::SP);
 470
 471   setSchedulingPreference(Sched::Hybrid);
 472
 473   // Enable TBZ/TBNZ
 474   MaskAndBranchFoldingIsLegal = true;
 475
 476   setMinFunctionAlignment(2);
 477
 478   RequireStrictAlign = (Align == StrictAlign);
 479
 480   setHasExtractBitsInsn(true);
 481
 482   if (Subtarget->hasNEON()) {
 483     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
 484     // silliness like this:
 485     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
 486     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
 487     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
 488     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
 489     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
 490     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
 491     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
 492     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
 493     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
 494     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
 495     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
 496     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
 497     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 498     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
 499     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
 500     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
 501     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
 502     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
 503     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
 504     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
 505     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
 506     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
 507     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 508     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
 509     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
 510
 511     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
 512     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
 513     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
 514     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
 515     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
 516
 517     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 518
 519     // AArch64 doesn't have a direct vector ->f32 conversion instructions for
 520     // elements smaller than i32, so promote the input to i32 first.
 521     setOperationAction(ISD::UINT_TO_FP, MVT::v4i8, Promote);
 522     setOperationAction(ISD::SINT_TO_FP, MVT::v4i8, Promote);
 523     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Promote);
 524     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Promote);
 525     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
 526     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 527     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 528     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 529     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 530
 531     // AArch64 doesn't have MUL.2d:
 532     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 533     // Custom handling for some quad-vector types to detect MULL.
 534     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 535     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 536     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 537
 538     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
 539     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
 540     // Likewise, narrowing and extending vector loads/stores aren't handled
 541     // directly.
 542     for (MVT VT : MVT::vector_valuetypes()) {
 543       setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
 544
 545       setOperationAction(ISD::MULHS, VT, Expand);
 546       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 547       setOperationAction(ISD::MULHU, VT, Expand);
 548       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 549
 550       setOperationAction(ISD::BSWAP, VT, Expand);
 551
 552       for (MVT InnerVT : MVT::vector_valuetypes())
 553         setTruncStoreAction(VT, InnerVT, Expand);
 554       setLoadExtAction(ISD::SEXTLOAD, VT, Expand);
 555       setLoadExtAction(ISD::ZEXTLOAD, VT, Expand);
 556       setLoadExtAction(ISD::EXTLOAD, VT, Expand);
 557     }
 558
 559     // AArch64 has implementations of a lot of rounding-like FP operations.
 560     static MVT RoundingVecTypes[] = {MVT::v2f32, MVT::v4f32, MVT::v2f64 };
 561     for (unsigned I = 0; I < array_lengthof(RoundingVecTypes); ++I) {
 562       MVT Ty = RoundingVecTypes[I];
 563       setOperationAction(ISD::FFLOOR, Ty, Legal);
 564       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 565       setOperationAction(ISD::FCEIL, Ty, Legal);
 566       setOperationAction(ISD::FRINT, Ty, Legal);
 567       setOperationAction(ISD::FTRUNC, Ty, Legal);
 568       setOperationAction(ISD::FROUND, Ty, Legal);
 569     }
 570   }
 571
 572   // Prefer likely predicted branches to selects on out-of-order cores.
 573   if (Subtarget->isCortexA57())
 574     PredictableSelectIsExpensive = true;
 575 }
 576
 577 void AArch64TargetLowering::addTypeForNEON(EVT VT, EVT PromotedBitwiseVT) {
 578   if (VT == MVT::v2f32 || VT == MVT::v4f16) {
 579     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 580     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i32);
 581
 582     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 583     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i32);
 584   } else if (VT == MVT::v2f64 || VT == MVT::v4f32 || VT == MVT::v8f16) {
 585     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 586     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i64);
 587
 588     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 589     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i64);
 590   }
 591
 592   // Mark vector float intrinsics as expand.
 593   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
 594     setOperationAction(ISD::FSIN, VT.getSimpleVT(), Expand);
 595     setOperationAction(ISD::FCOS, VT.getSimpleVT(), Expand);
 596     setOperationAction(ISD::FPOWI, VT.getSimpleVT(), Expand);
 597     setOperationAction(ISD::FPOW, VT.getSimpleVT(), Expand);
 598     setOperationAction(ISD::FLOG, VT.getSimpleVT(), Expand);
 599     setOperationAction(ISD::FLOG2, VT.getSimpleVT(), Expand);
 600     setOperationAction(ISD::FLOG10, VT.getSimpleVT(), Expand);
 601     setOperationAction(ISD::FEXP, VT.getSimpleVT(), Expand);
 602     setOperationAction(ISD::FEXP2, VT.getSimpleVT(), Expand);
 603   }
 604
 605   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 606   setOperationAction(ISD::INSERT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 607   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 608   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 609   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Custom);
 610   setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 611   setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 612   setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 613   setOperationAction(ISD::AND, VT.getSimpleVT(), Custom);
 614   setOperationAction(ISD::OR, VT.getSimpleVT(), Custom);
 615   setOperationAction(ISD::SETCC, VT.getSimpleVT(), Custom);
 616   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 617
 618   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 619   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 620   setOperationAction(ISD::VSELECT, VT.getSimpleVT(), Expand);
 621   setLoadExtAction(ISD::EXTLOAD, VT.getSimpleVT(), Expand);
 622
 623   // CNT supports only B element sizes.
 624   if (VT != MVT::v8i8 && VT != MVT::v16i8)
 625     setOperationAction(ISD::CTPOP, VT.getSimpleVT(), Expand);
 626
 627   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 628   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 629   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 630   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 631   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 632
 633   setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Custom);
 634   setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Custom);
 635
 636   if (Subtarget->isLittleEndian()) {
 637     for (unsigned im = (unsigned)ISD::PRE_INC;
 638          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 639       setIndexedLoadAction(im, VT.getSimpleVT(), Legal);
 640       setIndexedStoreAction(im, VT.getSimpleVT(), Legal);
 641     }
 642   }
 643 }
 644
 645 void AArch64TargetLowering::addDRTypeForNEON(MVT VT) {
 646   addRegisterClass(VT, &AArch64::FPR64RegClass);
 647   addTypeForNEON(VT, MVT::v2i32);
 648 }
 649
 650 void AArch64TargetLowering::addQRTypeForNEON(MVT VT) {
 651   addRegisterClass(VT, &AArch64::FPR128RegClass);
 652   addTypeForNEON(VT, MVT::v4i32);
 653 }
 654
 655 EVT AArch64TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 656   if (!VT.isVector())
 657     return MVT::i32;
 658   return VT.changeVectorElementTypeToInteger();
 659 }
 660
 661 /// computeKnownBitsForTargetNode - Determine which of the bits specified in
 662 /// Mask are known to be either zero or one and return them in the
 663 /// KnownZero/KnownOne bitsets.
 664 void AArch64TargetLowering::computeKnownBitsForTargetNode(
 665     const SDValue Op, APInt &KnownZero, APInt &KnownOne,
 666     const SelectionDAG &DAG, unsigned Depth) const {
 667   switch (Op.getOpcode()) {
 668   default:
 669     break;
 670   case AArch64ISD::CSEL: {
 671     APInt KnownZero2, KnownOne2;
 672     DAG.computeKnownBits(Op->getOperand(0), KnownZero, KnownOne, Depth + 1);
 673     DAG.computeKnownBits(Op->getOperand(1), KnownZero2, KnownOne2, Depth + 1);
 674     KnownZero &= KnownZero2;
 675     KnownOne &= KnownOne2;
 676     break;
 677   }
 678   case ISD::INTRINSIC_W_CHAIN: {
 679    ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
 680     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
 681     switch (IntID) {
 682     default: return;
 683     case Intrinsic::aarch64_ldaxr:
 684     case Intrinsic::aarch64_ldxr: {
 685       unsigned BitWidth = KnownOne.getBitWidth();
 686       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
 687       unsigned MemBits = VT.getScalarType().getSizeInBits();
 688       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
 689       return;
 690     }
 691     }
 692     break;
 693   }
 694   case ISD::INTRINSIC_WO_CHAIN:
 695   case ISD::INTRINSIC_VOID: {
 696     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 697     switch (IntNo) {
 698     default:
 699       break;
 700     case Intrinsic::aarch64_neon_umaxv:
 701     case Intrinsic::aarch64_neon_uminv: {
 702       // Figure out the datatype of the vector operand. The UMINV instruction
 703       // will zero extend the result, so we can mark as known zero all the
 704       // bits larger than the element datatype. 32-bit or larget doesn't need
 705       // this as those are legal types and will be handled by isel directly.
 706       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
 707       unsigned BitWidth = KnownZero.getBitWidth();
 708       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
 709         assert(BitWidth >= 8 && "Unexpected width!");
 710         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
 711         KnownZero |= Mask;
 712       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
 713         assert(BitWidth >= 16 && "Unexpected width!");
 714         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
 715         KnownZero |= Mask;
 716       }
 717       break;
 718     } break;
 719     }
 720   }
 721   }
 722 }
 723
 724 MVT AArch64TargetLowering::getScalarShiftAmountTy(EVT LHSTy) const {
 725   return MVT::i64;
 726 }
 727
 728 unsigned AArch64TargetLowering::getMaximalGlobalOffset() const {
 729   // FIXME: On AArch64, this depends on the type.
 730   // Basically, the addressable offsets are up to 4095 * Ty.getSizeInBytes().
 731   // and the offset has to be a multiple of the related size in bytes.
 732   return 4095;
 733 }
 734
 735 FastISel *
 736 AArch64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
 737                                       const TargetLibraryInfo *libInfo) const {
 738   return AArch64::createFastISel(funcInfo, libInfo);
 739 }
 740
 741 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 742   switch (Opcode) {
 743   default:
 744     return nullptr;
 745   case AArch64ISD::CALL:              return "AArch64ISD::CALL";
 746   case AArch64ISD::ADRP:              return "AArch64ISD::ADRP";
 747   case AArch64ISD::ADDlow:            return "AArch64ISD::ADDlow";
 748   case AArch64ISD::LOADgot:           return "AArch64ISD::LOADgot";
 749   case AArch64ISD::RET_FLAG:          return "AArch64ISD::RET_FLAG";
 750   case AArch64ISD::BRCOND:            return "AArch64ISD::BRCOND";
 751   case AArch64ISD::CSEL:              return "AArch64ISD::CSEL";
 752   case AArch64ISD::FCSEL:             return "AArch64ISD::FCSEL";
 753   case AArch64ISD::CSINV:             return "AArch64ISD::CSINV";
 754   case AArch64ISD::CSNEG:             return "AArch64ISD::CSNEG";
 755   case AArch64ISD::CSINC:             return "AArch64ISD::CSINC";
 756   case AArch64ISD::THREAD_POINTER:    return "AArch64ISD::THREAD_POINTER";
 757   case AArch64ISD::TLSDESC_CALL:      return "AArch64ISD::TLSDESC_CALL";
 758   case AArch64ISD::ADC:               return "AArch64ISD::ADC";
 759   case AArch64ISD::SBC:               return "AArch64ISD::SBC";
 760   case AArch64ISD::ADDS:              return "AArch64ISD::ADDS";
 761   case AArch64ISD::SUBS:              return "AArch64ISD::SUBS";
 762   case AArch64ISD::ADCS:              return "AArch64ISD::ADCS";
 763   case AArch64ISD::SBCS:              return "AArch64ISD::SBCS";
 764   case AArch64ISD::ANDS:              return "AArch64ISD::ANDS";
 765   case AArch64ISD::FCMP:              return "AArch64ISD::FCMP";
 766   case AArch64ISD::FMIN:              return "AArch64ISD::FMIN";
 767   case AArch64ISD::FMAX:              return "AArch64ISD::FMAX";
 768   case AArch64ISD::DUP:               return "AArch64ISD::DUP";
 769   case AArch64ISD::DUPLANE8:          return "AArch64ISD::DUPLANE8";
 770   case AArch64ISD::DUPLANE16:         return "AArch64ISD::DUPLANE16";
 771   case AArch64ISD::DUPLANE32:         return "AArch64ISD::DUPLANE32";
 772   case AArch64ISD::DUPLANE64:         return "AArch64ISD::DUPLANE64";
 773   case AArch64ISD::MOVI:              return "AArch64ISD::MOVI";
 774   case AArch64ISD::MOVIshift:         return "AArch64ISD::MOVIshift";
 775   case AArch64ISD::MOVIedit:          return "AArch64ISD::MOVIedit";
 776   case AArch64ISD::MOVImsl:           return "AArch64ISD::MOVImsl";
 777   case AArch64ISD::FMOV:              return "AArch64ISD::FMOV";
 778   case AArch64ISD::MVNIshift:         return "AArch64ISD::MVNIshift";
 779   case AArch64ISD::MVNImsl:           return "AArch64ISD::MVNImsl";
 780   case AArch64ISD::BICi:              return "AArch64ISD::BICi";
 781   case AArch64ISD::ORRi:              return "AArch64ISD::ORRi";
 782   case AArch64ISD::BSL:               return "AArch64ISD::BSL";
 783   case AArch64ISD::NEG:               return "AArch64ISD::NEG";
 784   case AArch64ISD::EXTR:              return "AArch64ISD::EXTR";
 785   case AArch64ISD::ZIP1:              return "AArch64ISD::ZIP1";
 786   case AArch64ISD::ZIP2:              return "AArch64ISD::ZIP2";
 787   case AArch64ISD::UZP1:              return "AArch64ISD::UZP1";
 788   case AArch64ISD::UZP2:              return "AArch64ISD::UZP2";
 789   case AArch64ISD::TRN1:              return "AArch64ISD::TRN1";
 790   case AArch64ISD::TRN2:              return "AArch64ISD::TRN2";
 791   case AArch64ISD::REV16:             return "AArch64ISD::REV16";
 792   case AArch64ISD::REV32:             return "AArch64ISD::REV32";
 793   case AArch64ISD::REV64:             return "AArch64ISD::REV64";
 794   case AArch64ISD::EXT:               return "AArch64ISD::EXT";
 795   case AArch64ISD::VSHL:              return "AArch64ISD::VSHL";
 796   case AArch64ISD::VLSHR:             return "AArch64ISD::VLSHR";
 797   case AArch64ISD::VASHR:             return "AArch64ISD::VASHR";
 798   case AArch64ISD::CMEQ:              return "AArch64ISD::CMEQ";
 799   case AArch64ISD::CMGE:              return "AArch64ISD::CMGE";
 800   case AArch64ISD::CMGT:              return "AArch64ISD::CMGT";
 801   case AArch64ISD::CMHI:              return "AArch64ISD::CMHI";
 802   case AArch64ISD::CMHS:              return "AArch64ISD::CMHS";
 803   case AArch64ISD::FCMEQ:             return "AArch64ISD::FCMEQ";
 804   case AArch64ISD::FCMGE:             return "AArch64ISD::FCMGE";
 805   case AArch64ISD::FCMGT:             return "AArch64ISD::FCMGT";
 806   case AArch64ISD::CMEQz:             return "AArch64ISD::CMEQz";
 807   case AArch64ISD::CMGEz:             return "AArch64ISD::CMGEz";
 808   case AArch64ISD::CMGTz:             return "AArch64ISD::CMGTz";
 809   case AArch64ISD::CMLEz:             return "AArch64ISD::CMLEz";
 810   case AArch64ISD::CMLTz:             return "AArch64ISD::CMLTz";
 811   case AArch64ISD::FCMEQz:            return "AArch64ISD::FCMEQz";
 812   case AArch64ISD::FCMGEz:            return "AArch64ISD::FCMGEz";
 813   case AArch64ISD::FCMGTz:            return "AArch64ISD::FCMGTz";
 814   case AArch64ISD::FCMLEz:            return "AArch64ISD::FCMLEz";
 815   case AArch64ISD::FCMLTz:            return "AArch64ISD::FCMLTz";
 816   case AArch64ISD::NOT:               return "AArch64ISD::NOT";
 817   case AArch64ISD::BIT:               return "AArch64ISD::BIT";
 818   case AArch64ISD::CBZ:               return "AArch64ISD::CBZ";
 819   case AArch64ISD::CBNZ:              return "AArch64ISD::CBNZ";
 820   case AArch64ISD::TBZ:               return "AArch64ISD::TBZ";
 821   case AArch64ISD::TBNZ:              return "AArch64ISD::TBNZ";
 822   case AArch64ISD::TC_RETURN:         return "AArch64ISD::TC_RETURN";
 823   case AArch64ISD::SITOF:             return "AArch64ISD::SITOF";
 824   case AArch64ISD::UITOF:             return "AArch64ISD::UITOF";
 825   case AArch64ISD::NVCAST:            return "AArch64ISD::NVCAST";
 826   case AArch64ISD::SQSHL_I:           return "AArch64ISD::SQSHL_I";
 827   case AArch64ISD::UQSHL_I:           return "AArch64ISD::UQSHL_I";
 828   case AArch64ISD::SRSHR_I:           return "AArch64ISD::SRSHR_I";
 829   case AArch64ISD::URSHR_I:           return "AArch64ISD::URSHR_I";
 830   case AArch64ISD::SQSHLU_I:          return "AArch64ISD::SQSHLU_I";
 831   case AArch64ISD::WrapperLarge:      return "AArch64ISD::WrapperLarge";
 832   case AArch64ISD::LD2post:           return "AArch64ISD::LD2post";
 833   case AArch64ISD::LD3post:           return "AArch64ISD::LD3post";
 834   case AArch64ISD::LD4post:           return "AArch64ISD::LD4post";
 835   case AArch64ISD::ST2post:           return "AArch64ISD::ST2post";
 836   case AArch64ISD::ST3post:           return "AArch64ISD::ST3post";
 837   case AArch64ISD::ST4post:           return "AArch64ISD::ST4post";
 838   case AArch64ISD::LD1x2post:         return "AArch64ISD::LD1x2post";
 839   case AArch64ISD::LD1x3post:         return "AArch64ISD::LD1x3post";
 840   case AArch64ISD::LD1x4post:         return "AArch64ISD::LD1x4post";
 841   case AArch64ISD::ST1x2post:         return "AArch64ISD::ST1x2post";
 842   case AArch64ISD::ST1x3post:         return "AArch64ISD::ST1x3post";
 843   case AArch64ISD::ST1x4post:         return "AArch64ISD::ST1x4post";
 844   case AArch64ISD::LD1DUPpost:        return "AArch64ISD::LD1DUPpost";
 845   case AArch64ISD::LD2DUPpost:        return "AArch64ISD::LD2DUPpost";
 846   case AArch64ISD::LD3DUPpost:        return "AArch64ISD::LD3DUPpost";
 847   case AArch64ISD::LD4DUPpost:        return "AArch64ISD::LD4DUPpost";
 848   case AArch64ISD::LD1LANEpost:       return "AArch64ISD::LD1LANEpost";
 849   case AArch64ISD::LD2LANEpost:       return "AArch64ISD::LD2LANEpost";
 850   case AArch64ISD::LD3LANEpost:       return "AArch64ISD::LD3LANEpost";
 851   case AArch64ISD::LD4LANEpost:       return "AArch64ISD::LD4LANEpost";
 852   case AArch64ISD::ST2LANEpost:       return "AArch64ISD::ST2LANEpost";
 853   case AArch64ISD::ST3LANEpost:       return "AArch64ISD::ST3LANEpost";
 854   case AArch64ISD::ST4LANEpost:       return "AArch64ISD::ST4LANEpost";
 855   case AArch64ISD::SMULL:             return "AArch64ISD::SMULL";
 856   case AArch64ISD::UMULL:             return "AArch64ISD::UMULL";
 857   }
 858 }
 859
 860 MachineBasicBlock *
 861 AArch64TargetLowering::EmitF128CSEL(MachineInstr *MI,
 862                                     MachineBasicBlock *MBB) const {
 863   // We materialise the F128CSEL pseudo-instruction as some control flow and a
 864   // phi node:
 865
 866   // OrigBB:
 867   //     [... previous instrs leading to comparison ...]
 868   //     b.ne TrueBB
 869   //     b EndBB
 870   // TrueBB:
 871   //     ; Fallthrough
 872   // EndBB:
 873   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
 874
 875   const TargetInstrInfo *TII =
 876       getTargetMachine().getSubtargetImpl()->getInstrInfo();
 877   MachineFunction *MF = MBB->getParent();
 878   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
 879   DebugLoc DL = MI->getDebugLoc();
 880   MachineFunction::iterator It = MBB;
 881   ++It;
 882
 883   unsigned DestReg = MI->getOperand(0).getReg();
 884   unsigned IfTrueReg = MI->getOperand(1).getReg();
 885   unsigned IfFalseReg = MI->getOperand(2).getReg();
 886   unsigned CondCode = MI->getOperand(3).getImm();
 887   bool NZCVKilled = MI->getOperand(4).isKill();
 888
 889   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
 890   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
 891   MF->insert(It, TrueBB);
 892   MF->insert(It, EndBB);
 893
 894   // Transfer rest of current basic-block to EndBB
 895   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
 896                 MBB->end());
 897   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
 898
 899   BuildMI(MBB, DL, TII->get(AArch64::Bcc)).addImm(CondCode).addMBB(TrueBB);
 900   BuildMI(MBB, DL, TII->get(AArch64::B)).addMBB(EndBB);
 901   MBB->addSuccessor(TrueBB);
 902   MBB->addSuccessor(EndBB);
 903
 904   // TrueBB falls through to the end.
 905   TrueBB->addSuccessor(EndBB);
 906
 907   if (!NZCVKilled) {
 908     TrueBB->addLiveIn(AArch64::NZCV);
 909     EndBB->addLiveIn(AArch64::NZCV);
 910   }
 911
 912   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(AArch64::PHI), DestReg)
 913       .addReg(IfTrueReg)
 914       .addMBB(TrueBB)
 915       .addReg(IfFalseReg)
 916       .addMBB(MBB);
 917
 918   MI->eraseFromParent();
 919   return EndBB;
 920 }
 921
 922 MachineBasicBlock *
 923 AArch64TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 924                                                  MachineBasicBlock *BB) const {
 925   switch (MI->getOpcode()) {
 926   default:
 927 #ifndef NDEBUG
 928     MI->dump();
 929 #endif
 930     llvm_unreachable("Unexpected instruction for custom inserter!");
 931
 932   case AArch64::F128CSEL:
 933     return EmitF128CSEL(MI, BB);
 934
 935   case TargetOpcode::STACKMAP:
 936   case TargetOpcode::PATCHPOINT:
 937     return emitPatchPoint(MI, BB);
 938   }
 939 }
 940
 941 //===----------------------------------------------------------------------===//
 942 // AArch64 Lowering private implementation.
 943 //===----------------------------------------------------------------------===//
 944
 945 //===----------------------------------------------------------------------===//
 946 // Lowering Code
 947 //===----------------------------------------------------------------------===//
 948
 949 /// changeIntCCToAArch64CC - Convert a DAG integer condition code to an AArch64
 950 /// CC
 951 static AArch64CC::CondCode changeIntCCToAArch64CC(ISD::CondCode CC) {
 952   switch (CC) {
 953   default:
 954     llvm_unreachable("Unknown condition code!");
 955   case ISD::SETNE:
 956     return AArch64CC::NE;
 957   case ISD::SETEQ:
 958     return AArch64CC::EQ;
 959   case ISD::SETGT:
 960     return AArch64CC::GT;
 961   case ISD::SETGE:
 962     return AArch64CC::GE;
 963   case ISD::SETLT:
 964     return AArch64CC::LT;
 965   case ISD::SETLE:
 966     return AArch64CC::LE;
 967   case ISD::SETUGT:
 968     return AArch64CC::HI;
 969   case ISD::SETUGE:
 970     return AArch64CC::HS;
 971   case ISD::SETULT:
 972     return AArch64CC::LO;
 973   case ISD::SETULE:
 974     return AArch64CC::LS;
 975   }
 976 }
 977
 978 /// changeFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64 CC.
 979 static void changeFPCCToAArch64CC(ISD::CondCode CC,
 980                                   AArch64CC::CondCode &CondCode,
 981                                   AArch64CC::CondCode &CondCode2) {
 982   CondCode2 = AArch64CC::AL;
 983   switch (CC) {
 984   default:
 985     llvm_unreachable("Unknown FP condition!");
 986   case ISD::SETEQ:
 987   case ISD::SETOEQ:
 988     CondCode = AArch64CC::EQ;
 989     break;
 990   case ISD::SETGT:
 991   case ISD::SETOGT:
 992     CondCode = AArch64CC::GT;
 993     break;
 994   case ISD::SETGE:
 995   case ISD::SETOGE:
 996     CondCode = AArch64CC::GE;
 997     break;
 998   case ISD::SETOLT:
 999     CondCode = AArch64CC::MI;
1000     break;
1001   case ISD::SETOLE:
1002     CondCode = AArch64CC::LS;
1003     break;
1004   case ISD::SETONE:
1005     CondCode = AArch64CC::MI;
1006     CondCode2 = AArch64CC::GT;
1007     break;
1008   case ISD::SETO:
1009     CondCode = AArch64CC::VC;
1010     break;
1011   case ISD::SETUO:
1012     CondCode = AArch64CC::VS;
1013     break;
1014   case ISD::SETUEQ:
1015     CondCode = AArch64CC::EQ;
1016     CondCode2 = AArch64CC::VS;
1017     break;
1018   case ISD::SETUGT:
1019     CondCode = AArch64CC::HI;
1020     break;
1021   case ISD::SETUGE:
1022     CondCode = AArch64CC::PL;
1023     break;
1024   case ISD::SETLT:
1025   case ISD::SETULT:
1026     CondCode = AArch64CC::LT;
1027     break;
1028   case ISD::SETLE:
1029   case ISD::SETULE:
1030     CondCode = AArch64CC::LE;
1031     break;
1032   case ISD::SETNE:
1033   case ISD::SETUNE:
1034     CondCode = AArch64CC::NE;
1035     break;
1036   }
1037 }
1038
1039 /// changeVectorFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64
1040 /// CC usable with the vector instructions. Fewer operations are available
1041 /// without a real NZCV register, so we have to use less efficient combinations
1042 /// to get the same effect.
1043 static void changeVectorFPCCToAArch64CC(ISD::CondCode CC,
1044                                         AArch64CC::CondCode &CondCode,
1045                                         AArch64CC::CondCode &CondCode2,
1046                                         bool &Invert) {
1047   Invert = false;
1048   switch (CC) {
1049   default:
1050     // Mostly the scalar mappings work fine.
1051     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
1052     break;
1053   case ISD::SETUO:
1054     Invert = true; // Fallthrough
1055   case ISD::SETO:
1056     CondCode = AArch64CC::MI;
1057     CondCode2 = AArch64CC::GE;
1058     break;
1059   case ISD::SETUEQ:
1060   case ISD::SETULT:
1061   case ISD::SETULE:
1062   case ISD::SETUGT:
1063   case ISD::SETUGE:
1064     // All of the compare-mask comparisons are ordered, but we can switch
1065     // between the two by a double inversion. E.g. ULE == !OGT.
1066     Invert = true;
1067     changeFPCCToAArch64CC(getSetCCInverse(CC, false), CondCode, CondCode2);
1068     break;
1069   }
1070 }
1071
1072 static bool isLegalArithImmed(uint64_t C) {
1073   // Matches AArch64DAGToDAGISel::SelectArithImmed().
1074   return (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
1075 }
1076
1077 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1078                               SDLoc dl, SelectionDAG &DAG) {
1079   EVT VT = LHS.getValueType();
1080
1081   if (VT.isFloatingPoint())
1082     return DAG.getNode(AArch64ISD::FCMP, dl, VT, LHS, RHS);
1083
1084   // The CMP instruction is just an alias for SUBS, and representing it as
1085   // SUBS means that it's possible to get CSE with subtract operations.
1086   // A later phase can perform the optimization of setting the destination
1087   // register to WZR/XZR if it ends up being unused.
1088   unsigned Opcode = AArch64ISD::SUBS;
1089
1090   if (RHS.getOpcode() == ISD::SUB && isa<ConstantSDNode>(RHS.getOperand(0)) &&
1091       cast<ConstantSDNode>(RHS.getOperand(0))->getZExtValue() == 0 &&
1092       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1093     // We'd like to combine a (CMP op1, (sub 0, op2) into a CMN instruction on
1094     // the grounds that "op1 - (-op2) == op1 + op2". However, the C and V flags
1095     // can be set differently by this operation. It comes down to whether
1096     // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
1097     // everything is fine. If not then the optimization is wrong. Thus general
1098     // comparisons are only valid if op2 != 0.
1099
1100     // So, finally, the only LLVM-native comparisons that don't mention C and V
1101     // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
1102     // the absence of information about op2.
1103     Opcode = AArch64ISD::ADDS;
1104     RHS = RHS.getOperand(1);
1105   } else if (LHS.getOpcode() == ISD::AND && isa<ConstantSDNode>(RHS) &&
1106              cast<ConstantSDNode>(RHS)->getZExtValue() == 0 &&
1107              !isUnsignedIntSetCC(CC)) {
1108     // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
1109     // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
1110     // of the signed comparisons.
1111     Opcode = AArch64ISD::ANDS;
1112     RHS = LHS.getOperand(1);
1113     LHS = LHS.getOperand(0);
1114   }
1115
1116   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT::i32), LHS, RHS)
1117       .getValue(1);
1118 }
1119
1120 static SDValue getAArch64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1121                              SDValue &AArch64cc, SelectionDAG &DAG, SDLoc dl) {
1122   SDValue Cmp;
1123   AArch64CC::CondCode AArch64CC;
1124   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1125     EVT VT = RHS.getValueType();
1126     uint64_t C = RHSC->getZExtValue();
1127     if (!isLegalArithImmed(C)) {
1128       // Constant does not fit, try adjusting it by one?
1129       switch (CC) {
1130       default:
1131         break;
1132       case ISD::SETLT:
1133       case ISD::SETGE:
1134         if ((VT == MVT::i32 && C != 0x80000000 &&
1135              isLegalArithImmed((uint32_t)(C - 1))) ||
1136             (VT == MVT::i64 && C != 0x80000000ULL &&
1137              isLegalArithImmed(C - 1ULL))) {
1138           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1139           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1140           RHS = DAG.getConstant(C, VT);
1141         }
1142         break;
1143       case ISD::SETULT:
1144       case ISD::SETUGE:
1145         if ((VT == MVT::i32 && C != 0 &&
1146              isLegalArithImmed((uint32_t)(C - 1))) ||
1147             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
1148           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1149           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1150           RHS = DAG.getConstant(C, VT);
1151         }
1152         break;
1153       case ISD::SETLE:
1154       case ISD::SETGT:
1155         if ((VT == MVT::i32 && C != INT32_MAX &&
1156              isLegalArithImmed((uint32_t)(C + 1))) ||
1157             (VT == MVT::i64 && C != INT64_MAX &&
1158              isLegalArithImmed(C + 1ULL))) {
1159           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1160           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1161           RHS = DAG.getConstant(C, VT);
1162         }
1163         break;
1164       case ISD::SETULE:
1165       case ISD::SETUGT:
1166         if ((VT == MVT::i32 && C != UINT32_MAX &&
1167              isLegalArithImmed((uint32_t)(C + 1))) ||
1168             (VT == MVT::i64 && C != UINT64_MAX &&
1169              isLegalArithImmed(C + 1ULL))) {
1170           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1171           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1172           RHS = DAG.getConstant(C, VT);
1173         }
1174         break;
1175       }
1176     }
1177   }
1178   // The imm operand of ADDS is an unsigned immediate, in the range 0 to 4095.
1179   // For the i8 operand, the largest immediate is 255, so this can be easily
1180   // encoded in the compare instruction. For the i16 operand, however, the
1181   // largest immediate cannot be encoded in the compare.
1182   // Therefore, use a sign extending load and cmn to avoid materializing the -1
1183   // constant. For example,
1184   // movz w1, #65535
1185   // ldrh w0, [x0, #0]
1186   // cmp w0, w1
1187   // >
1188   // ldrsh w0, [x0, #0]
1189   // cmn w0, #1
1190   // Fundamental, we're relying on the property that (zext LHS) == (zext RHS)
1191   // if and only if (sext LHS) == (sext RHS). The checks are in place to ensure
1192   // both the LHS and RHS are truely zero extended and to make sure the
1193   // transformation is profitable.
1194   if ((CC == ISD::SETEQ || CC == ISD::SETNE) && isa<ConstantSDNode>(RHS)) {
1195     if ((cast<ConstantSDNode>(RHS)->getZExtValue() >> 16 == 0) &&
1196         isa<LoadSDNode>(LHS)) {
1197       if (cast<LoadSDNode>(LHS)->getExtensionType() == ISD::ZEXTLOAD &&
1198           cast<LoadSDNode>(LHS)->getMemoryVT() == MVT::i16 &&
1199           LHS.getNode()->hasNUsesOfValue(1, 0)) {
1200         int16_t ValueofRHS = cast<ConstantSDNode>(RHS)->getZExtValue();
1201         if (ValueofRHS < 0 && isLegalArithImmed(-ValueofRHS)) {
1202           SDValue SExt =
1203               DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, LHS.getValueType(), LHS,
1204                           DAG.getValueType(MVT::i16));
1205           Cmp = emitComparison(SExt,
1206                                DAG.getConstant(ValueofRHS, RHS.getValueType()),
1207                                CC, dl, DAG);
1208           AArch64CC = changeIntCCToAArch64CC(CC);
1209           AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1210           return Cmp;
1211         }
1212       }
1213     }
1214   }
1215   Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
1216   AArch64CC = changeIntCCToAArch64CC(CC);
1217   AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1218   return Cmp;
1219 }
1220
1221 static std::pair<SDValue, SDValue>
1222 getAArch64XALUOOp(AArch64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
1223   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
1224          "Unsupported value type");
1225   SDValue Value, Overflow;
1226   SDLoc DL(Op);
1227   SDValue LHS = Op.getOperand(0);
1228   SDValue RHS = Op.getOperand(1);
1229   unsigned Opc = 0;
1230   switch (Op.getOpcode()) {
1231   default:
1232     llvm_unreachable("Unknown overflow instruction!");
1233   case ISD::SADDO:
1234     Opc = AArch64ISD::ADDS;
1235     CC = AArch64CC::VS;
1236     break;
1237   case ISD::UADDO:
1238     Opc = AArch64ISD::ADDS;
1239     CC = AArch64CC::HS;
1240     break;
1241   case ISD::SSUBO:
1242     Opc = AArch64ISD::SUBS;
1243     CC = AArch64CC::VS;
1244     break;
1245   case ISD::USUBO:
1246     Opc = AArch64ISD::SUBS;
1247     CC = AArch64CC::LO;
1248     break;
1249   // Multiply needs a little bit extra work.
1250   case ISD::SMULO:
1251   case ISD::UMULO: {
1252     CC = AArch64CC::NE;
1253     bool IsSigned = (Op.getOpcode() == ISD::SMULO) ? true : false;
1254     if (Op.getValueType() == MVT::i32) {
1255       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1256       // For a 32 bit multiply with overflow check we want the instruction
1257       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
1258       // need to generate the following pattern:
1259       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
1260       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
1261       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
1262       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1263       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
1264                                 DAG.getConstant(0, MVT::i64));
1265       // On AArch64 the upper 32 bits are always zero extended for a 32 bit
1266       // operation. We need to clear out the upper 32 bits, because we used a
1267       // widening multiply that wrote all 64 bits. In the end this should be a
1268       // noop.
1269       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
1270       if (IsSigned) {
1271         // The signed overflow check requires more than just a simple check for
1272         // any bit set in the upper 32 bits of the result. These bits could be
1273         // just the sign bits of a negative number. To perform the overflow
1274         // check we have to arithmetic shift right the 32nd bit of the result by
1275         // 31 bits. Then we compare the result to the upper 32 bits.
1276         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
1277                                         DAG.getConstant(32, MVT::i64));
1278         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
1279         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
1280                                         DAG.getConstant(31, MVT::i64));
1281         // It is important that LowerBits is last, otherwise the arithmetic
1282         // shift will not be folded into the compare (SUBS).
1283         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
1284         Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1285                        .getValue(1);
1286       } else {
1287         // The overflow check for unsigned multiply is easy. We only need to
1288         // check if any of the upper 32 bits are set. This can be done with a
1289         // CMP (shifted register). For that we need to generate the following
1290         // pattern:
1291         // (i64 AArch64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
1292         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
1293                                         DAG.getConstant(32, MVT::i64));
1294         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1295         Overflow =
1296             DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1297                         UpperBits).getValue(1);
1298       }
1299       break;
1300     }
1301     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
1302     // For the 64 bit multiply
1303     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1304     if (IsSigned) {
1305       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
1306       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
1307                                       DAG.getConstant(63, MVT::i64));
1308       // It is important that LowerBits is last, otherwise the arithmetic
1309       // shift will not be folded into the compare (SUBS).
1310       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1311       Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1312                      .getValue(1);
1313     } else {
1314       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
1315       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1316       Overflow =
1317           DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1318                       UpperBits).getValue(1);
1319     }
1320     break;
1321   }
1322   } // switch (...)
1323
1324   if (Opc) {
1325     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
1326
1327     // Emit the AArch64 operation with overflow check.
1328     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
1329     Overflow = Value.getValue(1);
1330   }
1331   return std::make_pair(Value, Overflow);
1332 }
1333
1334 SDValue AArch64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
1335                                              RTLIB::Libcall Call) const {
1336   SmallVector<SDValue, 2> Ops;
1337   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1338     Ops.push_back(Op.getOperand(i));
1339
1340   return makeLibCall(DAG, Call, MVT::f128, &Ops[0], Ops.size(), false,
1341                      SDLoc(Op)).first;
1342 }
1343
1344 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
1345   SDValue Sel = Op.getOperand(0);
1346   SDValue Other = Op.getOperand(1);
1347
1348   // If neither operand is a SELECT_CC, give up.
1349   if (Sel.getOpcode() != ISD::SELECT_CC)
1350     std::swap(Sel, Other);
1351   if (Sel.getOpcode() != ISD::SELECT_CC)
1352     return Op;
1353
1354   // The folding we want to perform is:
1355   // (xor x, (select_cc a, b, cc, 0, -1) )
1356   //   -->
1357   // (csel x, (xor x, -1), cc ...)
1358   //
1359   // The latter will get matched to a CSINV instruction.
1360
1361   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
1362   SDValue LHS = Sel.getOperand(0);
1363   SDValue RHS = Sel.getOperand(1);
1364   SDValue TVal = Sel.getOperand(2);
1365   SDValue FVal = Sel.getOperand(3);
1366   SDLoc dl(Sel);
1367
1368   // FIXME: This could be generalized to non-integer comparisons.
1369   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
1370     return Op;
1371
1372   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
1373   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
1374
1375   // The the values aren't constants, this isn't the pattern we're looking for.
1376   if (!CFVal || !CTVal)
1377     return Op;
1378
1379   // We can commute the SELECT_CC by inverting the condition.  This
1380   // might be needed to make this fit into a CSINV pattern.
1381   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
1382     std::swap(TVal, FVal);
1383     std::swap(CTVal, CFVal);
1384     CC = ISD::getSetCCInverse(CC, true);
1385   }
1386
1387   // If the constants line up, perform the transform!
1388   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
1389     SDValue CCVal;
1390     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
1391
1392     FVal = Other;
1393     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
1394                        DAG.getConstant(-1ULL, Other.getValueType()));
1395
1396     return DAG.getNode(AArch64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
1397                        CCVal, Cmp);
1398   }
1399
1400   return Op;
1401 }
1402
1403 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
1404   EVT VT = Op.getValueType();
1405
1406   // Let legalize expand this if it isn't a legal type yet.
1407   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
1408     return SDValue();
1409
1410   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
1411
1412   unsigned Opc;
1413   bool ExtraOp = false;
1414   switch (Op.getOpcode()) {
1415   default:
1416     llvm_unreachable("Invalid code");
1417   case ISD::ADDC:
1418     Opc = AArch64ISD::ADDS;
1419     break;
1420   case ISD::SUBC:
1421     Opc = AArch64ISD::SUBS;
1422     break;
1423   case ISD::ADDE:
1424     Opc = AArch64ISD::ADCS;
1425     ExtraOp = true;
1426     break;
1427   case ISD::SUBE:
1428     Opc = AArch64ISD::SBCS;
1429     ExtraOp = true;
1430     break;
1431   }
1432
1433   if (!ExtraOp)
1434     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
1435   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
1436                      Op.getOperand(2));
1437 }
1438
1439 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
1440   // Let legalize expand this if it isn't a legal type yet.
1441   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
1442     return SDValue();
1443
1444   AArch64CC::CondCode CC;
1445   // The actual operation that sets the overflow or carry flag.
1446   SDValue Value, Overflow;
1447   std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Op, DAG);
1448
1449   // We use 0 and 1 as false and true values.
1450   SDValue TVal = DAG.getConstant(1, MVT::i32);
1451   SDValue FVal = DAG.getConstant(0, MVT::i32);
1452
1453   // We use an inverted condition, because the conditional select is inverted
1454   // too. This will allow it to be selected to a single instruction:
1455   // CSINC Wd, WZR, WZR, invert(cond).
1456   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), MVT::i32);
1457   Overflow = DAG.getNode(AArch64ISD::CSEL, SDLoc(Op), MVT::i32, FVal, TVal,
1458                          CCVal, Overflow);
1459
1460   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
1461   return DAG.getNode(ISD::MERGE_VALUES, SDLoc(Op), VTs, Value, Overflow);
1462 }
1463
1464 // Prefetch operands are:
1465 // 1: Address to prefetch
1466 // 2: bool isWrite
1467 // 3: int locality (0 = no locality ... 3 = extreme locality)
1468 // 4: bool isDataCache
1469 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
1470   SDLoc DL(Op);
1471   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1472   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
1473   unsigned IsData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1474
1475   bool IsStream = !Locality;
1476   // When the locality number is set
1477   if (Locality) {
1478     // The front-end should have filtered out the out-of-range values
1479     assert(Locality <= 3 && "Prefetch locality out-of-range");
1480     // The locality degree is the opposite of the cache speed.
1481     // Put the number the other way around.
1482     // The encoding starts at 0 for level 1
1483     Locality = 3 - Locality;
1484   }
1485
1486   // built the mask value encoding the expected behavior.
1487   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
1488                    (!IsData << 3) |     // IsDataCache bit
1489                    (Locality << 1) |    // Cache level bits
1490                    (unsigned)IsStream;  // Stream bit
1491   return DAG.getNode(AArch64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
1492                      DAG.getConstant(PrfOp, MVT::i32), Op.getOperand(1));
1493 }
1494
1495 SDValue AArch64TargetLowering::LowerFP_EXTEND(SDValue Op,
1496                                               SelectionDAG &DAG) const {
1497   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
1498
1499   RTLIB::Libcall LC;
1500   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
1501
1502   return LowerF128Call(Op, DAG, LC);
1503 }
1504
1505 SDValue AArch64TargetLowering::LowerFP_ROUND(SDValue Op,
1506                                              SelectionDAG &DAG) const {
1507   if (Op.getOperand(0).getValueType() != MVT::f128) {
1508     // It's legal except when f128 is involved
1509     return Op;
1510   }
1511
1512   RTLIB::Libcall LC;
1513   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
1514
1515   // FP_ROUND node has a second operand indicating whether it is known to be
1516   // precise. That doesn't take part in the LibCall so we can't directly use
1517   // LowerF128Call.
1518   SDValue SrcVal = Op.getOperand(0);
1519   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
1520                      /*isSigned*/ false, SDLoc(Op)).first;
1521 }
1522
1523 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1524   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1525   // Any additional optimization in this function should be recorded
1526   // in the cost tables.
1527   EVT InVT = Op.getOperand(0).getValueType();
1528   EVT VT = Op.getValueType();
1529
1530   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1531     SDLoc dl(Op);
1532     SDValue Cv =
1533         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
1534                     Op.getOperand(0));
1535     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
1536   }
1537
1538   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1539     SDLoc dl(Op);
1540     MVT ExtVT =
1541         MVT::getVectorVT(MVT::getFloatingPointVT(VT.getScalarSizeInBits()),
1542                          VT.getVectorNumElements());
1543     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, ExtVT, Op.getOperand(0));
1544     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
1545   }
1546
1547   // Type changing conversions are illegal.
1548   return Op;
1549 }
1550
1551 SDValue AArch64TargetLowering::LowerFP_TO_INT(SDValue Op,
1552                                               SelectionDAG &DAG) const {
1553   if (Op.getOperand(0).getValueType().isVector())
1554     return LowerVectorFP_TO_INT(Op, DAG);
1555
1556   if (Op.getOperand(0).getValueType() != MVT::f128) {
1557     // It's legal except when f128 is involved
1558     return Op;
1559   }
1560
1561   RTLIB::Libcall LC;
1562   if (Op.getOpcode() == ISD::FP_TO_SINT)
1563     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
1564   else
1565     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
1566
1567   SmallVector<SDValue, 2> Ops;
1568   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1569     Ops.push_back(Op.getOperand(i));
1570
1571   return makeLibCall(DAG, LC, Op.getValueType(), &Ops[0], Ops.size(), false,
1572                      SDLoc(Op)).first;
1573 }
1574
1575 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1576   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1577   // Any additional optimization in this function should be recorded
1578   // in the cost tables.
1579   EVT VT = Op.getValueType();
1580   SDLoc dl(Op);
1581   SDValue In = Op.getOperand(0);
1582   EVT InVT = In.getValueType();
1583
1584   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1585     MVT CastVT =
1586         MVT::getVectorVT(MVT::getFloatingPointVT(InVT.getScalarSizeInBits()),
1587                          InVT.getVectorNumElements());
1588     In = DAG.getNode(Op.getOpcode(), dl, CastVT, In);
1589     return DAG.getNode(ISD::FP_ROUND, dl, VT, In, DAG.getIntPtrConstant(0));
1590   }
1591
1592   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1593     unsigned CastOpc =
1594         Op.getOpcode() == ISD::SINT_TO_FP ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1595     EVT CastVT = VT.changeVectorElementTypeToInteger();
1596     In = DAG.getNode(CastOpc, dl, CastVT, In);
1597     return DAG.getNode(Op.getOpcode(), dl, VT, In);
1598   }
1599
1600   return Op;
1601 }
1602
1603 SDValue AArch64TargetLowering::LowerINT_TO_FP(SDValue Op,
1604                                             SelectionDAG &DAG) const {
1605   if (Op.getValueType().isVector())
1606     return LowerVectorINT_TO_FP(Op, DAG);
1607
1608   // i128 conversions are libcalls.
1609   if (Op.getOperand(0).getValueType() == MVT::i128)
1610     return SDValue();
1611
1612   // Other conversions are legal, unless it's to the completely software-based
1613   // fp128.
1614   if (Op.getValueType() != MVT::f128)
1615     return Op;
1616
1617   RTLIB::Libcall LC;
1618   if (Op.getOpcode() == ISD::SINT_TO_FP)
1619     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1620   else
1621     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1622
1623   return LowerF128Call(Op, DAG, LC);
1624 }
1625
1626 SDValue AArch64TargetLowering::LowerFSINCOS(SDValue Op,
1627                                             SelectionDAG &DAG) const {
1628   // For iOS, we want to call an alternative entry point: __sincos_stret,
1629   // which returns the values in two S / D registers.
1630   SDLoc dl(Op);
1631   SDValue Arg = Op.getOperand(0);
1632   EVT ArgVT = Arg.getValueType();
1633   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1634
1635   ArgListTy Args;
1636   ArgListEntry Entry;
1637
1638   Entry.Node = Arg;
1639   Entry.Ty = ArgTy;
1640   Entry.isSExt = false;
1641   Entry.isZExt = false;
1642   Args.push_back(Entry);
1643
1644   const char *LibcallName =
1645       (ArgVT == MVT::f64) ? "__sincos_stret" : "__sincosf_stret";
1646   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
1647
1648   StructType *RetTy = StructType::get(ArgTy, ArgTy, nullptr);
1649   TargetLowering::CallLoweringInfo CLI(DAG);
1650   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
1651     .setCallee(CallingConv::Fast, RetTy, Callee, std::move(Args), 0);
1652
1653   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1654   return CallResult.first;
1655 }
1656
1657 static SDValue LowerBITCAST(SDValue Op, SelectionDAG &DAG) {
1658   if (Op.getValueType() != MVT::f16)
1659     return SDValue();
1660
1661   assert(Op.getOperand(0).getValueType() == MVT::i16);
1662   SDLoc DL(Op);
1663
1664   Op = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op.getOperand(0));
1665   Op = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Op);
1666   return SDValue(
1667       DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL, MVT::f16, Op,
1668                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
1669       0);
1670 }
1671
1672 static EVT getExtensionTo64Bits(const EVT &OrigVT) {
1673   if (OrigVT.getSizeInBits() >= 64)
1674     return OrigVT;
1675
1676   assert(OrigVT.isSimple() && "Expecting a simple value type");
1677
1678   MVT::SimpleValueType OrigSimpleTy = OrigVT.getSimpleVT().SimpleTy;
1679   switch (OrigSimpleTy) {
1680   default: llvm_unreachable("Unexpected Vector Type");
1681   case MVT::v2i8:
1682   case MVT::v2i16:
1683      return MVT::v2i32;
1684   case MVT::v4i8:
1685     return  MVT::v4i16;
1686   }
1687 }
1688
1689 static SDValue addRequiredExtensionForVectorMULL(SDValue N, SelectionDAG &DAG,
1690                                                  const EVT &OrigTy,
1691                                                  const EVT &ExtTy,
1692                                                  unsigned ExtOpcode) {
1693   // The vector originally had a size of OrigTy. It was then extended to ExtTy.
1694   // We expect the ExtTy to be 128-bits total. If the OrigTy is less than
1695   // 64-bits we need to insert a new extension so that it will be 64-bits.
1696   assert(ExtTy.is128BitVector() && "Unexpected extension size");
1697   if (OrigTy.getSizeInBits() >= 64)
1698     return N;
1699
1700   // Must extend size to at least 64 bits to be used as an operand for VMULL.
1701   EVT NewVT = getExtensionTo64Bits(OrigTy);
1702
1703   return DAG.getNode(ExtOpcode, SDLoc(N), NewVT, N);
1704 }
1705
1706 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
1707                                    bool isSigned) {
1708   EVT VT = N->getValueType(0);
1709
1710   if (N->getOpcode() != ISD::BUILD_VECTOR)
1711     return false;
1712
1713   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
1714     SDNode *Elt = N->getOperand(i).getNode();
1715     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
1716       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1717       unsigned HalfSize = EltSize / 2;
1718       if (isSigned) {
1719         if (!isIntN(HalfSize, C->getSExtValue()))
1720           return false;
1721       } else {
1722         if (!isUIntN(HalfSize, C->getZExtValue()))
1723           return false;
1724       }
1725       continue;
1726     }
1727     return false;
1728   }
1729
1730   return true;
1731 }
1732
1733 static SDValue skipExtensionForVectorMULL(SDNode *N, SelectionDAG &DAG) {
1734   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
1735     return addRequiredExtensionForVectorMULL(N->getOperand(0), DAG,
1736                                              N->getOperand(0)->getValueType(0),
1737                                              N->getValueType(0),
1738                                              N->getOpcode());
1739
1740   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
1741   EVT VT = N->getValueType(0);
1742   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
1743   unsigned NumElts = VT.getVectorNumElements();
1744   MVT TruncVT = MVT::getIntegerVT(EltSize);
1745   SmallVector<SDValue, 8> Ops;
1746   for (unsigned i = 0; i != NumElts; ++i) {
1747     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
1748     const APInt &CInt = C->getAPIntValue();
1749     // Element types smaller than 32 bits are not legal, so use i32 elements.
1750     // The values are implicitly truncated so sext vs. zext doesn't matter.
1751     Ops.push_back(DAG.getConstant(CInt.zextOrTrunc(32), MVT::i32));
1752   }
1753   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
1754                      MVT::getVectorVT(TruncVT, NumElts), Ops);
1755 }
1756
1757 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
1758   if (N->getOpcode() == ISD::SIGN_EXTEND)
1759     return true;
1760   if (isExtendedBUILD_VECTOR(N, DAG, true))
1761     return true;
1762   return false;
1763 }
1764
1765 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
1766   if (N->getOpcode() == ISD::ZERO_EXTEND)
1767     return true;
1768   if (isExtendedBUILD_VECTOR(N, DAG, false))
1769     return true;
1770   return false;
1771 }
1772
1773 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
1774   unsigned Opcode = N->getOpcode();
1775   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1776     SDNode *N0 = N->getOperand(0).getNode();
1777     SDNode *N1 = N->getOperand(1).getNode();
1778     return N0->hasOneUse() && N1->hasOneUse() &&
1779       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
1780   }
1781   return false;
1782 }
1783
1784 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
1785   unsigned Opcode = N->getOpcode();
1786   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1787     SDNode *N0 = N->getOperand(0).getNode();
1788     SDNode *N1 = N->getOperand(1).getNode();
1789     return N0->hasOneUse() && N1->hasOneUse() &&
1790       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
1791   }
1792   return false;
1793 }
1794
1795 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
1796   // Multiplications are only custom-lowered for 128-bit vectors so that
1797   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
1798   EVT VT = Op.getValueType();
1799   assert(VT.is128BitVector() && VT.isInteger() &&
1800          "unexpected type for custom-lowering ISD::MUL");
1801   SDNode *N0 = Op.getOperand(0).getNode();
1802   SDNode *N1 = Op.getOperand(1).getNode();
1803   unsigned NewOpc = 0;
1804   bool isMLA = false;
1805   bool isN0SExt = isSignExtended(N0, DAG);
1806   bool isN1SExt = isSignExtended(N1, DAG);
1807   if (isN0SExt && isN1SExt)
1808     NewOpc = AArch64ISD::SMULL;
1809   else {
1810     bool isN0ZExt = isZeroExtended(N0, DAG);
1811     bool isN1ZExt = isZeroExtended(N1, DAG);
1812     if (isN0ZExt && isN1ZExt)
1813       NewOpc = AArch64ISD::UMULL;
1814     else if (isN1SExt || isN1ZExt) {
1815       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
1816       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
1817       if (isN1SExt && isAddSubSExt(N0, DAG)) {
1818         NewOpc = AArch64ISD::SMULL;
1819         isMLA = true;
1820       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
1821         NewOpc =  AArch64ISD::UMULL;
1822         isMLA = true;
1823       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
1824         std::swap(N0, N1);
1825         NewOpc =  AArch64ISD::UMULL;
1826         isMLA = true;
1827       }
1828     }
1829
1830     if (!NewOpc) {
1831       if (VT == MVT::v2i64)
1832         // Fall through to expand this.  It is not legal.
1833         return SDValue();
1834       else
1835         // Other vector multiplications are legal.
1836         return Op;
1837     }
1838   }
1839
1840   // Legalize to a S/UMULL instruction
1841   SDLoc DL(Op);
1842   SDValue Op0;
1843   SDValue Op1 = skipExtensionForVectorMULL(N1, DAG);
1844   if (!isMLA) {
1845     Op0 = skipExtensionForVectorMULL(N0, DAG);
1846     assert(Op0.getValueType().is64BitVector() &&
1847            Op1.getValueType().is64BitVector() &&
1848            "unexpected types for extended operands to VMULL");
1849     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
1850   }
1851   // Optimizing (zext A + zext B) * C, to (S/UMULL A, C) + (S/UMULL B, C) during
1852   // isel lowering to take advantage of no-stall back to back s/umul + s/umla.
1853   // This is true for CPUs with accumulate forwarding such as Cortex-A53/A57
1854   SDValue N00 = skipExtensionForVectorMULL(N0->getOperand(0).getNode(), DAG);
1855   SDValue N01 = skipExtensionForVectorMULL(N0->getOperand(1).getNode(), DAG);
1856   EVT Op1VT = Op1.getValueType();
1857   return DAG.getNode(N0->getOpcode(), DL, VT,
1858                      DAG.getNode(NewOpc, DL, VT,
1859                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
1860                      DAG.getNode(NewOpc, DL, VT,
1861                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
1862 }
1863
1864 SDValue AArch64TargetLowering::LowerOperation(SDValue Op,
1865                                               SelectionDAG &DAG) const {
1866   switch (Op.getOpcode()) {
1867   default:
1868     llvm_unreachable("unimplemented operand");
1869     return SDValue();
1870   case ISD::BITCAST:
1871     return LowerBITCAST(Op, DAG);
1872   case ISD::GlobalAddress:
1873     return LowerGlobalAddress(Op, DAG);
1874   case ISD::GlobalTLSAddress:
1875     return LowerGlobalTLSAddress(Op, DAG);
1876   case ISD::SETCC:
1877     return LowerSETCC(Op, DAG);
1878   case ISD::BR_CC:
1879     return LowerBR_CC(Op, DAG);
1880   case ISD::SELECT:
1881     return LowerSELECT(Op, DAG);
1882   case ISD::SELECT_CC:
1883     return LowerSELECT_CC(Op, DAG);
1884   case ISD::JumpTable:
1885     return LowerJumpTable(Op, DAG);
1886   case ISD::ConstantPool:
1887     return LowerConstantPool(Op, DAG);
1888   case ISD::BlockAddress:
1889     return LowerBlockAddress(Op, DAG);
1890   case ISD::VASTART:
1891     return LowerVASTART(Op, DAG);
1892   case ISD::VACOPY:
1893     return LowerVACOPY(Op, DAG);
1894   case ISD::VAARG:
1895     return LowerVAARG(Op, DAG);
1896   case ISD::ADDC:
1897   case ISD::ADDE:
1898   case ISD::SUBC:
1899   case ISD::SUBE:
1900     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
1901   case ISD::SADDO:
1902   case ISD::UADDO:
1903   case ISD::SSUBO:
1904   case ISD::USUBO:
1905   case ISD::SMULO:
1906   case ISD::UMULO:
1907     return LowerXALUO(Op, DAG);
1908   case ISD::FADD:
1909     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
1910   case ISD::FSUB:
1911     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
1912   case ISD::FMUL:
1913     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
1914   case ISD::FDIV:
1915     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
1916   case ISD::FP_ROUND:
1917     return LowerFP_ROUND(Op, DAG);
1918   case ISD::FP_EXTEND:
1919     return LowerFP_EXTEND(Op, DAG);
1920   case ISD::FRAMEADDR:
1921     return LowerFRAMEADDR(Op, DAG);
1922   case ISD::RETURNADDR:
1923     return LowerRETURNADDR(Op, DAG);
1924   case ISD::INSERT_VECTOR_ELT:
1925     return LowerINSERT_VECTOR_ELT(Op, DAG);
1926   case ISD::EXTRACT_VECTOR_ELT:
1927     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
1928   case ISD::BUILD_VECTOR:
1929     return LowerBUILD_VECTOR(Op, DAG);
1930   case ISD::VECTOR_SHUFFLE:
1931     return LowerVECTOR_SHUFFLE(Op, DAG);
1932   case ISD::EXTRACT_SUBVECTOR:
1933     return LowerEXTRACT_SUBVECTOR(Op, DAG);
1934   case ISD::SRA:
1935   case ISD::SRL:
1936   case ISD::SHL:
1937     return LowerVectorSRA_SRL_SHL(Op, DAG);
1938   case ISD::SHL_PARTS:
1939     return LowerShiftLeftParts(Op, DAG);
1940   case ISD::SRL_PARTS:
1941   case ISD::SRA_PARTS:
1942     return LowerShiftRightParts(Op, DAG);
1943   case ISD::CTPOP:
1944     return LowerCTPOP(Op, DAG);
1945   case ISD::FCOPYSIGN:
1946     return LowerFCOPYSIGN(Op, DAG);
1947   case ISD::AND:
1948     return LowerVectorAND(Op, DAG);
1949   case ISD::OR:
1950     return LowerVectorOR(Op, DAG);
1951   case ISD::XOR:
1952     return LowerXOR(Op, DAG);
1953   case ISD::PREFETCH:
1954     return LowerPREFETCH(Op, DAG);
1955   case ISD::SINT_TO_FP:
1956   case ISD::UINT_TO_FP:
1957     return LowerINT_TO_FP(Op, DAG);
1958   case ISD::FP_TO_SINT:
1959   case ISD::FP_TO_UINT:
1960     return LowerFP_TO_INT(Op, DAG);
1961   case ISD::FSINCOS:
1962     return LowerFSINCOS(Op, DAG);
1963   case ISD::MUL:
1964     return LowerMUL(Op, DAG);
1965   }
1966 }
1967
1968 /// getFunctionAlignment - Return the Log2 alignment of this function.
1969 unsigned AArch64TargetLowering::getFunctionAlignment(const Function *F) const {
1970   return 2;
1971 }
1972
1973 //===----------------------------------------------------------------------===//
1974 //                      Calling Convention Implementation
1975 //===----------------------------------------------------------------------===//
1976
1977 #include "AArch64GenCallingConv.inc"
1978
1979 /// Selects the correct CCAssignFn for a given CallingConvention value.
1980 CCAssignFn *AArch64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
1981                                                      bool IsVarArg) const {
1982   switch (CC) {
1983   default:
1984     llvm_unreachable("Unsupported calling convention.");
1985   case CallingConv::WebKit_JS:
1986     return CC_AArch64_WebKit_JS;
1987   case CallingConv::C:
1988   case CallingConv::Fast:
1989     if (!Subtarget->isTargetDarwin())
1990       return CC_AArch64_AAPCS;
1991     return IsVarArg ? CC_AArch64_DarwinPCS_VarArg : CC_AArch64_DarwinPCS;
1992   }
1993 }
1994
1995 SDValue AArch64TargetLowering::LowerFormalArguments(
1996     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
1997     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
1998     SmallVectorImpl<SDValue> &InVals) const {
1999   MachineFunction &MF = DAG.getMachineFunction();
2000   MachineFrameInfo *MFI = MF.getFrameInfo();
2001
2002   // Assign locations to all of the incoming arguments.
2003   SmallVector<CCValAssign, 16> ArgLocs;
2004   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
2005                  *DAG.getContext());
2006
2007   // At this point, Ins[].VT may already be promoted to i32. To correctly
2008   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2009   // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2010   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
2011   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
2012   // LocVT.
2013   unsigned NumArgs = Ins.size();
2014   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
2015   unsigned CurArgIdx = 0;
2016   for (unsigned i = 0; i != NumArgs; ++i) {
2017     MVT ValVT = Ins[i].VT;
2018     std::advance(CurOrigArg, Ins[i].OrigArgIndex - CurArgIdx);
2019     CurArgIdx = Ins[i].OrigArgIndex;
2020
2021     // Get type of the original argument.
2022     EVT ActualVT = getValueType(CurOrigArg->getType(), /*AllowUnknown*/ true);
2023     MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
2024     // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2025     if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2026       ValVT = MVT::i8;
2027     else if (ActualMVT == MVT::i16)
2028       ValVT = MVT::i16;
2029
2030     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2031     bool Res =
2032         AssignFn(i, ValVT, ValVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
2033     assert(!Res && "Call operand has unhandled type");
2034     (void)Res;
2035   }
2036   assert(ArgLocs.size() == Ins.size());
2037   SmallVector<SDValue, 16> ArgValues;
2038   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2039     CCValAssign &VA = ArgLocs[i];
2040
2041     if (Ins[i].Flags.isByVal()) {
2042       // Byval is used for HFAs in the PCS, but the system should work in a
2043       // non-compliant manner for larger structs.
2044       EVT PtrTy = getPointerTy();
2045       int Size = Ins[i].Flags.getByValSize();
2046       unsigned NumRegs = (Size + 7) / 8;
2047
2048       // FIXME: This works on big-endian for composite byvals, which are the common
2049       // case. It should also work for fundamental types too.
2050       unsigned FrameIdx =
2051         MFI->CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
2052       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrTy);
2053       InVals.push_back(FrameIdxN);
2054
2055       continue;
2056     }
2057
2058     if (VA.isRegLoc()) {
2059       // Arguments stored in registers.
2060       EVT RegVT = VA.getLocVT();
2061
2062       SDValue ArgValue;
2063       const TargetRegisterClass *RC;
2064
2065       if (RegVT == MVT::i32)
2066         RC = &AArch64::GPR32RegClass;
2067       else if (RegVT == MVT::i64)
2068         RC = &AArch64::GPR64RegClass;
2069       else if (RegVT == MVT::f16)
2070         RC = &AArch64::FPR16RegClass;
2071       else if (RegVT == MVT::f32)
2072         RC = &AArch64::FPR32RegClass;
2073       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
2074         RC = &AArch64::FPR64RegClass;
2075       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
2076         RC = &AArch64::FPR128RegClass;
2077       else
2078         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2079
2080       // Transform the arguments in physical registers into virtual ones.
2081       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2082       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
2083
2084       // If this is an 8, 16 or 32-bit value, it is really passed promoted
2085       // to 64 bits.  Insert an assert[sz]ext to capture this, then
2086       // truncate to the right size.
2087       switch (VA.getLocInfo()) {
2088       default:
2089         llvm_unreachable("Unknown loc info!");
2090       case CCValAssign::Full:
2091         break;
2092       case CCValAssign::BCvt:
2093         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
2094         break;
2095       case CCValAssign::AExt:
2096       case CCValAssign::SExt:
2097       case CCValAssign::ZExt:
2098         // SelectionDAGBuilder will insert appropriate AssertZExt & AssertSExt
2099         // nodes after our lowering.
2100         assert(RegVT == Ins[i].VT && "incorrect register location selected");
2101         break;
2102       }
2103
2104       InVals.push_back(ArgValue);
2105
2106     } else { // VA.isRegLoc()
2107       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
2108       unsigned ArgOffset = VA.getLocMemOffset();
2109       unsigned ArgSize = VA.getValVT().getSizeInBits() / 8;
2110
2111       uint32_t BEAlign = 0;
2112       if (!Subtarget->isLittleEndian() && ArgSize < 8 &&
2113           !Ins[i].Flags.isInConsecutiveRegs())
2114         BEAlign = 8 - ArgSize;
2115
2116       int FI = MFI->CreateFixedObject(ArgSize, ArgOffset + BEAlign, true);
2117
2118       // Create load nodes to retrieve arguments from the stack.
2119       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2120       SDValue ArgValue;
2121
2122       // For NON_EXTLOAD, generic code in getLoad assert(ValVT == MemVT)
2123       ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
2124       MVT MemVT = VA.getValVT();
2125
2126       switch (VA.getLocInfo()) {
2127       default:
2128         break;
2129       case CCValAssign::BCvt:
2130         MemVT = VA.getLocVT();
2131         break;
2132       case CCValAssign::SExt:
2133         ExtType = ISD::SEXTLOAD;
2134         break;
2135       case CCValAssign::ZExt:
2136         ExtType = ISD::ZEXTLOAD;
2137         break;
2138       case CCValAssign::AExt:
2139         ExtType = ISD::EXTLOAD;
2140         break;
2141       }
2142
2143       ArgValue = DAG.getExtLoad(ExtType, DL, VA.getLocVT(), Chain, FIN,
2144                                 MachinePointerInfo::getFixedStack(FI),
2145                                 MemVT, false, false, false, 0);
2146
2147       InVals.push_back(ArgValue);
2148     }
2149   }
2150
2151   // varargs
2152   if (isVarArg) {
2153     if (!Subtarget->isTargetDarwin()) {
2154       // The AAPCS variadic function ABI is identical to the non-variadic
2155       // one. As a result there may be more arguments in registers and we should
2156       // save them for future reference.
2157       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
2158     }
2159
2160     AArch64FunctionInfo *AFI = MF.getInfo<AArch64FunctionInfo>();
2161     // This will point to the next argument passed via stack.
2162     unsigned StackOffset = CCInfo.getNextStackOffset();
2163     // We currently pass all varargs at 8-byte alignment.
2164     StackOffset = ((StackOffset + 7) & ~7);
2165     AFI->setVarArgsStackIndex(MFI->CreateFixedObject(4, StackOffset, true));
2166   }
2167
2168   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2169   unsigned StackArgSize = CCInfo.getNextStackOffset();
2170   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2171   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
2172     // This is a non-standard ABI so by fiat I say we're allowed to make full
2173     // use of the stack area to be popped, which must be aligned to 16 bytes in
2174     // any case:
2175     StackArgSize = RoundUpToAlignment(StackArgSize, 16);
2176
2177     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
2178     // a multiple of 16.
2179     FuncInfo->setArgumentStackToRestore(StackArgSize);
2180
2181     // This realignment carries over to the available bytes below. Our own
2182     // callers will guarantee the space is free by giving an aligned value to
2183     // CALLSEQ_START.
2184   }
2185   // Even if we're not expected to free up the space, it's useful to know how
2186   // much is there while considering tail calls (because we can reuse it).
2187   FuncInfo->setBytesInStackArgArea(StackArgSize);
2188
2189   return Chain;
2190 }
2191
2192 void AArch64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
2193                                                 SelectionDAG &DAG, SDLoc DL,
2194                                                 SDValue &Chain) const {
2195   MachineFunction &MF = DAG.getMachineFunction();
2196   MachineFrameInfo *MFI = MF.getFrameInfo();
2197   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2198
2199   SmallVector<SDValue, 8> MemOps;
2200
2201   static const MCPhysReg GPRArgRegs[] = { AArch64::X0, AArch64::X1, AArch64::X2,
2202                                           AArch64::X3, AArch64::X4, AArch64::X5,
2203                                           AArch64::X6, AArch64::X7 };
2204   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
2205   unsigned FirstVariadicGPR =
2206       CCInfo.getFirstUnallocated(GPRArgRegs, NumGPRArgRegs);
2207
2208   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
2209   int GPRIdx = 0;
2210   if (GPRSaveSize != 0) {
2211     GPRIdx = MFI->CreateStackObject(GPRSaveSize, 8, false);
2212
2213     SDValue FIN = DAG.getFrameIndex(GPRIdx, getPointerTy());
2214
2215     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
2216       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &AArch64::GPR64RegClass);
2217       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
2218       SDValue Store =
2219           DAG.getStore(Val.getValue(1), DL, Val, FIN,
2220                        MachinePointerInfo::getStack(i * 8), false, false, 0);
2221       MemOps.push_back(Store);
2222       FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2223                         DAG.getConstant(8, getPointerTy()));
2224     }
2225   }
2226   FuncInfo->setVarArgsGPRIndex(GPRIdx);
2227   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
2228
2229   if (Subtarget->hasFPARMv8()) {
2230     static const MCPhysReg FPRArgRegs[] = {
2231         AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
2232         AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7};
2233     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
2234     unsigned FirstVariadicFPR =
2235         CCInfo.getFirstUnallocated(FPRArgRegs, NumFPRArgRegs);
2236
2237     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
2238     int FPRIdx = 0;
2239     if (FPRSaveSize != 0) {
2240       FPRIdx = MFI->CreateStackObject(FPRSaveSize, 16, false);
2241
2242       SDValue FIN = DAG.getFrameIndex(FPRIdx, getPointerTy());
2243
2244       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
2245         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &AArch64::FPR128RegClass);
2246         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
2247
2248         SDValue Store =
2249             DAG.getStore(Val.getValue(1), DL, Val, FIN,
2250                          MachinePointerInfo::getStack(i * 16), false, false, 0);
2251         MemOps.push_back(Store);
2252         FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2253                           DAG.getConstant(16, getPointerTy()));
2254       }
2255     }
2256     FuncInfo->setVarArgsFPRIndex(FPRIdx);
2257     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
2258   }
2259
2260   if (!MemOps.empty()) {
2261     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
2262   }
2263 }
2264
2265 /// LowerCallResult - Lower the result values of a call into the
2266 /// appropriate copies out of appropriate physical registers.
2267 SDValue AArch64TargetLowering::LowerCallResult(
2268     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
2269     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2270     SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
2271     SDValue ThisVal) const {
2272   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2273                           ? RetCC_AArch64_WebKit_JS
2274                           : RetCC_AArch64_AAPCS;
2275   // Assign locations to each value returned by this call.
2276   SmallVector<CCValAssign, 16> RVLocs;
2277   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2278                  *DAG.getContext());
2279   CCInfo.AnalyzeCallResult(Ins, RetCC);
2280
2281   // Copy all of the result registers out of their specified physreg.
2282   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2283     CCValAssign VA = RVLocs[i];
2284
2285     // Pass 'this' value directly from the argument to return value, to avoid
2286     // reg unit interference
2287     if (i == 0 && isThisReturn) {
2288       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
2289              "unexpected return calling convention register assignment");
2290       InVals.push_back(ThisVal);
2291       continue;
2292     }
2293
2294     SDValue Val =
2295         DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
2296     Chain = Val.getValue(1);
2297     InFlag = Val.getValue(2);
2298
2299     switch (VA.getLocInfo()) {
2300     default:
2301       llvm_unreachable("Unknown loc info!");
2302     case CCValAssign::Full:
2303       break;
2304     case CCValAssign::BCvt:
2305       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
2306       break;
2307     }
2308
2309     InVals.push_back(Val);
2310   }
2311
2312   return Chain;
2313 }
2314
2315 bool AArch64TargetLowering::isEligibleForTailCallOptimization(
2316     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
2317     bool isCalleeStructRet, bool isCallerStructRet,
2318     const SmallVectorImpl<ISD::OutputArg> &Outs,
2319     const SmallVectorImpl<SDValue> &OutVals,
2320     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
2321   // For CallingConv::C this function knows whether the ABI needs
2322   // changing. That's not true for other conventions so they will have to opt in
2323   // manually.
2324   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
2325     return false;
2326
2327   const MachineFunction &MF = DAG.getMachineFunction();
2328   const Function *CallerF = MF.getFunction();
2329   CallingConv::ID CallerCC = CallerF->getCallingConv();
2330   bool CCMatch = CallerCC == CalleeCC;
2331
2332   // Byval parameters hand the function a pointer directly into the stack area
2333   // we want to reuse during a tail call. Working around this *is* possible (see
2334   // X86) but less efficient and uglier in LowerCall.
2335   for (Function::const_arg_iterator i = CallerF->arg_begin(),
2336                                     e = CallerF->arg_end();
2337        i != e; ++i)
2338     if (i->hasByValAttr())
2339       return false;
2340
2341   if (getTargetMachine().Options.GuaranteedTailCallOpt) {
2342     if (IsTailCallConvention(CalleeCC) && CCMatch)
2343       return true;
2344     return false;
2345   }
2346
2347   // Externally-defined functions with weak linkage should not be
2348   // tail-called on AArch64 when the OS does not support dynamic
2349   // pre-emption of symbols, as the AAELF spec requires normal calls
2350   // to undefined weak functions to be replaced with a NOP or jump to the
2351   // next instruction. The behaviour of branch instructions in this
2352   // situation (as used for tail calls) is implementation-defined, so we
2353   // cannot rely on the linker replacing the tail call with a return.
2354   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2355     const GlobalValue *GV = G->getGlobal();
2356     const Triple TT(getTargetMachine().getTargetTriple());
2357     if (GV->hasExternalWeakLinkage() &&
2358         (!TT.isOSWindows() || TT.isOSBinFormatELF() || TT.isOSBinFormatMachO()))
2359       return false;
2360   }
2361
2362   // Now we search for cases where we can use a tail call without changing the
2363   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
2364   // concept.
2365
2366   // I want anyone implementing a new calling convention to think long and hard
2367   // about this assert.
2368   assert((!isVarArg || CalleeCC == CallingConv::C) &&
2369          "Unexpected variadic calling convention");
2370
2371   if (isVarArg && !Outs.empty()) {
2372     // At least two cases here: if caller is fastcc then we can't have any
2373     // memory arguments (we'd be expected to clean up the stack afterwards). If
2374     // caller is C then we could potentially use its argument area.
2375
2376     // FIXME: for now we take the most conservative of these in both cases:
2377     // disallow all variadic memory operands.
2378     SmallVector<CCValAssign, 16> ArgLocs;
2379     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2380                    *DAG.getContext());
2381
2382     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, true));
2383     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2384       if (!ArgLocs[i].isRegLoc())
2385         return false;
2386   }
2387
2388   // If the calling conventions do not match, then we'd better make sure the
2389   // results are returned in the same way as what the caller expects.
2390   if (!CCMatch) {
2391     SmallVector<CCValAssign, 16> RVLocs1;
2392     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
2393                     *DAG.getContext());
2394     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForCall(CalleeCC, isVarArg));
2395
2396     SmallVector<CCValAssign, 16> RVLocs2;
2397     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
2398                     *DAG.getContext());
2399     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForCall(CallerCC, isVarArg));
2400
2401     if (RVLocs1.size() != RVLocs2.size())
2402       return false;
2403     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2404       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2405         return false;
2406       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2407         return false;
2408       if (RVLocs1[i].isRegLoc()) {
2409         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2410           return false;
2411       } else {
2412         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2413           return false;
2414       }
2415     }
2416   }
2417
2418   // Nothing more to check if the callee is taking no arguments
2419   if (Outs.empty())
2420     return true;
2421
2422   SmallVector<CCValAssign, 16> ArgLocs;
2423   CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2424                  *DAG.getContext());
2425
2426   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, isVarArg));
2427
2428   const AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2429
2430   // If the stack arguments for this call would fit into our own save area then
2431   // the call can be made tail.
2432   return CCInfo.getNextStackOffset() <= FuncInfo->getBytesInStackArgArea();
2433 }
2434
2435 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
2436                                                    SelectionDAG &DAG,
2437                                                    MachineFrameInfo *MFI,
2438                                                    int ClobberedFI) const {
2439   SmallVector<SDValue, 8> ArgChains;
2440   int64_t FirstByte = MFI->getObjectOffset(ClobberedFI);
2441   int64_t LastByte = FirstByte + MFI->getObjectSize(ClobberedFI) - 1;
2442
2443   // Include the original chain at the beginning of the list. When this is
2444   // used by target LowerCall hooks, this helps legalize find the
2445   // CALLSEQ_BEGIN node.
2446   ArgChains.push_back(Chain);
2447
2448   // Add a chain value for each stack argument corresponding
2449   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
2450                             UE = DAG.getEntryNode().getNode()->use_end();
2451        U != UE; ++U)
2452     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
2453       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
2454         if (FI->getIndex() < 0) {
2455           int64_t InFirstByte = MFI->getObjectOffset(FI->getIndex());
2456           int64_t InLastByte = InFirstByte;
2457           InLastByte += MFI->getObjectSize(FI->getIndex()) - 1;
2458
2459           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
2460               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
2461             ArgChains.push_back(SDValue(L, 1));
2462         }
2463
2464   // Build a tokenfactor for all the chains.
2465   return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
2466 }
2467
2468 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
2469                                                    bool TailCallOpt) const {
2470   return CallCC == CallingConv::Fast && TailCallOpt;
2471 }
2472
2473 bool AArch64TargetLowering::IsTailCallConvention(CallingConv::ID CallCC) const {
2474   return CallCC == CallingConv::Fast;
2475 }
2476
2477 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
2478 /// and add input and output parameter nodes.
2479 SDValue
2480 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
2481                                  SmallVectorImpl<SDValue> &InVals) const {
2482   SelectionDAG &DAG = CLI.DAG;
2483   SDLoc &DL = CLI.DL;
2484   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2485   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
2486   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
2487   SDValue Chain = CLI.Chain;
2488   SDValue Callee = CLI.Callee;
2489   bool &IsTailCall = CLI.IsTailCall;
2490   CallingConv::ID CallConv = CLI.CallConv;
2491   bool IsVarArg = CLI.IsVarArg;
2492
2493   MachineFunction &MF = DAG.getMachineFunction();
2494   bool IsStructRet = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
2495   bool IsThisReturn = false;
2496
2497   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2498   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2499   bool IsSibCall = false;
2500
2501   if (IsTailCall) {
2502     // Check if it's really possible to do a tail call.
2503     IsTailCall = isEligibleForTailCallOptimization(
2504         Callee, CallConv, IsVarArg, IsStructRet,
2505         MF.getFunction()->hasStructRetAttr(), Outs, OutVals, Ins, DAG);
2506     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
2507       report_fatal_error("failed to perform tail call elimination on a call "
2508                          "site marked musttail");
2509
2510     // A sibling call is one where we're under the usual C ABI and not planning
2511     // to change that but can still do a tail call:
2512     if (!TailCallOpt && IsTailCall)
2513       IsSibCall = true;
2514
2515     if (IsTailCall)
2516       ++NumTailCalls;
2517   }
2518
2519   // Analyze operands of the call, assigning locations to each operand.
2520   SmallVector<CCValAssign, 16> ArgLocs;
2521   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(), ArgLocs,
2522                  *DAG.getContext());
2523
2524   if (IsVarArg) {
2525     // Handle fixed and variable vector arguments differently.
2526     // Variable vector arguments always go into memory.
2527     unsigned NumArgs = Outs.size();
2528
2529     for (unsigned i = 0; i != NumArgs; ++i) {
2530       MVT ArgVT = Outs[i].VT;
2531       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2532       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
2533                                                /*IsVarArg=*/ !Outs[i].IsFixed);
2534       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
2535       assert(!Res && "Call operand has unhandled type");
2536       (void)Res;
2537     }
2538   } else {
2539     // At this point, Outs[].VT may already be promoted to i32. To correctly
2540     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2541     // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2542     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
2543     // we use a special version of AnalyzeCallOperands to pass in ValVT and
2544     // LocVT.
2545     unsigned NumArgs = Outs.size();
2546     for (unsigned i = 0; i != NumArgs; ++i) {
2547       MVT ValVT = Outs[i].VT;
2548       // Get type of the original argument.
2549       EVT ActualVT = getValueType(CLI.getArgs()[Outs[i].OrigArgIndex].Ty,
2550                                   /*AllowUnknown*/ true);
2551       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
2552       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2553       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2554       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2555         ValVT = MVT::i8;
2556       else if (ActualMVT == MVT::i16)
2557         ValVT = MVT::i16;
2558
2559       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2560       bool Res = AssignFn(i, ValVT, ValVT, CCValAssign::Full, ArgFlags, CCInfo);
2561       assert(!Res && "Call operand has unhandled type");
2562       (void)Res;
2563     }
2564   }
2565
2566   // Get a count of how many bytes are to be pushed on the stack.
2567   unsigned NumBytes = CCInfo.getNextStackOffset();
2568
2569   if (IsSibCall) {
2570     // Since we're not changing the ABI to make this a tail call, the memory
2571     // operands are already available in the caller's incoming argument space.
2572     NumBytes = 0;
2573   }
2574
2575   // FPDiff is the byte offset of the call's argument area from the callee's.
2576   // Stores to callee stack arguments will be placed in FixedStackSlots offset
2577   // by this amount for a tail call. In a sibling call it must be 0 because the
2578   // caller will deallocate the entire stack and the callee still expects its
2579   // arguments to begin at SP+0. Completely unused for non-tail calls.
2580   int FPDiff = 0;
2581
2582   if (IsTailCall && !IsSibCall) {
2583     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
2584
2585     // Since callee will pop argument stack as a tail call, we must keep the
2586     // popped size 16-byte aligned.
2587     NumBytes = RoundUpToAlignment(NumBytes, 16);
2588
2589     // FPDiff will be negative if this tail call requires more space than we
2590     // would automatically have in our incoming argument space. Positive if we
2591     // can actually shrink the stack.
2592     FPDiff = NumReusableBytes - NumBytes;
2593
2594     // The stack pointer must be 16-byte aligned at all times it's used for a
2595     // memory operation, which in practice means at *all* times and in
2596     // particular across call boundaries. Therefore our own arguments started at
2597     // a 16-byte aligned SP and the delta applied for the tail call should
2598     // satisfy the same constraint.
2599     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
2600   }
2601
2602   // Adjust the stack pointer for the new arguments...
2603   // These operations are automatically eliminated by the prolog/epilog pass
2604   if (!IsSibCall)
2605     Chain =
2606         DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true), DL);
2607
2608   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, AArch64::SP, getPointerTy());
2609
2610   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2611   SmallVector<SDValue, 8> MemOpChains;
2612
2613   // Walk the register/memloc assignments, inserting copies/loads.
2614   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
2615        ++i, ++realArgIdx) {
2616     CCValAssign &VA = ArgLocs[i];
2617     SDValue Arg = OutVals[realArgIdx];
2618     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2619
2620     // Promote the value if needed.
2621     switch (VA.getLocInfo()) {
2622     default:
2623       llvm_unreachable("Unknown loc info!");
2624     case CCValAssign::Full:
2625       break;
2626     case CCValAssign::SExt:
2627       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
2628       break;
2629     case CCValAssign::ZExt:
2630       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2631       break;
2632     case CCValAssign::AExt:
2633       if (Outs[realArgIdx].ArgVT == MVT::i1) {
2634         // AAPCS requires i1 to be zero-extended to 8-bits by the caller.
2635         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2636         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i8, Arg);
2637       }
2638       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
2639       break;
2640     case CCValAssign::BCvt:
2641       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2642       break;
2643     case CCValAssign::FPExt:
2644       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
2645       break;
2646     }
2647
2648     if (VA.isRegLoc()) {
2649       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i64) {
2650         assert(VA.getLocVT() == MVT::i64 &&
2651                "unexpected calling convention register assignment");
2652         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
2653                "unexpected use of 'returned'");
2654         IsThisReturn = true;
2655       }
2656       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2657     } else {
2658       assert(VA.isMemLoc());
2659
2660       SDValue DstAddr;
2661       MachinePointerInfo DstInfo;
2662
2663       // FIXME: This works on big-endian for composite byvals, which are the
2664       // common case. It should also work for fundamental types too.
2665       uint32_t BEAlign = 0;
2666       unsigned OpSize = Flags.isByVal() ? Flags.getByValSize() * 8
2667                                         : VA.getValVT().getSizeInBits();
2668       OpSize = (OpSize + 7) / 8;
2669       if (!Subtarget->isLittleEndian() && !Flags.isByVal() &&
2670           !Flags.isInConsecutiveRegs()) {
2671         if (OpSize < 8)
2672           BEAlign = 8 - OpSize;
2673       }
2674       unsigned LocMemOffset = VA.getLocMemOffset();
2675       int32_t Offset = LocMemOffset + BEAlign;
2676       SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2677       PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2678
2679       if (IsTailCall) {
2680         Offset = Offset + FPDiff;
2681         int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2682
2683         DstAddr = DAG.getFrameIndex(FI, getPointerTy());
2684         DstInfo = MachinePointerInfo::getFixedStack(FI);
2685
2686         // Make sure any stack arguments overlapping with where we're storing
2687         // are loaded before this eventual operation. Otherwise they'll be
2688         // clobbered.
2689         Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
2690       } else {
2691         SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2692
2693         DstAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2694         DstInfo = MachinePointerInfo::getStack(LocMemOffset);
2695       }
2696
2697       if (Outs[i].Flags.isByVal()) {
2698         SDValue SizeNode =
2699             DAG.getConstant(Outs[i].Flags.getByValSize(), MVT::i64);
2700         SDValue Cpy = DAG.getMemcpy(
2701             Chain, DL, DstAddr, Arg, SizeNode, Outs[i].Flags.getByValAlign(),
2702             /*isVol = */ false,
2703             /*AlwaysInline = */ false, DstInfo, MachinePointerInfo());
2704
2705         MemOpChains.push_back(Cpy);
2706       } else {
2707         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
2708         // promoted to a legal register type i32, we should truncate Arg back to
2709         // i1/i8/i16.
2710         if (VA.getValVT() == MVT::i1 || VA.getValVT() == MVT::i8 ||
2711             VA.getValVT() == MVT::i16)
2712           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
2713
2714         SDValue Store =
2715             DAG.getStore(Chain, DL, Arg, DstAddr, DstInfo, false, false, 0);
2716         MemOpChains.push_back(Store);
2717       }
2718     }
2719   }
2720
2721   if (!MemOpChains.empty())
2722     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
2723
2724   // Build a sequence of copy-to-reg nodes chained together with token chain
2725   // and flag operands which copy the outgoing args into the appropriate regs.
2726   SDValue InFlag;
2727   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2728     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[i].first,
2729                              RegsToPass[i].second, InFlag);
2730     InFlag = Chain.getValue(1);
2731   }
2732
2733   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2734   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2735   // node so that legalize doesn't hack it.
2736   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
2737       Subtarget->isTargetMachO()) {
2738     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2739       const GlobalValue *GV = G->getGlobal();
2740       bool InternalLinkage = GV->hasInternalLinkage();
2741       if (InternalLinkage)
2742         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2743       else {
2744         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0,
2745                                             AArch64II::MO_GOT);
2746         Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2747       }
2748     } else if (ExternalSymbolSDNode *S =
2749                    dyn_cast<ExternalSymbolSDNode>(Callee)) {
2750       const char *Sym = S->getSymbol();
2751       Callee =
2752           DAG.getTargetExternalSymbol(Sym, getPointerTy(), AArch64II::MO_GOT);
2753       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2754     }
2755   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2756     const GlobalValue *GV = G->getGlobal();
2757     Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2758   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2759     const char *Sym = S->getSymbol();
2760     Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), 0);
2761   }
2762
2763   // We don't usually want to end the call-sequence here because we would tidy
2764   // the frame up *after* the call, however in the ABI-changing tail-call case
2765   // we've carefully laid out the parameters so that when sp is reset they'll be
2766   // in the correct location.
2767   if (IsTailCall && !IsSibCall) {
2768     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2769                                DAG.getIntPtrConstant(0, true), InFlag, DL);
2770     InFlag = Chain.getValue(1);
2771   }
2772
2773   std::vector<SDValue> Ops;
2774   Ops.push_back(Chain);
2775   Ops.push_back(Callee);
2776
2777   if (IsTailCall) {
2778     // Each tail call may have to adjust the stack by a different amount, so
2779     // this information must travel along with the operation for eventual
2780     // consumption by emitEpilogue.
2781     Ops.push_back(DAG.getTargetConstant(FPDiff, MVT::i32));
2782   }
2783
2784   // Add argument registers to the end of the list so that they are known live
2785   // into the call.
2786   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2787     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2788                                   RegsToPass[i].second.getValueType()));
2789
2790   // Add a register mask operand representing the call-preserved registers.
2791   const uint32_t *Mask;
2792   const TargetRegisterInfo *TRI =
2793       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
2794   const AArch64RegisterInfo *ARI =
2795       static_cast<const AArch64RegisterInfo *>(TRI);
2796   if (IsThisReturn) {
2797     // For 'this' returns, use the X0-preserving mask if applicable
2798     Mask = ARI->getThisReturnPreservedMask(CallConv);
2799     if (!Mask) {
2800       IsThisReturn = false;
2801       Mask = ARI->getCallPreservedMask(CallConv);
2802     }
2803   } else
2804     Mask = ARI->getCallPreservedMask(CallConv);
2805
2806   assert(Mask && "Missing call preserved mask for calling convention");
2807   Ops.push_back(DAG.getRegisterMask(Mask));
2808
2809   if (InFlag.getNode())
2810     Ops.push_back(InFlag);
2811
2812   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2813
2814   // If we're doing a tall call, use a TC_RETURN here rather than an
2815   // actual call instruction.
2816   if (IsTailCall)
2817     return DAG.getNode(AArch64ISD::TC_RETURN, DL, NodeTys, Ops);
2818
2819   // Returns a chain and a flag for retval copy to use.
2820   Chain = DAG.getNode(AArch64ISD::CALL, DL, NodeTys, Ops);
2821   InFlag = Chain.getValue(1);
2822
2823   uint64_t CalleePopBytes = DoesCalleeRestoreStack(CallConv, TailCallOpt)
2824                                 ? RoundUpToAlignment(NumBytes, 16)
2825                                 : 0;
2826
2827   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2828                              DAG.getIntPtrConstant(CalleePopBytes, true),
2829                              InFlag, DL);
2830   if (!Ins.empty())
2831     InFlag = Chain.getValue(1);
2832
2833   // Handle result values, copying them out of physregs into vregs that we
2834   // return.
2835   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
2836                          InVals, IsThisReturn,
2837                          IsThisReturn ? OutVals[0] : SDValue());
2838 }
2839
2840 bool AArch64TargetLowering::CanLowerReturn(
2841     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2842     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2843   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2844                           ? RetCC_AArch64_WebKit_JS
2845                           : RetCC_AArch64_AAPCS;
2846   SmallVector<CCValAssign, 16> RVLocs;
2847   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2848   return CCInfo.CheckReturn(Outs, RetCC);
2849 }
2850
2851 SDValue
2852 AArch64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2853                                    bool isVarArg,
2854                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
2855                                    const SmallVectorImpl<SDValue> &OutVals,
2856                                    SDLoc DL, SelectionDAG &DAG) const {
2857   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2858                           ? RetCC_AArch64_WebKit_JS
2859                           : RetCC_AArch64_AAPCS;
2860   SmallVector<CCValAssign, 16> RVLocs;
2861   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2862                  *DAG.getContext());
2863   CCInfo.AnalyzeReturn(Outs, RetCC);
2864
2865   // Copy the result values into the output registers.
2866   SDValue Flag;
2867   SmallVector<SDValue, 4> RetOps(1, Chain);
2868   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
2869        ++i, ++realRVLocIdx) {
2870     CCValAssign &VA = RVLocs[i];
2871     assert(VA.isRegLoc() && "Can only return in registers!");
2872     SDValue Arg = OutVals[realRVLocIdx];
2873
2874     switch (VA.getLocInfo()) {
2875     default:
2876       llvm_unreachable("Unknown loc info!");
2877     case CCValAssign::Full:
2878       if (Outs[i].ArgVT == MVT::i1) {
2879         // AAPCS requires i1 to be zero-extended to i8 by the producer of the
2880         // value. This is strictly redundant on Darwin (which uses "zeroext
2881         // i1"), but will be optimised out before ISel.
2882         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2883         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2884       }
2885       break;
2886     case CCValAssign::BCvt:
2887       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2888       break;
2889     }
2890
2891     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
2892     Flag = Chain.getValue(1);
2893     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2894   }
2895
2896   RetOps[0] = Chain; // Update chain.
2897
2898   // Add the flag if we have it.
2899   if (Flag.getNode())
2900     RetOps.push_back(Flag);
2901
2902   return DAG.getNode(AArch64ISD::RET_FLAG, DL, MVT::Other, RetOps);
2903 }
2904
2905 //===----------------------------------------------------------------------===//
2906 //  Other Lowering Code
2907 //===----------------------------------------------------------------------===//
2908
2909 SDValue AArch64TargetLowering::LowerGlobalAddress(SDValue Op,
2910                                                   SelectionDAG &DAG) const {
2911   EVT PtrVT = getPointerTy();
2912   SDLoc DL(Op);
2913   const GlobalAddressSDNode *GN = cast<GlobalAddressSDNode>(Op);
2914   const GlobalValue *GV = GN->getGlobal();
2915   unsigned char OpFlags =
2916       Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
2917
2918   assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
2919          "unexpected offset in global node");
2920
2921   // This also catched the large code model case for Darwin.
2922   if ((OpFlags & AArch64II::MO_GOT) != 0) {
2923     SDValue GotAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
2924     // FIXME: Once remat is capable of dealing with instructions with register
2925     // operands, expand this into two nodes instead of using a wrapper node.
2926     return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
2927   }
2928
2929   if ((OpFlags & AArch64II::MO_CONSTPOOL) != 0) {
2930     assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
2931            "use of MO_CONSTPOOL only supported on small model");
2932     SDValue Hi = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, AArch64II::MO_PAGE);
2933     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2934     unsigned char LoFlags = AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2935     SDValue Lo = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, LoFlags);
2936     SDValue PoolAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2937     SDValue GlobalAddr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), PoolAddr,
2938                                      MachinePointerInfo::getConstantPool(),
2939                                      /*isVolatile=*/ false,
2940                                      /*isNonTemporal=*/ true,
2941                                      /*isInvariant=*/ true, 8);
2942     if (GN->getOffset() != 0)
2943       return DAG.getNode(ISD::ADD, DL, PtrVT, GlobalAddr,
2944                          DAG.getConstant(GN->getOffset(), PtrVT));
2945     return GlobalAddr;
2946   }
2947
2948   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2949     const unsigned char MO_NC = AArch64II::MO_NC;
2950     return DAG.getNode(
2951         AArch64ISD::WrapperLarge, DL, PtrVT,
2952         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G3),
2953         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
2954         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
2955         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
2956   } else {
2957     // Use ADRP/ADD or ADRP/LDR for everything else: the small model on ELF and
2958     // the only correct model on Darwin.
2959     SDValue Hi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
2960                                             OpFlags | AArch64II::MO_PAGE);
2961     unsigned char LoFlags = OpFlags | AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2962     SDValue Lo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, LoFlags);
2963
2964     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2965     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2966   }
2967 }
2968
2969 /// \brief Convert a TLS address reference into the correct sequence of loads
2970 /// and calls to compute the variable's address (for Darwin, currently) and
2971 /// return an SDValue containing the final node.
2972
2973 /// Darwin only has one TLS scheme which must be capable of dealing with the
2974 /// fully general situation, in the worst case. This means:
2975 ///     + "extern __thread" declaration.
2976 ///     + Defined in a possibly unknown dynamic library.
2977 ///
2978 /// The general system is that each __thread variable has a [3 x i64] descriptor
2979 /// which contains information used by the runtime to calculate the address. The
2980 /// only part of this the compiler needs to know about is the first xword, which
2981 /// contains a function pointer that must be called with the address of the
2982 /// entire descriptor in "x0".
2983 ///
2984 /// Since this descriptor may be in a different unit, in general even the
2985 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
2986 /// is:
2987 ///     adrp x0, _var@TLVPPAGE
2988 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
2989 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
2990 ///                                      ; the function pointer
2991 ///     blr x1                           ; Uses descriptor address in x0
2992 ///     ; Address of _var is now in x0.
2993 ///
2994 /// If the address of _var's descriptor *is* known to the linker, then it can
2995 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
2996 /// a slight efficiency gain.
2997 SDValue
2998 AArch64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
2999                                                    SelectionDAG &DAG) const {
3000   assert(Subtarget->isTargetDarwin() && "TLS only supported on Darwin");
3001
3002   SDLoc DL(Op);
3003   MVT PtrVT = getPointerTy();
3004   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
3005
3006   SDValue TLVPAddr =
3007       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3008   SDValue DescAddr = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TLVPAddr);
3009
3010   // The first entry in the descriptor is a function pointer that we must call
3011   // to obtain the address of the variable.
3012   SDValue Chain = DAG.getEntryNode();
3013   SDValue FuncTLVGet =
3014       DAG.getLoad(MVT::i64, DL, Chain, DescAddr, MachinePointerInfo::getGOT(),
3015                   false, true, true, 8);
3016   Chain = FuncTLVGet.getValue(1);
3017
3018   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3019   MFI->setAdjustsStack(true);
3020
3021   // TLS calls preserve all registers except those that absolutely must be
3022   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
3023   // silly).
3024   const TargetRegisterInfo *TRI =
3025       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
3026   const AArch64RegisterInfo *ARI =
3027       static_cast<const AArch64RegisterInfo *>(TRI);
3028   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
3029
3030   // Finally, we can make the call. This is just a degenerate version of a
3031   // normal AArch64 call node: x0 takes the address of the descriptor, and
3032   // returns the address of the variable in this thread.
3033   Chain = DAG.getCopyToReg(Chain, DL, AArch64::X0, DescAddr, SDValue());
3034   Chain =
3035       DAG.getNode(AArch64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
3036                   Chain, FuncTLVGet, DAG.getRegister(AArch64::X0, MVT::i64),
3037                   DAG.getRegisterMask(Mask), Chain.getValue(1));
3038   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Chain.getValue(1));
3039 }
3040
3041 /// When accessing thread-local variables under either the general-dynamic or
3042 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
3043 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
3044 /// is a function pointer to carry out the resolution. This function takes the
3045 /// address of the descriptor in X0 and returns the TPIDR_EL0 offset in X0. All
3046 /// other registers (except LR, NZCV) are preserved.
3047 ///
3048 /// Thus, the ideal call sequence on AArch64 is:
3049 ///
3050 ///     adrp x0, :tlsdesc:thread_var
3051 ///     ldr x8, [x0, :tlsdesc_lo12:thread_var]
3052 ///     add x0, x0, :tlsdesc_lo12:thread_var
3053 ///     .tlsdesccall thread_var
3054 ///     blr x8
3055 ///     (TPIDR_EL0 offset now in x0).
3056 ///
3057 /// The ".tlsdesccall" directive instructs the assembler to insert a particular
3058 /// relocation to help the linker relax this sequence if it turns out to be too
3059 /// conservative.
3060 ///
3061 /// FIXME: we currently produce an extra, duplicated, ADRP instruction, but this
3062 /// is harmless.
3063 SDValue AArch64TargetLowering::LowerELFTLSDescCall(SDValue SymAddr,
3064                                                    SDValue DescAddr, SDLoc DL,
3065                                                    SelectionDAG &DAG) const {
3066   EVT PtrVT = getPointerTy();
3067
3068   // The function we need to call is simply the first entry in the GOT for this
3069   // descriptor, load it in preparation.
3070   SDValue Func = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, SymAddr);
3071
3072   // TLS calls preserve all registers except those that absolutely must be
3073   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
3074   // silly).
3075   const TargetRegisterInfo *TRI =
3076       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
3077   const AArch64RegisterInfo *ARI =
3078       static_cast<const AArch64RegisterInfo *>(TRI);
3079   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
3080
3081   // The function takes only one argument: the address of the descriptor itself
3082   // in X0.
3083   SDValue Glue, Chain;
3084   Chain = DAG.getCopyToReg(DAG.getEntryNode(), DL, AArch64::X0, DescAddr, Glue);
3085   Glue = Chain.getValue(1);
3086
3087   // We're now ready to populate the argument list, as with a normal call:
3088   SmallVector<SDValue, 6> Ops;
3089   Ops.push_back(Chain);
3090   Ops.push_back(Func);
3091   Ops.push_back(SymAddr);
3092   Ops.push_back(DAG.getRegister(AArch64::X0, PtrVT));
3093   Ops.push_back(DAG.getRegisterMask(Mask));
3094   Ops.push_back(Glue);
3095
3096   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3097   Chain = DAG.getNode(AArch64ISD::TLSDESC_CALL, DL, NodeTys, Ops);
3098   Glue = Chain.getValue(1);
3099
3100   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
3101 }
3102
3103 SDValue
3104 AArch64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
3105                                                 SelectionDAG &DAG) const {
3106   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
3107   assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
3108          "ELF TLS only supported in small memory model");
3109   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
3110
3111   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
3112
3113   SDValue TPOff;
3114   EVT PtrVT = getPointerTy();
3115   SDLoc DL(Op);
3116   const GlobalValue *GV = GA->getGlobal();
3117
3118   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
3119
3120   if (Model == TLSModel::LocalExec) {
3121     SDValue HiVar = DAG.getTargetGlobalAddress(
3122         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
3123     SDValue LoVar = DAG.getTargetGlobalAddress(
3124         GV, DL, PtrVT, 0,
3125         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
3126
3127     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
3128                                        DAG.getTargetConstant(16, MVT::i32)),
3129                     0);
3130     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, TPOff, LoVar,
3131                                        DAG.getTargetConstant(0, MVT::i32)),
3132                     0);
3133   } else if (Model == TLSModel::InitialExec) {
3134     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3135     TPOff = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TPOff);
3136   } else if (Model == TLSModel::LocalDynamic) {
3137     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
3138     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
3139     // the beginning of the module's TLS region, followed by a DTPREL offset
3140     // calculation.
3141
3142     // These accesses will need deduplicating if there's more than one.
3143     AArch64FunctionInfo *MFI =
3144         DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3145     MFI->incNumLocalDynamicTLSAccesses();
3146
3147     // Accesses used in this sequence go via the TLS descriptor which lives in
3148     // the GOT. Prepare an address we can use to handle this.
3149     SDValue HiDesc = DAG.getTargetExternalSymbol(
3150         "_TLS_MODULE_BASE_", PtrVT, AArch64II::MO_TLS | AArch64II::MO_PAGE);
3151     SDValue LoDesc = DAG.getTargetExternalSymbol(
3152         "_TLS_MODULE_BASE_", PtrVT,
3153         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3154
3155     // First argument to the descriptor call is the address of the descriptor
3156     // itself.
3157     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
3158     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
3159
3160     // The call needs a relocation too for linker relaxation. It doesn't make
3161     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3162     // the address.
3163     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
3164                                                   AArch64II::MO_TLS);
3165
3166     // Now we can calculate the offset from TPIDR_EL0 to this module's
3167     // thread-local area.
3168     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
3169
3170     // Now use :dtprel_whatever: operations to calculate this variable's offset
3171     // in its thread-storage area.
3172     SDValue HiVar = DAG.getTargetGlobalAddress(
3173         GV, DL, MVT::i64, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
3174     SDValue LoVar = DAG.getTargetGlobalAddress(
3175         GV, DL, MVT::i64, 0,
3176         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
3177
3178     SDValue DTPOff =
3179         SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
3180                                    DAG.getTargetConstant(16, MVT::i32)),
3181                 0);
3182     DTPOff =
3183         SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, DTPOff, LoVar,
3184                                    DAG.getTargetConstant(0, MVT::i32)),
3185                 0);
3186
3187     TPOff = DAG.getNode(ISD::ADD, DL, PtrVT, TPOff, DTPOff);
3188   } else if (Model == TLSModel::GeneralDynamic) {
3189     // Accesses used in this sequence go via the TLS descriptor which lives in
3190     // the GOT. Prepare an address we can use to handle this.
3191     SDValue HiDesc = DAG.getTargetGlobalAddress(
3192         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_PAGE);
3193     SDValue LoDesc = DAG.getTargetGlobalAddress(
3194         GV, DL, PtrVT, 0,
3195         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3196
3197     // First argument to the descriptor call is the address of the descriptor
3198     // itself.
3199     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
3200     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
3201
3202     // The call needs a relocation too for linker relaxation. It doesn't make
3203     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3204     // the address.
3205     SDValue SymAddr =
3206         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3207
3208     // Finally we can make a call to calculate the offset from tpidr_el0.
3209     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
3210   } else
3211     llvm_unreachable("Unsupported ELF TLS access model");
3212
3213   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
3214 }
3215
3216 SDValue AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
3217                                                      SelectionDAG &DAG) const {
3218   if (Subtarget->isTargetDarwin())
3219     return LowerDarwinGlobalTLSAddress(Op, DAG);
3220   else if (Subtarget->isTargetELF())
3221     return LowerELFGlobalTLSAddress(Op, DAG);
3222
3223   llvm_unreachable("Unexpected platform trying to use TLS");
3224 }
3225 SDValue AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
3226   SDValue Chain = Op.getOperand(0);
3227   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3228   SDValue LHS = Op.getOperand(2);
3229   SDValue RHS = Op.getOperand(3);
3230   SDValue Dest = Op.getOperand(4);
3231   SDLoc dl(Op);
3232
3233   // Handle f128 first, since lowering it will result in comparing the return
3234   // value of a libcall against zero, which is just what the rest of LowerBR_CC
3235   // is expecting to deal with.
3236   if (LHS.getValueType() == MVT::f128) {
3237     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3238
3239     // If softenSetCCOperands returned a scalar, we need to compare the result
3240     // against zero to select between true and false values.
3241     if (!RHS.getNode()) {
3242       RHS = DAG.getConstant(0, LHS.getValueType());
3243       CC = ISD::SETNE;
3244     }
3245   }
3246
3247   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
3248   // instruction.
3249   unsigned Opc = LHS.getOpcode();
3250   if (LHS.getResNo() == 1 && isa<ConstantSDNode>(RHS) &&
3251       cast<ConstantSDNode>(RHS)->isOne() &&
3252       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3253        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3254     assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
3255            "Unexpected condition code.");
3256     // Only lower legal XALUO ops.
3257     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
3258       return SDValue();
3259
3260     // The actual operation with overflow check.
3261     AArch64CC::CondCode OFCC;
3262     SDValue Value, Overflow;
3263     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, LHS.getValue(0), DAG);
3264
3265     if (CC == ISD::SETNE)
3266       OFCC = getInvertedCondCode(OFCC);
3267     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3268
3269     return DAG.getNode(AArch64ISD::BRCOND, SDLoc(LHS), MVT::Other, Chain, Dest,
3270                        CCVal, Overflow);
3271   }
3272
3273   if (LHS.getValueType().isInteger()) {
3274     assert((LHS.getValueType() == RHS.getValueType()) &&
3275            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3276
3277     // If the RHS of the comparison is zero, we can potentially fold this
3278     // to a specialized branch.
3279     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
3280     if (RHSC && RHSC->getZExtValue() == 0) {
3281       if (CC == ISD::SETEQ) {
3282         // See if we can use a TBZ to fold in an AND as well.
3283         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3284         // out of bounds, a late MI-layer pass rewrites branches.
3285         // 403.gcc is an example that hits this case.
3286         if (LHS.getOpcode() == ISD::AND &&
3287             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3288             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3289           SDValue Test = LHS.getOperand(0);
3290           uint64_t Mask = LHS.getConstantOperandVal(1);
3291           return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, Test,
3292                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
3293         }
3294
3295         return DAG.getNode(AArch64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
3296       } else if (CC == ISD::SETNE) {
3297         // See if we can use a TBZ to fold in an AND as well.
3298         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3299         // out of bounds, a late MI-layer pass rewrites branches.
3300         // 403.gcc is an example that hits this case.
3301         if (LHS.getOpcode() == ISD::AND &&
3302             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3303             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3304           SDValue Test = LHS.getOperand(0);
3305           uint64_t Mask = LHS.getConstantOperandVal(1);
3306           return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, Test,
3307                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
3308         }
3309
3310         return DAG.getNode(AArch64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
3311       } else if (CC == ISD::SETLT && LHS.getOpcode() != ISD::AND) {
3312         // Don't combine AND since emitComparison converts the AND to an ANDS
3313         // (a.k.a. TST) and the test in the test bit and branch instruction
3314         // becomes redundant.  This would also increase register pressure.
3315         uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3316         return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, LHS,
3317                            DAG.getConstant(Mask, MVT::i64), Dest);
3318       }
3319     }
3320     if (RHSC && RHSC->getSExtValue() == -1 && CC == ISD::SETGT &&
3321         LHS.getOpcode() != ISD::AND) {
3322       // Don't combine AND since emitComparison converts the AND to an ANDS
3323       // (a.k.a. TST) and the test in the test bit and branch instruction
3324       // becomes redundant.  This would also increase register pressure.
3325       uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3326       return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, LHS,
3327                          DAG.getConstant(Mask, MVT::i64), Dest);
3328     }
3329
3330     SDValue CCVal;
3331     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3332     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3333                        Cmp);
3334   }
3335
3336   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3337
3338   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3339   // clean.  Some of them require two branches to implement.
3340   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3341   AArch64CC::CondCode CC1, CC2;
3342   changeFPCCToAArch64CC(CC, CC1, CC2);
3343   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3344   SDValue BR1 =
3345       DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
3346   if (CC2 != AArch64CC::AL) {
3347     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3348     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
3349                        Cmp);
3350   }
3351
3352   return BR1;
3353 }
3354
3355 SDValue AArch64TargetLowering::LowerFCOPYSIGN(SDValue Op,
3356                                               SelectionDAG &DAG) const {
3357   EVT VT = Op.getValueType();
3358   SDLoc DL(Op);
3359
3360   SDValue In1 = Op.getOperand(0);
3361   SDValue In2 = Op.getOperand(1);
3362   EVT SrcVT = In2.getValueType();
3363   if (SrcVT != VT) {
3364     if (SrcVT == MVT::f32 && VT == MVT::f64)
3365       In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
3366     else if (SrcVT == MVT::f64 && VT == MVT::f32)
3367       In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2, DAG.getIntPtrConstant(0));
3368     else
3369       // FIXME: Src type is different, bail out for now. Can VT really be a
3370       // vector type?
3371       return SDValue();
3372   }
3373
3374   EVT VecVT;
3375   EVT EltVT;
3376   SDValue EltMask, VecVal1, VecVal2;
3377   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
3378     EltVT = MVT::i32;
3379     VecVT = MVT::v4i32;
3380     EltMask = DAG.getConstant(0x80000000ULL, EltVT);
3381
3382     if (!VT.isVector()) {
3383       VecVal1 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3384                                           DAG.getUNDEF(VecVT), In1);
3385       VecVal2 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3386                                           DAG.getUNDEF(VecVT), In2);
3387     } else {
3388       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3389       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3390     }
3391   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
3392     EltVT = MVT::i64;
3393     VecVT = MVT::v2i64;
3394
3395     // We want to materialize a mask with the the high bit set, but the AdvSIMD
3396     // immediate moves cannot materialize that in a single instruction for
3397     // 64-bit elements. Instead, materialize zero and then negate it.
3398     EltMask = DAG.getConstant(0, EltVT);
3399
3400     if (!VT.isVector()) {
3401       VecVal1 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3402                                           DAG.getUNDEF(VecVT), In1);
3403       VecVal2 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3404                                           DAG.getUNDEF(VecVT), In2);
3405     } else {
3406       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3407       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3408     }
3409   } else {
3410     llvm_unreachable("Invalid type for copysign!");
3411   }
3412
3413   std::vector<SDValue> BuildVectorOps;
3414   for (unsigned i = 0; i < VecVT.getVectorNumElements(); ++i)
3415     BuildVectorOps.push_back(EltMask);
3416
3417   SDValue BuildVec = DAG.getNode(ISD::BUILD_VECTOR, DL, VecVT, BuildVectorOps);
3418
3419   // If we couldn't materialize the mask above, then the mask vector will be
3420   // the zero vector, and we need to negate it here.
3421   if (VT == MVT::f64 || VT == MVT::v2f64) {
3422     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
3423     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
3424     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
3425   }
3426
3427   SDValue Sel =
3428       DAG.getNode(AArch64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
3429
3430   if (VT == MVT::f32)
3431     return DAG.getTargetExtractSubreg(AArch64::ssub, DL, VT, Sel);
3432   else if (VT == MVT::f64)
3433     return DAG.getTargetExtractSubreg(AArch64::dsub, DL, VT, Sel);
3434   else
3435     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
3436 }
3437
3438 SDValue AArch64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
3439   if (DAG.getMachineFunction().getFunction()->getAttributes().hasAttribute(
3440           AttributeSet::FunctionIndex, Attribute::NoImplicitFloat))
3441     return SDValue();
3442
3443   if (!Subtarget->hasNEON())
3444     return SDValue();
3445
3446   // While there is no integer popcount instruction, it can
3447   // be more efficiently lowered to the following sequence that uses
3448   // AdvSIMD registers/instructions as long as the copies to/from
3449   // the AdvSIMD registers are cheap.
3450   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
3451   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
3452   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
3453   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
3454   SDValue Val = Op.getOperand(0);
3455   SDLoc DL(Op);
3456   EVT VT = Op.getValueType();
3457   SDValue ZeroVec = DAG.getUNDEF(MVT::v8i8);
3458
3459   SDValue VecVal;
3460   if (VT == MVT::i32) {
3461     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Val);
3462     VecVal = DAG.getTargetInsertSubreg(AArch64::ssub, DL, MVT::v8i8, ZeroVec,
3463                                        VecVal);
3464   } else {
3465     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
3466   }
3467
3468   SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, VecVal);
3469   SDValue UaddLV = DAG.getNode(
3470       ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
3471       DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, MVT::i32), CtPop);
3472
3473   if (VT == MVT::i64)
3474     UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
3475   return UaddLV;
3476 }
3477
3478 SDValue AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
3479
3480   if (Op.getValueType().isVector())
3481     return LowerVSETCC(Op, DAG);
3482
3483   SDValue LHS = Op.getOperand(0);
3484   SDValue RHS = Op.getOperand(1);
3485   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
3486   SDLoc dl(Op);
3487
3488   // We chose ZeroOrOneBooleanContents, so use zero and one.
3489   EVT VT = Op.getValueType();
3490   SDValue TVal = DAG.getConstant(1, VT);
3491   SDValue FVal = DAG.getConstant(0, VT);
3492
3493   // Handle f128 first, since one possible outcome is a normal integer
3494   // comparison which gets picked up by the next if statement.
3495   if (LHS.getValueType() == MVT::f128) {
3496     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3497
3498     // If softenSetCCOperands returned a scalar, use it.
3499     if (!RHS.getNode()) {
3500       assert(LHS.getValueType() == Op.getValueType() &&
3501              "Unexpected setcc expansion!");
3502       return LHS;
3503     }
3504   }
3505
3506   if (LHS.getValueType().isInteger()) {
3507     SDValue CCVal;
3508     SDValue Cmp =
3509         getAArch64Cmp(LHS, RHS, ISD::getSetCCInverse(CC, true), CCVal, DAG, dl);
3510
3511     // Note that we inverted the condition above, so we reverse the order of
3512     // the true and false operands here.  This will allow the setcc to be
3513     // matched to a single CSINC instruction.
3514     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
3515   }
3516
3517   // Now we know we're dealing with FP values.
3518   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3519
3520   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3521   // and do the comparison.
3522   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3523
3524   AArch64CC::CondCode CC1, CC2;
3525   changeFPCCToAArch64CC(CC, CC1, CC2);
3526   if (CC2 == AArch64CC::AL) {
3527     changeFPCCToAArch64CC(ISD::getSetCCInverse(CC, false), CC1, CC2);
3528     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3529
3530     // Note that we inverted the condition above, so we reverse the order of
3531     // the true and false operands here.  This will allow the setcc to be
3532     // matched to a single CSINC instruction.
3533     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
3534   } else {
3535     // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't
3536     // totally clean.  Some of them require two CSELs to implement.  As is in
3537     // this case, we emit the first CSEL and then emit a second using the output
3538     // of the first as the RHS.  We're effectively OR'ing the two CC's together.
3539
3540     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
3541     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3542     SDValue CS1 =
3543         DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3544
3545     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3546     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3547   }
3548 }
3549
3550 /// A SELECT_CC operation is really some kind of max or min if both values being
3551 /// compared are, in some sense, equal to the results in either case. However,
3552 /// it is permissible to compare f32 values and produce directly extended f64
3553 /// values.
3554 ///
3555 /// Extending the comparison operands would also be allowed, but is less likely
3556 /// to happen in practice since their use is right here. Note that truncate
3557 /// operations would *not* be semantically equivalent.
3558 static bool selectCCOpsAreFMaxCompatible(SDValue Cmp, SDValue Result) {
3559   if (Cmp == Result)
3560     return true;
3561
3562   ConstantFPSDNode *CCmp = dyn_cast<ConstantFPSDNode>(Cmp);
3563   ConstantFPSDNode *CResult = dyn_cast<ConstantFPSDNode>(Result);
3564   if (CCmp && CResult && Cmp.getValueType() == MVT::f32 &&
3565       Result.getValueType() == MVT::f64) {
3566     bool Lossy;
3567     APFloat CmpVal = CCmp->getValueAPF();
3568     CmpVal.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven, &Lossy);
3569     return CResult->getValueAPF().bitwiseIsEqual(CmpVal);
3570   }
3571
3572   return Result->getOpcode() == ISD::FP_EXTEND && Result->getOperand(0) == Cmp;
3573 }
3574
3575 SDValue AArch64TargetLowering::LowerSELECT(SDValue Op,
3576                                            SelectionDAG &DAG) const {
3577   SDValue CC = Op->getOperand(0);
3578   SDValue TVal = Op->getOperand(1);
3579   SDValue FVal = Op->getOperand(2);
3580   SDLoc DL(Op);
3581
3582   unsigned Opc = CC.getOpcode();
3583   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
3584   // instruction.
3585   if (CC.getResNo() == 1 &&
3586       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3587        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3588     // Only lower legal XALUO ops.
3589     if (!DAG.getTargetLoweringInfo().isTypeLegal(CC->getValueType(0)))
3590       return SDValue();
3591
3592     AArch64CC::CondCode OFCC;
3593     SDValue Value, Overflow;
3594     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, CC.getValue(0), DAG);
3595     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3596
3597     return DAG.getNode(AArch64ISD::CSEL, DL, Op.getValueType(), TVal, FVal,
3598                        CCVal, Overflow);
3599   }
3600
3601   if (CC.getOpcode() == ISD::SETCC)
3602     return DAG.getSelectCC(DL, CC.getOperand(0), CC.getOperand(1), TVal, FVal,
3603                            cast<CondCodeSDNode>(CC.getOperand(2))->get());
3604   else
3605     return DAG.getSelectCC(DL, CC, DAG.getConstant(0, CC.getValueType()), TVal,
3606                            FVal, ISD::SETNE);
3607 }
3608
3609 SDValue AArch64TargetLowering::LowerSELECT_CC(SDValue Op,
3610                                               SelectionDAG &DAG) const {
3611   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3612   SDValue LHS = Op.getOperand(0);
3613   SDValue RHS = Op.getOperand(1);
3614   SDValue TVal = Op.getOperand(2);
3615   SDValue FVal = Op.getOperand(3);
3616   SDLoc dl(Op);
3617
3618   // Handle f128 first, because it will result in a comparison of some RTLIB
3619   // call result against zero.
3620   if (LHS.getValueType() == MVT::f128) {
3621     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3622
3623     // If softenSetCCOperands returned a scalar, we need to compare the result
3624     // against zero to select between true and false values.
3625     if (!RHS.getNode()) {
3626       RHS = DAG.getConstant(0, LHS.getValueType());
3627       CC = ISD::SETNE;
3628     }
3629   }
3630
3631   // Handle integers first.
3632   if (LHS.getValueType().isInteger()) {
3633     assert((LHS.getValueType() == RHS.getValueType()) &&
3634            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3635
3636     unsigned Opcode = AArch64ISD::CSEL;
3637
3638     // If both the TVal and the FVal are constants, see if we can swap them in
3639     // order to for a CSINV or CSINC out of them.
3640     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
3641     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
3642
3643     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
3644       std::swap(TVal, FVal);
3645       std::swap(CTVal, CFVal);
3646       CC = ISD::getSetCCInverse(CC, true);
3647     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
3648       std::swap(TVal, FVal);
3649       std::swap(CTVal, CFVal);
3650       CC = ISD::getSetCCInverse(CC, true);
3651     } else if (TVal.getOpcode() == ISD::XOR) {
3652       // If TVal is a NOT we want to swap TVal and FVal so that we can match
3653       // with a CSINV rather than a CSEL.
3654       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(1));
3655
3656       if (CVal && CVal->isAllOnesValue()) {
3657         std::swap(TVal, FVal);
3658         std::swap(CTVal, CFVal);
3659         CC = ISD::getSetCCInverse(CC, true);
3660       }
3661     } else if (TVal.getOpcode() == ISD::SUB) {
3662       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
3663       // that we can match with a CSNEG rather than a CSEL.
3664       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(0));
3665
3666       if (CVal && CVal->isNullValue()) {
3667         std::swap(TVal, FVal);
3668         std::swap(CTVal, CFVal);
3669         CC = ISD::getSetCCInverse(CC, true);
3670       }
3671     } else if (CTVal && CFVal) {
3672       const int64_t TrueVal = CTVal->getSExtValue();
3673       const int64_t FalseVal = CFVal->getSExtValue();
3674       bool Swap = false;
3675
3676       // If both TVal and FVal are constants, see if FVal is the
3677       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
3678       // instead of a CSEL in that case.
3679       if (TrueVal == ~FalseVal) {
3680         Opcode = AArch64ISD::CSINV;
3681       } else if (TrueVal == -FalseVal) {
3682         Opcode = AArch64ISD::CSNEG;
3683       } else if (TVal.getValueType() == MVT::i32) {
3684         // If our operands are only 32-bit wide, make sure we use 32-bit
3685         // arithmetic for the check whether we can use CSINC. This ensures that
3686         // the addition in the check will wrap around properly in case there is
3687         // an overflow (which would not be the case if we do the check with
3688         // 64-bit arithmetic).
3689         const uint32_t TrueVal32 = CTVal->getZExtValue();
3690         const uint32_t FalseVal32 = CFVal->getZExtValue();
3691
3692         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
3693           Opcode = AArch64ISD::CSINC;
3694
3695           if (TrueVal32 > FalseVal32) {
3696             Swap = true;
3697           }
3698         }
3699         // 64-bit check whether we can use CSINC.
3700       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
3701         Opcode = AArch64ISD::CSINC;
3702
3703         if (TrueVal > FalseVal) {
3704           Swap = true;
3705         }
3706       }
3707
3708       // Swap TVal and FVal if necessary.
3709       if (Swap) {
3710         std::swap(TVal, FVal);
3711         std::swap(CTVal, CFVal);
3712         CC = ISD::getSetCCInverse(CC, true);
3713       }
3714
3715       if (Opcode != AArch64ISD::CSEL) {
3716         // Drop FVal since we can get its value by simply inverting/negating
3717         // TVal.
3718         FVal = TVal;
3719       }
3720     }
3721
3722     SDValue CCVal;
3723     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3724
3725     EVT VT = Op.getValueType();
3726     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
3727   }
3728
3729   // Now we know we're dealing with FP values.
3730   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3731   assert(LHS.getValueType() == RHS.getValueType());
3732   EVT VT = Op.getValueType();
3733
3734   // Try to match this select into a max/min operation, which have dedicated
3735   // opcode in the instruction set.
3736   // FIXME: This is not correct in the presence of NaNs, so we only enable this
3737   // in no-NaNs mode.
3738   if (getTargetMachine().Options.NoNaNsFPMath) {
3739     SDValue MinMaxLHS = TVal, MinMaxRHS = FVal;
3740     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxRHS) &&
3741         selectCCOpsAreFMaxCompatible(RHS, MinMaxLHS)) {
3742       CC = ISD::getSetCCSwappedOperands(CC);
3743       std::swap(MinMaxLHS, MinMaxRHS);
3744     }
3745
3746     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxLHS) &&
3747         selectCCOpsAreFMaxCompatible(RHS, MinMaxRHS)) {
3748       switch (CC) {
3749       default:
3750         break;
3751       case ISD::SETGT:
3752       case ISD::SETGE:
3753       case ISD::SETUGT:
3754       case ISD::SETUGE:
3755       case ISD::SETOGT:
3756       case ISD::SETOGE:
3757         return DAG.getNode(AArch64ISD::FMAX, dl, VT, MinMaxLHS, MinMaxRHS);
3758         break;
3759       case ISD::SETLT:
3760       case ISD::SETLE:
3761       case ISD::SETULT:
3762       case ISD::SETULE:
3763       case ISD::SETOLT:
3764       case ISD::SETOLE:
3765         return DAG.getNode(AArch64ISD::FMIN, dl, VT, MinMaxLHS, MinMaxRHS);
3766         break;
3767       }
3768     }
3769   }
3770
3771   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3772   // and do the comparison.
3773   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3774
3775   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3776   // clean.  Some of them require two CSELs to implement.
3777   AArch64CC::CondCode CC1, CC2;
3778   changeFPCCToAArch64CC(CC, CC1, CC2);
3779   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3780   SDValue CS1 = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3781
3782   // If we need a second CSEL, emit it, using the output of the first as the
3783   // RHS.  We're effectively OR'ing the two CC's together.
3784   if (CC2 != AArch64CC::AL) {
3785     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3786     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3787   }
3788
3789   // Otherwise, return the output of the first CSEL.
3790   return CS1;
3791 }
3792
3793 SDValue AArch64TargetLowering::LowerJumpTable(SDValue Op,
3794                                               SelectionDAG &DAG) const {
3795   // Jump table entries as PC relative offsets. No additional tweaking
3796   // is necessary here. Just get the address of the jump table.
3797   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3798   EVT PtrVT = getPointerTy();
3799   SDLoc DL(Op);
3800
3801   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3802       !Subtarget->isTargetMachO()) {
3803     const unsigned char MO_NC = AArch64II::MO_NC;
3804     return DAG.getNode(
3805         AArch64ISD::WrapperLarge, DL, PtrVT,
3806         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G3),
3807         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G2 | MO_NC),
3808         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G1 | MO_NC),
3809         DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3810                                AArch64II::MO_G0 | MO_NC));
3811   }
3812
3813   SDValue Hi =
3814       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_PAGE);
3815   SDValue Lo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3816                                       AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3817   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3818   return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3819 }
3820
3821 SDValue AArch64TargetLowering::LowerConstantPool(SDValue Op,
3822                                                  SelectionDAG &DAG) const {
3823   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3824   EVT PtrVT = getPointerTy();
3825   SDLoc DL(Op);
3826
3827   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3828     // Use the GOT for the large code model on iOS.
3829     if (Subtarget->isTargetMachO()) {
3830       SDValue GotAddr = DAG.getTargetConstantPool(
3831           CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3832           AArch64II::MO_GOT);
3833       return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
3834     }
3835
3836     const unsigned char MO_NC = AArch64II::MO_NC;
3837     return DAG.getNode(
3838         AArch64ISD::WrapperLarge, DL, PtrVT,
3839         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3840                                   CP->getOffset(), AArch64II::MO_G3),
3841         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3842                                   CP->getOffset(), AArch64II::MO_G2 | MO_NC),
3843         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3844                                   CP->getOffset(), AArch64II::MO_G1 | MO_NC),
3845         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3846                                   CP->getOffset(), AArch64II::MO_G0 | MO_NC));
3847   } else {
3848     // Use ADRP/ADD or ADRP/LDR for everything else: the small memory model on
3849     // ELF, the only valid one on Darwin.
3850     SDValue Hi =
3851         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3852                                   CP->getOffset(), AArch64II::MO_PAGE);
3853     SDValue Lo = DAG.getTargetConstantPool(
3854         CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3855         AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3856
3857     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3858     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3859   }
3860 }
3861
3862 SDValue AArch64TargetLowering::LowerBlockAddress(SDValue Op,
3863                                                SelectionDAG &DAG) const {
3864   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
3865   EVT PtrVT = getPointerTy();
3866   SDLoc DL(Op);
3867   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3868       !Subtarget->isTargetMachO()) {
3869     const unsigned char MO_NC = AArch64II::MO_NC;
3870     return DAG.getNode(
3871         AArch64ISD::WrapperLarge, DL, PtrVT,
3872         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G3),
3873         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3874         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3875         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3876   } else {
3877     SDValue Hi = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGE);
3878     SDValue Lo = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGEOFF |
3879                                                              AArch64II::MO_NC);
3880     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3881     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3882   }
3883 }
3884
3885 SDValue AArch64TargetLowering::LowerDarwin_VASTART(SDValue Op,
3886                                                  SelectionDAG &DAG) const {
3887   AArch64FunctionInfo *FuncInfo =
3888       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3889
3890   SDLoc DL(Op);
3891   SDValue FR =
3892       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3893   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3894   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
3895                       MachinePointerInfo(SV), false, false, 0);
3896 }
3897
3898 SDValue AArch64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
3899                                                 SelectionDAG &DAG) const {
3900   // The layout of the va_list struct is specified in the AArch64 Procedure Call
3901   // Standard, section B.3.
3902   MachineFunction &MF = DAG.getMachineFunction();
3903   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
3904   SDLoc DL(Op);
3905
3906   SDValue Chain = Op.getOperand(0);
3907   SDValue VAList = Op.getOperand(1);
3908   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3909   SmallVector<SDValue, 4> MemOps;
3910
3911   // void *__stack at offset 0
3912   SDValue Stack =
3913       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3914   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
3915                                 MachinePointerInfo(SV), false, false, 8));
3916
3917   // void *__gr_top at offset 8
3918   int GPRSize = FuncInfo->getVarArgsGPRSize();
3919   if (GPRSize > 0) {
3920     SDValue GRTop, GRTopAddr;
3921
3922     GRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3923                             DAG.getConstant(8, getPointerTy()));
3924
3925     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), getPointerTy());
3926     GRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), GRTop,
3927                         DAG.getConstant(GPRSize, getPointerTy()));
3928
3929     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
3930                                   MachinePointerInfo(SV, 8), false, false, 8));
3931   }
3932
3933   // void *__vr_top at offset 16
3934   int FPRSize = FuncInfo->getVarArgsFPRSize();
3935   if (FPRSize > 0) {
3936     SDValue VRTop, VRTopAddr;
3937     VRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3938                             DAG.getConstant(16, getPointerTy()));
3939
3940     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), getPointerTy());
3941     VRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), VRTop,
3942                         DAG.getConstant(FPRSize, getPointerTy()));
3943
3944     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
3945                                   MachinePointerInfo(SV, 16), false, false, 8));
3946   }
3947
3948   // int __gr_offs at offset 24
3949   SDValue GROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3950                                    DAG.getConstant(24, getPointerTy()));
3951   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-GPRSize, MVT::i32),
3952                                 GROffsAddr, MachinePointerInfo(SV, 24), false,
3953                                 false, 4));
3954
3955   // int __vr_offs at offset 28
3956   SDValue VROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3957                                    DAG.getConstant(28, getPointerTy()));
3958   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-FPRSize, MVT::i32),
3959                                 VROffsAddr, MachinePointerInfo(SV, 28), false,
3960                                 false, 4));
3961
3962   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
3963 }
3964
3965 SDValue AArch64TargetLowering::LowerVASTART(SDValue Op,
3966                                             SelectionDAG &DAG) const {
3967   return Subtarget->isTargetDarwin() ? LowerDarwin_VASTART(Op, DAG)
3968                                      : LowerAAPCS_VASTART(Op, DAG);
3969 }
3970
3971 SDValue AArch64TargetLowering::LowerVACOPY(SDValue Op,
3972                                            SelectionDAG &DAG) const {
3973   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
3974   // pointer.
3975   unsigned VaListSize = Subtarget->isTargetDarwin() ? 8 : 32;
3976   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
3977   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
3978
3979   return DAG.getMemcpy(Op.getOperand(0), SDLoc(Op), Op.getOperand(1),
3980                        Op.getOperand(2), DAG.getConstant(VaListSize, MVT::i32),
3981                        8, false, false, MachinePointerInfo(DestSV),
3982                        MachinePointerInfo(SrcSV));
3983 }
3984
3985 SDValue AArch64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
3986   assert(Subtarget->isTargetDarwin() &&
3987          "automatic va_arg instruction only works on Darwin");
3988
3989   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3990   EVT VT = Op.getValueType();
3991   SDLoc DL(Op);
3992   SDValue Chain = Op.getOperand(0);
3993   SDValue Addr = Op.getOperand(1);
3994   unsigned Align = Op.getConstantOperandVal(3);
3995
3996   SDValue VAList = DAG.getLoad(getPointerTy(), DL, Chain, Addr,
3997                                MachinePointerInfo(V), false, false, false, 0);
3998   Chain = VAList.getValue(1);
3999
4000   if (Align > 8) {
4001     assert(((Align & (Align - 1)) == 0) && "Expected Align to be a power of 2");
4002     VAList = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
4003                          DAG.getConstant(Align - 1, getPointerTy()));
4004     VAList = DAG.getNode(ISD::AND, DL, getPointerTy(), VAList,
4005                          DAG.getConstant(-(int64_t)Align, getPointerTy()));
4006   }
4007
4008   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
4009   uint64_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
4010
4011   // Scalar integer and FP values smaller than 64 bits are implicitly extended
4012   // up to 64 bits.  At the very least, we have to increase the striding of the
4013   // vaargs list to match this, and for FP values we need to introduce
4014   // FP_ROUND nodes as well.
4015   if (VT.isInteger() && !VT.isVector())
4016     ArgSize = 8;
4017   bool NeedFPTrunc = false;
4018   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
4019     ArgSize = 8;
4020     NeedFPTrunc = true;
4021   }
4022
4023   // Increment the pointer, VAList, to the next vaarg
4024   SDValue VANext = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
4025                                DAG.getConstant(ArgSize, getPointerTy()));
4026   // Store the incremented VAList to the legalized pointer
4027   SDValue APStore = DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V),
4028                                  false, false, 0);
4029
4030   // Load the actual argument out of the pointer VAList
4031   if (NeedFPTrunc) {
4032     // Load the value as an f64.
4033     SDValue WideFP = DAG.getLoad(MVT::f64, DL, APStore, VAList,
4034                                  MachinePointerInfo(), false, false, false, 0);
4035     // Round the value down to an f32.
4036     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
4037                                    DAG.getIntPtrConstant(1));
4038     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
4039     // Merge the rounded value with the chain output of the load.
4040     return DAG.getMergeValues(Ops, DL);
4041   }
4042
4043   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo(), false,
4044                      false, false, 0);
4045 }
4046
4047 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op,
4048                                               SelectionDAG &DAG) const {
4049   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4050   MFI->setFrameAddressIsTaken(true);
4051
4052   EVT VT = Op.getValueType();
4053   SDLoc DL(Op);
4054   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4055   SDValue FrameAddr =
4056       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, VT);
4057   while (Depth--)
4058     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
4059                             MachinePointerInfo(), false, false, false, 0);
4060   return FrameAddr;
4061 }
4062
4063 // FIXME? Maybe this could be a TableGen attribute on some registers and
4064 // this table could be generated automatically from RegInfo.
4065 unsigned AArch64TargetLowering::getRegisterByName(const char* RegName,
4066                                                   EVT VT) const {
4067   unsigned Reg = StringSwitch<unsigned>(RegName)
4068                        .Case("sp", AArch64::SP)
4069                        .Default(0);
4070   if (Reg)
4071     return Reg;
4072   report_fatal_error("Invalid register name global variable");
4073 }
4074
4075 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op,
4076                                                SelectionDAG &DAG) const {
4077   MachineFunction &MF = DAG.getMachineFunction();
4078   MachineFrameInfo *MFI = MF.getFrameInfo();
4079   MFI->setReturnAddressIsTaken(true);
4080
4081   EVT VT = Op.getValueType();
4082   SDLoc DL(Op);
4083   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4084   if (Depth) {
4085     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
4086     SDValue Offset = DAG.getConstant(8, getPointerTy());
4087     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
4088                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
4089                        MachinePointerInfo(), false, false, false, 0);
4090   }
4091
4092   // Return LR, which contains the return address. Mark it an implicit live-in.
4093   unsigned Reg = MF.addLiveIn(AArch64::LR, &AArch64::GPR64RegClass);
4094   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
4095 }
4096
4097 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
4098 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4099 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
4100                                                     SelectionDAG &DAG) const {
4101   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4102   EVT VT = Op.getValueType();
4103   unsigned VTBits = VT.getSizeInBits();
4104   SDLoc dl(Op);
4105   SDValue ShOpLo = Op.getOperand(0);
4106   SDValue ShOpHi = Op.getOperand(1);
4107   SDValue ShAmt = Op.getOperand(2);
4108   SDValue ARMcc;
4109   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
4110
4111   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
4112
4113   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4114                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
4115   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
4116   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4117                                    DAG.getConstant(VTBits, MVT::i64));
4118   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
4119
4120   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
4121                                ISD::SETGE, dl, DAG);
4122   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
4123
4124   SDValue FalseValLo = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4125   SDValue TrueValLo = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
4126   SDValue Lo =
4127       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4128
4129   // AArch64 shifts larger than the register width are wrapped rather than
4130   // clamped, so we can't just emit "hi >> x".
4131   SDValue FalseValHi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
4132   SDValue TrueValHi = Opc == ISD::SRA
4133                           ? DAG.getNode(Opc, dl, VT, ShOpHi,
4134                                         DAG.getConstant(VTBits - 1, MVT::i64))
4135                           : DAG.getConstant(0, VT);
4136   SDValue Hi =
4137       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValHi, FalseValHi, CCVal, Cmp);
4138
4139   SDValue Ops[2] = { Lo, Hi };
4140   return DAG.getMergeValues(Ops, dl);
4141 }
4142
4143 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
4144 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4145 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
4146                                                  SelectionDAG &DAG) const {
4147   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4148   EVT VT = Op.getValueType();
4149   unsigned VTBits = VT.getSizeInBits();
4150   SDLoc dl(Op);
4151   SDValue ShOpLo = Op.getOperand(0);
4152   SDValue ShOpHi = Op.getOperand(1);
4153   SDValue ShAmt = Op.getOperand(2);
4154   SDValue ARMcc;
4155
4156   assert(Op.getOpcode() == ISD::SHL_PARTS);
4157   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4158                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
4159   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
4160   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4161                                    DAG.getConstant(VTBits, MVT::i64));
4162   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
4163   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
4164
4165   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4166
4167   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
4168                                ISD::SETGE, dl, DAG);
4169   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
4170   SDValue Hi =
4171       DAG.getNode(AArch64ISD::CSEL, dl, VT, Tmp3, FalseVal, CCVal, Cmp);
4172
4173   // AArch64 shifts of larger than register sizes are wrapped rather than
4174   // clamped, so we can't just emit "lo << a" if a is too big.
4175   SDValue TrueValLo = DAG.getConstant(0, VT);
4176   SDValue FalseValLo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4177   SDValue Lo =
4178       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4179
4180   SDValue Ops[2] = { Lo, Hi };
4181   return DAG.getMergeValues(Ops, dl);
4182 }
4183
4184 bool AArch64TargetLowering::isOffsetFoldingLegal(
4185     const GlobalAddressSDNode *GA) const {
4186   // The AArch64 target doesn't support folding offsets into global addresses.
4187   return false;
4188 }
4189
4190 bool AArch64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4191   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit and 32-bit cases.
4192   // FIXME: We should be able to handle f128 as well with a clever lowering.
4193   if (Imm.isPosZero() && (VT == MVT::f64 || VT == MVT::f32))
4194     return true;
4195
4196   if (VT == MVT::f64)
4197     return AArch64_AM::getFP64Imm(Imm) != -1;
4198   else if (VT == MVT::f32)
4199     return AArch64_AM::getFP32Imm(Imm) != -1;
4200   return false;
4201 }
4202
4203 //===----------------------------------------------------------------------===//
4204 //                          AArch64 Optimization Hooks
4205 //===----------------------------------------------------------------------===//
4206
4207 //===----------------------------------------------------------------------===//
4208 //                          AArch64 Inline Assembly Support
4209 //===----------------------------------------------------------------------===//
4210
4211 // Table of Constraints
4212 // TODO: This is the current set of constraints supported by ARM for the
4213 // compiler, not all of them may make sense, e.g. S may be difficult to support.
4214 //
4215 // r - A general register
4216 // w - An FP/SIMD register of some size in the range v0-v31
4217 // x - An FP/SIMD register of some size in the range v0-v15
4218 // I - Constant that can be used with an ADD instruction
4219 // J - Constant that can be used with a SUB instruction
4220 // K - Constant that can be used with a 32-bit logical instruction
4221 // L - Constant that can be used with a 64-bit logical instruction
4222 // M - Constant that can be used as a 32-bit MOV immediate
4223 // N - Constant that can be used as a 64-bit MOV immediate
4224 // Q - A memory reference with base register and no offset
4225 // S - A symbolic address
4226 // Y - Floating point constant zero
4227 // Z - Integer constant zero
4228 //
4229 //   Note that general register operands will be output using their 64-bit x
4230 // register name, whatever the size of the variable, unless the asm operand
4231 // is prefixed by the %w modifier. Floating-point and SIMD register operands
4232 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
4233 // %q modifier.
4234
4235 /// getConstraintType - Given a constraint letter, return the type of
4236 /// constraint it is for this target.
4237 AArch64TargetLowering::ConstraintType
4238 AArch64TargetLowering::getConstraintType(const std::string &Constraint) const {
4239   if (Constraint.size() == 1) {
4240     switch (Constraint[0]) {
4241     default:
4242       break;
4243     case 'z':
4244       return C_Other;
4245     case 'x':
4246     case 'w':
4247       return C_RegisterClass;
4248     // An address with a single base register. Due to the way we
4249     // currently handle addresses it is the same as 'r'.
4250     case 'Q':
4251       return C_Memory;
4252     }
4253   }
4254   return TargetLowering::getConstraintType(Constraint);
4255 }
4256
4257 /// Examine constraint type and operand type and determine a weight value.
4258 /// This object must already have been set up with the operand type
4259 /// and the current alternative constraint selected.
4260 TargetLowering::ConstraintWeight
4261 AArch64TargetLowering::getSingleConstraintMatchWeight(
4262     AsmOperandInfo &info, const char *constraint) const {
4263   ConstraintWeight weight = CW_Invalid;
4264   Value *CallOperandVal = info.CallOperandVal;
4265   // If we don't have a value, we can't do a match,
4266   // but allow it at the lowest weight.
4267   if (!CallOperandVal)
4268     return CW_Default;
4269   Type *type = CallOperandVal->getType();
4270   // Look at the constraint type.
4271   switch (*constraint) {
4272   default:
4273     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
4274     break;
4275   case 'x':
4276   case 'w':
4277     if (type->isFloatingPointTy() || type->isVectorTy())
4278       weight = CW_Register;
4279     break;
4280   case 'z':
4281     weight = CW_Constant;
4282     break;
4283   }
4284   return weight;
4285 }
4286
4287 std::pair<unsigned, const TargetRegisterClass *>
4288 AArch64TargetLowering::getRegForInlineAsmConstraint(
4289     const std::string &Constraint, MVT VT) const {
4290   if (Constraint.size() == 1) {
4291     switch (Constraint[0]) {
4292     case 'r':
4293       if (VT.getSizeInBits() == 64)
4294         return std::make_pair(0U, &AArch64::GPR64commonRegClass);
4295       return std::make_pair(0U, &AArch64::GPR32commonRegClass);
4296     case 'w':
4297       if (VT == MVT::f32)
4298         return std::make_pair(0U, &AArch64::FPR32RegClass);
4299       if (VT.getSizeInBits() == 64)
4300         return std::make_pair(0U, &AArch64::FPR64RegClass);
4301       if (VT.getSizeInBits() == 128)
4302         return std::make_pair(0U, &AArch64::FPR128RegClass);
4303       break;
4304     // The instructions that this constraint is designed for can
4305     // only take 128-bit registers so just use that regclass.
4306     case 'x':
4307       if (VT.getSizeInBits() == 128)
4308         return std::make_pair(0U, &AArch64::FPR128_loRegClass);
4309       break;
4310     }
4311   }
4312   if (StringRef("{cc}").equals_lower(Constraint))
4313     return std::make_pair(unsigned(AArch64::NZCV), &AArch64::CCRRegClass);
4314
4315   // Use the default implementation in TargetLowering to convert the register
4316   // constraint into a member of a register class.
4317   std::pair<unsigned, const TargetRegisterClass *> Res;
4318   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
4319
4320   // Not found as a standard register?
4321   if (!Res.second) {
4322     unsigned Size = Constraint.size();
4323     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
4324         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
4325       const std::string Reg =
4326           std::string(&Constraint[2], &Constraint[Size - 1]);
4327       int RegNo = atoi(Reg.c_str());
4328       if (RegNo >= 0 && RegNo <= 31) {
4329         // v0 - v31 are aliases of q0 - q31.
4330         // By default we'll emit v0-v31 for this unless there's a modifier where
4331         // we'll emit the correct register as well.
4332         Res.first = AArch64::FPR128RegClass.getRegister(RegNo);
4333         Res.second = &AArch64::FPR128RegClass;
4334       }
4335     }
4336   }
4337
4338   return Res;
4339 }
4340
4341 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4342 /// vector.  If it is invalid, don't add anything to Ops.
4343 void AArch64TargetLowering::LowerAsmOperandForConstraint(
4344     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
4345     SelectionDAG &DAG) const {
4346   SDValue Result;
4347
4348   // Currently only support length 1 constraints.
4349   if (Constraint.length() != 1)
4350     return;
4351
4352   char ConstraintLetter = Constraint[0];
4353   switch (ConstraintLetter) {
4354   default:
4355     break;
4356
4357   // This set of constraints deal with valid constants for various instructions.
4358   // Validate and return a target constant for them if we can.
4359   case 'z': {
4360     // 'z' maps to xzr or wzr so it needs an input of 0.
4361     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4362     if (!C || C->getZExtValue() != 0)
4363       return;
4364
4365     if (Op.getValueType() == MVT::i64)
4366       Result = DAG.getRegister(AArch64::XZR, MVT::i64);
4367     else
4368       Result = DAG.getRegister(AArch64::WZR, MVT::i32);
4369     break;
4370   }
4371
4372   case 'I':
4373   case 'J':
4374   case 'K':
4375   case 'L':
4376   case 'M':
4377   case 'N':
4378     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4379     if (!C)
4380       return;
4381
4382     // Grab the value and do some validation.
4383     uint64_t CVal = C->getZExtValue();
4384     switch (ConstraintLetter) {
4385     // The I constraint applies only to simple ADD or SUB immediate operands:
4386     // i.e. 0 to 4095 with optional shift by 12
4387     // The J constraint applies only to ADD or SUB immediates that would be
4388     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
4389     // instruction [or vice versa], in other words -1 to -4095 with optional
4390     // left shift by 12.
4391     case 'I':
4392       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
4393         break;
4394       return;
4395     case 'J': {
4396       uint64_t NVal = -C->getSExtValue();
4397       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal)) {
4398         CVal = C->getSExtValue();
4399         break;
4400       }
4401       return;
4402     }
4403     // The K and L constraints apply *only* to logical immediates, including
4404     // what used to be the MOVI alias for ORR (though the MOVI alias has now
4405     // been removed and MOV should be used). So these constraints have to
4406     // distinguish between bit patterns that are valid 32-bit or 64-bit
4407     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
4408     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
4409     // versa.
4410     case 'K':
4411       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4412         break;
4413       return;
4414     case 'L':
4415       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4416         break;
4417       return;
4418     // The M and N constraints are a superset of K and L respectively, for use
4419     // with the MOV (immediate) alias. As well as the logical immediates they
4420     // also match 32 or 64-bit immediates that can be loaded either using a
4421     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
4422     // (M) or 64-bit 0x1234000000000000 (N) etc.
4423     // As a note some of this code is liberally stolen from the asm parser.
4424     case 'M': {
4425       if (!isUInt<32>(CVal))
4426         return;
4427       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4428         break;
4429       if ((CVal & 0xFFFF) == CVal)
4430         break;
4431       if ((CVal & 0xFFFF0000ULL) == CVal)
4432         break;
4433       uint64_t NCVal = ~(uint32_t)CVal;
4434       if ((NCVal & 0xFFFFULL) == NCVal)
4435         break;
4436       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4437         break;
4438       return;
4439     }
4440     case 'N': {
4441       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4442         break;
4443       if ((CVal & 0xFFFFULL) == CVal)
4444         break;
4445       if ((CVal & 0xFFFF0000ULL) == CVal)
4446         break;
4447       if ((CVal & 0xFFFF00000000ULL) == CVal)
4448         break;
4449       if ((CVal & 0xFFFF000000000000ULL) == CVal)
4450         break;
4451       uint64_t NCVal = ~CVal;
4452       if ((NCVal & 0xFFFFULL) == NCVal)
4453         break;
4454       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4455         break;
4456       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
4457         break;
4458       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
4459         break;
4460       return;
4461     }
4462     default:
4463       return;
4464     }
4465
4466     // All assembler immediates are 64-bit integers.
4467     Result = DAG.getTargetConstant(CVal, MVT::i64);
4468     break;
4469   }
4470
4471   if (Result.getNode()) {
4472     Ops.push_back(Result);
4473     return;
4474   }
4475
4476   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
4477 }
4478
4479 //===----------------------------------------------------------------------===//
4480 //                     AArch64 Advanced SIMD Support
4481 //===----------------------------------------------------------------------===//
4482
4483 /// WidenVector - Given a value in the V64 register class, produce the
4484 /// equivalent value in the V128 register class.
4485 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
4486   EVT VT = V64Reg.getValueType();
4487   unsigned NarrowSize = VT.getVectorNumElements();
4488   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4489   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
4490   SDLoc DL(V64Reg);
4491
4492   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
4493                      V64Reg, DAG.getConstant(0, MVT::i32));
4494 }
4495
4496 /// getExtFactor - Determine the adjustment factor for the position when
4497 /// generating an "extract from vector registers" instruction.
4498 static unsigned getExtFactor(SDValue &V) {
4499   EVT EltType = V.getValueType().getVectorElementType();
4500   return EltType.getSizeInBits() / 8;
4501 }
4502
4503 /// NarrowVector - Given a value in the V128 register class, produce the
4504 /// equivalent value in the V64 register class.
4505 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
4506   EVT VT = V128Reg.getValueType();
4507   unsigned WideSize = VT.getVectorNumElements();
4508   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4509   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
4510   SDLoc DL(V128Reg);
4511
4512   return DAG.getTargetExtractSubreg(AArch64::dsub, DL, NarrowTy, V128Reg);
4513 }
4514
4515 // Gather data to see if the operation can be modelled as a
4516 // shuffle in combination with VEXTs.
4517 SDValue AArch64TargetLowering::ReconstructShuffle(SDValue Op,
4518                                                   SelectionDAG &DAG) const {
4519   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
4520   SDLoc dl(Op);
4521   EVT VT = Op.getValueType();
4522   unsigned NumElts = VT.getVectorNumElements();
4523
4524   struct ShuffleSourceInfo {
4525     SDValue Vec;
4526     unsigned MinElt;
4527     unsigned MaxElt;
4528
4529     // We may insert some combination of BITCASTs and VEXT nodes to force Vec to
4530     // be compatible with the shuffle we intend to construct. As a result
4531     // ShuffleVec will be some sliding window into the original Vec.
4532     SDValue ShuffleVec;
4533
4534     // Code should guarantee that element i in Vec starts at element "WindowBase
4535     // + i * WindowScale in ShuffleVec".
4536     int WindowBase;
4537     int WindowScale;
4538
4539     bool operator ==(SDValue OtherVec) { return Vec == OtherVec; }
4540     ShuffleSourceInfo(SDValue Vec)
4541         : Vec(Vec), MinElt(UINT_MAX), MaxElt(0), ShuffleVec(Vec), WindowBase(0),
4542           WindowScale(1) {}
4543   };
4544
4545   // First gather all vectors used as an immediate source for this BUILD_VECTOR
4546   // node.
4547   SmallVector<ShuffleSourceInfo, 2> Sources;
4548   for (unsigned i = 0; i < NumElts; ++i) {
4549     SDValue V = Op.getOperand(i);
4550     if (V.getOpcode() == ISD::UNDEF)
4551       continue;
4552     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4553       // A shuffle can only come from building a vector from various
4554       // elements of other vectors.
4555       return SDValue();
4556     }
4557
4558     // Add this element source to the list if it's not already there.
4559     SDValue SourceVec = V.getOperand(0);
4560     auto Source = std::find(Sources.begin(), Sources.end(), SourceVec);
4561     if (Source == Sources.end())
4562       Source = Sources.insert(Sources.end(), ShuffleSourceInfo(SourceVec));
4563
4564     // Update the minimum and maximum lane number seen.
4565     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4566     Source->MinElt = std::min(Source->MinElt, EltNo);
4567     Source->MaxElt = std::max(Source->MaxElt, EltNo);
4568   }
4569
4570   // Currently only do something sane when at most two source vectors
4571   // are involved.
4572   if (Sources.size() > 2)
4573     return SDValue();
4574
4575   // Find out the smallest element size among result and two sources, and use
4576   // it as element size to build the shuffle_vector.
4577   EVT SmallestEltTy = VT.getVectorElementType();
4578   for (auto &Source : Sources) {
4579     EVT SrcEltTy = Source.Vec.getValueType().getVectorElementType();
4580     if (SrcEltTy.bitsLT(SmallestEltTy)) {
4581       SmallestEltTy = SrcEltTy;
4582     }
4583   }
4584   unsigned ResMultiplier =
4585       VT.getVectorElementType().getSizeInBits() / SmallestEltTy.getSizeInBits();
4586   NumElts = VT.getSizeInBits() / SmallestEltTy.getSizeInBits();
4587   EVT ShuffleVT = EVT::getVectorVT(*DAG.getContext(), SmallestEltTy, NumElts);
4588
4589   // If the source vector is too wide or too narrow, we may nevertheless be able
4590   // to construct a compatible shuffle either by concatenating it with UNDEF or
4591   // extracting a suitable range of elements.
4592   for (auto &Src : Sources) {
4593     EVT SrcVT = Src.ShuffleVec.getValueType();
4594
4595     if (SrcVT.getSizeInBits() == VT.getSizeInBits())
4596       continue;
4597
4598     // This stage of the search produces a source with the same element type as
4599     // the original, but with a total width matching the BUILD_VECTOR output.
4600     EVT EltVT = SrcVT.getVectorElementType();
4601     unsigned NumSrcElts = VT.getSizeInBits() / EltVT.getSizeInBits();
4602     EVT DestVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumSrcElts);
4603
4604     if (SrcVT.getSizeInBits() < VT.getSizeInBits()) {
4605       assert(2 * SrcVT.getSizeInBits() == VT.getSizeInBits());
4606       // We can pad out the smaller vector for free, so if it's part of a
4607       // shuffle...
4608       Src.ShuffleVec =
4609           DAG.getNode(ISD::CONCAT_VECTORS, dl, DestVT, Src.ShuffleVec,
4610                       DAG.getUNDEF(Src.ShuffleVec.getValueType()));
4611       continue;
4612     }
4613
4614     assert(SrcVT.getSizeInBits() == 2 * VT.getSizeInBits());
4615
4616     if (Src.MaxElt - Src.MinElt >= NumSrcElts) {
4617       // Span too large for a VEXT to cope
4618       return SDValue();
4619     }
4620
4621     if (Src.MinElt >= NumSrcElts) {
4622       // The extraction can just take the second half
4623       Src.ShuffleVec =
4624           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4625                       DAG.getConstant(NumSrcElts, MVT::i64));
4626       Src.WindowBase = -NumSrcElts;
4627     } else if (Src.MaxElt < NumSrcElts) {
4628       // The extraction can just take the first half
4629       Src.ShuffleVec =
4630           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4631                       DAG.getConstant(0, MVT::i64));
4632     } else {
4633       // An actual VEXT is needed
4634       SDValue VEXTSrc1 =
4635           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4636                       DAG.getConstant(0, MVT::i64));
4637       SDValue VEXTSrc2 =
4638           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4639                       DAG.getConstant(NumSrcElts, MVT::i64));
4640       unsigned Imm = Src.MinElt * getExtFactor(VEXTSrc1);
4641
4642       Src.ShuffleVec = DAG.getNode(AArch64ISD::EXT, dl, DestVT, VEXTSrc1,
4643                                    VEXTSrc2, DAG.getConstant(Imm, MVT::i32));
4644       Src.WindowBase = -Src.MinElt;
4645     }
4646   }
4647
4648   // Another possible incompatibility occurs from the vector element types. We
4649   // can fix this by bitcasting the source vectors to the same type we intend
4650   // for the shuffle.
4651   for (auto &Src : Sources) {
4652     EVT SrcEltTy = Src.ShuffleVec.getValueType().getVectorElementType();
4653     if (SrcEltTy == SmallestEltTy)
4654       continue;
4655     assert(ShuffleVT.getVectorElementType() == SmallestEltTy);
4656     Src.ShuffleVec = DAG.getNode(ISD::BITCAST, dl, ShuffleVT, Src.ShuffleVec);
4657     Src.WindowScale = SrcEltTy.getSizeInBits() / SmallestEltTy.getSizeInBits();
4658     Src.WindowBase *= Src.WindowScale;
4659   }
4660
4661   // Final sanity check before we try to actually produce a shuffle.
4662   DEBUG(
4663     for (auto Src : Sources)
4664       assert(Src.ShuffleVec.getValueType() == ShuffleVT);
4665   );
4666
4667   // The stars all align, our next step is to produce the mask for the shuffle.
4668   SmallVector<int, 8> Mask(ShuffleVT.getVectorNumElements(), -1);
4669   int BitsPerShuffleLane = ShuffleVT.getVectorElementType().getSizeInBits();
4670   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
4671     SDValue Entry = Op.getOperand(i);
4672     if (Entry.getOpcode() == ISD::UNDEF)
4673       continue;
4674
4675     auto Src = std::find(Sources.begin(), Sources.end(), Entry.getOperand(0));
4676     int EltNo = cast<ConstantSDNode>(Entry.getOperand(1))->getSExtValue();
4677
4678     // EXTRACT_VECTOR_ELT performs an implicit any_ext; BUILD_VECTOR an implicit
4679     // trunc. So only std::min(SrcBits, DestBits) actually get defined in this
4680     // segment.
4681     EVT OrigEltTy = Entry.getOperand(0).getValueType().getVectorElementType();
4682     int BitsDefined = std::min(OrigEltTy.getSizeInBits(),
4683                                VT.getVectorElementType().getSizeInBits());
4684     int LanesDefined = BitsDefined / BitsPerShuffleLane;
4685
4686     // This source is expected to fill ResMultiplier lanes of the final shuffle,
4687     // starting at the appropriate offset.
4688     int *LaneMask = &Mask[i * ResMultiplier];
4689
4690     int ExtractBase = EltNo * Src->WindowScale + Src->WindowBase;
4691     ExtractBase += NumElts * (Src - Sources.begin());
4692     for (int j = 0; j < LanesDefined; ++j)
4693       LaneMask[j] = ExtractBase + j;
4694   }
4695
4696   // Final check before we try to produce nonsense...
4697   if (!isShuffleMaskLegal(Mask, ShuffleVT))
4698     return SDValue();
4699
4700   SDValue ShuffleOps[] = { DAG.getUNDEF(ShuffleVT), DAG.getUNDEF(ShuffleVT) };
4701   for (unsigned i = 0; i < Sources.size(); ++i)
4702     ShuffleOps[i] = Sources[i].ShuffleVec;
4703
4704   SDValue Shuffle = DAG.getVectorShuffle(ShuffleVT, dl, ShuffleOps[0],
4705                                          ShuffleOps[1], &Mask[0]);
4706   return DAG.getNode(ISD::BITCAST, dl, VT, Shuffle);
4707 }
4708
4709 // check if an EXT instruction can handle the shuffle mask when the
4710 // vector sources of the shuffle are the same.
4711 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4712   unsigned NumElts = VT.getVectorNumElements();
4713
4714   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4715   if (M[0] < 0)
4716     return false;
4717
4718   Imm = M[0];
4719
4720   // If this is a VEXT shuffle, the immediate value is the index of the first
4721   // element.  The other shuffle indices must be the successive elements after
4722   // the first one.
4723   unsigned ExpectedElt = Imm;
4724   for (unsigned i = 1; i < NumElts; ++i) {
4725     // Increment the expected index.  If it wraps around, just follow it
4726     // back to index zero and keep going.
4727     ++ExpectedElt;
4728     if (ExpectedElt == NumElts)
4729       ExpectedElt = 0;
4730
4731     if (M[i] < 0)
4732       continue; // ignore UNDEF indices
4733     if (ExpectedElt != static_cast<unsigned>(M[i]))
4734       return false;
4735   }
4736
4737   return true;
4738 }
4739
4740 // check if an EXT instruction can handle the shuffle mask when the
4741 // vector sources of the shuffle are different.
4742 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
4743                       unsigned &Imm) {
4744   // Look for the first non-undef element.
4745   const int *FirstRealElt = std::find_if(M.begin(), M.end(),
4746       [](int Elt) {return Elt >= 0;});
4747
4748   // Benefit form APInt to handle overflow when calculating expected element.
4749   unsigned NumElts = VT.getVectorNumElements();
4750   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
4751   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
4752   // The following shuffle indices must be the successive elements after the
4753   // first real element.
4754   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
4755       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
4756   if (FirstWrongElt != M.end())
4757     return false;
4758
4759   // The index of an EXT is the first element if it is not UNDEF.
4760   // Watch out for the beginning UNDEFs. The EXT index should be the expected
4761   // value of the first element.  E.g.
4762   // <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
4763   // <-1, -1, 0, 1, ...> is treated as <2*NumElts-2, 2*NumElts-1, 0, 1, ...>.
4764   // ExpectedElt is the last mask index plus 1.
4765   Imm = ExpectedElt.getZExtValue();
4766
4767   // There are two difference cases requiring to reverse input vectors.
4768   // For example, for vector <4 x i32> we have the following cases,
4769   // Case 1: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, -1, 0>)
4770   // Case 2: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, 7, 0>)
4771   // For both cases, we finally use mask <5, 6, 7, 0>, which requires
4772   // to reverse two input vectors.
4773   if (Imm < NumElts)
4774     ReverseEXT = true;
4775   else
4776     Imm -= NumElts;
4777
4778   return true;
4779 }
4780
4781 /// isREVMask - Check if a vector shuffle corresponds to a REV
4782 /// instruction with the specified blocksize.  (The order of the elements
4783 /// within each block of the vector is reversed.)
4784 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4785   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
4786          "Only possible block sizes for REV are: 16, 32, 64");
4787
4788   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4789   if (EltSz == 64)
4790     return false;
4791
4792   unsigned NumElts = VT.getVectorNumElements();
4793   unsigned BlockElts = M[0] + 1;
4794   // If the first shuffle index is UNDEF, be optimistic.
4795   if (M[0] < 0)
4796     BlockElts = BlockSize / EltSz;
4797
4798   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4799     return false;
4800
4801   for (unsigned i = 0; i < NumElts; ++i) {
4802     if (M[i] < 0)
4803       continue; // ignore UNDEF indices
4804     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
4805       return false;
4806   }
4807
4808   return true;
4809 }
4810
4811 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4812   unsigned NumElts = VT.getVectorNumElements();
4813   WhichResult = (M[0] == 0 ? 0 : 1);
4814   unsigned Idx = WhichResult * NumElts / 2;
4815   for (unsigned i = 0; i != NumElts; i += 2) {
4816     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4817         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
4818       return false;
4819     Idx += 1;
4820   }
4821
4822   return true;
4823 }
4824
4825 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4826   unsigned NumElts = VT.getVectorNumElements();
4827   WhichResult = (M[0] == 0 ? 0 : 1);
4828   for (unsigned i = 0; i != NumElts; ++i) {
4829     if (M[i] < 0)
4830       continue; // ignore UNDEF indices
4831     if ((unsigned)M[i] != 2 * i + WhichResult)
4832       return false;
4833   }
4834
4835   return true;
4836 }
4837
4838 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4839   unsigned NumElts = VT.getVectorNumElements();
4840   WhichResult = (M[0] == 0 ? 0 : 1);
4841   for (unsigned i = 0; i < NumElts; i += 2) {
4842     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4843         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
4844       return false;
4845   }
4846   return true;
4847 }
4848
4849 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
4850 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4851 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
4852 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4853   unsigned NumElts = VT.getVectorNumElements();
4854   WhichResult = (M[0] == 0 ? 0 : 1);
4855   unsigned Idx = WhichResult * NumElts / 2;
4856   for (unsigned i = 0; i != NumElts; i += 2) {
4857     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4858         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
4859       return false;
4860     Idx += 1;
4861   }
4862
4863   return true;
4864 }
4865
4866 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
4867 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4868 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4869 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4870   unsigned Half = VT.getVectorNumElements() / 2;
4871   WhichResult = (M[0] == 0 ? 0 : 1);
4872   for (unsigned j = 0; j != 2; ++j) {
4873     unsigned Idx = WhichResult;
4874     for (unsigned i = 0; i != Half; ++i) {
4875       int MIdx = M[i + j * Half];
4876       if (MIdx >= 0 && (unsigned)MIdx != Idx)
4877         return false;
4878       Idx += 2;
4879     }
4880   }
4881
4882   return true;
4883 }
4884
4885 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
4886 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4887 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4888 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4889   unsigned NumElts = VT.getVectorNumElements();
4890   WhichResult = (M[0] == 0 ? 0 : 1);
4891   for (unsigned i = 0; i < NumElts; i += 2) {
4892     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4893         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
4894       return false;
4895   }
4896   return true;
4897 }
4898
4899 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
4900                       bool &DstIsLeft, int &Anomaly) {
4901   if (M.size() != static_cast<size_t>(NumInputElements))
4902     return false;
4903
4904   int NumLHSMatch = 0, NumRHSMatch = 0;
4905   int LastLHSMismatch = -1, LastRHSMismatch = -1;
4906
4907   for (int i = 0; i < NumInputElements; ++i) {
4908     if (M[i] == -1) {
4909       ++NumLHSMatch;
4910       ++NumRHSMatch;
4911       continue;
4912     }
4913
4914     if (M[i] == i)
4915       ++NumLHSMatch;
4916     else
4917       LastLHSMismatch = i;
4918
4919     if (M[i] == i + NumInputElements)
4920       ++NumRHSMatch;
4921     else
4922       LastRHSMismatch = i;
4923   }
4924
4925   if (NumLHSMatch == NumInputElements - 1) {
4926     DstIsLeft = true;
4927     Anomaly = LastLHSMismatch;
4928     return true;
4929   } else if (NumRHSMatch == NumInputElements - 1) {
4930     DstIsLeft = false;
4931     Anomaly = LastRHSMismatch;
4932     return true;
4933   }
4934
4935   return false;
4936 }
4937
4938 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
4939   if (VT.getSizeInBits() != 128)
4940     return false;
4941
4942   unsigned NumElts = VT.getVectorNumElements();
4943
4944   for (int I = 0, E = NumElts / 2; I != E; I++) {
4945     if (Mask[I] != I)
4946       return false;
4947   }
4948
4949   int Offset = NumElts / 2;
4950   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
4951     if (Mask[I] != I + SplitLHS * Offset)
4952       return false;
4953   }
4954
4955   return true;
4956 }
4957
4958 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
4959   SDLoc DL(Op);
4960   EVT VT = Op.getValueType();
4961   SDValue V0 = Op.getOperand(0);
4962   SDValue V1 = Op.getOperand(1);
4963   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
4964
4965   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
4966       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
4967     return SDValue();
4968
4969   bool SplitV0 = V0.getValueType().getSizeInBits() == 128;
4970
4971   if (!isConcatMask(Mask, VT, SplitV0))
4972     return SDValue();
4973
4974   EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4975                                 VT.getVectorNumElements() / 2);
4976   if (SplitV0) {
4977     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
4978                      DAG.getConstant(0, MVT::i64));
4979   }
4980   if (V1.getValueType().getSizeInBits() == 128) {
4981     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
4982                      DAG.getConstant(0, MVT::i64));
4983   }
4984   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
4985 }
4986
4987 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4988 /// the specified operations to build the shuffle.
4989 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4990                                       SDValue RHS, SelectionDAG &DAG,
4991                                       SDLoc dl) {
4992   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4993   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
4994   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
4995
4996   enum {
4997     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4998     OP_VREV,
4999     OP_VDUP0,
5000     OP_VDUP1,
5001     OP_VDUP2,
5002     OP_VDUP3,
5003     OP_VEXT1,
5004     OP_VEXT2,
5005     OP_VEXT3,
5006     OP_VUZPL, // VUZP, left result
5007     OP_VUZPR, // VUZP, right result
5008     OP_VZIPL, // VZIP, left result
5009     OP_VZIPR, // VZIP, right result
5010     OP_VTRNL, // VTRN, left result
5011     OP_VTRNR  // VTRN, right result
5012   };
5013
5014   if (OpNum == OP_COPY) {
5015     if (LHSID == (1 * 9 + 2) * 9 + 3)
5016       return LHS;
5017     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
5018     return RHS;
5019   }
5020
5021   SDValue OpLHS, OpRHS;
5022   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
5023   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
5024   EVT VT = OpLHS.getValueType();
5025
5026   switch (OpNum) {
5027   default:
5028     llvm_unreachable("Unknown shuffle opcode!");
5029   case OP_VREV:
5030     // VREV divides the vector in half and swaps within the half.
5031     if (VT.getVectorElementType() == MVT::i32 ||
5032         VT.getVectorElementType() == MVT::f32)
5033       return DAG.getNode(AArch64ISD::REV64, dl, VT, OpLHS);
5034     // vrev <4 x i16> -> REV32
5035     if (VT.getVectorElementType() == MVT::i16 ||
5036         VT.getVectorElementType() == MVT::f16)
5037       return DAG.getNode(AArch64ISD::REV32, dl, VT, OpLHS);
5038     // vrev <4 x i8> -> REV16
5039     assert(VT.getVectorElementType() == MVT::i8);
5040     return DAG.getNode(AArch64ISD::REV16, dl, VT, OpLHS);
5041   case OP_VDUP0:
5042   case OP_VDUP1:
5043   case OP_VDUP2:
5044   case OP_VDUP3: {
5045     EVT EltTy = VT.getVectorElementType();
5046     unsigned Opcode;
5047     if (EltTy == MVT::i8)
5048       Opcode = AArch64ISD::DUPLANE8;
5049     else if (EltTy == MVT::i16)
5050       Opcode = AArch64ISD::DUPLANE16;
5051     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
5052       Opcode = AArch64ISD::DUPLANE32;
5053     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
5054       Opcode = AArch64ISD::DUPLANE64;
5055     else
5056       llvm_unreachable("Invalid vector element type?");
5057
5058     if (VT.getSizeInBits() == 64)
5059       OpLHS = WidenVector(OpLHS, DAG);
5060     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, MVT::i64);
5061     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
5062   }
5063   case OP_VEXT1:
5064   case OP_VEXT2:
5065   case OP_VEXT3: {
5066     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
5067     return DAG.getNode(AArch64ISD::EXT, dl, VT, OpLHS, OpRHS,
5068                        DAG.getConstant(Imm, MVT::i32));
5069   }
5070   case OP_VUZPL:
5071     return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS,
5072                        OpRHS);
5073   case OP_VUZPR:
5074     return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS,
5075                        OpRHS);
5076   case OP_VZIPL:
5077     return DAG.getNode(AArch64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS,
5078                        OpRHS);
5079   case OP_VZIPR:
5080     return DAG.getNode(AArch64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS,
5081                        OpRHS);
5082   case OP_VTRNL:
5083     return DAG.getNode(AArch64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS,
5084                        OpRHS);
5085   case OP_VTRNR:
5086     return DAG.getNode(AArch64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS,
5087                        OpRHS);
5088   }
5089 }
5090
5091 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
5092                            SelectionDAG &DAG) {
5093   // Check to see if we can use the TBL instruction.
5094   SDValue V1 = Op.getOperand(0);
5095   SDValue V2 = Op.getOperand(1);
5096   SDLoc DL(Op);
5097
5098   EVT EltVT = Op.getValueType().getVectorElementType();
5099   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
5100
5101   SmallVector<SDValue, 8> TBLMask;
5102   for (int Val : ShuffleMask) {
5103     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
5104       unsigned Offset = Byte + Val * BytesPerElt;
5105       TBLMask.push_back(DAG.getConstant(Offset, MVT::i32));
5106     }
5107   }
5108
5109   MVT IndexVT = MVT::v8i8;
5110   unsigned IndexLen = 8;
5111   if (Op.getValueType().getSizeInBits() == 128) {
5112     IndexVT = MVT::v16i8;
5113     IndexLen = 16;
5114   }
5115
5116   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
5117   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
5118
5119   SDValue Shuffle;
5120   if (V2.getNode()->getOpcode() == ISD::UNDEF) {
5121     if (IndexLen == 8)
5122       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
5123     Shuffle = DAG.getNode(
5124         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5125         DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
5126         DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5127                     makeArrayRef(TBLMask.data(), IndexLen)));
5128   } else {
5129     if (IndexLen == 8) {
5130       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
5131       Shuffle = DAG.getNode(
5132           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5133           DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
5134           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5135                       makeArrayRef(TBLMask.data(), IndexLen)));
5136     } else {
5137       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
5138       // cannot currently represent the register constraints on the input
5139       // table registers.
5140       //  Shuffle = DAG.getNode(AArch64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
5141       //                   DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5142       //                               &TBLMask[0], IndexLen));
5143       Shuffle = DAG.getNode(
5144           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5145           DAG.getConstant(Intrinsic::aarch64_neon_tbl2, MVT::i32), V1Cst, V2Cst,
5146           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5147                       makeArrayRef(TBLMask.data(), IndexLen)));
5148     }
5149   }
5150   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
5151 }
5152
5153 static unsigned getDUPLANEOp(EVT EltType) {
5154   if (EltType == MVT::i8)
5155     return AArch64ISD::DUPLANE8;
5156   if (EltType == MVT::i16 || EltType == MVT::f16)
5157     return AArch64ISD::DUPLANE16;
5158   if (EltType == MVT::i32 || EltType == MVT::f32)
5159     return AArch64ISD::DUPLANE32;
5160   if (EltType == MVT::i64 || EltType == MVT::f64)
5161     return AArch64ISD::DUPLANE64;
5162
5163   llvm_unreachable("Invalid vector element type?");
5164 }
5165
5166 SDValue AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
5167                                                    SelectionDAG &DAG) const {
5168   SDLoc dl(Op);
5169   EVT VT = Op.getValueType();
5170
5171   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
5172
5173   // Convert shuffles that are directly supported on NEON to target-specific
5174   // DAG nodes, instead of keeping them as shuffles and matching them again
5175   // during code selection.  This is more efficient and avoids the possibility
5176   // of inconsistencies between legalization and selection.
5177   ArrayRef<int> ShuffleMask = SVN->getMask();
5178
5179   SDValue V1 = Op.getOperand(0);
5180   SDValue V2 = Op.getOperand(1);
5181
5182   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0],
5183                                        V1.getValueType().getSimpleVT())) {
5184     int Lane = SVN->getSplatIndex();
5185     // If this is undef splat, generate it via "just" vdup, if possible.
5186     if (Lane == -1)
5187       Lane = 0;
5188
5189     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
5190       return DAG.getNode(AArch64ISD::DUP, dl, V1.getValueType(),
5191                          V1.getOperand(0));
5192     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
5193     // constant. If so, we can just reference the lane's definition directly.
5194     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
5195         !isa<ConstantSDNode>(V1.getOperand(Lane)))
5196       return DAG.getNode(AArch64ISD::DUP, dl, VT, V1.getOperand(Lane));
5197
5198     // Otherwise, duplicate from the lane of the input vector.
5199     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
5200
5201     // SelectionDAGBuilder may have "helpfully" already extracted or conatenated
5202     // to make a vector of the same size as this SHUFFLE. We can ignore the
5203     // extract entirely, and canonicalise the concat using WidenVector.
5204     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
5205       Lane += cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
5206       V1 = V1.getOperand(0);
5207     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
5208       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
5209       Lane -= Idx * VT.getVectorNumElements() / 2;
5210       V1 = WidenVector(V1.getOperand(Idx), DAG);
5211     } else if (VT.getSizeInBits() == 64)
5212       V1 = WidenVector(V1, DAG);
5213
5214     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, MVT::i64));
5215   }
5216
5217   if (isREVMask(ShuffleMask, VT, 64))
5218     return DAG.getNode(AArch64ISD::REV64, dl, V1.getValueType(), V1, V2);
5219   if (isREVMask(ShuffleMask, VT, 32))
5220     return DAG.getNode(AArch64ISD::REV32, dl, V1.getValueType(), V1, V2);
5221   if (isREVMask(ShuffleMask, VT, 16))
5222     return DAG.getNode(AArch64ISD::REV16, dl, V1.getValueType(), V1, V2);
5223
5224   bool ReverseEXT = false;
5225   unsigned Imm;
5226   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
5227     if (ReverseEXT)
5228       std::swap(V1, V2);
5229     Imm *= getExtFactor(V1);
5230     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V2,
5231                        DAG.getConstant(Imm, MVT::i32));
5232   } else if (V2->getOpcode() == ISD::UNDEF &&
5233              isSingletonEXTMask(ShuffleMask, VT, Imm)) {
5234     Imm *= getExtFactor(V1);
5235     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V1,
5236                        DAG.getConstant(Imm, MVT::i32));
5237   }
5238
5239   unsigned WhichResult;
5240   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
5241     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5242     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5243   }
5244   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
5245     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5246     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5247   }
5248   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
5249     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5250     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5251   }
5252
5253   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5254     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5255     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5256   }
5257   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5258     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5259     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5260   }
5261   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5262     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5263     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5264   }
5265
5266   SDValue Concat = tryFormConcatFromShuffle(Op, DAG);
5267   if (Concat.getNode())
5268     return Concat;
5269
5270   bool DstIsLeft;
5271   int Anomaly;
5272   int NumInputElements = V1.getValueType().getVectorNumElements();
5273   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
5274     SDValue DstVec = DstIsLeft ? V1 : V2;
5275     SDValue DstLaneV = DAG.getConstant(Anomaly, MVT::i64);
5276
5277     SDValue SrcVec = V1;
5278     int SrcLane = ShuffleMask[Anomaly];
5279     if (SrcLane >= NumInputElements) {
5280       SrcVec = V2;
5281       SrcLane -= VT.getVectorNumElements();
5282     }
5283     SDValue SrcLaneV = DAG.getConstant(SrcLane, MVT::i64);
5284
5285     EVT ScalarVT = VT.getVectorElementType();
5286
5287     if (ScalarVT.getSizeInBits() < 32 && ScalarVT.isInteger())
5288       ScalarVT = MVT::i32;
5289
5290     return DAG.getNode(
5291         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5292         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
5293         DstLaneV);
5294   }
5295
5296   // If the shuffle is not directly supported and it has 4 elements, use
5297   // the PerfectShuffle-generated table to synthesize it from other shuffles.
5298   unsigned NumElts = VT.getVectorNumElements();
5299   if (NumElts == 4) {
5300     unsigned PFIndexes[4];
5301     for (unsigned i = 0; i != 4; ++i) {
5302       if (ShuffleMask[i] < 0)
5303         PFIndexes[i] = 8;
5304       else
5305         PFIndexes[i] = ShuffleMask[i];
5306     }
5307
5308     // Compute the index in the perfect shuffle table.
5309     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5310                             PFIndexes[2] * 9 + PFIndexes[3];
5311     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5312     unsigned Cost = (PFEntry >> 30);
5313
5314     if (Cost <= 4)
5315       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5316   }
5317
5318   return GenerateTBL(Op, ShuffleMask, DAG);
5319 }
5320
5321 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
5322                                APInt &UndefBits) {
5323   EVT VT = BVN->getValueType(0);
5324   APInt SplatBits, SplatUndef;
5325   unsigned SplatBitSize;
5326   bool HasAnyUndefs;
5327   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5328     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
5329
5330     for (unsigned i = 0; i < NumSplats; ++i) {
5331       CnstBits <<= SplatBitSize;
5332       UndefBits <<= SplatBitSize;
5333       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
5334       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
5335     }
5336
5337     return true;
5338   }
5339
5340   return false;
5341 }
5342
5343 SDValue AArch64TargetLowering::LowerVectorAND(SDValue Op,
5344                                               SelectionDAG &DAG) const {
5345   BuildVectorSDNode *BVN =
5346       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5347   SDValue LHS = Op.getOperand(0);
5348   SDLoc dl(Op);
5349   EVT VT = Op.getValueType();
5350
5351   if (!BVN)
5352     return Op;
5353
5354   APInt CnstBits(VT.getSizeInBits(), 0);
5355   APInt UndefBits(VT.getSizeInBits(), 0);
5356   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5357     // We only have BIC vector immediate instruction, which is and-not.
5358     CnstBits = ~CnstBits;
5359
5360     // We make use of a little bit of goto ickiness in order to avoid having to
5361     // duplicate the immediate matching logic for the undef toggled case.
5362     bool SecondTry = false;
5363   AttemptModImm:
5364
5365     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5366       CnstBits = CnstBits.zextOrTrunc(64);
5367       uint64_t CnstVal = CnstBits.getZExtValue();
5368
5369       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5370         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5371         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5372         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5373                                   DAG.getConstant(CnstVal, MVT::i32),
5374                                   DAG.getConstant(0, MVT::i32));
5375         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5376       }
5377
5378       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5379         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5380         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5381         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5382                                   DAG.getConstant(CnstVal, MVT::i32),
5383                                   DAG.getConstant(8, MVT::i32));
5384         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5385       }
5386
5387       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5388         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5389         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5390         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5391                                   DAG.getConstant(CnstVal, MVT::i32),
5392                                   DAG.getConstant(16, MVT::i32));
5393         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5394       }
5395
5396       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5397         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5398         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5399         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5400                                   DAG.getConstant(CnstVal, MVT::i32),
5401                                   DAG.getConstant(24, MVT::i32));
5402         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5403       }
5404
5405       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5406         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5407         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5408         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5409                                   DAG.getConstant(CnstVal, MVT::i32),
5410                                   DAG.getConstant(0, MVT::i32));
5411         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5412       }
5413
5414       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5415         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5416         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5417         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5418                                   DAG.getConstant(CnstVal, MVT::i32),
5419                                   DAG.getConstant(8, MVT::i32));
5420         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5421       }
5422     }
5423
5424     if (SecondTry)
5425       goto FailedModImm;
5426     SecondTry = true;
5427     CnstBits = ~UndefBits;
5428     goto AttemptModImm;
5429   }
5430
5431 // We can always fall back to a non-immediate AND.
5432 FailedModImm:
5433   return Op;
5434 }
5435
5436 // Specialized code to quickly find if PotentialBVec is a BuildVector that
5437 // consists of only the same constant int value, returned in reference arg
5438 // ConstVal
5439 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
5440                                      uint64_t &ConstVal) {
5441   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
5442   if (!Bvec)
5443     return false;
5444   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
5445   if (!FirstElt)
5446     return false;
5447   EVT VT = Bvec->getValueType(0);
5448   unsigned NumElts = VT.getVectorNumElements();
5449   for (unsigned i = 1; i < NumElts; ++i)
5450     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
5451       return false;
5452   ConstVal = FirstElt->getZExtValue();
5453   return true;
5454 }
5455
5456 static unsigned getIntrinsicID(const SDNode *N) {
5457   unsigned Opcode = N->getOpcode();
5458   switch (Opcode) {
5459   default:
5460     return Intrinsic::not_intrinsic;
5461   case ISD::INTRINSIC_WO_CHAIN: {
5462     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
5463     if (IID < Intrinsic::num_intrinsics)
5464       return IID;
5465     return Intrinsic::not_intrinsic;
5466   }
5467   }
5468 }
5469
5470 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
5471 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
5472 // BUILD_VECTORs with constant element C1, C2 is a constant, and C1 == ~C2.
5473 // Also, logical shift right -> sri, with the same structure.
5474 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
5475   EVT VT = N->getValueType(0);
5476
5477   if (!VT.isVector())
5478     return SDValue();
5479
5480   SDLoc DL(N);
5481
5482   // Is the first op an AND?
5483   const SDValue And = N->getOperand(0);
5484   if (And.getOpcode() != ISD::AND)
5485     return SDValue();
5486
5487   // Is the second op an shl or lshr?
5488   SDValue Shift = N->getOperand(1);
5489   // This will have been turned into: AArch64ISD::VSHL vector, #shift
5490   // or AArch64ISD::VLSHR vector, #shift
5491   unsigned ShiftOpc = Shift.getOpcode();
5492   if ((ShiftOpc != AArch64ISD::VSHL && ShiftOpc != AArch64ISD::VLSHR))
5493     return SDValue();
5494   bool IsShiftRight = ShiftOpc == AArch64ISD::VLSHR;
5495
5496   // Is the shift amount constant?
5497   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
5498   if (!C2node)
5499     return SDValue();
5500
5501   // Is the and mask vector all constant?
5502   uint64_t C1;
5503   if (!isAllConstantBuildVector(And.getOperand(1), C1))
5504     return SDValue();
5505
5506   // Is C1 == ~C2, taking into account how much one can shift elements of a
5507   // particular size?
5508   uint64_t C2 = C2node->getZExtValue();
5509   unsigned ElemSizeInBits = VT.getVectorElementType().getSizeInBits();
5510   if (C2 > ElemSizeInBits)
5511     return SDValue();
5512   unsigned ElemMask = (1 << ElemSizeInBits) - 1;
5513   if ((C1 & ElemMask) != (~C2 & ElemMask))
5514     return SDValue();
5515
5516   SDValue X = And.getOperand(0);
5517   SDValue Y = Shift.getOperand(0);
5518
5519   unsigned Intrin =
5520       IsShiftRight ? Intrinsic::aarch64_neon_vsri : Intrinsic::aarch64_neon_vsli;
5521   SDValue ResultSLI =
5522       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5523                   DAG.getConstant(Intrin, MVT::i32), X, Y, Shift.getOperand(1));
5524
5525   DEBUG(dbgs() << "aarch64-lower: transformed: \n");
5526   DEBUG(N->dump(&DAG));
5527   DEBUG(dbgs() << "into: \n");
5528   DEBUG(ResultSLI->dump(&DAG));
5529
5530   ++NumShiftInserts;
5531   return ResultSLI;
5532 }
5533
5534 SDValue AArch64TargetLowering::LowerVectorOR(SDValue Op,
5535                                              SelectionDAG &DAG) const {
5536   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
5537   if (EnableAArch64SlrGeneration) {
5538     SDValue Res = tryLowerToSLI(Op.getNode(), DAG);
5539     if (Res.getNode())
5540       return Res;
5541   }
5542
5543   BuildVectorSDNode *BVN =
5544       dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
5545   SDValue LHS = Op.getOperand(1);
5546   SDLoc dl(Op);
5547   EVT VT = Op.getValueType();
5548
5549   // OR commutes, so try swapping the operands.
5550   if (!BVN) {
5551     LHS = Op.getOperand(0);
5552     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5553   }
5554   if (!BVN)
5555     return Op;
5556
5557   APInt CnstBits(VT.getSizeInBits(), 0);
5558   APInt UndefBits(VT.getSizeInBits(), 0);
5559   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5560     // We make use of a little bit of goto ickiness in order to avoid having to
5561     // duplicate the immediate matching logic for the undef toggled case.
5562     bool SecondTry = false;
5563   AttemptModImm:
5564
5565     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5566       CnstBits = CnstBits.zextOrTrunc(64);
5567       uint64_t CnstVal = CnstBits.getZExtValue();
5568
5569       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5570         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5571         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5572         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5573                                   DAG.getConstant(CnstVal, MVT::i32),
5574                                   DAG.getConstant(0, MVT::i32));
5575         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5576       }
5577
5578       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5579         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5580         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5581         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5582                                   DAG.getConstant(CnstVal, MVT::i32),
5583                                   DAG.getConstant(8, MVT::i32));
5584         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5585       }
5586
5587       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5588         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5589         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5590         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5591                                   DAG.getConstant(CnstVal, MVT::i32),
5592                                   DAG.getConstant(16, MVT::i32));
5593         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5594       }
5595
5596       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5597         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5598         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5599         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5600                                   DAG.getConstant(CnstVal, MVT::i32),
5601                                   DAG.getConstant(24, MVT::i32));
5602         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5603       }
5604
5605       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5606         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5607         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5608         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5609                                   DAG.getConstant(CnstVal, MVT::i32),
5610                                   DAG.getConstant(0, MVT::i32));
5611         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5612       }
5613
5614       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5615         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5616         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5617         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5618                                   DAG.getConstant(CnstVal, MVT::i32),
5619                                   DAG.getConstant(8, MVT::i32));
5620         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5621       }
5622     }
5623
5624     if (SecondTry)
5625       goto FailedModImm;
5626     SecondTry = true;
5627     CnstBits = UndefBits;
5628     goto AttemptModImm;
5629   }
5630
5631 // We can always fall back to a non-immediate OR.
5632 FailedModImm:
5633   return Op;
5634 }
5635
5636 // Normalize the operands of BUILD_VECTOR. The value of constant operands will
5637 // be truncated to fit element width.
5638 static SDValue NormalizeBuildVector(SDValue Op,
5639                                     SelectionDAG &DAG) {
5640   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
5641   SDLoc dl(Op);
5642   EVT VT = Op.getValueType();
5643   EVT EltTy= VT.getVectorElementType();
5644
5645   if (EltTy.isFloatingPoint() || EltTy.getSizeInBits() > 16)
5646     return Op;
5647
5648   SmallVector<SDValue, 16> Ops;
5649   for (unsigned I = 0, E = VT.getVectorNumElements(); I != E; ++I) {
5650     SDValue Lane = Op.getOperand(I);
5651     if (Lane.getOpcode() == ISD::Constant) {
5652       APInt LowBits(EltTy.getSizeInBits(),
5653                     cast<ConstantSDNode>(Lane)->getZExtValue());
5654       Lane = DAG.getConstant(LowBits.getZExtValue(), MVT::i32);
5655     }
5656     Ops.push_back(Lane);
5657   }
5658   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5659 }
5660
5661 SDValue AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
5662                                                  SelectionDAG &DAG) const {
5663   SDLoc dl(Op);
5664   EVT VT = Op.getValueType();
5665   Op = NormalizeBuildVector(Op, DAG);
5666   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5667
5668   APInt CnstBits(VT.getSizeInBits(), 0);
5669   APInt UndefBits(VT.getSizeInBits(), 0);
5670   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5671     // We make use of a little bit of goto ickiness in order to avoid having to
5672     // duplicate the immediate matching logic for the undef toggled case.
5673     bool SecondTry = false;
5674   AttemptModImm:
5675
5676     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5677       CnstBits = CnstBits.zextOrTrunc(64);
5678       uint64_t CnstVal = CnstBits.getZExtValue();
5679
5680       // Certain magic vector constants (used to express things like NOT
5681       // and NEG) are passed through unmodified.  This allows codegen patterns
5682       // for these operations to match.  Special-purpose patterns will lower
5683       // these immediates to MOVIs if it proves necessary.
5684       if (VT.isInteger() && (CnstVal == 0 || CnstVal == ~0ULL))
5685         return Op;
5686
5687       // The many faces of MOVI...
5688       if (AArch64_AM::isAdvSIMDModImmType10(CnstVal)) {
5689         CnstVal = AArch64_AM::encodeAdvSIMDModImmType10(CnstVal);
5690         if (VT.getSizeInBits() == 128) {
5691           SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::v2i64,
5692                                     DAG.getConstant(CnstVal, MVT::i32));
5693           return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5694         }
5695
5696         // Support the V64 version via subregister insertion.
5697         SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::f64,
5698                                   DAG.getConstant(CnstVal, MVT::i32));
5699         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5700       }
5701
5702       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5703         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5704         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5705         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5706                                   DAG.getConstant(CnstVal, MVT::i32),
5707                                   DAG.getConstant(0, MVT::i32));
5708         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5709       }
5710
5711       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5712         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5713         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5714         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5715                                   DAG.getConstant(CnstVal, MVT::i32),
5716                                   DAG.getConstant(8, MVT::i32));
5717         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5718       }
5719
5720       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5721         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5722         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5723         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5724                                   DAG.getConstant(CnstVal, MVT::i32),
5725                                   DAG.getConstant(16, MVT::i32));
5726         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5727       }
5728
5729       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5730         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5731         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5732         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5733                                   DAG.getConstant(CnstVal, MVT::i32),
5734                                   DAG.getConstant(24, MVT::i32));
5735         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5736       }
5737
5738       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5739         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5740         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5741         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5742                                   DAG.getConstant(CnstVal, MVT::i32),
5743                                   DAG.getConstant(0, MVT::i32));
5744         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5745       }
5746
5747       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5748         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5749         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5750         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5751                                   DAG.getConstant(CnstVal, MVT::i32),
5752                                   DAG.getConstant(8, MVT::i32));
5753         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5754       }
5755
5756       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5757         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5758         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5759         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5760                                   DAG.getConstant(CnstVal, MVT::i32),
5761                                   DAG.getConstant(264, MVT::i32));
5762         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5763       }
5764
5765       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5766         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5767         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5768         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5769                                   DAG.getConstant(CnstVal, MVT::i32),
5770                                   DAG.getConstant(272, MVT::i32));
5771         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5772       }
5773
5774       if (AArch64_AM::isAdvSIMDModImmType9(CnstVal)) {
5775         CnstVal = AArch64_AM::encodeAdvSIMDModImmType9(CnstVal);
5776         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
5777         SDValue Mov = DAG.getNode(AArch64ISD::MOVI, dl, MovTy,
5778                                   DAG.getConstant(CnstVal, MVT::i32));
5779         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5780       }
5781
5782       // The few faces of FMOV...
5783       if (AArch64_AM::isAdvSIMDModImmType11(CnstVal)) {
5784         CnstVal = AArch64_AM::encodeAdvSIMDModImmType11(CnstVal);
5785         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4f32 : MVT::v2f32;
5786         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MovTy,
5787                                   DAG.getConstant(CnstVal, MVT::i32));
5788         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5789       }
5790
5791       if (AArch64_AM::isAdvSIMDModImmType12(CnstVal) &&
5792           VT.getSizeInBits() == 128) {
5793         CnstVal = AArch64_AM::encodeAdvSIMDModImmType12(CnstVal);
5794         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MVT::v2f64,
5795                                   DAG.getConstant(CnstVal, MVT::i32));
5796         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5797       }
5798
5799       // The many faces of MVNI...
5800       CnstVal = ~CnstVal;
5801       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5802         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5803         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5804         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5805                                   DAG.getConstant(CnstVal, MVT::i32),
5806                                   DAG.getConstant(0, MVT::i32));
5807         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5808       }
5809
5810       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5811         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5812         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5813         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5814                                   DAG.getConstant(CnstVal, MVT::i32),
5815                                   DAG.getConstant(8, MVT::i32));
5816         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5817       }
5818
5819       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5820         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5821         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5822         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5823                                   DAG.getConstant(CnstVal, MVT::i32),
5824                                   DAG.getConstant(16, MVT::i32));
5825         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5826       }
5827
5828       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5829         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5830         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5831         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5832                                   DAG.getConstant(CnstVal, MVT::i32),
5833                                   DAG.getConstant(24, MVT::i32));
5834         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5835       }
5836
5837       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5838         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5839         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5840         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5841                                   DAG.getConstant(CnstVal, MVT::i32),
5842                                   DAG.getConstant(0, MVT::i32));
5843         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5844       }
5845
5846       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5847         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5848         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5849         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5850                                   DAG.getConstant(CnstVal, MVT::i32),
5851                                   DAG.getConstant(8, MVT::i32));
5852         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5853       }
5854
5855       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5856         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5857         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5858         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5859                                   DAG.getConstant(CnstVal, MVT::i32),
5860                                   DAG.getConstant(264, MVT::i32));
5861         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5862       }
5863
5864       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5865         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5866         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5867         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5868                                   DAG.getConstant(CnstVal, MVT::i32),
5869                                   DAG.getConstant(272, MVT::i32));
5870         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5871       }
5872     }
5873
5874     if (SecondTry)
5875       goto FailedModImm;
5876     SecondTry = true;
5877     CnstBits = UndefBits;
5878     goto AttemptModImm;
5879   }
5880 FailedModImm:
5881
5882   // Scan through the operands to find some interesting properties we can
5883   // exploit:
5884   //   1) If only one value is used, we can use a DUP, or
5885   //   2) if only the low element is not undef, we can just insert that, or
5886   //   3) if only one constant value is used (w/ some non-constant lanes),
5887   //      we can splat the constant value into the whole vector then fill
5888   //      in the non-constant lanes.
5889   //   4) FIXME: If different constant values are used, but we can intelligently
5890   //             select the values we'll be overwriting for the non-constant
5891   //             lanes such that we can directly materialize the vector
5892   //             some other way (MOVI, e.g.), we can be sneaky.
5893   unsigned NumElts = VT.getVectorNumElements();
5894   bool isOnlyLowElement = true;
5895   bool usesOnlyOneValue = true;
5896   bool usesOnlyOneConstantValue = true;
5897   bool isConstant = true;
5898   unsigned NumConstantLanes = 0;
5899   SDValue Value;
5900   SDValue ConstantValue;
5901   for (unsigned i = 0; i < NumElts; ++i) {
5902     SDValue V = Op.getOperand(i);
5903     if (V.getOpcode() == ISD::UNDEF)
5904       continue;
5905     if (i > 0)
5906       isOnlyLowElement = false;
5907     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
5908       isConstant = false;
5909
5910     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
5911       ++NumConstantLanes;
5912       if (!ConstantValue.getNode())
5913         ConstantValue = V;
5914       else if (ConstantValue != V)
5915         usesOnlyOneConstantValue = false;
5916     }
5917
5918     if (!Value.getNode())
5919       Value = V;
5920     else if (V != Value)
5921       usesOnlyOneValue = false;
5922   }
5923
5924   if (!Value.getNode())
5925     return DAG.getUNDEF(VT);
5926
5927   if (isOnlyLowElement)
5928     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
5929
5930   // Use DUP for non-constant splats.  For f32 constant splats, reduce to
5931   // i32 and try again.
5932   if (usesOnlyOneValue) {
5933     if (!isConstant) {
5934       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5935           Value.getValueType() != VT)
5936         return DAG.getNode(AArch64ISD::DUP, dl, VT, Value);
5937
5938       // This is actually a DUPLANExx operation, which keeps everything vectory.
5939
5940       // DUPLANE works on 128-bit vectors, widen it if necessary.
5941       SDValue Lane = Value.getOperand(1);
5942       Value = Value.getOperand(0);
5943       if (Value.getValueType().getSizeInBits() == 64)
5944         Value = WidenVector(Value, DAG);
5945
5946       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
5947       return DAG.getNode(Opcode, dl, VT, Value, Lane);
5948     }
5949
5950     if (VT.getVectorElementType().isFloatingPoint()) {
5951       SmallVector<SDValue, 8> Ops;
5952       MVT NewType =
5953           (VT.getVectorElementType() == MVT::f32) ? MVT::i32 : MVT::i64;
5954       for (unsigned i = 0; i < NumElts; ++i)
5955         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
5956       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
5957       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5958       Val = LowerBUILD_VECTOR(Val, DAG);
5959       if (Val.getNode())
5960         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5961     }
5962   }
5963
5964   // If there was only one constant value used and for more than one lane,
5965   // start by splatting that value, then replace the non-constant lanes. This
5966   // is better than the default, which will perform a separate initialization
5967   // for each lane.
5968   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
5969     SDValue Val = DAG.getNode(AArch64ISD::DUP, dl, VT, ConstantValue);
5970     // Now insert the non-constant lanes.
5971     for (unsigned i = 0; i < NumElts; ++i) {
5972       SDValue V = Op.getOperand(i);
5973       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5974       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V)) {
5975         // Note that type legalization likely mucked about with the VT of the
5976         // source operand, so we may have to convert it here before inserting.
5977         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
5978       }
5979     }
5980     return Val;
5981   }
5982
5983   // If all elements are constants and the case above didn't get hit, fall back
5984   // to the default expansion, which will generate a load from the constant
5985   // pool.
5986   if (isConstant)
5987     return SDValue();
5988
5989   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5990   if (NumElts >= 4) {
5991     SDValue shuffle = ReconstructShuffle(Op, DAG);
5992     if (shuffle != SDValue())
5993       return shuffle;
5994   }
5995
5996   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
5997   // know the default expansion would otherwise fall back on something even
5998   // worse. For a vector with one or two non-undef values, that's
5999   // scalar_to_vector for the elements followed by a shuffle (provided the
6000   // shuffle is valid for the target) and materialization element by element
6001   // on the stack followed by a load for everything else.
6002   if (!isConstant && !usesOnlyOneValue) {
6003     SDValue Vec = DAG.getUNDEF(VT);
6004     SDValue Op0 = Op.getOperand(0);
6005     unsigned ElemSize = VT.getVectorElementType().getSizeInBits();
6006     unsigned i = 0;
6007     // For 32 and 64 bit types, use INSERT_SUBREG for lane zero to
6008     // a) Avoid a RMW dependency on the full vector register, and
6009     // b) Allow the register coalescer to fold away the copy if the
6010     //    value is already in an S or D register.
6011     if (Op0.getOpcode() != ISD::UNDEF && (ElemSize == 32 || ElemSize == 64)) {
6012       unsigned SubIdx = ElemSize == 32 ? AArch64::ssub : AArch64::dsub;
6013       MachineSDNode *N =
6014           DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl, VT, Vec, Op0,
6015                              DAG.getTargetConstant(SubIdx, MVT::i32));
6016       Vec = SDValue(N, 0);
6017       ++i;
6018     }
6019     for (; i < NumElts; ++i) {
6020       SDValue V = Op.getOperand(i);
6021       if (V.getOpcode() == ISD::UNDEF)
6022         continue;
6023       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
6024       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
6025     }
6026     return Vec;
6027   }
6028
6029   // Just use the default expansion. We failed to find a better alternative.
6030   return SDValue();
6031 }
6032
6033 SDValue AArch64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
6034                                                       SelectionDAG &DAG) const {
6035   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
6036
6037   // Check for non-constant or out of range lane.
6038   EVT VT = Op.getOperand(0).getValueType();
6039   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(2));
6040   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6041     return SDValue();
6042
6043
6044   // Insertion/extraction are legal for V128 types.
6045   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6046       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6047       VT == MVT::v8f16)
6048     return Op;
6049
6050   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6051       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6052     return SDValue();
6053
6054   // For V64 types, we perform insertion by expanding the value
6055   // to a V128 type and perform the insertion on that.
6056   SDLoc DL(Op);
6057   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6058   EVT WideTy = WideVec.getValueType();
6059
6060   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
6061                              Op.getOperand(1), Op.getOperand(2));
6062   // Re-narrow the resultant vector.
6063   return NarrowVector(Node, DAG);
6064 }
6065
6066 SDValue
6067 AArch64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
6068                                                SelectionDAG &DAG) const {
6069   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
6070
6071   // Check for non-constant or out of range lane.
6072   EVT VT = Op.getOperand(0).getValueType();
6073   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6074   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6075     return SDValue();
6076
6077
6078   // Insertion/extraction are legal for V128 types.
6079   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6080       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6081       VT == MVT::v8f16)
6082     return Op;
6083
6084   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6085       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6086     return SDValue();
6087
6088   // For V64 types, we perform extraction by expanding the value
6089   // to a V128 type and perform the extraction on that.
6090   SDLoc DL(Op);
6091   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6092   EVT WideTy = WideVec.getValueType();
6093
6094   EVT ExtrTy = WideTy.getVectorElementType();
6095   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
6096     ExtrTy = MVT::i32;
6097
6098   // For extractions, we just return the result directly.
6099   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
6100                      Op.getOperand(1));
6101 }
6102
6103 SDValue AArch64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
6104                                                       SelectionDAG &DAG) const {
6105   EVT VT = Op.getOperand(0).getValueType();
6106   SDLoc dl(Op);
6107   // Just in case...
6108   if (!VT.isVector())
6109     return SDValue();
6110
6111   ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6112   if (!Cst)
6113     return SDValue();
6114   unsigned Val = Cst->getZExtValue();
6115
6116   unsigned Size = Op.getValueType().getSizeInBits();
6117   if (Val == 0) {
6118     switch (Size) {
6119     case 8:
6120       return DAG.getTargetExtractSubreg(AArch64::bsub, dl, Op.getValueType(),
6121                                         Op.getOperand(0));
6122     case 16:
6123       return DAG.getTargetExtractSubreg(AArch64::hsub, dl, Op.getValueType(),
6124                                         Op.getOperand(0));
6125     case 32:
6126       return DAG.getTargetExtractSubreg(AArch64::ssub, dl, Op.getValueType(),
6127                                         Op.getOperand(0));
6128     case 64:
6129       return DAG.getTargetExtractSubreg(AArch64::dsub, dl, Op.getValueType(),
6130                                         Op.getOperand(0));
6131     default:
6132       llvm_unreachable("Unexpected vector type in extract_subvector!");
6133     }
6134   }
6135   // If this is extracting the upper 64-bits of a 128-bit vector, we match
6136   // that directly.
6137   if (Size == 64 && Val * VT.getVectorElementType().getSizeInBits() == 64)
6138     return Op;
6139
6140   return SDValue();
6141 }
6142
6143 bool AArch64TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
6144                                                EVT VT) const {
6145   if (VT.getVectorNumElements() == 4 &&
6146       (VT.is128BitVector() || VT.is64BitVector())) {
6147     unsigned PFIndexes[4];
6148     for (unsigned i = 0; i != 4; ++i) {
6149       if (M[i] < 0)
6150         PFIndexes[i] = 8;
6151       else
6152         PFIndexes[i] = M[i];
6153     }
6154
6155     // Compute the index in the perfect shuffle table.
6156     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
6157                             PFIndexes[2] * 9 + PFIndexes[3];
6158     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
6159     unsigned Cost = (PFEntry >> 30);
6160
6161     if (Cost <= 4)
6162       return true;
6163   }
6164
6165   bool DummyBool;
6166   int DummyInt;
6167   unsigned DummyUnsigned;
6168
6169   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
6170           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
6171           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
6172           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
6173           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
6174           isZIPMask(M, VT, DummyUnsigned) ||
6175           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
6176           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
6177           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
6178           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
6179           isConcatMask(M, VT, VT.getSizeInBits() == 128));
6180 }
6181
6182 /// getVShiftImm - Check if this is a valid build_vector for the immediate
6183 /// operand of a vector shift operation, where all the elements of the
6184 /// build_vector must have the same constant integer value.
6185 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
6186   // Ignore bit_converts.
6187   while (Op.getOpcode() == ISD::BITCAST)
6188     Op = Op.getOperand(0);
6189   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
6190   APInt SplatBits, SplatUndef;
6191   unsigned SplatBitSize;
6192   bool HasAnyUndefs;
6193   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
6194                                     HasAnyUndefs, ElementBits) ||
6195       SplatBitSize > ElementBits)
6196     return false;
6197   Cnt = SplatBits.getSExtValue();
6198   return true;
6199 }
6200
6201 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
6202 /// operand of a vector shift left operation.  That value must be in the range:
6203 ///   0 <= Value < ElementBits for a left shift; or
6204 ///   0 <= Value <= ElementBits for a long left shift.
6205 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
6206   assert(VT.isVector() && "vector shift count is not a vector type");
6207   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6208   if (!getVShiftImm(Op, ElementBits, Cnt))
6209     return false;
6210   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
6211 }
6212
6213 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
6214 /// operand of a vector shift right operation.  For a shift opcode, the value
6215 /// is positive, but for an intrinsic the value count must be negative. The
6216 /// absolute value must be in the range:
6217 ///   1 <= |Value| <= ElementBits for a right shift; or
6218 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
6219 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
6220                          int64_t &Cnt) {
6221   assert(VT.isVector() && "vector shift count is not a vector type");
6222   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6223   if (!getVShiftImm(Op, ElementBits, Cnt))
6224     return false;
6225   if (isIntrinsic)
6226     Cnt = -Cnt;
6227   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
6228 }
6229
6230 SDValue AArch64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
6231                                                       SelectionDAG &DAG) const {
6232   EVT VT = Op.getValueType();
6233   SDLoc DL(Op);
6234   int64_t Cnt;
6235
6236   if (!Op.getOperand(1).getValueType().isVector())
6237     return Op;
6238   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
6239
6240   switch (Op.getOpcode()) {
6241   default:
6242     llvm_unreachable("unexpected shift opcode");
6243
6244   case ISD::SHL:
6245     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
6246       return DAG.getNode(AArch64ISD::VSHL, SDLoc(Op), VT, Op.getOperand(0),
6247                          DAG.getConstant(Cnt, MVT::i32));
6248     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6249                        DAG.getConstant(Intrinsic::aarch64_neon_ushl, MVT::i32),
6250                        Op.getOperand(0), Op.getOperand(1));
6251   case ISD::SRA:
6252   case ISD::SRL:
6253     // Right shift immediate
6254     if (isVShiftRImm(Op.getOperand(1), VT, false, false, Cnt) &&
6255         Cnt < EltSize) {
6256       unsigned Opc =
6257           (Op.getOpcode() == ISD::SRA) ? AArch64ISD::VASHR : AArch64ISD::VLSHR;
6258       return DAG.getNode(Opc, SDLoc(Op), VT, Op.getOperand(0),
6259                          DAG.getConstant(Cnt, MVT::i32));
6260     }
6261
6262     // Right shift register.  Note, there is not a shift right register
6263     // instruction, but the shift left register instruction takes a signed
6264     // value, where negative numbers specify a right shift.
6265     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::aarch64_neon_sshl
6266                                                 : Intrinsic::aarch64_neon_ushl;
6267     // negate the shift amount
6268     SDValue NegShift = DAG.getNode(AArch64ISD::NEG, DL, VT, Op.getOperand(1));
6269     SDValue NegShiftLeft =
6270         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6271                     DAG.getConstant(Opc, MVT::i32), Op.getOperand(0), NegShift);
6272     return NegShiftLeft;
6273   }
6274
6275   return SDValue();
6276 }
6277
6278 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
6279                                     AArch64CC::CondCode CC, bool NoNans, EVT VT,
6280                                     SDLoc dl, SelectionDAG &DAG) {
6281   EVT SrcVT = LHS.getValueType();
6282
6283   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
6284   APInt CnstBits(VT.getSizeInBits(), 0);
6285   APInt UndefBits(VT.getSizeInBits(), 0);
6286   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
6287   bool IsZero = IsCnst && (CnstBits == 0);
6288
6289   if (SrcVT.getVectorElementType().isFloatingPoint()) {
6290     switch (CC) {
6291     default:
6292       return SDValue();
6293     case AArch64CC::NE: {
6294       SDValue Fcmeq;
6295       if (IsZero)
6296         Fcmeq = DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6297       else
6298         Fcmeq = DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6299       return DAG.getNode(AArch64ISD::NOT, dl, VT, Fcmeq);
6300     }
6301     case AArch64CC::EQ:
6302       if (IsZero)
6303         return DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6304       return DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6305     case AArch64CC::GE:
6306       if (IsZero)
6307         return DAG.getNode(AArch64ISD::FCMGEz, dl, VT, LHS);
6308       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, LHS, RHS);
6309     case AArch64CC::GT:
6310       if (IsZero)
6311         return DAG.getNode(AArch64ISD::FCMGTz, dl, VT, LHS);
6312       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, LHS, RHS);
6313     case AArch64CC::LS:
6314       if (IsZero)
6315         return DAG.getNode(AArch64ISD::FCMLEz, dl, VT, LHS);
6316       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, RHS, LHS);
6317     case AArch64CC::LT:
6318       if (!NoNans)
6319         return SDValue();
6320     // If we ignore NaNs then we can use to the MI implementation.
6321     // Fallthrough.
6322     case AArch64CC::MI:
6323       if (IsZero)
6324         return DAG.getNode(AArch64ISD::FCMLTz, dl, VT, LHS);
6325       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, RHS, LHS);
6326     }
6327   }
6328
6329   switch (CC) {
6330   default:
6331     return SDValue();
6332   case AArch64CC::NE: {
6333     SDValue Cmeq;
6334     if (IsZero)
6335       Cmeq = DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6336     else
6337       Cmeq = DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6338     return DAG.getNode(AArch64ISD::NOT, dl, VT, Cmeq);
6339   }
6340   case AArch64CC::EQ:
6341     if (IsZero)
6342       return DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6343     return DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6344   case AArch64CC::GE:
6345     if (IsZero)
6346       return DAG.getNode(AArch64ISD::CMGEz, dl, VT, LHS);
6347     return DAG.getNode(AArch64ISD::CMGE, dl, VT, LHS, RHS);
6348   case AArch64CC::GT:
6349     if (IsZero)
6350       return DAG.getNode(AArch64ISD::CMGTz, dl, VT, LHS);
6351     return DAG.getNode(AArch64ISD::CMGT, dl, VT, LHS, RHS);
6352   case AArch64CC::LE:
6353     if (IsZero)
6354       return DAG.getNode(AArch64ISD::CMLEz, dl, VT, LHS);
6355     return DAG.getNode(AArch64ISD::CMGE, dl, VT, RHS, LHS);
6356   case AArch64CC::LS:
6357     return DAG.getNode(AArch64ISD::CMHS, dl, VT, RHS, LHS);
6358   case AArch64CC::LO:
6359     return DAG.getNode(AArch64ISD::CMHI, dl, VT, RHS, LHS);
6360   case AArch64CC::LT:
6361     if (IsZero)
6362       return DAG.getNode(AArch64ISD::CMLTz, dl, VT, LHS);
6363     return DAG.getNode(AArch64ISD::CMGT, dl, VT, RHS, LHS);
6364   case AArch64CC::HI:
6365     return DAG.getNode(AArch64ISD::CMHI, dl, VT, LHS, RHS);
6366   case AArch64CC::HS:
6367     return DAG.getNode(AArch64ISD::CMHS, dl, VT, LHS, RHS);
6368   }
6369 }
6370
6371 SDValue AArch64TargetLowering::LowerVSETCC(SDValue Op,
6372                                            SelectionDAG &DAG) const {
6373   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6374   SDValue LHS = Op.getOperand(0);
6375   SDValue RHS = Op.getOperand(1);
6376   SDLoc dl(Op);
6377
6378   if (LHS.getValueType().getVectorElementType().isInteger()) {
6379     assert(LHS.getValueType() == RHS.getValueType());
6380     AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
6381     return EmitVectorComparison(LHS, RHS, AArch64CC, false, Op.getValueType(),
6382                                 dl, DAG);
6383   }
6384
6385   assert(LHS.getValueType().getVectorElementType() == MVT::f32 ||
6386          LHS.getValueType().getVectorElementType() == MVT::f64);
6387
6388   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
6389   // clean.  Some of them require two branches to implement.
6390   AArch64CC::CondCode CC1, CC2;
6391   bool ShouldInvert;
6392   changeVectorFPCCToAArch64CC(CC, CC1, CC2, ShouldInvert);
6393
6394   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
6395   SDValue Cmp =
6396       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, Op.getValueType(), dl, DAG);
6397   if (!Cmp.getNode())
6398     return SDValue();
6399
6400   if (CC2 != AArch64CC::AL) {
6401     SDValue Cmp2 =
6402         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, Op.getValueType(), dl, DAG);
6403     if (!Cmp2.getNode())
6404       return SDValue();
6405
6406     Cmp = DAG.getNode(ISD::OR, dl, Cmp.getValueType(), Cmp, Cmp2);
6407   }
6408
6409   if (ShouldInvert)
6410     return Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
6411
6412   return Cmp;
6413 }
6414
6415 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
6416 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
6417 /// specified in the intrinsic calls.
6418 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
6419                                                const CallInst &I,
6420                                                unsigned Intrinsic) const {
6421   switch (Intrinsic) {
6422   case Intrinsic::aarch64_neon_ld2:
6423   case Intrinsic::aarch64_neon_ld3:
6424   case Intrinsic::aarch64_neon_ld4:
6425   case Intrinsic::aarch64_neon_ld1x2:
6426   case Intrinsic::aarch64_neon_ld1x3:
6427   case Intrinsic::aarch64_neon_ld1x4:
6428   case Intrinsic::aarch64_neon_ld2lane:
6429   case Intrinsic::aarch64_neon_ld3lane:
6430   case Intrinsic::aarch64_neon_ld4lane:
6431   case Intrinsic::aarch64_neon_ld2r:
6432   case Intrinsic::aarch64_neon_ld3r:
6433   case Intrinsic::aarch64_neon_ld4r: {
6434     Info.opc = ISD::INTRINSIC_W_CHAIN;
6435     // Conservatively set memVT to the entire set of vectors loaded.
6436     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
6437     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6438     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6439     Info.offset = 0;
6440     Info.align = 0;
6441     Info.vol = false; // volatile loads with NEON intrinsics not supported
6442     Info.readMem = true;
6443     Info.writeMem = false;
6444     return true;
6445   }
6446   case Intrinsic::aarch64_neon_st2:
6447   case Intrinsic::aarch64_neon_st3:
6448   case Intrinsic::aarch64_neon_st4:
6449   case Intrinsic::aarch64_neon_st1x2:
6450   case Intrinsic::aarch64_neon_st1x3:
6451   case Intrinsic::aarch64_neon_st1x4:
6452   case Intrinsic::aarch64_neon_st2lane:
6453   case Intrinsic::aarch64_neon_st3lane:
6454   case Intrinsic::aarch64_neon_st4lane: {
6455     Info.opc = ISD::INTRINSIC_VOID;
6456     // Conservatively set memVT to the entire set of vectors stored.
6457     unsigned NumElts = 0;
6458     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
6459       Type *ArgTy = I.getArgOperand(ArgI)->getType();
6460       if (!ArgTy->isVectorTy())
6461         break;
6462       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
6463     }
6464     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6465     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6466     Info.offset = 0;
6467     Info.align = 0;
6468     Info.vol = false; // volatile stores with NEON intrinsics not supported
6469     Info.readMem = false;
6470     Info.writeMem = true;
6471     return true;
6472   }
6473   case Intrinsic::aarch64_ldaxr:
6474   case Intrinsic::aarch64_ldxr: {
6475     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
6476     Info.opc = ISD::INTRINSIC_W_CHAIN;
6477     Info.memVT = MVT::getVT(PtrTy->getElementType());
6478     Info.ptrVal = I.getArgOperand(0);
6479     Info.offset = 0;
6480     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6481     Info.vol = true;
6482     Info.readMem = true;
6483     Info.writeMem = false;
6484     return true;
6485   }
6486   case Intrinsic::aarch64_stlxr:
6487   case Intrinsic::aarch64_stxr: {
6488     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
6489     Info.opc = ISD::INTRINSIC_W_CHAIN;
6490     Info.memVT = MVT::getVT(PtrTy->getElementType());
6491     Info.ptrVal = I.getArgOperand(1);
6492     Info.offset = 0;
6493     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6494     Info.vol = true;
6495     Info.readMem = false;
6496     Info.writeMem = true;
6497     return true;
6498   }
6499   case Intrinsic::aarch64_ldaxp:
6500   case Intrinsic::aarch64_ldxp: {
6501     Info.opc = ISD::INTRINSIC_W_CHAIN;
6502     Info.memVT = MVT::i128;
6503     Info.ptrVal = I.getArgOperand(0);
6504     Info.offset = 0;
6505     Info.align = 16;
6506     Info.vol = true;
6507     Info.readMem = true;
6508     Info.writeMem = false;
6509     return true;
6510   }
6511   case Intrinsic::aarch64_stlxp:
6512   case Intrinsic::aarch64_stxp: {
6513     Info.opc = ISD::INTRINSIC_W_CHAIN;
6514     Info.memVT = MVT::i128;
6515     Info.ptrVal = I.getArgOperand(2);
6516     Info.offset = 0;
6517     Info.align = 16;
6518     Info.vol = true;
6519     Info.readMem = false;
6520     Info.writeMem = true;
6521     return true;
6522   }
6523   default:
6524     break;
6525   }
6526
6527   return false;
6528 }
6529
6530 // Truncations from 64-bit GPR to 32-bit GPR is free.
6531 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
6532   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6533     return false;
6534   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6535   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6536   return NumBits1 > NumBits2;
6537 }
6538 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
6539   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6540     return false;
6541   unsigned NumBits1 = VT1.getSizeInBits();
6542   unsigned NumBits2 = VT2.getSizeInBits();
6543   return NumBits1 > NumBits2;
6544 }
6545
6546 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
6547 // 64-bit GPR.
6548 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
6549   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6550     return false;
6551   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6552   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6553   return NumBits1 == 32 && NumBits2 == 64;
6554 }
6555 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
6556   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6557     return false;
6558   unsigned NumBits1 = VT1.getSizeInBits();
6559   unsigned NumBits2 = VT2.getSizeInBits();
6560   return NumBits1 == 32 && NumBits2 == 64;
6561 }
6562
6563 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
6564   EVT VT1 = Val.getValueType();
6565   if (isZExtFree(VT1, VT2)) {
6566     return true;
6567   }
6568
6569   if (Val.getOpcode() != ISD::LOAD)
6570     return false;
6571
6572   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
6573   return (VT1.isSimple() && !VT1.isVector() && VT1.isInteger() &&
6574           VT2.isSimple() && !VT2.isVector() && VT2.isInteger() &&
6575           VT1.getSizeInBits() <= 32);
6576 }
6577
6578 bool AArch64TargetLowering::hasPairedLoad(Type *LoadedType,
6579                                           unsigned &RequiredAligment) const {
6580   if (!LoadedType->isIntegerTy() && !LoadedType->isFloatTy())
6581     return false;
6582   // Cyclone supports unaligned accesses.
6583   RequiredAligment = 0;
6584   unsigned NumBits = LoadedType->getPrimitiveSizeInBits();
6585   return NumBits == 32 || NumBits == 64;
6586 }
6587
6588 bool AArch64TargetLowering::hasPairedLoad(EVT LoadedType,
6589                                           unsigned &RequiredAligment) const {
6590   if (!LoadedType.isSimple() ||
6591       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
6592     return false;
6593   // Cyclone supports unaligned accesses.
6594   RequiredAligment = 0;
6595   unsigned NumBits = LoadedType.getSizeInBits();
6596   return NumBits == 32 || NumBits == 64;
6597 }
6598
6599 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
6600                        unsigned AlignCheck) {
6601   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
6602           (DstAlign == 0 || DstAlign % AlignCheck == 0));
6603 }
6604
6605 EVT AArch64TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
6606                                                unsigned SrcAlign, bool IsMemset,
6607                                                bool ZeroMemset,
6608                                                bool MemcpyStrSrc,
6609                                                MachineFunction &MF) const {
6610   // Don't use AdvSIMD to implement 16-byte memset. It would have taken one
6611   // instruction to materialize the v2i64 zero and one store (with restrictive
6612   // addressing mode). Just do two i64 store of zero-registers.
6613   bool Fast;
6614   const Function *F = MF.getFunction();
6615   if (Subtarget->hasFPARMv8() && !IsMemset && Size >= 16 &&
6616       !F->getAttributes().hasAttribute(AttributeSet::FunctionIndex,
6617                                        Attribute::NoImplicitFloat) &&
6618       (memOpAlign(SrcAlign, DstAlign, 16) ||
6619        (allowsMisalignedMemoryAccesses(MVT::f128, 0, 1, &Fast) && Fast)))
6620     return MVT::f128;
6621
6622   return Size >= 8 ? MVT::i64 : MVT::i32;
6623 }
6624
6625 // 12-bit optionally shifted immediates are legal for adds.
6626 bool AArch64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
6627   if ((Immed >> 12) == 0 || ((Immed & 0xfff) == 0 && Immed >> 24 == 0))
6628     return true;
6629   return false;
6630 }
6631
6632 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
6633 // immediates is the same as for an add or a sub.
6634 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
6635   if (Immed < 0)
6636     Immed *= -1;
6637   return isLegalAddImmediate(Immed);
6638 }
6639
6640 /// isLegalAddressingMode - Return true if the addressing mode represented
6641 /// by AM is legal for this target, for a load/store of the specified type.
6642 bool AArch64TargetLowering::isLegalAddressingMode(const AddrMode &AM,
6643                                                   Type *Ty) const {
6644   // AArch64 has five basic addressing modes:
6645   //  reg
6646   //  reg + 9-bit signed offset
6647   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
6648   //  reg1 + reg2
6649   //  reg + SIZE_IN_BYTES * reg
6650
6651   // No global is ever allowed as a base.
6652   if (AM.BaseGV)
6653     return false;
6654
6655   // No reg+reg+imm addressing.
6656   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
6657     return false;
6658
6659   // check reg + imm case:
6660   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
6661   uint64_t NumBytes = 0;
6662   if (Ty->isSized()) {
6663     uint64_t NumBits = getDataLayout()->getTypeSizeInBits(Ty);
6664     NumBytes = NumBits / 8;
6665     if (!isPowerOf2_64(NumBits))
6666       NumBytes = 0;
6667   }
6668
6669   if (!AM.Scale) {
6670     int64_t Offset = AM.BaseOffs;
6671
6672     // 9-bit signed offset
6673     if (Offset >= -(1LL << 9) && Offset <= (1LL << 9) - 1)
6674       return true;
6675
6676     // 12-bit unsigned offset
6677     unsigned shift = Log2_64(NumBytes);
6678     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
6679         // Must be a multiple of NumBytes (NumBytes is a power of 2)
6680         (Offset >> shift) << shift == Offset)
6681       return true;
6682     return false;
6683   }
6684
6685   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
6686
6687   if (!AM.Scale || AM.Scale == 1 ||
6688       (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes))
6689     return true;
6690   return false;
6691 }
6692
6693 int AArch64TargetLowering::getScalingFactorCost(const AddrMode &AM,
6694                                                 Type *Ty) const {
6695   // Scaling factors are not free at all.
6696   // Operands                     | Rt Latency
6697   // -------------------------------------------
6698   // Rt, [Xn, Xm]                 | 4
6699   // -------------------------------------------
6700   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
6701   // Rt, [Xn, Wm, <extend> #imm]  |
6702   if (isLegalAddressingMode(AM, Ty))
6703     // Scale represents reg2 * scale, thus account for 1 if
6704     // it is not equal to 0 or 1.
6705     return AM.Scale != 0 && AM.Scale != 1;
6706   return -1;
6707 }
6708
6709 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
6710   VT = VT.getScalarType();
6711
6712   if (!VT.isSimple())
6713     return false;
6714
6715   switch (VT.getSimpleVT().SimpleTy) {
6716   case MVT::f32:
6717   case MVT::f64:
6718     return true;
6719   default:
6720     break;
6721   }
6722
6723   return false;
6724 }
6725
6726 const MCPhysReg *
6727 AArch64TargetLowering::getScratchRegisters(CallingConv::ID) const {
6728   // LR is a callee-save register, but we must treat it as clobbered by any call
6729   // site. Hence we include LR in the scratch registers, which are in turn added
6730   // as implicit-defs for stackmaps and patchpoints.
6731   static const MCPhysReg ScratchRegs[] = {
6732     AArch64::X16, AArch64::X17, AArch64::LR, 0
6733   };
6734   return ScratchRegs;
6735 }
6736
6737 bool
6738 AArch64TargetLowering::isDesirableToCommuteWithShift(const SDNode *N) const {
6739   EVT VT = N->getValueType(0);
6740     // If N is unsigned bit extraction: ((x >> C) & mask), then do not combine
6741     // it with shift to let it be lowered to UBFX.
6742   if (N->getOpcode() == ISD::AND && (VT == MVT::i32 || VT == MVT::i64) &&
6743       isa<ConstantSDNode>(N->getOperand(1))) {
6744     uint64_t TruncMask = N->getConstantOperandVal(1);
6745     if (isMask_64(TruncMask) &&
6746       N->getOperand(0).getOpcode() == ISD::SRL &&
6747       isa<ConstantSDNode>(N->getOperand(0)->getOperand(1)))
6748       return false;
6749   }
6750   return true;
6751 }
6752
6753 bool AArch64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
6754                                                               Type *Ty) const {
6755   assert(Ty->isIntegerTy());
6756
6757   unsigned BitSize = Ty->getPrimitiveSizeInBits();
6758   if (BitSize == 0)
6759     return false;
6760
6761   int64_t Val = Imm.getSExtValue();
6762   if (Val == 0 || AArch64_AM::isLogicalImmediate(Val, BitSize))
6763     return true;
6764
6765   if ((int64_t)Val < 0)
6766     Val = ~Val;
6767   if (BitSize == 32)
6768     Val &= (1LL << 32) - 1;
6769
6770   unsigned LZ = countLeadingZeros((uint64_t)Val);
6771   unsigned Shift = (63 - LZ) / 16;
6772   // MOVZ is free so return true for one or fewer MOVK.
6773   return (Shift < 3) ? true : false;
6774 }
6775
6776 // Generate SUBS and CSEL for integer abs.
6777 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
6778   EVT VT = N->getValueType(0);
6779
6780   SDValue N0 = N->getOperand(0);
6781   SDValue N1 = N->getOperand(1);
6782   SDLoc DL(N);
6783
6784   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
6785   // and change it to SUB and CSEL.
6786   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
6787       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
6788       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
6789     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
6790       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
6791         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
6792                                   N0.getOperand(0));
6793         // Generate SUBS & CSEL.
6794         SDValue Cmp =
6795             DAG.getNode(AArch64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
6796                         N0.getOperand(0), DAG.getConstant(0, VT));
6797         return DAG.getNode(AArch64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
6798                            DAG.getConstant(AArch64CC::PL, MVT::i32),
6799                            SDValue(Cmp.getNode(), 1));
6800       }
6801   return SDValue();
6802 }
6803
6804 // performXorCombine - Attempts to handle integer ABS.
6805 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
6806                                  TargetLowering::DAGCombinerInfo &DCI,
6807                                  const AArch64Subtarget *Subtarget) {
6808   if (DCI.isBeforeLegalizeOps())
6809     return SDValue();
6810
6811   return performIntegerAbsCombine(N, DAG);
6812 }
6813
6814 SDValue
6815 AArch64TargetLowering::BuildSDIVPow2(SDNode *N, const APInt &Divisor,
6816                                      SelectionDAG &DAG,
6817                                      std::vector<SDNode *> *Created) const {
6818   // fold (sdiv X, pow2)
6819   EVT VT = N->getValueType(0);
6820   if ((VT != MVT::i32 && VT != MVT::i64) ||
6821       !(Divisor.isPowerOf2() || (-Divisor).isPowerOf2()))
6822     return SDValue();
6823
6824   SDLoc DL(N);
6825   SDValue N0 = N->getOperand(0);
6826   unsigned Lg2 = Divisor.countTrailingZeros();
6827   SDValue Zero = DAG.getConstant(0, VT);
6828   SDValue Pow2MinusOne = DAG.getConstant((1ULL << Lg2) - 1, VT);
6829
6830   // Add (N0 < 0) ? Pow2 - 1 : 0;
6831   SDValue CCVal;
6832   SDValue Cmp = getAArch64Cmp(N0, Zero, ISD::SETLT, CCVal, DAG, DL);
6833   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, N0, Pow2MinusOne);
6834   SDValue CSel = DAG.getNode(AArch64ISD::CSEL, DL, VT, Add, N0, CCVal, Cmp);
6835
6836   if (Created) {
6837     Created->push_back(Cmp.getNode());
6838     Created->push_back(Add.getNode());
6839     Created->push_back(CSel.getNode());
6840   }
6841
6842   // Divide by pow2.
6843   SDValue SRA =
6844       DAG.getNode(ISD::SRA, DL, VT, CSel, DAG.getConstant(Lg2, MVT::i64));
6845
6846   // If we're dividing by a positive value, we're done.  Otherwise, we must
6847   // negate the result.
6848   if (Divisor.isNonNegative())
6849     return SRA;
6850
6851   if (Created)
6852     Created->push_back(SRA.getNode());
6853   return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT), SRA);
6854 }
6855
6856 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
6857                                  TargetLowering::DAGCombinerInfo &DCI,
6858                                  const AArch64Subtarget *Subtarget) {
6859   if (DCI.isBeforeLegalizeOps())
6860     return SDValue();
6861
6862   // Multiplication of a power of two plus/minus one can be done more
6863   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
6864   // future CPUs have a cheaper MADD instruction, this may need to be
6865   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
6866   // 64-bit is 5 cycles, so this is always a win.
6867   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
6868     APInt Value = C->getAPIntValue();
6869     EVT VT = N->getValueType(0);
6870     if (Value.isNonNegative()) {
6871       // (mul x, 2^N + 1) => (add (shl x, N), x)
6872       APInt VM1 = Value - 1;
6873       if (VM1.isPowerOf2()) {
6874         SDValue ShiftedVal =
6875             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6876                         DAG.getConstant(VM1.logBase2(), MVT::i64));
6877         return DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal,
6878                            N->getOperand(0));
6879       }
6880       // (mul x, 2^N - 1) => (sub (shl x, N), x)
6881       APInt VP1 = Value + 1;
6882       if (VP1.isPowerOf2()) {
6883         SDValue ShiftedVal =
6884             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6885                         DAG.getConstant(VP1.logBase2(), MVT::i64));
6886         return DAG.getNode(ISD::SUB, SDLoc(N), VT, ShiftedVal,
6887                            N->getOperand(0));
6888       }
6889     } else {
6890       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
6891       APInt VNM1 = -Value - 1;
6892       if (VNM1.isPowerOf2()) {
6893         SDValue ShiftedVal =
6894             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6895                         DAG.getConstant(VNM1.logBase2(), MVT::i64));
6896         SDValue Add =
6897             DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal, N->getOperand(0));
6898         return DAG.getNode(ISD::SUB, SDLoc(N), VT, DAG.getConstant(0, VT), Add);
6899       }
6900       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
6901       APInt VNP1 = -Value + 1;
6902       if (VNP1.isPowerOf2()) {
6903         SDValue ShiftedVal =
6904             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6905                         DAG.getConstant(VNP1.logBase2(), MVT::i64));
6906         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N->getOperand(0),
6907                            ShiftedVal);
6908       }
6909     }
6910   }
6911   return SDValue();
6912 }
6913
6914 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
6915                                                          SelectionDAG &DAG) {
6916   // Take advantage of vector comparisons producing 0 or -1 in each lane to
6917   // optimize away operation when it's from a constant.
6918   //
6919   // The general transformation is:
6920   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
6921   //       AND(VECTOR_CMP(x,y), constant2)
6922   //    constant2 = UNARYOP(constant)
6923
6924   // Early exit if this isn't a vector operation, the operand of the
6925   // unary operation isn't a bitwise AND, or if the sizes of the operations
6926   // aren't the same.
6927   EVT VT = N->getValueType(0);
6928   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
6929       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
6930       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
6931     return SDValue();
6932
6933   // Now check that the other operand of the AND is a constant. We could
6934   // make the transformation for non-constant splats as well, but it's unclear
6935   // that would be a benefit as it would not eliminate any operations, just
6936   // perform one more step in scalar code before moving to the vector unit.
6937   if (BuildVectorSDNode *BV =
6938           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
6939     // Bail out if the vector isn't a constant.
6940     if (!BV->isConstant())
6941       return SDValue();
6942
6943     // Everything checks out. Build up the new and improved node.
6944     SDLoc DL(N);
6945     EVT IntVT = BV->getValueType(0);
6946     // Create a new constant of the appropriate type for the transformed
6947     // DAG.
6948     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
6949     // The AND node needs bitcasts to/from an integer vector type around it.
6950     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
6951     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
6952                                  N->getOperand(0)->getOperand(0), MaskConst);
6953     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
6954     return Res;
6955   }
6956
6957   return SDValue();
6958 }
6959
6960 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG,
6961                                      const AArch64Subtarget *Subtarget) {
6962   // First try to optimize away the conversion when it's conditionally from
6963   // a constant. Vectors only.
6964   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
6965   if (Res != SDValue())
6966     return Res;
6967
6968   EVT VT = N->getValueType(0);
6969   if (VT != MVT::f32 && VT != MVT::f64)
6970     return SDValue();
6971
6972   // Only optimize when the source and destination types have the same width.
6973   if (VT.getSizeInBits() != N->getOperand(0).getValueType().getSizeInBits())
6974     return SDValue();
6975
6976   // If the result of an integer load is only used by an integer-to-float
6977   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
6978   // This eliminates an "integer-to-vector-move UOP and improve throughput.
6979   SDValue N0 = N->getOperand(0);
6980   if (Subtarget->hasNEON() && ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6981       // Do not change the width of a volatile load.
6982       !cast<LoadSDNode>(N0)->isVolatile()) {
6983     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6984     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
6985                                LN0->getPointerInfo(), LN0->isVolatile(),
6986                                LN0->isNonTemporal(), LN0->isInvariant(),
6987                                LN0->getAlignment());
6988
6989     // Make sure successors of the original load stay after it by updating them
6990     // to use the new Chain.
6991     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
6992
6993     unsigned Opcode =
6994         (N->getOpcode() == ISD::SINT_TO_FP) ? AArch64ISD::SITOF : AArch64ISD::UITOF;
6995     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
6996   }
6997
6998   return SDValue();
6999 }
7000
7001 /// An EXTR instruction is made up of two shifts, ORed together. This helper
7002 /// searches for and classifies those shifts.
7003 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
7004                          bool &FromHi) {
7005   if (N.getOpcode() == ISD::SHL)
7006     FromHi = false;
7007   else if (N.getOpcode() == ISD::SRL)
7008     FromHi = true;
7009   else
7010     return false;
7011
7012   if (!isa<ConstantSDNode>(N.getOperand(1)))
7013     return false;
7014
7015   ShiftAmount = N->getConstantOperandVal(1);
7016   Src = N->getOperand(0);
7017   return true;
7018 }
7019
7020 /// EXTR instruction extracts a contiguous chunk of bits from two existing
7021 /// registers viewed as a high/low pair. This function looks for the pattern:
7022 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
7023 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
7024 /// independent.
7025 static SDValue tryCombineToEXTR(SDNode *N,
7026                                 TargetLowering::DAGCombinerInfo &DCI) {
7027   SelectionDAG &DAG = DCI.DAG;
7028   SDLoc DL(N);
7029   EVT VT = N->getValueType(0);
7030
7031   assert(N->getOpcode() == ISD::OR && "Unexpected root");
7032
7033   if (VT != MVT::i32 && VT != MVT::i64)
7034     return SDValue();
7035
7036   SDValue LHS;
7037   uint32_t ShiftLHS = 0;
7038   bool LHSFromHi = 0;
7039   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
7040     return SDValue();
7041
7042   SDValue RHS;
7043   uint32_t ShiftRHS = 0;
7044   bool RHSFromHi = 0;
7045   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
7046     return SDValue();
7047
7048   // If they're both trying to come from the high part of the register, they're
7049   // not really an EXTR.
7050   if (LHSFromHi == RHSFromHi)
7051     return SDValue();
7052
7053   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
7054     return SDValue();
7055
7056   if (LHSFromHi) {
7057     std::swap(LHS, RHS);
7058     std::swap(ShiftLHS, ShiftRHS);
7059   }
7060
7061   return DAG.getNode(AArch64ISD::EXTR, DL, VT, LHS, RHS,
7062                      DAG.getConstant(ShiftRHS, MVT::i64));
7063 }
7064
7065 static SDValue tryCombineToBSL(SDNode *N,
7066                                 TargetLowering::DAGCombinerInfo &DCI) {
7067   EVT VT = N->getValueType(0);
7068   SelectionDAG &DAG = DCI.DAG;
7069   SDLoc DL(N);
7070
7071   if (!VT.isVector())
7072     return SDValue();
7073
7074   SDValue N0 = N->getOperand(0);
7075   if (N0.getOpcode() != ISD::AND)
7076     return SDValue();
7077
7078   SDValue N1 = N->getOperand(1);
7079   if (N1.getOpcode() != ISD::AND)
7080     return SDValue();
7081
7082   // We only have to look for constant vectors here since the general, variable
7083   // case can be handled in TableGen.
7084   unsigned Bits = VT.getVectorElementType().getSizeInBits();
7085   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
7086   for (int i = 1; i >= 0; --i)
7087     for (int j = 1; j >= 0; --j) {
7088       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
7089       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
7090       if (!BVN0 || !BVN1)
7091         continue;
7092
7093       bool FoundMatch = true;
7094       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
7095         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
7096         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
7097         if (!CN0 || !CN1 ||
7098             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
7099           FoundMatch = false;
7100           break;
7101         }
7102       }
7103
7104       if (FoundMatch)
7105         return DAG.getNode(AArch64ISD::BSL, DL, VT, SDValue(BVN0, 0),
7106                            N0->getOperand(1 - i), N1->getOperand(1 - j));
7107     }
7108
7109   return SDValue();
7110 }
7111
7112 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
7113                                 const AArch64Subtarget *Subtarget) {
7114   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
7115   if (!EnableAArch64ExtrGeneration)
7116     return SDValue();
7117   SelectionDAG &DAG = DCI.DAG;
7118   EVT VT = N->getValueType(0);
7119
7120   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
7121     return SDValue();
7122
7123   SDValue Res = tryCombineToEXTR(N, DCI);
7124   if (Res.getNode())
7125     return Res;
7126
7127   Res = tryCombineToBSL(N, DCI);
7128   if (Res.getNode())
7129     return Res;
7130
7131   return SDValue();
7132 }
7133
7134 static SDValue performBitcastCombine(SDNode *N,
7135                                      TargetLowering::DAGCombinerInfo &DCI,
7136                                      SelectionDAG &DAG) {
7137   // Wait 'til after everything is legalized to try this. That way we have
7138   // legal vector types and such.
7139   if (DCI.isBeforeLegalizeOps())
7140     return SDValue();
7141
7142   // Remove extraneous bitcasts around an extract_subvector.
7143   // For example,
7144   //    (v4i16 (bitconvert
7145   //             (extract_subvector (v2i64 (bitconvert (v8i16 ...)), (i64 1)))))
7146   //  becomes
7147   //    (extract_subvector ((v8i16 ...), (i64 4)))
7148
7149   // Only interested in 64-bit vectors as the ultimate result.
7150   EVT VT = N->getValueType(0);
7151   if (!VT.isVector())
7152     return SDValue();
7153   if (VT.getSimpleVT().getSizeInBits() != 64)
7154     return SDValue();
7155   // Is the operand an extract_subvector starting at the beginning or halfway
7156   // point of the vector? A low half may also come through as an
7157   // EXTRACT_SUBREG, so look for that, too.
7158   SDValue Op0 = N->getOperand(0);
7159   if (Op0->getOpcode() != ISD::EXTRACT_SUBVECTOR &&
7160       !(Op0->isMachineOpcode() &&
7161         Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG))
7162     return SDValue();
7163   uint64_t idx = cast<ConstantSDNode>(Op0->getOperand(1))->getZExtValue();
7164   if (Op0->getOpcode() == ISD::EXTRACT_SUBVECTOR) {
7165     if (Op0->getValueType(0).getVectorNumElements() != idx && idx != 0)
7166       return SDValue();
7167   } else if (Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG) {
7168     if (idx != AArch64::dsub)
7169       return SDValue();
7170     // The dsub reference is equivalent to a lane zero subvector reference.
7171     idx = 0;
7172   }
7173   // Look through the bitcast of the input to the extract.
7174   if (Op0->getOperand(0)->getOpcode() != ISD::BITCAST)
7175     return SDValue();
7176   SDValue Source = Op0->getOperand(0)->getOperand(0);
7177   // If the source type has twice the number of elements as our destination
7178   // type, we know this is an extract of the high or low half of the vector.
7179   EVT SVT = Source->getValueType(0);
7180   if (SVT.getVectorNumElements() != VT.getVectorNumElements() * 2)
7181     return SDValue();
7182
7183   DEBUG(dbgs() << "aarch64-lower: bitcast extract_subvector simplification\n");
7184
7185   // Create the simplified form to just extract the low or high half of the
7186   // vector directly rather than bothering with the bitcasts.
7187   SDLoc dl(N);
7188   unsigned NumElements = VT.getVectorNumElements();
7189   if (idx) {
7190     SDValue HalfIdx = DAG.getConstant(NumElements, MVT::i64);
7191     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, Source, HalfIdx);
7192   } else {
7193     SDValue SubReg = DAG.getTargetConstant(AArch64::dsub, MVT::i32);
7194     return SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl, VT,
7195                                       Source, SubReg),
7196                    0);
7197   }
7198 }
7199
7200 static SDValue performConcatVectorsCombine(SDNode *N,
7201                                            TargetLowering::DAGCombinerInfo &DCI,
7202                                            SelectionDAG &DAG) {
7203   // Wait 'til after everything is legalized to try this. That way we have
7204   // legal vector types and such.
7205   if (DCI.isBeforeLegalizeOps())
7206     return SDValue();
7207
7208   SDLoc dl(N);
7209   EVT VT = N->getValueType(0);
7210
7211   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
7212   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
7213   // canonicalise to that.
7214   if (N->getOperand(0) == N->getOperand(1) && VT.getVectorNumElements() == 2) {
7215     assert(VT.getVectorElementType().getSizeInBits() == 64);
7216     return DAG.getNode(AArch64ISD::DUPLANE64, dl, VT,
7217                        WidenVector(N->getOperand(0), DAG),
7218                        DAG.getConstant(0, MVT::i64));
7219   }
7220
7221   // Canonicalise concat_vectors so that the right-hand vector has as few
7222   // bit-casts as possible before its real operation. The primary matching
7223   // destination for these operations will be the narrowing "2" instructions,
7224   // which depend on the operation being performed on this right-hand vector.
7225   // For example,
7226   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
7227   // becomes
7228   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
7229
7230   SDValue Op1 = N->getOperand(1);
7231   if (Op1->getOpcode() != ISD::BITCAST)
7232     return SDValue();
7233   SDValue RHS = Op1->getOperand(0);
7234   MVT RHSTy = RHS.getValueType().getSimpleVT();
7235   // If the RHS is not a vector, this is not the pattern we're looking for.
7236   if (!RHSTy.isVector())
7237     return SDValue();
7238
7239   DEBUG(dbgs() << "aarch64-lower: concat_vectors bitcast simplification\n");
7240
7241   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
7242                                   RHSTy.getVectorNumElements() * 2);
7243   return DAG.getNode(
7244       ISD::BITCAST, dl, VT,
7245       DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
7246                   DAG.getNode(ISD::BITCAST, dl, RHSTy, N->getOperand(0)), RHS));
7247 }
7248
7249 static SDValue tryCombineFixedPointConvert(SDNode *N,
7250                                            TargetLowering::DAGCombinerInfo &DCI,
7251                                            SelectionDAG &DAG) {
7252   // Wait 'til after everything is legalized to try this. That way we have
7253   // legal vector types and such.
7254   if (DCI.isBeforeLegalizeOps())
7255     return SDValue();
7256   // Transform a scalar conversion of a value from a lane extract into a
7257   // lane extract of a vector conversion. E.g., from foo1 to foo2:
7258   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
7259   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
7260   //
7261   // The second form interacts better with instruction selection and the
7262   // register allocator to avoid cross-class register copies that aren't
7263   // coalescable due to a lane reference.
7264
7265   // Check the operand and see if it originates from a lane extract.
7266   SDValue Op1 = N->getOperand(1);
7267   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
7268     // Yep, no additional predication needed. Perform the transform.
7269     SDValue IID = N->getOperand(0);
7270     SDValue Shift = N->getOperand(2);
7271     SDValue Vec = Op1.getOperand(0);
7272     SDValue Lane = Op1.getOperand(1);
7273     EVT ResTy = N->getValueType(0);
7274     EVT VecResTy;
7275     SDLoc DL(N);
7276
7277     // The vector width should be 128 bits by the time we get here, even
7278     // if it started as 64 bits (the extract_vector handling will have
7279     // done so).
7280     assert(Vec.getValueType().getSizeInBits() == 128 &&
7281            "unexpected vector size on extract_vector_elt!");
7282     if (Vec.getValueType() == MVT::v4i32)
7283       VecResTy = MVT::v4f32;
7284     else if (Vec.getValueType() == MVT::v2i64)
7285       VecResTy = MVT::v2f64;
7286     else
7287       llvm_unreachable("unexpected vector type!");
7288
7289     SDValue Convert =
7290         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
7291     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
7292   }
7293   return SDValue();
7294 }
7295
7296 // AArch64 high-vector "long" operations are formed by performing the non-high
7297 // version on an extract_subvector of each operand which gets the high half:
7298 //
7299 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
7300 //
7301 // However, there are cases which don't have an extract_high explicitly, but
7302 // have another operation that can be made compatible with one for free. For
7303 // example:
7304 //
7305 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
7306 //
7307 // This routine does the actual conversion of such DUPs, once outer routines
7308 // have determined that everything else is in order.
7309 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
7310   // We can handle most types of duplicate, but the lane ones have an extra
7311   // operand saying *which* lane, so we need to know.
7312   bool IsDUPLANE;
7313   switch (N.getOpcode()) {
7314   case AArch64ISD::DUP:
7315     IsDUPLANE = false;
7316     break;
7317   case AArch64ISD::DUPLANE8:
7318   case AArch64ISD::DUPLANE16:
7319   case AArch64ISD::DUPLANE32:
7320   case AArch64ISD::DUPLANE64:
7321     IsDUPLANE = true;
7322     break;
7323   default:
7324     return SDValue();
7325   }
7326
7327   MVT NarrowTy = N.getSimpleValueType();
7328   if (!NarrowTy.is64BitVector())
7329     return SDValue();
7330
7331   MVT ElementTy = NarrowTy.getVectorElementType();
7332   unsigned NumElems = NarrowTy.getVectorNumElements();
7333   MVT NewDUPVT = MVT::getVectorVT(ElementTy, NumElems * 2);
7334
7335   SDValue NewDUP;
7336   if (IsDUPLANE)
7337     NewDUP = DAG.getNode(N.getOpcode(), SDLoc(N), NewDUPVT, N.getOperand(0),
7338                          N.getOperand(1));
7339   else
7340     NewDUP = DAG.getNode(AArch64ISD::DUP, SDLoc(N), NewDUPVT, N.getOperand(0));
7341
7342   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, SDLoc(N.getNode()), NarrowTy,
7343                      NewDUP, DAG.getConstant(NumElems, MVT::i64));
7344 }
7345
7346 static bool isEssentiallyExtractSubvector(SDValue N) {
7347   if (N.getOpcode() == ISD::EXTRACT_SUBVECTOR)
7348     return true;
7349
7350   return N.getOpcode() == ISD::BITCAST &&
7351          N.getOperand(0).getOpcode() == ISD::EXTRACT_SUBVECTOR;
7352 }
7353
7354 /// \brief Helper structure to keep track of ISD::SET_CC operands.
7355 struct GenericSetCCInfo {
7356   const SDValue *Opnd0;
7357   const SDValue *Opnd1;
7358   ISD::CondCode CC;
7359 };
7360
7361 /// \brief Helper structure to keep track of a SET_CC lowered into AArch64 code.
7362 struct AArch64SetCCInfo {
7363   const SDValue *Cmp;
7364   AArch64CC::CondCode CC;
7365 };
7366
7367 /// \brief Helper structure to keep track of SetCC information.
7368 union SetCCInfo {
7369   GenericSetCCInfo Generic;
7370   AArch64SetCCInfo AArch64;
7371 };
7372
7373 /// \brief Helper structure to be able to read SetCC information.  If set to
7374 /// true, IsAArch64 field, Info is a AArch64SetCCInfo, otherwise Info is a
7375 /// GenericSetCCInfo.
7376 struct SetCCInfoAndKind {
7377   SetCCInfo Info;
7378   bool IsAArch64;
7379 };
7380
7381 /// \brief Check whether or not \p Op is a SET_CC operation, either a generic or
7382 /// an
7383 /// AArch64 lowered one.
7384 /// \p SetCCInfo is filled accordingly.
7385 /// \post SetCCInfo is meanginfull only when this function returns true.
7386 /// \return True when Op is a kind of SET_CC operation.
7387 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
7388   // If this is a setcc, this is straight forward.
7389   if (Op.getOpcode() == ISD::SETCC) {
7390     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
7391     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
7392     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7393     SetCCInfo.IsAArch64 = false;
7394     return true;
7395   }
7396   // Otherwise, check if this is a matching csel instruction.
7397   // In other words:
7398   // - csel 1, 0, cc
7399   // - csel 0, 1, !cc
7400   if (Op.getOpcode() != AArch64ISD::CSEL)
7401     return false;
7402   // Set the information about the operands.
7403   // TODO: we want the operands of the Cmp not the csel
7404   SetCCInfo.Info.AArch64.Cmp = &Op.getOperand(3);
7405   SetCCInfo.IsAArch64 = true;
7406   SetCCInfo.Info.AArch64.CC = static_cast<AArch64CC::CondCode>(
7407       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
7408
7409   // Check that the operands matches the constraints:
7410   // (1) Both operands must be constants.
7411   // (2) One must be 1 and the other must be 0.
7412   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
7413   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7414
7415   // Check (1).
7416   if (!TValue || !FValue)
7417     return false;
7418
7419   // Check (2).
7420   if (!TValue->isOne()) {
7421     // Update the comparison when we are interested in !cc.
7422     std::swap(TValue, FValue);
7423     SetCCInfo.Info.AArch64.CC =
7424         AArch64CC::getInvertedCondCode(SetCCInfo.Info.AArch64.CC);
7425   }
7426   return TValue->isOne() && FValue->isNullValue();
7427 }
7428
7429 // Returns true if Op is setcc or zext of setcc.
7430 static bool isSetCCOrZExtSetCC(const SDValue& Op, SetCCInfoAndKind &Info) {
7431   if (isSetCC(Op, Info))
7432     return true;
7433   return ((Op.getOpcode() == ISD::ZERO_EXTEND) &&
7434     isSetCC(Op->getOperand(0), Info));
7435 }
7436
7437 // The folding we want to perform is:
7438 // (add x, [zext] (setcc cc ...) )
7439 //   -->
7440 // (csel x, (add x, 1), !cc ...)
7441 //
7442 // The latter will get matched to a CSINC instruction.
7443 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
7444   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
7445   SDValue LHS = Op->getOperand(0);
7446   SDValue RHS = Op->getOperand(1);
7447   SetCCInfoAndKind InfoAndKind;
7448
7449   // If neither operand is a SET_CC, give up.
7450   if (!isSetCCOrZExtSetCC(LHS, InfoAndKind)) {
7451     std::swap(LHS, RHS);
7452     if (!isSetCCOrZExtSetCC(LHS, InfoAndKind))
7453       return SDValue();
7454   }
7455
7456   // FIXME: This could be generatized to work for FP comparisons.
7457   EVT CmpVT = InfoAndKind.IsAArch64
7458                   ? InfoAndKind.Info.AArch64.Cmp->getOperand(0).getValueType()
7459                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
7460   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
7461     return SDValue();
7462
7463   SDValue CCVal;
7464   SDValue Cmp;
7465   SDLoc dl(Op);
7466   if (InfoAndKind.IsAArch64) {
7467     CCVal = DAG.getConstant(
7468         AArch64CC::getInvertedCondCode(InfoAndKind.Info.AArch64.CC), MVT::i32);
7469     Cmp = *InfoAndKind.Info.AArch64.Cmp;
7470   } else
7471     Cmp = getAArch64Cmp(*InfoAndKind.Info.Generic.Opnd0,
7472                       *InfoAndKind.Info.Generic.Opnd1,
7473                       ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, true),
7474                       CCVal, DAG, dl);
7475
7476   EVT VT = Op->getValueType(0);
7477   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, VT));
7478   return DAG.getNode(AArch64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
7479 }
7480
7481 // The basic add/sub long vector instructions have variants with "2" on the end
7482 // which act on the high-half of their inputs. They are normally matched by
7483 // patterns like:
7484 //
7485 // (add (zeroext (extract_high LHS)),
7486 //      (zeroext (extract_high RHS)))
7487 // -> uaddl2 vD, vN, vM
7488 //
7489 // However, if one of the extracts is something like a duplicate, this
7490 // instruction can still be used profitably. This function puts the DAG into a
7491 // more appropriate form for those patterns to trigger.
7492 static SDValue performAddSubLongCombine(SDNode *N,
7493                                         TargetLowering::DAGCombinerInfo &DCI,
7494                                         SelectionDAG &DAG) {
7495   if (DCI.isBeforeLegalizeOps())
7496     return SDValue();
7497
7498   MVT VT = N->getSimpleValueType(0);
7499   if (!VT.is128BitVector()) {
7500     if (N->getOpcode() == ISD::ADD)
7501       return performSetccAddFolding(N, DAG);
7502     return SDValue();
7503   }
7504
7505   // Make sure both branches are extended in the same way.
7506   SDValue LHS = N->getOperand(0);
7507   SDValue RHS = N->getOperand(1);
7508   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
7509        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
7510       LHS.getOpcode() != RHS.getOpcode())
7511     return SDValue();
7512
7513   unsigned ExtType = LHS.getOpcode();
7514
7515   // It's not worth doing if at least one of the inputs isn't already an
7516   // extract, but we don't know which it'll be so we have to try both.
7517   if (isEssentiallyExtractSubvector(LHS.getOperand(0))) {
7518     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
7519     if (!RHS.getNode())
7520       return SDValue();
7521
7522     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
7523   } else if (isEssentiallyExtractSubvector(RHS.getOperand(0))) {
7524     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
7525     if (!LHS.getNode())
7526       return SDValue();
7527
7528     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
7529   }
7530
7531   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
7532 }
7533
7534 // Massage DAGs which we can use the high-half "long" operations on into
7535 // something isel will recognize better. E.g.
7536 //
7537 // (aarch64_neon_umull (extract_high vec) (dupv64 scalar)) -->
7538 //   (aarch64_neon_umull (extract_high (v2i64 vec)))
7539 //                     (extract_high (v2i64 (dup128 scalar)))))
7540 //
7541 static SDValue tryCombineLongOpWithDup(unsigned IID, SDNode *N,
7542                                        TargetLowering::DAGCombinerInfo &DCI,
7543                                        SelectionDAG &DAG) {
7544   if (DCI.isBeforeLegalizeOps())
7545     return SDValue();
7546
7547   SDValue LHS = N->getOperand(1);
7548   SDValue RHS = N->getOperand(2);
7549   assert(LHS.getValueType().is64BitVector() &&
7550          RHS.getValueType().is64BitVector() &&
7551          "unexpected shape for long operation");
7552
7553   // Either node could be a DUP, but it's not worth doing both of them (you'd
7554   // just as well use the non-high version) so look for a corresponding extract
7555   // operation on the other "wing".
7556   if (isEssentiallyExtractSubvector(LHS)) {
7557     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
7558     if (!RHS.getNode())
7559       return SDValue();
7560   } else if (isEssentiallyExtractSubvector(RHS)) {
7561     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
7562     if (!LHS.getNode())
7563       return SDValue();
7564   }
7565
7566   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
7567                      N->getOperand(0), LHS, RHS);
7568 }
7569
7570 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
7571   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
7572   unsigned ElemBits = ElemTy.getSizeInBits();
7573
7574   int64_t ShiftAmount;
7575   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
7576     APInt SplatValue, SplatUndef;
7577     unsigned SplatBitSize;
7578     bool HasAnyUndefs;
7579     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
7580                               HasAnyUndefs, ElemBits) ||
7581         SplatBitSize != ElemBits)
7582       return SDValue();
7583
7584     ShiftAmount = SplatValue.getSExtValue();
7585   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
7586     ShiftAmount = CVN->getSExtValue();
7587   } else
7588     return SDValue();
7589
7590   unsigned Opcode;
7591   bool IsRightShift;
7592   switch (IID) {
7593   default:
7594     llvm_unreachable("Unknown shift intrinsic");
7595   case Intrinsic::aarch64_neon_sqshl:
7596     Opcode = AArch64ISD::SQSHL_I;
7597     IsRightShift = false;
7598     break;
7599   case Intrinsic::aarch64_neon_uqshl:
7600     Opcode = AArch64ISD::UQSHL_I;
7601     IsRightShift = false;
7602     break;
7603   case Intrinsic::aarch64_neon_srshl:
7604     Opcode = AArch64ISD::SRSHR_I;
7605     IsRightShift = true;
7606     break;
7607   case Intrinsic::aarch64_neon_urshl:
7608     Opcode = AArch64ISD::URSHR_I;
7609     IsRightShift = true;
7610     break;
7611   case Intrinsic::aarch64_neon_sqshlu:
7612     Opcode = AArch64ISD::SQSHLU_I;
7613     IsRightShift = false;
7614     break;
7615   }
7616
7617   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits)
7618     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7619                        DAG.getConstant(-ShiftAmount, MVT::i32));
7620   else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount < ElemBits)
7621     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7622                        DAG.getConstant(ShiftAmount, MVT::i32));
7623
7624   return SDValue();
7625 }
7626
7627 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
7628 // the intrinsics must be legal and take an i32, this means there's almost
7629 // certainly going to be a zext in the DAG which we can eliminate.
7630 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
7631   SDValue AndN = N->getOperand(2);
7632   if (AndN.getOpcode() != ISD::AND)
7633     return SDValue();
7634
7635   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
7636   if (!CMask || CMask->getZExtValue() != Mask)
7637     return SDValue();
7638
7639   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
7640                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
7641 }
7642
7643 static SDValue performIntrinsicCombine(SDNode *N,
7644                                        TargetLowering::DAGCombinerInfo &DCI,
7645                                        const AArch64Subtarget *Subtarget) {
7646   SelectionDAG &DAG = DCI.DAG;
7647   unsigned IID = getIntrinsicID(N);
7648   switch (IID) {
7649   default:
7650     break;
7651   case Intrinsic::aarch64_neon_vcvtfxs2fp:
7652   case Intrinsic::aarch64_neon_vcvtfxu2fp:
7653     return tryCombineFixedPointConvert(N, DCI, DAG);
7654     break;
7655   case Intrinsic::aarch64_neon_fmax:
7656     return DAG.getNode(AArch64ISD::FMAX, SDLoc(N), N->getValueType(0),
7657                        N->getOperand(1), N->getOperand(2));
7658   case Intrinsic::aarch64_neon_fmin:
7659     return DAG.getNode(AArch64ISD::FMIN, SDLoc(N), N->getValueType(0),
7660                        N->getOperand(1), N->getOperand(2));
7661   case Intrinsic::aarch64_neon_smull:
7662   case Intrinsic::aarch64_neon_umull:
7663   case Intrinsic::aarch64_neon_pmull:
7664   case Intrinsic::aarch64_neon_sqdmull:
7665     return tryCombineLongOpWithDup(IID, N, DCI, DAG);
7666   case Intrinsic::aarch64_neon_sqshl:
7667   case Intrinsic::aarch64_neon_uqshl:
7668   case Intrinsic::aarch64_neon_sqshlu:
7669   case Intrinsic::aarch64_neon_srshl:
7670   case Intrinsic::aarch64_neon_urshl:
7671     return tryCombineShiftImm(IID, N, DAG);
7672   case Intrinsic::aarch64_crc32b:
7673   case Intrinsic::aarch64_crc32cb:
7674     return tryCombineCRC32(0xff, N, DAG);
7675   case Intrinsic::aarch64_crc32h:
7676   case Intrinsic::aarch64_crc32ch:
7677     return tryCombineCRC32(0xffff, N, DAG);
7678   }
7679   return SDValue();
7680 }
7681
7682 static SDValue performExtendCombine(SDNode *N,
7683                                     TargetLowering::DAGCombinerInfo &DCI,
7684                                     SelectionDAG &DAG) {
7685   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
7686   // we can convert that DUP into another extract_high (of a bigger DUP), which
7687   // helps the backend to decide that an sabdl2 would be useful, saving a real
7688   // extract_high operation.
7689   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
7690       N->getOperand(0).getOpcode() == ISD::INTRINSIC_WO_CHAIN) {
7691     SDNode *ABDNode = N->getOperand(0).getNode();
7692     unsigned IID = getIntrinsicID(ABDNode);
7693     if (IID == Intrinsic::aarch64_neon_sabd ||
7694         IID == Intrinsic::aarch64_neon_uabd) {
7695       SDValue NewABD = tryCombineLongOpWithDup(IID, ABDNode, DCI, DAG);
7696       if (!NewABD.getNode())
7697         return SDValue();
7698
7699       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
7700                          NewABD);
7701     }
7702   }
7703
7704   // This is effectively a custom type legalization for AArch64.
7705   //
7706   // Type legalization will split an extend of a small, legal, type to a larger
7707   // illegal type by first splitting the destination type, often creating
7708   // illegal source types, which then get legalized in isel-confusing ways,
7709   // leading to really terrible codegen. E.g.,
7710   //   %result = v8i32 sext v8i8 %value
7711   // becomes
7712   //   %losrc = extract_subreg %value, ...
7713   //   %hisrc = extract_subreg %value, ...
7714   //   %lo = v4i32 sext v4i8 %losrc
7715   //   %hi = v4i32 sext v4i8 %hisrc
7716   // Things go rapidly downhill from there.
7717   //
7718   // For AArch64, the [sz]ext vector instructions can only go up one element
7719   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
7720   // take two instructions.
7721   //
7722   // This implies that the most efficient way to do the extend from v8i8
7723   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
7724   // the normal splitting to happen for the v8i16->v8i32.
7725
7726   // This is pre-legalization to catch some cases where the default
7727   // type legalization will create ill-tempered code.
7728   if (!DCI.isBeforeLegalizeOps())
7729     return SDValue();
7730
7731   // We're only interested in cleaning things up for non-legal vector types
7732   // here. If both the source and destination are legal, things will just
7733   // work naturally without any fiddling.
7734   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7735   EVT ResVT = N->getValueType(0);
7736   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
7737     return SDValue();
7738   // If the vector type isn't a simple VT, it's beyond the scope of what
7739   // we're  worried about here. Let legalization do its thing and hope for
7740   // the best.
7741   SDValue Src = N->getOperand(0);
7742   EVT SrcVT = Src->getValueType(0);
7743   if (!ResVT.isSimple() || !SrcVT.isSimple())
7744     return SDValue();
7745
7746   // If the source VT is a 64-bit vector, we can play games and get the
7747   // better results we want.
7748   if (SrcVT.getSizeInBits() != 64)
7749     return SDValue();
7750
7751   unsigned SrcEltSize = SrcVT.getVectorElementType().getSizeInBits();
7752   unsigned ElementCount = SrcVT.getVectorNumElements();
7753   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), ElementCount);
7754   SDLoc DL(N);
7755   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
7756
7757   // Now split the rest of the operation into two halves, each with a 64
7758   // bit source.
7759   EVT LoVT, HiVT;
7760   SDValue Lo, Hi;
7761   unsigned NumElements = ResVT.getVectorNumElements();
7762   assert(!(NumElements & 1) && "Splitting vector, but not in half!");
7763   LoVT = HiVT = EVT::getVectorVT(*DAG.getContext(),
7764                                  ResVT.getVectorElementType(), NumElements / 2);
7765
7766   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
7767                                LoVT.getVectorNumElements());
7768   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7769                    DAG.getConstant(0, MVT::i64));
7770   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7771                    DAG.getConstant(InNVT.getVectorNumElements(), MVT::i64));
7772   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
7773   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
7774
7775   // Now combine the parts back together so we still have a single result
7776   // like the combiner expects.
7777   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
7778 }
7779
7780 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
7781 /// value. The load store optimizer pass will merge them to store pair stores.
7782 /// This has better performance than a splat of the scalar followed by a split
7783 /// vector store. Even if the stores are not merged it is four stores vs a dup,
7784 /// followed by an ext.b and two stores.
7785 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode *St) {
7786   SDValue StVal = St->getValue();
7787   EVT VT = StVal.getValueType();
7788
7789   // Don't replace floating point stores, they possibly won't be transformed to
7790   // stp because of the store pair suppress pass.
7791   if (VT.isFloatingPoint())
7792     return SDValue();
7793
7794   // Check for insert vector elements.
7795   if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
7796     return SDValue();
7797
7798   // We can express a splat as store pair(s) for 2 or 4 elements.
7799   unsigned NumVecElts = VT.getVectorNumElements();
7800   if (NumVecElts != 4 && NumVecElts != 2)
7801     return SDValue();
7802   SDValue SplatVal = StVal.getOperand(1);
7803   unsigned RemainInsertElts = NumVecElts - 1;
7804
7805   // Check that this is a splat.
7806   while (--RemainInsertElts) {
7807     SDValue NextInsertElt = StVal.getOperand(0);
7808     if (NextInsertElt.getOpcode() != ISD::INSERT_VECTOR_ELT)
7809       return SDValue();
7810     if (NextInsertElt.getOperand(1) != SplatVal)
7811       return SDValue();
7812     StVal = NextInsertElt;
7813   }
7814   unsigned OrigAlignment = St->getAlignment();
7815   unsigned EltOffset = NumVecElts == 4 ? 4 : 8;
7816   unsigned Alignment = std::min(OrigAlignment, EltOffset);
7817
7818   // Create scalar stores. This is at least as good as the code sequence for a
7819   // split unaligned store wich is a dup.s, ext.b, and two stores.
7820   // Most of the time the three stores should be replaced by store pair
7821   // instructions (stp).
7822   SDLoc DL(St);
7823   SDValue BasePtr = St->getBasePtr();
7824   SDValue NewST1 =
7825       DAG.getStore(St->getChain(), DL, SplatVal, BasePtr, St->getPointerInfo(),
7826                    St->isVolatile(), St->isNonTemporal(), St->getAlignment());
7827
7828   unsigned Offset = EltOffset;
7829   while (--NumVecElts) {
7830     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7831                                     DAG.getConstant(Offset, MVT::i64));
7832     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
7833                           St->getPointerInfo(), St->isVolatile(),
7834                           St->isNonTemporal(), Alignment);
7835     Offset += EltOffset;
7836   }
7837   return NewST1;
7838 }
7839
7840 static SDValue performSTORECombine(SDNode *N,
7841                                    TargetLowering::DAGCombinerInfo &DCI,
7842                                    SelectionDAG &DAG,
7843                                    const AArch64Subtarget *Subtarget) {
7844   if (!DCI.isBeforeLegalize())
7845     return SDValue();
7846
7847   StoreSDNode *S = cast<StoreSDNode>(N);
7848   if (S->isVolatile())
7849     return SDValue();
7850
7851   // Cyclone has bad performance on unaligned 16B stores when crossing line and
7852   // page boundries. We want to split such stores.
7853   if (!Subtarget->isCyclone())
7854     return SDValue();
7855
7856   // Don't split at Oz.
7857   MachineFunction &MF = DAG.getMachineFunction();
7858   bool IsMinSize = MF.getFunction()->getAttributes().hasAttribute(
7859       AttributeSet::FunctionIndex, Attribute::MinSize);
7860   if (IsMinSize)
7861     return SDValue();
7862
7863   SDValue StVal = S->getValue();
7864   EVT VT = StVal.getValueType();
7865
7866   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
7867   // those up regresses performance on micro-benchmarks and olden/bh.
7868   if (!VT.isVector() || VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
7869     return SDValue();
7870
7871   // Split unaligned 16B stores. They are terrible for performance.
7872   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
7873   // extensions can use this to mark that it does not want splitting to happen
7874   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
7875   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
7876   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
7877       S->getAlignment() <= 2)
7878     return SDValue();
7879
7880   // If we get a splat of a scalar convert this vector store to a store of
7881   // scalars. They will be merged into store pairs thereby removing two
7882   // instructions.
7883   SDValue ReplacedSplat = replaceSplatVectorStore(DAG, S);
7884   if (ReplacedSplat != SDValue())
7885     return ReplacedSplat;
7886
7887   SDLoc DL(S);
7888   unsigned NumElts = VT.getVectorNumElements() / 2;
7889   // Split VT into two.
7890   EVT HalfVT =
7891       EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(), NumElts);
7892   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7893                                    DAG.getConstant(0, MVT::i64));
7894   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7895                                    DAG.getConstant(NumElts, MVT::i64));
7896   SDValue BasePtr = S->getBasePtr();
7897   SDValue NewST1 =
7898       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
7899                    S->isVolatile(), S->isNonTemporal(), S->getAlignment());
7900   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7901                                   DAG.getConstant(8, MVT::i64));
7902   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
7903                       S->getPointerInfo(), S->isVolatile(), S->isNonTemporal(),
7904                       S->getAlignment());
7905 }
7906
7907 /// Target-specific DAG combine function for post-increment LD1 (lane) and
7908 /// post-increment LD1R.
7909 static SDValue performPostLD1Combine(SDNode *N,
7910                                      TargetLowering::DAGCombinerInfo &DCI,
7911                                      bool IsLaneOp) {
7912   if (DCI.isBeforeLegalizeOps())
7913     return SDValue();
7914
7915   SelectionDAG &DAG = DCI.DAG;
7916   EVT VT = N->getValueType(0);
7917
7918   unsigned LoadIdx = IsLaneOp ? 1 : 0;
7919   SDNode *LD = N->getOperand(LoadIdx).getNode();
7920   // If it is not LOAD, can not do such combine.
7921   if (LD->getOpcode() != ISD::LOAD)
7922     return SDValue();
7923
7924   LoadSDNode *LoadSDN = cast<LoadSDNode>(LD);
7925   EVT MemVT = LoadSDN->getMemoryVT();
7926   // Check if memory operand is the same type as the vector element.
7927   if (MemVT != VT.getVectorElementType())
7928     return SDValue();
7929
7930   // Check if there are other uses. If so, do not combine as it will introduce
7931   // an extra load.
7932   for (SDNode::use_iterator UI = LD->use_begin(), UE = LD->use_end(); UI != UE;
7933        ++UI) {
7934     if (UI.getUse().getResNo() == 1) // Ignore uses of the chain result.
7935       continue;
7936     if (*UI != N)
7937       return SDValue();
7938   }
7939
7940   SDValue Addr = LD->getOperand(1);
7941   SDValue Vector = N->getOperand(0);
7942   // Search for a use of the address operand that is an increment.
7943   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(), UE =
7944        Addr.getNode()->use_end(); UI != UE; ++UI) {
7945     SDNode *User = *UI;
7946     if (User->getOpcode() != ISD::ADD
7947         || UI.getUse().getResNo() != Addr.getResNo())
7948       continue;
7949
7950     // Check that the add is independent of the load.  Otherwise, folding it
7951     // would create a cycle.
7952     if (User->isPredecessorOf(LD) || LD->isPredecessorOf(User))
7953       continue;
7954     // Also check that add is not used in the vector operand.  This would also
7955     // create a cycle.
7956     if (User->isPredecessorOf(Vector.getNode()))
7957       continue;
7958
7959     // If the increment is a constant, it must match the memory ref size.
7960     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
7961     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
7962       uint32_t IncVal = CInc->getZExtValue();
7963       unsigned NumBytes = VT.getScalarSizeInBits() / 8;
7964       if (IncVal != NumBytes)
7965         continue;
7966       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
7967     }
7968
7969     SmallVector<SDValue, 8> Ops;
7970     Ops.push_back(LD->getOperand(0));  // Chain
7971     if (IsLaneOp) {
7972       Ops.push_back(Vector);           // The vector to be inserted
7973       Ops.push_back(N->getOperand(2)); // The lane to be inserted in the vector
7974     }
7975     Ops.push_back(Addr);
7976     Ops.push_back(Inc);
7977
7978     EVT Tys[3] = { VT, MVT::i64, MVT::Other };
7979     SDVTList SDTys = DAG.getVTList(Tys);
7980     unsigned NewOp = IsLaneOp ? AArch64ISD::LD1LANEpost : AArch64ISD::LD1DUPpost;
7981     SDValue UpdN = DAG.getMemIntrinsicNode(NewOp, SDLoc(N), SDTys, Ops,
7982                                            MemVT,
7983                                            LoadSDN->getMemOperand());
7984
7985     // Update the uses.
7986     std::vector<SDValue> NewResults;
7987     NewResults.push_back(SDValue(LD, 0));             // The result of load
7988     NewResults.push_back(SDValue(UpdN.getNode(), 2)); // Chain
7989     DCI.CombineTo(LD, NewResults);
7990     DCI.CombineTo(N, SDValue(UpdN.getNode(), 0));     // Dup/Inserted Result
7991     DCI.CombineTo(User, SDValue(UpdN.getNode(), 1));  // Write back register
7992
7993     break;
7994   }
7995   return SDValue();
7996 }
7997
7998 /// Target-specific DAG combine function for NEON load/store intrinsics
7999 /// to merge base address updates.
8000 static SDValue performNEONPostLDSTCombine(SDNode *N,
8001                                           TargetLowering::DAGCombinerInfo &DCI,
8002                                           SelectionDAG &DAG) {
8003   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8004     return SDValue();
8005
8006   unsigned AddrOpIdx = N->getNumOperands() - 1;
8007   SDValue Addr = N->getOperand(AddrOpIdx);
8008
8009   // Search for a use of the address operand that is an increment.
8010   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
8011        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
8012     SDNode *User = *UI;
8013     if (User->getOpcode() != ISD::ADD ||
8014         UI.getUse().getResNo() != Addr.getResNo())
8015       continue;
8016
8017     // Check that the add is independent of the load/store.  Otherwise, folding
8018     // it would create a cycle.
8019     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
8020       continue;
8021
8022     // Find the new opcode for the updating load/store.
8023     bool IsStore = false;
8024     bool IsLaneOp = false;
8025     bool IsDupOp = false;
8026     unsigned NewOpc = 0;
8027     unsigned NumVecs = 0;
8028     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
8029     switch (IntNo) {
8030     default: llvm_unreachable("unexpected intrinsic for Neon base update");
8031     case Intrinsic::aarch64_neon_ld2:       NewOpc = AArch64ISD::LD2post;
8032       NumVecs = 2; break;
8033     case Intrinsic::aarch64_neon_ld3:       NewOpc = AArch64ISD::LD3post;
8034       NumVecs = 3; break;
8035     case Intrinsic::aarch64_neon_ld4:       NewOpc = AArch64ISD::LD4post;
8036       NumVecs = 4; break;
8037     case Intrinsic::aarch64_neon_st2:       NewOpc = AArch64ISD::ST2post;
8038       NumVecs = 2; IsStore = true; break;
8039     case Intrinsic::aarch64_neon_st3:       NewOpc = AArch64ISD::ST3post;
8040       NumVecs = 3; IsStore = true; break;
8041     case Intrinsic::aarch64_neon_st4:       NewOpc = AArch64ISD::ST4post;
8042       NumVecs = 4; IsStore = true; break;
8043     case Intrinsic::aarch64_neon_ld1x2:     NewOpc = AArch64ISD::LD1x2post;
8044       NumVecs = 2; break;
8045     case Intrinsic::aarch64_neon_ld1x3:     NewOpc = AArch64ISD::LD1x3post;
8046       NumVecs = 3; break;
8047     case Intrinsic::aarch64_neon_ld1x4:     NewOpc = AArch64ISD::LD1x4post;
8048       NumVecs = 4; break;
8049     case Intrinsic::aarch64_neon_st1x2:     NewOpc = AArch64ISD::ST1x2post;
8050       NumVecs = 2; IsStore = true; break;
8051     case Intrinsic::aarch64_neon_st1x3:     NewOpc = AArch64ISD::ST1x3post;
8052       NumVecs = 3; IsStore = true; break;
8053     case Intrinsic::aarch64_neon_st1x4:     NewOpc = AArch64ISD::ST1x4post;
8054       NumVecs = 4; IsStore = true; break;
8055     case Intrinsic::aarch64_neon_ld2r:      NewOpc = AArch64ISD::LD2DUPpost;
8056       NumVecs = 2; IsDupOp = true; break;
8057     case Intrinsic::aarch64_neon_ld3r:      NewOpc = AArch64ISD::LD3DUPpost;
8058       NumVecs = 3; IsDupOp = true; break;
8059     case Intrinsic::aarch64_neon_ld4r:      NewOpc = AArch64ISD::LD4DUPpost;
8060       NumVecs = 4; IsDupOp = true; break;
8061     case Intrinsic::aarch64_neon_ld2lane:   NewOpc = AArch64ISD::LD2LANEpost;
8062       NumVecs = 2; IsLaneOp = true; break;
8063     case Intrinsic::aarch64_neon_ld3lane:   NewOpc = AArch64ISD::LD3LANEpost;
8064       NumVecs = 3; IsLaneOp = true; break;
8065     case Intrinsic::aarch64_neon_ld4lane:   NewOpc = AArch64ISD::LD4LANEpost;
8066       NumVecs = 4; IsLaneOp = true; break;
8067     case Intrinsic::aarch64_neon_st2lane:   NewOpc = AArch64ISD::ST2LANEpost;
8068       NumVecs = 2; IsStore = true; IsLaneOp = true; break;
8069     case Intrinsic::aarch64_neon_st3lane:   NewOpc = AArch64ISD::ST3LANEpost;
8070       NumVecs = 3; IsStore = true; IsLaneOp = true; break;
8071     case Intrinsic::aarch64_neon_st4lane:   NewOpc = AArch64ISD::ST4LANEpost;
8072       NumVecs = 4; IsStore = true; IsLaneOp = true; break;
8073     }
8074
8075     EVT VecTy;
8076     if (IsStore)
8077       VecTy = N->getOperand(2).getValueType();
8078     else
8079       VecTy = N->getValueType(0);
8080
8081     // If the increment is a constant, it must match the memory ref size.
8082     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8083     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8084       uint32_t IncVal = CInc->getZExtValue();
8085       unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
8086       if (IsLaneOp || IsDupOp)
8087         NumBytes /= VecTy.getVectorNumElements();
8088       if (IncVal != NumBytes)
8089         continue;
8090       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
8091     }
8092     SmallVector<SDValue, 8> Ops;
8093     Ops.push_back(N->getOperand(0)); // Incoming chain
8094     // Load lane and store have vector list as input.
8095     if (IsLaneOp || IsStore)
8096       for (unsigned i = 2; i < AddrOpIdx; ++i)
8097         Ops.push_back(N->getOperand(i));
8098     Ops.push_back(Addr); // Base register
8099     Ops.push_back(Inc);
8100
8101     // Return Types.
8102     EVT Tys[6];
8103     unsigned NumResultVecs = (IsStore ? 0 : NumVecs);
8104     unsigned n;
8105     for (n = 0; n < NumResultVecs; ++n)
8106       Tys[n] = VecTy;
8107     Tys[n++] = MVT::i64;  // Type of write back register
8108     Tys[n] = MVT::Other;  // Type of the chain
8109     SDVTList SDTys = DAG.getVTList(makeArrayRef(Tys, NumResultVecs + 2));
8110
8111     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
8112     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys, Ops,
8113                                            MemInt->getMemoryVT(),
8114                                            MemInt->getMemOperand());
8115
8116     // Update the uses.
8117     std::vector<SDValue> NewResults;
8118     for (unsigned i = 0; i < NumResultVecs; ++i) {
8119       NewResults.push_back(SDValue(UpdN.getNode(), i));
8120     }
8121     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1));
8122     DCI.CombineTo(N, NewResults);
8123     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
8124
8125     break;
8126   }
8127   return SDValue();
8128 }
8129
8130 // Checks to see if the value is the prescribed width and returns information
8131 // about its extension mode.
8132 static
8133 bool checkValueWidth(SDValue V, unsigned width, ISD::LoadExtType &ExtType) {
8134   ExtType = ISD::NON_EXTLOAD;
8135   switch(V.getNode()->getOpcode()) {
8136   default:
8137     return false;
8138   case ISD::LOAD: {
8139     LoadSDNode *LoadNode = cast<LoadSDNode>(V.getNode());
8140     if ((LoadNode->getMemoryVT() == MVT::i8 && width == 8)
8141        || (LoadNode->getMemoryVT() == MVT::i16 && width == 16)) {
8142       ExtType = LoadNode->getExtensionType();
8143       return true;
8144     }
8145     return false;
8146   }
8147   case ISD::AssertSext: {
8148     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8149     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8150        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8151       ExtType = ISD::SEXTLOAD;
8152       return true;
8153     }
8154     return false;
8155   }
8156   case ISD::AssertZext: {
8157     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8158     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8159        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8160       ExtType = ISD::ZEXTLOAD;
8161       return true;
8162     }
8163     return false;
8164   }
8165   case ISD::Constant:
8166   case ISD::TargetConstant: {
8167     if (std::abs(cast<ConstantSDNode>(V.getNode())->getSExtValue()) <
8168         1LL << (width - 1))
8169       return true;
8170     return false;
8171   }
8172   }
8173
8174   return true;
8175 }
8176
8177 // This function does a whole lot of voodoo to determine if the tests are
8178 // equivalent without and with a mask. Essentially what happens is that given a
8179 // DAG resembling:
8180 //
8181 //  +-------------+ +-------------+ +-------------+ +-------------+
8182 //  |    Input    | | AddConstant | | CompConstant| |     CC      |
8183 //  +-------------+ +-------------+ +-------------+ +-------------+
8184 //           |           |           |               |
8185 //           V           V           |    +----------+
8186 //          +-------------+  +----+  |    |
8187 //          |     ADD     |  |0xff|  |    |
8188 //          +-------------+  +----+  |    |
8189 //                  |           |    |    |
8190 //                  V           V    |    |
8191 //                 +-------------+   |    |
8192 //                 |     AND     |   |    |
8193 //                 +-------------+   |    |
8194 //                      |            |    |
8195 //                      +-----+      |    |
8196 //                            |      |    |
8197 //                            V      V    V
8198 //                           +-------------+
8199 //                           |     CMP     |
8200 //                           +-------------+
8201 //
8202 // The AND node may be safely removed for some combinations of inputs. In
8203 // particular we need to take into account the extension type of the Input,
8204 // the exact values of AddConstant, CompConstant, and CC, along with the nominal
8205 // width of the input (this can work for any width inputs, the above graph is
8206 // specific to 8 bits.
8207 //
8208 // The specific equations were worked out by generating output tables for each
8209 // AArch64CC value in terms of and AddConstant (w1), CompConstant(w2). The
8210 // problem was simplified by working with 4 bit inputs, which means we only
8211 // needed to reason about 24 distinct bit patterns: 8 patterns unique to zero
8212 // extension (8,15), 8 patterns unique to sign extensions (-8,-1), and 8
8213 // patterns present in both extensions (0,7). For every distinct set of
8214 // AddConstant and CompConstants bit patterns we can consider the masked and
8215 // unmasked versions to be equivalent if the result of this function is true for
8216 // all 16 distinct bit patterns of for the current extension type of Input (w0).
8217 //
8218 //   sub      w8, w0, w1
8219 //   and      w10, w8, #0x0f
8220 //   cmp      w8, w2
8221 //   cset     w9, AArch64CC
8222 //   cmp      w10, w2
8223 //   cset     w11, AArch64CC
8224 //   cmp      w9, w11
8225 //   cset     w0, eq
8226 //   ret
8227 //
8228 // Since the above function shows when the outputs are equivalent it defines
8229 // when it is safe to remove the AND. Unfortunately it only runs on AArch64 and
8230 // would be expensive to run during compiles. The equations below were written
8231 // in a test harness that confirmed they gave equivalent outputs to the above
8232 // for all inputs function, so they can be used determine if the removal is
8233 // legal instead.
8234 //
8235 // isEquivalentMaskless() is the code for testing if the AND can be removed
8236 // factored out of the DAG recognition as the DAG can take several forms.
8237
8238 static
8239 bool isEquivalentMaskless(unsigned CC, unsigned width,
8240                           ISD::LoadExtType ExtType, signed AddConstant,
8241                           signed CompConstant) {
8242   // By being careful about our equations and only writing the in term
8243   // symbolic values and well known constants (0, 1, -1, MaxUInt) we can
8244   // make them generally applicable to all bit widths.
8245   signed MaxUInt = (1 << width);
8246
8247   // For the purposes of these comparisons sign extending the type is
8248   // equivalent to zero extending the add and displacing it by half the integer
8249   // width. Provided we are careful and make sure our equations are valid over
8250   // the whole range we can just adjust the input and avoid writing equations
8251   // for sign extended inputs.
8252   if (ExtType == ISD::SEXTLOAD)
8253     AddConstant -= (1 << (width-1));
8254
8255   switch(CC) {
8256   case AArch64CC::LE:
8257   case AArch64CC::GT: {
8258     if ((AddConstant == 0) ||
8259         (CompConstant == MaxUInt - 1 && AddConstant < 0) ||
8260         (AddConstant >= 0 && CompConstant < 0) ||
8261         (AddConstant <= 0 && CompConstant <= 0 && CompConstant < AddConstant))
8262       return true;
8263   } break;
8264   case AArch64CC::LT:
8265   case AArch64CC::GE: {
8266     if ((AddConstant == 0) ||
8267         (AddConstant >= 0 && CompConstant <= 0) ||
8268         (AddConstant <= 0 && CompConstant <= 0 && CompConstant <= AddConstant))
8269       return true;
8270   } break;
8271   case AArch64CC::HI:
8272   case AArch64CC::LS: {
8273     if ((AddConstant >= 0 && CompConstant < 0) ||
8274        (AddConstant <= 0 && CompConstant >= -1 &&
8275         CompConstant < AddConstant + MaxUInt))
8276       return true;
8277   } break;
8278   case AArch64CC::PL:
8279   case AArch64CC::MI: {
8280     if ((AddConstant == 0) ||
8281         (AddConstant > 0 && CompConstant <= 0) ||
8282         (AddConstant < 0 && CompConstant <= AddConstant))
8283       return true;
8284   } break;
8285   case AArch64CC::LO:
8286   case AArch64CC::HS: {
8287     if ((AddConstant >= 0 && CompConstant <= 0) ||
8288         (AddConstant <= 0 && CompConstant >= 0 &&
8289          CompConstant <= AddConstant + MaxUInt))
8290       return true;
8291   } break;
8292   case AArch64CC::EQ:
8293   case AArch64CC::NE: {
8294     if ((AddConstant > 0 && CompConstant < 0) ||
8295         (AddConstant < 0 && CompConstant >= 0 &&
8296          CompConstant < AddConstant + MaxUInt) ||
8297         (AddConstant >= 0 && CompConstant >= 0 &&
8298          CompConstant >= AddConstant) ||
8299         (AddConstant <= 0 && CompConstant < 0 && CompConstant < AddConstant))
8300
8301       return true;
8302   } break;
8303   case AArch64CC::VS:
8304   case AArch64CC::VC:
8305   case AArch64CC::AL:
8306   case AArch64CC::NV:
8307     return true;
8308   case AArch64CC::Invalid:
8309     break;
8310   }
8311
8312   return false;
8313 }
8314
8315 static
8316 SDValue performCONDCombine(SDNode *N,
8317                            TargetLowering::DAGCombinerInfo &DCI,
8318                            SelectionDAG &DAG, unsigned CCIndex,
8319                            unsigned CmpIndex) {
8320   unsigned CC = cast<ConstantSDNode>(N->getOperand(CCIndex))->getSExtValue();
8321   SDNode *SubsNode = N->getOperand(CmpIndex).getNode();
8322   unsigned CondOpcode = SubsNode->getOpcode();
8323
8324   if (CondOpcode != AArch64ISD::SUBS)
8325     return SDValue();
8326
8327   // There is a SUBS feeding this condition. Is it fed by a mask we can
8328   // use?
8329
8330   SDNode *AndNode = SubsNode->getOperand(0).getNode();
8331   unsigned MaskBits = 0;
8332
8333   if (AndNode->getOpcode() != ISD::AND)
8334     return SDValue();
8335
8336   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(AndNode->getOperand(1))) {
8337     uint32_t CNV = CN->getZExtValue();
8338     if (CNV == 255)
8339       MaskBits = 8;
8340     else if (CNV == 65535)
8341       MaskBits = 16;
8342   }
8343
8344   if (!MaskBits)
8345     return SDValue();
8346
8347   SDValue AddValue = AndNode->getOperand(0);
8348
8349   if (AddValue.getOpcode() != ISD::ADD)
8350     return SDValue();
8351
8352   // The basic dag structure is correct, grab the inputs and validate them.
8353
8354   SDValue AddInputValue1 = AddValue.getNode()->getOperand(0);
8355   SDValue AddInputValue2 = AddValue.getNode()->getOperand(1);
8356   SDValue SubsInputValue = SubsNode->getOperand(1);
8357
8358   // The mask is present and the provenance of all the values is a smaller type,
8359   // lets see if the mask is superfluous.
8360
8361   if (!isa<ConstantSDNode>(AddInputValue2.getNode()) ||
8362       !isa<ConstantSDNode>(SubsInputValue.getNode()))
8363     return SDValue();
8364
8365   ISD::LoadExtType ExtType;
8366
8367   if (!checkValueWidth(SubsInputValue, MaskBits, ExtType) ||
8368       !checkValueWidth(AddInputValue2, MaskBits, ExtType) ||
8369       !checkValueWidth(AddInputValue1, MaskBits, ExtType) )
8370     return SDValue();
8371
8372   if(!isEquivalentMaskless(CC, MaskBits, ExtType,
8373                 cast<ConstantSDNode>(AddInputValue2.getNode())->getSExtValue(),
8374                 cast<ConstantSDNode>(SubsInputValue.getNode())->getSExtValue()))
8375     return SDValue();
8376
8377   // The AND is not necessary, remove it.
8378
8379   SDVTList VTs = DAG.getVTList(SubsNode->getValueType(0),
8380                                SubsNode->getValueType(1));
8381   SDValue Ops[] = { AddValue, SubsNode->getOperand(1) };
8382
8383   SDValue NewValue = DAG.getNode(CondOpcode, SDLoc(SubsNode), VTs, Ops);
8384   DAG.ReplaceAllUsesWith(SubsNode, NewValue.getNode());
8385
8386   return SDValue(N, 0);
8387 }
8388
8389 // Optimize compare with zero and branch.
8390 static SDValue performBRCONDCombine(SDNode *N,
8391                                     TargetLowering::DAGCombinerInfo &DCI,
8392                                     SelectionDAG &DAG) {
8393   SDValue NV = performCONDCombine(N, DCI, DAG, 2, 3);
8394   if (NV.getNode())
8395     N = NV.getNode();
8396   SDValue Chain = N->getOperand(0);
8397   SDValue Dest = N->getOperand(1);
8398   SDValue CCVal = N->getOperand(2);
8399   SDValue Cmp = N->getOperand(3);
8400
8401   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
8402   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
8403   if (CC != AArch64CC::EQ && CC != AArch64CC::NE)
8404     return SDValue();
8405
8406   unsigned CmpOpc = Cmp.getOpcode();
8407   if (CmpOpc != AArch64ISD::ADDS && CmpOpc != AArch64ISD::SUBS)
8408     return SDValue();
8409
8410   // Only attempt folding if there is only one use of the flag and no use of the
8411   // value.
8412   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
8413     return SDValue();
8414
8415   SDValue LHS = Cmp.getOperand(0);
8416   SDValue RHS = Cmp.getOperand(1);
8417
8418   assert(LHS.getValueType() == RHS.getValueType() &&
8419          "Expected the value type to be the same for both operands!");
8420   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
8421     return SDValue();
8422
8423   if (isa<ConstantSDNode>(LHS) && cast<ConstantSDNode>(LHS)->isNullValue())
8424     std::swap(LHS, RHS);
8425
8426   if (!isa<ConstantSDNode>(RHS) || !cast<ConstantSDNode>(RHS)->isNullValue())
8427     return SDValue();
8428
8429   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
8430       LHS.getOpcode() == ISD::SRL)
8431     return SDValue();
8432
8433   // Fold the compare into the branch instruction.
8434   SDValue BR;
8435   if (CC == AArch64CC::EQ)
8436     BR = DAG.getNode(AArch64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8437   else
8438     BR = DAG.getNode(AArch64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8439
8440   // Do not add new nodes to DAG combiner worklist.
8441   DCI.CombineTo(N, BR, false);
8442
8443   return SDValue();
8444 }
8445
8446 // vselect (v1i1 setcc) ->
8447 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
8448 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
8449 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
8450 // such VSELECT.
8451 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
8452   SDValue N0 = N->getOperand(0);
8453   EVT CCVT = N0.getValueType();
8454
8455   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
8456       CCVT.getVectorElementType() != MVT::i1)
8457     return SDValue();
8458
8459   EVT ResVT = N->getValueType(0);
8460   EVT CmpVT = N0.getOperand(0).getValueType();
8461   // Only combine when the result type is of the same size as the compared
8462   // operands.
8463   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
8464     return SDValue();
8465
8466   SDValue IfTrue = N->getOperand(1);
8467   SDValue IfFalse = N->getOperand(2);
8468   SDValue SetCC =
8469       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
8470                    N0.getOperand(0), N0.getOperand(1),
8471                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
8472   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
8473                      IfTrue, IfFalse);
8474 }
8475
8476 /// A vector select: "(select vL, vR, (setcc LHS, RHS))" is best performed with
8477 /// the compare-mask instructions rather than going via NZCV, even if LHS and
8478 /// RHS are really scalar. This replaces any scalar setcc in the above pattern
8479 /// with a vector one followed by a DUP shuffle on the result.
8480 static SDValue performSelectCombine(SDNode *N, SelectionDAG &DAG) {
8481   SDValue N0 = N->getOperand(0);
8482   EVT ResVT = N->getValueType(0);
8483
8484   if (N0.getOpcode() != ISD::SETCC || N0.getValueType() != MVT::i1)
8485     return SDValue();
8486
8487   // If NumMaskElts == 0, the comparison is larger than select result. The
8488   // largest real NEON comparison is 64-bits per lane, which means the result is
8489   // at most 32-bits and an illegal vector. Just bail out for now.
8490   EVT SrcVT = N0.getOperand(0).getValueType();
8491
8492   // Don't try to do this optimization when the setcc itself has i1 operands.
8493   // There are no legal vectors of i1, so this would be pointless.
8494   if (SrcVT == MVT::i1)
8495     return SDValue();
8496
8497   int NumMaskElts = ResVT.getSizeInBits() / SrcVT.getSizeInBits();
8498   if (!ResVT.isVector() || NumMaskElts == 0)
8499     return SDValue();
8500
8501   SrcVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumMaskElts);
8502   EVT CCVT = SrcVT.changeVectorElementTypeToInteger();
8503
8504   // First perform a vector comparison, where lane 0 is the one we're interested
8505   // in.
8506   SDLoc DL(N0);
8507   SDValue LHS =
8508       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(0));
8509   SDValue RHS =
8510       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(1));
8511   SDValue SetCC = DAG.getNode(ISD::SETCC, DL, CCVT, LHS, RHS, N0.getOperand(2));
8512
8513   // Now duplicate the comparison mask we want across all other lanes.
8514   SmallVector<int, 8> DUPMask(CCVT.getVectorNumElements(), 0);
8515   SDValue Mask = DAG.getVectorShuffle(CCVT, DL, SetCC, SetCC, DUPMask.data());
8516   Mask = DAG.getNode(ISD::BITCAST, DL,
8517                      ResVT.changeVectorElementTypeToInteger(), Mask);
8518
8519   return DAG.getSelect(DL, ResVT, Mask, N->getOperand(1), N->getOperand(2));
8520 }
8521
8522 SDValue AArch64TargetLowering::PerformDAGCombine(SDNode *N,
8523                                                  DAGCombinerInfo &DCI) const {
8524   SelectionDAG &DAG = DCI.DAG;
8525   switch (N->getOpcode()) {
8526   default:
8527     break;
8528   case ISD::ADD:
8529   case ISD::SUB:
8530     return performAddSubLongCombine(N, DCI, DAG);
8531   case ISD::XOR:
8532     return performXorCombine(N, DAG, DCI, Subtarget);
8533   case ISD::MUL:
8534     return performMulCombine(N, DAG, DCI, Subtarget);
8535   case ISD::SINT_TO_FP:
8536   case ISD::UINT_TO_FP:
8537     return performIntToFpCombine(N, DAG, Subtarget);
8538   case ISD::OR:
8539     return performORCombine(N, DCI, Subtarget);
8540   case ISD::INTRINSIC_WO_CHAIN:
8541     return performIntrinsicCombine(N, DCI, Subtarget);
8542   case ISD::ANY_EXTEND:
8543   case ISD::ZERO_EXTEND:
8544   case ISD::SIGN_EXTEND:
8545     return performExtendCombine(N, DCI, DAG);
8546   case ISD::BITCAST:
8547     return performBitcastCombine(N, DCI, DAG);
8548   case ISD::CONCAT_VECTORS:
8549     return performConcatVectorsCombine(N, DCI, DAG);
8550   case ISD::SELECT:
8551     return performSelectCombine(N, DAG);
8552   case ISD::VSELECT:
8553     return performVSelectCombine(N, DCI.DAG);
8554   case ISD::STORE:
8555     return performSTORECombine(N, DCI, DAG, Subtarget);
8556   case AArch64ISD::BRCOND:
8557     return performBRCONDCombine(N, DCI, DAG);
8558   case AArch64ISD::CSEL:
8559     return performCONDCombine(N, DCI, DAG, 2, 3);
8560   case AArch64ISD::DUP:
8561     return performPostLD1Combine(N, DCI, false);
8562   case ISD::INSERT_VECTOR_ELT:
8563     return performPostLD1Combine(N, DCI, true);
8564   case ISD::INTRINSIC_VOID:
8565   case ISD::INTRINSIC_W_CHAIN:
8566     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
8567     case Intrinsic::aarch64_neon_ld2:
8568     case Intrinsic::aarch64_neon_ld3:
8569     case Intrinsic::aarch64_neon_ld4:
8570     case Intrinsic::aarch64_neon_ld1x2:
8571     case Intrinsic::aarch64_neon_ld1x3:
8572     case Intrinsic::aarch64_neon_ld1x4:
8573     case Intrinsic::aarch64_neon_ld2lane:
8574     case Intrinsic::aarch64_neon_ld3lane:
8575     case Intrinsic::aarch64_neon_ld4lane:
8576     case Intrinsic::aarch64_neon_ld2r:
8577     case Intrinsic::aarch64_neon_ld3r:
8578     case Intrinsic::aarch64_neon_ld4r:
8579     case Intrinsic::aarch64_neon_st2:
8580     case Intrinsic::aarch64_neon_st3:
8581     case Intrinsic::aarch64_neon_st4:
8582     case Intrinsic::aarch64_neon_st1x2:
8583     case Intrinsic::aarch64_neon_st1x3:
8584     case Intrinsic::aarch64_neon_st1x4:
8585     case Intrinsic::aarch64_neon_st2lane:
8586     case Intrinsic::aarch64_neon_st3lane:
8587     case Intrinsic::aarch64_neon_st4lane:
8588       return performNEONPostLDSTCombine(N, DCI, DAG);
8589     default:
8590       break;
8591     }
8592   }
8593   return SDValue();
8594 }
8595
8596 // Check if the return value is used as only a return value, as otherwise
8597 // we can't perform a tail-call. In particular, we need to check for
8598 // target ISD nodes that are returns and any other "odd" constructs
8599 // that the generic analysis code won't necessarily catch.
8600 bool AArch64TargetLowering::isUsedByReturnOnly(SDNode *N,
8601                                                SDValue &Chain) const {
8602   if (N->getNumValues() != 1)
8603     return false;
8604   if (!N->hasNUsesOfValue(1, 0))
8605     return false;
8606
8607   SDValue TCChain = Chain;
8608   SDNode *Copy = *N->use_begin();
8609   if (Copy->getOpcode() == ISD::CopyToReg) {
8610     // If the copy has a glue operand, we conservatively assume it isn't safe to
8611     // perform a tail call.
8612     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
8613         MVT::Glue)
8614       return false;
8615     TCChain = Copy->getOperand(0);
8616   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
8617     return false;
8618
8619   bool HasRet = false;
8620   for (SDNode *Node : Copy->uses()) {
8621     if (Node->getOpcode() != AArch64ISD::RET_FLAG)
8622       return false;
8623     HasRet = true;
8624   }
8625
8626   if (!HasRet)
8627     return false;
8628
8629   Chain = TCChain;
8630   return true;
8631 }
8632
8633 // Return whether the an instruction can potentially be optimized to a tail
8634 // call. This will cause the optimizers to attempt to move, or duplicate,
8635 // return instructions to help enable tail call optimizations for this
8636 // instruction.
8637 bool AArch64TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
8638   if (!CI->isTailCall())
8639     return false;
8640
8641   return true;
8642 }
8643
8644 bool AArch64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
8645                                                    SDValue &Offset,
8646                                                    ISD::MemIndexedMode &AM,
8647                                                    bool &IsInc,
8648                                                    SelectionDAG &DAG) const {
8649   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
8650     return false;
8651
8652   Base = Op->getOperand(0);
8653   // All of the indexed addressing mode instructions take a signed
8654   // 9 bit immediate offset.
8655   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
8656     int64_t RHSC = (int64_t)RHS->getZExtValue();
8657     if (RHSC >= 256 || RHSC <= -256)
8658       return false;
8659     IsInc = (Op->getOpcode() == ISD::ADD);
8660     Offset = Op->getOperand(1);
8661     return true;
8662   }
8663   return false;
8664 }
8665
8666 bool AArch64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
8667                                                       SDValue &Offset,
8668                                                       ISD::MemIndexedMode &AM,
8669                                                       SelectionDAG &DAG) const {
8670   EVT VT;
8671   SDValue Ptr;
8672   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8673     VT = LD->getMemoryVT();
8674     Ptr = LD->getBasePtr();
8675   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8676     VT = ST->getMemoryVT();
8677     Ptr = ST->getBasePtr();
8678   } else
8679     return false;
8680
8681   bool IsInc;
8682   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
8683     return false;
8684   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
8685   return true;
8686 }
8687
8688 bool AArch64TargetLowering::getPostIndexedAddressParts(
8689     SDNode *N, SDNode *Op, SDValue &Base, SDValue &Offset,
8690     ISD::MemIndexedMode &AM, SelectionDAG &DAG) const {
8691   EVT VT;
8692   SDValue Ptr;
8693   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8694     VT = LD->getMemoryVT();
8695     Ptr = LD->getBasePtr();
8696   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8697     VT = ST->getMemoryVT();
8698     Ptr = ST->getBasePtr();
8699   } else
8700     return false;
8701
8702   bool IsInc;
8703   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
8704     return false;
8705   // Post-indexing updates the base, so it's not a valid transform
8706   // if that's not the same as the load's pointer.
8707   if (Ptr != Base)
8708     return false;
8709   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
8710   return true;
8711 }
8712
8713 static void ReplaceBITCASTResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
8714                                   SelectionDAG &DAG) {
8715   SDLoc DL(N);
8716   SDValue Op = N->getOperand(0);
8717
8718   if (N->getValueType(0) != MVT::i16 || Op.getValueType() != MVT::f16)
8719     return;
8720
8721   Op = SDValue(
8722       DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL, MVT::f32,
8723                          DAG.getUNDEF(MVT::i32), Op,
8724                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
8725       0);
8726   Op = DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op);
8727   Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, MVT::i16, Op));
8728 }
8729
8730 void AArch64TargetLowering::ReplaceNodeResults(
8731     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
8732   switch (N->getOpcode()) {
8733   default:
8734     llvm_unreachable("Don't know how to custom expand this");
8735   case ISD::BITCAST:
8736     ReplaceBITCASTResults(N, Results, DAG);
8737     return;
8738   case ISD::FP_TO_UINT:
8739   case ISD::FP_TO_SINT:
8740     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
8741     // Let normal code take care of it by not adding anything to Results.
8742     return;
8743   }
8744 }
8745
8746 bool AArch64TargetLowering::useLoadStackGuardNode() const {
8747   return true;
8748 }
8749
8750 bool AArch64TargetLowering::combineRepeatedFPDivisors(unsigned NumUsers) const {
8751   // Combine multiple FDIVs with the same divisor into multiple FMULs by the
8752   // reciprocal if there are three or more FDIVs.
8753   return NumUsers > 2;
8754 }
8755
8756 TargetLoweringBase::LegalizeTypeAction
8757 AArch64TargetLowering::getPreferredVectorAction(EVT VT) const {
8758   MVT SVT = VT.getSimpleVT();
8759   // During type legalization, we prefer to widen v1i8, v1i16, v1i32  to v8i8,
8760   // v4i16, v2i32 instead of to promote.
8761   if (SVT == MVT::v1i8 || SVT == MVT::v1i16 || SVT == MVT::v1i32
8762       || SVT == MVT::v1f32)
8763     return TypeWidenVector;
8764
8765   return TargetLoweringBase::getPreferredVectorAction(VT);
8766 }
8767
8768 // Loads and stores less than 128-bits are already atomic; ones above that
8769 // are doomed anyway, so defer to the default libcall and blame the OS when
8770 // things go wrong.
8771 bool AArch64TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
8772   unsigned Size = SI->getValueOperand()->getType()->getPrimitiveSizeInBits();
8773   return Size == 128;
8774 }
8775
8776 // Loads and stores less than 128-bits are already atomic; ones above that
8777 // are doomed anyway, so defer to the default libcall and blame the OS when
8778 // things go wrong.
8779 bool AArch64TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
8780   unsigned Size = LI->getType()->getPrimitiveSizeInBits();
8781   return Size == 128;
8782 }
8783
8784 // For the real atomic operations, we have ldxr/stxr up to 128 bits,
8785 bool AArch64TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
8786   unsigned Size = AI->getType()->getPrimitiveSizeInBits();
8787   return Size <= 128;
8788 }
8789
8790 bool AArch64TargetLowering::hasLoadLinkedStoreConditional() const {
8791   return true;
8792 }
8793
8794 Value *AArch64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
8795                                              AtomicOrdering Ord) const {
8796   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8797   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
8798   bool IsAcquire = isAtLeastAcquire(Ord);
8799
8800   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
8801   // intrinsic must return {i64, i64} and we have to recombine them into a
8802   // single i128 here.
8803   if (ValTy->getPrimitiveSizeInBits() == 128) {
8804     Intrinsic::ID Int =
8805         IsAcquire ? Intrinsic::aarch64_ldaxp : Intrinsic::aarch64_ldxp;
8806     Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int);
8807
8808     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8809     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
8810
8811     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
8812     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
8813     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
8814     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
8815     return Builder.CreateOr(
8816         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
8817   }
8818
8819   Type *Tys[] = { Addr->getType() };
8820   Intrinsic::ID Int =
8821       IsAcquire ? Intrinsic::aarch64_ldaxr : Intrinsic::aarch64_ldxr;
8822   Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int, Tys);
8823
8824   return Builder.CreateTruncOrBitCast(
8825       Builder.CreateCall(Ldxr, Addr),
8826       cast<PointerType>(Addr->getType())->getElementType());
8827 }
8828
8829 Value *AArch64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
8830                                                    Value *Val, Value *Addr,
8831                                                    AtomicOrdering Ord) const {
8832   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8833   bool IsRelease = isAtLeastRelease(Ord);
8834
8835   // Since the intrinsics must have legal type, the i128 intrinsics take two
8836   // parameters: "i64, i64". We must marshal Val into the appropriate form
8837   // before the call.
8838   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
8839     Intrinsic::ID Int =
8840         IsRelease ? Intrinsic::aarch64_stlxp : Intrinsic::aarch64_stxp;
8841     Function *Stxr = Intrinsic::getDeclaration(M, Int);
8842     Type *Int64Ty = Type::getInt64Ty(M->getContext());
8843
8844     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
8845     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
8846     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8847     return Builder.CreateCall3(Stxr, Lo, Hi, Addr);
8848   }
8849
8850   Intrinsic::ID Int =
8851       IsRelease ? Intrinsic::aarch64_stlxr : Intrinsic::aarch64_stxr;
8852   Type *Tys[] = { Addr->getType() };
8853   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
8854
8855   return Builder.CreateCall2(
8856       Stxr, Builder.CreateZExtOrBitCast(
8857                 Val, Stxr->getFunctionType()->getParamType(0)),
8858       Addr);
8859 }
8860
8861 bool AArch64TargetLowering::functionArgumentNeedsConsecutiveRegisters(
8862     Type *Ty, CallingConv::ID CallConv, bool isVarArg) const {
8863   return Ty->isArrayTy();
8864 }