lib/Target/AMDGPU/SIFixSGPRLiveRanges.cpp

   1 //===-- SIFixSGPRLiveRanges.cpp - Fix SGPR live ranges ----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file SALU instructions ignore the execution mask, so we need to modify the
  11 /// live ranges of the registers they define in some cases.
  12 ///
  13 /// The main case we need to handle is when a def is used in one side of a
  14 /// branch and not another.  For example:
  15 ///
  16 /// %def
  17 /// IF
  18 ///   ...
  19 ///   ...
  20 /// ELSE
  21 ///   %use
  22 ///   ...
  23 /// ENDIF
  24 ///
  25 /// Here we need the register allocator to avoid assigning any of the defs
  26 /// inside of the IF to the same register as %def.  In traditional live
  27 /// interval analysis %def is not live inside the IF branch, however, since
  28 /// SALU instructions inside of IF will be executed even if the branch is not
  29 /// taken, there is the chance that one of the instructions will overwrite the
  30 /// value of %def, so the use in ELSE will see the wrong value.
  31 ///
  32 /// The strategy we use for solving this is to add an extra use after the ENDIF:
  33 ///
  34 /// %def
  35 /// IF
  36 ///   ...
  37 ///   ...
  38 /// ELSE
  39 ///   %use
  40 ///   ...
  41 /// ENDIF
  42 /// %use
  43 ///
  44 /// Adding this use will make the def live throughout the IF branch, which is
  45 /// what we want.
  46
  47 #include "AMDGPU.h"
  48 #include "SIInstrInfo.h"
  49 #include "SIRegisterInfo.h"
  50 #include "llvm/ADT/DepthFirstIterator.h"
  51 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  52 #include "llvm/CodeGen/LiveVariables.h"
  53 #include "llvm/CodeGen/MachineFunctionPass.h"
  54 #include "llvm/CodeGen/MachineInstrBuilder.h"
  55 #include "llvm/CodeGen/MachinePostDominators.h"
  56 #include "llvm/CodeGen/MachineRegisterInfo.h"
  57 #include "llvm/Support/Debug.h"
  58 #include "llvm/Support/raw_ostream.h"
  59 #include "llvm/Target/TargetMachine.h"
  60
  61 using namespace llvm;
  62
  63 #define DEBUG_TYPE "si-fix-sgpr-live-ranges"
  64
  65 namespace {
  66
  67 class SIFixSGPRLiveRanges : public MachineFunctionPass {
  68 public:
  69   static char ID;
  70
  71 public:
  72   SIFixSGPRLiveRanges() : MachineFunctionPass(ID) {
  73     initializeSIFixSGPRLiveRangesPass(*PassRegistry::getPassRegistry());
  74   }
  75
  76   bool runOnMachineFunction(MachineFunction &MF) override;
  77
  78   const char *getPassName() const override {
  79     return "SI Fix SGPR live ranges";
  80   }
  81
  82   void getAnalysisUsage(AnalysisUsage &AU) const override {
  83     AU.addRequired<LiveIntervals>();
  84     AU.addRequired<MachinePostDominatorTree>();
  85     AU.setPreservesCFG();
  86
  87     //AU.addPreserved<SlotIndexes>(); // XXX - This might be OK
  88     AU.addPreserved<LiveIntervals>();
  89
  90     MachineFunctionPass::getAnalysisUsage(AU);
  91   }
  92 };
  93
  94 } // End anonymous namespace.
  95
  96 INITIALIZE_PASS_BEGIN(SIFixSGPRLiveRanges, DEBUG_TYPE,
  97                       "SI Fix SGPR Live Ranges", false, false)
  98 INITIALIZE_PASS_DEPENDENCY(LiveIntervals)
  99 INITIALIZE_PASS_DEPENDENCY(LiveVariables)
 100 INITIALIZE_PASS_DEPENDENCY(MachinePostDominatorTree)
 101 INITIALIZE_PASS_END(SIFixSGPRLiveRanges, DEBUG_TYPE,
 102                     "SI Fix SGPR Live Ranges", false, false)
 103
 104 char SIFixSGPRLiveRanges::ID = 0;
 105
 106 char &llvm::SIFixSGPRLiveRangesID = SIFixSGPRLiveRanges::ID;
 107
 108 FunctionPass *llvm::createSIFixSGPRLiveRangesPass() {
 109   return new SIFixSGPRLiveRanges();
 110 }
 111
 112 bool SIFixSGPRLiveRanges::runOnMachineFunction(MachineFunction &MF) {
 113   MachineRegisterInfo &MRI = MF.getRegInfo();
 114   const TargetInstrInfo *TII = MF.getSubtarget().getInstrInfo();
 115   const SIRegisterInfo *TRI = static_cast<const SIRegisterInfo *>(
 116       MF.getSubtarget().getRegisterInfo());
 117
 118   MachinePostDominatorTree *PDT = &getAnalysis<MachinePostDominatorTree>();
 119   std::vector<std::pair<unsigned, LiveRange *>> SGPRLiveRanges;
 120
 121   LiveIntervals *LIS = &getAnalysis<LiveIntervals>();
 122   LiveVariables *LV = getAnalysisIfAvailable<LiveVariables>();
 123   MachineBasicBlock *Entry = MF.begin();
 124
 125   // Use a depth first order so that in SSA, we encounter all defs before
 126   // uses. Once the defs of the block have been found, attempt to insert
 127   // SGPR_USE instructions in successor blocks if required.
 128   for (MachineBasicBlock *MBB : depth_first(Entry)) {
 129     for (const MachineInstr &MI : *MBB) {
 130       for (const MachineOperand &MO : MI.defs()) {
 131         if (MO.isImplicit())
 132           continue;
 133         unsigned Def = MO.getReg();
 134         if (TargetRegisterInfo::isVirtualRegister(Def)) {
 135           if (TRI->isSGPRClass(MRI.getRegClass(Def))) {
 136             // Only consider defs that are live outs. We don't care about def /
 137             // use within the same block.
 138             LiveRange &LR = LIS->getInterval(Def);
 139             if (LIS->isLiveOutOfMBB(LR, MBB))
 140               SGPRLiveRanges.push_back(std::make_pair(Def, &LR));
 141           }
 142         } else if (TRI->isSGPRClass(TRI->getPhysRegClass(Def))) {
 143           SGPRLiveRanges.push_back(std::make_pair(Def, &LIS->getRegUnit(Def)));
 144         }
 145       }
 146     }
 147
 148     if (MBB->succ_size() < 2)
 149       continue;
 150
 151     // We have structured control flow, so the number of successors should be
 152     // two.
 153     assert(MBB->succ_size() == 2);
 154     MachineBasicBlock *SuccA = *MBB->succ_begin();
 155     MachineBasicBlock *SuccB = *(++MBB->succ_begin());
 156     MachineBasicBlock *NCD = PDT->findNearestCommonDominator(SuccA, SuccB);
 157
 158     if (!NCD)
 159       continue;
 160
 161     MachineBasicBlock::iterator NCDTerm = NCD->getFirstTerminator();
 162
 163     if (NCDTerm != NCD->end() && NCDTerm->getOpcode() == AMDGPU::SI_ELSE) {
 164       assert(NCD->succ_size() == 2);
 165       // We want to make sure we insert the Use after the ENDIF, not after
 166       // the ELSE.
 167       NCD = PDT->findNearestCommonDominator(*NCD->succ_begin(),
 168                                             *(++NCD->succ_begin()));
 169     }
 170
 171     for (std::pair<unsigned, LiveRange*> RegLR : SGPRLiveRanges) {
 172       unsigned Reg = RegLR.first;
 173       LiveRange *LR = RegLR.second;
 174
 175       // FIXME: We could be smarter here. If the register is Live-In to one
 176       // block, but the other doesn't have any SGPR defs, then there won't be a
 177       // conflict. Also, if the branch condition is uniform then there will be
 178       // no conflict.
 179       bool LiveInToA = LIS->isLiveInToMBB(*LR, SuccA);
 180       bool LiveInToB = LIS->isLiveInToMBB(*LR, SuccB);
 181
 182       if (!LiveInToA && !LiveInToB) {
 183         DEBUG(dbgs() << PrintReg(Reg, TRI, 0)
 184               << " is live into neither successor\n");
 185         continue;
 186       }
 187
 188       if (LiveInToA && LiveInToB) {
 189         DEBUG(dbgs() << PrintReg(Reg, TRI, 0)
 190               << " is live into both successors\n");
 191         continue;
 192       }
 193
 194       // This interval is live in to one successor, but not the other, so
 195       // we need to update its range so it is live in to both.
 196       DEBUG(dbgs() << "Possible SGPR conflict detected for "
 197             << PrintReg(Reg, TRI, 0) <<  " in " << *LR
 198             << " BB#" << SuccA->getNumber() << ", BB#"
 199             << SuccB->getNumber()
 200             << " with NCD = BB#" << NCD->getNumber() << '\n');
 201
 202       assert(TargetRegisterInfo::isVirtualRegister(Reg) &&
 203              "Not expecting to extend live range of physreg");
 204
 205       // FIXME: Need to figure out how to update LiveRange here so this pass
 206       // will be able to preserve LiveInterval analysis.
 207       MachineInstr *NCDSGPRUse =
 208         BuildMI(*NCD, NCD->getFirstNonPHI(), DebugLoc(),
 209                 TII->get(AMDGPU::SGPR_USE))
 210         .addReg(Reg, RegState::Implicit);
 211
 212       SlotIndex SI = LIS->InsertMachineInstrInMaps(NCDSGPRUse);
 213       LIS->extendToIndices(*LR, SI.getRegSlot());
 214
 215       if (LV) {
 216         // TODO: This won't work post-SSA
 217         LV->HandleVirtRegUse(Reg, NCD, NCDSGPRUse);
 218       }
 219
 220       DEBUG(NCDSGPRUse->dump());
 221     }
 222   }
 223
 224   return false;
 225 }